— DSP Builder kini menggunakan blok FP DSP untuk FP16 dan Bfloat16, yang dibulatkan dengan benar, Menambahkan, Sub or TambahkanSub pada perangkat Intel Agilex

— Menyediakan akses ke arsitektur DSP berat dan DSP ringan untuk log eksponensial dan natural di blok DSP Builder.

— peningkatan penggunaan logika FP FFT untuk dua format FP dengan presisi lebih rendah: FP16 dan FP19.

• Peningkatan integrasi desain DSP Builder dengan IP lain di Platform Designer.

— DSP Builder tidak membuka gulungannya tetapi menyatukan vektor sinyal kompleks (opsional) sebagai satu entitas saluran.

— Anda juga dapat menetapkan peran khusus ke saluran. DSP Builder secara otomatis menetapkan beberapa saluran dengan nama unik dengan mengawali antarmuka dengan nama model DSP Builder.

• Memperbaiki konfigurasi default FFT blok untuk meminimalkan kesalahan saat mengubah parameter FFT.

• Disediakan opsi untuk mengatur ulang keadaan internal POHON CEMARA blok selama pengaturan ulang hangat.

• Menambahkan perpustakaan yang berisi blok Simulink yang didukung desain DSP Builder.

blok).

• Menambahkan hybrid back-to-back VFFT blok, yang mendukung streaming data secara terus menerus ketika ukuran FFT berubah tanpa harus melakukan flush pipeline FFT.

• Menambahkan dukungan untuk Intel Cyclone 10 LP, Intel MAX 10, Cyclone IV E+GX di DSP Builder Advanced Pro. Anda harus mengkompilasi RTL yang dihasilkan dengan edisi Intel Quartus Std.

• Memperluas mekanisme kontrol akses baca ke Mem Bersama memblokir

• Peningkatan pengepakan blok DSP dengan melakukan konversi Menambahkan, Sub, Dan mux ke dinamis TambahkanSub memblokir

• Menambahkan dukungan untuk perangkat Cyclone V

• Menambahkan kontrol akses baca penasehat (RA) ke blok memori DSP Builder

• Menambahkan blok FFT back-to-back yang disederhanakan

• Menambahkan kemampuan untuk menginstal DSP Builder secara mandiri tanpa memerlukan instalasi Intel Quartus Prime yang kompatibel dengan versi

• Menambahkan dukungan untuk versi MATLAB: R2020b

• Menambahkan fitur latensi dependen.

• Menambahkan pelaporan tingkat pengisian buffer FIFO.

• Menambahkan model perangkat lunak C++.

• Menambahkan dukungan untuk bidang bit ke Mem Bersama memblokir. Bidang-bidang ini menyediakan fungsionalitas analog dengan dukungan bidang bit yang ada di Bidang Reg Dan Keluar blok.

• Menambahkan dukungan beta untuk impor HDL, yang menggabungkan desain VHDL atau Verilog HDL yang dapat disintesis ke dalam desain DSP Builder. Anda kemudian dapat mengkosimulasikan desain yang diimpor dengan komponen DSP Builder Simulink. Impor HDL mencakup antarmuka pengguna minimal, tetapi memerlukan beberapa pengaturan manual. Untuk menggunakan fitur ini, Anda memerlukan lisensi alat MathWorks HDL Verifier.

• Menambahkan dukungan untuk perangkat Intel Cyclone® 10 dan Intel Stratix® 10.

• Menghapus contoh Sinyal memblokir.

• Menghapus opsi WYSIWYG aktif Info Sintesis memblokir.

• Tidak digunakan lagi Sinyal memblokir

• Menambahkan desain Gaussian dan Random Number Generator, misampsedikit

• Menambahkan supers ukuran variabelampmemimpin desain FFT example

• Ditambahkan HibridVFFT memblokir

• Ditambahkan UmumVTwiddle Dan UmumMultVTwiddle blok

• Menambahkan blok BFU_simple

• Membuat edisi Standar dan Pro. Pro mendukung perangkat Arria 10; Standard mendukung semua keluarga lainnya.

• Menghentikan penggunaan Sinyal memblokir

• Menambahkan fungsionalitas untuk mengatur pengaturan antarmuka Avalon-MM di menu DSP Builder

• Peningkatan hasil pelipatan pada perangkat MAX 10

• Menambahkan desain baru exampsedikit:

— Penghasil Angka Acak Gaussian

— Konversi digital naik dan turun DUC_4C4T4R dan DDC_4C4T4R LTE

• Menambahkan strategi pemangkasan FFT baru: prune_to_widths()

• Menambahkan dukungan penyeberangan jam

• Menambahkan filter FIR yang dapat dikonfigurasi ulang

• Antarmuka bus yang ditingkatkan:

— Peningkatan pemeriksaan dan pelaporan kesalahan

— Peningkatan akurasi simulasi

— Peningkatan implementasi logika budak bus

- Penyeberangan jam yang lebih baik

• Mengubah beberapa antarmuka Avalon-MM

• Menambahkan blok baru:

—   Nilai Tangkap

—   Kipas angin

—   Berhenti sebentar

—   penggemar vektor

• Menambahkan IIR: titik tetap tarif penuh dan IIR: demo titik mengambang tarif penuh

• Menambahkan desain referensi modem pengirim dan penerima

• Menambahkan perpustakaan memori eksternal

• Ditambahkan Memori Eksternal memblokir

• Menambahkan yang baru Izinkan penulisan di kedua port parameter untuk Mem Ganda memblokir

• Mengubah parameter aktif Pengaturan AvalonMMSlave memblokir

• Menambahkan BusStimulus dan BusStimulusFileBlok pembaca ke desain register yang dipetakan memori, misampsaya.

• Menambahkan blok AvalonMMSlaveSettings dan Pembuat DSP > Antarmuka Avalon > Budak Avalon-MM pilihan menu

• Menghapus parameter bus dari blok Kontrol dan Sinyal

• Menghapus desain berikut, misampsedikit:

— Konverter Ruang Warna (Lipat Berbagi Sumber Daya)

— Interpolasi Filter FIR dengan Koefisien Pembaruan

— Filter FIR Primitif (Lipat Berbagi Sumber Daya)

— Tunggal-Stage Filter IIR (Lipatan Berbagi Sumber Daya)

— Tiga detiktage Filter IIR (Lipatan Berbagi Sumber Daya)

• Menambahkan dukungan sistem-in-the-loop

• Menambahkan blok baru:

— Pengklasifikasi titik mengambang

— Akumulasi perkalian floating-point

— Menambahkan fungsi sisi miring ke blok matematika

• Menambahkan desain exampsedikit:

— Konverter ruang warna

— Cemara Kompleks

— CORDIC dari Blok Primitif

— Pengurangan faktor puncak

— Lipat FIR

— Filter Penipisan Tingkat Integer Variabel

— Pengurutan vektor – berurutan dan berulang

— Pengurangan faktor puncak

— RF langsung dengan Testbench yang Dapat Disintesis

— Filter Penipisan Dinamis

— Filter Penipisan yang Dapat Dikonfigurasi Ulang

— Filter Penipisan Tingkat Integer Variabel

• Folder berbagi sumber daya dihapus

• Memperbarui folder ALU

• Menghapus dukungan untuk perangkat Cyclone III dan Stratix III

• Meningkat Pembuat DSP Jalankan ModelSim opsi, yang sekarang memungkinkan Anda menjalankan ModelSim untuk desain tingkat atas atau submodul individual

• Mengubah pembuatan HDL ke dalam direktori tingkat perangkat (di bawah direktori RTL target yang ditentukan) dan bukan dalam hierarki direktori

• Menambahkan sinyal baca pada antarmuka bus

• Menambahkan port jelas pada FIFO

• Tidak digunakan lagi 13 blok FFT

• Menambahkan desain baru exampsedikit:

— Antarmuka Avalon-ST (Buffer FIFO Input dan Output) dengan Tekanan Balik

— Antarmuka Avalon-ST (Output FIFO Buffer) dengan Tekanan Balik

— Fungsi matematika titik tetap

— Akar kuadrat pecahan menggunakan CORDIC

— Penormal

— FFT Paralel

— FFT Titik Mengambang Paralel

— Akar kuadrat menggunakan CORDIC

— FFT/iFFT yang dapat dialihkan

— FFT Titik Tetap Ukuran Variabel

— FFT Titik Tetap Ukuran Variabel tanpa Blok BitReverseCoreC

— iFFT Titik Tetap Ukuran Variabel

— iFFT Titik Tetap Ukuran Variabel tanpa Blok BitReverseCoreC

— FFT Titik Mengambang Ukuran Variabel

— FFT Titik Mengambang Ukuran Variabel tanpa Blok BitReverseCoreC

— iFFT Titik Mengambang Ukuran Variabel

— iFFT Titik Mengambang Ukuran Variabel tanpa Blok BitReverseCoreC

• Menambahkan blok baru:

— Penundaan Berlabuh

— Mengaktifkan Jalur Tunda

— Penundaan Umpan Balik Diaktifkan

— FFT2P, FFT4P, FFT8P, FFT16P, FFT32P, dan FFT64P

— FFT2X, FFT4X, FFT8X, FFT16X, FFT32X, dan FFT64X

— FFT2, FFT4, VFFT2, dan VFFT4

— Multitwiddle Umum dan Twiddle Umum (GeneralMultiTwiddle, GeneralTwiddle)

— FFT Hibrid (Hibrid_FFT)

— FFT Pipa Paralel (PFFT_Pipe)

- Siap

—Arria GX

— Topan II

— HardCopy II, HardCopy III, dan HardCopy IV

— Stratix, Stratix II, Stratix GX, dan Stratix II GX

• Peningkatan aliran pelipatan ALU

• Menambahkan fungsi baru ke blok Matematika.

• Menambahkan desain baru exampsedikit:

— FFT waktu nyata dengan presisi variabel

— Interpolasi Filter FIR dengan koefisien pembaruan

— Pemancar sinar waktu tunda

• Menambahkan blok baru:

— Penundaan Berlabuh

— Polinomial

— Sudut Twiddle

— TwiddleROM dan TwiddleROMF

— VariabelBitReverse

— VFFT

• Menambahkan blok ModelPrim baru:

— Konst. Mult

- Membagi

— Min Maks

— Meniadakan

- Produk skalar

• Menambahkan sembilan blok FFT baru

• Menambahkan sepuluh demonstrasi FFT baru

• Menambahkan opsi floating-point presisi yang ditingkatkan

• Menambahkan blok ModelPrim baru berikut:

— TambahkanSub

— TambahkanSubFused

— CmpCtrl

— Matematika

— Maksimum dan Minimum

— MinMaxCtrl

- Bulat

— Trig

• Menambahkan blok FFT baru berikut:

— Deteksi Tepi (Deteksi Tepi)

— Pembagi Pulsa (PulseDivider)

— Pengganda Pulsa (Pengganda Pulsa)

— FFT Bit-Reverse dengan Output Alami (FFT_BR_Natural)

• Menambahkan desain FIR baru berikut ini, misampsedikit:

— Super-sample menghancurkan filter FIR

— Super-sample filter FIR fraksional

• Menambahkan kontrol posisi, kecepatan, dan arus untuk motor AC (dengan desain lipat ALU) example