Intel® FPGA P-Tile Avalon ®
Streaming IP a PCI Expresshez*
Tervezés plample Felhasználói kézikönyv
Frissítve az Intel® számára
Quartus® Prime Design Suite: 21.3
IP-verzió: 6.0.0
Felhasználói kézikönyv

Tervezés plample Leírás

1.1. A programozott bemenet/kimenet (PIO) tervezésének funkcionális leírása Plample

A PIO design plample végrehajtja a memóriaátvitelt a gazdaprocesszorról a céleszközre. Ebben az example, a gazdagép processzor egyszavas MemRd-t és emWr-t kér
TLP-k.
A PIO design plample automatikusan létrehozza a fileszükséges a szimulációhoz és az Intel Prime szoftverben történő fordításhoz. A design plample a paraméterek széles skáláját fedi le. Ez azonban nem fedi le a PCIe P-Tile Hard IP összes lehetséges paraméterezését.
Ez a design plample a következő összetevőket tartalmazza:

• Az előállított P-Tile Avalon Streaming Hard IP Endpoint Variant (DUT) az Ön által megadott paraméterekkel. Ez az összetevő a PIO-alkalmazáshoz kapott TLP-adatokat hajtja meg
• A PIO Application (APPS) komponens, amely elvégzi a szükséges fordítást a PCI Express TLP-k és az egyszerű Avalon-MM írás és olvasás között az onchip memóriába.
• Chip-memória (MEM) komponens. Az 1×16-os kivitelhez plample, a chip-memória egy 16 KB-os memóriablokkból áll. A 2×8-as kivitelhez plample, a chip-memória két 16 KB-os memóriablokkból áll.
• Reset Release IP: Ez az IP visszaállítja a vezérlő áramkört, amíg az eszköz teljesen felhasználói módba nem lép. Az FPGA érvényesíti az INIT_DONE kimenetet, jelezve, hogy az eszköz felhasználói módban van. A Reset Release IP a belső INIT_DONE jel fordított változatát állítja elő, hogy létrehozza az nINIT_DONE kimenetet, amelyet felhasználhat a tervezéshez. Az nINIT_DONE jel magas, amíg a teljes eszköz felhasználói módba nem lép. Az nINIT_DONE állítások (alacsony) után minden logika felhasználói módban van, és normálisan működik. Az nINIT_DONE jelet a következő módok egyikén használhatja:
  • Külső vagy belső visszaállítás kapujához.
  • A reset bemenet kapuja az adó-vevő és az I/O PLL-ekhez.
  • Tervezési blokkok, például beágyazott memóriablokkok, állapotgépek és váltásregiszterek írási engedélyezésének kapuja.
  • A meghajtóregiszter szinkronizálásához állítsa vissza a bemeneti portokat a tervben.

A szimulációs tesztpad példányosítja a PIO tervezést, plample és egy Root Port BFM a célvégponttal való interfészhez.
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO 9001: 2015 bejegyezve
1. ábra. Blokkdiagram a Platform Designer PIO 1×16 Design Example Simulation Testbench

2. ábra. Blokkdiagram a Platform Designer PIO 2×8 Design Example Simulation Testbench

A tesztprogram ugyanarról a helyről ír és olvas vissza adatokat a chip-memóriában. Összehasonlítja a beolvasott adatokat a várt eredménnyel. A teszt azt jelenti, hogy „A szimuláció leállt a sikeres befejezés miatt”, ha nem történik hiba. A P-Tile Avalon
Streaming tervezés plample a következő konfigurációkat támogatja:

• Gen4 x16 végpont
• Gen3 x16 végpont
• Gen4 x8x8 végpont
• Gen3 x8x8 végpont

Jegyzet: A szimulációs tesztpad a PCIe x8x8 PIO tervezéshez plampA le egyetlen PCIe x8 hivatkozásra van konfigurálva, bár a tényleges kialakítás két PCIe x8 hivatkozást valósít meg.
Jegyzet: Ez a design plample csak az alapértelmezett beállításokat támogatja a P-tile Avalon Streaming IP for PCI Express paraméterszerkesztőjében.
3. ábra. Platformtervező rendszer tartalma a P-Tile Avalon Streaming PCI Express 1×16 PIO Design Exhezample
A Platform Designer ezt a tervet generálja akár Gen4 x16 változatokhoz.

4. ábra. Platformtervező rendszer tartalma a P-Tile Avalon Streaming PCI Express 2×8 PIO Design Exhezample
A Platform Designer ezt a tervet generálja akár Gen4 x8x8 változatokhoz.

1.2. Az egygyökérű I/O virtualizáció (SR-IOV) tervezésének funkcionális leírása, plample
Az SR-IOV kivitel plample végrehajtja a memóriaátvitelt a gazdaprocesszorról a céleszközre. Maximum két PF-et és 32 VF-et támogat PF-enként.
Az SR-IOV kivitel plample automatikusan létrehozza a fileszükséges az Intel Quartus Prime szoftverben való szimulációhoz és fordításhoz. Az összeállított dizájnt a címről töltheti le
Intel Stratix® 10 DX fejlesztőkészlet vagy Intel Agilex™ fejlesztőkészlet.
Ez a design plample a következő összetevőket tartalmazza:

• A generált P-Tile Avalon Streaming (Avalon-ST) IP-végpont-változat (DUT) az Ön által megadott paraméterekkel. Ez az összetevő továbbítja a fogadott TLP adatokat az SR-IOV alkalmazáshoz.
• Az SR-IOV Application (APPS) komponens, amely elvégzi a szükséges fordítást a PCI Express TLP-k és az egyszerű Avalon-ST között, ír és olvas a chip-memóriába. Az SR-IOV APPS komponens esetében a memóriaolvasási TLP egy befejezést generál adatokkal.
  • SR-IOV kivitelhez plampKét PF-vel és PF-enként 32 VF-vel 66 memóriahely van, amelyet a tervezési ex.amphozzáférhetek. A két PF két memóriahelyhez, míg a 64 VF (2 x 32) 64 memóriahelyhez férhet hozzá.
• A Release IP visszaállítása.
  A szimulációs tesztpad példányosítja az SR-IOV tervezést, plample és egy Root Port BFM a célvégponttal való interfészhez.

5. ábra. Blokkdiagram az SR-IOV 1×16 Designer Platform Designerhez Example Simulation Testbench

6. ábra. Blokkdiagram az SR-IOV 2×8 Designer Platform Designerhez Example Simulation Testbench

A tesztprogram ugyanarról a helyről ír és olvas vissza adatokat a chip-memóriában 2 PF-en és PF-enként 32 VF-en keresztül. Összehasonlítja a beolvasott adatokat a várttal
eredmény. A teszt azt jelenti, hogy „A szimuláció leállt a sikeres befejezés miatt”, ha nem történik hiba.
Az SR-IOV kivitel plample a következő konfigurációkat támogatja:

• Gen4 x16 végpont
• Gen3 x16 végpont
• Gen4 x8x8 végpont
• Gen3 x8x8 végpont

7. ábra. Platformtervező rendszer tartalma P-Tile Avalon-ST SR-IOV-val a PCI Express 1×16 Design Ex-hezample

8. ábra. Platformtervező rendszer tartalma P-Tile Avalon-ST SR-IOV-val a PCI Express 2×8 Design Ex-hezample

Gyors üzembe helyezési útmutató

Az Intel Quartus Prime szoftverrel programozott I/O (PIO) tervezést hozhat létre, plample az Intel FPGA P-Tile Avalon-ST Hard IP for PCI Express* IP maghoz. A generált terv plample tükrözi az Ön által megadott paramétereket. A PIO example továbbítja az adatokat a gazdaprocesszorról a céleszközre. Alkalmas kis sávszélességű alkalmazásokhoz. Ez a design plample automatikusan létrehozza a fileszükséges az Intel Quartus Prime szoftverben való szimulációhoz és fordításhoz. Az összeállított tervet letöltheti az FPGA Fejlesztési Tanácsára. Az egyéni hardverre való letöltéshez frissítse az Intel Quartus Prime beállításait File (.qsf) a megfelelő tű-hozzárendelésekkel . 9. ábra. Fejlesztési lépések a tervezéshez Example

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO 9001: 2015 bejegyezve
2.1. Címtárszerkezet
10. ábra: Címtárszerkezet a generált tervezéshez Example

2.2. A Design Ex létrehozásaample
11. ábra Eljárás

1. Az Intel Quartus Prime Pro Edition szoftverben hozzon létre egy új projektet (File ➤ Új projekt varázsló).
2. Adja meg a könyvtárat, a nevet és a legfelső szintű entitást.
3. A Projekt típusa mezőben fogadja el az Üres projekt alapértelmezett értéket. Kattintson a Tovább gombra.
4. Hozzáadáshoz Files kattintson a Tovább gombra.
5. A Család, eszköz és alaplap beállításainál a Család alatt válassza az Intel Agilex vagy az Intel Stratix 10 lehetőséget.
6. Ha az utolsó lépésben az Intel Stratix 10-et választotta, válassza a Stratix 10 DX lehetőséget az Eszköz legördülő menüben.
7. Válassza ki a céleszközt a tervezéshez.
8. Kattintson a Befejezés gombra.
9. Az IP-katalógusban keresse meg és adja hozzá az Intel P-Tile Avalon-ST Hard IP-t a PCI Expresshez.
10. Az Új IP-változat párbeszédpanelen adja meg az IP-cím nevét. Kattintson a Létrehozás gombra.
11. A Legfelső szintű beállítások és a PCIe* beállítások lapon adja meg az IP-változat paramétereit. Ha az SR-IOV kivitelt használja, plample, tegye a következő lépéseket az SR-IOV engedélyezéséhez:
    a. A PCIe* Eszköz lapon a PCIe* PCI Express / PCI képességek lapon jelölje be a Több fizikai funkció engedélyezése négyzetet.
    b. A PCIe* többfunkciós és SR-IOV rendszerbeállítások lapon jelölje be az SR-IOV támogatás engedélyezése négyzetet, és adja meg a PF-ek és VF-ek számát. Az x8-as konfigurációk esetén jelölje be a Több fizikai funkció engedélyezése és az SR-IOV támogatás engedélyezése a PCIe0 és a PCIe1 lapokon egyaránt.
    c. A PCIe* MSI-X lapon a PCIe* PCI Express / PCI-képességek lapon szükség szerint engedélyezze az MSI-X funkciót.
    d. A PCIe* Alapcímregiszterek lapon engedélyezze a BAR0-t mind a PF, mind a VF számára.
    e. Más paraméterbeállítások nem támogatottak ennél a kialakításnál, plample.
12. Az Example Designs lapon válassza ki a következőt:
    a. Plample Design Files, kapcsolja be a Szimuláció és a Szintézis opciókat.
    Ha nincs szüksége ezekre a szimulációkra vagy szintézisekre files, a megfelelő opció(k) kikapcsolva hagyása jelentősen csökkenti a plample design generációs idő.
    b. Generált HDL formátum esetén csak a Verilog érhető el a jelenlegi kiadásban.
    c. A Target Development Kithez válassza az Intel Stratix 10 DX P-Tile ES1 FPGA fejlesztői készletet, az Intel Stratix 10 DX P-Tile Production FPGA fejlesztőkészletet vagy az Intel Agilex F-Series P-Tile ES0 FPGA fejlesztőkészletet.
    13. Válassza a Generate Example Design design létrehozásához plample, amelyet szimulálhat és letölthet hardverre. Ha kiválasztja a P-Tile fejlesztői kártyák egyikét, az azon lévő eszköz felülírja az Intel Quartus Prime projektben korábban kiválasztott eszközt, ha az eszközök különböznek. Amikor a kérdés megkéri, hogy adja meg a címtárat az exampdesign, elfogadhatja az alapértelmezett könyvtárat, a ./intel_pcie_ptile_ast_0_example_design, vagy válasszon másik könyvtárat.
    12. ábra. Example Designs Tab
    
13. Kattintson a Befejezés gombra. Elmentheti az .ip-t file kérésre, de nem szükséges az examptervezés.
14. Nyissa meg az example tervezési projekt.
15. Állítsa össze az example tervezési projekt a .sof létrehozásához file a teljes example design. Ez file letölti a táblára a hardver ellenőrzéséhez.
16. Zárd be az exedample tervezési projekt.
    Vegye figyelembe, hogy az Intel Quartus Prime projektben nem módosíthatja a PCIe pin-kiosztást. A PCB-útválasztás megkönnyítése érdekében azonban megteheti az előnyttagezen IP által támogatott sávváltási és polaritás-fordítási funkciók közül.

2.3. A tervezés szimulációja plample
A szimulációs beállítás magában foglalja a Root Port Bus Functional Model (BFM) használatát a P-tile Avalon Streaming IP for PCIe (DUT) gyakorlásához, amint az az alábbiakban látható.
ábra.
13. ábra. PIO Design Example Simulation Testbench

A tesztpaddal és a benne lévő modulokkal kapcsolatos további részletekért lásd: Testbench a 15. oldalon.
A következő folyamatábra a tervezés szimulációjának lépéseit mutatja, plample:
14. ábra. Eljárás

1.  Váltás a testbench szimulációs könyvtárba, /pcie_ed_tb/pcie_ed_tb/sim/ /szimulátor.
2. Futtassa a szimulációs szkriptet a választott szimulátorhoz. Lásd az alábbi táblázatot.
3. Elemezze az eredményeket.

Jegyzet: A P-Tile nem támogatja a párhuzamos PIPE szimulációkat.
1. táblázat. A szimuláció futtatásának lépései

Szimulátor	Munkakönyvtár	Utasítás
ModelSim* SE, Siemens* EDA QuestaSim* – Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Hívja meg a vsim parancsot (a vsim beírásával, ami egy konzol ablakot hoz létre, ahol a következő parancsokat futtathatja). 2. tegye az msim_setup.tcl parancsot Megjegyzés: Alternatív megoldásként az 1. és 2. lépés végrehajtása helyett beírhatja: vsim -c -do msim_setup.tcl. 3. ld_debug 4. futni -minden 5. A sikeres szimuláció a következő üzenettel zárul: „A szimuláció leállt a sikeres befejezés miatt!”
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Írja be a következőt: sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
folytatás…

Szimulátor	Munkakönyvtár	Utasítás
		Megjegyzés: A fenti parancs egysoros parancs. 2. A sikeres szimuláció a következő üzenettel zárul: „A szimuláció leállt a sikeres befejezés miatt!” Megjegyzés: A szimuláció interaktív módban történő futtatásához kövesse az alábbi lépéseket: (ha már létrehozott egy simv végrehajtható fájlt nem interaktív módban, törölje a simv és simv.diadir fájlokat) 1. Nyissa meg a vcs_setup.sh fájlt file és adjunk hozzá egy debug beállítást a VCS parancshoz: vcs -debug_access+r 2. Állítsa össze a tervet plample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Indítsa el a szimulációt interaktív módban: simv -gui &

Ez a tesztpad akár Gen4 x16 változatot szimulál.
A szimuláció azt jelenti, hogy „A szimuláció sikeres befejezés miatt leállt”, ha nem történik hiba.
2.3.1. Teszt pad
A tesztpad egy altpcietb_bfm_rp_gen4_x16.sv teszt-illesztőprogram-modult használ a konfigurációs és memóriatranzakciók kezdeményezéséhez. Indításkor a teszt-illesztőprogram-modul információkat jelenít meg a Root Port és Endpoint Configuration Space regiszterekből, így a Paraméterszerkesztőben megadott paraméterekkel összefüggésbe hozható.
Az exampA le design és a testbench dinamikusan generálódik a PCIe P-Tile IP-hez kiválasztott konfiguráció alapján. A tesztpad az Intel Quartus Prime Paraméterszerkesztőjében megadott paramétereket használja. Ez a tesztpad akár egy ×16-os PCI Express kapcsolatot szimulál a soros PCI Express interfész használatával. A tesztpad kialakítása lehetővé teszi egynél több PCI Express kapcsolat szimulálását egyszerre. A következő ábra egy magas szintet mutat be view a PIO design example.
15. ábra. PIO Design Example Simulation Testbench

A tesztpad legfelső szintje a következő fő modulokat példányosítja:

• altpcietb_bfm_rp_gen4x16.sv — Ez a Root Port PCIe BFM.
  //Könyvtár elérési útja
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Ez a végpont-terv az Ön által megadott paraméterekkel.
  //Könyvtár elérési útja
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Ez a modul a tranzakciók célpontja és kezdeményezője az ex PIO tervezéshezample.
  //Könyvtár elérési útja
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Ez a modul a tranzakciók célpontja és kezdeményezője az ex SR-IOV tervezéshezample.
  //Könyvtár elérési útja
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

16. ábra. SR-IOV Design Example Simulation Testbench

Ezenkívül a tesztpad rendelkezik rutinokkal, amelyek a következő feladatokat hajtják végre:

• A kívánt frekvencián generálja a végpont referenciaóráját.
• Indításkor PCI Express alaphelyzetbe állítást biztosít.

A BFM gyökérporttal kapcsolatos további részletekért tekintse meg az Intel FPGA P-Tile Avalon streaming IP for PCI Express felhasználói kézikönyv TestBench fejezetét.
Kapcsolódó információk
Intel FPGA P-Tile Avalon streaming IP a PCI Express felhasználói útmutatóhoz
2.3.1.1. Teszt illesztőprogram modul
A teszt-illesztőprogram-modul, az intel_pcie_ptile_tbed_hwtcl.v, példányosítja a legfelső szintű BFM,altpcietb_bfm_top_rp.v.
A legfelső szintű BFM a következő feladatokat hajtja végre:

1. Példányosítja az illesztőprogramot és a monitort.
2. Példányosítja a BFM gyökérportot.
3. Példányosítja a soros interfészt.

Az altpcietb_g3bfm_configure.v konfigurációs modul a következő feladatokat hajtja végre:

1. Konfigurálja és hozzárendeli a BAR-okat.
2. Konfigurálja a gyökérportot és a végpontot.
3. Átfogó konfigurációs tér, BAR, MSI, MSI-X és AER beállításokat jelenít meg.

2.3.1.2. PIO Design Example Testbench

Az alábbi ábra a PIO tervezését mutatja plample szimulációs tervezési hierarchiát. A PIO tervezési tesztek plample vannak megadva az apps_type_hwtcl paraméterrel
3. Az ezen paraméterérték alatt futó teszteket az ebfm_cfg_rp_ep_rootport, find_mem_bar és downstream_loop paraméterek határozzák meg.
17. ábra PIO Design Example Szimulációs tervezési hierarchia

A tesztpad a link betanítással kezdődik, majd eléri az IP konfigurációs területét felsorolás céljából. A downstream_loop nevű feladat (a gyökérportban definiálva
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv), majd elvégzi a PCIe link tesztet. Ez a teszt a következő lépésekből áll:

1. Adjon ki egy memóriaírási parancsot, hogy egyetlen dword-nyi adatot írjon a végpont mögötti chip-memóriába.
2. Adjon ki memóriaolvasási parancsot az adatok visszaolvasásához a chip-memóriából.
3. Hasonlítsa össze az olvasott adatokat az írási adatokkal. Ha egyeznek, a teszt sikeresnek számít.
4. Ismételje meg az 1., 2. és 3. lépést 10 iterációig.

Az első memóriaírás 219 us körül történik. Ezt egy memóriaolvasás követi a PCIe P-tile Hard IP Avalon-ST RX interfészén. A Completion TLP röviddel a memóriaolvasási kérés után jelenik meg az Avalon-ST TX interfészen.
2.3.1.3. SR-IOV Design Example Testbench
Az alábbi ábra az SR-IOV kivitelét mutatja, plample szimulációs tervezési hierarchiát. Az SR-IOV tervezési tesztek plample a sriov_test nevű feladat hajtja végre,
amely az altpcietb_bfm_cfbp.sv fájlban van definiálva.
18. ábra. SR-IOV Design Example Szimulációs tervezési hierarchia

Az SR-IOV tesztpad legfeljebb két fizikai funkciót (PF) és 32 virtuális függvényt (VF) támogat PF-enként.
A tesztpad a link betanítással kezdődik, majd eléri az IP konfigurációs terét felsorolás céljából. Ezt követően a következő lépéseket hajtja végre:

1. Küldjön egy memóriaírási kérelmet egy PF-nek, majd egy memóriaolvasási kérést, hogy összehasonlítás céljából visszaolvassa ugyanazokat az adatokat. Ha az olvasott adatok megegyeznek az írási adatokkal, akkor az
   átadás, passz. Ezt a tesztet a my_test nevű feladat hajtja végre (az altpcietb_bfm_cfbp.v fájlban van meghatározva). Ezt a tesztet kétszer megismételjük minden egyes PF esetében.
2. Küldjön memóriaírási kérelmet egy VF-re, majd egy memóriaolvasási kérést, hogy összehasonlítás céljából visszaolvassa ugyanazokat az adatokat. Ha az olvasott adatok megegyeznek az írási adatokkal, akkor az
   átadás, passz. Ezt a tesztet a cfbp_target_test nevű feladat hajtja végre (az altpcietb_bfm_cfbp.v fájlban van meghatározva). Ezt a tesztet minden VF esetében megismételjük.

Az első memóriaírás 263 us körül történik. Ezt egy memóriaolvasás követi a PCIe P-tile Hard IP PF0 Avalon-ST RX interfészén. A Completion TLP röviddel a memóriaolvasási kérés után jelenik meg az Avalon-ST TX interfészen.
2.4. A Design Ex. összeállításaample

1. Navigáljon ide /intel_pcie_ptile_ast_0_example_design/ és nyissa meg a pcie_ed.qpf fájlt.
2. Ha a következő két fejlesztőkészlet valamelyikét választja, a VID-hez kapcsolódó beállításokat a .qsf tartalmazza file a generált tervből plample, és nem kell ezeket manuálisan hozzáadnia. Vegye figyelembe, hogy ezek a beállítások kártyaspecifikusak.
   • Intel Stratix 10 DX P-Tile ES1 FPGA fejlesztőkészlet
   • Intel Stratix 10 DX P-Tile Production FPGA fejlesztőkészlet
   • Intel Agilex F-Series P-Tile ES0 FPGA fejlesztőkészlet
3. A Feldolgozás menüben válassza a Fordítás indítása lehetőséget.

2.5. A Linux Kernel Driver telepítése

Mielőtt tesztelné a tervezést, plamphardverben telepítenie kell a Linux kernelt
sofőr. Az illesztőprogram segítségével a következő teszteket hajthatja végre:
• PCIe link teszt, amely 100 írást és olvasást végez
• Memóriaterület DWORD
olvas és ír
• Konfigurációs terület A DWORD olvas és ír
(1)
Ezenkívül az illesztőprogram segítségével módosíthatja a következő paraméterek értékét:
• A használt BAR
• A kiválasztott eszköz (a busz, eszköz és funkció (BDF) számának megadásával
az eszköz)
Hajtsa végre a következő lépéseket a kernel-illesztőprogram telepítéséhez:

1. Keresse meg a ./software/kernel/linux fájlt az example design generációs könyvtár.
2. Módosítsa a telepítési, betöltési és eltávolítási engedélyeket files:
   $ chmod 777 install load Unload
3. Telepítse az illesztőprogramot:
   $ sudo ./install
4. Ellenőrizze az illesztőprogram telepítését:
   $ lsmod | grep intel_fpga_pcie_drv
   Várható eredmény:
   intel_fpga_pcie_drv 17792 0
5. Ellenőrizze, hogy a Linux felismeri-e a PCIe tervezést, plample:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Jegyzet: Ha megváltoztatta a szállítói azonosítót, cserélje ki az új szállítói azonosítót az Intel helyett
   Szállítóazonosító ebben a parancsban.
   Várható eredmény:
   Használt kernel-illesztőprogram: intel_fpga_pcie_drv

2.6. A Design Ex futtatásaample
Itt vannak azok a tesztműveletek, amelyeket a P-Tile Avalon-ST PCIe tervezéssel, plamples:

1. Ebben a használati útmutatóban a word, a DWORD és a QWORD kifejezések jelentése ugyanaz, mint a PCI Express Base Specifikációban. Egy szó 16 bites, egy DWORD 32 bites, a QWORD pedig 64 bites.

2. táblázat: A P-Tile Avalon-ST PCIe Design Ex. által támogatott tesztműveletekamples

Műveletek	Kötelező BAR	Támogatja a P-Tile Avalon-ST PCIe Design Example
0: Link teszt – 100 írás és olvasás	0	Igen
1: Írjon memóriaterületet	0	Igen
2: Olvasási memóriaterület	0	Igen
3: Írja be a konfigurációs területet	N/A	Igen
4: Olvassa be a konfigurációs területet	N/A	Igen
5: A BAR módosítása	N/A	Igen
6: Eszköz cseréje	N/A	Igen
7: Engedélyezze az SR-IOV-t	N/A	Igen (*)
8: Végezzen linktesztet az aktuális eszközhöz tartozó minden engedélyezett virtuális funkcióhoz	N/A	Igen (*)
9: Hajtsa végre a DMA-t	N/A	Nem
10: Lépjen ki a programból	N/A	Igen

Megjegyzés: (*) Ezek a tesztműveletek csak akkor érhetők el, ha az SR-IOV kivitel plample van kiválasztva.
2.6.1. A PIO Design Ex futtatásaample

1. Keresse meg a ./software/user/example a tervezés alatt plample könyvtárat.
2. Állítsa össze a tervezést plampalkalmazás:
   $ gyártmány
3. Futtassa le a tesztet:
   $ sudo ./intel_fpga_pcie_link_test
   Az Intel FPGA IP PCIe kapcsolattesztjét manuális vagy automatikus módban is futtathatja. Válassz:
   • Automatikus módban az alkalmazás automatikusan kiválasztja az eszközt. A teszt kiválasztja azt az Intel PCIe eszközt, amelyik a legalacsonyabb BDF-értékkel rendelkezik a szállítói azonosító egyeztetésével.
   A teszt a legalacsonyabb elérhető LAR-t is kiválasztja.
   • Kézi módban a teszt lekérdezi a buszt, az eszközt, a funkciószámot és a BAR-t.
   Az Intel Stratix 10 DX vagy Intel Agilex Development Kit esetében meghatározhatja a
   BDF a következő parancs beírásával:
   $ lspci -d 1172:
   4. Itt vannak sampátiratok automatikus és kézi üzemmódokhoz:
   Automata üzemmód:

Kézi mód:

Kapcsolódó információk
A PCIe Link Inspector végeview
A PCIe Link Inspector segítségével figyelheti a kapcsolatot a fizikai, adatkapcsolati és tranzakciós rétegekben.
2.6.2. Az SR-IOV Design Ex. futtatásaample

Íme az SR-IOV kivitel tesztelésének lépései, plampa hardverről:

1. Futtassa az Intel FPGA IP PCIe link tesztjét a sudo futtatásával./
   intel_fpga_pcie_link_test parancsot, majd válassza ki az 1-es lehetőséget:
   Válasszon manuálisan egy eszközt.
2. Adja meg annak a fizikai függvénynek a BDF-jét, amelyhez a virtuális funkciók hozzá vannak rendelve.
3. Írja be a BAR „0”-t a tesztmenübe való lépéshez.
4. Adja meg a 7-es opciót az SR-IOV engedélyezéséhez az aktuális eszközön.
5. Adja meg az aktuális eszközön engedélyezendő virtuális funkciók számát.
   
6. Adja meg a 8-as opciót, ha a fizikai funkcióhoz hozzárendelt összes engedélyezett virtuális funkcióhoz linktesztet szeretne végezni. A linkteszt-alkalmazás 100 memóriaírást végez, egy-egy dword adattal, majd visszaolvassa az adatokat ellenőrzés céljából. Az alkalmazás a tesztelés végén kinyomtatja azon virtuális függvények számát, amelyek sikertelennek bizonyultak a linkteszten.
   7. Egy új terminálon futtassa az lspci –d 1172: | grep -c „Altera” parancs a PF-ek és VF-ek felsorolásának ellenőrzéséhez. A várt eredmény a fizikai függvények számának és a virtuális függvények számának összege.

P-tile Avalon Streaming IP a PCI Express tervezéshez

Example Felhasználói kézikönyv Archívum

Intel Quartus Prime verzió	Felhasználói kézikönyv
21.2	P-tile Avalon Streaming IP PCI Express Design Example Felhasználói kézikönyv
20.3	P-tile Avalon Streaming IP PCI Express Design Example Felhasználói kézikönyv
20.2	P-tile Avalon Streaming IP PCI Express Design Example Felhasználói kézikönyv
20.1	P-tile Avalon Streaming IP PCI Express Design Example Felhasználói kézikönyv
19.4	P-tile Avalon Streaming IP PCI Express Design Example Felhasználói kézikönyv
19.1.1	P-tile Avalon Streaming IP PCI Express Design Example Felhasználói kézikönyv

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO
9001:2015
Bejegyzett

Az Intel P-Tile Avalon verzióinak előzményei

Streaming Hard IP PCIe Design Example Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2021.10.04	21.3	6.0.0	Módosította az SR-IOV kivitel támogatott konfigurációit, plample Gen3 x16 EP-ről és Gen4 x16 EP-ről Gen3 x8 EP-re és Gen4 x8 EP-re az egygyökérű I/O virtualizáció (SR-IOV) tervezési példa funkcionális leírásábanample szakasz. Hozzáadtuk az Intel Stratix 10 DX P-tile Production FPGA fejlesztőkészlet támogatását a Generating the Design Exhezample szakasz.
2021.07.01	21.2	5.0.0	Eltávolította a szimulációs hullámformákat a PIO és az SR-IOV tervezéshez, plamples a Tervezés szimulációja részbőlample. Frissítettük a parancsot a BDF megjelenítéséhez a szakaszban A PIO Design Ex futtatásaample.
2020.10.05	20.3	3.1.0	Eltávolítottuk a Regisztrációk szakaszt, mivel az Avalon Streaming design examplesnek nincs ellenőrző regisztere.
2020.07.10	20.2	3.0.0	Hozzáadott szimulációs hullámformák, tesztesetek leírásai és teszteredmények leírásai a tervezéshez, plamples. Szimulációs utasítások hozzáadva a ModelSim szimulátorhoz a Simulating the Design Example szakasz.
2020.05.07	20.1	2.0.0	A dokumentum címe frissítve Intel FPGA P-Tile Avalon streaming IP-re a PCI Express Design Ex-hezample Felhasználói kézikönyv, hogy megfeleljen az új jogi elnevezési irányelveknek. Frissítettük a VCS interaktív mód szimulációs parancsát.
2019.12.16	19.4	1.1.0	SR-IOV dizájn hozzáadva, plample leírást.
2019.11.13	19.3	1.0.0	A Gen4 x8 Endpoint és Gen3 x8 Endpoint hozzáadva a támogatott konfigurációk listájához.
2019.05.03	19.1.1	1.0.0	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO
9001:2015
Bejegyzett

Online verzió
Visszajelzés küldése
ID: 683038
UG-20234
Verzió: 2021.10.04

Dokumentumok / Források

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example [pdf] Felhasználói útmutató FPGA P-Tile, Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Hivatkozások

• Felhasználói kézikönyv