Microsemi In-Circuit FPGA Debug

Émbaran produk

spésifikasi

• Tipe Alat: Microsemi SmartFusion2 SoC FPGA
• Tanggal sékrési: Méi 2014
• Kamampuhan Debugging: In-Circuit FPGA Debug, Embedded Logic Analyzer
• Frékuénsi Capture Data Maksimum: Nepi ka 100MHz

Abstrak
FPGA mangrupikeun elemen desain anu kuat dina sistem anu dipasang sareng seueur desain advantages, tapi alat-alat ieu tiasa gaduh desain kompléks sareng masalah desain rumit anu kedah di-debug. Nyukcruk masalah desain sapertos kasalahan definisi, masalah interaksi sistem, sareng kasalahan waktos sistem tiasa janten tantangan. Ngalebetkeun kamampuan debug in-circuit dina FPGA tiasa sacara dramatis ningkatkeun debug hardware, sareng ngahindarkeun frustasi countess. Tulisan ieu ngajelaskeun sababaraha pendekatan anu béda pikeun debug in-circuit pikeun FPGA, ngaidentipikasi trade-off konci, sareng ngalangkungan mantan.ampdesain, sasaran pikeun alat Microsemi SmartFusion®2 SoC FPGA, bakal némbongkeun kumaha kamampuhan anyar bisa dipaké pikeun speed debug jeung test.

Bubuka

FPGA mangrupakeun elemen desain pervasive tur kuat sarta ayeuna kapanggih dina ampir unggal sistem embedded. Kalayan ngaronjatna kapasitas, kaasup blok fungsional on-chip kompléks jeung interfaces serial canggih alat ieu ogé bisa boga masalah desain kompléks nu kudu debugged. Nyukcruk masalah sapertos kasalahan definisi fungsional (dina tingkat FPGA atanapi sistem), masalah interaksi sistem fungsional, masalah waktos sistem, sareng masalah kasatiaan sinyal antara IC (sapertos noise, crosstalk, atanapi pantulan) sadayana janten langkung kompleks nalika nganggo FPGA canggih. Simulasi tangtosna mangrupikeun bantosan ageung pikeun ngaidentipikasi seueur masalah desain, tapi seueur interaksi dunya nyata moal muncul dugi ka desain dilaksanakeun dina hardware. Sababaraha téknik anu béda pikeun debugging masalah desain anu rumit parantos dikembangkeun pikeun nyederhanakeun prosésna. Pamahaman ati-ati unggal téknik konci ieu, kalebet rupa-rupa advantages sareng disadvantages, mangpaat lamun nimbangkeun téhnik atawa kombinasi téhnik nu cocog pikeun desain husus.
TilasampDesain FPGA, sasaran pikeun alat Microsemi SmartFusion2 SoC FPGA, tiasa dianggo pikeun nunjukkeun sababaraha advan.tages sareng disadvantagtéknik standar ieu ogé kamampuhan debug in-circuit panganyarna. ex illustrative IeuampLe bakal nunjukkeun kumaha rupa-rupa téknik ieu tiasa dianggo pikeun ngagancangkeun idéntifikasi sareng ngaleungitkeun masalah hardware nalika debug hardware.

Naha FPGA Debugging mangrupikeun Aspék Kritis Desain sareng Pangembangan Sistem?
FPGA boga dua model pamakéan utama nu ngabedakeun aranjeunna tina elemen desain séjén. FPGA tiasa dianggo dina produk produksi atanapi tiasa dianggo salaku wahana pangembangan pikeun ngabuktikeun atanapi prototipe konsép desain produksi. Nalika dianggo salaku kendaraan produksi, FPGA tiasa janten target anu langkung fleksibel tibatan kendaraan produksi ASIC atanapi basis CPU. Ieu hususna penting pikeun desain anyar, anu teu acan dilaksanakeun dina hardware. Desain sareng pilihan arsitéktur anu béda tiasa gampang didamel sareng diuji ku kituna desain anu optimal tiasa diidentifikasi. FPGAs kalawan prosesor on-chip (SoC FPGAs) ngamungkinkeun ogé pikeun trade-off processing basis CPU jeung hardware ditulungan fungsi akselerasi basis FPGA. Advan ieutagÉta sacara dramatis tiasa ngirangan waktos anu diperyogikeun pikeun desain, validasi, uji, sareng analisa gagal pikeun pamekaran produk anyar.
Nalika dianggo pikeun prototyping desain, sigana pikeun produksi ASIC, kalenturan FPGA mangrupikeun kauntungan konci. Platform hardware anu saleresna, bahkan anu henteu dijalankeun dina laju pinuh, ngagampangkeun pikeun ménta métrik kinerja sistem anu lengkep, data analisis throughput sareng hasil konsép bukti-bukti arsitéktur. Pangrojong FPGA pikeun palaksanaan hardened bus standar industri (sapertos PCIe®, Gigabit Ethernet, XAUI, USB, CAN, sareng anu sanésna) nyederhanakeun tés anu aya hubunganana sareng antarmuka ieu. Kulawarga newest of FPGAs kalawan prosesor ARM on-chip (SoC FPGAs), matak ngamudahkeun pikeun prototipe palaksanaan kalawan prosesor embedded ka. Saméméhna dimekarkeun kode processor bisa porting ka prototipe jeung kode anyar dijieun dina paralel jeung usaha desain hardware.

Kombinasi ieu prosésor baku kalawan bus panganteur baku ngamungkinkeun pikeun ngungkit ékosistem badag perpustakaan kode sadia, drivers, API hanca, Real Time Sistem Operasi, komo Sistem Operasi pinuh pikeun leuwih gancang nyieun prototipe gawé. Salaku tambahan, nalika desain dikuatkeun, prototipe FPGA tiasa dianggo pikeun nyandak set uji simulasi éksténsif (pikeun stimulus sareng réspon) anu ngagambarkeun data sistem anu saleresna. Ieu susunan data tiasa invaluable dina nyieun simulasi final pikeun ASIC atawa palaksanaan produksi lianna. Advantagpamakéan FPGA salaku prototipe desain bisa nyirorot ngurangan waktu pikeun desain, validasi, nguji, sarta analisis gagal pikeun palaksanaan produk ahir.
Dina duanana model pamakéan FPGA umum ieu kalenturan FPGA salaku udagan desain mangrupakeun advan konci.tage. Ieu ngandung harti yén loba parobahan desain jeung iterasi bakal jadi norma, sahingga kamampuhan pikeun gancang debug kasalahan desain bakal jadi kritis pikeun ngaktipkeun saloba pilihan desain-gancang. Tanpa kamampuhan debug efisien loba advantagkalenturan desain FPGA bakal dikirangan ku waktos debugging tambahan anu diperyogikeun. Kabeneran, FPGA ogé tiasa nyayogikeun fitur hardware tambahan anu sacara dramatis nyederhanakeun debugging sacara real-time. Sateuacan ningali kamampuan ieu, hayu urang tingali heula jinis masalah anu paling umum anu disanghareupan ku desain FPGA ku kituna urang gaduh latar tukang anu pas pikeun ngévaluasi efisiensi sareng perdagangan anu aya hubunganana tina sababaraha alat debugging.

Masalah Umum Nalika Debugging Desain FPGA

Marengan kamampuhan dimekarkeun nu FPGAs modern mawa, ngaronjat pajeulitna pakait ngajadikeun eta leuwih hese nyieun desain bébas kasalahan. Nyatana, diperkirakeun yén debugging tiasa nyandak langkung ti 50% tina siklus desain sistem anu dipasang. Kalayan tekenan waktos-ka-pasar anu teras-terasan nyepetkeun siklus pangembangan, debugging hardware tina sistem awal diturunkeun kana pamikiran-sadayana sering nganggap yén verifikasi (sorangan anu ageung persen.tage tina jadwal pamekaran), bakal nangkep sadaya bug sateuacan sistem mimiti dibangkitkeun. Hayu urang tingali ngan ukur sababaraha jinis masalah sistem anu umum pikeun langkung ngartos tangtangan anu bakal disanghareupan ku desain anu biasa salami sistem awal.

Kasalahan definisi fungsional tiasa dua kali sesah milarian sabab desainer parantos salah paham kana sarat khusus, ku kituna kasalahanna tiasa ditingali sanaos ningali sacara saksama dina detil desain. Hiji mantanample tina kasalahan harti fungsi umum bakal dimana transisi mesin kaayaan teu mungkas nepi dina kaayaan katuhu. Kasalahan ogé tiasa muncul dina antarmuka sistem salaku masalah interaksi. Interface latency, contonaample, bisa jadi salah dieusian hasilna kaayaan panyangga overflow atawa underflow teu kaduga.
Masalah waktos tingkat sistem mangrupikeun sumber kasalahan desain anu umum pisan. Kajadian asinkron, khususna, mangrupikeun sumber umum kasalahan nalika sinkronisasi atanapi panyebrang épék domain waktos henteu dipertimbangkeun sacara saksama. Nalika ngajalankeun gancang, jenis kasalahan ieu tiasa janten masalah pisan sareng jarang muncul, sigana ngan ukur nalika pola data khusus muncul. Loba pelanggaran timing umum digolongkeun kana kategori ieu sareng biasana hésé pisan, upami teu mungkin mun simulate.

Pelanggaran timing ogé bisa jadi hasil tina kasatiaan sinyal low antara sirkuit terpadu, hususna dina sistem kalawan sababaraha rel kakuatan pikeun tiap sirkuit. Kasatiaan sinyal low bisa ngahasilkeun noise sinyal, crosstalk, reflections, kaleuwihan loading sarta gangguan éléktromagnétik (EMI) masalah anu mindeng muncul salaku palanggaran timing. Masalah catu daya, sapertos transients (khususna nalika sistem ngamimitian atanapi mareuman), variasi beban sareng tegangan dissipation daya anu luhur ogé tiasa nyababkeun kasalahan anu misterius, sering henteu gampang dilacak deui ka sumber catu daya. Malah lamun desain sagemblengna bener masalah fabrikasi dewan bisa ngahasilkeun kasalahan. Sambungan solder lepat sareng panyambungna anu teu leres, contonaample, bisa jadi sumber kasalahan komo bisa jadi suhu atawa lokasi dewan gumantung. Pamakéan téhnik bungkusan FPGA canggih bisa nyieun hésé pikeun usik sinyal dina papan sirkuit dicitak, jadi ngan meunang aksés ka sinyal dipikahoyong mindeng bisa jadi masalah. Mindeng loba masalah desain teu nyieun kasalahan saharita sarta kudu ripple ngaliwatan desain nepi ka kasalahan sabenerna manifests sorangan. Nyukcruk kasalahan dimimitian deui ka akar ngabalukarkeun mindeng tiasa frustrating, tugas hésé tur consuming waktu.

Pikeun exampLeres, sakedik salah dina tabel tarjamahan moal nyababkeun kasalahan dugi ka sababaraha siklus engké. Sababaraha alat anu bakal urang bahas engké dina makalah ieu, anu ngagunakeun parangkat keras debug in-circuit khusus, ditargetkeun khusus pikeun ngajantenkeun 'buruan bug' ieu langkung gancang sareng gampang. Sateuacan urang lebet kana detil alat ieu, hayu urang tingali heula simulasi téknik debugging dumasar software populér supados langkung ngartos advan.tages sareng disadvantages ngagunakeun simulasi pikeun debugging.

Pamakéan nandakeun simulasi pikeun debugging
Biasana dina simulasi desain, sadaya komponén kahirupan nyata di jero sareng di luar desain dimodelkeun sacara matematis salaku prosés parangkat lunak anu dieksekusi sacara berurutan dina CPU standar. Nerapkeun rupa-rupa rangsangan kana rarancang jeung mariksa kaluaran ekspektasi ngalawan kaluaran desain simulated, mangrupakeun cara nu panggampangna pikeun nyekel paling kasalahan desain atra. Jandéla nunjukkeun ngajalankeun simulasi has dirumuskeun dina Gambar 1 di handap. Advan anu jelastage tina simulasi ayat hardware basis debugging, éta simulasi bisa dipigawé dina software-euweuh desain basis hardware sabenerna sarta testbench diperlukeun. Simulasi tiasa gancang nyekel seueur kasalahan desain, khususna anu aya hubunganana sareng spésifikasi anu salah, salah paham kana syarat antarmuka, kasalahan fungsi, sareng seueur jinis kasalahan 'kotor' sanésna anu gampang dideteksi ku véktor stimulus saderhana.

Simulasi utamana éféktif lamun kombinasi stimulus éksténsif sadia pikeun désainer sarta outputs hasilna dipikawanoh ogé. Dina kasus ieu, simulasi tiasa ngalakukeun tés ampir lengkep ngeunaan desain. Hanjakalna, sabagéan ageung desain henteu gaduh aksés gampang kana suite tés éksténsif sareng prosés nyiptakeunana tiasa nyéépkeun waktos pisan. Nyiptakeun suite tés anu nyertakeun 100% desain ampir teu mungkin pikeun desain dumasar FPGA ageung sareng potongan pondok kedah dianggo pikeun nyobian sareng nutupan elemen konci desain. Kasusah séjén dina simulasi, nyaéta yén éta sanés palaksanaan 'dunya nyata' sareng henteu tiasa nangkep kajadian anu teu sinkron, interaksi sistem gancang, atanapi palanggaran waktos. Tungtungna, prosés simulasi tiasa pisan slow sarta lamun loba iterasi diperlukeun simulasi gancang jadi paling consuming waktu, sarta mindeng bagian paling ongkosna mahal tina prosés pangwangunan.

Salaku alternatip (atanapi panginten langkung saé, salaku tambahan pikeun simulasi) désainer FPGA mendakan yén aranjeunna tiasa nambihan hardware debug kana desain FPGA pikeun niténan sareng ngontrol sinyal konci dina alat. Téhnik ieu mimitina dikembangkeun salaku pendekatan ad-hoc, tapi laun-laun dimekarkeun jadi strategi debug hardware standar. Pamakéan kamampuan debug in-circuit ieu nawiskeun advan anu signifikantages pikeun desain basis FPGA sareng bagian salajengna bakal ngajalajah tilu strategi anu paling umum sareng rupa-rupa advanna.tages sareng disadvantages.

Pendekatan Debug In-Circuit Umum pikeun FPGA
Téhnik anu paling umum pikeun nerapkeun kamampuan debug in-circuit dina FPGA nganggo analisa logika anu dipasang, alat uji éksternal, atanapi hardware usik sinyal khusus anu dipasang dina lawon FPGA. Analis logika anu dipasang biasana dilaksanakeun nganggo lawon FPGA sareng diselapkeun kana desain. The JTAG port dipaké pikeun ngakses analyzer jeung data direbut bisa ditampilkeun dina PC. Nalika alat uji éksternal dianggo, desain FPGA anu diuji dirobih supados sinyal FPGA internal anu dipilih dialihkeun ka pin kaluaran. Pin ieu teras tiasa dititénan ngaliwatan alat uji éksternal. Nalika hardware usik sinyal dedicated dipaké, pilihan rupa sinyal internal bisa dibaca sacara real waktu. Sababaraha palaksanaan panyilidikan malah tiasa dianggo pikeun nyerat pikeun ngadaptar atanapi lokasi mémori ningkatkeun kamampuan debug. Hayu urang nempo leuwih jéntré dina advantages sareng disadvantages unggal téhnik ieu lajeng kasampak di hiji exampDesain pikeun ningali kumaha pendekatan anu béda ieu tiasa mangaruhan waktos debugging sadayana.

In-Circuit FPGA Debug-Embedded Logic Analyzer
Konsep analisa logika anu dipasang mangrupikeun hasil langsung tina kamampuan debugging in-circuit ad-hoc anu dilaksanakeun ku desainer nalika FPGA mimiti dianggo. Analis logika anu dipasang nambihan kamampuan anyar sareng ngaleungitkeun sarat pikeun desainer pikeun ngembangkeun analisa sorangan. Kaseueuran FPGA nawiskeun kamampuan ieu sareng pihak katilu nawiskeun analisa standar (Identify®, ti Synopsys, mangrupikeun mantan anu populér.ample) nu bisa gampang panganteur sareng parabot tingkat luhur jang meberkeun ngaronjatkeun produktivitas.

Pungsi logika analyzer diselapkeun kana rarancang, ngagunakeun lawon FPGA jeung blok memori embedded salaku panyangga renik, sakumaha digambarkeun dina Gambar 2. Sumberdaya pemicu ogé dijieun ku kituna interaksi sinyal kompléks bisa kalayan gampang dipilih jeung direbut. Aksés ka analisa pikeun kontrol sareng transfer data biasana dilakukeun ngaliwatan standar JTAG port pikeun simplify sarat panganteur. Data anu dicandak tiasa ditampilkeun dina PC nganggo umum viewsoftware sarta ilaharna eunteung kaluaran gelombang simulator logika viewgaya dina.

AdvantagDina pendekatan ieu henteu aya pin FPGA I/O tambahan anu dianggo, ngan ukur standar JTAG sinyalna. Inti IP analisa logika anu dipasang biasana kawilang murah sareng dina sababaraha kasus tiasa janten pilihan pikeun sintésis FPGA, atanapi alat simulasi. Dina sababaraha kasus, analisa logika anu dipasang ogé tiasa masihan kaluaran tambahan dina I / Os anu henteu dianggo, upami langkung merenah. Salah sahiji disadvantages kana pendekatan ieu téh yén jumlah badag sumberdaya FPGA diperlukeun. Utamana, lamun ngambah buffers dipaké ieu bakal ngurangan jumlah memori block sadia. Upami panyangga anu lega diperyogikeun, ieu ogé bakal janten trade-off ngalawan jero mémori (saprak panggunaan mémori anu langkung lega nyababkeun jero mémori anu langkung deet) - disadvan ageung.tage lamun ngagunakeun alat nu leuwih leutik. Bisa oge aral pangbadagna pikeun téhnik ieu téh yén unggal waktos adjustment kana panempatan usik dijieun, perlu recompile na reprogram desain. Nalika nganggo alat anu ageung, prosés ieu tiasa nyandak waktos anu ageung. Alatan cara panyilidikan sinyal ditempatkeun dina rarancang bisa jadi hésé correlate hubungan timing sinyal. Salaku tambahan, telat antara panyilidikan sinyal henteu konsisten sahingga hubungan waktos hésé dibandingkeun. Ieu mangrupikeun kasusah khusus nalika ngabandingkeun sinyal asinkron atanapi sinyal tina domain waktos anu béda.

In-Circuit FPGA Debug - Alat Uji Eksternal
Pamakéan kode debug in-circuit babarengan sareng alat uji éksternal mangrupikeun pangembangan alami nalika analisa logika éksternal parantos sayogi pikeun nguji sistem. Ku nyieun sababaraha kode debug basajan pikeun ngaidentipikasi sarta milih sinyal test internal tur nerapkeun ka FPGA I/Os, sakumaha ditémbongkeun dina Gambar 3, éta mungkin pikeun ngungkit analisa kamampuhan canggih (saperti buffers renik badag, runtuyan pemicu kompléks, sarta sababaraha viewpilihan) pikeun nyieun lingkungan debug basajan tapi kuat. Kamampuan in-circuit anu langkung kompleks pikeun pilihan pemicu maju tiasa ngaleutikan jumlah kaluaran anu diperyogikeun. Pikeun exampLe, milih alamat husus dina beus lega bisa jadi prohibitive lamun pin éksternal anu diperlukeun.
Ngagunakeun logika FPGA internal nyirorot ngurangan I / syarat O komo bisa néangan pola alamat husus (sugan panggero jeung balik runtuyan) pikeun debugging masalah leuwih kompleks. Upami antarbeungeut pangguna umum sayogi, ieu tiasa nyederhanakeun kurva diajar sareng ningkatkeun produktivitas.

AdvantagPendekatan ieu nya éta ngungkit biaya alat uji éksternal sahingga henteu aya biaya alat tambahan. Sababaraha debug circuit IP cores sadia ti pabrik alat atawa pabrik FPGA, tur bisa jadi béaya rendah atawa malah gratis. Jumlah sumberdaya FPGA diperlukeun pikeun nerapkeun logika Pilihan sinyal pisan leutik, sarta saprak fungsi renik dipigawé maké analisa logika éksternal, euweuh memori block diperlukeun. Kusabab logika pamilihan murah, sajumlah ageung saluran kalayan pemicu anu lega tiasa dirojong ogé. Analis logika tiasa beroperasi dina modeu Timing sareng mode State anu ngabantosan ngasingkeun sababaraha masalah waktos.
Nu disadvantagPendekatan ieu tiasa kalebet kabutuhan mésér analisa logika, upami teu acan dialokasikeun pikeun proyék éta. Disadvan ieutagÉta tiasa cekap pikeun nyegah pendekatan ieu dina sababaraha kasus. Catet yén sababaraha pilihan analisa logika béaya rendah sayogi anu nganggo PC atanapi tablet pikeun tampilan, ngajantenkeun pilihan ieu langkung efektif pikeun syarat debug saderhana.
Jumlah pin FPGA dikonsumsi tiasa disadvan sejentage sarta lamun beus lega perlu dititénan, perencanaan signifikan pikeun perenah dewan jeung tambahan konektor debug diperlukeun. Sarat ieu paling hese diprediksi dina awal fase desain sareng pajeulitna anu teu dihoyongkeun. Sarupa jeung pendekatan analisa logika embedded, strategi test éksternal merlukeun recompiling na reprogramming desain, nalika unggal percobaan anyar diperlukeun.

The disadvan umumtagDua téhnik ieu-pamakéan sumberdaya on-chip (anu ogé bisa mangaruhan kinerja timing desain sarta nyieun sarat debugging tambahan) kabutuhan recompile na reprogram rarancang (anu bisa nambahan jam atawa malah poé ka jadwal debug) perencanaan up-hareup diperlukeun pikeun ngaidentipikasi kamungkinan skenario test, sarta pamakéan sumberdaya chip I / O tambahan nyiptakeun drawbacks tanpa pendekatan ieu. Hiji réspon nyaéta tambihan logika debug khusus kana lawon FPGA dina sababaraha alat. In-circuit debug ngagunakeun panyilidikan hardware éta hasilna.

In-Circuit FPGA Debug - Probe Hardware
Pamakéan panyilidikan hardware sacara dramatis nyederhanakeun téknik debug in-circuit pikeun FPGA. Téhnik ieu dilaksanakeun salaku fitur Live Probe dina alat SmartFusion2®SoC FPGA sareng IGLOO®2 FPGA, nambihan garis panyilidikan khusus kana lawon FPGA pikeun niténan kaluaran tina sagala bit register unsur logika. Ditémbongkeun saperti dina diagram blok dina Gambar 4, usik hardware sadia dina dua saluran usik A jeung B.

outputs register dipilih (titik usik), kawas hiji sourced di handap inohong, routed luhureun dua saluran usik tur lamun dipilih bisa dilarapkeun ka boh saluran A atawa B. Sinyal saluran real-time ieu teras tiasa dikirim ka pin Probe A sareng B Probe khusus dina alat. Sinyal Probe A sareng Probe B ogé tiasa dialihkeun sacara internal kana analisa logika anu dipasang.

Catet yén ciri waktu tina pin usik téh biasa jeung boga simpangan negligible ti hiji titik usik ka nu sejen, sahingga leuwih gampang pikeun ngabandingkeun ciri timing sinyal real-time. Data tiasa direbut dugi ka 100MHz sahingga cocog pikeun kalolobaan desain target.
Panginten anu paling penting nyaéta lokasi titik usik, sabab henteu dipilih salaku bagian tina desain anu dilaksanakeun (aranjeunna dipilih ngalangkungan hardware khusus nalika desain dijalankeun dina FPGA), tiasa gancang dirobih ku ngan ukur ngirimkeun data pamilihan kana alat. Taya desain recompile na reprogramming diperlukeun.
Pikeun nyederhanakeun pamakean kamampuan Live Probe bahkan langkung, alat parangkat lunak debug anu aya hubunganana gaduh aksés ka sadaya lokasi sinyal usik ngalangkungan debug anu otomatis dibangkitkeun. file. Ditémbongkeun saperti dina Gambar 5, ngaran sinyal bisa dipilih ti daptar sinyal jeung dilarapkeun ka channel nu dipikahoyong. Ieu tiasa dilakukeun sanaos nalika desain dijalankeun supados kagiatan probing dina desain lancar sareng efisien pisan.

Dina seueur kasus, kamampuan usik hardware, sapertos Live Probe, tiasa dianggo babarengan sareng analisa logika anu dipasang anu dijelaskeun sateuacana sareng téknik tés éksternal.

Ditémbongkeun saperti dina Gambar 6, kamampuhan Live Probe pikeun milih sinyal 'dina laleur' ​​ngamungkinkeun pikeun gancang sarta gampang ngarobah sinyal dina observasi tanpa perlu recompile desain. Analis logika éksternal atanapi wengkuan tiasa sacara gampil niténan sinyal probed, sakumaha digambarkeun dina bagian katuhu luhur inohong dina pin kaluaran usik dedicated. Alternatipna (atawa meureun malah salian ti) internal logic analyzer (ILA Identipikasi blok, ditémbongkeun dina gambar) bisa dipaké pikeun niténan pin usik. Sinyal usik bisa direbut ku ILA sarta dititénan dina jandela gelombang. Lokasi usik bisa dirobah tanpa kudu recompile desain target.
Catet yén kamampuan tambahan pikeun pemicu sareng ngalacak tiasa dianggo pikeun ningkatkeun fungsionalitas panyilidikan, sahingga gampang pikeun ngadeteksi masalah desain anu rumit.

Kamampuhan debug hardware tambahan ogé sayogi dina alat SmartFusion2 SoC FPGA sareng IGLOO2 FPGA. Salah sahiji kamampuan ieu, disebut Active Probe, tiasa sacara dinamis sareng asynchronously maca atanapi nyerat kana naon waé unsur logic register bit. A nilai ditulis persists pikeun siklus jam tunggal jadi operasi normal bisa neruskeun, sahingga alat debugging pohara berharga. Active Probe dipikaresep utamana lamun observasi gancang sinyal internal nu dipikahoyong (sugan saukur pikeun pariksa yen eta aktip atawa dina kaayaan nu dipikahoyong, kawas sinyal reset), atawa lamun aya anu peryogi pikeun gancang nguji fungsi logika ku nulis ka titik usik.
(sugan pikeun initiate transisi mesin kaayaan ku gancang nyetel hiji nilai input pikeun ngasingkeun hiji masalah aliran kontrol).

Kamampuan debug séjén anu disayogikeun ku Microsemi nyaéta Memory Debug. Fitur ieu ngamungkinkeun desainer pikeun dinamis sareng asynchronously maca atanapi nyerat kana blok SRAM lawon FPGA anu dipilih. Salaku digambarkeun dina shot layar tina Alat Debug (gambar 7), lamun tab Mémori Blok dipilih pamaké bisa milih memori nu dipikahoyong pikeun dibaca, ngajalankeun snapshot newak memori, ngaropéa nilai memori, lajeng nulis nilai deui ka alat. Ieu tiasa hususna kapaké pikeun mariksa atanapi netepkeun panyangga data anu dianggo dina palabuhan komunikasi pikeun scratch-pad anu berorientasi komputasi atanapi bahkan pikeun kode anu dieksekusi ku CPU anu dipasang. Debugging kasalahan gumantung data kompléks nyata leuwih gancang jeung gampang lamun kenangan bisa dititénan jeung dikawasa jadi gancang.

Sakali desain di-debug, panginten kedah mareuman kamampuan debug hardware pikeun ngajagi inpormasi sénsitip. Panyerang tiasa nganggo fasilitas anu sami ieu pikeun maca inpormasi kritis atanapi ngarobih setélan sistem anu ngamungkinkeun aksés gampang kana bagian sénsitip sistem. Microsemi parantos nambihan fitur pikeun ngamungkinkeun desainer ngamankeun alat saatos debugging réngsé. Pikeun example, aksés ka Live Probe jeung Active Probe bisa dikonci pikeun sakabéhna nganonaktipkeun fungsi salaku sarana mungkin tina serangan (eta malah ngaleungitkeun kamungkinan aktivitas usik nyieun sagala pola dina arus suplai nu bisa dipaké pikeun nyobaan jeung niténan data usik teu langsung). Alternatipna, aksés ka bagian desain anu dipilih tiasa dikonci pikeun nyegah aksés ka bagian éta. Ieu tiasa merenah upami ukur sabagian desain kedah aman sahingga sesa desain masih tiasa diaksés dina uji lapangan atanapi analisa kasalahan.

Bagan Babandingan Debug In-Circuit
Ayeuna nu ulang lengkepview tina tilu téknik debug hardware in-circuit utama geus digambarkeun bagan kasimpulan, sakumaha ditémbongkeun dina Gambar 8, geus dijieun nu rinci rupa advantages sareng disadvantages unggal métode. Émut yén sababaraha téknik tiasa dianggo babarengan (Live Probe sareng Internal Logic Analyzer (ILA), sapertos Synopsys Identify, pikeun example), urang tiasa ningali kaunggulan konci sareng kalemahan unggal téknik. Koléksi kamampuan debug hardware dina sirkuit (Live Probe, Active Probe, sareng Memory Debug—sacara koléktif disebut SmartDebug), paling lemah dibandingkeun sareng téknik anu sanés dina jumlah total panyilidikan anu sayogi (bunderan beureum) sareng langkung lemah tibatan anu pangsaéna (bunderan konéng) nalika laju newak dianggap (alat uji éksternal tiasa langkung gancang).
Téhnik basis ILA, sapertos Synopsys Identify, paling lemah upami dibandingkeun sareng téknik anu sanés sareng nalika syarat sumberdaya FPGA dipertimbangkeun. Téhnik dumasar alat-alat tés éksternal paling lemah dina sababaraha pertimbangan kalayan biaya, dampak waktos desain, sareng gerakan usik di luhur (kusabab kabutuhan pikeun nyusun ulang desain) anu paling beurat. Panginten solusi anu optimal nyaéta kombinasi SmartDebug sareng salah sahiji téknik anu sanés, ku kituna jumlah kalemahan saluran SmartDebug tiasa ngirangan sareng gerakan titik usik disadvan.tages tina téhnik séjén ogé ngurangan.

Klasifikasi sinyal
Béda anu mangpaat tiasa dilakukeun antara sababaraha jinis sinyal anu paling umum sareng ieu tiasa ngabantosan nalika ngarencanakeun pendekatan debugging. Pikeun exampLe, sinyal nu teu robah lian ti mangsa sistem ngamimitian-up, kawas reset sistem, block reset atanapi initialization registers bisa digolongkeun kana sinyal statik. Sinyal jenis ieu paling éfisién diaksés ngaliwatan fasilitas anu bisa kalayan gampang niténan ogé ngadalikeun sinyal, tanpa merlukeun siklus recompile panjang. Active Probe mangrupikeun fasilitas anu saé pikeun debugging sinyal statik. Nya kitu, sinyal nu robah leuwih remen tapi tetep statik keur Lolobana waktu, bisa digolongkeun kana pseudo-statik sarta ogé paling éféktif debugged ngagunakeun Active Probe. Sinyal anu sering robih, sapertos sinyal jam, tiasa digolongkeun dinamis sareng henteu gampang diakses ku Active Probe. Live Probe mangrupikeun pilihan anu langkung saé pikeun niténan sinyal ieu.

Basajan Debug Paké Case

Ayeuna urang gaduh pamahaman anu langkung saé ngeunaan rupa-rupa pilihan debug in-circuit, hayu urang tingali conto desain anu saderhana.ample ningali kumaha téknik ieu nedunan. Gambar 9, nembongkeun desain FPGA basajan dina alat SmartFusion2 SoC FPGA. Subsistem Mikrokontroler (MSS) direset ku blok IP Lemes CoreSF2Reset. Input pikeun blok ieu nyaéta Power On Reset, Reset Kain Pamaké, sareng Reset Eksternal. Kaluaran nyaéta reset ka lawon pamaké, reset MSS, sareng reset M3. Gejala kasalahan nyaéta teu aya kagiatan dina I / Os sanajan alat kaluar tina kaayaan POR suksés. Tilu pilihan béda pikeun debugging kasalahan ieu digambarkeun dina gambar ogé: Kotak biru (dilabélan ETE) nyaéta pikeun métode Test Equipment éksternal; kotak héjo (dilabélan ILA) nyaéta pikeun métode internal Logic Analyzer; jeung kotak jeruk (dilabélan AP) nyaéta pikeun métode Active Probe. Urang bakal nganggap akar poténsi ngabalukarkeun kasalahan anu improperly negeskeun reset inputs kana blok CoreSF2Reset Leuleus IP.

Hayu urang ayeuna ningali prosés debug pikeun tilu tina metodeu sirkuit anu dijelaskeun sateuacana.

Alat Uji Éksternal
Nganggo metode ieu, dianggap yén alat uji sayogi sareng henteu dianggo ku proyék prioritas anu langkung luhur. Salaku tambahan, penting pikeun ngarencanakeun sateuacanna supados sababaraha FPGA I/Os sayogi sareng tiasa gampang disambungkeun kana alat uji. Gaduh lulugu dina PCB pikeun example, bakal pohara mantuan sarta ngaleutikan waktos spent nyobian pikeun ngaidentipikasi tur sambungkeun ka 'disangka tersangka' atawa shorting potensi pin salila probing. Desain bakal perlu recompiled pikeun milih sinyal urang rék nalungtik. Mudah-mudahan, urang moal 'ngupas deui bawang' sareng kedah milih sinyal tambahan pikeun panalungtikan satuluyna, sabab sering panalungtikan awal urang ngan ukur nyababkeun seueur patarosan. Dina naon waé, prosés recompile sareng reprogramming tiasa nyandak waktos anu ageung, sareng upami éta nyababkeun palanggaran waktosna peryogi desain ulang (urang sadayana terang kumaha frustrasi nyobian ngabéréskeun masalah panutupan waktos, khususna, nalika anjeun ngarobih desain pikeun mendakan bug desain-sadayana prosés tiasa nyandak ti menit ka jam)! Éta ogé penting pikeun nginget yén lamun desain teu boga pamaké bébas I / OS, metoda ieu teu bisa dilaksanakeun. Sumawona, metode ieu sacara stuktur ngaganggu kana desain-sareng bug anu aya hubunganana sareng waktosna tiasa ngaleungit atanapi muncul deui antara iterasi.

Analyzer Logika internal
Ngagunakeun métode ieu ILA kudu diselapkeun kana rarancang ngagunakeun sumberdaya lawon, lajeng perlu recompiled. Catet yén upami ILA parantos di-instantiated, sinyal-sinyal anu urang badé ditalungtik tiasa waé henteu dianggo, anu ogé peryogi kompilasi ulang. Prosés ieu résiko ngarobih desain asli sareng ngalanggar konstrain waktos. Upami waktosna kapendak, desain kedah diprogram ulang sareng diinisialisasi deui. Sakabeh proses ieu bisa nyandak sababaraha menit atawa malah jam lamun recompile kali panjang sarta sababaraha pas diperlukeun. Pendekatan ieu structurally intrusive sarta bisa ngakibatkeun masalah nu sarupa jeung nu dijelaskeun nalika ngagunakeun métode di luhur.

Probe Aktip
Ngagunakeun métode ieu aktip usik bisa nunjuk kana sumber tina rupa-rupa sinyal reset, sakabéh nu sourced ku outputs register (sakumaha ilahar dina sagala prakték design digital alus). Sinyal dipilih hiji-hiji, tina menu Active Probe ditémbongkeun dina Gambar 10 di handap. Nilai sinyal nu dipilih bisa dibaca tur dipintonkeun dina jandela data Active Probe. Sagala salah-assertions gampang diidentipikasi. Tés ieu tiasa dilakukeun langsung tanpa kedah nyusun ulang sareng ngaprogram ulang alat sareng henteu sacara stuktur atanapi prosedural ngaganggu. Sakabeh proses nyokot ngan sababaraha detik. Metoda ieu ogé bisa nyieun controllability (ngarobah nilai asynchronously) nu dua métode séjén moal ngidinan. Dina ex husus ieuampLe, sinyal reset sourced ku register a bisa gampang probed sarta kapanggih bisa dilaksanakeun dina kaayaan aktip.

Toggling sakedap tina sinyal reset bisa dihontal ku asynchronously manipulasi register generating sinyal sésana.

Langkung Kompleks Debug Paké Case
Desain di luhur éta pisan basajan tur mangpaat salaku bubuka ngagunakeun téhnik desain digambarkeun, tapi ex leuwih kompleksample bisa jadi malah leuwih illustrative. Seueur kali sinyal anu dipikaresep sanés sinyal statik sapertos anu aya dina urut sederhana urangample tapi dinamis. Sinyal dinamis anu umum nyaéta jam perantara, sigana dianggo pikeun waktos sasalaman pikeun antarmuka séri. angka 11 nembongkeun desain misalna kalawan pamaké Leuleus IP inti, dina hal ieu, a panganteur serial custom disambungkeun kana sistem beus APB. Gejala kasalahan nyaéta yén teu aya kagiatan dina antarmuka serial khusus pangguna, sareng nalika master beus APB ngaluarkeun transaksi pikeun ngaksés antarbeungeut serial éta kana kaayaan iwal anu nunjukkeun sasalaman anu salah. kaayaan ieu sigana aturan kaluar ngabalukarkeun statik, kawas sinyal reset lepat, saprak mesin kaayaan urus sigana teu beroperasi dina laju ekspektasi sahingga ngabalukarkeun iwal. Akar anu disangka nyaéta generator frékuénsi jam dina inti IP pangguna.

Upami éta henteu jalan dina frékuénsi anu leres, kasalahan anu dijelaskeun bakal nyababkeun.

Dina kaayaan ieu meureun strategi hadé pikeun ngaganti pendekatan Active Probe jeung Live Probe. Ieu digambarkeun dina gambar di luhur ku kotak LP warna oranyeu, ngagunakeun JTAG sinyal pikeun pilihan sumber usik.

Alat Uji Éksternal
Pikeun hal ieu, metodologi pisan sarupa ex basajan ditétélakeun saméméhnaample. Sinyal jam pamaké dibawa kaluar ka titik test (mudahan dina lulugu a) sarta recompile consuming waktu diperlukeun. Éta ogé tiasa ngabantosan pikeun ngaluarkeun sinyal rujukan, panginten jam sistem anu dianggo pikeun jam IP pangguna salaku sinyal ngabandingkeun. Urang bakal deui jadi subjected kana kabutuhan recompile na reprogram jadi sakabéh prosés bisa nyandak jumlah signifikan waktu.

Analyzer Logika internal
Kasus ieu pisan sarupa ex basajanample. ILA kudu diselapkeun, atawa sinyal nu dipikahoyong diartikeun, sarta recompile na reprogram siklus dieksekusi. Sadaya masalah anu dijelaskeun sateuacana masih nyababkeun waktos siklus debug anu signifikan. Aya pajeulitna tambahan, kumaha oge. Jam nu drive ILA kudu sinkron, sarta ideally leuwih gancang nu aya kaitannana ka jam bisa dititénan ti pamaké Leuleus IP inti. Upami jam ieu henteu sinkron, atanapi henteu gaduh hubungan waktos anu leres, panangkepan data bakal teu tiasa diprediksi sareng tiasa janten sumber kabingungan pikeun prosés debug.
Catet yén lamun pamaké jam IP Leuleus teu dihasilkeun dina chip (sugan éta pulih tina panganteur serial) desainer mungkin perlu nambahkeun modul jam pikeun ngahasilkeun hiji jam ILA gancang ngagunakeun sumberdaya tambahan sarta kamungkinan nyieun palanggaran timing.

Hirup Probe
Ngagunakeun métode ieu, usik Live bisa gancang nunjuk ka sumber jam pamaké sarta sagala sumber jam séjén ti register pikeun ngudag akar ngabalukarkeun kasalahan. Live Probe bakal nunjukkeun kaluaran sinyal anu dipilih sacara real waktos sareng hubungan waktos antara sinyal-sinyal éta langkung gampang ditetepkeun. Sakabeh proses nyokot ngan sababaraha detik.

Fitur Debug séjén pikeun Antarmuka Serial
Éta ogé penting pikeun nunjukkeun yén aya seueur kamampuan debug tambahan dina alat SmartFusion2 SoC FPGA sareng IGLOO2 FPGA anu tiasa dianggo dina antarmuka séri, sapertos anu aya dina urut sateuacana.ample design mana kasalahan malah leuwih pajeulit. SERDES Debug, pikeun example, nyadiakeun kamampuhan debug husus pikeun dedicated-speed tinggi serial interfaces. Sababaraha fitur SERDES Debug kaasup rojongan test PMA (sapertos generasi pola PRBS sarta nguji loopback) rojongan pikeun sababaraha konfigurasi test SERDES kalawan register-tingkat reconfiguration pikeun ngahindarkeun pamakéan aliran design pinuh pikeun nyieun parobahan konfigurasi, sarta laporan téks némbongkeun protokol ngonpigurasi, registers konfigurasi SERDES, sarta registers konfigurasi Lane. Fitur ieu ngajantenkeun debug SERDES langkung gampang sareng tiasa dianggo babarengan sareng Live Probe sareng Active Probe pikeun ngagancangkeun debugging sirkuit kompléks.
Alat Mémori Debug anu dijelaskeun saméméhna ogé tiasa dianggo babarengan sareng SERDES Debug pikeun nguji gancang. Kusabab panyangga mémori tiasa gancang sareng gampang dipariksa sareng dirobih ku Memory Debug, tiasa gancang nyiptakeun 'pakét uji' sareng niténan hasil komunikasi loopback atanapi antar-sistem. Désainer tiasa ngungkit kamampuan ieu sahingga ngaminimalkeun kabutuhan 'abah uji' khusus anu nganggo lawon FPGA tambahan sareng anu tiasa mangaruhan waktos chip.

kacindekan
Tulisan ieu ngajelaskeun sacara rinci sababaraha pendekatan anu béda pikeun ngalaksanakeun debug in-circuit pikeun FPGA sareng SoC FPGAs-pamakéan Integrated Logic Analyzer, pamakean alat uji éksternal, sareng pamakean sirkuit usik khusus anu terpadu kana lawon FPGA. Penambahan sirkuit usik khusus sareng khusus, sapertos Active Probe sareng Live Probe ditawarkeun ku Microsemi dina alat SmartFusion2 SoC FPGA sareng IGLOO2 FPGA, ditingalikeun sacara signifikan nyepetkeun sareng nyederhanakeun prosés debug. Kamampuhan pikeun gancang ngarobih pamilihan sinyal internal (tanpa kedah ngaéksekusi recompile sareng siklus program ulang anu nyéépkeun waktos pisan), sareng kamampuan pikeun usik sinyal internal (tanpa kedah nganggo lawon FPGA sareng berpotensi ngenalkeun palanggaran waktos) ditingalikeun janten advan utama.tages nalika debugging desain FPGA. Salaku tambahan, pamakean sababaraha metodologi, anu tiasa damel babarengan pikeun nyayogikeun kamampuan debug anu langkung lengkep dijelaskeun. Tungtungna, dua exampkasus pamakéan debug dibikeun pikeun ngagambarkeun trade-offs antara métode digambarkeun.

Pikeun Diajar More

1. IGLOO2 FPGAs
2. SmartFusion2 SoC FPGAs

Microsemi Corporation (Nasdaq: MSCC) nawiskeun portopolio komprehensif ngeunaan semikonduktor sareng solusi sistem pikeun komunikasi, pertahanan & kaamanan, aeroangkasa sareng pasar industri. Produk kaasup-kinerja tinggi na radiasi-hardened analog dicampur-sinyal terpadu sirkuit, FPGAs, SoCs na ASICs; produk manajemén kakuatan; waktos sareng alat singkronisasi sareng solusi waktos anu tepat, netepkeun standar dunya pikeun waktos; alat ngolah sora; solusi RF; komponén diskrit; téhnologi kaamanan sarta scalable anti-tamper produk; Power-over-Ethernet ICs sareng midspans; kitu ogé kamampuhan design custom sarta jasa. Microsemi kantor pusatna di Aliso Viejo, California, sareng gaduh sakitar 3,400 karyawan sacara global. Diajar langkung seueur di www.microsemi.com.

© 2014 Microsemi Corporation. Sadaya hak disimpen. Microsemi sareng logo Microsemi mangrupikeun mérek dagang Microsemi Corporation. Sadaya merek dagang sareng merek jasa sanés mangrupikeun hak milik nu gaduhna.

Markas Perusahaan Microsemi

• Hiji Perusahaan, Aliso Viejo CA 92656 AS
• Di jero AS: +1 800-713-4113
• Di luar AS: +1 949-380-6100
• Penjualan: +1 949-380-6136
• Fax: +1 949-215-4996
• Surélék: sales.support@microsemi.com

FAQ

• Q: Naon frékuénsi néwak data maksimum alat?
  A: alat nu ngarojong data newak nepi ka 100MHz, cocog pikeun paling desain target.
• Q: Naha kuring kedah nyusun ulang desain nalika nganggo sirkuit usik pikeun debugging?
  A: Henteu, lokasi titik usik bisa gancang dirobah tanpa merlukeun recompilation desain atawa reprogramming.

Dokumén / Sumberdaya

Microsemi In-Circuit FPGA Debug [pdf] Parentah In-Circuit FPGA Debug, FPGA Debug, Debug

Rujukan

• Manual pamaké