د مایکروسیمي ان سرکټ FPGA ډیبګ

د محصول معلومات

مشخصات

• د وسیلې ډول: مایکروسیمي سمارټ فیوژن 2 SoC FPGA
• د خپریدو نیټه: می 2014
• د ډیبګ کولو وړتیاوې: د سرکټ دننه FPGA ډیبګ، ایمبیډډ منطق تحلیل کونکی
• د معلوماتو د نیولو اعظمي فریکونسي: تر ۱۰۰ میګاهرتز پورې

خلاصون
FPGAs په ایمبیډ شوي سیسټمونو کې د ډیزاین پیاوړي عناصر دي چې ډیری ډیزاین ګټې لريtages، مګر دا وسایل کولی شي پیچلي ډیزاینونه ولري چې پیچلي ډیزاین مسلې لري چې باید ډیبګ شي. د ډیزاین مسلو تعقیب کول لکه د تعریف غلطۍ، د سیسټم تعامل ستونزې، او د سیسټم وخت غلطیانې کیدی شي یوه ننګونه وي. په FPGA کې د سرکټ دننه ډیبګ وړتیاو شاملول کولی شي په ډراماتیک ډول د هارډویر ډیبګ ښه کړي، او د کاونټیس ساعتونو مایوسۍ څخه مخنیوی وکړي. دا مقاله د FPGAs لپاره د سرکټ دننه ډیبګ کولو لپاره ډیری مختلف طریقې تشریح کوي، کلیدي سوداګرۍ پیژني، او د پخواني له لارېampدا ډیزاین، چې د مایکروسیمي سمارټ فیوژن®2 SoC FPGA وسیلې لپاره په نښه شوی، به وښيي چې څنګه نوي وړتیاوې د ډیبګ او ازموینې سرعت لپاره کارول کیدی شي.

پیژندنه

FPGAs پراخه او ځواکمن ډیزاین عناصر دي او اوس په نږدې هر ایمبیډ شوي سیسټم کې موندل کیږي. د زیاتیدونکي ظرفیت سره، د پیچلي آن-چپ فعال بلاکونو او پرمختللي سریال انٹرفیسونو شاملولو سره دا وسایل کولی شي پیچلي ډیزاین ستونزې هم ولري چې ډیبګ کولو ته اړتیا لري. د مسلو تعقیب کول لکه د فعال تعریف غلطیو (د FPGA یا سیسټم په کچه)، د فعال سیسټم تعامل ستونزې، د سیسټم وخت مسلې، او د ICs ترمنځ د سیګنال وفادارۍ مسلې (لکه شور، کراسټالک، یا انعکاس) ټول د پرمختللي FPGAs کارولو پرمهال خورا پیچلي کیږي. سمولیشن یقینا د ډیری ډیزاین ستونزو پیژندلو کې لویه مرسته ده، مګر ډیری ریښتینې نړۍ تعاملات به تر هغه وخته پورې څرګند نشي تر څو چې ډیزاین په هارډویر کې پلي نشي. د پروسې ساده کولو لپاره د پیچلي ډیزاین مسلو ډیبګ کولو لپاره ډیری مختلف تخنیکونه رامینځته شوي. د دې کلیدي تخنیکونو هر یو په احتیاط سره پوهیدل، پشمول د مختلفو ګټوtages او disadvantages، ګټور دی کله چې په پام کې ونیول شي چې کوم تخنیک یا د تخنیکونو ترکیب د یو ځانګړي ډیزاین لپاره مناسب دی.
یو پخوانیampد FPGA ډیزاین، چې د مایکروسیمي سمارټ فیوژن 2 SoC FPGA وسیلې لپاره په نښه شوی، د ځینې ګټو ښودلو لپاره کارول کیدی شيtages او disadvantagد دې معیاري تخنیکونو او همدارنګه د سرکټ دننه د ډیبګ کولو نوي وړتیاوې. دا توضیحي مثالample به وښيي چې څنګه دا مختلف تخنیکونه د هارډویر ډیبګ کولو پرمهال د هارډویر ستونزو پیژندلو او له منځه وړلو لپاره کارول کیدی شي.

ولې د FPGA ډیبګ کول د سیسټم ډیزاین او پراختیا یوه مهمه برخه ده؟
FPGAs دوه اصلي کارونې ماډلونه لري چې دوی د نورو ډیزاین عناصرو څخه توپیر کوي. FPGAs د تولید محصول کې کارول کیدی شي یا د تولید ډیزاین مفهوم ثابتولو یا پروټوټایپ کولو لپاره د پراختیایی وسایطو په توګه کارول کیدی شي. کله چې د تولید وسایطو په توګه کارول کیږي، FPGAs کولی شي د ASIC یا CPU پر بنسټ د تولید وسایطو په پرتله خورا ډیر انعطاف منونکی هدف وي. دا په ځانګړي ډول د نوي ډیزاین لپاره مهم دی، هغه چې لا تر اوسه په هارډویر کې نه دی پلي شوی. د مختلف معمارۍ اختیارونو سره ډیزاینونه په اسانۍ سره رامینځته کیدی شي او ازمول کیدی شي نو غوره ډیزاین پیژندل کیږي. د چپ پروسیسرونو (SoC FPGAs) سره FPGAs دا هم ممکنه کوي چې د هارډویر په مرسته د FPGA پر بنسټ د سرعت دندو سره د CPU پر بنسټ پروسس تجارت بند کړي. دا ګټېtagES کولی شي د نوي محصول پراختیا لپاره د ډیزاین، اعتبار، ازموینې، او ناکامۍ تحلیل لپاره اړین وخت په ډراماتیک ډول کم کړي.
کله چې د ډیزاین پروټوټایپ کولو لپاره کارول کیږي، شاید د ASIC تولید لپاره، د FPGA انعطاف یوه مهمه ګټه ده. یو ریښتینی هارډویر پلیټ فارم، حتی هغه چې په بشپړ سرعت سره نه چلیږي، د تفصيلي سیسټم فعالیت میټریکونو، د تروپټ تحلیل ډیټا او د معمارۍ ثبوت-د-مفهوم پایلو ترلاسه کول خورا اسانه کوي. د صنعت معیاري بسونو (لکه PCIe®، ګیګابایټ ایترنیټ، XAUI، USB، CAN، او نورو) د سخت پلي کولو لپاره د FPGA ملاتړ د دې انٹرفیسونو سره تړلې ازموینې ساده کوي. د FPGAs نوې کورنۍ د آن-چپ ARM پروسس کونکو (SoC FPGAs) سره، د ایمبیډ شوي پروسس کونکو سره د پروټوټایپ پلي کول اسانه کوي. مخکې رامینځته شوي پروسیسر کوډ پروټوټایپ ته لیږدول کیدی شي او د هارډویر ډیزاین هڅو سره موازي کې رامینځته شوی نوی کوډ.

د معیاري پروسیسر او معیاري انٹرفیس بسونو دا ترکیب دا ممکنه کوي چې د شته کوډ کتابتونونو، ډرایورونو، فعال APIs، ریښتیني وخت عملیاتي سیسټمونو، او حتی بشپړ عملیاتي سیسټمونو لوی ایکوسیستم څخه ګټه پورته شي ترڅو ډیر ژر یو کاري پروټوټایپ رامینځته کړي. سربیره پردې، یوځل چې ډیزاین قوي شي، د FPGA پروټوټایپ د پراخ سمولیشن ازموینې سیټونو (د محرک او غبرګون دواړو لپاره) نیولو لپاره کارول کیدی شي چې د سیسټم اصلي معلومات منعکس کوي. دا ډیټا سیټونه کولی شي د ASIC یا نورو تولید پلي کولو لپاره د وروستي سمولیشنونو په جوړولو کې ارزښتناکه وي. ګټهtagد ډیزاین پروټوټایپ په توګه د FPGA کارولو وړتیا کولی شي د وروستي محصول پلي کولو لپاره د ډیزاین، اعتبار، ازموینې، او ناکامۍ تحلیل لپاره وخت په ډراماتیک ډول کم کړي.
په دې دواړو عام FPGA کارولو ماډلونو کې د ډیزاین هدف په توګه د FPGA انعطاف یوه مهمه ګټه دهtagه. دا پدې مانا ده چې ډیری ډیزاین بدلونونه او تکرارونه به نورم وي، او پدې توګه د ډیزاین غلطیو په چټکۍ سره د ډیبګ کولو وړتیا به د امکان تر حده د ډیری ډیزاین انتخابونو فعالولو لپاره خورا مهم وي. د مؤثره ډیبګ وړتیا پرته ډیری پرمختګtagد FPGA ډیزاین انعطاف به د اضافي ډیبګ کولو وخت لخوا کم شي. له نېکه مرغه، FPGAs کولی شي اضافي هارډویر ځانګړتیاوې هم چمتو کړي چې په ډراماتیک ډول د ریښتیني وخت ډیبګ کول ساده کوي. د دې وړتیاو لیدلو دمخه، راځئ چې لومړی د هغو عامو ستونزو ډولونو ته وګورو چې د FPGA ډیزاین ورسره مخ کیدی شي نو موږ د مختلفو ډیبګ کولو وسیلو موثریت او اړونده سوداګرۍ ارزولو لپاره مناسب شالید لرو.

د FPGA ډیزاینونو د ډیبګ کولو پر مهال عامې ستونزې

د هغو پراخو وړتیاوو سره سره چې عصري FPGAs یې راوړي، اړونده زیات شوی پیچلتیا د غلطۍ څخه پاک ډیزاینونو رامینځته کول خورا ستونزمن کوي. په حقیقت کې، اټکل شوی چې ډیبګ کول کولی شي د سرایت شوي سیسټم ډیزاین دورې 50٪ څخه ډیر ونیسي. د وخت څخه تر بازار پورې فشارونو سره چې د پراختیا دورې فشارولو ته دوام ورکوي، د لومړني سیسټم هارډویر ډیبګ کول وروسته له فکر کولو څخه راوتلي دي - ډیری وختونه دا فرض کوي چې تایید (پخپله یوه لویه سلنه)tagد پراختیا مهالویش e)، به د لومړني سیسټم راوړلو دمخه ټولې ستونزې ونیسي. راځئ چې د سیسټم مسلو یوازې یو څو عام ډولونه وګورو ترڅو هغه ننګونې په ښه توګه پوه شو چې یو عادي ډیزاین به د لومړني سیسټم راوړلو پرمهال ورسره مخ شي.

د فعالیت تعریف غلطۍ موندل دوه چنده ستونزمن کیدی شي ځکه چې ډیزاینر یو ځانګړی اړتیا غلطه کړې ده، نو غلطی حتی کله چې د ډیزاین جزئیاتو ته په دقت سره ګورئ له پامه غورځول کیدی شي. یو پخوانیampد یوې عامې فعالیتي تعریف تېروتنې یوه برخه به هغه وي چیرې چې د حالت ماشین لیږد په سم حالت کې پای ته نه رسیږي. تېروتنې د سیسټم انٹرفیسونو کې د متقابل عمل ستونزې په توګه هم څرګندیدلی شي. د انٹرفیس ځنډ، د مثال په توګهample، ممکن په غلط ډول مشخص شي چې پایله یې د ناڅاپي بفر اوور فلو یا انډر فلو حالت وي.
د سیسټم په کچه د وخت مسلې د ډیزاین غلطیو یوه بله ډیره عامه سرچینه ده. غیر متوافق پیښې، په ځانګړې توګه، د غلطیو یوه عامه سرچینه ده کله چې د همغږۍ یا د وخت د ډومین د تیریدو اغیزې په دقت سره په پام کې نه نیول کیږي. کله چې په سرعت سره کار کوئ دا ډول غلطۍ خورا ستونزمن کیدی شي او ممکن ډیر لږ ښکاره شي، شاید یوازې هغه وخت چې د معلوماتو ځانګړي نمونې څرګندې شي. ډیری عام وخت سرغړونې پدې کټګورۍ کې راځي او معمولا خورا ستونزمن وي، که چیرې یې تقلید کول ناممکن نه وي.

د وخت سرغړونه هم د مدغم سرکټونو ترمنځ د ټیټ سیګنال وفادارۍ پایله کیدی شي، په ځانګړې توګه په هغه سیسټمونو کې چې د هر سرکټ لپاره ډیری بریښنا ریلونه لري. د سیګنال ټیټ وفاداري کولی شي د سیګنال شور، کراسټالک، انعکاس، ډیر بار کولو او د بریښنا مقناطیسي مداخلې (EMI) مسلو پایله ولري چې ډیری وختونه د وخت سرغړونې په توګه څرګندیږي. د بریښنا رسولو مسلې، لکه انتقالي (په ځانګړې توګه د سیسټم د پیل یا بندیدو پرمهال)، د بار بدلونونه او د بریښنا لوړ ضایع کیدو فشارونه هم کولی شي پراسرار غلطیو پایله ولري، ډیری وختونه په اسانۍ سره د بریښنا رسولو سرچینې ته نه موندل کیږي. حتی کله چې ډیزاین په بشپړ ډول سم وي د بورډ جوړونې مسلې کولی شي د غلطیو پایله ولري. د سولډر غلط بندونه او په ناسم ډول وصل شوي نښلونکي، د مثال په توګهample، د غلطیو سرچینه کیدی شي او حتی د تودوخې یا بورډ موقعیت پورې اړه ولري. د پرمختللي FPGA بسته بندۍ تخنیکونو کارول کولی شي په چاپ شوي سرکټ بورډ کې د سیګنالونو پلټنه ستونزمنه کړي، نو یوازې مطلوب سیګنال ته لاسرسی ترلاسه کول ډیری وختونه ستونزمن کیدی شي. ډیری وختونه د ډیزاین ډیری مسلې سمدستي تېروتنه نه رامینځته کوي او باید د ډیزاین له لارې تر هغه وخته پورې وګرځي تر څو چې تېروتنه په حقیقت کې ځان څرګند کړي. د پیل شوې تېروتنې اصلي لامل ته بیرته تعقیب کول ډیری وختونه یو مایوسه کونکی، ستونزمن او وخت نیونکی کار کیدی شي.

د مثال لپارهampپه هرصورت، د ژباړې په جدول کې یوه کوچنۍ غلطي ممکن د ډیرو دورو وروسته د غلطۍ لامل نشي. ځینې وسیلې چې موږ به یې په دې مقاله کې وروسته بحث وکړو، کوم چې وقف شوي ان-سرکټ ډیبګ هارډویر کاروي، په ځانګړي ډول د دې 'بګ هنټ' ګړندي او اسانه کولو لپاره په نښه شوي دي. د دې وسیلو توضیحاتو ته د رسیدو دمخه، راځئ چې لومړی د سافټویر پر بنسټ د ډیبګ کولو تخنیک سمولیشن وګورو ترڅو د ښه پوهیدو لپاره پرمختګtages او disadvantagد ډیبګ کولو لپاره د سمیولیشن کارولو څرنګوالی.

د ډیبګ کولو لپاره د سمولیشن کارول
په عمومي ډول د ډیزاین سمولیشن کې، د ډیزاین دننه او بهر ټول حقیقي ژوند اجزا په ریاضي ډول د سافټویر پروسو په توګه ماډل شوي دي کوم چې په معیاري CPU کې په ترتیب سره اجرا کیږي. ډیزاین ته د هڅونې پراخه لړۍ پلي کول او د سمولیشن شوي ډیزاین محصول په وړاندې د تمه شوي محصول چک کول، د ډیزاین خورا څرګند غلطیو د نیولو لپاره یوه اسانه لار ده. یوه کړکۍ چې د نمونې سمولیشن چلول ښیې په لاندې شکل 1 کې ورکړل شوې ده. روښانه ګټهtagد سمولیشن یو له هغو ټکو څخه چې د هارډویر پر بنسټ ډیبګ کولو معنی لري، دا ده چې سمولیشن په سافټویر کې ترسره کیدی شي - هیڅ اصلي هارډویر پر بنسټ ډیزاین او ټیسټ بینچ ته اړتیا نشته. سمولیشن کولی شي په چټکۍ سره ډیری ډیزاین غلطۍ ونیسي، په ځانګړې توګه هغه چې د غلط مشخصاتو سره تړاو لري، د انٹرفیس اړتیاو غلط فهم، د فعالیت غلطۍ، او ډیری نور 'مجموعي' ډوله غلطۍ چې د ساده محرک ویکتورونو له لارې په اسانۍ سره کشف کیږي.

سمولیشن په ځانګړي ډول هغه وخت اغیزمن وي کله چې ډیزاینر ته د هڅونې پراخه ترکیبونه شتون ولري او پایله یې ښه پیژندل کیږي. پدې قضیو کې، سمولیشن کولی شي د ډیزاین نږدې بشپړ ازموینه ترسره کړي. له بده مرغه، ډیری ډیزاینونه پراخه ازموینې سویټونو ته اسانه لاسرسی نلري او د دوی د جوړولو پروسه خورا وخت نیسي. د ازموینې سویټ رامینځته کول چې د ډیزاین 100٪ پوښي د لوی FPGA پر بنسټ ډیزاینونو لپاره په عملي توګه ناممکن دي او د ډیزاین کلیدي عناصرو د پوښلو هڅه کولو او پوښلو لپاره باید لنډې لارې وکارول شي. د سمولیشن سره بله ستونزه دا ده چې دا د 'حقیقي نړۍ' پلي کول ندي او نشي کولی غیر متزلزل پیښې، د سرعت سیسټم تعاملات، یا د وخت سرغړونې ونیسي. په پای کې، د سمولیشن پروسه خورا ورو کیدی شي او که ډیری تکرارونو ته اړتیا وي سمولیشن په چټکۍ سره خورا وخت نیسي، او ډیری وختونه د پراختیا پروسې خورا ګران برخه کیږي.

د بدیل په توګه (یا شاید په ښه توګه وویل شي، د سمولیشن اضافه کولو په توګه) د FPGA ډیزاینرانو وموندله چې دوی کولی شي د FPGA ډیزاین کې د ډیبګ هارډویر اضافه کړي ترڅو د وسیلې دننه کلیدي سیګنالونه وڅاري او کنټرول کړي. دا تخنیکونه په اصل کې د اډ هاک طریقو په توګه رامینځته شوي، مګر په تدریجي ډول د معیاري هارډویر ډیبګ ستراتیژۍ ته وده ورکړې. د سرکټ ډیبګ وړتیاو دا کارول د پام وړ ګټه وړاندې کويtagد FPGA پر بنسټ ډیزاینونو لپاره شرایط او راتلونکې برخه به درې خورا عام ستراتیژیانې او د دوی مختلفې ګټې وپلټيtages او disadvantages.

د FPGAs لپاره د سرکټ دننه د ډیبګ کولو عام طریقې
په FPGAs کې د سرکټ دننه ډیبګ وړتیاو پلي کولو لپاره ترټولو عام تخنیکونه یا د ایمبیډ شوي منطق تحلیل کونکي، بهرني ازموینې تجهیزات، یا د FPGA فابریکې دننه وقف شوي سیګنال پروب هارډویر کاروي. ایمبیډ شوي منطق تحلیل کونکي معمولا د FPGA فابریکې په کارولو سره پلي کیږي او ډیزاین ته داخلیږي. JTAG د تحلیل کونکي ته د لاسرسي لپاره پورټ کارول کیږي او نیول شوي معلومات په کمپیوټر کې ښودل کیدی شي. کله چې د بهرني ازموینې تجهیزات کارول کیږي، د ازموینې لاندې FPGA ډیزاین تعدیل کیږي ترڅو غوره شوي داخلي FPGA سیګنالونه د محصول پنونو ته واستول شي. دا پنونه بیا د بهرني ازموینې تجهیزاتو له لارې لیدل کیدی شي. کله چې وقف شوي سیګنال پروب هارډویر کارول کیږي، د داخلي سیګنالونو پراخه انتخاب په ریښتیني وخت کې لوستل کیدی شي. د ځینې پروب پلي کول حتی د راجستر کولو یا حافظې ځایونو ته د لیکلو لپاره کارول کیدی شي چې د ډیبګ وړتیاوې نور هم لوړوي. راځئ چې په اډوان کې په تفصیل سره وګوروtages او disadvantagد دې تخنیکونو هر یو یې زده کړئ او بیا یو پخوانی وګورئampډیزاین کړئ ترڅو وګورئ چې دا مختلف طریقې څنګه کولی شي د ډیبګ کولو ټول وخت اغیزه وکړي.

د سرکټ دننه FPGA ډیبګ-ایمبیډ شوی منطق تحلیل کونکی
د ایمبیډډ منطق تحلیل کونکي مفهوم د اډ-هاک ان-سرکټ ډیبګ کولو وړتیاو مستقیم پایله وه چې ډیزاینرانو د FPGAs د لومړي ځل لپاره کارولو پرمهال پلي کړې. ایمبیډډ منطق تحلیل کونکو نوي وړتیاوې اضافه کړې او د ډیزاینر لپاره د خپل تحلیل کونکي رامینځته کولو اړتیا یې له منځه یوړه. ډیری FPGAs دا وړتیاوې وړاندې کوي او دریمې ډلې معیاري تحلیل کونکي وړاندې کوي (Identify®، د Synopsys څخه، یو مشهور مثال دی).ample) چې کولی شي په اسانۍ سره د لوړې کچې وسیلو سره اړیکه ونیسي ترڅو تولید نور هم ښه کړي.

د منطق تحلیلګر فعالیت په ډیزاین کې داخل شوی، د FPGA پارچه او ایمبیډ شوي حافظې بلاکونه د ټریس بفرونو په توګه کاروي، لکه څنګه چې په شکل 2 کې ښودل شوي. د محرک سرچینې هم رامینځته شوي ترڅو پیچلي سیګنال تعاملات په اسانۍ سره غوره او نیول کیدی شي. د کنټرول او معلوماتو لیږد لپاره تحلیلګر ته لاسرسی معمولا د معیاري J له لارې ترسره کیږي.TAG د انٹرفیس اړتیاو ساده کولو لپاره پورټ. نیول شوي معلومات په کمپیوټر کې د عام په کارولو سره ښودل کیدی شي viewد سافټویر جوړونکی او معمولا د منطق سمیلیټر څپې شکل محصول منعکس کوي viewپه سټایل کې.

اډوانtagد دې طریقې ګټې دا دي چې هیڅ اضافي FPGA I/O پنونه نه کارول کیږي، یوازې معیاري JTAG سیګنالونه. د ایمبیډ شوي منطق تحلیل کونکي IP کورونه معمولا نسبتا ارزانه وي او په ځینو مواردو کې د موجوده FPGA ترکیب، یا سمولیشن وسیلو لپاره یو انتخاب کیدی شي. په ځینو مواردو کې، ایمبیډ شوي منطق تحلیل کونکی کولی شي په غیر کارول شوي I/Os کې اضافي پایلې هم چمتو کړي، که چیرې دا ډیر اسانه وي. یو له نیمګړتیاوو څخهtagد دې طریقې اساس دا دی چې د FPGA سرچینو لوی مقدار ته اړتیا ده. په ځانګړي توګه، که چیرې ټریس بفرونه وکارول شي نو دا به د شته بلاک یادونو شمیر کم کړي. که چیرې پراخه بفر ته اړتیا وي نو دا به د حافظې ژوروالي په وړاندې هم یو تجارت وي (ځکه چې د پراخه حافظې کارول د حافظې ژوروالي ټیټوي) - یو لوی زیانtage کله چې کوچني وسایل کاروئ. شاید د دې تخنیک ترټولو لویه نیمګړتیا دا وي چې هرکله چې د پروب ځای پرځای کولو لپاره سمون رامینځته کیږي، نو د ډیزاین بیا تنظیم او بیا پروګرام کول اړین دي. کله چې د لوی وسیلې کاروئ نو دا پروسه کولی شي د پام وړ وخت ونیسي. د هغه لارې له امله چې د سیګنال پروبونه په ډیزاین کې ځای په ځای شوي دي، د سیګنال وخت اړیکو سره اړیکه کول ستونزمن کیدی شي. سربیره پردې، د سیګنال پروبونو ترمنځ ځنډونه یوشان ندي او له همدې امله د وخت اړیکې پرتله کول ستونزمن دي. دا یو ځانګړی مشکل دی کله چې د غیر متمرکز سیګنالونو یا د مختلف وخت ډومینونو څخه سیګنالونه پرتله کوئ.

د سرکټ دننه FPGA ډیبګ - د بهرني ازموینې تجهیزات
د بهرني ازموینې تجهیزاتو سره په ګډه د سرکټ دننه ډیبګ کوډ کارول یو طبیعي پرمختګ و کله چې د سیسټم ازموینې لپاره بهرنۍ منطق تحلیل کونکی دمخه شتون درلود. د داخلي ازموینې سیګنالونو پیژندلو او غوره کولو لپاره د ځینې ساده ډیبګ کوډ رامینځته کولو سره او دوی ته یې FPGA I/Os ته پلي کول، لکه څنګه چې په شکل 3 کې ښودل شوي، دا ممکنه وه چې د تحلیل کونکو پرمختللي وړتیاوې (لکه لوی ټریس بفرونه، پیچلي محرک ترتیبونه، او ډیری) ګټه پورته کړئ. viewد ساده خو ځواکمن ډیبګ چاپیریال رامینځته کولو لپاره د ing اختیارونه). د پرمختللي ټریګر کولو اختیارونو لپاره ډیر پیچلي ان-سرکټ وړتیاوې کولی شي د اړتیا وړ محصولاتو شمیر کم کړي. د مثال په توګهampکه چیرې بهرني پنونو ته اړتیا وي، نو په پراخه بس کې د ځانګړو پتو غوره کول ممکن ستونزمن وي.
د داخلي FPGA منطق کارول په ډراماتیک ډول د I/O اړتیاوې کموي او حتی کولی شي د ډیرو پیچلو ستونزو د ډیبګ کولو لپاره د ځانګړي پتې نمونې (شاید د زنګ وهلو او بیرته راستنیدو ترتیب) وګوري. که چیرې یو عام کارن انٹرفیس شتون ولري، دا کولی شي د زده کړې منحني ساده کړي او تولید ښه کړي.

اډوانtagد دې طریقې ګټه دا ده چې دا د بهرني ازموینې تجهیزاتو لګښت څخه ګټه پورته کوي او پدې توګه د وسیلې اضافي لګښت شتون نلري. ځینې ډیبګ سرکټ IP کورونه د تجهیزاتو جوړونکو یا FPGA جوړونکو څخه شتون لري، او کیدی شي خورا ټیټ لګښت یا حتی وړیا وي. د سیګنال انتخاب منطق پلي کولو لپاره د اړتیا وړ FPGA سرچینو مقدار خورا کوچنی دی، او څرنګه چې د ټریس فعالیت د بهرني منطق تحلیل کونکي په کارولو سره ترسره کیږي، نو د بلاک یادونو ته اړتیا نشته. څرنګه چې د انتخاب منطق ارزانه دی، د پراخه محرک سره د چینلونو لوی شمیر هم ملاتړ کیدی شي. منطق تحلیل کونکی کولی شي د وخت حالت او حالت حالت دواړو کې کار وکړي کوم چې د ځینې وخت مسلو جلا کولو کې مرسته کوي.
ډیسوډوانtagد دې طریقې ځینې برخې کېدای شي د منطق تحلیلګر پیرودلو اړتیا هم ولري، که چیرې یو لا دمخه پروژې ته نه وي ځانګړی شوی. دا زیانtage ممکن په ډیری مواردو کې د دې طریقې د مخنیوي لپاره کافي وي. په هرصورت، په یاد ولرئ چې ځینې ټیټ لګښت لرونکي منطق تحلیل کونکي اختیارونه شتون لري چې د ښودلو لپاره کمپیوټر یا ټابلیټ کاروي، دا اختیار د ساده ډیبګ اړتیاو لپاره خورا ډیر لګښت لرونکی کوي.
د مصرف شویو FPGA پنونو شمیر یو بل زیان کیدی شيtage او که چیرې پراخ بسونه مشاهده شي، د بورډ ترتیب لپاره د پام وړ پلان جوړونې او د ډیبګ نښلونکو اضافه کولو ته اړتیا ده. دا اړتیا ډیری وختونه د ډیزاین مرحلې په پیل کې وړاندوینه کول ستونزمن وي او یو بل ناغوښتل شوی پیچلتیا. د ایمبیډ شوي منطق تحلیل کونکي طریقې ته ورته د بهرنۍ ازموینې ستراتیژي د ډیزاین بیا تالیف او بیا پروګرام کولو ته اړتیا لري، کله چې هر نوي تجربې ته اړتیا وي.

عام زیانtagد دې دوو تخنیکونو څخه - د چپ سرچینو کارول (کوم چې کولی شي د ډیزاین د وخت فعالیت هم اغیزمن کړي او اضافي ډیبګ کولو اړتیاوې رامینځته کړي) د ډیزاین بیا تالیف او بیا پروګرام کولو اړتیا (کوم چې کولی شي د ډیبګ مهالویش ته ساعتونه یا حتی ورځې اضافه کړي) د احتمالي ازموینې سناریوګانو پیژندلو لپاره اړین مخکینۍ پلان جوړونه، او د اضافي چپ I/O سرچینو کارول د دې نیمګړتیاو پرته د یوې طریقې اړتیا رامینځته کړه. یو ځواب په ځینو وسیلو کې د FPGA فیبرک کې د وقف شوي ډیبګ منطق اضافه کول وو. د هارډویر پروبونو په کارولو سره د سرکټ ډیبګ پایله وه.

د سرکټ دننه FPGA ډیبګ - د هارډویر پروبونه
د هارډویر پروبونو کارول د FPGAs لپاره د سرکټ دننه ډیبګ تخنیکونه په ډراماتیک ډول ساده کوي. دا تخنیک چې په SmartFusion2®SoC FPGA او IGLOO®2 FPGA وسیلو کې د ژوندۍ پروب ځانګړتیا په توګه پلي کیږي، د FPGA فابریکې ته وقف شوي پروب لینونه اضافه کوي ترڅو د هر منطقي عنصر راجستر بټ محصول مشاهده کړي. لکه څنګه چې په شکل 4 کې د بلاک ډیاګرام کې ښودل شوي، هارډویر پروبونه په دوه پروب چینلونو A او B کې شتون لري.

ټاکل شوي راجستر شوي محصولات (د پلټنې ټکي)، لکه د انځور په ښکته کې سرچینه شوي، د دوو تحقیقاتي چینلونو څخه پورته لیږدول کیږي او که غوره شي نو په A یا B چینل کې پلي کیدی شي. دا ریښتیني وخت چینل سیګنالونه بیا په وسیله کې وقف شوي تحقیقاتي A او تحقیقاتي B پنونو ته لیږل کیدی شي. د تحقیقاتي A او تحقیقاتي B سیګنالونه هم په داخلي توګه د ایمبیډ شوي منطق تحلیل کونکي ته لیږدول کیدی شي.

په یاد ولرئ چې د پروب پنونو د وخت ځانګړتیاوې منظمې دي او د یوې پروب نقطې څخه بلې ته د پام وړ انحراف لري، چې د ریښتیني وخت سیګنالونو د وخت ځانګړتیاو پرتله کول خورا اسانه کوي. معلومات تر 100MHz پورې نیول کیدی شي چې دا د ډیری هدف ډیزاینونو لپاره مناسب کوي.
شاید تر ټولو مهم د پروب نقطې موقعیتونه، ځکه چې دوی د پلي شوي ډیزاین برخې په توګه نه دي غوره شوي (دوی د وقف شوي هارډویر له لارې غوره کیږي پداسې حال کې چې ډیزاین په FPGA کې روان وي)، په چټکۍ سره د انتخاب ډیټا وسیلې ته لیږلو سره بدلیدلی شي. د ډیزاین بیا تنظیم او بیا پروګرام کولو ته اړتیا نشته.
د لایو پروب وړتیا کارولو ته د لا نور هم ساده کولو لپاره، د اړونده ډیبګ سافټویر وسیله د اتوماتیک تولید شوي ډیبګ له لارې د ټولو پروب سیګنال ځایونو ته لاسرسی لري. file. لکه څنګه چې په 5 شکل کې ښودل شوي، د سیګنال نوم د سیګنال لیست څخه غوره کیدی شي او په مطلوب چینل کې پلي کیدی شي. دا حتی د ډیزاین چلولو پرمهال هم ترسره کیدی شي ترڅو د ډیزاین دننه د پلټنې فعالیت بې ساري او خورا مؤثر وي.

په ډیری مواردو کې، د هارډویر پروب وړتیا، لکه ژوندی پروب، د مخکې تشریح شوي ایمبیډ شوي منطق تحلیل کونکي او بهرني ازموینې تخنیکونو سره په ګډه کارول کیدی شي.

لکه څنګه چې په شکل ۶ کې ښودل شوي، د ژوندۍ پلټنې وړتیا چې سیګنالونه 'په الوتنه کې' غوره کړي دا ممکنه کوي چې د ډیزاین بیا تالیف کولو ته اړتیا پرته د مشاهدې لاندې سیګنالونه په چټکۍ او اسانۍ سره بدل کړئ. یو بهرنی منطق تحلیل کونکی یا سکوپ کولی شي په اسانۍ سره د پلټنې شوي سیګنالونه مشاهده کړي، لکه څنګه چې د وقف شوي څېړنې محصول پنونو کې د انځور په پورتنۍ ښیې برخه کې ښودل شوي. په بدیل سره (یا شاید حتی سربیره) د داخلي منطق تحلیل کونکی (د ILA پیژندنې بلاک، چې په انځور کې ښودل شوی) د څېړنې پنونو مشاهده کولو لپاره کارول کیدی شي. د څېړنې سیګنالونه د ILA لخوا نیول کیدی شي او د څپې په کړکۍ کې مشاهده کیدی شي. د څېړنې موقعیتونه د هدف ډیزاین بیا تالیف کولو اړتیا پرته بدل کیدی شي.
په یاد ولرئ چې د ټریګر کولو او ټریس کولو اضافي وړتیاوې د پروب فعالیت لوړولو لپاره کارول کیدی شي، چې حتی د پیچلو ډیزاین مسلو پیژندل اسانه کوي.

د هارډویر ډیبګ کولو اضافي وړتیاوې په سمارټ فیوژن 2 SoC FPGA او IGLOO2 FPGA وسیلو کې هم شتون لري. د دې وړتیاوو څخه یو، چې د فعالې پلټنې په نوم یادیږي، کولی شي په متحرک او غیر متقابل ډول د هر منطق عنصر راجستر بټ ته ولولي یا ولیکي. لیکل شوی ارزښت د یو واحد ساعت دورې لپاره دوام لري نو نورمال عملیات دوام کولی شي، دا د ډیبګ کولو خورا ارزښتناکه وسیله جوړوي. فعالې پلټنې ځانګړې علاقه لري که چیرې د داخلي سیګنال چټک مشاهده مطلوب وي (شاید په ساده ډول د دې لپاره چې وګوري چې دا فعال دی یا په مطلوب حالت کې، لکه د بیا تنظیم سیګنال)، یا که اړتیا وي چې د پلټنې نقطې ته د لیکلو له لارې د منطق فعالیت په چټکۍ سره ازموینه وشي.
(ښايي د کنټرول جریان ستونزې جلا کولو لپاره د ان پټ ارزښت په چټکۍ سره تنظیم کولو سره د حالت ماشین لیږد پیل کړي).

د مایکروسیمي لخوا چمتو شوی بل ډیبګ وړتیا د حافظې ډیبګ دی. دا ځانګړتیا ډیزاینر ته اجازه ورکوي چې په متحرک او غیر متقابل ډول د ټاکل شوي FPGA فیبرک SRAM بلاک ته ولولي یا ولیکي. لکه څنګه چې د ډیبګ وسیلې (شکل 7) سکرین شاټ کې ښودل شوي، کله چې د حافظې بلاک ټب غوره شي، کارونکی کولی شي د لوستلو لپاره مطلوب حافظه غوره کړي، د حافظې سنیپ شاټ نیول اجرا کړي، د حافظې ارزښتونه تعدیل کړي، او بیا ارزښتونه بیرته وسیله ته ولیکي. دا په ځانګړي ډول د معلوماتو بفرونو چک کولو یا تنظیم کولو لپاره ګټور کیدی شي چې د مخابراتو بندرونو کې د محاسبې پر بنسټ سکریچ پیډ لپاره کارول کیږي یا حتی د ایمبیډ شوي CPU لخوا اجرا شوي کوډ لپاره. د پیچلو معلوماتو پورې تړلو غلطیو ډیبګ کول خورا ګړندي او اسانه دي کله چې یادونه په چټکۍ سره لیدل کیدی شي او کنټرول کیدی شي.

کله چې ډیزاین ډیبګ شي نو دا ممکن مطلوب وي چې د حساس معلوماتو د ساتنې لپاره د هارډویر ډیبګ وړتیاوې بندې کړئ. بریدګر کولی شي د مهمو معلوماتو د لوستلو یا د سیسټم ترتیباتو بدلولو لپاره ورته اسانتیاوې وکاروي چې کولی شي د سیسټم حساسو برخو ته اسانه لاسرسی ته اجازه ورکړي. مایکروسیمي داسې ځانګړتیاوې اضافه کړې چې ډیزاینر ته اجازه ورکړي چې د ډیبګ کولو بشپړیدو وروسته وسیله خوندي کړي. د مثال په توګهampپه هرصورت، ژوندۍ پلټنې او فعال څېړنې ته لاسرسی د برید د یوې ممکنه وسیلې په توګه د فعالیت په بشپړ ډول غیر فعالولو لپاره تړل کیدی شي (دا حتی د پلټنې فعالیت د اکمالاتي جریان کې د هر ډول نمونو رامینځته کولو امکان له منځه وړي چې د پلټنې معلوماتو په غیر مستقیم ډول هڅه کولو او مشاهده کولو لپاره کارول کیدی شي). په بدیل سره، د ډیزاین ټاکل شوي برخو ته لاسرسی یوازې هغو برخو ته د لاسرسي مخنیوي لپاره تړل کیدی شي. دا اسانه کیدی شي که چیرې د ډیزاین یوازې یوه برخه خوندي وي ترڅو د ډیزاین پاتې برخه لاهم د ساحې ازموینې یا غلطۍ تحلیل لپاره د لاسرسي وړ وي.

د سرکټ دننه د ډیبګ پرتله کولو چارټ
اوس چې یو مفصل بیاکتنهview د سرکټ دننه هارډویر ډیبګ تخنیکونو څخه د دریو اصلي تخنیکونو څخه یو لنډیز چارټ تشریح شوی، لکه څنګه چې په شکل 8 کې ښودل شوی، رامینځته شوی چې د مختلفو ګټو توضیحات ورکويtages او disadvantagد هرې طریقې ځانګړتیاوې. په یاد ولرئ چې ځینې تخنیکونه په ګډه کارول کیدی شي (ژوندۍ پلټنې او داخلي منطق تحلیل کونکی (ILA)، لکه Synopsys Identify، د مثال په توګهample)، موږ کولی شو د هر تخنیک کلیدي قوتونه او ضعفونه وګورو. د سرکټ هارډویر ډیبګ وړتیاو ټولګه (ژوندۍ پروب، فعال پروب، او د حافظې ډیبګ - په ټولیز ډول سمارټ ډیبګ بلل کیږي)، د نورو تخنیکونو په پرتله خورا کمزوري دي کله چې د ټولو موجودو پروبونو شمیر ته راځي (سره حلقه) او د غوره (ژېړ حلقه) څخه کمزوري دي کله چې د نیولو سرعت په پام کې ونیول شي (بهرني ازموینې تجهیزات ګړندي کیدی شي).
د ILA پر بنسټ تخنیکونه، لکه Synopsys Identify، د نورو تخنیکونو په پرتله او کله چې د FPGA سرچینو اړتیاوې په پام کې نیول کیږي، تر ټولو کمزوري دي. د بهرني ازموینې تجهیزاتو پر بنسټ تخنیکونه د لګښت، ډیزاین وخت اغیزې، او د پروب حرکت سر (د ډیزاین بیا تنظیم کولو اړتیا له امله) سره د ډیری ملاحظاتو په پرتله خورا کمزوري دي. شاید غوره حل د سمارټ ډیبګ او یو له نورو تخنیکونو ترکیب وي، ترڅو د سمارټ ډیبګ د چینلونو شمیر کمزوری کم شي او د پروب نقطې حرکت کم شي.tagد نورو تخنیکونو ګټې هم کمې شوې.

د سیګنال طبقه بندي
د سیګنالونو د ځینو خورا عام ډولونو ترمنځ یو ګټور توپیر کیدی شي او دا کولی شي د ډیبګ کولو طریقې پلان کولو کې مرسته وکړي. د مثال په توګهampپه هرصورت، هغه سیګنالونه چې د سیسټم د پیل څخه پرته بل وخت نه بدلیږي، لکه د سیسټم بیا تنظیم کول، د بلاک بیا تنظیم کول یا د پیل کولو راجسترونه د جامد سیګنالونو په توګه طبقه بندي کیدی شي. دا ډول سیګنالونه په خورا مؤثره توګه د هغه اسانتیا له لارې لاسرسی کیدی شي چې کولی شي په اسانۍ سره سیګنال مشاهده کړي او کنټرول کړي، پرته له دې چې د اوږدې بیا تالیف دورې ته اړتیا ولري. فعال پروب د جامد سیګنالونو د ډیبګ کولو لپاره یو غوره اسانتیا ده. په ورته ډول، هغه سیګنالونه چې ډیر ځله بدلیږي مګر لاهم د ډیری وخت لپاره جامد وي، د جعلي سټیټیک په توګه طبقه بندي کیدی شي او همدارنګه د فعال پروب په کارولو سره په خورا مؤثره توګه ډیبګ کیږي. هغه سیګنالونه چې په مکرر ډول بدلیږي، لکه د ساعت سیګنالونه، د متحرک په توګه طبقه بندي کیدی شي او د فعال پروب له لارې په اسانۍ سره لاسرسی نه کیږي. ژوندی پروب د دې سیګنالونو د لیدلو لپاره غوره انتخاب دی.

د ډیبګ کارولو ساده قضیه

اوس چې موږ د سرکټ دننه د ډیبګ کولو مختلف انتخابونو ښه پوهه لرو، راځئ چې د ډیزاین ساده مثال وګوروampد دې لپاره چې وګورو چې دا تخنیکونه څنګه فعالیت کوي. شکل 9، په سمارټ فیوژن 2 SoC FPGA وسیله کې یو ساده FPGA ډیزاین ښیې. د مایکرو کنټرولر فرعي سیسټم (MSS) د CoreSF2Reset Soft IP بلاک لخوا بیا تنظیم شوی. د دې بلاک ته داخلې د پاور آن ری سیٹ، د کارونکي فیبرک ری سیٹ، او یو بهرنۍ ری سیٹ دي. محصولات د کارونکي فیبرک ری سیٹ، د MSS ری سیٹ، او یو M3 ری سیٹ دي. د غلطۍ نښې دا دي چې په I/Os کې هیڅ فعالیت شتون نلري حتی که څه هم وسیله په بریالیتوب سره د POR حالت څخه وځي. د دې غلطۍ د ډیبګ کولو لپاره درې مختلف انتخابونه په شکل کې هم ښودل شوي: نیلي بکس (لیبل شوی ETE) د بهرني ازموینې تجهیزاتو میتود لپاره دی؛ شنه بکس (لیبل شوی ILA) د داخلي منطق تحلیل کونکي میتود لپاره دی؛ او نارنجي بکس (لیبل شوی AP) د فعالې پلټنې میتود لپاره دی. موږ به فرض کړو چې د غلطۍ احتمالي اصلي لاملونه د CoreSF2Reset Soft IP بلاک ته په ناسم ډول ادعا شوي ری سیٹ ان پټونه دي.

راځئ چې اوس د سرکټ دننه دریو پخوانیو تشریح شویو میتودونو لپاره د ډیبګ پروسې ته وګورو.

د بهرني ازموینې تجهیزات
د دې طریقې په کارولو سره، داسې انګیرل کیږي چې د ازموینې تجهیزات شتون لري او د لوړ لومړیتوب پروژې لخوا نه کارول کیږي. سربیره پردې، دا مهمه ده چې مخکې له مخکې پلان جوړ شوی وي ترڅو ځینې FPGA I/Os شتون ولري او په اسانۍ سره د ازموینې تجهیزاتو سره وصل شي. د مثال په توګه په PCB کې د سرلیک درلودلample، به ډېر ګټور وي او د 'احتمالي شکمن' یا د تفتیش په جریان کې د پنونو احتمالي لنډوالي پیژندلو او وصل کولو لپاره مصرف شوي وخت کم کړي. ډیزاین به بیا تالیف شي ترڅو هغه سیګنالونه غوره کړي چې موږ یې څېړنه غواړو. هیله ده، موږ به 'پیاز بیرته نه خلاصوو' او د نورو تحقیقاتو لپاره به اضافي سیګنالونه غوره کولو ته اړتیا ولرو، ځکه چې ډیری وختونه زموږ لومړنۍ څیړنه یوازې ډیرې پوښتنې رامینځته کوي. په هر حالت کې، د بیا تالیف او بیا پروګرام کولو پروسه کولی شي د پام وړ وخت ونیسي، او که دا د وخت سرغړونې پایله ولري نو بیا ډیزاین ته اړتیا ده (موږ ټول د دې سره اشنا یو چې د وخت بندولو مسلو حل کولو لپاره څومره مایوسه کوونکی هڅه کیدی شي، په ځانګړي توګه، کله چې تاسو د ډیزاین بګ موندلو لپاره ډیزاین بدلونونه کوئ - ټوله پروسه کولی شي له دقیقو څخه تر ساعتونو پورې وخت ونیسي)! دا هم مهمه ده چې په یاد ولرئ چې که ډیزاین وړیا کارونکي I/Os ونه لري، نو دا طریقه نشي پلي کیدی. سربیره پردې، دا طریقه په ساختماني ډول ډیزاین ته مداخله ده - او د وخت پورې اړوند بګونه ممکن د تکرارونو ترمنځ ورک شي یا بیا راڅرګند شي.

داخلي منطق شنونکی
د دې طریقې په کارولو سره، ILA باید د ټوکر سرچینو په کارولو سره ډیزاین ته داخل شي، او بیا باید بیا تالیف شي. په یاد ولرئ چې که ILA دمخه انسټینټیوټ شوی وي، هغه سیګنالونه چې موږ یې پلټنه کول غواړو ممکن وسیله شوي نه وي، کوم چې به بیا تالیف ته هم اړتیا ولري. دا پروسه د اصلي ډیزاین بدلولو او د وخت محدودیتونو سرغړونې خطر لري. که وخت پوره شي، ډیزاین باید بیا پروګرام او بیا پیل شي. دا ټوله پروسه کولی شي څو دقیقې یا حتی ساعتونه ونیسي که چیرې د بیا تالیف وختونه اوږد وي او ډیری پاسونو ته اړتیا وي. دا طریقه په ساختماني ډول مداخله ده او ممکن د پورته میتود کارولو پرمهال تشریح شوي ستونزو سره ورته پایلې ولري.

چارنده څېړل
د دې طریقې په کارولو سره، فعاله څېړنه د مختلفو بیا تنظیم شویو سیګنالونو سرچینې ته اشاره کیدی شي، چې ټول یې د راجستر شویو محصولاتو له لارې سرچینه اخلي (لکه څنګه چې په هر ښه ډیجیټل ډیزاین تمرین کې عام دی). سیګنالونه په یو وخت کې یو غوره کیږي، د فعالې څېړنې مینو څخه چې په لاندې شکل 10 کې ښودل شوي. ټاکل شوي سیګنال ارزښتونه لوستل کیدی شي او د فعالې څېړنې معلوماتو کړکۍ کې ښودل کیږي. هر ډول غلط ادعاګانې په اسانۍ سره پیژندل کیدی شي. دا ازموینه سمدلاسه د وسیلې بیا تنظیم او بیا پروګرام کولو اړتیا پرته ترسره کیدی شي او په ساختماني یا طرزالعملي ډول مداخله نه کوي. ټوله پروسه یوازې څو ثانیې وخت نیسي. دا طریقه کولی شي د کنټرول وړتیا (په غیر متناسب ډول ارزښتونو بدلول) هم رامینځته کړي کوم چې نور دوه میتودونه به اجازه ورنکړي. پدې ځانګړي مثال کېampپه هرصورت، د راجستر لخوا سرچینه شوي د بیا تنظیم سیګنال په اسانۍ سره پلټل کیدی شي او وموندل شي چې په فعال حالت کې ساتل کیږي.

د ری سیٹ سیګنال لنډمهاله بدلول د راجستر غیر متناسب ډول د پاتې سیګنالونو تولیدولو سره ترلاسه کیدی شي.

د ډیبګ کارولو ډیر پیچلی قضیه
پورته ډیزاین خورا ساده و او د تشریح شوي ډیزاین تخنیکونو کارولو لپاره د معرفي په توګه ګټور دی، مګر یو ډیر پیچلی مثالample ممکن نور هم تشریحي وي. ډیری وختونه د ګټو سیګنال جامد سیګنال نه وي لکه څنګه چې زموږ په ساده سابقه کې و.ample مګر متحرک دی. یو عام متحرک سیګنال یو منځنی ساعت دی، شاید د سریال انٹرفیس لپاره د لاس ورکولو وخت لپاره کارول کیږي. شکل 11 د کارونکي نرم IP کور سره داسې ډیزاین ښیې، پدې حالت کې، یو دودیز سریال انٹرفیس چې د سیسټم APB بس سره وصل دی. د غلطیو نښې دا دي چې د کارونکي دودیز سریال انٹرفیس کې هیڅ فعالیت شتون نلري، او کله چې د APB بس ماسټر د سریال انٹرفیس ته د لاسرسي لپاره معامله کوي نو دا د استثنا حالت ته ځي چې د غلط لاس ورکولو ښودنه کوي. دا شرایط داسې ښکاري چې یو جامد لامل رد کړي، لکه د غلط ری سیٹ سیګنال، ځکه چې د لیږد حالت ماشین داسې ښکاري چې په تمه شوي نرخ کار نه کوي او پدې توګه استثنا رامینځته کوي. اصلي لامل د کارونکي IP کور دننه د ساعت فریکونسي جنراتور ګڼل کیږي.

که چیرې دا په سمه فریکونسۍ کې نه چلیږي نو تشریح شوي غلطۍ به پایله ولري.

په دې حالت کې دا شاید غوره ستراتیژي وي چې د فعالې پلټنې طریقه د ژوندۍ څېړنې سره بدله شي. دا په پورته انځور کې د نارنجي رنګه LP بکس لخوا ښودل شوی، چې د J په کارولو سرهTAG د پلټنې سرچینې انتخاب لپاره سیګنال.

د بهرني ازموینې تجهیزات
د دې قضیې لپاره، میتودولوژي د مخکې تشریح شوي ساده مثال سره خورا ورته ده.ample. د کارونکي ساعت سیګنال د ازموینې نقطې ته راوړل کیږي (هیله ده چې په سرلیک کې) او د وخت ضایع کولو بیا تالیف ته اړتیا ده. دا ممکن د حوالې سیګنال راوړل هم ګټور وي، شاید د سیسټم ساعت چې د کاروونکو IP د پرتله کولو سیګنال په توګه د ساعت کولو لپاره کارول کیږي. موږ به بیا د بیا تالیف او بیا پروګرام کولو اړتیا سره مخ شو ترڅو ټوله پروسه د پام وړ وخت ونیسي.

داخلي منطق شنونکی
دا قضیه د ساده پخواني سره ډیره ورته دهample. ILA باید داخل شي، یا مطلوب سیګنال تعریف شي، او د بیا تالیف او بیا پروګرام دوره اجرا شي. ټولې مخکې تشریح شوې مسلې لاهم د پام وړ ډیبګ دورې وخت پایله لري. په هرصورت، یو اضافي پیچلتیا شتون لري. هغه ساعت چې ILA چلوي باید همغږي وي، او په مثالي توګه د هغه ساعت په پرتله خورا ګړندی وي چې د کارونکي سافټ IP کور څخه لیدل کیږي. که دا ساعتونه غیر متمرکز وي، یا د سم وخت اړیکې ونه لري، د معلوماتو نیول به غیر متوقع وي او د ډیبګ پروسې لپاره د ګډوډۍ احتمالي سرچینه وي.
په یاد ولرئ چې که چیرې د کارونکي نرم IP ساعت په چپ کې نه وي تولید شوی (شاید دا د سیریل انٹرفیس څخه بیرته ترلاسه شوی وي) ډیزاینر ممکن د اضافي سرچینو په کارولو سره د ګړندي ILA ساعت تولید لپاره د ساعت ماډل اضافه کولو ته اړتیا ولري او ممکن د وخت سرغړونه رامینځته کړي.

ژوندۍ څېړنه
د دې طریقې په کارولو سره، ژوندۍ څېړنه په چټکۍ سره د کارونکي ساعت سرچینې او د راجستر څخه د ساعت کومې بلې سرچینې ته اشاره کیدی شي ترڅو د غلطۍ اصلي لامل ومومي. ژوندۍ څېړنه به په ریښتیني وخت کې د سیګنال غوره شوي محصولات وښيي او د سیګنالونو ترمنځ د وخت اړیکه ټاکل خورا اسانه دي. ټوله پروسه یوازې څو ثانیې وخت نیسي.

د سریال انٹرفیسونو لپاره نورې ډیبګ ځانګړتیاوې
دا هم مهمه ده چې په ګوته کړو چې په SmartFusion2 SoC FPGA او IGLOO2 FPGA وسیلو کې ډیری اضافي ډیبګ وړتیاوې شتون لري چې په سیریل انٹرفیسونو کې کارول کیدی شي، لکه د تیرو پخوانیو په څیر.ampډیزاین چیرې چې غلطۍ حتی پیچلې وي. د مثال په توګه، SERDES Debugample، د وقف شوي لوړ سرعت سریال انٹرفیسونو لپاره ځانګړي ډیبګ وړتیاوې چمتو کوي. د SERDES ډیبګ ځینې ځانګړتیاوې د PMA ازموینې ملاتړ (لکه د PRBS نمونې تولید او لوپ بیک ازموینه) د راجستر کچې بیا تنظیم کولو سره د ډیری SERDES ازموینې ترتیباتو لپاره ملاتړ شامل دي ترڅو د ترتیب بدلونونو لپاره د بشپړ ډیزاین جریان کارولو څخه مخنیوی وشي، او د متن راپورونه چې ترتیب شوي پروتوکولونه، SERDES ترتیب راجسترونه، او د لین ترتیب راجسترونه ښیې. دا ځانګړتیاوې SERDES ډیبګ کول خورا اسانه کوي او د پیچلو سرکټونو ډیبګ کولو ګړندي کولو لپاره د ژوندۍ پلټنې او فعالې پلټنې سره په ګډه کارول کیدی شي.
مخکې تشریح شوي د حافظې ډیبګ وسیله د SERDES ډیبګ سره په ګډه د ازموینې سرعت لپاره هم کارول کیدی شي. څرنګه چې د حافظې بفرونه په چټکۍ او اسانۍ سره معاینه کیدی شي او د حافظې ډیبګ سره بدلیدلی شي، نو دا ممکنه ده چې په چټکۍ سره 'ټیسټ پیکټونه' رامینځته کړئ او د لوپ بیک یا د سیسټم ترمنځ اړیکو پایلې وګورئ. ډیزاینر کولی شي دا وړتیاوې وکاروي او پدې توګه د ځانګړي 'ټیسټ هارنس' اړتیا کمه کړي چې اضافي FPGA پارچه مصرفوي او دا ممکن د چپ وخت اغیزه وکړي.

پایله
په دې مقاله کې د FPGAs او SoC FPGAs لپاره د ان-سرکټ ډیبګ پلي کولو لپاره ډیری مختلف طریقې په تفصیل سره تشریح شوي دي - د مدغم منطق تحلیل کونکي کارول، د بهرني ازموینې تجهیزاتو کارول، او د FPGA فابریکې کې مدغم شوي وقف شوي پروب سرکټونو کارول. د ځانګړي او وقف شوي پروب سرکټونو اضافه کول، لکه فعال پروب او ژوندی پروب چې د مایکروسیمي لخوا په سمارټ فیوژن 2 SoC FPGA او IGLOO2 FPGA وسیلو کې وړاندیز شوي، د ډیبګ پروسې د پام وړ ګړندۍ او ساده کولو لپاره ښودل شوي. د داخلي سیګنالونو انتخاب په چټکۍ سره تعدیل کولو وړتیا (پرته له دې چې د ډیر وخت مصرف کونکي بیا تالیف او بیا پروګرام دورې اجرا کولو اړتیا)، او د داخلي سیګنالونو د پلټنې وړتیا (پرته له دې چې د FPGA فابریکې کارولو او په احتمالي توګه د وخت سرغړونې معرفي کولو اړتیا) د لویې ګټې په توګه ښودل شوي.tagد FPGA ډیزاینونو د ډیبګ کولو پر مهال. سربیره پردې، د ډیری میتودونو کارول، کوم چې کولی شي یوځای کار وکړي ترڅو حتی ډیر جامع ډیبګ وړتیا چمتو کړي. په پای کې، دوه مثالونهampد تشریح شویو میتودونو ترمنځ د سوداګرۍ د روښانه کولو لپاره د ډیبګ کارولو قضیې ورکړل شوې.

د نورو زده کولو لپاره

1. د IGLOO2 FPGAs
2. د سمارټ فیوژن 2 SoC FPGAs

Microsemi Corporation (Nasdaq: MSCC) د مخابراتو، دفاع او امنیت، فضا او صنعتي بازارونو لپاره د سیمیکمډکټر او سیسټم حلونو جامع پورټ فولیو وړاندې کوي. په محصولاتو کې لوړ فعالیت او د وړانګو سخت انلاګ مخلوط سیګنل مدغم سرکټونه ، FPGAs ، SoCs او ASICs شامل دي؛ د بریښنا مدیریت محصولات؛ د وخت او همغږي کولو وسایل او دقیق وخت حلونه، د وخت لپاره د نړۍ معیار ترتیب کول؛ د غږ پروسس کولو وسایل؛ د RF حلونه؛ جلا اجزا؛ امنیتي ټیکنالوژي او د توزیع وړ انټي tampد ایترنیټ محصولات؛ د بریښنا څخه ډیر ایترنیټ ICs او مینځني سپانونه؛ او همدارنګه د دودیز ډیزاین وړتیاوې او خدمات. مایکروسیمي مرکزي دفتر په الیسو ویجو، کالیفورنیا کې دی، او په ټوله نړۍ کې شاوخوا 3,400 کارمندان لري. نور معلومات په www.microsemi.com.

© 2014 Microsemi Corporation. ټول حقونه خوندي دي. Microsemi او Microsemi لوگو د Microsemi Corporation سوداګریزې نښې دي. نورې ټولې سوداګریزې نښې او د خدماتو نښان د دوی د اړوندو مالکینو ملکیت دی.

د مایکروسمي کارپوریټ مرکزي دفتر

• یو شرکت، Aliso Viejo CA 92656 USA
• دننه امریکا: +۱ 800-713-4113
• بهر امریکا: +۱ 949-380-6100
• خرڅلاو: +1 949-380-6136
• فکس: +1 949-215-4996
• برېښناليک: sales.support@microsemi.com

FAQ

• پوښتنه: د وسیلې د معلوماتو د نیولو اعظمي فریکونسي څومره ده؟
  الف: دا وسیله تر ۱۰۰ میګاهرتز پورې د معلوماتو د نیولو ملاتړ کوي، چې د ډیری هدف ډیزاینونو لپاره مناسبه ده.
• پوښتنه: ایا زه اړتیا لرم چې د ډیبګ کولو لپاره د پروب سرکټونو کارولو پرمهال ډیزاین بیا تالیف کړم؟
  ځواب: نه، د پروب نقطې موقعیتونه د ډیزاین بیا تالیف یا بیا پروګرام کولو اړتیا پرته په چټکۍ سره بدلیدلی شي.

اسناد / سرچینې

د مایکروسیمي ان سرکټ FPGA ډیبګ [pdf] لارښوونې په سرکټ کې د FPGA ډیبګ، د FPGA ډیبګ، ډیبګ

حوالې

• د کارن لارښود