Zirkuitu barruko mikrosemi FPGA arazketa

Produktuaren informazioa

Zehaztapenak

• Gailu mota: Microsemi SmartFusion2 SoC FPGA
• Argitaratze data: 2014ko maiatza
• Arazte-gaitasunak: zirkuitu barneko FPGA arazketa, analizatzaile logiko txertatua
• Gehienezko datuak harrapatzeko maiztasuna: 100MHz arte

Abstraktua
FPGAak diseinu-elementu indartsuak dira sistema txertatuetan, diseinu aurrerapen askorekintages, baina gailu hauek diseinu konplexuak izan ditzakete, arazketa egin behar duten diseinu arazo konplexuekin. Erronka izan daiteke diseinu-arazoak, hala nola definizio-akatsak, sistemaren interakzio-arazoak eta sistemaren denbora-erroreak. FPGA batean zirkuitu barneko arazketa-gaitasunak sartzeak hardwarearen arazketa nabarmen hobetu dezake eta frustrazio-ordu kondesa saihestu. Artikulu honek FPGAen zirkuituko arazketarako hainbat ikuspegi deskribatzen ditu, funtsezko konpromezuak identifikatzen ditu eta ex baten bidez.ample diseinuak, Microsemi SmartFusion®2 SoC FPGA gailu baterako zuzenduta, gaitasun berriak arazketa eta probak azkartzeko nola erabil daitezkeen erakutsiko du.

Sarrera

FPGAak diseinu-elementu zabalak eta indartsuak dira eta gaur egun ia sistema txertatu guztietan aurkitzen dira. Ahalmen gero eta handiagoarekin, txip-ko bloke funtzional konplexuak eta serieko interfaze aurreratuak sartzearekin gailu hauek arazketa egin beharreko diseinu-arazo konplexuak ere izan ditzakete. Definizio funtzionalaren akatsak (FPGA edo sistema mailan), sistema funtzionalaren interakzio arazoak, sistemaren denbora-arazoak eta ICen arteko seinale-fideltasunaren arazoak (zarata, diafonia edo islak bezalakoak) bezalako arazoen jarraipena askoz ere konplexuagoa bihurtzen da FPGA aurreratuak erabiltzean. Simulazioa, zalantzarik gabe, laguntza handia da diseinu-arazo asko identifikatzeko, baina mundu errealeko interakzio asko ez dira agertuko diseinua hardwarean ezarri arte. Diseinu-arazo konplexuak arazteko hainbat teknika garatu dira prozesua errazteko. Funtsezko teknika horietako bakoitza arretaz ulertzea, hainbat aurrerapen barnetages eta desabantailatages, erabilgarria da diseinu jakin baterako zein teknika edo tekniken konbinazio egokia den kontuan hartuta.
Example FPGA diseinua, Microsemi SmartFusion2 SoC FPGA gailu baterako zuzenduta, abantaila batzuk erakusteko erabil daiteke.tages eta desabantailatagteknika estandar hauen eta zirkuitu barneko arazketa-gaitasun berrienak ere. Adibide adierazgarri honekampLek erakutsiko du nola erabil daitezkeen hainbat teknika hauek hardware-araztean hardware-arazoak identifikatzea eta ezabatzeko.

Zergatik da FPGA arazketa sistemaren diseinu eta garapenaren alderdi kritikoa?
FPGAek beste diseinu-elementuetatik bereizten dituzten bi erabilera-eredu nagusi dituzte. FPGAak ekoizpen-produktuan erabil daitezke edo garapen-bide gisa erabil daitezke ekoizpen-diseinu-kontzeptu bat frogatzeko edo prototipatzeko. Produkzio ibilgailu gisa erabiltzen direnean, FPGAak ASIC edo CPUan oinarritutako ekoizpen ibilgailuak baino helburu askoz malguagoak izan daitezke. Hau bereziki garrantzitsua da diseinu berri baterako, oraindik hardwarean inplementatu ez den baterako. Aukera arkitektoniko desberdinak dituzten diseinuak erraz sortu eta probatu daitezke, diseinu optimoa identifikatu ahal izateko. Txipako prozesadoreak dituzten FPGAek (SoC FPGAak) CPUan oinarritutako prozesamendua hardware bidezko FPGAn oinarritutako azelerazio-funtzioekin trukatzeko aukera ere ematen dute. Hauek aurreratagDiseinurako, baliozkotzeko, probak egiteko eta produktu berrien garapenerako hutsegiteak aztertzeko behar den denbora nabarmen murriztu dezake.
Diseinu bat prototipatzeko erabiltzen denean, agian ekoizpen ASIC baterako, FPGA malgutasuna funtsezko abantaila da. Benetako hardware-plataforma batek, nahiz eta abiadura osoan exekutatzen ez den batek, sistemaren errendimendu-neurri zehatzak, errendimenduaren analisiaren datuak eta arkitektura-froga-kontzeptuaren emaitzak lortzea askoz errazten du. Industriako bus estandarren inplementazio gogortuetarako FPGA laguntzak (adibidez, PCIe®, Gigabit Ethernet, XAUI, USB, CAN eta beste batzuk) interfaze horiekin lotutako probak errazten ditu. Txipeko ARM prozesadoreak dituzten FPGA familia berrienek (SoC FPGAak), txertatutako prozesadoreekin inplementazioen prototipoak errazten dituzte. Aurretik garatutako prozesadorearen kodea prototipora eraman daiteke eta hardwarearen diseinuaren ahaleginarekin paraleloan sortutako kode berria.

Prozesadore estandar baten konbinazio honek interfaze-bus estandarrak dituen kode-liburutegien, kontrolatzaileen, API funtzionalen, denbora errealeko sistema eragileen eta baita sistema eragile osoen ekosistema handia aprobetxatzea ahalbidetzen du, laneko prototipo bat askoz azkarrago sortzeko. Gainera, diseinua sendotu ondoren, FPGA prototipoa benetako sistemaren datuak islatzen dituzten simulazio-proba multzo zabalak harrapatzeko erabil daiteke (estimulurako eta erantzunerako). Datu-multzo hauek ezinbestekoak izan daitezke ASIC edo beste ekoizpen inplementazio baterako azken simulazioak sortzeko. AdvantagFPGA bat diseinu-prototipo gisa erabiltzeak azken produktua inplementatzeko diseinua, balioztatzea, probak eta hutsegiteak aztertzeko denbora nabarmen murriztu dezake.
FPGA erabilera eredu komun hauetan FPGAren malgutasuna diseinu helburu gisa funtsezko abantaila datage. Horrek esan nahi du diseinu-aldaketa eta iterazio asko izango liratekeela normala, eta, beraz, diseinu-erroreak azkar arazteko gaitasuna ezinbestekoa izango litzateke ahalik eta diseinu-aukera gehien ahalbidetzeko. Arazte-gaitasun eraginkorrik gabe aurrerapenaren zati handi battagFPGA diseinuaren malgutasuna gutxitu egingo da behar den arazketa denbora gehigarriarekin. Zorionez, FPGAek denbora errealeko arazketa izugarri errazten duten hardware-ezaugarri osagarriak ere eskain ditzakete. Gaitasun hauek aztertu baino lehen, ikus ditzagun lehenik eta behin FPGA diseinu batek izan ditzakeen arazo mota ohikoenak, arazketa-tresna ezberdinen eraginkortasuna eta erlazionatutako trukeak ebaluatzeko aurrekari egokiak izateko.

FPGA diseinuak araztean ohiko arazoak

FPGA modernoek ekartzen dituzten gaitasun hedatuekin batera, lotutako konplexutasun handiagoak akatsik gabeko diseinuak sortzea zailagoa da. Izan ere, kalkulatu da arazketa sistema txertatuaren diseinu-zikloaren %50 baino gehiago har dezakeela. Merkaturako denboraren presioek garapen-zikloa estutzen jarraitzen dutenez, hasierako sistemaren hardware-arazketa geroko pentsamendu batera uzten da, askotan egiaztapen hori suposatuz (berez ehuneko handia).taggarapen-egutegiaren e), akats guztiak harrapatuko ditu sistemaren hasierako hasierako ekarpena baino lehen. Ikus ditzagun sistemaren ohiko arazo mota batzuk hobeto ulertzeko diseinu tipiko batek sistemaren hasierako hazkuntzan izango dituen erronkak.

Definizio funtzionalaren erroreak aurkitzea bikoitza zaila izan daiteke, diseinatzaileak eskakizun jakin bat gaizki ulertu duelako, beraz, errorea ahaztu egin daiteke diseinuaren xehetasunak arretaz begiratuta ere. AdibampDefinizio funtzionalaren errore arrunt baten fitxategia egoera-makinaren trantsizioa egoera egokian amaitzen ez den lekuan izango litzateke. Erroreak sistemaren interfazeetan ere ager daitezke interakzio arazo gisa. Interfazearen latentzia, adibidezample, baliteke gaizki zehaztuta egotea, eta ondorioz, ustekabeko buffer-a gainezkatzea edo gainezka-egoera izatea.
Sistema-mailako denbora-arazoak diseinu-akatsen beste iturri oso ohikoa dira. Gertaera asinkronoak, batez ere, errore-iturri ohikoak dira sinkronizazioaren edo denboraren gurutzaketaren efektuak arreta handiz kontuan hartzen ez direnean. Abiaduran funtzionatzen dutenean akats mota hauek oso problematikoak izan daitezke eta oso gutxitan ager daitezke, agian datu-eredu zehatzak agertzen direnean soilik. Denbora-hauste arrunt asko kategoria honetan sartzen dira eta normalean oso zailak dira, simulatzea ezinezkoa ez bada.

Denbora-hausteak zirkuitu integratuen arteko seinale-leialtasun baxuaren ondorio ere izan daitezke, bereziki zirkuitu bakoitzeko potentzia-errail anitz dituzten sistemetan. Seinalearen fideltasun baxuak seinalearen zarata, diafonia, islak, gehiegizko karga eta Interferentzia Elektro-Magnetikoa (EMI) arazoak sor ditzake, denbora-urraketa gisa agertzen direnak. Elikatze-horniduraren arazoek, hala nola, iragankorrak (batez ere sistema abiarazteko edo itzaltzeko garaian), karga-aldaerak eta potentzia xahutzeko tentsio handiak ere akats misteriotsuak sor ditzakete, askotan elikadura-iturri batera erraz aurkitzen ez direnak. Diseinua guztiz zuzena denean ere plaken fabrikazio arazoek akatsak sor ditzakete. Soldadura-juntura akastunak eta gaizki lotuta dauden konektoreak, adibidezample, akatsen iturria izan daiteke eta tenperaturaren edo taularen kokapenaren menpe egon daiteke. FPGA paketatze-teknika aurreratuen erabilerak zirkuitu inprimatuko plakan seinaleak zundatzea zaildu dezake, beraz, nahi den seinalea eskuratzea arazotsua izan daiteke askotan. Askotan diseinu-arazo askok ez dute berehalako errorerik sortzen eta diseinuan zehar eragin behar dute errorea benetan agertu arte. Hasierako errorea jatorriaren kausara itzultzea sarritan zeregin frustragarria, zaila eta denbora asko eskatzen du.

Adibidezample, itzulpen-taulan bit bakar batek oker bat agian ez du errorerik eragin ziklo asko geroago arte. Artikulu honetan aurrerago aztertuko ditugun tresnetako batzuk, zirkuitu barruko arazketarako hardware dedikatua erabiltzen dutenak, "akatsen bila" hauek azkarrago eta errazago bihurtzera zuzenduta daude bereziki. Tresna hauen xehetasunetan sartu aurretik, ikus dezagun lehenik softwarean oinarritutako arazketa-teknikaren simulazio ezagun bat, aurrerapena hobeto ulertzeko.tages eta desabantailatagarazketarako simulazioa erabiltzearen es.

Simulazioaren erabilera arazketarako
Normalean diseinuaren simulazio batean, diseinuaren barruko eta kanpoko bizitza errealeko osagai guztiak matematikoki modelatzen dira CPU estandar batean sekuentzialki exekutatzen diren software-prozesu gisa. Diseinuari estimulu sorta zabala aplikatzea eta espero den irteera diseinu simulatuen irteerarekin egiaztatzea, diseinu akats nabarienak harrapatzeko modu erraz bat da. Simulazio-exekuzio tipiko bat erakusten duen leiho bat beheko 1. irudian ematen da. Abantail argiatagSimulazioari dagokionez, hardwarean oinarritutako arazketa, simulazioa softwarean egin daitekeela da, ez da hardwarean oinarritutako diseinu eta proba-bankurik behar. Simulazioak azkar antzeman ditzake diseinu-akats asko, batez ere zehaztapen okerrak, interfazearen eskakizunak gaizki ulertuak, funtzio-akatsak eta estimulu-bektore sinpleen bidez erraz hautematen diren beste akats "gordina" askorekin lotutakoak.

Simulazioa bereziki eraginkorra da estimulu konbinazio zabalak diseinatzaileak eskura dituenean eta ondoriozko irteerak ezagunak direnean. Kasu hauetan, simulazioak diseinu baten proba ia erabatekoa egin dezake. Zoritxarrez, diseinu gehienek ez dute proba-multzo zabaletarako sarbide erraza eta horiek sortzeko prozesuak denbora asko eman dezake. Diseinuaren %100a hartzen duen proba-multzo bat sortzea ia ezinezkoa da FPGAn oinarritutako diseinu handientzat eta lasterbideak erabili behar dira diseinuaren funtsezko elementuak estaltzen saiatzeko. Simulazioaren beste zailtasun bat da ez dela "mundu errealeko" inplementazioa eta ezin duela gertaera asinkronoak, abiadura-sistemaren elkarrekintzak edo denbora-urraketak atzeman. Azkenik, simulazio-prozesua oso motela izan daiteke eta iterazio asko behar badira simulazioa azkar bilakatzen da denbora gehien hartzen duena, eta, askotan, garapen-prozesuaren zatirik garestiena.

Alternatiba gisa (edo agian hobeto esanda, simulazioaren osagarri gisa) FPGA diseinatzaileek aurkitu zuten FPGA diseinuan arazketa-hardwarea gehi zezaketela gailuaren gako-seinaleak behatzeko eta kontrolatzeko. Teknika hauek hasiera batean ad-hoc planteamendu gisa garatu ziren, baina pixkanaka hardware arazketa estrategia estandar batean garatu dira. Zirkuitu barruko arazketa-gaitasunen erabilera honek aurrerapen handia eskaintzen dutages FPGAn oinarritutako diseinuetarako eta hurrengo atalean hiru estrategia ohikoenak eta haien hainbat aurrerapen aztertuko diratages eta desabantailatages.

Zirkuitu barruko arazketa-ikuspegi arruntak FPGAetarako
FPGAetan zirkuitu barneko arazketa-gaitasunak ezartzeko teknikarik ohikoenek analizatzaile logiko txertatua, kanpoko proba-ekipoa edo FPGA ehunaren barruan txertatutako seinale-zunda hardware dedikatu bat erabiltzen dute. Txertaturiko analizatzaile logikoa normalean FPGA ehuna erabiliz inplementatzen da eta diseinuan txertatzen da. JTAG ataka analizatzailean sartzeko erabiltzen da eta hartutako datuak ordenagailu batean bistaratu daitezke. Kanpoko proba-ekipoak erabiltzen direnean, proban dagoen FPGA diseinua aldatzen da, hautatutako barne-FPGA seinaleak irteerako pinetara bideratu daitezen. Pin hauek kanpoko proba-ekipoaren bidez beha daitezke. Seinale-zunda hardware dedikatua erabiltzen denean, barne-seinaleen aukeraketa zabala irakur daiteke denbora errealean. Zunda-inplementazio batzuk erregistratzeko edo memoria-kokapenetan idazteko ere erabil daitezke arazketa-gaitasunak areagotuz. Azter dezagun zehatzago advantages eta desabantailatagteknika horietako bakoitzaren es eta gero begiratu example diseinua ikuspegi ezberdin hauek arazketa-denbora orokorrean nola eragin dezaketen ikusteko.

Zirkuitu barneko FPGA arazketa-kapsulatutako analizatzaile logikoa
Txertaturiko analizatzaile logikoaren kontzeptua diseinatzaileek FPGAak lehen aldiz erabili zirenean inplementatutako zirkuitu barneko arazketa-gaitasunen emaitza zuzena izan zen. Azterketa logiko txertatuek gaitasun berriak gehitu zituzten eta diseinatzaileak bere analizatzailea garatzeko beharra ezabatu zuten. FPGA gehienek gaitasun hauek eskaintzen dituzte eta hirugarrenek analizatzaile estandarrak eskaintzen dituzte (Identify®, Synopsys-en, ezaguna da.ample) maila altuagoko tresnekin erraz konektatu daitekeena produktibitatea are gehiago hobetzeko.

Analizatzaile logikoen funtzionaltasuna diseinuan txertatzen da, FPGA ehuna eta txertatutako memoria-blokeak traza-buffer gisa erabiliz, 2. Irudian azaltzen den moduan. Abiarazte-baliabideak ere sortzen dira, seinale-interakzio konplexuak erraz hautatu eta harrapatzeko. Kontrolerako eta datuen transferentziarako analizagailurako sarbidea normalean J estandarraren bidez egiten daTAG portua interfazearen eskakizunak errazteko. Hartutako datuak ordenagailu batean bistaratu daitezke komuna erabiliz viewsoftwarea eta normalean simulagailu logikoko uhin formaren irteera islatzen du viewestiloa.

AdvantagIkuspegi honen arabera, ez da FPGA I/O pin gehigarririk erabiltzen, J estandarra besterik ezTAG seinaleak. Kapsulatutako analizatzaile logikoko IP nukleoak nahiko merkeak izan ohi dira eta kasu batzuetan dauden FPGA sintesi edo simulazio tresnetarako aukera izan daiteke. Zenbait kasutan, txertatutako analizatzaile logikoak irteera osagarriak ere eman ditzake erabili gabeko I/Oetan, erosoagoa bada. Desabantailetako battagIkuspegi honen arabera, FPGA baliabide kopuru handia behar da. Bereziki, traza-buffer-ak erabiltzen badira, bloke-memorien kopurua murriztuko da. Buffer zabal bat behar bada, memoriaren sakoneraren aurkako trukaketa ere izango da (memoria zabalagoa erabiltzeak memoriaren sakonera txikiagoa dakarrelako) - desabantaila handiatage gailu txikiagoak erabiltzean. Beharbada, teknika honen eragozpen handiena da zunda jartzeko egokitzapen bat egiten den bakoitzean diseinua birkonpilatu eta birprogramatu beharra dagoela. Gailu handi bat erabiltzean prozesu honek denbora kopuru handia izan dezake. Seinale-zundak diseinuan jartzen diren moduaren ondorioz, zaila izan daiteke seinaleen denbora-erlazioak korrelazionatzea. Gainera, seinale-zunden arteko atzerapenak ez dira koherenteak eta, beraz, denbora-erlazioak konparatzea zaila da. Zailtasun berezia da seinale asinkronoak edo denbora-eremu ezberdinetako seinaleak alderatzean.

Zirkuitu barruko FPGA arazketa - Kanpoko proba-ekipoa
Zirkuitu barruko arazketa-kodearen erabilera kanpoko proba-ekipoekin batera garapen naturala izan zen kanpoko analizatzaile logiko bat jada eskuragarri zegoenean sistema probatzeko. Arazte-kode soil batzuk sortuz barne-proba-seinaleak identifikatu eta hautatzeko eta FPGA I/O-etara aplikatzeko, 3. Irudian erakusten den moduan, analizatzaileen gaitasun aurreratuak aprobetxatu ahal izan ziren (adibidez, arrasto-buffer handiak, abiarazte-sekuentzia konplexuak eta anitz. viewaukerak) arazketa-ingurune sinple baina indartsuak sortzeko. Aktibazio-aukera aurreratuetarako zirkuitu barruko gaitasun konplexuagoek behar den irteera-kopurua minimiza dezakete. Adibidezample, autobus zabal batean helbide zehatzak hautatzea debekatua izan liteke kanpoko pinak behar izanez gero.
Barneko FPGA logika erabiltzeak I/O eskakizunak nabarmen murrizten ditu eta helbide-eredu zehatzak ere bilatu ditzake (agian dei- eta itzultze-sekuentzia bat) arazo konplexuagoak arazketarako. Erabiltzaile-interfaze komun bat eskuragarri badago, honek ikaskuntza kurba erraztu eta produktibitatea hobetu dezake.

AdvantagIkuspegi honen arabera, kanpoko proba-ekipoen kostua aprobetxatzen du eta, beraz, ez dago tresna-kostu gehigarririk. Arazte-zirkuituaren IP nukleo batzuk ekipamenduen fabrikatzaileen edo FPGA fabrikatzaileen eskura daude, eta oso kostu baxua edo doakoa izan daiteke. Seinalearen hautapen logika ezartzeko behar diren FPGA baliabideen kopurua oso txikia da, eta traza funtzioa kanpoko analizatzaile logikoa erabiliz egiten denez, ez da bloke-memoriarik behar. Hautapen logika merkea denez, abiarazte zabala duten kanal ugari ere onar daitezke. Analizatzaile logikoak denbora-moduan eta egoera-moduan funtziona dezake eta horrek denbora-arazo batzuk isolatzen laguntzen du.
DesgaitasunatagIkuspegi honetakoak analizatzaile logiko bat erosteko beharra izan dezake, baldin eta proiektura esleituta ez badago. Desabantaila hautage nahikoa izan daiteke kasu askotan ikuspegi hori goxatzeko. Kontuan izan, hala ere, kostu baxuko analizatzaile logikoko aukera batzuk eskuragarri jartzen ari direla, ordenagailua edo tableta bat bistaratzeko, aukera hau askoz ere errentagarriagoa bihurtuz arazketa-eskakizun sinpleetarako.
Kontsumitutako FPGA pin kopurua beste desabantaila bat izan daiteketage eta autobus zabalak behatu behar badira, plaken diseinurako plangintza garrantzitsua eta arazketa-konektoreak gehitzea beharrezkoa da. Baldintza hau gehienetan zaila da aurreikustea diseinu-fasean hasieran eta nahi ez den beste konplexutasun bat. Azterketa logiko txertatuaren ikuspegiaren antzera, kanpoko probaren estrategiak diseinu bat birkonpilatzea eta birprogramatzea eskatzen du, esperimentu berri bakoitza behar denean.

Desabantaila arruntatagBi teknika hauen artean: txiparen baliabideen erabilera (diseinuaren denbora-errendimenduan eragina izan dezaketenak eta arazketa-eskakizun gehigarriak sor ditzakete) diseinua birkonpilatu eta birprogramatu beharra (arazte-egutegian orduak edo egunak gehitu ditzake) proba-eszenatokiak identifikatzeko behar den aldez aurretiko plangintza eta txiparen I/O baliabide gehigarrien erabilerak eragozpenik gabeko hurbilketa bat sortu zuen. Erantzun bat gailu batzuetan FPGA ehunean arazte-logika dedikatua gehitzea izan zen. Hardware-zundak erabiliz zirkuitu barneko arazketa izan zen emaitza.

Zirkuitu barruko FPGA arazketa - Hardware-zundak
Hardware zundak erabiltzeak nabarmen errazten ditu zirkuitu barruko arazketa teknikak FPGAetarako. SmartFusion2®SoC FPGA eta IGLOO®2 FPGA gailuetan Live Probe funtzio gisa inplementatutako teknika honek zunda-lerro dedikatuak gehitzen dizkio FPGA ehunari edozein elementu logikoren erregistro-bitaren irteera behatzeko. 4. irudiko bloke-diagraman erakusten den moduan, hardware-zundaketak A eta B bi zunda kanaletan daude eskuragarri.

Hautatutako erregistro-irteerak (zundaketa-puntuak), irudiaren behealdean dagoena bezala, bi zundaketa-kanalen gainetik bideratzen dira eta hautatuz gero A edo B kanalean aplika daitezke. Denbora errealeko kanaleko seinale hauek gailuko Probe A eta Probe B pin dedikatuetara bidali daitezke. Probe A eta Probe B seinaleak barneko analizatzaile logiko batera bideratu daitezke.

Kontuan izan zunda-pinen denbora-ezaugarriak erregularrak direla eta zunda-puntu batetik bestera desbideratze arbuiagarria dela, denbora errealeko seinaleen denbora-ezaugarriak alderatzea askoz erraztuz. Datuak 100MHz-ra arte har daitezke, helburu-diseinu gehienetarako egokiak direlarik.
Agian garrantzitsuena zundaketa puntuen kokapenak, ez baitira inplementatutako diseinuaren zati gisa hautatzen (hardware dedikatuaren bidez hautatzen dira diseinua FPGAn exekutatzen ari den bitartean), azkar alda daitezke hautapen datuak gailura bidaliz. Ez da diseinua birkonpilatu eta birprogramatu behar.
Live Probe gaitasunaren erabilera are gehiago errazteko, lotutako arazketa software-tresnak zunda-seinaleen kokapen guztietarako sarbidea du automatikoki sortutako arazketa baten bidez. file. 5. irudian ikusten den bezala, seinalearen izena seinaleen zerrendatik hauta daiteke eta nahi duzun kanalari aplikatu. Diseinua martxan dagoen bitartean ere egin daiteke, diseinuaren barneko zundaketa-jarduera oso egokia eta eraginkorra izan dadin.

Kasu askotan, hardware-zunda-gaitasuna, Live Probe bezala, aurretik deskribatutako analizatzaile logiko txertatuarekin eta kanpoko proba-teknikekin batera erabil daiteke.

6. Irudian ikusten den bezala, Live Probe-ren gaitasunak seinaleak "hegan" hautatzeko aukera ematen du behatutako seinaleak azkar eta erraz aldatzea diseinua berriro konpilatu beharrik gabe. Kanpoko analizatzaile logiko edo esparru batek zundatutako seinaleak erraz beha ditzake, irudiaren goiko eskuineko zatian zunda dedikatuaren irteerako pinetan azaltzen den bezala. Bestela (edo agian gainera) barneko analizatzaile logikoa (ILA Identify blokea, irudian ageri dena) zunda-pinak behatzeko erabil daiteke. Zunda-seinaleak ILAk har ditzake eta uhin-formaren leihoan behatu. Zundaren kokapenak alda daitezke xede-diseinua berriro konpilatu beharrik gabe.
Kontuan izan abiarazteko eta trazatzeko gaitasun gehigarriak zundaren funtzionaltasuna hobetzeko erabil daitezkeela, diseinu-arazo konplexuak ere antzematea erraztuz.

Hardware arazketa gaitasun gehigarriak ere eskuragarri daude SmartFusion2 SoC FPGA eta IGLOO2 FPGA gailuetan. Gaitasun horietako bat, Active Probe izenekoa, dinamikoki eta modu asinkronoan irakurri edo idatzi dezake edozein elementu logikoko erregistro-bit batean. Idatzitako balio batek erloju-ziklo bakarrean irauten du, funtzionamendu normala jarraitu ahal izateko, arazketa-tresna oso baliotsua bihurtuz. Probe aktiboa interesgarria da barne-seinale baten behaketa azkar bat nahi bada (agian aktibo dagoela edo nahi den egoeran dagoela egiaztatzeko, berrezartzeko seinalea bezala), edo funtzio logiko bat azkar probatu beharra badago zundaketa-puntu batean idatziz.
(agian egoera-makinaren trantsizioa hasteko sarrerako balio bat azkar ezarriz kontrol-fluxuaren arazo bat isolatzeko).

Microsemi-k eskaintzen duen beste arazketa-gaitasun bat Memory Debug da. Ezaugarri honek diseinatzaileak aukeratutako FPGA ehun SRAM bloke batean modu dinamikoan eta asinkronoan irakurtzeko edo idazteko aukera ematen dio. Arazte-tresnaren pantaila-argazkian (7. irudia) erakusten den moduan, Memoria Blokeak fitxa hautatzen denean erabiltzaileak irakurtzeko nahi den memoria hauta dezake, memoriaren argazki-harrapaketa exekutatu, memoria-balioak aldatu eta, ondoren, balioak gailuan idatz ditzake. Hau bereziki erabilgarria izan daiteke komunikazio-portuetan erabiltzen diren datu-buffer-ak egiaztatzeko edo ezartzeko, konputaziorako orientatutako scratch-padetarako edo baita txertatutako CPU batek exekutatutako kodearako ere. Datuen menpeko errore konplexuen arazketa nabarmen azkarrago eta errazagoa da memoriak hain azkar behatu eta kontrolatu daitezkeenean.

Diseinu bat araztu ondoren hardware-arazketa-gaitasunak desaktibatzea komenigarria izan daiteke informazio sentikorra babesteko. Erasotzaile batek instalazio hauek erabil ditzake informazio kritikoa irakurtzeko edo sistemaren atal sentikorretarako sarbidea erraztu dezaketen sistemaren ezarpenak aldatzeko. Microsemi-k funtzioak gehitu ditu diseinatzaileak gailua babestu ahal izateko arazketa amaitu ondoren. AdibidezampIzan ere, Live Probe eta Active Probe-rako sarbidea blokeatu egin daiteke, funtzioa eraso-bide posible gisa guztiz desgaitzeko (zunda-jarduerak hornidura-korrontearen edozein eredu sortzeko aukera ere ezabatzen du, zundaketaren datuak zeharka behatzeko erabil litezkeenak). Bestela, aukeratutako diseinuaren ataletarako sarbidea blokeatu egin daiteke atal horietarako sarbidea saihesteko. Hau erosoa izan daiteke diseinuaren zati bat bakarrik segurua izan behar bada, gainerako diseinua oraindik eskuragarri egon dadin eremuko probetan edo erroreen analisian egiteko.

Zirkuitu barruko arazketa konparazio taula
Orain erre zehatza delaview zirkuitu barneko hardware-arazte-teknika nagusietatik 8. irudian erakusten den laburpen-diagrama bat deskribatu da, hainbat aurrerapen zehazten dituena.tages eta desabantailatagmetodo bakoitzaren es. Teknika batzuk batera erabil daitezkeela gogoratuz (Live Probe eta Internal Logic Analyzer (ILA), Synopsys Identify adibidez, adibidezample), teknika bakoitzaren funtsezko indarguneak eta ahuleziak ikus ditzakegu. Zirkuitu barneko hardware arazketa-gaitasunen bilduma (Live Probe, Active Probe eta Memory Debug—SmartDebug deitzen dena kolektiboki), beste teknikekin alderatuta, eskuragarri dauden zundak guztirako kopuruari dagokionez (zirkulu gorria) eta onena (zirkulu horia) baino ahulagoak dira harrapatzeko abiadura kontuan hartzen denean (kanpoko proba-ekipo handiagoa izan daiteke).
ILAn oinarritutako teknikak, Synopsys Identify bezalakoak, ahulenak dira beste teknikekin alderatuta eta FPGA baliabideen eskakizunak kontuan hartzen direnean. Kanpoko proba-ekipoetan oinarritutako teknikak ahulenak dira hainbat kontutan, kostua, diseinu-denboraren eragina eta zunda-mugimenduaren gainkostua (diseinua berriro konpilatu beharra dagoelako) larrienak direla eta. Agian soluzio optimoa SmartDebug eta beste tekniketako bat konbinatzea da, horrela SmartDebug-en kanalen ahultasuna arintzeko eta zundaketa puntuen mugimenduaren desabantaila izan dadin.tagbeste tekniken es murriztu ere.

Seinaleen Sailkapenak
Seinale mota ohikoenetako batzuen artean bereizketa erabilgarria egin daiteke eta horrek lagungarri izan dezake arazketa-ikuspegi bat planifikatzerakoan. AdibidezampIzan ere, sistema abiaraztean baino aldatzen ez diren seinaleak, hala nola sistema berrezartzea, blokea berrezartzea edo hasierako erregistroak seinale estatiko gisa sailka daitezke. Seinale mota hauek modu eraginkorrenean sartzen dira seinalea erraz behatu eta kontrolatu dezaketen instalazio baten bidez, birkonpilazio ziklo luze bat behar izan gabe. Active Probe seinale estatikoak arazketarako instalazio bikaina da. Era berean, sasi-estatiko gisa sailka daitezke maizago aldatzen diren baina oraindik estatikoak diren seinaleak, Active Probe erabiliz modu eraginkorrenean araztea. Maiz aldatzen diren seinaleak, erloju-seinaleak bezala, dinamiko gisa sailka daitezke eta ez dira hain erraz eskuratzen Active Probe-ren bidez. Live Probe aukera hobea da seinale hauek behatzeko.

Araztearen erabilera kasu sinplea

Zirkuitu barruko arazketa-aukerak hobeto ulertzen ditugunez, ikus dezagun diseinu sinple bat.ample teknika hauek nola funtzionatzen duten ikusteko. 9. irudiak, FPGA diseinu sinple bat erakusten du SmartFusion2 SoC FPGA gailu batean. Microcontroller Subsystem (MSS) CoreSF2Reset Soft IP blokeak berrezartzen du. Bloke honetako sarrerak Power On Berrezarri, User Fabric Berrezarri eta Kanpoko Berrezarri dira. Irteerak User Fabric-en berrezartzea, MSS berrezartzea eta M3 berrezartzea dira. Errore-sintomak dira I/O-etan jarduerarik ez dagoela gailuak POR egoeratik ondo irten arren. Errore hau arazketarako hiru aukera desberdinak irudian ere azaltzen dira: Lauki urdina (ETE etiketatua) Kanpoko Proba Ekipamenduaren metodorako da; lauki berdea (ILA etiketatua) Barneko Logic Analyzer metodorako da; eta laranja laranja (AP etiketatua) Active Probe metodorako da. Errorearen arrazoi potentzialak CoreSF2Reset Soft IP blokearen berrezartze-sarrerak gaizki baieztatuak direla suposatuko dugu.

Ikus dezagun orain zirkuitu barruko hiru metodoen arazketa-prozesua.

Kanpoko proba-ekipoak
Metodo hau erabiliz, proba-ekipoa eskuragarri dagoela eta lehentasun handiagoko proiektu batek ez duela erabiltzen suposatzen da. Gainera, garrantzitsua da aldez aurretik planifikatu izana, FPGA I/O batzuk eskuragarri egon daitezen eta proba-ekipoetara erraz konektatu ahal izateko. PCBn goiburua izatea adibidezample, oso lagungarria izango litzateke eta 'litekeena den susmagarri' bat identifikatu eta konektatu nahian igarotako denbora gutxitzea edo zundaketa garaian pinen potentziala laburtzea. Diseinua birkonpilatu beharko da ikertu nahi ditugun seinaleak hautatzeko. Zorionez, ez dugu "tipula zuritu" eta seinale gehigarriak hautatu beharko ditugu ikerketa gehiago egiteko, askotan gure hasierako ikerketak galdera gehiago sortzen ditu. Nolanahi ere, birkonpilazio eta birprogramazio prozesuak denbora asko behar izan dezake, eta denbora-urraketak eragiten baditu birdiseinua behar da (denok ezagutzen dugu zein frustragarria izan daitekeen denboraren itxiera-arazoak konpontzen saiatzea, bereziki, diseinu-aldaketak egiten ari zarenean diseinu-akats bat aurkitzeko; prozesu osoa minutu batzuetatik orduetara luza daiteke)! Garrantzitsua da gogoratzea ere diseinuak erabiltzaile libreko I/Orik ez badu, metodo hau ezin dela inplementatu. Gainera, metodo hau estrukturalki intrusiva da diseinurako, eta denborarekin lotutako akatsak iterazioen artean desagertu edo berriro agertu daitezke.

Barne-analisi logikoa
Metodo hau erabiliz ILA diseinuan txertatu behar da ehun-baliabideak erabiliz, eta gero birkonpilatu behar da. Kontuan izan ILA jada instantziatuta badago, ikertu nahi ditugun seinaleak agian ez direla instrumentatu, eta horrek birkonpilatu ere beharko luke. Prozesu honek jatorrizko diseinua aldatzeko eta denbora-mugak urratzeko arriskua du. Denbora betetzen bada, diseinua birprogramatu eta berriro hasi behar da. Prozesu honek hainbat minutu edo ordu ere iraun ditzake birkonpilazio-denborak luzeak badira eta hainbat pase behar badira. Ikuspegi hau egiturazko intrusioa da eta goiko metodoa erabiltzean deskribatutakoen antzeko arazoak sor ditzake.

Zundaketa Aktiboa
Metodo hau erabiliz, Probe Aktiboa berrezartzeko seinale ezberdinen iturrira seinalatu daiteke, guztiak erregistro-irteeretatik (diseinu digitaleko praktika onetan ohikoa den bezala). Seinaleak banan-banan hautatzen dira, beheko 10. irudian agertzen den Active Probe menu batetik. Hautatutako seinale-balioak irakur daitezke eta Active Probe datuen leihoan bistaratzen dira. Okerreko baieztapenak erraz identifikatzen dira. Proba hau berehala egin daiteke gailua birkonpilatu eta birprogramatu beharrik gabe eta ez da egituraz edo prozeduraz intrusiboa. Prozesu osoak segundo batzuk besterik ez ditu behar. Metodo honek kontrolagarritasuna ere sor dezake (balioak modu asinkronoan aldatuz) beste bi metodoek baimenduko ez dutena. Adibide zehatz honetanampIzan ere, erregistro batek sortutako berrezartze-seinalea erraz probatu daiteke eta egoera aktiboan mantentzen dela aurki daiteke.

Berrezarri seinalearen momentuko txandakatzea lor daiteke gainerako seinaleak sortzen dituen erregistroa modu asinkronoan manipulatuz.

Araztearen erabilera-kasu konplexuagoa
Goiko diseinua oso sinplea zen eta deskribatutako diseinu-teknikak erabiltzeko sarrera gisa erabilgarria da, baina adibide konplexuagoaample are ilustragarriagoa izan liteke. Askotan interes-seinalea ez da seinale estatiko bat gure ohi sinplean bezalaample baina dinamikoa da. Seinale dinamiko arrunta tarteko erloju bat da, beharbada serieko interfaze baterako esku-ematea denborak egiteko erabiltzen dena. 11. Irudiak erabiltzailearen Soft IP nukleoarekin duen diseinua erakusten du, kasu honetan, sistemaren APB busera konektatuta dagoen serie interfaze pertsonalizatua. Akatsen sintomak dira erabiltzaileen serieko interfaze pertsonalizatuan jarduerarik ez dagoela eta APB bus-maisu batek serieko interfazera sartzeko transakzio bat igortzen duenean salbuespen-egoera batean sartzen dela esku-eskubide oker bat adierazten duena. Baldintza hauek badirudi kausa estatiko bat baztertzen dutela, berrezartzeko seinale oker bat bezala, transakzio-egoera-makinak badirudi ez duela espero den erritmoan funtzionatzen eta, beraz, salbuespena eragiten du. Erroko kausa erabiltzailearen IP nukleoaren barruan dagoen erloju-maiztasun-sorgailua dela uste da.

Maiztasun egokian exekutatzen ez bada deskribatutako akatsak sortuko lirateke.

Egoera honetan seguruenik estrategia hobea da Active Probe ikuspegia Live Proberekin ordezkatzea. Hau goiko irudian laranja koloreko LP koadroak erakusten du, JTAG zunda iturria aukeratzeko seinalea.

Kanpoko proba-ekipoak
Kasu honetarako, metodologia lehen deskribatutako adibide sinplearen oso antzekoa daample. Erabiltzailearen erlojuaren seinalea proba puntura ateratzen da (espero dugu goiburu batean) eta denbora asko behar duen birkonpilazioa behar da. Erreferentzia-seinale bat ateratzea ere lagungarria izan daiteke, agian erabiltzaileen IP-a konparazio seinale gisa erlojutzeko erabiltzen den sistema-erlojua. Berriro ere birkonpilatu eta birprogramatu beharraren menpe egongo gara, prozesu osoak denbora asko behar izan dezan.

Barne-analisi logikoa
Kasu hau adibide sinplearen oso antzekoa daample. ILA txertatu behar da, edo nahi den seinalea definitu, eta birkonpilatu eta birprogramatu ziklo bat exekutatu. Aurretik deskribatutako arazo guztiek arazketa-ziklo-denbora handia eragiten dute oraindik. Konplexutasun gehigarri bat dago, ordea. ILA gidatzen duen erlojuak sinkronoa izan behar du, eta, hoberena, askoz azkarragoa erabiltzailearen Soft IP nukleotik behatu behar den erlojuarekiko. Erloju hauek asinkronoak badira, edo denbora-erlazio zuzenak ez badituzte, datu-harrapaketa ezustekoa izango da eta nahasmen-iturri izan daiteke arazketa-prozesurako.
Kontuan izan erabiltzailearen Soft IP erlojua txip-an sortzen ez bada (agian serie-interfazetik berreskuratzen dela) diseinatzaileak erloju-modulu bat gehitu beharko lukeela ILA erloju azkarragoa sortzeko baliabide gehigarriak erabiliz eta baliteke denbora-urraketa bat sortuz.

Zuzeneko Zunda
Metodo hau erabiliz, Live Probe azkar seinalatu daiteke erabiltzailearen erlojuaren iturburura eta erregistro batetik beste edozein erloju-iturburura akatsaren jatorria atzemateko. Live Probe-k aukeratutako seinale-irteerak erakutsiko ditu denbora errealean eta seinaleen arteko denbora-erlazioa askoz errazagoa da zehazten. Prozesu osoak segundo batzuk besterik ez ditu behar.

Serieko interfazeetarako beste arazketa-eginbide batzuk
Garrantzitsua da ere nabarmentzea SmartFusion2 SoC FPGA eta IGLOO2 FPGA gailuetan serieko interfazeetan erabil daitezkeen arazketa-gaitasun gehigarri asko daudela, aurreko aurrekoan bezala.ample diseinua non akatsak are konplexuagoak diren. SERDES Debug, adibidezample, abiadura handiko serie interfaze dedikatuetarako arazketa-gaitasun espezifikoak eskaintzen ditu. SERDES Debug-en eginbideetako batzuk PMA probaren euskarria (PRBS ereduen sorrera eta loopback probak adibidez) SERDES probaren konfigurazio anitzetarako laguntza erregistro-mailako birkonfigurazioarekin diseinu-fluxu osoa erabiltzea saihesteko konfigurazio-aldaketak egiteko, eta konfiguratutako protokoloak, SERDES konfigurazio-erregistroak eta Lane-ko konfigurazio-erregistroak erakusten dituzten testu-txostenak. Ezaugarri hauek SERDESen arazketa askoz errazten dute eta Live Probe eta Active Proberekin batera erabil daitezke zirkuitu konplexuen arazketa bizkortzeko.
Aurretik deskribatutako Memory Debug tresna SERDES Debug-ekin batera ere erabil daiteke probak bizkortzeko. Memoria-buffer-ak Memory Debug-ekin azkar eta erraz ikuskatu eta alda daitezkeenez, posible da 'proba paketeak' azkar sortzea eta loopback edo sistema arteko komunikazioen emaitzak behatzea. Diseinatzaileak gaitasun hauek aprobetxa ditzake eta, horrela, FPGA ehun gehigarria kontsumitzen duten eta txiparen denboran eragina izan dezaketen "proba-arnesak" espezializatuen beharra minimizatu dezake.

Ondorioa
Dokumentu honek FPGA eta SoC FPGAetarako zirkuitu barneko arazketa ezartzeko hainbat ikuspegi zehatz deskribatu ditu: analizatzaile logiko integratuaren erabilera, kanpoko proba-ekipoen erabilera eta FPGA ehunean integratutako zunda-zirkuitu dedikatuen erabilera. Zunda-zirkuitu espezializatuak eta dedikatuak gehitzeak, SmartFusion2 SoC FPGA eta IGLOO2 FPGA gailuetan Microsemi-k eskaintzen dituen Active Probe eta Live Probe bezalakoak, arazte-prozesua nabarmen bizkortzen eta errazten duela frogatu da. Barne-seinaleen aukeraketa azkar aldatzeko gaitasuna (berrekonpilaketa eta birprogramazio ziklo bat exekutatu beharrik gabe), eta barne-seinaleak probatzeko gaitasuna (FPGA ehuna erabili beharrik gabe eta potentzialki denbora-urraketak sartu beharrik gabe) aurrerapen handiak izan ziren.tages FPGA diseinuak arazketan. Gainera, hainbat metodologiaren erabilera deskribatu zen, elkarrekin lan egin dezaketen arazketa-gaitasun are zabalagoa eskaintzeko. Azkenik, bi example debug erabilera kasuak deskribatutako metodoen arteko truke-offak ilustratzeko eman ziren.

Gehiago ikasteko

1. IGLOO2 FPGAak
2. SmartFusion2 SoC FPGAak

Microsemi Corporation (Nasdaq: MSCC) komunikazio, defentsa eta segurtasun, aeroespaziala eta industria merkatuetarako erdieroaleen eta sistema soluzioen zorro osoa eskaintzen du. Produktuen artean, errendimendu handiko eta erradiazioz gogortutako seinale misto analogikoko zirkuitu integratuak, FPGAak, SoCak eta ASICak daude; energia kudeatzeko produktuak; kronometratzeko eta sinkronizatzeko gailuak eta denbora-soluzio zehatzak, denboraren munduko estandarra ezarriz; ahotsa prozesatzeko gailuak; RF irtenbideak; osagai diskretuak; segurtasun teknologiak eta anti-t eskalagarriakamper produktuak; Power-over-Ethernet IC eta erdiko tarteak; baita pertsonalizatutako diseinu gaitasunak eta zerbitzuak ere. Microsemi-k Aliso Viejo-n (Kalifornia) du egoitza eta 3,400 langile inguru ditu mundu osoan. Informazio gehiago hemen www.microsemi.com.

© 2014 Microsemi Corporation. Eskubide guztiak erreserbatuak. Microsemi eta Microsemi logotipoa Microsemi Corporation-en marka komertzialak dira. Gainerako marka komertzialak eta zerbitzu-markak dagozkien jabeen jabetzakoak dira.

Microsemi Egoitza Korporatiboa

• Bat Enterprise, Aliso Viejo CA 92656 AEB
• Barruan AEB: +1 800-713-4113
• Kanpoan AEB: +1 949-380-6100
• Salmentak: +1 949-380-6136
• Faxa: +1 949-215-4996
• Posta elektronikoa: sales.support@microsemi.com

Ohiko galderak

• G: Zein da gailuaren gehienezko datuak harrapatzeko maiztasuna?
  A: Gailuak 100MHz-ko datuen harrapaketa onartzen du, helburu-diseinu gehienetarako egokia.
• G: Diseinua berriro konpilatu behar al dut arazketarako zunda-zirkuituak erabiltzean?
  E: Ez, zundaketa puntuen kokapenak azkar alda daitezke diseinua birkonpilatu edo birprogramatu beharrik gabe.

Dokumentuak / Baliabideak

Zirkuitu barruko mikrosemi FPGA arazketa [pdfArgibideak Zirkuitu barruko FPGA arazketa, FPGA arazketa, arazketa

Erreferentziak

• Erabiltzailearen eskuliburua