Debug tal-FPGA fiċ-Ċirkwit ta' Microsemi

Informazzjoni dwar il-Prodott

Speċifikazzjonijiet

• Tip ta' Apparat: Microsemi SmartFusion2 SoC FPGA
• Data tal-Ħruġ: Mejju 2014
• Kapaċitajiet ta' Debugging: Debugging tal-FPGA fiċ-Ċirkwit, Analizzatur tal-Loġika Inkorporat
• Frekwenza Massima tal-Qbid tad-Dejta: Sa 100MHz

Astratt
L-FPGAs huma elementi ta' disinn qawwija f'sistemi integrati b'ħafna vantaġġi tad-disinntages, iżda dawn l-apparati jista' jkollhom disinji kumplessi bi kwistjonijiet ta' disinn kumplessi li jeħtieġ li jiġu debuggjati. L-intraċċar ta' kwistjonijiet ta' disinn bħal żbalji fid-definizzjoni, problemi ta' interazzjoni tas-sistema, u żbalji fil-ħin tas-sistema jista' jkun sfida. L-inklużjoni ta' kapaċitajiet ta' debug fiċ-ċirkwit f'FPGA tista' ttejjeb b'mod drammatiku d-debug tal-ħardwer, u tevita għadd ta' sigħat ta' frustrazzjoni. Dan id-dokument jiddeskrivi diversi approċċi differenti għad-debug fiċ-ċirkwit għall-FPGAs, jidentifika kompromessi ewlenin, u permezz ta' eżempjuampId-disinn, immirat għal apparat Microsemi SmartFusion®2 SoC FPGA, se juri kif kapaċitajiet ġodda jistgħu jintużaw biex iħaffu d-debug u l-ittestjar.

Introduzzjoni

L-FPGAs huma elementi tad-disinn mifruxa u qawwija u issa jinstabu fi kważi kull sistema integrata. Biż-żieda fil-kapaċità, l-inklużjoni ta' blokki funzjonali kumplessi on-chip u interfaċċji serjali avvanzati, dawn l-apparati jista' jkollhom ukoll problemi ta' disinn kumplessi li jeħtieġ li jiġu debuggjati. It-traċċar ta' kwistjonijiet bħal żbalji fid-definizzjoni funzjonali (fil-livell tal-FPGA jew tas-sistema), problemi ta' interazzjoni tas-sistema funzjonali, kwistjonijiet ta' ħin tas-sistema, u kwistjonijiet ta' fedeltà tas-sinjal bejn l-ICs (bħal storbju, crosstalk, jew riflessjonijiet) kollha jsiru ħafna aktar kumplessi meta jintużaw FPGAs avvanzati. Is-simulazzjoni hija ċertament għajnuna kbira fl-identifikazzjoni ta' ħafna problemi tad-disinn, iżda ħafna interazzjonijiet fid-dinja reali mhux se jidhru sakemm id-disinn ma jiġix implimentat fil-hardware. Ġew żviluppati diversi tekniki differenti għad-debugging ta' kwistjonijiet ta' disinn kumplessi biex jissimplifikaw il-proċess. Fehim bir-reqqa ta' kull waħda minn dawn it-tekniki ewlenin, inklużi d-diversi vantaġġi...tages u disadvantages, huwa utli meta tikkunsidra liema teknika jew taħlita ta' tekniki hija adattata għal disinn partikolari.
EżampId-disinn tal-FPGA, immirat għal apparat Microsemi SmartFusion2 SoC FPGA, jista' jintuża biex juri xi wħud mill-vantaġġitages u disadvantages ta' dawn it-tekniki standard kif ukoll l-aktar kapaċitajiet ġodda ta' debug fiċ-ċirkwit. Dan l-eżempju illustrattivampSe nuru kif dawn it-tekniki varji jistgħu jintużaw biex iħaffu l-identifikazzjoni u l-eliminazzjoni ta' problemi fil-hardware waqt id-debug tal-hardware.

Għaliex id-Debugging tal-FPGA huwa Aspett Kritiku tad-Disinn u l-Iżvilupp tas-Sistema?
L-FPGAs għandhom żewġ mudelli ewlenin ta' użu li jiddistingwuhom minn elementi oħra tad-disinn. L-FPGAs jistgħu jintużaw fil-prodott tal-produzzjoni jew jistgħu jintużaw bħala mezz ta' żvilupp biex jippruvaw jew jipprovaw kunċett ta' disinn ta' produzzjoni. Meta jintużaw bħala l-mezz ta' produzzjoni, l-FPGAs jistgħu jkunu mira ħafna aktar flessibbli minn ASIC jew vetturi ta' produzzjoni bbażati fuq is-CPU. Dan huwa partikolarment importanti għal disinn ġdid, wieħed li għadu ma ġiex implimentat fil-hardware. Disinji b'għażliet arkitettoniċi differenti jistgħu jinħolqu u jiġu ttestjati faċilment sabiex jiġi identifikat id-disinn ottimali. L-FPGAs bi proċessuri on-chip (SoC FPGAs) jagħmluha wkoll possibbli li jiġi kkumpromess l-ipproċessar ibbażat fuq is-CPU b'funzjonijiet ta' aċċelerazzjoni bbażati fuq FPGA assistiti minn hardware. Dawn il-vantaġġi...tagL-iskemi jistgħu jnaqqsu drastikament il-ħin meħtieġ għad-disinn, il-validazzjoni, l-ittestjar, u l-analiżi tal-fallimenti għal żviluppi ta' prodotti ġodda.
Meta tintuża għall-prototipazzjoni ta' disinn, forsi għal ASIC ta' produzzjoni, il-flessibbiltà tal-FPGA hija benefiċċju ewlieni. Pjattaforma tal-hardware attwali, anke waħda li ma taħdimx b'veloċità sħiħa, tagħmilha ħafna aktar faċli li jinkisbu metriċi dettaljati tal-prestazzjoni tas-sistema, dejta tal-analiżi tat-throughput u riżultati tal-prova tal-kunċett tal-arkitettura. L-appoġġ tal-FPGA għal implimentazzjonijiet imwebbsa ta' buses standard tal-industrija (bħal PCIe®, Gigabit Ethernet, XAUI, USB, CAN, u oħrajn) jissimplifika l-ittestjar assoċjat ma' dawn l-interfaċċji. L-aktar familji ġodda ta' FPGAs bi proċessuri ARM on-chip (SoC FPGAs), jagħmilha faċli li jiġu prototipati implimentazzjonijiet bi proċessuri integrati. Il-kodiċi tal-proċessur żviluppat qabel jista' jiġi trasferit għall-prototip u kodiċi ġdid jinħoloq b'mod parallel mal-isforz tad-disinn tal-hardware.

Din il-kombinazzjoni ta' proċessur standard ma' buses ta' interfaċċja standard tagħmilha possibbli li jiġi sfruttat l-ekosistema kbira ta' libreriji ta' kodiċi disponibbli, sewwieqa, APIs funzjonali, Sistemi Operattivi f'Ħin Reali, u anke Sistemi Operattivi sħaħ biex jinħoloq prototip li jaħdem ħafna aktar malajr. Barra minn hekk, ladarba d-disinn ikun solidifikat, il-prototip tal-FPGA jista' jintuża biex jinqabdu settijiet estensivi ta' testijiet ta' simulazzjoni (kemm għall-istimolu kif ukoll għar-rispons) li jirriflettu d-dejta attwali tas-sistema. Dawn is-settijiet ta' dejta jistgħu jkunu imprezzabbli fil-ħolqien tas-simulazzjonijiet finali għal ASIC jew implimentazzjoni oħra tal-produzzjoni. Il-vantaġġtagL-użu ta' FPGA bħala prototip tad-disinn jista' jnaqqas drastikament il-ħin għad-disinn, il-validazzjoni, l-ittestjar, u l-analiżi tal-fallimenti għall-implimentazzjoni tal-prodott finali.
Fiż-żewġ mudelli komuni ta' użu tal-FPGA, il-flessibbiltà tal-FPGA bħala mira tad-disinn hija vantaġġ ewlieni.tage. Dan ifisser li ħafna bidliet u iterazzjonijiet fid-disinn ikunu n-norma, u għalhekk il-kapaċità li jiġu debuggjati malajr żbalji fid-disinn tkun kritika biex tippermetti kemm jista' jkun għażliet ta' disinn. Mingħajr kapaċità effiċjenti ta' debuggjar ħafna mill-vantaġġtagIl-flessibbiltà tad-disinn tal-FPGA se titnaqqas minħabba l-ħin addizzjonali ta' debugging meħtieġ. Fortunatament, l-FPGAs jistgħu wkoll jipprovdu karatteristiċi addizzjonali tal-ħardwer li jissimplifikaw b'mod drammatiku d-debugging f'ħin reali. Qabel ma nħarsu lejn dawn il-kapaċitajiet, ejja l-ewwel nagħtu ħarsa lejn l-aktar tipi komuni ta' kwistjonijiet li disinn tal-FPGA jista' jiffaċċja sabiex ikollna l-isfond xieraq biex nevalwaw l-effiċjenza u l-kompromessi assoċjati ta' diversi għodod ta' debugging.

Kwistjonijiet Komuni Meta Tiġi Debuggingjata Disinji FPGA

Flimkien mal-kapaċitajiet estiżi li jġibu magħhom l-FPGAs moderni, il-kumplessità akbar assoċjata tagħmilha aktar diffiċli li jinħolqu disinji mingħajr żbalji. Fil-fatt, ġie stmat li d-debugging jista' jieħu aktar minn 50% taċ-ċiklu tad-disinn tas-sistema integrata. Bil-pressjonijiet tal-ħin għas-suq li jkomplu jagħfsu ċ-ċiklu tal-iżvilupp, id-debugging tal-ħardwer tas-sistema inizjali huwa relegat għal ħsieb sekondarju—ħafna drabi wieħed jassumi li l-verifika (nnifisha perċentwal kbir)tage tal-iskeda tal-iżvilupp), se jaqbad il-bugs kollha qabel it-tħaddim inizjali tas-sistema. Ejja nħarsu lejn ftit tipi komuni ta' problemi tas-sistema biex nifhmu aħjar l-isfidi li disinn tipiku jiffaċċja matul it-tħaddim inizjali tas-sistema.

Żbalji fid-definizzjoni funzjonali jistgħu jkunu doppjament diffiċli biex jinstabu peress li d-disinjatur ikun fehem ħażin rekwiżit partikolari, u għalhekk l-iżball jista' jiġi injorat anke meta wieħed iħares bir-reqqa lejn id-dettalji tad-disinn. EżempjuampEżempju komuni ta' żball fid-definizzjoni funzjonali jkun fejn tranżizzjoni ta' magna tal-istat ma tispiċċax fl-istat it-tajjeb. L-iżbalji jistgħu jidhru wkoll fl-interfejsijiet tas-sistema bħala problema ta' interazzjoni. Latency tal-interfejs, pereżempjuample, jista' jkun speċifikat ħażin u jirriżulta f'kundizzjoni mhux mistennija ta' buffer overflow jew underflow.
Kwistjonijiet ta' ħin fil-livell tas-sistema huma sors ieħor komuni ħafna ta' żbalji fid-disinn. Avvenimenti asinkroniċi, b'mod partikolari, huma sors komuni ta' żbalji meta l-effetti tas-sinkronizzazzjoni jew tal-qsim tad-dominju tal-ħin ma jiġux ikkunsidrati bir-reqqa. Meta wieħed jopera b'veloċità dawn it-tipi ta' żbalji jistgħu jkunu problematiċi ħafna u jistgħu jidhru rarament ħafna, forsi biss meta jimmanifestaw ruħhom mudelli speċifiċi ta' dejta. Ħafna vjolazzjonijiet komuni tal-ħin jaqgħu f'din il-kategorija u ġeneralment ikunu diffiċli ħafna, jekk mhux impossibbli, biex jiġu simulati.

Ksur tal-ħin jista' jkun ukoll ir-riżultat ta' fedeltà baxxa tas-sinjal bejn ċirkwiti integrati, b'mod partikolari f'sistemi b'ħafna power rails għal kull ċirkwit. Fedeltà baxxa tas-sinjal tista' tirriżulta fi storbju tas-sinjal, crosstalk, riflessjonijiet, tagħbija żejda u kwistjonijiet ta' Interferenza Elettro-Manjetika (EMI) li ħafna drabi jidhru bħala ksur tal-ħin. Kwistjonijiet fil-provvista tal-enerġija, bħal tranżjenti (b'mod partikolari waqt il-bidu jew l-għeluq tas-sistema), varjazzjonijiet fit-tagħbija u stress għoli ta' dissipazzjoni tal-enerġija jistgħu wkoll jirriżultaw fi żbalji misterjużi, ħafna drabi mhux faċilment traċċabbli lura għal sors ta' provvista tal-enerġija. Anke meta d-disinn ikun kompletament korrett, kwistjonijiet ta' fabbrikazzjoni tal-bord jistgħu jirriżultaw fi żbalji. Ġonot tal-istann difettużi u konnetturi mwaħħla ħażin, pereżempju.ampjiġifieri, jista' jkun is-sors ta' żbalji u jista' saħansitra jiddependi mit-temperatura jew mill-post tal-bord. L-użu ta' tekniki avvanzati tal-ippakkjar tal-FPGA jista' jagħmilha diffiċli biex jiġu sondati s-sinjali fuq il-bord taċ-ċirkwit stampat, għalhekk sempliċement li wieħed ikollu aċċess għal sinjal mixtieq spiss jista' jkun problematiku. Ħafna drabi ħafna kwistjonijiet ta' disinn ma joħolqux żball immedjat u jridu jinfirxu mad-disinn sakemm l-iżball fil-fatt jimmanifesta ruħu. It-traċċar tal-iżball tal-bidu lura għall-kawża ewlenija spiss jista' jkun kompitu frustranti, diffiċli u li jieħu ħafna ħin.

Per exampJiġifieri, bit wieħed żbaljat f'tabella ta' traduzzjoni jista' ma jirriżultax fi żball qabel ħafna ċikli wara. Xi wħud mill-għodod li se niddiskutu aktar tard f'dan id-dokument, li jużaw ħardwer iddedikat għad-debug in-circuit, huma mmirati speċifikament biex jagħmlu dawn il-'bug hunts' aktar malajr u aktar faċli. Qabel ma nidħlu fid-dettalji ta' dawn l-għodod, ejja l-ewwel nagħtu ħarsa lejn simulazzjoni ta' teknika popolari ta' debugging ibbażata fuq softwer sabiex nifhmu aħjar il-vantaġġ.tages u disadvantages tal-użu tas-simulazzjoni għad-debugging.

Użu tas-Simulazzjoni għad-Debugging
Tipikament f'simulazzjoni ta' disinn, il-komponenti kollha tal-ħajja reali ġewwa u barra d-disinn huma mmudellati matematikament bħala proċessi tas-softwer li jiġu eżegwiti sekwenzjalment fuq CPU standard. L-applikazzjoni ta' firxa wiesgħa ta' stimuli għad-disinn u l-iċċekkjar tal-output mistenni kontra l-output tad-disinji simulati, huwa mod faċli biex jinqabdu l-aktar żbalji ovvji fid-disinn. Tieqa li turi ġirja tipika ta' simulazzjoni hija mogħtija fil-Figura 1 hawn taħt. Il-vantaġġ ċartagId-differenza bejn is-simulazzjoni u d-debugging ibbażat fuq il-ħardwer hija li s-simulazzjoni tista' ssir fis-softwer—l-ebda disinn u testbench ibbażati fuq il-ħardwer attwali mhuma meħtieġa. Is-simulazzjoni tista' malajr taqbad ħafna żbalji fid-disinn, b'mod partikolari dawk assoċjati ma' speċifikazzjonijiet mhux korretti, nuqqas ta' ftehim tar-rekwiżiti tal-interfaċċja, żbalji fil-funzjoni, u ħafna tipi oħra ta' żbalji "gross" li jinstabu faċilment permezz ta' vettori sempliċi ta' stimolu.

Is-simulazzjoni hija partikolarment effettiva meta d-disinjatur ikollu disponibbli kombinazzjonijiet estensivi ta' stimoli u l-outputs li jirriżultaw ikunu magħrufa sew. F'dawn il-każijiet, is-simulazzjoni tista' tagħmel test kważi eżawrjenti ta' disinn. Sfortunatament, ħafna disinji m'għandhomx aċċess faċli għal suites ta' testijiet estensivi u l-proċess tal-ħolqien tagħhom jista' jieħu ħafna ħin. Il-ħolqien ta' suite ta' testijiet li tkopri 100% tad-disinn huwa prattikament impossibbli għal disinji kbar ibbażati fuq FPGA u jridu jintużaw shortcuts biex jippruvaw ikopru l-elementi ewlenin tad-disinn. Diffikultà oħra bis-simulazzjoni hija li mhijiex implimentazzjoni tad-'dinja reali' u ma tistax taqbad avvenimenti asinkroniċi, interazzjonijiet tas-sistema b'veloċità għolja, jew ksur tal-ħin. Fl-aħħar nett, il-proċess ta' simulazzjoni jista' jkun bil-mod ħafna u jekk ikunu meħtieġa ħafna iterazzjonijiet, is-simulazzjoni malajr issir l-aktar porzjon li jieħu ħafna ħin, u ħafna drabi l-aktar porzjon għali tal-proċess ta' żvilupp.

Bħala alternattiva (jew forsi aħjar, bħala żieda mas-simulazzjoni) id-disinjaturi tal-FPGAs sabu li setgħu jżidu ħardwer tad-debug fid-disinn tal-FPGA sabiex josservaw u jikkontrollaw sinjali ewlenin fl-apparat. Dawn it-tekniki oriġinarjament żviluppaw bħala approċċi ad-hoc, iżda gradwalment żviluppaw fi strateġija standard ta' debug tal-ħardwer. Dan l-użu ta' kapaċitajiet ta' debug fiċ-ċirkwit joffri vantaġġ sinifikanti.tages għal disinji bbażati fuq FPGA u t-taqsima li jmiss se tesplora t-tliet strateġiji l-aktar komuni u l-vantaġġi varji tagħhomtages u disadvantages.

Approċċi Komuni ta' Debug fiċ-Ċirkwit għall-FPGAs
L-aktar tekniki komuni għall-implimentazzjoni tal-kapaċitajiet ta' debug fiċ-ċirkwit fl-FPGAs jużaw jew analizzatur tal-loġika inkorporat, tagħmir tat-test estern, jew ħardwer dedikat għas-sonda tas-sinjali inkorporat fid-drapp tal-FPGA. L-analizzatur tal-loġika inkorporat tipikament jiġi implimentat bl-użu tad-drapp tal-FPGA u jiġi mdaħħal fid-disinn. Il-JTAG Port jintuża biex jiġi aċċessat l-analizzatur u d-dejta miġbura tista' tintwera fuq PC. Meta jintuża tagħmir tat-test estern, id-disinn tal-FPGA li qed jiġi ttestjat jiġi modifikat sabiex is-sinjali interni magħżula tal-FPGA jiġu diretti lejn il-pins tal-output. Dawn il-pins imbagħad jistgħu jiġu osservati permezz tat-tagħmir tat-test estern. Meta jintuża ħardwer iddedikat għas-sonda tas-sinjali, għażla wiesgħa ta' sinjali interni jistgħu jinqraw f'ħin reali. Xi implimentazzjonijiet tas-sonda jistgħu saħansitra jintużaw biex jiktbu f'postijiet ta' reġistru jew memorja li jtejbu aktar il-kapaċitajiet ta' debug. Ejja nħarsu f'aktar dettall lejn il-vantaġġitages u disadvantageżempji ta' kull waħda minn dawn it-tekniki u mbagħad ħares lejn eżempjuampid-disinn biex tara kif dawn l-approċċi differenti jistgħu jaffettwaw il-ħin ġenerali tad-debugging.

Analizzatur tal-Loġika Inkorporat fid-Debug tal-FPGA fiċ-Ċirkwit
Il-kunċett tal-analizzatur tal-loġika inkorporat kien riżultat dirett tal-kapaċitajiet ta' debugging in-circuit ad-hoc li d-disinjaturi implimentaw meta l-FPGAs intużaw għall-ewwel darba. L-analizzaturi tal-loġika inkorporati żiedu kapaċitajiet ġodda u eliminaw il-ħtieġa għad-disinjatur li jiżviluppa l-analizzatur tiegħu stess. Il-biċċa l-kbira tal-FPGAs joffru dawn il-kapaċitajiet u partijiet terzi joffru analizzaturi standard (Identify®, minn Synopsys, huwa eżempju popolari wieħed).ample) li jista' faċilment jinteraġixxi ma' għodod ta' livell ogħla biex itejjeb aktar il-produttività.

Il-funzjonalità tal-analizzatur tal-loġika hija mdaħħla fid-disinn, bl-użu ta' drapp FPGA u blokki tal-memorja integrati bħala buffers tat-traċċar, kif muri fil-Figura 2. Ir-riżorsi tat-triggering huma wkoll maħluqa sabiex interazzjonijiet kumplessi tas-sinjali jkunu jistgħu jintgħażlu u jinqabdu faċilment. L-aċċess għall-analizzatur għall-kontroll u t-trasferiment tad-dejta tipikament isir permezz tal-J standard.TAG port biex jissimplifika r-rekwiżiti tal-interfaċċja. Id-dejta maqbuda tista' tintwera fuq PC bl-użu ta' pjattaforma komuni viewsoftwer tal-ing u tipikament jirrifletti l-output tal-forma tal-mewġa tas-simulatur tal-loġika viewstil ing.

L-avvanztagIl-vantaġġi ta' dan l-approċċ huma li ma jintużaw l-ebda pinnijiet I/O FPGA addizzjonali, biss il-pinnijiet standard JTAG sinjali. Il-qlub IP tal-analizzatur tal-loġika inkorporat ġeneralment huma relattivament irħas u f'xi każijiet jistgħu jkunu għażla għas-sintesi tal-FPGA eżistenti, jew għodod ta' simulazzjoni. F'xi każijiet, l-analizzatur tal-loġika inkorporat jista' wkoll jipprovdi outputs addizzjonali fuq I/Os mhux użati, jekk ikun aktar konvenjenti. Wieħed mill-iżvantaġġitagL-aspettattivi ta' dan l-approċċ huma li huma meħtieġa ammont kbir ta' riżorsi FPGA. B'mod partikolari, jekk jintużaw trace buffers dan inaqqas in-numru ta' memorji ta' blokki disponibbli. Jekk ikun meħtieġ buffer wiesa' dan ikun ukoll kompromess kontra l-fond tal-memorja (peress li l-użu ta' memorja usa' jirriżulta f'fond ta' memorja inqas profond)—żvantaġġ kbirtage meta jintużaw apparati iżgħar. Forsi l-akbar żvantaġġ għal din it-teknika huwa li kull darba li jsir aġġustament fit-tqegħid tal-probe, ikun meħtieġ li d-disinn jiġi kkompilat u pprogrammat mill-ġdid. Meta jintuża apparat kbir dan il-proċess jista' jieħu ammont sinifikanti ta' ħin. Minħabba l-mod kif il-probes tas-sinjali jitqiegħdu fid-disinn, jista' jkun diffiċli li jiġu kkorelati r-relazzjonijiet tal-ħin tas-sinjali. Barra minn hekk, id-dewmien bejn il-probes tas-sinjali mhuwiex konsistenti u għalhekk ir-relazzjonijiet tal-ħin huma diffiċli biex jiġu mqabbla. Din hija diffikultà partikolari meta jitqabblu sinjali asinkroniċi jew sinjali minn dominji tal-ħin differenti.

Debug tal-FPGA fiċ-Ċirkwit – Tagħmir tat-Test Estern
L-użu ta' kodiċi ta' debug fiċ-ċirkwit flimkien ma' tagħmir ta' ttestjar estern kien żvilupp naturali meta analizzatur tal-loġika estern kien diġà disponibbli għall-ittestjar tas-sistema. Billi nħoloq xi kodiċi ta' debug sempliċi biex jiġu identifikati u magħżula sinjali ta' ttestjar interni u applikati għal I/Os tal-FPGA, kif muri fil-Figura 3, kien possibbli li jiġu sfruttati l-kapaċitajiet avvanzati tal-analizzaturi (bħal buffers kbar ta' traċċar, sekwenzi kumplessi ta' attivazzjoni, u multipli). viewgħażliet ta' attivazzjoni) biex jinħolqu ambjenti ta' debug sempliċi iżda qawwija. Kapaċitajiet aktar kumplessi fiċ-ċirkwit għal għażliet avvanzati ta' attivazzjoni jistgħu jimminimizzaw in-numru ta' outputs meħtieġa. Pereżempjuampjiġifieri, l-għażla ta' indirizzi speċifiċi fuq xarabank wiesgħa tista' tkun projbittiva jekk ikunu meħtieġa pinnijiet esterni.
L-użu tal-loġika interna tal-FPGA jnaqqas drastikament ir-rekwiżiti tal-I/O u jista' saħansitra jfittex mudelli ta' indirizz speċifiċi (forsi sekwenza ta' sejħa u ritorn) biex isolvi problemi aktar kumplessi. Jekk ikun hemm interface komuni għall-utent disponibbli, dan jista' jissimplifika l-kurva tat-tagħlim u jtejjeb il-produttività.

L-avvanztagIl-vantaġġ ta' dan l-approċċ huwa li jisfrutta l-ispiża tat-tagħmir tat-test estern u għalhekk m'hemm l-ebda spiża miżjuda tal-għodda. Xi qlub IP taċ-ċirkwit tad-debug huma disponibbli mingħand il-manifatturi tat-tagħmir jew il-manifatturi tal-FPGA, u jistgħu jkunu bi prezz baxx ħafna jew saħansitra bla ħlas. L-ammont ta' riżorsi tal-FPGA meħtieġa biex tiġi implimentata l-loġika tal-għażla tas-sinjal huwa żgħir ħafna, u peress li l-funzjoni tat-traċċar issir bl-użu tal-analizzatur tal-loġika estern, m'hemmx bżonn ta' memorji tal-blokk. Peress li l-loġika tal-għażla hija rħisa, numru kbir ta' kanali b'attivazzjoni wiesgħa jistgħu jiġu appoġġjati wkoll. L-analizzatur tal-loġika jista' jopera kemm fil-modalità Timing kif ukoll fil-modalità State li tgħin biex tiżola xi kwistjonijiet ta' ħin.
Il-disadvantagL-iżvantaġġi ta' dan l-approċċ jistgħu jinkludu l-ħtieġa li jinxtara analizzatur tal-loġika, jekk wieħed ma jkunx diġà allokat għall-proġett. Dan l-iżvantaġġtage jista' jkun biżżejjed biex jiskoraġġixxi dan l-approċċ f'ħafna każijiet. Madankollu, innota li qed isiru disponibbli xi għażliet ta' analizzatur tal-loġika bi prezz baxx li jużaw il-PC jew tablet għall-wiri, u dan jagħmel din l-għażla ferm aktar kosteffettiva għal rekwiżiti sempliċi ta' debug.
L-għadd ta' pinnijiet FPGA kkunsmati jista' jkun żvantaġġ ieħortage u jekk jeħtieġ li jiġu osservati xarabanks wesgħin, ikun meħtieġ ippjanar sinifikanti għat-tqassim tal-bord u ż-żieda ta' konnetturi tad-debug. Dan ir-rekwiżit ħafna drabi jkun diffiċli biex jiġi mbassar kmieni fil-fażi tad-disinn u joħloq kumplessità oħra mhux mixtieqa. Simili għall-approċċ tal-analizzatur tal-loġika inkorporat, l-istrateġija tat-test estern teħtieġ il-kumpilazzjoni u l-ipprogrammar mill-ġdid ta' disinn, meta jkun meħtieġ kull esperiment ġdid.

L-iżvantaġġ komunitagL-użu ta' dawn iż-żewġ tekniki—l-użu ta' riżorsi on-chip (li jistgħu wkoll jaffettwaw il-prestazzjoni tal-ħin tad-disinn u joħolqu rekwiżiti addizzjonali ta' debugging) il-ħtieġa li d-disinn jiġi kkompilat u pprogrammat mill-ġdid (li jista' jżid sigħat jew saħansitra jiem mal-iskeda tad-debug) l-ippjanar minn qabel meħtieġ għall-identifikazzjoni ta' xenarji ta' ttestjar probabbli, u l-użu ta' riżorsi addizzjonali ta' I/O taċ-ċippa ħolqu l-ħtieġa għal approċċ mingħajr dawn l-iżvantaġġi. Rispons wieħed kien iż-żieda ta' loġika ta' debug dedikata fid-drapp tal-FPGA fuq xi apparati. Ir-riżultat kien id-debug in-circuit bl-użu ta' sondi tal-ħardwer.

Debug tal-FPGA fiċ-Ċirkwit – Sondi tal-Ħardwer
L-użu ta' sondi tal-ħardwer jissimplifika b'mod drammatiku t-tekniki ta' debug fiċ-ċirkwit għall-FPGAs. Din it-teknika implimentata bħala karatteristika Live Probe fuq apparati SmartFusion2®SoC FPGA u IGLOO®2 FPGA, iżżid linji ta' sondi ddedikati mad-drapp tal-FPGA biex tosserva l-output ta' kwalunkwe bit tar-reġistru tal-element loġiku. Kif muri fid-dijagramma tal-blokka fil-Figura 4, is-sondi tal-ħardwer huma disponibbli f'żewġ kanali tas-sondi A u B.

L-outputs tar-reġistru magħżula (punti tas-sonda), bħal dik li tidher fil-qiegħ tal-figura, huma mgħoddija 'l fuq miż-żewġ kanali tas-sonda u jekk magħżula jistgħu jiġu applikati jew għall-kanal A jew għall-kanal B. Dawn is-sinjali tal-kanal f'ħin reali jistgħu mbagħad jintbagħtu lil pins dedikati tas-Sonda A u s-Sonda B fuq l-apparat. Is-sinjali tas-Sonda A u s-Sonda B jistgħu wkoll jiġu mgħoddija internament lil analizzatur tal-loġika inkorporat.

Innota li l-karatteristiċi tal-ħin tal-labar tas-sonda huma regolari u għandhom devjazzjoni negliġibbli minn punt tas-sonda għal ieħor, u dan jagħmilha ħafna aktar faċli li jitqabblu l-karatteristiċi tal-ħin tas-sinjali f'ħin reali. Id-dejta tista' tinġabar sa 100MHz u dan jagħmilha xierqa għall-maġġoranza tad-disinji tal-mira.
Forsi l-aktar importanti, il-postijiet tal-punti tas-sonda, peress li mhumiex magħżula bħala parti mid-disinn implimentat (jingħażlu permezz ta' ħardwer dedikat waqt li d-disinn ikun qed jaħdem fuq l-FPGA), jistgħu jinbidlu malajr sempliċement billi tintbagħat id-dejta tal-għażla lill-apparat. Mhija meħtieġa l-ebda rikompilazzjoni u programmazzjoni mill-ġdid tad-disinn.
Biex tissimplifika aktar l-użu tal-kapaċità Live Probe, l-għodda tas-softwer tad-debug assoċjata għandha aċċess għall-postijiet kollha tas-sinjali tas-sonda permezz ta' programm ta' debug iġġenerat awtomatikament. fileKif muri fil-Figura 5, l-isem tas-sinjal jista' jintgħażel mil-lista tas-sinjali u jiġi applikat għall-kanal mixtieq. Dan jista' jsir anke waqt li d-disinn ikun qed jaħdem sabiex l-attività ta' probing fid-disinn tkun bla xkiel u effiċjenti ħafna.

F'ħafna każijiet, il-kapaċità tas-sonda tal-ħardwer, bħal Live Probe, tista' tintuża flimkien mal-analizzatur tal-loġika inkorporat deskritt qabel u t-tekniki tat-test esterni.

Kif muri fil-Figura 6, il-kapaċità tal-Live Probe li tagħżel sinjali 'fuq il-post' tagħmilha possibbli li jinbidlu malajr u faċilment is-sinjali li qed jiġu osservati mingħajr il-ħtieġa li terġa' tiġi kkompilata d-disinn. Analizzatur tal-loġika estern jew osċilloskopju jista' faċilment josserva s-sinjali sondati, kif muri fil-parti ta' fuq tal-lemin tal-figura fuq il-pinnijiet tal-output tal-probe ddedikati. Alternattivament (jew forsi anke flimkien ma') l-analizzatur tal-loġika intern (il-blokk ILA Identify, muri fil-figura) jista' jintuża biex josserva l-pinnijiet tal-probe. Is-sinjali tal-probe jistgħu jinqabdu mill-ILA u jiġu osservati fuq it-tieqa tal-forma tal-mewġa. Il-postijiet tal-probe jistgħu jinbidlu mingħajr il-ħtieġa li terġa' tiġi kkompilata d-disinn fil-mira.
Innota li l-kapaċitajiet addizzjonali għat-triggering u t-traċċar jistgħu jintużaw biex itejbu l-funzjonalità tas-sonda, u b'hekk ikun faċli li jiġu identifikati anke kwistjonijiet ta' disinn kumplessi.

Kapaċitajiet addizzjonali ta' debug tal-ħardwer huma wkoll disponibbli fuq l-apparati SmartFusion2 SoC FPGA u IGLOO2 FPGA. Waħda minn dawn il-kapaċitajiet, imsejħa Active Probe, tista' taqra jew tikteb b'mod dinamiku u asinkroniku fi kwalunkwe bit tar-reġistru tal-element loġiku. Valur miktub jippersisti għal ċiklu wieħed tal-arloġġ sabiex l-operazzjoni normali tkun tista' tkompli, u dan jagħmilha għodda ta' debugging siewja ħafna. Active Probe hija ta' interess partikolari jekk tkun mixtieqa osservazzjoni rapida ta' sinjal intern (forsi sempliċement biex tivverifika li huwa attiv jew fl-istat mixtieq, bħal sinjal ta' reset), jew jekk ikun hemm bżonn li funzjoni loġika tiġi ttestjata malajr billi tinkiteb f'punt ta' sonda.
(forsi biex tibda tranżizzjoni tal-magna tal-istat billi tissettja malajr valur ta' input biex tiżola problema tal-fluss tal-kontroll).

Kapaċità oħra ta' debug ipprovduta minn Microsemi hija Memory Debug. Din il-karatteristika tippermetti lid-disinjatur jaqra jew jikteb b'mod dinamiku u asinkroniku f'blokka SRAM tad-drapp FPGA magħżula. Kif muri fl-iskrinshot tal-Għodda ta' Debug (Figura 7), meta t-tab Memory Blocks tkun magħżula, l-utent jista' jagħżel il-memorja mixtieqa biex tinqara, jesegwixxi snapshot tal-memorja, jimmodifika l-valuri tal-memorja, u mbagħad jikteb il-valuri lura fuq l-apparat. Dan jista' jkun partikolarment utli għall-iċċekkjar jew l-issettjar ta' buffers tad-dejta użati fil-portijiet tal-komunikazzjoni għal scratch-pad orjentat lejn il-komputazzjoni jew saħansitra għal kodiċi eżegwit minn CPU inkorporat. Id-debugging ta' żbalji kumplessi dipendenti fuq id-dejta huwa ferm aktar mgħaġġel u faċli meta l-memorji jistgħu jiġu osservati u kkontrollati daqshekk malajr.

Ladarba disinn jiġi debuggjat, jista' jkun mixtieq li l-kapaċitajiet ta' debugjar tal-ħardwer jintfew biex tiġi protetta informazzjoni sensittiva. Attakkant jista' juża dawn l-istess faċilitajiet biex jaqra informazzjoni kritika jew jibdel is-settings tas-sistema li jistgħu jippermettu aċċess faċli għal porzjonijiet sensittivi tas-sistema. Microsemi żied karatteristiċi biex jippermetti lid-disinjatur jiżgura l-apparat wara li jitlesta d-debugging. PereżempjuampPereżempju, l-aċċess għal Live Probe u Active Probe jista' jiġi msakkar biex jiddiżattiva kompletament il-funzjoni bħala mezz possibbli ta' attakk (saħansitra jelimina l-possibbiltà li l-attività tas-sonda toħloq xi mudelli fil-kurrent tal-provvista li jistgħu jintużaw biex jippruvaw josservaw id-dejta tas-sonda indirettament). Alternattivament, l-aċċess għal porzjonijiet magħżula tad-disinn jista' jiġi msakkar biex jipprevjeni l-aċċess għal dawk is-sezzjonijiet biss. Dan jista' jkun konvenjenti jekk porzjon biss tad-disinn jeħtieġ li jkun sigur u b'hekk il-bqija tad-disinn jibqa' aċċessibbli għal ittestjar fil-post jew analiżi tal-iżbalji.

Tabella ta' Paragun tad-Debug fiċ-Ċirkwit
Issa li hemm reviżjoni dettaljataview tat-tliet tekniki ewlenin ta' debug tal-ħardwer fiċ-ċirkwit ġew deskritti, inħolqot tabella sommarja, kif muri fil-Figura 8, li tiddeskrivi d-diversi vantaġġitages u disadvantages ta' kull metodu. Ftakar li xi tekniki jistgħu jintużaw flimkien (Live Probe u Internal Logic Analyzer (ILA), bħal Synopsys Identify, pereżempjuample), nistgħu naraw il-punti tajbin u dgħajfin ewlenin ta' kull teknika. Il-ġabra ta' kapaċitajiet ta' debug tal-ħardwer fiċ-ċirkwit (Live Probe, Active Probe, u Memory Debug—kollettivament imsejħa SmartDebug), huma l-aktar dgħajfa meta mqabbla mat-tekniki l-oħra fir-rigward tan-numru totali ta' sondi disponibbli (ċirku aħmar) u huma aktar dgħajfa mill-aqwa (ċirku isfar) meta tiġi kkunsidrata l-veloċità tal-qbid (tagħmir tat-test estern jista' jkun aktar mgħaġġel).
Tekniki bbażati fuq l-ILA, bħal Synopsys Identify, huma l-aktar dgħajfa meta mqabbla mat-tekniki l-oħra u meta jiġu kkunsidrati r-rekwiżiti tar-riżorsi tal-FPGA. Tekniki bbażati fuq tagħmir tat-test estern huma l-aktar dgħajfa fuq numru ta' kunsiderazzjonijiet bl-ispiża, l-impatt tal-ħin tad-disinn, u l-overhead tal-moviment tal-probe (minħabba l-ħtieġa li d-disinn jiġi kkompilat mill-ġdid) ikunu l-aktar onerużi. Forsi s-soluzzjoni ottimali hija taħlita ta' SmartDebug u waħda mit-tekniki l-oħra, sabiex id-dgħufija fin-numru ta' kanali ta' SmartDebug tkun tista' tiġi mitigata u l-moviment tal-punt tal-probe jkun ta' żvantaġġ.tages tat-tekniki l-oħra tnaqqsu wkoll.

Klassifikazzjonijiet tas-Sinjali
Tista' ssir distinzjoni utli bejn xi wħud mit-tipi l-aktar komuni ta' sinjali u dan jista' jgħin meta jiġi ppjanat approċċ ta' debugging. PereżempjuampJiġifieri, sinjali li ma jinbidlux ħlief waqt il-bidu tas-sistema, bħal reset tas-sistema, reset tal-blokka jew reġistri ta' inizjalizzazzjoni jistgħu jiġu kklassifikati bħala sinjali statiċi. Dawn it-tipi ta' sinjali huma aċċessati bl-aktar mod effiċjenti permezz ta' faċilità li tista' faċilment tosserva kif ukoll tikkontrolla s-sinjal, mingħajr il-ħtieġa ta' ċiklu twil ta' rikompilazzjoni. Active Probe hija faċilità eċċellenti għad-debugging ta' sinjali statiċi. Bl-istess mod, sinjali li jinbidlu aktar ta' spiss iżda xorta jkunu statiċi għall-maġġoranza l-kbira tal-ħin, jistgħu jiġu kklassifikati bħala psewdo-statiċi u huma wkoll debuggjati bl-aktar mod effettiv bl-użu ta' Active Probe. Sinjali li jinbidlu ta' spiss, bħal sinjali tal-arloġġ, jistgħu jiġu kklassifikati bħala dinamiċi u mhumiex aċċessati daqshekk faċilment permezz ta' Active Probe. Live Probe hija għażla aħjar għall-osservazzjoni ta' dawn is-sinjali.

Każ ta' Użu ta' Debug Sempliċi

Issa li għandna fehim aħjar tad-diversi għażliet ta' debug fiċ-ċirkwit, ejja nħarsu lejn eżempju sempliċi ta' disinnampbiex tara kif jaħdmu dawn it-tekniki. Il-Figura 9 turi disinn sempliċi ta' FPGA f'apparat SmartFusion2 SoC FPGA. Is-Sottosistema tal-Mikrokontrollur (MSS) tiġi resetjata mill-blokk CoreSF2Reset Soft IP. L-inputs għal dan il-blokk huma l-Power On Reset, User Fabric Reset, u External Reset. L-outputs huma reset għall-User Fabric, reset tal-MSS, u reset tal-M3. Is-sintomi tal-iżball huma li m'hemm l-ebda attività fuq l-I/Os anke jekk l-apparat joħroġ mill-istat POR b'suċċess. It-tliet għażliet differenti għad-debugging ta' dan l-iżball huma murija wkoll fil-figura: Il-kaxxa blu (immarkata ETE) hija għall-metodu External Test Equipment; il-kaxxa ħadra (immarkata ILA) hija għall-metodu Internal Logic Analyzer; u l-kaxxa oranġjo (immarkata AP) hija għall-metodu Active Probe. Se nassumu li l-kawżi ewlenin potenzjali tal-iżball huma inputs ta' reset asseriti ħażin għall-blokk CoreSF2Reset Soft IP.

Issa ejja nagħtu ħarsa lejn il-proċess ta' debug għal tlieta mill-metodi in-circuit deskritti qabel.

Tagħmir tat-Test Estern
Bl-użu ta' dan il-metodu, huwa preżunt li t-tagħmir tat-test huwa disponibbli u mhux qed jintuża minn proġett ta' prijorità ogħla. Barra minn hekk, huwa importanti li tkun ippjanat minn qabel sabiex xi FPGA I/Os ikunu disponibbli u jkunu jistgħu jiġu konnessi faċilment mat-tagħmir tat-test. Li jkollok header fuq il-PCB pereżempjuample, ikun ta' għajnuna kbira u jimminimizza l-ħin mgħoddi biex wieħed jipprova jidentifika u jikkonnettja ma' 'suspett probabbli' jew ix-xorti potenzjali tal-pinnijiet waqt il-probing. Id-disinn ikollu bżonn jiġi kkompilat mill-ġdid biex jintgħażlu s-sinjali li rridu ninvestigaw. Nisperaw li mhux se nkunu qed 'inqaxxru l-basla' u jkollna nagħżlu sinjali addizzjonali għal aktar investigazzjoni, peress li ħafna drabi l-investigazzjoni inizjali tagħna tirriżulta biss f'aktar mistoqsijiet. Fi kwalunkwe każ, il-proċess ta' rikompilazzjoni u programmazzjoni mill-ġdid jista' jieħu ammont sinifikanti ta' ħin, u jekk jirriżulta fi ksur tal-ħin, ikun meħtieġ disinn mill-ġdid (aħna lkoll familjari ma' kemm jista' jkun frustranti li tipprova ssolvi kwistjonijiet ta' għeluq tal-ħin, b'mod partikolari, meta tkun qed tagħmel il-bidliet fid-disinn biex issib bug fid-disinn—il-proċess kollu jista' jieħu minn minuti sa sigħat)! Huwa importanti wkoll li wieħed jiftakar li jekk id-disinn m'għandux I/Os tal-utent ħielsa, dan il-metodu ma jistax jiġi implimentat. Barra minn hekk, dan il-metodu huwa strutturalment intrużiv għad-disinn—u l-bugs relatati mal-ħin jistgħu jisparixxu jew jerġgħu jidhru bejn l-iterazzjonijiet.

Analizzatur tal-Loġika Interna
Bl-użu ta' dan il-metodu, l-ILA trid tiddaħħal fid-disinn bl-użu ta' riżorsi tad-drapp, u mbagħad trid terġa' tiġi kkompilata. Innota li jekk l-ILA diġà ġiet istanzjata, is-sinjali li rridu ninvestigaw jistgħu ma jkunux ġew strumentati, u dan ikun jirrikjedi wkoll rikompilazzjoni. Dan il-proċess jirriskja li jbiddel id-disinn oriġinali u jikser ir-restrizzjonijiet tal-ħin. Jekk il-ħin jintlaħaq, id-disinn irid jiġi pprogrammat mill-ġdid u inizjalizzat mill-ġdid. Dan il-proċess kollu jista' jieħu diversi minuti jew saħansitra sigħat jekk il-ħinijiet tal-kumpilazzjoni mill-ġdid ikunu twal u jkunu meħtieġa diversi passi. Dan l-approċċ huwa strutturalment intrużiv u jista' jirriżulta fi problemi simili għal dawk deskritti meta jintuża l-metodu ta' hawn fuq.

Sonda Attiva
Bl-użu ta' dan il-metodu, l-Active Probe tista' tiġi ppuntata lejn is-sors tad-diversi sinjali ta' reset, li kollha huma akkwistati minn outputs tar-reġistru (kif inhu komuni fi kwalunkwe prattika tajba ta' disinn diġitali). Is-sinjali jintgħażlu wieħed wieħed, minn menu tal-Active Probe muri fil-Figura 10 hawn taħt. Il-valuri tas-sinjali magħżula jistgħu jinqraw u jintwerew fit-tieqa tad-dejta tal-Active Probe. Kwalunkwe asserzjoni żbaljata hija identifikata faċilment. Dan it-test jista' jsir immedjatament mingħajr il-ħtieġa li l-apparat jiġi kkompilat u pprogrammat mill-ġdid u mhuwiex intrużiv strutturalment jew proċeduralment. Il-proċess kollu jieħu biss ftit sekondi. Dan il-metodu jista' wkoll joħloq kontrollabbiltà (tibdil tal-valuri b'mod asinkroniku) li ż-żewġ metodi l-oħra mhux se jippermettu. F'dan l-eżempju partikolari...ampJiġifieri, is-sinjal ta' reset li ġej minn reġistru jista' jiġi faċilment misjub u skopert li jinżamm fi stat attiv.

It-toggling momentarju tas-sinjal tar-reset jista' jinkiseb billi jiġi mmanipulat b'mod asinkroniku r-reġistru li jiġġenera s-sinjali ta' mistrieħ.

Każ ta' Użu ta' Debug Aktar Kumpless
Id-disinn ta' hawn fuq kien sempliċi ħafna u huwa utli bħala introduzzjoni għall-użu tat-tekniki tad-disinn deskritti, iżda eżempju aktar kumplessampDan jista' jkun saħansitra aktar illustrattiv. Ħafna drabi s-sinjal ta' interess mhuwiex sinjal statiku kif kien fl-eżempju sempliċi tagħna.ample imma huwa dinamiku. Sinjal dinamiku komuni huwa arloġġ intermedju, forsi użat biex jaġġusta l-ħin ta' handshake għal interface serjali. Il-Figura 11 turi disinn bħal dan bil-qalba tas-Soft IP tal-utent, f'dan il-każ, interface serjali apposta konnessa mas-sistema APB bus. Is-sintomi tal-iżbalji huma li m'hemm l-ebda attività fuq l-interface serjali apposta tal-utent, u li meta master tal-bus APB joħroġ tranżazzjoni biex jaċċessa l-interface serjali, jidħol f'kundizzjoni ta' eċċezzjoni li tindika handshake mhux korrett. Dawn il-kundizzjonijiet jidhru li jeskludu kawża statika, bħal sinjal ta' reset mhux korrett, peress li l-magna tal-istat tat-tranżazzjoni tidher li mhix qed topera bir-rata mistennija u għalhekk tikkawża l-eċċezzjoni. Il-kawża ewlenija hija maħsuba li hija l-ġeneratur tal-frekwenza tal-arloġġ fil-qalba tal-IP tal-utent.

Jekk ma jkunx qed jaħdem bil-frekwenza korretta, jirriżultaw l-iżbalji deskritti.

F'din is-sitwazzjoni probabbilment hija strateġija aħjar li l-approċċ tal-Active Probe jiġi sostitwit bil-Live Probe. Dan huwa muri fil-figura ta' hawn fuq mill-kaxxa LP ta' lewn oranġjo, bl-użu tal-JTAG sinjal għall-għażla tas-sors tas-sonda.

Tagħmir tat-Test Estern
Għal dan il-każ, il-metodoloġija hija simili ħafna għall-eżempju sempliċi deskritt qabel.ampJiġifieri. Is-sinjal tal-arloġġ tal-utent jinġieb sal-punt tat-test (nittamaw fuq header) u jkun hemm bżonn ta' rikompilazzjoni li tieħu ħafna ħin. Jista' jkun utli wkoll li tinġieb sinjal ta' referenza, forsi arloġġ tas-sistema li jintuża biex jarloġġa l-IP tal-utent bħala sinjal ta' tqabbil. Nerġgħu nkunu soġġetti għall-ħtieġa li nikkompilaw u nipprogrammaw mill-ġdid u għalhekk il-proċess kollu jista' jieħu ammont sinifikanti ta' ħin.

Analizzatur tal-Loġika Interna
Dan il-każ huwa simili ħafna għall-eżempju sempliċiampJiġifieri. L-ILA jrid jiddaħħal, jew is-sinjal mixtieq jiġi definit, u jiġi eżegwit ċiklu ta' rikompilazzjoni u riprogrammazzjoni. Il-kwistjonijiet kollha deskritti qabel xorta jirriżultaw f'ħin sinifikanti taċ-ċiklu tad-debug. Madankollu, hemm kumplessità addizzjonali. L-arloġġ li jmexxi l-ILA jeħtieġ li jkun sinkroniku, u idealment ħafna aktar mgħaġġel fir-rigward tal-arloġġ li għandu jiġi osservat mill-qalba tas-Soft IP tal-utent. Jekk dawn l-arloġġi huma asinkroniċi, jew m'għandhomx ir-relazzjonijiet ta' ħin korretti, il-qbid tad-dejta se jkun imprevedibbli u sors possibbli ta' konfużjoni għall-proċess tad-debug.
Innota li jekk l-arloġġ tas-Soft IP tal-utent ma jiġix iġġenerat on-chip (forsi jiġi rkuprat mill-interfaċċja tas-serje) id-disinjatur jista' jkollu bżonn iżid modulu tal-arloġġ biex jiġġenera arloġġ ILA aktar mgħaġġel bl-użu ta' riżorsi addizzjonali u possibbilment joħloq ksur tal-ħin.

Sonda Live
Bl-użu ta' dan il-metodu, il-Live Probe jista' jiġi ppuntat malajr lejn is-sors tal-arloġġ tal-utent u kwalunkwe sors ieħor tal-arloġġ minn reġistru biex tinstab il-kawża ewlenija tal-iżball. Il-Live Probe se juri l-outputs tas-sinjali magħżula f'ħin reali u kwalunkwe relazzjoni ta' ħin bejn is-sinjali hija għalhekk ħafna aktar faċli biex tiġi ddeterminata. Il-proċess kollu jieħu biss ftit sekondi.

Karatteristiċi Oħra ta' Debug għal Interfejsijiet Serjali
Huwa importanti wkoll li wieħed jinnota li hemm ħafna kapaċitajiet addizzjonali ta' debug fl-apparati SmartFusion2 SoC FPGA u IGLOO2 FPGA li jistgħu jintużaw fuq interfejsijiet serjali, bħal dik fl-eż. preċedenti.ampdisinn fejn l-iżbalji huma saħansitra aktar ikkumplikati. SERDES Debug, pereżempjuample, jipprovdi kapaċitajiet speċifiċi ta' debug għall-interfejsijiet serjali dedikati ta' veloċità għolja. Xi wħud mill-karatteristiċi tas-SERDES Debug jinkludu appoġġ għat-test PMA (bħall-ġenerazzjoni tal-mudelli PRBS u ttestjar loopback) appoġġ għal konfigurazzjonijiet multipli tat-test SERDES b'konfigurazzjoni mill-ġdid fil-livell tar-reġistru biex jiġi evitat l-użu tal-fluss sħiħ tad-disinn biex isiru bidliet fil-konfigurazzjoni, u rapporti bit-test li juru protokolli kkonfigurati, reġistri ta' konfigurazzjoni SERDES, u reġistri ta' konfigurazzjoni tal-korsiji. Dawn il-karatteristiċi jagħmlu d-debug SERDES ħafna aktar faċli u jistgħu jintużaw flimkien ma' Live Probe u Active Probe biex iħaffu aktar id-debugging ta' ċirkwiti kumplessi.
L-għodda Memory Debug deskritta qabel tista' tintuża wkoll flimkien ma' SERDES Debug biex tħaffef l-ittestjar. Peress li l-buffers tal-memorja jistgħu jiġu spezzjonati u mibdula malajr u faċilment b'Memory Debug, huwa possibbli li jinħolqu malajr 'pakketti tat-test' u jiġu osservati r-riżultati tal-komunikazzjonijiet loopback jew inter-sistemi. Id-disinjatur jista' jisfrutta dawn il-kapaċitajiet u b'hekk jimminimizza l-ħtieġa għal 'test harnesses' speċjalizzati li jikkunsmaw drapp FPGA addizzjonali u li jistgħu jaffettwaw it-tajming taċ-ċippa.

Konklużjoni
Dan id-dokument iddeskriva fid-dettall diversi approċċi differenti għall-implimentazzjoni tad-debug in-circuit għal FPGAs u SoC FPGAs—l-użu ta' Analizzatur tal-Loġika Integrat, l-użu ta' tagħmir tat-test estern, u l-użu ta' ċirkwiti ta' sonda ddedikati integrati fid-drapp tal-FPGA. Iż-żieda ta' ċirkwiti ta' sonda speċjalizzati u ddedikati, bħal Active Probe u Live Probe offruti minn Microsemi fuq apparati SmartFusion2 SoC FPGA u IGLOO2 FPGA, intweriet li tħaffef u tissimplifika b'mod sinifikanti l-proċess ta' debug. Il-kapaċità li timmodifika malajr l-għażla tas-sinjali interni (mingħajr il-ħtieġa li tesegwixxi ċiklu ta' rikompilazzjoni u programmar mill-ġdid li jieħu ħafna ħin), u l-kapaċità li tinvestiga s-sinjali interni (mingħajr il-ħtieġa li tuża drapp tal-FPGA u potenzjalment tintroduċi ksur tal-ħin) intweriet li huma vantaġġ ewlieni.tages meta jiġu debugging disinji FPGA. Barra minn hekk, ġie deskritt l-użu ta' metodoloġiji multipli, li jistgħu jaħdmu flimkien biex jipprovdu kapaċità ta' debugging saħansitra aktar komprensiva. Fl-aħħarnett, żewġ exampIngħataw każijiet ta' użu tad-debug biex juru l-kompromessi bejn il-metodi deskritti.

Biex Tgħallem Aktar

1. IGLOO2 FPGAs
2. SmartFusion2 SoC FPGAs

Microsemi Corporation (Nasdaq: MSCC) toffri portafoll komprensiv ta 'soluzzjonijiet ta' semikondutturi u sistemi għal komunikazzjonijiet, difiża u sigurtà, swieq aerospazjali u industrijali. Il-prodotti jinkludu ċirkwiti integrati ta' sinjal imħallat Analog ta' prestazzjoni għolja u mwebbsa bir-radjazzjoni, FPGAs, SoCs u ASICs; prodotti għall-ġestjoni tal-enerġija; apparati ta 'ħin u sinkronizzazzjoni u soluzzjonijiet ta' ħin preċiżi, li jistabbilixxu l-istandard tad-dinja għall-ħin; Tagħmir għall-ipproċessar tal-vuċi; Soluzzjonijiet RF; komponenti diskreti; teknoloġiji tas-sigurtà u skalabbli anti-tampprodotti; ICs u midspans Power-over-Ethernet; kif ukoll kapaċitajiet u servizzi ta' disinn apposta. Il-kwartieri ġenerali ta' Microsemi jinsabu f'Aliso Viejo, California, u għandha madwar 3,400 impjegat globalment. Tgħallem aktar fuq www.microsemi.com.

© 2014 Microsemi Corporation. Id-drittijiet kollha riżervati. Microsemi u l-logo Microsemi huma trademarks ta’ Microsemi Corporation. It-trademarks u l-marki tas-servizz l-oħra kollha huma l-proprjetà tas-sidien rispettivi tagħhom.

Kwartieri Ġenerali Korporattivi Microsemi

• Wieħed Enterprise, Aliso Viejo CA 92656 USA
• Fi ħdan l-Istati Uniti: +1 800-713-4113
• Barra l-Istati Uniti: +1 949-380-6100
• Bejgħ: +1 949-380-6136
• Fax: +1 949-215-4996
• E-mail: sales.support@microsemi.com

FAQ

• M: X'inhi l-frekwenza massima tal-qbid tad-dejta tal-apparat?
  A: L-apparat jappoġġja l-qbid tad-dejta sa 100MHz, adattat għall-biċċa l-kbira tad-disinji fil-mira.
• M: Għandi bżonn nikkompila mill-ġdid id-disinn meta nuża ċirkwiti tas-sonda għad-debugging?
  A: Le, il-postijiet tal-punti tas-sonda jistgħu jinbidlu malajr mingħajr ma jkun hemm bżonn ta' rikompilazzjoni jew programmazzjoni mill-ġdid tad-disinn.

Dokumenti / Riżorsi

Debug tal-FPGA fiċ-Ċirkwit ta' Microsemi [pdf] Istruzzjonijiet Debug tal-FPGA fiċ-Ċirkwit, Debug tal-FPGA, Debug

Referenzi

• Manwal għall-Utent