Microsemi In-Circuit FPGA Debug

Məhsul haqqında məlumat

Spesifikasiyalar

• Cihaz növü: Microsemi SmartFusion2 SoC FPGA
• Buraxılış tarixi: May 2014
• Sazlama imkanları: Dövrədaxili FPGA Debug, Daxili Məntiq Analizatoru
• Maksimum məlumat tutma tezliyi: 100 MHz-ə qədər

mücərrəd
FPGA-lar bir çox dizayn üstünlükləri ilə quraşdırılmış sistemlərdə güclü dizayn elementləridirtages, lakin bu qurğular sazlanması lazım olan mürəkkəb dizayn problemləri ilə mürəkkəb dizaynlara malik ola bilər. Tərif xətaları, sistemlə qarşılıqlı əlaqə problemləri və sistem vaxtı səhvləri kimi dizayn problemlərini izləmək çətin ola bilər. FPGA-ya dövrədaxili sazlama imkanlarının daxil edilməsi hardware debugunu əhəmiyyətli dərəcədə təkmilləşdirə bilər və qrafinya saatlarında məyusluğun qarşısını ala bilər. Bu yazı FPGA-lar üçün dövrədaxili debug üçün bir neçə fərqli yanaşmanı təsvir edir, əsas mübadilələri müəyyən edir və keçmişampMicrosemi SmartFusion®2 SoC FPGA cihazı üçün nəzərdə tutulmuş dizayn, debug və testi sürətləndirmək üçün yeni imkanların necə istifadə oluna biləcəyini göstərəcək.

Giriş

FPGA-lar geniş yayılmış və güclü dizayn elementləridir və indi demək olar ki, hər bir quraşdırılmış sistemdə mövcuddur. Artan tutum, mürəkkəb on-çip funksional bloklarının və qabaqcıl seriya interfeyslərinin daxil edilməsi ilə bu cihazlarda sazlanması lazım olan mürəkkəb dizayn problemləri də ola bilər. Funksional tərif xətaları (FPGA və ya sistem səviyyəsində), funksional sistemin qarşılıqlı əlaqəsi problemləri, sistem vaxtı problemləri və IC-lər arasında siqnalın etibarlılığı problemləri (səs-küy, çarpaz danışıq və ya əkslər) kimi problemlərin izlənməsi qabaqcıl FPGA-lardan istifadə edərkən daha mürəkkəb olur. Simulyasiya, şübhəsiz ki, bir çox dizayn problemlərinin müəyyən edilməsində böyük köməkdir, lakin bir çox real dünya qarşılıqlı əlaqəsi, dizayn aparatda tətbiq olunana qədər görünməyəcək. Prosesi sadələşdirmək üçün mürəkkəb dizayn problemlərinin aradan qaldırılması üçün bir neçə fərqli texnika işlənib hazırlanmışdır. Müxtəlif advanlar da daxil olmaqla, bu əsas texnikaların hər birinin diqqətlə başa düşülməsitages və disadvantages, müəyyən bir dizayn üçün hansı texnikanın və ya texnika kombinasiyasının uyğun olduğunu nəzərdən keçirərkən faydalıdır.
KeçmişampMicrosemi SmartFusion2 SoC FPGA cihazı üçün nəzərdə tutulmuş FPGA dizaynı bəzi üstünlükləri nümayiş etdirmək üçün istifadə edilə bilər.tages və disadvantagbu standart üsulların es, eləcə də ən yeni dövrədaxili sazlama imkanları. Bu illüstrativ keçmişample bu müxtəlif üsulların hardware debug zamanı hardware problemlərinin müəyyən edilməsini və aradan qaldırılmasını sürətləndirmək üçün necə istifadə oluna biləcəyini göstərəcək.

Niyə FPGA Debugging Sistem Dizaynı və İnkişafının Kritik Aspektidir?
FPGA-ları digər dizayn elementlərindən fərqləndirən iki əsas istifadə modeli var. FPGA-lar istehsal məhsulunda istifadə edilə bilər və ya istehsal dizayn konsepsiyasını sübut etmək və ya prototip etmək üçün inkişaf vasitəsi kimi istifadə edilə bilər. İstehsal vasitəsi kimi istifadə edildikdə, FPGA-lar ASIC və ya CPU əsaslı istehsal vasitələrindən daha çevik bir hədəf ola bilər. Bu, hələ aparatda tətbiq edilməmiş yeni dizayn üçün xüsusilə vacibdir. Müxtəlif memarlıq variantları olan dizaynlar asanlıqla yaradıla və sınaqdan keçirilə bilər ki, optimal dizayn müəyyən olunsun. On-chip prosessorları (SoC FPGA) olan FPGA-lar, həmçinin aparat yardımı ilə FPGA-əsaslı sürətləndirmə funksiyaları ilə CPU-əsaslı emalları mübadilə etməyə imkan verir. Bu advantages yeni məhsul inkişafları üçün dizayn, yoxlama, sınaq və uğursuzluq təhlili üçün tələb olunan vaxtı kəskin şəkildə azalda bilər.
Dizaynın prototiplənməsi üçün istifadə edildikdə, bəlkə də istehsal ASIC üçün, FPGA çevikliyi əsas üstünlükdür. Həqiqi aparat platforması, hətta tam sürətlə işləməsə belə, sistem performansının təfərrüatlı ölçülərini, məhsuldarlıq təhlili məlumatlarını və memarlıq sübutu nəticələrini əldə etməyi xeyli asanlaşdırır. Sənaye standartı avtobuslarının sərtləşdirilmiş tətbiqləri üçün FPGA dəstəyi (məsələn, PCIe®, Gigabit Ethernet, XAUI, USB, CAN və başqaları) bu interfeyslərlə əlaqəli testləri asanlaşdırır. On-chip ARM prosessorları (SoC FPGAs) ilə ən yeni FPGA ailələri, quraşdırılmış prosessorlarla həyata keçirmələri prototipləşdirməyi asanlaşdırır. Əvvəllər hazırlanmış prosessor kodu prototipə köçürülə bilər və hardware dizayn səyləri ilə paralel olaraq yaradılmış yeni kod.

Standart prosessorun standart interfeys şinləri ilə bu kombinasiyası işləyən prototipi daha tez yaratmaq üçün mövcud kod kitabxanalarının, drayverlərin, funksional API-lərin, Real Time Əməliyyat Sistemlərinin və hətta tam Əməliyyat Sistemlərinin böyük ekosistemindən istifadə etməyə imkan verir. Əlavə olaraq, dizayn möhkəmləndikdən sonra FPGA prototipi faktiki sistem məlumatlarını əks etdirən geniş simulyasiya test dəstlərini (həm stimul, həm də cavab üçün) əldə etmək üçün istifadə edilə bilər. Bu məlumat dəstləri ASIC və ya digər istehsal tətbiqi üçün son simulyasiyaların yaradılmasında əvəzsiz ola bilər. AdvantagFPGA-nın dizayn prototipi kimi istifadə edilməsi son məhsulun tətbiqi üçün dizayn, yoxlama, sınaq və uğursuzluq təhlili üçün vaxtı kəskin şəkildə azalda bilər.
Bu ümumi FPGA istifadə modellərinin hər ikisində FPGA-nın dizayn hədəfi kimi çevikliyi əsas üstünlükdür.tage. Bu o deməkdir ki, bir çox dizayn dəyişiklikləri və təkrarlamalar norma olacaq və beləliklə, dizayn xətalarını tez bir zamanda aradan qaldırmaq bacarığı mümkün qədər çox dizayn variantını təmin etmək üçün kritik rol oynayacaqdır. Səmərəli debug qabiliyyəti olmadan çox üstünlük təşkil edirtage FPGA dizayn çevikliyi tələb olunan əlavə sazlama vaxtı ilə azalacaq. Xoşbəxtlikdən, FPGA-lar real vaxt rejimində sazlamanı kəskin şəkildə asanlaşdıran əlavə aparat xüsusiyyətləri təmin edə bilər. Bu imkanlara nəzər salmazdan əvvəl gəlin əvvəlcə FPGA dizaynının üzləşə biləcəyi ən çox yayılmış problem növlərinə nəzər salaq, ona görə də müxtəlif sazlama alətlərinin səmərəliliyini və əlaqəli mübadilələrini qiymətləndirmək üçün lazımi məlumatımız var.

FPGA Dizaynlarının Sazlanması zamanı Ümumi Problemlər

Müasir FPGA-ların gətirdiyi genişləndirilmiş imkanlarla yanaşı, əlaqəli artan mürəkkəblik səhvsiz dizaynların yaradılmasını çətinləşdirir. Əslində, sazlamanın quraşdırılmış sistemin dizayn dövrünün 50%-dən çoxunu ala biləcəyi təxmin edilmişdir. İnkişaf dövrünü sıxışdırmağa davam edən bazar təzyiqləri ilə, ilkin sistemin aparat təminatının sazlanması sonradan düşünülür - çox vaxt bu yoxlamanın (özü də böyük bir faiz olduğunu) fərz etsək.taginkişaf cədvəlinin e), sistemin ilkin işə salınmasından əvvəl bütün səhvləri tutacaq. Sistemin ilkin işə salınması zamanı tipik dizaynın qarşılaşacağı problemləri daha yaxşı başa düşmək üçün bir neçə ümumi sistem probleminə nəzər salaq.

Dizayner müəyyən bir tələbi səhv başa düşdüyü üçün funksional tərif xətalarını tapmaq ikiqat çətin ola bilər, buna görə də dizaynın təfərrüatlarına diqqətlə baxarkən belə səhvə göz yummaq olar. KeçmişampÜmumi funksional tərif xətası dövlət maşını keçidinin düzgün vəziyyətdə bitməməsidir. Səhvlər qarşılıqlı əlaqə problemi kimi sistem interfeyslərində də görünə bilər. İnterfeys gecikməsi, məsələnample, gözlənilməz bufer daşması və ya azalma vəziyyəti ilə nəticələnən səhv göstərilə bilər.
Sistem səviyyəsində vaxt problemləri dizayn səhvlərinin başqa bir çox yayılmış mənbəyidir. Sinxronizasiya və ya kəsişmə vaxtı domeninin təsirləri diqqətlə nəzərdən keçirilmədikdə, xüsusən də asinxron hadisələr ümumi səhv mənbəyidir. Sürətlə işləyərkən bu tip səhvlər çox problemli ola bilər və çox nadir hallarda, ola bilsin ki, yalnız xüsusi məlumat nümunələri özünü göstərdikdə görünə bilər. Bir çox ümumi vaxt pozuntuları bu kateqoriyaya aiddir və simulyasiya etmək qeyri-mümkün olmasa da, adətən çox çətindir.

Zamanlama pozuntuları həmçinin inteqral sxemlər arasında, xüsusən də hər bir dövrə üçün çoxlu güc relsləri olan sistemlərdə siqnalın aşağı etibarlılığının nəticəsi ola bilər. Aşağı siqnal düzgünlüyü siqnal səs-küyü, çarpaz danışıq, əkslər, həddindən artıq yüklənmə və Elektromaqnit Müdaxilə (EMI) problemləri ilə nəticələnə bilər ki, bu da tez-tez vaxt pozuntuları kimi görünür. Keçidlər (xüsusilə sistemin işə salınması və ya bağlanması zamanı), yük dəyişiklikləri və yüksək enerji sərfiyyatı stressləri kimi enerji təchizatı ilə bağlı problemlər də sirli xətalarla nəticələnə bilər ki, bunlar çox vaxt enerji təchizatı mənbəyinə asanlıqla geri qaytarılmır. Dizayn tamamilə düzgün olsa belə, lövhənin istehsalı ilə bağlı problemlər səhvlərlə nəticələnə bilər. Arızalı lehim birləşmələri və düzgün bağlanmamış bağlayıcılar, məsələnample, səhvlərin mənbəyi ola bilər və hətta temperaturdan və ya lövhənin yerindən asılı ola bilər. Qabaqcıl FPGA qablaşdırma üsullarının istifadəsi çap dövrə lövhəsində siqnalların yoxlanılmasını çətinləşdirə bilər, ona görə də sadəcə istədiyiniz siqnala çıxış əldə etmək çox vaxt problemli ola bilər. Çox vaxt bir çox dizayn problemləri dərhal səhv yaratmır və səhv əslində özünü göstərənə qədər dizaynda dalğalanmalıdır. Başlanğıc səhvini kök səbəbə qaytarmaq çox vaxt sinir bozucu, çətin və vaxt aparan bir iş ola bilər.

məsələnample, tərcümə cədvəlindəki bir bit səhv, bir çox dövrlər sonraya qədər səhvlə nəticələnə bilər. Bu yazıda daha sonra müzakirə edəcəyimiz alətlərin bəziləri, xüsusi dövrədaxili sazlama aparatlarından istifadə edərək, bu “bağ ovlarını” daha tez və asanlaşdırmağa yönəlib. Bu vasitələrin təfərrüatlarına keçməzdən əvvəl, üstünlükləri daha yaxşı başa düşmək üçün əvvəlcə populyar proqram əsaslı sazlama texnikasının simulyasiyasına baxaq.tages və disadvantagayıklama üçün simulyasiyadan istifadə.

Sazlama üçün Simulyasiyadan istifadə
Tipik olaraq dizayn simulyasiyasında dizayn daxilində və xaricində olan bütün real həyat komponentləri standart CPU-da ardıcıl olaraq icra olunan proqram prosesləri kimi riyazi olaraq modelləşdirilir. Dizayna geniş spektrli stimulların tətbiqi və gözlənilən nəticənin təqlid edilmiş dizaynların çıxışı ilə yoxlanılması ən açıq dizayn səhvlərini tutmağın asan yoludur. Tipik bir simulyasiya işini göstərən pəncərə aşağıdakı Şəkil 1-də verilmişdir. Aydın advantagSimulyasiya ayələrinin e hardware əsaslı ayıklama, simulyasiyanın proqram təminatında həyata keçirilə biləcəyidir - heç bir faktiki hardware əsaslı dizayn və test masasına ehtiyac yoxdur. Simulyasiya bir çox dizayn xətalarını, xüsusən də səhv spesifikasiyalar, interfeys tələblərinin anlaşılmazlığı, funksiya xətaları və sadə stimul vektorları vasitəsilə asanlıqla aşkar edilən bir çox digər “kobud” xəta növləri ilə əlaqəli olanları tez bir zamanda tuta bilər.

Dizayner üçün geniş stimul birləşmələri mövcud olduqda və əldə edilən nəticələr yaxşı məlum olduqda simulyasiya xüsusilə təsirli olur. Bu hallarda, simulyasiya dizaynın demək olar ki, hərtərəfli testini edə bilər. Təəssüf ki, əksər dizaynların geniş test paketlərinə asanlıqla daxil olmaq imkanı yoxdur və onların yaradılması prosesi çox vaxt apara bilər. Dizaynın 100%-ni əhatə edən test paketinin yaradılması böyük FPGA əsaslı dizaynlar üçün praktiki olaraq mümkün deyil və dizaynın əsas elementlərini sınamaq və əhatə etmək üçün qısa yollardan istifadə edilməlidir. Simulyasiya ilə bağlı digər çətinlik odur ki, o, “real dünya” tətbiqi deyil və asinxron hadisələri, sürətli sistem qarşılıqlı əlaqəsini və ya vaxt pozuntularını tuta bilmir. Nəhayət, simulyasiya prosesi çox yavaş ola bilər və bir çox təkrarlama tələb olunarsa, simulyasiya tez bir zamanda inkişaf prosesinin ən çox vaxt aparan və çox vaxt ən bahalı hissəsinə çevrilir.

Alternativ olaraq (və ya bəlkə də daha yaxşı ifadə edilmiş, simulyasiyaya əlavə olaraq) FPGA dizaynerləri cihaz daxilində əsas siqnalları müşahidə etmək və idarə etmək üçün FPGA dizaynına sazlama aparatını əlavə edə biləcəklərini tapdılar. Bu üsullar əvvəlcə ad-hoc yanaşmalar kimi inkişaf etdirildi, lakin tədricən standart hardware debug strategiyasına çevrildi. Dövrədaxili sazlama imkanlarının bu istifadəsi əhəmiyyətli üstünlüklər təklif edirtagFPGA əsaslı dizaynlar üçün es və növbəti bölmə üç ən ümumi strategiyanı və onların müxtəlif üstünlüklərini araşdıracaq.tages və disadvantages.

FPGA-lar üçün Ümumi Circuit Debug yanaşmaları
FPGA-larda dövrədaxili sazlama imkanlarını həyata keçirmək üçün ən ümumi üsullar ya quraşdırılmış məntiq analizatorundan, xarici sınaq avadanlığından və ya FPGA strukturuna daxil edilmiş xüsusi siqnal zondu aparatından istifadə edir. Daxil edilmiş məntiq analizatoru adətən FPGA parça istifadə edərək həyata keçirilir və dizayna daxil edilir. JTAG port analizatora daxil olmaq üçün istifadə olunur və alınan məlumatlar PC-də göstərilə bilər. Xarici sınaq avadanlığından istifadə edildikdə, sınaqdan keçirilən FPGA dizaynı dəyişdirilir ki, seçilmiş daxili FPGA siqnalları çıxış pinlərinə yönləndirilir. Bu sancaqlar daha sonra xarici sınaq avadanlığı vasitəsilə müşahidə edilə bilər. Xüsusi siqnal zondu aparatı istifadə edildikdə, daxili siqnalların geniş seçimi real vaxt rejimində oxuna bilər. Bəzi zond tətbiqləri hətta sazlama imkanlarını daha da gücləndirən qeydlərə və ya yaddaş yerlərinə yazmaq üçün istifadə edilə bilər. Advana daha ətraflı baxaqtages və disadvantagBu texnikaların hər birinin es və sonra keçmişə baxınampBu müxtəlif yanaşmaların ümumi sazlama vaxtına necə təsir edə biləcəyini görmək üçün dizayn edin.

Circuit FPGA Debug-Daxil edilmiş Məntiq Analizatoru
Quraşdırılmış məntiq analizatorunun konsepsiyası FPGA-ların ilk dəfə istifadə edildiyi zaman dizaynerlərin həyata keçirdikləri ad-hoc dövrədə sazlama imkanlarının birbaşa nəticəsi idi. Daxili məntiq analizatorları yeni imkanlar əlavə etdi və dizaynerin öz analizatorunu inkişaf etdirməsi tələbini aradan qaldırdı. Əksər FPGA-lar bu imkanları təklif edir və üçüncü tərəflər standart analizatorlar təklif edirlər (Synopsys-dən Identify®, məşhur keçmişlərdən biridir.ample) məhsuldarlığı daha da artırmaq üçün daha yüksək səviyyəli alətlərlə asanlıqla interfeys edə bilər.

Məntiq analizatoru funksionallığı Şəkil 2-də göstərildiyi kimi FPGA materialı və daxili yaddaş bloklarından iz buferləri kimi istifadə etməklə dizayna daxil edilir. Tətikləmə resursları da yaradılır ki, mürəkkəb siqnal qarşılıqlı əlaqəsi asanlıqla seçilsin və tutulsun. Nəzarət və məlumat ötürülməsi üçün analizatora giriş adətən standart J vasitəsilə həyata keçirilirTAG interfeys tələblərini asanlaşdırmaq üçün port. Tutulan məlumatlar ümumi istifadə edərək PC-də göstərilə bilər viewproqram təminatıdır və adətən məntiq simulyatorunun dalğa forması çıxışını əks etdirir viewing stil.

AdvantagBu yanaşmanın əsas cəhətləri ondan ibarətdir ki, heç bir əlavə FPGA I/O pinləri istifadə edilmir, sadəcə olaraq standart JTAG siqnallar. Daxili məntiq analizatorunun IP nüvələri adətən nisbətən ucuzdur və bəzi hallarda mövcud FPGA sintezi və ya simulyasiya alətləri üçün seçim ola bilər. Bəzi hallarda, daxili məntiq analizatoru, daha rahat olarsa, istifadə olunmamış I/O-larda əlavə çıxışlar təmin edə bilər. Dezavantajlardan biritagBu yanaşmanın əsas cəhəti böyük miqdarda FPGA resursunun tələb olunmasıdır. Xüsusilə, iz buferləri istifadə edilərsə, bu, mövcud blok yaddaşlarının sayını azaldacaqdır. Əgər geniş bufer lazımdırsa, bu, həm də yaddaşın dərinliyinə qarşı bir əvəz olacaq (çünki daha geniş yaddaşın istifadəsi daha dayaz yaddaş dərinliyi ilə nəticələnir) - böyük çatışmazlıqtage daha kiçik cihazlardan istifadə edərkən. Ola bilsin ki, bu texnikanın ən böyük çatışmazlığı ondan ibarətdir ki, zondların yerləşdirilməsi üçün hər dəfə düzəliş edildikdə, dizaynı yenidən tərtib etmək və yenidən proqramlaşdırmaq lazımdır. Böyük bir cihazdan istifadə edərkən bu proses xeyli vaxt apara bilər. Siqnal zondlarının dizaynda yerləşdirilmə üsuluna görə siqnal vaxtı əlaqələrini əlaqələndirmək çətin ola bilər. Bundan əlavə, siqnal zondları arasındakı gecikmələr ardıcıl deyil və buna görə də vaxt münasibətlərini müqayisə etmək çətindir. Bu, asinxron siqnalları və ya müxtəlif zaman sahələrindən gələn siqnalları müqayisə edərkən xüsusi çətinlikdir.

In-Circuit FPGA Debug – Xarici Test Avadanlığı
Xarici test avadanlığı ilə birlikdə dövrədaxili sazlama kodunun istifadəsi, sistemin sınaqdan keçirilməsi üçün artıq xarici məntiq analizatoru mövcud olduqda təbii bir inkişaf idi. Şəkil 3-də göstərildiyi kimi daxili test siqnallarını müəyyən etmək və seçmək və onları FPGA I/O-lara tətbiq etmək üçün bəzi sadə sazlama kodu yaratmaqla analizatorların qabaqcıl imkanlarından (məsələn, böyük iz buferləri, mürəkkəb tetikleme ardıcıllığı və çoxlu) istifadə etmək mümkün oldu. viewing variantları) sadə, lakin güclü debug mühitləri yaratmaq üçün. Qabaqcıl tetikleme variantları üçün daha mürəkkəb dövrədaxili imkanlar lazım olan çıxışların sayını minimuma endirə bilər. məsələnampXarici sancaqlar tələb olunarsa, geniş avtobusda xüsusi ünvanların seçilməsi qadağan ola bilər.
Daxili FPGA məntiqindən istifadə I/O tələblərini kəskin şəkildə azaldır və hətta daha mürəkkəb problemlərin aradan qaldırılması üçün xüsusi ünvan nümunələri (bəlkə də zəng və qayıtma ardıcıllığı) axtara bilər. Ümumi istifadəçi interfeysi mövcuddursa, bu, öyrənmə əyrisini sadələşdirə və məhsuldarlığı artıra bilər.

Advantagbu yanaşmanın əsas cəhəti ondan ibarətdir ki, o, xarici sınaq avadanlığının dəyərindən istifadə edir və buna görə də əlavə alət dəyəri yoxdur. Bəzi debug sxemi IP nüvələri avadanlıq istehsalçılarından və ya FPGA istehsalçılarından əldə edilə bilər və çox aşağı qiymətə və ya hətta pulsuz ola bilər. Siqnal seçmə məntiqini həyata keçirmək üçün tələb olunan FPGA resurslarının miqdarı çox kiçikdir və izləmə funksiyası xarici məntiq analizatorundan istifadə olunduğu üçün blok yaddaşına ehtiyac yoxdur. Seçim məntiqi ucuz olduğundan, geniş tetiklemeli çoxlu sayda kanal da dəstəklənə bilər. Məntiq analizatoru həm Vaxt rejimində, həm də bəzi vaxt məsələlərini təcrid etməyə kömək edən Dövlət rejimində işləyə bilər.
The deadvantagBu yanaşmanın es, əgər layihəyə artıq ayrılmayıbsa, məntiq analizatorunun alınması ehtiyacını əhatə edə bilər. Bu dezavantajtage bir çox hallarda bu yanaşmadan çəkindirmək üçün kifayət ola bilər. Bununla belə, qeyd edək ki, ekran üçün PC və ya planşetdən istifadə edən bəzi aşağı qiymətli məntiq analizatoru variantları əlçatan olur və bu seçimi sadə sazlama tələbləri üçün daha sərfəli edir.
İstehlak olunan FPGA pinlərinin sayı başqa bir dezavantaj ola bilərtage və geniş avtobuslara riayət etmək lazımdırsa, lövhənin yerləşdirilməsi üçün əhəmiyyətli planlaşdırma və debug birləşdiricilərinin əlavə edilməsi lazımdır. Bu tələbi dizayn mərhələsində erkən proqnozlaşdırmaq çox vaxt çətindir və başqa bir arzuolunmaz mürəkkəblik. Daxili məntiq analizatoru yanaşmasına bənzər şəkildə, xarici test strategiyası hər bir yeni təcrübə lazım olduqda dizaynın yenidən tərtib edilməsini və yenidən proqramlaşdırılmasını tələb edir.

Ümumi çatışmazlıqtagBu iki texnikanın es – çipdə olan resurslardan istifadə (bu da dizaynın vaxt göstəricisinə təsir edə bilər və əlavə sazlama tələbləri yarada bilər) dizaynı yenidən tərtib etmək və yenidən proqramlaşdırmaq ehtiyacı (bu, sazlama cədvəlinə saatlar və ya hətta günlər əlavə edə bilər) ehtimal olunan sınaq ssenarilərini müəyyən etmək üçün tələb olunan qabaqcadan planlaşdırma və əlavə çip giriş/çıxış resurslarından istifadə etmədən geri çəkilmə yanaşması yaratdı. Cavablardan biri bəzi cihazlarda FPGA toxumasına xüsusi debug məntiqinin əlavə edilməsi idi. Nəticə, aparat zondlarından istifadə edərək dövrədə sazlama oldu.

In-Circuit FPGA Debug – Hardware Probes
Aparat zondlarının istifadəsi FPGA-lar üçün dövrədaxili sazlama üsullarını kəskin şəkildə asanlaşdırır. SmartFusion2®SoC FPGA və IGLOO®2 FPGA cihazlarında Live Probe funksiyası kimi həyata keçirilən bu texnika istənilən məntiq elementi registr bitinin çıxışını müşahidə etmək üçün FPGA toxumasına xüsusi zond xətləri əlavə edir. Şəkil 4-də blok diaqramda göstərildiyi kimi, aparat zondları iki zond kanalında A və B mövcuddur.

Seçilmiş registr çıxışları (zond nöqtələri), şəklin altındakı mənbə kimi, iki zond kanalının üstündən yönləndirilir və seçilərsə, A və ya B kanalına tətbiq oluna bilər. Bu real vaxt kanal siqnalları daha sonra cihazdakı xüsusi zond A və B zondlarına göndərilə bilər. Zond A və Zond B siqnalları həmçinin daxili məntiq analizatoruna daxil ola bilər.

Nəzərə alın ki, zond sancaqlarının vaxt xarakteristikası müntəzəmdir və bir zond nöqtəsindən digərinə cüzi bir sapmaya malikdir, bu da real vaxt siqnallarının vaxt xüsusiyyətlərini müqayisə etməyi xeyli asanlaşdırır. Məlumat 100 MHz-ə qədər çəkilə bilər ki, bu da hədəf dizaynların əksəriyyətinə uyğundur.
Bəlkə də ən əsası, zond nöqtələrinin yerləri həyata keçirilən dizaynın bir hissəsi kimi seçilmədiyi üçün (dizayn FPGA-da işləyərkən onlar xüsusi avadanlıq vasitəsilə seçilir) sadəcə seçim məlumatlarını cihaza göndərməklə tez dəyişdirilə bilər. Dizaynın yenidən tərtib edilməsinə və yenidən proqramlaşdırılmasına ehtiyac yoxdur.
Live Probe qabiliyyətinin istifadəsini daha da sadələşdirmək üçün əlaqəli debug proqram aləti avtomatik olaraq yaradılan debug vasitəsilə bütün zond siqnal yerlərinə çıxış əldə edir. file. Şəkil 5-də göstərildiyi kimi, siqnal adını siqnal siyahısından seçmək və istədiyiniz kanala tətbiq etmək olar. Bu, hətta dizayn işləyərkən edilə bilər ki, dizayn daxilində yoxlama fəaliyyəti qüsursuz və çox səmərəli olsun.

Bir çox hallarda, Live Probe kimi aparat zondu qabiliyyəti əvvəllər təsvir edilmiş daxili məntiq analizatoru və xarici test üsulları ilə birlikdə istifadə edilə bilər.

Şəkil 6-da göstərildiyi kimi, Live Probe-nin siqnalları "hərəkətdə" seçmək qabiliyyəti dizaynı yenidən tərtib etməyə ehtiyac olmadan müşahidə altında olan siqnalları tez və asanlıqla dəyişməyə imkan verir. Xarici məntiq analizatoru və ya əhatə dairəsi xüsusi zond çıxış sancaqlarında şəklin yuxarı sağ hissəsində göstərildiyi kimi zondlanmış siqnalları asanlıqla müşahidə edə bilər. Alternativ olaraq (və ya bəlkə də əlavə olaraq) daxili məntiq analizatoru (şəkildə göstərilən ILA Identify bloku) zond sancaqlarını müşahidə etmək üçün istifadə edilə bilər. Zond siqnalları ILA tərəfindən tutula və dalğa forması pəncərəsində müşahidə oluna bilər. Zond yerləri hədəf dizaynı yenidən tərtib etməyə ehtiyac olmadan dəyişdirilə bilər.
Qeyd edək ki, tetikleme və izləmə üçün əlavə imkanlar zond funksionallığını artırmaq üçün istifadə edilə bilər ki, bu da hətta mürəkkəb dizayn problemlərini aşkar etməyi asanlaşdırır.

Əlavə hardware debug imkanları SmartFusion2 SoC FPGA və IGLOO2 FPGA cihazlarında da mövcuddur. Active Probe adlanan bu imkanlardan biri dinamik və asinxron olaraq istənilən məntiq elementi registr bitini oxuya və ya yaza bilər. Yazılı dəyər bir saat dövrü üçün davam edir, beləliklə normal əməliyyat davam edə bilər və bu, onu çox qiymətli sazlama alətinə çevirir. Aktiv Zond daxili siqnalın sürətli müşahidəsi (bəlkə də onun aktiv olub olmadığını yoxlamaq və ya sıfırlama siqnalı kimi arzuolunan vəziyyətdə olmasını yoxlamaq üçün) və ya zond nöqtəsinə yazmaqla məntiq funksiyasını tez yoxlamaq ehtiyacı olduqda xüsusi maraq doğurur.
(bəlkə də idarəetmə axını problemini təcrid etmək üçün giriş dəyərini cəld təyin etməklə dövlət maşını keçidinə başlamaq üçün).

Microsemi tərəfindən təmin edilən başqa bir sazlama qabiliyyəti Memory Debugdur. Bu xüsusiyyət dizaynerə seçilmiş FPGA parça SRAM blokunu dinamik və asinxron oxumağa və ya yazmağa imkan verir. Sazlama Alətinin ekran görüntüsündə göstərildiyi kimi (Şəkil 7), Yaddaş Blokları nişanı seçildikdə istifadəçi oxumaq üçün istədiyi yaddaşı seçə, yaddaşın anlıq şəklini çəkə, yaddaş dəyərlərini dəyişdirə və sonra dəyərləri yenidən cihaza yaza bilər. Bu, hesablama yönümlü skretch-pad və ya hətta quraşdırılmış CPU tərəfindən icra edilən kod üçün rabitə portlarında istifadə olunan məlumat buferlərinin yoxlanılması və ya qurulması üçün xüsusilə faydalı ola bilər. Yaddaşları belə tez müşahidə etmək və idarə etmək mümkün olduqda, verilənlərdən asılı olan mürəkkəb xətaların aradan qaldırılması əhəmiyyətli dərəcədə daha tez və asandır.

Dizayn düzəldildikdən sonra həssas məlumatları qorumaq üçün hardware debug imkanlarını söndürmək məqsədəuyğun ola bilər. Təcavüzkar eyni imkanlardan kritik məlumatları oxumaq və ya sistemin həssas hissələrinə asanlıqla daxil olmaq imkanı verən sistem parametrlərini dəyişmək üçün istifadə edə bilər. Microsemi, sazlama tamamlandıqdan sonra dizaynerə cihazın təhlükəsizliyini təmin etməyə imkan verən funksiyalar əlavə etdi. məsələnampMümkün hücum vasitəsi kimi funksiyanı tamamilə söndürmək üçün Live Probe və Active Probe-a giriş kilidlənə bilər (hətta bu, tədqiqat məlumatlarını dolayı yolla sınamaq və müşahidə etmək üçün istifadə edilə bilən tədarük cərəyanında hər hansı nümunələr yaradan zond fəaliyyətinin mümkünlüyünü aradan qaldırır). Alternativ olaraq, dizaynın seçilmiş hissələrinə giriş yalnız həmin bölmələrə girişin qarşısını almaq üçün bağlana bilər. Bu, dizaynın yalnız bir hissəsinin təhlükəsiz olması lazım olduqda, dizaynın qalan hissəsini hələ də sahədə sınaq və ya səhv təhlili üçün əlçatan etmək üçün əlverişli ola bilər.

In-Circuit Debug Müqayisə Diaqramı
İndi ətraflı yenidənview Şəkil 8-də göstərildiyi kimi üç əsas dövrədaxili aparat diskussiya üsulları təsvir edilmişdir, müxtəlif üstünlükləri təfərrüatlandıran xülasə qrafiki yaradılmışdır.tages və disadvantaghər bir metodun es. Bəzi texnikaların (Live Probe və Internal Logic Analyzer (ILA), Synopsys Identify kimi) birlikdə istifadə oluna biləcəyini xatırlayaraqample), biz hər bir texnikanın əsas güclü və zəif tərəflərini görə bilərik. Dövrədaxili aparat tənzimləmə imkanlarının kolleksiyası (Live Probe, Active Probe və Memory Debug—birlikdə SmartDebug adlanır) mövcud ümumi zondların sayına (qırmızı dairə) gəldikdə digər üsullarla müqayisədə ən zəifdir və tutma sürəti nəzərə alındıqda (daha sürətli xarici sınaq avadanlığı) ən yaxşıdan (sarı dairə) zəifdir.
Synopsys Identify kimi ILA əsaslı üsullar digər üsullarla müqayisədə və FPGA resurs tələbləri nəzərə alındıqda ən zəifdir. Xarici sınaq avadanlığına əsaslanan üsullar bir sıra mülahizələrə görə ən zəifdir, dəyəri, dizayn vaxtına təsiri və zond hərəkəti yükü (dizaynın yenidən tərtib edilməsi zərurəti ilə əlaqədar) ən ağırdır. Ola bilsin ki, optimal həll SmartDebug və digər üsullardan birinin birləşməsidir ki, SmartDebug-un kanalların sayının zəifliyi və zond nöqtəsinin hərəkəti dezavantajı azaldıla bilər.tagdigər texnikaların sayı da azalıb.

Siqnal təsnifatları
Ən çox yayılmış siqnal növləri arasında faydalı fərq qoyula bilər və bu, sazlama yanaşmasını planlaşdırarkən kömək edə bilər. məsələnampSistemin yenidən qurulması, blokun sıfırlanması və ya işə salınma registrləri kimi sistemin işə salınması zamanı dəyişməyən siqnallar statik siqnallar kimi təsnif edilə bilər. Bu tip siqnallar, uzun təkrar tərtib dövrünə ehtiyac duymadan siqnalı asanlıqla müşahidə edə və idarə edə bilən qurğu vasitəsilə ən səmərəli şəkildə əldə edilir. Active Probe statik siqnalları aradan qaldırmaq üçün əla vasitədir. Eynilə, daha tez-tez dəyişən, lakin çox vaxt hələ də statik olan siqnallar psevdostatik kimi təsnif edilə bilər və Active Probe istifadə edərək ən effektiv şəkildə sazlanır. Tez-tez dəyişən siqnallar, məsələn, saat siqnalları, dinamik olaraq təsnif edilə bilər və Active Probe vasitəsilə asanlıqla əldə edilə bilməz. Live Probe bu siqnalları müşahidə etmək üçün daha yaxşı seçimdir.

Sadə Sazlama İstifadəsi Case

İndi biz müxtəlif dövrədaxili sazlama variantlarını daha yaxşı başa düşdük, gəlin sadə dizayn nümunəsinə baxaq.ampBu texnikaların necə yerinə yetirildiyini görmək. Şəkil 9, SmartFusion2 SoC FPGA cihazında sadə FPGA dizaynını göstərir. Mikronəzarətçi Alt Sistemi (MSS) CoreSF2Reset Soft IP bloku ilə sıfırlanır. Bu bloka daxil olan girişlər Power On Sıfırlama, İstifadəçi Parça Sıfırlama və Xarici Sıfırlamadır. Çıxışlar İstifadəçi Parçasına sıfırlama, MSS sıfırlaması və M3 sıfırlamasıdır. Səhv əlamətləri ondan ibarətdir ki, cihaz POR vəziyyətindən uğurla çıxsa da, I/O-larda heç bir fəaliyyət yoxdur. Bu xətanın aradan qaldırılması üçün üç müxtəlif variant da şəkildə göstərilmişdir: Mavi qutu (ETE etiketli) Xarici Test Avadanlığı metodu üçündür; yaşıl qutu (ILA etiketli) Daxili Məntiq Analizatoru metodu üçündür; və narıncı qutu (AP etiketli) Active Probe metodu üçündür. Biz güman edəcəyik ki, xətanın potensial əsas səbəbləri CoreSF2Reset Soft IP blokuna düzgün olmayan şəkildə təsdiq edilmiş sıfırlama girişləridir.

İndi əvvəllər təsvir edilmiş dövrədaxili üsullardan üçü üçün sazlama prosesinə baxaq.

Xarici Test Avadanlığı
Bu metoddan istifadə edərək, sınaq avadanlığının mövcud olduğu və daha yüksək prioritet layihə tərəfindən istifadə edilmədiyi güman edilir. Bundan əlavə, bəzi FPGA I/O-ların mövcud olması və sınaq avadanlığına asanlıqla qoşula bilməsi üçün əvvəlcədən planlaşdırmaq vacibdir. Keçmiş üçün PCB-də başlığın olmasıample, çox faydalı olardı və 'ehtimal edilən şübhəli' və ya zondlama zamanı sancaqların potensial qısaldılmasını müəyyən etməyə və ona qoşulmağa sərf olunan vaxtı minimuma endirərdi. Araşdırmaq istədiyimiz siqnalları seçmək üçün dizayn yenidən tərtib edilməlidir. Ümid edirik ki, biz “soğanı soymayacağıq” və əlavə araşdırma üçün əlavə siqnallar seçməliyik, çünki çox vaxt ilkin araşdırmamız daha çox suallarla nəticələnir. İstənilən halda, yenidən tərtib və yenidən proqramlaşdırma prosesi xeyli vaxt apara bilər və bu, vaxt pozuntuları ilə nəticələnərsə, yenidən dizayn tələb olunur (biz hamımız bilirik ki, vaxtın bağlanması məsələlərini həll etməyə çalışmaq nə qədər əsəbi ola bilər, xüsusən də dizayn səhvini tapmaq üçün dizayn dəyişiklikləri edərkən - bütün proses dəqiqələrdən saatlara qədər davam edə bilər)! Onu da xatırlamaq lazımdır ki, dizaynda pulsuz istifadəçi giriş/çıxışları yoxdursa, bu metod həyata keçirilə bilməz. Üstəlik, bu üsul dizayna struktur olaraq müdaxilə edir və vaxtla bağlı səhvlər iterasiyalar arasında yoxa çıxa və ya yenidən görünə bilər.

Daxili məntiq analizatoru
Bu metoddan istifadə edərək, ILA parça resurslarından istifadə edərək dizayna daxil edilməli və sonra yenidən tərtib edilməlidir. Nəzərə alın ki, əgər ILA artıq yaradılıbsa, araşdırmaq istədiyimiz siqnallar cihazlaşdırılmamış ola bilər ki, bu da yenidən tərtib etməyi tələb edir. Bu proses orijinal dizaynın dəyişdirilməsi və vaxt məhdudiyyətlərinin pozulması riskini daşıyır. Zamanlama təmin edilərsə, dizayn yenidən proqramlaşdırılmalı və yenidən işə salınmalıdır. Yenidən tərtib etmə vaxtları uzun olarsa və çoxsaylı keçidlər tələb olunarsa, bütün bu proses bir neçə dəqiqə və ya hətta saat çəkə bilər. Bu yanaşma struktur olaraq müdaxilə edir və yuxarıda göstərilən metoddan istifadə edərkən təsvir olunanlara bənzər problemlərə səbəb ola bilər.

Aktiv Probe
Bu metoddan istifadə edərək, Aktiv Zond müxtəlif sıfırlama siqnallarının mənbəyinə yönəldilə bilər, bunların hamısı registr çıxışlarından qaynaqlanır (hər hansı yaxşı rəqəmsal dizayn praktikasında olduğu kimi). Siqnallar aşağıda Şəkil 10-da göstərilən Active Probe menyusundan bir-bir seçilir. Seçilmiş siqnal dəyərləri oxuna bilər və Active Probe məlumat pəncərəsində göstərilir. Hər hansı bir yanlış iddia asanlıqla müəyyən edilir. Bu test cihazı yenidən tərtib etməyə və yenidən proqramlaşdırmaya ehtiyac olmadan dərhal edilə bilər və struktur və ya prosedur cəhətdən müdaxilə etmir. Bütün proses cəmi bir neçə saniyə çəkir. Bu üsul həmçinin digər iki metodun icazə verməyəcəyi idarəolunma (dəyərləri asinxron olaraq dəyişdirmək) yarada bilər. Bu xüsusi example, registrdən qaynaqlanan sıfırlama siqnalı asanlıqla yoxlanıla və aktiv vəziyyətdə saxlanıla bilər.

Sıfırlama siqnalının müvəqqəti dəyişdirilməsi, istirahət siqnallarını yaradan reyestri asinxron manipulyasiya etməklə əldə edilə bilər.

Daha Kompleks Sazlama İstifadəsi Case
Yuxarıdakı dizayn çox sadə idi və təsvir olunan dizayn üsullarından istifadəyə giriş kimi faydalıdır, lakin daha mürəkkəb keçmişdir.ample daha illüstrativ ola bilər. Çox vaxt maraq siqnalı bizim sadə keçmişimizdə olduğu kimi statik bir siqnal deyilample lakin dinamikdir. Ümumi dinamik siqnal aralıq saatdır, ola bilsin ki, serial interfeys üçün əl sıxma vaxtı təyin etmək üçün istifadə olunur. Şəkil 11 istifadəçi Soft IP nüvəsi ilə belə bir dizaynı göstərir, bu halda sistem APB avtobusuna qoşulmuş xüsusi serial interfeysi. Səhvlərin əlamətləri ondan ibarətdir ki, istifadəçilərin xüsusi seriya interfeysində heç bir fəaliyyət yoxdur və APB avtobus ustası serial interfeysinə daxil olmaq üçün əməliyyat verdikdə, yanlış əl sıxışmasını göstərən istisna vəziyyətinə keçir. Bu şərtlər səhv sıfırlama siqnalı kimi statik səbəbi istisna edir, çünki tranzaksiya vəziyyəti maşını gözlənilən sürətlə işləmir və beləliklə, istisnaya səbəb olur. Əsas səbəbin istifadəçi IP nüvəsindəki saat tezliyi generatoru olduğu düşünülür.

Əgər o, düzgün tezlikdə işləmirsə, təsvir olunan xətalarla nəticələnəcək.

Bu vəziyyətdə Active Probe yanaşmasını Live Probe ilə əvəz etmək daha yaxşı strategiyadır. Bu, yuxarıdakı şəkildə J.-dən istifadə edərək narıncı rəngli LP qutusu ilə təsvir edilmişdirTAG zond mənbəyi seçimi üçün siqnal.

Xarici Test Avadanlığı
Bu halda, metodologiya əvvəllər təsvir edilmiş sadə keçmişə çox bənzəyirample. İstifadəçinin saat siqnalı sınaq nöqtəsinə gətirilir (ümid edirəm ki, başlıqda) və vaxt aparan yenidən tərtib etmək lazımdır. İstinad siqnalını, bəlkə də müqayisə siqnalı kimi istifadəçilərin IP-ni saatlandırmaq üçün istifadə olunan sistem saatını çıxarmaq da faydalı ola bilər. Yenidən tərtib etmə və yenidən proqramlaşdırma ehtiyacına məruz qalacağıq ki, bütün proses xeyli vaxt apara bilsin.

Daxili məntiq analizatoru
Bu hal sadə keçmişə çox bənzəyirample. ILA daxil edilməli və ya istədiyiniz siqnal müəyyən edilməli və yenidən tərtib və yenidən proqramlaşdırma dövrü yerinə yetirilməlidir. Bütün əvvəllər təsvir edilmiş problemlər hələ də əhəmiyyətli bir debug dövrü vaxtı ilə nəticələnir. Bununla belə, əlavə bir mürəkkəblik var. ILA-nı idarə edən saat sinxron olmalıdır və istifadəçi Soft IP nüvəsindən müşahidə olunan saata nisbətən ideal olaraq daha sürətli olmalıdır. Bu saatlar asinxrondursa və ya düzgün vaxt əlaqələri yoxdursa, məlumatların tutulması gözlənilməz olacaq və sazlama prosesi üçün mümkün qarışıqlıq mənbəyi olacaqdır.
Nəzərə alın ki, əgər istifadəçi Soft IP saatı çipdə yaradılmayıbsa (bəlkə də o, seriya interfeysindən bərpa olunub) dizayner əlavə resurslardan istifadə edərək daha sürətli ILA saatı yaratmaq üçün saat modulu əlavə etməli və ola bilsin ki, vaxt pozuntusu yarada bilər.

Canlı Prob
Bu üsuldan istifadə edərək, Live Probe xətanın əsas səbəbini axtarmaq üçün istifadəçi saatının mənbəyinə və registrdən istənilən digər saat mənbəyinə tez bir zamanda işarələnə bilər. Canlı Zond seçilmiş siqnal çıxışlarını real vaxt rejimində göstərəcək və siqnallar arasında istənilən vaxt əlaqəsini müəyyən etmək daha asandır. Bütün proses cəmi bir neçə saniyə çəkir.

Serial İnterfeyslər üçün Digər Sazlama Xüsusiyyətləri
Qeyd etmək lazımdır ki, SmartFusion2 SoC FPGA və IGLOO2 FPGA cihazlarında bir çox əlavə sazlama imkanları var ki, onlar əvvəlki versiyada olduğu kimi serial interfeyslərdə istifadə edilə bilər.ampsəhvlərin daha da mürəkkəb olduğu dizayn. SERDES Debug, məsələnample, xüsusi yüksək sürətli serial interfeysləri üçün xüsusi debug imkanları təmin edir. SERDES Debug xüsusiyyətlərindən bəzilərinə konfiqurasiya dəyişiklikləri etmək üçün tam dizayn axınından istifadənin qarşısını almaq üçün registr səviyyəsində yenidən konfiqurasiya ilə çoxsaylı SERDES test konfiqurasiyaları üçün PMA test dəstəyi (PRBS nümunəsinin yaradılması və geri dönmə testi kimi) dəstəyi və konfiqurasiya edilmiş protokolları, SERDES konfiqurasiya registrlərini və Lane konfiqurasiya registrlərini göstərən mətn hesabatları daxildir. Bu xüsusiyyətlər SERDES-in debugunu çox asanlaşdırır və mürəkkəb sxemlərin sazlanmasını daha da sürətləndirmək üçün Live Probe və Active Probe ilə birlikdə istifadə edilə bilər.
Daha əvvəl təsvir edilmiş Yaddaş Debug aləti həmçinin SERDES Debug ilə birlikdə testi sürətləndirmək üçün istifadə edilə bilər. Yaddaş buferləri Memory Debug ilə tez və asanlıqla yoxlanıla və dəyişdirilə bildiyindən, tez bir zamanda “test paketləri” yaratmaq və geri dönmə və ya sistemlərarası rabitə nəticələrini müşahidə etmək mümkündür. Dizayner bu imkanlardan istifadə edə bilər və beləliklə, əlavə FPGA parçasını istehlak edən və çip vaxtına təsir göstərə bilən ixtisaslaşdırılmış “test qoşqularına” ehtiyacı minimuma endirə bilər.

Nəticə
Bu yazıda FPGA və SoC FPGA-lar üçün dövrədaxili debugun həyata keçirilməsi üçün bir neçə fərqli yanaşma ətraflı təsvir edilmişdir - İnteqrasiya edilmiş Məntiq Analizatorunun istifadəsi, xarici sınaq avadanlığının istifadəsi və FPGA quruluşuna inteqrasiya olunmuş xüsusi zond sxemlərinin istifadəsi. Microsemi tərəfindən SmartFusion2 SoC FPGA və IGLOO2 FPGA cihazlarında təklif olunan Active Probe və Live Probe kimi ixtisaslaşmış və xüsusi zond sxemlərinin əlavə edilməsinin sazlama prosesini əhəmiyyətli dərəcədə sürətləndirdiyi və asanlaşdırdığı göstərildi. Daxili siqnalların seçimini tez bir zamanda dəyişdirmək qabiliyyəti (çox vaxt aparan yenidən tərtib və yenidən proqramlaşdırma dövrünü yerinə yetirməyə ehtiyac olmadan) və daxili siqnalları araşdırmaq qabiliyyəti (FPGA materialından istifadə etmədən və potensial vaxt pozuntularını təqdim etmədən) böyük üstünlüklər göstərildi.tagFPGA dizaynlarını sazlayarkən. Bundan əlavə, daha da əhatəli sazlama qabiliyyətini təmin etmək üçün birlikdə işləyə bilən çoxsaylı metodologiyaların istifadəsi təsvir edilmişdir. Nəhayət, iki keçmişample debug istifadə halları təsvir edilən üsullar arasında uzlaşmaları göstərmək üçün verilmişdir.

Daha çox öyrənmək üçün

1. IGLOO2 FPGA
2. SmartFusion2 SoC FPGA

Microsemi Corporation (Nasdaq: MSCC) rabitə, müdafiə və təhlükəsizlik, aerokosmik və sənaye bazarları üçün yarımkeçirici və sistem həllərinin hərtərəfli portfelini təklif edir. Məhsullara yüksək performanslı və radiasiya ilə bərkidilmiş analoq qarışıq siqnallı inteqral sxemlər, FPGA-lar, SoC-lər və ASIC-lər daxildir; enerji idarəetmə məhsulları; vaxt və sinxronizasiya cihazları və dəqiq vaxt həlləri, zaman üçün dünya standartını təyin etmək; səs emal cihazları; RF həlləri; diskret komponentlər; təhlükəsizlik texnologiyaları və genişlənə bilən anti-tamper məhsulları; Power-over-Ethernet IC və midspans; eləcə də fərdi dizayn imkanları və xidmətləri. Microsemi-nin baş ofisi Kaliforniyanın Aliso Viejo şəhərində yerləşir və dünya üzrə təxminən 3,400 işçisi var. Ətraflı məlumat əldə edin www.microsemi.com.

© 2014 Microsemi Corporation. Bütün hüquqlar qorunur. Microsemi və Microsemi loqosu Microsemi Korporasiyasının ticarət nişanlarıdır. Bütün digər ticarət nişanları və xidmət nişanları müvafiq sahiblərinin mülkiyyətidir.

Microsemi Korporativ Qərargahı

• bir Enterprise, Aliso Viejo CA 92656 ABŞ
• İçində ABŞ: +1 800-713-4113
• Çöldə ABŞ: +1 949-380-6100
• Satış: +1 949-380-6136
• Faks: +1 949-215-4996
• E-poçt: sales.support@microsemi.com

Tez-tez verilən suallar

• S: Cihazın maksimum məlumat tutma tezliyi nədir?
  A: Cihaz əksər hədəf dizaynları üçün uyğun olan 100MHz-ə qədər məlumat ələ keçirməyi dəstəkləyir.
• S: Sazlama üçün zond sxemlərindən istifadə edərkən dizaynı yenidən tərtib etməliyəmmi?
  Cavab: Xeyr, zond nöqtələrinin yerləri dizaynın yenidən tərtib edilməsinə və ya yenidən proqramlaşdırılmasına ehtiyac olmadan tez dəyişdirilə bilər.

Sənədlər / Resurslar

Microsemi In-Circuit FPGA Debug [pdf] Təlimatlar In-Circuit FPGA Debug, FPGA Debug, Debug

İstinadlar

• İstifadəçi təlimatı