Microsemi In-Circuit FPGA Debug

Інфармацыя аб прадукце

Тэхнічныя характарыстыкі

• Тып прылады: Microsemi SmartFusion2 SoC FPGA
• Дата выхаду: май 2014 г
• Магчымасці адладкі: унутрысхемная адладка FPGA, убудаваны лагічны аналізатар
• Максімальная частата збору дадзеных: да 100 МГц

Анатацыя
FPGA - гэта магутныя элементы канструкцыі ўбудаваных сістэм са шматлікімі дызайнерскімі перавагаміtages, але гэтыя прылады могуць мець складаную канструкцыю са складанымі праблемамі канструкцыі, якія трэба адладжваць. Адсочванне праблем дызайну, такіх як памылкі азначэнняў, праблемы ўзаемадзеяння сістэмы і памылкі сістэмнага часу, можа быць праблемай. Уключэнне магчымасцей унутрысхемнай адладкі ў FPGA можа істотна палепшыць адладку апаратнага забеспячэння і пазбегнуць незлічоных гадзін расчаравання. У гэтым артыкуле апісваецца некалькі розных падыходаў да ўнутрысхемнай адладкі для FPGA, вызначаюцца ключавыя кампрамісы і празample design, арыентаваны на прыладу Microsemi SmartFusion®2 SoC FPGA, пакажа, як можна выкарыстоўваць новыя магчымасці для паскарэння адладкі і тэставання.

Уводзіны

FPGA з'яўляюцца паўсюднымі і магутнымі элементамі дызайну, і цяпер яны сустракаюцца практычна ў кожнай убудаванай сістэме. З павелічэннем ёмістасці, уключэннем складаных функцыянальных блокаў на чыпе і ўдасканаленых паслядоўных інтэрфейсаў гэтыя прылады таксама могуць мець складаныя канструктыўныя праблемы, якія неабходна адладжваць. Адсочванне такіх праблем, як памылкі функцыянальнага вызначэння (на ўзроўні FPGA або сістэмы), праблемы ўзаемадзеяння функцыянальнай сістэмы, праблемы сінхранізацыі сістэмы і праблемы дакладнасці сігналу паміж мікрасхемамі (напрыклад, шум, перакрыжаваныя перашкоды або адлюстраванне) становяцца значна больш складанымі пры выкарыстанні ўдасканаленых FPGA. Мадэляванне, безумоўна, вельмі дапамагае ў выяўленні многіх праблем дызайну, але многія ўзаемадзеяння ў рэальным свеце не з'явяцца, пакуль дызайн не будзе рэалізаваны ў апаратным забеспячэнні. Для спрашчэння працэсу было распрацавана некалькі розных метадаў адладкі складаных праблем дызайну. Дбайнае разуменне кожнага з гэтых ключавых прыёмаў, у тым ліку розных перадавыхtages і disadvantages, карысна пры разглядзе таго, якая тэхніка або камбінацыя тэхнік падыходзіць для канкрэтнага дызайну.
Былыampканструкцыю FPGA, прызначаную для прылады Microsemi SmartFusion2 SoC FPGA, можна выкарыстоўваць для дэманстрацыі некаторых перад.tages і disadvantages гэтых стандартных метадаў, а таксама найноўшыя магчымасці ўнутрысхемнай адладкі. Гэты паказальны прыкладample пакажа, як гэтыя розныя метады можна выкарыстоўваць для паскарэння ідэнтыфікацыі і ліквідацыі апаратных праблем падчас апаратнай адладкі.

Чаму адладка FPGA з'яўляецца найважнейшым аспектам праектавання і распрацоўкі сістэмы?
FPGA маюць дзве асноўныя мадэлі выкарыстання, якія адрозніваюць іх ад іншых элементаў дызайну. FPGA могуць выкарыстоўвацца ў серыйных прадуктах або ў якасці сродку распрацоўкі для праверкі або прататыпа канцэпцыі вытворчасці. Пры выкарыстанні ў якасці вытворчай машыны FPGA могуць быць значна больш гнуткай мішэнню, чым ASIC або серыйныя машыны на аснове працэсара. Гэта асабліва важна для новага дызайну, які яшчэ не быў рэалізаваны ў апаратным забеспячэнні. Праекты з рознымі архітэктурнымі варыянтамі можна лёгка стварыць і праверыць, каб вызначыць аптымальны дызайн. FPGA з убудаванымі працэсарамі (SoC FPGA) таксама робяць магчымым кампраміс апрацоўкі на аснове працэсара з функцыямі паскарэння на базе FPGA з апаратным забеспячэннем. Гэтыя авансtages можа значна скараціць час, неабходны для праектавання, праверкі, тэсціравання і аналізу няўдач для распрацоўкі новых прадуктаў.
Пры выкарыстанні для стварэння прататыпа дызайну, магчыма, для вытворчасці ASIC, гнуткасць FPGA з'яўляецца ключавой перавагай. Сапраўдная апаратная платформа, нават тая, якая працуе не на поўнай хуткасці, значна палягчае атрыманне падрабязных паказчыкаў прадукцыйнасці сістэмы, дадзеных аналізу прапускной здольнасці і вынікаў пацверджання канцэпцыі архітэктуры. Падтрымка FPGA для ўмацаваных рэалізацый галіновых стандартных шын (напрыклад, PCIe®, Gigabit Ethernet, XAUI, USB, CAN і іншых) спрашчае тэсціраванне, звязанае з гэтымі інтэрфейсамі. Найноўшыя сямействы FPGA з убудаванымі працэсарамі ARM (SoC FPGA) дазваляюць лёгка ствараць прататыпы з убудаванымі працэсарамі. Раней распрацаваны код працэсара можа быць перанесены на прататып, а новы код ствараецца паралельна з распрацоўкай абсталявання.

Такое спалучэнне стандартнага працэсара са стандартнымі інтэрфейснымі шынамі дазваляе выкарыстоўваць шырокую экасістэму даступных бібліятэк кода, драйвераў, функцыянальных API, аперацыйных сістэм рэальнага часу і нават поўных аперацыйных сістэм для значна больш хуткага стварэння працоўнага прататыпа. Акрамя таго, пасля ўмацавання канструкцыі прататып FPGA можа быць выкарыстаны для збору шырокіх набораў тэстаў мадэлявання (як для стымулу, так і для рэакцыі), якія адлюстроўваюць фактычныя даныя сістэмы. Гэтыя наборы даных могуць быць неацэннымі пры стварэнні канчатковага мадэлявання для ASIC або іншай вытворчай рэалізацыі. АвансtagВыкарыстанне FPGA ў якасці прататыпа дызайну можа значна скараціць час на распрацоўку, праверку, тэсціраванне і аналіз няўдач для рэалізацыі канчатковага прадукту.
У абедзвюх гэтых распаўсюджаных мадэлях выкарыстання FPGA гнуткасць FPGA як мэты праектавання з'яўляецца ключавым перавагайtagд. Гэта азначае, што многія змены і ітэрацыі дызайну будуць нормай, і, такім чынам, здольнасць хутка адладжваць памылкі дызайну будзе мець вырашальнае значэнне для забеспячэння як мага большай колькасці варыянтаў дызайну. Без эфектыўнай магчымасці адладкі значная частка перадtagГнуткасць канструкцыі FPGA будзе зніжана з-за неабходнага дадатковага часу адладкі. На шчасце, FPGA могуць таксама забяспечваць дадатковыя апаратныя функцыі, якія значна спрашчаюць адладку ў рэальным часе. Перш чым разглядаць гэтыя магчымасці, давайце спачатку паглядзім на найбольш распаўсюджаныя тыпы праблем, з якімі можа сутыкнуцца канструкцыя FPGA, каб у нас была адпаведная інфармацыя для ацэнкі эфектыўнасці і звязаных кампрамісаў розных інструментаў адладкі.

Агульныя праблемы пры адладцы схем FPGA

Разам з пашыранымі магчымасцямі, якія прыносяць сучасныя FPGA, звязаная з гэтым павышаная складанасць робіць больш складаным стварэнне беспамылковых канструкцый. Фактычна было падлічана, што адладка можа заняць больш за 50% цыкла распрацоўкі ўбудаванай сістэмы. З-за таго, што час выхаду на рынак працягвае скарачаць цыкл распрацоўкі, адладка апаратнага забеспячэння першапачатковай сістэмы адносіцца да задняй думкі - занадта часта мяркуецца, што праверка (сама па сабе вялікі адсотакtage графіка распрацоўкі), будзе выяўляць усе памылкі да першапачатковага запуску сістэмы. Давайце паглядзім толькі на некалькі распаўсюджаных тыпаў сістэмных праблем, каб лепш зразумець праблемы, з якімі сутыкнецца тыповая канструкцыя падчас пачатковай падрыхтоўкі сістэмы.

Памылкі функцыянальнага вызначэння можа быць удвая цяжэй знайсці, паколькі дызайнер няправільна зразумеў канкрэтнае патрабаванне, таму памылку можна не заўважыць, нават калі ўважліва разглядаць дэталі дызайну. Былыampзвычайнай памылкай функцыянальнага вызначэння будзе сітуацыя, калі пераход канечнага аўтамата не заканчваецца ў правільным стане. Памылкі таксама могуць выяўляцца ў сістэмных інтэрфейсах як праблема ўзаемадзеяння. Затрымка інтэрфейсу, напрыкладample, можа быць няправільна ўказана, што прывядзе да нечаканага перапаўнення або недапаўнення буфера.
Яшчэ адной вельмі распаўсюджанай крыніцай памылак у распрацоўцы з'яўляюцца праблемы з часам на сістэмным узроўні. Асінхронныя падзеі, у прыватнасці, з'яўляюцца распаўсюджанай крыніцай памылак, калі эфекты сінхранізацыі або перасячэння часовай вобласці не ўлічваюцца старанна. Пры хуткай працы гэтыя тыпы памылак могуць быць вельмі праблематычнымі і выяўляцца вельмі рэдка, магчыма, толькі тады, калі праяўляюцца пэўныя шаблоны даных. Многія распаўсюджаныя парушэнні часу ўваходзяць у гэтую катэгорыю, і іх звычайна вельмі цяжка, а то і немагчыма змадэляваць.

Парушэнне сінхранізацыі таксама можа быць вынікам нізкай дакладнасці сігналу паміж інтэгральнымі схемамі, у прыватнасці ў сістэмах з некалькімі рэйкамі харчавання для кожнай схемы. Нізкая дакладнасць сігналу можа прывесці да шуму сігналу, перакрыжаваных перашкод, адлюстраванняў, залішняй нагрузкі і праблем з электрамагнітнымі перашкодамі (EMI), якія часта выяўляюцца як парушэнне часу. Праблемы з электразабеспячэннем, такія як пераходныя працэсы (у прыватнасці, падчас запуску або выключэння сістэмы), змены нагрузкі і высокія нагрузкі рассейвання магутнасці, таксама могуць прывесці да таямнічых памылак, якія часта не так лёгка прасачыць да крыніцы сілкавання. Нават калі канструкцыя цалкам правільная, праблемы з вырабам платы могуць прывесці да памылак. Няспраўныя паяныя злучэнні і няправільна прымацаваныя раздымы, напрыкладample, можа быць крыніцай памылак і можа нават залежаць ад тэмпературы або размяшчэння платы. Выкарыстанне перадавых метадаў упакоўкі FPGA можа ўскладніць зандзіраванне сігналаў на друкаванай плаце, таму проста атрымаць доступ да жаданага сігналу часта можа быць праблематычна. Часта многія праблемы з дызайнам не ствараюць імгненнай памылкі і павінны пранікаць у дызайн, пакуль памылка насамрэч не выявіцца. Прасачыць памылку пры запуску да асноўнай прычыны часта можа быць непрыемнай, цяжкай і працаёмкай задачай.

Напрыкладample, адзін няправільны біт у табліцы перакладу можа прывесці да памылкі толькі праз шмат цыклаў. Некаторыя з інструментаў, якія мы абмяркуем пазней у гэтым артыкуле, якія выкарыстоўваюць спецыяльнае апаратнае забеспячэнне для адладкі ўнутры схемы, спецыяльна накіраваны на тое, каб зрабіць гэтыя «паляванні за памылкамі» больш хуткімі і лёгкімі. Перш чым разбірацца ў дэталях гэтых інструментаў, давайце спачатку паглядзім папулярнае мадэляванне тэхнікі адладкі на аснове праграмнага забеспячэння, каб лепш зразумець наступныяtages і disadvantagвыкарыстанне мадэлявання для адладкі.

Выкарыстанне мадэлявання для адладкі
Як правіла, пры мадэляванні дызайну ўсе рэальныя кампаненты ўнутры і па-за дызайнам мадэлююцца матэматычна як праграмныя працэсы, якія паслядоўна выконваюцца на стандартным працэсары. Прымяненне шырокага дыяпазону стымулаў да распрацоўкі і праверка чаканага выніку ў параўнанні з мадэляваным вынікам распрацоўкі - гэта просты спосаб выявіць найбольш відавочныя памылкі распрацоўкі. Акно, якое паказвае тыповы запуск мадэлявання, паказана на малюнку 1 ніжэй. Выразны авансtagМадэляванне ў параўнанні з апаратнай адладкай заключаецца ў тым, што мадэляванне можа быць зроблена ў праграмным забеспячэнні - ніякага фактычнага апаратнага праектавання і тэставага стэнда не патрабуецца. Мадэляванне можа хутка выявіць шмат памылак праектавання, у прыватнасці звязаных з няправільнымі спецыфікацыямі, неразуменнем патрабаванняў да інтэрфейсу, функцыянальнымі памылкамі і многімі іншымі «грубымі» тыпамі памылак, якія лёгка выяўляюцца праз простыя вектары стымулаў.

Мадэляванне асабліва эфектыўна, калі дызайнеру даступныя шырокія камбінацыі стымулаў і выніковыя вынікі добра вядомыя. У гэтых выпадках мадэляванне можа зрабіць амаль вычарпальную праверку дызайну. На жаль, большасць праектаў не маюць лёгкага доступу да шырокіх набораў тэстаў, і працэс іх стварэння можа заняць вельмі шмат часу. Стварэнне тэставага пакета, які ахоплівае 100% дызайну, практычна немагчыма для вялікіх праектаў на аснове FPGA, і трэба выкарыстоўваць кароткія шляхі, каб паспрабаваць ахапіць ключавыя элементы дызайну. Яшчэ адна цяжкасць з мадэляваннем заключаецца ў тым, што гэта не рэалізацыя "рэальнага свету" і не можа ўлавіць асінхронныя падзеі, узаемадзеянне сістэмы на хуткасці або парушэнні часу. Нарэшце, працэс мадэлявання можа быць вельмі павольным, і калі патрабуецца шмат ітэрацый, мадэляванне хутка становіцца найбольш працаёмкай і часта самай дарагой часткай працэсу распрацоўкі.

У якасці альтэрнатывы (ці, магчыма, лепш сказаць, у якасці дадатку да мадэлявання) распрацоўшчыкі FPGA выявілі, што яны могуць дадаць у канструкцыю FPGA абсталяванне для адладкі, каб назіраць і кантраляваць ключавыя сігналы ў прыладзе. Гэтыя метады першапачаткова распрацоўваліся як спецыяльныя падыходы, але паступова ператварыліся ў стандартную стратэгію апаратнай адладкі. Такое выкарыстанне магчымасцей унутрысхемнай адладкі дае значныя перавагіtages для схем на аснове FPGA, а ў наступным раздзеле будуць разгледжаны тры найбольш распаўсюджаныя стратэгіі і іх розныя перавагіtages і disadvantagэс.

Агульныя падыходы да ўнутрысхемнай адладкі FPGA
Найбольш распаўсюджаныя метады рэалізацыі магчымасцей унутрысхемнай адладкі ў FPGA выкарыстоўваюць убудаваны лагічны аналізатар, знешняе тэставае абсталяванне або спецыяльнае апаратнае забеспячэнне для зонда сігналу, убудаванае ў структуру FPGA. Убудаваны лагічны аналізатар звычайна рэалізуецца з выкарыстаннем FPGA і ўстаўляецца ў канструкцыю. ДжTAG порт выкарыстоўваецца для доступу да аналізатара, і атрыманыя дадзеныя могуць быць адлюстраваны на ПК. Калі выкарыстоўваецца знешняе выпрабавальнае абсталяванне, канструкцыя FPGA, якая тэстуецца, мадыфікуецца такім чынам, што выбраныя ўнутраныя сігналы FPGA накіроўваюцца на выхадныя кантакты. Затым гэтыя штыфты можна назіраць праз знешняе выпрабавальнае абсталяванне. Калі выкарыстоўваецца спецыяльнае абсталяванне для датчыкаў сігналу, шырокі выбар унутраных сігналаў можа быць прачытаны ў рэжыме рэальнага часу. Некаторыя рэалізацыі зондаў могуць нават выкарыстоўвацца для запісу ў рэгістры або месцы памяці, што яшчэ больш пашырае магчымасці адладкі. Давайце больш падрабязна разгледзім адванtages і disadvantagкожнай з гэтых тэхнік, а потым паглядзіце прыкладample design, каб убачыць, як гэтыя розныя падыходы могуць паўплываць на агульны час адладкі.

Унутрысхемны лагічны аналізатар адладкі FPGA
Канцэпцыя ўбудаванага лагічнага аналізатара была прамым вынікам магчымасці адладкі ў ланцугах, якія дызайнеры рэалізавалі пры першым выкарыстанні FPGA. Убудаваныя лагічныя аналізатары дадалі новыя магчымасці і пазбавілі дызайнераў неабходнасці распрацоўваць уласны аналізатар. Большасць ПЛІС прапануюць такія магчымасці, а трэція бакі прапануюць стандартныя аналізатары (Identify® ад Synopsys - адзін з папулярных напр.ample), якія могуць лёгка ўзаемадзейнічаць з інструментамі больш высокага ўзроўню для далейшага павышэння прадукцыйнасці.

Функцыянальнасць лагічнага аналізатара ўстаўлена ў канструкцыю з выкарыстаннем структуры FPGA і ўбудаваных блокаў памяці ў якасці буфераў трасіроўкі, як паказана на малюнку 2. Таксама створаны рэсурсы запуску, каб можна было лёгка выбраць і захапіць складаныя ўзаемадзеянні сігналаў. Доступ да аналізатара для кіравання і перадачы дадзеных звычайна ажыццяўляецца праз стандартны JTAG порт для спрашчэння патрабаванняў да інтэрфейсу. Атрыманыя дадзеныя могуць быць адлюстраваны на ПК з дапамогай common viewпраграмнага забеспячэння і звычайна адлюстроўвае выхад формы сігналу лагічнага сімулятара viewнага стылю.

АвансtagАсаблівасці гэтага падыходу заключаюцца ў тым, што не выкарыстоўваюцца дадатковыя штыфты ўводу/вываду FPGA, толькі стандартны JTAG сігналы. IP-ядра ўбудаванага лагічнага аналізатара звычайна адносна недарагія і ў некаторых выпадках могуць быць варыянтам для існуючага сінтэзу FPGA або інструментаў мадэлявання. У некаторых выпадках убудаваны лагічны аналізатар можа таксама забяспечваць дадатковыя вывады для невыкарыстоўваемых уводаў/вывадаў, калі гэта больш зручна. Адзін з недахопаўtagДля гэтага падыходу патрабуецца вялікая колькасць рэсурсаў FPGA. У прыватнасці, калі выкарыстоўваюцца буферы трасіроўкі, гэта паменшыць колькасць даступных блокаў памяці. Калі неабходны шырокі буфер, гэта таксама будзе кампрамісам з глыбінёй памяці (паколькі выкарыстанне больш шырокай памяці прыводзіць да меншай глыбіні памяці) - вялікі недахопtage пры выкарыстанні меншых прылад. Магчыма, самым вялікім недахопам гэтага метаду з'яўляецца тое, што кожны раз, калі ўносіцца карэкціроўка размяшчэння зонда, неабходна перакампіляваць і перапраграмаваць канструкцыю. Пры выкарыстанні вялікага прылады гэты працэс можа заняць значнае колькасць часу. З-за таго, як зонды сігналу размешчаны ў канструкцыі, можа быць цяжка суаднесці адносіны часу сігналу. Акрамя таго, затрымкі паміж сігнальнымі зондамі не паслядоўныя, і, такім чынам, часавыя адносіны цяжка параўноўваць. Гэта асаблівая цяжкасць пры параўнанні асінхронных сігналаў або сігналаў з розных часавых абласцей.

Унутрысхемная адладка FPGA – знешняе выпрабавальнае абсталяванне
Выкарыстанне ўнутрысхемнага кода адладкі ў спалучэнні са знешнім тэставым абсталяваннем было натуральным развіццём, калі знешні лагічны аналізатар ужо быў даступны для тэсціравання сістэмы. Стварыўшы просты код адладкі для ідэнтыфікацыі і выбару ўнутраных тэставых сігналаў і прымянення іх да ўводу-вываду FPGA, як паказана на малюнку 3, можна было выкарыстоўваць пашыраныя магчымасці аналізатараў (напрыклад, вялікія буферы трасіроўкі, складаныя паслядоўнасці запуску і некалькі viewing options), каб стварыць простыя, але магутныя асяроддзя адладкі. Больш складаныя ўнутрысхемныя магчымасці для пашыраных параметраў запуску могуць мінімізаваць колькасць неабходных выхадаў. Напрыкладampнапрыклад, выбар пэўных адрасоў на шырокай шыне можа быць непамерным, калі патрабуюцца знешнія кантакты.
Выкарыстанне ўнутранай логікі FPGA рэзка зніжае патрабаванні да ўводу-вываду і можа нават шукаць пэўныя шаблоны адрасоў (магчыма, паслядоўнасць выкліку і вяртання) для адладкі больш складаных праблем. Калі агульны карыстацкі інтэрфейс даступны, гэта можа спрасціць крывую навучання і павысіць прадукцыйнасць.

АвансtagАсаблівасці гэтага падыходу ў тым, што ён выкарыстоўвае кошт знешняга выпрабавальнага абсталявання і, такім чынам, не стварае дадатковых выдаткаў на інструменты. Некаторыя IP-ядры схемы адладкі даступныя ў вытворцаў абсталявання або вытворцаў FPGA і могуць быць вельмі нізкімі або нават бясплатнымі. Колькасць рэсурсаў FPGA, неабходных для рэалізацыі логікі выбару сігналу, вельмі малая, і паколькі функцыя трасіроўкі выконваецца з выкарыстаннем знешняга лагічнага аналізатара, блок памяці не патрэбны. Паколькі логіка выбару недарагая, можна таксама падтрымліваць вялікую колькасць каналаў з шырокім запускам. Лагічны аналізатар можа працаваць як у рэжыме сінхранізацыі, так і ў рэжыме стану, што дапамагае ізаляваць некаторыя праблемы сінхранізацыі.
НеадванtagЭлементы гэтага падыходу могуць уключаць неабходнасць набыцця лагічнага аналізатара, калі ён яшчэ не прызначаны для праекта. Гэты недахопtage можа быць дастаткова, каб перашкодзіць такому падыходу ў многіх выпадках. Звярніце ўвагу, аднак, што некаторыя недарагія варыянты лагічнага аналізатара становяцца даступнымі, якія выкарыстоўваюць ПК або планшэт для адлюстравання, што робіць гэты варыянт значна больш эканамічна эфектыўным для простых патрабаванняў адладкі.
Колькасць спажываных кантактаў FPGA можа быць яшчэ адным недахопамtage і калі трэба назіраць за шырокімі шынамі, неабходна значнае планаванне кампаноўкі платы і даданне раздымаў для адладкі. Гэтае патрабаванне часцей за ўсё цяжка прадбачыць на ранняй стадыі праектавання, і гэта яшчэ адна непажаданая складанасць. Падобна падыходу да ўбудаванага лагічнага аналізатара, стратэгія вонкавага тэсціравання патрабуе перакампіляцыі і перапраграмавання дызайну пры неабходнасці кожнага новага эксперыменту.

Агульны недахопtagГэтыя два метады - выкарыстанне рэсурсаў на чыпе (якія таксама могуць паўплываць на прадукцыйнасць дызайну па часе і стварыць дадатковыя патрабаванні да адладкі), неабходнасць перакампіляваць і перапраграмаваць дызайн (што можа дадаць гадзіны ці нават дні да раскладу адладкі), папярэдняе планаванне, неабходнае для вызначэння верагодных сцэнарыяў тэставання, і выкарыстанне дадатковых рэсурсаў уводу-вываду чыпа стварылі патрэбу ў падыходзе без гэтых недахопаў. Адным з адказаў было даданне спецыяльнай логікі адладкі ў структуру FPGA на некаторых прыладах. Вынікам стала адладка ў ланцугу з выкарыстаннем апаратных зондаў.

Унутрысхемная адладка FPGA – Апаратныя зонды
Выкарыстанне апаратных зондаў значна спрашчае метады ўнутрысхемнай адладкі для FPGA. Гэтая тэхніка, рэалізаваная ў выглядзе функцыі Live Probe на прыладах SmartFusion2®SoC FPGA і IGLOO®2 FPGA, дадае спецыяльныя лініі зонда ў структуру FPGA для назірання за выхадам любога біта рэгістра лагічнага элемента. Як паказана на блок-схеме на малюнку 4, апаратныя зонды даступныя ў двух каналах зонда A і B.

Выбраныя выхады рэгістраў (кропкі зондавання), такія як той, які пазначаны ўнізе малюнка, накіроўваюцца над двума каналамі зондавання і, калі яны выбраны, могуць прымяняцца да канала A або B. Затым гэтыя сігналы канала ў рэжыме рэальнага часу можна адпраўляць на спецыяльныя кантакты Probe A і Probe B на прыладзе. Сігналы зонда A і зонда B таксама могуць накіроўвацца ва ўбудаваны лагічны аналізатар.

Заўважце, што часавыя характарыстыкі штыфтоў зонда рэгулярныя і маюць нязначнае адхіленне ад адной кропкі зонда да іншай, што значна палягчае параўнанне часавых характарыстык сігналаў у рэальным часе. Дадзеныя можна захопліваць на частаце да 100 МГц, што робіць яго прыдатным для большасці мэтавых канструкцый.
Мабыць, самае важнае месцазнаходжанне кропак зондавання, паколькі яны не выбраны як частка рэалізаванага дызайну (яны выбіраюцца з дапамогай спецыяльнага абсталявання, пакуль праект працуе на FPGA), можна хутка змяніць, проста адправіўшы дадзеныя выбару на прыладу. Перакампіляцыя і перапраграмаванне дызайну не патрэбныя.
Каб яшчэ больш спрасціць выкарыстанне магчымасці Live Probe, звязаны праграмны інструмент адладкі мае доступ да ўсіх месцаў сігналу зонда праз аўтаматычна згенераваную адладку file. Як паказана на малюнку 5, назву сігналу можна выбраць са спісу сігналаў і прымяніць да патрэбнага канала. Гэта можа быць зроблена нават падчас працы распрацоўкі, так што даследчая дзейнасць у рамках распрацоўкі будзе бесперабойнай і вельмі эфектыўнай.

У многіх выпадках магчымасць апаратнага тэставання, напрыклад Live Probe, можа выкарыстоўвацца ў спалучэнні з раней апісаным убудаваным лагічным аналізатарам і знешнімі метадамі тэставання.

Як паказана на малюнку 6, магчымасць Live Probe выбіраць сігналы "на ляту" дазваляе хутка і лёгка змяняць сігналы, якія назіраюцца, без неабходнасці перакампіляваць схему. Знешні лагічны аналізатар або прыцэл могуць лёгка назіраць зандзіраваныя сігналы, як паказана ў правай верхняй частцы малюнка на спецыяльных выхадных кантактах зонда. У якасці альтэрнатывы (ці, магчыма, нават у дадатак да) унутраны лагічны аналізатар (блок ILA Identify, паказаны на малюнку) можа выкарыстоўвацца для назірання за штыфтамі зонда. Сігналы зонда могуць быць улоўлены ILA і назіраны ў акне формы сігналу. Размяшчэнне зондаў можна змяніць без неабходнасці перакампіляваць мэтавы дызайн.
Звярніце ўвагу, што дадатковыя магчымасці для запуску і трасіроўкі можна выкарыстоўваць для паляпшэння функцыянальнасці зонда, што дазваляе лёгка выяўляць нават складаныя праблемы дызайну.

Дадатковыя магчымасці апаратнай адладкі таксама даступныя на прыладах SmartFusion2 SoC FPGA і IGLOO2 FPGA. Адна з гэтых магчымасцей, званая Active Probe, можа дынамічна і асінхронна чытаць або запісваць любы біт рэгістра лагічнага элемента. Запісанае значэнне захоўваецца на працягу аднаго такту, каб нармальная праца магла працягвацца, што робіць яго вельмі каштоўным інструментам адладкі. Актыўны зонд уяўляе асаблівую цікавасць, калі патрабуецца хуткае назіранне за ўнутраным сігналам (магчыма, каб проста праверыць, што ён актыўны або знаходзіцца ў патрэбным стане, як сігнал скіду), або калі ёсць неабходнасць хутка праверыць лагічную функцыю шляхам запісу ў кропку зонда
(магчыма, каб ініцыяваць пераход канечнага аўтамата шляхам хуткай ўстаноўкі ўваходнага значэння, каб ізаляваць праблему патоку кіравання).

Яшчэ адна магчымасць адладкі, прадастаўленая Microsemi, - гэта адладка памяці. Гэтая функцыя дазваляе распрацоўніку дынамічна і асінхронна чытаць або запісваць у выбраны блок SRAM FPGA. Як паказана на здымку экрана інструмента адладкі (малюнак 7), калі выбрана ўкладка «Блокі памяці», карыстальнік можа выбраць патрэбную памяць для чытання, выканаць здымак памяці, змяніць значэнні памяці, а затым запісаць значэнні назад на прыладу. Гэта можа быць асабліва карысна для праверкі або наладжвання буфераў даных, якія выкарыстоўваюцца ў камунікацыйных партах для нататніка, арыентаванага на вылічэнні, або нават для кода, які выконваецца ўбудаваным працэсарам. Адладка складаных памылак, якія залежаць ад дадзеных, значна хутчэй і прасцей, калі ўспаміны можна назіраць і кантраляваць так хутка.

Пасля адладкі канструкцыі можа быць пажадана адключыць магчымасці апаратнай адладкі, каб абараніць канфідэнцыйную інфармацыю. Зламыснік можа выкарыстаць гэтыя ж сродкі для счытвання важнай інфармацыі або змены налад сістэмы, якія дазваляюць лёгкі доступ да адчувальных частак сістэмы. Microsemi дадаў функцыі, якія дазваляюць дызайнеру абараніць прыладу пасля завяршэння адладкі. Напрыкладample, доступ да Live Probe і Active Probe можа быць заблакіраваны, каб цалкам адключыць функцыю ў якасці магчымага сродку атакі (гэта нават выключае магчымасць стварэння зондам любых заканамернасцей у току харчавання, якія могуць быць выкарыстаны для ўскоснага назірання дадзеных зонда). У якасці альтэрнатывы доступ да выбраных частак дызайну можа быць заблакіраваны, каб прадухіліць доступ толькі да гэтых раздзелаў. Гэта можа быць зручна, калі толькі частка канструкцыі павінна быць абароненай, каб астатняя частка канструкцыі па-ранейшаму была даступная для палявых выпрабаванняў або аналізу памылак.

Параўнальная табліца ўнутрысхемнай адладкі
Цяпер, калі падрабязны рэview з трох асноўных метадаў унутрысхемнай апаратнай адладкі былі апісаны, была створана зводная табліца, як паказана на малюнку 8, у якой падрабязна апісваюцца розныя пашырэнніtages і disadvantages кожнага метаду. Памятаючы, што некаторыя метады можна выкарыстоўваць у спалучэнні (Live Probe і Internal Logic Analyzer (ILA), напрыклад, Synopsys Identify, напр.ample), мы можам убачыць асноўныя моцныя і слабыя бакі кожнай тэхнікі. Калекцыя магчымасцей унутрысхемнай апаратнай адладкі (Live Probe, Active Probe і Memory Debug — разам званыя SmartDebug) найбольш слабая ў параўнанні з іншымі метадамі, калі справа даходзіць да агульнай колькасці даступных зондаў (чырвоны кружок), і слабейшая за найлепшыя (жоўты кружок), калі ўлічваць хуткасць захопу (знешняе тэставае абсталяванне можа быць хутчэй).
Метады, заснаваныя на ILA, такія як Synopsys Identify, найбольш слабыя ў параўнанні з іншымі метадамі і калі ўлічваць патрабаванні да рэсурсаў FPGA. Метады, заснаваныя на знешнім выпрабавальным абсталяванні, з'яўляюцца самымі слабымі па шэрагу меркаванняў, прычым найбольш цяжкімі з'яўляюцца кошт, уплыў на час распрацоўкі і накладныя выдаткі на рух зонда (з-за неабходнасці перакампіляваць канструкцыю). Магчыма, аптымальным рашэннем з'яўляецца камбінацыя SmartDebug і аднаго з іншых метадаў, так што колькасць каналаў слабасці SmartDebug можа быць зменшана, а перамяшчэнне кропкі зонда - недахопtages іншых метадаў таксама зніжаны.

Класіфікацыі сігналаў
Можна правесці карыснае адрозненне паміж некаторымі з найбольш распаўсюджаных тыпаў сігналаў, і гэта можа дапамагчы пры планаванні падыходу да адладкі. Напрыкладample, сігналы, якія змяняюцца толькі падчас запуску сістэмы, такія як скід сістэмы, скід блока або рэгістры ініцыялізацыі, можна класіфікаваць як статычныя сігналы. Да гэтых тыпаў сігналаў найбольш эфектыўна атрымліваць доступ праз сродак, якое можа лёгка назіраць, а таксама кіраваць сігналам без неабходнасці працяглага цыкла перакампіляцыі. Active Probe - выдатны сродак для адладкі статычных сігналаў. Падобным чынам, сігналы, якія змяняюцца часцей, але ўсё яшчэ статычныя на працягу пераважнай большасці часу, могуць быць класіфікаваны як псеўдастатычныя і таксама найбольш эфектыўна адладжваюцца з дапамогай Active Probe. Сігналы, якія часта змяняюцца, напрыклад сігналы гадзінніка, можна класіфікаваць як дынамічныя, і да іх не так лёгка атрымаць доступ праз Active Probe. Live Probe - лепшы выбар для назірання за гэтымі сігналамі.

Просты варыянт выкарыстання адладкі

Цяпер, калі мы лепш разумеем розныя варыянты ўнутрысхемнай адладкі, давайце паглядзім на простую канструкцыю, напрыкладampкаб убачыць, як працуюць гэтыя метады. Малюнак 9 паказвае простую канструкцыю FPGA ў прыладзе SmartFusion2 SoC FPGA. Падсістэма мікракантролера (MSS) скідаецца блокам CoreSF2Reset Soft IP. Уваходамі ў гэты блок з'яўляюцца скід пры ўключэнні, скід карыстальніцкай сеткі і знешні скід. Выхады - гэта скід да User Fabric, скід MSS і скід M3. Сімптомы памылкі заключаюцца ў адсутнасці актыўнасці ўводу-вываду, нават калі прылада паспяхова выходзіць са стану POR. На малюнку таксама паказаны тры розныя варыянты адладкі гэтай памылкі: Сіняе поле (пазначанае ETE) прызначана для метаду вонкавага выпрабавальнага абсталявання; зялёнае поле (з надпісам ILA) прызначана для метаду аналізатара ўнутранай логікі; а аранжавае поле (пазначанае AP) прызначана для метаду актыўнага зонда. Мы выкажам здагадку, што патэнцыйнай першапрычынай памылкі з'яўляюцца няправільна заяўленыя ўваходы скіду ў блок CoreSF2Reset Soft IP.

Давайце цяпер паглядзім на працэс адладкі для трох з раней апісаных унутрысхемных метадаў.

Вонкавае тэставае абсталяванне
Пры выкарыстанні гэтага метаду мяркуецца, што тэставае абсталяванне даступна і не выкарыстоўваецца больш прыярытэтным праектам. Акрамя таго, важна спланаваць загадзя, каб некаторыя ўваходы/вывады FPGA былі даступныя і іх можна было лёгка падключыць да тэставага абсталявання. Наяўнасць загалоўка на друкаванай плаце, напрыкладample, будзе вельмі карысным і мінімізуе час, затрачаны на ідэнтыфікацыю і злучэнне з «верагодным падазраваным» або патэнцыйнае замыканне кантактаў падчас праверкі. Дызайн трэба будзе перакампіляваць, каб выбраць сігналы, якія мы хочам даследаваць. Будзем спадзявацца, што нам не трэба будзе выбіраць дадатковыя сігналы для далейшага расследавання, таму што наша першапачатковае расследаванне часта прыводзіць да дадатковых пытанняў. У любым выпадку, працэс перакампіляцыі і перапраграмавання можа заняць шмат часу, і калі ён прыводзіць да парушэнняў часу, патрабуецца рэдызайн (мы ўсе знаёмыя з тым, наколькі непрыемнай можа быць спроба вырашыць праблемы з закрыццём часу, у прыватнасці, калі вы ўносіце змены ў дызайн, каб знайсці памылку ў дызайне — увесь працэс можа заняць ад хвілін да гадзін)! Таксама важна памятаць, што калі ў дызайне няма свабодных карыстальніцкіх уводаў/вывадаў, гэты метад не можа быць рэалізаваны. Больш за тое, гэты метад структурна ўмешваецца ў дызайн, і памылкі, звязаныя з сінхранізацыяй, могуць знікаць або з'яўляцца зноўку паміж ітэрацыямі.

Унутраны лагічны аналізатар
З дапамогай гэтага метаду ILA павінна быць устаўлена ў дызайн з выкарыстаннем рэсурсаў структуры, а затым павінна быць перакампілявана. Звярніце ўвагу, што калі асобнік ILA ужо створаны, сігналы, якія мы хочам даследаваць, магчыма, не былі абсталяваны інструментамі, што таксама патрабуе паўторнай кампіляцыі. Гэты працэс рызыкуе змяніць першапачатковы дызайн і парушыць абмежаванні па часе. Калі час выкананы, дызайн неабходна перапраграмаваць і паўторна ініцыялізаваць. Увесь гэты працэс можа заняць некалькі хвілін ці нават гадзін, калі час перакампіляцыі вялікі і неабходныя некалькі праходаў. Гэты падыход з'яўляецца структурна інтрузіўным і можа прывесці да праблем, падобных да апісаных пры выкарыстанні вышэйзгаданага метаду.

Актыўны зонд
Выкарыстоўваючы гэты метад, актыўны зонд можа быць паказаны на крыніцу розных сігналаў скіду, усе з якіх паходзяць з выхадаў рэгістра (як звычайна ў любой добрай практыцы лічбавага праектавання). Сігналы выбіраюцца па адным з меню Active Probe, паказанага на малюнку 10 ніжэй. Выбраныя значэнні сігналу можна прачытаць і адлюстраваць у акне даных актыўнага зонда. Любыя памылковыя сцвярджэнні лёгка вызначыць. Гэты тэст можа быць выкананы неадкладна без неабходнасці перакампіляваць і перапраграмаваць прыладу, і ён не з'яўляецца структурным або працэдурным. Увесь працэс займае ўсяго некалькі секунд. Гэты метад можа таксама стварыць кіравальнасць (асінхроннае змяненне значэнняў), якую два іншыя метады не дазволяць. У гэтым канкрэтным эксampнапрыклад, сігнал скіду, атрыманы з рэгістра, можна лёгка праверыць і выявіць, што ён знаходзіцца ў актыўным стане.

Імгненнае пераключэнне сігналу скіду можа быць дасягнута шляхам асінхроннага маніпулявання рэгістрам, які генеруе астатнія сігналы.

Больш складаны варыянт выкарыстання адладкі
Прыведзены вышэй дызайн быў вельмі простым і карысным у якасці ўвядзення ў выкарыстанне апісаных метадаў праектавання, але больш складаным напрample можа быць нават больш паказальным. Шмат разоў сігнал цікавасці не з'яўляецца статычным сігналам, як гэта было ў нашым простым былымample але дынамічны. Распаўсюджаным дынамічным сігналам з'яўляецца прамежкавы такт, які, магчыма, выкарыстоўваецца для вымярэння часу поціску рукі для паслядоўнага інтэрфейсу. На малюнку 11 паказана такая канструкцыя з карыстацкім ядром Soft IP, у дадзеным выпадку карыстальніцкім паслядоўным інтэрфейсам, падлучаным да сістэмнай шыны APB. Сімптомы памылак заключаюцца ў тым, што на карыстальніцкім паслядоўным інтэрфейсе карыстальніка няма актыўнасці і што, калі майстар шыны APB выдае транзакцыю для доступу да паслядоўнага інтэрфейсу, ён пераходзіць у стан выключэння, што паказвае на няправільнае рукапацісканне. Здаецца, гэтыя ўмовы выключаюць статычную прычыну, напрыклад, няправільны сігнал скіду, паколькі канчатковы аўтамат транзакцыі, здаецца, не працуе з чаканай хуткасцю і, такім чынам, выклікае выключэнне. Лічыцца, што асноўнай прычынай з'яўляецца генератар тактавай частаты ў ядры IP карыстальніка.

Калі ён не працуе з належнай частатой, прывядуць да апісаных памылак.

У гэтай сітуацыі, напэўна, лепш замяніць падыход Active Probe на Live Probe. Гэта паказана на малюнку вышэй аранжавым колерам скрынкі LP з выкарыстаннем JTAG сігнал для выбару крыніцы зонда.

Вонкавае тэставае абсталяванне
У гэтым выпадку метадалогія вельмі падобная на апісаны раней просты прыкладampле. Карыстальніцкі гадзінны сігнал выводзіцца ў тэставую кропку (спадзяюся, у загаловак), і патрабуецца працаёмкая перакампіляцыя. Таксама можа быць карысна вывесці эталонны сігнал, магчыма, сістэмны гадзіннік, які выкарыстоўваецца для тактавання IP карыстальніка ў якасці сігналу параўнання. Нам зноў трэба будзе перакампіляваць і перапраграмаваць, таму ўвесь працэс можа заняць шмат часу.

Унутраны лагічны аналізатар
Гэты выпадак вельмі падобны на просты былыampле. Неабходна ўставіць ILA або вызначыць патрэбны сігнал і выканаць цыкл перакампіляцыі і перапраграмавання. Усе апісаныя раней праблемы па-ранейшаму прыводзяць да значнага часу цыкла адладкі. Аднак існуе дадатковая складанасць. Гадзіннік, які кіруе ILA, павінен быць сінхронным і ў ідэале значна хутчэйшым у параўнанні з тактавым сігналам, які будзе назірацца з ядра Soft IP карыстальніка. Калі гэтыя гадзіннікі асінхронныя або не маюць правільных часавых сувязей, збор даных будзе непрадказальным і магчымай крыніцай блытаніны ў працэсе адладкі.
Звярніце ўвагу, што калі карыстальніцкі гадзіннік Soft IP не ствараецца на мікрасхеме (магчыма, ён аднаўляецца з паслядоўнага інтэрфейсу), распрацоўніку можа спатрэбіцца дадаць модуль тактавання для генерацыі больш хуткага тактавага сігналу ILA з выкарыстаннем дадатковых рэсурсаў і, магчыма, ствараючы парушэнне сінхранізацыі.

Жывы зонд
Выкарыстоўваючы гэты метад, Live Probe можа быць хутка паказаны на крыніцу гадзінніка карыстальніка і любую іншую крыніцу гадзінніка з рэестра, каб знайсці асноўную прычыну памылкі. Live Probe пакажа выбраныя выходныя сігналы ў рэжыме рэальнага часу, і такім чынам значна прасцей вызначыць любыя часавыя адносіны паміж сігналамі. Увесь працэс займае ўсяго некалькі секунд.

Іншыя функцыі адладкі для паслядоўных інтэрфейсаў
Важна таксама адзначыць, што ў прыладах SmartFusion2 SoC FPGA і IGLOO2 FPGA ёсць шмат дадатковых магчымасцей адладкі, якія можна выкарыстоўваць на паслядоўных інтэрфейсах, як у папярэднім прыкладзеample дызайн, дзе памылкі яшчэ больш складаныя. SERDES Debug, напрыкладample, забяспечвае спецыяльныя магчымасці адладкі для спецыяльных высакахуткасных паслядоўных інтэрфейсаў. Некаторыя з функцый SERDES Debug ўключаюць падтрымку тэсціравання PMA (напрыклад, генерацыю шаблонаў PRBS і замыканне на пятлю), падтрымку некалькіх тэставых канфігурацый SERDES з рэканфігурацыяй на ўзроўні рэгістра, каб пазбегнуць выкарыстання поўнага патоку праектавання для ўнясення змяненняў у канфігурацыю, і тэкставыя справаздачы, якія паказваюць настроеныя пратаколы, рэгістры канфігурацыі SERDES і рэгістры канфігурацыі Lane. Гэтыя функцыі значна палягчаюць адладку SERDES і могуць выкарыстоўвацца ў спалучэнні з Live Probe і Active Probe для далейшай паскарэння адладкі складаных схем.
Раней апісаны інструмент адладкі памяці таксама можа быць выкарыстаны ў спалучэнні з SERDES Debug для паскарэння тэставання. Паколькі буферы памяці можна хутка і лёгка правяраць і змяняць з дапамогай Memory Debug, можна хутка ствараць «тэставыя пакеты» і назіраць за вынікам зваротнай сувязі або міжсістэмнай сувязі. Дызайнер можа выкарыстоўваць гэтыя магчымасці і, такім чынам, звесці да мінімуму патрэбу ў спецыялізаваных "тэставых джгутах", якія спажываюць дадатковую структуру FPGA і могуць паўплываць на час чыпа.

Заключэнне
У гэтым артыкуле падрабязна апісана некалькі розных падыходаў да рэалізацыі ўнутрысхемнай адладкі для FPGA і SoC FPGA — выкарыстанне інтэграванага лагічнага аналізатара, выкарыстанне знешняга выпрабавальнага абсталявання і выкарыстанне спецыяльных зондавых схем, убудаваных у структуру FPGA. Было паказана, што даданне спецыялізаваных і спецыяльных зондавых схем, такіх як Active Probe і Live Probe, прапанаваных Microsemi на прыладах SmartFusion2 SoC FPGA і IGLOO2 FPGA, значна паскарае і спрашчае працэс адладкі. Магчымасць хутка змяняць выбар унутраных сігналаў (без неабходнасці выканання вельмі працаёмкага цыклу перакампіляцыі і паўторнага праграмавання) і здольнасць даследаваць унутраныя сігналы (без неабходнасці выкарыстоўваць структуру FPGA і патэнцыйнага ўвядзення парушэнняў сінхранізацыі) аказаліся важнымі перавагаміtages пры адладцы канструкцый FPGA. Акрамя таго, было апісана выкарыстанне некалькіх метадалогій, якія могуць працаваць разам, каб забяспечыць яшчэ больш поўную магчымасць адладкі. Нарэшце, два эксampПрыклады выкарыстання le debug былі дадзены для ілюстрацыі кампрамісаў паміж апісанымі метадамі.

Каб даведацца больш

1. IGLOO2 FPGA
2. SmartFusion2 SoC FPGA

Карпарацыя Microsemi (Nasdaq: MSCC) прапануе шырокі спектр паўправадніковых і сістэмных рашэнняў для камунікацый, абароны і бяспекі, аэракасмічнай і прамысловай прамысловасці. Прадукцыя ўключае высокапрадукцыйныя і радыяцыйна ўстойлівыя аналагавыя інтэгральныя схемы са змешаным сігналам, FPGA, SoC і ASIC; прадукты кіравання харчаваннем; прылады часу і сінхранізацыі і рашэнні для дакладнага часу, усталяванне сусветнага стандарту часу; прылады апрацоўкі голасу; радыёчастотныя рашэнні; дыскрэтныя кампаненты; тэхналогіі бяспекі і маштабуюцца анты-тampэр прадукты; Мікрасхемы Power-over-Ethernet і сярэдзіны; а таксама індывідуальныя магчымасці дызайну і паслугі. Штаб-кватэра Microsemi знаходзіцца ў Аліса-В'еха, штат Каліфорнія, і мае каля 3,400 супрацоўнікаў па ўсім свеце. Даведайцеся больш на www.microsemi.com.

© 2014 Microsemi Corporation. Усе правы ахоўваюцца. Microsemi і лагатып Microsemi з'яўляюцца гандлёвымі маркамі Microsemi Corporation. Усе іншыя гандлёвыя маркі і знакі абслугоўвання з'яўляюцца ўласнасцю іх адпаведных уладальнікаў.

Карпаратыўны штаб-кватэра Microsemi

• адзін Enterprise, Aliso Viejo CA 92656 ЗША
• У межах ЗША: +1 800-713-4113
• Звонку ЗША: +1 949-380-6100
• Продажы: +1 949-380-6136
• Факс: +1 949-215-4996
• электронная пошта: sales.support@microsemi.com

FAQ

• Q: Якая максімальная частата збору дадзеных прыладай?
  A: Прылада падтрымлівае збор дадзеных з частатой да 100 МГц, што падыходзіць для большасці мэтавых канструкцый.
• Пытанне: ці трэба мне перакампіляваць праект пры выкарыстанні схем зонда для адладкі?
  A: Не, размяшчэнне кропак зондавання можна хутка змяніць, не патрабуючы перакампіляцыі або перапраграмавання дызайну.

Дакументы / Рэсурсы

Microsemi In-Circuit FPGA Debug [pdfІнструкцыі Унутрысхемная адладка FPGA, адладка FPGA, адладка

Спасылкі

• Кіраўніцтва карыстальніка