ການດີບັກ Microsemi In-Circuit FPGA

ຂໍ້ມູນຜະລິດຕະພັນ

ຂໍ້ມູນຈໍາເພາະ

• ປະເພດອຸປະກອນ: Microsemi SmartFusion2 SoC FPGA
• ວັນທີປ່ອຍ: ພຶດສະພາ 2014
• ຄວາມສາມາດໃນການດີບັ໊ກ: In-Circuit FPGA Debug, Embedded Logic Analyzer
• ຄວາມຖີ່ຂອງການຈັບຂໍ້ມູນສູງສຸດ: ເຖິງ 100MHz

ບົດຄັດຫຍໍ້
FPGAs ແມ່ນອົງປະກອບອອກແບບທີ່ມີປະສິດທິພາບໃນລະບົບຝັງຕົວທີ່ມີ advan ການອອກແບບຫຼາຍtages, ແຕ່ອຸປະກອນເຫຼົ່ານີ້ສາມາດມີການອອກແບບທີ່ສັບສົນກັບບັນຫາການອອກແບບທີ່ສັບສົນທີ່ຕ້ອງໄດ້ຮັບການ debugged. ການຕິດຕາມບັນຫາການອອກແບບເຊັ່ນຄວາມຜິດພາດຄໍານິຍາມ, ບັນຫາການໂຕ້ຕອບຂອງລະບົບ, ແລະຄວາມຜິດພາດຂອງລະບົບສາມາດເປັນສິ່ງທ້າທາຍ. ການລວມເອົາຄວາມສາມາດແກ້ບັນຫາໃນວົງຈອນໃນ FPGA ສາມາດປັບປຸງການດີບັກຮາດແວໄດ້ຢ່າງຫຼວງຫຼາຍ, ແລະຫຼີກເວັ້ນຄວາມອຸກອັ່ງຫຼາຍຊົ່ວໂມງ. ເອກະສານສະບັບນີ້ອະທິບາຍວິທີການທີ່ແຕກຕ່າງກັນຫຼາຍໃນການແກ້ບັນຫາໃນວົງຈອນສໍາລັບ FPGAs, ກໍານົດການຊື້ຂາຍ offs ທີ່ສໍາຄັນ, ແລະໂດຍຜ່ານ ex.ample ການອອກແບບ, ແນໃສ່ອຸປະກອນ Microsemi SmartFusion®2 SoC FPGA, ຈະສະແດງວ່າຄວາມສາມາດໃໝ່ສາມາດຖືກໃຊ້ເພື່ອເລັ່ງການດີບັ໊ກ ແລະການທົດສອບໄດ້ແນວໃດ.

ແນະນຳ

FPGAs ແມ່ນອົງປະກອບການອອກແບບທີ່ແຜ່ຂະຫຍາຍແລະມີອໍານາດແລະປະຈຸບັນໄດ້ຖືກພົບເຫັນຢູ່ໃນເກືອບທຸກລະບົບຝັງຕົວ. ດ້ວຍຄວາມອາດສາມາດເພີ່ມຂຶ້ນ, ການລວມເອົາບລັອກທີ່ໃຊ້ໃນຊິບທີ່ຊັບຊ້ອນ ແລະການໂຕ້ຕອບ serial ຂັ້ນສູງອຸປະກອນເຫຼົ່ານີ້ຍັງສາມາດມີບັນຫາການອອກແບບທີ່ສັບສົນທີ່ຕ້ອງໄດ້ຮັບການແກ້ໄຂ. ການຕິດຕາມບັນຫາຕ່າງໆເຊັ່ນຄວາມຜິດພາດຂອງຄໍານິຍາມທີ່ເປັນປະໂຫຍດ (ໃນລະດັບ FPGA ຫຼືລະດັບລະບົບ), ບັນຫາການໂຕ້ຕອບຂອງລະບົບ, ບັນຫາການກໍານົດເວລາຂອງລະບົບ, ແລະບັນຫາຄວາມຊື່ສັດຂອງສັນຍານລະຫວ່າງ ICs (ເຊັ່ນສຽງລົບກວນ, crosstalk, ຫຼືການສະທ້ອນ) ທັງຫມົດກາຍເປັນຄວາມສັບສົນຫຼາຍເມື່ອໃຊ້ FPGAs ຂັ້ນສູງ. ການຈໍາລອງແມ່ນແນ່ນອນວ່າເປັນການຊ່ວຍເຫຼືອອັນໃຫຍ່ຫຼວງໃນການກໍານົດບັນຫາການອອກແບບຫຼາຍ, ແຕ່ການໂຕ້ຕອບໃນໂລກທີ່ແທ້ຈິງຈໍານວນຫຼາຍຈະບໍ່ສະແດງຈົນກ່ວາການອອກແບບໄດ້ຖືກປະຕິບັດໃນຮາດແວ. ເຕັກນິກທີ່ແຕກຕ່າງກັນຫຼາຍສໍາລັບການແກ້ໄຂບັນຫາການອອກແບບທີ່ສັບສົນໄດ້ຖືກພັດທະນາເພື່ອເຮັດໃຫ້ຂະບວນການງ່າຍດາຍ. ຄວາມເຂົ້າໃຈຢ່າງລະມັດລະວັງຂອງແຕ່ລະເຕັກນິກທີ່ສໍາຄັນເຫຼົ່ານີ້, ລວມທັງ advan ຕ່າງໆtages ແລະ disadvantages, ແມ່ນເປັນປະໂຫຍດໃນເວລາທີ່ພິຈາລະນາເຕັກນິກຫຼືປະສົມປະສານຂອງເຕັກນິກທີ່ເຫມາະສົມກັບການອອກແບບໂດຍສະເພາະ.
ອະດີດample ການອອກແບບ FPGA, ເປົ້າຫມາຍສໍາລັບອຸປະກອນ Microsemi SmartFusion2 SoC FPGA, ສາມາດນໍາໃຊ້ເພື່ອສະແດງໃຫ້ເຫັນບາງສ່ວນຂອງ advan.tages ແລະ disadvantages ຂອງເຕັກນິກມາດຕະຖານເຫຼົ່ານີ້ເຊັ່ນດຽວກັນກັບຄວາມສາມາດດີບັກໃນວົງຈອນໃຫມ່ທີ່ສຸດ. ຕົວຢ່າງນີ້ example ຈະສະແດງວິທີການເຕັກນິກຕ່າງໆເຫຼົ່ານີ້ສາມາດຖືກນໍາໃຊ້ເພື່ອເລັ່ງການກໍານົດແລະການລົບລ້າງບັນຫາຮາດແວໃນລະຫວ່າງການແກ້ໄຂບັນຫາຮາດແວ.

ເປັນຫຍັງ FPGA Debugging ເປັນລັກສະນະທີ່ສໍາຄັນຂອງການອອກແບບແລະການພັດທະນາລະບົບ?
FPGAs ມີສອງຮູບແບບການນໍາໃຊ້ຕົ້ນຕໍທີ່ແຕກຕ່າງຈາກອົງປະກອບການອອກແບບອື່ນໆ. FPGAs ສາມາດຖືກນໍາໃຊ້ໃນຜະລິດຕະພັນການຜະລິດຫຼືສາມາດນໍາໃຊ້ເປັນຍານພາຫະນະການພັດທະນາເພື່ອພິສູດຫຼື prototype ແນວຄວາມຄິດການອອກແບບການຜະລິດ. ເມື່ອຖືກນໍາໃຊ້ເປັນຍານພາຫະນະການຜະລິດ, FPGAs ສາມາດເປັນເປົ້າຫມາຍທີ່ມີຄວາມຍືດຫຍຸ່ນຫຼາຍກ່ວາຍານພາຫະນະການຜະລິດທີ່ອີງໃສ່ ASIC ຫຼື CPU. ນີ້ເປັນສິ່ງສໍາຄັນໂດຍສະເພາະສໍາລັບການອອກແບບໃຫມ່, ຫນຶ່ງທີ່ຍັງບໍ່ໄດ້ປະຕິບັດໃນຮາດແວເທື່ອ. ການອອກແບບທີ່ມີທາງເລືອກສະຖາປັດຕະຍະກໍາທີ່ແຕກຕ່າງກັນສາມາດສ້າງແລະທົດສອບໄດ້ງ່າຍເພື່ອໃຫ້ການອອກແບບທີ່ດີທີ່ສຸດຖືກກໍານົດ. FPGAs ທີ່ມີໂປເຊດເຊີເທິງຊິບ (SoC FPGAs) ເຮັດໃຫ້ມັນເປັນໄປໄດ້ທີ່ຈະແລກປ່ຽນການປຸງແຕ່ງທີ່ອີງໃສ່ CPU ກັບຮາດແວທີ່ຊ່ວຍໃນຫນ້າທີ່ເລັ່ງ FPGA. ເຫຼົ່ານີ້ advantages ຢ່າງຫຼວງຫຼາຍສາມາດຫຼຸດຜ່ອນເວລາທີ່ຕ້ອງການສໍາລັບການອອກແບບ, ການກວດສອບ, ການທົດສອບ, ແລະການວິເຄາະຄວາມລົ້ມເຫຼວສໍາລັບການພັດທະນາຜະລິດຕະພັນໃຫມ່.
ເມື່ອນໍາໃຊ້ສໍາລັບການສ້າງແບບຈໍາລອງການອອກແບບ, ບາງທີສໍາລັບການຜະລິດ ASIC, ຄວາມຍືດຫຍຸ່ນ FPGA ແມ່ນຜົນປະໂຫຍດທີ່ສໍາຄັນ. ແພລະຕະຟອມຮາດແວທີ່ແທ້ຈິງ, ເຖິງແມ່ນວ່າບໍ່ໄດ້ແລ່ນດ້ວຍຄວາມໄວເຕັມທີ່, ເຮັດໃຫ້ມັນງ່າຍຂຶ້ນຫຼາຍທີ່ຈະໄດ້ຮັບຕົວຊີ້ບອກການປະຕິບັດລະບົບທີ່ລະອຽດ, ຂໍ້ມູນການວິເຄາະຜ່ານແລະຜົນໄດ້ຮັບຫຼັກຖານສະແດງແນວຄວາມຄິດ. ການສະຫນັບສະຫນູນ FPGA ສໍາລັບການປະຕິບັດທີ່ແຂງກະດ້າງຂອງລົດເມມາດຕະຖານອຸດສາຫະກໍາ (ເຊັ່ນ: PCIe®, Gigabit Ethernet, XAUI, USB, CAN, ແລະອື່ນໆ) ເຮັດໃຫ້ການທົດສອບທີ່ກ່ຽວຂ້ອງກັບການໂຕ້ຕອບເຫຼົ່ານີ້ງ່າຍຂຶ້ນ. ຄອບຄົວໃຫມ່ຫຼ້າສຸດຂອງ FPGAs ທີ່ມີໂປເຊດເຊີ ARM ເທິງຊິບ (SoC FPGAs), ເຮັດໃຫ້ມັນງ່າຍຕໍ່ການປະຕິບັດຕົ້ນແບບກັບໂປເຊດເຊີທີ່ຝັງຢູ່ໃນ. ລະຫັດໂປເຊດເຊີທີ່ພັດທະນາໃນເມື່ອກ່ອນສາມາດຖືກສົ່ງກັບຕົວແບບແລະລະຫັດໃຫມ່ທີ່ສ້າງຂຶ້ນໃນຂະຫນານກັບຄວາມພະຍາຍາມໃນການອອກແບບຮາດແວ.

ການປະສົມປະສານຂອງໂປເຊດເຊີມາດຕະຖານນີ້ກັບ busses ການໂຕ້ຕອບມາດຕະຖານເຮັດໃຫ້ມັນເປັນໄປໄດ້ທີ່ຈະໃຊ້ລະບົບນິເວດຂະຫນາດໃຫຍ່ຂອງຫ້ອງສະຫມຸດລະຫັດທີ່ມີຢູ່, ໄດເວີ, APIs ທີ່ເປັນປະໂຫຍດ, ລະບົບປະຕິບັດການໃນເວລາຈິງ, ແລະແມ້ກະທັ້ງລະບົບປະຕິບັດງານເຕັມຮູບແບບເພື່ອສ້າງຕົວແບບທີ່ເຮັດວຽກໄດ້ໄວຂຶ້ນ. ນອກຈາກນັ້ນ, ເມື່ອການອອກແບບແມ່ນແຂງ, ຕົວແບບ FPGA ສາມາດຖືກນໍາໃຊ້ເພື່ອເກັບກໍາຊຸດການທົດສອບ simulation ຢ່າງກວ້າງຂວາງ (ສໍາລັບທັງການກະຕຸ້ນແລະການຕອບສະຫນອງ) ທີ່ສະທ້ອນໃຫ້ເຫັນເຖິງຂໍ້ມູນລະບົບຕົວຈິງ. ຊຸດຂໍ້ມູນເຫຼົ່ານີ້ສາມາດມີຄຸນຄ່າໃນການສ້າງການຈໍາລອງສຸດທ້າຍສໍາລັບ ASIC ຫຼືການປະຕິບັດການຜະລິດອື່ນໆ. ແອັດວັນtages ຂອງການນໍາໃຊ້ FPGA ເປັນຕົ້ນແບບການອອກແບບສາມາດຫຼຸດລົງຢ່າງຫຼວງຫຼາຍເວລາສໍາລັບການອອກແບບ, ການກວດສອບ, ການທົດສອບ, ແລະການວິເຄາະຄວາມລົ້ມເຫຼວສໍາລັບການຈັດຕັ້ງປະຕິບັດຜະລິດຕະພັນສຸດທ້າຍ.
ໃນທັງສອງຮູບແບບການນໍາໃຊ້ FPGA ທົ່ວໄປເຫຼົ່ານີ້, ຄວາມຍືດຫຍຸ່ນຂອງ FPGA ເປັນເປົ້າຫມາຍການອອກແບບແມ່ນສໍາຄັນ.tage. ນີ້ຫມາຍຄວາມວ່າການປ່ຽນແປງການອອກແບບແລະການເຮັດຊ້ໍາກັນຈໍານວນຫຼາຍຈະເປັນມາດຕະຖານ, ແລະດັ່ງນັ້ນຄວາມສາມາດໃນການແກ້ໄຂຂໍ້ຜິດພາດໃນການອອກແບບຢ່າງໄວວາແມ່ນສໍາຄັນຕໍ່ການເຮັດໃຫ້ທາງເລືອກໃນການອອກແບບຫຼາຍເທົ່າທີ່ເປັນໄປໄດ້. ໂດຍບໍ່ມີຄວາມສາມາດດີບັກທີ່ມີປະສິດທິພາບຫຼາຍຂອງ advantage ຂອງຄວາມຍືດຫຍຸ່ນໃນການອອກແບບ FPGA ຈະຖືກຫຼຸດລົງໂດຍເວລາແກ້ໄຂເພີ່ມເຕີມທີ່ຕ້ອງການ. ໂຊກດີ, FPGAs ຍັງສາມາດໃຫ້ຄຸນສົມບັດຮາດແວເພີ່ມເຕີມທີ່ເຮັດໃຫ້ການແກ້ບັນຫາແບບສົດໆງ່າຍຂຶ້ນຢ່າງຫຼວງຫຼາຍ. ກ່ອນທີ່ຈະເບິ່ງຄວາມສາມາດເຫຼົ່ານີ້, ທໍາອິດໃຫ້ເບິ່ງປະເພດທົ່ວໄປທີ່ສຸດຂອງບັນຫາທີ່ການອອກແບບ FPGA ອາດຈະປະເຊີນກັບດັ່ງນັ້ນພວກເຮົາມີພື້ນຖານທີ່ເຫມາະສົມເພື່ອປະເມີນປະສິດທິພາບແລະການຄ້າທີ່ກ່ຽວຂ້ອງຂອງເຄື່ອງມື debugging ຕ່າງໆ.

ບັນຫາທົ່ວໄປໃນເວລາທີ່ Debugging FPGA ອອກແບບ

ຄຽງຄູ່ກັບຄວາມສາມາດຂະຫຍາຍທີ່ FPGAs ທີ່ທັນສະໄຫມນໍາເອົາ, ຄວາມສັບສົນທີ່ເພີ່ມຂຶ້ນທີ່ກ່ຽວຂ້ອງເຮັດໃຫ້ມັນຍາກທີ່ຈະສ້າງການອອກແບບທີ່ບໍ່ມີຄວາມຜິດພາດ. ໃນຄວາມເປັນຈິງ, ມັນໄດ້ຖືກຄາດຄະເນວ່າການດີບັກສາມາດໃຊ້ເວລາຫຼາຍກວ່າ 50% ຂອງວົງຈອນການອອກແບບລະບົບຝັງຕົວ. ດ້ວຍການກົດດັນເວລາຕໍ່ຕະຫຼາດທີ່ສືບຕໍ່ບີບອັດຮອບວຽນການພັດທະນາ, ການແກ້ບັນຫາຮາດແວຂອງລະບົບເບື້ອງຕົ້ນແມ່ນຖືກຕັດອອກໄປສູ່ການຄິດຫຼັງ - ມັກຈະສົມມຸດວ່າການກວດສອບນັ້ນ (ຕົວມັນເອງເປັນເປີເຊັນໃຫຍ່.tage ຂອງຕາຕະລາງການພັດທະນາ), ຈະຈັບແມງໄມ້ທັງຫມົດກ່ອນທີ່ຈະນໍາເອົາລະບົບເບື້ອງຕົ້ນ. ໃຫ້ເບິ່ງຢູ່ໃນບາງປະເພດຂອງບັນຫາລະບົບທົ່ວໄປເພື່ອເຂົ້າໃຈດີກວ່າສິ່ງທ້າທາຍທີ່ການອອກແບບປົກກະຕິຈະປະເຊີນໃນລະຫວ່າງການເລີ່ມຕົ້ນລະບົບ.

ຄວາມຜິດພາດຂອງຄໍານິຍາມຫນ້າທີ່ສາມາດຊອກຫາໄດ້ຍາກສອງເທົ່ານັບຕັ້ງແຕ່ຜູ້ອອກແບບໄດ້ເຂົ້າໃຈຜິດກ່ຽວກັບຂໍ້ກໍານົດສະເພາະໃດຫນຶ່ງ, ດັ່ງນັ້ນຄວາມຜິດພາດສາມາດຖືກມອງຂ້າມເຖິງແມ່ນວ່າຈະເບິ່ງຢ່າງລະອຽດໃນລາຍລະອຽດຂອງການອອກແບບ. ອະດີດample ຂອງຄວາມຜິດພາດຄໍານິຍາມທີ່ເປັນປະໂຫຍດທົ່ວໄປຈະເປັນບ່ອນທີ່ການຫັນປ່ຽນເຄື່ອງຈັກຂອງລັດບໍ່ໄດ້ສິ້ນສຸດລົງໃນສະຖານະທີ່ຖືກຕ້ອງ. ຄວາມຜິດພາດຍັງສາມາດສະແດງຢູ່ໃນການໂຕ້ຕອບຂອງລະບົບເປັນບັນຫາການໂຕ້ຕອບ. latency ຂອງການໂຕ້ຕອບ, ສໍາລັບການຍົກຕົວຢ່າງample, ອາດຈະຖືກລະບຸບໍ່ຖືກຕ້ອງເຊິ່ງສົ່ງຜົນໃຫ້ເກີດພາວະການລົ້ນບັບເຟີທີ່ບໍ່ຄາດຄິດ ຫຼື underflow.
ບັນຫາການກໍານົດເວລາລະດັບລະບົບແມ່ນອີກແຫຼ່ງຫນຶ່ງຂອງຄວາມຜິດພາດໃນການອອກແບບ. ເຫດການ Asynchronous, ໂດຍສະເພາະ, ແມ່ນແຫຼ່ງທົ່ວໄປຂອງຄວາມຜິດພາດໃນເວລາທີ່ synchronization ຫຼືຂ້າມຜົນກະທົບໂດເມນທີ່ບໍ່ໄດ້ພິຈາລະນາຢ່າງລະອຽດ. ໃນເວລາທີ່ປະຕິບັດງານດ້ວຍຄວາມໄວ, ປະເພດຂອງຄວາມຜິດພາດເຫຼົ່ານີ້ສາມາດເປັນບັນຫາຫຼາຍແລະອາດຈະສະແດງຂຶ້ນເລື້ອຍໆ, ບາງທີພຽງແຕ່ໃນເວລາທີ່ຮູບແບບຂໍ້ມູນສະເພາະສະແດງອອກດ້ວຍຕົນເອງ. ການລະເມີດເວລາທົ່ວໄປຈໍານວນຫຼາຍຕົກຢູ່ໃນປະເພດນີ້ແລະປົກກະຕິແລ້ວມີຄວາມຫຍຸ້ງຍາກຫຼາຍ, ຖ້າບໍ່ສາມາດຈໍາລອງໄດ້.

ການລະເມີດໄລຍະເວລາຍັງສາມາດເປັນຜົນມາຈາກຄວາມຊື່ສັດຂອງສັນຍານຕ່ໍາລະຫວ່າງວົງຈອນປະສົມປະສານ, ໂດຍສະເພາະໃນລະບົບທີ່ມີສາຍໄຟຟ້າຫຼາຍສໍາລັບແຕ່ລະວົງຈອນ. ຄວາມຊື່ສັດຂອງສັນຍານທີ່ຕໍ່າສາມາດສົ່ງຜົນໃຫ້ເກີດສຽງລົບກວນຂອງສັນຍານ, ການເວົ້າຂ້າມ, ການສະທ້ອນ, ການໂຫຼດເກີນ ແລະ ບັນຫາການແຊກແຊງທາງແມ່ເຫຼັກໄຟຟ້າ (EMI) ທີ່ມັກຈະສະແດງວ່າເປັນການລະເມີດເວລາ. ບັນຫາການສະຫນອງພະລັງງານ, ເຊັ່ນ: ຊົ່ວຄາວ (ໂດຍສະເພາະໃນລະຫວ່າງການເລີ່ມຕົ້ນຂອງລະບົບຫຼືປິດເຄື່ອງ), ການປ່ຽນແປງການໂຫຼດແລະຄວາມກົດດັນການກະຈາຍພະລັງງານສູງຍັງສາມາດເຮັດໃຫ້ເກີດຄວາມຜິດພາດທີ່ລຶກລັບ, ມັກຈະບໍ່ໄດ້ຕິດຕາມໄດ້ຢ່າງງ່າຍດາຍກັບແຫຼ່ງສະຫນອງພະລັງງານ. ເຖິງ ແມ່ນ ວ່າ ໃນ ເວ ລາ ທີ່ ການ ອອກ ແບບ ແມ່ນ ຖືກ ຕ້ອງ ຢ່າງ ສົມ ບູນ ບັນ ຫາ fabrication ຄະ ນະ ສາ ມາດ ສົ່ງ ຜົນ ໃນ ຄວາມ ຜິດ ພາດ. ຂໍ້ຕໍ່ solder ຜິດພາດແລະຕົວເຊື່ອມຕໍ່ທີ່ບໍ່ເຫມາະສົມ, ສໍາລັບການຍົກຕົວຢ່າງample, ສາມາດເປັນແຫຼ່ງຂອງຄວາມຜິດພາດແລະອາດຈະເປັນອຸນຫະພູມຫຼືສະຖານທີ່ກະດານຂຶ້ນກັບ. ການນໍາໃຊ້ເຕັກນິກການຫຸ້ມຫໍ່ FPGA ກ້າວຫນ້າສາມາດເຮັດໃຫ້ມັນຍາກທີ່ຈະກວດຫາສັນຍານຢູ່ໃນກະດານວົງຈອນພິມ, ສະນັ້ນພຽງແຕ່ໄດ້ຮັບການເຂົ້າເຖິງສັນຍານທີ່ຕ້ອງການມັກຈະມີບັນຫາ. ສ່ວນຫຼາຍແລ້ວ, ບັນຫາການອອກແບບຈໍານວນຫຼາຍບໍ່ໄດ້ສ້າງຄວາມຜິດພາດທັນທີທັນໃດແລະຕ້ອງ ripple ໂດຍຜ່ານການອອກແບບຈົນກ່ວາຄວາມຜິດພາດ manifest ຕົວຂອງມັນເອງ. ການຕິດຕາມຄວາມຜິດພາດທີ່ເລີ່ມຕົ້ນກັບຄືນໄປບ່ອນສາເຫດຂອງຮາກມັກຈະເປັນວຽກງານທີ່ອຸກອັ່ງ, ມີຄວາມຫຍຸ້ງຍາກແລະໃຊ້ເວລາຫຼາຍ.

ຕົວຢ່າງampດັ່ງນັ້ນ, ຂໍ້ຜິດພາດເລັກນ້ອຍໃນຕາຕະລາງການແປພາສາອາດຈະບໍ່ເຮັດໃຫ້ເກີດຄວາມຜິດພາດຈົນກ່ວາຫຼາຍຮອບຕໍ່ມາ. ບາງເຄື່ອງມືທີ່ພວກເຮົາຈະສົນທະນາຕໍ່ມາໃນເອກະສານສະບັບນີ້, ທີ່ໃຊ້ຮາດແວແກ້ບັນຫາໃນວົງຈອນສະເພາະ, ແມ່ນຖືກເປົ້າຫມາຍໂດຍສະເພາະເພື່ອເຮັດໃຫ້ 'ການລ່າແມງໄມ້' ເຫຼົ່ານີ້ໄວແລະງ່າຍຂຶ້ນ. ກ່ອນທີ່ຈະເຂົ້າໄປໃນລາຍລະອຽດຂອງເຄື່ອງມືເຫຼົ່ານີ້, ທໍາອິດໃຫ້ເບິ່ງການຈໍາລອງເຕັກນິກການດີບັກທີ່ອີງໃສ່ຊອບແວທີ່ນິຍົມເພື່ອໃຫ້ເຂົ້າໃຈດີຂື້ນກັບ advan.tages ແລະ disadvantages ຂອງການນໍາໃຊ້ simulation ສໍາລັບ debugging.

ການນໍາໃຊ້ການຈໍາລອງສໍາລັບການດີບັກ
ໂດຍປົກກະຕິໃນການຈໍາລອງການອອກແບບ, ອົງປະກອບຂອງຊີວິດຈິງທັງຫມົດພາຍໃນແລະພາຍນອກການອອກແບບໄດ້ຖືກສ້າງແບບຈໍາລອງທາງຄະນິດສາດເປັນຂະບວນການຊອບແວທີ່ຖືກປະຕິບັດຕາມລໍາດັບໃນ CPU ມາດຕະຖານ. ການນໍາໃຊ້ການກະຕຸ້ນທີ່ກວ້າງຂວາງໃນການອອກແບບແລະການກວດສອບຜົນຜະລິດທີ່ຄາດວ່າຈະຕໍ່ກັບຜົນຜະລິດການອອກແບບຈໍາລອງ, ເປັນວິທີທີ່ງ່າຍທີ່ຈະຈັບຄວາມຜິດພາດໃນການອອກແບບທີ່ຊັດເຈນທີ່ສຸດ. ໜ້າຈໍສະແດງການຈຳລອງແບບປົກກະຕິແມ່ນໃຫ້ຢູ່ໃນຮູບ 1 ຂ້າງລຸ່ມນີ້. Advan ທີ່ຈະແຈ້ງtage ຂອງ simulation verse debugging ທີ່ອີງໃສ່ຮາດແວ, ແມ່ນວ່າ simulation ສາມາດເຮັດໄດ້ໃນຊອຟແວ - ບໍ່ມີການອອກແບບທີ່ອີງໃສ່ຮາດແວຕົວຈິງແລະ testbench ແມ່ນຈໍາເປັນ. ການຈໍາລອງສາມາດຈັບຄວາມຜິດພາດໃນການອອກແບບຈໍານວນຫຼາຍຢ່າງໄວວາ, ໂດຍສະເພາະທີ່ກ່ຽວຂ້ອງກັບຂໍ້ກໍານົດທີ່ບໍ່ຖືກຕ້ອງ, ຄວາມເຂົ້າໃຈຜິດຂອງຄວາມຕ້ອງການໃນການໂຕ້ຕອບ, ຄວາມຜິດພາດຂອງຫນ້າທີ່ແລະຫຼາຍປະເພດ 'ລວມຍອດ' ຄວາມຜິດພາດທີ່ກວດພົບໄດ້ງ່າຍໂດຍຜ່ານ vectors ກະຕຸ້ນງ່າຍດາຍ.

ການຈໍາລອງແມ່ນມີປະສິດຕິຜົນໂດຍສະເພາະເມື່ອການປະສົມປະສານການກະຕຸ້ນທີ່ກວ້າງຂວາງມີໃຫ້ກັບຜູ້ອອກແບບແລະຜົນໄດ້ຮັບທີ່ອອກມາແມ່ນເປັນທີ່ຮູ້ຈັກກັນດີ. ໃນກໍລະນີເຫຼົ່ານີ້, ການຈໍາລອງສາມາດເຮັດການທົດສອບເກືອບຫມົດຂອງການອອກແບບ. ແຕ່ຫນ້າເສຍດາຍ, ການອອກແບບສ່ວນໃຫຍ່ບໍ່ສາມາດເຂົ້າເຖິງຊຸດທົດສອບຢ່າງກວ້າງຂວາງແລະຂະບວນການສ້າງພວກມັນສາມາດໃຊ້ເວລາຫຼາຍ. ການສ້າງຊຸດທົດສອບທີ່ກວມເອົາ 100% ຂອງການອອກແບບແມ່ນເກືອບເປັນໄປບໍ່ໄດ້ສໍາລັບການອອກແບບທີ່ອີງໃສ່ FPGA ຂະຫນາດໃຫຍ່ແລະການຕັດສັ້ນຕ້ອງຖືກນໍາໃຊ້ເພື່ອພະຍາຍາມແລະກວມເອົາອົງປະກອບທີ່ສໍາຄັນຂອງການອອກແບບ. ຄວາມຫຍຸ້ງຍາກອີກອັນຫນຶ່ງກັບການຈໍາລອງ, ແມ່ນວ່າມັນບໍ່ແມ່ນການປະຕິບັດ 'ໂລກທີ່ແທ້ຈິງ' ແລະບໍ່ສາມາດຈັບເຫດການທີ່ບໍ່ synchronous, ການໂຕ້ຕອບຂອງລະບົບດ້ວຍຄວາມໄວ, ຫຼືການລະເມີດເວລາ. ສຸດທ້າຍ, ຂະບວນການຈໍາລອງສາມາດຊ້າຫຼາຍແລະຖ້າການຈໍາລອງຫຼາຍໆຄັ້ງຕ້ອງໃຊ້ການຈໍາລອງຢ່າງໄວວາຈະກາຍເປັນທີ່ໃຊ້ເວລາຫຼາຍທີ່ສຸດ, ແລະສ່ວນຫຼາຍແມ່ນຄ່າໃຊ້ຈ່າຍທີ່ສຸດຂອງຂະບວນການພັດທະນາ.

ເປັນທາງເລືອກ (ຫຼືບາງທີອາດຈະດີກວ່າ, ນອກເຫນືອຈາກການຈໍາລອງ) ຜູ້ອອກແບບ FPGA ພົບວ່າພວກເຂົາສາມາດເພີ່ມຮາດແວ debug ເຂົ້າໄປໃນການອອກແບບ FPGA ເພື່ອສັງເກດແລະຄວບຄຸມສັນຍານທີ່ສໍາຄັນພາຍໃນອຸປະກອນ. ເຕັກນິກເຫຼົ່ານີ້ໃນເບື້ອງຕົ້ນໄດ້ພັດທະນາເປັນວິທີການສະເພາະ, ແຕ່ຄ່ອຍໆພັດທະນາໄປສູ່ຍຸດທະສາດການດີບັກຮາດແວມາດຕະຖານ. ການນໍາໃຊ້ຄວາມສາມາດແກ້ບັນຫາໃນວົງຈອນນີ້ສະຫນອງ advan ທີ່ສໍາຄັນtages ສໍາລັບການອອກແບບທີ່ອີງໃສ່ FPGA ແລະພາກຕໍ່ໄປຈະຄົ້ນຫາສາມຍຸດທະສາດທົ່ວໄປທີ່ສຸດແລະ advan ຕ່າງໆຂອງພວກເຂົາ.tages ແລະ disadvantages.

ວິທີການດີບັ໊ກໃນວົງຈອນທົ່ວໄປສໍາລັບ FPGAs
ເຕັກນິກທົ່ວໄປທີ່ສຸດໃນການປະຕິບັດຄວາມສາມາດແກ້ບັນຫາໃນວົງຈອນໃນ FPGAs ໃຊ້ທັງເຄື່ອງວິເຄາະເຫດຜົນທີ່ຝັງໄວ້, ອຸປະກອນການທົດສອບພາຍນອກ, ຫຼືຮາດແວການສືບສວນສັນຍານສະເພາະທີ່ຝັງຢູ່ໃນຜ້າ FPGA. ເຄື່ອງວິເຄາະເຫດຜົນທີ່ຖືກຝັງໄວ້ແມ່ນປະຕິບັດໂດຍປົກກະຕິໂດຍໃຊ້ຜ້າ FPGA ແລະຖືກໃສ່ເຂົ້າໄປໃນການອອກແບບ. ເຈTAG ພອດແມ່ນໃຊ້ເພື່ອເຂົ້າເຖິງເຄື່ອງວິເຄາະ ແລະຂໍ້ມູນທີ່ຈັບໄດ້ສາມາດສະແດງຢູ່ໃນ PC. ເມື່ອອຸປະກອນການທົດສອບພາຍນອກຖືກນໍາໃຊ້, ການອອກແບບ FPGA ພາຍໃຕ້ການທົດສອບໄດ້ຖືກດັດແປງເພື່ອໃຫ້ສັນຍານ FPGA ພາຍໃນທີ່ເລືອກແມ່ນຖືກສົ່ງໄປຫາ pins ຜົນຜະລິດ. pins ເຫຼົ່ານີ້ຫຼັງຈາກນັ້ນສາມາດໄດ້ຮັບການສັງເກດເຫັນໂດຍຜ່ານອຸປະກອນການທົດສອບພາຍນອກ. ໃນເວລາທີ່ຮາດແວ probe ສັນຍານສະເພາະຖືກນໍາໃຊ້, ການຄັດເລືອກກ້ວາງຂອງສັນຍານພາຍໃນສາມາດໄດ້ຮັບການອ່ານໃນເວລາທີ່ແທ້ຈິງ. ບາງການປະຕິບັດການສືບສວນຍັງສາມາດຖືກນໍາໃຊ້ເພື່ອຂຽນເພື່ອລົງທະບຽນຫຼືສະຖານທີ່ຫນ່ວຍຄວາມຈໍາເພື່ອເສີມຂະຫຍາຍຄວາມສາມາດດີບັກ. ໃຫ້ເບິ່ງໃນລາຍລະອຽດເພີ່ມເຕີມຢູ່ທີ່ advantages ແລະ disadvantages ຂອງແຕ່ລະເຕັກນິກເຫຼົ່ານີ້ແລະຫຼັງຈາກນັ້ນເບິ່ງ example ອອກແບບເພື່ອເບິ່ງວິທີການທີ່ແຕກຕ່າງກັນເຫຼົ່ານີ້ສາມາດສົ່ງຜົນກະທົບຕໍ່ເວລາການດີບັກໂດຍລວມ.

In-Circuit FPGA Debug-Embedded Logic Analyzer
ແນວຄວາມຄິດຂອງຕົວວິເຄາະເຫດຜົນທີ່ຝັງໄວ້ແມ່ນຜົນໂດຍກົງຂອງຄວາມສາມາດແກ້ບັນຫາໃນວົງຈອນສະເພາະທີ່ຜູ້ອອກແບບໄດ້ປະຕິບັດເມື່ອ FPGAs ຖືກນໍາໃຊ້ຄັ້ງທໍາອິດ. Embedded logic analyzers ໄດ້ເພີ່ມຄວາມສາມາດໃຫມ່ແລະລົບລ້າງຄວາມຕ້ອງການຂອງຜູ້ອອກແບບເພື່ອພັດທະນາການວິເຄາະຂອງຕົນເອງຂອງເຂົາເຈົ້າ. FPGAs ສ່ວນໃຫຍ່ສະເຫນີຄວາມສາມາດເຫຼົ່ານີ້ແລະພາກສ່ວນທີສາມສະເຫນີການວິເຄາະມາດຕະຖານ (Identify®, ຈາກ Synopsys, ເປັນ ex ທີ່ນິຍົມ.ample) ທີ່ສາມາດໂຕ້ຕອບໄດ້ງ່າຍກັບເຄື່ອງມືລະດັບທີ່ສູງຂຶ້ນເພື່ອປັບປຸງຜົນຜະລິດ.

ການທໍາງານຂອງການວິເຄາະເຫດຜົນຖືກໃສ່ເຂົ້າໄປໃນການອອກແບບ, ນໍາໃຊ້ຜ້າ FPGA ແລະຕັນຫນ່ວຍຄວາມຈໍາຝັງຕົວເປັນ trace buffers, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບ 2. ຊັບພະຍາກອນ triggering ຍັງຖືກສ້າງຂື້ນເພື່ອໃຫ້ການໂຕ້ຕອບຂອງສັນຍານສະລັບສັບຊ້ອນສາມາດໄດ້ຮັບການຄັດເລືອກແລະ captured ໄດ້ຢ່າງງ່າຍດາຍ. ການເຂົ້າເຖິງເຄື່ອງວິເຄາະສໍາລັບການຄວບຄຸມແລະການໂອນຂໍ້ມູນແມ່ນເຮັດຕາມມາດຕະຖານ JTAG ພອດເພື່ອງ່າຍຄວາມຕ້ອງການໃນການໂຕ້ຕອບ. ຂໍ້ມູນທີ່ຖືກຈັບສາມາດຖືກສະແດງຢູ່ໃນ PC ໂດຍໃຊ້ທົ່ວໄປ viewຢູ່ໃນຊອຟແວແລະປົກກະຕິແລ້ວ mirrors ເປັນຜົນຕອບແທນ waveform logic simulator viewແບບ.

ແອັດວັນtages ຂອງວິທີການນີ້ແມ່ນວ່າບໍ່ມີ pins FPGA I/O ເພີ່ມເຕີມຖືກນໍາໃຊ້, ພຽງແຕ່ມາດຕະຖານ JTAG ສັນຍານ. ແກນ IP ຂອງຕົວວິເຄາະເຫດຜົນທີ່ຖືກຝັງໄວ້ມັກຈະມີລາຄາຖືກແລະໃນບາງກໍລະນີສາມາດເປັນທາງເລືອກໃນການສັງເຄາະ FPGA ທີ່ມີຢູ່ແລ້ວ, ຫຼືເຄື່ອງມືຈໍາລອງ. ໃນບາງກໍລະນີ, ເຄື່ອງວິເຄາະເຫດຜົນທີ່ຝັງໄວ້ຍັງສາມາດໃຫ້ຜົນໄດ້ຮັບເພີ່ມເຕີມໃນ I/Os ທີ່ບໍ່ໄດ້ໃຊ້, ຖ້າມັນສະດວກກວ່າ. ຫນຶ່ງໃນ disadvan ໄດ້tages ກັບວິທີການນີ້ແມ່ນວ່າຈໍານວນຂະຫນາດໃຫຍ່ຂອງຊັບພະຍາກອນ FPGA ແມ່ນຕ້ອງການ. ໂດຍສະເພາະ, ຖ້າ trace buffers ຖືກນໍາໃຊ້, ນີ້ຈະຫຼຸດລົງຈໍານວນຂອງຄວາມຊົງຈໍາ block ທີ່ມີຢູ່. ຖ້າຕ້ອງການ buffer ກວ້າງ, ນີ້ຈະເປັນການຄ້າຂາຍກັບຄວາມເລິກຂອງຫນ່ວຍຄວາມຈໍາ (ນັບຕັ້ງແຕ່ການນໍາໃຊ້ຄວາມຊົງຈໍາທີ່ກວ້າງຂຶ້ນເຮັດໃຫ້ຄວາມເລິກຂອງຄວາມຈໍາຕື້ນກວ່າ) - ຄວາມເສຍຫາຍອັນໃຫຍ່ຫຼວງ.tage ເມື່ອໃຊ້ອຸປະກອນຂະຫນາດນ້ອຍກວ່າ. ບາງທີຂໍ້ບົກຜ່ອງທີ່ໃຫຍ່ທີ່ສຸດຂອງເຕັກນິກນີ້ແມ່ນວ່າທຸກໆຄັ້ງທີ່ມີການປັບຕົວໃນການຈັດວາງ probe, ມັນຈໍາເປັນຕ້ອງລວບລວມແລະ reprogram ການອອກແບບໃຫມ່. ເມື່ອນໍາໃຊ້ອຸປະກອນຂະຫນາດໃຫຍ່ຂະບວນການນີ້ສາມາດໃຊ້ເວລາຢ່າງຫຼວງຫຼາຍ. ເນື່ອງຈາກວິທີການ probes ສັນຍານໄດ້ຖືກຈັດໃສ່ໃນການອອກແບບ, ມັນສາມາດເປັນການຍາກທີ່ຈະ correlate ການພົວພັນການກໍານົດເວລາສັນຍານ. ນອກຈາກນັ້ນ, ຄວາມລ່າຊ້າລະຫວ່າງ probes ສັນຍານບໍ່ສອດຄ່ອງແລະດັ່ງນັ້ນການພົວພັນທີ່ໃຊ້ເວລາແມ່ນຍາກທີ່ຈະປຽບທຽບ. ນີ້ແມ່ນຄວາມຫຍຸ້ງຍາກໂດຍສະເພາະເມື່ອປຽບທຽບສັນຍານ asynchronous ຫຼືສັນຍານຈາກໂດເມນເວລາທີ່ແຕກຕ່າງກັນ.

In-Circuit FPGA Debug - ອຸປະກອນທົດສອບພາຍນອກ
ການ​ນໍາ​ໃຊ້​ລະ​ຫັດ​ດີ​ບັກ​ໃນ​ວົງ​ຈອນ​ຮ່ວມ​ກັບ​ອຸ​ປະ​ກອນ​ການ​ທົດ​ສອບ​ພາຍ​ນອກ​ແມ່ນ​ການ​ພັດ​ທະ​ນາ​ທໍາ​ມະ​ຊາດ​ໃນ​ເວ​ລາ​ທີ່​ການ​ວິ​ເຄາະ​ເຫດ​ຜົນ​ພາຍ​ນອກ​ສໍາ​ລັບ​ການ​ທົດ​ສອບ​ລະ​ບົບ​. ໂດຍການສ້າງລະຫັດດີບັກງ່າຍໆບາງຢ່າງເພື່ອກໍານົດແລະເລືອກສັນຍານການທົດສອບພາຍໃນແລະນໍາໃຊ້ພວກມັນກັບ FPGA I/Os, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບທີ 3, ມັນເປັນໄປໄດ້ທີ່ຈະນໍາໃຊ້ຄວາມສາມາດຂັ້ນສູງຂອງການວິເຄາະ (ເຊັ່ນ: buffers ຕິດຕາມຂະຫນາດໃຫຍ່, ລໍາດັບ triggering ສະລັບສັບຊ້ອນ, ແລະຫຼາຍ. viewing options) ເພື່ອສ້າງສະພາບແວດລ້ອມດີບັກທີ່ງ່າຍດາຍແຕ່ມີອໍານາດ. ຄວາມ​ສາ​ມາດ​ໃນ​ວົງ​ຈອນ​ສະ​ລັບ​ສັບ​ຊ້ອນ​ສໍາ​ລັບ​ທາງ​ເລືອກ triggering ຂັ້ນ​ສູງ​ສາ​ມາດ​ຫຼຸດ​ຜ່ອນ​ຈໍາ​ນວນ​ຂອງ​ຜົນ​ຜະ​ລິດ​ທີ່​ຈໍາ​ເປັນ​. ຕົວຢ່າງampດັ່ງນັ້ນ, ການເລືອກທີ່ຢູ່ສະເພາະໃນລົດເມກວ້າງອາດຈະຖືກຫ້າມ ຖ້າຕ້ອງການປັກໝຸດພາຍນອກ.
ການນໍາໃຊ້ເຫດຜົນ FPGA ພາຍໃນຫຼຸດຜ່ອນຄວາມຕ້ອງການ I/O ຢ່າງຫຼວງຫຼາຍແລະຍັງສາມາດຊອກຫາຮູບແບບທີ່ຢູ່ສະເພາະ (ບາງທີການເອີ້ນແລະກັບຄືນລໍາດັບ) ສໍາລັບການແກ້ໄຂບັນຫາທີ່ສັບສົນຫຼາຍ. ຖ້າມີການໂຕ້ຕອບຜູ້ໃຊ້ທົ່ວໄປ, ນີ້ສາມາດເຮັດໃຫ້ເສັ້ນໂຄ້ງການຮຽນຮູ້ງ່າຍແລະປັບປຸງຜົນຜະລິດ.

ແອັດວັນtages ຂອງວິທີການນີ້ແມ່ນວ່າມັນ leverages ຄ່າໃຊ້ຈ່າຍຂອງອຸປະກອນການທົດສອບພາຍນອກແລະດັ່ງນັ້ນຈຶ່ງບໍ່ມີຄ່າໃຊ້ຈ່າຍເພີ່ມເຕີມເຄື່ອງມື. ບາງຫຼັກ IP ຂອງວົງຈອນດີບັກແມ່ນມີຢູ່ຈາກຜູ້ຜະລິດອຸປະກອນຫຼືຜູ້ຜະລິດ FPGA, ແລະສາມາດມີຄ່າໃຊ້ຈ່າຍຕໍ່າຫຼາຍຫຼືແມ້ກະທັ້ງບໍ່ເສຍຄ່າ. ຈໍານວນຂອງຊັບພະຍາກອນ FPGA ທີ່ຕ້ອງການເພື່ອປະຕິບັດເຫດຜົນການເລືອກສັນຍານແມ່ນຫນ້ອຍຫຼາຍ, ແລະນັບຕັ້ງແຕ່ການທໍາງານຂອງການຕິດຕາມແມ່ນເຮັດໂດຍໃຊ້ຕົວວິເຄາະເຫດຜົນພາຍນອກ, ບໍ່ຈໍາເປັນຕ້ອງມີຄວາມຊົງຈໍາຂອງຕັນ. ເນື່ອງຈາກເຫດຜົນການເລືອກແມ່ນລາຄາບໍ່ແພງ, ຊ່ອງຈໍານວນຫລາຍທີ່ມີການກະຕຸ້ນທີ່ກວ້າງຂວາງກໍ່ສາມາດສະຫນັບສະຫນູນໄດ້ເຊັ່ນກັນ. ເຄື່ອງວິເຄາະເຫດຜົນສາມາດເຮັດວຽກໄດ້ທັງໃນໂໝດ Timing ແລະ State mode ເຊິ່ງຊ່ວຍແຍກບັນຫາການກຳນົດເວລາບາງອັນ.
ຄວາມບໍ່ພໍໃຈtages ຂອງວິທີການນີ້ສາມາດປະກອບມີຄວາມຕ້ອງການໃນການຊື້ເຄື່ອງວິເຄາະເຫດຜົນ, ຖ້າຫາກວ່າຫນຶ່ງຍັງບໍ່ໄດ້ຈັດສັນໃຫ້ໂຄງການ. ນີ້ disadvantage ອາດຈະພຽງພໍທີ່ຈະຂັດຂວາງວິທີການນີ້ໃນຫຼາຍໆກໍລະນີ. ຢ່າງໃດກໍຕາມ, ໃຫ້ສັງເກດວ່າບາງທາງເລືອກໃນການວິເຄາະ logic ລາຄາຕໍ່າແມ່ນກາຍເປັນທີ່ມີຢູ່ທີ່ໃຊ້ PC ຫຼືແທັບເລັດສໍາລັບການສະແດງ, ເຮັດໃຫ້ທາງເລືອກນີ້ມີປະສິດທິພາບຫຼາຍສໍາລັບຂໍ້ກໍານົດການດີບັກທີ່ງ່າຍດາຍ.
ຈໍານວນຂອງ pins FPGA ບໍລິໂພກສາມາດເປັນ disadvan ອື່ນtage ແລະຖ້າລົດເມກວ້າງຕ້ອງໄດ້ຮັບການສັງເກດເຫັນ, ການວາງແຜນທີ່ສໍາຄັນສໍາລັບການຈັດວາງກະດານແລະການເພີ່ມຕົວເຊື່ອມຕໍ່ debug ແມ່ນຈໍາເປັນ. ຄວາມຕ້ອງການນີ້ແມ່ນເວລາທີ່ຫຍຸ້ງຍາກທີ່ສຸດທີ່ຈະຄາດຄະເນໃນຕອນຕົ້ນຂອງການອອກແບບແລະຄວາມສັບສົນທີ່ບໍ່ຕ້ອງການອື່ນ. ຄ້າຍຄືກັນກັບວິທີການວິເຄາະເຫດຜົນຝັງຕົວ, ຍຸດທະສາດການທົດສອບພາຍນອກຮຽກຮ້ອງໃຫ້ມີການລວບລວມແລະ reprogramming ຂອງການອອກແບບ, ເມື່ອແຕ່ລະການທົດລອງໃຫມ່ແມ່ນຈໍາເປັນ.

Disadvan ທົ່ວໄປtages ຂອງທັງສອງເຕັກນິກນີ້ - ການໃຊ້ຊັບພະຍາກອນເທິງຊິບ (ເຊິ່ງຍັງສາມາດສົ່ງຜົນກະທົບຕໍ່ການປະຕິບັດການກໍານົດເວລາຂອງການອອກແບບແລະສ້າງຂໍ້ກໍານົດການດີບັກເພີ່ມເຕີມ) ຄວາມຕ້ອງການທີ່ຈະລວບລວມແລະ reprogram ການອອກແບບ (ເຊິ່ງສາມາດເພີ່ມຊົ່ວໂມງຫຼືແມ້ກະທັ້ງມື້ກັບຕາຕະລາງການດີບັກ) ການວາງແຜນລ່ວງຫນ້າທີ່ຈໍາເປັນສໍາລັບການກໍານົດສະຖານະການການທົດສອບທີ່ອາດຈະເປັນໄປໄດ້, ແລະການນໍາໃຊ້ຊັບພະຍາກອນ chip I/O ເພີ່ມເຕີມເຫຼົ່ານີ້ໄດ້ສ້າງຄວາມຫຍຸ້ງຍາກສໍາລັບວິທີການ. ຄໍາຕອບຫນຶ່ງແມ່ນການເພີ່ມເຫດຜົນການແກ້ບັນຫາທີ່ອຸທິດຕົນເຂົ້າໄປໃນຜ້າ FPGA ໃນບາງອຸປະກອນ. ການດີບັ໊ກໃນວົງຈອນໂດຍໃຊ້ຮາດແວ probes ແມ່ນຜົນໄດ້ຮັບ.

In-Circuit FPGA Debug – ຮາດແວ Probes
ການ​ນໍາ​ໃຊ້​ຂອງ​ການ probes ຮາດ​ແວ​ຢ່າງ​ຫຼວງ​ຫຼາຍ​ເຮັດ​ໃຫ້​ເຕັກ​ນິກ​ການ​ດີ​ບັກ​ໃນ​ວົງ​ຈອນ​ງ່າຍ​ຂຶ້ນ​ສໍາ​ລັບ FPGAs​. ເຕັກນິກນີ້ປະຕິບັດເປັນຄຸນສົມບັດ Live Probe ໃນອຸປະກອນ SmartFusion2®SoC FPGA ແລະ IGLOO®2 FPGA, ເພີ່ມສາຍ probe ທີ່ອຸທິດຕົນໃຫ້ກັບຜ້າ FPGA ເພື່ອສັງເກດຜົນຜະລິດຂອງອົງປະກອບຕາມເຫດຜົນໃດໆ. ດັ່ງທີ່ສະແດງຢູ່ໃນແຜນຜັງບລັອກໃນຮູບທີ 4, ຮາດແວ probes ມີຢູ່ໃນສອງຊ່ອງ probe A ແລະ B.

ຜົນໄດ້ຮັບການລົງທະບຽນທີ່ເລືອກ (ຈຸດ probe), ເຊັ່ນດຽວກັບແຫຼ່ງທີ່ມາຈາກລຸ່ມສຸດຂອງຮູບ, ແມ່ນຖືກສົ່ງຕໍ່ຂ້າງເທິງສອງຊ່ອງ probe ແລະຖ້າເລືອກສາມາດຖືກນໍາໃຊ້ກັບຊ່ອງ A ຫຼື B. ຫຼັງຈາກນັ້ນ, ສັນຍານຊ່ອງເວລາຈິງເຫຼົ່ານີ້ສາມາດຖືກສົ່ງໄປຫາ Probe A ແລະ Probe B pins ທີ່ອຸທິດຕົນໃນອຸປະກອນ. ສັນຍານ Probe A ແລະ Probe B ຍັງສາມາດສົ່ງຜ່ານພາຍໃນໄປຫາເຄື່ອງວິເຄາະເຫດຜົນທີ່ຝັງໄວ້.

ໃຫ້ສັງເກດວ່າຄຸນລັກສະນະການກໍານົດເວລາຂອງ pins probe ແມ່ນເປັນປົກກະຕິແລະມີການບິດເບືອນທີ່ລະເລີຍຈາກຈຸດ probe ຫນຶ່ງໄປຫາອີກຈຸດຫນຶ່ງ, ເຮັດໃຫ້ມັນງ່າຍຂຶ້ນຫຼາຍທີ່ຈະປຽບທຽບຄຸນລັກສະນະຂອງເວລາຂອງສັນຍານໃນເວລາທີ່ແທ້ຈິງ. ຂໍ້ມູນສາມາດຖືກຈັບໄດ້ສູງເຖິງ 100MHz ເຮັດໃຫ້ມັນເຫມາະສົມກັບການອອກແບບເປົ້າຫມາຍສ່ວນໃຫຍ່.
ບາງທີທີ່ສໍາຄັນທີ່ສຸດແມ່ນສະຖານທີ່ຈຸດ probe, ເນື່ອງຈາກວ່າພວກເຂົາບໍ່ໄດ້ຖືກເລືອກເປັນສ່ວນຫນຶ່ງຂອງການອອກແບບທີ່ປະຕິບັດ (ພວກມັນຖືກເລືອກຜ່ານຮາດແວທີ່ອຸທິດຕົນໃນຂະນະທີ່ການອອກແບບກໍາລັງເຮັດວຽກຢູ່ໃນ FPGA), ສາມາດປ່ຽນແປງໄດ້ໄວໂດຍການສົ່ງຂໍ້ມູນການຄັດເລືອກໄປຫາອຸປະກອນ. ບໍ່ຈໍາເປັນຕ້ອງມີການອອກແບບຄືນໃຫມ່ແລະ reprogramming.
ເພື່ອເຮັດໃຫ້ການໃຊ້ຄວາມສາມາດຂອງ Live Probe ງ່າຍຍິ່ງຂຶ້ນ, ເຄື່ອງມືຊອບແວດີບັກທີ່ກ່ຽວຂ້ອງໄດ້ເຂົ້າເຖິງທຸກສະຖານທີ່ສັນຍານການສືບສວນຜ່ານການດີບັກທີ່ສ້າງຂຶ້ນໂດຍອັດຕະໂນມັດ. file. ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບທີ 5, ຊື່ສັນຍານສາມາດຖືກເລືອກຈາກລາຍການສັນຍານແລະນໍາໃຊ້ກັບຊ່ອງທາງທີ່ຕ້ອງການ. ນີ້ສາມາດເຮັດໄດ້ເຖິງແມ່ນວ່າໃນຂະນະທີ່ການອອກແບບກໍາລັງດໍາເນີນການເພື່ອໃຫ້ກິດຈະກໍາການສືບສວນພາຍໃນການອອກແບບແມ່ນ seamless ແລະປະສິດທິພາບຫຼາຍ.

ໃນຫຼາຍໆກໍລະນີ, ຄວາມສາມາດຂອງຮາດແວ probe, ເຊັ່ນ Live Probe, ສາມາດໃຊ້ຮ່ວມກັບເຄື່ອງວິເຄາະເຫດຜົນທີ່ຝັງໄວ້ທີ່ອະທິບາຍໄວ້ກ່ອນໜ້ານີ້ ແລະເຕັກນິກການທົດສອບພາຍນອກ.

ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບທີ 6, ຄວາມສາມາດຂອງ Live Probe ເພື່ອເລືອກສັນຍານ 'ໃນການບິນ' ເຮັດໃຫ້ມັນສາມາດປ່ຽນສັນຍານໄດ້ໄວແລະງ່າຍດາຍພາຍໃຕ້ການສັງເກດໂດຍບໍ່ຈໍາເປັນຕ້ອງ recompile ການອອກແບບ. ເຄື່ອງວິເຄາະເຫດຜົນພາຍນອກ ຫຼືຂອບເຂດສາມາດສັງເກດສັນຍານ probed ໄດ້ຢ່າງງ່າຍດາຍ, ດັ່ງທີ່ສະແດງຢູ່ໃນສ່ວນເທິງເບື້ອງຂວາຂອງຮູບໃນ pins ຜົນຜະລິດ probe ສະເພາະ. ທາງເລືອກອື່ນ (ຫຼືບາງທີນອກເຫນືອໄປຈາກ) ເຄື່ອງວິເຄາະເຫດຜົນພາຍໃນ (ບລັອກ ILA Identify, ສະແດງຢູ່ໃນຮູບ) ສາມາດນໍາໃຊ້ເພື່ອສັງເກດ pins probe. ສັນຍານ probe ສາມາດຈັບໄດ້ໂດຍ ILA ແລະສັງເກດເຫັນຢູ່ໃນປ່ອງຢ້ຽມຮູບຄື່ນ. ສະຖານທີ່ Probe ສາມາດປ່ຽນແປງໄດ້ໂດຍບໍ່ຈໍາເປັນຕ້ອງລວບລວມການອອກແບບເປົ້າຫມາຍໃຫມ່.
ໃຫ້ສັງເກດວ່າຄວາມສາມາດເພີ່ມເຕີມສໍາລັບການກະຕຸ້ນແລະການຕິດຕາມສາມາດຖືກນໍາໃຊ້ເພື່ອເສີມຂະຫຍາຍການທໍາງານຂອງ probe, ເຮັດໃຫ້ມັນງ່າຍທີ່ຈະສັງເກດເຫັນເຖິງແມ່ນບັນຫາການອອກແບບສະລັບສັບຊ້ອນ.

ຄວາມສາມາດແກ້ບັນຫາຮາດແວເພີ່ມເຕີມແມ່ນມີຢູ່ໃນອຸປະກອນ SmartFusion2 SoC FPGA ແລະ IGLOO2 FPGA. ຫນຶ່ງໃນຄວາມສາມາດເຫຼົ່ານີ້, ເອີ້ນວ່າ Active Probe, ສາມາດອ່ານຫຼືຂຽນແບບໄດນາມິກແບບໄດນາມິກແລະ asynchronously ເພື່ອລົງທະບຽນອົງປະກອບຕາມເຫດຜົນໃດໆ. ມູນຄ່າລາຍລັກອັກສອນຍັງຄົງຢູ່ສໍາລັບວົງຈອນໂມງດຽວເພື່ອໃຫ້ການດໍາເນີນງານປົກກະຕິສາມາດສືບຕໍ່, ເຮັດໃຫ້ມັນເປັນເຄື່ອງມືດີບັກທີ່ມີຄຸນຄ່າຫຼາຍ. Active Probe ມີຄວາມສົນໃຈໂດຍສະເພາະຖ້າຕ້ອງການການສັງເກດການໄວຂອງສັນຍານພາຍໃນ (ບາງທີພຽງແຕ່ເພື່ອກວດເບິ່ງວ່າມັນມີການເຄື່ອນໄຫວຫຼືຢູ່ໃນສະພາບທີ່ຕ້ອງການ, ຄືກັບສັນຍານການປັບຄືນໃຫມ່), ຫຼືຖ້າມີຄວາມຕ້ອງການທີ່ຈະທົດສອບການທໍາງານຂອງເຫດຜົນໂດຍການຂຽນໄປຫາຈຸດ probe.
(ບາງທີອາດຈະເລີ່ມຕົ້ນການຫັນປ່ຽນຂອງເຄື່ອງຈັກຂອງລັດໂດຍການກໍານົດຄ່າການປ້ອນຂໍ້ມູນຢ່າງໄວວາເພື່ອແຍກບັນຫາການໄຫຼຂອງການຄວບຄຸມ).

ຄວາມສາມາດດີບັກອື່ນທີ່ສະໜອງໃຫ້ໂດຍ Microsemi ແມ່ນ Memory Debug. ຄຸນສົມບັດນີ້ເຮັດໃຫ້ຜູ້ອອກແບບສາມາດອ່ານ ຫຼືຂຽນແບບເຄື່ອນໄຫວໄດ້ແບບໄດນາມິກ ແລະຂຽນຂໍ້ຄວາມໃສ່ບລັອກ FPGA fabric SRAM ທີ່ເລືອກ. ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຫນ້າຈໍຂອງເຄື່ອງມືດີບັກ (ຮູບ 7), ເມື່ອເລືອກແຖບ Memory Blocks ຜູ້ໃຊ້ສາມາດເລືອກຫນ່ວຍຄວາມຈໍາທີ່ຕ້ອງການເພື່ອອ່ານ, ດໍາເນີນການບັນທຶກພາບຂອງຫນ່ວຍຄວາມຈໍາ, ແກ້ໄຂຄ່າຫນ່ວຍຄວາມຈໍາ, ແລະຫຼັງຈາກນັ້ນຂຽນຄ່າກັບອຸປະກອນ. ນີ້ສາມາດເປັນປະໂຫຍດໂດຍສະເພາະສໍາລັບການກວດສອບຫຼືກໍານົດ buffers ຂໍ້ມູນທີ່ໃຊ້ໃນພອດການສື່ສານສໍາລັບການຄິດໄລ່ທີ່ຮັດກຸມ scratch-pad ຫຼືແມ້ກະທັ້ງສໍາລັບລະຫັດປະຕິບັດໂດຍ CPU ຝັງ. ການດີບັກຄວາມຜິດພາດທີ່ຂຶ້ນກັບຂໍ້ມູນຊັບຊ້ອນແມ່ນໄວ ແລະງ່າຍຂຶ້ນຫຼາຍເມື່ອຄວາມຊົງຈຳສາມາດສັງເກດ ແລະຄວບຄຸມໄດ້ໄວ.

ເມື່ອການອອກແບບຖືກດີບັ໊ກ, ມັນອາດຈະຕ້ອງການທີ່ຈະປິດຄວາມສາມາດໃນການດີບັ໊ກຂອງຮາດແວເພື່ອປົກປ້ອງຂໍ້ມູນທີ່ລະອຽດອ່ອນ. ຜູ້ໂຈມຕີສາມາດນໍາໃຊ້ສິ່ງອໍານວຍຄວາມສະດວກດຽວກັນເຫຼົ່ານີ້ເພື່ອອ່ານຂໍ້ມູນທີ່ສໍາຄັນຫຼືປ່ຽນການຕັ້ງຄ່າລະບົບທີ່ສາມາດເຮັດໃຫ້ເຂົ້າເຖິງສ່ວນທີ່ລະອຽດອ່ອນຂອງລະບົບໄດ້ງ່າຍ. Microsemi ໄດ້ເພີ່ມຄຸນສົມບັດເພື່ອໃຫ້ຜູ້ອອກແບບຮັບປະກັນອຸປະກອນຫຼັງຈາກການດີບັກສໍາເລັດ. ຕົວຢ່າງample, ການເຂົ້າເຖິງ Live Probe ແລະ Active Probe ສາມາດຖືກລັອກເພື່ອປິດການທໍາງານຢ່າງສົມບູນເປັນວິທີການໂຈມຕີທີ່ເປັນໄປໄດ້ (ເຖິງແມ່ນວ່າຈະລົບລ້າງຄວາມເປັນໄປໄດ້ຂອງກິດຈະກໍາ probe ການສ້າງຮູບແບບໃດໆໃນກະແສສະຫນອງທີ່ສາມາດນໍາໃຊ້ເພື່ອພະຍາຍາມແລະສັງເກດຂໍ້ມູນ probe ໂດຍທາງອ້ອມ). ອີກທາງເລືອກ, ການເຂົ້າເຖິງບາງສ່ວນຂອງການອອກແບບສາມາດຖືກລັອກອອກເພື່ອປ້ອງກັນການເຂົ້າເຖິງພຽງແຕ່ພາກສ່ວນເຫຼົ່ານັ້ນ. ນີ້ສາມາດສະດວກຖ້າຫາກວ່າພຽງແຕ່ບາງສ່ວນຂອງການອອກແບບຕ້ອງໄດ້ຮັບການຮັບປະກັນເຮັດໃຫ້ສ່ວນທີ່ເຫຼືອຂອງການອອກແບບຍັງສາມາດເຂົ້າເຖິງສໍາລັບການທົດສອບພາກສະຫນາມຫຼືການວິເຄາະຄວາມຜິດພາດ.

ແຜນວາດການປຽບທຽບການດີບັກໃນວົງຈອນ
ໃນປັດຈຸບັນທີ່ລາຍລະອຽດ Review ຂອງສາມເຕັກນິກການດີບັກຮາດແວໃນວົງຈອນຕົ້ນຕໍໄດ້ຖືກອະທິບາຍຕາຕະລາງສະຫຼຸບ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບທີ 8, ໄດ້ຖືກສ້າງຂື້ນທີ່ລາຍລະອຽດຂອງ advan ຕ່າງໆ.tages ແລະ disadvantages ຂອງ​ແຕ່​ລະ​ວິ​ທີ​ການ​. ຈື່ໄວ້ວ່າບາງເຕັກນິກສາມາດຖືກນໍາໃຊ້ຮ່ວມກັນ (Live Probe ແລະ Internal Logic Analyzer (ILA), ເຊັ່ນ Synopsys Identify, ສໍາລັບ ex.ample), ພວກເຮົາສາມາດເຫັນຈຸດແຂງແລະຈຸດອ່ອນທີ່ສໍາຄັນຂອງແຕ່ລະເຕັກນິກ. ການລວບລວມຄວາມສາມາດແກ້ບັນຫາຮາດແວໃນວົງຈອນ (Live Probe, Active Probe, ແລະ Memory Debug - ເອີ້ນວ່າ SmartDebug), ແມ່ນອ່ອນແອທີ່ສຸດເມື່ອປຽບທຽບກັບເຕັກນິກອື່ນໆເມື່ອເວົ້າເຖິງຈໍານວນ probes ທັງຫມົດທີ່ມີຢູ່ (ວົງສີແດງ) ແລະອ່ອນກວ່າທີ່ດີທີ່ສຸດ (ວົງສີເຫຼືອງ) ເມື່ອຄວາມໄວການຈັບພາບຖືກພິຈາລະນາ (ອຸປະກອນການທົດສອບພາຍນອກສາມາດໄວ).
ເຕັກນິກທີ່ອີງໃສ່ ILA, ເຊັ່ນ Synopsys Identify, ແມ່ນອ່ອນແອທີ່ສຸດເມື່ອປຽບທຽບກັບເຕັກນິກອື່ນໆແລະເມື່ອຄວາມຕ້ອງການຊັບພະຍາກອນ FPGA ຖືກພິຈາລະນາ. ເຕັກນິກການອຸປະກອນການທົດສອບພາຍນອກແມ່ນອ່ອນແອທີ່ສຸດໃນໄລຍະການພິຈາລະນາຈໍານວນຫນຶ່ງທີ່ມີຄ່າໃຊ້ຈ່າຍ, ຜົນກະທົບໄລຍະເວລາການອອກແບບ, ແລະການເຄື່ອນໄຫວຂອງ probe overhead (ເນື່ອງຈາກຄວາມຕ້ອງການທີ່ຈະ recompile ການອອກແບບ) ຫຼາຍທີ່ສຸດ onerous. ບາງທີການແກ້ໄຂທີ່ດີທີ່ສຸດແມ່ນການປະສົມປະສານຂອງ SmartDebug ແລະຫນຶ່ງໃນເຕັກນິກອື່ນໆ, ດັ່ງນັ້ນຈໍານວນຂອງຊ່ອງທາງທີ່ອ່ອນແອຂອງ SmartDebug ສາມາດໄດ້ຮັບການຫຼຸດຜ່ອນແລະການເຄື່ອນໄຫວຈຸດ probe disadvan.tages ຂອງເຕັກນິກອື່ນໆຫຼຸດລົງເຊັ່ນດຽວກັນ.

ການຈັດປະເພດສັນຍານ
ຄວາມແຕກຕ່າງທີ່ເປັນປະໂຫຍດສາມາດເຮັດໄດ້ລະຫວ່າງບາງປະເພດຂອງສັນຍານທົ່ວໄປທີ່ສຸດແລະນີ້ສາມາດຊ່ວຍໄດ້ໃນເວລາວາງແຜນວິທີການແກ້ບັນຫາ. ຕົວຢ່າງample, ສັນຍານທີ່ບໍ່ປ່ຽນແປງນອກເໜືອໄປຈາກໃນລະຫວ່າງການເລີ່ມຕົ້ນລະບົບ, ເຊັ່ນ: ການຣີເຊັດລະບົບ, ການຕັ້ງຄ່າບລັອກຄືນໃໝ່ ຫຼືການລົງທະບຽນເລີ່ມຕົ້ນສາມາດຖືກຈັດປະເພດເປັນສັນຍານສະຖິດ. ສັນຍານປະເພດເຫຼົ່ານີ້ຖືກເຂົ້າເຖິງໄດ້ຢ່າງມີປະສິດທິພາບທີ່ສຸດໂດຍຜ່ານສະຖານທີ່ທີ່ສາມາດສັງເກດໄດ້ຢ່າງງ່າຍດາຍເຊັ່ນດຽວກັນກັບການຄວບຄຸມສັນຍານ, ບໍ່ຈໍາເປັນຕ້ອງມີວົງຈອນ recompile ຍາວ. Active Probe ເປັນສິ່ງອໍານວຍຄວາມສະດວກທີ່ດີເລີດສໍາລັບການດີບັກສັນຍານສະຖິດ. ເຊັ່ນດຽວກັນ, ສັນຍານທີ່ມີການປ່ຽນແປງເລື້ອຍໆແຕ່ຍັງຄົງທີ່ສໍາລັບສ່ວນໃຫຍ່ຂອງເວລາ, ສາມາດຖືກຈັດປະເພດເປັນ pseudo-static ແລະຍັງຖືກແກ້ໄຂຢ່າງມີປະສິດທິພາບທີ່ສຸດໂດຍໃຊ້ Active Probe. ສັນຍານທີ່ມີການປ່ຽນແປງເລື້ອຍໆ, ເຊັ່ນ: ສັນຍານໂມງ, ສາມາດຖືກຈັດປະເພດເປັນແບບເຄື່ອນໄຫວ ແລະ ບໍ່ສາມາດເຂົ້າເຖິງໄດ້ງ່າຍໂດຍຜ່ານ Active Probe. Live Probe ເປັນທາງເລືອກທີ່ດີກວ່າສໍາລັບການສັງເກດສັນຍານເຫຼົ່ານີ້.

ກໍລະນີການນໍາໃຊ້ Debug ງ່າຍດາຍ

ຕອນນີ້ພວກເຮົາມີຄວາມເຂົ້າໃຈດີຂຶ້ນກ່ຽວກັບທາງເລືອກໃນການດີບັ໊ກໃນວົງຈອນຕ່າງໆ, ໃຫ້ເບິ່ງການອອກແບບແບບງ່າຍໆ.ampເພື່ອເຂົ້າໄປເບິ່ງວິທີການເຫຼົ່ານີ້ປະຕິບັດ. ຮູບທີ 9, ສະແດງການອອກແບບ FPGA ແບບງ່າຍດາຍໃນອຸປະກອນ SmartFusion2 SoC FPGA. ລະບົບຍ່ອຍຂອງ Microcontroller (MSS) ຖືກຕັ້ງຄືນໃຫມ່ໂດຍ CoreSF2Reset Soft IP block. ວັດສະດຸປ້ອນເຂົ້າໃນບລັອກນີ້ແມ່ນ Power On Reset, User Fabric Reset, ແລະ External Reset. ຜົນ​ໄດ້​ຮັບ​ແມ່ນ​ການ​ຕັ້ງ​ຄ່າ​ຄືນ​ໃຫມ່​ເປັນ​ຜ້າ​ຜູ້​ໃຊ້​, ການ​ປັບ MSS​, ແລະ​ການ​ປັບ M3​. ອາການຄວາມຜິດພາດແມ່ນວ່າບໍ່ມີການເຄື່ອນໄຫວຢູ່ໃນ I/Os ເຖິງແມ່ນວ່າອຸປະກອນຈະອອກຈາກສະຖານະ POR ສໍາເລັດ. ສາມທາງເລືອກທີ່ແຕກຕ່າງກັນສໍາລັບການ debugging ຄວາມຜິດພາດນີ້ແມ່ນສະແດງໃຫ້ເຫັນໃນຮູບເຊັ່ນດຽວກັນ: ກ່ອງສີຟ້າ (ປ້າຍ ETE) ແມ່ນສໍາລັບວິທີການອຸປະກອນການທົດສອບພາຍນອກ; ກ່ອງສີຂຽວ (ຕິດສະຫຼາກ ILA) ແມ່ນສໍາລັບວິທີການ Internal Logic Analyzer; ແລະກ່ອງສີສົ້ມ (ມີປ້າຍຊື່ AP) ແມ່ນສໍາລັບວິທີການ Active Probe. ພວກເຮົາຈະສົມມຸດວ່າສາເຫດຂອງຄວາມຜິດພາດທີ່ອາດຈະຖືກຢືນຢັນການປ້ອນຂໍ້ມູນການຕັ້ງຄ່າຄືນໃຫມ່ໃນ CoreSF2Reset Soft IP block.

ຕອນນີ້ໃຫ້ເບິ່ງຂັ້ນຕອນການດີບັກສໍາລັບສາມວິທີການໃນວົງຈອນທີ່ໄດ້ອະທິບາຍກ່ອນຫນ້ານີ້.

ອຸປະກອນທົດສອບພາຍນອກ
ການນໍາໃຊ້ວິທີການນີ້, ມັນສົມມຸດວ່າອຸປະກອນການທົດສອບແມ່ນມີຢູ່ແລະບໍ່ຖືກນໍາໃຊ້ໂດຍໂຄງການບູລິມະສິດສູງກວ່າ. ນອກຈາກນັ້ນ, ມັນເປັນສິ່ງສໍາຄັນທີ່ຈະມີການວາງແຜນລ່ວງຫນ້າເພື່ອໃຫ້ບາງ FPGA I/Os ສາມາດໃຊ້ໄດ້ແລະສາມາດເຊື່ອມຕໍ່ໄດ້ງ່າຍກັບອຸປະກອນການທົດສອບ. ມີ header ໃນ PCB ສໍາລັບ example, ຈະເປັນປະໂຫຍດຫຼາຍແລະຫຼຸດຜ່ອນເວລາທີ່ໃຊ້ໃນຄວາມພະຍາຍາມເພື່ອກໍານົດແລະເຊື່ອມຕໍ່ກັບ 'ຜູ້ຕ້ອງສົງໄສ' ຫຼືການຂາດແຄນ pins ໃນລະຫວ່າງການສືບສວນ. ການອອກແບບຈະຕ້ອງໄດ້ຮັບການລວບລວມຄືນໃຫມ່ເພື່ອເລືອກສັນຍານທີ່ພວກເຮົາຕ້ອງການສືບສວນ. ຫວັງວ່າ, ພວກເຮົາຈະບໍ່ 'ປອກເປືອກຜັກບົ່ວ' ແລະຈໍາເປັນຕ້ອງເລືອກສັນຍານເພີ່ມເຕີມສໍາລັບການສືບສວນຕື່ມອີກ, ເພາະວ່າການສືບສວນເບື້ອງຕົ້ນຂອງພວກເຮົາມັກຈະເຮັດໃຫ້ຄໍາຖາມເພີ່ມເຕີມ. ໃນກໍລະນີໃດກໍ່ຕາມ, ຂະບວນການ recompile ແລະ reprogramming ສາມາດໃຊ້ເວລາຫຼາຍ, ແລະຖ້າມັນສົ່ງຜົນໃຫ້ເກີດການລະເມີດເວລາ, ມັນຈໍາເປັນຕ້ອງມີການອອກແບບໃຫມ່ (ພວກເຮົາທຸກຄົນຄຸ້ນເຄີຍກັບຄວາມອຸກອັ່ງໃນການແກ້ໄຂບັນຫາການປິດເວລາ, ໂດຍສະເພາະ, ໃນເວລາທີ່ທ່ານເຮັດການປ່ຽນແປງການອອກແບບເພື່ອຊອກຫາ bug ການອອກແບບ - ຂະບວນການທັງຫມົດສາມາດໃຊ້ເວລາຈາກນາທີເຖິງຊົ່ວໂມງ). ມັນຍັງມີຄວາມສໍາຄັນທີ່ຈະຈື່ໄວ້ວ່າຖ້າການອອກແບບບໍ່ມີ I/O ຜູ້ໃຊ້ຟຣີ, ວິທີການນີ້ບໍ່ສາມາດຖືກປະຕິບັດໄດ້. ຍິ່ງໄປກວ່ານັ້ນ, ວິທີການນີ້ແມ່ນລົບກວນໂຄງສ້າງກັບການອອກແບບ - ແລະຂໍ້ບົກພ່ອງທີ່ກ່ຽວຂ້ອງກັບເວລາອາດຈະຫາຍໄປຫຼືປາກົດຄືນໃຫມ່ລະຫວ່າງການເຮັດຊ້ໍາອີກ.

ຕົວວິເຄາະເຫດຜົນພາຍໃນ
ການນໍາໃຊ້ວິທີການນີ້ ILA ຕ້ອງໄດ້ຮັບການໃສ່ເຂົ້າໄປໃນການອອກແບບໂດຍໃຊ້ຊັບພະຍາກອນຜ້າ, ແລະຫຼັງຈາກນັ້ນຕ້ອງໄດ້ຮັບການລວບລວມຄືນໃຫມ່. ໃຫ້ສັງເກດວ່າຖ້າຫາກວ່າ ILA ໄດ້ຖືກ instantiated ແລ້ວ, ສັນຍານທີ່ພວກເຮົາຕ້ອງການທີ່ຈະສືບສວນອາດຈະບໍ່ໄດ້ຮັບການເຄື່ອງມື, ເຊິ່ງຍັງຮຽກຮ້ອງໃຫ້ມີການລວບລວມຄືນ. ຂະບວນການນີ້ມີຄວາມສ່ຽງຕໍ່ການປ່ຽນແປງການອອກແບບຕົ້ນສະບັບແລະການລະເມີດຂໍ້ຈໍາກັດຂອງເວລາ. ຖ້າກົງກັບເວລາ, ການອອກແບບຕ້ອງໄດ້ຮັບການ reprogrammed ແລະ reinitialized. ຂະບວນການທັງຫມົດນີ້ສາມາດໃຊ້ເວລາຫຼາຍນາທີຫຼືແມ້ກະທັ້ງຫຼາຍຊົ່ວໂມງຖ້າຫາກວ່າ recompile ເວລາຍາວແລະຫຼາຍ passes ແມ່ນຈໍາເປັນ.

ການກວດສອບການເຄື່ອນໄຫວ
ການນໍາໃຊ້ວິທີການນີ້ Active Probe ສາມາດຊີ້ໃຫ້ເຫັນເຖິງແຫຼ່ງຂອງສັນຍານການປັບຄ່າຕ່າງໆ, ທັງຫມົດແມ່ນມາຈາກຜົນໄດ້ຮັບການລົງທະບຽນ (ເປັນທົ່ວໄປໃນການປະຕິບັດການອອກແບບດິຈິຕອນທີ່ດີ). ສັນຍານຖືກເລືອກເທື່ອລະອັນ, ຈາກເມນູ Active Probe ທີ່ສະແດງຢູ່ໃນຮູບ 10 ຂ້າງລຸ່ມນີ້. ຄ່າສັນຍານທີ່ເລືອກສາມາດອ່ານໄດ້ ແລະສະແດງຢູ່ໃນໜ້າຕ່າງຂໍ້ມູນ Active Probe. ການຢືນຢັນທີ່ຜິດພາດແມ່ນສາມາດລະບຸໄດ້ງ່າຍ. ການທົດສອບນີ້ສາມາດເຮັດໄດ້ທັນທີໂດຍບໍ່ຕ້ອງການລວບລວມແລະ reprogram ອຸປະກອນແລະບໍ່ແມ່ນໂຄງສ້າງຫຼືຂັ້ນຕອນການລົບກວນ. ຂະບວນການທັງຫມົດໃຊ້ເວລາພຽງແຕ່ສອງສາມວິນາທີ. ວິ​ທີ​ການ​ນີ້​ຍັງ​ສາ​ມາດ​ສ້າງ​ການ​ຄວບ​ຄຸມ (ການ​ປ່ຽນ​ແປງ​ຄ່າ asynchronously​) ທີ່​ສອງ​ວິ​ທີ​ການ​ອື່ນໆ​ຈະ​ບໍ່​ອະ​ນຸ​ຍາດ​ໃຫ້​. ໃນນີ້ໂດຍສະເພາະ exampແທ້ຈິງແລ້ວ, ສັນຍານການຕັ້ງຄືນໃຫມ່ທີ່ມາຈາກການລົງທະບຽນອາດຈະຖືກກວດສອບໄດ້ງ່າຍແລະຄົ້ນພົບວ່າຖືກຈັດຢູ່ໃນສະພາບການເຄື່ອນໄຫວ.

ການສະຫຼັບສັນຍານການຣີເຊັດເປັນຊ່ວງເວລານັ້ນສາມາດເຮັດໄດ້ໂດຍການໝູນໃຊ້ການລົງທະບຽນແບບບໍ່ກົງກັນເພື່ອສ້າງສັນຍານສ່ວນທີ່ເຫຼືອ.

ກໍລະນີການນໍາໃຊ້ດີບັກທີ່ສັບສົນຫຼາຍ
ການອອກແບບຂ້າງເທິງນີ້ແມ່ນງ່າຍດາຍຫຼາຍແລະເປັນປະໂຫຍດເປັນການແນະນໍາການນໍາໃຊ້ເຕັກນິກການອອກແບບທີ່ອະທິບາຍ, ແຕ່ສະລັບສັບຊ້ອນຫຼາຍ ex.ample ອາດຈະເປັນຕົວຢ່າງຫຼາຍກວ່ານັ້ນ. ຫຼາຍຄັ້ງສັນຍານຄວາມສົນໃຈບໍ່ແມ່ນສັນຍານສະຖິດຄືກັບທີ່ມັນຢູ່ໃນອະດີດທີ່ງ່າຍດາຍຂອງພວກເຮົາample ແຕ່ເປັນແບບເຄື່ອນໄຫວ. ສັນ​ຍານ​ເຄື່ອນ​ໄຫວ​ທົ່ວ​ໄປ​ແມ່ນ​ໂມງ​ລະ​ຫວ່າງ​ກາງ, ບາງ​ທີ​ອາດ​ມີ​ການ​ນໍາ​ໃຊ້​ສໍາ​ລັບ​ການ​ຈັບ​ເວ​ລາ​ຈັບ​ມື​ສໍາ​ລັບ​ການ​ໂຕ້​ຕອບ serial. ຮູບທີ 11 ສະແດງໃຫ້ເຫັນການອອກແບບດັ່ງກ່າວກັບຜູ້ໃຊ້ Soft IP core, ໃນກໍລະນີນີ້, ການໂຕ້ຕອບ serial custom ທີ່ເຊື່ອມຕໍ່ກັບລະບົບ APB bus. ອາການຂອງຄວາມຜິດພາດແມ່ນວ່າບໍ່ມີກິດຈະກໍາກ່ຽວກັບການໂຕ້ຕອບ serial ຂອງຜູ້ໃຊ້, ແລະວ່າໃນເວລາທີ່ແມ່ບົດລົດເມ APB ອອກທຸລະກໍາເພື່ອເຂົ້າເຖິງການໂຕ້ຕອບ serial ມັນຈະເຂົ້າໄປໃນເງື່ອນໄຂການຍົກເວັ້ນທີ່ຊີ້ໃຫ້ເຫັນການຈັບມືທີ່ບໍ່ຖືກຕ້ອງ. ເງື່ອນໄຂເຫຼົ່ານີ້ເບິ່ງຄືວ່າຈະປະຕິເສດສາເຫດຄົງທີ່, ຄືກັບສັນຍານການຕັ້ງຄືນທີ່ບໍ່ຖືກຕ້ອງ, ເພາະວ່າເຄື່ອງສະຖານະການເຮັດທຸລະກໍາເບິ່ງຄືວ່າບໍ່ເຮັດວຽກຢູ່ໃນອັດຕາທີ່ຄາດໄວ້ແລະດັ່ງນັ້ນຈຶ່ງເຮັດໃຫ້ເກີດຂໍ້ຍົກເວັ້ນ. ສາເຫດຂອງຮາກແມ່ນຄິດວ່າແມ່ນເຄື່ອງກໍາເນີດຄວາມຖີ່ຂອງໂມງພາຍໃນຫຼັກ IP ຂອງຜູ້ໃຊ້.

ຖ້າມັນບໍ່ແລ່ນຢູ່ໃນຄວາມຖີ່ທີ່ຖືກຕ້ອງ, ຄວາມຜິດພາດທີ່ອະທິບາຍຈະສົ່ງຜົນ.

ໃນສະຖານະການນີ້ມັນອາດຈະເປັນຍຸດທະສາດທີ່ດີກວ່າທີ່ຈະທົດແທນວິທີການ Active Probe ກັບ Live Probe. ນີ້ແມ່ນສະແດງຢູ່ໃນຮູບຂ້າງເທິງໂດຍກ່ອງ LP ສີສົ້ມ, ໂດຍໃຊ້ JTAG ສັນຍານສໍາລັບການຄັດເລືອກແຫຼ່ງ probe.

ອຸປະກອນທົດສອບພາຍນອກ
ສໍາລັບກໍລະນີນີ້, ວິທີການແມ່ນຄ້າຍຄືກັນກັບ ex ໄດ້ອະທິບາຍກ່ອນຫນ້ານີ້ງ່າຍດາຍampເລ. ສັນຍານໂມງຂອງຜູ້ໃຊ້ຖືກນໍາອອກມາເຖິງຈຸດທົດສອບ (ຫວັງວ່າຢູ່ໃນຫົວ) ແລະຈໍາເປັນຕ້ອງໃຊ້ເວລາໃນການລວບລວມຄືນໃຫມ່. ມັນຍັງອາດຈະເປັນປະໂຫຍດທີ່ຈະເອົາສັນຍານອ້າງອິງ, ບາງທີໂມງລະບົບທີ່ຖືກນໍາໃຊ້ເພື່ອໂມງຜູ້ໃຊ້ IP ເປັນສັນຍານການປຽບທຽບ. ອີກເທື່ອໜຶ່ງພວກເຮົາຈະຕ້ອງໄດ້ຮັບຄວາມຈຳເປັນໃນການລວບລວມ ແລະ reprogram ເພື່ອໃຫ້ຂະບວນການທັງໝົດສາມາດໃຊ້ເວລາຫຼາຍ.

ຕົວວິເຄາະເຫດຜົນພາຍໃນ
ກໍລະນີນີ້ແມ່ນຄ້າຍຄືກັນກັບ ex ງ່າຍດາຍampເລ. ILA ຕ້ອງໄດ້ຮັບການໃສ່, ຫຼືສັນຍານທີ່ຕ້ອງການກໍານົດ, ແລະວົງຈອນ recompile ແລະ reprogram ປະຕິບັດ. ບັນຫາທັງໝົດທີ່ອະທິບາຍໄວ້ກ່ອນໜ້ານີ້ຍັງຄົງສົ່ງຜົນໃຫ້ຮອບວຽນດີບັ໊ກຢ່າງໃຫຍ່ຫຼວງ. ຢ່າງໃດກໍຕາມ, ມີຄວາມສັບສົນເພີ່ມເຕີມ. ໂມງທີ່ຂັບ ILA ຈໍາເປັນຕ້ອງ synchronous, ແລະໂດຍສະເພາະໄວຫຼາຍກ່ຽວກັບໂມງທີ່ຈະສັງເກດເຫັນຈາກຜູ້ໃຊ້ Soft IP core. ຖ້າໂມງເຫຼົ່ານີ້ບໍ່ກົງກັນ, ຫຼືບໍ່ມີຄວາມສໍາພັນກັບເວລາທີ່ຖືກຕ້ອງ, ການເກັບຂໍ້ມູນຈະບໍ່ຄາດເດົາໄດ້ ແລະເປັນແຫຼ່ງຂອງຄວາມສັບສົນທີ່ເປັນໄປໄດ້ສໍາລັບຂະບວນການດີບັກ.
ໃຫ້ສັງເກດວ່າຖ້າຜູ້ໃຊ້ Soft IP clock ບໍ່ຖືກສ້າງຂຶ້ນໃນຊິບ (ບາງທີມັນອາດຈະຖືກຟື້ນຕົວຈາກການໂຕ້ຕອບ serial) ຜູ້ອອກແບບອາດຈະຕ້ອງເພີ່ມໂມດູນໂມງເພື່ອສ້າງໂມງ ILA ທີ່ໄວຂຶ້ນໂດຍໃຊ້ຊັບພະຍາກອນເພີ່ມເຕີມແລະອາດຈະສ້າງການລະເມີດເວລາ.

Live Probe
ການນໍາໃຊ້ວິທີນີ້, Live Probe ສາມາດຊີ້ໄປຫາແຫຼ່ງຂອງໂມງຜູ້ໃຊ້ແລະແຫຼ່ງໂມງອື່ນໆຈາກທະບຽນເພື່ອໄລ່ຫາສາເຫດຂອງຄວາມຜິດພາດ. Live Probe ຈະສະແດງຜົນອອກຂອງສັນຍານທີ່ເລືອກໃນເວລາຈິງ ແລະການພົວພັນລະຫວ່າງເວລາຂອງສັນຍານແມ່ນງ່າຍກວ່າທີ່ຈະກຳນົດໄດ້. ຂະບວນການທັງຫມົດໃຊ້ເວລາພຽງແຕ່ສອງສາມວິນາທີ.

ຄຸນ​ນະ​ສົມ​ບັດ Debug ອື່ນໆ​ສໍາ​ລັບ​ການ​ໂຕ້​ຕອບ Serial​
ມັນຍັງມີຄວາມສໍາຄັນທີ່ຈະຊີ້ໃຫ້ເຫັນວ່າມີຄວາມສາມາດດີບັ໊ກເພີ່ມເຕີມຈໍານວນຫຼາຍໃນອຸປະກອນ SmartFusion2 SoC FPGA ແລະ IGLOO2 FPGA ທີ່ສາມາດຖືກນໍາໃຊ້ໃນການໂຕ້ຕອບ serial, ຄືກັບຫນຶ່ງໃນອະດີດທີ່ຜ່ານມາ.ample ການອອກແບບບ່ອນທີ່ຄວາມຜິດພາດແມ່ນສັບສົນຫຼາຍ. SERDES Debug, ສໍາລັບການຍົກຕົວຢ່າງample, ສະຫນອງຄວາມສາມາດແກ້ໄຂສະເພາະສໍາລັບການໂຕ້ຕອບ serial ຄວາມໄວສູງທີ່ອຸທິດຕົນ. ບາງຄຸນສົມບັດການດີບັກຂອງ SERDES ລວມມີການຮອງຮັບການທົດສອບ PMA (ເຊັ່ນ: ການສ້າງແບບແຜນ PRBS ແລະ ການທົດສອບ loopback) ສໍາລັບການປັບຄ່າການທົດສອບ SERDES ຫຼາຍອັນດ້ວຍການປັບຄ່າລະດັບການລົງທະບຽນເພື່ອຫຼີກເວັ້ນການນໍາໃຊ້ຂະບວນການອອກແບບເຕັມຮູບແບບເພື່ອເຮັດການປ່ຽນແປງການຕັ້ງຄ່າ, ແລະບົດລາຍງານຂໍ້ຄວາມສະແດງໂປຣໂຕຄອນທີ່ກໍານົດໄວ້, ບັນທຶກການຕັ້ງຄ່າ SERDES ແລະ Lane. ຄຸນສົມບັດເຫຼົ່ານີ້ເຮັດໃຫ້ SERDES debug ງ່າຍຂຶ້ນຫຼາຍ ແລະສາມາດໃຊ້ຮ່ວມກັບ Live Probe ແລະ Active Probe ເພື່ອເລັ່ງການດີບັກຂອງວົງຈອນທີ່ສັບສົນຕື່ມອີກ.
ເຄື່ອງມື Debug Memory ທີ່ອະທິບາຍໄວ້ກ່ອນຫນ້ານີ້ຍັງສາມາດຖືກນໍາໃຊ້ຮ່ວມກັບ SERDES Debug ເພື່ອເລັ່ງການທົດສອບ. ເນື່ອງຈາກ buffers ຫນ່ວຍຄວາມຈໍາສາມາດກວດສອບແລະປ່ຽນແປງໄດ້ໄວແລະງ່າຍດາຍດ້ວຍ Memory Debug, ມັນເປັນໄປໄດ້ທີ່ຈະສ້າງ 'ຊຸດທົດສອບ' ຢ່າງໄວວາແລະສັງເກດເຫັນຜົນໄດ້ຮັບຂອງການສື່ສານລະຫວ່າງລະບົບ. ຜູ້ອອກແບບສາມາດໃຊ້ຄວາມສາມາດເຫຼົ່ານີ້ໄດ້ ແລະດັ່ງນັ້ນຈຶ່ງຫຼຸດຜ່ອນຄວາມຕ້ອງການພິເສດສໍາລັບ 'ສາຍທົດສອບ' ພິເສດທີ່ບໍລິໂພກຜ້າ FPGA ເພີ່ມເຕີມແລະທີ່ອາດຈະສົ່ງຜົນກະທົບຕໍ່ການກໍານົດເວລາຂອງຊິບ.

ສະຫຼຸບ
ເອກະສານສະບັບນີ້ໄດ້ອະທິບາຍລາຍລະອຽດຫຼາຍວິທີທີ່ແຕກຕ່າງກັນເພື່ອປະຕິບັດການດີບັກໃນວົງຈອນສໍາລັບ FPGAs ແລະ SoC FPGAs - ການນໍາໃຊ້ຕົວວິເຄາະ Logic ປະສົມປະສານ, ການນໍາໃຊ້ອຸປະກອນການທົດສອບພາຍນອກ, ແລະການນໍາໃຊ້ວົງຈອນ probe ທີ່ອຸທິດຕົນປະສົມປະສານເຂົ້າໄປໃນຜ້າ FPGA. ການເພີ່ມເຕີມຂອງວົງຈອນ probe ພິເສດ ແລະ ສະເພາະ, ເຊັ່ນ Active Probe ແລະ Live Probe ສະເຫນີໂດຍ Microsemi ໃນອຸປະກອນ SmartFusion2 SoC FPGA ແລະ IGLOO2 FPGA, ສະແດງໃຫ້ເຫັນເຖິງຄວາມໄວຢ່າງຫຼວງຫຼາຍແລະເຮັດໃຫ້ຂະບວນການດີບັກງ່າຍຂຶ້ນ. ຄວາມສາມາດໃນການດັດແປງການເລືອກສັນຍານພາຍໃນຢ່າງໄວວາ (ໂດຍບໍ່ຈໍາເປັນຕ້ອງປະຕິບັດວົງຈອນການລວບລວມແລະໂຄງການຄືນໃຫມ່ທີ່ໃຊ້ເວລາຫຼາຍ), ແລະຄວາມສາມາດໃນການກວດສອບສັນຍານພາຍໃນ (ໂດຍບໍ່ຈໍາເປັນຕ້ອງໃຊ້ຜ້າ FPGA ແລະມີທ່າແຮງທີ່ຈະແນະນໍາການລະເມີດເວລາ) ສະແດງໃຫ້ເຫັນເຖິງຄວາມສໍາຄັນທີ່ສໍາຄັນ.tages ເມື່ອ debugging FPGA ອອກແບບ. ນອກຈາກນັ້ນ, ການນໍາໃຊ້ຫຼາຍວິທີການ, ເຊິ່ງສາມາດເຮັດວຽກຮ່ວມກັນເພື່ອສະຫນອງຄວາມສາມາດໃນການ debug ທີ່ສົມບູນແບບຫຼາຍແມ່ນໄດ້ຖືກອະທິບາຍ. ສຸດທ້າຍ, ສອງ example debug ການນໍາໃຊ້ກໍລະນີໄດ້ຖືກມອບໃຫ້ເພື່ອສະແດງໃຫ້ເຫັນເຖິງການຄ້າລະຫວ່າງວິທີການທີ່ໄດ້ອະທິບາຍ.

ເພື່ອຮຽນຮູ້ເພີ່ມເຕີມ

1. IGLOO2 FPGAs
2. SmartFusion2 SoC FPGAs

Microsemi Corporation (Nasdaq: MSCC) ສະຫນອງຫຼັກຊັບທີ່ສົມບູນຂອງ semiconductor ແລະການແກ້ໄຂລະບົບສໍາລັບການສື່ສານ, ການປ້ອງກັນແລະຄວາມປອດໄພ, ການບິນອະວະກາດແລະຕະຫຼາດອຸດສາຫະກໍາ. ຜະລິດຕະພັນປະກອບມີວົງຈອນປະສົມປະສານສັນຍານອະນາລັອກທີ່ມີປະສິດທິພາບສູງແລະທົນທານຕໍ່ລັງສີ, FPGAs, SoCs ແລະ ASICs; ຜະລິດຕະພັນການຄຸ້ມຄອງພະລັງງານ; ອຸປະກອນກໍານົດເວລາແລະ synchronization ແລະການແກ້ໄຂທີ່ໃຊ້ເວລາທີ່ຊັດເຈນ, ກໍານົດມາດຕະຖານຂອງໂລກສໍາລັບເວລາ; ອຸປະກອນປະມວນຜົນສຽງ; ການແກ້ໄຂ RF; ອົງປະກອບແຍກ; ເຕັກ​ໂນ​ໂລ​ຊີ​ຄວາມ​ປອດ​ໄພ​ແລະ​ການ​ຕ້ານ​ການ​ຂະ​ຫຍາຍ​ຕົວ​ໄດ້​amper ຜະ​ລິດ​ຕະ​ພັນ​; Power-over-Ethernet ICs ແລະ midspans; ເຊັ່ນດຽວກັນກັບຄວາມສາມາດໃນການອອກແບບແລະການບໍລິການທີ່ກໍາຫນົດເອງ. Microsemi ມີສໍານັກງານໃຫຍ່ຢູ່ໃນ Aliso Viejo, California, ແລະມີພະນັກງານປະມານ 3,400 ຄົນທົ່ວໂລກ. ສຶກສາເພີ່ມເຕີມໄດ້ທີ່ www.microsemi.com.

© 2014 Microsemi Corporation. ສະຫງວນລິຂະສິດທັງໝົດ. Microsemi ແລະ ໂລໂກ້ Microsemi ແມ່ນເຄື່ອງໝາຍການຄ້າຂອງບໍລິສັດ Microsemi. ເຄື່ອງໝາຍການຄ້າ ແລະເຄື່ອງໝາຍການບໍລິການອື່ນໆທັງໝົດແມ່ນເປັນຊັບສິນຂອງເຈົ້າຂອງທີ່ກ່ຽວຂ້ອງ.

ສໍານັກງານໃຫຍ່ຂອງບໍລິສັດ Microsemi

• ຫນຶ່ງ ວິສາຫະກິດ, Aliso Viejo CA 92656 USA
• ພາຍໃນ ສະຫະລັດ: +1 800-713-4113
• ພາຍນອກ ສະຫະລັດ: +1 949-380-6100
• ການຂາຍ: +1 949-380-6136
• ແຟັກ: +1 949-215-4996
• ອີເມລ: sales.support@microsemi.com

FAQ

• Q: ຄວາມຖີ່ຂອງການເກັບຂໍ້ມູນສູງສຸດຂອງອຸປະກອນແມ່ນຫຍັງ?
  A: ອຸປະກອນສະຫນັບສະຫນູນການຈັບຂໍ້ມູນສູງເຖິງ 100MHz, ເຫມາະສົມກັບການອອກແບບເປົ້າຫມາຍສ່ວນໃຫຍ່.
• ຖາມ: ຂ້ອຍຈໍາເປັນຕ້ອງໄດ້ລວບລວມການອອກແບບຄືນໃຫມ່ເມື່ອໃຊ້ວົງຈອນ probe ສໍາລັບ debugging?
  A: ບໍ່, ສະຖານທີ່ຈຸດ probe ສາມາດປ່ຽນແປງໄດ້ຢ່າງວ່ອງໄວໂດຍບໍ່ຈໍາເປັນຕ້ອງມີການອອກແບບ recompilation ຫຼື reprogramming.

ເອກະສານ / ຊັບພະຍາກອນ

ການດີບັກ Microsemi In-Circuit FPGA [pdf] ຄໍາແນະນໍາ In-Circuit FPGA Debug, FPGA Debug, Debug

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້