Debogaj FPGA nan sikwi Microsemi

Enfòmasyon sou pwodwi

Espesifikasyon

• Kalite Aparèy: Microsemi SmartFusion2 SoC FPGA
• Dat lage: Me 2014
• Kapasite debogaj: Debogaj FPGA nan sikwi, Analizè lojik entegre
• Frekans Maksimòm Kaptire Done: Jiska 100MHz

Résumé
FPGA yo se eleman konsepsyon pwisan nan sistèm entegre ak anpil avantaj konsepsyon.tages, men aparèy sa yo ka gen desen konplèks ak pwoblèm konsepsyon konplèks ki bezwen debogaj. Swiv pwoblèm konsepsyon tankou erè definisyon, pwoblèm entèraksyon sistèm, ak erè distribisyon sistèm kapab yon defi. Enklizyon kapasite debogaj nan sikwi nan yon FPGA ka amelyore debogaj pyès ki nan konpitè anpil, epi evite plizyè èdtan fristrasyon. Atik sa a dekri plizyè apwòch diferan pou debogaj nan sikwi pou FPGA, idantifye konpwomi kle yo, epi atravè yon egzanpampKonsepsyon an, ki vize yon aparèy Microsemi SmartFusion®2 SoC FPGA, pral montre kijan nouvo kapasite yo ka itilize pou akselere debogaj ak tès.

Entwodiksyon

FPGA yo se eleman konsepsyon ki toupatou e pwisan e kounye a yo jwenn yo nan prèske tout sistèm entegre. Avèk ogmantasyon kapasite, enklizyon blòk fonksyonèl konplèks sou chip ak interfaces seri avanse, aparèy sa yo kapab genyen tou pwoblèm konsepsyon konplèks ki bezwen debogaj. Suivi pwoblèm tankou erè definisyon fonksyonèl (nan nivo FPGA a oswa sistèm), pwoblèm entèraksyon sistèm fonksyonèl, pwoblèm distribisyon sistèm, ak pwoblèm fidelite siyal ant IC yo (tankou bri, diafoni, oswa refleksyon) tout vin pi konplèks lè w ap itilize FPGA avanse. Similasyon se sètènman yon gwo èd nan idantifye anpil pwoblèm konsepsyon, men anpil entèraksyon nan mond reyèl la p ap parèt jiskaske konsepsyon an aplike nan pyès ki nan konpitè. Plizyè teknik diferan pou debogaj pwoblèm konsepsyon konplèks yo te devlope pou senplifye pwosesis la. Yon konpreyansyon atansyon sou chak nan teknik kle sa yo, ki gen ladan divès avantaj yo...tages ak disadvantages, itil lè w ap konsidere ki teknik oswa konbinezon teknik ki apwopriye pou yon konsepsyon patikilye.
Yon ansyenampKonsepsyon FPGA a, ki vize yon aparèy Microsemi SmartFusion2 SoC FPGA, ka itilize pou demontre kèk nan avantaj yo.tages ak disadvantagteknik estanda sa yo ansanm ak dènye kapasite debogaj nan sikwi yo. Egzanp ilustratif sa aampNou pral montre kijan divès teknik sa yo ka itilize pou akselere idantifikasyon ak eliminasyon pwoblèm pyès ki nan konpitè pandan debogaj pyès ki nan konpitè a.

Poukisa debogaj FPGA a se yon aspè kritik nan konsepsyon ak devlopman sistèm?
FPGA yo gen de modèl itilizasyon prensipal ki diferansye yo ak lòt eleman konsepsyon. FPGA yo ka itilize nan pwodwi pwodiksyon an oswa yo ka itilize kòm yon machin devlopman pou pwouve oswa fè prototip yon konsèp konsepsyon pwodiksyon. Lè yo itilize kòm machin pwodiksyon, FPGA yo ka yon sib pi fleksib pase machin pwodiksyon ASIC oswa CPU. Sa a patikilyèman enpòtan pou yon nouvo konsepsyon, youn ki poko aplike nan pyès ki nan konpitè. Desen ki gen diferan opsyon achitekti yo ka fasil pou kreye epi teste pou idantifye konsepsyon optimal la. FPGA ak processeur sou chip (SoC FPGA) fè li posib tou pou fè konpwomi sou pwosesis ki baze sou CPU ak fonksyon akselerasyon ki baze sou FPGA ak asistans pyès ki nan konpitè. Avantaj sa yo...tages ka diminye anpil tan ki nesesè pou konsepsyon, validasyon, tès, ak analiz echèk pou devlopman nouvo pwodwi.
Lè yo itilize li pou prototipe yon konsepsyon, petèt pou yon ASIC pwodiksyon, fleksibilite FPGA a se yon avantaj kle. Yon platfòm pyès ki nan konpitè reyèl, menm youn ki pa fonksyone a plen vitès, fè li pi fasil pou jwenn metrik detaye sou pèfòmans sistèm, done analiz debi ak rezilta prèv konsèp achitekti. Sipò FPGA pou aplikasyon ranfòse nan bis estanda endistri yo (tankou PCIe®, Gigabit Ethernet, XAUI, USB, CAN, ak lòt moun) senplifye tès ki asosye ak interfaces sa yo. Fanmi FPGA ki pi resan yo ak processeur ARM sou chip (SoC FPGA), fè li fasil pou prototipe aplikasyon ak processeur entegre. Kòd processeur ki te devlope deja ka pòte nan pwototip la epi nouvo kòd kreye an paralèl ak efò konsepsyon pyès ki nan konpitè a.

Konbinezon sa a ant yon processeur estanda ak bis entèfas estanda pèmèt ou itilize gwo ekosistèm bibliyotèk kòd ki disponib yo, chofè yo, API fonksyonèl yo, Sistèm Operasyon an Tan Reyèl yo, e menm Sistèm Operasyon konplè yo pou kreye yon pwototip ki fonksyone pi rapidman. Anplis de sa, yon fwa konsepsyon an solidifye, pwototip FPGA a ka itilize pou kaptire seri tès simulation vaste (pou tou de estimilis ak repons) ki reflete done sistèm aktyèl yo. Seri done sa yo ka gen anpil valè nan kreye simulation final yo pou yon ASIC oswa lòt aplikasyon pwodiksyon. Avantaj la...tagItilizasyon yon FPGA kòm yon prototip ka diminye anpil tan pou konsepsyon, validasyon, tès, ak analiz echèk pou aplikasyon pwodwi final la.
Nan tou de modèl itilizasyon FPGA komen sa yo, fleksibilite FPGA a kòm yon sib konsepsyon se yon avantaj kle.tage. Sa vle di ke anpil chanjman ak iterasyon nan konsepsyon ta nòmal, e konsa kapasite pou debogaj rapidman erè konsepsyon ta enpòtan pou pèmèt otan opsyon konsepsyon ke posib. San yon kapasite debogaj efikas, anpil nan avantaj yotagFleksibilite konsepsyon FPGA a pral diminye akòz tan debogaj adisyonèl ki nesesè a. Erezman, FPGA yo kapab tou bay karakteristik pyès ki nan konpitè adisyonèl ki senplifye debogaj an tan reyèl anpil. Anvan nou gade kapasite sa yo, an nou gade premye pwoblèm ki pi komen yon konsepsyon FPGA ka rankontre pou nou gen bon jan konesans pou evalye efikasite ak konpwomi ki asosye ak divès zouti debogaj yo.

Pwoblèm Komen Lè w ap Debogaj Konsepsyon FPGA yo

Ansanm ak kapasite elaji ke FPGA modèn yo pote, ogmantasyon konpleksite ki asosye avèk li a fè li pi difisil pou kreye konsepsyon san erè. Anfèt, yo estime ke debogaj ka pran plis pase 50% nan sik konsepsyon sistèm entegre a. Avèk presyon tan pou rive sou mache a ki kontinye ap peze sik devlopman an, debogaj pyès ki nan konpitè sistèm inisyal la vin tounen yon refleksyon apre lòt - twò souvan yo sipoze ke verifikasyon (li menm yon gwo pousantaj)tage nan kalandriye devlopman an), pral detekte tout pinèz yo anvan premye demaraj sistèm nan. Ann gade kèk kalite pwoblèm sistèm komen pou nou ka pi byen konprann defi yon konsepsyon tipik ap rankontre pandan premye demaraj sistèm nan.

Erè definisyon fonksyonèl yo ka doubleman difisil pou jwenn piske konsèpteur a mal konprann yon egzijans patikilye, kidonk erè a ka inyore menm lè w ap gade detay konsepsyon an ak anpil atansyon. Yon egzanpampYon erè definisyon fonksyonèl komen ta dwe lè yon tranzisyon machin eta pa fini nan bon eta a. Erè yo kapab parèt tou nan interfaces sistèm kòm yon pwoblèm entèraksyon. Latans interface, pa egzanpample, ka pa byen espesifye sa ka lakòz yon kondisyon debòdman tampon oswa underflow inatandi.
Pwoblèm distribisyon tan nan nivo sistèm nan se yon lòt sous trè komen nan erè konsepsyon. Evènman asynchrone, an patikilye, se yon sous komen nan erè lè yo pa konsidere ak anpil atansyon efè senkronizasyon oswa kwaze domèn distribisyon tan. Lè w ap opere nan vitès, kalite erè sa yo ka trè pwoblèmatik epi yo ka parèt trè raman, petèt sèlman lè modèl done espesifik manifeste tèt yo. Anpil vyolasyon distribisyon komen tonbe nan kategori sa a epi yo anjeneral trè difisil, si se pa enposib pou simile.

Vyolasyon distribisyon tan kapab tou rezilta yon fidelite siyal ki ba ant sikui entegre yo, an patikilye nan sistèm ki gen plizyè ray pouvwa pou chak sikui. Fidelite siyal ki ba ka lakòz bri siyal, diafoni, refleksyon, chaj twòp ak pwoblèm Entèferans Elektwo-Mayetik (EMI) ki souvan parèt kòm vyolasyon distribisyon tan. Pwoblèm ekipman pouvwa, tankou tranzitwa (an patikilye pandan demaraj oswa fèmen sistèm nan), varyasyon chaj ak gwo estrès disipasyon pouvwa kapab lakòz tou erè misterye, souvan pa fasil pou remonte nan yon sous ekipman pouvwa. Menm lè konsepsyon an konplètman kòrèk, pwoblèm fabrikasyon tablo ka lakòz erè. Jwenti soude ki defektye ak konektè ki mal tache, pa egzanp...ampSa ka sous erè epi li ka menm depann de tanperati a oswa kote tablo a ye. Itilizasyon teknik avanse pou anbalaj FPGA ka fè li difisil pou sonde siyal yo sou tablo sikwi enprime a, kidonk jis jwenn aksè a yon siyal vle ka souvan pwoblèmatik. Souvan anpil pwoblèm konsepsyon pa kreye yon erè imedya epi yo dwe gaye nan tout konsepsyon an jiskaske erè a manifeste tèt li. Remonte erè kòmansman an rive nan kòz rasin lan ka souvan yon travay fwistre, difisil epi ki pran anpil tan.

Pou egzanpampPa egzanp, yon sèl ti bit ki pa kòrèk nan yon tablo tradiksyon ka pa lakòz yon erè jiskaske plizyè sik apre. Gen kèk nan zouti nou pral diskite pita nan papye sa a, ki itilize pyès ki nan konpitè debogaj entegre, ki vize espesyalman pou fè 'lachas bug' sa yo pi rapid ak pi fasil. Anvan nou antre nan detay zouti sa yo, an nou gade yon simulation teknik debogaj ki baze sou lojisyèl popilè pou nou ka pi byen konprann avantaj yo.tages ak disadvantages pou itilize simulation pou debogaj.

Itilizasyon Similasyon pou Debogaj
Tipikman nan yon simulation konsepsyon, tout konpozan reyèl ki anndan ak deyò konsepsyon an yo modle matematikman kòm pwosesis lojisyèl ki egzekite sekansyèlman sou yon CPU estanda. Aplike yon pakèt estimilis nan konsepsyon an epi tcheke rezilta espere a kont rezilta konsepsyon simile a, se yon fason fasil pou detekte erè konsepsyon ki pi evidan yo. Yon fenèt ki montre yon ekzekisyon simulation tipik yo bay nan Figi 1 anba a. Avantaj klè atagAvantaj ant simulation ak debogaj ki baze sou pyès ki nan konpitè a se ke simulation ka fèt nan lojisyèl la—pa bezwen okenn konsepsyon ak ban tès ki baze sou pyès ki nan konpitè reyèl. Similasyon ka byen vit detekte anpil erè konsepsyon, an patikilye sa yo ki asosye ak espesifikasyon ki pa kòrèk, move konpreyansyon sou egzijans entèfas, erè fonksyon, ak anpil lòt kalite erè 'brit' ki fasil pou detekte atravè vektè estimilis senp.

Similasyon an patikilyèman efikas lè konsèpteur a gen anpil konbinezon estimilis disponib epi rezilta yo byen koni. Nan ka sa yo, simulation an ka fè yon tès prèske konplè sou yon konsepsyon. Malerezman, pifò konsepsyon yo pa gen aksè fasil a suit tès konplè epi pwosesis pou kreye yo ka pran anpil tan. Kreye yon suit tès ki kouvri 100% nan konsepsyon an se pratikman enposib pou gwo konsepsyon ki baze sou FPGA epi yo dwe itilize rakoursi pou eseye kouvri eleman kle konsepsyon an. Yon lòt difikilte ak simulation an, se ke li pa yon aplikasyon 'nan mond reyèl la' epi li pa ka detekte evènman asenkron, entèraksyon sistèm nan vitès, oswa vyolasyon tan. Finalman, pwosesis simulation an ka trè dousman epi si anpil iterasyon nesesè, simulation an byen vit vin pati ki pran plis tan, epi souvan pati ki pi chè nan pwosesis devlopman an.

Kòm yon altènatif (oswa petèt pi byen di, kòm yon adisyon nan simulation), konsèpteur FPGA yo te dekouvri ke yo te kapab ajoute pyès ki nan konpitè pou debogaj nan konsepsyon FPGA a pou yo te ka obsève epi kontwole siyal kle yo nan aparèy la. Teknik sa yo te devlope okòmansman kòm apwòch ad-hoc, men yo te piti piti devlope nan yon estrateji debogaj pyès ki nan konpitè estanda. Itilizasyon kapasite debogaj nan sikwi sa a ofri avantaj siyifikatif.tages pou konsepsyon ki baze sou FPGA epi pwochen seksyon an pral eksplore twa estrateji ki pi komen yo ak divès avantaj yo.tages ak disadvantages.

Apwòch Debogaj Komen nan Sikwi pou FPGA yo
Teknik ki pi komen pou aplike kapasite debogaj nan sikwi nan FPGA yo itilize swa yon analizè lojik entegre, ekipman tès ekstèn, oswa pyès ki nan konpitè sond siyal dedye entegre nan twal FPGA a. Analizè lojik entegre a tipikman aplike lè l sèvi avèk twal FPGA epi li mete nan konsepsyon an. J laTAG Yo itilize pò a pou jwenn aksè nan analizè a epi done yo pran yo ka parèt sou yon PC. Lè yo itilize ekipman tès ekstèn, yo modifye konsepsyon FPGA ki anba tès la pou siyal FPGA entèn yo chwazi yo dirije sou broch pwodiksyon yo. Apre sa, yo ka obsève broch sa yo atravè ekipman tès ekstèn lan. Lè yo itilize pyès ki nan konpitè sond siyal dedye, yo ka li yon pakèt siyal entèn an tan reyèl. Gen kèk aplikasyon sond ki ka menm itilize pou ekri nan rejis oswa kote memwa pou amelyore kapasite debogaj yo plis toujou. Ann gade pi an detay sou avantaj yo.tages ak disadvantages nan chak nan teknik sa yo epi gade yon egzanpampkonsepsyon an pou wè kijan diferan apwòch sa yo ka afekte tan debogaj la an jeneral.

Analizè Lojik Debogaj FPGA Enkòpore nan Sikwi
Konsèp analizè lojik entegre a te yon rezilta dirèk kapasite debogaj ad-hoc nan sikwi ke konsèpteur yo te aplike lè yo te premye itilize FPGA yo. Analizè lojik entegre yo te ajoute nouvo kapasite epi yo te elimine nesesite pou konsèpteur a devlope pwòp analizè li. Pifò FPGA yo ofri kapasite sa yo epi twazyèm pati yo ofri analizè estanda (Identify®, ki soti nan Synopsys, se youn nan egzanp popilè yo).ample) ki ka fasilman kominike avèk zouti ki pi wo nivo pou amelyore pwodiktivite plis toujou.

Fonksyonalite analizè lojik la mete nan konsepsyon an, lè l sèvi avèk twal FPGA ak blòk memwa entegre kòm memwa tanpon tras, jan yo montre nan Figi 2. Resous deklanchman yo kreye tou pou entèraksyon siyal konplèks yo ka fasil pou chwazi epi kaptire. Aksè nan analizè a pou kontwòl ak transfè done tipikman fèt atravè J estanda a.TAG pò pou senplifye egzijans koòdone yo. Done kaptire yo ka parèt sou yon PC lè l sèvi avèk komen viewlojisyèl ing epi tipikman reflete yon pwodiksyon fòm ond similatè lojik viewstil ing.

Avant latagApwòch sa a se ke pa gen okenn lòt broch I/O FPGA ki itilize, sèlman broch J estanda yo.TAG siyal yo. Nwayo IP analizè lojik entegre yo anjeneral relativman bon mache epi nan kèk ka yo ka yon opsyon pou sentèz FPGA ki deja egziste, oswa zouti simulation. Nan kèk ka, analizè lojik entegre a kapab tou bay plis pwodiksyon sou I/O ki pa itilize, si li pi pratik. Youn nan dezavantaj yotagPwoblèm apwòch sa a se ke yo bezwen yon gwo kantite resous FPGA. An patikilye, si yo itilize memwa tanpon tras, sa ap diminye kantite memwa blòk ki disponib. Si yo bezwen yon memwa tanpon laj, sa ap yon konpwomi tou kont pwofondè memwa a (piske itilizasyon yon memwa ki pi laj lakòz yon pwofondè memwa ki pi fon)—yon gwo dezavantaj.tage lè w ap itilize aparèy ki pi piti. Petèt pi gwo dezavantaj teknik sa a se chak fwa yo fè yon ajisteman nan plasman sond lan, li nesesè pou rekonpile epi repwograme konsepsyon an. Lè w ap itilize yon gwo aparèy, pwosesis sa a ka pran anpil tan. Akòz fason yo mete sond siyal yo nan konsepsyon an, li ka difisil pou korele relasyon tan siyal yo. Anplis de sa, reta ki genyen ant sond siyal yo pa konsistan, kidonk relasyon tan yo difisil pou konpare. Sa a se yon difikilte patikilye lè w ap konpare siyal asenkron oswa siyal ki soti nan diferan domèn tan.

Debogaj FPGA nan sikwi - Ekipman tès ekstèn
Itilizasyon kòd debogaj nan sikwi a ansanm ak ekipman tès ekstèn te yon devlopman natirèl lè yon analizè lojik ekstèn te deja disponib pou tès sistèm. Lè yo te kreye kèk kòd debogaj senp pou idantifye ak chwazi siyal tès entèn yo epi aplike yo nan antre/sorti FPGA yo, jan yo montre nan Figi 3, li te posib pou itilize kapasite avanse analizè yo (tankou gwo memwa tanpon tras, sekans deklanchman konplèks, ak plizyè...). viewopsyon debogaj) pou kreye anviwònman debogaj senp men pwisan. Kapasite ki pi konplèks nan sikwi pou opsyon deklanchman avanse ka minimize kantite pwodiksyon ki nesesè. Pa egzanpampPa egzanp, chwazi adrès espesifik sou yon bis laj ta ka entèdi si yo te bezwen broch ekstèn.
Itilizasyon lojik FPGA entèn diminye anpil kondisyon I/O epi li ka menm chèche modèl adrès espesifik (petèt yon sekans apèl ak retou) pou debogaj pwoblèm ki pi konplèks. Si yon koòdone itilizatè komen disponib, sa ka senplifye koub aprantisaj la epi amelyore pwodiktivite.

Avant latagAvantaj apwòch sa a se ke li ogmante pri ekipman tès ekstèn lan, kidonk pa gen okenn pri zouti anplis. Gen kèk nwayo IP sikwi debogaj ki disponib nan men manifaktirè ekipman yo oswa manifaktirè FPGA yo, epi yo ka trè bon mache oswa menm gratis. Kantite resous FPGA ki nesesè pou aplike lojik seleksyon siyal la piti anpil, e piske fonksyon tras la fèt lè l sèvi avèk analizè lojik ekstèn lan, pa gen okenn memwa blòk ki nesesè. Piske lojik seleksyon an pa chè, li ka sipòte yon gwo kantite chanèl ak deklanchman laj tou. Analizè lojik la ka opere nan tou de yon mòd Distribisyon ak yon mòd Eta, sa ki ede izole kèk pwoblèm distribisyon.
Disadvan latagApwòch sa a ka gen ladan nesesite pou achte yon analizè lojik, si pa gen youn ki deja asiyen nan pwojè a. Dezavantaj sa atage ka sifi pou dekouraje apwòch sa a nan plizyè ka. Sepandan, sonje ke gen kèk opsyon analizè lojik ki pa koute chè k ap vin disponib ki itilize PC a oswa yon tablèt pou ekspozisyon, sa ki fè opsyon sa a pi efikas an tèm de pri pou senp egzijans debogaj.
Kantite broch FPGA yo itilize a kapab yon lòt dezavantaj.tagEpi si yo bezwen obsève bis laj, yo bezwen fè yon planifikasyon enpòtan pou layout tablo a ak adisyon konektè debogaj. Egzijans sa a souvan difisil pou predi byen bonè nan faz konsepsyon an epi li se yon lòt konpleksite endezirab. Menm jan ak apwòch analizè lojik entegre a, estrateji tès ekstèn lan mande pou rekonpile ak repwograme yon konsepsyon, lè chak nouvo eksperyans nesesè.

Dezavantaj komen antagDe teknik sa yo—itilizasyon resous sou chip la (ki kapab afekte pèfòmans distribisyon konsepsyon an tou epi kreye plis egzijans debogaj), nesesite pou rekonpile ak repwograme konsepsyon an (ki ka ajoute èdtan oswa menm jou nan orè debogaj la), planifikasyon davans ki nesesè pou idantifye senaryo tès ki posib yo, ak itilizasyon plis resous I/O sou chip la te kreye yon bezwen pou yon apwòch san dezavantaj sa yo. Youn nan repons yo sete ajoute lojik debogaj dedye nan twal FPGA a sou kèk aparèy. Rezilta a se te debogaj sou sikwi a lè l sèvi avèk sond pyès ki nan konpitè.

Debogaj FPGA nan sikwi - Sond Materyèl
Itilizasyon sond pyès ki nan konpitè yo senplifye teknik debogaj nan sikwi pou FPGA yo anpil. Teknik sa a, ki aplike kòm yon karakteristik Live Probe sou aparèy SmartFusion2®SoC FPGA ak IGLOO®2 FPGA, ajoute liy sond dedye nan twal FPGA a pou obsève pwodiksyon nenpòt bit rejis eleman lojik. Jan yo montre nan dyagram blòk nan Figi 4, sond pyès ki nan konpitè yo disponib nan de chanèl sond A ak B.

Sòti rejis yo chwazi (pwen sond), tankou sa ki nan pati anba figi a, yo dirije anlè de chanèl sond yo epi si yo chwazi yo, yo ka aplike swa nan chanèl A a oswa nan chanèl B a. Siyal chanèl an tan reyèl sa yo ka voye nan broch Sond A ak Sond B dedye sou aparèy la. Siyal Sond A ak Sond B yo kapab tou dirije entènman nan yon analizè lojik entegre.

Remake byen ke karakteristik distribisyon broch sond yo regilye epi yo gen yon devyasyon neglijab ant yon pwen sond ak yon lòt, sa ki fè li pi fasil pou konpare karakteristik distribisyon siyal an tan reyèl yo. Done yo ka kaptire jiska 100MHz, sa ki fè li apwopriye pou majorite konsepsyon sib yo.
Petèt pi enpòtan an se kote pwen sond yo ye a, piske yo pa chwazi kòm yon pati nan konsepsyon ki aplike a (yo chwazi yo atravè pyès ki nan konpitè dedye pandan konsepsyon an ap fonksyone sou FPGA a), yo ka chanje rapidman tou senpleman lè w voye done seleksyon yo nan aparèy la. Pa gen okenn bezwen pou rekonpile oswa repwograme konsepsyon an.
Pou senplifye itilizasyon kapasite Live Probe a plis toujou, zouti lojisyèl debogaj ki asosye a gen aksè a tout kote siyal sond yo atravè yon zouti debogaj ki pwodui otomatikman. fileJan yo montre nan Figi 5, yo ka chwazi non siyal la nan lis siyal la epi aplike l nan kanal yo vle a. Yo ka fè sa menm pandan konsepsyon an ap fonksyone pou aktivite sondaj la ka fèt san pwoblèm epi trè efikas.

Nan plizyè ka, kapasite sond pyès ki nan konpitè a, tankou Live Probe, ka itilize ansanm ak analizè lojik entegre ki dekri deja a ak teknik tès ekstèn yo.

Jan yo montre nan Figi 6 la, kapasite Live Probe a pou chwazi siyal 'sou plas' pèmèt chanje rapidman e fasilman siyal yo anba obsèvasyon san yo pa bezwen rekonpile konsepsyon an. Yon analizè lojik ekstèn oswa yon oscilloscope ka fasilman obsève siyal yo sonde, jan yo montre sa nan pati anwo dwat figi a sou broch pwodiksyon sond dedye yo. Altènativman (oswa petèt menm anplis de) analizè lojik entèn lan (blòk ILA Identify, ki montre nan figi a) ka itilize pou obsève broch sond yo. ILA a ka kaptire siyal sond yo epi obsève yo sou fenèt fòm ond lan. Yo ka chanje kote sond yo san yo pa bezwen rekonpile konsepsyon sib la.
Remake byen ke kapasite adisyonèl pou deklanchman ak trasaj yo ka itilize pou amelyore fonksyonalite sond lan, sa ki fè li fasil pou detekte menm pwoblèm konsepsyon konplèks.

Gen lòt kapasite debogaj pyès ki nan konpitè ki disponib tou sou aparèy SmartFusion2 SoC FPGA ak IGLOO2 FPGA yo. Youn nan kapasite sa yo, yo rele Active Probe, ka li oswa ekri dinamikman ak asenkronman nan nenpòt bit rejis eleman lojik. Yon valè ekri pèsiste pou yon sèl sik revèy pou operasyon nòmal ka kontinye, sa ki fè li yon zouti debogaj ki gen anpil valè. Active Probe patikilyèman enteresan si ou vle yon obsèvasyon rapid sou yon siyal entèn (petèt tou senpleman pou tcheke si li aktif oswa nan eta ou vle a, tankou yon siyal reset), oswa si gen yon bezwen pou teste rapidman yon fonksyon lojik lè w ekri nan yon pwen sond.
(petèt pou kòmanse yon tranzisyon machin eta a lè w byen vit mete yon valè antre pou izole yon pwoblèm koule kontwòl).

Yon lòt kapasite debogaj Microsemi bay se Debogaj Memwa. Fonksyonalite sa a pèmèt konsèpteur a li oswa ekri dinamikman ak asenkronman nan yon blòk SRAM FPGA chwazi. Jan yo montre nan kopi ekran Zouti Debogaj la (Figi 7), lè yo chwazi onglet Blòk Memwa a, itilizatè a ka chwazi memwa li vle li a, egzekite yon kaptire snapshot memwa a, modifye valè memwa yo, epi ekri valè yo tounen nan aparèy la. Sa ka patikilyèman itil pou tcheke oswa konfigire memwa tanpon yo itilize nan pò kominikasyon pou blòk nòt oryante kalkil oswa menm pou kòd ki egzekite pa yon CPU entegre. Debogaj erè konplèks ki depann de done yo pi rapid ak pi fasil lè memwa yo ka obsève ak kontwole byen vit.

Yon fwa yon konsepsyon debogaj, li ka dezirab pou fèmen kapasite debogaj pyès ki nan konpitè a pou pwoteje enfòmasyon sansib. Yon atakè ta ka itilize menm fasilite sa yo pou li enfòmasyon kritik oswa chanje paramèt sistèm ki ta ka pèmèt aksè fasil nan pati sansib nan sistèm nan. Microsemi te ajoute fonksyonalite pou pèmèt konsèpteur a sekirize aparèy la apre debogaj la fini. Pa egzanp.ampPa egzanp, ou ka bloke aksè a Live Probe ak Active Probe pou dezaktive fonksyon an nèt kòm yon mwayen atak posib (li menm elimine posiblite pou aktivite sond lan kreye nenpòt modèl nan kouran ekipman pou a ki ta ka itilize pou eseye obsève done sond lan endirèkteman). Altènativman, ou ka bloke aksè a sèten pòsyon nan konsepsyon an pou anpeche aksè a seksyon sa yo sèlman. Sa ka pratik si se sèlman yon pòsyon nan konsepsyon an ki bezwen sekirite, sa ki fè rès konsepsyon an toujou aksesib pou tès sou teren oswa analiz erè.

Tablo Konparezon Debogaj Nan Sikwi
Kounye a ke yon re detayeview Nan twa prensipal teknik debogaj pyès ki nan konpitè nan sikwi yo, yo dekri yon tablo rezime, jan yo montre nan Figi 8, ki detaye divès avantaj yo.tages ak disadvantages nan chak metòd. Sonje ke gen kèk teknik ki ka itilize ansanm (Live Probe ak Internal Logic Analyzer (ILA), tankou Synopsys Identify, pa egzanpamp(pa egzanp), nou ka wè fòs ak feblès prensipal chak teknik. Koleksyon kapasite debogaj pyès ki nan konpitè nan sikwi a (Live Probe, Active Probe, ak Memory Debug—yo rele yo ansanm SmartDebug), se pi fèb yo an konparezon ak lòt teknik yo lè li rive kantite total sond ki disponib (yon sèk wouj) epi yo pi fèb pase pi bon an (sèk jòn) lè yo konsidere vitès kaptire a (ekipman tès ekstèn yo ka pi rapid).
Teknik ki baze sou ILA, tankou Synopsys Identify, yo pi fèb lè yo konpare ak lòt teknik yo epi lè yo konsidere bezwen resous FPGA yo. Teknik ki baze sou ekipman tès ekstèn yo pi fèb sou yon kantite konsiderasyon, kote pri, enpak tan konsepsyon an, ak depans mouvman sond (akòz bezwen pou rekonpile konsepsyon an) se pi lou yo. Petèt solisyon optimal la se yon konbinezon SmartDebug ak youn nan lòt teknik yo, pou yo ka diminye feblès SmartDebug sou kantite chanèl yo epi dezavantaje mouvman pwen sond lan.taglòt teknik yo redwi tou.

Klasifikasyon Siyal
Yon distenksyon itil ka fèt ant kèk nan kalite siyal ki pi komen yo e sa ka ede lè w ap planifye yon apwòch debogaj. Pa egzanpampPa egzanp, siyal ki pa chanje apa de demaraj sistèm nan, tankou reset sistèm, reset blòk oswa rejis inisyalizasyon, kapab klase kòm siyal estatik. Kalite siyal sa yo pi efikasman jwenn aksè atravè yon enstalasyon ki ka fasilman obsève epi kontwole siyal la, san yo pa bezwen yon sik rekonpilasyon ki long. Active Probe se yon ekselan enstalasyon pou debogaj siyal estatik. Menm jan an tou, siyal ki chanje pi souvan men ki toujou estatik pou pifò tan an, kapab klase kòm pseudo-estatik epi yo debogaj pi efikasman tou lè l sèvi avèk Active Probe. Siyal ki chanje souvan, tankou siyal revèy, kapab klase kòm dinamik epi yo pa fasil pou jwenn aksè atravè Active Probe. Live Probe se yon pi bon chwa pou obsève siyal sa yo.

Senp Ka Itilizasyon Debogaj

Kounye a ke nou gen yon pi bon konpreyansyon sou divès opsyon debogaj nan sikwi a, ann gade yon egzanp konsepsyon senp.ampGade kijan teknik sa yo fonksyone. Figi 9 la montre yon senp konsepsyon FPGA nan yon aparèy SmartFusion2 SoC FPGA. Sous-sistèm mikrokontwolè a (MSS) retabli pa blòk CoreSF2Reset Soft IP la. Antre nan blòk sa a se Reyajisteman Sou Entènèt la, yon Reyajisteman Twazèl Itilizatè a, ak yon Reyajisteman Ekstèn. Sòti yo se yon reyajisteman Twazèl Itilizatè a, yon reyajisteman MSS, ak yon reyajisteman M3. Sentòm erè yo se ke pa gen okenn aktivite sou I/O yo menm si aparèy la soti nan eta POR avèk siksè. Twa opsyon diferan pou debogaj erè sa a yo ilistre nan figi a tou: Bwat ble a (make ETE) se pou metòd Ekipman Tès Ekstèn lan; bwat vèt la (make ILA) se pou metòd Analizè Lojik Entèn lan; epi bwat zoranj lan (make AP) se pou metòd Sond Aktif la. Nou pral sipoze kòz potansyèl erè a se antre reyajisteman ki pa kòrèkteman deklare nan blòk CoreSF2Reset Soft IP la.

Ann gade kounye a pwosesis debogaj la pou twa nan metòd nan sikwi ki te dekri deja yo.

Ekipman Tès Ekstèn
Lè w sèvi ak metòd sa a, yo sipoze ke ekipman tès la disponib epi li pa itilize pa yon pwojè ki gen plis priyorite. Anplis de sa, li enpòtan pou w planifye davans pou kèk antre/sòti FPGA disponib epi yo ka konekte fasilman ak ekipman tès la. Pa egzanp, gen yon header sou PCB a.ample, ta trè itil epi minimize tan pase ap eseye idantifye epi konekte ak yon 'sispèk pwobab' oswa potansyèl kous kout broch pandan sondaj la. Konsepsyon an ap bezwen rekonpile pou chwazi siyal nou vle envestige yo. Espere ke, nou pap 'kale zonyon an' epi nou bezwen chwazi siyal adisyonèl pou plis envestigasyon, paske souvan premye envestigasyon nou an jis lakòz plis kesyon. Nan nenpòt ka, pwosesis rekonpilasyon ak repwogramasyon an ka pran yon kantite tan siyifikatif, epi si li lakòz vyolasyon tan, yon nouvo konsepsyon nesesè (nou tout abitye ak jan fwistre eseye rezoud pwoblèm fèmti tan ka ye, an patikilye, lè w ap fè chanjman nan konsepsyon pou jwenn yon pinèz konsepsyon - tout pwosesis la ka pran soti nan minit rive nan èdtan)! Li enpòtan tou pou sonje ke si konsepsyon an pa gen okenn I/O itilizatè gratis, metòd sa a pa ka aplike. Anplis, metòd sa a estriktirelman an entrizyon nan konsepsyon an - epi pinèz ki gen rapò ak tan ka disparèt oswa reaparèt ant iterasyon yo.

Analizè Lojik Entèn
Lè w sèvi ak metòd sa a, ou dwe mete ILA a nan konsepsyon an avèk resous fabric yo, epi apre sa ou bezwen rekonpile l. Remake byen ke si yo deja kreye yon egzanp ILA, siyal nou vle envestige yo ka pa enstrimante, sa ki ta mande yon rekonpilasyon tou. Pwosesis sa a riske chanje konsepsyon orijinal la epi vyole kontrent tan yo. Si tan an rive, ou bezwen repwograme epi reinisyalize konsepsyon an. Pwosesis sa a an antye ka pran plizyè minit oswa menm èdtan si tan rekonpilasyon yo long epi ou bezwen plizyè pas. Apwòch sa a twò antrave estriktirèlman epi li ka lakòz pwoblèm menm jan ak sa yo ki dekri lè w ap itilize metòd ki anwo a.

Sonde aktif
Lè w sèvi ak metòd sa a, ou ka dirije Sond Aktif la sou sous divès siyal reset yo, yo tout soti nan pwodiksyon rejis (jan sa komen nan nenpòt bon pratik konsepsyon dijital). Siyal yo chwazi youn pa youn, nan yon meni Sond Aktif ki montre nan Figi 10 anba a. Ou ka li valè siyal yo chwazi yo epi yo parèt nan fenèt done Sond Aktif la. Nenpòt move afimasyon fasil pou idantifye. Tès sa a ka fèt imedyatman san nesesite pou rekonpile epi repwograme aparèy la epi li pa twò anmèdan ni nan estrikti ni nan pwosedi. Pwosesis la an antye pran sèlman kèk segonn. Metòd sa a kapab kreye tou kontwolabilite (modifye valè yo asenkron) ke de lòt metòd yo pa pral pèmèt. Nan egzanp patikilye sa a...ampSa vle di, siyal réinitializasyon ki soti nan yon rejis ka fasil pou sonde epi dekouvri ke li kenbe nan yon eta aktif.

Ou ka chanje siyal réinitializasyon an pou yon ti tan lè w manipile rejis ki jenere siyal repo yo yon fason asenkron.

Ka Itilizasyon Debogaj Ki Pi Konplèks
Desen ki anwo a te trè senp epi li itil kòm yon entwodiksyon pou itilize teknik konsepsyon ki dekri yo, men yon egzanp pi konplèksampSa ta ka menm pi ilistratif. Anpil fwa siyal enteresan an pa yon siyal estatik jan li te ye nan egzanp senp nou an.ample men se dinamik. Yon siyal dinamik komen se yon revèy entèmedyè, petèt yo itilize pou kwonometre yon handshake pou yon koòdone seri. Figi 11 montre yon konsepsyon konsa ak nwayo IP mou itilizatè a, nan ka sa a, yon koòdone seri koutim konekte ak otobis APB sistèm lan. Sentòm erè yo se ke pa gen okenn aktivite sou koòdone seri koutim itilizatè a, epi lè yon mèt otobis APB bay yon tranzaksyon pou jwenn aksè nan koòdone seri a, li antre nan yon kondisyon eksepsyon ki endike yon handshake ki pa kòrèk. Kondisyon sa yo sanble elimine yon kòz estatik, tankou yon siyal reset ki pa kòrèk, piske machin eta tranzaksyon an sanble pa ap opere nan vitès yo te espere a e konsa lakòz eksepsyon an. Yo panse kòz prensipal la se dèlko frekans revèy la nan nwayo IP itilizatè a.

Si li pa ap fonksyone nan frekans ki kòrèk la, erè ki dekri yo ap rive.

Nan sitiyasyon sa a, li pwobableman pi bon pou ranplase apwòch Sond Aktif la ak Sond Viv la. Sa parèt nan figi ki anwo a pa bwat LP koulè zoranj lan, lè l sèvi avèk J la.TAG siyal pou seleksyon sous sond lan.

Ekipman Tès Ekstèn
Pou ka sa a, metodoloji a sanble anpil ak egzanp senp ki te dekri anvan an.ampSa vle di siyal revèy itilizatè a soti nan pwen tès la (nou espere sou yon header) epi yon rekonpilasyon ki pran anpil tan nesesè. Li kapab itil tou pou mete yon siyal referans deyò, petèt yon revèy sistèm ki itilize pou mezire IP itilizatè a kòm yon siyal konparezon. Nou pral bezwen rekonpile epi repwograme ankò, kidonk tout pwosesis la ka pran anpil tan.

Analizè Lojik Entèn
Ka sa a sanble anpil ak egzanp senp lanampSa vle di. Yo dwe mete ILA a, oubyen defini siyal ou vle a, epi egzekite yon sik rekonpilasyon ak repwogram. Tout pwoblèm nou te dekri deja yo toujou lakòz yon tan sik debogaj enpòtan. Sepandan, gen yon lòt konpleksite. Revèy ki kondwi ILA a bezwen senkronize, epi idealman pi rapid parapò ak revèy ki dwe obsève nan nwayo IP Soft itilizatè a. Si revèy sa yo asynchrone, oubyen yo pa gen bon relasyon distribisyon yo, kaptire done yo ap enprevizib epi yon sous posib konfizyon pou pwosesis debogaj la.
Remake byen ke si revèy Soft IP itilizatè a pa pwodui sou chip la (petèt li refè nan koòdone seri a), konsèpteur a ka bezwen ajoute yon modil revèy pou jenere yon revèy ILA ki pi rapid lè l sèvi avèk resous adisyonèl e petèt kreye yon vyolasyon tan.

Sond an dirèk
Avèk metòd sa a, yo ka byen vit dirije Live Probe a sou sous revèy itilizatè a ak nenpòt lòt sous revèy nan yon rejis pou chèche kòz erè a. Live Probe a ap montre siyal yo chwazi yo an tan reyèl e nenpòt relasyon tan ant siyal yo pi fasil pou detèmine. Pwosesis la an antye pran sèlman kèk segonn.

Lòt karakteristik debogaj pou entèfas seri yo
Li enpòtan tou pou nou mete aksan sou ke gen anpil lòt kapasite debogaj nan aparèy SmartFusion2 SoC FPGA ak IGLOO2 FPGA ki ka itilize sou koòdone seri, tankou sa ki nan egzanp anvan an.ampkonsepsyon kote erè yo pi konplike toujou. SERDES Debug, pa egzanpample, bay kapasite debogaj espesifik pou koòdone seri gwo vitès dedye yo. Kèk nan karakteristik debogaj SERDES yo gen ladan sipò tès PMA (tankou jenerasyon modèl PRBS ak tès loopback) sipò pou plizyè konfigirasyon tès SERDES ak rekonfigirasyon nivo rejis pou evite itilizasyon tout koule konsepsyon an pou fè chanjman konfigirasyon, ak rapò tèks ki montre pwotokòl konfigire, rejis konfigirasyon SERDES, ak rejis konfigirasyon Liy. Karakteristik sa yo fè debogaj SERDES pi fasil epi yo ka itilize ansanm ak Live Probe ak Active Probe pou akselere debogaj sikui konplèks yo plis toujou.
Zouti Memory Debug ki te dekri anvan an kapab itilize tou ansanm ak SERDES Debug pou akselere tès yo. Piske memwa tanpon yo ka byen vit e fasilman enspekte epi chanje ak Memory Debug, li posib pou kreye 'pake tès' byen vit epi obsève rezilta kominikasyon loopback oswa ant sistèm yo. Konsèptè a ka itilize kapasite sa yo epi konsa minimize bezwen pou 'ekipaj tès' espesyalize ki konsome plis twal FPGA epi ki ta ka gen enpak sou distribisyon chip la.

Konklizyon
Atik sa a dekri an detay plizyè apwòch diferan pou aplike debogaj nan sikwi pou FPGA ak SoC FPGA—itilizasyon yon Analizè Lojik Entegre, itilizasyon ekipman tès ekstèn, ak itilizasyon sikui sond dedye entegre nan twal FPGA a. Yo te montre ke adisyon sikui sond espesyalize ak dedye, tankou Active Probe ak Live Probe ke Microsemi ofri sou aparèy SmartFusion2 SoC FPGA ak IGLOO2 FPGA, te akselere epi senplifye pwosesis debogaj la anpil. Kapasite pou modifye seleksyon siyal entèn yo rapidman (san bezwen egzekite yon sik rekonpilasyon ak repwogram ki pran anpil tan), ak kapasite pou sonde siyal entèn yo (san bezwen itilize twal FPGA epi potansyèlman entwodui vyolasyon distribisyon) te montre yo se gwo avantaj.taglè y ap debogaj desen FPGA yo. Anplis de sa, yo te dekri itilizasyon plizyè metodoloji, ki ka travay ansanm pou bay yon kapasite debogaj ki pi konplè. Finalman, de egzanpampYo te bay ka itilizasyon debogaj yo pou ilistre konpwomi ki genyen ant metòd yo dekri yo.

Pou Aprann Plis

1. FPGA IGLOO2 yo
2. SmartFusion2 SoC FPGA yo

Microsemi Corporation (Nasdaq: MSCC) ofri yon dosye konplè nan semi-conducteurs ak solisyon sistèm pou kominikasyon, defans ak sekirite, ayewospasyal ak mache endistriyèl. Pwodwi yo gen ladan sikui entegre analòg siyal melanje wo-pèfòmans ak radyasyon-di, FPGAs, SoCs ak ASICs; pwodwi jesyon pouvwa; distribisyon ak aparèy senkronizasyon ak solisyon tan egzak, mete estanda nan mond lan pou tan; aparèy pwosesis vwa; solisyon RF; eleman disrè; teknoloji sekirite ak évolutive anti-tamppwodwi; Sikwi entegre Power-over-Ethernet ak midspan; osi byen ke kapasite ak sèvis konsepsyon koutim. Katye jeneral Microsemi a se nan Aliso Viejo, Kalifòni, epi li gen apeprè 3,400 anplwaye atravè lemond. Aprann plis nan www.microsemi.com.

© 2014 Microsemi Corporation. Tout dwa rezève. Microsemi ak logo Microsemi a se mak komèsyal Microsemi Corporation. Tout lòt mak komèsyal ak mak sèvis yo se pwopriyete pwopriyetè respektif yo.

Katye Jeneral Microsemi Corporate

• Youn Enterprise, Aliso Viejo CA 92656 USA
• Nan Etazini: +1 800-713-4113
• Deyò Etazini: +1 949-380-6100
• Komèsyal: +1 949-380-6136
• Faks: +1 949-215-4996
• Imèl: sales.support@microsemi.com

FAQ

• K: Ki frekans maksimòm aparèy la ka pran done?
  A: Aparèy la sipòte kaptire done jiska 100MHz, apwopriye pou pifò desen sib.
• K: Èske mwen bezwen rekonpile konsepsyon an lè m ap itilize sikui sond pou debogaj?
  A: Non, ou ka chanje pozisyon pwen sond yo byen vit san ou pa bezwen rekonpile konsepsyon an oswa repwogramasyon an.

Dokiman / Resous

Debogaj FPGA nan sikwi Microsemi [pdfEnstriksyon yo Debogaj FPGA nan sikwi, Debogaj FPGA, Debogaj

Referans

• Manyèl itilizatè