Microsemi In-Circuit FPGA Debug

Impormasyon sa Produkto

Mga detalye

• Type sa Device: Microsemi SmartFusion2 SoC FPGA
• Petsa sa Pagpagawas: Mayo 2014
• Mga Kapabilidad sa Pag-debug: In-Circuit FPGA Debug, Naka-embed nga Logic Analyzer
• Kinatas-ang Kadaghanon sa Pagkuha sa Data: Hangtod sa 100MHz

Abstract
Ang mga FPGA kay gamhanang mga elemento sa disenyo sa mga embedded system nga adunay daghang disenyo nga advantages, apan kini nga mga himan mahimong adunay komplikado nga mga disenyo nga adunay komplikado nga mga isyu sa disenyo nga kinahanglan nga i-debug. Ang pagsubay sa mga isyu sa disenyo sama sa mga sayup sa kahulugan, mga problema sa interaksyon sa sistema, ug mga sayup sa oras sa sistema mahimong usa ka hagit. Ang pag-apil sa in-circuit debug nga kapabilidad sa usa ka FPGA makapausbaw pag-ayo sa hardware debug, ug makalikay sa mga oras sa pagkadismaya. Kini nga papel naghulagway sa pipila ka lain-laing mga pamaagi sa in-circuit debug alang sa FPGAs, pag-ila sa importante nga trade-offs, ug pinaagi sa usa ka exampAng disenyo, nga gipunting alang sa Microsemi SmartFusion®2 SoC FPGA device, magpakita kon sa unsang paagi magamit ang bag-ong mga kapabilidad aron mapadali ang pag-debug ug pagsulay.

Pasiuna

Ang mga FPGA kay kaylap ug gamhanang mga elemento sa disenyo ug karon makita sa halos tanang embedded system. Uban sa nagkadako nga kapasidad, ang paglakip sa mga komplikado nga on-chip functional blocks ug mga advanced serial interface nga kini nga mga device mahimo usab nga adunay komplikado nga mga problema sa disenyo nga kinahanglan nga i-debug. Ang pagsubay sa mga isyu sama sa functional definition errors (sa FPGA o system level), functional system interaction nga mga problema, system timing issues, ug signal fidelity nga mga isyu tali sa mga ICs (sama sa noise, crosstalk, o reflections) ang tanan nahimong mas komplikado sa paggamit sa advanced FPGAs. Ang simulation siguradong usa ka dako nga tabang sa pag-ila sa daghang mga problema sa disenyo, apan daghang mga tinuud nga interaksyon sa kalibutan ang dili magpakita hangtod ang disenyo gipatuman sa hardware. Daghang lainlain nga mga teknik alang sa pag-debug sa komplikado nga mga isyu sa disenyo ang gihimo aron mapasimple ang proseso. Ang usa ka mabinantayon nga pagsabut sa matag usa niining yawe nga mga teknik, lakip ang lainlaing mga advantages ug disadvantages, mapuslanon kung gikonsiderar kung unsang teknik o kombinasyon sa mga teknik ang angay alang sa usa ka partikular nga disenyo.
Usa ka exampAng disenyo sa FPGA, nga gipunting alang sa usa ka Microsemi SmartFusion2 SoC FPGA device, mahimong magamit aron ipakita ang pipila sa mga advan.tages ug disadvantages niining mga standard nga teknik ingon man ang pinakabag-o nga in-circuit debug nga kapabilidad. Kini nga ilustrasyon nga exampIpakita kung giunsa kini nga lainlaing mga teknik magamit aron mapadali ang pag-ila ug pagwagtang sa mga problema sa hardware sa panahon sa pag-debug sa hardware.

Ngano nga ang FPGA Debugging usa ka Kritikal nga Aspeto sa Disenyo ug Pag-uswag sa Sistema?
Ang mga FPGA adunay duha ka nag-unang mga modelo sa paggamit nga nagpalahi kanila gikan sa ubang mga elemento sa disenyo. Ang mga FPGA mahimong magamit sa produkto sa produksiyon o magamit ingon usa ka salakyanan sa pagpauswag aron pamatud-an o prototype ang usa ka konsepto sa disenyo sa produksiyon. Kung gigamit ingon nga salakyanan sa produksiyon, ang mga FPGA mahimong labi ka dali nga target kaysa sa mga salakyanan sa produksiyon nga nakabase sa ASIC o CPU. Kini labi ka hinungdanon alang sa usa ka bag-ong disenyo, usa nga wala pa gipatuman sa hardware. Ang mga disenyo nga adunay lainlaing mga kapilian sa arkitektura dali nga mahimo ug masulayan aron mailhan ang labing kaayo nga disenyo. Ang mga FPGA nga adunay mga on-chip processors (SoC FPGAs) nagpaposible usab nga ibaylo ang pagproseso nga nakabase sa CPU gamit ang mga gamit sa pagpadali nga nakabase sa hardware nga FPGA. Kini nga mga advantagkini makapakunhod pag-ayo sa panahon nga gikinahanglan alang sa disenyo, pag-validate, pagsulay, ug pagtuki sa kapakyasan alang sa bag-ong mga kalambuan sa produkto.
Kung gigamit alang sa prototyping usa ka disenyo, tingali alang sa usa ka produksiyon nga ASIC, ang pagka-flexible sa FPGA usa ka hinungdanon nga benepisyo. Ang usa ka aktuwal nga plataporma sa hardware, bisan ang usa nga dili modagan sa bug-os nga tulin, mas sayon ​​ang pagkuha sa detalyado nga sistema sa performance metrics, throughput analysis data ug architecture proof-of-concept nga mga resulta. Ang suporta sa FPGA alang sa gipagahi nga mga implementasyon sa mga standard nga bus sa industriya (sama sa PCIe®, Gigabit Ethernet, XAUI, USB, CAN, ug uban pa) nagpasimple sa pagsulay nga adunay kalabotan sa kini nga mga interface. Ang pinakabag-o nga mga pamilya sa mga FPGA nga adunay on-chip ARM processors (SoC FPGAs), nagpasayon ​​sa pagprototype sa mga implementasyon nga adunay mga embedded processor. Ang kaniadto naugmad nga processor code mahimong ma-port sa prototype ug bag-ong code nga gihimo dungan sa paningkamot sa pagdesinyo sa hardware.

Kini nga kombinasyon sa usa ka standard nga processor nga adunay standard nga interface busses nagpaposible sa paggamit sa dako nga ekosistema sa mga magamit nga code libraries, drivers, functional APIs, Real Time Operating Systems, ug bisan ang bug-os nga Operating Systems aron mas dali nga makahimo og usa ka working prototype. Dugang pa, kung mapalig-on na ang disenyo, ang prototype sa FPGA mahimong magamit aron makuha ang daghang mga set sa pagsulay sa simulation (alang sa parehas nga stimulus ug tubag) nga nagpakita sa aktwal nga datos sa sistema. Kini nga mga set sa datos mahimong bililhon sa paghimo sa katapusang mga simulation alang sa usa ka ASIC o uban pang pagpatuman sa produksiyon. Ang advantagAng paggamit sa FPGA isip prototype sa disenyo makapakunhod pag-ayo sa panahon alang sa disenyo, validation, pagsulay, ug pagtuki sa kapakyasan alang sa kataposang pagpatuman sa produkto.
Sa duha niining komon nga mga modelo sa paggamit sa FPGA ang pagka-flexible sa FPGA isip target sa disenyo maoy usa ka yawe nga advantage. Kini nagpasabut nga daghang mga pagbag-o sa disenyo ug mga pag-usab ang mahimong naandan, ug sa ingon ang katakus sa paspas nga pag-debug sa mga sayup sa disenyo mahimong hinungdanon aron mahimo ang daghang mga kapilian sa disenyo kutob sa mahimo. Kung walay usa ka episyente nga kapabilidad sa pag-debug sa kadaghanan sa advantage sa pagka-flexible sa disenyo sa FPGA maminusan sa dugang nga oras sa pag-debug nga gikinahanglan. Maayo na lang, ang mga FPGA mahimo usab nga maghatag dugang nga mga bahin sa hardware nga labi nga nagpasimple sa real-time nga pag-debug. Sa dili pa tan-awon kini nga mga kapabilidad, atong tan-awon una ang labing kasagaran nga mga tipo sa mga isyu nga mahimong atubangon sa usa ka disenyo sa FPGA aron kita adunay husto nga background sa pagtimbang-timbang sa kahusayan ug ang mga kauban nga trade-off sa lainlaing mga himan sa pag-debug.

Kasagarang Mga Isyu Sa Pag-debug sa mga Disenyo sa FPGA

Uban sa gipalapdan nga mga kapabilidad nga gidala sa mga modernong FPGA, ang kalambigit nga dugang nga pagkakomplikado nagpalisud sa paghimo sa mga disenyo nga wala’y sayup. Sa tinuud, gibanabana nga ang pag-debug mahimong mokuha sa kapin sa 50% sa siklo sa disenyo sa naka-embed nga sistema. Uban sa panahon-sa-merkado nga mga pagpamugos nga nagpadayon sa pagpiit sa siklo sa pag-uswag, ang pag-debug sa hardware sa inisyal nga sistema gibalhin ngadto sa usa ka nahunahunaan-sa tanan nga kanunay nga naghunahuna nga ang pag-verify (sa iyang kaugalingon usa ka dako nga porsyento.tage sa iskedyul sa pag-uswag), makuha ang tanan nga mga bug sa wala pa ang pasiuna nga pagdala sa sistema. Atong tan-awon ang pipila lang ka kasagarang matang sa mga isyu sa sistema aron mas masabtan ang mga hagit nga maatubang sa kasagarang disenyo atol sa inisyal nga pagpatungha sa sistema.

Ang mga sayup nga kahulugan sa pag-andar mahimong doble nga lisud pangitaon tungod kay ang tigdesinyo wala makasabut sa usa ka partikular nga kinahanglanon, mao nga ang sayup mahimong mataligam-an bisan kung tan-awon pag-ayo ang mga detalye sa disenyo. Usa ka exampAng usa ka kasagaran nga sayup nga kahulugan sa pagpaandar kung diin ang usa ka pagbalhin sa makina sa estado dili matapos sa husto nga estado. Ang mga kasaypanan mahimo usab nga magpakita sa mga interface sa sistema ingon usa ka problema sa interaksyon. Interface latency, alang sa example, mahimong sayop nga gipiho nga moresulta sa usa ka wala damha nga buffer overflow o underflow nga kondisyon.
Ang mga isyu sa tayming sa lebel sa sistema maoy lain nga kasagarang tinubdan sa mga sayop sa disenyo. Ang mga asynchronous nga panghitabo, ilabina, maoy kasagarang tinubdan sa mga sayop kung ang pag-synchronize o crossing timing domain effect wala gikonsiderar pag-ayo. Kung naglihok sa katulin kini nga mga matang sa mga sayup mahimo’g adunay problema ug mahimo’g magpakita nga panagsa ra, tingali kung ang piho nga mga sumbanan sa datos magpakita sa ilang kaugalingon. Daghang kasagarang mga paglapas sa timing ang nahulog sa kini nga kategorya ug kasagaran lisud kaayo, kung dili imposible nga masundog.

Ang mga paglapas sa oras mahimo usab nga resulta sa ubos nga pagkamatinud-anon sa signal tali sa mga integrated circuit, labi na sa mga sistema nga adunay daghang mga riles sa kuryente alang sa matag circuit. Ang ubos nga pagkamatinud-anon sa signal mahimong moresulta sa kasaba sa signal, crosstalk, mga pagpamalandong, sobra nga pagkarga ug mga isyu sa Electro-Magnetic Interference (EMI) nga sagad makita nga mga paglapas sa oras. Ang mga isyu sa suplay sa kuryente, sama sa mga lumalabay (partikular sa panahon sa pagsugod o pagsira sa sistema), ang mga kalainan sa load ug ang mga kapit-os sa taas nga pagkawala sa kuryente mahimo usab nga moresulta sa misteryosong mga kasaypanan, kasagaran dili dali masubay balik sa tinubdan sa suplay sa kuryente. Bisan kung ang disenyo hingpit nga husto nga mga isyu sa paghimo sa board mahimong moresulta sa mga sayup. Sayop nga mga lutahan sa solder ug dili husto nga pagkadugtong nga mga konektor, alang sa example, mahimong tinubdan sa mga kasaypanan ug mahimong depende sa temperatura o lokasyon sa board. Ang paggamit sa mga advanced nga mga teknik sa pagputos sa FPGA makapalisud sa pagsusi sa mga signal sa giimprinta nga circuit board, mao nga ang pagkuha sa usa ka gitinguha nga signal kanunay nga adunay problema. Kasagaran daghang mga isyu sa disenyo ang wala maghimo usa ka hinanali nga sayup ug kinahanglan nga magbag-o sa disenyo hangtod nga ang sayup nga makita mismo. Ang pagsubay sa sinugdanan nga sayup balik sa hinungdan nga hinungdan kanunay nga usa ka makapahigawad, lisud ug makahurot sa oras nga buluhaton.

Kay exampOo, ang usa ka gamay nga sayup sa usa ka lamesa sa paghubad mahimong dili moresulta sa usa ka sayup hangtod sa daghang mga siklo sa ulahi. Pipila sa mga himan nga atong hisgotan sa ulahi niini nga papel, nga naggamit sa gipahinungod nga in-circuit debug hardware, espesipikong gitumong sa paghimo niining mga 'bug hunts' nga mas paspas ug mas sayon. Sa dili pa mosulod sa mga detalye niini nga mga himan, atong tan-awon una ang usa ka sikat nga software-based debugging technique simulation aron mas masabtan ang advantages ug disadvantages sa paggamit sa simulation para sa pag-debug.

Paggamit sa Simulation para sa Pag-debug
Kasagaran sa usa ka simulation sa disenyo, ang tanan nga tinuod nga kinabuhi nga sangkap sa sulod ug gawas sa disenyo gimodelo sa matematika ingon nga mga proseso sa software nga gipatuman nga sunud-sunod sa usa ka standard nga CPU. Ang pagpadapat sa usa ka halapad nga stimulus sa disenyo ug pagsusi sa gipaabot nga output batok sa simulate nga mga disenyo nga output, usa ka sayon ​​nga paagi sa pagdakop sa labing klaro nga mga sayop sa disenyo. Usa ka bintana nga nagpakita sa usa ka tipikal nga simulation run gihatag sa Figure 1 sa ubos. Ang klaro nga advantage sa simulation verses hardware-based debugging, mao nga ang simulation mahimo sa software—walay aktuwal nga hardware-based nga disenyo ug testbench ang gikinahanglan. Ang simulation dali nga makadakop sa daghang mga sayop sa disenyo, ilabi na sa mga nalambigit sa sayop nga mga espesipikasyon, dili pagsinabtanay sa mga kinahanglanon sa interface, mga sayop sa pag-andar, ug daghang uban pang mga 'gross' nga matang sa mga sayop nga daling mamatikdan pinaagi sa yano nga stimulus vectors.

Ang simulation labi ka epektibo kung ang daghang mga kombinasyon sa stimulus magamit sa tigdesinyo ug ang mga sangputanan nga mga output nahibal-an. Niini nga mga kaso, ang simulation makahimo sa halos kompleto nga pagsulay sa usa ka disenyo. Ikasubo, kadaghanan sa mga disenyo wala’y dali nga pag-access sa daghang mga suite sa pagsulay ug ang proseso sa paghimo niini mahimo’g daghang oras. Ang paghimo og test suite nga naglangkob sa 100% sa disenyo halos imposible alang sa dagkong FPGA-based nga mga disenyo ug ang mga short cut kinahanglang gamiton aron sulayan ug takpan ang mga importanteng elemento sa disenyo. Ang laing kalisud sa simulation, mao nga kini dili usa ka 'tinuod nga kalibutan' nga pagpatuman ug dili makadakop sa asynchronous nga mga panghitabo, at-speed nga interaksyon sa sistema, o mga paglapas sa panahon. Sa katapusan, ang proseso sa simulation mahimo nga hinay kaayo ug kung gikinahanglan ang daghang mga pag-uli ang simulation dali nga mahimong labing daghang oras, ug kasagaran ang labing mahal nga bahin sa proseso sa pag-uswag.

Ingon usa ka alternatibo (o tingali mas maayo nga gipahayag, ingon usa ka pagdugang sa simulation) nakit-an sa mga tigdesinyo sa FPGA nga mahimo nilang idugang ang debug hardware sa disenyo sa FPGA aron maobserbahan ug makontrol ang mga yawe nga signal sa sulod sa aparato. Kini nga mga teknik orihinal nga naugmad ingon nga ad-hoc nga mga pamaagi, apan hinayhinay nga nahimo nga usa ka sukaranan nga pamaagi sa pag-debug sa hardware. Kini nga paggamit sa in-circuit debug kapabilidad nagtanyag mahinungdanon nga advantages alang sa FPGA-based nga mga disenyo ug ang sunod nga seksyon mag-usisa sa tulo ka labing komon nga mga estratehiya ug sa ilang nagkalain-laing advantages ug disadvantages.

Kasagarang In-Circuit Debug Approaches para sa mga FPGA
Ang kasagarang mga teknik sa pag-implementar sa in-circuit debug nga kapabilidad sa FPGAs naggamit ug bisan usa ka embedded logic analyzer, external test equipment, o dedikado nga signal probe hardware nga nasulod sulod sa FPGA fabric. Ang embedded logic analyzer kasagarang gipatuman gamit ang FPGA fabric ug gisal-ot sa disenyo. Ang JTAG Ang pantalan gigamit aron ma-access ang analista ug ang nakuha nga datos mahimong ipakita sa usa ka PC. Kung gigamit ang eksternal nga kagamitan sa pagsulay, ang disenyo sa FPGA nga gisulayan giusab aron ang pinili nga mga internal nga signal sa FPGA madala sa mga pin sa output. Kini nga mga lagdok mahimong maobserbahan pinaagi sa gawas nga kagamitan sa pagsulay. Kung gigamit ang dedikado nga signal probe hardware, daghang pagpili sa mga internal nga signal ang mabasa sa tinuud nga oras. Ang ubang mga pagpatuman sa probe mahimo pa gani nga gamiton sa pagsulat aron magparehistro o mga lokasyon sa panumduman nga dugang nga nagpauswag sa mga kapabilidad sa pag-debug. Atong tan-awon sa dugang nga detalye sa advantages ug disadvantages sa matag usa niini nga mga teknik ug unya tan-awa ang usa ka exampAng disenyo aron makita kung giunsa kini nga lainlaing mga pamaagi makaapekto sa kinatibuk-ang oras sa pag-debug.

In-Circuit FPGA Debug-Embedded Logic Analyzer
Ang konsepto sa embedded logic analyzer usa ka direktang resulta sa ad-hoc in-circuit debugging nga kapabilidad nga gipatuman sa mga tigdesinyo sa dihang unang gigamit ang mga FPGA. Ang mga naka-embed nga logic analisador nagdugang bag-ong mga kapabilidad ug giwagtang ang kinahanglanon alang sa tigdesinyo sa paghimo sa ilang kaugalingon nga analista. Kadaghanan sa mga FPGA nagtanyag niini nga mga kapabilidad ug ang mga ikatulo nga partido nagtanyag mga sumbanan nga analista (Identify®, gikan sa Synopsys, usa ka sikat nga example) nga dali nga maka-interface sa mas taas nga lebel nga mga himan aron mapauswag pa ang pagka-produktibo.

Ang logic analyzer functionality gisal-ot ngadto sa disenyo, gamit ang FPGA fabric ug embedded memory blocks isip trace buffers, sama sa gihulagway sa Figure 2. Ang pag-trigger nga mga kapanguhaan gihimo usab aron ang komplikadong mga interaksyon sa signal dali nga mapili ug makuha. Ang pag-access sa analista alang sa pagkontrol ug pagbalhin sa datos kasagarang gihimo pinaagi sa sumbanan nga JTAG pantalan aron mapasimple ang mga kinahanglanon sa interface. Ang nakuha nga datos mahimong ipakita sa usa ka PC gamit ang komon viewsoftware ug kasagaran nagsalamin sa usa ka logic simulator waveform output viewsa estilo.

Ang advantages niini nga pamaagi mao nga walay dugang nga FPGA I/O pin ang gigamit, ang standard JTAG mga signal. Ang naka-embed nga logic analyzer IP cores kasagaran medyo barato ug sa pipila ka mga kaso mahimo nga kapilian sa kasamtangan nga FPGA synthesis, o mga himan sa simulation. Sa pipila ka mga kaso, ang embedded logic analyzer mahimo usab nga maghatag dugang nga mga output sa wala magamit nga I / Os, kung kini mas kombenyente. Usa sa disadvantages niini nga pamaagi mao nga ang usa ka dako nga kantidad sa FPGA nga mga kapanguhaan gikinahanglan. Sa partikular, kung gigamit ang mga trace buffer kini makapakunhod sa gidaghanon sa mga block memory nga magamit. Kung gikinahanglan ang usa ka lapad nga buffer mahimo usab kini nga usa ka trade-off batok sa giladmon sa panumduman (tungod kay ang paggamit sa usa ka mas lapad nga memorya moresulta sa mas mabaw nga giladmon sa memorya) - usa ka dako nga disadvantage sa paggamit sa mas gagmay nga mga himan. Tingali ang pinakadako nga disbentaha niini nga teknik mao nga sa matag higayon nga ang usa ka pag-adjust sa probe placement gihimo, gikinahanglan ang pag-compile ug pag-reprogram sa disenyo. Sa diha nga ang paggamit sa usa ka dako nga himan kini nga proseso mahimo nga magkinahanglan og daghang panahon. Tungod sa paagi nga ang mga signal probe gibutang sa disenyo mahimong lisud ang pag-correlate sa mga relasyon sa timing sa signal. Dugang pa, ang mga paglangan tali sa signal probes dili makanunayon ug sa ingon ang mga relasyon sa oras lisud itandi. Kini usa ka partikular nga kalisud kung itandi ang mga asynchronous nga signal o signal gikan sa lainlaing mga domain sa oras.

In-Circuit FPGA Debug – External Test Equipment
Ang paggamit sa in-circuit debug code inubanan sa eksternal nga kagamitan sa pagsulay usa ka natural nga pag-uswag kung ang usa ka eksternal nga logic analyzer magamit na alang sa pagsulay sa sistema. Pinaagi sa paghimo og pipila ka yano nga debug code aron mailhan ug pilion ang internal nga mga signal sa pagsulay ug i-apply kini sa FPGA I/Os, ingon sa gipakita sa Figure 3, posible nga magamit ang mga advanced nga kapabilidad sa mga analisador (sama sa dagkong mga buffer sa pagsubay, komplikado nga mga han-ay sa pag-trigger, ug daghang. viewmga opsyon) sa paghimo og yano apan gamhanan nga debug environment. Ang mas komplikado nga in-circuit nga kapabilidad para sa advanced triggering nga mga opsyon makapamenos sa gidaghanon sa mga output nga gikinahanglan. Kay exampUg, ang pagpili sa piho nga mga adres sa usa ka lapad nga bus mahimong gidili kung gikinahanglan ang mga eksternal nga pin.
Ang paggamit sa internal nga FPGA logic mahinuklugong makapamenos sa mga kinahanglanon sa I/O ug makapangita pa gani ug espesipikong mga pattern sa address (tingali usa ka tawag ug pagbalik nga han-ay) para sa pag-debug sa mas komplikadong mga problema. Kung magamit ang usa ka sagad nga interface sa gumagamit, mahimo’g mapasimple niini ang kurba sa pagkat-on ug mapauswag ang pagka-produktibo.

Ang advantagAng kini nga pamaagi mao ang paggamit sa gasto sa mga eksternal nga kagamitan sa pagsulay ug sa ingon wala’y dugang nga gasto sa himan. Ang ubang mga debug circuit IP cores anaa gikan sa mga tiggama sa kagamitan o mga tiggama sa FPGA, ug mahimo nga ubos kaayo ang gasto o bisan libre. Ang kantidad sa mga kapanguhaan sa FPGA nga gikinahanglan aron mapatuman ang lohika sa pagpili sa signal gamay ra kaayo, ug tungod kay ang function sa pagsubay gihimo gamit ang external logic analyzer, wala’y kinahanglan nga mga block memory. Tungod kay ang lohika sa pagpili dili mahal, daghang mga channel nga adunay lapad nga pag-trigger mahimo usab nga suportahan. Ang logic analyzer mahimong molihok sa usa ka Timing mode ug usa ka State mode nga makatabang sa paglain sa pipila ka mga isyu sa timing.
Ang disadvantagKini nga pamaagi mahimong maglakip sa panginahanglan sa pagpalit sa usa ka logic analyzer, kung ang usa wala pa gigahin sa proyekto. Kini nga disadvantage mahimo nga igo aron sa pagpaluya niini nga pamaagi sa daghang mga higayon. Apan timan-i, nga ang pipila ka barato nga mga kapilian sa logic analyzer mahimong magamit nga naggamit sa PC o usa ka tablet alang sa pagpakita, nga naghimo niini nga kapilian nga labi ka epektibo sa gasto alang sa yano nga mga kinahanglanon sa pag-debug.
Ang gidaghanon sa mga FPGA pin nga gigamit mahimo nga lain nga disadvantage ug kung ang lapad nga mga bus kinahanglan nga obserbahan, mahinungdanon nga pagplano alang sa board layout ug ang pagdugang sa debug connectors gikinahanglan. Kini nga kinahanglanon kasagaran lisud matagna sa sayo nga bahin sa disenyo ug lain nga dili gusto nga pagkakomplikado. Susama sa embedded logic analyzer approach ang external test strategy nagkinahanglan og recompile ug reprogramming sa usa ka design, kung gikinahanglan ang matag bag-ong eksperimento.

Ang komon nga disadvantages niining duha ka mga teknik—ang paggamit sa on-chip resources (nga mahimo usab nga makaapekto sa performance sa timing sa disenyo ug makamugna og dugang nga mga kinahanglanon sa pag-debug) ang panginahanglan sa pag-compile ug pag-reprogram sa disenyo (nga makadugang sa mga oras o bisan mga adlaw sa debug nga eskedyul) ang nag-una nga pagplano nga gikinahanglan alang sa pag-ila sa lagmit nga mga senaryo sa pagsulay, ug ang paggamit sa dugang nga chip I/O nga mga kahinguhaan nagmugna og panginahanglan alang sa usa ka pamaagi nga wala niini nga mga disbentaha. Usa ka tubag mao ang pagdugang sa gipahinungod nga debug logic sa FPGA nga panapton sa pipila ka mga aparato. In-circuit debug gamit ang hardware probes mao ang resulta.

In-Circuit FPGA Debug – Mga Probe sa Hardware
Ang paggamit sa hardware probes mahinuklugong nagpasimple sa in-circuit debug techniques para sa FPGAs. Kini nga teknik nga gipatuman isip usa ka Live Probe nga bahin sa SmartFusion2®SoC FPGA ug IGLOO®2 FPGA nga mga himan, nagdugang sa mga dedikadong probe lines sa FPGA nga panapton aron maobserbahan ang output sa bisan unsang logic element register bit. Sama sa gipakita sa block diagram sa Figure 4, ang hardware probes anaa sa duha ka probe channels A ug B.

Ang pinili nga mga output sa rehistro (probe points), sama sa usa nga gikan sa ubos sa numero, giruta sa ibabaw sa duha ka probe channel ug kon mapili mahimong magamit sa A o B channel. Kini nga mga real-time nga signal sa channel mahimong ipadala sa gipahinungod nga Probe A ug Probe B nga mga pin sa aparato. Ang mga signal sa Probe A ug Probe B mahimo usab nga madala sa sulod ngadto sa usa ka embedded logic analyzer.

Timan-i nga ang mga kinaiya sa timing sa mga probe pin kay regular ug adunay gamay nga pagtipas gikan sa usa ka probe point ngadto sa lain, nga mas sayon ​​ang pagtandi sa timing nga mga kinaiya sa real-time nga mga signal. Ang datos mahimong makuha hangtod sa 100MHz nga naghimo niini nga angay alang sa kadaghanan sa mga target nga disenyo.
Tingali ang labing hinungdanon nga mga lokasyon sa probe point, tungod kay wala sila gipili ingon bahin sa gipatuman nga disenyo (gipili sila pinaagi sa gipahinungod nga hardware samtang ang disenyo nagdagan sa FPGA), mahimong dali nga mabag-o pinaagi lamang sa pagpadala sa data sa pagpili sa aparato. Wala’y kinahanglan nga pag-compile ug pag-reprogram sa disenyo.
Aron pasimplehon ang paggamit sa Live Probe nga kapabilidad bisan pa, ang kaubang debug software tool adunay access sa tanan nga probe signal nga mga lokasyon pinaagi sa usa ka awtomatikong namugna nga debug. file. Ingon sa gipakita sa Figure 5, ang ngalan sa signal mahimong mapili gikan sa lista sa signal ug magamit sa gusto nga channel. Mahimo kini bisan samtang nagdagan ang disenyo aron ang kalihokan sa pagsusi sa sulod sa disenyo hapsay ug episyente kaayo.

Sa daghang mga kaso, ang kapabilidad sa pagsusi sa hardware, sama sa Live Probe, mahimong magamit kauban ang nauna nga gihulagway nga naka-embed nga logic analyzer ug ang mga teknik sa gawas nga pagsulay.

Sama sa gipakita sa Figure 6, ang Live Probe nga kapabilidad sa pagpili sa mga signal 'on the fly' nagpaposible nga dali ug dali nga usbon ang mga signal ubos sa obserbasyon nga dili kinahanglan nga i-compile ang disenyo. Ang usa ka eksternal nga logic analyzer o scope dali nga maka-obserbar sa gisusi nga mga signal, sama sa gihulagway sa taas nga tuo nga bahin sa numero sa gipahinungod nga probe output pin. Sa laing paagi (o tingali dugang pa sa) ang internal logic analyzer (ang ILA Identify block, gipakita sa hulagway) mahimong gamiton sa pag-obserbar sa mga probe pin. Ang probe signal mahimong makuha sa ILA ug maobserbahan sa waveform window. Ang mga lokasyon sa pagsusi mahimong usbon nga dili kinahanglan nga i-compile pag-usab ang target nga disenyo.
Timan-i nga ang dugang nga mga kapabilidad alang sa pag-trigger ug pagsubay mahimong magamit aron mapauswag ang pag-andar sa probe, nga dali nga makit-an bisan ang mga komplikado nga isyu sa disenyo.

Ang dugang nga mga kapabilidad sa pag-debug sa hardware anaa usab sa SmartFusion2 SoC FPGA ug IGLOO2 FPGA nga mga himan. Usa niini nga mga kapabilidad, gitawag nga Active Probe, mahimo nga dinamiko ug asynchronously nga pagbasa o pagsulat sa bisan unsang logic element register bit. Ang usa ka sinulat nga bili nagpadayon alang sa usa ka siklo sa orasan aron ang normal nga operasyon magpadayon, nga naghimo niini nga usa ka bililhon kaayo nga himan sa pag-debug. Ang Active Probe usa ka partikular nga interes kung ang usa ka dali nga obserbasyon sa usa ka internal nga signal gitinguha (tingali aron masusi nga kini aktibo o sa gitinguha nga kahimtang, sama sa usa ka reset signal), o kung adunay kinahanglan nga dali nga pagsulay sa usa ka logic function pinaagi sa pagsulat sa usa ka probe point
(tingali sa pagsugod sa usa ka state machine transition pinaagi sa dali nga pagbutang sa usa ka input value aron ihimulag ang usa ka control flow nga problema).

Ang laing kapabilidad sa debug nga gihatag sa Microsemi mao ang Memory Debug. Kini nga bahin nagtugot sa tigdesinyo sa dinamikong ug asynchronously nga pagbasa o pagsulat sa usa ka pinili nga FPGA nga panapton nga SRAM block. Ingon sa gihulagway sa screen shot sa Debug Tool (Figure 7), sa diha nga ang Memory Blocks tab mapili ang user makapili sa gitinguha nga panumduman nga basahon, ipatuman ang snapshot capture sa memorya, usba ang memory values, ug dayon isulat ang mga value balik sa device. Kini mahimong labi ka mapuslanon alang sa pagsusi o pag-set sa data buffers nga gigamit sa mga port sa komunikasyon alang sa computation oriented scratch-pad o bisan alang sa code nga gipatuman sa usa ka naka-embed nga CPU. Ang pag-debug sa komplikado nga mga sayup nga nagsalig sa datos labi ka dali ug dali kung ang mga panumduman mahimong maobserbahan ug makontrol sa kadali.

Sa higayon nga ang usa ka disenyo ma-debug kini mahimong tilinguhaon nga i-off ang mga kapabilidad sa pag-debug sa hardware aron mapanalipdan ang sensitibong impormasyon. Mahimong gamiton sa usa ka tig-atake ang parehas nga mga pasilidad sa pagbasa sa kritikal nga kasayuran o pagbag-o sa mga setting sa sistema nga mahimo’g magtugot sa dali nga pag-access sa mga sensitibo nga bahin sa sistema. Ang Microsemi adunay dugang nga mga bahin aron tugutan ang tigdesinyo nga masiguro ang aparato pagkahuman makompleto ang pag-debug. Kay exampSa ato pa, ang pag-access sa Live Probe ug Active Probe mahimong ma-lock aron hingpit nga ma-disable ang function ingon usa ka posible nga paagi sa pag-atake (gani gitangtang ang posibilidad sa kalihokan sa pagsusi nga nagmugna sa bisan unsang mga pattern sa suplay nga karon nga magamit aron sulayan ug maobserbahan ang data sa pagsusi sa dili direkta). Sa laing paagi, ang pag-access sa pinili nga mga bahin sa disenyo mahimong ma-lock aron mapugngan ang pag-access sa mga seksyon lamang. Mahimo kini nga kombenyente kung usa lamang ka bahin sa disenyo ang kinahanglan nga luwas nga himuon ang nahabilin nga disenyo nga magamit pa alang sa pagsulay sa uma o pagtuki sa sayup.

In-Circuit Debug Comparison Chart
Karon nga usa ka detalyado nga review sa tulo ka nag-unang in-circuit hardware debug nga mga teknik gihulagway nga usa ka summary chart, sama sa gipakita sa Figure 8, gibuhat nga nagdetalye sa nagkalain-laing advantages ug disadvantages sa matag pamaagi. Ang paghinumdom nga ang pipila ka mga teknik mahimong gamiton kauban (Live Probe ug Internal Logic Analyzer (ILA), sama sa Synopsys Identify, alang sa example), atong makita ang yawe nga kalig-on ug kahuyang sa matag teknik. Ang pagkolekta sa in-circuit nga hardware debug nga kapabilidad (Live Probe, Active Probe, ug Memory Debug—collectively called SmartDebug), labing huyang kon itandi sa ubang mga teknik kon bahin sa gidaghanon sa kinatibuk-ang probe nga magamit (usa ka pula nga lingin) ug mas huyang kay sa pinakamaayo (yellow circle) kon ang katulin sa pagdakop gikonsiderar (external test equipment mahimong mas paspas).
Ang mga teknik nga nakabase sa ILA, sama sa Synopsys Identify, labing huyang kung itandi sa ubang mga teknik ug kung gikonsiderar ang mga kinahanglanon sa kapanguhaan sa FPGA. Ang mga teknik nga nakabase sa kagamitan sa gawas sa pagsulay labing huyang sa daghang mga konsiderasyon nga adunay gasto, epekto sa timing sa disenyo, ug paglihok sa probe sa ibabaw (tungod sa panginahanglan nga i-compile pag-usab ang disenyo) ang labing mabug-at. Tingali ang kamalaumon nga solusyon mao ang usa ka kombinasyon sa SmartDebug ug usa sa uban nga mga teknik, aron ang gidaghanon sa mga channel nga kahuyang sa SmartDebug mahimong makunhuran ug ang probe point movement disadvantages sa ubang mga teknik mikunhod usab.

Klasipikasyon sa Signal
Usa ka mapuslanon nga kalainan ang mahimo tali sa pipila sa labing kasagaran nga mga tipo sa mga signal ug makatabang kini kung magplano sa usa ka pamaagi sa pag-debug. Kay exampSa ato pa, ang mga signal nga dili mausab gawas sa panahon sa pagsugod sa sistema, sama sa pag-reset sa sistema, pag-reset sa block o mga rehistro sa pagsugod mahimong maklasipikar nga mga static nga signal. Kini nga mga matang sa mga signal labing episyente nga ma-access pinaagi sa usa ka pasilidad nga dali nga maobserbahan ingon man makontrol ang signal, nga wala magkinahanglan usa ka taas nga siklo sa pag-recompile. Ang Active Probe usa ka maayo kaayo nga pasilidad alang sa pag-debug sa mga static nga signal. Sa susama, ang mga signal nga mas kanunay nga mag-usab apan static gihapon sa kadaghanan sa panahon, mahimong maklasipikar nga pseudo-static ug labing epektibo usab nga pag-debug gamit ang Active Probe. Ang mga signal nga kanunay nga mag-usab-usab, sama sa mga signal sa orasan, mahimong maklasipikar nga dinamiko ug dili dali ma-access pinaagi sa Active Probe. Ang Live Probe usa ka mas maayong pagpili alang sa pag-obserbar niini nga mga signal.

Yano nga Debug Use Case

Karon nga kita adunay usa ka mas maayo nga pagsabut sa lain-laing mga in-circuit debug mga kapilian, atong tan-awon sa usa ka yano nga disenyo examparon makita kung giunsa kini nga mga teknik. Figure 9, nagpakita sa usa ka yano nga FPGA nga disenyo sa usa ka SmartFusion2 SoC FPGA device. Ang Microcontroller Subsystem (MSS) gi-reset sa CoreSF2Reset Soft IP block. Ang mga input niini nga block mao ang Power On Reset, usa ka User Fabric Reset, ug usa ka External Reset. Ang mga output kay reset sa User Fabric, MSS reset, ug M3 reset. Ang mga simtomas sa sayup mao nga wala’y kalihokan sa I / Os bisan kung ang aparato malampuson nga migawas sa estado sa POR. Ang tulo ka lain-laing mga kapilian alang sa pag-debug niini nga sayop gihulagway usab sa hulagway: Ang asul nga kahon (gibutangan og label nga ETE) alang sa External Test Equipment nga pamaagi; ang berde nga kahon (gibutangan og label nga ILA) kay para sa Internal Logic Analyzer nga pamaagi; ug ang orange nga kahon (gibutangan og label nga AP) kay para sa Active Probe method. Atong hunahunaon nga ang mga potensyal nga hinungdan sa sayup mao ang dili husto nga gipahayag nga pag-reset sa mga input sa CoreSF2Reset Soft IP block.

Atong tan-awon karon ang proseso sa pag-debug alang sa tulo sa gihulagway kaniadto nga mga pamaagi sa in-circuit.

External Test Equipment
Gigamit kini nga pamaagi, gituohan nga ang mga kagamitan sa pagsulay magamit ug wala gigamit sa usa ka mas taas nga prayoridad nga proyekto. Dugang pa, importante nga magplano daan aron ang pipila ka FPGA I/Os anaa ug daling makonektar sa mga kagamitan sa pagsulay. Adunay usa ka header sa PCB alang sa example, makatabang kaayo ug maminusan ang oras nga gigugol sa pagsulay sa pag-ila ug pagkonektar sa usa ka 'lagmit nga suspetsado' o ang potensyal nga pagkubkob sa mga pin sa panahon sa pagsusi. Kinahanglang i-compile ang disenyo aron mapili ang mga signal nga gusto namong imbestigahan. Hinaot nga dili na mi 'magpanit sa sibuyas' ug kinahanglang mopili ug dugang signal para sa dugang imbestigasyon, kay kasagaran ang atong inisyal nga imbestigasyon moresulta lang sa dugang pangutana. Sa bisan unsang panghitabo, ang proseso sa pag-recompile ug pag-reprogramming mahimo’g daghang oras, ug kung moresulta kini sa mga paglapas sa oras kinahanglan usa ka pag-usab sa disenyo (kitang tanan pamilyar sa kung unsa ka makapahigawad ang pagsulay sa pagsulbad sa mga isyu sa pagsira sa oras, labi na, kung imong gihimo ang mga pagbag-o sa disenyo aron makit-an ang usa ka bug sa disenyo-ang tibuuk nga proseso mahimo’g gikan sa minuto hangtod oras)! Importante usab nga hinumdoman nga kung ang disenyo walay libreng user I/Os, kini nga pamaagi dili mapatuman. Dugang pa, kini nga pamaagi kay structurally intrusive sa disenyo — ug timing related bugs mahimong mawala o mutungha pag-usab tali sa mga pag-uli.

Internal nga Logic Analyzer
Gamit kini nga pamaagi ang ILA kinahanglang isulod sa disenyo gamit ang mga kahinguhaan sa tela, ug dayon kinahanglang i-compile. Timan-i nga kung ang ILA nahimo na nga instantiated, ang mga signal nga gusto namon nga imbestigahan mahimong wala gigamit, nga kinahanglan usab nga i-compile. Kini nga proseso peligro nga mabag-o ang orihinal nga disenyo ug makalapas sa mga limitasyon sa oras. Kung matuman ang oras, ang disenyo kinahanglan nga i-reprogram ug i-reinitialize. Kini nga tibuok proseso mahimong molungtad ug pipila ka minuto o bisan mga oras kung ang mga oras sa pag-recompile dugay ug daghang mga pagpasa ang gikinahanglan. Kini nga pamaagi kay structurally intrusive ug mahimong moresulta sa susamang mga problema sa mga gihulagway kung gamiton ang pamaagi sa ibabaw.

Aktibo nga Probe
Gamit kini nga pamaagi ang Active Probe mahimong itudlo sa tinubdan sa lain-laing mga signal sa pag-reset, nga ang tanan naggikan sa mga output sa rehistro (sama sa kasagaran sa bisan unsang maayong digital design practice). Ang mga signal gipili sa usa ka higayon, gikan sa menu sa Active Probe nga gipakita sa Figure 10 sa ubos. Ang pinili nga mga bili sa signal mahimong basahon ug gipakita sa bintana sa data sa Active Probe. Ang bisan unsang sayop nga pagpahayag dali nga mailhan. Kini nga pagsulay mahimo dayon nga wala kinahanglana nga i-compile ug i-reprogram ang aparato ug dili structurally o procedurally intrusive. Ang tibuok proseso nagkinahanglan lang og pipila ka segundo. Kini nga pamaagi mahimo usab nga makahimo sa pagpugong (pag-usab sa mga kantidad nga asynchronously) nga dili itugot sa laing duha ka mga pamaagi. Sa kini nga partikular nga exampSa ato pa, ang reset signal gikan sa usa ka rehistro mahimong dali nga masusi ug madiskobrehan nga gihuptan sa aktibo nga kahimtang.

Ang kadiyot nga pag-toggling sa signal sa pag-reset mahimong makab-ot pinaagi sa asynchronously nga pagmaniobra sa rehistro nga nagmugna sa mga signal sa pahulay.

Mas Kumpleto nga Kaso sa Paggamit sa Debug
Ang disenyo sa ibabaw kay yano ra kaayo ug mapuslanon isip pasiuna sa paggamit sa gihulagway nga mga teknik sa disenyo, apan mas komplikado nga example mahimong mas ilustrasyon. Daghang mga higayon nga ang signal sa interes dili usa ka static nga signal sama sa among yano nga example pero dinamiko. Ang usa ka komon nga dinamikong signal usa ka intermediate nga orasan, tingali gigamit alang sa pag-timing sa usa ka handshake alang sa usa ka serial interface. Ang Figure 11 nagpakita sa ingon nga disenyo sa user Soft IP core, sa kini nga kaso, usa ka custom serial interface nga konektado sa sistema sa APB bus. Ang mga simtomas sa mga kasaypanan mao nga walay kalihokan sa mga tiggamit sa custom serial interface, ug nga kung ang usa ka APB bus master nag-isyu sa usa ka transaksyon aron ma-access ang serial interface kini moadto sa usa ka kondisyon nga eksepsiyon nga nagpakita sa usa ka dili husto nga handshake. Kini nga mga kondisyon daw nagpugong sa usa ka static nga hinungdan, sama sa usa ka sayup nga pag-reset nga signal, tungod kay ang makina sa estado sa transaksyon daw wala mag-operate sa rate nga gipaabot ug sa ingon hinungdan sa eksepsiyon. Ang hinungdan nga hinungdan mao ang clock frequency generator sulod sa user IP core.

Kung dili kini nagdagan sa husto nga frequency ang gihulagway nga mga sayup ang moresulta.

Niini nga sitwasyon tingali mas maayo nga estratehiya ang pag-ilis sa Active Probe approach sa Live Probe. Kini gihulagway sa ibabaw nga numero pinaagi sa orange nga kolor nga LP box, gamit ang JTAG signal alang sa pagpili sa tinubdan sa probe.

External Test Equipment
Alang niini nga kaso, ang pamaagi susama kaayo sa gihulagway kaniadto nga yano nga example. Ang signal sa orasan sa gumagamit gidala sa punto sa pagsulay (hinaut nga naa sa usa ka header) ug kinahanglan ang usa ka oras nga pag-recompile. Mahimo usab nga makatabang ang pagpagula ug usa ka reference signal, tingali usa ka sistema nga orasan nga gigamit sa orasan sa IP sa mga tiggamit ingon usa ka signal sa pagtandi. Ipailalom na usab kami sa panginahanglan sa pag-compile ug pag-reprogram aron ang tibuuk nga proseso mahimo’g magkinahanglan daghang oras.

Internal nga Logic Analyzer
Kini nga kaso susama kaayo sa yano nga example. Ang ILA kinahanglang isulod, o ang gitinguhang signal nga gihubit, ug usa ka recompile ug reprogram cycle nga ipatuman. Ang tanan nga gihulagway kaniadto nga mga isyu nagresulta gihapon sa usa ka hinungdanon nga oras sa siklo sa pag-debug. Adunay dugang nga pagkakomplikado, bisan pa. Ang orasan nga nagduso sa ILA kinahanglan nga magkadungan, ug mas maayo nga mas paspas kalabot sa orasan nga maobserbahan gikan sa user nga Soft IP core. Kung kini nga mga orasan asynchronous, o wala’y husto nga mga relasyon sa oras, ang pagkuha sa datos dili matag-an ug usa ka posible nga gigikanan sa kalibog alang sa proseso sa pag-debug.
Timan-i nga kung ang user nga Soft IP nga orasan wala mamugna sa on-chip (tingali kini nabawi gikan sa serial interface) ang tigdesinyo mahimong kinahanglan nga magdugang ug usa ka module sa orasan aron makamugna og mas paspas nga orasan sa ILA gamit ang dugang nga mga kapanguhaan ug posibleng makamugna og paglapas sa timing.

Live nga Probe
Gamit kini nga pamaagi, ang Live Probe mahimong dali nga itudlo sa gigikanan sa orasan sa gumagamit ug bisan unsang uban nga gigikanan sa orasan gikan sa usa ka rehistro aron gukdon ang hinungdan sa sayup. Ang Live Probe magpakita sa pinili nga mga output sa signal sa tinuod nga panahon ug sa bisan unsa nga timing nga relasyon tali sa mga signal mao ang mas sayon ​​sa pagtino. Ang tibuok proseso nagkinahanglan lang og pipila ka segundo.

Uban pang mga Debug Features alang sa Serial Interfaces
Mahinungdanon usab nga ipunting nga adunay daghang dugang nga mga kapabilidad sa pag-debug sa SmartFusion2 SoC FPGA ug IGLOO2 FPGA nga mga aparato nga magamit sa mga serial interface, sama sa usa sa miaging ex.ampAng disenyo diin ang mga sayup mas komplikado. SERDES Debug, alang sa example, naghatag piho nga mga kapabilidad sa pag-debug alang sa gipahinungod nga high-speed nga serial interface. Ang pipila sa mga feature sa SERDES Debug naglakip sa PMA test support (sama sa PRBS pattern generation ug loopback testing) nga suporta para sa daghang SERDES test configurations nga adunay register-level reconfiguration aron malikayan ang paggamit sa full design flow aron makahimo og configuration changes, ug text reports nga nagpakita sa configured protocols, SERDES configuration registers, ug Lane configuration registers. Kini nga mga bahin naghimo sa SERDES nga pag-debug nga labi ka dali ug mahimong magamit kauban sa Live Probe ug Active Probe aron mapadali ang pag-debug sa mga komplikado nga sirkito.
Ang nauna nga gihulagway nga Memory Debug nga himan mahimo usab nga gamiton kauban sa SERDES Debug aron mapadali ang pagsulay. Tungod kay ang mga buffer sa memorya mahimong dali ug dali nga masusi ug mabag-o gamit ang Memory Debug, posible nga dali nga makahimo og 'mga pakete sa pagsulay' ug maobserbahan ang mga resulta sa komunikasyon sa loopback o inter-system. Mahimong gamiton sa tigdesinyo kini nga mga kapabilidad ug sa ingon maminusan ang panginahanglan alang sa mga espesyal nga 'test harnesses' nga mogamit dugang nga tela sa FPGA ug mahimo’g makaapekto sa timing sa chip.

Panapos
Gihulagway sa kini nga papel nga detalyado ang daghang lainlaing mga pamaagi sa pagpatuman sa in-circuit debug para sa mga FPGA ug SoC FPGAs-ang paggamit sa usa ka Integrated Logic Analyzer, ang paggamit sa mga eksternal nga kagamitan sa pagsulay, ug ang paggamit sa mga dedikado nga probe circuit nga gisagol sa panapton nga FPGA. Ang pagdugang sa mga espesyal ug dedikado nga probe circuits, sama sa Active Probe ug Live Probe nga gitanyag sa Microsemi sa SmartFusion2 SoC FPGA ug IGLOO2 FPGA nga mga himan, gipakita nga labi ka paspas ug gipasimple ang proseso sa pag-debug. Ang katakus nga dali nga mabag-o ang pagpili sa mga internal nga signal (nga wala kinahanglan nga ipatuman ang usa ka us aka oras nga pag-recompile ug pag-usab sa siklo sa programa), ug ang abilidad sa pagsusi sa mga internal nga signal (nga wala kinahanglana ang paggamit sa tela sa FPGA ug mahimo’g ipaila ang mga paglapas sa oras) gipakita nga usa ka mayor nga advan.tages sa pag-debug sa mga disenyo sa FPGA. Dugang pa, ang paggamit sa daghang mga pamaagi, nga mahimong magtinabangay aron mahatagan ang labi ka komprehensibo nga katakus sa pag-debug. Sa kataposan, duha ka exampAng mga kaso sa paggamit sa debug gihatag aron ihulagway ang mga trade-off tali sa gihulagway nga mga pamaagi.

Aron Makat-on pa

1. IGLOO2 FPGAs
2. Mga SmartFusion2 SoC FPGAs

Ang Microsemi Corporation (Nasdaq: MSCC) nagtanyag usa ka komprehensibo nga portfolio sa semiconductor ug mga solusyon sa sistema alang sa komunikasyon, depensa ug seguridad, aerospace ug industriyal nga merkado. Ang mga produkto naglakip sa high-performance ug radiation-hardened analog mixed-signal integrated circuits, FPGAs, SoCs ug ASICs; mga produkto sa pagdumala sa kuryente; timing ug synchronization nga mga himan ug tukma nga mga solusyon sa oras, nga nagtakda sa sumbanan sa kalibutan alang sa panahon; mga himan sa pagproseso sa tingog; Mga solusyon sa RF; discrete nga mga sangkap; mga teknolohiya sa seguridad ug scalable nga anti-tampmga produkto; Power-over-Ethernet ICs ug midspans; ingon man usab sa kostumbre nga mga kapabilidad sa disenyo ug serbisyo. Ang Microsemi nahimutang sa Aliso Viejo, Calif., ug adunay gibana-bana nga 3,400 ka mga empleyado sa tibuok kalibutan. Pagkat-on og dugang sa www.microsemi.com.

© 2014 Microsemi Corporation. Tanang katungod gigahin. Ang Microsemi ug ang Microsemi logo kay mga trademark sa Microsemi Corporation. Ang tanan nga uban nga mga marka sa pamatigayon ug mga marka sa serbisyo mao ang kabtangan sa ilang tagsa-tagsa nga mga tag-iya.

Microsemi Corporate Headquarters

• Usa Enterprise, Aliso Viejo CA 92656 USA
• sulod USA: +1 800-713-4113
• Sa gawas USA: +1 949-380-6100
• Pagbaligya: +1 949-380-6136
• Fax: +1 949-215-4996
• E-mail: sales.support@microsemi.com

FAQ

• P: Unsa ang pinakataas nga frequency sa pagkuha sa datos sa device?
  A: Gisuportahan sa aparato ang pagkuha sa datos hangtod sa 100MHz, nga angay alang sa kadaghanan nga mga laraw sa target.
• Q: Kinahanglan ba nako nga i-recompile ang disenyo kung mogamit mga probe circuit alang sa pag-debug?
  A: Dili, ang mga lokasyon sa probe point mahimong dali nga mabag-o nga wala kinahanglana ang pag-recompilation sa disenyo o reprogramming.

Mga Dokumento / Mga Kapanguhaan

Microsemi In-Circuit FPGA Debug [pdf] Mga instruksiyon In-Circuit FPGA Debug, FPGA Debug, Debug

Mga pakisayran

• Manwal sa Gumagamit