Gỡ lỗi FPGA trong mạch Microsemi

Thông tin sản phẩm

Thông số kỹ thuật

• Loại thiết bị: Microsemi SmartFusion2 SoC FPGA
• Ngày phát hành: Tháng 2014 năm XNUMX
• Khả năng gỡ lỗi: Gỡ lỗi FPGA trong mạch, Trình phân tích logic nhúng
• Tần số thu thập dữ liệu tối đa: Lên đến 100MHz

Tóm tắt
FPGA là các thành phần thiết kế mạnh mẽ trong các hệ thống nhúng với nhiều ưu điểm về thiết kếtages, nhưng những thiết bị này có thể có thiết kế phức tạp với các vấn đề thiết kế phức tạp cần phải gỡ lỗi. Việc theo dõi các vấn đề thiết kế như lỗi định nghĩa, vấn đề tương tác hệ thống và lỗi thời gian hệ thống có thể là một thách thức. Việc đưa các khả năng gỡ lỗi trong mạch vào FPGA có thể cải thiện đáng kể việc gỡ lỗi phần cứng và tránh được vô số giờ bực bội. Bài báo này mô tả một số cách tiếp cận khác nhau để gỡ lỗi trong mạch cho FPGA, xác định các sự đánh đổi chính và thông qua một ví dụampThiết kế này, hướng đến thiết bị FPGA SoC Microsemi SmartFusion®2, sẽ cho thấy cách sử dụng các khả năng mới để tăng tốc gỡ lỗi và thử nghiệm.

Giới thiệu

FPGA là các thành phần thiết kế phổ biến và mạnh mẽ và hiện có trong hầu hết mọi hệ thống nhúng. Với khả năng ngày càng tăng, bao gồm các khối chức năng phức tạp trên chip và giao diện nối tiếp tiên tiến, các thiết bị này cũng có thể có các vấn đề thiết kế phức tạp cần được gỡ lỗi. Việc theo dõi các vấn đề như lỗi định nghĩa chức năng (ở cấp độ FPGA hoặc hệ thống), các vấn đề tương tác hệ thống chức năng, các vấn đề về thời gian hệ thống và các vấn đề về độ trung thực tín hiệu giữa các IC (như nhiễu, nhiễu xuyên âm hoặc phản xạ) đều trở nên phức tạp hơn nhiều khi sử dụng FPGA tiên tiến. Mô phỏng chắc chắn là một trợ giúp lớn trong việc xác định nhiều vấn đề thiết kế, nhưng nhiều tương tác trong thế giới thực sẽ không xuất hiện cho đến khi thiết kế được triển khai trong phần cứng. Một số kỹ thuật khác nhau để gỡ lỗi các vấn đề thiết kế phức tạp đã được phát triển để đơn giản hóa quy trình. Một sự hiểu biết cẩn thận về từng kỹ thuật chính này, bao gồm cáctages và disadvantages, rất hữu ích khi xem xét kỹ thuật hoặc sự kết hợp kỹ thuật nào phù hợp cho một thiết kế cụ thể.
Một người yêu cũampThiết kế FPGA, nhắm mục tiêu đến thiết bị FPGA Microsemi SmartFusion2 SoC, có thể được sử dụng để chứng minh một số tính năng tiên tiếntages và disadvantagcủa các kỹ thuật tiêu chuẩn này cũng như khả năng gỡ lỗi trong mạch mới nhất. Ví dụ minh họa nàyampsẽ trình bày cách sử dụng những kỹ thuật khác nhau này để tăng tốc độ xác định và loại bỏ các sự cố phần cứng trong quá trình gỡ lỗi phần cứng.

Tại sao gỡ lỗi FPGA lại là khía cạnh quan trọng của thiết kế và phát triển hệ thống?
FPGA có hai mô hình sử dụng chính giúp phân biệt chúng với các thành phần thiết kế khác. FPGA có thể được sử dụng trong sản phẩm sản xuất hoặc có thể được sử dụng như một phương tiện phát triển để chứng minh hoặc tạo nguyên mẫu cho khái niệm thiết kế sản xuất. Khi được sử dụng như một phương tiện sản xuất, FPGA có thể là mục tiêu linh hoạt hơn nhiều so với các phương tiện sản xuất dựa trên ASIC hoặc CPU. Điều này đặc biệt quan trọng đối với một thiết kế mới, một thiết kế chưa được triển khai trong phần cứng. Các thiết kế với các tùy chọn kiến ​​trúc khác nhau có thể dễ dàng được tạo và thử nghiệm để xác định thiết kế tối ưu. FPGA có bộ xử lý trên chip (FPGA SoC) cũng có thể cân bằng giữa xử lý dựa trên CPU với các chức năng tăng tốc dựa trên FPGA được hỗ trợ phần cứng. Những ưu điểm nàytagcó thể giảm đáng kể thời gian cần thiết cho thiết kế, xác nhận, thử nghiệm và phân tích lỗi khi phát triển sản phẩm mới.
Khi được sử dụng để tạo mẫu thiết kế, có thể là cho ASIC sản xuất, tính linh hoạt của FPGA là một lợi ích chính. Một nền tảng phần cứng thực tế, ngay cả khi không chạy ở tốc độ tối đa, giúp dễ dàng hơn nhiều để có được số liệu hiệu suất hệ thống chi tiết, dữ liệu phân tích thông lượng và kết quả chứng minh khái niệm kiến ​​trúc. Hỗ trợ FPGA cho các triển khai được củng cố của các bus tiêu chuẩn công nghiệp (như PCIe®, Gigabit Ethernet, XAUI, USB, CAN và các loại khác) giúp đơn giản hóa quá trình thử nghiệm liên quan đến các giao diện này. Các họ FPGA mới nhất với bộ xử lý ARM trên chip (FPGA SoC), giúp dễ dàng tạo mẫu triển khai với bộ xử lý nhúng. Mã bộ xử lý được phát triển trước đó có thể được chuyển sang nguyên mẫu và mã mới được tạo song song với nỗ lực thiết kế phần cứng.

Sự kết hợp giữa bộ xử lý chuẩn với các bus giao diện chuẩn này giúp tận dụng được hệ sinh thái lớn gồm các thư viện mã, trình điều khiển, API chức năng, Hệ điều hành thời gian thực và thậm chí là Hệ điều hành đầy đủ để tạo ra nguyên mẫu hoạt động nhanh hơn nhiều. Ngoài ra, sau khi thiết kế được củng cố, nguyên mẫu FPGA có thể được sử dụng để thu thập các bộ thử nghiệm mô phỏng mở rộng (cho cả kích thích và phản hồi) phản ánh dữ liệu hệ thống thực tế. Các bộ dữ liệu này có thể vô cùng hữu ích trong việc tạo ra các mô phỏng cuối cùng cho ASIC hoặc các triển khai sản xuất khác.tagLợi ích của việc sử dụng FPGA làm nguyên mẫu thiết kế có thể giảm đáng kể thời gian thiết kế, xác thực, thử nghiệm và phân tích lỗi để triển khai sản phẩm cuối cùng.
Trong cả hai mô hình sử dụng FPGA phổ biến này, tính linh hoạt của FPGA như một mục tiêu thiết kế là một lợi thế quan trọng.tage. Điều này có nghĩa là nhiều thay đổi và lặp lại thiết kế sẽ là chuẩn mực, và do đó khả năng gỡ lỗi nhanh chóng các lỗi thiết kế sẽ rất quan trọng để cho phép nhiều tùy chọn thiết kế nhất có thể. Nếu không có khả năng gỡ lỗi hiệu quả, phần lớn cáctage của tính linh hoạt trong thiết kế FPGA sẽ bị giảm đi do thời gian gỡ lỗi bổ sung cần thiết. May mắn thay, FPGA cũng có thể cung cấp các tính năng phần cứng bổ sung giúp đơn giản hóa đáng kể việc gỡ lỗi thời gian thực. Trước khi xem xét các khả năng này, trước tiên chúng ta hãy xem xét các loại vấn đề phổ biến nhất mà thiết kế FPGA có thể gặp phải để chúng ta có bối cảnh phù hợp để đánh giá hiệu quả và các đánh đổi liên quan của các công cụ gỡ lỗi khác nhau.

Các vấn đề thường gặp khi gỡ lỗi thiết kế FPGA

Cùng với khả năng mở rộng mà FPGA hiện đại mang lại, sự phức tạp gia tăng đi kèm khiến việc tạo ra các thiết kế không có lỗi trở nên khó khăn hơn. Trên thực tế, người ta ước tính rằng việc gỡ lỗi có thể chiếm hơn 50% chu kỳ thiết kế hệ thống nhúng. Với áp lực về thời gian đưa ra thị trường tiếp tục làm chậm chu kỳ phát triển, việc gỡ lỗi phần cứng của hệ thống ban đầu bị đẩy xuống hàng thứ yếu—thường cho rằng việc xác minh (bản thân nó chiếm một phần trăm lớn)tage của lịch trình phát triển), sẽ phát hiện tất cả các lỗi trước khi đưa hệ thống vào hoạt động ban đầu. Chúng ta hãy xem xét một vài loại vấn đề hệ thống phổ biến để hiểu rõ hơn những thách thức mà một thiết kế thông thường sẽ phải đối mặt trong quá trình đưa hệ thống vào hoạt động ban đầu.

Lỗi định nghĩa chức năng có thể khó tìm gấp đôi vì nhà thiết kế đã hiểu sai một yêu cầu cụ thể, do đó lỗi có thể bị bỏ qua ngay cả khi xem xét kỹ lưỡng các chi tiết của thiết kế. Một ví dụamplỗi định nghĩa chức năng phổ biến sẽ là khi quá trình chuyển đổi máy trạng thái không kết thúc ở đúng trạng thái. Lỗi cũng có thể xuất hiện trong giao diện hệ thống dưới dạng sự cố tương tác. Độ trễ giao diện, ví dụample có thể được chỉ định không chính xác dẫn đến tình trạng tràn bộ đệm hoặc tràn dưới bộ đệm không mong muốn.
Các vấn đề về thời gian ở cấp độ hệ thống là một nguồn lỗi thiết kế rất phổ biến khác. Các sự kiện không đồng bộ, nói riêng, là một nguồn lỗi phổ biến khi các hiệu ứng đồng bộ hóa hoặc vượt qua miền thời gian không được cân nhắc cẩn thận. Khi hoạt động ở tốc độ cao, các loại lỗi này có thể rất có vấn đề và có thể xuất hiện rất ít khi xảy ra, có lẽ chỉ khi các mẫu dữ liệu cụ thể tự biểu hiện. Nhiều vi phạm thời gian phổ biến rơi vào loại này và thường rất khó, nếu không muốn nói là không thể mô phỏng.

Vi phạm thời gian cũng có thể là kết quả của độ trung thực tín hiệu thấp giữa các mạch tích hợp, đặc biệt là trong các hệ thống có nhiều đường ray nguồn cho mỗi mạch. Độ trung thực tín hiệu thấp có thể dẫn đến nhiễu tín hiệu, nhiễu xuyên âm, phản xạ, tải quá mức và các vấn đề về Nhiễu điện từ (EMI) thường biểu hiện dưới dạng vi phạm thời gian. Các vấn đề về nguồn điện, như hiện tượng thoáng qua (đặc biệt là trong quá trình khởi động hoặc tắt hệ thống), biến thể tải và ứng suất tiêu tán điện năng cao cũng có thể dẫn đến các lỗi bí ẩn, thường không dễ dàng truy ngược lại nguồn cung cấp điện. Ngay cả khi thiết kế hoàn toàn chính xác, các vấn đề về chế tạo bo mạch vẫn có thể dẫn đến lỗi. Mối hàn bị lỗi và đầu nối không được gắn đúng cách, ví dụample, có thể là nguồn gốc của lỗi và thậm chí có thể phụ thuộc vào nhiệt độ hoặc vị trí của bo mạch. Việc sử dụng các kỹ thuật đóng gói FPGA tiên tiến có thể khiến việc thăm dò tín hiệu trên bo mạch in trở nên khó khăn, do đó, việc chỉ cần truy cập vào tín hiệu mong muốn thường có thể là vấn đề. Thông thường, nhiều vấn đề về thiết kế không tạo ra lỗi ngay lập tức và phải lan tỏa trong thiết kế cho đến khi lỗi thực sự biểu hiện. Việc truy tìm lỗi bắt đầu trở lại nguyên nhân gốc rễ thường có thể là một nhiệm vụ gây khó chịu, khó khăn và tốn thời gian.

Ví dụample, một bit sai trong bảng dịch có thể không dẫn đến lỗi cho đến nhiều chu kỳ sau đó. Một số công cụ mà chúng ta sẽ thảo luận sau trong bài viết này, sử dụng phần cứng gỡ lỗi chuyên dụng trong mạch, được nhắm mục tiêu cụ thể để làm cho các 'cuộc săn lỗi' này nhanh hơn và dễ dàng hơn. Trước khi đi sâu vào chi tiết của các công cụ này, trước tiên chúng ta hãy xem xét một kỹ thuật gỡ lỗi dựa trên phần mềm phổ biến mô phỏng để hiểu rõ hơn về lợi thếtages và disadvantagLợi ích của việc sử dụng mô phỏng để gỡ lỗi.

Sử dụng mô phỏng để gỡ lỗi
Thông thường trong mô phỏng thiết kế, tất cả các thành phần thực tế bên trong và bên ngoài thiết kế đều được mô hình hóa toán học dưới dạng các quy trình phần mềm được thực hiện tuần tự trên một CPU chuẩn. Áp dụng một loạt các kích thích vào thiết kế và kiểm tra đầu ra dự kiến ​​so với đầu ra thiết kế mô phỏng là một cách dễ dàng để phát hiện hầu hết các lỗi thiết kế rõ ràng. Một cửa sổ hiển thị một lần chạy mô phỏng điển hình được đưa ra trong Hình 1 bên dưới. Ưu điểm rõ ràngtage của mô phỏng so với gỡ lỗi dựa trên phần cứng, là mô phỏng có thể được thực hiện trong phần mềm—không cần thiết kế và thử nghiệm dựa trên phần cứng thực tế. Mô phỏng có thể nhanh chóng phát hiện nhiều lỗi thiết kế, đặc biệt là những lỗi liên quan đến thông số kỹ thuật không chính xác, hiểu sai về yêu cầu giao diện, lỗi chức năng và nhiều loại lỗi 'thô thiển' khác có thể dễ dàng phát hiện thông qua các vectơ kích thích đơn giản.

Mô phỏng đặc biệt hiệu quả khi các kết hợp kích thích mở rộng có sẵn cho nhà thiết kế và các đầu ra kết quả được biết rõ. Trong những trường hợp này, mô phỏng có thể thực hiện một thử nghiệm gần như toàn diện đối với một thiết kế. Thật không may, hầu hết các thiết kế không dễ dàng truy cập vào các bộ thử nghiệm mở rộng và quá trình tạo ra chúng có thể rất tốn thời gian. Việc tạo ra một bộ thử nghiệm bao phủ 100% thiết kế là hầu như không thể đối với các thiết kế dựa trên FPGA lớn và phải sử dụng các phím tắt để cố gắng bao phủ các yếu tố chính của thiết kế. Một khó khăn khác với mô phỏng là nó không phải là triển khai 'thế giới thực' và không thể bắt được các sự kiện không đồng bộ, tương tác hệ thống tốc độ cao hoặc vi phạm thời gian. Cuối cùng, quá trình mô phỏng có thể rất chậm và nếu cần nhiều lần lặp lại thì mô phỏng nhanh chóng trở thành phần tốn thời gian nhất và thường là phần tốn kém nhất của quá trình phát triển.

Là một giải pháp thay thế (hoặc có lẽ nói đúng hơn là bổ sung cho mô phỏng), các nhà thiết kế FPGA nhận thấy rằng họ có thể thêm phần cứng gỡ lỗi vào thiết kế FPGA để quan sát và kiểm soát các tín hiệu chính bên trong thiết bị. Các kỹ thuật này ban đầu được phát triển như các phương pháp tiếp cận tùy ý, nhưng dần dần đã phát triển thành một chiến lược gỡ lỗi phần cứng tiêu chuẩn. Việc sử dụng các khả năng gỡ lỗi trong mạch này mang lại lợi thế đáng kểtages cho các thiết kế dựa trên FPGA và phần tiếp theo sẽ khám phá ba chiến lược phổ biến nhất và những lợi thế khác nhau của chúngtages và disadvantagnghĩa là

Các phương pháp gỡ lỗi trong mạch phổ biến cho FPGA
Các kỹ thuật phổ biến nhất để triển khai khả năng gỡ lỗi trong mạch trong FPGA sử dụng bộ phân tích logic nhúng, thiết bị kiểm tra bên ngoài hoặc phần cứng thăm dò tín hiệu chuyên dụng được nhúng trong cấu trúc FPGA. Bộ phân tích logic nhúng thường được triển khai bằng cấu trúc FPGA và được đưa vào thiết kế. JTAG cổng được sử dụng để truy cập vào máy phân tích và dữ liệu đã thu thập có thể được hiển thị trên PC. Khi sử dụng thiết bị kiểm tra bên ngoài, thiết kế FPGA đang được kiểm tra sẽ được sửa đổi để các tín hiệu FPGA bên trong được chọn được định tuyến đến các chân ra. Sau đó, các chân này có thể được quan sát thông qua thiết bị kiểm tra bên ngoài. Khi sử dụng phần cứng thăm dò tín hiệu chuyên dụng, có thể đọc được nhiều loại tín hiệu bên trong theo thời gian thực. Một số triển khai thăm dò thậm chí có thể được sử dụng để ghi vào các vị trí thanh ghi hoặc bộ nhớ, giúp tăng cường khả năng gỡ lỗi hơn nữa. Chúng ta hãy xem xét chi tiết hơn về advantages và disadvantagcủa từng kỹ thuật này và sau đó xem xét một ví dụampthiết kế để xem những cách tiếp cận khác nhau này có thể tác động như thế nào đến thời gian gỡ lỗi tổng thể.

Bộ phân tích logic nhúng gỡ lỗi FPGA trong mạch
Khái niệm về bộ phân tích logic nhúng là kết quả trực tiếp của khả năng gỡ lỗi trong mạch ad-hoc mà các nhà thiết kế đã triển khai khi FPGA lần đầu tiên được sử dụng. Các bộ phân tích logic nhúng đã bổ sung thêm các khả năng mới và loại bỏ yêu cầu nhà thiết kế phải phát triển bộ phân tích của riêng họ. Hầu hết các FPGA đều cung cấp các khả năng này và các bên thứ ba cung cấp các bộ phân tích tiêu chuẩn (Identify®, từ Synopsys, là một ví dụ phổ biếnample) có thể dễ dàng kết nối với các công cụ cấp cao hơn để cải thiện năng suất hơn nữa.

Chức năng phân tích logic được đưa vào thiết kế, sử dụng cấu trúc FPGA và các khối bộ nhớ nhúng làm bộ đệm theo dõi, như minh họa trong Hình 2. Các tài nguyên kích hoạt cũng được tạo ra để các tương tác tín hiệu phức tạp có thể dễ dàng được lựa chọn và nắm bắt. Truy cập vào bộ phân tích để kiểm soát và truyền dữ liệu thường được thực hiện thông qua J tiêu chuẩnTAG cổng để đơn giản hóa các yêu cầu về giao diện. Dữ liệu đã thu thập có thể được hiển thị trên PC bằng cách sử dụng chung viewphần mềm ing và thường phản ánh đầu ra dạng sóng của mô phỏng logic viewphong cách ing.

Sự tiến bộtagƯu điểm của phương pháp này là không sử dụng thêm chân I/O FPGA nào, chỉ sử dụng chân J tiêu chuẩnTAG tín hiệu. Lõi IP của bộ phân tích logic nhúng thường tương đối rẻ và trong một số trường hợp có thể là một tùy chọn cho tổng hợp FPGA hiện có hoặc các công cụ mô phỏng. Trong một số trường hợp, bộ phân tích logic nhúng cũng có thể cung cấp các đầu ra bổ sung trên các I/O chưa sử dụng, nếu thuận tiện hơn. Một trong những nhược điểmtagNhược điểm của cách tiếp cận này là cần một lượng lớn tài nguyên FPGA. Đặc biệt, nếu sử dụng bộ đệm theo dõi thì điều này sẽ làm giảm số lượng bộ nhớ khối khả dụng. Nếu cần bộ đệm rộng thì đây cũng là sự đánh đổi với độ sâu bộ nhớ (vì sử dụng bộ nhớ rộng hơn sẽ dẫn đến độ sâu bộ nhớ nông hơn)—một bất lợi lớntage khi sử dụng các thiết bị nhỏ hơn. Có lẽ nhược điểm lớn nhất của kỹ thuật này là mỗi lần điều chỉnh vị trí đầu dò, cần phải biên dịch lại và lập trình lại thiết kế. Khi sử dụng thiết bị lớn, quá trình này có thể mất khá nhiều thời gian. Do cách đặt đầu dò tín hiệu trong thiết kế nên có thể khó để liên hệ các mối quan hệ thời gian tín hiệu. Ngoài ra, độ trễ giữa các đầu dò tín hiệu không nhất quán và do đó khó so sánh các mối quan hệ thời gian. Đây là một khó khăn đặc biệt khi so sánh các tín hiệu không đồng bộ hoặc tín hiệu từ các miền thời gian khác nhau.

Gỡ lỗi FPGA trong mạch – Thiết bị kiểm tra bên ngoài
Việc sử dụng mã gỡ lỗi trong mạch kết hợp với thiết bị kiểm tra bên ngoài là một sự phát triển tự nhiên khi một máy phân tích logic bên ngoài đã có sẵn để kiểm tra hệ thống. Bằng cách tạo một số mã gỡ lỗi đơn giản để xác định và chọn tín hiệu kiểm tra bên trong và áp dụng chúng vào FPGA I/O, như thể hiện trong Hình 3, có thể tận dụng các khả năng tiên tiến của máy phân tích (chẳng hạn như bộ đệm theo dõi lớn, trình tự kích hoạt phức tạp và nhiều viewtùy chọn ing) để tạo ra môi trường gỡ lỗi đơn giản nhưng mạnh mẽ. Các khả năng trong mạch phức tạp hơn cho các tùy chọn kích hoạt nâng cao có thể giảm thiểu số lượng đầu ra cần thiết. Ví dụample, việc lựa chọn các địa chỉ cụ thể trên một bus rộng có thể là điều cấm kỵ nếu cần có các chân cắm ngoài.
Sử dụng logic FPGA nội bộ làm giảm đáng kể yêu cầu I/O và thậm chí có thể tìm kiếm các mẫu địa chỉ cụ thể (có thể là chuỗi lệnh gọi và trả về) để gỡ lỗi các vấn đề phức tạp hơn. Nếu có giao diện người dùng chung, điều này có thể đơn giản hóa đường cong học tập và cải thiện năng suất.

Sự tiến bộtagƯu điểm của phương pháp này là nó tận dụng chi phí của thiết bị kiểm tra bên ngoài và do đó không có chi phí công cụ bổ sung. Một số lõi IP mạch gỡ lỗi có sẵn từ các nhà sản xuất thiết bị hoặc nhà sản xuất FPGA và có thể có chi phí rất thấp hoặc thậm chí miễn phí. Lượng tài nguyên FPGA cần thiết để triển khai logic lựa chọn tín hiệu rất nhỏ và vì chức năng theo dõi được thực hiện bằng cách sử dụng bộ phân tích logic bên ngoài nên không cần bộ nhớ khối. Vì logic lựa chọn không tốn kém nên cũng có thể hỗ trợ một số lượng lớn kênh có kích hoạt rộng. Bộ phân tích logic có thể hoạt động ở cả chế độ Thời gian và chế độ Trạng thái giúp cô lập một số vấn đề về thời gian.
DisadvantagNhược điểm của cách tiếp cận này có thể bao gồm nhu cầu mua một máy phân tích logic, nếu chưa có máy nào được phân bổ cho dự án. Nhược điểm nàytage có thể đủ để ngăn cản cách tiếp cận này trong nhiều trường hợp. Tuy nhiên, lưu ý rằng một số tùy chọn máy phân tích logic giá rẻ đang trở nên khả dụng, sử dụng PC hoặc máy tính bảng để hiển thị, khiến tùy chọn này tiết kiệm chi phí hơn nhiều cho các yêu cầu gỡ lỗi đơn giản.
Số lượng chân FPGA được sử dụng có thể là một nhược điểm kháctage và nếu cần quan sát các bus rộng, cần phải lập kế hoạch đáng kể cho bố trí bo mạch và bổ sung các đầu nối gỡ lỗi. Yêu cầu này thường khó dự đoán trong giai đoạn đầu của thiết kế và một sự phức tạp không mong muốn khác. Tương tự như phương pháp phân tích logic nhúng, chiến lược kiểm tra bên ngoài yêu cầu biên dịch lại và lập trình lại thiết kế khi cần mỗi thử nghiệm mới.

Nhược điểm chungtages của hai kỹ thuật này—việc sử dụng tài nguyên trên chip (cũng có thể ảnh hưởng đến hiệu suất thời gian của thiết kế và tạo ra các yêu cầu gỡ lỗi bổ sung) nhu cầu biên dịch lại và lập trình lại thiết kế (có thể thêm nhiều giờ hoặc thậm chí nhiều ngày vào lịch trình gỡ lỗi) việc lập kế hoạch trước cần thiết để xác định các tình huống thử nghiệm có thể xảy ra và việc sử dụng các tài nguyên I/O chip bổ sung đã tạo ra nhu cầu về một phương pháp tiếp cận không có những nhược điểm này. Một phản ứng là việc bổ sung logic gỡ lỗi chuyên dụng vào cấu trúc FPGA trên một số thiết bị. Gỡ lỗi trong mạch bằng cách sử dụng đầu dò phần cứng là kết quả.

Gỡ lỗi FPGA trong mạch – Đầu dò phần cứng
Việc sử dụng đầu dò phần cứng đơn giản hóa đáng kể các kỹ thuật gỡ lỗi trong mạch cho FPGA. Kỹ thuật này được triển khai như một tính năng Live Probe trên các thiết bị SmartFusion2®SoC FPGA và IGLOO®2 FPGA, thêm các đường thăm dò chuyên dụng vào cấu trúc FPGA để quan sát đầu ra của bất kỳ bit thanh ghi phần tử logic nào. Như thể hiện trong sơ đồ khối ở Hình 4, đầu dò phần cứng có sẵn trong hai kênh thăm dò A và B.

Các đầu ra thanh ghi được chọn (điểm thăm dò), giống như đầu ra được lấy ở cuối hình, được định tuyến phía trên hai kênh thăm dò và nếu được chọn có thể được áp dụng cho kênh A hoặc B. Các tín hiệu kênh thời gian thực này sau đó có thể được gửi đến các chân thăm dò A và B chuyên dụng trên thiết bị. Các tín hiệu thăm dò A và B cũng có thể được định tuyến nội bộ đến một bộ phân tích logic nhúng.

Lưu ý rằng các đặc điểm thời gian của các chân thăm dò là đều đặn và có độ lệch không đáng kể từ điểm thăm dò này đến điểm thăm dò khác, giúp dễ dàng hơn nhiều để so sánh các đặc điểm thời gian của các tín hiệu thời gian thực. Dữ liệu có thể được thu thập ở tần số lên đến 100MHz, phù hợp với phần lớn các thiết kế mục tiêu.
Có lẽ quan trọng nhất là vị trí điểm thăm dò, vì chúng không được chọn như một phần của thiết kế đã triển khai (chúng được chọn thông qua phần cứng chuyên dụng trong khi thiết kế đang chạy trên FPGA), có thể nhanh chóng thay đổi bằng cách chỉ cần gửi dữ liệu lựa chọn đến thiết bị. Không cần biên dịch lại thiết kế và lập trình lại.
Để đơn giản hóa việc sử dụng khả năng Live Probe hơn nữa, công cụ phần mềm gỡ lỗi liên quan có thể truy cập vào tất cả các vị trí tín hiệu thăm dò thông qua một gỡ lỗi được tạo tự động file. Như thể hiện trong Hình 5, tên tín hiệu có thể được chọn từ danh sách tín hiệu và áp dụng cho kênh mong muốn. Điều này có thể được thực hiện ngay cả khi thiết kế đang chạy để hoạt động thăm dò trong thiết kế diễn ra liền mạch và rất hiệu quả.

Trong nhiều trường hợp, khả năng thăm dò phần cứng, như Live Probe, có thể được sử dụng kết hợp với trình phân tích logic nhúng đã mô tả trước đó và các kỹ thuật thử nghiệm bên ngoài.

Như thể hiện trong Hình 6, khả năng Live Probe để chọn tín hiệu 'ngay lập tức' giúp có thể nhanh chóng và dễ dàng thay đổi các tín hiệu đang quan sát mà không cần phải biên dịch lại thiết kế. Một máy phân tích logic hoặc phạm vi bên ngoài có thể dễ dàng quan sát các tín hiệu đã thăm dò, như minh họa ở phần trên bên phải của hình trên các chân đầu ra thăm dò chuyên dụng. Ngoài ra (hoặc thậm chí có thể là ngoài) máy phân tích logic bên trong (khối ILA Identify, được hiển thị trong hình) có thể được sử dụng để quan sát các chân thăm dò. Các tín hiệu thăm dò có thể được ILA thu thập và quan sát trên cửa sổ dạng sóng. Có thể thay đổi vị trí thăm dò mà không cần phải biên dịch lại thiết kế mục tiêu.
Lưu ý rằng các khả năng bổ sung để kích hoạt và theo dõi có thể được sử dụng để tăng cường chức năng thăm dò, giúp phát hiện dễ dàng ngay cả các vấn đề thiết kế phức tạp.

Các khả năng gỡ lỗi phần cứng bổ sung cũng có sẵn trên các thiết bị SmartFusion2 SoC FPGA và IGLOO2 FPGA. Một trong những khả năng này, được gọi là Active Probe, có thể đọc hoặc ghi động và không đồng bộ vào bất kỳ bit thanh ghi phần tử logic nào. Một giá trị được ghi sẽ tồn tại trong một chu kỳ xung nhịp duy nhất để hoạt động bình thường có thể tiếp tục, khiến nó trở thành một công cụ gỡ lỗi rất có giá trị. Active Probe đặc biệt hữu ích nếu muốn quan sát nhanh tín hiệu bên trong (có thể chỉ để kiểm tra xem nó có hoạt động hay ở trạng thái mong muốn hay không, như tín hiệu đặt lại), hoặc nếu cần kiểm tra nhanh một hàm logic bằng cách ghi vào điểm thăm dò
(có lẽ để bắt đầu quá trình chuyển đổi trạng thái máy bằng cách nhanh chóng thiết lập giá trị đầu vào để cô lập vấn đề luồng điều khiển).

Một khả năng gỡ lỗi khác do Microsemi cung cấp là Gỡ lỗi bộ nhớ. Tính năng này cho phép nhà thiết kế đọc hoặc ghi động và không đồng bộ vào khối SRAM FPGA fabric đã chọn. Như minh họa trong ảnh chụp màn hình của Công cụ gỡ lỗi (Hình 7), khi tab Khối bộ nhớ được chọn, người dùng có thể chọn bộ nhớ mong muốn để đọc, thực hiện chụp nhanh bộ nhớ, sửa đổi giá trị bộ nhớ, sau đó ghi lại giá trị vào thiết bị. Điều này có thể đặc biệt hữu ích để kiểm tra hoặc thiết lập bộ đệm dữ liệu được sử dụng trong các cổng giao tiếp cho bảng ghi nhớ định hướng tính toán hoặc thậm chí cho mã được thực thi bởi CPU nhúng. Việc gỡ lỗi các lỗi phức tạp phụ thuộc vào dữ liệu nhanh hơn và dễ dàng hơn đáng kể khi bộ nhớ có thể được quan sát và kiểm soát nhanh chóng như vậy.

Sau khi thiết kế được gỡ lỗi, có thể cần tắt khả năng gỡ lỗi phần cứng để bảo vệ thông tin nhạy cảm. Kẻ tấn công có thể sử dụng các tiện ích tương tự để đọc thông tin quan trọng hoặc thay đổi cài đặt hệ thống có thể cho phép dễ dàng truy cập vào các phần nhạy cảm của hệ thống. Microsemi đã thêm các tính năng cho phép nhà thiết kế bảo mật thiết bị sau khi hoàn tất gỡ lỗi. Ví dụample, quyền truy cập vào Live Probe và Active Probe có thể bị khóa để vô hiệu hóa hoàn toàn chức năng này như một phương tiện tấn công có thể xảy ra (nó thậm chí còn loại bỏ khả năng hoạt động của đầu dò tạo ra bất kỳ mẫu nào trong dòng điện cung cấp có thể được sử dụng để cố gắng quan sát dữ liệu đầu dò một cách gián tiếp). Ngoài ra, quyền truy cập vào các phần đã chọn của thiết kế có thể bị khóa để ngăn chặn quyền truy cập vào các phần đó. Điều này có thể thuận tiện nếu chỉ cần bảo mật một phần của thiết kế, khiến phần còn lại của thiết kế vẫn có thể truy cập được để thử nghiệm tại hiện trường hoặc phân tích lỗi.

Biểu đồ so sánh gỡ lỗi trong mạch
Bây giờ là một re chi tiếtview trong ba kỹ thuật gỡ lỗi phần cứng trong mạch chính đã được mô tả, một biểu đồ tóm tắt, như thể hiện trong Hình 8, đã được tạo ra để trình bày chi tiết các ưu điểm khác nhautages và disadvantagcủa từng phương pháp. Nhớ rằng một số kỹ thuật có thể được sử dụng kết hợp (Live Probe và Internal Logic Analyzer (ILA), như Synopsys Identify, ví dụample), chúng ta có thể thấy điểm mạnh và điểm yếu chính của từng kỹ thuật. Bộ sưu tập các khả năng gỡ lỗi phần cứng trong mạch (Live Probe, Active Probe và Memory Debug—gọi chung là SmartDebug) yếu nhất khi so sánh với các kỹ thuật khác khi xét đến số lượng tổng số đầu dò khả dụng (vòng tròn màu đỏ) và yếu hơn so với kỹ thuật tốt nhất (vòng tròn màu vàng) khi xét đến tốc độ chụp (thiết bị kiểm tra bên ngoài có thể nhanh hơn).
Các kỹ thuật dựa trên ILA, như Synopsys Identify, yếu nhất khi so sánh với các kỹ thuật khác và khi xem xét các yêu cầu về tài nguyên FPGA. Các kỹ thuật dựa trên thiết bị kiểm tra bên ngoài yếu nhất khi xét đến một số yếu tố như chi phí, tác động về thời gian thiết kế và chi phí di chuyển đầu dò (do cần phải biên dịch lại thiết kế) là nặng nề nhất. Có lẽ giải pháp tối ưu là kết hợp SmartDebug và một trong các kỹ thuật khác, để có thể giảm thiểu điểm yếu về số kênh của SmartDebug và bất lợi về di chuyển điểm đầu dòtagCác kỹ thuật khác cũng giảm theo.

Phân loại tín hiệu
Có thể phân biệt hữu ích giữa một số loại tín hiệu phổ biến nhất và điều này có thể giúp ích khi lập kế hoạch tiếp cận gỡ lỗi. Ví dụample, các tín hiệu không thay đổi ngoại trừ trong quá trình khởi động hệ thống, như đặt lại hệ thống, đặt lại khối hoặc thanh ghi khởi tạo có thể được phân loại là tín hiệu tĩnh. Các loại tín hiệu này được truy cập hiệu quả nhất thông qua một tiện ích có thể dễ dàng quan sát cũng như kiểm soát tín hiệu, mà không cần chu kỳ biên dịch lại dài. Active Probe là một tiện ích tuyệt vời để gỡ lỗi các tín hiệu tĩnh. Tương tự như vậy, các tín hiệu thay đổi thường xuyên hơn nhưng vẫn tĩnh trong phần lớn thời gian, có thể được phân loại là giả tĩnh và cũng được gỡ lỗi hiệu quả nhất bằng Active Probe. Các tín hiệu thay đổi thường xuyên, như tín hiệu xung nhịp, có thể được phân loại là động và không dễ truy cập thông qua Active Probe. Live Probe là lựa chọn tốt hơn để quan sát các tín hiệu này.

Trường hợp sử dụng gỡ lỗi đơn giản

Bây giờ chúng ta đã hiểu rõ hơn về các tùy chọn gỡ lỗi trong mạch khác nhau, hãy cùng xem xét một ví dụ thiết kế đơn giảnample để xem các kỹ thuật này thực hiện như thế nào. Hình 9, hiển thị một thiết kế FPGA đơn giản trong thiết bị FPGA SmartFusion2 SoC. Hệ thống vi điều khiển (MSS) được đặt lại bởi khối IP mềm CoreSF2Reset. Các đầu vào của khối này là Power On Reset, User Fabric Reset và External Reset. Các đầu ra là đặt lại User Fabric, đặt lại MSS và đặt lại M3. Các triệu chứng lỗi là không có hoạt động nào trên I/O mặc dù thiết bị thoát khỏi trạng thái POR thành công. Ba tùy chọn khác nhau để gỡ lỗi lỗi này cũng được minh họa trong hình: Hộp màu xanh lam (có nhãn ETE) dành cho phương pháp Thiết bị kiểm tra bên ngoài; hộp màu xanh lá cây (có nhãn ILA) dành cho phương pháp Bộ phân tích logic bên trong; và hộp màu cam (có nhãn AP) dành cho phương pháp Đầu dò hoạt động. Chúng tôi sẽ giả định rằng nguyên nhân gốc rễ tiềm ẩn của lỗi là các đầu vào đặt lại không đúng cách vào khối IP mềm CoreSF2Reset.

Bây giờ chúng ta hãy xem xét quá trình gỡ lỗi cho ba phương pháp trong mạch đã mô tả trước đó.

Thiết bị kiểm tra bên ngoài
Sử dụng phương pháp này, giả định rằng thiết bị thử nghiệm có sẵn và không được sử dụng bởi một dự án có mức độ ưu tiên cao hơn. Ngoài ra, điều quan trọng là phải lập kế hoạch trước để một số FPGA I/O có sẵn và có thể dễ dàng kết nối với thiết bị thử nghiệm. Có một tiêu đề trên PCB cho ví dụample, sẽ rất hữu ích và giảm thiểu thời gian dành cho việc cố gắng xác định và kết nối với 'nghi phạm có khả năng' hoặc khả năng đoản mạch các chân trong quá trình thăm dò. Thiết kế sẽ cần được biên dịch lại để chọn các tín hiệu mà chúng ta muốn điều tra. Hy vọng rằng, chúng ta sẽ không 'bóc tách lớp vỏ' và cần chọn các tín hiệu bổ sung để điều tra thêm, vì thường thì cuộc điều tra ban đầu của chúng ta chỉ dẫn đến nhiều câu hỏi hơn. Trong mọi trường hợp, quá trình biên dịch lại và lập trình lại có thể mất một khoảng thời gian đáng kể và nếu nó dẫn đến vi phạm thời gian thì cần phải thiết kế lại (chúng ta đều quen với việc cố gắng giải quyết các vấn đề đóng thời gian có thể gây khó chịu như thế nào, đặc biệt là khi bạn thực hiện các thay đổi thiết kế để tìm lỗi thiết kế—toàn bộ quá trình có thể mất từ ​​​​vài phút đến vài giờ)! Điều quan trọng nữa là phải nhớ rằng nếu thiết kế không có I/O người dùng miễn phí, thì không thể triển khai phương pháp này. Hơn nữa, phương pháp này xâm nhập về mặt cấu trúc vào thiết kế—và các lỗi liên quan đến thời gian có thể biến mất hoặc xuất hiện lại giữa các lần lặp.

Bộ phân tích logic nội bộ
Khi sử dụng phương pháp này, ILA phải được chèn vào thiết kế bằng cách sử dụng tài nguyên fabric, sau đó cần phải biên dịch lại. Lưu ý rằng nếu ILA đã được khởi tạo, các tín hiệu mà chúng ta muốn điều tra có thể chưa được tích hợp, điều này cũng sẽ yêu cầu biên dịch lại. Quá trình này có nguy cơ thay đổi thiết kế ban đầu và vi phạm các ràng buộc về thời gian. Nếu đáp ứng được thời gian, thiết kế cần được lập trình lại và khởi tạo lại. Toàn bộ quá trình này có thể mất vài phút hoặc thậm chí vài giờ nếu thời gian biên dịch lại dài và cần nhiều lần biên dịch lại. Cách tiếp cận này có tính xâm nhập về mặt cấu trúc và có thể dẫn đến các vấn đề tương tự như các vấn đề được mô tả khi sử dụng phương pháp trên.

Đầu dò hoạt động
Sử dụng phương pháp này, Active Probe có thể được trỏ đến nguồn của các tín hiệu đặt lại khác nhau, tất cả đều có nguồn từ đầu ra thanh ghi (như thường thấy trong bất kỳ thực hành thiết kế kỹ thuật số tốt nào). Các tín hiệu được chọn từng cái một, từ menu Active Probe được hiển thị trong Hình 10 bên dưới. Các giá trị tín hiệu đã chọn có thể được đọc và hiển thị trên cửa sổ dữ liệu Active Probe. Bất kỳ xác nhận sai nào cũng dễ dàng được xác định. Kiểm tra này có thể được thực hiện ngay lập tức mà không cần phải biên dịch lại và lập trình lại thiết bị và không xâm lấn về mặt cấu trúc hoặc thủ tục. Toàn bộ quá trình chỉ mất vài giây. Phương pháp này cũng có thể tạo khả năng kiểm soát (thay đổi giá trị không đồng bộ) mà hai phương pháp kia không cho phép. Trong ví dụ cụ thể nàyamptín hiệu thiết lập lại có nguồn từ thanh ghi có thể dễ dàng được thăm dò và phát hiện là đang ở trạng thái hoạt động.

Có thể thực hiện chuyển đổi tạm thời tín hiệu đặt lại bằng cách thao tác không đồng bộ thanh ghi tạo ra tín hiệu nghỉ.

Trường hợp sử dụng gỡ lỗi phức tạp hơn
Thiết kế trên rất đơn giản và hữu ích như một phần giới thiệu về việc sử dụng các kỹ thuật thiết kế được mô tả, nhưng là một ví dụ phức tạp hơnample có thể minh họa nhiều hơn nữa. Nhiều lần tín hiệu quan tâm không phải là tín hiệu tĩnh như trong ví dụ đơn giản của chúng taample nhưng là động. Một tín hiệu động phổ biến là một đồng hồ trung gian, có lẽ được sử dụng để định thời gian bắt tay cho một giao diện nối tiếp. Hình 11 cho thấy một thiết kế như vậy với lõi IP mềm của người dùng, trong trường hợp này là một giao diện nối tiếp tùy chỉnh được kết nối với bus APB của hệ thống. Các triệu chứng lỗi là không có hoạt động nào trên giao diện nối tiếp tùy chỉnh của người dùng và khi một bus APB master phát hành một giao dịch để truy cập vào giao diện nối tiếp, nó sẽ chuyển sang điều kiện ngoại lệ cho biết bắt tay không chính xác. Những điều kiện này dường như loại trừ nguyên nhân tĩnh, như tín hiệu đặt lại không chính xác, vì máy trạng thái giao dịch dường như không hoạt động ở tốc độ mong đợi và do đó gây ra ngoại lệ. Nguyên nhân gốc rễ được cho là bộ tạo tần số xung nhịp trong lõi IP của người dùng.

Nếu không chạy ở tần số chính xác thì sẽ xảy ra lỗi như đã mô tả.

Trong tình huống này, có lẽ chiến lược tốt hơn là thay thế phương pháp Active Probe bằng Live Probe. Điều này được minh họa trong hình trên bằng hộp LP màu cam, sử dụng JTAG tín hiệu để lựa chọn nguồn thăm dò.

Thiết bị kiểm tra bên ngoài
Đối với trường hợp này, phương pháp luận rất giống với phương pháp đơn giản đã mô tả trước đó.ample. Tín hiệu đồng hồ người dùng được đưa ra điểm kiểm tra (hy vọng là trên một tiêu đề) và cần phải biên dịch lại tốn thời gian. Cũng có thể hữu ích khi đưa ra một tín hiệu tham chiếu, có thể là đồng hồ hệ thống được sử dụng để đồng hồ IP của người dùng làm tín hiệu so sánh. Chúng ta sẽ lại phải chịu sự cần thiết phải biên dịch lại và lập trình lại nên toàn bộ quá trình có thể mất một khoảng thời gian đáng kể.

Bộ phân tích logic nội bộ
Trường hợp này rất giống với trường hợp đơn giảnample. ILA phải được chèn vào, hoặc tín hiệu mong muốn được xác định, và một chu kỳ biên dịch lại và lập trình lại được thực hiện. Tất cả các vấn đề được mô tả trước đó vẫn dẫn đến thời gian chu kỳ gỡ lỗi đáng kể. Tuy nhiên, có một sự phức tạp bổ sung. Đồng hồ điều khiển ILA cần phải đồng bộ và lý tưởng nhất là nhanh hơn nhiều so với đồng hồ được quan sát từ lõi Soft IP của người dùng. Nếu các đồng hồ này không đồng bộ hoặc không có mối quan hệ thời gian chính xác, việc thu thập dữ liệu sẽ không thể đoán trước và có thể gây nhầm lẫn cho quá trình gỡ lỗi.
Lưu ý rằng nếu đồng hồ Soft IP của người dùng không được tạo trên chip (có thể nó được khôi phục từ giao diện nối tiếp), nhà thiết kế có thể cần thêm mô-đun đồng hồ để tạo đồng hồ ILA nhanh hơn bằng cách sử dụng các tài nguyên bổ sung và có thể gây ra vi phạm thời gian.

Đầu dò trực tiếp
Sử dụng phương pháp này, Live Probe có thể nhanh chóng trỏ đến nguồn đồng hồ của người dùng và bất kỳ nguồn đồng hồ nào khác từ một thanh ghi để truy tìm nguyên nhân gốc rễ của lỗi. Live Probe sẽ hiển thị các đầu ra tín hiệu đã chọn theo thời gian thực và do đó, bất kỳ mối quan hệ thời gian nào giữa các tín hiệu đều dễ xác định hơn nhiều. Toàn bộ quá trình chỉ mất vài giây.

Các tính năng gỡ lỗi khác cho giao diện nối tiếp
Điều quan trọng nữa là phải chỉ ra rằng có nhiều khả năng gỡ lỗi bổ sung trong các thiết bị SmartFusion2 SoC FPGA và IGLOO2 FPGA có thể được sử dụng trên các giao diện nối tiếp, giống như giao diện trong ví dụ trước.ampthiết kế nơi lỗi thậm chí còn phức tạp hơn. SERDES Debug, ví dụample, cung cấp khả năng gỡ lỗi cụ thể cho các giao diện nối tiếp tốc độ cao chuyên dụng. Một số tính năng gỡ lỗi SERDES bao gồm hỗ trợ kiểm tra PMA (như tạo mẫu PRBS và kiểm tra vòng lặp) hỗ trợ nhiều cấu hình kiểm tra SERDES với cấu hình lại cấp độ thanh ghi để tránh sử dụng luồng thiết kế đầy đủ để thực hiện thay đổi cấu hình và báo cáo văn bản hiển thị các giao thức đã cấu hình, thanh ghi cấu hình SERDES và thanh ghi cấu hình Lane. Các tính năng này giúp gỡ lỗi SERDES dễ dàng hơn nhiều và có thể được sử dụng kết hợp với Live Probe và Active Probe để tăng tốc gỡ lỗi các mạch phức tạp hơn nữa.
Công cụ Memory Debug được mô tả trước đó cũng có thể được sử dụng kết hợp với SERDES Debug để tăng tốc độ thử nghiệm. Vì bộ đệm bộ nhớ có thể được kiểm tra và thay đổi nhanh chóng và dễ dàng bằng Memory Debug, nên có thể nhanh chóng tạo 'gói thử nghiệm' và quan sát kết quả truyền thông vòng lặp hoặc liên hệ giữa các hệ thống. Nhà thiết kế có thể tận dụng các khả năng này và do đó giảm thiểu nhu cầu về 'bộ khai thác thử nghiệm' chuyên dụng tiêu thụ thêm cấu trúc FPGA và có thể ảnh hưởng đến thời gian chip.

Phần kết luận
Bài báo này đã mô tả chi tiết một số cách tiếp cận khác nhau để triển khai gỡ lỗi trong mạch cho FPGA và FPGA SoC—sử dụng Integrated Logic Analyzer, sử dụng thiết bị kiểm tra bên ngoài và sử dụng mạch thăm dò chuyên dụng được tích hợp vào nền tảng FPGA. Việc bổ sung các mạch thăm dò chuyên dụng và chuyên dụng, như Active Probe và Live Probe do Microsemi cung cấp trên các thiết bị SmartFusion2 SoC FPGA và IGLOO2 FPGA, đã được chứng minh là có thể tăng tốc và đơn giản hóa đáng kể quá trình gỡ lỗi. Khả năng nhanh chóng sửa đổi lựa chọn tín hiệu bên trong (mà không cần phải thực hiện chu kỳ biên dịch lại và lập trình lại rất tốn thời gian) và khả năng thăm dò tín hiệu bên trong (mà không cần sử dụng nền tảng FPGA và có khả năng gây ra vi phạm thời gian) đã được chứng minh là những lợi thế chínhtages khi gỡ lỗi thiết kế FPGA. Ngoài ra, việc sử dụng nhiều phương pháp, có thể hoạt động cùng nhau để cung cấp khả năng gỡ lỗi toàn diện hơn đã được mô tả. Cuối cùng, hai ví dụampCác trường hợp sử dụng gỡ lỗi được đưa ra để minh họa sự đánh đổi giữa các phương pháp được mô tả.

Để Tìm Hiểu Thêm

1. FPGA IGLOO2
2. FPGA SoC SmartFusion2

Microsemi Corporation (Nasdaq: MSCC) cung cấp một danh mục toàn diện các giải pháp bán dẫn và hệ thống cho thị trường truyền thông, quốc phòng & an ninh, hàng không vũ trụ và công nghiệp. Các sản phẩm bao gồm mạch tích hợp tín hiệu hỗn hợp tương tự hiệu suất cao và được làm cứng bằng bức xạ, FPGA, SoC và ASIC; sản phẩm quản lý điện năng; các thiết bị định giờ và đồng bộ hóa cũng như các giải pháp thời gian chính xác, thiết lập tiêu chuẩn thời gian của thế giới; thiết bị xử lý giọng nói; giải pháp RF; linh kiện rời rạc; công nghệ bảo mật và khả năng mở rộng chống tampsản phẩm er; IC Power-over-Ethernet và midspan; cũng như khả năng thiết kế và dịch vụ tùy chỉnh. Microsemi có trụ sở chính tại Aliso Viejo, California và có khoảng 3,400 nhân viên trên toàn cầu. Tìm hiểu thêm tại www.microsemi.com.

© 2014 Tập đoàn Microsemi. Đã đăng ký Bản quyền. Microsemi và logo Microsemi là thương hiệu của Microsemi Corporation. Tất cả các nhãn hiệu và nhãn hiệu dịch vụ khác là tài sản của chủ sở hữu tương ứng của họ.

Trụ sở công ty Microsemi

• Một Doanh nghiệp, Aliso Viejo CA 92656 Hoa Kỳ
• Ở trong Hoa Kỳ: +1 800-713-4113
• Ngoài Hoa Kỳ: +1 949-380-6100
• Việc bán hàng: +1 949-380-6136
• Fax: +1 949-215-4996
• E-mail: sales.support@microsemi.com

Câu hỏi thường gặp

• Q: Tần suất thu thập dữ liệu tối đa của thiết bị là bao nhiêu?
  A: Thiết bị hỗ trợ thu thập dữ liệu ở tốc độ lên tới 100MHz, phù hợp với hầu hết các thiết kế mục tiêu.
• H: Tôi có cần phải biên dịch lại thiết kế khi sử dụng mạch thăm dò để gỡ lỗi không?
  A: Không, vị trí điểm thăm dò có thể được thay đổi nhanh chóng mà không cần phải biên dịch lại hoặc lập trình lại thiết kế.

Tài liệu / Tài nguyên

Gỡ lỗi FPGA trong mạch Microsemi [tập tin pdf] Hướng dẫn Gỡ lỗi FPGA trong mạch, Gỡ lỗi FPGA, Gỡ lỗi

Tài liệu tham khảo

• Hướng dẫn sử dụng