Dadfygio FPGA Mewn-Gylchdaith Microsemi

Gwybodaeth Cynnyrch

Manylebau

• Math o Ddyfais: Microsemi SmartFusion2 SoC FPGA
• Dyddiad cyhoeddi: Mai 2014
• Galluoedd Dadfygio: Dadfygio FPGA Mewn Cylchdaith, Dadansoddwr Rhesymeg Mewnosodedig
• Amlder Cipio Data Uchaf: Hyd at 100MHz

Haniaethol
Mae FPGAs yn elfennau dylunio pwerus mewn systemau mewnosodedig gyda llawer o fanteision dyluniotages, ond gall y dyfeisiau hyn fod â dyluniadau cymhleth gyda phroblemau dylunio cymhleth y mae angen eu dadfygio. Gall olrhain problemau dylunio fel gwallau diffiniad, problemau rhyngweithio system, a gwallau amseru system fod yn her. Gall cynnwys galluoedd dadfygio mewn-gylched mewn FPGA wella dadfygio caledwedd yn sylweddol, ac osgoi oriau lawer o rwystredigaeth. Mae'r papur hwn yn disgrifio sawl dull gwahanol o ddadfygio mewn-gylched ar gyfer FPGAs, yn nodi cyfaddawdau allweddol, a thrwy ...ampBydd y dyluniad le, a dargedwyd ar gyfer dyfais Microsemi SmartFusion®2 SoC FPGA, yn dangos sut y gellir defnyddio galluoedd newydd i gyflymu dadfygio a phrofi.

Rhagymadrodd

Mae FPGAs yn elfennau dylunio treiddiol a phwerus ac maent bellach i'w cael ym mron pob system fewnosodedig. Gyda chynnydd mewn capasiti, cynnwys blociau swyddogaethol cymhleth ar sglodion a rhyngwynebau cyfresol uwch, gall y dyfeisiau hyn hefyd gael problemau dylunio cymhleth y mae angen eu dadfygio. Mae olrhain problemau fel gwallau diffiniad swyddogaethol (ar lefel yr FPGA neu'r system), problemau rhyngweithio system swyddogaethol, problemau amseru system, a phroblemau ffyddlondeb signal rhwng ICs (fel sŵn, croestalk, neu adlewyrchiadau) i gyd yn dod yn llawer mwy cymhleth wrth ddefnyddio FPGAs uwch. Mae efelychu yn sicr o gymorth mawr wrth nodi llawer o broblemau dylunio, ond ni fydd llawer o ryngweithiadau yn y byd go iawn yn ymddangos nes bod y dyluniad wedi'i weithredu mewn caledwedd. Mae sawl techneg wahanol ar gyfer dadfygio problemau dylunio cymhleth wedi'u datblygu i symleiddio'r broses. Mae dealltwriaeth ofalus o bob un o'r technegau allweddol hyn, gan gynnwys yr amrywiol uwch...tages a disadvantages, yn ddefnyddiol wrth ystyried pa dechneg neu gyfuniad o dechnegau sy'n addas ar gyfer dyluniad penodol.
Mae cynampGellir defnyddio dyluniad FPGA, wedi'i dargedu ar gyfer dyfais FPGA SoC Microsemi SmartFusion2, i ddangos rhai o'r manteisiontages a disadvantago'r technegau safonol hyn yn ogystal â'r galluoedd dadfygio mewn-gylched diweddaraf. Mae'r enghraifft ddarluniadol honampBydd le yn dangos sut y gellir defnyddio'r gwahanol dechnegau hyn i gyflymu'r broses o nodi a dileu problemau caledwedd yn ystod dadfygio caledwedd.

Pam mae Dadfygio FPGA yn Agwedd Hanfodol ar Ddylunio a Datblygu Systemau?
Mae gan FPGAs ddau brif fodel defnydd sy'n eu gwahaniaethu oddi wrth elfennau dylunio eraill. Gellir defnyddio FPGAs yn y cynnyrch cynhyrchu neu gellir eu defnyddio fel cerbyd datblygu i brofi neu brototeipio cysyniad dylunio cynhyrchu. Pan gânt eu defnyddio fel y cerbyd cynhyrchu, gall FPGAs fod yn darged llawer mwy hyblyg na cherbydau cynhyrchu sy'n seiliedig ar ASIC neu CPU. Mae hyn yn arbennig o bwysig ar gyfer dyluniad newydd, un nad yw wedi'i weithredu mewn caledwedd eto. Gellir creu a phrofi dyluniadau gyda gwahanol opsiynau pensaernïol yn hawdd fel bod y dyluniad gorau posibl yn cael ei nodi. Mae FPGAs gyda phroseswyr ar sglodion (SoC FPGAs) hefyd yn ei gwneud hi'n bosibl cyfaddawdu prosesu sy'n seiliedig ar CPU gyda swyddogaethau cyflymu sy'n seiliedig ar FPGA â chymorth caledwedd. Mae'r manteision hyn...tagGall es leihau'r amser sydd ei angen ar gyfer dylunio, dilysu, profi a dadansoddi methiannau ar gyfer datblygiadau cynnyrch newydd yn sylweddol.
Pan gaiff ei ddefnyddio ar gyfer creu prototeip o ddyluniad, efallai ar gyfer ASIC cynhyrchu, mae hyblygrwydd FPGA yn fantais allweddol. Mae platfform caledwedd gwirioneddol, hyd yn oed un nad yw'n rhedeg ar gyflymder llawn, yn ei gwneud hi'n llawer haws cael metrigau perfformiad system manwl, data dadansoddi trwybwn a chanlyniadau prawf-o-gysyniad pensaernïaeth. Mae cefnogaeth FPGA ar gyfer gweithrediadau caled o fysiau safonol y diwydiant (fel PCIe®, Gigabit Ethernet, XAUI, USB, CAN, ac eraill) yn symleiddio'r profion sy'n gysylltiedig â'r rhyngwynebau hyn. Mae'r teuluoedd mwyaf newydd o FPGAs gyda phroseswyr ARM ar sglodion (SoC FPGAs) yn ei gwneud hi'n hawdd creu prototeip o weithrediadau gyda phroseswyr mewnosodedig. Gellir porthu cod prosesydd a ddatblygwyd yn flaenorol i'r prototeip a chreu cod newydd ochr yn ochr â'r ymdrech dylunio caledwedd.

Mae'r cyfuniad hwn o brosesydd safonol gyda bysiau rhyngwyneb safonol yn ei gwneud hi'n bosibl manteisio ar yr ecosystem fawr o lyfrgelloedd cod, gyrwyr, APIs swyddogaethol, Systemau Gweithredu Amser Real, a hyd yn oed Systemau Gweithredu llawn sydd ar gael i greu prototeip gweithredol yn llawer cyflymach. Yn ogystal, unwaith y bydd y dyluniad wedi'i gadarnhau, gellir defnyddio'r prototeip FPGA i gasglu setiau prawf efelychu helaeth (ar gyfer ysgogiad ac ymateb) sy'n adlewyrchu data system gwirioneddol. Gall y setiau data hyn fod yn amhrisiadwy wrth greu'r efelychiadau terfynol ar gyfer ASIC neu weithrediad cynhyrchu arall. Y fantaistagGall manteision defnyddio FPGA fel prototeip dylunio leihau'r amser ar gyfer dylunio, dilysu, profi a dadansoddi methiannau ar gyfer gweithredu'r cynnyrch terfynol yn sylweddol.
Yn y ddau fodel defnydd FPGA cyffredin hyn, mae hyblygrwydd yr FPGA fel targed dylunio yn fantais allweddol.tage. Mae hyn yn golygu y byddai llawer o newidiadau ac iteriadau dylunio yn norm, ac felly byddai'r gallu i ddadfygio gwallau dylunio yn gyflym yn hanfodol i alluogi cymaint o opsiynau dylunio â phosibl. Heb allu dadfygio effeithlon, byddai llawer o'r manteisiontagBydd hyblygrwydd dylunio FPGA yn cael ei leihau gan yr amser dadfygio ychwanegol sydd ei angen. Yn ffodus, gall FPGAs hefyd ddarparu nodweddion caledwedd ychwanegol sy'n symleiddio dadfygio amser real yn sylweddol. Cyn edrych ar y galluoedd hyn, gadewch i ni edrych yn gyntaf ar y mathau mwyaf cyffredin o broblemau y gallai dyluniad FPGA eu hwynebu fel bod gennym y cefndir priodol i werthuso effeithlonrwydd a'r cyfaddawdau cysylltiedig o wahanol offer dadfygio.

Problemau Cyffredin Wrth Dadfygio Dyluniadau FPGA

Ynghyd â'r galluoedd estynedig y mae FPGAs modern yn eu cynnig, mae'r cymhlethdod cynyddol cysylltiedig yn ei gwneud hi'n anoddach creu dyluniadau di-wall. Mewn gwirionedd, amcangyfrifwyd y gall dadfygio gymryd dros 50% o gylch dylunio system fewnosodedig. Gyda phwysau amser-i-farchnad yn parhau i wasgu'r cylch datblygu, mae dadfygio caledwedd y system gychwynnol yn cael ei israddio i ôl-ystyriaeth—gan dybio'n rhy aml fod gwirio (ei hun yn ganran fawr)tage o'r amserlen ddatblygu), yn dal yr holl fygiau cyn y broses gychwynnol o gyflwyno'r system. Gadewch i ni edrych ar ychydig o fathau cyffredin o broblemau system i ddeall yn well yr heriau y bydd dyluniad nodweddiadol yn eu hwynebu yn ystod y broses gychwynnol o gyflwyno'r system.

Gall gwallau diffiniad swyddogaethol fod ddwywaith yn anodd i'w canfod gan fod y dylunydd wedi camddeall gofyniad penodol, felly gellir anwybyddu'r gwall hyd yn oed wrth edrych yn ofalus ar fanylion y dyluniad.ampUn o gamgymeriadau diffiniad swyddogaethol cyffredin fyddai lle nad yw trawsnewidiad peiriant cyflwr yn cyrraedd y cyflwr cywir. Gall gwallau hefyd ymddangos mewn rhyngwynebau system fel problem rhyngweithio. Oedi rhyngwyneb, er enghraifftample, efallai bod wedi'i nodi'n anghywir gan arwain at gyflwr gorlif neu danlif byffer annisgwyl.
Mae problemau amseru lefel system yn ffynhonnell gyffredin iawn arall o wallau dylunio. Mae digwyddiadau anghydamserol, yn benodol, yn ffynhonnell gyffredin o wallau pan nad yw effeithiau cydamseru neu groesi parth amseru yn cael eu hystyried yn ofalus. Wrth weithredu ar gyflymder gall y mathau hyn o wallau fod yn broblemus iawn a gallant ymddangos yn anaml iawn, efallai dim ond pan fydd patrymau data penodol yn amlygu eu hunain. Mae llawer o dorriadau amseru cyffredin yn dod o dan y categori hwn ac fel arfer maent yn anodd iawn, os nad yn amhosibl, i'w efelychu.

Gall torri amseru hefyd fod yn ganlyniad i ffyddlondeb signal isel rhwng cylchedau integredig, yn enwedig mewn systemau sydd â rheiliau pŵer lluosog ar gyfer pob cylched. Gall ffyddlondeb signal isel arwain at sŵn signal, croestalk, adlewyrchiadau, llwytho gormodol a phroblemau Ymyrraeth Electro-Magnetig (EMI) sy'n aml yn ymddangos fel torri amseru. Gall problemau cyflenwad pŵer, fel newidiadau dros dro (yn enwedig wrth gychwyn neu gau'r system), amrywiadau llwyth a straen afradu pŵer uchel hefyd arwain at wallau dirgel, nad ydynt yn hawdd eu holrhain yn ôl i ffynhonnell cyflenwad pŵer yn aml. Hyd yn oed pan fydd y dyluniad yn hollol gywir, gall problemau gwneuthuriad bwrdd arwain at wallau. Cymalau sodro diffygiol a chysylltwyr sydd wedi'u cysylltu'n amhriodol, er enghraifftample, gall fod yn ffynhonnell gwallau a gall hyd yn oed fod yn ddibynnol ar dymheredd neu leoliad y bwrdd. Gall defnyddio technegau pecynnu FPGA uwch ei gwneud hi'n anodd profi signalau ar y bwrdd cylched printiedig, felly gall cael mynediad at y signal a ddymunir fod yn broblemus yn aml. Yn aml nid yw llawer o broblemau dylunio yn creu gwall ar unwaith a rhaid iddynt ymledu drwy'r dyluniad nes bod y gwall yn amlygu ei hun mewn gwirionedd. Gall olrhain y gwall cychwynnol yn ôl i'r achos gwreiddiol fod yn dasg rhwystredig, anodd ac amser-gymerol yn aml.

Am gynamph.y., efallai na fydd un darn anghywir mewn tabl cyfieithu yn arwain at wall tan sawl cylch yn ddiweddarach. Mae rhai o'r offer y byddwn yn eu trafod yn ddiweddarach yn y papur hwn, sy'n defnyddio caledwedd dadfygio mewn-gylched pwrpasol, wedi'u targedu'n benodol at wneud y 'helfeydd chwilod' hyn yn gyflymach ac yn haws. Cyn mynd i fanylion yr offer hyn, gadewch inni edrych yn gyntaf ar efelychiad techneg dadfygio sy'n seiliedig ar feddalwedd boblogaidd er mwyn deall y manteision yn well.tages a disadvantagManteision ar ddefnyddio efelychiad ar gyfer dadfygio.

Defnyddio Efelychu ar gyfer Dadfygio
Fel arfer mewn efelychiad dylunio, mae pob cydran bywyd go iawn y tu mewn a'r tu allan i'r dyluniad yn cael eu modelu'n fathemategol fel prosesau meddalwedd sy'n cael eu gweithredu'n olynol ar CPU safonol. Mae cymhwyso ystod eang o ysgogiadau i'r dyluniad a gwirio'r allbwn disgwyliedig yn erbyn allbwn y dyluniadau efelychiedig yn ffordd hawdd o ddal y gwallau dylunio mwyaf amlwg. Rhoddir ffenestr sy'n dangos rhediad efelychiad nodweddiadol yn Ffigur 1 isod. Y fantais glirtagUn o fanteision efelychu o'i gymharu â dadfygio sy'n seiliedig ar galedwedd, yw y gellir gwneud efelychu yn y feddalwedd—nid oes angen dylunio a mainc brofi sy'n seiliedig ar galedwedd go iawn. Gall efelychu ganfod llawer o wallau dylunio yn gyflym, yn enwedig y rhai sy'n gysylltiedig â manylebau anghywir, camddealltwriaeth o ofynion rhyngwyneb, gwallau swyddogaeth, a llawer o fathau 'gros' eraill o wallau sy'n cael eu canfod yn rhwydd trwy fectorau ysgogiad syml.

Mae efelychu yn arbennig o effeithiol pan fo cyfuniadau helaeth o ysgogiadau ar gael i'r dylunydd a bod yr allbynnau canlyniadol yn hysbys iawn. Yn yr achosion hyn, gall efelychu wneud prawf bron yn drylwyr o ddyluniad. Yn anffodus, nid oes gan y rhan fwyaf o ddyluniadau fynediad hawdd at gyfresi prawf helaeth a gall y broses o'u creu fod yn cymryd llawer o amser. Mae creu cyfres brawf sy'n cwmpasu 100% o'r dyluniad bron yn amhosibl ar gyfer dyluniadau mawr sy'n seiliedig ar FPGA a rhaid defnyddio llwybrau byr i geisio cwmpasu elfennau allweddol y dyluniad. Anhawster arall gydag efelychu yw nad yw'n weithrediad 'byd go iawn' ac na all ddal digwyddiadau anghydamserol, rhyngweithiadau system ar gyflymder, na thorriadau amseru. Yn olaf, gall y broses efelychu fod yn araf iawn ac os oes angen llawer o iteriadau, mae efelychu'n dod yn gyflym yn rhan sy'n cymryd fwyaf o amser, ac yn aml y rhan fwyaf costus o'r broses ddatblygu.

Fel dewis arall (neu efallai wedi'i ddweud yn well, fel ychwanegiad at efelychu) canfu dylunwyr FPGA y gallent ychwanegu caledwedd dadfygio at ddyluniad FPGA er mwyn arsylwi a rheoli signalau allweddol o fewn y ddyfais. Datblygodd y technegau hyn yn wreiddiol fel dulliau ad hoc, ond maent wedi datblygu'n raddol i fod yn strategaeth dadfygio caledwedd safonol. Mae'r defnydd hwn o alluoedd dadfygio mewn-gylched yn cynnig mantais sylweddol.tagar gyfer dyluniadau sy'n seiliedig ar FPGA a bydd yr adran nesaf yn archwilio'r tair strategaeth fwyaf cyffredin a'u gwahanol fanteision.tages a disadvantages.

Dulliau Dadfygio Mewn-Cylchdaith Cyffredin ar gyfer FPGAs
Mae'r technegau mwyaf cyffredin ar gyfer gweithredu galluoedd dadfygio mewn-gylched mewn FPGAs yn defnyddio naill ai dadansoddwr rhesymeg mewnosodedig, offer profi allanol, neu galedwedd chwiliedydd signal pwrpasol wedi'i fewnosod o fewn ffabrig yr FPGA. Mae'r dadansoddwr rhesymeg mewnosodedig fel arfer yn cael ei weithredu gan ddefnyddio ffabrig FPGA ac yn cael ei fewnosod yn y dyluniad. Y JTAG Defnyddir porthladd i gael mynediad at y dadansoddwr a gellir arddangos y data a gipiwyd ar gyfrifiadur personol. Pan ddefnyddir offer profi allanol, caiff y dyluniad FPGA sy'n cael ei brofi ei addasu fel bod signalau FPGA mewnol dethol yn cael eu llwybro i binnau allbwn. Yna gellir arsylwi'r pinnau hyn trwy'r offer profi allanol. Pan ddefnyddir caledwedd stiliwr signal pwrpasol, gellir darllen detholiad eang o signalau mewnol mewn amser real. Gellir defnyddio rhai gweithrediadau stiliwr hyd yn oed i ysgrifennu i leoliadau cofrestr neu gof gan wella galluoedd dadfygio ymhellach. Gadewch i ni edrych yn fanylach ar y mantaistages a disadvantages o bob un o'r technegau hyn ac yna edrych ar enghraifftampdyluniad le i weld sut y gall y dulliau gwahanol hyn effeithio ar yr amser dadfygio cyffredinol.

Dadansoddwr Rhesymeg Dadfygio-Mewnosodedig FPGA Mewn-Cylchdaith
Roedd y cysyniad o'r dadansoddwr rhesymeg mewnosodedig yn ganlyniad uniongyrchol i'r galluoedd dadfygio ad hoc mewn-gylched a weithredwyd gan ddylunwyr pan ddefnyddiwyd FPGAs gyntaf. Ychwanegodd dadansoddwyr rhesymeg mewnosodedig alluoedd newydd a dileu'r gofyniad i'r dylunydd ddatblygu eu dadansoddwr eu hunain. Mae'r rhan fwyaf o FPGAs yn cynnig y galluoedd hyn ac mae trydydd partïon yn cynnig dadansoddwyr safonol (Identify®, gan Synopsys, yw un enghraifft boblogaidd...ample) a all ryngweithio'n hawdd ag offer lefel uwch i wella cynhyrchiant ymhellach.

Mae swyddogaeth y dadansoddwr rhesymeg wedi'i mewnosod yn y dyluniad, gan ddefnyddio ffabrig FPGA a blociau cof wedi'u hymgorffori fel byfferau olrhain, fel y dangosir yn Ffigur 2. Mae adnoddau sbarduno hefyd yn cael eu creu fel y gellir dewis a chipio rhyngweithiadau signal cymhleth yn hawdd. Fel arfer, gwneir mynediad i'r dadansoddwr ar gyfer rheoli a throsglwyddo data trwy'r J safonol.TAG porthladd i symleiddio gofynion rhyngwyneb. Gellir arddangos data a gipiwyd ar gyfrifiadur personol gan ddefnyddio cyffredin viewmeddalwedd ac fel arfer yn adlewyrchu allbwn tonffurf efelychydd rhesymeg viewarddull ing.

Yr advantagManteision y dull hwn yw nad oes unrhyw binnau Mewnbwn/Allbwn FPGA ychwanegol yn cael eu defnyddio, dim ond y J safonol.TAG signalau. Mae creiddiau IP y dadansoddwr rhesymeg mewnosodedig fel arfer yn gymharol rad ac mewn rhai achosion gallant fod yn opsiwn i offer synthesis neu efelychu FPGA presennol. Mewn rhai achosion, gall y dadansoddwr rhesymeg mewnosodedig hefyd ddarparu allbynnau ychwanegol ar I/Os nas defnyddir, os yw'n fwy cyfleus. Un o'r anfanteisiontagUn o'r manteision i'r dull hwn yw bod angen llawer iawn o adnoddau FPGA. Yn benodol, os defnyddir byfferau olrhain bydd hyn yn lleihau nifer y cofion bloc sydd ar gael. Os oes angen byffer eang bydd hyn hefyd yn gyfaddawd yn erbyn dyfnder cof (gan fod defnyddio cof ehangach yn arwain at ddyfnder cof llai bas) - anfantais fawrtage wrth ddefnyddio dyfeisiau llai. Efallai mai'r anfantais fwyaf i'r dechneg hon yw, bob tro y gwneir addasiad i leoliad y stiliwr, ei bod hi'n angenrheidiol ail-grynhoi ac ailraglennu'r dyluniad. Wrth ddefnyddio dyfais fawr, gall y broses hon gymryd cryn dipyn o amser. Oherwydd y ffordd y mae'r stilwyr signal wedi'u gosod yn y dyluniad, gall fod yn anodd cydberthyn perthnasoedd amseru signal. Yn ogystal, nid yw'r oediadau rhwng stilwyr signal yn gyson ac felly mae'n anodd cymharu perthnasoedd amseru. Mae hyn yn anhawster penodol wrth gymharu signalau anghydamserol neu signalau o wahanol barthau amser.

Dadfygio FPGA Mewn Cylchdaith – Offer Profi Allanol
Roedd defnyddio cod dadfygio mewn-gylched ar y cyd ag offer profi allanol yn ddatblygiad naturiol pan oedd dadansoddwr rhesymeg allanol eisoes ar gael ar gyfer profi system. Trwy greu rhywfaint o god dadfygio syml i nodi a dewis signalau prawf mewnol a'u cymhwyso i Mewnbwn/Allbwn FPGA, fel y dangosir yn Ffigur 3, roedd yn bosibl manteisio ar alluoedd uwch y dadansoddwyr (megis byfferau olrhain mawr, dilyniannau sbarduno cymhleth, a nifer o ... viewopsiynau ing) i greu amgylcheddau dadfygio syml ond pwerus. Gall galluoedd mwy cymhleth mewn-gylched ar gyfer opsiynau sbarduno uwch leihau nifer yr allbynnau sydd eu hangen. Er enghraifftamph.y., gallai dewis cyfeiriadau penodol ar fws llydan fod yn waharddol pe bai angen pinnau allanol.
Mae defnyddio rhesymeg FPGA fewnol yn lleihau gofynion mewnbwn/allbwn yn sylweddol a gall hyd yn oed chwilio am batrymau cyfeiriad penodol (efallai dilyniant galw a dychwelyd) ar gyfer dadfygio problemau mwy cymhleth. Os oes rhyngwyneb defnyddiwr cyffredin ar gael, gall hyn symleiddio'r gromlin ddysgu a gwella cynhyrchiant.

Yr advantagMantais y dull hwn yw ei fod yn manteisio ar gost yr offer profi allanol ac felly nid oes unrhyw gost offer ychwanegol. Mae rhai creiddiau IP cylched dadfygio ar gael gan weithgynhyrchwyr offer neu weithgynhyrchwyr FPGA, a gallant fod yn gost isel iawn neu hyd yn oed yn rhad ac am ddim. Mae faint o adnoddau FPGA sydd eu hangen i weithredu'r rhesymeg dewis signal yn fach iawn, a chan fod y swyddogaeth olrhain yn cael ei gwneud gan ddefnyddio'r dadansoddwr rhesymeg allanol, nid oes angen cofion bloc. Gan fod rhesymeg dewis yn rhad, gellir cefnogi nifer fawr o sianeli gyda sbarduno eang hefyd. Gall y dadansoddwr rhesymeg weithredu mewn modd Amseru a modd Cyflwr sy'n helpu i ynysu rhai problemau amseru.
Y disadvantagGall elfennau o'r dull hwn gynnwys yr angen i brynu dadansoddwr rhesymeg, os nad oes un eisoes wedi'i ddyrannu i'r prosiect. Mae'r anfantais hontagEfallai y bydd hyn yn ddigon i atal y dull hwn mewn llawer o achosion. Nodwch, fodd bynnag, fod rhai opsiynau dadansoddwr rhesymeg cost isel yn dod ar gael sy'n defnyddio'r cyfrifiadur personol neu dabled ar gyfer arddangos, gan wneud yr opsiwn hwn yn llawer mwy cost-effeithiol ar gyfer gofynion dadfygio syml.
Gall nifer y pinnau FPGA a ddefnyddir fod yn anfantais arall.tagac os oes angen arsylwi bysiau llydan, mae angen cynllunio sylweddol ar gyfer cynllun y bwrdd ac ychwanegu cysylltwyr dadfygio. Mae'r gofyniad hwn fel arfer yn anodd ei ragweld yn gynnar yn y cyfnod dylunio ac yn gymhlethdod diangen arall. Yn debyg i'r dull dadansoddwr rhesymeg mewnosodedig, mae'r strategaeth brawf allanol yn gofyn am ail-grynhoi ac ailraglennu dyluniad, pan fo angen pob arbrawf newydd.

Yr anfantais gyffredintagManteision y ddwy dechneg hyn—y defnydd o adnoddau ar y sglodion (a all hefyd effeithio ar berfformiad amseru'r dyluniad a chreu gofynion dadfygio ychwanegol) yr angen i ail-grynhoi ac ailraglennu'r dyluniad (a all ychwanegu oriau neu hyd yn oed ddyddiau at yr amserlen dadfygio) y cynllunio ymlaen llaw sy'n ofynnol ar gyfer nodi senarios prawf tebygol, a'r defnydd o adnoddau Mewnbwn/Allbwn sglodion ychwanegol a greodd yr angen am ddull heb yr anfanteision hyn. Un ymateb oedd ychwanegu rhesymeg dadfygio pwrpasol i ffabrig FPGA ar rai dyfeisiau. Dadfygio mewn-gylched gan ddefnyddio stilwyr caledwedd oedd y canlyniad.

Dadfygio FPGA Mewn Cylchdaith – Profion Caledwedd
Mae defnyddio chwiliedyddion caledwedd yn symleiddio technegau dadfygio mewn-gylched ar gyfer FPGAs yn sylweddol. Mae'r dechneg hon, a weithredir fel nodwedd Profiwr Byw ar ddyfeisiau SmartFusion2®SoC FPGA ac IGLOO®2 FPGA, yn ychwanegu llinellau chwiliedydd pwrpasol at ffabrig yr FPGA i arsylwi allbwn unrhyw bit cofrestr elfen resymeg. Fel y dangosir yn y diagram bloc yn Ffigur 4, mae chwiliedyddion caledwedd ar gael mewn dwy sianel chwiliedydd A a B.

Mae allbynnau cofrestr dethol (pwyntiau chwiliedydd), fel yr un a geir ar waelod y ffigur, yn cael eu llwybro uwchben y ddwy sianel chwiliedydd ac os cânt eu dewis gellir eu cymhwyso i sianel A neu sianel B. Yna gellir anfon y signalau sianel amser real hyn i binnau chwiliedydd A a Chwiliedydd B pwrpasol ar y ddyfais. Gellir llwybro'r signalau chwiliedydd A a Chwiliedydd B yn fewnol hefyd i ddadansoddwr rhesymeg mewnosodedig.

Sylwch fod nodweddion amseru pinnau'r chwiliedydd yn rheolaidd ac nad oes ganddynt fawr o wyriad o un pwynt chwiliedydd i'r llall, gan ei gwneud hi'n llawer haws cymharu nodweddion amseru'r signalau amser real. Gellir cipio data hyd at 100MHz gan ei wneud yn briodol ar gyfer y rhan fwyaf o ddyluniadau targed.
Efallai yr hyn sydd bwysicaf oll yw'r lleoliadau pwynt chwiliedydd, gan nad ydynt yn cael eu dewis fel rhan o'r dyluniad a weithredir (maent yn cael eu dewis trwy galedwedd pwrpasol tra bod y dyluniad yn rhedeg ar yr FPGA), gellir eu newid yn gyflym trwy anfon y data dethol i'r ddyfais yn unig. Nid oes angen ailgrynhoi na hailraglennu'r dyluniad.
Er mwyn symleiddio'r defnydd o'r gallu Prob Byw hyd yn oed yn fwy, mae gan yr offeryn meddalwedd dadfygio cysylltiedig fynediad i holl leoliadau signal y prob trwy ddadfygio a gynhyrchir yn awtomatig. fileFel y dangosir yn Ffigur 5, gellir dewis enw'r signal o'r rhestr signalau a'i gymhwyso i'r sianel a ddymunir. Gellir gwneud hyn hyd yn oed tra bod y dyluniad yn rhedeg fel bod gweithgaredd chwilota o fewn y dyluniad yn ddi-dor ac yn effeithlon iawn.

Mewn llawer o achosion, gellir defnyddio'r gallu chwiliedydd caledwedd, fel Live Probe, ar y cyd â'r dadansoddwr rhesymeg mewnosodedig a ddisgrifiwyd yn flaenorol a'r technegau profi allanol.

Fel y dangosir yn Ffigur 6, mae'r gallu Live Probe i ddewis signalau 'ar y hedfan' yn ei gwneud hi'n bosibl newid y signalau sy'n cael eu harsylwi'n gyflym ac yn hawdd heb orfod ail-grynhoi'r dyluniad. Gall dadansoddwr rhesymeg allanol neu sgop arsylwi'r signalau a brofwyd yn hawdd, fel y dangosir yn rhan dde uchaf y ffigur ar y pinnau allbwn prob pwrpasol. Fel arall (neu efallai hyd yn oed yn ogystal â) gellir defnyddio'r dadansoddwr rhesymeg mewnol (y bloc ILA Identify, a ddangosir yn y ffigur) i arsylwi'r pinnau prob. Gall yr ILA ddal y signalau prob a'u harsylwi ar y ffenestr donffurf. Gellir newid lleoliadau'r prob heb yr angen i ail-grynhoi'r dyluniad targed.
Sylwch y gellir defnyddio'r galluoedd ychwanegol ar gyfer sbarduno ac olrhain i wella ymarferoldeb y chwiliedydd, gan ei gwneud hi'n hawdd gweld hyd yn oed problemau dylunio cymhleth.

Mae galluoedd dadfygio caledwedd ychwanegol hefyd ar gael ar ddyfeisiau SmartFusion2 SoC FPGA ac IGLOO2 FPGA. Gall un o'r galluoedd hyn, o'r enw Active Probe, ddarllen neu ysgrifennu'n ddeinamig ac yn anghydamserol at unrhyw bit cofrestr elfen resymeg. Mae gwerth ysgrifenedig yn parhau am un cylchred cloc fel y gall gweithrediad arferol barhau, gan ei wneud yn offeryn dadfygio gwerthfawr iawn. Mae Active Probe o ddiddordeb arbennig os dymunir arsylwi signal mewnol yn gyflym (efallai dim ond i wirio ei fod yn weithredol neu yn y cyflwr a ddymunir, fel signal ailosod), neu os oes angen profi swyddogaeth resymeg yn gyflym trwy ysgrifennu at bwynt prawf.
(efallai i gychwyn trawsnewidiad peiriant cyflwr trwy osod gwerth mewnbwn yn gyflym i ynysu problem llif rheoli).

Gallu dadfygio arall a ddarperir gan Microsemi yw Dadfygio Cof. Mae'r nodwedd hon yn caniatáu i'r dylunydd ddarllen neu ysgrifennu'n ddeinamig ac yn anghydamserol at floc SRAM ffabrig FPGA dethol. Fel y dangosir yn y sgrinlun o'r Offeryn Dadfygio (Ffigur 7), pan ddewisir y tab Blociau Cof gall y defnyddiwr ddewis y cof a ddymunir i'w ddarllen, gweithredu cipio ciplun o'r cof, addasu gwerthoedd cof, ac yna ysgrifennu'r gwerthoedd yn ôl i'r ddyfais. Gall hyn fod yn arbennig o ddefnyddiol ar gyfer gwirio neu osod byfferau data a ddefnyddir mewn porthladdoedd cyfathrebu ar gyfer padiau crafu sy'n canolbwyntio ar gyfrifiadu neu hyd yn oed ar gyfer cod a weithredir gan CPU mewnosodedig. Mae dadfygio gwallau cymhleth sy'n ddibynnol ar ddata yn sylweddol gyflymach ac yn haws pan ellir arsylwi a rheoli cofion mor gyflym.

Unwaith y bydd dyluniad wedi'i ddadfygio, efallai y byddai'n ddymunol diffodd y galluoedd dadfygio caledwedd i amddiffyn gwybodaeth sensitif. Gallai ymosodwr ddefnyddio'r un cyfleusterau hyn i ddarllen gwybodaeth hanfodol neu newid gosodiadau system a allai ganiatáu mynediad hawdd i rannau sensitif o'r system. Mae Microsemi wedi ychwanegu nodweddion i ganiatáu i'r dylunydd ddiogelu'r ddyfais ar ôl i'r dadfygio gael ei gwblhau. Er enghraifftamph.y., gellir cloi mynediad i'r Prob Byw a'r Prob Gweithredol i analluogi'r swyddogaeth yn llwyr fel modd posibl o ymosod (mae hyd yn oed yn dileu'r posibilrwydd o weithgarwch y prob yn creu unrhyw batrymau yn y cerrynt cyflenwi y gellid eu defnyddio i geisio arsylwi data'r prob yn anuniongyrchol). Fel arall, gellir cloi mynediad i rannau dethol o'r dyluniad i atal mynediad i'r adrannau hynny yn unig. Gall hyn fod yn gyfleus os mai dim ond rhan o'r dyluniad sydd angen ei ddiogelu gan wneud gweddill y dyluniad yn dal i fod yn hygyrch ar gyfer profion yn y maes neu ddadansoddi gwallau.

Siart Cymharu Dadfygio Mewn-Cylchdaith
Nawr bod adroddiad manwlview O'r tri phrif dechneg dadfygio caledwedd mewn-gylched sydd wedi'u disgrifio, crëwyd siart crynodeb, fel y dangosir yn Ffigur 8, sy'n manylu ar y gwahanol fanteisiontages a disadvantagau pob dull. Gan gofio y gellir defnyddio rhai technegau ar y cyd (Probe Byw a Dadansoddwr Rhesymeg Mewnol (ILA), fel Synopsys Identify, er enghraifftample), gallwn weld cryfderau a gwendidau allweddol pob techneg. Y casgliad o alluoedd dadfygio caledwedd mewn-gylched (Probe Byw, Probe Gweithredol, a Dadfygio Cof—a elwir gyda'i gilydd yn SmartDebug), yw'r wannaf o'i gymharu â'r technegau eraill o ran cyfanswm y probau sydd ar gael (cylch coch) ac maent yn wannach na'r gorau (cylch melyn) pan ystyrir y cyflymder cipio (gall offer profi allanol fod yn gyflymach).
Technegau sy'n seiliedig ar ILA, fel Synopsys Identify, yw'r gwannaf o'u cymharu â'r technegau eraill a phan ystyrir gofynion adnoddau FPGA. Technegau sy'n seiliedig ar offer profi allanol yw'r gwannaf o ystyried nifer o ystyriaethau gyda chost, effaith amseru dylunio, a gorbenion symudiad y chwiliedydd (oherwydd yr angen i ail-grynhoi'r dyluniad) yn fwyaf beichus. Efallai mai'r ateb gorau posibl yw cyfuniad o SmartDebug ac un o'r technegau eraill, fel y gellir lliniaru gwendid nifer y sianeli yn SmartDebug a lleihau anfantais symudiad pwynt y chwiliedydd.taglleihau au'r technegau eraill hefyd.

Dosbarthiadau Signalau
Gellir gwahaniaethu'n ddefnyddiol rhwng rhai o'r mathau mwyaf cyffredin o signalau a gall hyn helpu wrth gynllunio dull dadfygio. Er enghraifftamph.y., gellir dosbarthu signalau nad ydynt yn newid ac eithrio yn ystod cychwyn y system, fel ailosod system, ailosod bloc neu gofrestrau cychwyn, fel signalau statig. Mae'r mathau hyn o signalau yn fwyaf effeithlon trwy gyfleuster a all arsylwi a rheoli'r signal yn hawdd, heb fod angen cylch ailgrynhoi hir. Mae Active Probe yn gyfleuster rhagorol ar gyfer dadfygio signalau statig. Yn yr un modd, gellir dosbarthu signalau sy'n newid yn amlach ond sy'n dal yn statig am y rhan fwyaf o'r amser, fel rhai ffug-statig a gellir eu dadfygio yn fwyaf effeithiol hefyd gan ddefnyddio Active Probe. Gellir dosbarthu signalau sy'n newid yn aml, fel signalau cloc, fel rhai deinamig ac nid ydynt mor hawdd eu cyrchu trwy Active Probe. Mae Live Probe yn ddewis gwell ar gyfer arsylwi'r signalau hyn.

Achos Defnydd Dadfygio Syml

Nawr bod gennym well dealltwriaeth o'r gwahanol opsiynau dadfygio mewn-gylched, gadewch i ni edrych ar enghraifft ddylunio syml.ampi weld sut mae'r technegau hyn yn perfformio. Mae Ffigur 9 yn dangos dyluniad FPGA syml mewn dyfais SmartFusion2 SoC FPGA. Mae'r Is-system Microreolydd (MSS) yn cael ei ailosod gan y bloc IP Meddal CoreSF2Reset. Y mewnbynnau i'r bloc hwn yw'r Ailosodiad Pŵer Ymlaen, Ailosodiad Ffabrig Defnyddiwr, ac Ailosodiad Allanol. Yr allbynnau yw ailosodiad i'r Ffabrig Defnyddiwr, ailosodiad MSS, ac ailosodiad M3. Y symptomau gwall yw nad oes unrhyw weithgaredd ar yr I/Os er bod y ddyfais yn gadael y cyflwr POR yn llwyddiannus. Dangosir y tri opsiwn gwahanol ar gyfer dadfygio'r gwall hwn yn y ffigur hefyd: Mae'r blwch glas (wedi'i labelu ETE) ar gyfer y dull Offer Profi Allanol; mae'r blwch gwyrdd (wedi'i labelu ILA) ar gyfer y dull Dadansoddwr Rhesymeg Mewnol; a'r blwch oren (wedi'i labelu AP) ar gyfer y dull Profi Gweithredol. Byddwn yn tybio mai achosion gwreiddiol posibl y gwall yw mewnbynnau ailosod a honnwyd yn amhriodol i'r bloc IP Meddal CoreSF2Reset.

Gadewch i ni nawr edrych ar y broses dadfygio ar gyfer tri o'r dulliau mewn-gylched a ddisgrifiwyd yn flaenorol.

Offer Profi Allanol
Gan ddefnyddio'r dull hwn, tybir bod yr offer profi ar gael ac nad yw'n cael ei ddefnyddio gan brosiect â blaenoriaeth uwch. Yn ogystal, mae'n bwysig cynllunio ymlaen llaw fel bod rhai Mewnbwn/Allbwn FPGA ar gael a gellir eu cysylltu'n hawdd â'r offer profi. Mae cael pennawd ar y PCB er enghraifftample, byddai'n ddefnyddiol iawn ac yn lleihau'r amser a dreulir yn ceisio nodi a chysylltu â 'pherson amheus tebygol' neu'r posibilrwydd o fyrhau pinnau yn ystod y chwiliad. Bydd angen ail-grynhoi'r dyluniad i ddewis y signalau yr ydym am ymchwilio iddynt. Gobeithio na fyddwn yn 'plicio'r winwnsyn' ac angen dewis signalau ychwanegol ar gyfer ymchwiliad pellach, gan fod ein hymchwiliad cychwynnol yn aml yn arwain at fwy o gwestiynau. Beth bynnag, gall y broses ail-grynhoi ac ailraglennu gymryd cryn dipyn o amser, ac os yw'n arwain at dorri amseru mae angen ailgynllunio (rydym i gyd yn gyfarwydd â pha mor rhwystredig y gall ceisio datrys problemau cau amseru fod, yn enwedig, pan fyddwch chi'n gwneud y newidiadau dylunio i ddod o hyd i nam dylunio - gall y broses gyfan gymryd o funudau i oriau)! Mae hefyd yn bwysig cofio os nad oes gan y dyluniad I/Os defnyddiwr rhydd, na ellir gweithredu'r dull hwn. Ar ben hynny, mae'r dull hwn yn ymwthiol yn strwythurol i'r dyluniad - a gall bygiau sy'n gysylltiedig ag amseru ddiflannu neu ailymddangos rhwng iteriadau.

Dadansoddwr Rhesymeg Mewnol
Gan ddefnyddio'r dull hwn, rhaid mewnosod yr ILA yn y dyluniad gan ddefnyddio adnoddau'r ffabrig, ac yna mae angen ei ail-grynhoi. Sylwch, os yw'r ILA eisoes wedi'i gychwyn, efallai na fydd y signalau yr ydym am ymchwilio iddynt wedi'u haddasu, a fyddai hefyd yn gofyn am ail-grynhoi. Mae'r broses hon mewn perygl o newid y dyluniad gwreiddiol a thorri cyfyngiadau amseru. Os bodlonir yr amseru, mae angen ailraglennu ac ailgychwyn y dyluniad. Gall y broses gyfan hon gymryd sawl munud neu hyd yn oed oriau os yw'r amseroedd ail-grynhoi yn hir ac mae angen pasiau lluosog. Mae'r dull hwn yn ymwthiol yn strwythurol a gall arwain at broblemau tebyg i'r rhai a ddisgrifir wrth ddefnyddio'r dull uchod.

Profi Gweithredol
Gan ddefnyddio'r dull hwn, gellir pwyntio'r Probe Gweithredol at ffynhonnell y gwahanol signalau ailosod, y mae pob un ohonynt yn cael eu ffynhonnellu gan allbynnau cofrestr (fel sy'n gyffredin mewn unrhyw arfer dylunio digidol da). Dewisir y signalau un ar y tro, o ddewislen Probe Gweithredol a ddangosir yn Ffigur 10 isod. Gellir darllen y gwerthoedd signal a ddewiswyd a'u harddangos ar ffenestr ddata'r Probe Gweithredol. Mae unrhyw gam-honiadau yn hawdd eu nodi. Gellir gwneud y prawf hwn ar unwaith heb yr angen i ail-grynhoi ac ailraglennu'r ddyfais ac nid yw'n ymwthiol yn strwythurol nac yn weithdrefnol. Mae'r broses gyfan yn cymryd dim ond ychydig eiliadau. Gall y dull hwn hefyd greu rheolaethadwyedd (newid gwerthoedd yn anghydamserol) na fydd y ddau ddull arall yn ei ganiatáu. Yn yr enghraifft benodol honamph.y., gellir profi'n hawdd y signal ailosod a geir gan gofrestr a'i ddarganfod ei fod yn cael ei ddal mewn cyflwr gweithredol.

Gellir cyflawni toglo dros dro o'r signal ailosod trwy drin y gofrestr yn anghydamserol gan gynhyrchu'r signalau gorffwys.

Achos Defnydd Dadfygio Mwy Cymhleth
Roedd y dyluniad uchod yn syml iawn ac mae'n ddefnyddiol fel cyflwyniad i ddefnyddio'r technegau dylunio a ddisgrifiwyd, ond mae'n enghraifft fwy cymhleth.ampgallai le fod hyd yn oed yn fwy darluniadol. Yn aml nid yw'r signal o ddiddordeb yn signal statig fel yr oedd yn ein hesiampl syml niampond mae'n ddeinamig. Mae signal deinamig cyffredin yn gloc canolradd, a ddefnyddir efallai ar gyfer amseru ysgwyd llaw ar gyfer rhyngwyneb cyfresol. Mae Ffigur 11 yn dangos dyluniad o'r fath gyda chraidd IP Meddal y defnyddiwr, yn yr achos hwn, rhyngwyneb cyfresol personol wedi'i gysylltu â bws APB y system. Symptomau'r gwallau yw nad oes unrhyw weithgaredd ar ryngwyneb cyfresol personol y defnyddiwr, a phan fydd meistr bws APB yn cyhoeddi trafodiad i gael mynediad i'r rhyngwyneb cyfresol mae'n mynd i gyflwr eithriad sy'n nodi ysgwyd llaw anghywir. Mae'n ymddangos bod yr amodau hyn yn diystyru achos statig, fel signal ailosod anghywir, gan fod y peiriant cyflwr trafodiad yn ymddangos nad yw'n gweithredu ar y gyfradd ddisgwyliedig ac felly'n achosi'r eithriad. Credir mai'r achos gwreiddiol yw'r generadur amledd cloc o fewn craidd IP y defnyddiwr.

Os nad yw'n rhedeg ar yr amledd cywir, byddai'r gwallau a ddisgrifir yn deillio o hynny.

Yn y sefyllfa hon, mae'n debyg mai strategaeth well yw disodli'r dull Probe Gweithredol gyda'r Probe Byw. Dangosir hyn yn y ffigur uchod gan y blwch LP lliw oren, gan ddefnyddio'r J.TAG signal ar gyfer dewis ffynhonnell y stiliwr.

Offer Profi Allanol
Ar gyfer yr achos hwn, mae'r fethodoleg yn debyg iawn i'r enghraifft syml a ddisgrifiwyd yn flaenorol.amph.y. Mae signal cloc y defnyddiwr yn cael ei ddwyn allan i'r pwynt prawf (gobeithio ar bennawd) ac mae angen ailgrynhoi sy'n cymryd llawer o amser. Gall hefyd fod yn ddefnyddiol dwyn allan signal cyfeirio, efallai cloc system a ddefnyddir i glocio IP y defnyddiwr fel signal cymharu. Byddwn eto'n destun yr angen i ailgrynhoi ac ailraglennu felly gallai'r broses gyfan gymryd cryn dipyn o amser.

Dadansoddwr Rhesymeg Mewnol
Mae'r achos hwn yn debyg iawn i'r enghraifft symlampRhaid mewnosod yr ILA, neu ddiffinio'r signal a ddymunir, a gweithredu cylch ail-grynhoi ac ailraglennu. Mae'r holl broblemau a ddisgrifiwyd yn flaenorol yn dal i arwain at amser cylch dadfygio sylweddol. Mae cymhlethdod ychwanegol, fodd bynnag. Mae angen i'r cloc sy'n gyrru'r ILA fod yn gydamserol, ac yn ddelfrydol yn llawer cyflymach o ran y cloc i'w arsylwi o graidd IP Meddal y defnyddiwr. Os yw'r clociau hyn yn anghydamserol, neu os nad oes ganddynt y berthnasoedd amseru cywir, bydd cipio data yn anrhagweladwy ac yn ffynhonnell bosibl o ddryswch ar gyfer y broses dadfygio.
Sylwch, os nad yw cloc IP Meddal y defnyddiwr yn cael ei gynhyrchu ar y sglodion (efallai ei fod yn cael ei adfer o'r rhyngwyneb cyfresol) efallai y bydd angen i'r dylunydd ychwanegu modiwl cloc i gynhyrchu cloc ILA cyflymach gan ddefnyddio adnoddau ychwanegol ac o bosibl creu torri amseru.

Profi Byw
Gan ddefnyddio'r dull hwn, gellir pwyntio'r Live Probe yn gyflym at ffynhonnell cloc y defnyddiwr ac unrhyw ffynhonnell cloc arall o gofrestr i fynd ar drywydd gwraidd y gwall. Bydd y Live Probe yn dangos yr allbynnau signal a ddewiswyd mewn amser real ac felly mae unrhyw berthynas amseru rhwng y signalau yn llawer haws i'w phennu. Dim ond ychydig eiliadau y mae'r broses gyfan yn ei gymryd.

Nodweddion Dadfygio Eraill ar gyfer Rhyngwynebau Cyfresol
Mae hefyd yn bwysig nodi bod llawer o alluoedd dadfygio ychwanegol mewn dyfeisiau SmartFusion2 SoC FPGA ac IGLOO2 FPGA y gellir eu defnyddio ar ryngwynebau cyfresol, fel yr un yn yr enghraifft flaenorol.ampdylunio lle mae gwallau hyd yn oed yn fwy cymhleth. Dadfygio SERDES, er enghraifftample, yn darparu galluoedd dadfygio penodol ar gyfer y rhyngwynebau cyfresol cyflymder uchel pwrpasol. Mae rhai o nodweddion Dadfygio SERDES yn cynnwys cefnogaeth prawf PMA (fel cynhyrchu patrwm PRBS a phrofi dolen ôl) cefnogaeth ar gyfer ffurfweddiadau prawf SERDES lluosog gydag ailgyflunio lefel cofrestr i osgoi defnyddio'r llif dylunio llawn i wneud newidiadau ffurfweddu, ac adroddiadau testun sy'n dangos protocolau wedi'u ffurfweddu, cofrestrau ffurfweddu SERDES, a chofrestrau ffurfweddu Lôn. Mae'r nodweddion hyn yn gwneud dadfygio SERDES yn llawer haws a gellir eu defnyddio ar y cyd â Live Probe ac Active Probe i gyflymu dadfygio cylchedau cymhleth ymhellach.
Gellir defnyddio'r offeryn Dadfygio Cof a ddisgrifiwyd yn flaenorol ar y cyd â Dadfygio SERDES i gyflymu profion. Gan y gellir archwilio a newid byfferau cof yn gyflym ac yn hawdd gyda Dadfygio Cof, mae'n bosibl creu 'pecynnau prawf' yn gyflym ac arsylwi canlyniadau dolennu'n ôl neu gyfathrebu rhyng-system. Gall y dylunydd fanteisio ar y galluoedd hyn a thrwy hynny leihau'r angen am 'harneisiau prawf' arbenigol sy'n defnyddio ffabrig FPGA ychwanegol ac a allai effeithio ar amseriad sglodion.

Casgliad
Mae'r papur hwn wedi disgrifio'n fanwl sawl dull gwahanol o weithredu dadfygio mewn-gylched ar gyfer FPGAs a SoC FPGAs—defnyddio Dadansoddwr Rhesymeg Integredig, defnyddio offer profi allanol, a defnyddio cylchedau chwiliedydd pwrpasol wedi'u hintegreiddio i'r ffabrig FPGA. Dangoswyd bod ychwanegu cylchedau chwiliedydd arbenigol a phwrpasol, fel Active Probe a Live Probe a gynigir gan Microsemi ar ddyfeisiau SmartFusion2 SoC FPGA ac IGLOO2 FPGA, yn cyflymu ac yn symleiddio'r broses dadfygio yn sylweddol. Dangoswyd bod y gallu i addasu'r dewis o signalau mewnol yn gyflym (heb yr angen i weithredu cylch ail-grynhoi ac ail-raglennu sy'n cymryd llawer o amser), a'r gallu i chwiliedydd signalau mewnol (heb yr angen i ddefnyddio ffabrig FPGA a chyflwyno torri amseru o bosibl) yn fantais fawr.tagwrth ddadfygio dyluniadau FPGA. Yn ogystal, disgrifiwyd y defnydd o ddulliau lluosog, a all weithio gyda'i gilydd i ddarparu gallu dadfygio hyd yn oed yn fwy cynhwysfawr. Yn olaf, dau enghraifftampRhoddwyd achosion defnydd debug i ddangos y cyfaddawdau rhwng y dulliau a ddisgrifiwyd.

I Ddysgu Mwy

1. FPGAau IGLOO2
2. FPGAau SoC SmartFusion2

Mae Microsemi Corporation (Nasdaq: MSCC) yn cynnig portffolio cynhwysfawr o atebion lled-ddargludyddion a systemau ar gyfer marchnadoedd cyfathrebu, amddiffyn a diogelwch, awyrofod a diwydiannol. Mae cynhyrchion yn cynnwys cylchedau integredig signal cymysg analog perfformiad uchel ac wedi'u caledu gan ymbelydredd, FPGAs, SoCs ac ASICs; cynhyrchion rheoli pŵer; dyfeisiau amseru a chydamseru a datrysiadau amser manwl gywir, gan osod safon y byd ar gyfer amser; dyfeisiau prosesu llais; atebion RF; cydrannau arwahanol; technolegau diogelwch a gwrth-t graddadwyampcynhyrchion er; ICs Power-over-Ethernet a midspans; yn ogystal â galluoedd a gwasanaethau dylunio personol. Mae pencadlys Microsemi yn Aliso Viejo, Califfornia, ac mae ganddo tua 3,400 o weithwyr yn fyd-eang. Dysgwch fwy yn www.microsemi.com.

© 2014 Microsemi Corporation. Cedwir pob hawl. Mae Microsemi a logo Microsemi yn nodau masnach Microsemi Corporation. Mae'r holl nodau masnach a nodau gwasanaeth eraill yn eiddo i'w perchnogion priodol.

Pencadlys Corfforaethol Microsemi

• Un Menter, Aliso Viejo CA 92656 UDA
• O fewn yr UDA: +1 800-713-4113
• Y tu allan yr UDA: +1 949-380-6100
• Gwerthiant: +1 949-380-6136
• Ffacs: +1 949-215-4996
• E-bost: sales.support@microsemi.com

FAQ

• C: Beth yw amlder cipio data uchaf y ddyfais?
  A: Mae'r ddyfais yn cefnogi cipio data hyd at 100MHz, sy'n addas ar gyfer y rhan fwyaf o ddyluniadau targed.
• C: Oes angen i mi ail-grynhoi'r dyluniad wrth ddefnyddio cylchedau stiliwr ar gyfer dadfygio?
  A: Na, gellir newid lleoliadau pwyntiau stiliwr yn gyflym heb fod angen ailgrynhoi na hailraglennu'r dyluniad.

Dogfennau / Adnoddau

Dadfygio FPGA Mewn-Gylchdaith Microsemi [pdfCyfarwyddiadau Dadfygio FPGA Mewn Cylchdaith, Dadfygio FPGA, Dadfygio

Cyfeiriadau

• Llawlyfr Defnyddiwr