تصحيح أخطاء FPGA داخل الدائرة من Microsemi

معلومات المنتج

تحديد

• نوع الجهاز: Microsemi SmartFusion2 SoC FPGA
• تاريخ الإصدار: مايو 2014
• إمكانيات التصحيح: تصحيح أخطاء FPGA داخل الدائرة، ومحلل منطقي مدمج
• أقصى تردد لالتقاط البيانات: حتى 100 ميجا هرتز

خلاصة
تُعد وحدات FPGA عناصر تصميم قوية في الأنظمة المضمنة مع العديد من مزايا التصميمtages، ولكن قد تكون لهذه الأجهزة تصاميم معقدة مع مشاكل تصميمية معقدة تتطلب تصحيحًا. قد يُمثل تتبع مشاكل التصميم، مثل أخطاء التعريف، ومشاكل تفاعل النظام، وأخطاء توقيت النظام، تحديًا. يُمكن أن يُحسّن تضمين إمكانيات تصحيح الأخطاء داخل الدائرة في FPGA تصحيح أخطاء الأجهزة بشكل كبير، ويُجنّب ساعات طويلة من الإحباط. تصف هذه الورقة البحثية عدة مناهج مختلفة لتصحيح الأخطاء داخل الدائرة في FPGA، وتُحدد التنازلات الرئيسية، ومن خلال تحليل...ampسيوضح التصميم المخصص لجهاز FPGA SoC SmartFusion®2 من شركة Microsemi كيفية استخدام القدرات الجديدة لتسريع عملية تصحيح الأخطاء والاختبار.

مقدمة

تُعدّ وحدات FPGA عناصر تصميم واسعة الانتشار وقوية، وتُوجد الآن في كل نظام مُدمج تقريبًا. مع زيادة السعة، وإضافة كتل وظيفية مُعقدة على الشريحة، وواجهات تسلسلية مُتقدمة، يُمكن أن تُواجه هذه الأجهزة أيضًا مشاكل تصميم مُعقدة تحتاج إلى تصحيح. يصبح تتبع المشكلات، مثل أخطاء التعريف الوظيفي (على مستوى FPGA أو النظام)، ومشاكل التفاعل الوظيفي للنظام، ومشاكل توقيت النظام، ومشاكل دقة الإشارة بين الدوائر المتكاملة (مثل الضوضاء، والتداخل، والانعكاسات)، أكثر تعقيدًا عند استخدام وحدات FPGA المُتقدمة. تُعدّ المحاكاة بلا شك مساعدة كبيرة في تحديد العديد من مشاكل التصميم، ولكن العديد من التفاعلات الواقعية لن تظهر إلا بعد تطبيق التصميم في الأجهزة. طُوّرت العديد من التقنيات المختلفة لتصحيح أخطاء مشاكل التصميم المُعقدة لتبسيط العملية. الفهم الدقيق لكل من هذه التقنيات الرئيسية، بما في ذلك التقدم المُتنوعtagوفاق و disadvantagمن المفيد عند التفكير في التقنية أو مجموعة التقنيات المناسبة لتصميم معين.
على سبيل المثالampيمكن استخدام تصميم FPGA، المخصص لجهاز FPGA من نوع SoC SmartFusion2 من شركة Microsemi، لإظهار بعض المزاياtagوفاق و disadvantagهذه التقنيات القياسية، بالإضافة إلى أحدث إمكانيات تصحيح الأخطاء داخل الدائرة. هذا المثال التوضيحيampسوف نوضح كيف يمكن استخدام هذه التقنيات المختلفة لتسريع التعرف على مشاكل الأجهزة والقضاء عليها أثناء تصحيح أخطاء الأجهزة.

لماذا يعد تصحيح أخطاء FPGA جانبًا مهمًا في تصميم النظام وتطويره؟
تتميز وحدات FPGA بنموذجي استخدام رئيسيين يُميزانها عن عناصر التصميم الأخرى. يمكن استخدامها في منتجات الإنتاج، أو كأداة تطوير لإثبات أو وضع نموذج أولي لمفهوم تصميم الإنتاج. عند استخدامها كأداة إنتاج، تُعدّ وحدات FPGA هدفًا أكثر مرونة بكثير من وحدات ASIC أو وحدات الإنتاج القائمة على وحدة المعالجة المركزية. هذا مهم بشكل خاص للتصميمات الجديدة، التي لم تُطبّق على الأجهزة بعد. يمكن إنشاء واختبار التصاميم ذات الخيارات المعمارية المختلفة بسهولة لتحديد التصميم الأمثل. تُتيح وحدات FPGA المزودة بمعالجات مدمجة في الشريحة (وحدات FPGA على نظام على رقاقة) أيضًا إمكانية الموازنة بين المعالجة القائمة على وحدة المعالجة المركزية ووظائف التسريع القائمة على وحدات FPGA بمساعدة الأجهزة. هذه المزاياtagيمكن أن تقلل هذه الحلول بشكل كبير من الوقت المطلوب للتصميم والتحقق والاختبار وتحليل الفشل لتطوير منتجات جديدة.
عند استخدامها في وضع نماذج أولية لتصميم ما، ربما لدائرة متكاملة متكاملة (ASIC) للإنتاج، تُعدّ مرونة FPGA ميزةً أساسية. تُسهّل منصة الأجهزة الفعلية، حتى تلك التي لا تعمل بأقصى سرعة، الحصول على مقاييس أداء النظام التفصيلية، وبيانات تحليل الإنتاجية، ونتائج إثبات المفهوم للهندسة المعمارية. يُبسّط دعم FPGA للتطبيقات المُعزّزة للناقلات القياسية في الصناعة (مثل PCIe®، وGigabit Ethernet، وXAUI، وUSB، وCAN، وغيرها) عملية الاختبار المرتبطة بهذه الواجهات. تُسهّل أحدث عائلات FPGAs المزودة بمعالجات ARM مدمجة (SoC FPGAs)، إنشاء نماذج أولية للتطبيقات باستخدام معالجات مُدمجة. يُمكن نقل شيفرة المعالج المُطوّرة سابقًا إلى النموذج الأولي، وإنشاء شيفرة جديدة بالتوازي مع جهود تصميم الأجهزة.

يتيح هذا الجمع بين معالج قياسي وناقلات واجهة قياسية الاستفادة من النظام البيئي الواسع لمكتبات الأكواد وبرامج التشغيل وواجهات برمجة التطبيقات الوظيفية وأنظمة التشغيل الفورية، وحتى أنظمة التشغيل الكاملة، لإنشاء نموذج أولي فعال بسرعة أكبر. بالإضافة إلى ذلك، بمجرد ترسيخ التصميم، يمكن استخدام نموذج FPGA الأولي لالتقاط مجموعات اختبار محاكاة شاملة (للمحفز والاستجابة) تعكس بيانات النظام الفعلية. يمكن أن تكون مجموعات البيانات هذه بالغة الأهمية في إنشاء عمليات المحاكاة النهائية لدائرة متكاملة متكاملة (ASIC) أو أي تطبيق إنتاجي آخر.tagإن استخدام FPGA كنموذج أولي للتصميم يمكن أن يقلل بشكل كبير من الوقت اللازم للتصميم والتحقق والاختبار وتحليل الفشل لتنفيذ المنتج النهائي.
في كلا هذين النموذجين الشائعين لاستخدام FPGA، تعد مرونة FPGA كهدف تصميم ميزة رئيسيةtagهـ. هذا يعني أن العديد من تغييرات التصميم وتكراراته ستكون هي القاعدة، وبالتالي فإن القدرة على تصحيح أخطاء التصميم بسرعة ستكون ضرورية لإتاحة أكبر عدد ممكن من خيارات التصميم. بدون إمكانية تصحيح أخطاء فعّالة، لن تُتاح الكثير من المزاياtagستقل مرونة تصميم FPGA بسبب الوقت الإضافي اللازم لتصحيح الأخطاء. لحسن الحظ، توفر FPGA أيضًا ميزات إضافية للأجهزة تُبسط بشكل كبير تصحيح الأخطاء في الوقت الفعلي. قبل الخوض في هذه الإمكانيات، دعونا نلقي نظرة أولًا على أكثر أنواع المشكلات شيوعًا التي قد يواجهها تصميم FPGA حتى نمتلك الخلفية المناسبة لتقييم كفاءة أدوات تصحيح الأخطاء المختلفة والتنازلات المرتبطة بها.

المشكلات الشائعة عند تصحيح أخطاء تصميمات FPGA

إلى جانب الإمكانات الموسعة التي توفرها وحدات FPGA الحديثة، فإن التعقيد المتزايد المصاحب لها يُصعّب إنشاء تصميمات خالية من الأخطاء. في الواقع، تشير التقديرات إلى أن تصحيح الأخطاء قد يستغرق أكثر من 50% من دورة تصميم النظام المضمن. ومع استمرار ضغوط الوقت اللازم لطرح المنتج في السوق في الضغط على دورة التطوير، يُؤجل تصحيح أخطاء الأجهزة للنظام الأولي إلى وقت لاحق - غالبًا ما يُفترض أن التحقق (وهو بحد ذاته جزء كبير من...)tagسيُحدد البرنامج (المُدرج في جدول التطوير) جميع الأخطاء قبل التشغيل الأولي للنظام. لنلقِ نظرة على بعض أنواع مشاكل النظام الشائعة لفهم التحديات التي يواجهها التصميم النموذجي أثناء التشغيل الأولي للنظام بشكل أفضل.

قد يكون من الصعب اكتشاف أخطاء التعريف الوظيفي، لأن المصمم قد أساء فهم متطلب معين، لذا قد يتم التغاضي عن الخطأ حتى عند التدقيق في تفاصيل التصميم. مثال:ampأحد أخطاء تعريف الوظائف الشائعة هو عدم وصول انتقال آلة الحالة إلى الحالة الصحيحة. يمكن أن تظهر الأخطاء أيضًا في واجهات النظام كمشكلة تفاعل. على سبيل المثال، تأخير الواجهةampقد يتم تحديد le بشكل غير صحيح مما يؤدي إلى حالة تجاوز أو نقصان غير متوقعة في المخزن المؤقت.
تُعد مشاكل التوقيت على مستوى النظام مصدرًا شائعًا آخر لأخطاء التصميم. وتُعد الأحداث غير المتزامنة، على وجه الخصوص، مصدرًا شائعًا للأخطاء عند عدم مراعاة تأثيرات التزامن أو عبور نطاق التوقيت بعناية. عند التشغيل بسرعة عالية، قد تُسبب هذه الأنواع من الأخطاء مشاكل كبيرة، وقد تظهر بشكل نادر جدًا، ربما فقط عند ظهور أنماط بيانات محددة. تندرج العديد من انتهاكات التوقيت الشائعة ضمن هذه الفئة، وعادةً ما تكون محاكاتها صعبة للغاية، إن لم تكن مستحيلة.

قد تنجم انتهاكات التوقيت أيضًا عن انخفاض دقة الإشارة بين الدوائر المتكاملة، وخاصةً في الأنظمة ذات قضبان الطاقة المتعددة لكل دائرة. قد يؤدي انخفاض دقة الإشارة إلى تشويش الإشارة، والتداخل، والانعكاسات، والتحميل الزائد، ومشاكل التداخل الكهرومغناطيسي (EMI) التي غالبًا ما تظهر على شكل انتهاكات للتوقيت. كما يمكن أن تؤدي مشاكل مصدر الطاقة، مثل الإشارات العابرة (خاصةً أثناء بدء تشغيل النظام أو إيقاف تشغيله)، وتغيرات الحمل، وإجهادات تبديد الطاقة العالية، إلى أخطاء غامضة، يصعب غالبًا إرجاعها إلى مصدر الطاقة. حتى مع صحة التصميم تمامًا، يمكن أن تؤدي مشاكل تصنيع اللوحات إلى أخطاء. على سبيل المثال، قد تؤدي مفاصل اللحام المعيبة والموصلات غير المثبتة بشكل صحيح إلى حدوث أخطاء.ampقد يكون الخطأ مصدرًا للأخطاء، وقد يعتمد على درجة الحرارة أو موقع اللوحة. قد يُصعّب استخدام تقنيات تغليف FPGA المتقدمة فحص الإشارات على لوحة الدوائر المطبوعة، لذا فإن مجرد الوصول إلى الإشارة المطلوبة قد يُشكّل مشكلة في كثير من الأحيان. في كثير من الأحيان، لا تُسبّب العديد من مشاكل التصميم خطأً فوريًا، بل يجب أن تنتشر عبر التصميم حتى يظهر الخطأ فعليًا. غالبًا ما يكون تتبع الخطأ الأولي إلى السبب الجذري مهمةً مُحبطةً وصعبةً ومُستهلكةً للوقت.

على سبيل المثالampعلى سبيل المثال، قد لا يؤدي خطأ واحد في جدول الترجمة إلى حدوث خطأ إلا بعد عدة دورات. بعض الأدوات التي سنناقشها لاحقًا في هذه الورقة، والتي تستخدم أجهزة تصحيح أخطاء مخصصة داخل الدائرة، مُصممة خصيصًا لتسريع وتسهيل عمليات البحث عن الأخطاء. قبل الخوض في تفاصيل هذه الأدوات، دعونا أولًا نلقي نظرة على محاكاة شائعة لتقنية تصحيح أخطاء قائمة على البرامج لفهم أفضل لمزاياها.tagوفاق و disadvantagأساليب استخدام المحاكاة في تصحيح الأخطاء.

استخدام المحاكاة لتصحيح الأخطاء
عادةً في محاكاة التصميم، تُنمذج جميع المكونات الواقعية داخل وخارج التصميم رياضيًا كعمليات برمجية تُنفَّذ بالتتابع على وحدة معالجة مركزية قياسية. يُعد تطبيق مجموعة واسعة من المحفزات على التصميم، ومقارنة المخرجات المتوقعة بمخرجات التصميمات المُحاكية، طريقة سهلة لاكتشاف معظم أخطاء التصميم الواضحة. يُظهر الشكل 1 أدناه نافذةً تُظهر عملية محاكاة نموذجية. الميزة الواضحةtagالفرق بين المحاكاة وتصحيح الأخطاء المعتمد على العتاد هو إمكانية إجراء المحاكاة برمجيًا، دون الحاجة إلى تصميم فعلي معتمد على العتاد أو منصة اختبار. تستطيع المحاكاة اكتشاف العديد من أخطاء التصميم بسرعة، لا سيما تلك المرتبطة بالمواصفات غير الصحيحة، وسوء فهم متطلبات الواجهة، وأخطاء الوظائف، والعديد من أنواع الأخطاء "الفادحة" الأخرى التي يمكن اكتشافها بسهولة من خلال متجهات التحفيز البسيطة.

تكون المحاكاة فعّالة بشكل خاص عندما تتوفّر للمصمم مجموعات واسعة من الحوافز وتكون المخرجات الناتجة معروفة جيدًا. في هذه الحالات، يمكن للمحاكاة إجراء اختبار شبه شامل للتصميم. لسوء الحظ، لا تتوفّر لدى معظم التصاميم إمكانية الوصول بسهولة إلى مجموعات اختبار شاملة، وقد تستغرق عملية إنشائها وقتًا طويلاً. يكاد يكون من المستحيل إنشاء مجموعة اختبار تغطي 100% من التصميم للتصاميم الكبيرة القائمة على FPGA، ويجب استخدام اختصارات لمحاولة تغطية العناصر الرئيسية للتصميم. ومن الصعوبات الأخرى في المحاكاة أنها ليست تطبيقًا "واقعيًا" ولا يمكنها التقاط الأحداث غير المتزامنة، أو تفاعلات النظام السريعة، أو انتهاكات التوقيت. وأخيرًا، يمكن أن تكون عملية المحاكاة بطيئة جدًا، وإذا تطلبت التكرارات العديدة، تصبح المحاكاة بسرعة الجزء الأكثر استهلاكًا للوقت، وغالبًا الجزء الأكثر تكلفة في عملية التطوير.

كبديل (أو ربما من الأفضل، كإضافة إلى المحاكاة)، وجد مصممو FPGA إمكانية إضافة أجهزة تصحيح أخطاء إلى تصميم FPGA لمراقبة الإشارات الرئيسية والتحكم فيها. طُوّرت هذه التقنيات في الأصل كأساليب خاصة، لكنها تطورت تدريجيًا إلى استراتيجية تصحيح أخطاء قياسية للأجهزة. يوفر هذا الاستخدام لإمكانيات التصحيح داخل الدائرة تقدمًا كبيرًا.tagفيما يلي بعض الاستراتيجيات الأكثر شيوعًا للتصميمات القائمة على FPGA والقسم التالي سوف يستكشف الاستراتيجيات الثلاث الأكثر شيوعًا ومزاياها المختلفةtagوفاق و disadvantagإِسْ

طرق تصحيح الأخطاء الشائعة داخل الدائرة لوحدات FPGA
تستخدم أكثر التقنيات شيوعًا لتطبيق إمكانيات التصحيح داخل الدائرة في وحدات FPGA إما مُحلل منطقي مُدمج، أو جهاز اختبار خارجي، أو جهاز مُخصص لاختبار الإشارة مُدمج داخل بنية FPGA. عادةً ما يُنفذ مُحلل المنطق المُدمج باستخدام بنية FPGA، ويُدمج في التصميم.TAG يُستخدم المنفذ للوصول إلى المُحلِّل، ويمكن عرض البيانات المُلتقَطة على جهاز كمبيوتر. عند استخدام جهاز اختبار خارجي، يُعَدَّل تصميم FPGA قيد الاختبار بحيث تُوجَّه إشارات FPGA الداخلية المُختارة إلى دبابيس الإخراج. ويمكن بعد ذلك مُلاحظة هذه الدبابيس من خلال جهاز الاختبار الخارجي. عند استخدام جهاز مُخصَّص لمُجسّ الإشارة، يُمكن قراءة مجموعة واسعة من الإشارات الداخلية آنيًا. بل يُمكن استخدام بعض تطبيقات المُجسّ للكتابة إلى مواقع التسجيل أو الذاكرة، مما يُحسِّن قدرات التصحيح. لنلقِ نظرةً أكثر تفصيلًا على هذه الميزة.tagوفاق و disadvantagأمثلة على كل من هذه التقنيات ثم ننظر إلى مثالampقمنا بتصميم هذا المشروع لمعرفة كيف يمكن لهذه الأساليب المختلفة أن تؤثر على إجمالي وقت التصحيح.

محلل منطقي مدمج لتصحيح أخطاء FPGA داخل الدائرة
كان مفهوم مُحلِّل المنطق المُضمَّن نتيجةً مباشرة لإمكانيات تصحيح الأخطاء داخل الدائرة المُخصصة التي طبَّقها المُصمِّمون عند استخدام مُحسِّنات البوابات المنطقية المُضمَّنة (FPGAs) لأول مرة. أضافت مُحلِّلات المنطق المُضمَّنة إمكانياتٍ جديدةً، وألغت حاجة المُصمِّم إلى تطوير مُحلِّله الخاص. تُوفِّر مُعظم مُحسِّنات البوابات المنطقية المُضمَّنة هذه الإمكانيات، وتُوفِّر جهاتٌ خارجية مُحلِّلاتٍ قياسيةً (يُعدُّ مُحلِّل Identify® من Synopsys أحد المُحلِّلات الشائعة).amp(le) التي يمكنها التفاعل بسهولة مع أدوات ذات مستوى أعلى لتحسين الإنتاجية بشكل أكبر.

تم دمج وظيفة محلل المنطق في التصميم، باستخدام بنية FPGA وكتل الذاكرة المضمنة كمخازن مؤقتة للتتبع، كما هو موضح في الشكل 2. كما تم إنشاء موارد التشغيل لتسهيل اختيار تفاعلات الإشارة المعقدة والتقاطها. عادةً ما يتم الوصول إلى المحلل للتحكم ونقل البيانات من خلال واجهة برمجة التطبيقات القياسية J.TAG منفذ لتبسيط متطلبات الواجهة. يمكن عرض البيانات الملتقطة على جهاز كمبيوتر باستخدام viewبرنامج ing ويعكس عادةً إخراج شكل موجة محاكاة المنطق viewأسلوب ing.

المقدمةtagتتمثل مزايا هذا النهج في عدم استخدام دبابيس FPGA I/O إضافية، فقط J القياسيTAG الإشارات. عادةً ما تكون نوى IP لمحلل المنطق المدمج غير مكلفة نسبيًا، وفي بعض الحالات، يمكن أن تكون بديلاً عن أدوات تجميع أو محاكاة FPGA الحالية. في بعض الحالات، يمكن لمحلل المنطق المدمج أيضًا توفير مخرجات إضافية على منافذ الإدخال/الإخراج غير المستخدمة، إذا كان ذلك أكثر ملاءمة. من عيوب...tagمن عيوب هذا النهج الحاجة إلى كمية كبيرة من موارد FPGA. على وجه الخصوص، سيؤدي استخدام مخازن التتبع إلى تقليل عدد ذاكرات الكتل المتاحة. أما إذا كانت هناك حاجة إلى مخزن واسع، فسيكون ذلك بمثابة تنازل عن عمق الذاكرة (لأن استخدام ذاكرة أوسع يؤدي إلى عمق ذاكرة أقل) - وهو عيب كبير.tagعند استخدام أجهزة أصغر حجمًا. ولعل أكبر عيب لهذه التقنية هو ضرورة إعادة تجميع التصميم وبرمجته في كل مرة يتم فيها تعديل موضع المجسات. عند استخدام جهاز كبير، قد تستغرق هذه العملية وقتًا طويلاً. ونظرًا لطريقة وضع مجسات الإشارة في التصميم، قد يصعب ربط علاقات توقيت الإشارة. بالإضافة إلى ذلك، فإن التأخيرات بين مجسات الإشارة غير متسقة، وبالتالي يصعب مقارنة علاقات التوقيت. وتبرز هذه الصعوبة بشكل خاص عند مقارنة الإشارات غير المتزامنة أو الإشارات من نطاقات زمنية مختلفة.

تصحيح أخطاء FPGA داخل الدائرة - معدات الاختبار الخارجية
كان استخدام شفرة تصحيح الأخطاء داخل الدائرة مع معدات الاختبار الخارجية تطورًا طبيعيًا عندما كان مُحلل منطقي خارجي متاحًا لاختبار النظام. بإنشاء شفرة تصحيح أخطاء بسيطة لتحديد إشارات الاختبار الداخلية واختيارها وتطبيقها على وحدات الإدخال/الإخراج FPGA، كما هو موضح في الشكل 3، أمكن الاستفادة من الإمكانيات المتقدمة للمحللات (مثل مخازن التتبع الكبيرة، وتسلسلات التشغيل المعقدة، و...) viewخيارات التشغيل) لإنشاء بيئات تصحيح أخطاء بسيطة وفعّالة. يمكن لإمكانيات الدائرة الداخلية الأكثر تعقيدًا لخيارات التشغيل المتقدمة تقليل عدد المخرجات المطلوبة. على سبيل المثالampعلى الرغم من ذلك، قد يكون اختيار عناوين محددة على ناقل واسع أمرًا محظورًا إذا كانت هناك حاجة إلى دبابيس خارجية.
يُقلل استخدام منطق FPGA الداخلي بشكل كبير من متطلبات الإدخال/الإخراج، بل ويُمكّن من البحث عن أنماط عناوين مُحددة (مثل تسلسل استدعاء وإرجاع) لتصحيح أخطاء المشاكل الأكثر تعقيدًا. وإذا توفرت واجهة مستخدم مشتركة، يُمكن أن يُبسط ذلك عملية التعلم ويُحسّن الإنتاجية.

المقدمةtagمن مزايا هذا النهج أنه يستفيد من تكلفة معدات الاختبار الخارجية، وبالتالي لا توجد تكلفة إضافية للأدوات. تتوفر بعض نوى IP لدوائر التصحيح من مصنعي المعدات أو مصنعي FPGA، ويمكن أن تكون منخفضة التكلفة للغاية أو حتى مجانية. كمية موارد FPGA المطلوبة لتنفيذ منطق اختيار الإشارة صغيرة جدًا، ولأن وظيفة التتبع تتم باستخدام محلل منطقي خارجي، فلا حاجة لذاكرة كتلية. ونظرًا لانخفاض تكلفة منطق الاختيار، يمكن أيضًا دعم عدد كبير من القنوات ذات نطاق تشغيل واسع. يمكن لمحلل المنطق العمل في وضعي التوقيت والحالة، مما يساعد على عزل بعض مشاكل التوقيت.
الديسادفانtagقد تتضمن مزايا هذا النهج الحاجة إلى شراء محلل منطقي، إذا لم يكن مخصصًا للمشروع بالفعل. هذا العيبtagقد يكون هذا كافيًا لتثبيط هذا النهج في كثير من الحالات. مع ذلك، تجدر الإشارة إلى أن بعض خيارات محللات المنطق منخفضة التكلفة أصبحت متاحة، وتستخدم الحاسوب الشخصي أو الجهاز اللوحي للعرض، مما يجعل هذا الخيار أكثر فعالية من حيث التكلفة لمتطلبات التصحيح البسيطة.
يمكن أن يكون عدد دبابيس FPGA المستهلكة عيبًا آخرtagوإذا كانت هناك حاجة لمراقبة ناقلات عريضة، يلزم تخطيط دقيق لتخطيط اللوحة وإضافة موصلات تصحيح أخطاء. يصعب في أغلب الأحيان التنبؤ بهذا المتطلب في مرحلة مبكرة من مرحلة التصميم، وهو ما يُمثل تعقيدًا غير مرغوب فيه. على غرار نهج مُحلل المنطق المُدمج، تتطلب استراتيجية الاختبار الخارجي إعادة تجميع وبرمجة التصميم عند الحاجة إلى كل تجربة جديدة.

العيب المشتركtagإن استخدام هاتين التقنيتين - استخدام موارد الشريحة (والتي قد تؤثر أيضًا على أداء توقيت التصميم وتتطلب متطلبات تصحيح أخطاء إضافية)، والحاجة إلى إعادة تجميع التصميم وإعادة برمجته (والتي قد تضيف ساعات أو حتى أيامًا إلى جدول التصحيح)، والتخطيط المسبق اللازم لتحديد سيناريوهات الاختبار المحتملة، واستخدام موارد إدخال/إخراج إضافية للرقاقة - أدى إلى الحاجة إلى نهج خالٍ من هذه العيوب. وكان أحد الحلول إضافة منطق تصحيح أخطاء مخصص إلى بنية FPGA في بعض الأجهزة. وكانت النتيجة تصحيح أخطاء داخل الدائرة باستخدام مجسات الأجهزة.

تصحيح أخطاء FPGA داخل الدائرة - اختبارات الأجهزة
يُبسط استخدام المجسات المادية بشكل كبير تقنيات تصحيح الأخطاء داخل الدائرة لوحدات FPGA. تُضيف هذه التقنية، المُطبقة كميزة Live Probe على أجهزة SmartFusion2®SoC FPGA وIGLOO®2 FPGA، خطوط مجسات مخصصة إلى بنية FPGA لمراقبة مُخرجات أي بت في سجل عنصر منطقي. كما هو موضح في الرسم التخطيطي في الشكل 4، تتوفر المجسات المادية في قناتي مجسات A وB.

يتم توجيه مخرجات السجل المحددة (نقاط المجس)، مثل تلك الموضحة أسفل الشكل، فوق قناتي المجس، ويمكن تطبيقها على القناة A أو B عند تحديدها. بعد ذلك، تُرسل إشارات القناة الآنية هذه إلى دبابيس المجس A والمجس B المخصصة للجهاز. كما يمكن توجيه إشارات المجس A والمجس B داخليًا إلى محلل منطقي مدمج.

تجدر الإشارة إلى أن خصائص توقيت دبابيس المجس منتظمة، ولا يوجد انحراف يُذكر بينها، مما يُسهّل مقارنة خصائص توقيت إشارات الوقت الفعلي. يمكن التقاط البيانات بتردد يصل إلى 100 ميجاهرتز، مما يجعلها مناسبة لمعظم تصميمات الأهداف.
ولعل الأهم من ذلك كله هو إمكانية تغيير مواقع نقاط الفحص بسرعة، نظرًا لعدم اختيارها ضمن التصميم المُنفَّذ (بل يتم اختيارها عبر أجهزة مخصصة أثناء تشغيل التصميم على FPGA)، وذلك بمجرد إرسال بيانات الاختيار إلى الجهاز. لا حاجة لإعادة تجميع التصميم أو برمجته.
لتبسيط استخدام إمكانية Live Probe بشكل أكبر، تتمتع أداة تصحيح الأخطاء المرتبطة بالقدرة على الوصول إلى جميع مواقع إشارة المجس من خلال تصحيح أخطاء تم إنشاؤه تلقائيًا fileكما هو موضح في الشكل 5، يمكن اختيار اسم الإشارة من قائمة الإشارات وتطبيقه على القناة المطلوبة. ويمكن القيام بذلك حتى أثناء تشغيل التصميم، مما يضمن سلاسة وكفاءة عالية في عملية الفحص.

في كثير من الحالات، يمكن استخدام قدرة التحقيق المادي، مثل Live Probe، بالاشتراك مع محلل المنطق المضمن الموصوف سابقًا وتقنيات الاختبار الخارجية.

كما هو موضح في الشكل 6، تتيح خاصية Live Probe لاختيار الإشارات "فوريًا" تغيير الإشارات قيد المراقبة بسرعة وسهولة دون الحاجة إلى إعادة تجميع التصميم. يمكن لمحلل منطقي خارجي أو نطاق خارجي رصد الإشارات المفحوصة بسهولة، كما هو موضح في الجزء العلوي الأيمن من الشكل على دبابيس خرج المسبار المخصصة. كبديل (أو ربما بالإضافة إلى ذلك) يمكن استخدام محلل منطقي داخلي (كتلة ILA Identify، الموضحة في الشكل) لرصد دبابيس المسبار. يلتقط ILA إشارات المسبار ويرصدها على نافذة شكل الموجة. يمكن تغيير مواقع المسبار دون الحاجة إلى إعادة تجميع تصميم الهدف.
لاحظ أنه يمكن استخدام الإمكانات الإضافية للتشغيل والتتبع لتحسين وظيفة التحقيق، مما يجعل من السهل اكتشاف مشكلات التصميم المعقدة.

تتوفر أيضًا إمكانيات إضافية لتصحيح أخطاء الأجهزة في أجهزة SmartFusion2 SoC FPGA وIGLOO2 FPGA. إحدى هذه الإمكانيات، والتي تُسمى Active Probe، يمكنها القراءة أو الكتابة ديناميكيًا وبشكل غير متزامن إلى أي بت في سجل عنصر منطقي. تبقى القيمة المكتوبة لدورة ساعة واحدة، مما يسمح باستمرار التشغيل العادي، مما يجعلها أداة تصحيح أخطاء قيّمة للغاية. تُعد Active Probe ذات أهمية خاصة عند الرغبة في مراقبة إشارة داخلية بسرعة (ربما للتحقق من أنها نشطة أو في الحالة المطلوبة، مثل إشارة إعادة الضبط)، أو عند الحاجة إلى اختبار دالة منطقية بسرعة عن طريق الكتابة إلى نقطة اختبار.
(ربما لبدء انتقال آلة الحالة عن طريق تعيين قيمة إدخال بسرعة لعزل مشكلة تدفق التحكم).

من إمكانيات تصحيح الأخطاء الأخرى التي توفرها مايكروسيمي ميزة تصحيح أخطاء الذاكرة (Memory Debug). تتيح هذه الميزة للمصمم القراءة أو الكتابة بشكل ديناميكي وغير متزامن إلى كتلة ذاكرة SRAM محددة من نسيج FPGA. كما هو موضح في لقطة شاشة أداة التصحيح (الشكل 7)، عند تحديد علامة تبويب "كتل الذاكرة"، يمكن للمستخدم تحديد الذاكرة المطلوبة للقراءة، وتنفيذ عملية التقاط لقطة منها، وتعديل قيمها، ثم إعادة كتابتها إلى الجهاز. يُعد هذا مفيدًا بشكل خاص للتحقق من أو ضبط مخازن البيانات المستخدمة في منافذ الاتصالات، سواءً في تطبيقات الحوسبة المؤقتة أو حتى في الشيفرة البرمجية التي تُنفذها وحدة المعالجة المركزية المدمجة. يصبح تصحيح أخطاء البيانات المعقدة أسرع وأسهل بكثير عندما يُمكن مراقبة الذاكرة والتحكم فيها بهذه السرعة.

بعد تصحيح أخطاء التصميم، قد يكون من المستحسن إيقاف تشغيل إمكانيات تصحيح أخطاء الأجهزة لحماية المعلومات الحساسة. يمكن للمهاجم استخدام هذه الإمكانيات نفسها لقراءة معلومات مهمة أو تغيير إعدادات النظام التي قد تتيح الوصول بسهولة إلى أجزاء حساسة من النظام. أضافت مايكروسيمي ميزات تسمح للمصمم بتأمين الجهاز بعد اكتمال التصحيح. على سبيل المثال،ampيمكن قفل الوصول إلى المسبار المباشر والمسبار النشط لتعطيل الوظيفة تمامًا كوسيلة هجوم محتملة (حتى أنه يُلغي إمكانية أن يُنشئ نشاط المسبار أي أنماط في تيار التغذية، والتي يمكن استخدامها لمحاولة مراقبة بيانات المسبار بشكل غير مباشر). كبديل، يمكن قفل الوصول إلى أجزاء محددة من التصميم لمنع الوصول إليها فقط. يُعد هذا مناسبًا إذا كان جزء فقط من التصميم بحاجة إلى تأمين، مع إبقاء باقي التصميم متاحًا للاختبار الميداني أو تحليل الأخطاء.

مخطط مقارنة تصحيح الأخطاء داخل الدائرة
الآن بعد أن تم تفصيل ذلكview من بين التقنيات الرئيسية الثلاث لتصحيح أخطاء الأجهزة داخل الدائرة، تم إنشاء مخطط موجز، كما هو موضح في الشكل 8، يوضح بالتفصيل التقدم المختلفtagوفاق و disadvantagخصائص كل طريقة. مع الأخذ في الاعتبار إمكانية استخدام بعض التقنيات معًا (مثل المسبار المباشر ومحلل المنطق الداخلي (ILA))، مثل Synopsys Identify، على سبيل المثالampفي هذه المرحلة، يمكننا رؤية نقاط القوة والضعف الرئيسية لكل تقنية. تُعد مجموعة إمكانيات تصحيح أخطاء الأجهزة داخل الدائرة (المسبار المباشر، والمسبار النشط، وتصحيح أخطاء الذاكرة - والتي تُسمى مجتمعةً SmartDebug) الأضعف مقارنةً بالتقنيات الأخرى من حيث عدد المجسات المتاحة (دائرة حمراء)، كما أنها أضعف من أفضلها (دائرة صفراء) عند مراعاة سرعة الالتقاط (يمكن أن تكون معدات الاختبار الخارجية أسرع).
تُعدّ التقنيات القائمة على ILA، مثل Synopsys Identify، الأضعف مقارنةً بالتقنيات الأخرى وعند مراعاة متطلبات موارد FPGA. تُعدّ التقنيات القائمة على معدات الاختبار الخارجية الأضعف بناءً على عدد من الاعتبارات، حيث تُعدّ التكلفة، وتأثير توقيت التصميم، وتكاليف نقل المسبار (بسبب الحاجة إلى إعادة تجميع التصميم) الأكثر إرهاقًا. ولعلّ الحل الأمثل هو الجمع بين SmartDebug وإحدى التقنيات الأخرى، بحيث يُمكن التخفيف من ضعف عدد قنوات SmartDebug وتقليل حركة نقطة المسبار.tagكما تم تقليص فوائد التقنيات الأخرى أيضًا.

تصنيفات الإشارة
يمكن التمييز بشكل مفيد بين بعض أكثر أنواع الإشارات شيوعًا، مما قد يساعد عند التخطيط لمنهجية تصحيح الأخطاء. على سبيل المثالampيمكن تصنيف الإشارات التي لا تتغير إلا أثناء بدء تشغيل النظام، مثل إعادة ضبط النظام، أو إعادة ضبط الكتل، أو سجلات التهيئة، كإشارات ثابتة. يتم الوصول إلى هذه الأنواع من الإشارات بكفاءة أكبر من خلال أداة يمكنها بسهولة مراقبة الإشارة والتحكم فيها، دون الحاجة إلى دورة إعادة تجميع طويلة. يُعد Active Probe أداة ممتازة لتصحيح أخطاء الإشارات الثابتة. وبالمثل، يمكن تصنيف الإشارات التي تتغير بشكل متكرر ولكنها تظل ثابتة في معظم الأوقات على أنها شبه ثابتة، كما يمكن تصحيح أخطائها بفعالية أكبر باستخدام Active Probe. يمكن تصنيف الإشارات التي تتغير بشكل متكرر، مثل إشارات الساعة، على أنها ديناميكية ولا يمكن الوصول إليها بسهولة من خلال Active Probe. يُعد Live Probe خيارًا أفضل لرصد هذه الإشارات.

حالة استخدام تصحيح الأخطاء البسيطة

الآن بعد أن أصبح لدينا فهم أفضل لخيارات التصحيح المتنوعة داخل الدائرة، دعنا نلقي نظرة على مثال تصميم بسيطampلمعرفة كيفية أداء هذه التقنيات. يوضح الشكل 9 تصميمًا بسيطًا لـ FPGA في جهاز SmartFusion2 SoC FPGA. تتم إعادة تعيين نظام التحكم الدقيق (MSS) بواسطة كتلة CoreSF2Reset Soft IP. المدخلات إلى هذه الكتلة هي إعادة تعيين التشغيل وإعادة تعيين User Fabric وإعادة تعيين خارجي. المخرجات هي إعادة تعيين إلى User Fabric وإعادة تعيين MSS وإعادة تعيين M3. أعراض الخطأ هي أنه لا يوجد نشاط على وحدات الإدخال/الإخراج حتى لو خرج الجهاز من حالة POR بنجاح. يتم توضيح الخيارات الثلاثة المختلفة لتصحيح هذا الخطأ في الشكل أيضًا: المربع الأزرق (المسمى ETE) هو لطريقة معدات الاختبار الخارجية؛ والمربع الأخضر (المسمى ILA) هو لطريقة محلل المنطق الداخلي؛ والمربع البرتقالي (المسمى AP) هو لطريقة Active Probe. سنفترض أن الأسباب الجذرية المحتملة للخطأ هي مدخلات إعادة التعيين المؤكدة بشكل غير صحيح لكتلة CoreSF2Reset Soft IP.

دعونا الآن نلقي نظرة على عملية التصحيح لثلاثة من الطرق داخل الدائرة الموضحة سابقًا.

معدات الاختبار الخارجية
باستخدام هذه الطريقة، يُفترض أن معدات الاختبار متوفرة وغير مستخدمة في مشروع ذي أولوية أعلى. بالإضافة إلى ذلك، من المهم التخطيط مسبقًا لضمان توفر بعض منافذ الإدخال/الإخراج FPGA وتوصيلها بسهولة بمعدات الاختبار. وجود رأس على لوحة الدوائر المطبوعة (PCB) على سبيل المثالampسيكون استخدام هذه الطريقة مفيدًا جدًا، إذ يُقلل من الوقت المُستغرق في محاولة تحديد "المشتبه به المحتمل" والاتصال به، أو احتمالية حدوث قصر في الدبابيس أثناء الفحص. سيحتاج التصميم إلى إعادة تجميع لاختيار الإشارات التي نريد فحصها. نأمل ألا نُضطر إلى "تقشير البصلة" ونحتاج إلى اختيار إشارات إضافية لمزيد من الفحص، لأن فحصنا الأولي غالبًا ما يُسفر عن المزيد من الأسئلة. على أي حال، قد تستغرق عملية إعادة التجميع وإعادة البرمجة وقتًا طويلاً، وإذا أسفرت عن انتهاكات للتوقيت، يلزم إعادة التصميم (جميعنا نعرف مدى الإحباط الذي قد يُسببه حل مشكلات إغلاق التوقيت، خاصةً عند إجراء تغييرات على التصميم للعثور على خطأ - فقد تستغرق العملية بأكملها من دقائق إلى ساعات)! من المهم أيضًا تذكر أنه إذا لم يتضمن التصميم أي عمليات إدخال/إخراج مجانية للمستخدم، فلا يُمكن تطبيق هذه الطريقة. علاوة على ذلك، تُؤثر هذه الطريقة على التصميم هيكليًا - وقد تختفي الأخطاء المتعلقة بالتوقيت أو تظهر مرة أخرى بين التكرارات.

محلل منطقي داخلي
باستخدام هذه الطريقة، يجب إدخال ILA في التصميم باستخدام موارد النسيج، ثم إعادة تجميعه. تجدر الإشارة إلى أنه إذا تم إنشاء ILA مسبقًا، فقد لا تكون الإشارات التي نريد فحصها مُجهزة، مما يتطلب أيضًا إعادة التجميع. تنطوي هذه العملية على خطر تغيير التصميم الأصلي وانتهاك قيود التوقيت. في حال استيفاء التوقيت، يجب إعادة برمجة التصميم وإعادة تهيئته. قد تستغرق هذه العملية بأكملها عدة دقائق أو حتى ساعات إذا كانت أوقات إعادة التجميع طويلة وتتطلب تمريرات متعددة. هذا النهج مُتداخل هيكليًا وقد يُسبب مشاكل مماثلة لتلك الموصوفة عند استخدام الطريقة المذكورة أعلاه.

المسبار النشط
باستخدام هذه الطريقة، يمكن توجيه المسبار النشط إلى مصدر إشارات إعادة الضبط المختلفة، والتي تُستمد جميعها من مخرجات السجل (كما هو شائع في أي ممارسة تصميم رقمي جيدة). يتم اختيار الإشارات واحدة تلو الأخرى، من قائمة المسبار النشط الموضحة في الشكل 10 أدناه. يمكن قراءة قيم الإشارة المحددة وعرضها في نافذة بيانات المسبار النشط. يمكن تحديد أي تأكيدات خاطئة بسهولة. يمكن إجراء هذا الاختبار فورًا دون الحاجة إلى إعادة تجميع الجهاز وإعادة برمجته، وهو ليس مُزعجًا من الناحيتين الهيكلية أو الإجرائية. تستغرق العملية بأكملها بضع ثوانٍ فقط. يمكن لهذه الطريقة أيضًا إنشاء إمكانية تحكم (تغيير القيم بشكل غير متزامن) وهو ما لا تسمح به الطريقتان الأخريان. في هذا المثال تحديدًاampيمكن بسهولة فحص إشارة إعادة الضبط المستمدة من السجل واكتشاف أنها في حالة نشطة.

من الممكن تحقيق التبديل اللحظي لإشارة إعادة الضبط عن طريق التلاعب بشكل غير متزامن بالسجل الذي يولد إشارات الراحة.

حالة استخدام تصحيح أخطاء أكثر تعقيدًا
كان التصميم أعلاه بسيطًا للغاية ومفيدًا كمقدمة لاستخدام تقنيات التصميم الموصوفة، ولكن هناك حاجة إلى مثال أكثر تعقيدًا.ampقد يكون المثال أكثر توضيحًا. في كثير من الأحيان، لا تكون الإشارة المطلوبة إشارة ثابتة كما كانت في مثالنا البسيط.ample ولكنه ديناميكي. الإشارة الديناميكية الشائعة هي ساعة وسيطة، ربما تُستخدم لتوقيت مصافحة واجهة تسلسلية. يوضح الشكل 11 مثل هذا التصميم مع نواة IP ناعمة للمستخدم، وهي في هذه الحالة واجهة تسلسلية مخصصة متصلة بناقل APB للنظام. أعراض الخطأ هي عدم وجود نشاط على الواجهة التسلسلية المخصصة للمستخدم، وأنه عندما يُصدر ناقل APB معاملة للوصول إلى الواجهة التسلسلية، فإنه يدخل في حالة استثناء تشير إلى مصافحة غير صحيحة. يبدو أن هذه الظروف تستبعد سببًا ثابتًا، مثل إشارة إعادة تعيين غير صحيحة، حيث يبدو أن آلة حالة المعاملة لا تعمل بالمعدل المتوقع، وبالتالي تسبب الاستثناء. يُعتقد أن السبب الجذري هو مولد تردد الساعة داخل نواة IP للمستخدم.

إذا لم يتم تشغيله بالتردد الصحيح، فسوف تحدث الأخطاء الموضحة.

في هذه الحالة، يُحتمل أن يكون من الأفضل استبدال نهج المسبار النشط بالمسبار المباشر. ويتضح ذلك في الشكل أعلاه بصندوق المسبار المباشر البرتقالي اللون، باستخدام J.TAG إشارة لاختيار مصدر التحقيق.

معدات الاختبار الخارجية
في هذه الحالة، تكون المنهجية مشابهة جدًا للمنهجية البسيطة الموصوفة سابقًاampيتم إرسال إشارة ساعة المستخدم إلى نقطة الاختبار (على الأرجح على رأس)، ويلزم إعادة تجميع تستغرق وقتًا طويلاً. قد يكون من المفيد أيضًا إرسال إشارة مرجعية، ربما ساعة نظام تُستخدم لتسجيل عنوان IP الخاص بالمستخدم كإشارة مقارنة. سنحتاج مجددًا إلى إعادة التجميع والبرمجة، لذا قد تستغرق العملية بأكملها وقتًا طويلاً.

محلل منطقي داخلي
هذه الحالة مشابهة جدًا للحالة البسيطة السابقةampيجب إدخال ILA، أو تحديد الإشارة المطلوبة، ثم تنفيذ دورة إعادة تجميع وإعادة برمجة. جميع المشكلات المذكورة سابقًا لا تزال تؤدي إلى وقت طويل لدورة تصحيح أخطاء. ومع ذلك، هناك تعقيد إضافي. يجب أن تكون الساعة التي تُشغّل ILA متزامنة، ويفضل أن تكون أسرع بكثير مقارنةً بالساعة التي تُراقبها نواة IP الناعمة للمستخدم. إذا كانت هذه الساعات غير متزامنة، أو لا تحتوي على علاقات توقيت صحيحة، فسيكون التقاط البيانات غير متوقع، وقد يُسبب ارتباكًا في عملية التصحيح.
لاحظ أنه إذا لم يتم إنشاء ساعة IP الناعمة للمستخدم على الشريحة (ربما يتم استردادها من الواجهة التسلسلية)، فقد يحتاج المصمم إلى إضافة وحدة ساعة لإنشاء ساعة ILA أسرع باستخدام موارد إضافية مما قد يؤدي إلى انتهاك التوقيت.

مسبار مباشر
باستخدام هذه الطريقة، يُمكن توجيه المسبار المباشر بسرعة إلى مصدر ساعة المستخدم وأي مصدر ساعة آخر من السجلّ لتحديد السبب الجذري للخطأ. سيعرض المسبار المباشر مخرجات الإشارة المُختارة آنيًا، مما يُسهّل تحديد أي علاقة توقيت بين الإشارات. لا تستغرق العملية بأكملها سوى ثوانٍ معدودة.

ميزات تصحيح أخطاء أخرى للواجهات التسلسلية
من المهم أيضًا الإشارة إلى وجود العديد من إمكانيات التصحيح الإضافية في أجهزة SmartFusion2 SoC FPGA وIGLOO2 FPGA والتي يمكن استخدامها على الواجهات التسلسلية، مثل تلك الموجودة في المثال السابقampتصميم حيث تكون الأخطاء أكثر تعقيدًا. SERDES Debug، على سبيل المثالampيوفر le إمكانيات تصحيح أخطاء محددة للواجهات التسلسلية عالية السرعة المخصصة. تتضمن بعض ميزات تصحيح أخطاء SERDES دعم اختبار PMA (مثل توليد أنماط PRBS واختبار الحلقة الراجعة) لتكوينات اختبار SERDES متعددة مع إعادة التهيئة على مستوى السجل لتجنب استخدام تدفق التصميم الكامل لإجراء تغييرات على التكوين، بالإضافة إلى تقارير نصية تعرض البروتوكولات المُهيأة، وسجلات تهيئة SERDES، وسجلات تهيئة المسار. تُسهّل هذه الميزات تصحيح أخطاء SERDES بشكل كبير، ويمكن استخدامها مع Live Probe وActive Probe لتسريع تصحيح أخطاء الدوائر المعقدة.
يمكن أيضًا استخدام أداة تصحيح الذاكرة (Memory Debug) الموصوفة سابقًا مع أداة تصحيح SERDES لتسريع عملية الاختبار. بفضل إمكانية فحص مخازن الذاكرة المؤقتة وتغييرها بسرعة وسهولة باستخدام تصحيح الذاكرة، يُمكن إنشاء "حزم اختبار" بسرعة ومراقبة نتائج الاتصال بين الأنظمة أو الحلقات الارتدادية. يمكن للمصمم الاستفادة من هذه الإمكانيات، وبالتالي تقليل الحاجة إلى "أدوات اختبار" متخصصة تستهلك موارد إضافية من بنية FPGA، مما قد يؤثر على توقيت الشريحة.

خاتمة
وصفت هذه الورقة البحثية بالتفصيل عدة مناهج مختلفة لتطبيق تصحيح الأخطاء داخل الدائرة لوحدات FPGA ووحدات FPGA ذات النظام على رقاقة (SoC)، بما في ذلك استخدام محلل منطقي متكامل، واستخدام معدات اختبار خارجية، واستخدام دوائر سبر مخصصة مدمجة في بنية FPGA. وقد ثبت أن إضافة دوائر سبر متخصصة ومخصصة، مثل المسبار النشط والمسبار المباشر اللذين توفرهما Microsemi على أجهزة SmartFusion2 SoC FPGA وIGLOO2 FPGA، يُسرّع ويُبسط عملية التصحيح بشكل كبير. كما ثبت أن القدرة على تعديل اختيار الإشارات الداخلية بسرعة (دون الحاجة إلى تنفيذ دورة إعادة تجميع وإعادة برمجة تستغرق وقتًا طويلاً)، والقدرة على فحص الإشارات الداخلية (دون الحاجة إلى استخدام بنية FPGA واحتمالية حدوث انتهاكات للتوقيت) تُعدّ تقدمًا كبيرًا.tagعند تصحيح أخطاء تصميمات FPGA. بالإضافة إلى ذلك، تم وصف استخدام منهجيات متعددة، والتي يمكن أن تعمل معًا لتوفير إمكانية تصحيح أخطاء أكثر شمولاً. وأخيرًا، تم عرض مثالينampتم تقديم حالات استخدام التصحيح لتوضيح التوازنات بين الطرق الموصوفة.

لمعرفة المزيد

1. وحدات FPGA من IGLOO2
2. وحدات FPGA من نوع SmartFusion2 SoC

تقدم شركة Microsemi Corporation (Nasdaq: MSCC) مجموعة شاملة من أشباه الموصلات وحلول الأنظمة للاتصالات والدفاع والأمن والأسواق الفضائية والصناعية. تشتمل المنتجات على دوائر متكاملة للإشارات المختلطة التناظرية عالية الأداء وذات صلابة إشعاعية ، و FPGAs ، و SoCs ، و ASICs ؛ منتجات إدارة الطاقة؛ أجهزة التوقيت والمزامنة وحلول الوقت الدقيقة ، التي تحدد المعيار العالمي للوقت ؛ أجهزة معالجة الصوت حلول الترددات اللاسلكية مكونات منفصلة تقنيات الأمان والقابلة للتطويرampمنتجات er؛ دوائر متكاملة وشبكات متوسطة المدى بتقنية Power-over-Ethernet؛ بالإضافة إلى إمكانيات وخدمات تصميم مخصصة. يقع المقر الرئيسي لشركة Microsemi في أليسو فيجو، كاليفورنيا، ويعمل بها حوالي 3,400 موظف حول العالم. تعرّف على المزيد على www.microsemi.com.

© 2014 شركة Microsemi. كل الحقوق محفوظة. Microsemi وشعار Microsemi هما علامتان تجاريتان لشركة Microsemi Corporation. جميع العلامات التجارية وعلامات الخدمة الأخرى مملوكة لأصحابها المعنيين.

المقر الرئيسي لشركة Microsemi

• واحد إنتربرايز، أليسو فيجو كاليفورنيا 92656 الولايات المتحدة الأمريكية
• داخل الولايات المتحدة الأمريكية: +1 800-713-4113
• الخارج الولايات المتحدة الأمريكية: +1 949-380-6100
• مبيعات: +1 949-380-6136
• الفاكس: +1 949-215-4996
• بريد إلكتروني: sales.support@microsemi.com

التعليمات

• س: ما هو الحد الأقصى لتردد التقاط البيانات للجهاز؟
  ج: يدعم الجهاز التقاط البيانات بسرعة تصل إلى 100 ميجا هرتز، وهو مناسب لمعظم تصميمات الأهداف.
• س: هل أحتاج إلى إعادة تجميع التصميم عند استخدام دوائر التحقيق للتصحيح؟
  ج: لا، يمكن تغيير مواقع نقاط التحقيق بسرعة دون الحاجة إلى إعادة تجميع التصميم أو إعادة البرمجة.

المستندات / الموارد

تصحيح أخطاء FPGA داخل الدائرة من Microsemi [بي دي اف] تعليمات تصحيح أخطاء FPGA داخل الدائرة، تصحيح أخطاء FPGA، تصحيح الأخطاء

مراجع

• دليل المستخدم