HDMI Arria 10 FPGA IP Desain Example
Guide pamakéHDMI Intel® Arria 10 FPGA IP
Desain Example Guide pamaké
Diropéa pikeun Intel®Quartus®
Perdana Desain Suite: 22.4
IP Vérsi: 19.7.1

HDMI Intel® FPGA IP Desain Example Gancang Mimitian Guide pikeun Intel® Arria® 10 Alat

Alat HDMI Intel® 10 gaduh simulasi testbench sareng desain hardware anu ngadukung kompilasi sareng uji hardware.
Desain IP FPGA example pikeun Intel Arria®
The HDMI Intel FPGA IP nawarkeun ex design handapamples:

• HDMI 2.1 RX-TX retransmit design sareng modeu link laju tetep (FRL) diaktipkeun
• HDMI 2.0 RX-TX retransmit design jeung mode FRL ditumpurkeun
• HDCP leuwih HDMI 2.0 desain

Catetan: Fitur HDCP teu kaasup kana software Intel® Quartus Prime Pro Edition.
Pikeun ngakses fitur HDCP, kontak Intel di https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Lamun anjeun ngahasilkeun ex designample, editor parameter otomatis nyiptakeun files perlu simulate, compile, sarta nguji desain dina hardware.
Gambar 1. Léngkah PangwangunanÉmbaran patali
HDMI Intel FPGA IP Guide pamaké
1.1. Ngahasilkeun Desain
Paké editor parameter HDMI Intel FPGA IP dina software Intel Quartus Prime pikeun ngahasilkeun ex designamples. Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktorna kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
Dimimitian ku Nios® II EDS dina versi software Intel Quartus Prime Pro Edition 19.2 jeung versi software Intel Quartus Prime Standard Edition 19.1, Intel geus dihapus komponén Cygwin dina Windows * Vérsi Nios II EDS, ngaganti eta kalawan Windows * Subsytem pikeun Linux Ubuntu (WSL). Upami anjeun pangguna Windows*, anjeun kedah masang WSL sateuacan ngadamel desain ex anjeunample.
Gambar 2. Ngahasilkeun Aliran Desain

1. Jieun proyék targeting Intel Arria 10 kulawarga alat tur pilih alat nu dipikahoyong.
2. Dina Katalog IP, panggihan tur ganda-klik Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Jandéla Varian IP Anyar atanapi Variasi IP Anyar nembongan.
3. Sebutkeun nami tingkat luhur pikeun variasi IP khusus anjeun. Editor parameter nyimpen setelan variasi IP dina a file ngaranna .ip atawa .qsys.
4. Pencét OK. Editor parameter nembongan.
5. Dina tab IP, ngonpigurasikeun parameter anu dipikahoyong pikeun TX sareng RX.
6. Hurungkeun parameter Rojongan FRL pikeun ngahasilkeun HDMI 2.1 desain example dina modeu FRL. Pareuman pikeun ngahasilkeun HDMI 2.0 desain example tanpa FRL.
7. Dina Desain Example tab, pilih Arria 10 HDMI RX-TX Retransmit.
8. Pilih Simulasi pikeun ngahasilkeun testbench, tur pilih Sintésis pikeun ngahasilkeun ex design hardwareample.You kudu milih sahanteuna hiji pilihan ieu keur ngahasilkeun ex designample files. Upami anjeun milih duanana, waktos generasina langkung panjang.
9. Pikeun Generate File Format, pilih Verilog atanapi VHDL.
10. Pikeun Target Development Kit, pilih Intel Arria 10 GX FPGA Development Kit. Upami anjeun milih kit pamekaran, teras alat target (dipilih dina lengkah 4) robih cocog sareng alat dina papan target. Pikeun Intel Arria 10 GX FPGA Development Kit, alat standar nyaéta 10AX115S2F4I1SG.
11. Klik Generate Exampjeung Desain.

Émbaran patali
Kumaha carana masang Windows* Subsystem for Linux* (WSL) dina Windows* OS?
1.2. Simulating Desain
Testbench HDMI simulates desain loopback serial ti conto TX ka hiji conto RX. generator pola video internal, s audioampgenerator le, generator data sideband, jeung modul generator data bantu ngajalankeun conto HDMI TX jeung kaluaran serial ti conto TX nyambung ka conto RX di testbench nu.
Gambar 3. Desain Aliran Simulasi

1. Pindah ka folder simulasi anu dipikahoyong.
2. Jalankeun skrip simulasi pikeun simulator anu dirojong tina pilihan anjeun. Skrip compiles tur ngajalankeun testbench dina simulator nu.
3. Nganalisis hasilna.

Tabél 1. Léngkah pikeun ngajalankeun simulasi

Simulator	Diréktori Gawé	parentah
Riviera-PRO*	/ simulasi / aldec	Dina baris paréntah, ngetik
		vsim -c -do aldec.do
ModelSim*	/ simulasi / mentor	Dina baris paréntah, ngetik
		vsim -c -do mentor.do
VCS*	/ simulasi / synopsys / vcs	Dina baris paréntah, ngetik
		sumber vcs_sim.sh
VCS MX	/ simulasi / synopsys / vcsmx	Dina baris paréntah, ngetik
		sumber vcsmx_sim.sh
Xcelium * Paralel	/ simulasi / xcelium	Dina baris paréntah, ngetik
		sumber xcelium_sim.sh

Simulasi anu suksés ditungtungan ku pesen ieu:
# SIMBOL_PER_Jam = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Pas simulasi
1.3. Nyusun sareng Nguji Desain

Pikeun compile tur ngajalankeun test demonstrasi dina ex hardwareampdesain, tuturkeun léngkah ieu:

1. Pastikeun hardware exampgenerasi desain le lengkep.
2. Jalankeun parangkat lunak Intel Quartus Prime sareng buka file .qpf file.
   • HDMI 2.1 desain example jeung Rojongan FRL diaktipkeun: diréktori proyék / quartus / a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 desain example jeung Rojongan FRL ditumpurkeun: projected irectory / quartus / a10_hdmi2_demo.qpf
3. Klik Processing ➤ Mimitian Kompilasi.
4. Saatos kompilasi suksés, a .sof file bakal dihasilkeun dina quartus / output_files diréktori.
5. Nyambungkeun kana port FMC B (J2):
   • HDMI 2.1 desain example kalayan Rojongan FRL diaktipkeun: Bitec HDMI 2.1 Kartu Putri FMC Rev 9
   Catetan: Anjeun tiasa milih révisi kartu putri Bitec HDMI Anjeun. Dina Desain Example tab, set HDMI Putri Card Révisi boh Révisi 9, Révisi atawa euweuh kartu putri. Nilai standar nyaéta Révisi 9.
   • HDMI 2.0 desain exampsareng Dukungan FRL ditumpurkeun: Bitec HDMI 2.0 Kartu Putri FMC Rev 11
6. Sambungkeun TX (P1) tina kartu putri Bitec FMC ka sumber video éksternal.
7. Sambungkeun RX (P2) tina kartu putri Bitec FMC ka tilelep video éksternal atanapi analisa video.
8. Pastikeun sadaya saklar dina papan pamekaran aya dina posisi standar.
9. Ngonpigurasikeun nu dipilih Intel Arria 10 alat dina dewan ngembangkeun ngagunakeun dihasilkeun .sof file (Pakakas ➤ Programmer ).
10. Analis kedah nampilkeun pidéo anu dihasilkeun tina sumberna.

Émbaran patali
Intel Arria 10 FPGA Development Kit Guide pamaké
1.4. HDMI Intel FPGA IP Desain Example Parameter
Tabél 2.
HDMI Intel FPGA IP Desain Example Parameter pikeun Intel Arria 10 Alat pilihan ieu sadia pikeun Intel Arria 10 alat wungkul.

Parameter	Nilai	Katerangan
Sadia Desain Example
Pilih Desain	Arria 10 HDMI RX-TX Retransmit	Pilih desain example pikeun dihasilkeun.

Desain Example Files
simulasi	Hurung, Pareuman	Hurungkeun pilihan ieu pikeun ngahasilkeun perlu files pikeun testbench simulasi.
Sintésis	Hurung, Pareuman	Hurungkeun pilihan ieu pikeun ngahasilkeun perlu files pikeun Intel Quartus Prime kompilasi jeung hardware démo.

Dihasilkeun Format HDL
Ngahasilkeun File Formatna	Verilog, VHDL	Pilih format HDL pikaresep Anjeun pikeun ex design dihasilkeunample filenyetél. Catetan: Pilihan ieu ngan nangtukeun format pikeun IP tingkat luhur dihasilkeun files. Kabéh séjén files (misalna example testbenches jeung tingkat luhur files pikeun démo hardware) aya dina format Verilog HDL

Kit Pangwangunan Target
Pilih Board	Henteu aya Kit Pangwangunan,	Pilih dewan pikeun ex design sasaranample.
	Arria 10 GX FPGA Development Kit, Kit ngembangkeun custom	• Taya Development Kit: Pilihan ieu ngaluarkeun sagala aspék hardware pikeun ex designample. Inti IP nyetél sadaya tugas pin ka pin virtual. • Arria 10 GX FPGA Development Kit: pilihan ieu otomatis milih alat target proyék pikeun cocog alat dina kit ngembangkeun ieu. Anjeun bisa ngarobah alat target ngagunakeun Robah Alat Target parameter lamun révisi dewan anjeun boga varian alat béda. Inti IP netepkeun sadaya tugas pin dumasar kana kit pamekaran.
		•Custom Development Kit: Pilihan ieu ngamungkinkeun ex designample pikeun diuji dina kit ngembangkeun pihak katilu kalawan Intel FPGA. Anjeun panginten kedah nyetél tugas pin nyalira.

Alat target
Robah Alat Target	Hurung, Pareuman	Hurungkeun pilihan ieu sareng pilih varian alat anu dipikaresep pikeun kit pamekaran.

HDMI 2.1 Desain Example (Rojongan FRL = 1)

Desain HDMI 2.1 exampDina modeu FRL nunjukkeun hiji conto HDMI loopback paralel anu diwangun ku opat saluran RX sareng opat saluran TX.
meja 3. HDMI 2.1 Desain Example pikeun Intel Arria 10 Alat

Desain Example	Laju Data	Modeu Saluran	Jenis Loopback
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simpléks	Paralel sareng panyangga FIFO

Fitur

• Desain instantiates FIFO buffers pikeun ngalakukeun langsung HDMI video stream passthrough antara HDMI 2.1 tilelep jeung sumber.
• Desainna tiasa ngalih antara modeu FRL sareng mode TMDS salami waktos jalan.
• Desain ngagunakeun status LED pikeun debugging mimiti stage.
• Desainna hadir sareng instans HDMI RX sareng TX.
• Desain nunjukkeun sisipan sareng nyaring Dinamis Range sareng Mastering (HDR) InfoFrame dina modul link RX-TX.
• Desain negotiates laju FRL antara tilelep disambungkeun ka TX jeung sumber disambungkeun ka RX. Desain ngaliwat EDID tina tilelep éksternal ka RX on-board dina konfigurasi standar. processor Nios II negotiates dasar link on kamampuhan tilelep disambungkeun ka TX. Anjeun oge tiasa toggle switch on-board user_dipsw pikeun ngadalikeun kamampuan TX sareng RX FRL sacara manual.
• Desain ngawengku sababaraha fitur debugging.
  Instance RX nampi sumber pidéo ti generator pidéo éksternal, sareng datana teras ngalangkungan FIFO loopback sateuacan dikirimkeun ka conto TX. Anjeun kedah nyambungkeun analisa pidéo éksternal, monitor, atanapi televisi nganggo sambungan HDMI ka inti TX pikeun pariksa pungsionalitasna.

2.1. HDMI 2.1 RX-TX Retransmit Desain Blok Diagram
The HDMI RX-TX retransmit design example mendemonstrasikan loopback paralel dina mode channel simpléks pikeun HDMI 2.1 kalawan Rojongan FRL diaktipkeun.
angka 4. HDMI 2.1 RX-TX Retransmit Blok Diagram2.2. Nyiptakeun RX-Ngan atanapi TX-Ngan Desainns
Pikeun pamaké canggih, anjeun tiasa nganggo HDMI 2.1 rarancang pikeun nyieun TX- atanapi RX-hijina desain.
angka 5. Komponén diperlukeun pikeun RX-Ngan atawa TX-Ngan DesainPikeun make RX- atanapi komponén TX wungkul, miceun blok teu relevan tina rarancang.
meja 4. RX-Ngan sarta TX-Ngan Sarat Desain

Sarat pamaké	Ngajaga	Cabut	Tambihan
HDMI RX wungkul	RX Top	• TX Top • RX-TX Patalina • Subsistem CPU • Transceiver Arbiter	–
HDMI TX wungkul	•TX Top •CPU Sub-System	•RX Top • RX-TX Patalina • Transceiver Arbiter	Generator Pola Video (modul khusus atanapi didamel tina Suite Video sareng Pangolahan Gambar (VIP))

Salian ti parobahan RTL, anjeun ogé kedah ngédit naskah main.c.
• Pikeun desain HDMI TX wungkul, decouple nungguan status konci HDMI RX ku nyoplokkeun garis handap tur ngaganti ku
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
sedengkeun (rx_hdmi_lock == 0) {
lamun (check_hpd_isr ()) {break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx sanggeus rx dikonci
lamun (rx_hdmi_lock == 1) {
lamun (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} lain {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Pikeun desain HDMI RX wungkul, tetep ngan garis handap dina main.c skrip:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Hardware jeung Software Syarat
Intel ngagunakeun hardware jeung software di handap pikeun nguji ex desainample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• Sumber HDMI 2.1 (Kuantum Data 980 48G Generator)
• HDMI 2.1 Tilelep (Kuantum Data 980 48G Analyzer)
• Kartu putri Bitec HDMI FMC 2.1 (Révisi 9)
• Kabel HDMI 2.1 Kategori 3 (diuji ku Kabel Belkin 48Gbps HDMI 2.1)

Parangkat lunak

• Vérsi software Intel Quartus Prime Pro Edition 20.1

2.4. Struktur Diréktori
Diréktori ngandung anu dihasilkeun files pikeun HDMI Intel FPGA IP design example.
Gambar 6. Struktur Diréktori pikeun Desain Examplemeja 5. Dibangkitkeun RTL Files

Polder	Files / Subfolders
umum	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_budak	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
konfigurasi deui	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

meja 6. Dihasilkeun simulasi Files
Rujuk kana Simulasi Testbench bagian pikeun émbaran leuwih lengkep

Polder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
pembimbing	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filedaptar.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
umum	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

meja 7. Software dihasilkeun Files

Polder	Files
tx_control_src Catetan: Folder tx_control ogé ngandung duplikat ieu files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	utama.c
	pio_maca_nulis.c
	pio_read_write.h

2.5. Komponén Desain
The HDMI Intel FPGA IP design example diwangun ku komponén luhur-tingkat umum tur HDMI TX na RX komponén luhur.
2.5.1. HDMI TX komponén
Komponén luhur HDMI TX kalebet komponén tingkat luhur inti TX, sareng IOPLL, transceiver PHY reset controller, transceiver PHY asli, TX PLL, manajemén konfigurasi ulang TX, sareng blok panyangga kaluaran.
angka 7. HDMI TX Top komponénmeja 8. HDMI TX Top komponén

Modul	Katerangan
HDMI TX Core	IP narima data video ti tingkat luhur sarta ngalakukeun encoding data bantu, encoding data audio, video encoding data, scrambling, TMDS encoding atawa packetization.
IOPLL	IOPLL (iopll_frl) ngahasilkeun jam FRL pikeun inti TX. Jam rujukan ieu nampi jam kaluaran TX FPLL. Frékuénsi jam FRL = Laju data per lajur x 4 / (karakter FRL per jam x 18)
Transceiver PHY Reset Controller	The Transceiver PHY reset controller ensures a initialization dipercaya tina transceiver TX. Input reset controller ieu dipicu ti tingkat luhur, sarta eta dibangkitkeun analog jeung sinyal reset digital pakait jeung block Transceiver Asalna PHY nurutkeun sequencing reset jero blok. Sinyal kaluaran tx_ready tina blok ieu ogé fungsina salaku sinyal reset ka HDMI Intel FPGA IP pikeun nunjukkeun yén transceiver parantos dijalankeun, sareng siap nampi data tina inti.
Transceiver Asalna PHY	Blok transceiver teuas nu narima data paralel ti HDMI TX inti jeung serializes data ti ngirimkeunana. Catetan: Pikeun nyumponan sarat skew antar-saluran HDMI TX, setel pilihan mode beungkeutan saluran TX dina editor parameter Intel Arria 10 Transceiver Native PHY ka beungkeutan PMA jeung PCS. Anjeun oge kedah nambahkeun skew maksimum (set_max_skew) syarat konstrain kana sinyal reset digital tina transceiver reset controller (tx_digitalreset) sakumaha dianjurkeun dina Intel Arria 10 Transceiver PHY Guide pamaké.
TX PLL	Blok PLL pamancar nyayogikeun jam gancang serial ka blok PHY Native Transceiver. Pikeun ieu HDMI Intel FPGA IP design example, fPLL dipaké salaku TX PLL. TX PLL boga dua jam rujukan. • jam rujukan 0 disambungkeun ka osilator programmable (kalawan frékuénsi jam TMDS) pikeun modeu TMDS. Dina desain ieu example, RX TMDS jam dipaké pikeun nyambung ka jam rujukan 0 keur modeu TMDS. Intel nyarankeun anjeun ngagunakeun osilator anu tiasa diprogram sareng frékuénsi jam TMDS pikeun jam rujukan 0. • jam rujukan 1 disambungkeun ka tetep 100 jam MHz keur modeu FRL.
Manajemén Reconfiguration TX	• Dina modeu TMDS, blok manajemén konfigurasi ulang TX reconfigures TX PLL pikeun frékuénsi jam kaluaran béda nurutkeun frékuénsi jam TMDS tina video husus. • Dina modeu FRL, blok manajemén reconfiguration TX reconfigures TX PLL pikeun suplai jam serial gancang pikeun 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps na 12 Gbps nurutkeun widang FRL_Rate dina 0x31 SCDC register. • Blok manajemén TX reconfiguration pindah jam rujukan TX PLL antara jam rujukan 0 keur modeu TMDS jeung jam rujukan 1 keur modeu FRL.
Buffer kaluaran	panyangga Ieu tindakan minangka hiji panganteur pikeun interaksi panganteur I2C tina HDMI DDC sarta komponén redriver.

meja 9.Transceiver Data Laju jeung Oversampling Faktor Unggal Jam Frékuénsi Range

Modus	Laju Data	oversampler 1 (2x oversample)	oversampler 2 (4x oversample)	oversample Faktor	oversampLed Data Rate (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Pareum	2	2000–12000
FRL	3000	Pareum	Pareum	1	3000
FRL	6000	Pareum	Pareum	1	6000

FRL	8000	Pareum	Pareum	1	8000
FRL	10000	Pareum	Pareum	1	10000
FRL	12000	Pareum	Pareum	1	12000

angka 8. TX Reconfiguration Runtuyan Aliran2.5.2. Komponén HDMI RX
Komponén luhur HDMI RX kalebet komponén tingkat luhur inti RX, budak I²C opsional sareng EDID RAM, IOPLL, pangontrol reset PHY transceiver, PHY asli RX, sareng blok manajemén konfigurasi ulang RX.
angka 9. HDMI RX Top komponénmeja 10. HDMI RX Top komponén

Modul	Katerangan
Inti HDMI RX	IP nampi data séri tina Transceiver Native PHY sareng ngalaksanakeun alignment data, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, and descrambling.
I2C Budak	I2C nyaéta antarbeungeut anu digunakeun pikeun Sink Display Data Channel (DDC) sareng Status and Data Channel (SCDC). Sumber HDMI ngagunakeun DDC pikeun nangtukeun kamampuan sareng karakteristik tilelep ku maca struktur data Enhanced Extended Display Identification Data (E-EDID). Alamat budak I8C 2-bit pikeun E-EDID nyaéta 0xA0 sareng 0xA1. LSB nunjukkeun jinis aksés: 1 pikeun dibaca sareng 0 kanggo nyerat. Nalika aya kajadian HPD, budak I2C ngabales data E-EDID ku cara maca tina on-chip. Controller I2C ngan ukur ngadukung SCDC pikeun HDMI 2.0 sareng 2.1 Alamat budak I9C 2-bit pikeun SCDC nyaéta 0xA8 sareng 0xA9. Nalika kajadian HPD lumangsung, budak I2C ngalakukeun transaksi nulis atanapi maca ka atanapi tina antarmuka SCDC tina inti HDMI RX. Prosés palatihan Tumbu pikeun Patalina Laju Maneuh (FRL) ogé lumangsung ngaliwatan I2C Salila hiji acara HPD atawa nalika sumber nulis laju FRL béda jeung FRL Rate register (SCDC ngadaptar 0x31 bit [3:0]), prosés latihan link dimimitian. Catetan: Controller I2C ngan ukur budak ieu pikeun SCDC henteu diperyogikeun upami HDMI 2.0 atanapi HDMI 2.1 henteu dimaksudkeun.

EDID RAM

Desain nyimpen informasi EDID ngagunakeun RAM 1-Port IP. A standar dua- kawat (jam jeung data) protokol beus serial (I2C budak-hijina controller) mindahkeun CEA-861-D patuh E-EDID struktur data. EDID RAM ieu nyimpen informasi E-EDID. •Nalika dina modeu TMDS, desain ngarojong passthrough EDID ti TX ka RX. Salila passthrough EDID, nalika TX disambungkeun ka tilelep éksternal, processor Nios II maca EDID ti tilelep éksternal jeung nulis ka EDID RAM. • Nalika dina modeu FRL, processor Nios II nyerat EDID tos ngonpigurasi pikeun tiap laju link dumasar kana parameter HDMI_RX_MAX_FRL_RATE dina Aksara global.h. Anggo input HDMI_RX_MAX_FRL_RATE ieu kanggo tingkat FRL anu dirojong: • 1: 3G 3 Jalur • 2: 6G 3 Jalur • 3: 6G 4 Jalur • 4: 8G 4 Jalur •5: 10G 4 Jalur (standar) • 6: 12G 4 Jalur

IOPLL

HDMI RX ngagunakeun dua IOPLL. • The IOPLL munggaran (pll_tmds) ngahasilkeun jam rujukan RX CDR. IOPLL ieu ngan dipaké dina modeu TMDS. Jam rujukan tina IOPLL ieu nampi jam TMDS. Modeu TMDS nganggo IOPLL ieu kusabab CDR teu tiasa nampi jam rujukan sahandapeun 50 MHz sareng frékuénsi jam TMDS ti 25 MHz dugi ka 340 MHz. IOPLL ieu nyadiakeun frékuénsi jam anu 5 kali jam rujukan input pikeun rentang frékuénsi antara 25 MHz nepi ka 50 MHz jeung nyadiakeun frékuénsi jam sarua jeung jam rujukan input pikeun rentang frékuénsi antara 50 MHz nepi ka 340 MHz. •IOPLL kadua (iopll_frl) ngahasilkeun jam FRL pikeun inti RX. Jam rujukan ieu nampi jam pulih CDR. Frékuénsi jam FRL = Laju data per lajur x 4 / (karakter FRL per jam x 18)

Transceiver PHY Reset Controller	The Transceiver PHY reset controller ensures a initialization dipercaya tina transceiver RX. Input reset controller ieu dipicu ku RX reconfiguration, sarta eta dibangkitkeun analog jeung sinyal reset digital pakait jeung block PHY Transceiver Asalna nurutkeun sequencing reset jero blok.
RX Asalna PHY	Blok transceiver teuas anu narima data serial ti sumber video éksternal. Éta deserializes data serial kana data paralel saméméh ngalirkeun data ka HDMI RX core. Blok ieu dijalankeun dina Enhanced PCS pikeun modeu FRL. RX CDR boga dua jam rujukan. • jam rujukan 0 disambungkeun ka jam kaluaran IOPLL TMDS (pll_tmds), nu diturunkeun tina jam TMDS. • jam rujukan 1 disambungkeun ka jam 100 MHz tetep. Dina modeu TMDS, RX CDR dikonfigurasi deui pikeun milih jam rujukan 0, sareng dina modeu FRL, RX CDR dikonpigurasi deui pikeun milih jam rujukan 1.
Manajemén Reconfiguration RX	Dina modeu TMDS, blok manajemén konfigurasi ulang RX nerapkeun circuitry deteksi laju sareng HDMI PLL pikeun ngajalankeun transceiver RX pikeun beroperasi dina laju tautan sawenang-wenang mimitian ti 250 Mbps dugi ka 6,000 Mbps. Dina modeu FRL, blok manajemén konfigurasi ulang RX reconfigures transceiver RX pikeun beroperasi dina 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, atawa 12 Gbps gumantung kana laju FRL dina widang register SCDC_FRL_RATE (0x31[3:0]). Blok manajemén konfigurasi ulang RX pindah antara Standar PCS / RX pikeun modeu TMDS sarta Enhanced PCS pikeun mode FRL.Refer ka Gambar 10 dina kaca 22.

angka 10. RX Reconfiguration Runtuyan Aliran
inohong illustrates aliran runtuyan reconfiguration multi-rate controller lamun narima input stream data jeung frékuénsi jam rujukan, atawa lamun transceiver nu teu dikonci.2.5.3. Blok umum tingkat luhur
Blok umum tingkat luhur kalebet arbiter transceiver, komponén tautan RX-TX, sareng subsistem CPU.
meja 11. Top-Level blok umum

Modul

Katerangan

Transceiver Arbiter

Blok fungsional generik ieu nyegah transceiver ti recalibrating sakaligus nalika boh RX atanapi TX transceiver dina saluran fisik anu sarua merlukeun reconfiguration. Recalibration simultaneous tabrakan aplikasi dimana RX na TX transceiver dina channel sarua ditugaskeun ka palaksanaan IP bebas. Arbiter transceiver Ieu extension kana resolusi dianjurkeun pikeun merging simpléks TX jeung simpléks RX kana saluran fisik sarua. Arbiter transceiver ieu ogé ngabantosan dina ngahijikeun sareng ngawaskeun pamundut konfigurasi ulang RX sareng TX anu dipetakeun mémori Avalon® nargétkeun simpléks RX sareng TX transceiver dina hiji saluran salaku port antarmuka reconfiguration tina transceiver ngan tiasa diaksés sacara berurutan. Sambungan panganteur antara arbiter transceiver sareng blok TX / RX Native PHY / PHY Reset Controller dina desain ieu example nunjukkeun modeu generik nu lumaku pikeun sagala kombinasi IP ngagunakeun arbiter transceiver. Arbiter transceiver henteu diperyogikeun nalika ngan ukur transceiver RX atanapi TX anu dianggo dina saluran. Arbiter transceiver ngaidentipikasi requester of a reconfiguration ngaliwatan Avalon interfaces reconfiguration memori-dipetakeun sarta ensures yén tx_reconfig_cal_busy pakait atanapi rx_reconfig_cal_busy gated sasuai. Pikeun aplikasi HDMI, ngan RX ngamimitian konfigurasi ulang. Ku nyalurkeun pamundut konfigurasi ulang Avalon-dipetakeun ngaliwatan arbiter, arbiter ngaidentipikasi yén pamundut reconfiguration asalna tina RX, nu lajeng Gerbang tx_reconfig_cal_busy ti negeskeun tur ngamungkinkeun rx_reconfig_cal_busy negeskeun. Gating nyegah transceiver TX ti dipindahkeun ka modeu calibration teu ngahaja. Catetan: Kusabab HDMI ngan merlukeun RX reconfiguration, sinyal tx_reconfig_mgmt_* dihijikeun kaluar. Ogé, panganteur dipetakeun mémori Avalon henteu diperlukeun antara arbiter jeung blok TX Native PHY. Blok ditugaskeun ka antarmuka dina desain example pikeun nunjukkeun sambungan arbiter transceiver generik ka TX / RX Native PHY / PHY Reset Controller

RX-TX Patalina

• The kaluaran data video jeung sinyal sinkronisasi ti HDMI RX core loop ngaliwatan DCFIFO sakuliah domain jam video RX na TX. • port data bantu tina inti HDMI TX ngadalikeun data bantu nu ngalir ngaliwatan DCFIFO ngaliwatan backpressure. Backpressure mastikeun teu aya pakét bantu anu teu lengkep dina port data bantu. • Blok ieu ogé ngalaksanakeun nyaring éksternal: - Nyaring data audio sareng pakét regenerasi jam audio tina aliran data bantu sateuacan ngirimkeun ka port data bantu inti HDMI TX. - Nyaring High Dynamic Range (HDR) InfoFrame tina data tambahan HDMI RX sareng nyelapkeun mantanample HDR InfoFrame kana data bantu tina HDMI TX ngaliwatan Avalon streaming multiplexer.

Subsistem CPU

Subsistem CPU fungsina salaku controller SCDC na DDC, sarta sumber reconfiguration controller. • Sumber SCDC controller ngandung I2C master controller. I2C master controller mindahkeun struktur data SCDC tina sumber FPGA kana tilelep éksternal pikeun HDMI 2.0 operasi. Pikeun example, lamun aliran data kaluar 6,000 Mbps, prosésor Nios II paréntah I2C master controller pikeun ngamutahirkeun TMDS_BIT_CLOCK_RATIO na SCRAMBLER_ENABLE bit tina tilelep konfigurasi TMDS register ka 1. • Master I2C sarua ogé mindahkeun struktur data DDC (E-EDID) antara sumber HDMI na tilelep éksternal. • CPU Nios II tindakan minangka controller reconfiguration pikeun sumber HDMI. CPU ngandelkeun deteksi laju periodik ti modul Manajemén RX Reconfiguration pikeun nangtukeun lamun TX merlukeun reconfiguration. The Avalon mémori-dipetakeun budak penerjemah nyadiakeun antarbeungeut antara Nios II processor Avalon memori-dipetakeun panganteur master sarta Avalon memori-dipetakeun budak interfaces tina externally instantiated sumber HDMI urang IOPLL na TX Asalna PHY. • Ngalaksanakeun latihan link ngaliwatan panganteur master I2C kalawan tilelep éksternal

2.6. Range dinamis sareng ngawasaan (HDR) Insertion sareng Filtering InfoFrame
The HDMI Intel FPGA IP design example ngawengku démo ngeunaan setelan HDR InfoFrame dina sistem loopback RX-TX.
Spésifikasi HDMI Vérsi 2.0b ngamungkinkeun Dynamic Range jeung Mastering InfoFrame bisa dikirimkeun ngaliwatan HDMI stream bantu. Dina demonstrasi, blok Pembangkit Paket Bantu ngadukung sisipan HDR. Anjeun ngan ukur kedah pormat pakét HDR InfoFrame anu dimaksudkeun sakumaha anu dijelaskeun dina tabel daptar sinyal modul sareng panempatan InfoFrame HDR lumangsung sakali unggal pigura pidéo.
Dina ex ieuampKonfigurasi le, dina instansi mana aliran bantu asup geus kaasup HDR InfoFrame, eusi HDR streamed disaring. Nyaring ngahindarkeun konflik HDR InfoFrames pikeun dikirimkeun sareng mastikeun yén ngan ukur nilai-nilai anu ditetepkeun dina HDR S.ample modul Data dipaké.
Gambar 11. Patalina RX-TX sareng Rentang Dinamis sareng Ngawasaan Insertion InfoFrame
Gambar nembongkeun diagram blok link RX-TX kaasup Dynamic Range jeung Mastering InfoFrame sisipan kana HDMI TX core stream bantu.Méja 12. Blok Insertion Data Auxiliary (aux_retransmit) Sinyal

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset
clk	Input	1	Input jam. jam ieu kudu disambungkeun ka jam video.
ngareset	Input	1	Reset input.

Sinyal pakét bantu
tx_aux_data	Kaluaran	72	TX Auxiliary pakét kaluaran ti multiplexer nu.
tx_aux_valid	Kaluaran	1
tx_aux_siap	Kaluaran	1
tx_aux_sop	Kaluaran	1
tx_aux_eop	Kaluaran	1
rx_aux_data	Input	72	Data bantu RX dialirkeun kana modul saringan pakét sateuacan ngalebetkeun multiplexer.
rx_aux_valid	Input	1
rx_aux_sop	Input	1
rx_aux_eop	Input	1

Sinyal Kontrol
hdmi_tx_vsync	Input	1	HDMI TX Video Vsync. Sinyal ieu kedah disingkronkeun kana domain jam speed link. Inti nyelapkeun InfoFrame HDR ka aliran bantu di ujung rising sinyal ieu.

meja 13. Module Data HDR (altera_hdmi_hdr_infoframe) sinyal

Sinyal	Arah	Lebar	Katerangan
hb0	Kaluaran	8	Header byte 0 tina Dynamic Range sareng Mastering InfoFrame: Kode tipe InfoFrame.
hb1	Kaluaran	8	Header byte 1 tina Dynamic Range sareng Mastering InfoFrame: Nomer versi InfoFrame.
hb2	Kaluaran	8	Header byte 2 tina Range Dinamis sareng Ngawasaan InfoFrame: Panjang InfoFrame.
pb	Input	224	Data bait tina rentang dinamis jeung mastering InfoFrame.

meja 14. rentang dinamis sarta Mastering InfoFrame Data bait kebat Bit-Widang

Bit-Widang	Harti	Métadata statik Tipe 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Maksimum Kandungan Lampu Level, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Maksimum Kandungan Lampu Level, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Maksimum Pigura-rata Tingkat Lampu, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Maksimum Pigura-rata Tingkat Lampu, MSB
215:208	Ditangtayungan
223:216	Ditangtayungan

Nonaktipkeun HDR Insertion and Filtering
Nganonaktipkeun panempatan sareng saringan HDR ngamungkinkeun anjeun pikeun pariksa pangiriman ulang eusi HDR anu tos aya dina aliran bantu sumber tanpa aya modifikasi dina desain RX-TX Retransmit ex.ample.
Pikeun nganonaktipkeun sisipan sareng panyaring InfoFrame HDR:

1. Setel block_ext_hdr_infoframe ka 1'b0 dina rxtx_link.v file pikeun nyegah nyaring HDR InfoFrame tina aliran Auxiliary.
2. Setel multiplexer_in0_valid tina instance avalon_st_multiplexer dina altera_hdmi_aux_hdr.v file ka 1'b0 pikeun nyegah pakét bantu generator ngabentuk jeung nyelapkeun HDR InfoFrame tambahan kana aliran bantu TX.

2.7. Aliran Software Desain
Dina aliran software desain utama, prosésor Nios II ngonpigurasikeun setelan TI redriver sarta initializes jalur TX na RX kana kakuatan-up.
Gambar 12. Aliran Software dina Skrip main.c
software nu executes bari loop pikeun monitor tilelep na sumber parobahan, sarta pikeun ngaréaksikeun kana parobahanana. software nu bisa memicu TX reconfiguration, latihan link TX tur mimitian ngirimkeun video.
angka 13. TX Path Initialization Flowchart Initialize TX PathGambar 14. RX Path Initialization Flowchartangka 15. TX Reconfiguration na Link Pelatihan FlowchartGambar 16. Link Pelatihan LTS:3 Prosés dina FRL Laju Flowchart spésifikangka 17. HDMI TX Video Transmission Flowchart2.8. Ngajalankeun Desain dina Béda FRL Rates
Anjeun tiasa ngajalankeun desain anjeun dina ongkos FRL anu béda, salain ti tingkat FRL standar tilelep éksternal.
Pikeun ngajalankeun desain dina ongkos FRL béda:

1. Togél saklar on-board user_dipsw0 ka posisi ON.
2. Buka cangkang paréntah Nios II, teras ketik nios2-terminal
3. Ketik paréntah di handap ieu sareng pencét Enter pikeun ngaéksekusi.

Paréntah	Katerangan
h	Témbongkeun menu pitulung.
r0	Apdet kamampuhan FRL maksimum RX kana laju FRL 0 (TMDS wungkul).
r1	Apdet kamampuhan FRL maksimum RX kana laju FRL 1 (3 Gbps).
r2	Apdet kamampuhan FRL maksimum RX kana laju FRL 2 (6 Gbps, 3 jalur).
r3	Apdet kamampuhan FRL maksimum RX kana laju FRL 3 (6 Gbps, 4 jalur).
r4	Apdet kamampuhan FRL maksimum RX kana laju FRL 4 (8 Gbps).
r5	Apdet kamampuhan FRL maksimum RX kana laju FRL 5 (10 Gbps).
r6	Apdet kamampuhan FRL maksimum RX kana laju FRL 6 (12 Gbps).
t1	TX ngonpigurasikeun laju link ka laju FRL 1 (3 Gbps).
t2	TX ngonpigurasikeun laju link ka laju FRL 2 (6 Gbps, 3 jalur).
t3	TX ngonpigurasikeun laju link ka laju FRL 3 (6 Gbps, 4 jalur).
t4	TX ngonpigurasikeun laju link ka laju FRL 4 (8 Gbps).
t5	TX ngonpigurasikeun laju link ka laju FRL 5 (10 Gbps).
t6	TX ngonpigurasikeun laju link ka laju FRL 6 (12 Gbps).

2.9. Skéma jam
Skéma clocking illustrates domain jam dina HDMI Intel FPGA IP design example.
Gambar 18. HDMI 2.1 Desain Example Skéma Clockingmeja 15. Sinyal Skéma Clocking

Jam	Ngaran Sinyal dina Desain	Katerangan
Jam Manajemén	mgmt_clk	Jam 100 MHz gratis pikeun komponén ieu: • panganteur Avalon-MM pikeun reconfiguration — Sarat rentang frékuénsi antara 100–125 MHz. • PHY reset controller pikeun runtuyan reset transceiver — Sarat rentang frékuénsi antara 1–500 MHz. • IOPLL Reconfiguration - Frékuénsi jam maksimum nyaéta 100 MHz. • Manajemén RX Reconfiguration • TX Reconfiguration Manajemén • CPU • I2C Master
I2C Jam	i2c_clk	A input jam 100 MHz nu jam budak I2C, buffers kaluaran, registers SCDC, sarta prosés latihan link dina inti HDMI RX, sarta EDID RAM.
Jam Rujukan TX PLL 0	tx_tmds_clk	Jam rujukan 0 ka TX PLL. Frékuénsi jam sarua jeung frékuénsi jam TMDS ekspektasi tina saluran jam HDMI TX TMDS. Jam rujukan ieu dianggo dina modeu TMDS. Pikeun desain HDMI ieu example, jam ieu disambungkeun ka jam RX TMDS keur kaperluan démo. Dina aplikasi Anjeun, Anjeun kudu nyadiakeun jam dedicated kalawan frékuénsi jam TMDS ti osilator programmable pikeun kinerja jitter hadé.

		Catetan: Ulah make transceiver RX pin salaku jam rujukan TX PLL. Desain anjeun bakal gagal mun anjeun nempatkeun refclk HDMI TX dina pin RX.
Jam Rujukan TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Jam rujukan ka TX PLL sareng RX CDR, ogé IOPLL pikeun vid_clk. Frékuénsi jam nyaéta 100 MHz.
Jam Serial TX PLL	tx_bonding_clocks	Serial jam gancang dihasilkeun ku TX PLL. Frékuénsi jam diatur dumasar kana laju data.
TX Transceiver Jam Out	tx_clk	Jam kaluar pulih tina transceiver, sarta frékuénsi variasina gumantung kana laju data jeung simbol per jam. TX transceiver jam kaluar frékuénsi = Transceiver laju data / lebar transceiver Pikeun desain HDMI ieu example, TX transceiver jam kaluar tina channel 0 jam input TX transceiver core (tx_coreclkin), speed link IOPLL (pll_hdmi) jam rujukan, jeung video na FRL IOPLL (pll_vid_frl) jam rujukan.
Jam Video	tx_vid_clk/rx_vid_clk	jam video ka TX na RX core. Jam dijalankeun dina frékuénsi tetep 225 MHz.
TX / RX FRL Jam	tx_frl_clk/rx_frl_clk	jam FRL ka pikeun TX na RX inti.
Jam RX TMDS	rx_tmds_clk	Saluran jam TMDS ti konektor HDMI RX tur nyambung ka IOPLL pikeun ngahasilkeun jam rujukan pikeun jam rujukan CDR 0. Inti ngagunakeun jam ieu lamun aya dina modeu TMDS.
Jam Rujukan RX CDR 0	rxphy_cdr_refclk0	Jam rujukan 0 ka RX CDR. Jam ieu diturunkeun tina jam RX TMDS. Frékuénsi jam RX TMDS dibasajankeun 25 MHz nepi ka 340 MHz sedengkeun frékuénsi jam rujukan minimum RX CDR nyaéta 50 MHz. IOPLL dipaké pikeun ngahasilkeun frékuénsi jam 5 pikeun jam TMDS antara 25 MHz nepi ka 50 MHz sarta ngahasilkeun frékuénsi jam sarua keur jam TMDS antara 50 MHz - 340 MHz.
RX Transceiver Jam Out	rx_clk	Jam kaluar pulih tina transceiver, sarta frékuénsi variasina gumantung kana laju data jeung lebar transceiver. RX transceiver jam kaluar frékuénsi = Transceiver laju data / lebar transceiver Pikeun desain HDMI ieu example, RX transceiver jam kaluar tina channel 1 jam input RX transceiver core (rx_coreclkin) jeung FRL IOPLL (pll_frl) jam rujukan.

2.10. Sinyal panganteur
Tabél daptar sinyal pikeun desain HDMI example jeung FRL diaktipkeun.
meja 16. Sinyal tingkat luhur

Sinyal	Arah	Lebar	Katerangan
Sinyal osilator on-board
clk_fpga_b3_p	Input	1	100 MHz bebas jam ngajalankeun pikeun jam rujukan inti.
refclk4_p	Input	1	100 MHz bebas jam ngajalankeun pikeun jam rujukan transceiver.

Tombol Push pamaké sarta LEDs
pamaké_pb	Input	3	Pencét tombol pikeun ngadalikeun fungsionalitas desain HDMI Intel FPGA IP.
cpu_resetn	Input	1	Reset global.
pamaké_led_g	Kaluaran	8	tampilan LED héjo. ngarujuk kana Setup Hardware dina kaca 48 kanggo inpo nu langkung lengkep ihwal pungsi LED.
pamaké_dipsw	Input	1	switch DIP-diartikeun pamaké. ngarujuk kana Setup Hardware dina kaca 48 pikeun inpo nu leuwih lengkep tentang pungsi switch DIP.

Pin Kartu Putri HDMI FMC dina FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	jam HDMI RX TMDS.
fmcb_dp_m2c_p	Input	4	Jam HDMI RX, saluran data beureum, héjo, sareng biru.
fmcb_dp_c2m_p	Kaluaran	4	Jam HDMI TX, saluran data beureum, héjo, sareng biru.
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V kakuatan ngadeteksi.
fmcb_la_rx_p_8	Kaluaran	1	HDMI RX colokan panas ngadeteksi.
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA pikeun DDC na SCDC.
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL pikeun DDC na SCDC.
fmcb_la_tx_p_12	Input	1	HDMI TX colokan panas ngadeteksi.
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA pikeun DDC na SCDC.
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL pikeun DDC na SCDC.
fmcb_la_tx_n_9	Input	1	HDMI I2C SDA pikeun kontrol redriver.
fmcb_la_rx_p_11	Input	1	HDMI I2C SCL pikeun kontrol redriver.
fmcb_la_tx_n_13	Kaluaran	1	HDMI TX + 5V Catetan: Ngan aya sawaktos Révisi Kartu Putri HDMI Bitec 9 dipilih.

meja 17. Sinyal tingkat luhur HDMI RX

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset Sinyal
mgmt_clk	Input	1	Input jam sistem (100 MHz).
ngareset	Input	1	Input reset sistem.
rx_tmds_clk	Input	1	jam HDMI RX TMDS.
i2c_clk	Input	1	Input jam pikeun panganteur DDC sareng SCDC.

Jam sareng Reset Sinyal
rxphy_cdr_refclk1	Input	1	Input jam pikeun jam rujukan RX CDR 1. Frékuénsi jam 100 MHz.
rx_vid_clk	Kaluaran	1	Output jam video.
sys_init	Kaluaran	1	Inisialisasi sistem pikeun ngareset sistem nalika kakuatan-up.

RX Transceiver sareng Sinyal IOPLL
rxpll_tmds_locked	Kaluaran	1	Nunjukkeun jam TMDS IOPLL dikonci.
rxpll_frl_konci	Kaluaran	1	Nunjukkeun jam FRL IOPLL dikonci.
rxphy_serial_data	Input	4	Data serial HDMI ka RX Asalna PHY.
rxphy_ready	Kaluaran	1	Nunjukkeun RX Native PHY tos siap.
rxphy_cal_busy_raw	Kaluaran	4	RX Asalna PHY calibration sibuk ka arbiter transceiver.
rxphy_cal_busy_gated	Input	4	Calibration sinyal sibuk ti arbiter transceiver ka RX Asalna PHY.
rxphy_rcfg_slave_write	Input	4	Transceiver reconfiguration Avalon memori-dipetakeun panganteur ti RX Asalna PHY ka arbiter transceiver.
rxphy_rcfg_slave_read	Input	4
rxphy_rcfg_slave_address	Input	40
rxphy_rcfg_slave_writedata	Input	128
rxphy_rcfg_slave_readdata	Kaluaran	128
rxphy_rcfg_slave_waitrequest	Kaluaran	4

Manajemén Reconfiguration RX
rxphy_rcfg_sibuk	Kaluaran	1	RX Reconfiguration sinyal sibuk.
rx_tmds_freq	Kaluaran	24	Pangukuran frékuénsi jam HDMI RX TMDS (dina 10 mdet).
rx_tmds_freq_valid	Kaluaran	1	Nunjukkeun pangukuran frékuénsi jam RX TMDS valid.
rxphy_os	Kaluaran	1	oversampfaktor ling: •0: 1x leuwihampling • 1: 5 × leuwihampling
rxphy_rcfg_master_write	Kaluaran	1	RX reconfiguration manajemén Avalon memori-dipetakeun panganteur pikeun transceiver arbiter.
rxphy_rcfg_master_read	Kaluaran	1
rxphy_rcfg_master_address	Kaluaran	12
rxphy_rcfg_master_writedata	Kaluaran	32
rxphy_rcfg_master_readdata	Input	32
rxphy_rcfg_master_waitrequest	Input	1

Sinyal Inti HDMI RX
rx_vid_clk_konci	Input	1	Nunjukkeun vid_clk stabil.
rxcore_frl_rate	Kaluaran	4	Nunjukkeun laju FRL yén inti RX jalan. • 0: Modeu Warisan (TMDS) • 1: 3 Gbps 3 jalur • 2: 6 Gbps 4 jalur • 3: 6 Gbps 4 jalur • 4: 8 Gbps 4 jalur • 5: 10 Gbps 4 jalur • 6: 12 Gbps 4 jalur • 7-15: ditangtayungan
rxcore_frl_konci	Kaluaran	4	Unggal bit nunjukkeun jalur husus anu geus ngahontal konci FRL. FRL dikonci nalika inti RX suksés ngalaksanakeun alignment, deskew, sareng ngahontal konci jalur. • Pikeun mode 3-jalur, konci jalur kahontal nalika RX inti narima Scrambler Reset (SR) atanapi Mimitian-Super-Blok (SSB) pikeun unggal 680 FRL perioda karakter sahenteuna 3 kali. • Pikeun mode 4-jalur, konci jalur kahontal nalika RX inti narima Scrambler Reset (SR) atanapi Mimitian-Super-Blok (SSB) pikeun unggal 510 FRL perioda karakter sahenteuna 3 kali.
rxcore_frl_ffe_levels	Kaluaran	4	Cocog jeung bit FFE_level dina bit register SCDC 0x31 [7:4] dina inti RX.
rxcore_frl_flt_ready	Input	1	Negeskeun pikeun nunjukkeun yén RX parantos siap pikeun prosés latihan link pikeun ngamimitian. Nalika negeskeun, bit FLT_ready dina register SCDC 0x40 bit 6 ditegeskeun ogé.
rxcore_frl_src_test_config	Input	8	Nangtukeun konfigurasi tés sumber. Nilaina ditulis kana register Konfigurasi Test SCDC dina register SCDC 0x35.
rxcore_tbcr	Kaluaran	1	Nunjukkeun bit TMDS kana rasio jam; pakait jeung register TMDS_Bit_Clock_Ratio dina register SCDC 0x20 bit 1. • Nalika ngajalankeun dina modeu HDMI 2.0, bit ieu negeskeun. Nunjukkeun bit TMDS kana rasio jam 40:1. • Nalika ngajalankeun dina HDMI 1.4b, bit ieu teu negeskeun. Nunjukkeun bit TMDS kana rasio jam 10:1. • bit ieu henteu kapake pikeun mode FRL.
rxcore_scrambler_enable	Kaluaran	1	Nunjukkeun upami data anu ditampa diacak; pakait jeung widang Scrambling_Enable dina SCDC register 0x20 bit 0.
rxcore_audio_de	Kaluaran	1	panganteur audio inti HDMI RX Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
rxcore_audio_data	Kaluaran	256
rxcore_audio_info_ai	Kaluaran	48

rxcore_audio_N	Kaluaran	20
rxcore_audio_CTS	Kaluaran	20
rxcore_audio_metadata	Kaluaran	165
rxcore_audio_format	Kaluaran	5
rxcore_aux_pkt_data	Kaluaran	72	HDMI RX inti panganteur tambahan Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
rxcore_aux_pkt_addr	Kaluaran	6
rxcore_aux_pkt_wr	Kaluaran	1
rxcore_aux_data	Kaluaran	72
rxcore_aux_sop	Kaluaran	1
rxcore_aux_eop	Kaluaran	1
rxcore_aux_valid	Kaluaran	1
rxcore_aux_error	Kaluaran	1
rxcore_gcp	Kaluaran	6	Sinyal sideband inti HDMI RX Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
rxcore_info_avi	Kaluaran	123
rxcore_info_vsi	Kaluaran	61
rxcore_locked	Kaluaran	1	palabuhan video inti HDMI RX Catetan: N = piksel per jam Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
rxcore_vid_data	Kaluaran	N*48
rxcore_vid_vsync	Kaluaran	N
rxcore_vid_hsync	Kaluaran	N
rxcore_vid_de	Kaluaran	N
rxcore_vid_valid	Kaluaran	1
rxcore_vid_lock	Kaluaran	1
rxcore_mode	Kaluaran	1	Kontrol inti HDMI RX sareng palabuhan status. Catetan: N = lambang per jam Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
rxcore_ctrl	Kaluaran	N*6
rxcore_color_depth_sync	Kaluaran	2
hdmi_5v_deteksi	Input	1	HDMI RX 5V ngadeteksi sareng hotplug ngadeteksi. Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
hdmi_rx_hpd	Kaluaran	1
rx_hpd_trigger	Input	1

I2C Sinyal
hdmi_rx_i2c_sda	Input	1	HDMI RX DDC jeung panganteur SCDC.
hdmi_rx_i2c_scl	Input	1

Sinyal RAM RX EDID
edid_ram_access	Input	1	panganteur aksés RAM HDMI RX EDID.

edid_ram_address	Input	8	Negeskeun edid_ram_access nalika anjeun badé nyerat atanapi maca tina EDID RAM, sanés sinyal ieu kedah dijaga rendah. Lamun anjeun negeskeun edid_ram_access, sinyal hotplug deasserts pikeun ngidinan nulis atawa maca ka EDID RAM. Nalika aksés EDID RAM geus réngsé, Anjeun kudu deassert edid_ram_assess jeung sinyal hotplug negeskeun. Sumberna bakal maca EDID énggal kusabab togling sinyal hotplug.
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Kaluaran	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Kaluaran	1

meja 18.HDMI TX Top-Level Sinyal

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset Sinyal
mgmt_clk	Input	1	Input jam sistem (100 MHz).
ngareset	Input	1	Input reset sistem.
tx_tmds_clk	Input	1	jam HDMI RX TMDS.
txfpll_refclk1	Input	1	Input jam pikeun jam rujukan TX PLL 1. Frékuénsi jam 100 MHz.
tx_vid_clk	Kaluaran	1	Output jam video.
tx_frl_clk	Kaluaran	1	kaluaran jam FRL.
sys_init	Input	1	Inisialisasi sistem pikeun ngareset sistem nalika kakuatan-up.
tx_init_done	Input	1	TX initialization pikeun ngareset blok manajemén reconfiguration TX sarta panganteur reconfiguration transceiver.

TX Transceiver jeung Sinyal IOPLL
txpll_frl_konci	Kaluaran	1	Nunjukkeun jam speed link jeung jam FRL IOPLL dikonci.
txfpll_locked	Kaluaran	1	Nunjukkeun TX PLL dikonci.
txphy_serial_data	Kaluaran	4	data serial HDMI ti TX Asalna PHY.
txphy_ready	Kaluaran	1	Nunjukkeun TX Native PHY tos siap.
txphy_cal_busy	Kaluaran	1	TX pribumi PHY calibration sinyal sibuk.
txphy_cal_busy_raw	Kaluaran	4	Calibration sinyal sibuk ka arbiter transceiver.
txphy_cal_busy_gated	Input	4	Calibration sinyal sibuk ti arbiter transceiver ka TX Asalna PHY.
txphy_rcfg_sibuk	Kaluaran	1	Nunjukkeun TX PHY reconfiguration keur lumangsung.
txphy_rcfg_slave_write	Input	4	Transceiver reconfiguration Avalon memori-dipetakeun panganteur ti TX Asalna PHY ka arbiter transceiver.
txphy_rcfg_slave_read	Input	4
txphy_rcfg_slave_address	Input	40
txphy_rcfg_slave_writedata Input 128 txphy_rcfg_slave_readdata Kaluaran 128 txphy_rcfg_slave_waitrequest Kaluaran 4

Manajemén Reconfiguration TX
tx_tmds_freq	Input	24	Nilai frékuénsi jam HDMI TX TMDS (dina 10 mdet).
tx_os	Kaluaran	2	oversampfaktor ling: • 0: 1x leuwihampling • 1: 2 × leuwihampling •2: 8x leuwihampling
txphy_rcfg_master_write	Kaluaran	1	TX reconfiguration manajemén Avalon memori-dipetakeun panganteur pikeun transceiver arbiter.
txphy_rcfg_master_read	Kaluaran	1
txphy_rcfg_master_address	Kaluaran	12
txphy_rcfg_master_writedata	Kaluaran	32
txphy_rcfg_master_readdata	Input	32
txphy_rcfg_master_waitrequest	Input	1
tx_reconfig_done	Kaluaran	1	Nunjukkeun yén prosés reconfiguration TX geus réngsé.

Sinyal Inti HDMI TX
tx_vid_clk_konci	Input	1	Nunjukkeun vid_clk stabil.
txcore_ctrl	Input	N*6	HDMI TX panganteur kontrol inti. Catetan: N = piksel per jam Rujuk kana Antarbeungeut Sumber bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
txcore_mode	Input	1
txcore_audio_de	Input	1	HDMI TX panganteur audio inti. Rujuk kana Antarbeungeut Sumber bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
txcore_audio_mute	Input	1
txcore_audio_data	Input	256
txcore_audio_info_ai	Input	49
txcore_audio_N	Input	20
txcore_audio_CTS	Input	20
txcore_audio_metadata	Input	166
txcore_audio_format	Input	5
txcore_aux_siap	Kaluaran	1	HDMI TX inti panganteur bantu. Rujuk kana Antarbeungeut Sumber bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
txcore_aux_data	Input	72
txcore_aux_sop	Input	1
txcore_aux_eop	Input	1

txcore_aux_valid	Input	1
txcore_gcp	Input	6	Sinyal sideband inti HDMI TX. Rujuk kana Antarbeungeut Sumber bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
txcore_info_avi	Input	123
txcore_info_vsi	Input	62
txcore_i2c_master_write	Input	1	TX I2C master Avalon memori-dipetakeun panganteur kana master I2C jero inti TX. Catetan: Sinyal ieu ngan sadia sawaktos Anjeun ngahurungkeun Kaasup I2C parameter.
txcore_i2c_master_read	Input	1
txcore_i2c_master_address	Input	4
txcore_i2c_master_writedata	Input	32
txcore_i2c_master_readdata	Kaluaran	32
txcore_vid_data	Input	N*48	palabuhan video inti HDMI TX. Catetan: N = piksel per clockRef er ka Antarbeungeut Sumber bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
txcore_vid_vsync	Input	N
txcore_vid_hsync	Input	N
txcore_vid_de	Input	N
txcore_vid_ready	Kaluaran	1
txcore_vid_overflow	Kaluaran	1
txcore_vid_valid	Input	1
txcore_frl_rate	Input	4	SCDC ngadaptar interfaces.
txcore_frl_pattern	Input	16
txcore_frl_start	Input	1
txcore_scrambler_enable	Input	1
txcore_tbcr	Input	1

I2C Sinyal
nios_tx_i2c_sda_in	Kaluaran	1	TX I2C Master panganteur pikeun SCDC na DDC ti processor Nios II kana panyangga kaluaran. Catetan: Upami anjeun ngaktipkeun Kaasup I2C Parameter, sinyal ieu bakal ditempatkeun di jero inti TX sareng moal katingali dina tingkat ieu.
nios_tx_i2c_scl_in	Kaluaran	1
nios_tx_i2c_sda_oe	Input	1
nios_tx_i2c_scl_oe	Input	1
nios_ti_i2c_sda_in	Kaluaran	1	TX I2C Master panganteur ti prosésor Nios II kana panyangga kaluaran pikeun kontrol TI redriver on Bitec HDMI 2.1 kartu putri FMC.
nios_ti_i2c_scl_in	Kaluaran	1
nios_ti_i2c_sda_oe	Input	1
nios_ti_i2c_scl_oe	Input	1
hdmi_tx_i2c_sda	Input	1	TX I2C interfaces pikeun SCDC na DDC interfaces ti panyangga kaluaran ka konektor HDMI TX.
hdmi_tx_i2c_scl	Input	1
hdmi_tx_ti_i2c_sda	Input	1	TX I2C interfaces ti panyangga kaluaran ka redriver TI dina kartu putri Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Input	1

tx_hpd_req	Kaluaran	1	HDMI TX hotplug ngadeteksi interfaces.
hdmi_tx_hpd_n	Input	1

meja 19. Transceiver Arbiter sinyal

Sinyal	Arah	Lebar	Katerangan
clk	Input	1	jam Reconfiguration. Jam ieu kedah ngabagi jam anu sami sareng blok manajemén konfigurasi ulang.
ngareset	Input	1	Reset sinyal. Reset ieu kudu babagi reset sarua jeung blok manajemén reconfiguration.
rx_rcfg_en	Input	1	RX reconfiguration ngaktifkeun sinyal.
tx_rcfg_en	Input	1	TX reconfiguration ngaktifkeun sinyal.
rx_rcfg_ch	Input	2	Nunjukkeun saluran mana anu bakal dikonfigurasi deui dina inti RX. Sinyal ieu kedah salawasna tetep negeskeun.
tx_rcfg_ch	Input	2	Nunjukkeun saluran nu bakal reconfigured on inti TX. Sinyal ieu kedah salawasna tetep negeskeun.
rx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon interfaces memori-dipetakeun ti manajemén reconfiguration RX.
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Kaluaran	32
rx_reconfig_mgmt_waitrequest	Kaluaran	1
tx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon interfaces memori-dipetakeun ti manajemén reconfiguration TX.
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Kaluaran	32
tx_reconfig_mgmt_waitrequest	Kaluaran	1
reconfig_write	Kaluaran	1	Reconfiguration Avalon memori-dipetakeun interfaces mun transceiver nu.
reconfig_read	Kaluaran	1
reconfig_address	Kaluaran	10
reconfig_writedata	Kaluaran	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1

rx_cal_busy	Input	1	Sinyal status kalibrasi tina transceiver RX.
tx_cal_busy	Input	1	Sinyal status kalibrasi tina transceiver TX.
rx_reconfig_cal_busy	Kaluaran	1	Sinyal status calibration ka RX transceiver PHY kontrol reset.
tx_reconfig_cal_busy	Kaluaran	1	Sinyal status Calibration tina TX transceiver PHY kontrol reset.

meja 20. RX-TX Patalina sinyal

Sinyal	Arah	Lebar	Katerangan
vid_clk	Input	1	jam video HDMI.
rx_vid_lock	Input	3	Nunjukkeun status konci video HDMI RX.
rx_vid_valid	Input	1	panganteur video HDMI RX.
rx_vid_de	Input	N
rx_vid_hsync	Input	N
rx_vid_vsync	Input	N
rx_vid_data	Input	N*48
rx_aux_eop	Input	1	panganteur tambahan HDMI RX.
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
tx_vid_de	Kaluaran	N	panganteur video HDMI TX. Catetan: N = piksel per jam
tx_vid_hsync	Kaluaran	N
tx_vid_vsync	Kaluaran	N
tx_vid_data	Kaluaran	N * 48
tx_vid_valid	Kaluaran	1
tx_vid_ready	Input	1
tx_aux_eop	Kaluaran	1	panganteur tambahan HDMI TX.
tx_aux_sop	Kaluaran	1
tx_aux_valid	Kaluaran	1
tx_aux_data	Kaluaran	72
tx_aux_siap	Input	1

meja 21. Sinyal System Desainer Platform

Sinyal	Arah	Lebar	Katerangan
cpu_clk_in_clk_clk	Input	1	jam CPU.
cpu_rst_in_reset_reset	Input	1	CPU reset.

edid_ram_slave_translator_avalon_anti_slave_0_address	Kaluaran	8	EDID RAM aksés interfaces.
edid_ram_slave_translator_avalon_anti_slave_0_write	Kaluaran	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Kaluaran	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Input	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Kaluaran	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Input	1
hdmi_i2c_master_i2c_serial_sda_in	Input	1	I2C Master interfaces ti prosésor Nios II ka panyangga kaluaran pikeun DDC jeung kontrol SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Input	1
hdmi_i2c_master_i2c_serial_sda_oe	Kaluaran	1
hdmi_i2c_master_i2c_serial_scl_oe	Kaluaran	1
redriver_i2c_master_i2c_serial_sda_in	Input	1	I2C Master interfaces ti processor Nios II ka panyangga kaluaran pikeun TI redriver konfigurasi setelan.
redriver_i2c_master_i2c_serial_scl_in	Input	1
redriver_i2c_master_i2c_serial_sda_oe	Kaluaran	1
redriver_i2c_master_i2c_serial_scl_oe	Kaluaran	1
pio_in0_external_connection_export	Input	32	Paralel input kaluaran interfaces. • Bit 0: Disambungkeun ka sinyal user_dipsw pikeun ngadalikeun mode passthrough EDID. •Bit 1: pamundut TX HPD •Bit 2: TX transceiver siap •bit 3: TX reconfiguration rengse •Bit 4–7: Ditangtayungan • Bit 8–11: RX FRL laju • Bit 12: rasio jam bit RX TMDS • Bit 13–16: RX FRL dikonci • Bit 17–20: tingkat RX FFE • Bit 21: RX alignment dikonci

Sinyal	Arah	Lebar	Katerangan
			•Bit 22: konci video RX • bit 23: Pamaké tombol push 2 maca registers SCDC ti tilelep éksternal •Bit 24–31: Ditangtayungan
pio_out0_external_connection_export	Kaluaran	32	Paralel input kaluaran interfaces. •Bit 0: TX HPD pangakuan •Bit 1: TX initialization geus rengse • bit 2–7: Ditangtayungan • bit 8-11: laju TX FRL •Bit 12–27: Pola latihan link TX FRL • bit 28: TX FRL ngamimitian • bit 29–31: Ditangtayungan
pio_out1_external_connection_export	Kaluaran	32	Paralel input kaluaran interfaces. • Bit 0: aksés RAM RX EDID • Bit 1: RX FLT siap • bit 2–7: Ditangtayungan • bit 8-15: RX FRL konfigurasi tés sumber •Bit 16–31: Ditangtayungan

2.1. 1. Desain Parameter RTL
Anggo parameter HDMI TX sareng RX Top RTL pikeun ngaluyukeun desain example.
Kalolobaan parameter desain sadia dina Desain Example tab tina editor parameter HDMI Intel FPGA IP. Anjeun masih bisa ngarobah ex desainample setelan Anjeun dijieun dina editor parameter ngaliwatan parameter RTL.
meja 22. Parameter luhur HDMI RX

Parameter	Nilai	Katerangan
SUPPORT_DEEP_COLOR	• 0: Taya warna jero • : Warna jero	Nangtukeun lamun inti bisa encode format warna jero.
SUPPORT_AUXILIARY	• 0: Taya AUX •1: AUX	Nangtukeun upami encoding saluran bantu kalebet.
SYMBOLS_PER_CLOCK	8	Ngarojong 8 lambang per jam pikeun Intel Arria 10 alat.
SUPPORT_AUDIO	• 0: Taya audio • 1: Audio	Nangtukeun lamun inti bisa encode audio.

EDID_RAM_ADDR_WIDTH	8 (Nilai standar)	Log base 2 tina ukuran EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Teu targeting sagala kartu putri Bitec HDMI •4: Ngarojong révisi kartu putri Bitec HDMI 4 •6: Nargetkeun révisi kartu putri Bitec HDMI 6 • 11: Targeting Bitec HDMI révisi kartu putri 11 (standar)	Nangtukeun révisi tina kartu putri Bitec HDMI dipaké. Nalika anjeun ngarobih révisi, desain tiasa ngagentos saluran transceiver sareng ngabalikeun polaritasna dumasar kana syarat kartu putri Bitec HDMI. Upami anjeun ngeset parameter BITEC_DAUGHTER_CARD_REV ka 0, desainna henteu ngarobih kana saluran transceiver sareng polaritasna.
POLARITY_INVERSION	• 0: Invert polaritasna • 1: Ulah invert polaritasna	Setel parameter ieu ka 1 pikeun ngabalikeun nilai unggal bit data input. Nyetél parameter ieu 1 napelkeun 4'b1111 ka port rx_polinv tina transceiver RX.

meja 23. Parameter Top HDMI TX

Parameter	Nilai	Katerangan
USE_FPLL	1	Ngarojong fPLL salaku TX PLL ngan pikeun alat Intel Arria 10. Salawasna setel parameter ieu ka 1.
SUPPORT_DEEP_COLOR	•0: Taya warna jero • 1: Warna jero	Nangtukeun lamun inti bisa encode format warna jero.
SUPPORT_AUXILIARY	• 0: Taya AUX • 1: AUX	Nangtukeun upami encoding saluran bantu kalebet.
SYMBOLS_PER_CLOCK	8	Ngarojong 8 lambang per jam pikeun Intel Arria 10 alat.
SUPPORT_AUDIO	• 0: Taya audio • 1: Audio	Nangtukeun lamun inti bisa encode audio.
BITEC_DAUGHTER_CARD_REV	• 0: Teu targeting sagala kartu putri Bitec HDMI • 4: Ngarojong révisi kartu putri Bitec HDMI 4 • 6: Targeting Bitec HDMI révisi kartu putri 6 • 11: Targeting Bitec HDMI révisi kartu putri 11 (standar)	Nangtukeun révisi tina kartu putri Bitec HDMI dipaké. Nalika anjeun ngarobih révisi, desain tiasa ngagentos saluran transceiver sareng ngabalikeun polaritasna dumasar kana syarat kartu putri Bitec HDMI. Upami anjeun ngeset parameter BITEC_DAUGHTER_CARD_REV ka 0, desainna henteu ngarobih kana saluran transceiver sareng polaritasna.
POLARITY_INVERSION	• 0: Invert polaritasna • 1: Ulah invert polaritasna	Setel parameter ieu ka 1 pikeun ngabalikeun nilai unggal bit data input. Nyetel parameter ieu 1 napelkeun 4'b1111 ka port tx_polinv tina transceiver TX.

2.12. Setup Hardware
The HDMI FRL-diaktipkeun design example nyaeta HDMI 2.1 sanggup sarta ngalakukeun demonstrasi loopthrough pikeun stream video HDMI baku.
Pikeun ngajalankeun tés hardware, sambungkeun hiji alat HDMI-diaktipkeun-sapertos kartu grafik kalawan panganteur HDMI-ka input tilelep HDMI. Desain ngarojong duanana HDMI 2.1 atanapi HDMI 2.0 / 1.4b sumber na tilelep.

1. The HDMI tilelep decodes port kana aliran video baku sarta ngirimkeun ka inti recovery jam.
2. Inti HDMI RX ngadekodekeun data video, bantu, sareng audio pikeun digulung deui sajajar sareng inti HDMI TX ngaliwatan DCFIFO.
3. Port sumber HDMI tina kartu putri FMC ngirimkeun gambar ka monitor.

Catetan:
Upami anjeun hoyong nganggo papan pangembangan Intel FPGA anu sanés, anjeun kedah ngarobih tugas alat sareng tugas pin. Setélan analog transceiver diuji pikeun Intel Arria 10 FPGA ngembangkeun kit jeung Bitec HDMI 2.1 kartu putri. Anjeun tiasa ngarobih setélan pikeun dewan anjeun nyalira.
meja 24. On-board Push Button sarta Fungsi LED pamaké

Pencét Tombol / LED	Fungsi
cpu_resetn	Pencét sakali pikeun ngalakukeun reset sistem.
pamaké_dipsw	Saklar DIP anu ditetepkeun ku pangguna pikeun ngalihkeun modeu passthrough. • OFF (posisi standar) = Passthrough HDMI RX dina FPGA nampi EDID tina tilelep éksternal sareng nampilkeun ka sumber éksternal anu disambungkeun. • ON = Anjeun bisa ngadalikeun laju FRL maksimum RX ti terminal Nios II. Paréntah modifies RX EDID ku manipulasi nilai laju FRL maksimum. Tingal Ngajalankeun Desain dina Béda FRL Rates dina kaca 33 pikeun inpo nu leuwih lengkep ihwal nyetel ongkos FRL béda.
pamaké_pb[0]	Pencét sakali pikeun ngalihkeun sinyal HPD ka sumber HDMI standar.
pamaké_pb[1]	Ditangtayungan.
pamaké_pb[2]	Pencét sakali maca registers SCDC ti tilelep disambungkeun ka TX tina Bitec HDMI 2.1 kartu putri FMC. Catetan: Pikeun ngaktifkeun maca, anjeun kedah nyetél DEBUG_MODE ka 1 dina parangkat lunak.
USER_LED[0]	Status konci PLL jam RX TMDS. •0 = Henteu dikonci • 1 = Dikonci
USER_LED[1]	RX transceiver status siap. •0 = Teu siap • 1 = Siap
USER_LED[2]	RX link speed jam PLL, sarta RX video na FRL status konci PLL jam. • 0 = Boh salah sahiji jam RX PLL teu dikonci • 1 = Duanana jam RX PLLs dikonci
USER_LED[3]	RX HDMI core alignment sarta status konci deskew. • 0 = Sahenteuna 1 saluran teu dikonci • 1 = Sadaya saluran dikonci
USER_LED[4]	Status konci video RX HDMI. • 0 = Henteu dikonci • 1 = Dikonci
USER_LED[5]	TX link speed jam PLL, sarta TX video na FRL status konci PLL jam. •0 = Boh salah sahiji jam TX PLL teu dikonci • 1 = Duanana TX jam PLLs dikonci
USER_LED[6] USER_LED[7]	TX transceiver status siap. • 0 = Teu siap • 1 = Siap Status latihan link TX. • 0 = Gagal • 1 = Lulus

2.13. Simulasi Testbench
Testbench simulasi simulates loopback serial HDMI TX ka inti RX.
Catetan:
testbench simulasi ieu teu dirojong pikeun desain jeung parameter Kaasup I2C diaktipkeun.
Gambar 19. HDMI Intel FPGA IP simulasi Testbench Blok Diagrammeja 25. Komponén Testbench

komponén	Katerangan
Video TPG	Generator pola uji vidéo (TPG) nyayogikeun stimulus pidéo.
Audio Sampjeung Gen	Audio sample generator nyadiakeun audio samprangsangan. Generator ngahasilkeun pola data tés nambahan pikeun dikirimkeun ngaliwatan saluran audio.
Aux Sampjeung Gen	Aux sample generator nyadiakeun s bantuamprangsangan. Generator ngahasilkeun data tetep pikeun dikirimkeun ti pamancar.

CRC Cék	Checker ieu marios upami TX transceiver pulih frékuénsi jam cocog sareng laju data anu dipikahoyong.
Pariksa Data Audio	Pamariksaan data audio ngabandingkeun naha pola data tés nambahan ditampa sareng dikodekeun leres.
Pariksa Data Aux	Cék data aux ngabandingkeun naha data aux anu dipiharep ditampi sareng dikodekeun leres dina sisi panarima.

Testbench simulasi HDMI ngalakukeun tés verifikasi ieu:

Fitur HDMI	Verifikasi
data video	• testbench The implements CRC mariksa dina input sarta output video. • Ieu cek nilai CRC tina data dikirimkeun ngalawan CRC diitung dina data video narima. • testbench lajeng ngalakukeun mariksa sanggeus detecting 4 stabil V-SYNC sinyal ti panarima.
data bantu	• The aux sample generator ngahasilkeun data dibereskeun pikeun dikirimkeun ti pamancar. • Dina sisi panarima, generator nu compares naha data bantu ekspektasi narima sarta decoded neuleu.
Data audio	• Audio sample generator ngahasilkeun hiji incrementing pola data test pikeun dikirimkeun ngaliwatan saluran audio. • Di sisi panarima, pamariksaan data audio mariksa jeung ngabandingkeun naha pola data tés nambahan ditarima jeung dikodekeun bener.

Simulasi anu suksés ditungtungan ku pesen ieu:
# SIMBOL_PER_Jam = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Pas simulasi
meja 26. HDMI Intel FPGA IP Desain Example Dirojong Simulators

Simulator	Verilog HDL	VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition	Sumuhun	Sumuhun
VCS / VCS MX	Sumuhun	Sumuhun
Riviera-PRO	Sumuhun	Sumuhun
Xcelium Paralel	Sumuhun	No

2.14. Watesan Desain
Anjeun kudu mertimbangkeun sababaraha watesan nalika instantiating nu HDMI 2.1 design example.

• TX teu tiasa beroperasi dina modeu TMDS nalika dina modeu non-passthrough. Pikeun nguji dina modeu TMDS, togél saklar user_dipsw deui ka modeu passthrough.
• Prosesor Nios II kedah ngalayanan latihan link TX dugi ka réngsé tanpa gangguan tina prosés anu sanés.

2.15. Fitur Debugging
Desain ieu example nyadiakeun fitur debugging tangtu pikeun mantuan Anjeun.
2.15.1. Software Debugging Pesen
Anjeun tiasa ngaktipkeun pesen debugging dina parangkat lunak pikeun nyayogikeun bantosan waktos-run.
Pikeun ngaktipkeun pesen debugging dina parangkat lunak, tuturkeun léngkah ieu:

1. Robah DEBUG_MODE ka 1 dina skrip global.h.
2. Ngajalankeun skrip / build_sw.sh dina Nios II Komando Shell.
3. Reprogram software dihasilkeun / tx_control / tx_control.elf file ku ngajalankeun paréntah dina Nios II Command Shell:
   nios2-download -r -g software / tx_control / tx_control.elf
4. Jalankeun paréntah terminal Nios II dina Nios II Command Shell:
   nios2-terminal

Nalika anjeun ngaktipkeun pesen debugging, inpormasi ieu dicitak:

• Setélan redriver TI boh TX sareng RX dibaca sareng ditampilkeun sakali saatos program ELF file.
• Pesen status pikeun konfigurasi RX EDID sareng prosés hotplug
• Resolusi sareng atanapi henteu sareng inpormasi dukungan FRL sasari tina EDID dina tilelep anu dihubungkeun sareng TX. Inpo ieu dipintonkeun pikeun unggal TX hotplug.
• Pesen status pikeun prosés latihan link TX salila latihan link TX.

2.15.2. Émbaran SCDC ti Tilelep disambungkeun ka TX
Anjeun tiasa make fitur ieu pikeun ménta inpo SCDC.

1. Ngajalankeun paréntah terminal Nios II dina Nios II Komando Shell: nios2-terminal
2. Pencét user_pb [2] dina kit pamekaran Intel Arria 10 FPGA.

software nu maos tur mintonkeun informasi SCDC on tilelep disambungkeun ka TX on terminal Nios II.
2.15.3. Pangukuran Frékuénsi Jam
Paké fitur ieu pikeun pariksa frékuénsi jam béda.

1. Dina hdmi_rx_top sareng hdmi_tx_top files, uncomment "//`definisikeun DEBUG_EN 1".
2. Nambahkeun sinyal refclock_measure ti unggal instance mr_rate_detect kana Signal Tap Logic Analyzer pikeun meunangkeun frékuénsi jam unggal jam (dina durasi 10 ms).
3. Kompilkeun desain sareng Signal Tap Logic Analyzer.
4. Program SOF file tur ngajalankeun Signal Tap Logic Analyzer.

Méja 27. Jam

Modul	mr_rate_detect Instance	Jam keur Diukur
hdmi_rx_top	rx_pll_tmds	Jam rujukan RX CDR 0
	rx_clk0_freq	RX transceiver jam kaluar tina saluran 0
	rx_vid_clk_freq	jam video RX
	rx_frl_clk_freq	jam RX FRL
	rx_hsync_freq	Frékuénsi Hsync tina pigura pidéo anu ditampi
hdmi_tx_top	tx_clk0_freq	TX transceiver jam kaluar tina saluran 0
	vid_clk_freq	jam video TX
	frl_clk_freq	jam TX FRL
	tx_hsync_freq	Frékuénsi Hsync tina pigura pidéo anu bakal dikirimkeun

2.16. Ngaronjatkeun Desain Anjeun
meja 28. Desain HDMI Example kasaluyuan jeung saméméhna Intel Quartus Prime Pro Edition Software Vérsi

Desain Exampjeung Varian	Kamampuhan pikeun Ngaronjatkeun ka Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Desain Example (Rojongan FRL = 1)	No

Pikeun sagala desain non-cocog examples, Anjeun kudu ngalakukeun di handap:

1. Ngahasilkeun desain anyar example dina versi software Intel Quartus Prime Pro Edition ayeuna ngagunakeun konfigurasi sarua desain anjeun aya.
2. Bandingkeun sakabeh desain exampdiréktori le jeung ex designample dihasilkeun ngagunakeun saméméhna versi software Intel Quartus Prime Pro Edition. Port leuwih parobahan kapanggih.

HDMI 2.0 Desain Example (Rojongan FRL = 0)

The HDMI Intel FPGA IP design example nunjukkeun hiji conto HDMI loopback paralel anu diwangun ku tilu saluran RX sareng opat saluran TX.
meja 29. HDMI Intel FPGA IP Desain Example pikeun Intel Arria 10 Alat

Desain Example	Laju Data	Modeu Saluran	Jenis Loopback
Arria 10 HDMI RX-TX Retransmit	<6,000 Mbps	Simpléks	Paralel sareng panyangga FIFO

Fitur

• Desain instantiates FIFO buffers pikeun ngalakukeun langsung HDMI video stream passthrough antara tilelep HDMI jeung sumber.
  
• Desain ngagunakeun status LED pikeun debugging mimiti stage.
• Desain hadir kalawan pilihan RX na TX wungkul.
• Desain nunjukkeun sisipan sareng nyaring Dinamis Range sareng Mastering (HDR) InfoFrame dina modul link RX-TX.
• Desain nunjukkeun manajemén passthrough EDID tina tilelep HDMI éksternal ka sumber HDMI éksternal nalika dipicu ku acara hot-plug TX.
• Desain ieu ngamungkinkeun kadali waktos ngajalankeun ngaliwatan switch DIP sareng tombol push pikeun ngatur sinyal inti HDMI TX:
  — sinyal mode pikeun milih pigura pidéo disandikeun DVI atanapi HDMI
  — info_avi[47], info_vsi[61], jeung audio_info_ai[48] sinyal pikeun milih transmisi pakét bantu ngaliwatan sidebands atawa port data bantu

Instance RX nampi sumber pidéo ti generator pidéo éksternal, sareng datana teras ngalangkungan FIFO loopback sateuacan dikirimkeun ka conto TX.
Anjeun kedah nyambungkeun analisa pidéo éksternal, monitor, atanapi televisi nganggo sambungan HDMI ka inti TX pikeun pariksa pungsionalitasna.
3.1. HDMI 2.0 RX-TX Retransmit Desain Blok Diagram
The HDMI 2.0 RX-TX retransmit design example mendemonstrasikan loopback paralel dina mode channel simpléks pikeun HDMI Intel FPGA IP.
Gambar 20. Diagram Blok Retransmit HDMI RX-TX (Intel Quartus Prime Pro Edition)Gambar 21. Diagram Blok Retransmit HDMI RX-TX (Intel Quartus Prime Standard Edition)Émbaran patali
Jitter of PLL Cascading or Non-Dedicated Clock Path for Arria 10 PLL Reference Clock Rujuk kana solusi ieu pikeun workaround upami jam desain anjeun ngalaman tambahan.
guligah.
3.2. Hardware jeung Software Syarat
Intel ngagunakeun hardware jeung software di handap pikeun nguji ex desainample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• Sumber HDMI (Unit Prosesor Grafis (GPU))
• HDMI Tilelep (Monitor)
• Kartu putri Bitec HDMI FMC 2.0 (Révisi 11)
• kabel HDMI

Catetan:
Anjeun tiasa milih révisi kartu putri Bitec HDMI Anjeun. Setel parameter lokal BITEC_DAUGHTER_CARD_REV ka 4, 6, atawa 11 di tingkat luhur file (a10_hdmi2_demo.v). Nalika anjeun ngarobih révisi, desain tiasa ngagentos saluran transceiver sareng ngabalikeun polaritasna dumasar kana sarat kartu putri Bitec HDMI. Upami anjeun ngeset parameter BITEC_DAUGHTER_CARD_REV ka 0, desainna henteu ngarobih kana saluran transceiver sareng polaritasna. Pikeun HDMI 2.1 desain examples, handapeun Desain Example tab, set HDMI Putri Card Révisi boh Révisi 9, Révisi 4, atawa euweuh kartu putri. Nilai standar nyaéta Révisi 9.
Parangkat lunak

• Versi Intel Quartus Prime 18.1 sareng engké (pikeun tés hardware)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL wungkul)/VCS MX, atawa Xcelium Parallel simulator

3.3. Struktur Diréktori
Diréktori ngandung anu dihasilkeun files pikeun HDMI Intel FPGA IP design example.
Gambar 22. Struktur Diréktori pikeun Desain Examplemeja 30. Dibangkitkeun RTL Files

Polder	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_budak	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
umum	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

meja 31. Dihasilkeun simulasi Files
Tingal bagian Simulasi Testbench kanggo inpormasi lengkep.

Polder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
	<folder cds_libs>

pembimbing	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filedaptar.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
umum (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

meja 32.Software dihasilkeun Files

Polder	Files
tx_control_src Catetan: Folder tx_control ogé ngandung duplikat ieu files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/utama.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Komponén Desain
The HDMI Intel FPGA IP design example merlukeun komponén ieu.
meja 33. HDMI RX Top komponén

Modul	Katerangan
Inti HDMI RX	IP nampi data séri tina Transceiver Native PHY sareng ngalaksanakeun alignment data, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, and descrambling.
I2	I2C nyaéta antarbeungeut anu digunakeun pikeun Sink Display Data Channel (DDC) sareng Status and Data Channel (SCDC). Sumber HDMI ngagunakeun DDC pikeun nangtukeun kamampuan sareng karakteristik tilelep ku maca struktur data Enhanced Extended Display Identification Data (E-EDID). • 8-bit alamat budak I2C pikeun E-EDID nyaeta 0xA0 na 0xA1. LSB nunjukkeun jinis aksés: 1 pikeun dibaca sareng 0 kanggo nyerat. Nalika kajadian HPD lumangsung, budak I2C ngabales data E-EDID ku maca tina RAM on-chip. • The I2C budak-hijina controller ogé ngarojong SCDC pikeun HDMI 2.0 operasi. Alamat budak I8C 2-bit pikeun SCDC nyaéta 0xA8 sareng 0xA9. Nalika kajadian HPD lumangsung, budak I2C ngalakukeun transaksi nulis atanapi maca ka atanapi tina antarmuka SCDC tina inti HDMI RX. Catetan: Ieu I2C budak-hijina controller pikeun SCDC teu diperlukeun lamun HDMI 2.0b teu dimaksudkeun. Upami anjeun ngaktipkeun Kaasup I2C Parameter, blok ieu bakal diasupkeun kana inti sareng moal katingali dina tingkat ieu.
EDID RAM	Desain nyimpen informasi EDID ngagunakeun RAM 1-port IP inti. A standar dua-kawat (jam jeung data) protokol beus serial (I2C budak-hijina controller) mindahkeun CEA-861-D patuh E-EDID struktur data. EDID RAM ieu nyimpen informasi E-EDID. Catetan: Upami anjeun ngaktipkeun Kaasup EDID RAM Parameter, blok ieu bakal diasupkeun kana inti sareng moal katingali dina tingkat ieu.
IOPLL	IOPLL ngahasilkeun jam rujukan RX CDR, jam speed link, jeung jam video pikeun jam TMDS asup. • Jam kaluaran 0 (Jam rujukan CDR) • Jam kaluaran 1 (Jam speed link) • Jam kaluaran 2 (Jam video) Catetan: Konfigurasi IOPLL standar teu valid pikeun sagala resolusi HDMI. IOPLL dikonpigurasikeun deui kana setélan anu sasuai nalika diaktipkeun.
Transceiver PHY Reset Controller	The Transceiver PHY reset controller ensures a initialization dipercaya tina transceiver RX. Input reset controller ieu dipicu ku RX reconfiguration, sarta eta dibangkitkeun analog jeung sinyal reset digital pakait jeung block PHY Transceiver Asalna nurutkeun sequencing reset jero blok.
RX Asalna PHY	Blok transceiver teuas anu narima data serial ti sumber video éksternal. Éta deserializes data serial kana data paralel saméméh ngalirkeun data ka HDMI RX core.
Manajemén Reconfiguration RX	Manajemén konfigurasi ulang RX anu ngalaksanakeun sirkuit deteksi laju sareng HDMI PLL pikeun ngajalankeun transceiver RX pikeun beroperasi dina laju tautan anu sawenang-wenang mimitian ti 250 Mbps dugi ka 6,000 Mbps. Tingal Gambar 23 kaca 63 di handap.

IOPLL Reconfiguration

blok reconfiguration IOPLL facilitates dinamis real-time reconfiguration of PLLs di Intel FPGAs. Blok ieu ngamutahirkeun frékuénsi jam kaluaran sareng rubakpita PLL sacara real waktos, tanpa ngonpigurasikeun sadayana FPGA. Blok ieu dijalankeun dina 100 MHz dina alat Intel Arria 10. Kusabab watesan reconfiguration IOPLL, nerapkeun Quartus INI permit_nf_pll_reconfig_out_of_lock=on salila generasi IP reconfiguration IOPLL. Pikeun nerapkeun Quartus INI, lebetkeun "permit_nf_pll_reconfig_out_of_lock=on" dina quartus.ini file jeung tempat di file diréktori proyék Intel Quartus Prime. Anjeun kedah ningali pesen peringatan nalika anjeun ngédit blok konfigurasi ulang IOPLL (pll_hdmi_reconfig) dina parangkat lunak Quartus Prime sareng INI. Catetan: Tanpa Quartus INI ieu, IOPLL reconfiguration teu bisa réngsé lamun IOPLL leungit konci salila reconfiguration.

PIO

Paralel input / output (PIO) blok fungsi salaku kontrol, status na reset interfaces atawa ti sub-sistem CPU.

angka 23. Multi-Laju Reconfiguration runtuyan Aliran
inohong illustrates aliran runtuyan reconfiguration multi-rate controller lamun narima input stream data jeung frékuénsi jam rujukan, atawa lamun transceiver nu teu dikonci.meja 34. HDMI TX Top komponén

Modul	Katerangan
HDMI TX Core	Inti IP nampi data pidéo ti tingkat luhur sareng ngalaksanakeun encoding TMDS, encoding data bantu, encoding data audio, encoding data video, sareng scrambling.
Master I2C	I2C nyaéta antarbeungeut anu digunakeun pikeun Sink Display Data Channel (DDC) sareng Status and Data Channel (SCDC). Sumber HDMI ngagunakeun DDC pikeun nangtukeun kamampuan sareng karakteristik tilelep ku maca struktur data Enhanced Extended Display Identification Data (E-EDID). • Salaku DDC, I2C Master maca EDID ti tilelep éksternal pikeun ngonpigurasikeun informasi EDID EDID RAM dina HDMI RX Top atawa pikeun ngolah video. • Salaku SCDC, I2C master mindahkeun struktur data SCDC tina sumber FPGA kana tilelep éksternal pikeun operasi HDMI 2.0b. Pikeun example, lamun aliran data kaluar luhur 3,400 Mbps, prosésor Nios II paréntah master I2C pikeun ngamutahirkeun bit TMDS_BIT_CLOCK_RATIO na SCRAMBLER_ENABLE tina tilelep konfigurasi SCDC register ka 1.
IOPLL	IOPLL nyadiakeun jam speed link jeung jam video ti jam TMDS asup. • Jam kaluaran 1 (Jam speed link) • Jam kaluaran 2 (Jam video) Catetan: Konfigurasi IOPLL standar teu valid pikeun sagala resolusi HDMI. IOPLL dikonpigurasikeun deui kana setélan anu sasuai nalika diaktipkeun.
Transceiver PHY Reset Controller	The Transceiver PHY reset controller ensures a initialization dipercaya tina transceiver TX. Input reset controller ieu dipicu ti tingkat luhur, sarta eta dibangkitkeun analog jeung sinyal reset digital pakait jeung block Transceiver Asalna PHY nurutkeun sequencing reset jero blok. Sinyal kaluaran tx_ready tina blok ieu ogé fungsina salaku sinyal reset ka HDMI Intel FPGA IP pikeun nunjukkeun yén transceiver parantos dijalankeun, sareng siap nampi data tina inti.
Transceiver Asalna PHY	Blok transceiver teuas nu narima data paralel ti HDMI TX inti jeung serializes data ti ngirimkeunana. panganteur Reconfiguration diaktipkeun dina blok TX Asalna PHY pikeun demonstrate sambungan antara TX Asalna PHY na transceiver arbiter. Taya reconfiguration dipigawé pikeun TX Asalna PHY. Catetan: Pikeun nyumponan sarat skew antar-saluran HDMI TX, setel pilihan mode beungkeutan saluran TX dina editor parameter Intel Arria 10 Transceiver Native PHY ka beungkeutan PMA jeung PCS. Anjeun oge kedah nambahkeun skew maksimum (set_max_skew) syarat konstrain kana sinyal reset digital tina transceiver reset controller (tx_digitalreset) sakumaha dianjurkeun dina Intel Arria 10 Transceiver PHY Guide pamaké.
TX PLL	Blok PLL pamancar nyayogikeun jam gancang serial ka blok PHY Native Transceiver. Pikeun ieu HDMI Intel FPGA IP design example, fPLL dipaké salaku TX PLL.
IOPLL Reconfiguration	blok reconfiguration IOPLL facilitates dinamis real-time reconfiguration of PLLs di Intel FPGAs. Blok ieu ngamutahirkeun frékuénsi jam kaluaran sareng rubakpita PLL sacara real waktos, tanpa ngonpigurasikeun sadayana FPGA. Blok ieu dijalankeun dina 100 MHz dina alat Intel Arria 10. Kusabab watesan reconfiguration IOPLL, nerapkeun Quartus INI permit_nf_pll_reconfig_out_of_lock=on salila generasi IP reconfiguration IOPLL. Pikeun nerapkeun Quartus INI, lebetkeun "permit_nf_pll_reconfig_out_of_lock=on" dina quartus.ini file jeung tempat di file diréktori proyék Intel Quartus Prime. Anjeun kedah ningali pesen peringatan nalika anjeun ngédit blok konfigurasi ulang IOPLL (pll_hdmi_reconfig) dina parangkat lunak Intel Quartus Prime sareng INI. Catetan: Tanpa Quartus INI ieu, IOPLL reconfiguration teu bisa réngsé lamun IOPLL leungit konci salila reconfiguration.
PIO	Paralel input / output (PIO) blok fungsi salaku kontrol, status na reset interfaces atawa ti sub-sistem CPU.

meja 35. Transceiver Data Laju jeung OversampFaktor ling pikeun Unggal TMDS Clock Frékuénsi Range

Frékuénsi Jam TMDS (MHz)	TMDS Bit clock Ratio	oversampFaktor ling	Laju Data Transceiver (Mbps)
85–150	1	Henteu tiasa dianggo	3400–6000
100–340	0	Henteu tiasa dianggo	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

meja 36. Top-Level blok umum

Modul

Katerangan

Transceiver Arbiter

Blok fungsional generik ieu nyegah transceiver ti recalibrating sakaligus nalika boh RX atanapi TX transceiver dina saluran fisik anu sarua merlukeun reconfiguration. Recalibration simultaneous tabrakan aplikasi dimana RX na TX transceiver dina channel sarua ditugaskeun ka palaksanaan IP bebas. Arbiter transceiver Ieu extension kana resolusi dianjurkeun pikeun merging simpléks TX jeung simpléks RX kana saluran fisik sarua. Arbiter transceiver ieu ogé ngabantosan dina ngahijikeun sareng ngabéréskeun pamundut konfigurasi ulang Avalon-MM RX sareng TX anu nargétkeun simpléks RX sareng TX transceiver dina saluran salaku port antarmuka reconfiguration tina transceiver ngan tiasa diaksés sacara berurutan. Sambungan panganteur antara arbiter transceiver sareng blok TX / RX Native PHY / PHY Reset Controller dina desain ieu example nunjukkeun modeu generik nu lumaku pikeun sagala kombinasi IP ngagunakeun arbiter transceiver. Arbiter transceiver henteu diperyogikeun nalika ngan ukur transceiver RX atanapi TX anu dianggo dina saluran. Arbiter transceiver ngaidentipikasi requester of a reconfiguration ngaliwatan Avalon-MM reconfiguration interfaces na ensures nu pakait tx_reconfig_cal_busy atanapi rx_reconfig_cal_busy gated sasuai. Pikeun aplikasi HDMI, ngan RX ngamimitian konfigurasi ulang. Ku nyalurkeun pamundut reconfiguration Avalon-MM ngaliwatan arbiter, arbiter ngaidentipikasi yén pamundut reconfiguration asalna tina RX, nu lajeng Gerbang tx_reconfig_cal_busy ti negeskeun tur ngamungkinkeun rx_reconfig_cal_busy negeskeun. Gating nyegah transceiver TX ti dipindahkeun ka modeu calibration teu ngahaja.

	Catetan: Kusabab HDMI ngan merlukeun RX reconfiguration, sinyal tx_reconfig_mgmt_* dihijikeun kaluar. Ogé, antarbeungeut Avalon-MM henteu diperyogikeun antara arbiter sareng blok TX Native PHY. Blok ditugaskeun ka antarmuka dina desain example pikeun demonstrate sambungan arbiter transceiver generik ka TX / RX Asalna PHY / PHY Reset controller.
RX-TX Patalina	• The kaluaran data video jeung sinyal sinkronisasi ti HDMI RX core loop ngaliwatan DCFIFO sakuliah domain jam video RX na TX. • The General Control Packet (GCP), InfoFrames (AVI, VSI jeung AI), data bantu, sarta loop data audio ngaliwatan DCFIFOs sakuliah RX na TX link speed jam domain. • port data bantu tina inti HDMI TX ngadalikeun data bantu nu ngalir ngaliwatan DCFIFO ngaliwatan backpressure. Backpressure mastikeun teu aya pakét bantu anu teu lengkep dina port data bantu. • Blok ieu ogé ngalaksanakeun nyaring éksternal: - Nyaring data audio sareng pakét regenerasi jam audio tina aliran data bantu sateuacan ngirimkeun ka port data bantu inti HDMI TX. Catetan: Pikeun nganonaktipkeun panyaring ieu, pencét user_pb[2]. Aktipkeun panyaring ieu pikeun mastikeun teu aya duplikasi data audio sareng pakét regenerasi jam audio dina aliran data bantu anu dikirimkeun deui. - Nyaring High Dynamic Range (HDR) InfoFrame tina data tambahan HDMI RX sareng nyelapkeun mantanample HDR InfoFrame kana data bantu tina HDMI TX ngaliwatan multiplexer Avalon ST.
Subsistem CPU	CPU sub-sistem fungsi salaku SCDC na DDC controller, sarta sumber reconfiguration controller. • Sumber SCDC controller ngandung I2C master controller. I2C master controller mindahkeun struktur data SCDC tina sumber FPGA kana tilelep éksternal pikeun operasi HDMI 2.0b. Pikeun example, lamun aliran data kaluar 6,000 Mbps, prosésor Nios II paréntah I2C master controller pikeun ngamutahirkeun TMDS_BIT_CLOCK_RATIO na SCRAMBLER_ENABLE bit tina tilelep konfigurasi TMDS register ka 1. • Master I2C sarua ogé mindahkeun struktur data DDC (E-EDID) antara sumber HDMI na tilelep éksternal. • CPU Nios II tindakan minangka controller reconfiguration pikeun sumber HDMI. CPU ngandelkeun deteksi laju periodik ti modul Manajemén RX Reconfiguration pikeun nangtukeun lamun TX merlukeun reconfiguration. Avalon-MM budak penerjemah nyadiakeun panganteur antara Nios II processor Avalon-MM master panganteur na Avalon-MM budak interfaces tina externally instantiated sumber HDMI urang IOPLL na TX Asalna PHY. • Aliran runtuyan reconfiguration pikeun TX sarua RX, iwal PLL na transceiver reconfiguration sarta runtuyan reset dipigawé sequentially. Tingal Gambar 24 dina kaca 67.

Gambar 24. Aliran Runtuyan Reconfiguration
Angka éta ngagambarkeun aliran parangkat lunak Nios II anu ngalibatkeun kadali pikeun master I2C sareng sumber HDMI.3.5. Range dinamis sareng ngawasaan (HDR) Insertion sareng Filtering InfoFrame
The HDMI Intel FPGA IP design example ngawengku démo ngeunaan setelan HDR InfoFrame dina sistem loopback RX-TX.
Spésifikasi HDMI Vérsi 2.0b ngamungkinkeun Dynamic Range jeung Mastering InfoFrame bisa dikirimkeun ngaliwatan HDMI stream bantu. Dina demonstrasi, blok Insertion Data Auxiliary ngadukung sisipan HDR. Anjeun ngan perlu pormat pakét HDR InfoFrame dimaksudkeun sakumaha dieusian dina tabel daptar sinyal modul sarta ngagunakeun AUX modul Insertion Control disadiakeun pikeun ngajadwalkeun sisipan HDR InfoFrame sakali unggal pigura video.
Dina ex ieuampKonfigurasi le, dina instansi mana aliran bantu asup geus kaasup HDR InfoFrame, eusi HDR streamed disaring. Nyaring ngahindarkeun konflik HDR InfoFrames pikeun dikirimkeun sareng mastikeun yén ngan ukur nilai-nilai anu ditetepkeun dina HDR S.ample modul Data dipaké.
Gambar 25. Patalina RX-TX sareng Rentang Dinamis sareng Ngawasaan Insertion InfoFrame
Gambar nembongkeun diagram blok link RX-TX kaasup Dynamic Range jeung Mastering InfoFrame sisipan kana HDMI TX core stream bantu.
Tabél 37. Blok Insersi Data Auxiliary (altera_hdmi_aux_hdr) Sinyal

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset
clk	Input	1	Input jam. jam ieu kudu disambungkeun ka jam speed link.
ngareset	Input	1	Reset input.

Generator Pakét Bantu sareng Sinyal Multiplexer
multiplexer_out_data	Kaluaran	72	Avalon ngalirkeun kaluaran ti multiplexer nu.
multiplexer_out_valid	Kaluaran	1
multiplexer_out_ready	Kaluaran	1
multiplexer_out_startofpacket	Kaluaran	1
multiplexer_out_endofpacket	Kaluaran	1
multiplexer_out_channel	Kaluaran	11
multiplexer_in_data	Input	72	Avalon ngalirkeun input ka port In1 of multiplexer nu. HDMI TX Video Vsync. Sinyal ieu kudu disingkronkeun kana domain jam speed link. Inti nyelapkeun InfoFrame HDR kana aliran bantu di ujung rising sinyal ieu.
multiplexer_in_valid	Input	1
multiplexer_in_ready	Input	1
multiplexer_in_startofpacket	Input	1
multiplexer_in_endofpacket hdmi_tx_vsync	Input Input	1 1

meja 38. Module Data HDR (altera_hdmi_hdr_infoframe) sinyal

Sinyal	Arah	Lebar	Katerangan
hb0	Kaluaran	8	Header byte 0 tina Dynamic Range sareng Mastering InfoFrame: Kode tipe InfoFrame.
hb1	Kaluaran	8	Header byte 1 tina Dynamic Range sareng Mastering InfoFrame: Nomer versi InfoFrame.
hb2	Kaluaran	8	Header byte 2 tina Range Dinamis sareng Ngawasaan InfoFrame: Panjang InfoFrame.
pb	Input	224	Data bait tina rentang dinamis jeung mastering InfoFrame.

meja 39. rentang dinamis sarta Mastering InfoFrame Data bait kebat Bit-Widang

Bit-Widang	Harti	Métadata statik Tipe 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Maksimum Kandungan Lampu Level, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Maksimum Kandungan Lampu Level, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Maksimum Pigura-rata Tingkat Lampu, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Maksimum Pigura-rata Tingkat Lampu, MSB
215:208	Ditangtayungan
223:216	Ditangtayungan

Nonaktipkeun HDR Insertion and Filtering
Nganonaktipkeun panempatan sareng saringan HDR ngamungkinkeun anjeun pikeun pariksa pangiriman ulang eusi HDR anu tos aya dina aliran bantu sumber tanpa aya modifikasi dina desain RX-TX Retransmit ex.ample.
Pikeun nganonaktipkeun sisipan sareng panyaring InfoFrame HDR:

1. Setel block_ext_hdr_infoframe ka 1'b0 dina rxtx_link.v file pikeun nyegah nyaring HDR InfoFrame tina aliran Auxiliary.
2. Setel multiplexer_in0_valid tina instance avalon_st_multiplexer dina altera_hdmi_aux_hdr.v file ka 1'b0 pikeun nyegah pakét bantu generator ngabentuk jeung nyelapkeun HDR InfoFrame tambahan kana aliran bantu TX.
   

3.6. Skéma jam
Skéma clocking illustrates domain jam dina HDMI Intel FPGA IP design example.
angka 26. HDMI Intel FPGA IP Desain ExampSkéma Jaman (Intel Quartus Prime Pro Edition)angka 27. HDMI Intel FPGA IP Desain ExampSkéma Jaman (Intel Quartus Prime Standard Edition)meja 40. Sinyal Skéma Clocking

Jam	Ngaran Sinyal dina Desain	Katerangan
Jam Rujukan TX IOPLL/TX PLL 1	hdmi_clk_in	Jam rujukan ka TX IOPLL sareng TX PLL. Frékuénsi jam sarua jeung frékuénsi jam TMDS ekspektasi tina saluran jam HDMI TX TMDS. Pikeun ieu HDMI Intel FPGA IP design example, jam ieu disambungkeun ka jam RX TMDS keur kaperluan démo. Dina aplikasi Anjeun, Anjeun kudu nyadiakeun jam dedicated kalawan frékuénsi jam TMDS ti osilator programmable pikeun kinerja jitter hadé. Catetan: Ulah make transceiver RX pin salaku jam rujukan TX PLL. Desain anjeun bakal gagal mun anjeun nempatkeun refclk HDMI TX dina pin RX.
TX Transceiver Jam Out	tx_clk	Jam kaluar pulih tina transceiver, sarta frékuénsi variasina gumantung kana laju data jeung simbol per jam. TX transceiver clock out frequency = Transceiver data rate/ (Simbol per jam*10)
Jam Serial TX PLL	tx_bonding_clocks	Serial jam gancang dihasilkeun ku TX PLL. Frékuénsi jam diatur dumasar kana laju data.
TX / RX Patalina Speed ​​Jam	ls_clk	Link speed jam. frékuénsi jam speed link gumantung kana frékuénsi ékspéktasi TMDS jam, oversampfaktor ling, simbol per jam, jeung rasio jam bit TMDS.

		Rasio Jam Bit TMDS	Tumbu Speed ​​Jam Frékuénsi
		0	Frékuénsi jam TMDS / Lambang per jam
		1	Frékuénsi jam TMDS * 4 / Lambang per jam
TX / RX Jam Video	vid_clk	jam data video. Frékuénsi jam data video diturunkeun tina jam speed link TX dumasar kana jero warna.
		Rasio Jam Bit TMDS	Frékuénsi Jam Data Video
		0	jam TMDS / Lambang per jam / Faktor jero warna
		1	jam TMDS * 4 / Lambang per jam / Faktor jero warna
		Bit per Warna	Faktor Jero Warna
		8	1
		10	1.25
		12	1.5
		16	2.0
Jam RX TMDS	tmds_clk_in	saluran jam TMDS ti HDMI RX tur nyambung ka jam rujukan pikeun IOPLL.
Jam Rujukan RX CDR 0 / Jam Rujukan PLL TX 0	fr_clk	Bébas ngajalankeun jam rujukan pikeun RX CDR na TX PLL. Jam ieu diperlukeun pikeun calibration kakuatan-up.
Jam Rujukan RX CDR 1	iopll_outclk0	Jam rujukan ka RX CDR tina RX transceiver.
		Laju Data	Frékuénsi Jam Rujukan RX
		Laju data <1 Gbps	5 × frékuénsi jam TMDS
		1 Gbps< Laju data <3.4 Gbps	Frékuénsi jam TMDS
		Laju data > 3.4 Gbps	4 × frékuénsi jam TMDS
		• Laju Data <1 Gbps: Pikeun oversampling pikeun minuhan sarat laju data minimum transceiver. • Laju Data> 3.4 Gbps: Pikeun ngimbangan laju bit TMDS kana rasio jam 1/40 pikeun ngajaga laju data transceiver kana rasio jam dina 1/10. Catetan: Ulah make transceiver RX pin salaku jam rujukan CDR. Desain anjeun bakal gagal pas lamun nempatkeun refclk HDMI RX dina pin RX.
RX Transceiver Jam Out	rx_clk	Jam kaluar pulih tina transceiver, sarta frékuénsi variasina gumantung kana laju data jeung simbol per jam. RX transceiver clock out frequency = Transceiver data rate/ (Simbol per jam*10)
Jam Manajemén	mgmt_clk	Jam 100 MHz gratis pikeun komponén ieu:

		• panganteur Avalon-MM pikeun reconfiguration — Sarat rentang frékuénsi antara 100–125 MHz. •, PHY reset controller pikeun transceiver reset sekuen — Sarat rentang frékuénsi antara 1–500 MHz. • IOPLL Reconfiguration - Frékuénsi jam maksimum nyaéta 100 MHz. • RX Reconfiguration pikeun manajemén • CPU • I2C Master
I2C Jam	i2c_clk	A input jam 100 MHz nu jam budak I2C, registers SCDC dina inti HDMI RX, sarta EDID RAM.

Émbaran patali

• Ngagunakeun Transceiver RX Pin sakumaha CDR Reference Clock
• Ngagunakeun Transceiver RX Pin sakumaha TX PLL Jam Rujukan

3.7. Sinyal panganteur
tabél daptar sinyal pikeun HDMI Intel FPGA IP design example.
meja 41. Sinyal tingkat luhur

Sinyal	Arah	Lebar	Katerangan
Sinyal osilator on-board
clk_fpga_b3_p	Input	1	100 MHz bebas jam ngajalankeun pikeun jam rujukan inti
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Input	1	625 MHz bebas jam ngajalankeun pikeun jam rujukan transceiver; jam ieu tiasa tina frékuénsi naon

Tombol Push pamaké sarta LEDs
pamaké_pb	Input	1	Pencét tombol pikeun ngadalikeun fungsionalitas desain HDMI Intel FPGA IP
cpu_resetn	Input	1	Reset global
pamaké_led_g	Kaluaran	4	tampilan LED héjo Tingal Setup Hardware dina kaca 89 kanggo inpormasi lengkep ngeunaan pungsi LED.
pamaké_led_r	Kaluaran	4	tampilan LED beureum Tingal Setup Hardware dina kaca 89 kanggo inpormasi lengkep ngeunaan pungsi LED.

Pin Kartu Putri HDMI FMC dina FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	jam HDMI RX TMDS
fmcb_dp_m2c_p	Input	3	HDMI RX saluran data beureum, héjo, jeung biru • Révisi kartu putri Bitec 11 — [0]: RX TMDS Channel 1 (Héjo) — [1]: RX TMDS Channel 2 (Beureum) — [2]: RX TMDS Saluran 0 (Biru) • révisi kartu putri Bitec 4 atawa 6 - [0]: RX TMDS Channel 1 (Héjo) - polaritasna inverted - [1]: RX TMDS Channel 0 (Blue) - polaritasna inverted - [2]: RX TMDS Channel 2 (Beureum) - polaritasna inverted
fmcb_dp_c2m_p	Kaluaran	4	Jam HDMI TX, saluran data beureum, héjo, sareng biru • Révisi kartu putri Bitec 11 — [0]: TX TMDS Channel 2 (Beureum) — [1]: TX TMDS Channel 1 (Héjo) — [2]: Saluran TX TMDS 0 (Biru) - [3]: TX TMDS Jam Channel • révisi kartu putri Bitec 4 atawa 6 - [0]: TX TMDS Jam Channel — [1]: Saluran TX TMDS 0 (Biru) — [2]: TX TMDS Channel 1 (Héjo) — [3]: TX TMDS Channel 2 (Beureum)
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V kakuatan ngadeteksi
fmcb_la_rx_p_8	Inout	1	HDMI RX colokan panas ngadeteksi
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA pikeun DDC na SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL pikeun DDC na SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX colokan panas ngadeteksi
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA pikeun DDC na SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL pikeun DDC na SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA pikeun kontrol redriver
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL pikeun kontrol redriver

meja 42. Sinyal tingkat luhur HDMI RX

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset Sinyal
mgmt_clk	Input	1	Input jam sistem (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Jam jalan bébas (625 MHz) pikeun jam rujukan transceiver primér. Jam ieu diperyogikeun pikeun kalibrasi transceiver salami kaayaan kakuatan-up. Jam ieu tiasa tina frékuénsi naon waé.
ngareset	Input	1	Input reset sistem

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset Sinyal
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Input	1	Input reset Transceiver. Sinyal ieu ditegeskeun nalika prosés gentos jam rujukan (tina jam jalan bébas ka jam TMDS) dina kaayaan kakuatan-up.
tmds_clk_in	Input	1	jam HDMI RX TMDS
i2c_clk	Input	1	Input jam pikeun panganteur DDC sareng SCDC
vid_clk_out	Kaluaran	1	Output jam video
ls_clk_out	Kaluaran	1	Tumbu kaluaran jam speed
sys_init	Kaluaran	1	Inisialisasi sistem pikeun ngareset sistem nalika kakuatan-up

RX Transceiver sareng Sinyal IOPLL
rx_serial_data	Input	3	Data serial HDMI ka RX Asalna PHY
gxb_rx_siap	Kaluaran	1	Nunjukkeun RX Native PHY tos siap
gxb_rx_cal_busy_out	Kaluaran	3	RX Asalna PHY calibration sibuk ka arbiter transceiver
gxb_rx_cal_busy_in	Input	3	Calibration sinyal sibuk ti arbiter transceiver ka RX Asalna PHY
iopll_locked	Kaluaran	1	Nunjukkeun IOPLL dikonci
gxb_reconfig_write	Input	3	Konfigurasi ulang Transceiver panganteur Avalon-MM ti RX Native PHY ka arbiter transceiver
gxb_reconfig_read	Input	3
gxb_reconfig_address	Input	30
gxb_reconfig_writedata	Input	96
gxb_reconfig_readdata	Kaluaran	96
gxb_reconfig_waitrequest	Kaluaran	3

Manajemén Reconfiguration RX
rx_reconfig_en	Kaluaran	1	RX Reconfiguration ngamungkinkeun sinyal
ngukur	Kaluaran	24	Pangukuran frékuénsi jam HDMI RX TMDS (dina 10 mdet)
ukur_valid	Kaluaran	1	Nunjukkeun sinyal ukur valid
os	Kaluaran	1	oversampfaktor ling: • 0: Taya oversampling • 1: 5 × leuwihampling
reconfig_mgmt_write	Kaluaran	1	RX reconfiguration manajemén Avalon memori-dipetakeun panganteur pikeun transceiver arbiter
reconfig_mgmt_read	Kaluaran	1
reconfig_mgmt_address	Kaluaran	12

reconfig_mgmt_writedata	Kaluaran	32
reconfig_mgmt_readdata	Input	32
reconfig_mgmt_waitrequest	Input	1

Sinyal Inti HDMI RX
TMDS_Bit_clock_Rasio	Kaluaran	1	SCDC ngadaptar interfaces
audio_de	Kaluaran	1	panganteur audio inti HDMI RX Tingal bagian Sink Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI pikeun inpormasi anu langkung lengkep.
audio_data	Kaluaran	256
audio_info_ai	Kaluaran	48
audio_N	Kaluaran	20
audio_CTS	Kaluaran	20
audio_metadata	Kaluaran	165
format_audio	Kaluaran	5
aux_pkt_data	Kaluaran	72	HDMI RX inti panganteur tambahan Tingal bagian Sink Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI pikeun inpormasi anu langkung lengkep.
aux_pkt_addr	Kaluaran	6
aux_pkt_wr	Kaluaran	1
aux_data	Kaluaran	72
aux_sop	Kaluaran	1
aux_eop	Kaluaran	1
aux_valid	Kaluaran	1
aux_error	Kaluaran	1
gcp	Kaluaran	6	Sinyal sideband inti HDMI RX Tingal bagian Sink Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI pikeun inpormasi anu langkung lengkep.
info_avi	Kaluaran	112
info_vsi	Kaluaran	61
colordepth_mgmt_sync	Kaluaran	2
vid_data	Kaluaran	N*48	palabuhan video inti HDMI RX Catetan: N = lambang per jam Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
vid_vsync	Kaluaran	N
vid_hsync	Kaluaran	N
vid_de	Kaluaran	N
modus	Kaluaran	1	Kontrol inti HDMI RX sareng palabuhan status Catetan: N = lambang per jam Rujuk kana Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
ctrl	Kaluaran	N*6
dikonci	Kaluaran	3
vid_lock	Kaluaran	1
dina_5v_daya	Input	1	HDMI RX 5V ngadeteksi na hotplug ngadeteksi Tingal dina Antarbeungeut tilelep bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC jeung panganteur SCDC
hdmi_rx_i2c_scl	Inout	1

Sinyal RAM RX EDID
edid_ram_access	Input	1	panganteur aksés RAM HDMI RX EDID. Negeskeun edid_ram_access nalika anjeun badé nyerat atanapi maca tina EDID RAM, sanés sinyal ieu kedah dijaga rendah.
edid_ram_address	Input	8
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Kaluaran	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Kaluaran	1

meja 43. Sinyal Top-Level HDMI TX

Sinyal	Arah	Lebar	Katerangan
Jam sareng Reset Sinyal
mgmt_clk	Input	1	Input jam sistem (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Jam jalan bébas (625 MHz) pikeun jam rujukan transceiver primér. Jam ieu diperyogikeun pikeun kalibrasi transceiver salami kaayaan kakuatan-up. Jam ieu tiasa tina frékuénsi naon waé.
ngareset	Input	1	Input reset sistem
hdmi_clk_in	Input	1	Jam rujukan ka TX IOPLL sareng TX PLL. Frékuénsi jam sarua jeung frékuénsi jam TMDS.
vid_clk_out	Kaluaran	1	Output jam video
ls_clk_out	Kaluaran	1	Tumbu kaluaran jam speed
sys_init	Kaluaran	1	Inisialisasi sistem pikeun ngareset sistem nalika kakuatan-up
reset_xcvr	Input	1	Reset ka transceiver TX
reset_pll	Input	1	Reset ka IOPLL jeung TX PLL
reset_pll_reconfig	Kaluaran	1	Reset ka PLL reconfiguration

TX Transceiver jeung Sinyal IOPLL
tx_serial_data	Kaluaran	4	data serial HDMI ti TX Asalna PHY
gxb_tx_siap	Kaluaran	1	Nunjukkeun TX Native PHY tos siap
gxb_tx_cal_busy_out	Kaluaran	4	TX pribumi PHY calibration sinyal sibuk ka arbiter transceiver
gxb_tx_cal_busy_in	Input	4	Calibration sinyal sibuk ti arbiter transceiver ka TX Asalna PHY

TX Transceiver jeung Sinyal IOPLL
iopll_locked	Kaluaran	1	Nunjukkeun IOPLL dikonci
txpll_locked	Kaluaran	1	Nunjukkeun TX PLL dikonci
gxb_reconfig_write	Input	4	Konfigurasi ulang Transceiver Antarmuka anu dipetakeun mémori Avalon ti TX Native PHY ka arbiter transceiver
gxb_reconfig_read	Input	4
gxb_reconfig_address	Input	40
gxb_reconfig_writedata	Input	128
gxb_reconfig_readdata	Kaluaran	128
gxb_reconfig_waitrequest	Kaluaran	4

Sinyal Konfigurasi Ulang TX IOPLL sareng TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Input	1	TX IOPLL / TX PLL reconfiguration Avalon interfaces memori-dipetakeun
pll_reconfig_read/ tx_pll_reconfig_read	Input	1
pll_reconfig_address/ tx_pll_reconfig_address	Input	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Input	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Kaluaran	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Kaluaran	1
os	Input	2	oversampfaktor ling: • 0: Taya oversampling • 1: 3 × leuwihampling • 2: 4 × leuwihampling • 3: 5 × leuwihampling
ngukur	Input	24	Nunjukkeun frékuénsi jam TMDS tina resolusi pidéo anu dikirimkeun.

Sinyal Inti HDMI TX
ctrl	Input	6*N	HDMI TX panganteur kontrol inti Catetan: N = Lambang per jam Tingal bagian Sumber Interfaces dina HDMI Intel FPGA IP Guide pamaké pikeun émbaran leuwih lengkep.
modus	Input	1
TMDS_Bit_clock_Rasio	Input	1	SCDC ngadaptar interfaces Tingal bagian Source Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI kanggo inpormasi lengkep.
Scrambler_Enable	Input	1
audio_de	Input	1	HDMI TX panganteur audio inti Rujuk kana Antarbeungeut Sumber bagian dina HDMI Intel FPGA IP Guide pamaké pikeun inpo nu leuwih lengkep.
audio_mute	Input	1
audio_data	Input	256
dituluykeun…

Sinyal Inti HDMI TX
audio_info_ai	Input	49
audio_N	Input	22
audio_CTS	Input	22
audio_metadata	Input	166
format_audio	Input	5
i2c_master_write	Input	1	TX I2C master Avalon memori-dipetakeun panganteur kana master I2C jero inti TX. Catetan: Sinyal ieu ngan sadia sawaktos Anjeun ngahurungkeun Kaasup I2C parameter.
i2c_master_read	Input	1
i2c_master_address	Input	4
i2c_master_writedata	Input	32
i2c_master_readdata	Kaluaran	32
aux_siap	Kaluaran	1	HDMI TX inti panganteur bantu Tingal bagian Source Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI kanggo inpormasi lengkep.
aux_data	Input	72
aux_sop	Input	1
aux_eop	Input	1
aux_valid	Input	1
gcp	Input	6	Sinyal sideband inti HDMI TX Tingal bagian Source Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI kanggo inpormasi lengkep.
info_avi	Input	113
info_vsi	Input	62
vid_data	Input	N*48	palabuhan video inti HDMI TX Catetan: N = lambang per jam Tingal bagian Source Interfaces dina Pituduh Pamaké IP Intel FPGA HDMI kanggo inpormasi lengkep.
vid_vsync	Input	N
vid_hsync	Input	N
vid_de	Input	N

I2C jeung Hot Colokkeun ngadeteksi Sinyal
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Catetan: Nalika anjeun ngahurungkeun Kaasup I2C parameter, sinyal ieu disimpen dina inti TX sarta moal katingali dina tingkat ieu.	Kaluaran	1	I2C Master Avalon memori-dipetakeun interfaces
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Catetan: Nalika anjeun ngahurungkeun Kaasup I2C parameter, sinyal ieu disimpen dina inti TX sarta moal katingali dina tingkat ieu.	Kaluaran	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Catetan: Nalika anjeun ngahurungkeun Kaasup I2C parameter, sinyal ieu disimpen dina inti TX sarta moal katingali dina tingkat ieu.	Input	1
dituluykeun…

I2C jeung Hot Colokkeun ngadeteksi Sinyal
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Catetan: Nalika anjeun ngahurungkeun Kaasup I2C parameter, sinyal ieu disimpen dina inti TX sarta moal katingali dina tingkat ieu.	Input	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Kaluaran	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Kaluaran	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Input	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Input	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC jeung interfaces SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	panganteur I2C pikeun Bitec Putri Card Révisi 11 kontrol TI181
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Kaluaran	1	Antarmuka anu dipetakeun mémori Avalon tina master I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Kaluaran	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Kaluaran	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Kaluaran	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Kaluaran	8
dituluykeun…

I2C jeung Hot Colokkeun ngadeteksi Sinyal
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Kaluaran	1
hdmi_tx_hpd_n	Input	1	HDMI TX hotplug ngadeteksi interfaces
tx_hpd_ack	Input	1
tx_hpd_req	Kaluaran	1

meja 44. Transceiver Arbiter sinyal

Sinyal	Arah	Lebar	Katerangan
clk	Input	1	jam Reconfiguration. Jam ieu kedah ngabagi jam anu sami sareng blok manajemén konfigurasi ulang.
ngareset	Input	1	Reset sinyal. Reset ieu kudu babagi reset sarua jeung blok manajemén reconfiguration.
rx_rcfg_en	Input	1	RX reconfiguration ngaktifkeun sinyal
tx_rcfg_en	Input	1	TX reconfiguration ngaktifkeun sinyal
rx_rcfg_ch	Input	2	Nunjukkeun saluran mana anu bakal dikonfigurasi deui dina inti RX. Sinyal ieu kedah salawasna tetep negeskeun.
tx_rcfg_ch	Input	2	Nunjukkeun saluran nu bakal reconfigured on inti TX. Sinyal ieu kedah salawasna tetep negeskeun.
rx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon-MM interfaces ti manajemén reconfiguration RX
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Kaluaran	32
rx_reconfig_mgmt_waitrequest	Kaluaran	1
tx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon-MM interfaces ti manajemén reconfiguration TX
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Kaluaran	32
tx_reconfig_mgmt_waitrequest	Kaluaran	1
reconfig_write	Kaluaran	1	Reconfiguration Avalon-MM interfaces mun transceiver nu
reconfig_read	Kaluaran	1
dituluykeun…

Sinyal	Arah	Lebar	Katerangan
reconfig_address	Kaluaran	10
reconfig_writedata	Kaluaran	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1
rx_cal_busy	Input	1	Sinyal status kalibrasi tina transceiver RX
tx_cal_busy	Input	1	Sinyal status kalibrasi tina transceiver TX
rx_reconfig_cal_busy	Kaluaran	1	Sinyal status calibration ka RX transceiver PHY kontrol reset
tx_reconfig_cal_busy	Kaluaran	1	Sinyal status Calibration tina TX transceiver PHY kontrol reset

meja 45. RX-TX Patalina sinyal

Sinyal	Arah	Lebar	Katerangan
ngareset	Input	1	Reset ka video / audio / bantu / sidebands FIFO panyangga.
hdmi_tx_ls_clk	Input	1	HDMI TX link speed jam
hdmi_rx_ls_clk	Input	1	HDMI RX link speed jam
hdmi_tx_vid_clk	Input	1	jam video HDMI TX
hdmi_rx_vid_clk	Input	1	jam video HDMI RX
hdmi_rx_konci	Input	3	Nunjukkeun status dikonci HDMI RX
hdmi_rx_de	Input	N	panganteur video HDMI RX Catetan: N = lambang per jam
hdmi_rx_hsync	Input	N
hdmi_rx_vsync	Input	N
hdmi_rx_data	Input	N * 48
rx_audio_format	Input	5	panganteur audio HDMI RX
rx_audio_metadata	Input	165
rx_audio_info_ai	Input	48
rx_audio_CTS	Input	20
rx_audio_N	Input	20
rx_audio_de	Input	1
rx_audio_data	Input	256
rx_gcp	Input	6	HDMI RX sideband interfaces
rx_info_avi	Input	112
rx_info_vsi	Input	61
dituluykeun…

Sinyal	Arah	Lebar	Katerangan
rx_aux_eop	Input	1	panganteur tambahan HDMI RX
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
hdmi_tx_de	Kaluaran	N	panganteur video HDMI TX Catetan: N = lambang per jam
hdmi_tx_hsync	Kaluaran	N
hdmi_tx_vsync	Kaluaran	N
hdmi_tx_data	Kaluaran	N * 48
tx_audio_format	Kaluaran	5	panganteur audio HDMI TX
tx_audio_metadata	Kaluaran	165
tx_audio_info_ai	Kaluaran	48
tx_audio_CTS	Kaluaran	20
tx_audio_N	Kaluaran	20
tx_audio_de	Kaluaran	1
tx_audio_data	Kaluaran	256
tx_gcp	Kaluaran	6	HDMI TX sideband interfaces
tx_info_avi	Kaluaran	112
tx_info_vsi	Kaluaran	61
tx_aux_eop	Kaluaran	1	panganteur tambahan HDMI TX
tx_aux_sop	Kaluaran	1
tx_aux_valid	Kaluaran	1
tx_aux_data	Kaluaran	72
tx_aux_siap	Kaluaran	1

meja 46. Sinyal System Desainer Platform

Sinyal	Arah	Lebar	Katerangan
cpu_clk (Intel Quartus Prime Standard Edition)	Input	1	jam CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Input	1	CPU ngareset
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Input	1	Babandingan jam bit TMDS
measure_pio_external_connection_export	Input	24	Diperkirakeun frékuénsi jam TMDS
dituluykeun…

Sinyal	Arah	Lebar	Katerangan
ukur_valid_pio_external_connection_expor t	Input	1	Nunjukkeun ukuran PIO valid
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1	I2C Master panganteur
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Kaluaran	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Kaluaran	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Kaluaran	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Kaluaran	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Kaluaran	3	I2C Master Avalon memori-dipetakeun interfaces pikeun DDC na SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Kaluaran	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Input	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Kaluaran	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Kaluaran	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Kaluaran	3	I2C Master Avalon panganteur dipetakeun memori pikeun révisi kartu putri Bitec 11, kontrol T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Kaluaran	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Input	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Kaluaran	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Input	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Kaluaran	1
dituluykeun…

Sinyal	Arah	Lebar	Katerangan
edid_ram_access_pio_external_connection_exp ort	Kaluaran	1	EDID RAM aksés interfaces. Negeskeun edid_ram_access_pio_ external_connection_ export nalika anjeun hoyong nyerat atanapi maca tina EDID RAM di luhur RX. Sambungkeun EDID RAM aksés Avalon-MM budak di Desainer Platform ka panganteur RAM EDID dina modul RX tingkat luhur.
edid_ram_slave_translator_address	Kaluaran	8
edid_ram_slave_translator_write	Kaluaran	1
edid_ram_slave_translator_read	Kaluaran	1
edid_ram_slave_translator_readdata	Input	8
edid_ram_slave_translator_writedata	Kaluaran	8
edid_ram_slave_translator_waitrequest	Input	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Input	1	RX PMA Reconfiguration Avalon interfaces memori-dipetakeun
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Kaluaran	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Kaluaran	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Kaluaran	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Kaluaran	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Input	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Kaluaran	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Input	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Kaluaran	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Kaluaran	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1	TX PLL Reconfiguration Avalon interfaces memori-dipetakeun
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Kaluaran	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Kaluaran	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Kaluaran	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Kaluaran	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
dituluykeun…

Sinyal	Arah	Lebar	Katerangan
tx_pll_waitrequest_pio_external_connection_ export	Input	1	TX PLL waitrequest
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Kaluaran	12	TX PMA Reconfiguration Avalon interfaces memori-dipetakeun
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Kaluaran	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Kaluaran	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Kaluaran	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1
tx_pma_waitrequest_pio_external_connection_ export	Input	1	TX PMA waitrequest
tx_pma_cal_busy_pio_external_connection_exp ort	Input	1	TX PMA Recalibration Sibuk
tx_pma_ch_export	Kaluaran	2	TX PMA Saluran
tx_rcfg_en_pio_external_connection_export	Kaluaran	1	TX PMA Reconfiguration Aktipkeun
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Kaluaran	32	TX IOPLL Reconfiguration Avalon interfaces memori-dipetakeun
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Input	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Input	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Kaluaran	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Kaluaran	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Kaluaran	1
tx_os_pio_external_connection_export	Kaluaran	2	oversampfaktor ling: • 0: Taya oversampling • 1: 3 × leuwihampling • 2: 4 × leuwihampling • 3: 5 × leuwihampling
tx_rst_pll_pio_external_connection_export	Kaluaran	1	Reset ka IOPLL jeung TX PLL
tx_rst_xcvr_pio_external_connection_export	Kaluaran	1	Reset ka TX Asli PHY
wd_timer_resetrequest_reset	Kaluaran	1	Timer Watchdog ngareset
color_depth_pio_external_connection_export	Input	2	Jero warna
tx_hpd_ack_pio_external_connection_export	Kaluaran	1	Pikeun TX hotplug ngadeteksi handshaking
tx_hpd_req_pio_external_connection_export	Input	1

3.8. Desain Parameter RTL
Anggo parameter HDMI TX sareng RX Top RTL pikeun ngaluyukeun desain example.
Kalolobaan parameter desain sadia dina Desain Example tab editor parameter HDMI Intel FPGA IP. Anjeun masih bisa ngarobah ex desainample setelan Anjeun
dilakukeun dina editor parameter ngaliwatan parameter RTL.

meja 47. Parameter luhur HDMI RX

Parameter	Nilai	Katerangan
SUPPORT_DEEP_COLOR	• 0: Taya warna jero • 1: Warna jero	Nangtukeun lamun inti bisa encode format warna jero.
SUPPORT_AUXILIARY	• 0: Taya AUX • 1: AUX	Nangtukeun upami encoding saluran bantu kalebet.
SYMBOLS_PER_CLOCK	8	Ngarojong 8 lambang per jam pikeun Intel Arria 10 alat.
SUPPORT_AUDIO	• 0: Taya audio • 1: Audio	Nangtukeun lamun inti bisa encode audio.
EDID_RAM_ADDR_WIDTH (Edisi Standar Intel Quartus Prime)	8 (Nilai standar)	Log base 2 tina ukuran EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Teu targeting sagala kartu putri Bitec HDMI • 4: Ngarojong révisi kartu putri Bitec HDMI 4 • 6: Targeting Bitec HDMI révisi kartu putri 6 •11: Nargetkeun Bitec HDMI révisi kartu putri 11 (standar)	Nangtukeun révisi tina kartu putri Bitec HDMI dipaké. Nalika anjeun ngarobih révisi, desain tiasa ngagentos saluran transceiver sareng ngabalikeun polaritasna dumasar kana syarat kartu putri Bitec HDMI. Upami anjeun ngeset parameter BITEC_DAUGHTER_CARD_REV ka 0, desainna henteu ngarobih kana saluran transceiver sareng polaritasna.
POLARITY_INVERSION	• 0: Invert polaritasna • 1: Ulah invert polaritasna	Setel parameter ieu ka 1 pikeun ngabalikeun nilai unggal bit data input. Nyetél parameter ieu 1 napelkeun 4'b1111 ka port rx_polinv tina transceiver RX.

meja 48. Parameter Top HDMI TX

Parameter	Nilai	Katerangan
USE_FPLL	1	Ngarojong fPLL salaku TX PLL ngan pikeun alat Intel Cyclone® 10 GX. Salawasna set parameter ieu ka 1.
SUPPORT_DEEP_COLOR	• 0: Taya warna jero • 1: Warna jero	Nangtukeun lamun inti bisa encode format warna jero.
SUPPORT_AUXILIARY	• 0: Taya AUX • 1: AUX	Nangtukeun upami encoding saluran bantu kalebet.
SYMBOLS_PER_CLOCK	8	Ngarojong 8 lambang per jam pikeun Intel Arria 10 alat.
dituluykeun…

Parameter	Nilai	Katerangan
SUPPORT_AUDIO	• 0: Taya audio • 1: Audio	Nangtukeun lamun inti bisa encode audio.
BITEC_DAUGHTER_CARD_REV	• 0: Teu targeting sagala kartu putri Bitec HDMI • 4: Ngarojong révisi kartu putri Bitec HDMI 4 • 6: Targeting Bitec HDMI révisi kartu putri 6 • 11: Targeting Bitec HDMI révisi kartu putri 11 (standar)	Nangtukeun révisi tina kartu putri Bitec HDMI dipaké. Nalika anjeun ngarobih révisi, desain tiasa ngagentos saluran transceiver sareng ngabalikeun polaritasna dumasar kana syarat kartu putri Bitec HDMI. Upami anjeun ngeset parameter BITEC_DAUGHTER_CARD_REV ka 0, desainna henteu ngarobih kana saluran transceiver sareng polaritasna.
POLARITY_INVERSION	• 0: Invert polaritasna • 1: Ulah invert polaritasna	Setel parameter ieu ka 1 pikeun ngabalikeun nilai unggal bit data input. Nyetel parameter ieu 1 napelkeun 4'b1111 ka port tx_polinv tina transceiver TX.

3.9. Setup Hardware
The HDMI Intel FPGA IP design example nyaeta HDMI 2.0b sanggup sarta ngalakukeun demonstrasi loopthrough pikeun stream video HDMI baku.
Pikeun ngajalankeun tés hardware, sambungkeun alat nu diaktipkeun HDMI-sapertos kartu grafik sareng antarmuka HDMI-ka blok Transceiver Native PHY RX, sareng tilelep HDMI.
asupan.

1. The HDMI tilelep decodes port kana aliran video baku sarta ngirimkeun ka inti recovery jam.
2. Inti HDMI RX ngadekodekeun data video, bantu, sareng audio pikeun digulung deui sajajar sareng inti HDMI TX ngaliwatan DCFIFO.
3. Port sumber HDMI tina kartu putri FMC ngirimkeun gambar ka monitor.

Catetan:
Upami anjeun hoyong nganggo papan pangembangan Intel FPGA anu sanés, anjeun kedah ngarobih tugas alat sareng tugas pin. Setélan analog transceiver diuji pikeun Intel Arria 10 FPGA ngembangkeun kit jeung Bitec HDMI 2.0 kartu putri. Anjeun tiasa ngarobih setélan pikeun dewan anjeun nyalira.

meja 49. On-board Push Button sarta Fungsi LED pamaké

Pencét Tombol / LED	Fungsi
cpu_resetn	Pencét sakali pikeun ngalakukeun reset sistem.
pamaké_pb[0]	Pencét sakali pikeun ngalihkeun sinyal HPD ka sumber HDMI standar.
pamaké_pb[1]	• Pencét jeung tahan pikeun maréntahkeun inti TX pikeun ngirim sinyal DVI disandi. • Leupaskeun pikeun ngirim sinyal HDMI disandi.
pamaké_pb[2]	• Pencét jeung tahan pikeun maréntahkeun inti TX eureun ngirim InfoFrames ti sinyal sideband. • Release pikeun neruskeun ngirim InfoFrames ti sinyal sideband.
USER_LED[0]	RX HDMI PLL status konci. • 0 = Henteu dikonci • 1 = Dikonci
USER_LED[1]	RX transceiver status siap.
dituluykeun…

Pencét Tombol / LED	Fungsi
	• 0 = Teu siap • 1 = Siap
USER_LED[2]	RX HDMI core status konci. • 0 = Sahenteuna 1 channel teu dikonci • 1 = Sadayana 3 saluran dikonci
USER_LED[3]	RX overampstatus ling. • 0 = Non-oversampdipimpin (laju data> 1,000 Mbps dina alat Intel Arria 10) • 1 = Oversampdipimpin (laju data <100 Mbps dina alat Intel Arria 10)
USER_LED[4]	TX HDMI PLL status konci. • 0 = Henteu dikonci • 1 = Dikonci
USER_LED[5]	TX transceiver status siap. • 0 = Teu siap • 1 = Siap
USER_LED[6]	TX transceiver PLL status konci. • 0 = Henteu dikonci • 1 = Dikonci
USER_LED[7]	TX oversampstatus ling. • 0 = Non-oversampdipimpin (laju data> 1,000 Mbps dina alat Intel Arria 10) • 1 = Oversampdipimpin (laju data <1,000 Mbps dina alat Intel Arria 10)

3.10. Simulasi Testbench
Testbench simulasi simulates loopback serial HDMI TX ka inti RX.
Catetan:
testbench simulasi ieu teu dirojong pikeun desain jeung parameter Kaasup I2C diaktipkeun.

3. HDMI 2.0 Desain Example (Rojongan FRL = 0)
683156 | 2022.12.27
angka 28. HDMI Intel FPGA IP Simulasi Testbench Blok Diagram

meja 50. Komponén Testbench

komponén	Katerangan
Video TPG	Generator pola uji vidéo (TPG) nyayogikeun stimulus pidéo.
Audio Sampjeung Gen	Audio sample generator nyadiakeun audio samprangsangan. Generator ngahasilkeun pola data tés nambahan pikeun dikirimkeun ngaliwatan saluran audio.
Aux Sampjeung Gen	Aux sample generator nyadiakeun s bantuamprangsangan. Generator ngahasilkeun data tetep pikeun dikirimkeun ti pamancar.
CRC Cék	Checker ieu marios upami TX transceiver pulih frékuénsi jam cocog sareng laju data anu dipikahoyong.
Pariksa Data Audio	Pamariksaan data audio ngabandingkeun naha pola data tés nambahan ditampa sareng dikodekeun leres.
Pariksa Data Aux	Cék data aux ngabandingkeun naha data aux anu dipiharep ditampi sareng dikodekeun leres dina sisi panarima.

Testbench simulasi HDMI ngalakukeun tés verifikasi ieu:

Fitur HDMI	Verifikasi
data video	• testbench The implements CRC mariksa dina input sarta output video. • Ieu cek nilai CRC tina data dikirimkeun ngalawan CRC diitung dina data video narima. • testbench lajeng ngalakukeun mariksa sanggeus detecting 4 stabil V-SYNC sinyal ti panarima.
data bantu	• The aux sample generator ngahasilkeun data dibereskeun pikeun dikirimkeun ti pamancar. • Dina sisi panarima, generator nu compares naha data bantu ekspektasi narima sarta decoded neuleu.
Data audio	• The audio sample generator ngahasilkeun hiji incrementing pola data test pikeun dikirimkeun ngaliwatan saluran audio. • Di sisi panarima, pamariksaan data audio mariksa jeung ngabandingkeun naha pola data tés nambahan ditarima jeung dikodekeun bener.

Simulasi anu suksés ditungtungan ku pesen ieu:
# SIMBOL_PER_Jam = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Pas simulasi

meja 51. HDMI Intel FPGA IP Desain Example Dirojong Simulators

Simulator	Verilog HDL	VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition	Sumuhun	Sumuhun
VCS / VCS MX	Sumuhun	Sumuhun
Riviera-PRO	Sumuhun	Sumuhun
Xcelium Paralel	Sumuhun	No

3.11. Ngaronjatkeun Desain Anjeun
meja 52. Desain HDMI Example kasaluyuan jeung saméméhna Intel Quartus Prime Pro Edition Software Vérsi

Desain Exampjeung Varian	Kamampuhan pikeun Ngaronjatkeun ka Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Desain Example (Rojongan FRL = 0)	No

Pikeun sagala desain non-cocog examples, Anjeun kudu ngalakukeun di handap:

1. Ngahasilkeun desain anyar example dina versi software Intel Quartus Prime Pro Edition ayeuna ngagunakeun konfigurasi sarua desain anjeun aya.
2. Bandingkeun sakabeh desain exampdiréktori le jeung ex designample dihasilkeun ngagunakeun saméméhna versi software Intel Quartus Prime Pro Edition. Port leuwih parobahan kapanggih.

HDCP Leuwih HDMI 2.0 / 2.1 Desain Example

The HDCP leuwih HDMI desain hardware example mantuan Anjeun ka evaluate pungsionalitas fitur HDCP tur ngidinan Anjeun pikeun ngagunakeun fitur dina Intel Arria Anjeun 10 desain.
Catetan:
Fitur HDCP henteu kalebet dina parangkat lunak Intel Quartus Prime Pro Edition. Pikeun ngakses fitur HDCP, kontak Intel di https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Perlindungan Kandungan Digital (HDCP) bandwidth luhur
Protéksi Kandungan Digital bandwidth tinggi (HDCP) mangrupikeun bentuk panyalindungan hak digital pikeun nyiptakeun sambungan anu aman antara sumber ka tampilan.
Intel nyiptakeun téknologi asli, anu dilisensikeun ku grup Digital Content Protection LLC. HDCP mangrupikeun metode panyalindungan salinan dimana aliran audio/video énkripsi antara pamancar sareng panarima, ngajagi tina nyalin anu teu sah.
Fitur HDCP patuh kana HDCP Spésifikasi versi 1.4 sareng HDCP Spésifikasi versi 2.3.
IP HDCP 1.4 sareng HDCP 2.3 ngalaksanakeun sadaya komputasi dina logika inti hardware tanpa nilai rahasia (sapertos konci pribadi sareng konci sési) tiasa diaksés ti luar IP énkripsi.

meja 53. Fungsi IP HDCP

IP HDCP	Fungsi
HDCP 1.4 IP	• bursa auténtikasi - Ngitung master key (Km) - Generasi acak An - Ngitung konci sési (Ks), M0 sareng R0. • auténtikasi kalawan repeater - Komputasi sareng verifikasi V sareng V' • Verifikasi integritas Tumbu - Ngitung konci pigura (Ki), Mi sareng Ri.
dituluykeun…

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

ISO
9001:2015
Kadaptar

IP HDCP	Fungsi
	• Sadaya modeu cipher kaasup hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, sareng hdcpRngCipher • Sinyal status enkripsi asli (DVI) sareng sinyal status enkripsi ditingkatkeun (HDMI) • True random number generator (TRNG) - Hardware dumasar, palaksanaan digital pinuh sarta non-deterministik angka acak generator
HDCP 2.3 IP	• Master Key (km), Sidang Key (ks) jeung nonce (rn, riv) generasi - Patuh kana NIST.SP800-90A generasi angka acak • auténtikasi jeung bursa konci - Generasi nomer acak pikeun rtx sareng rrx patuh kana NIST.SP800-90A generasi nomer acak - Verifikasi tanda tangan sertipikat panarima (certrx) nganggo konci umum DCP (kpubdcp) - 3072 bit RSASSA-PKCS # 1 v1.5 - RSAES-OAEP (PKCS#1 v2.1) enkripsi sareng dekripsi Master Key (km) - Turunan kd (dkey0, dkey1) ngagunakeun mode AES-CTR - Komputasi sareng verifikasi H sareng H' - Ngitung Ekh (km) sareng km (pasangan) • auténtikasi kalawan repeater - Komputasi sareng verifikasi V sareng V' - Komputasi sareng verifikasi M sareng M' • Pembaharuan sistem (SRM) - SRM signature verifikasi ngagunakeun kpubdcp - 3072 bit RSASSA-PKCS # 1 v1.5 • bursa Key Sidang • Generasi jeung itungan Edkey (ks) jeung riv. • Turunan dkey2 ngagunakeun mode AES-CTR • Lokalitas Cék - Komputasi sareng verifikasi L sareng L' - Generasi nonce (rn) • manajemén stream Data - Modeu AES-CTR dumasar kana generasi aliran konci • algoritma crypto asimétri - RSA kalayan panjang modulus 1024 (kpubrx) sareng 3072 (kpubdcp) bit - RSA-CRT (Teorema Sésa Cina) kalayan panjang modulus 512 (kprivrx) bit sareng panjang eksponen 512 (kprivrx) bit • Low-tingkat fungsi cryptographic - Algoritma crypto simetris • modeu AES-CTR kalayan panjang konci 128 bit - Algoritma Hash, MGF sareng HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Generator angka acak leres (TRNG) • NIST.SP800-90A patuh • hardware dumasar, palaksanaan digital pinuh sarta non-deterministik angka acak generator

4.1.1. HDCP Leuwih HDMI Desain Example Arsitéktur
Fitur HDCP ngajaga data nalika data dikirimkeun antara alat-alat nu disambungkeun ngaliwatan HDMI atawa interfaces digital nu ditangtayungan HDCP séjén.
Sistem anu ditangtayungan HDCP ngawengku tilu jinis alat:

4. HDCP Leuwih HDMI 2.0 / 2.1 Desain Example
683156 | 2022.12.27
• Sumber (TX)
• Tilelep (RX)
• Repeater
Desain ieu example nunjukkeun sistem HDCP dina alat repeater dimana eta narima data, decrypts, lajeng ulang encrypts data, sarta tungtungna retransmits data. Repeater gaduh input sareng kaluaran HDMI. Ieu instantiates nu panyangga FIFO pikeun ngalakukeun ngalirkeun stream video HDMI langsung antara tilelep HDMI jeung sumber. Éta tiasa ngalakukeun sababaraha pamrosésan sinyal, sapertos ngarobih pidéo kana format résolusi anu langkung luhur ku ngagentos panyangga FIFO sareng inti IP Suite sareng Pangolahan Gambar (VIP).

angka 29. HDCP Leuwih HDMI Desain ExampDiagram Blok

Pedaran di handap ngeunaan arsitektur desain example pakait jeung HDCP leuwih desain HDMI exampdiagram blok. Nalika ngadukung FRL = 1 atawa
Ngarojong HDCP Konci Manajemén = 1, desain examphirarki rada béda ti Gambar 29 dina kaca 95 tapi fungsi HDCP dasarna tetep
sarua.

1. HDCP1x sareng HDCP2x mangrupikeun IP anu sayogi ngalangkungan editor parameter HDMI Intel FPGA IP. Lamun anjeun ngonpigurasikeun HDMI IP dina editor parameter, Anjeun tiasa ngaktipkeun tur ngawengku boh HDCP1x atanapi HDCP2x atawa duanana IP salaku bagian tina subsistem nu. Kalayan duanana IP HDCP diaktipkeun, IP HDMI ngonpigurasikeun diri dina topologi kaskade dimana IP HDCP2x sareng HDCP1x disambungkeun deui-deui.
   • The HDCP egress panganteur tina HDMI TX ngirimkeun data video audio unencrypted.
   • The data unencrypted meunang énkripsi ku block HDCP aktip tur dikirim deui kana HDMI TX ngaliwatan panganteur HDCP Ingress pikeun transmisi ngaliwatan link.
   • The CPU subsistem salaku auténtikasi master controller ensures yén ngan hiji HDCP TX IPs aktip iraha wae tinangtu sarta hiji deui pasip.
   • Nya kitu, HDCP RX ogé ngadekrip data anu ditampi dina tautan ti HDCP TX éksternal.
2. Anjeun kedah ngaprogram IP HDCP nganggo konci produksi anu dikaluarkeun ku Digital Content Protection (DCP). Muatkeun kenop di handap ieu:
   meja 54. DCP-dikaluarkeun konci Produksi
   

   HDCP	TX / RX	Konci
   HDCP2x	TX	16 bait: Global Constant (lc128)
   	RX	• 16 bait (sarua jeung TX): Global Constant (lc128) • 320 bait: RSA Private Key (kprivrx) • 522 bait: Sertipikat Key Public RSA (certrx)
   HDCP1x	TX	• 5 bait: TX Key Pilihan Véktor (Aksv) • 280 bait: TX Private Device Keys (Akeys)
   	RX	• 5 bait: RX Key Selection Vector (Bksv) • 280 bait: RX Private Device Keys (Bkeys)

   Desain example implements kenangan konci sakumaha basajan dual-port, dual-jam RAM sinkron. Pikeun ukuran konci leutik kawas HDCP2x TX, IP implements mémori konci ngagunakeun registers dina logika biasa.
   Catetan: Intel henteu nyayogikeun konci produksi HDCP sareng desain example atanapi Intel FPGA IPs dina kaayaan naon baé. Pikeun nganggo IP HDCP atanapi desain exampLe, anjeun kudu jadi hiji adopter HDCP sarta acquire konci produksi langsung ti Digital Content Protection LLC (DCP).
   Pikeun ngajalankeun desain example, Anjeun boh ngédit mémori konci files dina waktos compile ngawengku kenop produksi atawa nerapkeun blok logika pikeun aman maca kenop produksi ti hiji alat panyimpen éksternal jeung nulis kana kenangan konci dina waktos ngajalankeun.

3. Anjeun tiasa jam fungsi kriptografi dilaksanakeun dina IP HDCP2x kalayan frékuénsi naon nepi ka 200 MHz. Frékuénsi jam ieu nangtukeun sabaraha gancang éta
   auténtikasi HDCP2x beroperasi. Anjeun tiasa milih ngabagi jam 100 MHz anu dianggo pikeun prosésor Nios II tapi latency auténtikasi bakal dua kali dibandingkeun sareng jam 200 MHz.
4. Nilai-nilai anu kedah ditukeurkeun antara HDCP TX sareng HDCP RX dikomunikasikeun dina panganteur HDMI DDC (antarmuka serial I2 C) tina HDCP-
   panganteur ditangtayungan. HDCP RX kedah nampilkeun alat logis dina beus I2C pikeun tiap link nu ngarojong. Budak I2C diduplikasi pikeun port HDCP kalayan alamat alat 0x74. Ieu drive HDCP register port (Avalon-MM) duanana HDCP2x na HDCP1x RX IPs.
5. HDMI TX nganggo master IC pikeun maca EDID ti RX sareng mindahkeun data SCDC anu diperyogikeun pikeun operasi HDMI 2.0 ka RX. Master I2C anu sami anu disetir ku prosésor Nios II ogé dianggo pikeun mindahkeun pesen HDCP antara TX sareng RX. Master I2C dipasang dina subsistem CPU.
6. Prosesor Nios II bertindak salaku master dina protokol auténtikasi sareng ngajalankeun kontrol sareng ngadaptar status (Avalon-MM) duanana HDCP2x sareng HDCP1x TX.
   IP. Supir parangkat lunak ngalaksanakeun mesin kaayaan protokol auténtikasi kalebet verifikasi tandatangan sertipikat, bursa konci master, pamariksaan lokalitas, bursa konci sési, papasangan, cek integritas tautan (HDCP1x), sareng auténtikasi sareng pengulangan, sapertos rambatan inpormasi topologi sareng panyebaran inpormasi manajemén aliran. Supir parangkat lunak henteu ngalaksanakeun salah sahiji fungsi kriptografi anu diperyogikeun ku protokol auténtikasi. Gantina, hardware HDCP IP ngalaksanakeun sagala fungsi cryptographic mastikeun euweuh nilai rahasia bisa diakses.
   7. Dina demonstrasi repeater leres dimana nyebarkeun informasi topology hulu diperlukeun, drive Nios II processor Pesen Port Repeater (Avalon-MM) duanana HDCP2x na HDCP1x RX IPS. Prosesor Nios II ngabersihan bit RX REPEATER ka 0 nalika ngadeteksi hilir anu disambungkeun henteu HDCPmampuh atanapi nalika henteu aya hilir anu disambungkeun. Tanpa sambungan hilir, sistem RX ayeuna mangrupa panarima tungtung-titik, tinimbang repeater a. Sabalikna, prosésor Nios II nyetél bit RX REPEATER ka 1 nalika ngadeteksi hilir anu sanggup HDCP.

4.2. Aliran Software Prosesor Nios II
Bagan alir software Nios II ngawengku kadali auténtikasi HDCP dina aplikasi HDMI.
Gambar 30. Bagan Aliran Perangkat Lunak Prosesor Nios II

1. Software Nios II initializes na ngareset HDMI TX PLL, TX transceiver PHY, master I2C jeung TI retimer éksternal.
2. Parangkat lunak Nios II polling deteksi laju periodik sinyal valid tina sirkuit deteksi laju RX pikeun nangtukeun naha resolusi video geus robah sarta lamun TX reconfiguration diperlukeun. Parangkat lunak ogé polling TX hot-plug ngadeteksi sinyal pikeun nangtukeun naha hiji TX hot-colokan acara geus lumangsung.
3. Nalika sinyal valid nampi ti sirkuit deteksi laju RX, software Nios II maca SCDC jeung nilai jero jam ti HDMI RX sarta retrieves pita frékuénsi jam dumasar kana laju kauninga pikeun nangtukeun naha HDMI TX PLL na transceiver PHY reconfiguration diperlukeun. Mun TX reconfiguration diperlukeun, software Nios II paréntah master I2C pikeun ngirim nilai SCDC leuwih kana RX éksternal. Ieu lajeng paréntah pikeun reconfigure HDMI TX PLL na TX transceiver
   PHY, dituturkeun ku recalibration alat, jeung urutan reset. Lamun laju teu robah, teu TX reconfiguration atawa HDCP ulang auténtikasi diperlukeun.
4. Nalika aya kajadian colokan panas TX, parangkat lunak Nios II paréntah master I2C pikeun ngirim nilai SCDC ka RX éksternal, teras baca EDID tina RX.
   sareng ngapdet EDID RAM internal. Parangkat lunak teras nyebarkeun inpormasi EDID ka hulu.
5. Parangkat lunak Nios II ngamimitian kagiatan HDCP ku paréntah master I2C maca offset 0x50 ti RX éksternal pikeun ngadeteksi upami hilir sanggup HDCP, atanapi
   sabalikna:
   • Lamun nilai HDCP2Version balik 1, hilir HDCP2xcapable.
   • Lamun nilai balik sakabéh 0x50 dibaca 0 urang, hilir HDCP1x-sanggup.
   • Lamun nilai balik sakabéh 0x50 dibaca 1 urang, hilir boh teu HDCP-sanggup atawa teu aktif.
   • Lamun hilir saméméhna teu HDCP-sanggup atawa teu aktif tapi ayeuna HDCP-sanggup, software susunan bit REPEATER tina repeater hulu (RX) ka 1 nunjukkeun RX ayeuna repeater a.
   • Lamun hilir samemehna HDCP-sanggup tapi ayeuna teu HDCPcapable atawa teu aktip, software nu nangtukeun bit REPEATER ka 0 pikeun nandaan RX kiwari mangrupa panarima titik tungtung.
6. Parangkat lunak ngamimitian protokol auténtikasi HDCP2x anu kalebet verifikasi tandatangan sertipikat RX, bursa konci master, cek lokalitas, bursa konci sési, papasangan, auténtikasi sareng pengulangan sapertos rambatan inpormasi topologi.
7. Nalika dina kaayaan dioténtikasi, paréntah software Nios II master I2C polling RxStatus register ti RX éksternal, sarta lamun software nu ngadeteksi bit REAUTH_REQ diatur, eta ngagagas auténtikasi ulang tur nganonaktipkeun enkripsi TX.
8. Nalika hilir mangrupa repeater sarta bit READY of RxStatus register disetel ka 1, ieu biasana nunjukkeun topology hilir geus robah. Janten, parangkat lunak Nios II paréntah master I2C maca ReceiverID_List ti hilir sareng pariksa daptar. Upami daptarna sah sareng henteu aya kasalahan topologi anu dideteksi, parangkat lunak diteruskeun kana modul Manajemén Stream Kandungan. Upami teu kitu, éta ngamimitian auténtikasi ulang sareng nganonaktipkeun enkripsi TX.
9. Parangkat lunak Nios II nyiapkeun nilai ReceiverID_List sareng RxInfo teras nyerat kana palabuhan Pesen Avalon-MM Repeater tina repeater hulu (RX). RX teras nyebarkeun daptar ka TX éksternal (hulu).
10. Auténtikasi parantos réngsé dina waktos ieu. Parangkat lunak ngamungkinkeun énkripsi TX.
11. Parangkat lunak ngamimitian protokol auténtikasi HDCP1x anu kalebet bursa konci sareng auténtikasi sareng pengulangan.
12. Parangkat lunak Nios II ngalaksanakeun pamariksaan integritas tautan ku cara maca sareng ngabandingkeun Ri' sareng Ri tina RX éksternal (hilir) sareng HDCP1x TX masing-masing. Lamun nilai
    teu cocog, ieu nunjukkeun leungitna sinkronisasi jeung software nu initiates reauthentication na disables enkripsi TX.
13. Lamun hilir mangrupa repeater sarta bit READY tina register Bcaps disetel ka 1, ieu biasana nunjukkeun yén topologi hilir geus robah. Janten, parangkat lunak Nios II paréntah master I2C maca nilai daptar KSV ti hilir sareng pariksa daptar. Lamun daftar téh valid tur euweuh kasalahan topology dideteksi, software prepares daptar KSV na Bstatus nilai jeung nulis ka Avalon-MM Repeater Message port of repeater hulu (RX). RX teras nyebarkeun daptar ka TX éksternal (hulu). Upami teu kitu, éta ngamimitian reauthentication sareng nganonaktipkeun enkripsi TX.

4.3. Walkthrough Desain
Nyetel sareng ngajalankeun HDCP dina desain HDMI example diwangun ku lima stages.

1. Nyetél hardware.
2. Ngahasilkeun desain.
3. Édit mémori konci HDCP files ngawengku konci produksi HDCP Anjeun.
   a. Nyimpen konci produksi HDCP polos dina FPGA (Rojongan HDCP Key Management = 0)
   b. Nyimpen konci produksi HDCP énkripsi dina mémori lampu kilat éksternal atanapi EEPROM (Rojongan HDCP Key Management = 1)
4. Nyusun rarancang.
5. View hasilna.

4.3.1. Nyetél Hardware
Nu kahiji stage tina démo nyaéta nyetél hardware.
Nalika ngadukung FRL = 0, tuturkeun léngkah-léngkah ieu pikeun nyetél hardware pikeun demonstrasi:

1. Sambungkeun kartu putri Bitec HDMI 2.0 FMC (révisi 11) kana kit pamekaran Arria 10 GX di palabuhan FMC B.
2. Sambungkeun kit pamekaran Arria 10 GX ka PC anjeun nganggo kabel USB.
3. Sambungkeun kabel HDMI tina konektor HDMI RX dina kartu putri Bitec HDMI 2.0 FMC ka alat HDMI HDCP-diaktipkeun, kayaning kartu grafis jeung kaluaran HDMI.
4. Sambungkeun kabel HDMI sejen tina konektor HDMI TX dina kartu putri Bitec HDMI 2.0 FMC ka alat HDMI HDCP-diaktipkeun, kayaning televisi jeung input HDMI.

Nalika ngadukung FRL = 1, tuturkeun léngkah ieu pikeun nyetél hardware pikeun demonstrasi:

1. Sambungkeun kartu putri Bitec HDMI 2.1 FMC (Révisi 9) kana kit pamekaran Arria 10 GX di palabuhan FMC B.
2. Sambungkeun kit pamekaran Arria 10 GX ka PC anjeun nganggo kabel USB.
3. Sambungkeun kabel HDMI 2.1 Kategori 3 tina konektor HDMI RX dina kartu putri Bitec HDMI 2.1 FMC ka sumber HDMI 2.1 anu diaktipkeun HDCP, sapertos Quantum Data 980 48G Generator.
4. Sambungkeun kabel HDMI 2.1 Category 3 anu sanés tina konektor HDMI TX dina kartu putri Bitec HDMI 2.1 FMC ka tilelep HDMI 2.1 anu diaktipkeun HDCP, sapertos
   Data kuantum 980 48G Analyzer.

4.3.2. Ngahasilkeun Desain
Saatos nyetél hardware, anjeun kedah ngahasilkeun desain.
Sateuacan Anjeun ngawitan, pastikeun pikeun masang fitur HDCP dina software Intel Quartus Prime Pro Edition.

1. Klik Pakakas ➤ IP Katalog, tur pilih Intel Arria 10 salaku kulawarga alat target.
   Catetan: Desain HDCP example ngarojong ngan Intel Arria 10 jeung Intel Stratix® 10 alat.
2. Dina Katalog IP, panggihan tur ganda-klik HDMI Intel FPGA IP. Jandéla variasi IP Anyar nembongan.
3. Sebutkeun nami tingkat luhur pikeun variasi IP khusus anjeun. Editor parameter nyimpen setelan variasi IP dina a file ngaranna .qsys atawa .ip.
4. Pencét OK. Editor parameter nembongan.
5. Dina tab IP, ngonpigurasikeun parameter anu dipikahoyong pikeun TX sareng RX.
6. Hurungkeun parameter Rojongan HDCP 1.4 atawa Rojongan HDCP 2.3 pikeun ngahasilkeun ex design HDCPample.
7. Hurungkeun parameter Rojongan HDCP Key Management upami anjeun hoyong nyimpen konci produksi HDCP dina format énkripsi dina mémori flash éksternal atanapi EEPROM. Upami teu kitu, pareuman parameter Rojongan HDCP Key Management pikeun nyimpen konci produksi HDCP dina format polos dina FPGA.
8. Dina Desain Example tab, pilih Arria 10 HDMI RX-TX Retransmit.
9. Pilih Synthesis pikeun ngahasilkeun desain hardware example.
10. Pikeun Generate File Format, pilih Verilog atanapi VHDL.
11. Pikeun Target Development Kit, pilih Arria 10 GX FPGA Development Kit. Upami anjeun milih kit pamekaran, teras alat target (dipilih dina lengkah 4) robih pikeun cocog sareng alat dina kit pamekaran. Pikeun Arria 10 GX FPGA Development Kit, alat standar nyaéta 10AX115S2F45I1SG.
12. Klik Generate Example Desain pikeun ngahasilkeun proyék files jeung software Executable na Linking Format (ELF) programming file.

4.3.3. Kaasup Konci Produksi HDCP
4.3.3.1. Simpen konci produksi HDCP polos dina FPGA (Rojongan HDCP Key Manajemén = 0)
Saatos ngahasilkeun desain, edit mémori konci HDCP files ngawengku konci produksi Anjeun.
Pikeun ngalebetkeun konci produksi, tuturkeun léngkah ieu.

1. Panggihan mémori konci di handap ieu files dina /rtl/hdcp/ diréktori:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Buka hdcp2x_rx_kmem.v file sareng milarian konci faksimili anu tos siapkeun R1 pikeun Receiver Public Certificate sareng RX Private Key sareng Global Constant sapertos anu dipidangkeun dina ex.amples handap.
   angka 31. Kawat Asép Sunandar Sunarya Faksimili Key R1 pikeun sertipikat Publik panarima
   angka 32. Kawat Asép Sunandar Sunarya Faksimili Key R1 pikeun RX Private Key jeung Global Constant
   
3. Panggihan tempat pananda pikeun konci produksi sareng ganti ku konci produksi anjeun sorangan dina susunan kawat masing-masing dina format endian ageung.
   Gambar 33. Susunan Kawat Konci Produksi HDCP (Placeholder)
   
4. Malikan deui Lengkah 3 pikeun sadaya mémori konci anu sanés files. Lamun anjeun geus rengse kaasup konci produksi anjeun dina sakabéh mémori konci files, mastikeun yén parameter USE_FACSIMILE disetel ka 0 di ex designamptingkat luhur file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping tina DCP Key Files
Bagéan di handap ieu ngajelaskeun pemetaan konci produksi HDCP anu disimpen dina konci DCP files kana susunan kawat tina kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v jeung hdcp1x_rx_kmem.v files
Pikeun hdcp1x_tx_kmem.v sareng hdcp1x_rx_kmem.v files

• dua ieu files nu babagi format sarua.
• Pikeun ngaidentipikasi konci HDCP1 TX DCP bener file pikeun hdcp1x_tx_kmem.v, pastikeun kahiji 4 bait tina file nyaeta "0x01, 0x00, 0x00, 0x00".
• Pikeun ngaidentipikasi konci HDCP1 RX DCP bener file pikeun hdcp1x_rx_kmem.v, pastikeun kahiji 4 bait tina file nyaeta "0x02, 0x00, 0x00, 0x00".
• Konci dina konci DCP files aya dina format saeutik-endian. Pikeun dipaké dina kmem files, anjeun kudu ngarobah kana badag-endian.

angka 34. pemetaan bait ti HDCP1 TX konci DCP file kana hdcp1x_tx_kmem.v

Catetan:
Jumlah bait dipintonkeun dina format di handap ieu:

• Ukuran konci dina bait * angka konci + angka bait dina baris ayeuna + offset konstan + ukuran baris dina bait * angka baris.
• 308*n nunjukkeun yén unggal set konci gaduh 308 bait.
• 7*y nunjukkeun yén unggal baris boga 7 bait.

angka 35. HDCP1 TX DCP konci file ngeusian ku nilai junk

Gambar 36. Susunan kawat hdcp1x_tx_kmem.v
Example of hdcp1x_tx_kmem.v na kumaha kawat arrays peta na ka example tina HDCP1 TX DCP konci file dina Gambar 35 kaca 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Pikeun hdcp2x_rx_kmem.v file

• Pikeun ngaidentipikasi konci HDCP2 RX DCP bener file pikeun hdcp2x_rx_kmem.v, pastikeun kahiji 4 bait tina file nyaeta "0x00, 0x00, 0x00, 0x02".
• Konci dina konci DCP files aya dina format saeutik-endian.

angka 37. pemetaan bait ti HDCP2 RX DCP konci file kana hdcp2x_rx_kmem.v
Gambar di handap nembongkeun pemetaan bait pasti tina konci HDCP2 RX DCP file kana hdcp2x_rx_kmem.v.

Catetan:
Jumlah bait dipintonkeun dina format di handap ieu:

• Ukuran konci dina bait * angka konci + angka bait dina baris ayeuna + offset konstan + ukuran baris dina bait * angka baris.
• 862*n nunjukkeun yén unggal set konci gaduh 862 bait.
• 16*y nunjukkeun yén unggal baris boga 16 bait. Aya pengecualian dina cert_rx_prod dimana ROW 32 ngan ukur 10 bait.

angka 38. HDCP2 RX DCP konci file ngeusian ku nilai junk

Gambar 39. Kawat Arrays of hdcp2x_rx_kmem.v
Angka ieu nunjukkeun susunan kawat pikeun hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, sareng lc128_prod) peta ka mantanample tina HDCP2 RX DCP konci file in
Gambar 38 kaca 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Pikeun hdcp2x_tx_kmem.v file:

• Pikeun ngaidentipikasi konci HDCP2 TX DCP bener file pikeun hdcp2x_tx_kmem.v, pastikeun kahiji 4 bait tina file nyaeta "0x00, 0x00, 0x00, 0x01".
• Konci dina konci DCP files aya dina format saeutik-endian.
• Alternatipna, Anjeun bisa nerapkeun lc128_prod ti hdcp2x_rx_kmem.v langsung kana hdcp2x_tx_kmem.v. Konci ngabagi nilai anu sami.

Gambar 40. Asép Sunandar Sunarya ti hdcp2x_tx_kmem.v
Angka ieu nunjukkeun pemetaan bait pasti tina konci HDCP2 TX DCP file kana hdcp2x_tx_kmem.v.

4.3.3.2. Nyimpen konci produksi HDCP énkripsi dina mémori flash éksternal atawa EEPROM (Rojongan HDCP Key Management = 1)
angka 41. High Level Leuwihview tina HDCP Key Manajemén

Sawaktos Rojongan parameter Manajemén Key HDCP dihurungkeun, anjeun nahan kadali enkripsi konci produksi HDCP ku ngagunakeun utilitas software enkripsi konci (KEYENC) jeung desain programmer konci nu Intel nyadiakeun. Anjeun kedah nyayogikeun konci produksi HDCP sareng konci panyalindungan HDCP 128 bit. Konci panyalindungan HDCP
énkripsi konci produksi HDCP sareng nyimpen konci éta dina mémori lampu kilat éksternal (sapertos example, EEPROM) dina kartu putri HDMI.
Hurungkeun parameter Rojongan HDCP Key Management sarta fitur dekripsi konci (KEYDEC) janten sadia dina cores IP HDCP. Perlindungan HDCP sami
konci kudu dipaké dina KEYDEC pikeun meunangkeun konci produksi HDCP dina waktu ngajalankeun pikeun mesin processing. KEYENC na KEYDEC ngarojong Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM jeung alat I2C EEPROM cocog sareng ukuran rom sahanteuna 16-Kbit.

Catetan:

1. Pikeun HDMI 2.0 kartu putri FMC Révisi 11, pastikeun EEPROM dina kartu putri Atmel AT24CS32. Aya dua ukuran EEPROM anu béda anu dianggo dina kartu putri Bitec HDMI 2.0 FMC Révisi 11.
2. Upami anjeun saacanna nganggo KEYENC pikeun énkripsi konci produksi HDCP sareng ngaktipkeun Rojongan HDCP Key Management dina vérsi 21.2 atanapi sateuacana, anjeun kedah énkripsi deui konci produksi HDCP nganggo utilitas software KEYENC sareng ngahasilkeun deui IP HDCP tina vérsi 21.3.
   saterusna.

4.3.3.2.1. Intel KEYENC
KEYENC mangrupikeun utilitas parangkat lunak baris paréntah anu dianggo Intel pikeun énkripsi konci produksi HDCP kalayan konci panyalindungan HDCP 128 bit anu anjeun nyayogikeun. KEYENC ngaluarkeun konci produksi HDCP énkripsi dina hex atanapi bin atanapi header file formatna. KEYENC ogé ngahasilkeun mif file ngandung konci panyalindungan HDCP 128 bit Anjeun disadiakeun. KEYDEC
merlukeun mif file.

Sarat Sistim:

1. x86 mesin 64-bit jeung Windows 10 OS
2. Paket Visual C++ Redistributable pikeun Visual Studio 2019 (x64)

Catetan:
Anjeun kudu masang Microsoft Visual C ++ pikeun VS 2019. Anjeun tiasa pariksa naha Visual C ++ redistributable dipasang ti Windows ➤ Control Panel ➤ Program jeung Fitur. Upami Microsoft Visual C ++ dipasang, anjeun tiasa ningali Visual C ++ xxxx
Bisa disebarkeun deui (x64). Upami teu kitu, Anjeun bisa ngundeur tur masang Visual C ++
Redistributable ti Microsoft websitus. Tingali inpormasi anu aya hubunganana pikeun tautan unduhan.

meja 55. Pilihan Jalur Komando KEYENC

Pilihan Jalur Komando	Argumentasi / Pedaran
-k	<HDCP protection key file> Téks file ngan ngandung konci panyalindungan HDCP 128 bit dina héksadesimal. Misalample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 konci produksi pamancar file ti DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 kenop produksi panarima file ti DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 konci produksi pamancar file ti DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 kenop produksi panarima file ti DCP (.bin file)
-hdcp1txkeys	Sebutkeun rentang konci pikeun input dipilih (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm dimana n = konci mimiti (1 atawa > 1) m = konci tungtung (n atawa > n) Example: Pilih 1 nepi ka 1000 kenop ti unggal HDCP 1.4 TX, HDCP 1.4 RX jeung HCDP 2.3 kenop produksi RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
dituluykeun…

Pilihan Jalur Komando	Argumentasi / Pedaran
	Catetan: 1. Upami anjeun henteu nganggo konci produksi HDCP file, Anjeun moal merlukeun rentang konci HDCP. Upami anjeun henteu nganggo argumen dina garis paréntah, kisaran konci standar nyaéta 0. 2. Anjeun oge bisa milih indéks béda tina kenop pikeun konci produksi HDCP file. Nanging, jumlah konci kedah cocog sareng pilihan anu dipilih. Example: Pilih béda 100 kenop Pilih heula 100 kenop ti HDCP 1.4 kenop produksi TX file "-hdcp1txkeys 1-100" Pilih kenop 300 nepi ka 400 pikeun konci produksi HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Pilih kenop 600 nepi ka 700 pikeun konci produksi HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Kaluaran file formatna . Default nyaéta hex file. Ngahasilkeun konci produksi HDCP énkripsi dina binér file format: -o bin Ngahasilkeun énkripsi konci produksi HDCP di hex file format: -o hex Ngahasilkeun konci produksi HDCP énkripsi dina lulugu file format: -oh
– konci dipariksa	Jumlah print kenop sadia dina input files. Misalample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –cék-konci
	Catetan: Anggo parameter -check-keys dina tungtung garis paréntah sapertos anu disebatkeun di luhur example.
-versi	Nyitak nomer versi KEYENC

Anjeun tiasa selektif milih HDCP 1.4 jeung / atawa HDCP 2.3 konci produksi pikeun encrypt. Pikeun example, ngagunakeun ukur HDCP 2.3 konci produksi RX pikeun encrypt, make ngan -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys dina parameter garis paréntah.
Méja 56. Pedoman Pesen Kasalahan Umum KEYENC

Pesen Kasalahan	Pituduh
ERROR: konci panyalindungan HDCP file leungit	Parameter garis paréntah leungit -k file>
ERROR: konci kedahna 32 digit hex (misalna f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	konci panyalindungan HDCP file ngan kedah ngandung konci panyalindungan HDCP dina 32 digit héksadesimal.
ERROR: Mangga tangtukeun rentang konci	Rentang konci henteu dieusian pikeun konci produksi HDCP input anu dipasihkeun file.
ERROR: Rentang konci teu valid	Rentang konci anu ditetepkeun pikeun -hdcp1txkeys atanapi -hdcp1rxkeys atanapi -hdcp2rxkeys henteu leres.
ERROR: teu bisa nyieunFilengaran>	Pariksa idin folder ti keyenc.exe keur ngajalankeun.
ERROR: -hdcp1txkeys input teu valid	Format rentang konci input pikeun konci produksi HDCP 1.4 TX teu valid. Format anu leres nyaéta "-hdcp1txkeys nm" dimana n> = 1, m> = n
ERROR: -hdcp1rxkeys input teu valid	Format rentang konci input pikeun konci produksi HDCP 1.4 RX teu valid. Format anu leres nyaéta "-hdcp1rxkeys nm" dimana n> = 1, m> = n
ERROR: -hdcp2rxkeys input teu valid	Format rentang konci input pikeun konci produksi HDCP 2.3 RX teu valid. Format anu leres nyaéta "-hdcp2rxkeys nm" dimana n> = 1, m> = n
dituluykeun…

Pesen Kasalahan	Pituduh
ERROR: Teu valid file <filengaran>	Konci produksi HDCP teu valid file.
ERROR: file tipe leungit pikeun -o pilihan	Parameter garis paréntah leungit pikeun -o .
ERROR: teu valid filengaran-filengaran>	<filengaran> teu valid, mangga nganggo valid filengaran tanpa karakter husus.

Encrypt Single Key pikeun Single EEPROM
Jalankeun garis paréntah di handap ieu tina paréntah ajakan Windows pikeun énkripsi konci tunggal HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX sareng HDCP 2.3 RX kalayan kaluaran file format lulugu file pikeun EEPROM tunggal:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Encrypt N konci pikeun N EEPROMs
Jalankeun garis paréntah di handap ieu tina pituduh paréntah Windows pikeun énkripsi konci N (dimimitian ti konci 1) tina HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX sareng HDCP 2.3 RX kalayan kaluaran. file format hex file pikeun N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex mana N nyaéta> = 1 sarta kudu cocog pikeun sakabéh pilihan.

Émbaran patali
Microsoft Visual C ++ pikeun Visual Studio 2019
Nyadiakeun pakét redistributable Microsoft Visual C ++ x86 (vc_redist.x86.exe) pikeun diundeur. Upami tautanna robih, Intel nyarankeun anjeun milarian "Visual C ++ redistributable" tina mesin pencari Microsoft.

4.3.3.2.2. Programmer konci
Pikeun program konci produksi HDCP énkripsi kana EEPROM, tuturkeun léngkah ieu:

1. Nyalin desain programmer konci files tina jalur di handap ieu kana diréktori kerja anjeun: /hdcp2x/hw_demo/key_programmer/
2. Salin lulugu software file (hdcp_key .h) dihasilkeun tina utiliti software KEYENC (bagian Encrypt Single Key pikeun Single EEPROM dina kaca 113) kana software / key_programmer_src / diréktori sarta ngaganti ngaran jadi hdcp_key.h.
3. Ngajalankeun ./runall.tcl. Skrip ieu ngajalankeun paréntah di handap ieu:
   • Ngahasilkeun katalog IP files
   • Ngahasilkeun sistem Desainer Platform
   • Jieun proyék Intel Quartus Prime
   • Jieun workspace software jeung ngawangun software
   • Ngalaksanakeun kompilasi pinuh
4. Unduh Objék Perangkat Lunak File (.sof) ka FPGA pikeun program konci produksi HDCP énkripsi kana EEPROM.

Ngahasilkeun desain Stratix 10 HDMI RX-TX Retransmit example jeung Rojongan HDCP 2.3 sarta Rojongan HDCP 1.4 parameter dihurungkeun, lajeng turutan lengkah di handap pikeun ngawengku konci panyalindungan HDCP.

• Nyalin mif file (hdcp_kmem.mif) dihasilkeun tina utilitas software KEYENC (bagian Encrypt Single Key pikeun Single EEPROM dina kaca 113) ka /quartus/hdcp/ diréktori.

4.3.4. Nyusun Desain
Saatos anjeun ngalebetkeun konci produksi HDCP polos anjeun dina FPGA atanapi program konci produksi HDCP énkripsi kana EEPROM, anjeun ayeuna tiasa nyusun desain.

1. Jalankeun parangkat lunak Intel Quartus Prime Pro Edition sareng buka /quartus/a10_hdmi2_demo.qpf.
2. Klik Processing ➤ Mimitian Kompilasi.

4.3.5. View hasilna
Dina ahir démo, anjeun bakal tiasa view hasilna dina HDCPenabled HDMI tilelep éksternal.
Ka view hasil demonstrasi, tuturkeun léngkah-léngkah ieu:

1. Dayakeun papan Intel FPGA.
2. Robah diréktori ka /quartus/.
3. Ketik paréntah di handap ieu dina Nios II Command Shell pikeun ngundeur Software Object File (.sof) kana FPGA. nios2-configure-of output_files/ .sof
4. Dayakeun sumber éksternal HDMI anu diaktipkeun HDCP sareng tilelep (upami anjeun henteu acan ngalakukeunana). Tilelep éksternal HDMI mintonkeun kaluaran sumber éksternal HDMI Anjeun.

4.3.5.1. Tombol Push sareng Fungsi LED
Anggo tombol push sareng fungsi LED dina papan pikeun ngontrol demonstrasi anjeun.

Méja 57. Tombol Pencét sareng Indikator LED (DUKUNG FRL = 0)

Pencét Tombol / LED	Fungsi
cpu_resetn	Pencét sakali pikeun ngalakukeun reset sistem.
pamaké_pb[0]	Pencét sakali pikeun ngalihkeun sinyal HPD ka sumber HDMI standar.
pamaké_pb[1]	• Pencét jeung tahan pikeun maréntahkeun inti TX pikeun ngirim sinyal DVI disandi. • Leupaskeun pikeun ngirim sinyal HDMI disandi. • Pastikeun video nu datang dina 8 spasi warna RGB bpc.
pamaké_pb[2]	• Pencét jeung tahan pikeun maréntahkeun inti TX eureun ngirim InfoFrames ti sinyal sideband. • Release pikeun neruskeun ngirim InfoFrames ti sinyal sideband.
pamaké_dipingpin[0]	RX HDMI PLL status konci. • 0: Henteu dikonci • 1: Dikonci
pamaké_dipingpin[1]	Status konci RX HDMI core • 0: Sahenteuna 1 channel teu dikonci • 1: Sadaya 3 saluran dikonci
pamaké_dipingpin[2]	RX HDCP1x status dekripsi IP. • 0: Teu aktip • 1: aktip
pamaké_dipingpin[3]	RX HDCP2x status dekripsi IP. • 0: Teu aktip • 1: aktip
pamaké_dipingpin[4]	TX HDMI PLL status konci. • 0: Henteu dikonci • 1: Dikonci
pamaké_dipingpin[5]	TX transceiver PLL status konci. • 0: Henteu dikonci • 1: Dikonci
pamaké_dipingpin[6]	TX HDCP1x status enkripsi IP. • 0: Teu aktip • 1: aktip
pamaké_dipingpin[7]	TX HDCP2x status enkripsi IP. • 0: Teu aktip • 1: aktip

Méja 58. Tombol Pencét sareng Indikator LED (DUKUNG FRL = 1)

Pencét Tombol / LED	Fungsi
cpu_resetn	Pencét sakali pikeun ngalakukeun reset sistem.
pamaké_dipsw	Saklar DIP anu ditetepkeun ku pangguna pikeun ngalihkeun modeu passthrough. • OFF (posisi standar) = Passthrough HDMI RX dina FPGA nampi EDID tina tilelep éksternal sareng nampilkeun ka sumber éksternal anu disambungkeun. • ON = Anjeun bisa ngadalikeun laju FRL maksimum RX ti terminal Nios II. Paréntah modifies RX EDID ku manipulasi nilai laju FRL maksimum. ngarujuk kana Ngajalankeun Desain dina Béda FRL Rates dina kaca 33 pikeun inpo nu leuwih lengkep ihwal nyetel ongkos FRL béda.
dituluykeun…

Pencét Tombol / LED	Fungsi
pamaké_pb[0]	Pencét sakali pikeun ngalihkeun sinyal HPD ka sumber HDMI standar.
pamaké_pb[1]	Ditangtayungan.
pamaké_pb[2]	Pencét sakali maca registers SCDC ti tilelep disambungkeun ka TX tina Bitec HDMI 2.1 kartu putri FMC. Catetan: Pikeun ngaktifkeun maca, anjeun kedah nyetél DEBUG_MODE ka 1 dina parangkat lunak.
pamaké_led_g[0]	RX FRL jam PLL status konci. • 0: Henteu dikonci • 1: Dikonci
pamaké_led_g[1]	Status konci video RX HDMI. • 0: Henteu dikonci • 1: Dikonci
pamaké_led_g[2]	RX HDCP1x status dekripsi IP. • 0: Teu aktip • 1: aktip
pamaké_led_g[3]	RX HDCP2x status dekripsi IP. • 0: Teu aktip • 1: aktip
pamaké_led_g[4]	TX FRL jam PLL status konci. • 0: Henteu dikonci • 1: Dikonci
pamaké_led_g[5]	Status konci video TX HDMI. • 0 = Henteu dikonci • 1 = Dikonci
pamaké_led_g[6]	TX HDCP1x status enkripsi IP. • 0: Teu aktip • 1: aktip
pamaké_led_g[7]	TX HDCP2x status enkripsi IP. • 0: Teu aktip • 1: aktip

4.4. Perlindungan Konci Énkripsi Dipasang dina Desain FPGA
Seueur desain FPGA ngalaksanakeun enkripsi, sareng sering peryogi nyelapkeun konci rahasia dina bitstream FPGA. Dina kulawarga alat anu langkung énggal, sapertos Intel Stratix 10 sareng Intel Agilex, aya blok Manajer Alat Aman anu tiasa nyayogikeun sareng ngatur konci rahasia ieu. Upami fitur ieu henteu aya, anjeun tiasa ngamankeun eusi bitstream FPGA, kalebet konci pangguna rahasia anu dipasang, kalayan énkripsi.
Konci pangguna kedah dijaga aman dina lingkungan desain anjeun, sareng idéal nambihan kana desain nganggo prosés aman otomatis. Léngkah-léngkah di handap ieu nunjukkeun kumaha anjeun tiasa ngalaksanakeun prosés sapertos kitu sareng alat Intel Quartus Prime.

1. Ngembangkeun sareng ngaoptimalkeun HDL dina Intel Quartus Prime dina lingkungan anu henteu aman.
2. Mindahkeun desain ka lingkungan anu aman sareng ngalaksanakeun prosés otomatis pikeun ngapdet konci rahasia. Memori on-chip nampilkeun nilai konci. Nalika konci diropéa, initialization memori file (.mif) bisa ngarobah sarta "quartus_cdb -update_mif" aliran assembler bisa ngarobah konci panyalindungan HDCP tanpa ulang compiling. Léngkah ieu gancang pisan dijalankeun sareng ngajaga waktos asli.
3. Bitstream Intel Quartus Prime teras énkripsi nganggo konci FPGA sateuacan nransferkeun bitstream énkripsi deui ka lingkungan anu henteu aman pikeun tés ahir sareng panyebaran.

Disarankeun nganonaktipkeun sadaya aksés debug anu tiasa pulih konci rusiah tina FPGA. Anjeun tiasa nganonaktipkeun kamampuan debug ku cara nganonaktipkeun JTAG port, atanapi selektif nganonaktipkeun na ulangview yén teu aya fitur debug sapertos pangropéa mémori dina sistem atanapi Signal Tap tiasa ngabalikeun konci éta. Tingal AN 556: Ngagunakeun Fitur Desain Kaamanan dina Intel FPGAs pikeun inpormasi salengkepna ngeunaan ngagunakeun fitur kaamanan FPGA kaasup léngkah-léngkah husus ngeunaan cara énkripsi bitstream FPGA sareng ngonpigurasikeun pilihan kaamanan sapertos nganonaktipkeun JTAG aksés.

Catetan:
Anjeun tiasa mertimbangkeun hambalan tambahan obfuscation atanapi enkripsi kalawan konci sejen tina konci rusiah dina gudang MIF.
Émbaran patali
AN 556: Ngagunakeun Fitur Kaamanan Desain dina Intel FPGAs

4.5. Pertimbangan Kaamanan
Nalika nganggo fitur HDCP, perhatikeun pertimbangan kaamanan di handap ieu.

• Nalika ngarancang sistem repeater, anjeun kedah meungpeuk pidéo anu ditampi tina asup ka IP TX dina kaayaan ieu:
  — Upami video anu ditampi HDCP-énkripsi (nyaéta status énkripsi hdcp1_enabled atanapi hdcp2_enabled tina RX IP ditegeskeun) sareng pidéo anu dikirimkeun henteu énkripsi HDCP (status enkripsi hdcp1_enabled atanapi hdcp2_enabled tina IP TX henteu ditegeskeun).
  — Upami pidéo anu ditampi nyaéta HDCP TYPE 1 (nyaéta streamid_type ti RX IP ditegeskeun) sareng pidéo anu dikirimkeun nyaéta HDCP 1.4 énkripsi (nyaéta status énkripsi hdcp1_enabled tina IP TX ditegeskeun)
• Anjeun kedah ngajaga karusiahan sareng integritas konci produksi HDCP anjeun, sareng konci enkripsi pangguna naon waé.
• Intel nyarankeun pisan anjeun pikeun ngembangkeun proyék sareng sumber desain Intel Quartus Prime files nu ngandung konci enkripsi dina lingkungan komputasi aman pikeun ngajaga konci.
• Intel nyarankeun pisan anjeun nganggo fitur kaamanan desain dina FPGA pikeun ngajagi desain, kalebet konci énkripsi anu dipasang, tina salinan anu teu sah, rékayasa balik, sareng t.ampering

Émbaran patali
AN 556: Ngagunakeun Fitur Kaamanan Desain dina Intel FPGAs

4.6. Pedoman Debug
Bagian ieu ngajelaskeun mangpaat sinyal status HDCP jeung paraméter software nu bisa dipaké pikeun debugging. Éta ogé ngandung patarosan anu sering ditanyakeun (FAQ) ngeunaan ngajalankeun desain example.

4.6.1. Sinyal Status HDCP
Aya sababaraha sinyal anu mangpaat pikeun ngaidentipikasi kaayaan kerja inti HDCP IP. Sinyal ieu sayogi dina desain examptingkat luhur sareng dihijikeun kana LED onboard:

Ngaran Sinyal	Fungsi
hdcp1_enabled_rx	RX HDCP1x IP Dekripsi Status 0: teu aktip 1: aktip
hdcp2_enabled_rx	RX HDCP2x IP Dekripsi Status 0: teu aktip 1: aktip
hdcp1_enabled_tx	TX HDCP1x IP Énkripsi Status 0: teu aktip 1: aktip
hdcp2_enabled_tx	TX HDCP2x IP Énkripsi Status 0: teu aktip 1: aktip

Tingal Table 57 dina kaca 115 jeung Table 58 dina kaca 115 pikeun panempatan LED masing-masing.
Kaayaan aktif tina sinyal ieu nunjukkeun yén IP HDCP dioténtikasi sareng nampi / ngirim aliran video énkripsi. Pikeun unggal arah, ukur HDCP1x atanapi HDCP2x
enkripsi / sinyal status dekripsi aktip. Pikeun example, lamun boh hdcp1_enabled_rx atanapi hdcp2_enabled_rx aktip, HDCP di sisi RX diaktipkeun jeung ngadekrip aliran video énkripsi tina sumber video éksternal.

4.6.2. Ngaropéa Parameter Parangkat Lunak HDCP
Pikeun mempermudah prosés debugging HDCP, anjeun tiasa ngarobih parameter dina hdcp.c.
Tabél di handap nyimpulkeun daptar parameter anu tiasa dikonfigurasi sareng fungsina.

Parameter	Fungsi
SUPPORT_HDCP1X	Aktipkeun HDCP 1.4 di sisi TX
SUPPORT_HDCP2X	Aktipkeun HDCP 2.3 di sisi TX
DEBUG_MODE_HDCP	Aktipkeun seratan debug pikeun TX HDCP
REPEATER_MODE	Aktipkeun mode repeater pikeun desain HDCP example

Pikeun ngaropéa parameter, ngarobah nilai kana nilai nu dipikahoyong dina hdcp.c. Sateuacan ngamimitian kompilasi, jieun perobahan di handap ieu dina build_sw_hdcp.sh:

1. Milarian garis di handap ieu sareng koméntar pikeun nyegah parangkat lunak anu dirobih file diganti ku aslina files ti jalur instalasi Intel Quartus Prime Software.
   
2.  Jalankeun "./build_sw_hdcp.sh" pikeun nyusun parangkat lunak anu diropéa.
3. The dihasilkeun .elf file bisa kaasup kana desain ngaliwatan dua métode:
   a. Jalankeun "nios2-download -g file ngaran>". Reset sistem saatos prosés unduhan réngsé pikeun mastikeun fungsionalitas anu leres.
   b. Jalankeun "quartus_cdb --update_mif" pikeun ngapdet initialization mémori files. Ngajalankeun assembler pikeun ngahasilkeun .sof anyar file nu ngawengku software diropéa.

4.6.3. Patarosan anu Sering Ditaroskeun (FAQ)
Méja 59. Gejala Gagal sareng Pedoman

Jumlah	Gejala Gagal	Pituduh
1.	RX nampi pidéo énkripsi, tapi TX ngirim pidéo statik dina warna biru atanapi hideung.	Ieu alatan auténtikasi TX gagal kalawan tilelep éksternal. Pamulang anu sanggup HDCP teu kedah ngirimkeun pidéo dina format anu teu énkripsi upami pidéo anu asup ti hulu énkripsi. Pikeun ngahontal ieu, pidéo statik dina warna biru atanapi hideung ngagentos pidéo kaluar nalika sinyal status enkripsi TX HDCP teu aktip bari sinyal status dekripsi RX HDCP aktip. Pikeun tungtunan pasti, tingal Pertimbangan Kaamanan dina kaca 117. Sanajan kitu, kabiasaan ieu bisa ngahalangan prosés debugging nalika ngaktipkeun desain HDCP. Di handap ieu métode pikeun nganonaktipkeun blocking video dina ex designample: 1. Tangtukeun lokasi sambungan port handap dina tingkat luhur ex designample. port ieu milik modul hdmi_tx_top. 2. Robah sambungan port kana garis handap:
2.	Sinyal status enkripsi TX HDCP aktip tapi gambar salju dipintonkeun dina tilelep hilir.	Ieu kusabab tilelep hilir henteu ngadekrip pidéo énkripsi anu kaluar kalayan leres. Pastikeun anjeun nyadiakeun konstanta global (LC128) ka TX HDCP IP. Nilaina kedah janten nilai produksi sareng leres.
3.	Sinyal status enkripsi TX HDCP henteu stabil atanapi henteu aktip.	Ieu alatan auténtikasi TX gagal jeung tilelep hilir. Pikeun ngagampangkeun prosés debugging, anjeun tiasa ngaktipkeun DEBUG_MODE_HDCP parameter dina hdcp.c. ngarujuk kana Ngaropéa Parameter Parangkat Lunak HDCP dina kaca 118 dina tungtunan. 3a-3c di handap ieu tiasa janten panyabab kamungkinan auténtikasi TX gagal.
3a.	Log debug software terus nyitak pesen ieu "HDCP 1.4 teu dirojong ku hilir (Rx)".	Suratna nunjukkeun yén tilelep hilir henteu ngadukung HDCP 2.3 sareng HDCP 1.4. Pastikeun tilelep hilir ngarojong HDCP 2.3 atawa HDCP 1.4.
3b.	auténtikasi TX gagal satengahna.	Ieu disababkeun ku bagian mana waé tina auténtikasi TX sapertos verifikasi tandatangan, cek lokalitas jsb tiasa gagal. Pastikeun tilelep hilir ngagunakeun konci produksi tapi henteu konci faksimili.
3c.	Log debug software terus nyitak "Re-auténtikasi	Pesen ieu nunjukkeun yén tilelep hilir parantos nyuhunkeun auténtikasi ulang sabab pidéo anu ditampi henteu didekripsi leres. Pastikeun anjeun nyadiakeun konstanta global (LC128) ka TX HDCP IP. Nilaina kedah janten nilai produksi sareng nilaina leres.
dituluykeun…

Jumlah	Gejala Gagal	Pituduh
	diperlukeun" sanggeus auténtikasi HDCP réngsé.
4.	Sinyal status dekripsi RX HDCP teu aktip sanajan sumber huluna geus ngaktipkeun HDCP.	Ieu nunjukkeun yén RX HDCP IP teu ngahontal kaayaan dioténtikasi. Sacara standar, éta REPEATER_MODE parameter diaktipkeun dina desain example. Lamun éta REPEATER_MODE diaktipkeun, pastikeun TX HDCP IP dioténtikasi. Nalika éta REPEATER_MODE parameter diaktipkeun, RX HDCP IP nyoba auténtikasi sakumaha repeater a lamun TX disambungkeun ka tilelep HDCP-sanggup. Auténtikasi eureun satengahna bari ngantosan TX HDCP IP pikeun ngalengkepan auténtikasi kalawan tilelep hilir sarta lulus RECEIVERID_LIST ka RX HDCP IP. Timeout sakumaha didefinisikeun dina Spésifikasi HDCP nyaéta 2 detik. Lamun TX HDCP IP teu bisa ngalengkepan auténtikasi dina mangsa ieu, sumber hulu ngarawat auténtikasi gagal sarta initiates ulang auténtikasi sakumaha dieusian dina spésifikasi HDCP.
		Catetan: • tingal Ngaropéa Parameter Parangkat Lunak HDCP dina kaca 118 pikeun métode nganonaktipkeun REPEATER_MODE parameter pikeun tujuan debugging. Saatos nganonaktipkeun REPEATER_MODE parameter, RX HDCP IP salawasna nyobian auténtikasi salaku panarima titik tungtung. The TX HDCP IP teu Gerbang prosés auténtikasi.
		• Lamun éta REPEATER_MODE Parameter henteu diaktipkeun, pastikeun konci HDCP anu disayogikeun ka IP HDCP nyaéta nilai produksi sareng nilaina leres.
5.	Sinyal status dekripsi RX HDCP teu stabil.	Ieu ngandung harti yén RX HDCP IP geus dipénta ulang auténtikasi katuhu sanggeus kaayaan dioténtikasi kahontal. Ieu meureun alatan video énkripsi asup teu decrypted leres ku RX HDCP IP. Pastikeun konstanta global (LC128) anu disayogikeun ka inti RX HDCP IP nyaéta nilai produksi sareng nilaina leres.

HDMI Intel Arria 10 FPGA IP Desain Example Arsip pituduh pamaké

Pikeun vérsi panganyarna sareng sateuacana tina pituduh pangguna ieu, tingal HDMI Intel® Arria 10 FPGA IP Design Example Guide pamaké. Upami IP atanapi vérsi parangkat lunak teu didaptarkeun, pituduh pangguna pikeun IP atanapi vérsi parangkat lunak saacanna lumaku.
Vérsi IP sarua jeung versi software Intel Quartus Prime Design Suite nepi ka v19.1. Ti versi software Intel Quartus Prime Design Suite 19.2 atanapi engké, IP
cores boga skéma versioning IP anyar.

Sajarah révisi pikeun HDMI Intel Arria 10 FPGA IP Desain Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2022.12.27	22.4	19.7.1	Ditambahkeun parameter anyar pikeun milih révisi kartu putri HDMI ka bagian Hardware jeung Software Requirements ex designample pikeun HDMI 2.0 (mode non-FRL).
2022.07.29	22.2	19.7.0	• Bewara ngaleupaskeun komponén Cygwin tina Windows * Vérsi Nios II EDS jeung sarat pikeun install WSL pikeun Windows * pamaké. • Vérsi kartu putri diropéa tina Révisi 4 ka 9 mana lumaku sakuliah dokumen teh.
2021.11.12	21.3	19.6.1	• Diropéa subsection Store énkripsi konci produksi HDCP dina mémori flash éksternal atanapi EEPROM (Rojongan HDCP Key Manajemén = 1) pikeun ngajelaskeun utiliti software enkripsi konci anyar (KEYENC). • Dipiceun inohong di handap: - Asép Sunandar Sunarya Data Facsimile Key R1 pikeun RX Private Key - Asép Sunandar Sunarya Data HDCP Production Keys (Placeholder) - Asép Sunandar Sunarya Data HDCP Protection Key (Predefined key) - konci panyalindungan HDCP initialized dina hdcp2x_tx_kmem.mif - konci panyalindungan HDCP initialized dina hdcp1x_rx_kmem.mif - konci panyalindungan HDCP initialized dina hdcp1x_tx_kmem.mif • Dipindahkeun subsection HDCP Key Mapping ti DCP Key Files ti Pedoman Debug pikeun Nyimpen konci produksi HDCP polos di FPGA (Rojongan HDCP Key Manajemén = 0).
2021.09.15	21.1	19.6.0	Dipiceun rujukan pikeun ncsim
2021.05.12	21.1	19.6.0	• Ditambahkeun Nalika ngadukung FRL = 1 atanapi ngadukung HDCP KEY MANAGEMENT = 1 kana katerangan pikeun Gambar 29 HDCP Over HDMI Design ExampDiagram Blok. • Ditambahkeun léngkah dina mémori konci HDCP files dina Desain Walkthrough. • Ditambahkeun Nalika ngadukung FRL = 0 kana bagian Setup ardware. • Nambahkeun léngkah pikeun ngaktipkeun Rojongan HDCP Key parameter Manajemén dina Ngahasilkeun Desain. • Ditambahkeun subsection anyar Store énkripsi konci produksi HDCP dina mémori flash éksternal atanapi EEPROM (Rojongan HDCP Key Manajemén = 1).
dituluykeun…

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
			• Ngaganti Table Push Button jeung Indikator LED kana Tombol Push jeung Indikator LED (DUKUNG FRL = 0). • Ditambahkeun Table Push Button jeung Indikator LED (DUKUNG FRL = 1). • Ditambahkeun surah anyar Protection of Énkripsi Key Embedded dina Desain FPGA. • Ditambahkeun bab anyar Pedoman Debug jeung subsections Sinyal Status HDCP, Ngaropéa Parameter Software HDCP jeung Patarosan Remen ditanya.
2021.04.01	21.1	19.6.0	• Diropéa Komponén Gambar Diperlukeun pikeun RX-Ngan atawa TX-Ngan Desain. • diropéa Table dihasilkeun RTL Files. • Gambar diropéa HDMI RX Top komponén. • Dipiceun Bagéan HDMI RX Top Link Prosés Pelatihan. • Ngamutahirkeun léngkah dina Ngajalankeun Desain dina Béda FRL Rates. • Gambar diropéa HDMI 2.1 Desain Example Skéma Clocking. • diropéa Sinyal skéma Table Clocking. • Diropéa Gambar HDMI RX-TX Blok Diagram pikeun nambahkeun sambungan ti Transceiver Arbiter ka TX luhur.
2020.09.28	20.3	19.5.0	• Dipiceun catetan anu HDMI 2.1 design example dina modeu FRL ngarojong ukur speed kelas -1 alat dina HDMI Intel FPGA IP Desain Example Gancang Mimitian Guide pikeun Intel Arria 10 Alat jeung HDMI 2.1 Desain Example (Rojongan FRL = 1) bagian. Desain ngarojong sagala sasmita speed. • Dipiceun informasi ls_clk tina sagala HDMI 2.1 design example bagian patali. Domain ls_clk henteu dianggo deui dina desain example. • Diropéa diagram blok keur HDMI 2.1 design example dina modeu FRL dina HDMI 2.1 Desain Example (Rojongan FRL = 1), Nyiptakeun RX- Ngan atanapi TX-Ngan Desain Komponen Desain, sareng bagian Skéma Clocking. • Diropéa diréktori jeung dihasilkeun files daptar di bagian Struktur Diréktori. • Dipiceun sinyal teu relevan, sarta ditambahkeun atawa diédit pedaran di handap HDMI 2.1 design exampsinyal dina bagian Sinyal Interface: — sys_init — txpll_frl_locked — tx_os - sinyal txphy_rcfg * - tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Nambahkeun parameter di handap ieu dina bagian Desain RTL Parameter: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - PAKEUN FPLL — POLARITY_INVERSION
dituluykeun…

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
			• Diropéa diagram blok keur HDMI 2.0 design example pikeun software Intel Quartus Prime Pro Edition dina HDMI 2.0 Desain Example (Rojongan FRL = 0), Nyiptakeun RX-Ngan atanapi TX-Ngan Desain Komponen Desain, sareng bagian Skéma Clocking. • Diropéa jam na reset ngaran sinyal dina rentang dinamis sarta mastering (HDR) InfoFrame Insertion na nyaring bagian. • Dipiceun sinyal nyimpang, sarta ditambahkeun atawa diédit pedaran di handap HDMI 2.0 design exampsinyal dina bagian Sinyal Interface: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck - reset_xcvr_powerup — sinyal nios_tx_i2c* — sinyal hdmi_ti_i2c* - sinyal tx_i2c_avalon * — jam_sasak_0_di_clk_clk — reset_bridge_0_reset_reset_n - i2c_master * sinyal — sinyal nios_tx_i2c* — ukur_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* sinyal - powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* sinyal • Ditambahkeun catetan anu testbench simulasi teu dirojong pikeun desain jeung Kaasup I2C parameter diaktipkeun tur diropéa pesen simulasi dina bagian simulasi Testbench. • Ngamutahirkeun bagian Ngaronjatkeun Desain anjeun.
2020.04.13	20.1	19.4.0	• Ditambahkeun catetan anu HDMI 2.1 design example dina modeu FRL ngarojong ukur speed kelas -1 alat dina HDMI Intel FPGA IP Desain Example Gancang Mimitian Guide pikeun Intel Arria 10 Alat jeung Pedaran lengkep pikeun HDMI 2.1 Desain Example (Rojongan FRL = 1) bagian. • dipindahkeun HDCP Leuwih HDMI Desain Example pikeun Intel Arria 10 Alat bagian ti HDMI Intel FPGA IP Guide pamaké. • Diédit bagian Simulating Desain ngawengku s audioampgenerator le, generator data sideband, sarta generator data bantu sarta diropéa pesen simulasi suksés. • Dipiceun catetan anu nyatakeun simulasi sadia ngan pikeun Ngarojong FRL catetan desain ditumpurkeun. Simulasi ayeuna sadia pikeun Ngarojong FRL desain diaktipkeun ogé. • Diropéa pedaran fitur dina Pedaran lengkep pikeun HDMI 2.1 Desain Example (Rojongan FRL Diaktipkeun) bagian.
dituluykeun…

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
			• Diédit diagram blok dina HDMI 2.1 RX-TX Desain Blok Diagram, Komponén Desain, sarta Nyieun RX-Ngan atawa TX-Ngan bagian Desain pikeun HDMI 2.1 desain example. Nambahkeun komponén anyar sareng komponén anu dipiceun anu henteu tiasa dianggo deui. • Diédit instruksi skrip main.c dina bagian Nyieun RX-Ngan atawa TX-Ngan Desain. • Diropéa bagian Struktur Diréktori pikeun nambahkeun polder anyar jeung files pikeun duanana HDMI 2.0 jeung HDMI 2.1 desain examples. • Diropéa bagian Hardware jeung Software Sarat pikeun HDMI 2.1 design example. • Ngamutahirkeun diagram blok jeung déskripsi sinyal dina Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering section for HDMI 2.1 design example. • Ditambahkeun bagian anyar, Ngajalankeun Desain dina Béda FRL Rates, pikeun HDMI 2.1 ex designamples. • Ngamutahirkeun diagram blok jeung déskripsi sinyal dina bagian Clocking Scheme pikeun HDMI 2.1 design example. • Ditambahkeun pedaran ngeunaan switch DIP pamaké dina bagian Hardware Setup pikeun HDMI 2.1 desain example. • Diropéa bagian Desain Watesan pikeun HDMI 2.1 desain example. • Ngamutahirkeun bagian Ngaronjatkeun Desain anjeun. • Diropéa bagian Simulasi Testbench pikeun duanana HDMI 2.0 jeung HDMI 2.1 desain examples.
2020.01.16	19.4	19.3.0	• diropéa HDMI Intel FPGA IP Desain ExampPituduh Mimiti Gancang pikeun bagian Alat Intel Arria 10 kalayan inpormasi ngeunaan desain HDMI 2.1 anu nembé ditambah.ample jeung mode FRL. • Ditambahkeun surah anyar, Pedaran lengkep pikeun HDMI 2.1 Desain Example (Rojongan FRL Aktipkeun) nu ngandung sagala informasi relevan ngeunaan ex design karek ditambahkeunample. • Ngaganti ngaran HDMI Intel FPGA IP Desain Example Katerangan Detil kana Katerangan Detil pikeun HDMI 2.0 Desain Example pikeun kajelasan hadé.
2019.10.31	18.1	18.1	• Ditambahkeun dihasilkeun files dina folder tx_control_src: ti_i2c.c jeung ti_i2c.h. • Ditambahkeun rojongan pikeun révisi kartu putri FMC 11 dina Hardware jeung Software Sarat jeung Compiling sarta nguji bagian Desain. • Dipiceun bagian Watesan Desain. Watesan ngeunaan palanggaran waktos dina konstrain skew maksimum direngsekeun dina versi 18.1 tina HDMI Intel FPGA IP. • Ditambahkeun parameter RTL anyar, BITEC_DAUGHTER_CARD_REV, pikeun ngaktipkeun anjeun milih révisi tina kartu putri Bitec HDMI.
dituluykeun…

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
			• Diropéa pedaran pikeun sinyal fmcb_dp_m2c_p na fmcb_dp_c2m_p ngawengku informasi ngeunaan révisi kartu putri FMC 11, 6, jeung 4. • Ditambahkeun sinyal anyar di handap pikeun révisi kartu putri Bitec 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w ritus — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Ditambahkeun bagian ngeunaan Ngaronjatkeun Desain anjeun.
2017.11.06	17.1	17.1	• Diganti ngaran HDMI IP inti ka HDMI Intel FPGA IP sakumaha per Intel rebranding. • Ngarobah istilah Qsys kana Desainer Platform. • Katambah informasi ngeunaan Dynamic Range jeung Mastering InfoFrame (HDR) sisipan jeung fitur nyaring. • Diropéa struktur diréktori: - Katambah skrip jeung software polder na files. - Diropéa umum sareng hdr files. - Dipiceun atx files. - Dibédakeun files pikeun Intel Quartus Prime Standard Edition jeung Intel Quartus Prime Pro Edition. • Diropéa bagian Ngahasilkeun Desain pikeun nambahkeun alat dipaké salaku 10AX115S2F4I1SG. • Diédit laju data transceiver pikeun frékuénsi jam 50-100 MHz TMDS ka 2550-5000 Mbps. • Diropéa informasi link RX-TX nu bisa Anjeun ngaleupaskeun tombol user_pb [2] pikeun nganonaktipkeun nyaring éksternal. • Diropéa diagram aliran software Nios II anu ngalibatkeun kadali pikeun master I2C jeung sumber HDMI. • informasi ditambahkeun ngeunaan Desain Example Parameter GUI. • Ditambahkeun parameter design HDMI RX na TX Top. • Ditambahkeun sinyal tingkat luhur HDMI RX sareng TX ieu: — mgmt_clk - ngareset — i2c_clk — hdmi_clk_in — Ngahapus sinyal tingkat luhur HDMI RX sareng TX ieu: • Vérsi • i2c_clk
dituluykeun…

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
			• Ditambahkeun catetan anu transceiver setting analog dites pikeun Intel Arria 10 FPGA Development Kit na Bitec HDMI 2.0 Kartu putri. Anjeun tiasa ngarobih setélan analog pikeun papan anjeun. • Ditambahkeun tumbu pikeun workaround ulah jitter of PLL cascading atawa jalur jam non-dedicated pikeun Intel Arria 10 jam rujukan PLL. • Ditambahkeun catetan nu teu bisa maké transceiver RX pin salaku CDR refclk pikeun HDMI RX atawa salaku TX PLL refclk pikeun HDMI TX. • Ditambahkeun catetan ngeunaan kumaha carana nambahkeun set_max_skew konstrain pikeun desain anu ngagunakeun TX PMA na PCS beungkeutan.
2017.05.08	17.0	17.0	• Rebranded salaku Intel. • Jumlah bagian robah. • Diropéa struktur diréktori: - Ditambahkeun hdr files. - Ngarobah qsys_vip_passthrough.qsys mun nios.qsys. - Ditambahkeun files ditunjuk pikeun Intel Quartus Prime Pro Edition. • Inpormasi anu diropéa yén blok Link RX-TX ogé ngalaksanakeun panyaring éksternal dina High Dynamic Range (HDR) Infoframe tina data bantu HDMI RX sareng nyelapkeun mantan.ample HDR Infoframe kana data bantu tina HDMI TX ngaliwatan Avalon ST multiplexer. • Ditambahkeun catetan keur Transceiver Asalna PHY déskripsi yén pikeun minuhan sarat HDMI TX antar-kanal skew, Anjeun kudu nyetel pilihan TX channel beungkeutan mode dina Arria 10 Transceiver pribumi PHY editor parameter ka beungkeutan PMA jeung PCS. • pedaran diropéa pikeun os jeung sinyal ukuran. • dirobah oversampfaktor ling pikeun laju data transceiver béda dina unggal rentang frékuénsi jam TMDS pikeun ngarojong TX FPLL skéma jam langsung. • Robah TX IOPLL mun TX FPLL cascade skéma clocking mun TX FPLL skéma langsung. • Ditambahkeun sinyal TX PMA reconfiguration. • diédit USER_LED [7] oversampstatus ling. 1 nunjukkeun oversampngarah (laju data <1,000 Mbps dina alat Arria 10). • diropéa HDMI Desain Example méja Simulators Dirojong. VHDL teu dirojong pikeun NCSim. • link ditambahkeun kana versi diarsipkeun tina Arria 10 HDMI IP Core Desain Example Guide pamaké.
2016.10.31	16.1	16.1	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

Vérsi online
Kirim Eupan Balik
ID: 683156
Vérsi: 2022.12.27

Dokumén / Sumberdaya

intel HDMI Arria 10 FPGA IP Desain Example [pdf] Pituduh pamaké HDMI Arria 10 FPGA IP Desain Example, HDMI Arria, 10 FPGA IP Desain Example, Desain Example

Rujukan

• Manual pamaké