HDMI Arria 10 FPGA IP Design Example
Torolàlana ho an'ny mpampiasaHDMI Intel® Arria 10 FPGA IP
Design Example User Guide
Nohavaozina ho an'ny Intel®Quartus®
Prime Design Suite: 22.4
IP Version: 19.7.1

HDMI Intel® FPGA IP Design Exampny Torolàlana fanombohana haingana ho an'ny fitaovana Intel® Arria® 10

Ny fitaovana HDMI Intel® 10 dia manasongadina testbench simulating sy famolavolana hardware izay manohana ny fanangonana sy ny fitsapana hardware.
FPGA IP design example ho an'ny Intel Arria®
Ny HDMI Intel FPGA IP dia manolotra ity endrika manaraka ityamples:

• HDMI 2.1 RX-TX retransmit design miaraka amin'ny mode fixed rate link (FRL).
• HDMI 2.0 RX-TX retransmit endrika miaraka amin'ny fomba FRL kilemaina
• HDCP amin'ny endrika HDMI 2.0

Fanamarihana: Ny endri-javatra HDCP dia tsy tafiditra ao amin'ny rindrambaiko Intel® Quartus Prime Pro Edition.
Raha te hiditra amin'ny endri-javatra HDCP, mifandraisa amin'ny Intel amin'ny https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Rehefa mamorona drafitra ex ianaoample, ny editor parameter dia mamorona ho azy ny fileIlaina ny manao simulate, manangona ary manandrana ny famolavolana amin'ny hardware.
Sary 1. Dingana fampandrosoanaFampahafantarana mifandraika
HDMI Intel FPGA IP User Guide
1.1. Mamorona ny Design
Ampiasao ny tonian-dahatsoratra HDMI Intel FPGA IP ao amin'ny rindrambaiko Intel Quartus Prime mba hamoronana ny endrika talohaamples. Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana an'ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
Manomboka amin'ny Nios® II EDS ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition version 19.2 sy Intel Quartus Prime Standard Edition rindrankajy version 19.1, nesorin'i Intel ny singa Cygwin ao amin'ny Windows* version an'ny Nios II EDS, nosoloana azy Windows* Subsytem for Linux (WSL). Raha mpampiasa Windows* ianao dia mila mametraka WSL alohan'ny hamoronana ny endrikao talohaample.
Sary 2. Famoronana ny fikorianan'ny famolavolana

1. Mamorona tetikasa mikendry ny fianakaviana fitaovana Intel Arria 10 ary safidio ny fitaovana tianao.
2. Ao amin'ny Catalog IP, tadiavo ary tsindrio indroa ny Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Mipoitra ny fikandrana New IP Variant na New IP Variation.
3. Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .ip na .qsys.
4. Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
5. Ao amin'ny tabilao IP, amboary ny mari-pamantarana irina ho an'ny TX sy RX.
6. Ampidiro ny mari-pamantarana Fanohanana FRL mba hamoronana endrika endrika HDMI 2.1 exampamin'ny fomba FRL. Vonoy izany mba hamoronana ny endrika HDMI 2.0 example tsy misy FRL.
7. Ao amin'ny Design Exampamin'ny tabilao, safidio ny Arria 10 HDMI RX-TX Retransmit.
8. Safidio ny Simulation hamoronana ny testbench, ary safidio ny Synthesis hamoronana ny famolavolana fitaovana example.Tsy maintsy misafidy farafaharatsiny iray amin'ireo safidy ireo ianao mba hamoronana ny endrika talohaample files. Raha samy misafidy ianao dia ho lava kokoa ny fotoana famokarana.
9. Ho an'ny Generate File Format, fidio Verilog na VHDL.
10. Ho an'ny Kit Development Target, safidio Intel Arria 10 GX FPGA Development Kit. Raha misafidy kitapom-pampandrosoana ianao, dia miova ny fitaovana kendrena (voafantina ao amin'ny dingana 4) hifanaraka amin'ny fitaovana eo amin'ny solaitrabe kendrena. Ho an'ny Intel Arria 10 GX FPGA Development Kit, ny fitaovana default dia 10AX115S2F4I1SG.
11. Tsindrio Generate Example Design.

Fampahafantarana mifandraika
Ahoana ny fametrahana ny Windows* Subsystem for Linux* (WSL) amin'ny Windows* OS?
1.2. Simulation ny Design
Ny testbench HDMI dia manamboatra famolavolana loopback serial avy amin'ny ohatra TX mankany amin'ny ohatra RX. Mpamorona lamina video anatiny, audio sample generator, sideband data generator, ary modules generator data fanampiny dia mitondra ny ohatra HDMI TX ary ny famoahana serial avy amin'ny ohatra TX dia mifandray amin'ny ohatra RX ao amin'ny testbench.
Sary 3. Fikoriana Simulation Design

1. Mandehana any amin'ny lahatahiry simulation tianao.
2. Alefaso ny script simulation ho an'ny simulator tohanana tianao. Ny script dia manangona sy mitantana ny testbench ao amin'ny simulator.
3. Diniho ny vokatra.

Tabilao 1. Dingana hamitana ny Simulation

Simulator	Working Directory	torolalana
Riviera-PRO*	/simulation/aldec	Ao amin'ny andalana baiko, soraty
		vsim -c -do aldec.do
ModelSim*	/simulation/mentor	Ao amin'ny andalana baiko, soraty
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Ao amin'ny andalana baiko, soraty
		loharano vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	Ao amin'ny andalana baiko, soraty
		loharano vcsmx_sim.sh
Xcelium* mifanila	/simulation/xcelium	Ao amin'ny andalana baiko, soraty
		loharano xcelium_sim.sh

Ny simulation mahomby dia mifarana amin'ny hafatra manaraka:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Pass simulation
1.3. Manangona sy mitsapa ny famolavolana

Manangona sy manao andrana fihetsiketsehana amin'ny fitaovana example design, araho ireto dingana ireto:

1. Ataovy azo antoka ny fitaovana exampvita ny generation le design.
2. Sokafy ny rindrambaiko Intel Quartus Prime ary sokafy ny .qpf file.
   • HDMI 2.1 endrika example miaraka amin'ny Support FRL alefa: lahatahiry/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 endrika example miaraka amin'ny Support FRL kilemaina: projected irectory/quartus/a10_hdmi2_demo.qpf
3. Kitiho ny Processing ➤ Start Compilation.
4. Rehefa vita ny fanangonana, a .sof file dia havoaka amin'ny quartus/output_files lahatahiry.
5. Mifandraisa amin'ny seranan-tsambo FMC B (J2):
   • HDMI 2.1 endrika exampmiaraka amin'ny fanohanana FRL azo ampiasaina: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Fanamarihana: Azonao atao ny misafidy ny fanavaozana ny karatra Bitec HDMI anao. Eo ambanin'ny Design Exampamin'ny tabilao, apetraho amin'ny Revision 9, Revision na tsy misy karatra vavy ny HDMI Daughter Card Revision. Ny sandan'ny default dia Revision 9.
   • HDMI 2.0 endrika exampmiaraka amin'ny Fanohanana FRL kilemaina: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Ampifandraiso amin'ny loharanon-dahatsary ivelany ny TX (P1) an'ny karatra zanakavavy Bitec FMC.
7. Ampifandraiso ny RX (P2) amin'ny karatra zanakavavin'ny Bitec FMC amin'ny fantsona video ivelany na mpanadihady video.
8. Ataovy azo antoka fa ny switch rehetra eo amin'ny tabilao fampandrosoana dia eo amin'ny toerana misy azy.
9. Amboary ny fitaovana Intel Arria 10 voafantina eo amin'ny tabilao fampandrosoana amin'ny fampiasana ny .sof file (Fitaovana ➤ Programmer ).
10. Ny mpandinika dia tokony hampiseho ny lahatsary novokarina avy amin'ny loharano.

Fampahafantarana mifandraika
Intel Arria 10 FPGA Development Kit Guide User
1.4. HDMI Intel FPGA IP Design Example Parameter
Tabilao 2.
HDMI Intel FPGA IP Design Example Parameters ho an'ny fitaovana Intel Arria 10 Ireo safidy ireo dia misy ho an'ny fitaovana Intel Arria 10 ihany.

fikirana	sarobidy	Description
Misy Design Example
Select Design	Arria 10 HDMI RX-TX Retransmit	Safidio ny endrika example ho vokarina.

Design Example Files
Simulation	On, Off	Alefaso ity safidy ity mba hamoronana ny ilaina files ho an'ny testbench simulation.
voafintina	On, Off	Alefaso ity safidy ity mba hamoronana ny ilaina files ho an'ny fanangonana Intel Quartus Prime sy fampisehoana fitaovana.

Format HDL vokarina
hiteraka File endrika	Verilog, VHDL	Safidio ny endrika HDL tianao ho an'ny endrika noforonina talohaample filemametraka. Fanamarihana: Ity safidy ity ihany no mamaritra ny endrika ho an'ny IP avo lenta vokarina files. Ny hafa rehetra files (ohatraample testbenches sy ny ambaratonga ambony files ho an'ny fampisehoana hardware) dia amin'ny endrika Verilog HDL

Kit fampandrosoana tanjona
Select Board	Tsy misy Kit fampandrosoana,	Safidio ny solaitrabe ho an'ny endrika kendrena example.
	Arria 10 GX FPGA Development Kit, Kit fampandrosoana manokana	• Tsy misy Kit Fampandrosoana: Ity safidy ity dia manilika ny lafiny fitaovana rehetra amin'ny famolavolana example. Ny IP core dia mametraka ny fanendrena rehetra amin'ny pin virtoaly. • Arria 10 GX FPGA Development Kit: Ity safidy ity dia mifidy ho azy ny fitaovana kendrena ho an'ny tetikasa mba hifanaraka amin'ny fitaovana amin'ity kitapo fampandrosoana ity. Azonao atao ny manova ny fitaovana kendrena mampiasa ny Hanova ny fitaovana tanjona raha toa ka manana karazana fitaovana hafa ny fanavaozana ny biraonao. Ny IP core dia mametraka ny fanendrena pin rehetra araka ny kitapo fampandrosoana.
		• Kitapo fampivoarana manokana: Ity safidy ity dia mamela ny famolavolana example hosedraina amin'ny kitapom-pampandrosoana antoko fahatelo miaraka amin'ny Intel FPGA. Mety mila apetrakao irery ny andraikitry ny pin.

Target fitaovana
Hanova ny fitaovana tanjona	On, Off	Ampidiro ity safidy ity ary safidio ny karazana fitaovana tiana ho an'ny kitapo fampandrosoana.

HDMI 2.1 Design Example (Tohanana FRL = 1)

Ny endrika HDMI 2.1 exampNy amin'ny fomba FRL dia mampiseho ny loopback parallèle HDMI iray ahitana fantsona RX efatra sy fantsona TX efatra.
Tabilao 3. HDMI 2.1 Design Exampho an'ny Intel Arria 10 Devices

Design Example	Data tahan'ny	Fomban'ny Channel	Karazana Loopback
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	simplex,	Parallèle amin'ny buffer FIFO

Toetoetra

• Ny famolavolana dia mametraka ny buffers FIFO mba hanatanteraka mivantana amin'ny alàlan'ny horonan-tsary HDMI eo anelanelan'ny fantsona HDMI 2.1 sy loharano.
• Ny endrika dia afaka mifamadika eo anelanelan'ny maody FRL sy ny maody TMDS mandritra ny fotoana fandehanana.
• Ny famolavolana dia mampiasa sata LED ho an'ny debugging alohatage.
• Ny famolavolana dia miaraka amin'ny ohatra HDMI RX sy TX.
• Ny famolavolana dia mampiseho ny fampidirana sy fanivanana ny Dynamic Range and Mastering (HDR) InfoFrame amin'ny RX-TX rohy module.
• Ny famolavolana dia mifampiraharaha ny tahan'ny FRL eo anelanelan'ny sodina mifandray amin'ny TX sy ny loharano mifandray amin'ny RX. Ny famolavolana dia mandalo amin'ny EDID avy amin'ny sodina ivelany mankany amin'ny on-board RX amin'ny konfigurasi default. Ny processeur Nios II dia mifampiraharaha ny fototry ny rohy momba ny fahafahan'ny dobo mifandray amin'ny TX. Azonao atao koa ny manova ny switch on-board user_dipsw mba hifehezana amin'ny tanana ny fahaiza-manao TX sy RX FRL.
• Ny famolavolana dia misy endri-javatra debugging maromaro.
  Ny ohatra RX dia mahazo loharanon-dahatsary avy amin'ny mpamokatra horonantsary ivelany, ary ny angon-drakitra dia mandeha amin'ny FIFO loopback alohan'ny handefasana azy amin'ny ohatra TX. Mila mampifandray mpandinika horonan-tsary ivelany, mpanara-maso, na fahitalavitra misy fifandraisana HDMI amin'ny TX core ianao mba hanamarinana ny fiasa.

2.1. HDMI 2.1 RX-TX Retransmit Design Block Diagram
Ny HDMI RX-TX retransmit endrika example mampiseho loopback parallèle amin'ny fomba fantsona simplex ho an'ny HDMI 2.1 miaraka amin'ny Support FRL alefa.
Sary 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. Mamorona RX-Only na TX-Only Designns
Ho an'ireo mpampiasa efa mandroso, azonao atao ny mampiasa ny endrika HDMI 2.1 mba hamoronana endrika TX- na RX ihany.
Sary 5. Ireo singa ilaina amin'ny RX-Izy na TX-Only DesignRaha hampiasa singa RX- na TX ihany, esory ireo sakana tsy misy ifandraisany amin'ny famolavolana.
Tabilao 4. RX-Izy sy TX-Only Requirements Design

Fepetran'ny mpampiasa	Arovy	esory	hametraka
HDMI RX ihany	RX Top	• TX Top • Rohy RX-TX • CPU Subsystem • Arbiter Transceiver	–
HDMI TX ihany	•TX Top •System CPU	•RX ambony • Rohy RX-TX • Arbiter Transceiver	Video Pattern Generator (module mahazatra na novokarina avy amin'ny Suite Video and Image Processing (VIP))

Ankoatra ny fanovana RTL dia mila manova ny script main.c ihany koa ianao.
• Ho an'ny endrika HDMI TX ihany, esory ny fiandrasana ny sata hidin-trano HDMI RX amin'ny fanesorana ireto andalana manaraka ireto ary soloy amin'ny
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
raha (rx_hdmi_lock == 0) {
raha (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx rehefa voahidy ny rx
raha (rx_hdmi_lock == 1) {
raha (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} hafa {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• Ho an'ny endrika HDMI RX ihany, ireto andalana manaraka ireto ihany no tazony ao amin'ny script main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Fitakiana Hardware sy Software
Intel dia mampiasa ireto fitaovana sy rindrambaiko manaraka ireto mba hitsapana ny endrika talohaample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• Loharanon'ny HDMI 2.1 (Generator Quantum Data 980 48G)
• HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
• Karatra vavy Bitec HDMI FMC 2.1 (Revision 9)
• Cable HDMI 2.1 Category 3 (voasedra amin'ny Belkin 48Gbps HDMI 2.1 Cable)

Software

• Intel Quartus Prime Pro Edition rindrambaiko 20.1

2.4. Rafitra lahatahiry
Ny lahatahiry dia ahitana ny vokarina files ho an'ny HDMI Intel FPGA IP design example.
Sary 6. Firafitry ny lahatahiry ho an'ny Design ExampleTabilao 5. Vokatra RTL Files

lahatahiry	Files/Subfolders
Mahazatra	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slav	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tabilao 6. Simulation niteraka Files
Jereo ny Simulation Testbench fizarana raha mila fanazavana fanampiny

lahatahiry	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
mpanoro hevitra	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelisitra.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
Mahazatra	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tabilao 7. Software vokarina Files

lahatahiry	Files
tx_control_src Fanamarihana: Ny lahatahiry tx_control dia misy dika mitovy amin'ireo ihany koa files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_mamaky_manoratra.c
	pio_mamaky_manoratra.h

2.5. Design Components
Ny HDMI Intel FPGA IP design exampNy le dia ahitana ny singa ambony indrindra sy ny singa ambony HDMI TX sy RX.
2.5.1. HDMI TX Components
Ny singa ambony amin'ny HDMI TX dia ahitana ny singa fototra ambony TX, ary ny IOPLL, transceiver PHY reset controller, transceiver native PHY, TX PLL, TX reconfiguration management, ary ny output buffer blocks.
Sary 7. HDMI TX Top ComponentsTabilao 8. HDMI TX Top Components

Module	Description
HDMI TX Core	Ny IP dia mandray angon-drakitra video avy amin'ny ambaratonga ambony ary manatanteraka famandrihana angon-drakitra fanampiny, famandrihana angon-drakitra feo, famadihana angon-drakitra video, fikosehana, fametahana TMDS na packetization.
IOPLL	Ny IOPLL (iopll_frl) dia mamorona ny famantaranandro FRL ho an'ny TX core. Ity famantaranandro fanondro ity dia mandray ny famantaranandro famoahana TX FPLL. FRL matetika famantaranandro = tahan'ny angona isaky ny lalana x 4 / (karazana FRL isaky ny famantaranandro x 18)
Transceiver PHY Reset Controller	Ny mpandrindra reset Transceiver PHY dia miantoka ny fanombohana azo itokisana ny transceiver TX. Ny fampidirana famerenan'ity mpanara-maso ity dia avy amin'ny ambaratonga ambony, ary miteraka ny famantarana famerenan'ny analoga sy nomerika mifanandrify amin'ny sakana Transceiver Native PHY araka ny filaharana famerenana ao anatin'ilay sakana. Ny famantarana mivoaka tx_ready avy amin'ity sakana ity koa dia miasa toy ny famantarana famerenana amin'ny HDMI Intel FPGA IP mba hanondroana fa mandeha sy mandeha ny transceiver, ary vonona handray angona avy amin'ny fotony.
Transceiver Native PHY	Block transceiver mafy izay mandray ny angon-drakitra mifanitsy amin'ny HDMI TX core ary manara-maso ny angon-drakitra amin'ny fandefasana azy. Fanamarihana: Mba hahafeno ny fepetra takian'ny HDMI TX inter-channel, apetraho ny safidy fomba famatorana fantsona TX ao amin'ny tonian-dahatsoratra Intel Arria 10 Transceiver Native PHY PMA sy PCS fatorana. Ilainao koa ny manampy ny skew ambony indrindra (set_max_skew) fepetra takiana amin'ny famantarana reset nomerika avy amin'ny transceiver reset controller (tx_digitalreset) araka ny soso-kevitra ao amin'ny Intel Arria 10 Transceiver PHY User Guide.
TX PLL	Ny sakana PLL mpandefa dia manome ny famantaranandro haingana amin'ny sakana PHY Transceiver Native. Ho an'ity HDMI Intel FPGA IP design example, fPLL dia ampiasaina ho TX PLL. TX PLL dia manana famantaranandro roa. • Ny famantaranandro fanondro 0 dia mifandray amin'ny oscillator azo zahana (miaraka amin'ny famantaran'ny famantaranandro TMDS) ho an'ny fomba TMDS. Amin'ity famolavolana ity exampNy famantaranandro RX TMDS dia ampiasaina hampifandraisana amin'ny famantaranandro 0 ho an'ny fomba TMDS. Intel dia manoro hevitra anao hampiasa oscillator azo zahana amin'ny famantaran'ny famantaranandro TMDS ho an'ny famantaranandro 0. • Ny famantaranandro fanondro 1 dia mifandray amin'ny famantaranandro 100 MHz raikitra ho an'ny fomba FRL.
TX Reconfiguration Management	• Ao amin'ny fomba TMDS, ny TX reconfiguration sakana fitantanana reconfigures ny TX PLL ho samy hafa Output famantaranandro matetika araka ny TMDS famantaranandro matetika ny lahatsary manokana. • Amin'ny fomba FRL, ny TX reconfiguration management block reconfigures ny TX PLL mba hanome ny serial famantaranandro haingana ho an'ny 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ary 12 Gbps araka ny FRL_Rate saha ao amin'ny 0x31 SCDC rejistra. • Ny sakana fitantanana fanavaozana TX dia manova ny famantaranandro fanondro TX PLL eo anelanelan'ny famantaranandro 0 ho an'ny fomba TMDS sy ny famantaranandro 1 ho an'ny fomba FRL.
Output buffer	Ity buffer ity dia miasa ho interface tsara hifaneraserana amin'ny interface I2C an'ny HDMI DDC sy singa redriver.

Tabilao 9. Ny tahan'ny data transceiver sy ny mihoatraampling Factor Isaky ny Famantaranandro isan-karazany

Mode	Data tahan'ny	oversampler 1 (2x mihoatraample)	oversampler 2 (4x mihoatraample)	oversample Factor	oversampNy tahan'ny data nitarika (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	NIALA	2	2000–12000
FRL	3000	NIALA	NIALA	1	3000
FRL	6000	NIALA	NIALA	1	6000

FRL	8000	NIALA	NIALA	1	8000
FRL	10000	NIALA	NIALA	1	10000
FRL	12000	NIALA	NIALA	1	12000

Sary 8. TX Reconfiguration Sequence Flow2.5.2. HDMI RX Components
Ny singa ambony amin'ny HDMI RX dia ahitana ny singa fototra RX ambony indrindra, andevo I²C azo atao ary EDID RAM, IOPLL, transceiver PHY reset controller, RX native PHY, ary ny RX reconfiguration management blocks.
Sary 9. HDMI RX Top ComponentsTabilao 10. HDMI RX Top Components

Module	Description
HDMI RX Core	Ny IP dia mandray ny angona serial avy amin'ny Transceiver Native PHY ary manatanteraka ny fampifanarahana ny angon-drakitra, ny fantsona fantsona, ny famafana ny TMDS, ny famafana ny angona fanampiny, ny famafana ny angon-drakitra video, ny famafana ny angon-drakitra audio, ary ny famoahana.
Andevo I2C	I2C no interface tsara ampiasaina amin'ny Sink Display Data Channel (DDC) sy Status and Data Channel (SCDC). Ny loharano HDMI dia mampiasa ny DDC hamaritana ny fahaiza-manao sy ny toetran'ny sodina amin'ny famakiana ny firafitry ny data Enhanced Extended Display Identification Data (E-EDID). Ny adiresy andevo 8-bit I2C ho an'ny E-EDID dia 0xA0 sy 0xA1. Ny LSB dia manondro ny karazana fidirana: 1 ho an'ny famakiana ary 0 ho an'ny fanoratana. Rehefa misy hetsika HPD dia mamaly ny angon-drakitra E-EDID ny andevo I2C amin'ny famakiana ny on-chip. Ny mpandrindra I2C andevo ihany koa dia manohana ny SCDC ho an'ny HDMI 2.0 sy 2.1 Ny adiresy andevo 9-bit I2C ho an'ny SCDC dia 0xA8 sy 0xA9. Rehefa misy hetsika HPD, ny andevo I2C dia manoratra na mamaky ny fifampiraharahana amin'ny na avy amin'ny SCDC interface an'ny HDMI RX core. Ny dingana fanofanana rohy ho an'ny Rohy Fixed Rate (FRL) dia mitranga amin'ny alalan'ny I2C mandritra ny hetsika HPD na rehefa manoratra tahan'ny FRL hafa amin'ny rejisitra FRL ny loharano (SCDC misoratra 0x31 bit[3:0]), dia manomboka ny dingana fanofanana rohy. Fanamarihana: Ity controller I2C andevo irery ho an'ny SCDC ity dia tsy ilaina raha tsy natao ny HDMI 2.0 na HDMI 2.1

EDID RAM

Ny famolavolana dia mitahiry ny fampahalalana EDID amin'ny alàlan'ny RAM 1-Port IP. Ny protocole bus serial tariby roa (famantaranandro sy data) (I2C andevo irery ihany) dia mamindra ny rafitra angon-drakitra CEA-861-D Compliant E-EDID. Ity EDID RAM ity dia mitahiry ny fampahalalana E-EDID. •Rehefa amin'ny fomba TMDS, ny famolavolana dia manohana EDID passthrough avy amin'ny TX mankany RX. Mandritra ny passthrough EDID, rehefa mifandray amin'ny sodina ivelany ny TX, ny processeur Nios II dia mamaky ny EDID avy amin'ny sodina ivelany ary manoratra amin'ny EDID RAM. • Rehefa amin'ny fomba FRL, ny processeur Nios II dia manoratra ny EDID efa namboarina mialoha ho an'ny tahan'ny rohy tsirairay mifototra amin'ny parameter HDMI_RX_MAX_FRL_RATE ao amin'ny script global.h. Ampiasao ireto fampidirana HDMI_RX_MAX_FRL_RATE manaraka ireto ho an'ny tahan'ny FRL tohanana: • 1: Lalana 3G 3 • 2: Lalana 6G 3 •3: 6G 4 Lalana • 4: Lalana 8G 4 •5: 10G 4 Lalana (default) •6: 12G 4 Lalana

IOPLL

Ny HDMI RX dia mampiasa IOPLL roa. • Ny IOPLL voalohany (pll_tmds) no mamoaka ny famantaranandro fanondro RX CDR. Ity IOPLL ity dia ampiasaina amin'ny fomba TMDS ihany. Ny famantaranandro fanondro amin'ity IOPLL ity dia mandray ny famantaranandro TMDS. Ny fomba TMDS dia mampiasa ity IOPLL ity satria ny CDR dia tsy afaka mahazo famantaranandro fanondroana ambany 50 MHz ary ny famantaran'ny famantaranandro TMDS dia manomboka amin'ny 25 MHz ka hatramin'ny 340 MHz. Ity IOPLL ity dia manome ny famantaran'ny famantaranandro izay in-5 amin'ny famantaranandro fanondro fampidirana ho an'ny elanelana matetika eo anelanelan'ny 25 MHz ka hatramin'ny 50 MHz ary manome ny fatran'ny famantaranandro mitovy amin'ny famantaranandro fanondro fampidirana ho an'ny elanelana matetika eo anelanelan'ny 50 MHz ka hatramin'ny 340 MHz. •Ny IOPLL faharoa (iopll_frl) dia mamokatra ny famantaranandro FRL ho an'ny fototra RX. Ity famantaranandro fanondro ity dia mandray ny famantaranandro sitrana CDR. FRL matetika famantaranandro = tahan'ny angona isaky ny lalana x 4 / (karazana FRL isaky ny famantaranandro x 18)

Transceiver PHY Reset Controller	Ny mpandrindra famerenan'ny Transceiver PHY dia miantoka ny fanombohana azo itokisana ny transceiver RX. Ny fampidirana reset an'ity mpanara-maso ity dia ateraky ny RX reconfiguration, ary miteraka ny analoga sy nomerika reset famantarana mifanaraka amin'ny Transceiver Native PHY block araka ny reset sequencing ao anatin'ny sakana.
RX Native PHY	Block transceiver mafy izay mandray ny angona serial avy amin'ny loharanon-dahatsary ivelany. Izy io dia manafoana ny angon-drakitra serial amin'ny angon-drakitra mifanitsy alohan'ny handefasana ny angon-drakitra amin'ny fototra HDMI RX. Ity sakana ity dia mandeha amin'ny PCS Enhanced ho an'ny fomba FRL. RX CDR dia manana famantaranandro fanondro roa. • Ny famantaranandro fanondro 0 dia mifandray amin'ny famantaranandro mivoaka an'ny IOPLL TMDS (pll_tmds), izay avy amin'ny famantaranandro TMDS. • Ny famantaranandro fanondro 1 dia mifandray amin'ny famantaranandro 100 MHz raikitra. Amin'ny fomba TMDS, RX CDR dia amboarina mba hisafidianana famantaranandro 0, ary amin'ny fomba FRL, RX CDR dia amboarina mba hisafidianana famantaranandro 1.
RX Reconfiguration Management	Ao amin'ny fomba TMDS, ny RX reconfiguration management block dia mametraka ny tahan'ny detection circuitry miaraka amin'ny HDMI PLL mba hitondra ny RX transceiver hiasa amin'ny taham-pifandraisana tsy misy dikany manomboka amin'ny 250 Mbps ka hatramin'ny 6,000 Mbps. Amin'ny fomba FRL, ny RX reconfiguration management block dia mamerina ny RX transceiver mba hiasa amin'ny 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, na 12 Gbps miankina amin'ny tahan'ny FRL ao amin'ny saha fisoratana anarana SCDC_FRL_RATE (0x31[3:0]). Ny sakana fitantanana fanavaozana RX dia mifamadika eo amin'ny Standard PCS/RX ho an'ny maody TMDS sy PCS Enhanced ho an'ny maody FRL. Jereo ny Sary 10 eo amin’ny pejy 22.

Sary 10. RX Reconfiguration Sequence Flow
Ity tarehimarika ity dia mampiseho ny fizotry ny fizotry ny fanovana isan-karazany amin'ny mpanara-maso rehefa mahazo ny fampidiran-dresaka sy ny famantaran'ny famantaranandro, na rehefa tsy voahidy ny transceiver.2.5.3. Sakana iombonana ambony indrindra
Ny sakana mahazatra avo lenta dia ahitana ny arbiter transceiver, ny singa rohy RX-TX, ary ny subsystem CPU.
Tabilao 11. Vondrona iombonana ambony indrindra

Module

Description

Transceiver Arbiter

Ity sakana fampiasa amin'ny ankapobeny ity dia manakana ny transceiver tsy hanao recalibration miaraka rehefa mila fanavaozana ny RX na TX transceiver ao anatin'ny fantsona ara-batana mitovy. Miantraika amin'ny rindranasa misy fiantraikany amin'ny rindranasa misy ny transceiver RX sy TX ao anatin'ny fantsona iray ihany no voatendry amin'ny fampiharana IP mahaleo tena. Ity arbiter transceiver ity dia fanitarana ny fanapahan-kevitra aroso amin'ny fampifangaroana simplex TX sy simplex RX amin'ny fantsona ara-batana mitovy. Ity arbiter transceiver ity ihany koa dia manampy amin'ny fampifangaroana sy fandrindrana ny fangatahana fanavaozana RX sy TX voafantina amin'ny fitadidiana Avalon® mikendry ireo transceiver simplex RX sy TX ao anatin'ny fantsona iray satria tsy azo idirana misesy fotsiny ny seranan-tseranana interface tsaran'ny transceiver. Ny fifandraisana eo amin'ny mpandrindra transceiver sy ny TX/RX Native PHY/PHY Reset Controller blocs amin'ity endrika example dia mampiseho fomba mahazatra izay mihatra amin'ny fitambaran'ny IP rehetra amin'ny alàlan'ny arbiter transceiver. Tsy ilaina ny arbiter transceiver raha RX na TX transceiver ihany no ampiasaina amin'ny fantsona iray. Ny mpanelanelana transceiver dia mamaritra ny mpangataka amin'ny fanavaozana amin'ny alàlan'ny fifandraisany amin'ny fanavaozana ny sari-tany Avalon ary manome antoka fa ny tx_reconfig_cal_busy na rx_reconfig_cal_busy mifanaraka amin'izany dia misy vavahady mifanaraka amin'izany. Ho an'ny fampiharana HDMI, RX ihany no manomboka fanamboarana. Amin'ny alàlan'ny fampitana ny fangatahana fanavaozana ao amin'ny sarintany Avalon amin'ny alàlan'ny arbiter, ny arbiter dia mamaritra fa ny fangatahana fanavaozana dia avy amin'ny RX, izay vavahady tx_reconfig_cal_busy amin'ny fanamafisana ary mamela ny rx_reconfig_cal_busy hanamafy. Ny vavahady dia manakana ny transceiver TX tsy hifindra amin'ny maodely calibration tsy nahy. Fanamarihana: Satria ny HDMI ihany no mila fanamboarana RX dia mifamatotra ny famantarana tx_reconfig_mgmt_*. Ary koa, ny interface avalon-tsarintany fitadidiana dia tsy ilaina eo anelanelan'ny arbiter sy ny TX Native PHY block. Ny blocs dia voatendry amin'ny interface amin'ny endrika example mba hampisehoana ny fifandraisana arbiter transceiver generic amin'ny TX/RX Native PHY/PHY Reset Controller

Ireo singa mifandraika amin'ny RX-TX

• Ny famoahana angon-drakitra horonan-tsary sy famantarana fampifanarahana avy amin'ny tsipika fototra HDMI RX amin'ny alàlan'ny DCFIFO manerana ny sehatra famantaranandron'ny horonan-tsary RX sy TX. • Ny seranan-tsambo fanampiny amin'ny HDMI TX core dia mifehy ny angona fanampiny izay mikoriana amin'ny DCFIFO amin'ny alàlan'ny fanerena miverina. Ny backpressure dia miantoka fa tsy misy fonosana fanampiny tsy feno ao amin'ny seranana data fanampiny. • Manao sivana ivelany ihany koa ity sakana ity: - Sivana ny angon-drakitra feo sy ny fonosan'ny famantaran'ny famantaranandro feo avy amin'ny stream data fanampiny alohan'ny handefasana azy any amin'ny seranana data fanampiny fanampiny HDMI TX. - Sivana ny InfoFrame High Dynamic Range (HDR) avy amin'ny angon-drakitra fanampiny HDMI RX ary mampiditra example HDR InfoFrame amin'ny angon-drakitra fanampiny amin'ny HDMI TX amin'ny alàlan'ny Avalon streaming multiplexer.

CPU Subsystem

Ny subsystem CPU dia miasa toy ny SCDC sy DDC controllers, ary ny source reconfiguration controller. • Ny loharano SCDC controller dia misy ny I2C master controller. Ny I2C master controller dia mamindra ny rafitra angon-drakitra SCDC avy amin'ny loharano FPGA mankany amin'ny sodina ivelany ho an'ny fandidiana HDMI 2.0. Ho an'ny exampRaha 6,000 Mbps ny angon-drakitra mivoaka, ny processeur Nios II dia mandidy ny I2C master controller hanavao ny bits TMDS_BIT_CLOCK_RATIO sy SCRAMBLER_ENABLE amin'ny rejisitra fanamafisana TMDS ho 1. • Ny tompon'ny I2C mitovy ihany koa dia mamindra ny rafitra data DDC (E-EDID) eo anelanelan'ny loharano HDMI sy ny sodina ivelany. • Ny CPU Nios II dia miasa toy ny mpanara-maso ny fanavaozana ny loharano HDMI. Ny CPU dia miantehitra amin'ny fisavana ny tahan'ny tsindraindray avy amin'ny maody RX Reconfiguration Management mba hamaritana raha mila fanavaozana ny TX. Ny mpandika teny Avalon misy sarintany andevo dia manome ny fifandraisana misy eo amin'ny processeur Nios II Avalon amin'ny sari-tany master interface tsara sy ny Avalon fahatsiarovana andevo interface avy amin'ny IOPLL sy TX Native PHY avy amin'ny loharano HDMI avy any ivelany. • Manaova fanofanana rohy amin'ny alàlan'ny interface tsara I2C miaraka amin'ny sodina ivelany

2.6. Fampidirana sy fanivanana ny InfoFrame Dynamic Range and Mastering (HDR).
Ny HDMI Intel FPGA IP design exampAhitana fampisehoana ny fampidirana HDR InfoFrame amin'ny rafitra loopback RX-TX.
HDMI Specification version 2.0b dia ahafahan'ny Dynamic Range sy Mastering InfoFrame alefa amin'ny alalan'ny stream auxiliary HDMI. Ao amin'ny fihetsiketsehana, ny sakana Auxiliary Packet Generator dia manohana ny fampidirana HDR. Ny fonosana HDR InfoFrame nokasaina ihany no ilainao, araka ny voatondro ao amin'ny tabilao lisitry ny mari-pamantarana an'ny maodely ary ny fampidirana ny HDR InfoFrame dia miseho indray mandeha isaky ny sary mihetsika.
Amin'ity exampRaha toa ka efa misy ny HDR InfoFrame ny stream fanampiny miditra, dia voasivana ny atiny HDR alefa. Ny sivana dia misoroka ny HDR InfoFrames mifanipaka ary miantoka fa ny soatoavina voatondro ao amin'ny HDR S ihany.ample Data module no ampiasaina.
Sary 11. Rohy RX-TX miaraka amin'ny elanelana dinamika sy fifehezana ny fampidirana InfoFrame
Ny sary dia mampiseho ny kisary sakana amin'ny rohy RX-TX ao anatin'izany ny Dynamic Range sy Mastering InfoFrame fampidirana ao amin'ny HDMI TX core auxiliary stream.Tabilao 12. Famantarana fampidiran-dresaka fanampiny (aux_retransmit).

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset
clk	fahan'ny	1	Fampidirana famantaranandro. Ity famantaranandro ity dia tokony hifandray amin'ny famantaranandro video.
reset	fahan'ny	1	Avereno ny fampidirana.

Famantarana fonosana fanampiny
tx_aux_data	Output	72	TX Auxiliary packet Output avy amin'ny multiplexer.
tx_aux_valid	Output	1
tx_aux_ready	Output	1
tx_aux_sop	Output	1
tx_aux_eop	Output	1
rx_aux_data	fahan'ny	72	Ny angon-drakitra fanampiny RX dia nafindra tany amin'ny mody sivana fonosana alohan'ny hidirana amin'ny multiplexer.
rx_aux_valid	fahan'ny	1
rx_aux_sop	fahan'ny	1
rx_aux_eop	fahan'ny	1

Famantarana famantarana
hdmi_tx_vsync	fahan'ny	1	HDMI TX Video Vsync. Ity famantarana ity dia tokony ampifandraisina amin'ny sehatry ny famantaranandro hafainganam-pandehan'ny rohy.

Tabilao 13. Famantarana ny angona HDR (altera_hdmi_hdr_infoframe).

famantarana	tari-dalana	sakany	Description
hb0	Output	8	Lohatenin'ny byte 0 amin'ny sahan'ny Dynamic sy ny fifehezana ny InfoFrame: kaody karazana InfoFrame.
hb1	Output	8	Lohatenin'ny byte 1 amin'ny sahan'ny Dynamic sy ny fifehezana ny InfoFrame: laharan-drakitra InfoFrame.
hb2	Output	8	Lohateny byte 2 amin'ny sahan'asa mavitrika sy fifehezana InfoFrame: Halavan'ny InfoFrame.
pb	fahan'ny	224	Data byte an'ny Dynamic Range sy Mastering InfoFrame.

Tabilao 14. Sahan'ny Bit-Fields dynamic sy ny fifehezana ny InfoFrame Data Byte Bundle Bit-field

Bit-field	FAMARITANA	Karazana metadata static 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Ambaratonga maivana votoaty ambony indrindra, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Ambaratonga Fahazavana Votoaty ambony indrindra, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Ny haavon'ny hazavana ambony indrindra, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Ambaratonga Fahazavana salan'isa ambony indrindra, MSB
215:208	Reserved
223:216	Reserved

Fanalana ny fampidirana sy fanivanana HDR
Ny fanesorana ny fampidirana sy ny sivana HDR dia ahafahanao manamarina ny fandefasana ny votoatin'ny HDR efa misy ao amin'ny loharano fanampiny tsy misy fanovana ao amin'ny RX-TX Retransmit design example.
Mba hanesorana ny fampidirana sy sivana HDR InfoFrame:

1. Mametraha block_ext_hdr_infoframe ho 1'b0 ao amin'ny rxtx_link.v file mba hisorohana ny fanivanana ny HDR InfoFrame amin'ny stream Auxiliary.
2. Mametraha multiplexer_in0_valid amin'ny ohatra avalon_st_multiplexer ao amin'ny altera_hdmi_aux_hdr.v file hatramin'ny 1'b0 mba hisakanana ny Mpamokatra Packet Auxiliary tsy hamorona sy hampiditra InfoFrame HDR fanampiny ao amin'ny stream TX Auxiliary.

2.7. Design Software Flow
Ao amin'ny fikorianan'ny rindrambaiko lehibe indrindra, ny processeur Nios II dia manitsy ny toetry ny TI redriver ary manomboka ny lalana TX sy RX rehefa miakatra ny herinaratra.
Sary 12. Ny fikorianan'ny rindrambaiko ao amin'ny Script main.c
Ny lozisialy dia manatanteraka famoriam-bola kely mba hanaraha-maso ny fiovan'ny rano sy ny loharano, ary hihetsika amin'ny fiovana. Ny rindrankajy dia mety hitarika ny fanavaozana TX, fiofanana rohy TX ary manomboka mandefa horonantsary.
Sary 13. TX Path Initialization Flowchart manomboka TX PathSary 14. RX Path Initialization FlowchartFigure 15. TX Reconfiguration and Link Training FlowchartSary 16. Fampiofanana rohy LTS: 3 Fizotry ny FRL manokanaSary 17. Sarimihetsika fandefasana horonan-tsary HDMI TX2.8. Fampandehanana ny famolavolana amin'ny tahan'ny FRL samihafa
Azonao atao ny mampandeha ny endrikao amin'ny tahan'ny FRL samihafa, ankoatra ny tahan'ny FRL mahazatra an'ny dobo ivelany.
Mba hampandehanana ny famolavolana amin'ny tahan'ny FRL samihafa:

1. Ampidiro amin'ny toerana ON ny switch user_dipsw0 ao anaty boaty.
2. Sokafy ny shell baiko Nios II, ary soraty ny terminal nios2
3. Ampidiro ireto baiko manaraka ireto ary tsindrio ny Enter raha hanatanteraka.

didy	Description
h	Asehoy ny sakafo fanampiana.
r0	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 0 (TMDS ihany).
r1	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 1 (3 Gbps).
r2	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 2 (6 Gbps, lalana 3).
r3	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 3 (6 Gbps, lalana 4).
r4	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 4 (8 Gbps).
r5	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 5 (10 Gbps).
r6	Havaozy ny fahafahan'ny FRL ambony indrindra RX ho amin'ny tahan'ny FRL 6 (12 Gbps).
t1	TX dia manamboatra ny tahan'ny rohy mankany amin'ny tahan'ny FRL 1 (3 Gbps).
t2	TX dia manamboatra ny tahan'ny rohy mankany amin'ny tahan'ny FRL 2 (6 Gbps, lalana 3).
t3	TX dia manamboatra ny tahan'ny rohy mankany amin'ny tahan'ny FRL 3 (6 Gbps, lalana 4).
t4	TX dia manamboatra ny tahan'ny rohy mankany amin'ny tahan'ny FRL 4 (8 Gbps).
t5	TX dia manamboatra ny tahan'ny rohy mankany amin'ny tahan'ny FRL 5 (10 Gbps).
t6	TX dia manamboatra ny tahan'ny rohy mankany amin'ny tahan'ny FRL 6 (12 Gbps).

2.9. Tetika famantaranandro
Ny rafitra famantaranandro dia mampiseho ny sehatra famantaranandro ao amin'ny HDMI Intel FPGA IP design example.
Sary 18. HDMI 2.1 Design Example Clocking SchemeTabilao 15. famantarana famantarana famantaranandro

famantaranandro	Anarana famantarana ao amin'ny Design	Description
famantaranandro fitantanana	mgmt_clk	Famantaranandro 100 MHz maimaim-poana ho an'ireto singa ireto: • Avalon-MM interface tsara ho reconfiguration - Ny fepetra takiana dia eo anelanelan'ny 100–125 MHz. • PHY reset controller ho an'ny transceiver reset sequence - Ny fepetra takiana dia eo anelanelan'ny 1–500 MHz. • IOPLL Reconfiguration - Ny famantaranandro ambony indrindra dia 100 MHz. • RX Reconfiguration Management • TX Reconfiguration Management • UNITÉ CENTRALE • I2C Master
Clock I2C	i2c_clk	Fampidirana famantaranandro 100 MHz izay mamarana ny andevo I2C, ny buffer output, ny rejisitra SCDC, ary ny dingana fanofanana mampifandray amin'ny HDMI RX core, ary EDID RAM.
TX PLL Reference Clock 0	tx_tmds_clk	Ny famantaranandro 0 mankany amin'ny TX PLL. Mitovy amin'ny fahitan'ny famantaranandro TMDS antenaina avy amin'ny fantsona famantaranandro TMDS HDMI TX TMDS ny faharetan'ny famantaranandro. Ity famantaranandro fanondro ity dia ampiasaina amin'ny fomba TMDS. Ho an'ity endrika endrika HDMI ityampary, ity famantaranandro ity dia mifandray amin'ny famantaranandro RX TMDS ho an'ny tanjona fampisehoana. Ao amin'ny fampiharanao dia mila manome famantaranandro natokana miaraka amin'ny famantaran'ny famantaranandro TMDS avy amin'ny oscillator azo zahana ianao mba hanamafisana kokoa ny fampandehanana jitter.

		Fanamarihana: Aza mampiasa pin RX transceiver ho famantaranandro fanondro TX PLL. Tsy hifanaraka ny endrikao raha apetrakao amin'ny pin RX ny refclk HDMI TX.
TX PLL Reference Clock 1	txfpll_refclk1/ rxphy_cdr_refclk1	famantaranandro fanondro amin'ny TX PLL sy RX CDR, ary koa ny IOPLL ho an'ny vid_clk. Ny faharetan'ny famantaranandro dia 100 MHz.
Famantaranandro Serial TX PLL	tx_bonding_clocks	Famantaranandro haingana serial novokarin'ny TX PLL. Ny faharetan'ny famantaranandro dia apetraka mifototra amin'ny tahan'ny data.
TX Transceiver Clock Out	tx_clk	Famantaranandro sitrana avy amin'ny transceiver, ary miovaova arakaraka ny tahan'ny angona sy ny marika isaky ny famantaranandro. TX transceiver famantaran'ny famantaranandro = Transceiver tahan'ny data / Transceiver sakany Ho an'ity endrika endrika HDMI ityampAry, ny famantaranandro TX transceiver dia mivoaka avy amin'ny fantsona 0 ny famantaranandro TX transceiver core (tx_coreclkin), ny hafainganam-pandehan'ny rohy IOPLL (pll_hdmi), ary ny famantaranandro famantaranandro sy ny FRL IOPLL (pll_vid_frl).
Video Clock	tx_vid_clk/rx_vid_clk	Video famantaranandro mankany TX sy RX core. Ny famantaranandro dia mandeha amin'ny matetika 225 MHz.
TX/RX FRL famantaranandro	tx_frl_clk/rx_frl_clk	FRL famantaranandro ho an'ny TX sy RX core.
RX TMDS famantaranandro	rx_tmds_clk	Fantsona famantaranandro TMDS avy amin'ny mpampitohy HDMI RX ary mampifandray amin'ny IOPLL mba hamoronana famantaranandro fanondro ho an'ny famantaranandro fanondro CDR 0. Ny fototra dia mampiasa ity famantaranandro ity rehefa ao amin'ny fomba TMDS.
RX CDR famantaranandro famantaranandro 0	rxphy_cdr_refclk0	Famantaranandro fanondroana 0 mankany RX CDR. Ity famantaranandro ity dia avy amin'ny famantaranandro RX TMDS. Ny famantaran'ny famantaranandro RX TMDS dia manomboka amin'ny 25 MHz ka hatramin'ny 340 MHz raha 50 MHz ny famantaran'ny famantaranandro farany ambany indrindra RX CDR. Ny IOPLL dia ampiasaina hamoronana famantaranandro 5 ho an'ny famantaranandro TMDS eo anelanelan'ny 25 MHz ka hatramin'ny 50 MHz ary mamokatra fatran'ny famantaranandro mitovy amin'ny famantaranandro TMDS eo anelanelan'ny 50 MHz - 340 MHz.
RX Transceiver Clock Out	rx_clk	Famantaranandro sitrana avy amin'ny transceiver, ary miovaova arakaraka ny tahan'ny data sy ny sakan'ny transceiver. RX transceiver clock out frequency = Transceiver data tahan'ny / Transceiver sakany Ho an'ity endrika endrika HDMI ityampAry, ny famantaranandro RX transceiver dia mivoaka avy amin'ny fantsona 1 ny famantaranandro famantaranandro RX transceiver core (rx_coreclkin) sy FRL IOPLL (pll_frl).

2.10. Interface famantarana
Ny tabilao dia mitanisa ireo famantarana ho an'ny endrika HDMI example miaraka amin'ny FRL alefa.
Tabilao 16. Famantarana avo lenta

famantarana	tari-dalana	sakany	Description
Famantarana Oscillator an-tsambo
clk_fpga_b3_p	fahan'ny	1	100 MHz famantaranandro mandeha maimaim-poana ho an'ny famantaranandro fototra.
refclk4_p	fahan'ny	1	Famantaranandro mandeha maimaim-poana 100 MHz ho an'ny famantaranandro fanondroana transceiver.

Ny bokotra Push mpampiasa sy ny LED
mpampiasa_pb	fahan'ny	3	Kitiho ny bokotra hifehezana ny fiasan'ny famolavolana HDMI Intel FPGA IP.
cpu_resetn	fahan'ny	1	Famerenana maneran-tany.
user_led_g	Output	8	Fampisehoana LED maitso. Jereo ny Fanamboarana Hardware ao amin'ny pejy 48 raha mila fanazavana fanampiny momba ny fiasan'ny LED.
mpampiasa_dipsw	fahan'ny	1	Switch DIP voafaritry ny mpampiasa. Jereo ny Fanamboarana Hardware ao amin'ny pejy 48 raha mila fanazavana fanampiny momba ny fiasan'ny switch DIP.

HDMI FMC Daughter Card Pins amin'ny FMC Port B
fmcb_gbtclk_m2c_p_0	fahan'ny	1	HDMI RX TMDS famantaranandro.
fmcb_dp_m2c_p	fahan'ny	4	HDMI RX famantaranandro, fantsona angona mena, maitso ary manga.
fmcb_dp_c2m_p	Output	4	Famantaranandro HDMI TX, fantsona data mena, maitso ary manga.
fmcb_la_rx_p_9	fahan'ny	1	HDMI RX + 5V hery detect.
fmcb_la_rx_p_8	Output	1	HDMI RX mafana plug detect.
fmcb_la_rx_n_8	fahan'ny	1	HDMI RX I2C SDA ho an'ny DDC sy SCDC.
fmcb_la_tx_p_10	fahan'ny	1	HDMI RX I2C SCL ho an'ny DDC sy SCDC.
fmcb_la_tx_p_12	fahan'ny	1	HDMI TX hot plug detect.
fmcb_la_tx_n_12	fahan'ny	1	HDMI I2C SDA ho an'ny DDC sy SCDC.
fmcb_la_rx_p_10	fahan'ny	1	HDMI I2C SCL ho an'ny DDC sy SCDC.
fmcb_la_tx_n_9	fahan'ny	1	HDMI I2C SDA ho an'ny fanaraha-maso redriver.
fmcb_la_rx_p_11	fahan'ny	1	HDMI I2C SCL ho an'ny fanaraha-maso redriver.
fmcb_la_tx_n_13	Output	1	HDMI TX +5V Fanamarihana: Tsy misy afa-tsy rehefa Bitec HDMI Daughter Card Revision 9 no voafidy.

Tabilao 17. Famantarana ambony indrindra HDMI RX

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset Signals
mgmt_clk	fahan'ny	1	Fampidirana famantaranandro rafitra (100 MHz).
reset	fahan'ny	1	Fampidirana famerenana rafitra.
rx_tmds_clk	fahan'ny	1	HDMI RX TMDS famantaranandro.
i2c_clk	fahan'ny	1	Fampidirana famantaranandro ho an'ny DDC sy SCDC interface.

Famantaranandro sy Reset Signals
rxphy_cdr_refclk1	fahan'ny	1	Fampidirana famantaranandro ho an'ny famantaranandro fanondro RX CDR 1. Ny famantaran'ny famantaranandro dia 100 MHz.
rx_vid_clk	Output	1	Output famantaranandro video.
sys_init	Output	1	Fanombohana ny rafitra hamerenana ny rafitra rehefa miakatra ny herinaratra.

RX Transceiver sy IOPLL Signals
rxpll_tmds_locked	Output	1	Manondro ny famantaranandro TMDS IOPLL dia mihidy.
rxpll_frl_locked	Output	1	Manondro fa mihidy ny famantaranandro FRL IOPLL.
rxphy_serial_data	fahan'ny	4	Angon-drakitra serial HDMI mankany amin'ny RX Native PHY.
rxphy_ready	Output	1	Manondro fa vonona ny RX Native PHY.
rxphy_cal_busy_raw	Output	4	RX Native PHY calibration sahirana amin'ny arbiter transceiver.
rxphy_cal_busy_gated	fahan'ny	4	Famantarana be atao amin'ny calibration avy amin'ny arbiter transceiver mankany amin'ny RX Native PHY.
rxphy_rcfg_slave_write	fahan'ny	4	Transceiver reconfiguration Avalon fahatsiarovana-sarintany interface tsara avy amin'ny RX Native PHY mankany amin'ny transceiver arbiter.
rxphy_rcfg_slave_read	fahan'ny	4
rxphy_rcfg_slave_address	fahan'ny	40
rxphy_rcfg_slave_writedata	fahan'ny	128
rxphy_rcfg_slave_readdata	Output	128
rxphy_rcfg_slave_waitrequest	Output	4

RX Reconfiguration Management
rxphy_rcfg_busy	Output	1	RX Reconfiguration miasa famantarana.
rx_tmds_freq	Output	24	HDMI RX TMDS fandrefesana ny famantaran'ny famantaranandro (amin'ny 10 ms).
rx_tmds_freq_valid	Output	1	Manondro fa manan-kery ny fandrefesana ny fandrefesan'ny famantaranandro RX TMDS.
rxphy_os	Output	1	oversampling factor: •0: 1x mihoatraampling • 1: 5× mihoatraampling
rxphy_rcfg_master_write	Output	1	RX reconfiguration fitantanana Avalon fahatsiarovana-sarintany interface tsara ho transceiver arbiter.
rxphy_rcfg_master_read	Output	1
rxphy_rcfg_master_address	Output	12
rxphy_rcfg_master_writedata	Output	32
rxphy_rcfg_master_readdata	fahan'ny	32
rxphy_rcfg_master_waitrequest	fahan'ny	1

HDMI RX Core famantarana
rx_vid_clk_locked	fahan'ny	1	Manondro fa stable ny vid_clk.
rxcore_frl_rate	Output	4	Manondro ny tahan'ny FRL fa mandeha ny core RX. • 0: Fomba lova (TMDS) • 1: 3 Gbps 3 lalana • 2: 6 Gbps 4 lalana • 3: 6 Gbps 4 lalana • 4: 8 Gbps 4 lalana • 5: 10 Gbps 4 lalana • 6: 12 Gbps 4 lalana • 7-15: Natokana
rxcore_frl_locked	Output	4	Ny bit tsirairay dia manondro ny lalana manokana izay nahatratra ny hidin'ny FRL. Voahidy ny FRL rehefa nahavita ny fampifanarahana, ny fametahana, ary ny fanidy lalana ny fototry ny RX. • Ho an'ny fomba 3-lane, ny hidin-dalana dia tratra rehefa mahazo Scrambler Reset (SR) na Start-Super-Block (SSB) ny core RX isaky ny fe-potoana 680 FRL farafahakeliny in-3. • Ho an'ny fomba 4-lane, ny hidin-dalana dia tratra rehefa mahazo Scrambler Reset (SR) na Start-Super-Block (SSB) ny core RX isaky ny fe-potoana 510 FRL farafahakeliny in-3.
rxcore_frl_ffe_levels	Output	4	Mifanaraka amin'ny bitika FFE_level ao amin'ny bitika fisoratana anarana SCDC 0x31 [7:4] ao amin'ny fototry ny RX.
rxcore_frl_flt_ready	fahan'ny	1	Manamafy fa ny RX dia vonona ny hanomboka ny dingana fanofanana rohy. Rehefa assertion, ny FLT_ready bit ao amin'ny SCDC rejistra 0x40 bit 6 dia nanamafy ihany koa.
rxcore_frl_src_test_config	fahan'ny	8	Mamaritra ny tefin'ny andrana loharano. Ny sandany dia voasoratra ao amin'ny rejisitra Configuration Test SCDC ao amin'ny rejisitra SCDC 0x35.
rxcore_tbcr	Output	1	Manondro ny TMDS bit to clock ratio; mifanaraka amin'ny rejisitra TMDS_Bit_Clock_Ratio ao amin'ny rejisitra SCDC 0x20 bit 1. • Rehefa mandeha amin'ny fomba HDMI 2.0, ity bit ity dia ambara. Manondro ny TMDS bit to clock ratio 40:1. • Rehefa mihazakazaka amin'ny HDMI 1.4b, ity bit ity dia tsy voamarina. Manondro ny TMDS bit to clock ratio 10:1. • Ity bit ity dia tsy ampiasaina amin'ny fomba FRL.
rxcore_scrambler_enable	Output	1	Manondro raha mikoropaka ny angon-drakitra voaray; mifanitsy amin'ny saha Scrambling_Enable ao amin'ny rejisitra SCDC 0x20 bit 0.
rxcore_audio_de	Output	1	HDMI RX core audio interfaces Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
rxcore_audio_data	Output	256
rxcore_audio_info_ai	Output	48

rxcore_audio_N	Output	20
rxcore_audio_CTS	Output	20
rxcore_audio_metadata	Output	165
rxcore_audio_format	Output	5
rxcore_aux_pkt_data	Output	72	HDMI RX core auxiliary interfaces Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
rxcore_aux_pkt_addr	Output	6
rxcore_aux_pkt_wr	Output	1
rxcore_aux_data	Output	72
rxcore_aux_sop	Output	1
rxcore_aux_eop	Output	1
rxcore_aux_valid	Output	1
rxcore_aux_error	Output	1
rxcore_gcp	Output	6	Famantarana sideband fototra HDMI RX Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
rxcore_info_avi	Output	123
rxcore_info_vsi	Output	61
rxcore_locked	Output	1	Ny seranan-tsambo HDMI RX fototra Fanamarihana: N = piksel isaky ny famantaranandro Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
rxcore_vid_data	Output	N*48
rxcore_vid_vsync	Output	N
rxcore_vid_hsync	Output	N
rxcore_vid_de	Output	N
rxcore_vid_valid	Output	1
rxcore_vid_lock	Output	1
rxcore_mode	Output	1	HDMI RX fanaraha-maso fototra sy seranan-tsambo. Fanamarihana: N = marika isaky ny famantaranandro Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
rxcore_ctrl	Output	N*6
rxcore_color_depth_sync	Output	2
hdmi_5v_detect	fahan'ny	1	HDMI RX 5V detect sy hotplug detect. Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
hdmi_rx_hpd	Output	1
rx_hpd_trigger	fahan'ny	1

I2C famantarana
hdmi_rx_i2c_sda	fahan'ny	1	HDMI RX DDC sy SCDC interface.
hdmi_rx_i2c_scl	fahan'ny	1

RX EDID RAM famantarana
edid_ram_access	fahan'ny	1	HDMI RX EDID RAM fidirana interface tsara.

edid_ram_address	fahan'ny	8	Ampidiro ny edid_ram_access rehefa te hanoratra na hamaky avy amin'ny EDID RAM ianao, raha tsy izany dia tokony ho ambany io famantarana io. Rehefa manamafy ny edid_ram_access ianao, ny mari-pamantarana hotplug dia tsy mamela manoratra na mamaky amin'ny EDID RAM. Rehefa vita ny fidirana amin'ny EDID RAM, dia tokony hiala amin'ny edid_ram_assess ianao ary manamafy ny mari-pamantarana hotplug. Ny loharanom-baovao dia hamaky ny EDID vaovao noho ny fifandimbiasana famantarana hotplug.
edid_ram_write	fahan'ny	1
edid_ram_read	fahan'ny	1
edid_ram_readdata	Output	8
edid_ram_writedata	fahan'ny	8
edid_ram_waitrequest	Output	1

Tabilao 18. HDMI TX Top-Level Signals

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset Signals
mgmt_clk	fahan'ny	1	Fampidirana famantaranandro rafitra (100 MHz).
reset	fahan'ny	1	Fampidirana famerenana rafitra.
tx_tmds_clk	fahan'ny	1	HDMI RX TMDS famantaranandro.
txfpll_refclk1	fahan'ny	1	Fampidirana famantaranandro ho an'ny famantaranandro fanondro TX PLL 1. Ny famantaran'ny famantaranandro dia 100 MHz.
tx_vid_clk	Output	1	Output famantaranandro video.
tx_frl_clk	Output	1	FRL famantaranandro.
sys_init	fahan'ny	1	Fanombohana ny rafitra hamerenana ny rafitra rehefa miakatra ny herinaratra.
tx_init_done	fahan'ny	1	TX fanombohana hamerenana ny TX reconfiguration sakana fitantanana sy ny transceiver reconfiguration interface tsara.

TX Transceiver sy IOPLL Signals
txpll_frl_locked	Output	1	Manondro ny famantaranandro hafainganam-pandeha rohy ary ny famantaranandro FRL IOPLL dia mihidy.
txfpll_locked	Output	1	Manondro ny TX PLL dia mihidy.
txphy_serial_data	Output	4	Data serial HDMI avy amin'ny TX Native PHY.
txphy_ready	Output	1	Manondro fa vonona ny TX Native PHY.
txphy_cal_busy	Output	1	TX Native PHY calibration be atao famantarana.
txphy_cal_busy_raw	Output	4	Calibration be atao famantarana ny transceiver arbiter.
txphy_cal_busy_gated	fahan'ny	4	Famantarana be atao amin'ny calibration avy amin'ny arbiter transceiver mankany amin'ny TX Native PHY.
txphy_rcfg_busy	Output	1	Manondro fa eo am-pandrosoana ny fanavaozana ny TX PHY.
txphy_rcfg_slave_write	fahan'ny	4	Transceiver reconfiguration Avalon fahatsiarovana-sarintany interface tsara avy amin'ny TX Native PHY mankany amin'ny transceiver arbiter.
txphy_rcfg_slave_read	fahan'ny	4
txphy_rcfg_slave_address	fahan'ny	40
txphy_rcfg_slave_writedata fahan'ny 128 txphy_rcfg_slave_readdata Output 128 txphy_rcfg_slave_waitrequest Output 4

TX Reconfiguration Management
tx_tmds_freq	fahan'ny	24	HDMI TX TMDS sandan'ny famantaranandro (amin'ny 10 ms).
tx_os	Output	2	oversampling factor: • 0: 1x mihoatraampling •1: 2× mihoatraampling •2: 8x mihoatraampling
txphy_rcfg_master_write	Output	1	TX reconfiguration fitantanana Avalon fahatsiarovana-sarintany interface tsara ho transceiver arbiter.
txphy_rcfg_master_read	Output	1
txphy_rcfg_master_address	Output	12
txphy_rcfg_master_writedata	Output	32
txphy_rcfg_master_readdata	fahan'ny	32
txphy_rcfg_master_waitrequest	fahan'ny	1
tx_reconfig_done	Output	1	Manondro fa vita ny dingana fanavaozana ny TX.

HDMI TX Core famantarana
tx_vid_clk_locked	fahan'ny	1	Manondro fa stable ny vid_clk.
txcore_ctrl	fahan'ny	N*6	HDMI TX core control interfaces. Fanamarihana: N = piksel isaky ny famantaranandro Jereo ny Source Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
txcore_mode	fahan'ny	1
txcore_audio_de	fahan'ny	1	HDMI TX core audio interfaces. Jereo ny Source Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
txcore_audio_mute	fahan'ny	1
txcore_audio_data	fahan'ny	256
txcore_audio_info_ai	fahan'ny	49
txcore_audio_N	fahan'ny	20
txcore_audio_CTS	fahan'ny	20
txcore_audio_metadata	fahan'ny	166
txcore_audio_format	fahan'ny	5
txcore_aux_ready	Output	1	HDMI TX core auxiliary interfaces. Jereo ny Source Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
txcore_aux_data	fahan'ny	72
txcore_aux_sop	fahan'ny	1
txcore_aux_eop	fahan'ny	1

txcore_aux_valid	fahan'ny	1
txcore_gcp	fahan'ny	6	HDMI TX fototra sideband famantarana. Jereo ny Source Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
txcore_info_avi	fahan'ny	123
txcore_info_vsi	fahan'ny	62
txcore_i2c_master_write	fahan'ny	1	TX I2C master Avalon-tsarintany interface tsara amin'ny I2C master ao anatin'ny TX core. Fanamarihana: Ireo famantarana ireo dia tsy misy afa-tsy rehefa velominao ny Ampidiro ny I2C parameter.
txcore_i2c_master_read	fahan'ny	1
txcore_i2c_master_address	fahan'ny	4
txcore_i2c_master_writedata	fahan'ny	32
txcore_i2c_master_readdata	Output	32
txcore_vid_data	fahan'ny	N*48	HDMI TX core video ports. Fanamarihana: N = piksel isaky ny famantaranandroRef er ny Source Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
txcore_vid_vsync	fahan'ny	N
txcore_vid_hsync	fahan'ny	N
txcore_vid_de	fahan'ny	N
txcore_vid_ready	Output	1
txcore_vid_overflow	Output	1
txcore_vid_valid	fahan'ny	1
txcore_frl_rate	fahan'ny	4	Ireo singa mifandraika amin'ny SCDC.
txcore_frl_pattern	fahan'ny	16
txcore_frl_start	fahan'ny	1
txcore_scrambler_enable	fahan'ny	1
txcore_tbcr	fahan'ny	1

I2C famantarana
nios_tx_i2c_sda_in	Output	1	TX I2C Master interface tsara ho an'ny SCDC sy DDC avy amin'ny processeur Nios II mankany amin'ny buffer output. Fanamarihana: Raha velominao ny Ampidiro ny I2C Parameter, ireo famantarana ireo dia hapetraka ao anatin'ny TX core ary tsy ho hita amin'ity ambaratonga ity.
nios_tx_i2c_scl_in	Output	1
nios_tx_i2c_sda_oe	fahan'ny	1
nios_tx_i2c_scl_oe	fahan'ny	1
nios_ti_i2c_sda_in	Output	1	TX I2C Master interface avy amin'ny processeur Nios II mankany amin'ny buffer output hifehy ny redriver TI amin'ny karatra zanakavavy Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Output	1
nios_ti_i2c_sda_oe	fahan'ny	1
nios_ti_i2c_scl_oe	fahan'ny	1
hdmi_tx_i2c_sda	fahan'ny	1	Fifandraisana TX I2C ho an'ny fifandraisana SCDC sy DDC avy amin'ny buffer output mankany amin'ny mpampitohy HDMI TX.
hdmi_tx_i2c_scl	fahan'ny	1
hdmi_tx_ti_i2c_sda	fahan'ny	1	Ny TX I2C dia mifandray amin'ny buffer output mankany amin'ny TI redriver amin'ny karatra zanakavavy Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	fahan'ny	1

tx_hpd_req	Output	1	HDMI TX hotplug mahita interface tsara.
hdmi_tx_hpd_n	fahan'ny	1

Table 19. Transceiver Arbiter famantarana

famantarana	tari-dalana	sakany	Description
clk	fahan'ny	1	Famantaranandro fanamboarana indray. Ity famantaranandro ity dia tsy maintsy mizara famantaranandro mitovy amin'ireo sakana fitantanana fanavaozana.
reset	fahan'ny	1	Avereno ny famantarana. Ity famerenana ity dia tsy maintsy mizara ny famerenana mitovy amin'ireo sakana fitantanana ny fanovana.
rx_rcfg_en	fahan'ny	1	RX reconfiguration mamela famantarana.
tx_rcfg_en	fahan'ny	1	TX reconfiguration mamela famantarana.
rx_rcfg_ch	fahan'ny	2	Manondro izay fantsona havaozina amin'ny fototry ny RX. Ity famantarana ity dia tsy maintsy mijanona foana.
tx_rcfg_ch	fahan'ny	2	Manondro izay fantsona havaozina amin'ny TX core. Ity famantarana ity dia tsy maintsy mijanona foana.
rx_reconfig_mgmt_write	fahan'ny	1	Reconfiguration Avalon fahatsiarovana-sarintany interface tsara avy amin'ny RX reconfiguration fitantanana.
rx_reconfig_mgmt_read	fahan'ny	1
rx_reconfig_mgmt_address	fahan'ny	10
rx_reconfig_mgmt_writedata	fahan'ny	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	fahan'ny	1	Reconfiguration Avalon fahatsiarovana-sarintany interface tsara avy amin'ny TX reconfiguration fitantanana.
tx_reconfig_mgmt_read	fahan'ny	1
tx_reconfig_mgmt_address	fahan'ny	10
tx_reconfig_mgmt_writedata	fahan'ny	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Reconfiguration Avalon-sarintany interface tsara amin'ny transceiver.
reconfig_read	Output	1
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	fahan'ny	32
rx_reconfig_waitrequest	fahan'ny	1
tx_reconfig_readdata	fahan'ny	1
tx_reconfig_waitrequest	fahan'ny	1

rx_cal_busy	fahan'ny	1	Ny mari-pamantarana momba ny calibration avy amin'ny transceiver RX.
tx_cal_busy	fahan'ny	1	Ny mari-pamantarana momba ny calibration avy amin'ny transceiver TX.
rx_reconfig_cal_busy	Output	1	Ny mari-pamantarana momba ny calibration amin'ny fanaraha-maso reset RX transceiver PHY.
tx_reconfig_cal_busy	Output	1	Famantaran'ny sata calibration avy amin'ny fanaraha-maso reset TX transceiver PHY.

Tabilao 20. RX-TX Link Signals

famantarana	tari-dalana	sakany	Description
vid_clk	fahan'ny	1	HDMI famantaranandro.
rx_vid_lock	fahan'ny	3	Manondro ny sata hidin-dahatsary HDMI RX.
rx_vid_valid	fahan'ny	1	HDMI RX Video interface tsara.
rx_vid_de	fahan'ny	N
rx_vid_hsync	fahan'ny	N
rx_vid_vsync	fahan'ny	N
rx_vid_data	fahan'ny	N*48
rx_aux_eop	fahan'ny	1	HDMI RX fanampiny interfaces.
rx_aux_sop	fahan'ny	1
rx_aux_valid	fahan'ny	1
rx_aux_data	fahan'ny	72
tx_vid_de	Output	N	Video interface tsara HDMI TX. Fanamarihana: N = piksel isaky ny famantaranandro
tx_vid_hsync	Output	N
tx_vid_vsync	Output	N
tx_vid_data	Output	N*48
tx_vid_valid	Output	1
tx_vid_ready	fahan'ny	1
tx_aux_eop	Output	1	HDMI TX auxiliary interface tsara.
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_ready	fahan'ny	1

Tabilao 21. Famantarana Rafitra Mpamorona Platform

famantarana	tari-dalana	sakany	Description
cpu_clk_in_clk_clk	fahan'ny	1	CPU famantaranandro.
cpu_rst_in_reset_reset	fahan'ny	1	Famerenana ny CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Output	8	EDID RAM fidirana interface.
edid_ram_slave_translator_avalon_anti_slave_0_write	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	fahan'ny	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Output	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	fahan'ny	1
hdmi_i2c_master_i2c_serial_sda_in	fahan'ny	1	I2C Master interface avy amin'ny processeur Nios II mankany amin'ny buffer output ho an'ny fanaraha-maso DDC sy SCDC.
hdmi_i2c_master_i2c_serial_scl_in	fahan'ny	1
hdmi_i2c_master_i2c_serial_sda_oe	Output	1
hdmi_i2c_master_i2c_serial_scl_oe	Output	1
redriver_i2c_master_i2c_serial_sda_in	fahan'ny	1	Ny I2C Master dia mifandray amin'ny processeur Nios II mankany amin'ny buffer output ho an'ny fikirakirana fanovana TI redriver.
redriver_i2c_master_i2c_serial_scl_in	fahan'ny	1
redriver_i2c_master_i2c_serial_sda_oe	Output	1
redriver_i2c_master_i2c_serial_scl_oe	Output	1
pio_in0_external_connexion_export	fahan'ny	32	Parallèle input output interfaces. • Bit 0: Mifandray amin'ny famantarana user_dipsw mba hifehy ny fomba passthrough EDID. •Bit 1: fangatahana TX HPD • Bit 2: TX transceiver vonona •Bits 3: TX reconfiguration vita Bitika 4–7: Natokana • Bitika 8–11: RX FRL tahan'ny • Bit 12: RX TMDS bit clock ratio • Bitika 13–16: RX FRL voahidy • Bitika 17–20: ambaratonga RX FFE • Bit 21: Nihidy ny fampifanarahana RX

famantarana	tari-dalana	sakany	Description
			• Bit 22: RX video hidin-trano • Bit 23: bokotra fanosehana 2 ny mpampiasa mba hamakiana ny rejisitra SCDC avy any ivelany Bitika 24–31: Natokana
pio_out0_external_connexion_export	Output	32	Parallèle input output interfaces. • Bit 0: TX HPD fanekena • Bit 1: vita ny fanombohana TX • Bitika 2–7: Voatokana • Bitika 8–11: tahan'ny TX FRL Bitika 12–27: Modely fanofanana rohy TX FRL • Bit 28: fanombohana TX FRL • Bitika 29–31: Voatokana
pio_out1_external_connexion_export	Output	32	Parallèle input output interfaces. • Bit 0: fidirana RX EDID RAM • Bit 1: RX FLT vonona • Bitika 2–7: Voatokana • Bits 8–15: RX FRL fandrindrana fitsapana loharano Bitika 16–31: Natokana

2.1. 1. Mamolavola paramètre RTL
Ampiasao ny masontsivana HDMI TX sy RX Top RTL hanamboarana ny endrika talohaample.
Ny ankamaroan'ny mari-pamantarana famolavolana dia hita ao amin'ny Design Example tabilao an'ny tonian-dahatsoratra HDMI Intel FPGA IP. Azonao atao ny manova ny endrika exampny fanovana nataonao tao amin'ny tonian-dahatsoratry ny parameter amin'ny alàlan'ny paramètre RTL.
Tabilao 22. HDMI RX ambony indrindra

fikirana	sarobidy	Description
SUPPORT_DEEP_COLOR	• 0: Tsy misy loko lalina • : Loko lalina	Mamaritra raha afaka mandika endrika loko lalina ny fototra.
SUPPORT_AUXILIARY	• 0: Tsy misy AUX •1: AUX	Mamaritra raha toa ka tafiditra ao ny fanovàna fantsona fanampiny.
SYMBOLS_PER_CLOCK	8	Manohana marika 8 isaky ny famantaranandro ho an'ny fitaovana Intel Arria 10.
SUPPORT_AUDIO	• 0: Tsy misy feo • 1: Audio	Mamaritra raha afaka mandika feo ny fototra.

EDID_RAM_ADDR_WIDTH	8 (Sanda mahazatra)	Log base 2 amin'ny haben'ny EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Tsy mikendry ny Bitec HDMI karatra vavy •4: Manohana ny fanavaozana karatra Bitec HDMI 4 •6: Fanitsiana ny karatra zanaka vavy Bitec HDMI 6 • 11: Fanitsiana ny karatra zanaka vavy Bitec HDMI 11 (default)	Manondro ny fanavaozana ny karatra vavy Bitec HDMI ampiasaina. Rehefa manova ny fanavaozana ianao, dia mety hanova ny fantsona transceiver ny endrika ary hamadika ny polarity araka ny fepetra takian'ny karatra Bitec HDMI. Raha mametraka ny mari-pamantarana BITEC_DAUGHTER_CARD_REV ho 0 ianao dia tsy manova na inona na inona amin'ny fantsona transceiver sy ny polarity ny famolavolana.
POLARITY_INVERSION	• 0: Mivadika polarity • 1: Aza mamadika ny polarity	Apetraho amin'ny 1 ity mari-pamantarana ity mba hamadihana ny sandan'ny bitika tsirairay amin'ny angona fampidirana. Ny fametrahana ity mari-pamantarana ity amin'ny 1 dia manome 4'b1111 amin'ny seranan-tsambo rx_polinv amin'ny RX transceiver.

Tabilao 23. HDMI TX Top Parameters

fikirana	sarobidy	Description
USE_FPLL	1	Manohana fPLL ho TX PLL ho an'ny fitaovana Intel Arria 10 ihany. Apetraho amin'ny 1 foana io paramètre io.
SUPPORT_DEEP_COLOR	•0: Tsy misy loko lalina • 1: Loko lalina	Mamaritra raha afaka mandika endrika loko lalina ny fototra.
SUPPORT_AUXILIARY	• 0: Tsy misy AUX • 1: AUX	Mamaritra raha toa ka tafiditra ao ny fanovàna fantsona fanampiny.
SYMBOLS_PER_CLOCK	8	Manohana marika 8 isaky ny famantaranandro ho an'ny fitaovana Intel Arria 10.
SUPPORT_AUDIO	• 0: Tsy misy feo • 1: Audio	Mamaritra raha afaka mandika feo ny fototra.
BITEC_DAUGHTER_CARD_REV	• 0: Tsy mikendry ny Bitec HDMI karatra vavy • 4: Manohana ny fanavaozana karatra Bitec HDMI 4 • 6: Fanitsiana ny karatra zanaka vavy Bitec HDMI 6 • 11: Fanitsiana ny karatra zanaka vavy Bitec HDMI 11 (default)	Manondro ny fanavaozana ny karatra vavy Bitec HDMI ampiasaina. Rehefa manova ny fanavaozana ianao, dia mety hanova ny fantsona transceiver ny endrika ary hamadika ny polarity araka ny fepetra takian'ny karatra Bitec HDMI. Raha mametraka ny mari-pamantarana BITEC_DAUGHTER_CARD_REV ho 0 ianao dia tsy manova na inona na inona amin'ny fantsona transceiver sy ny polarity ny famolavolana.
POLARITY_INVERSION	• 0: Mivadika polarity • 1: Aza mamadika ny polarity	Apetraho amin'ny 1 ity mari-pamantarana ity mba hamadihana ny sandan'ny bitika tsirairay amin'ny angona fampidirana. Ny fametrahana ity mari-pamantarana ity ho 1 dia manome 4'b1111 amin'ny seranan-tsambo tx_polinv amin'ny TX transceiver.

2.12. Fanamboarana fitaovana
Ny endrika HDMI FRL azo ampiasaina example dia HDMI 2.1 mahay ary manao fihetsiketsehana miolikolika ho an'ny stream video HDMI mahazatra.
Mba hampandehanana ny andrana fitaovana dia ampifandraiso amin'ny fampidiran-drivotra HDMI ny fitaovana ampiasaina amin'ny HDMI—toy ny karatra sary misy interface HDMI. Ny endrika dia samy manohana ny loharano sy ny fandrefesana HDMI 2.1 na HDMI 2.0/1.4b.

1. Ny dobo HDMI dia mamadika ny seranan-tsambo ho stream video mahazatra ary mandefa izany any amin'ny fototry ny famerenana ny famantaranandro.
2. Ny ivon'ny HDMI RX dia mamadika ny angon-drakitra horonan-tsary, fanampiny ary feo mba hamerenana amin'ny laoniny mifanaraka amin'ny ivon'ny HDMI TX amin'ny alàlan'ny DCFIFO.
3. Ny seranan-tsambo loharano HDMI an'ny karatra zanakavavy FMC dia mampita ny sary amin'ny monitor.

Fanamarihana:
Raha te hampiasa birao fampandrosoana Intel FPGA hafa ianao dia tsy maintsy manova ny fanendrena fitaovana sy ny fanendrena pin. Ny fikandrana analog transceiver dia nosedraina ho an'ny kitapom-pampandrosoana Intel Arria 10 FPGA sy karatra zanaka vavy Bitec HDMI 2.1. Azonao atao ny manova ny toe-javatra ho an'ny biraonao manokana.
Tabilao 24. Botom-panosika eny an-tsambo sy ny fiasan'ny LED mpampiasa

Kitiho / LED	asa
cpu_resetn	Tsindrio indray mandeha mba hamerenana ny rafitra.
mpampiasa_dipsw	Fanodinana DIP voafaritry ny mpampiasa hamindra ny fomba passthrough. •OFF (toerana mahazatra) = Passthrough Ny HDMI RX amin'ny FPGA dia mahazo ny EDID avy any ivelany ary manolotra izany amin'ny loharano ivelany mifandray aminy. • ON = Azonao atao ny mifehy ny tahan'ny FRL ambony indrindra RX avy amin'ny terminal Nios II. Ny baiko dia manova ny RX EDID amin'ny alàlan'ny fanodikodinana ny sanda FRL ambony indrindra. Jereo ny Fampandehanana ny famolavolana amin'ny tahan'ny FRL samihafa ao amin'ny pejy 33 raha mila fanazavana fanampiny momba ny fametrahana ny tahan'ny FRL samihafa.
mpampiasa_pb[0]	Tsindrio indray mandeha raha hanova ny famantarana HPD amin'ny loharano HDMI mahazatra.
mpampiasa_pb[1]	Voatokana.
mpampiasa_pb[2]	Tsindrio indray mandeha raha te hamaky ny rejisitra SCDC avy amin'ny lakandrano mifandray amin'ny TX amin'ny karatra zanakavavy Bitec HDMI 2.1 FMC. Fanamarihana: Mba hahafahana mamaky dia tsy maintsy mametraka DEBUG_MODE ho 1 amin'ny rindrambaiko ianao.
USER_LED[0]	RX TMDS famantaranandro PLL sata hidin-trano. •0 = Voahidy • 1 = Mihidy
USER_LED[1]	RX transceiver vonona sata. •0 = Tsy vonona • 1 = Vonona
USER_LED[2]	RX famantaranandro hafainganam-pandeha PLL, ary RX video sy FRL famantaranandro PLL sata hidin-trano. • 0 = Tsy voahidy ny iray amin'ny famantaranandro RX PLL • 1 = Samy voahidy ny famantaranandro RX roa PLL
USER_LED[3]	RX HDMI fampifanarahana fototra sy ny sata hidin'ny deskew. • 0 = Fantsona 1 farafahakeliny no voahidy • 1 = Ny fantsona rehetra dia mihidy
USER_LED[4]	Sata hidin-dahatsary RX HDMI. • 0 = Tsy voahidy • 1 = Mihidy
USER_LED[5]	TX famantaranandro hafainganam-pandeha PLL, ary TX horonan-tsary sy FRL famantaranandro PLL sata hidin-trano. •0 = Tsy voahidy ny iray amin'ny famantaranandro TX PLL • 1 = Samy mihidy ny famantaranandro TX roa PLL
USER_LED[6] USER_LED[7]	TX transceiver vonona sata. • 0 = Tsy vonona • 1 = Vonona Toetra fanofanana rohy TX. • 0 = Tsy nahomby • 1 = Lany

2.13. Simulation Testbench
Ny testbench simulation dia mamolavola ny loopback serial HDMI TX mankany amin'ny fototra RX.
Fanamarihana:
Ity testbench simulation ity dia tsy tohanana ho an'ny teti-dratsy miaraka amin'ny mari-pamantarana Include I2C.
Sary 19. HDMI Intel FPGA IP Simulation Testbench Block DiagramTable 25. Testbench Components

singa fototra	Description
Video TPG	Ny mpamokatra modely fitsapana video (TPG) dia manome ny fanentanana horonan-tsary.
Audio Sample Gen	Ny audio sample generator manome feo sample stimulus. Mamorona lamina angon-drakitra andrana mihabetsaka ny mpamokatra mba hampitaina amin'ny alalan'ny fantsona audio.
Aux Sample Gen	Ny aux sample generator dia manome ny mpanampy sample stimulus. Mamorona angon-drakitra raikitra halefa avy amin'ny mpandefa ny mpamokatra.

CRC Check	Ity mpanara-maso ity dia manamarina raha mifanaraka amin'ny tahan'ny angon-drakitra tadiavina ny fatran'ny famantaranandro sitrana TX.
Audio Data Check	Ny fanaraha-maso angon-drakitra audio dia mampitaha raha voaray sy voadika araka ny tokony ho izy ny lamin'ny angona fitsapana mitombo.
Aux Data Check	Ny fanamarinana angon-drakitra aux dia mampitaha raha voaray sy voadika araka ny tokony ho izy ny angon-drakitra aux antenaina eo amin'ny lafiny mpandray.

Ny testbench HDMI simulation dia manao ireto fitsapana fanamarinana manaraka ireto:

HDMI endri-javatra	fanamarinana
angona vidéo	• Ny testbench dia mampihatra ny fanaraha-maso CRC amin'ny horonan-tsary fampidirana sy famoahana. • Manamarina ny sandan'ny CRC amin'ny angona ampitaina amin'ny CRC kajy ao amin'ny angon-drakitra voaray. • Ny testbench dia manao ny fisavana rehefa avy nahita famantarana 4 stable V-SYNC avy amin'ny mpandray.
Data fanampiny	• Ny aux sample generator dia mamorona angon-drakitra raikitra halefa avy amin'ny mpandefa. • Eo amin'ny lafiny mpandray, ny mpamokatra dia mampitaha raha voaray sy voadika araka ny tokony ho izy ny angona fanampiny andrasana.
angona audio	•Ny feo sample generator dia mamokatra lamin'ny angon-drakitra fitsapam-pahaizana izay ampitaina amin'ny alàlan'ny fantsona audio. • Eo amin'ny lafiny mpandray, ny mpitsikilo angon-drakitra feo dia manamarina sy mampitaha raha voaray sy voadika araka ny tokony ho izy ny lamina ara-panadinana mitombo.

Ny simulation mahomby dia mifarana amin'ny hafatra manaraka:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Pass simulation
Tabilao 26. HDMI Intel FPGA IP Design Example Supported Simulators

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ENY	ENY
VCS/VCS MX	ENY	ENY
Riviera-PRO	ENY	ENY
Xcelium Parallel	ENY	tsy misy

2.14. Famerana ny famolavolana
Mila mandinika fetra sasany ianao rehefa mametraka ny endrika endrika HDMI 2.1 example.

• TX dia tsy afaka miasa amin'ny fomba TMDS rehefa amin'ny fomba tsy passthrough. Raha hitsapa amin'ny maody TMDS, avereno amin'ny fomba passthrough ny switch user_dipsw.
• Ny processeur Nios II dia tsy maintsy manompo ny fanofanana rohy TX hatramin'ny farany tsy misy fiatoana amin'ny dingana hafa.

2.15. Debugging Features
Ity design example manome endri-javatra debugging sasany hanampy anao.
2.15.1. Hafatra Debugging Software
Azonao atao ny mamelona ny hafatra debugging ao amin'ny rindrambaiko mba hanomezana anao fanampiana amin'ny fotoana maharitra.
Mba hamelomana ny hafatra debug ao amin'ny rindrambaiko, araho ireto dingana ireto:

1. Hanova ny DEBUG_MODE ho 1 amin'ny script global.h.
2. Manaova script/build_sw.sh amin'ny Nios II Command Shell.
3. Avereno programa indray ny rindrambaiko/tx_control/tx_control.elf file amin'ny fampandehanana ny baiko amin'ny Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Alefaso ny baiko terminal Nios II amin'ny Shell Command Nios II:
   nios2-terminal

Rehefa velominao ny hafatra debug dia avoaka ireto fampahalalana manaraka ireto:

• Ny fanovana TI redriver amin'ny TX sy RX dia vakiana sy aseho indray mandeha aorian'ny fandaharana ELF file.
• Hafatra sata momba ny fikirakirana RX EDID sy ny fizotry ny hotplug
• Fanapahan-kevitra miaraka na tsy misy fampahalalana fanohanana FRL nalaina avy amin'ny EDID eo amin'ny lakandrano mifandray amin'ny TX. Ity fampahalalana ity dia aseho isaky ny TX hotplug.
• Hafatra momba ny sata momba ny fizotry ny fanofanana rohy TX mandritra ny fanofanana rohy TX.

2.15.2. Fampahalalana SCDC avy amin'ny Sink mifandray amin'ny TX
Azonao atao ny mampiasa ity endri-javatra ity mba hahazoana vaovao momba ny SCDC.

1. Alefaso ny baiko terminal Nios II amin'ny Shell Command Nios II: nios2-terminal
2. Tsindrio ny user_pb[2] amin'ny kitapom-pampandrosoana Intel Arria 10 FPGA.

Ny lozisialy dia mamaky sy mampiseho ny fampahalalana SCDC amin'ny lakandrano mifandray amin'ny TX amin'ny terminal Nios II.
2.15.3. Fandrefesana ny faharetan'ny famantaranandro
Ampiasao ity endri-javatra ity hijerena ny fatran'ny famantaranandro samihafa.

1. Ao amin'ny hdmi_rx_top sy hdmi_tx_top files, esory ny teny hoe “//`farito DEBUG_EN 1”.
2. Ampio ny mari-pamantarana refclock_measure avy amin'ny tranga mr_rate_detect tsirairay amin'ny Signal Tap Logic Analyzer mba hahazoana ny faharetan'ny famantaranandro isaky ny famantaranandro (amin'ny faharetan'ny 10 ms).
3. Angony ny famolavolana miaraka amin'ny Signal Tap Logic Analyzer.
4. Programa ny SOF file ary tanteraho ny Signal Tap Logic Analyzer.

Tabilao 27. Famantaranandro

Module	mr_rate_detect Instance	Famantaranandro ho fandrefesana
hdmi_rx_top	rx_pll_tmds	RX CDR famantaranandro famantaranandro 0
	rx_clk0_freq	RX transceiver famantaranandro avy amin'ny fantsona 0
	rx_vid_clk_freq	RX famantaranandro
	rx_frl_clk_freq	RX FRL famantaranandro
	rx_hsync_freq	Hsync matetika amin'ny frame video azo
hdmi_tx_top	tx_clk0_freq	TX transceiver famantaranandro avy amin'ny fantsona 0
	vid_clk_freq	TX famantaranandro
	frl_clk_freq	TX FRL famantaranandro
	tx_hsync_freq	Hsync matetika amin'ny frame video halefa

2.16. Fanatsarana ny endrikao
Tabilao 28. HDMI Design Exampny Compatibility amin'ny Intel Quartus Prime Pro Edition Software Version teo aloha

Design Example Variant	Fahaizana manavao amin'ny Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Design Example (Tohanana FRL = 1)	tsy misy

Ho an'izay endrika tsy mifanaraka examples, mila manao izao manaraka izao ianao:

1. Mamorona endrika vaovao example ao amin'ny kinova rindrambaiko Intel Quartus Prime Pro Edition amin'izao fotoana izao amin'ny fampiasana ireo fandrindrana mitovy amin'ny endrika efa misy anao.
2. Ampitahao ny endrika manontolo example directory misy ny design exampLe novokarina tamin'ny fampiasana ny dikan-tsarimihetsika Intel Quartus Prime Pro Edition teo aloha. Port amin'ny fanovana hita.

HDMI 2.0 Design Example (Tohanana FRL = 0)

Ny HDMI Intel FPGA IP design exampLe dia mampiseho ny iray amin'ny HDMI loopback parallèle ahitana fantsona RX telo sy fantsona TX efatra.
Tabilao 29. HDMI Intel FPGA IP Design Exampho an'ny Intel Arria 10 Devices

Design Example	Data tahan'ny	Fomban'ny Channel	Karazana Loopback
Arria 10 HDMI RX-TX Retransmit	<6,000 Mbps	simplex,	Parallèle amin'ny buffer FIFO

Toetoetra

• Ny famolavolana dia mametraka ny fikojakojana FIFO mba hanatanteraka mivantana amin'ny alàlan'ny horonan-tsary HDMI eo anelanelan'ny fantsona HDMI sy ny loharano.
  
• Ny famolavolana dia mampiasa sata LED ho an'ny debugging alohatage.
• Ny famolavolana dia miaraka amin'ny safidy RX sy TX ihany.
• Ny famolavolana dia mampiseho ny fampidirana sy fanivanana ny Dynamic Range and Mastering (HDR) InfoFrame amin'ny RX-TX rohy module.
• Ny famolavolana dia mampiseho ny fitantanana ny passthrough EDID avy amin'ny fantsona HDMI ivelany mankany amin'ny loharano HDMI ivelany rehefa ateraky ny hetsika hot-plug TX.
• Ny famolavolana dia mamela ny fanaraha-maso ny fotoana mandeha amin'ny alàlan'ny switch DIP sy ny bokotra tosika hitantana ny famantarana fototra HDMI TX:
  - mari-pamantarana maodely hisafidianana DVI na HDMI fehezina horonan-tsary
  - info_avi[47], info_vsi[61], ary audio_info_ai[48] famantarana mba hisafidianana ny fandefasana fonosana fanampiny amin'ny alàlan'ny sisiny na seranana data fanampiny

Ny ohatra RX dia mahazo loharanon-dahatsary avy amin'ny mpamokatra horonantsary ivelany, ary ny angon-drakitra dia mandeha amin'ny FIFO loopback alohan'ny handefasana azy amin'ny ohatra TX.
Mila mampifandray mpanadihady horonantsary ivelany, mpanara-maso, na fahitalavitra misy fifandraisana HDMI amin'ny fototry ny TX ianao mba hanamarinana ny fiasa.
3.1. HDMI 2.0 RX-TX Retransmit Design Block Diagram
Ny HDMI 2.0 RX-TX retransmit design example mampiseho loopback parallèle amin'ny fomba fantsona simplex ho an'ny HDMI Intel FPGA IP.
Sary 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Sary 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)Fampahafantarana mifandraika
Jitter of PLL Cascading or Non-Dedicated Clock Path for Arria 10 PLL Reference Clock Jereo ity vahaolana ity ho an'ny famahana olana raha toa ka misy fanampim-panazavana fanampiny
jitter.
3.2. Fitakiana Hardware sy Software
Intel dia mampiasa ireto fitaovana sy rindrambaiko manaraka ireto mba hitsapana ny endrika talohaample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• Loharano HDMI (Graphics Processor Unit (GPU))
• HDMI Sink (Monitor)
• Karatra vavy Bitec HDMI FMC 2.0 (Revision 11)
• tariby HDMI

Fanamarihana:
Azonao atao ny misafidy ny fanavaozana ny karatra Bitec HDMI anao. Apetraho amin'ny 4, 6, na 11 ny parameter eo an-toerana BITEC_DAUGHTER_CARD_REV amin'ny ambaratonga ambony file (a10_hdmi2_demo.v). Rehefa ovainao ny fanavaozana dia mety hanova ny fantsona transceiver ny famolavolana ary hamadika ny polarity araka ny fepetra takian'ny Bitec HDMI. Raha mametraka ny mari-pamantarana BITEC_DAUGHTER_CARD_REV ho 0 ianao dia tsy manova na inona na inona amin'ny fantsona transceiver sy ny polarity ny famolavolana. Ho an'ny endrika HDMI 2.1 examples, eo ambanin'ny Design Exampamin'ny tabilao, apetraho amin'ny Revision 9, Revision 4, na tsy misy karatra vavy ny HDMI Daughter Card Revision. Ny sandan'ny default dia Revision 9.
Software

• Intel Quartus Prime version 18.1 sy aoriana (ho an'ny fitiliana fitaovana)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL ihany)/VCS MX, na Xcelium Parallel simulator

3.3. Rafitra lahatahiry
Ny lahatahiry dia ahitana ny vokarina files ho an'ny HDMI Intel FPGA IP design example.
Sary 22. Firafitry ny lahatahiry ho an'ny Design ExampleTabilao 30. Vokatra RTL Files

lahatahiry	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slav	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
Mahazatra	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabilao 31. Simulation niteraka Files
Jereo ny fizarana Simulation Testbench raha mila fanazavana fanampiny.

lahatahiry	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
	<cds_libs lahatahiry>

mpanoro hevitra	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelisitra.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
Mahazatra (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabilao 32. Rindrambaiko vokarina Files

lahatahiry	Files
tx_control_src Fanamarihana: Ny lahatahiry tx_control dia misy dika mitovy amin'ireo ihany koa files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Design Components
Ny HDMI Intel FPGA IP design example mitaky ireto singa ireto.
Tabilao 33. HDMI RX Top Components

Module	Description
HDMI RX Core	Ny IP dia mandray ny angona serial avy amin'ny Transceiver Native PHY ary manatanteraka ny fampifanarahana ny angon-drakitra, ny fantsona fantsona, ny famafana ny TMDS, ny famafana ny angona fanampiny, ny famafana ny angon-drakitra video, ny famafana ny angon-drakitra audio, ary ny famoahana.
I2	I2C no interface tsara ampiasaina amin'ny Sink Display Data Channel (DDC) sy Status and Data Channel (SCDC). Ny loharano HDMI dia mampiasa ny DDC hamaritana ny fahaiza-manao sy ny toetran'ny sodina amin'ny famakiana ny firafitry ny data Enhanced Extended Display Identification Data (E-EDID). • Ny adiresy andevo 8-bit I2C ho an'ny E-EDID dia 0xA0 sy 0xA1. Ny LSB dia manondro ny karazana fidirana: 1 ho an'ny famakiana ary 0 ho an'ny fanoratana. Rehefa misy hetsika HPD dia mamaly ny angon-drakitra E-EDID ny andevo I2C amin'ny famakiana ny RAM amin'ny chip. • Ny mpanara-maso I2C andevo ihany koa dia manohana ny SCDC ho an'ny fiasan'ny HDMI 2.0. Ny adiresy andevo 8-bit I2C ho an'ny SCDC dia 0xA8 sy 0xA9. Rehefa misy hetsika HPD, ny andevo I2C dia manoratra na mamaky ny fifampiraharahana amin'ny na avy amin'ny SCDC interface an'ny HDMI RX core. Fanamarihana: Ity controller I2C andevo irery ho an'ny SCDC ity dia tsy ilaina raha tsy natao ny HDMI 2.0b. Raha velominao ny Ampidiro ny I2C Parameter, ity sakana ity dia ho tafiditra ao anatin'ny fototra ary tsy ho hita amin'ity ambaratonga ity.
EDID RAM	Ny famolavolana dia mitahiry ny fampahalalana EDID amin'ny alàlan'ny RAM 1-port IP core. Ny protocol bus serial roa-tariby (famantaranandro sy data) (I2C slave-only controller) dia mamindra ny rafitra angon-drakitra CEA-861-D Compliant E-EDID. Ity EDID RAM ity dia mitahiry ny fampahalalana E-EDID. Fanamarihana: Raha velominao ny Ampidiro ny EDID RAM Parameter, ity sakana ity dia ho tafiditra ao anatin'ny fototra ary tsy ho hita amin'ity ambaratonga ity.
IOPLL	Ny IOPLL dia mamokatra famantaranandro fanondro RX CDR, famantaranandro hafainganam-pandeha rohy, ary famantaranandro video ho an'ny famantaranandro TMDS ho avy. • Famantaranandro mivoaka 0 (famantaranandro fanondro CDR) • Famantaranandro mivoaka 1 (Famantaranandro hafainganam-pandeha mampifandray) • Famantaranandro mivoaka 2 (Famantaranandro video) Fanamarihana: Ny fandrindrana IOPLL default dia tsy manan-kery amin'ny fanapahan-kevitra HDMI rehetra. Ny IOPLL dia amboarina amin'ny toe-javatra mety rehefa miakatra ny herinaratra.
Transceiver PHY Reset Controller	Ny mpandrindra famerenan'ny Transceiver PHY dia miantoka ny fanombohana azo itokisana ny transceiver RX. Ny fampidirana reset an'ity mpanara-maso ity dia ateraky ny RX reconfiguration, ary miteraka ny analoga sy nomerika reset famantarana mifanaraka amin'ny Transceiver Native PHY block araka ny reset sequencing ao anatin'ny sakana.
RX Native PHY	Block transceiver mafy izay mandray ny angona serial avy amin'ny loharanon-dahatsary ivelany. Izy io dia manafoana ny angon-drakitra serial amin'ny angon-drakitra mifanitsy alohan'ny handefasana ny angon-drakitra amin'ny fototra HDMI RX.
RX Reconfiguration Management	RX reconfiguration fitantanana izay mampihatra ny tahan'ny detection circuitry miaraka amin'ny HDMI PLL mba hitondra ny RX transceiver mba hiasa amin'ny tsy ara-dalàna ny tahan'ny rohy manomboka amin'ny 250 Mbps hatramin'ny 6,000 Mbps. Jereo ny sary 23 eo amin’ny pejy 63 etsy ambany.

IOPLL Reconfiguration

Ny sakana fanavaozana IOPLL dia manamora ny fanavaozana ny PLL amin'ny fotoana tena izy amin'ny Intel FPGA. Ity sakana ity dia manavao ny famantaran'ny famantaranandro mivoaka sy ny bandwidth PLL amin'ny fotoana tena izy, tsy misy fanavaozana ny FPGA manontolo. Ity sakana ity dia mandeha amin'ny 100 MHz amin'ny fitaovana Intel Arria 10. Noho ny famerana ny fanovana IOPLL, ampiharo ny Quartus INI permit_nf_pll_reconfig_out_of_lock=on mandritra ny famokarana IP fanavaozana IOPLL. Mba hampiharana ny Quartus INI dia ampidiro ny "permit_nf_pll_reconfig_out_of_lock=on" ao amin'ny quartus.ini file ary toerana ao amin'ny file ny lahatahiry tetikasa Intel Quartus Prime. Tokony hahita hafatra fampitandremana ianao rehefa manitsy ny sakana fanavaozana IOPLL (pll_hdmi_reconfig) ao amin'ny rindrambaiko Quartus Prime miaraka amin'ny INI. Fanamarihana: Raha tsy misy an'ity Quartus INI ity dia tsy ho vita ny fanamboarana IOPLL raha very hidy ny IOPLL mandritra ny fanamboarana.

PIO

Ny sakana parallel input/output (PIO) dia miasa toy ny fanaraha-maso, ny sata ary ny reset interfaces mankany na avy amin'ny sub-system CPU.

Sary 23. Fikorianan'ny filaharan'ny fanavaozana isan-karazany
Ity tarehimarika ity dia mampiseho ny fizotry ny fizotry ny fanovana isan-karazany amin'ny mpanara-maso rehefa mahazo ny fampidiran-dresaka sy ny famantaran'ny famantaranandro, na rehefa tsy voahidy ny transceiver.Tabilao 34. HDMI TX Top Components

Module	Description
HDMI TX Core	Ny IP core dia mandray angona horonan-tsary avy amin'ny ambaratonga ambony ary manatanteraka fanodinkodinana TMDS, fanovàna angon-drakitra fanampiny, famadihana angon-drakitra feo, famadihana angon-drakitra video, ary fikorotanana.
Master I2C	I2C no interface tsara ampiasaina amin'ny Sink Display Data Channel (DDC) sy Status and Data Channel (SCDC). Ny loharano HDMI dia mampiasa ny DDC hamaritana ny fahaiza-manao sy ny toetran'ny sodina amin'ny famakiana ny firafitry ny data Enhanced Extended Display Identification Data (E-EDID). • Amin'ny maha-DDC azy, ny I2C Master dia mamaky ny EDID avy amin'ny lakandrano ivelany mba hanamboarana ny fampahalalana EDID EDID RAM ao amin'ny HDMI RX Top na ho an'ny fanodinana horonan-tsary. • Amin'ny maha-SCDC azy, ny I2C master dia mamindra ny rafitra angon-drakitra SCDC avy amin'ny loharano FPGA mankany amin'ny sodina ivelany ho an'ny fandidiana HDMI 2.0b. Ho an'ny exampRaha mihoatra ny 3,400 Mbps ny stream data mivoaka, ny processeur Nios II dia mandidy ny tompon'ny I2C hanavao ny bits TMDS_BIT_CLOCK_RATIO sy SCRAMBLER_ENABLE amin'ny rejisitra fanamafisam-peo SCDC ho 1.
IOPLL	Ny IOPLL dia manome ny famantaranandro hafainganam-pandeha sy famantaranandro video avy amin'ny famantaranandro TMDS ho avy. • Famantaranandro mivoaka 1 (Famantaranandro hafainganam-pandeha mampifandray) • Famantaranandro mivoaka 2 (Famantaranandro video) Fanamarihana: Ny fandrindrana IOPLL default dia tsy manan-kery amin'ny fanapahan-kevitra HDMI rehetra. Ny IOPLL dia amboarina amin'ny toe-javatra mety rehefa miakatra ny herinaratra.
Transceiver PHY Reset Controller	Ny mpandrindra reset Transceiver PHY dia miantoka ny fanombohana azo itokisana ny transceiver TX. Ny fampidirana famerenan'ity mpanara-maso ity dia avy amin'ny ambaratonga ambony, ary miteraka ny famantarana famerenan'ny analoga sy nomerika mifanandrify amin'ny sakana Transceiver Native PHY araka ny filaharana famerenana ao anatin'ilay sakana. Ny famantarana mivoaka tx_ready avy amin'ity sakana ity koa dia miasa toy ny famantarana famerenana amin'ny HDMI Intel FPGA IP mba hanondroana fa mandeha sy mandeha ny transceiver, ary vonona handray angona avy amin'ny fotony.
Transceiver Native PHY	Block transceiver mafy izay mandray ny angon-drakitra mifanitsy amin'ny HDMI TX core ary manara-maso ny angon-drakitra amin'ny fandefasana azy. Ampidirina ao amin'ny bloc TX Native PHY ny interface de configuration mba hampisehoana ny fifandraisana misy eo amin'ny TX Native PHY sy ny arbiter transceiver. Tsy misy fanavaozana natao ho an'ny TX Native PHY. Fanamarihana: Mba hahafeno ny fepetra takian'ny HDMI TX inter-channel, apetraho ny safidy fomba famatorana fantsona TX ao amin'ny tonian-dahatsoratra Intel Arria 10 Transceiver Native PHY PMA sy PCS fatorana. Ilainao koa ny manampy ny skew ambony indrindra (set_max_skew) fepetra takiana amin'ny famantarana reset nomerika avy amin'ny transceiver reset controller (tx_digitalreset) araka ny soso-kevitra ao amin'ny Intel Arria 10 Transceiver PHY User Guide.
TX PLL	Ny sakana PLL mpandefa dia manome ny famantaranandro haingana amin'ny sakana PHY Transceiver Native. Ho an'ity HDMI Intel FPGA IP design example, fPLL dia ampiasaina ho TX PLL.
IOPLL Reconfiguration	Ny sakana fanavaozana IOPLL dia manamora ny fanavaozana ny PLL amin'ny fotoana tena izy amin'ny Intel FPGA. Ity sakana ity dia manavao ny famantaran'ny famantaranandro mivoaka sy ny bandwidth PLL amin'ny fotoana tena izy, tsy misy fanavaozana ny FPGA manontolo. Ity sakana ity dia mandeha amin'ny 100 MHz amin'ny fitaovana Intel Arria 10. Noho ny famerana ny fanovana IOPLL, ampiharo ny Quartus INI permit_nf_pll_reconfig_out_of_lock=on mandritra ny famokarana IP fanavaozana IOPLL. Mba hampiharana ny Quartus INI dia ampidiro ny "permit_nf_pll_reconfig_out_of_lock=on" ao amin'ny quartus.ini file ary toerana ao amin'ny file ny lahatahiry tetikasa Intel Quartus Prime. Tokony hahita hafatra fampitandremana ianao rehefa manitsy ny sakana fanavaozana IOPLL (pll_hdmi_reconfig) ao amin'ny rindrambaiko Intel Quartus Prime miaraka amin'ny INI. Fanamarihana: Raha tsy misy an'ity Quartus INI ity dia tsy ho vita ny fanamboarana IOPLL raha very hidy ny IOPLL mandritra ny fanamboarana.
PIO	Ny sakana parallel input/output (PIO) dia miasa toy ny fanaraha-maso, ny sata ary ny reset interfaces mankany na avy amin'ny sub-system CPU.

Tabilao 35. Ny tahan'ny data transceiver sy ny mihoatraampling Factor ho an'ny isan-karazany TMDS famantaranandro matetika

Famantaranandro TMDS (MHz)	TMDS Bit Clock Ratio	oversampling Factor	Ny tahan'ny data transceiver (Mbps)
85–150	1	Tsy mahakasika	3400–6000
100–340	0	Tsy mahakasika	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tabilao 36. Vondrona iombonana ambony indrindra

Module

Description

Transceiver Arbiter

Ity sakana fampiasa amin'ny ankapobeny ity dia manakana ny transceiver tsy hanao recalibration miaraka rehefa mila fanavaozana ny RX na TX transceiver ao anatin'ny fantsona ara-batana mitovy. Miantraika amin'ny rindranasa misy fiantraikany amin'ny rindranasa misy ny transceiver RX sy TX ao anatin'ny fantsona iray ihany no voatendry amin'ny fampiharana IP mahaleo tena. Ity arbiter transceiver ity dia fanitarana ny fanapahan-kevitra aroso amin'ny fampifangaroana simplex TX sy simplex RX amin'ny fantsona ara-batana mitovy. Ity arbiter transceiver ity ihany koa dia manampy amin'ny fampifangaroana sy fandrindrana ny fangatahana fanavaozana Avalon-MM RX sy TX mikendry ireo transceiver simplex RX sy TX ao anaty fantsona iray satria ny seranan-tseranana interface tsara amin'ny transceiver dia tsy azo idirana fotsiny. Ny fifandraisana eo amin'ny mpandrindra transceiver sy ny TX/RX Native PHY/PHY Reset Controller blocs amin'ity endrika example dia mampiseho fomba mahazatra izay mihatra amin'ny fitambaran'ny IP rehetra amin'ny alàlan'ny arbiter transceiver. Tsy ilaina ny arbiter transceiver raha RX na TX transceiver ihany no ampiasaina amin'ny fantsona iray. Ny arbiter transceiver dia mamaritra ny mpangataka ny reconfiguration amin'ny alalan'ny Avalon-MM reconfiguration interfaces ary miantoka fa ny tx_reconfig_cal_busy na rx_reconfig_cal_busy mifanaraka amin'izany. Ho an'ny fampiharana HDMI, RX ihany no manomboka fanavaozana. Amin'ny alàlan'ny fandefasana ny fangatahana fanavaozana Avalon-MM amin'ny alàlan'ny arbiter, ny arbiter dia mamaritra fa ny fangatahana fanavaozana dia avy amin'ny RX, izay vavahady tx_reconfig_cal_busy amin'ny fanamafisana ary mamela ny rx_reconfig_cal_busy hanamafy. Ny vavahady dia manakana ny transceiver TX tsy hifindra amin'ny maodely calibration tsy nahy.

	Fanamarihana: Satria ny HDMI ihany no mila fanamboarana RX dia mifamatotra ny famantarana tx_reconfig_mgmt_*. Ary koa, ny interface Avalon-MM dia tsy ilaina eo amin'ny arbiter sy ny TX Native PHY block. Ny blocs dia omena amin'ny interface amin'ny endrika example mba hampisehoana ny fifandraisan'ny mpandika teny amin'ny transceiver amin'ny TX/RX Native PHY/PHY Reset Controller.
Ireo singa mifandraika amin'ny RX-TX	• Ny famoahana angon-drakitra horonan-tsary sy famantarana fampifanarahana avy amin'ny tsipika fototra HDMI RX amin'ny alàlan'ny DCFIFO manerana ny sehatra famantaranandron'ny horonan-tsary RX sy TX. • Ny fonosana fanaraha-maso ankapobeny (GCP), InfoFrames (AVI, VSI ary AI), angon-drakitra fanampiny, ary angon-drakitra feo amin'ny alàlan'ny DCFIFO manerana ny sehatra famantaranandro hafainganam-pandeha RX sy TX. • Ny seranan-tsambo fanampiny amin'ny HDMI TX core dia mifehy ny angona fanampiny izay mikoriana amin'ny DCFIFO amin'ny alàlan'ny fanerena miverina. Ny backpressure dia miantoka fa tsy misy fonosana fanampiny tsy feno ao amin'ny seranana data fanampiny. • Manao sivana ivelany ihany koa ity sakana ity: - Sivana ny angon-drakitra feo sy ny fonosan'ny famantaran'ny famantaranandro feo avy amin'ny stream data fanampiny alohan'ny handefasana azy any amin'ny seranana data fanampiny fanampiny HDMI TX. Fanamarihana: Mba hanesorana ity sivana ity dia tsindrio ny user_pb[2]. Alefaso ity sivana ity mba hahazoana antoka fa tsy misy dika mitovy amin'ny angona feo sy fonosana fanavaozana famantaranandro feo ao amin'ny stream data fanampiny naverina alefa. - Sivana ny InfoFrame High Dynamic Range (HDR) avy amin'ny angon-drakitra fanampiny HDMI RX ary mampiditra example HDR InfoFrame amin'ny angon-drakitra fanampiny amin'ny HDMI TX amin'ny alàlan'ny multiplexer Avalon ST.
CPU Sub-System	Ny sub-rafitra CPU dia miasa amin'ny maha-manara-maso SCDC sy DDC, ary mpanara-maso ny fanovana ny loharano. • Ny loharano SCDC controller dia misy ny I2C master controller. Ny I2C master controller dia mamindra ny rafitra angon-drakitra SCDC avy amin'ny loharano FPGA mankany amin'ny sodina ivelany ho an'ny fandidiana HDMI 2.0b. Ho an'ny exampRaha 6,000 Mbps ny angon-drakitra mivoaka, ny processeur Nios II dia mandidy ny I2C master controller hanavao ny bits TMDS_BIT_CLOCK_RATIO sy SCRAMBLER_ENABLE amin'ny rejisitra fanamafisana TMDS ho 1. • Ny tompon'ny I2C mitovy ihany koa dia mamindra ny rafitra data DDC (E-EDID) eo anelanelan'ny loharano HDMI sy ny sodina ivelany. • Ny CPU Nios II dia miasa toy ny mpanara-maso ny fanavaozana ny loharano HDMI. Ny CPU dia miantehitra amin'ny fisavana ny tahan'ny tsindraindray avy amin'ny maody RX Reconfiguration Management mba hamaritana raha mila fanavaozana ny TX. Ny mpandika teny Avalon-MM andevo dia manome ny fifandraisana misy eo amin'ny processeur Nios II Avalon-MM master interface sy ny Avalon-MM andevo interfaces an'ny IOPLL sy TX Native PHY avy amin'ny loharano HDMI avy any ivelany. • Mitovy amin'ny RX ihany ny fizotry ny filaharan'ny reconfiguration ho an'ny TX, afa-tsy hoe ny PLL sy ny transceiver reconfiguration ary ny reset dia atao misesy. Jereo ny sary 24 eo amin’ny pejy 67.

Sary 24. Fikoriana ny filaharan'ny fanovana
Ny tarehimarika dia mampiseho ny fikorianan'ny rindrambaiko Nios II izay misy ny fanaraha-maso ho an'ny loharano I2C master sy HDMI.3.5. Fampidirana sy fanivanana ny InfoFrame Dynamic Range and Mastering (HDR).
Ny HDMI Intel FPGA IP design exampAhitana fampisehoana ny fampidirana HDR InfoFrame amin'ny rafitra loopback RX-TX.
HDMI Specification version 2.0b dia ahafahan'ny Dynamic Range sy Mastering InfoFrame alefa amin'ny alàlan'ny stream auxiliary HDMI. Ao amin'ny fihetsiketsehana, ny sakana Fanampiana Data Insertion dia manohana ny fampidirana HDR. Ny fonosana HDR InfoFrame nokasaina ihany no ilainao araka ny voatondro ao amin'ny tabilao lisitry ny mari-pamantarana an'ny môdôly ary ampiasao ny maody AUX Insertion Control nomena mba handaminana ny fampidirana ny HDR InfoFrame indray mandeha isaky ny sary mihetsika.
Amin'ity exampRaha toa ka efa misy ny HDR InfoFrame ny stream fanampiny miditra, dia voasivana ny atiny HDR alefa. Ny sivana dia misoroka ny HDR InfoFrames mifanipaka ary miantoka fa ny soatoavina voatondro ao amin'ny HDR S ihany.ample Data module no ampiasaina.
Sary 25. Rohy RX-TX miaraka amin'ny elanelana dinamika sy fifehezana ny fampidirana InfoFrame
Ny sary dia mampiseho ny kisary sakana amin'ny rohy RX-TX ao anatin'izany ny Dynamic Range sy Mastering InfoFrame fampidirana ao amin'ny HDMI TX core auxiliary stream.
Tabilao 37. Famantarana fampidiran-dresaka fanampiny (altera_hdmi_aux_hdr)

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset
clk	fahan'ny	1	Fampidirana famantaranandro. Ity famantaranandro ity dia tokony hifandray amin'ny famantaranandro hafainganam-pandeha rohy.
reset	fahan'ny	1	Avereno ny fampidirana.

Mpamokatra fonosana fanampiny sy famantarana Multiplexer
multiplexer_out_data	Output	72	Avalon streaming output avy amin'ny multiplexer.
multiplexer_out_valid	Output	1
multiplexer_out_ready	Output	1
multiplexer_out_startofpacket	Output	1
multiplexer_out_endofpacket	Output	1
multiplexer_out_channel	Output	11
multiplexer_in_data	fahan'ny	72	Avalon streaming fidirana amin'ny seranan-tsambo In1 an'ny multiplexer. HDMI TX Video Vsync. Ity famantarana ity dia tokony hampifanaraka amin'ny sehatry ny famantaranandro hafainganam-pandeha rohy. Ny fototra dia mampiditra ny HDR InfoFrame amin'ny renirano fanampiny amin'ny sisiny miakatra amin'ity famantarana ity.
multiplexer_in_valid	fahan'ny	1
multiplexer_in_ready	fahan'ny	1
multiplexer_in_startofpacket	fahan'ny	1
multiplexer_in_endofpacket hdmi_tx_vsync	fahan'ny fahan'ny	1 1

Tabilao 38. Famantarana ny angona HDR (altera_hdmi_hdr_infoframe).

famantarana	tari-dalana	sakany	Description
hb0	Output	8	Lohatenin'ny byte 0 amin'ny sahan'ny Dynamic sy ny fifehezana ny InfoFrame: kaody karazana InfoFrame.
hb1	Output	8	Lohatenin'ny byte 1 amin'ny sahan'ny Dynamic sy ny fifehezana ny InfoFrame: laharan-drakitra InfoFrame.
hb2	Output	8	Lohateny byte 2 amin'ny sahan'asa mavitrika sy fifehezana InfoFrame: Halavan'ny InfoFrame.
pb	fahan'ny	224	Data byte an'ny Dynamic Range sy Mastering InfoFrame.

Tabilao 39. Sahan'ny Bit-Fields dynamic sy ny fifehezana ny InfoFrame Data Byte Bundle Bit-field

Bit-field	FAMARITANA	Karazana metadata static 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Ambaratonga maivana votoaty ambony indrindra, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Ambaratonga Fahazavana Votoaty ambony indrindra, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Ny haavon'ny hazavana ambony indrindra, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Ambaratonga Fahazavana salan'isa ambony indrindra, MSB
215:208	Reserved
223:216	Reserved

Fanalana ny fampidirana sy fanivanana HDR
Ny fanesorana ny fampidirana sy ny sivana HDR dia ahafahanao manamarina ny fandefasana ny votoatin'ny HDR efa misy ao amin'ny loharano fanampiny tsy misy fanovana ao amin'ny RX-TX Retransmit design example.
Mba hanesorana ny fampidirana sy sivana HDR InfoFrame:

1. Mametraha block_ext_hdr_infoframe ho 1'b0 ao amin'ny rxtx_link.v file mba hisorohana ny fanivanana ny HDR InfoFrame amin'ny stream Auxiliary.
2. Mametraha multiplexer_in0_valid amin'ny ohatra avalon_st_multiplexer ao amin'ny altera_hdmi_aux_hdr.v file hatramin'ny 1'b0 mba hisakanana ny Mpamokatra Packet Auxiliary tsy hamorona sy hampiditra InfoFrame HDR fanampiny ao amin'ny stream TX Auxiliary.
   

3.6. Tetika famantaranandro
Ny rafitra famantaranandro dia mampiseho ny sehatra famantaranandro ao amin'ny HDMI Intel FPGA IP design example.
Sary 26. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Pro Edition)Sary 27. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Standard Edition)Tabilao 40. famantarana famantarana famantaranandro

famantaranandro	Anarana famantarana ao amin'ny Design	Description
TX IOPLL/TX PLL famantaranandro famantaranandro 1	hdmi_clk_in	Famantaranandro fanondroana amin'ny TX IOPLL sy TX PLL. Mitovy amin'ny fahitan'ny famantaranandro TMDS antenaina avy amin'ny fantsona famantaranandro TMDS HDMI TX TMDS ny faharetan'ny famantaranandro. Ho an'ity HDMI Intel FPGA IP design exampary, ity famantaranandro ity dia mifandray amin'ny famantaranandro RX TMDS ho an'ny tanjona fampisehoana. Ao amin'ny fampiharanao dia mila manome famantaranandro natokana miaraka amin'ny famantaran'ny famantaranandro TMDS avy amin'ny oscillator azo zahana ianao mba hanamafisana kokoa ny fampandehanana jitter. Fanamarihana: Aza mampiasa pin RX transceiver ho famantaranandro fanondro TX PLL. Tsy hifanaraka ny endrikao raha apetrakao amin'ny pin RX ny refclk HDMI TX.
TX Transceiver Clock Out	tx_clk	Famantaranandro sitrana avy amin'ny transceiver, ary miovaova arakaraka ny tahan'ny angona sy ny marika isaky ny famantaranandro. TX transceiver famantaran'ny famantaranandro mivoaka = Transceiver tahan'ny angona/ (Symbol isaky ny famantaranandro*10)
Famantaranandro Serial TX PLL	tx_bonding_clocks	Famantaranandro haingana serial novokarin'ny TX PLL. Ny faharetan'ny famantaranandro dia apetraka mifototra amin'ny tahan'ny data.
TX/RX Link Speed ​​Clock	ls_clk	Rohy famantaranandro hafainganam-pandeha. Miankina amin'ny famantaran'ny famantaranandro TMDS andrasana, mihoatraampling factor, marika isaky ny famantaranandro, ary TMDS bit clock ratio.

		TMDS Bit Clock Ratio	Rohy hafainganam-pandehan'ny famantaranandro
		0	TMDS matetika famantaranandro / famantarana isaky ny famantaranandro
		1	TMDS matetika famantaranandro * 4 / Symbol isaky ny famantaranandro
TX/RX Video Clock	vid_clk	Famantaranandro data video. Ny famantaran'ny famantaranandro angon-drakitra video dia avy amin'ny famantaranandro hafainganam-pandehan'ny rohy TX mifototra amin'ny halalin'ny loko.
		TMDS Bit Clock Ratio	Famantaranandro Data Data
		0	Famantaranandro TMDS/ Famantarana isaky ny famantaranandro/ Lafin'ny halalin'ny loko
		1	Famantaranandro TMDS *4 / Famantarana isaky ny famantaranandro/ Lafin'ny halalin'ny loko
		Bits isaky ny loko	Ny halalin'ny loko
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS famantaranandro	tmds_clk_in	Fantsona famantaranandro TMDS avy amin'ny HDMI RX ary mifandray amin'ny famantaranandro fanondro amin'ny IOPLL.
RX CDR Reference Clock 0 /TX PLL Reference Clock 0	fr_clk	Famantaranandro fanondro mandeha maimaim-poana amin'ny RX CDR sy TX PLL. Ity famantaranandro ity dia ilaina amin'ny fandrefesana herinaratra.
RX CDR famantaranandro famantaranandro 1	iopll_outclk0	famantaranandro fanondro amin'ny RX CDR an'ny RX transceiver.
		Data tahan'ny	RX Reference Clock Frequency
		Ny tahan'ny data <1 Gbps	5× TMDS matetika famantaranandro
		1 Gbps< tahan'ny data <3.4 Gbps	TMDS matetika famantaranandro
		Ny tahan'ny data>3.4 Gbps	4× TMDS matetika famantaranandro
		• Ny tahan'ny data <1 Gbps: Ho an'ny mihoatraampling mba hahafeno ny fepetra takian'ny angon-drakitra farany ambany indrindra amin'ny transceiver. • Ny tahan'ny data>3.4 Gbps: Mba hanonerana ny tahan'ny TMDS bit amin'ny tahan'ny famantaranandro 1/40 mba hitazonana ny tahan'ny data transceiver amin'ny tahan'ny famantaranandro amin'ny 1/10. Fanamarihana: Aza mampiasa pin RX transceiver ho famantaranandro fanondro CDR. Tsy hifanaraka ny endrikao raha apetrakao amin'ny pin RX ny refclk HDMI RX.
RX Transceiver Clock Out	rx_clk	Famantaranandro sitrana avy amin'ny transceiver, ary miovaova arakaraka ny tahan'ny angona sy ny marika isaky ny famantaranandro. RX transceiver clock out frequency = Transceiver tahan'ny data/ (Symbol isaky ny famantaranandro*10)
famantaranandro fitantanana	mgmt_clk	Famantaranandro 100 MHz maimaim-poana ho an'ireto singa ireto:

		• Avalon-MM interface tsara ho reconfiguration - Ny fepetra takiana dia eo anelanelan'ny 100–125 MHz. •, PHY reset controller ho an'ny transceiver reset sequence - Ny fepetra takiana dia eo anelanelan'ny 1–500 MHz. • IOPLL Reconfiguration - Ny famantaranandro ambony indrindra dia 100 MHz. • RX Reconfiguration ho an'ny fitantanana • UNITÉ CENTRALE • I2C Master
Clock I2C	i2c_clk	Fampidirana famantaranandro 100 MHz izay mamarana ny andevo I2C, misoratra anarana SCDC ao amin'ny core HDMI RX, ary EDID RAM.

Fampahafantarana mifandraika

• Mampiasa Transceiver RX Pin ho CDR Reference Clock
• Mampiasa Transceiver RX Pin ho TX PLL Reference Clock

3.7. Interface famantarana
Ny tabilao dia mitanisa ny famantarana ho an'ny HDMI Intel FPGA IP design example.
Tabilao 41. Famantarana avo lenta

famantarana	tari-dalana	sakany	Description
Famantarana Oscillator an-tsambo
clk_fpga_b3_p	fahan'ny	1	100 MHz famantaranandro mandeha maimaim-poana ho an'ny famantaranandro fototra
REFCLK_FMCB_P (Edisiona Intel Quartus Prime Pro)	fahan'ny	1	625 MHz famantaranandro mandeha maimaim-poana ho an'ny famantaranandro fanondroana transceiver; ity famantaranandro ity dia mety amin'ny fahita matetika

Ny bokotra Push mpampiasa sy ny LED
mpampiasa_pb	fahan'ny	1	Kitiho ny bokotra hifehezana ny fiasan'ny famolavolana HDMI Intel FPGA IP
cpu_resetn	fahan'ny	1	Famerenana maneran-tany
user_led_g	Output	4	Fampisehoana LED maitso Jereo ny Hardware Setup amin'ny pejy 89 raha mila fanazavana fanampiny momba ny fiasan'ny LED.
user_led_r	Output	4	Fampisehoana LED mena Jereo ny Hardware Setup amin'ny pejy 89 raha mila fanazavana fanampiny momba ny fiasan'ny LED.

HDMI FMC Daughter Card Pins amin'ny FMC Port B
fmcb_gbtclk_m2c_p_0	fahan'ny	1	HDMI RX TMDS famantaranandro
fmcb_dp_m2c_p	fahan'ny	3	HDMI RX fantsona data mena, maitso ary manga • Fanavaozana ny karatra vavy Bitec 11 — [0]: RX TMDS Channel 1 (maitso) — [1]: RX TMDS Channel 2 (Mena) — [2]: RX TMDS Channel 0 (manga) • Fanavaozana karatra 4 na 6 ny Bitec daughter — [0]: RX TMDS Channel 1 (maitso)— polarity nivadika — [1]: RX TMDS Channel 0 (Blue)— polarity nivadika — [2]: RX TMDS Channel 2 (Mena)— polarity nivadika
fmcb_dp_c2m_p	Output	4	Famantaranandro HDMI TX, fantsona data mena, maitso ary manga • Fanavaozana ny karatra vavy Bitec 11 — [0]: TX TMDS Channel 2 (Mena) — [1]: TX TMDS Channel 1 (maitso) — [2]: TX TMDS Channel 0 (manga) — [3]: TX TMDS Clock Channel • Fanavaozana 4 na 6 ny karatra zanaka vavy Bitec — [0]: TX TMDS Clock Channel — [1]: TX TMDS Channel 0 (manga) — [2]: TX TMDS Channel 1 (maitso) — [3]: TX TMDS Channel 2 (Mena)
fmcb_la_rx_p_9	fahan'ny	1	HDMI RX + 5V hery detect
fmcb_la_rx_p_8	Inout	1	HDMI RX mafana plug detect
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA ho an'ny DDC sy SCDC
fmcb_la_tx_p_10	fahan'ny	1	HDMI RX I2C SCL ho an'ny DDC sy SCDC
fmcb_la_tx_p_12	fahan'ny	1	HDMI TX hot plug detect
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA ho an'ny DDC sy SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL ho an'ny DDC sy SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA ho an'ny fanaraha-maso redriver
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL ho an'ny fanaraha-maso redriver

Tabilao 42. Famantarana ambony indrindra HDMI RX

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset Signals
mgmt_clk	fahan'ny	1	Fampidirana famantaranandro rafitra (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	fahan'ny	1	Famantaranandro mandeha maimaim-poana (625 MHz) ho an'ny famantaranandro fanondroana transceiver voalohany. Ity famantaranandro ity dia ilaina amin'ny calibration transceiver mandritra ny fampandehanana herinaratra. Ity famantaranandro ity dia mety amin'ny hafa matetika.
reset	fahan'ny	1	Fampidirana famerenana rafitra

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset Signals
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	fahan'ny	1	Transceiver reset input. Ity mari-pamantarana ity dia asongadina mandritra ny fizotran'ny famantaranandro famantaranandro (avy amin'ny famantaranandro mandeha maimaim-poana mankany amin'ny famantaranandro TMDS) amin'ny toetry ny herinaratra.
tmds_clk_in	fahan'ny	1	HDMI RX TMDS famantaranandro
i2c_clk	fahan'ny	1	Fampidirana famantaranandro ho an'ny DDC sy SCDC interface
vid_clk_out	Output	1	Output famantaranandro video
ls_clk_out	Output	1	Famoahana famantaranandro hafainganam-pandeha
sys_init	Output	1	Fanombohana ny rafitra hamerenana ny rafitra rehefa miakatra ny herinaratra

RX Transceiver sy IOPLL Signals
rx_serial_data	fahan'ny	3	Angon-drakitra serial HDMI mankany amin'ny RX Native PHY
gxb_rx_ready	Output	1	Manondro ny RX Native PHY dia vonona
gxb_rx_cal_busy_out	Output	3	RX Native PHY calibration sahirana amin'ny arbiter transceiver
gxb_rx_cal_busy_in	fahan'ny	3	Famantarana be atao amin'ny calibration avy amin'ny arbiter transceiver mankany amin'ny RX Native PHY
iopll_locked	Output	1	Lazao fa mihidy ny IOPLL
gxb_reconfig_write	fahan'ny	3	Transceiver reconfiguration Avalon-MM interface tsara avy amin'ny RX Native PHY mankany amin'ny transceiver arbiter
gxb_reconfig_read	fahan'ny	3
gxb_reconfig_address	fahan'ny	30
gxb_reconfig_writedata	fahan'ny	96
gxb_reconfig_readdata	Output	96
gxb_reconfig_waitrequest	Output	3

RX Reconfiguration Management
rx_reconfig_en	Output	1	Ny RX Reconfiguration dia mamela ny famantarana
fepetra	Output	24	HDMI RX TMDS fandrefesana famantaranandro (amin'ny 10 ms)
refy_valid	Output	1	Manondro fa manan-kery ny famantarana fandrefesana
os	Output	1	oversampling factor: • 0: Tsy misy mihoatraampling • 1: 5× mihoatraampling
reconfig_mgmt_write	Output	1	RX reconfiguration fitantanana Avalon fahatsiarovana-sarintany interface tsara ho transceiver arbiter
reconfig_mgmt_read	Output	1
reconfig_mgmt_address	Output	12

reconfig_mgmt_writedata	Output	32
reconfig_mgmt_readdata	fahan'ny	32
reconfig_mgmt_waitrequest	fahan'ny	1

HDMI RX Core famantarana
TMDS_Bit_clock_Ratio	Output	1	Ireo singa mifandraika amin'ny SCDC
audio_de	Output	1	HDMI RX core audio interfaces Jereo ny fizarana Sink Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
audio_data	Output	256
audio_info_ai	Output	48
audio_N	Output	20
audio_CTS	Output	20
audio_metadata	Output	165
audio_format	Output	5
aux_pkt_data	Output	72	HDMI RX core auxiliary interfaces Jereo ny fizarana Sink Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
aux_pkt_addr	Output	6
aux_pkt_wr	Output	1
aux_data	Output	72
aux_sop	Output	1
aux_eop	Output	1
aux_valid	Output	1
aux_error	Output	1
gcp	Output	6	Famantarana sideband fototra HDMI RX Jereo ny fizarana Sink Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
info_avi	Output	112
info_vsi	Output	61
colordepth_mgmt_sync	Output	2
vid_data	Output	N*48	Ny seranan-tsambo HDMI RX fototra Fanamarihana: N = marika isaky ny famantaranandro Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
vid_vsync	Output	N
vid_hsync	Output	N
vid_de	Output	N
fomba	Output	1	HDMI RX fanaraha-maso fototra sy seranan-tsambo Fanamarihana: N = marika isaky ny famantaranandro Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
ctrl	Output	N*6
Mihidy	Output	3
vid_lock	Output	1
in_5v_power	fahan'ny	1	HDMI RX 5V detect sy hotplug detect Jereo ny Fandrefesana Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC sy SCDC interface
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM famantarana
edid_ram_access	fahan'ny	1	HDMI RX EDID RAM fidirana interface tsara. Ampidiro ny edid_ram_access rehefa te hanoratra na hamaky avy amin'ny EDID RAM ianao, raha tsy izany dia tokony ho ambany io famantarana io.
edid_ram_address	fahan'ny	8
edid_ram_write	fahan'ny	1
edid_ram_read	fahan'ny	1
edid_ram_readdata	Output	8
edid_ram_writedata	fahan'ny	8
edid_ram_waitrequest	Output	1

Tabilao 43. Famantarana ambony indrindra HDMI TX

famantarana	tari-dalana	sakany	Description
Famantaranandro sy Reset Signals
mgmt_clk	fahan'ny	1	Fampidirana famantaranandro rafitra (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	fahan'ny	1	Famantaranandro mandeha maimaim-poana (625 MHz) ho an'ny famantaranandro fanondroana transceiver voalohany. Ity famantaranandro ity dia ilaina amin'ny calibration transceiver mandritra ny fampandehanana herinaratra. Ity famantaranandro ity dia mety amin'ny hafa matetika.
reset	fahan'ny	1	Fampidirana famerenana rafitra
hdmi_clk_in	fahan'ny	1	Famantaranandro fanondroana amin'ny TX IOPLL sy TX PLL. Ny faharetan'ny famantaranandro dia mitovy amin'ny famantaran'ny famantaranandro TMDS.
vid_clk_out	Output	1	Output famantaranandro video
ls_clk_out	Output	1	Famoahana famantaranandro hafainganam-pandeha
sys_init	Output	1	Fanombohana ny rafitra hamerenana ny rafitra rehefa miakatra ny herinaratra
reset_xcvr	fahan'ny	1	Avereno amin'ny TX transceiver
reset_pll	fahan'ny	1	Avereno amin'ny IOPLL sy TX PLL
reset_pll_reconfig	Output	1	Reset amin'ny PLL reconfiguration

TX Transceiver sy IOPLL Signals
tx_serial_data	Output	4	Data serial HDMI avy amin'ny TX Native PHY
gxb_tx_ready	Output	1	Manondro ny TX Native PHY dia vonona
gxb_tx_cal_busy_out	Output	4	TX Native PHY calibration be atao famantarana ny transceiver arbiter
gxb_tx_cal_busy_in	fahan'ny	4	Famantarana be atao amin'ny calibration avy amin'ny arbiter transceiver mankany amin'ny TX Native PHY

TX Transceiver sy IOPLL Signals
iopll_locked	Output	1	Lazao fa mihidy ny IOPLL
txpll_locked	Output	1	Tondroy fa mihidy ny TX PLL
gxb_reconfig_write	fahan'ny	4	Transceiver reconfiguration Avalon fahatsiarovana-sarintany interface tsara avy amin'ny TX Native PHY mankany amin'ny transceiver arbiter
gxb_reconfig_read	fahan'ny	4
gxb_reconfig_address	fahan'ny	40
gxb_reconfig_writedata	fahan'ny	128
gxb_reconfig_readdata	Output	128
gxb_reconfig_waitrequest	Output	4

TX IOPLL sy TX PLL Reconfiguration famantarana
pll_reconfig_write/ tx_pll_reconfig_write	fahan'ny	1	TX IOPLL/TX PLL reconfiguration Avalon fahatsiarovana-sarintany interface tsara
pll_reconfig_read/ tx_pll_reconfig_read	fahan'ny	1
pll_reconfig_address/ tx_pll_reconfig_address	fahan'ny	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	fahan'ny	32
pll_reconfig_readdata/tx_pll_reconfig_readdata	Output	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Output	1
os	fahan'ny	2	oversampling factor: • 0: Tsy misy mihoatraampling • 1: 3× mihoatraampling • 2: 4× mihoatraampling • 3: 5× mihoatraampling
fepetra	fahan'ny	24	Manondro ny famantaran'ny famantaranandro TMDS amin'ny famahana horonan-tsary mampita.

HDMI TX Core famantarana
ctrl	fahan'ny	6*N	HDMI TX core control interfaces Fanamarihana: N = Symbols isaky ny famantaranandro Jereo ny fizarana Source Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
fomba	fahan'ny	1
TMDS_Bit_clock_Ratio	fahan'ny	1	SCIreo singa mifandraika amin'ny DCM Jereo ny fizarana Source Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
Scrambler_Enable	fahan'ny	1
audio_de	fahan'ny	1	HDMI TX core audio interfaces Jereo ny Source Interfaces fizarana ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
audio_mute	fahan'ny	1
audio_data	fahan'ny	256
nitohy…

HDMI TX Core famantarana
audio_info_ai	fahan'ny	49
audio_N	fahan'ny	22
audio_CTS	fahan'ny	22
audio_metadata	fahan'ny	166
audio_format	fahan'ny	5
i2c_master_write	fahan'ny	1	TX I2C master Avalon-tsarintany interface tsara amin'ny I2C master ao anatin'ny TX core. Fanamarihana: Ireo famantarana ireo dia tsy misy afa-tsy rehefa velominao ny Ampidiro ny I2C parameter.
i2c_master_read	fahan'ny	1
i2c_master_address	fahan'ny	4
i2c_master_writedata	fahan'ny	32
i2c_master_readdata	Output	32
aux_ready	Output	1	HDMI TX core auxiliary interfaces Jereo ny fizarana Source Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
aux_data	fahan'ny	72
aux_sop	fahan'ny	1
aux_eop	fahan'ny	1
aux_valid	fahan'ny	1
gcp	fahan'ny	6	HDMI TX fototra sideband famantarana Jereo ny fizarana Source Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
info_avi	fahan'ny	113
info_vsi	fahan'ny	62
vid_data	fahan'ny	N*48	HDMI TX core video ports Fanamarihana: N = marika isaky ny famantaranandro Jereo ny fizarana Source Interfaces ao amin'ny HDMI Intel FPGA IP User Guide raha mila fanazavana fanampiny.
vid_vsync	fahan'ny	N
vid_hsync	fahan'ny	N
vid_de	fahan'ny	N

I2C sy Hot Plug dia mahita famantarana
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Fanamarihana: Rehefa velominao ny Ampidiro ny I2C Parameter, ity famantarana ity dia apetraka ao amin'ny TX core ary tsy ho hita amin'ity ambaratonga ity.	Output	1	I2C Master Avalon-tsarintany interface tsara
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Fanamarihana: Rehefa velominao ny Ampidiro ny I2C Parameter, ity famantarana ity dia apetraka ao amin'ny TX core ary tsy ho hita amin'ity ambaratonga ity.	Output	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Fanamarihana: Rehefa velominao ny Ampidiro ny I2C Parameter, ity famantarana ity dia apetraka ao amin'ny TX core ary tsy ho hita amin'ity ambaratonga ity.	fahan'ny	1
nitohy…

I2C sy Hot Plug dia mahita famantarana
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Fanamarihana: Rehefa velominao ny Ampidiro ny I2C Parameter, ity famantarana ity dia apetraka ao amin'ny TX core ary tsy ho hita amin'ity ambaratonga ity.	fahan'ny	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	fahan'ny	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	fahan'ny	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC sy SCDC interface
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C interface tsara ho an'ny Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Output	1	Avalon fahatsiarovana-sarintany interface tsara an'ny I2C master
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	fahan'ny	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	fahan'ny	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Output	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	fahan'ny	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	fahan'ny	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Output	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Output	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	fahan'ny	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	fahan'ny	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Output	8
nitohy…

I2C sy Hot Plug dia mahita famantarana
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	fahan'ny	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	fahan'ny	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Output	1
hdmi_tx_hpd_n	fahan'ny	1	HDMI TX hotplug mahita interface tsara
tx_hpd_ack	fahan'ny	1
tx_hpd_req	Output	1

Table 44. Transceiver Arbiter famantarana

famantarana	tari-dalana	sakany	Description
clk	fahan'ny	1	Famantaranandro fanamboarana indray. Ity famantaranandro ity dia tsy maintsy mizara famantaranandro mitovy amin'ireo sakana fitantanana fanavaozana.
reset	fahan'ny	1	Avereno ny famantarana. Ity famerenana ity dia tsy maintsy mizara ny famerenana mitovy amin'ireo sakana fitantanana ny fanovana.
rx_rcfg_en	fahan'ny	1	RX reconfiguration mamela famantarana
tx_rcfg_en	fahan'ny	1	TX reconfiguration mamela famantarana
rx_rcfg_ch	fahan'ny	2	Manondro izay fantsona havaozina amin'ny fototry ny RX. Ity famantarana ity dia tsy maintsy mijanona foana.
tx_rcfg_ch	fahan'ny	2	Manondro izay fantsona havaozina amin'ny TX core. Ity famantarana ity dia tsy maintsy mijanona foana.
rx_reconfig_mgmt_write	fahan'ny	1	Reconfiguration Avalon-MM interface tsara avy amin'ny RX reconfiguration fitantanana
rx_reconfig_mgmt_read	fahan'ny	1
rx_reconfig_mgmt_address	fahan'ny	10
rx_reconfig_mgmt_writedata	fahan'ny	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	fahan'ny	1	Reconfiguration Avalon-MM interface tsara avy amin'ny TX reconfiguration fitantanana
tx_reconfig_mgmt_read	fahan'ny	1
tx_reconfig_mgmt_address	fahan'ny	10
tx_reconfig_mgmt_writedata	fahan'ny	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Reconfiguration Avalon-MM interface tsara amin'ny transceiver
reconfig_read	Output	1
nitohy…

famantarana	tari-dalana	sakany	Description
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	fahan'ny	32
rx_reconfig_waitrequest	fahan'ny	1
tx_reconfig_readdata	fahan'ny	1
tx_reconfig_waitrequest	fahan'ny	1
rx_cal_busy	fahan'ny	1	Ny mari-pamantarana momba ny calibration avy amin'ny transceiver RX
tx_cal_busy	fahan'ny	1	Ny mari-pamantarana momba ny calibration avy amin'ny transceiver TX
rx_reconfig_cal_busy	Output	1	Ny mari-pamantarana momba ny calibration amin'ny fanaraha-maso reset RX transceiver PHY
tx_reconfig_cal_busy	Output	1	Famantaran'ny sata calibration avy amin'ny fanaraha-maso reset TX transceiver PHY

Tabilao 45. RX-TX Link Signals

famantarana	tari-dalana	sakany	Description
reset	fahan'ny	1	Avereno amin'ny video/audio/auxiliary/ sidebands FIFO buffer.
hdmi_tx_ls_clk	fahan'ny	1	HDMI TX rohy hafainganam-pandeha famantaranandro
hdmi_rx_ls_clk	fahan'ny	1	HDMI RX mampifandray famantaranandro hafainganam-pandeha
hdmi_tx_vid_clk	fahan'ny	1	HDMI TX famantaranandro
hdmi_rx_vid_clk	fahan'ny	1	HDMI RX famantaranandro
hdmi_rx_locked	fahan'ny	3	Manondro ny sata voahidy HDMI RX
hdmi_rx_de	fahan'ny	N	HDMI RX Video interface tsara Fanamarihana: N = marika isaky ny famantaranandro
hdmi_rx_hsync	fahan'ny	N
hdmi_rx_vsync	fahan'ny	N
hdmi_rx_data	fahan'ny	N*48
rx_audio_format	fahan'ny	5	HDMI RX audio interfaces
rx_audio_metadata	fahan'ny	165
rx_audio_info_ai	fahan'ny	48
rx_audio_CTS	fahan'ny	20
rx_audio_N	fahan'ny	20
rx_audio_de	fahan'ny	1
rx_audio_data	fahan'ny	256
rx_gcp	fahan'ny	6	HDMI RX sideband interface tsara
rx_info_avi	fahan'ny	112
rx_info_vsi	fahan'ny	61
nitohy…

famantarana	tari-dalana	sakany	Description
rx_aux_eop	fahan'ny	1	HDMI RX fanampiny interfaces
rx_aux_sop	fahan'ny	1
rx_aux_valid	fahan'ny	1
rx_aux_data	fahan'ny	72
hdmi_tx_de	Output	N	Video interface tsara HDMI TX Fanamarihana: N = marika isaky ny famantaranandro
hdmi_tx_hsync	Output	N
hdmi_tx_vsync	Output	N
hdmi_tx_data	Output	N*48
tx_audio_format	Output	5	HDMI TX audio interfaces
tx_audio_metadata	Output	165
tx_audio_info_ai	Output	48
tx_audio_CTS	Output	20
tx_audio_N	Output	20
tx_audio_de	Output	1
tx_audio_data	Output	256
tx_gcp	Output	6	HDMI TX sideband interface tsara
tx_info_avi	Output	112
tx_info_vsi	Output	61
tx_aux_eop	Output	1	HDMI TX auxiliary interface tsara
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_ready	Output	1

Tabilao 46. Famantarana Rafitra Mpamorona Platform

famantarana	tari-dalana	sakany	Description
cpu_clk (Intel Quartus Prime Standard Edition)	fahan'ny	1	CPU famantaranandro
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	fahan'ny	1	Famerenana CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	fahan'ny	1	TMDS bit clock ratio
measure_pio_external_connexion_export	fahan'ny	24	Andrasana ny famantaranandro TMDS
nitohy…

famantarana	tari-dalana	sakany	Description
refy_valid_pio_external_connexion_expor t	fahan'ny	1	Manondro fa manan-kery ny fandrefesana PIO
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	fahan'ny	1	Ireo singa mifandraika amin'ny I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	fahan'ny	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	fahan'ny	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	fahan'ny	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Output	3	I2C Master Avalon-tsarintany interface tsara ho an'ny DDC sy SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	fahan'ny	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Output	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	fahan'ny	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Output	3	I2C Master Avalon fahatsiarovan-tsarintany interface tsara ho an'ny fanavaozana karatra vavy Bitec 11, fanaraha-maso T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	fahan'ny	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Output	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	fahan'ny	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Output	1
nitohy…

famantarana	tari-dalana	sakany	Description
edid_ram_access_pio_external_connection_exp ort	Output	1	EDID RAM fidirana interface. Assert edid_ram_access_pio_ external_connection_ export rehefa te hanoratra na hamaky ny EDID RAM eo an-tampon'ny RX ianao. Ampifandraiso amin'ny EDID RAM ny fidirana Avalon-MM andevo ao amin'ny Platform Designer amin'ny interface EDID RAM amin'ny maody RX ambony indrindra.
edid_ram_slave_translator_address	Output	8
edid_ram_slave_translator_write	Output	1
edid_ram_slave_translator_read	Output	1
edid_ram_slave_translator_readdata	fahan'ny	8
edid_ram_slave_translator_writedata	Output	8
edid_ram_slave_translator_waitrequest	fahan'ny	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	fahan'ny	1	RX PMA Reconfiguration Avalon fahatsiarovana-sarintany interface tsara
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	fahan'ny	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Output	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Output	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Output	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Output	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	fahan'ny	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Output	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	fahan'ny	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	fahan'ny	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Output	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	fahan'ny	1	TX PLL Reconfiguration Avalon fahatsiarovana-sarintany interface tsara
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	fahan'ny	32
nitohy…

famantarana	tari-dalana	sakany	Description
tx_pll_waitrequest_pio_external_connexion_ export	fahan'ny	1	TX PLL fangatahana
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	12	TX PMA Reconfiguration Avalon fahatsiarovana-sarintany interface tsara
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	fahan'ny	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	fahan'ny	1
tx_pma_waitrequest_pio_external_connexion_ export	fahan'ny	1	TX PMA miandry
tx_pma_cal_busy_pio_external_connexion_exp ort	fahan'ny	1	TX PMA Recalibration Busy
tx_pma_ch_export	Output	2	TX PMA Channels
tx_rcfg_en_pio_external_connexion_export	Output	1	TX PMA Reconfiguration Enable
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lava_writedata	Output	32	TX IOPLL Reconfiguration Avalon fahatsiarovana-sarintany interface tsara
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lava_readdata	fahan'ny	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lava_waitrequest	fahan'ny	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Output	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lava_write	Output	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Output	1
tx_os_pio_external_connexion_export	Output	2	oversampling factor: • 0: Tsy misy mihoatraampling • 1: 3× mihoatraampling • 2: 4× mihoatraampling • 3: 5× mihoatraampling
tx_rst_pll_pio_external_connexion_export	Output	1	Avereno amin'ny IOPLL sy TX PLL
tx_rst_xcvr_pio_external_connexion_export	Output	1	Avereno amin'ny TX Native PHY
wd_timer_resetrequest_reset	Output	1	Famerenana ny timer Watchdog
color_depth_pio_external_connection_export	fahan'ny	2	Ny halalin'ny loko
tx_hpd_ack_pio_external_connexion_export	Output	1	Ho an'ny TX hotplug dia fantaro ny fifampikasihan-tanana
tx_hpd_req_pio_external_connexion_export	fahan'ny	1

3.8. Mamolavola paramètre RTL
Ampiasao ny masontsivana HDMI TX sy RX Top RTL hanamboarana ny endrika talohaample.
Ny ankamaroan'ny mari-pamantarana famolavolana dia hita ao amin'ny Design ExampNy tabilao an'ny tonian-dahatsoratra HDMI Intel FPGA IP. Azonao atao ny manova ny endrika example setting anao
natao tao amin'ny tonian-dahatsoratra parameter amin'ny alàlan'ny masontsivana RTL.

Tabilao 47. HDMI RX ambony indrindra

fikirana	sarobidy	Description
SUPPORT_DEEP_COLOR	• 0: Tsy misy loko lalina • 1: Loko lalina	Mamaritra raha afaka mandika endrika loko lalina ny fototra.
SUPPORT_AUXILIARY	• 0: Tsy misy AUX • 1: AUX	Mamaritra raha toa ka tafiditra ao ny fanovàna fantsona fanampiny.
SYMBOLS_PER_CLOCK	8	Manohana marika 8 isaky ny famantaranandro ho an'ny fitaovana Intel Arria 10.
SUPPORT_AUDIO	• 0: Tsy misy feo • 1: Audio	Mamaritra raha afaka mandika feo ny fototra.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Sanda mahazatra)	Log base 2 amin'ny haben'ny EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Tsy mikendry ny Bitec HDMI karatra vavy • 4: Manohana ny fanavaozana karatra Bitec HDMI 4 • 6: Fanitsiana ny karatra zanaka vavy Bitec HDMI 6 •11: Fanitsiana ny karatra zanaka vavy Bitec HDMI 11 (default)	Manondro ny fanavaozana ny karatra vavy Bitec HDMI ampiasaina. Rehefa manova ny fanavaozana ianao, dia mety hanova ny fantsona transceiver ny endrika ary hamadika ny polarity araka ny fepetra takian'ny karatra Bitec HDMI. Raha mametraka ny mari-pamantarana BITEC_DAUGHTER_CARD_REV ho 0 ianao dia tsy manova na inona na inona amin'ny fantsona transceiver sy ny polarity ny famolavolana.
POLARITY_INVERSION	• 0: Mivadika polarity • 1: Aza mamadika ny polarity	Apetraho amin'ny 1 ity mari-pamantarana ity mba hamadihana ny sandan'ny bitika tsirairay amin'ny angona fampidirana. Ny fametrahana ity mari-pamantarana ity amin'ny 1 dia manome 4'b1111 amin'ny seranan-tsambo rx_polinv amin'ny RX transceiver.

Tabilao 48. HDMI TX Top Parameters

fikirana	sarobidy	Description
USE_FPLL	1	Manohana fPLL ho TX PLL ho an'ny fitaovana Intel Cyclone® 10 GX ihany. Apetraho amin'ny 1 foana io paramètre io.
SUPPORT_DEEP_COLOR	• 0: Tsy misy loko lalina • 1: Loko lalina	Mamaritra raha afaka mandika endrika loko lalina ny fototra.
SUPPORT_AUXILIARY	• 0: Tsy misy AUX • 1: AUX	Mamaritra raha toa ka tafiditra ao ny fanovàna fantsona fanampiny.
SYMBOLS_PER_CLOCK	8	Manohana marika 8 isaky ny famantaranandro ho an'ny fitaovana Intel Arria 10.
nitohy…

fikirana	sarobidy	Description
SUPPORT_AUDIO	• 0: Tsy misy feo • 1: Audio	Mamaritra raha afaka mandika feo ny fototra.
BITEC_DAUGHTER_CARD_REV	• 0: Tsy mikendry ny Bitec HDMI karatra vavy • 4: Manohana ny fanavaozana karatra Bitec HDMI 4 • 6: Fanitsiana ny karatra zanaka vavy Bitec HDMI 6 • 11: Fanitsiana ny karatra zanaka vavy Bitec HDMI 11 (default)	Manondro ny fanavaozana ny karatra vavy Bitec HDMI ampiasaina. Rehefa manova ny fanavaozana ianao, dia mety hanova ny fantsona transceiver ny endrika ary hamadika ny polarity araka ny fepetra takian'ny karatra Bitec HDMI. Raha mametraka ny mari-pamantarana BITEC_DAUGHTER_CARD_REV ho 0 ianao dia tsy manova na inona na inona amin'ny fantsona transceiver sy ny polarity ny famolavolana.
POLARITY_INVERSION	• 0: Mivadika polarity • 1: Aza mamadika ny polarity	Apetraho amin'ny 1 ity mari-pamantarana ity mba hamadihana ny sandan'ny bitika tsirairay amin'ny angona fampidirana. Ny fametrahana ity mari-pamantarana ity ho 1 dia manome 4'b1111 amin'ny seranan-tsambo tx_polinv amin'ny TX transceiver.

3.9. Fanamboarana fitaovana
Ny HDMI Intel FPGA IP design example dia HDMI 2.0b afaka ary manao fihetsiketsehana loopthrough ho an'ny stream video HDMI mahazatra.
Mba hampandehanana ny andrana fitaovana dia ampifandraiso amin'ny bloc Transceiver Native PHY RX ny fitaovana misy HDMI—toy ny carte grapika misy interface tsara HDMI, ary ny fanapotehana HDMI.
fampidirana.

1. Ny dobo HDMI dia mamadika ny seranan-tsambo ho stream video mahazatra ary mandefa izany any amin'ny fototry ny famerenana ny famantaranandro.
2. Ny ivon'ny HDMI RX dia mamadika ny angon-drakitra horonan-tsary, fanampiny ary feo mba hamerenana amin'ny laoniny mifanaraka amin'ny ivon'ny HDMI TX amin'ny alàlan'ny DCFIFO.
3. Ny seranan-tsambo loharano HDMI an'ny karatra zanakavavy FMC dia mampita ny sary amin'ny monitor.

Fanamarihana:
Raha te hampiasa birao fampandrosoana Intel FPGA hafa ianao dia tsy maintsy manova ny fanendrena fitaovana sy ny fanendrena pin. Ny fikandrana analog transceiver dia nosedraina ho an'ny kitapom-pampandrosoana Intel Arria 10 FPGA sy karatra zanaka vavy Bitec HDMI 2.0. Azonao atao ny manova ny toe-javatra ho an'ny biraonao manokana.

Tabilao 49. Botom-panosika eny an-tsambo sy ny fiasan'ny LED mpampiasa

Kitiho / LED	asa
cpu_resetn	Tsindrio indray mandeha mba hamerenana ny rafitra.
mpampiasa_pb[0]	Tsindrio indray mandeha raha hanova ny famantarana HPD amin'ny loharano HDMI mahazatra.
mpampiasa_pb[1]	• Tsindrio ary hazòny ny torolalana ny TX core handefasana ny DVI encode famantarana. • Alefaso mba handefasana ny famantarana misy kaody HDMI.
mpampiasa_pb[2]	• Tsindrio ary hajanony mba hanoroana ny TX core hampitsahatra ny fandefasana ny InfoFrames avy amin'ny famantarana ny sideband. • Alefaso ny fandefasana indray ny InfoFrames avy amin'ny famantarana ny sideband.
USER_LED[0]	RX HDMI PLL sata hidin-trano. • 0 = Tsy voahidy • 1 = Mihidy
USER_LED[1]	RX transceiver vonona sata.
nitohy…

Kitiho / LED	asa
	• 0 = Tsy vonona • 1 = Vonona
USER_LED[2]	RX HDMI fototra hidin-trano. • 0 = Fantsona 1 tsy voahidy • 1 = Nihidy avokoa ny fantsona 3
USER_LED[3]	Vidin'ny RXampling status. • 0 = Tsy mihoatraampled (datarate > 1,000 Mbps amin'ny fitaovana Intel Arria 10) • 1 = Mihoatraampnitarika (haavon'ny angona <100 Mbps amin'ny fitaovana Intel Arria 10)
USER_LED[4]	TX HDMI PLL sata hidin-trano. • 0 = Tsy voahidy • 1 = Mihidy
USER_LED[5]	TX transceiver vonona sata. • 0 = Tsy vonona • 1 = Vonona
USER_LED[6]	TX transceiver PLL sata hidin-trano. • 0 = Tsy voahidy • 1 = Mihidy
USER_LED[7]	Vidin'ny TXampling status. • 0 = Tsy mihoatraampled (datarate > 1,000 Mbps amin'ny fitaovana Intel Arria 10) • 1 = Mihoatraampnitarika (haavon'ny angona <1,000 Mbps amin'ny fitaovana Intel Arria 10)

3.10. Simulation Testbench
Ny testbench simulation dia mamolavola ny loopback serial HDMI TX mankany amin'ny fototra RX.
Fanamarihana:
Ity testbench simulation ity dia tsy tohanana ho an'ny teti-dratsy miaraka amin'ny mari-pamantarana Include I2C.

3. HDMI 2.0 Design Example (Tohanana FRL = 0)
683156 | 2022.12.27
Sary 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

Table 50. Testbench Components

singa fototra	Description
Video TPG	Ny mpamokatra modely fitsapana video (TPG) dia manome ny fanentanana horonan-tsary.
Audio Sample Gen	Ny audio sample generator manome feo sample stimulus. Mamorona lamina angon-drakitra andrana mihabetsaka ny mpamokatra mba hampitaina amin'ny alalan'ny fantsona audio.
Aux Sample Gen	Ny aux sample generator dia manome ny mpanampy sample stimulus. Mamorona angon-drakitra raikitra halefa avy amin'ny mpandefa ny mpamokatra.
CRC Check	Ity mpanara-maso ity dia manamarina raha mifanaraka amin'ny tahan'ny angon-drakitra tadiavina ny fatran'ny famantaranandro sitrana TX.
Audio Data Check	Ny fanaraha-maso angon-drakitra audio dia mampitaha raha voaray sy voadika araka ny tokony ho izy ny lamin'ny angona fitsapana mitombo.
Aux Data Check	Ny fanamarinana angon-drakitra aux dia mampitaha raha voaray sy voadika araka ny tokony ho izy ny angon-drakitra aux antenaina eo amin'ny lafiny mpandray.

Ny testbench HDMI simulation dia manao ireto fitsapana fanamarinana manaraka ireto:

HDMI endri-javatra	fanamarinana
angona vidéo	• Ny testbench dia mampihatra ny fanaraha-maso CRC amin'ny horonan-tsary fampidirana sy famoahana. • Manamarina ny sandan'ny CRC amin'ny angona ampitaina amin'ny CRC kajy ao amin'ny angon-drakitra voaray. • Ny testbench dia manao ny fisavana rehefa avy nahita famantarana 4 stable V-SYNC avy amin'ny mpandray.
Data fanampiny	• Ny aux sample generator dia mamorona angon-drakitra raikitra halefa avy amin'ny mpandefa. • Eo amin'ny lafiny mpandray, ny mpamokatra dia mampitaha raha voaray sy voadika araka ny tokony ho izy ny angona fanampiny andrasana.
angona audio	• Ny feo sample generator dia mamokatra lamin'ny angon-drakitra fitsapam-pahaizana izay ampitaina amin'ny alàlan'ny fantsona audio. • Eo amin'ny lafiny mpandray, ny mpitsikilo angon-drakitra feo dia manamarina sy mampitaha raha voaray sy voadika araka ny tokony ho izy ny lamina ara-panadinana mitombo.

Ny simulation mahomby dia mifarana amin'ny hafatra manaraka:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Pass simulation

Tabilao 51. HDMI Intel FPGA IP Design Example Supported Simulators

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ENY	ENY
VCS/VCS MX	ENY	ENY
Riviera-PRO	ENY	ENY
Xcelium Parallel	ENY	tsy misy

3.11. Fanatsarana ny endrikao
Tabilao 52. HDMI Design Exampny Compatibility amin'ny Intel Quartus Prime Pro Edition Software Version teo aloha

Design Example Variant	Fahaizana manavao amin'ny Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Design Example (Tohanana FRL = 0)	tsy misy

Ho an'izay endrika tsy mifanaraka examples, mila manao izao manaraka izao ianao:

1. Mamorona endrika vaovao example ao amin'ny kinova rindrambaiko Intel Quartus Prime Pro Edition amin'izao fotoana izao amin'ny fampiasana ireo fandrindrana mitovy amin'ny endrika efa misy anao.
2. Ampitahao ny endrika manontolo example directory misy ny design exampNamboarina tamin'ny fampiasana ny dikan-tsarimihetsika Intel Quartus Prime Pro Edition teo aloha. Port amin'ny fanovana hita.

HDCP Over HDMI 2.0/2.1 Design Example

Ny HDCP amin'ny HDMI fitaovana famolavolana exampmanampy anao hanombantombana ny fiasan'ny endri-javatra HDCP ary ahafahanao mampiasa ilay endri-javatra amin'ny endrika Intel Arria 10 anao.
Fanamarihana:
Ny endri-javatra HDCP dia tsy tafiditra ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition. Raha te hiditra amin'ny endri-javatra HDCP, mifandraisa amin'ny Intel amin'ny https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Fiarovana votoaty nomerika avo lenta (HDCP)
High-bandwidth Digital Content Protection (HDCP) dia endrika fiarovana ny zo nomerika mba hamoronana fifandraisana azo antoka eo amin'ny loharano amin'ny fampiratiana.
Intel dia namorona ny teknolojia tany am-boalohany, izay nahazoan-dalana avy amin'ny vondrona Digital Content Protection LLC. HDCP dia fomba fiarovana amin'ny dika mitovy izay anaovana encryption ny stream audio/video eo anelanelan'ny mpandefa sy ny mpandray, miaro azy amin'ny fanaovana kopia tsy ara-dalàna.
Ny endri-javatra HDCP dia manaraka ny HDCP Specification version 1.4 sy HDCP Specification version 2.3.
Ny HDCP 1.4 sy HDCP 2.3 IPs dia manao ny kajy rehetra ao anatin'ny lojika fototry ny hardware tsy misy soatoavina tsiambaratelo (toy ny fanalahidy manokana sy ny fanalahidin'ny session) azo idirana avy any ivelan'ny IP miafina.

Tabilao 53. HDCP IP Functions

HDCP IP	asa
HDCP 1.4 IP	• Fanakalozana fanamarinana - Kajy ny lakile master (Km) - Generation of random An - Kajy ny fanalahidin'ny session (Ks), M0 ary R0. • Authentication amin'ny repeater - Kajy sy fanamarinana ny V sy V' • Fanamarinana ny fahamarinan'ny rohy - Kajy ny fanalahidin'ny frame (Ki), Mi ary Ri.
nitohy…

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
* Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.

ISO
9001:2015
voasoratra anarana

HDCP IP	asa
	• Ny maodely cipher rehetra ao anatin'izany ny hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, ary hdcpRngCipher • Famantarana ny satan'ny fanafenana tany am-boalohany (DVI) sy ny famantarana ny sata mifehy ny fanafenana (HDMI) • True random number generator (TRNG) - Miorina amin'ny Hardware, fampiharana nomerika feno ary mpamokatra nomerao tsy voafaritra
HDCP 2.3 IP	• Generation Key Master (km), Session Key (ks) ary nonce (rn, riv). - Mifanaraka amin'ny NIST.SP800-90A famokarana isa kisendrasendra • Fanamarinana sy fifanakalozana fanalahidy - Famoronana isa kisendrasendra ho an'ny rtx sy rrx mifanaraka amin'ny NIST.SP800-90A famokarana isa kisendrasendra - Fanamarinana sonia ny mari-pankasitrahana mpandray (certrx) amin'ny alàlan'ny fanalahidin'ny daholobe DCP (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) encryption sy decryption ny Master Key (km) - Famoahana ny kd (dkey0, dkey1) amin'ny fomba AES-CTR - Kajy sy fanamarinana ny H sy H' - Kajy ny Ekh(km) sy km (fampiarahana) • Authentication amin'ny repeater - Kajy sy fanamarinana ny V sy V' - Kajy sy fanamarinana ny M sy M' • Fanavaozana ny rafitra (SRM) - Fanamarinana sonia SRM mampiasa kpubdcp — 3072 bit RSASSA-PKCS#1 v1.5 • Fifanakalozana Key Session • Famoronana sy kajy ny Edkey(ks) sy ny riv. • Famoahana ny dkey2 amin'ny fomba AES-CTR • Fanamarinana ny toerana misy azy - Kajy sy fanamarinana ny L sy L' - Generation of nonce (rn) • Fitantanana angon-drakitra - Famoronana onjam-peo mifototra amin'ny maodely AES-CTR • Algorithm crypto asymmetric - RSA miaraka amin'ny halavan'ny modulus 1024 (kpubrx) ary 3072 (kpubdcp) bits - RSA-CRT (Theorem Sisa Sinoa) miaraka amin'ny halavan'ny modulus 512 (kprivrx) bits ary ny halavan'ny exponent amin'ny 512 (kprivrx) bits • Fampiasa kriptografika ambany - Algorithm crypto symmetric • Fomba AES-CTR miaraka amin'ny halavan'ny fanalahidy 128 bit - Hash, MGF ary HMAC algorithm • SHA256 • HMAC-SHA256 • MGF1-SHA256 - True random number generator (TRNG) • NIST.SP800-90A mifanaraka • Miorina amin'ny Hardware, fampiharana nomerika feno ary mpamokatra nomerao kisendrasendra tsy voafaritra

4.1.1. HDCP Over HDMI Design Example Architecture
Ny endri-javatra HDCP dia miaro ny angon-drakitra rehefa ampitaina eo amin'ireo fitaovana mifandray amin'ny alalan'ny HDMI na fifandraisana nomerika hafa arovana HDCP.
Ny rafitra arovana HDCP dia misy karazana fitaovana telo:

4. HDCP Over HDMI 2.0/2.1 Design Example
683156 | 2022.12.27
• Loharano (TX)
• Milentika (RX)
• Mpamerina
Ity design example dia mampiseho ny rafitra HDCP amin'ny fitaovana famerimberenana izay manaiky ny angon-drakitra, mamadika, avy eo mamerina mamerina ny angon-drakitra, ary mamadika data amin'ny farany. Ny repeater dia samy manana inputs sy output HDMI. Izy io dia mametraka ny buffers FIFO mba hanatanteraka mivantana ny horonan-tsary HDMI mandalo eo anelanelan'ny fantsona HDMI sy ny loharano. Mety hanao fanodinana famantarana sasany izy, toy ny famadihana horonan-tsary ho endrika famahana avo kokoa amin'ny fanoloana ny buffer FIFO amin'ny vidéo sy ny sary (VIP) Suite IP cores.

Sary 29. HDCP Over HDMI Design Exampny Block Diagram

Ireto manaraka ireto ny famaritana momba ny maritrano ny famolavolana exampmifanaraka amin'ny HDCP amin'ny endrika HDMI ohatraample block diagram. Rehefa SUPPORT FRL = 1 na
FANOHANANA HDCP KEY FITANTANANA = 1, ny endrika exampNy ambaratongam-pahefana dia tsy mitovy amin'ny sary 29 amin'ny pejy 95 fa ny fiasa HDCP fototra dia mijanona ho
mitovy.

1. Ny HDCP1x sy HDCP2x dia IP azo alaina amin'ny alàlan'ny tonian-dahatsoratra HDMI Intel FPGA IP. Rehefa amboarinao ny HDMI IP ao amin'ny tonian-dahatsoratry ny parameter dia azonao atao ny mamela sy mampiditra na HDCP1x na HDCP2x na ireo IP roa ireo ho ampahany amin'ny subsystem. Miaraka amin'ny HDCP IP roa avela, ny HDMI IP dia manamboatra ny tenany ao amin'ny topologie cascade izay mampifandray ny HDCP2x sy HDCP1x IPs miverina.
   • Ny interface HDCP egress an'ny HDMI TX dia mandefa angon-drakitra horonan-tsary tsy voafehy.
   • Ny angon-drakitra tsy voafefy dia voafehin'ny bloc HDCP mavitrika ary alefa any amin'ny HDMI TX amin'ny alàlan'ny interface HDCP Ingress mba handefasana amin'ny rohy.
   • Ny subsystem CPU amin'ny maha-manam-pahaizana manokana momba ny fanamarinana dia manome antoka fa ny iray amin'ireo HDCP TX IPs ihany no mavitrika amin'ny fotoana rehetra ary ny iray hafa dia mandalo.
   • Toy izany koa, ny HDCP RX dia mamadika ny angona voaray amin'ny rohy avy amin'ny HDCP TX ivelany.
2. Mila manomana ny HDCP IP miaraka amin'ny Digital Content Protection (DCP) navoaka ny fanalahidin'ny famokarana ianao. Ampidiro ireto fanalahidy manaraka ireto:
   Tabilao 54. Fanalahidy famokarana navoakan'ny DCP
   

   HDCP	TX / RX	LAKILEN'ILAY
   HDCP2x	TX	16 octets: Global Constant (lc128)
   	RX	• 16 bytes (mitovy amin'ny TX): Global Constant (lc128) • 320 byte: RSA Private Key (kprivrx) • 522 byte: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 bytes: TX Key Selection Vector (Aksv) • 280 bytes: TX Private Device Keys (Akeys)
   	RX	• 5 byte: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   Ny design example mampihatra ny fahatsiarovana fototra ho tsotra dual-port, roa-famantaranandro synchronous RAM. Ho an'ny haben'ny lakile kely toa ny HDCP2x TX, ny IP dia mampihatra ny fahatsiarovana fototra amin'ny alàlan'ny rejisitra amin'ny lojika mahazatra.
   Fanamarihana: Intel dia tsy manome ny fanalahidin'ny famokarana HDCP miaraka amin'ny design example na Intel FPGA IP na inona na inona toe-javatra. Mampiasa ny HDCP IP na ny endrika exampAmin'ny ankapobeny, tsy maintsy lasa mpandray HDCP ianao ary mahazo ny fanalahidin'ny famokarana mivantana avy amin'ny Digital Content Protection LLC (DCP).
   Mba hampandehanana ny famolavolana example, na ovainao ny fitadidiana fototra files amin'ny fotoana fanangonana mba hampidirana ny fanalahidin'ny famokarana na hampihatra sakana lojika mba hamakiana tsara ny fanalahidin'ny famokarana avy amin'ny fitaovana fitahirizana ivelany ary hanoratana azy ireo ao amin'ny fahatsiarovana fototra amin'ny fotoana fandehanana.

3. Azonao atao ny maminavina ny fiasa kriptografika napetraka ao amin'ny HDCP2x IP miaraka amin'ny fatrany hatramin'ny 200 MHz. Ny matetika amin'ity famantaranandro ity no mamaritra ny haingana ny
   Ny fanamarinana HDCP2x dia miasa. Azonao atao ny misafidy ny hizara ny famantaranandro 100 MHz ampiasaina amin'ny processeur Nios II fa ny faharetan'ny fanamarinana dia ho avo roa heny raha oharina amin'ny fampiasana famantaranandro 200 MHz.
4. Ny soatoavina tsy maintsy mifanakalo eo amin'ny HDCP TX sy ny HDCP RX dia ampitaina amin'ny alalan'ny HDMI DDC interface (I2 C serial interface) an'ny HDCP-
   interface tsara voaaro. Ny HDCP RX dia tsy maintsy manolotra fitaovana lojika amin'ny bus I2C ho an'ny rohy tsirairay tohanany. Ny andevo I2C dia adika ho an'ny seranan-tsambo HDCP miaraka amin'ny adiresin'ny fitaovana 0x74. Izy io dia mitondra ny seranan-tsambo HDCP (Avalon-MM) an'ny HDCP2x sy HDCP1x RX IP.
5. Ny HDMI TX dia mampiasa ny IC master hamakiana ny EDID avy amin'ny RX ary hamindra ny angona SCDC izay takiana amin'ny fandidiana HDMI 2.0 mankany RX. Ny tompon'ny I2C izay entin'ny processeur Nios II ihany koa dia ampiasaina handefasana hafatra HDCP eo anelanelan'ny TX sy RX. Ny master I2C dia tafiditra ao amin'ny subsystem CPU.
6. Ny processeur Nios II dia miasa amin'ny maha-tompon'ny protocola fanamarinana ary mitondra ny rejistra fanaraha-maso sy ny sata (Avalon-MM) an'ny HDCP2x sy HDCP1x TX.
   IPs. Ny mpamily rindrankajy dia mampihatra ny milina faneken'ny protocola fanamarinana ao anatin'izany ny fanamarinana sonia taratasy fanamarinana, ny fifanakalozam-bola master, ny fanamarinana ny toerana, ny fifanakalozam-potoana, ny fampiarahana, ny fanamarinana ny tsy fivadihana (HDCP1x), ary ny fanamarinana miaraka amin'ireo mpamerina, toy ny fampielezana vaovao momba ny topologie ary ny fampielezana vaovao momba ny fitantanana stream. Ny mpamily rindrambaiko dia tsy mampihatra ny asa kriptografika takian'ny protocola fanamarinana. Raha ny tokony ho izy, ny hardware HDCP IP dia mampihatra ny fiasa kriptografika rehetra miantoka fa tsy misy soatoavina tsiambaratelo azo idirana.
   7. Ao anatin'ny fihetsiketsehana tena miverimberina izay ilana ny fampielezam-baovaon'ny topologie any ambony, ny processeur Nios II dia mitondra ny Port Message Repeater (Avalon-MM) an'ny HDCP2x sy HDCP1x RX IPs. Ny processeur Nios II dia manadio ny RX REPEATER bit ho 0 rehefa hitany fa tsy HDCP capable ny connecteur ambany na rehefa tsy misy mifandray amin'ny downstream. Raha tsy misy fifandraisana midina, ny rafitra RX izao dia mpandray teboka farany, fa tsy mamerina. Mifanohitra amin'izany, ny processeur Nios II dia mametraka ny bit RX REPEATER ho 1 rehefa hita fa ny ambany dia afaka HDCP.

4.2. Nios II Processor Software Flow
Ny rindranasa rindrambaiko Nios II dia ahitana ny fanaraha-maso fanamarinana HDCP amin'ny fampiharana HDMI.
Sary 30. Nios II Processor Software Flowchart

1. Ny rindrambaiko Nios II dia manomboka sy mamerina ny HDMI TX PLL, TX transceiver PHY, I2C master ary ny TI retimer ivelany.
2. Ny logiciel Nios II dia manao fitsapan-kevitra ara-potoana ny famantatra ny tahan'ny isam-bolana avy amin'ny faritra fanaraha-maso ny tahan'ny RX mba hamaritana raha niova ny fanapahan-kevitry ny horonan-tsary ary raha ilaina ny fanavaozana ny TX. Ny lozisialy koa dia manao fitsapan-kevitra momba ny mari-pamantarana TX hot-plug mba hamaritana raha nisy hetsika hot-plug TX nitranga.
3. Rehefa misy mari-pamantarana manan-kery azo avy amin'ny faritra fitiliana ny tahan'ny RX, ny rindrambaiko Nios II dia mamaky ny SCDC sy ny sandan'ny famantaran'ny famantaranandro avy amin'ny HDMI RX ary maka ny tarika fandrefesana famantaranandro mifototra amin'ny tahan'ny hita mba hamaritana raha ilaina ny HDMI TX PLL sy ny transceiver PHY. Raha ilaina ny fanavaozana ny TX, ny rindrambaiko Nios II dia mandidy ny tompon'ny I2C handefa ny sandan'ny SCDC mankany amin'ny RX ivelany. Avy eo dia mandidy ny hanova ny HDMI TX PLL sy TX transceiver
   PHY, arahin'ny recalibration ny fitaovana, ary ny filaharana famerenana. Raha tsy miova ny tahan'ny dia tsy ilaina ny fanavaozana ny TX na ny fanamarinana HDCP.
4. Rehefa nitranga ny hetsika hot-plug TX, ny rindrambaiko Nios II dia mandidy ny tompon'ny I2C handefa ny sandan'ny SCDC mankany amin'ny RX ivelany, ary avy eo mamaky EDID avy amin'ny RX.
   ary manavao ny EDID RAM anatiny. Ny logiciel dia mampiely ny fampahalalana EDID mankany amin'ny upstream.
5. Ny rindrambaiko Nios II dia manomboka ny hetsika HDCP amin'ny alàlan'ny baiko ny tompon'ny I2C hamaky ny offset 0x50 avy amin'ny RX ivelany mba hamantarana raha afaka HDCP ny ambany, na
   raha tsy izany:
   • Raha 2 ny sandan'ny HDCP1Version naverina, ny ambany dia HDCP2xcapable.
   • Raha 0 ny sanda naverina amin'ny vakiteny 50x0 manontolo, ny ambany dia afaka HDCP1x.
   • Raha 0 ny sanda naverina amin'ny vakiteny 50x1 manontolo, dia na tsy afaka HDCP na tsy mavitrika ny ambany.
   • Raha toa ka tsy afaka HDCP na tsy miasa ny ambany fa efa afaka HDCP amin'izao fotoana izao, ny rindrambaiko dia mametraka ny REPEATER bit amin'ny repeater upstream (RX) ho 1 mba hanondroana ny RX dia repeater ankehitriny.
   • Raha toa ka afaka HDCP ny ambany teo aloha nefa tsy afaka HDCP na tsy mavitrika amin'izao fotoana izao, ny rindrambaiko dia mametraka ny REPEATER bit amin'ny 0 mba hanondroana ny RX dia mpandray farany amin'izao fotoana izao.
6. Ny rindrankajy dia manomboka ny protocola fanamarinana HDCP2x izay misy fanamarinana sonia RX fanamarinana, fifanakalozam-panalahidin'ny master, fisavana toerana, fifanakalozam-pandaharana, fampiarahana, fanamarinana miaraka amin'ny mpamerina toy ny fampielezana vaovao momba ny topologie.
7. Rehefa ao amin'ny fanjakana authenticated, ny rindrambaiko Nios II dia mandidy ny tompon'ny I2C hanao fitsapan-kevitra ny rejisitry ny RxStatus avy amin'ny RX ivelany, ary raha hitan'ny rindrambaiko ny bit REAUTH_REQ napetraka, dia manomboka ny fanamarinana indray ary manafoana ny encryption TX.
8. Raha ny ambany dia miverimberina ary ny bit READY amin'ny rejistra RxStatus dia napetraka amin'ny 1, izany matetika dia manondro fa niova ny topolojia ambany. Noho izany, ny rindrambaiko Nios II dia mandidy ny tompon'ny I2C hamaky ny ReceiverID_List avy any ambany ary hanamarina ny lisitra. Raha manan-kery ny lisitra ary tsy misy hadisoana amin'ny topologie dia mandeha amin'ny module Content Stream Management ny rindrambaiko. Raha tsy izany dia manomboka ny fanamarinana indray ary manafoana ny encryption TX.
9. Ny rindrambaiko Nios II dia manomana ny soatoavina ReceiverID_List sy RxInfo ary avy eo manoratra amin'ny seranan-tsambo Avalon-MM Repeater Message an'ny repeater upstream (RX). Ny RX avy eo dia mampiely ny lisitra mankany amin'ny TX ivelany (upstream).
10. Vita amin'io fotoana io ny fanamarinana. Ny rindrankajy dia mamela ny TX encryption.
11. Ny rindrankajy dia manomboka ny protocola fanamarinana HDCP1x izay misy ny fifanakalozam-bola sy ny fanamarinana miaraka amin'ny mpamerina.
12. Ny logiciel Nios II dia manao fanamarinana ny fahamarinan'ny rohy amin'ny famakiana sy fampitahana ny Ri' sy Ri avy amin'ny RX ivelany (ambany) sy HDCP1x TX tsirairay avy. Raha ny soatoavina
    tsy mifanentana, izany dia manondro ny fahaverezan'ny synchronization ary ny rindrambaiko dia manomboka ny fanamarinana indray ary manakana ny encryption TX.
13. Raha toa ka mamerina indray ny ambany ary ny bit READY amin'ny rejistra Bcaps dia napetraka amin'ny 1, izany dia matetika manondro fa niova ny topologie ambany. Noho izany, ny rindrambaiko Nios II dia mandidy ny tompon'ny I2C hamaky ny sandan'ny lisitra KSV avy any ambany ary hanamarina ny lisitra. Raha manan-kery ny lisitra ary tsy hita ny hadisoana topologie, dia manomana ny lisitry ny KSV sy ny sanda Bstatus ny rindrambaiko ary manoratra amin'ny seranan-tsambo Avalon-MM Repeater Message an'ny repeater upstream (RX). Ny RX avy eo dia mampiely ny lisitra mankany amin'ny TX ivelany (upstream). Raha tsy izany dia manomboka ny fanamarinana indray ary manafoana ny encryption TX.

4.3. Design Walkthrough
Mametraka sy mampandeha ny HDCP amin'ny endrika HDMI example dia misy dimy stages.

1. Amboary ny fitaovana.
2. Mamorona ny famolavolana.
3. Ahitsio ny fitadidiana lakile HDCP files hampiditra ny fanalahidin'ny famokarana HDCP anao.
   a. Tehirizo ny fanalahidin'ny famokarana HDCP tsotra ao amin'ny FPGA (Tohanana HDCP Key Management = 0)
   b. Tehirizo ao amin'ny fitadidiana tselatra ivelany na EEPROM ny fanalahidin'ny famokarana HDCP miafina (Support HDCP Key Management = 1)
4. Angony ny famolavolana.
5. View ny valiny.

4.3.1. Amboary ny Hardware
Ny voalohany stage ny fihetsiketsehana dia ny fametrahana ny fitaovana.
Rehefa SUPPORT FRL = 0, araho ireto dingana ireto mba hametrahana ny fitaovana ho an'ny fihetsiketsehana:

1. Ampifandraiso amin'ny kitapom-pampandrosoana Arria 2.0 GX ao amin'ny seranan-tsambo B FMC ny Bitec HDMI 11 FMC (fanavaozana 10).
2. Ampifandraiso amin'ny solosainao amin'ny alàlan'ny tariby USB ny kitapom-pampandrosoana Arria 10 GX.
3. Ampifandraiso ny tariby HDMI avy amin'ny mpampitohy HDMI RX amin'ny karatra zanakavavy Bitec HDMI 2.0 FMC amin'ny fitaovana HDMI afaka HDCP, toy ny karatra sary misy vokatra HDMI.
4. Ampifandraiso ny tariby HDMI hafa avy amin'ny mpampitohy HDMI TX amin'ny karatra zanakavavy Bitec HDMI 2.0 FMC amin'ny fitaovana HDMI afaka HDCP, toy ny fahitalavitra misy fidirana HDMI.

Rehefa SUPPORT FRL = 1, araho ireto dingana ireto mba hananganana ny fitaovana ho an'ny fihetsiketsehana:

1. Ampifandraiso amin'ny kitapom-pampandrosoana Arria 2.1 GX ao amin'ny seranana B FMC ny Bitec HDMI 9 FMC (Revision 10).
2. Ampifandraiso amin'ny solosainao amin'ny alàlan'ny tariby USB ny kitapom-pampandrosoana Arria 10 GX.
3. Ampifandraiso ny tariby HDMI 2.1 Category 3 avy amin'ny mpampitohy HDMI RX amin'ny karatra zanakavavy Bitec HDMI 2.1 FMC amin'ny loharano HDMI 2.1 afaka HDCP, toy ny Quantum Data 980 48G Generator.
4. Ampifandraiso ny tariby HDMI 2.1 Category 3 hafa avy amin'ny mpampitohy HDMI TX amin'ny karatra zanakavavy Bitec HDMI 2.1 FMC amin'ny fantsona HDMI 2.1 afaka HDCP, toy ny
   Data Quantum 980 48G Analyzer.

4.3.2. Mamorona ny Design
Aorian'ny fametrahana ny fitaovana dia mila mamorona drafitra ianao.
Alohan'ny hanombohanao dia ataovy izay hametrahana ny endri-javatra HDCP ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition.

1. Kitiho ny Tools ➤ IP Catalog, ary safidio ny Intel Arria 10 ho fianakaviana fitaovana kendrena.
   Fanamarihana: Ny HDCP design exampTsy manohana fitaovana Intel Arria 10 sy Intel Stratix® 10 ihany i le.
2. Ao amin'ny IP Catalog, tadiavo ary tsindrio indroa HDMI Intel FPGA IP. Mipoitra ny varavarankely fanovana IP vaovao.
3. Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .qsys na .ip.
4. Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
5. Ao amin'ny tabilao IP, amboary ny mari-pamantarana irina ho an'ny TX sy RX.
6. Alefaso ny mari-pamantarana Support HDCP 1.4 na Support HDCP 2.3 mba hamoronana ny endrika HDCP example.
7. Ampidiro ny mari-pamantarana Support HDCP Key Management raha te-hitahiry ny fanalahidin'ny famokarana HDCP amin'ny endrika miafina ao amin'ny fahatsiarovana tselatra ivelany na EEPROM ianao. Raha tsy izany, vonoy ny mari-pamantarana Support HDCP Key Management mba hitahiry ny fanalahidin'ny famokarana HDCP amin'ny endrika tsotra ao amin'ny FPGA.
8. Ao amin'ny Design Exampamin'ny tabilao, safidio ny Arria 10 HDMI RX-TX Retransmit.
9. Safidio ny Synthesis mba hamoronana ny famolavolana fitaovana example.
10. Ho an'ny Generate File Format, fidio Verilog na VHDL.
11. Ho an'ny Kit Development Target, safidio ny Arria 10 GX FPGA Development Kit. Raha misafidy ny kitapom-pampandrosoana ianao, dia miova ny fitaovana kendrena (voafantina ao amin'ny dingana 4) hifanaraka amin'ny fitaovana ao amin'ny kitapom-pampandrosoana. Ho an'ny Arria 10 GX FPGA Development Kit, ny fitaovana ampiasaina dia 10AX115S2F45I1SG.
12. Tsindrio Generate Example Design hamoronana ny tetikasa files sy ny rindrambaiko Executable and Linking Format (ELF). file.

4.3.3. Ampidiro ny HDCP Production Keys
4.3.3.1. Tehirizo ny fanalahidin'ny famokarana HDCP tsotra ao amin'ny FPGA (Support HDCP Key Fitantanana = 0)
Aorian'ny famoronana ny famolavolana dia amboary ny fitadidiana fanalahidy HDCP filehampiditra ny fanalahidin'ny famokarana anao.
Mba hampidirana ny fanalahidin'ny famokarana dia araho ireto dingana ireto.

1. Tadiavo ity fahatsiarovana fanalahidy manaraka ity files ao amin'ny /rtl/hdcp/ lahatahiry:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Sokafy ny hdcp2x_rx_kmem.v file ary tadiavo ny fanalahidin'ny facsimile R1 efa voafaritra mialoha ho an'ny Receiver Public Certificate sy RX Private Key ary Global Constant araka ny aseho ao amin'ny ex.amples ambany.
   Sary 31. Fiara tariby amin'ny Facsimile Key R1 ho an'ny Receiver Public Certificate
   Figure 32. Wire Array an'ny Facsimile Key R1 ho an'ny RX Private Key sy Global Constant
   
3. Tadiavo ny toerana misy ny fanalahidin'ny famokarana ary soloy amin'ny fanalahidin'ny famokarana anao manokana amin'ny laharan-tariby misy azy amin'ny endrika endian lehibe.
   Sary 33. Wire Array an'ny HDCP Production Keys (Placeholder)
   
4. Avereno ny dingana 3 ho an'ny fitadidiana fototra hafa rehetra files. Rehefa vitanao ny mampiditra ny fanalahidin'ny famokarana anao amin'ny fitadidiana fanalahidy rehetra files, ho azo antoka fa ny parameter USE_FACSIMILE dia napetraka amin'ny 0 amin'ny endrika example top level file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping avy amin'ny DCP Key Files
Ny fizarana manaraka dia mamaritra ny sarintany ny fanalahidin'ny famokarana HDCP voatahiry ao amin'ny lakile DCP files ao amin'ny laharan'ny tariby HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v sy hdcp1x_rx_kmem.v files
Ho an'ny hdcp1x_tx_kmem.v sy hdcp1x_rx_kmem.v files

• Ireo roa ireo files dia mizara endrika mitovy.
• Mba hamantarana ny marina HDCP1 TX DCP fanalahidy file ho an'ny hdcp1x_tx_kmem.v, ataovy azo antoka fa ny 4 bytes voalohany amin'ny file dia "0x01, 0x00, 0x00, 0x00".
• Mba hamantarana ny marina HDCP1 RX DCP fanalahidy file ho an'ny hdcp1x_rx_kmem.v, ataovy azo antoka fa ny 4 bytes voalohany amin'ny file dia "0x02, 0x00, 0x00, 0x00".
• Ireo singa mifandraika amin'ny DCP files dia amin'ny endrika kely-endian. Ampiasaina amin'ny kmem files, tsy maintsy avadikao ho big-endian izy ireo.

Sary 34. Mapping byte avy amin'ny lakile HDCP1 TX DCP file ao amin'ny hdcp1x_tx_kmem.v

Fanamarihana:
Ny isa byte dia aseho amin'ny endrika ambany:

• Haben'ny key amin'ny bytes * laharan'ny fanalahidy + isa byte amin'ny laharana ankehitriny + offset tsy tapaka + habe amin'ny andalana amin'ny byte * laharan'ny laharana.
• Ny 308*n dia manondro fa manana 308 bytes ny set key tsirairay.
• 7*y dia manondro fa ny andalana tsirairay dia manana 7 bytes.

Sary 35. HDCP1 TX DCP key file famenoana soatoavina junk

Sary 36. Wire Arrays of hdcp1x_tx_kmem.v
Example amin'ny hdcp1x_tx_kmem.v sy ny fomba fandraisan'ny tariby azy amin'ny sarintanyampNy vidiny sy ny fotoana nitarika ny HDCP1 TX DCP file eo amin’ny sary 35 amin’ny pejy faha-105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Ho an'ny hdcp2x_rx_kmem.v file

• Mba hamantarana ny marina HDCP2 RX DCP fanalahidy file ho an'ny hdcp2x_rx_kmem.v, ataovy azo antoka fa ny 4 bytes voalohany amin'ny file dia "0x00, 0x00, 0x00, 0x02".
• Ireo singa mifandraika amin'ny DCP files dia amin'ny endrika kely-endian.

Sary 37. Mapping byte avy amin'ny lakile HDCP2 RX DCP file ao amin'ny hdcp2x_rx_kmem.v
Ny sary eto ambany dia mampiseho ny sarintany byte marina avy amin'ny lakile HDCP2 RX DCP file ao amin'ny hdcp2x_rx_kmem.v.

Fanamarihana:
Ny isa byte dia aseho amin'ny endrika ambany:

• Haben'ny key amin'ny bytes * laharan'ny fanalahidy + isa byte amin'ny laharana ankehitriny + offset tsy tapaka + habe amin'ny andalana amin'ny byte * laharan'ny laharana.
• Ny 862*n dia manondro fa manana 862 bytes ny set key tsirairay.
• Ny 16*y dia manondro fa manana 16 bytes ny andalana tsirairay. Misy maningana ao amin'ny cert_rx_prod izay manana 32 bytes ny ROW 10.

Sary 38. HDCP2 RX DCP key file famenoana soatoavina junk

Sary 39. Wire Arrays an'ny hdcp2x_rx_kmem.v
Ity sary ity dia mampiseho ny laharan-tariby ho an'ny hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, ary lc128_prod) amin'ny sarintany talohaampNy lakile HDCP2 RX DCP file in
Sary 38 eo amin’ny pejy faha-108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Ho an'ny hdcp2x_tx_kmem.v file:

• Mba hamantarana ny marina HDCP2 TX DCP fanalahidy file ho an'ny hdcp2x_tx_kmem.v, ataovy azo antoka fa ny 4 bytes voalohany amin'ny file dia "0x00, 0x00, 0x00, 0x01".
• Ireo singa mifandraika amin'ny DCP files dia amin'ny endrika kely-endian.
• Azonao atao koa ny mampihatra ny lc128_prod avy amin'ny hdcp2x_rx_kmem.v mivantana mankany amin'ny hdcp2x_tx_kmem.v. Mitovy soatoavina ny lakile.

Sary 40. Wire array of hdcp2x_tx_kmem.v
Ity tarehimarika ity dia mampiseho ny sarintany byte marina avy amin'ny lakile HDCP2 TX DCP file ao amin'ny hdcp2x_tx_kmem.v.

4.3.3.2. Tehirizo ny fanalahidin'ny famokarana HDCP miafina ao amin'ny fitadidiana tselatra ivelany na EEPROM (Tohanana HDCP Key Management = 1)
Sary 41. Avo Avo Mihoatraview ny HDCP Key Management

Rehefa mandeha ny mari-pamantarana Support HDCP Key Management, dia mitana ny fifehezana ny fanafenana fanalahidy famokarana HDCP ianao amin'ny alàlan'ny fampiasana ny fampiasa lozisialy fanafenana fototra (KEYENC) sy ny famolavolana programmer fototra omen'i Intel. Tsy maintsy manome ny fanalahidin'ny famokarana HDCP sy ny fanalahidy fiarovana HDCP 128 bit ianao. Ny lakile fiarovana HDCP
mametaka ny fanalahidin'ny famokarana HDCP ary mitahiry ny lakile ao amin'ny fitadidiana tselatra ivelany (ohatraample, EEPROM) amin'ny karatra vavy HDMI.
Ampidiro ny mari-pamantarana Support HDCP Key Management ary ny endri-pamoahana fanalahidy (KEYDEC) dia ho hita ao amin'ny HDCP IP cores. Ny fiarovana HDCP mitovy
Ny fanalahidy dia tokony ampiasaina ao amin'ny KEYDEC mba haka ny fanalahidin'ny famokarana HDCP amin'ny fotoana fampandehanana ny milina fanodinana. KEYENC sy KEYDEC dia manohana ny Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM ary ny fitaovana I2C EEPROM mifanaraka amin'ny haben'ny rom 16-Kbit farafahakeliny.

Fanamarihana:

1. Ho an'ny karatra vavy HDMI 2.0 FMC Revision 11, ataovy azo antoka fa Atmel AT24CS32 ny EEPROM amin'ny karatra vavy. Misy habe roa samy hafa ny EEPROM ampiasaina amin'ny Bitec HDMI 2.0 FMC zana-karatra Revision 11.
2. Raha efa nampiasa KEYENC ianao teo aloha mba hanafenana ny fanalahidin'ny famokarana HDCP ary velominao ny Support HDCP Key Management amin'ny dikan-teny 21.2 na teo aloha, dia mila amboarinao indray ny fanalahidin'ny famokarana HDCP amin'ny alàlan'ny fampiasa rindrambaiko KEYENC ary mamerina ny HDCP IP avy amin'ny version 21.3
   mandroso.

4.3.3.2.1. Intel KEYENC
KEYENC dia fitaovana rindrambaiko andalana baiko izay ampiasain'i Intel hanodinana ny fanalahidin'ny famokarana HDCP miaraka amin'ny fanalahidy fiarovana HDCP 128 bit izay omenao. KEYENC dia mamoaka ny fanalahidin'ny famokarana HDCP amin'ny hex na bin na lohapejy file endrika. KEYENC koa dia miteraka mif file misy ny fanalahidy fiarovana HDCP 128 bit nomenao. KEYDEC
mila ny mif file.

Rafitra takiana:

1. x86 milina 64-bit miaraka amin'ny Windows 10 OS
2. Visual C++ Redistributable fonosana ho an'ny Visual Studio 2019(x64)

Fanamarihana:
Tsy maintsy mametraka ny Microsoft Visual C++ ho an'ny VS 2019 ianao. Azonao atao ny manamarina raha napetraka avy amin'ny Windows ➤ Control Panel ➤ Programs and Features ny Visual C++ redistributable. Raha napetraka ny Microsoft Visual C++ dia afaka mahita Visual C++ xxxx ianao
Azo zaraina indray (x64). Raha tsy izany dia azonao atao ny misintona sy mametraka Visual C++
Redistributable avy amin'ny Microsoft website. Jereo ny fampahalalana mifandraika amin'ny rohy fampidinana.

Table 55. KEYENC Command Line Options

Safidy andalana baiko	Fandresen-dahatra/Famaritana
-k	<HDCP protection key file> Text file tsy misy afa-tsy ny fanalahidy fiarovana HDCP 128 bit amin'ny hexadecimal. Ekample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 fanalahidin'ny famokarana file avy amin'ny DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 mpandray fanalahidy famokarana file avy amin'ny DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 fanalahidin'ny famokarana file avy amin'ny DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 mpandray fanalahidy famokarana file avy amin'ny DCP (.bin file)
-hdcp1txkeys	Ampidiro ny isan'ny fanalahidy ho an'ny fidirana voafantina (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm aiza n = fanombohana fanalahidy (1 na >1) m = fiafaran'ny fanalahidy (n na >n) Eksample: Misafidiana fanalahidy 1 hatramin'ny 1000 isaky ny HDCP 1.4 TX, HDCP 1.4 RX ary HCDP 2.3 RX fanalahidin'ny famokarana file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
nitohy…

Safidy andalana baiko	Fandresen-dahatra/Famaritana
	Fanamarihana: 1. Raha tsy mampiasa fanalahidin'ny famokarana HDCP ianao file, tsy hitaky ny laharana famaha HDCP ianao. Raha tsy mampiasa ny tohan-kevitra amin'ny tsipika baiko ianao dia 0 ny laharan-tariby default. 2. Azonao atao ihany koa ny misafidy fanondroana samihafa amin'ny fanalahidy ho an'ny fanalahidin'ny famokarana HDCP file. Na izany aza, ny isan'ny fanalahidy dia tokony hifanaraka amin'ireo safidy nofantenana. Example: Mifidiana fanalahidy 100 samihafa Safidio ny fanalahidy 100 voalohany amin'ny fanalahidin'ny famokarana HDCP 1.4 TX file "-hdcp1txkeys 1-100" Misafidiana fanalahidy 300 hatramin'ny 400 ho an'ny fanalahidin'ny famokarana HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Misafidiana fanalahidy 600 hatramin'ny 700 ho an'ny fanalahidin'ny famokarana HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Output file endrika . Ny default dia hex file. Mamorona fanalahidin'ny famokarana HDCP voatahiry ao anaty binary file endrika: -o bin Mamorona fanalahidin'ny famokarana HDCP miafina amin'ny hex file endrika: -o hex Mamorona fanalahidin'ny famokarana HDCP miafina ao amin'ny lohapejy file endrika: -oh
– check-keys	Isan'ny fanalahidy azo pirinty amin'ny fidirana files. Ekample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-keys
	Fanamarihana: ampiasao parameter -check-keys amin'ny faran'ny andalana baiko araka ny voalaza etsy ambonyample.
–version	Soraty ny laharan'ny dikan-teny KEYENC

Azonao atao ny misafidy ny fanalahidin'ny famokarana HDCP 1.4 sy/na HDCP 2.3 hanafenana. Ho an'ny example, raha mampiasa ny fanalahidin'ny famokarana HDCP 2.3 RX fotsiny ianao mba hanafenana, ampiasao fotsiny -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys amin'ny paramètre andalana baiko.
Tabilao 56. Torolàlana momba ny Message Error Common KEYENC

Hafatra diso	tondrozotra
ERROR: lakile fiarovana HDCP file Nanjavona	Tsy ampy ny mari-pamantarana baiko -k file>
ERROR: tokony ho 32 isa hex ny lakile (oh f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Fanalahidy fiarovana HDCP file Tsy tokony ahitana afa-tsy ny lakilen'ny fiarovana HDCP amin'ny isa 32 hexadecimal.
ERROR: Ampidiro azafady ny salan'isa fanalahidy	Tsy voatondro ho an'ny fanalahidin'ny famokarana HDCP fampidirana nomena file.
ERROR: Tsy mety ny salan'ny fanalahidy	Tsy mety ny elanelana fanalahidy voatondro ho an'ny -hdcp1txkeys na -hdcp1rxkeys na -hdcp2rxkeys.
ERROR: tsy afaka mamoronaFileanarana>	Jereo ny fahazoan-dàlana fampirimana avy amin'ny keyenc.exe dia mandeha.
ERROR: -hdcp1txkeys fampidirana dia tsy mety	Tsy manan-kery ny format fanalahidin'ny fidirana ho an'ny fanalahidin'ny famokarana HDCP 1.4 TX. Ny endrika marina dia "-hdcp1txkeys nm" izay n>= 1, m>= n
ERROR: -hdcp1rxkeys fampidirana dia tsy mety	Tsy manan-kery ny format fanalahidin'ny fidirana ho an'ny fanalahidin'ny famokarana HDCP 1.4 RX. Ny endrika marina dia "-hdcp1rxkeys nm" izay n>= 1, m>= n
ERROR: -hdcp2rxkeys fampidirana dia tsy mety	Tsy manan-kery ny format fanalahidin'ny fidirana ho an'ny fanalahidin'ny famokarana HDCP 2.3 RX. Ny endrika marina dia "-hdcp2rxkeys nm" izay n>= 1, m>= n
nitohy…

Hafatra diso	tondrozotra
ERROR: Tsy mety file <fileanarana>	Fanalahidy famokarana HDCP tsy mety file.
ERROR: file karazana tsy hita ny safidy -o	Tsy ampy ny mari-pamantarana baiko ho an'ny –o .
ERROR: tsy mety fileanarana -fileanarana>	<fileanarana> tsy mety, azafady ampiasao ny manankery fileanarana tsy misy tarehin-tsoratra manokana.

Ampidiro ny fanalahidy tokana ho an'ny EEPROM tokana
Alefaso ity baiko manaraka ity avy amin'ny baikon'ny Windows mba hametahana fanalahidy tokana an'ny HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ary HDCP 2.3 RX miaraka amin'ny vokatra. file endrika lohapejy file ho an'ny EEPROM tokana:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Encrypt N Keys ho an'ny N EEPROMs
Ampandehano ity baiko manaraka ity avy amin'ny baikon'ny Windows mba hametahana ny fanalahidy N (manomboka amin'ny fanalahidy 1) an'ny HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ary HDCP 2.3 RX miaraka amin'ny vokatra. file endrika hex file ho an'ny N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex izay misy ny N >= 1 ary tokony hifanaraka amin'ny safidy rehetra.

Fampahafantarana mifandraika
Microsoft Visual C++ ho an'ny Visual Studio 2019
Manome ny Microsoft Visual C++ x86 redistributable package (vc_redist.x86.exe) azo alaina. Raha miova ny rohy, Intel dia manoro hevitra anao hikaroka "Visual C++ redistributable" avy amin'ny motera fikarohana Microsoft.

4.3.3.2.2. Key Programmer
Mba hanomanana ny fanalahidin'ny famokarana HDCP miafina ao amin'ny EEPROM, araho ireto dingana ireto:

1. Adikao ny famolavolan'ny programmer key files avy amin'ity lalana manaraka ity mankany amin'ny lahatahiry miasa: /hdcp2x/hw_demo/key_programmer/
2. Adikao ny lohatenin'ny rindrambaiko file (hdcp_key .h) novokarina avy amin'ny fampiasa rindrambaiko KEYENC (fizarana Encrypt Single Key for Single EEPROM ao amin'ny pejy 113 ) mankany amin'ny lahatahiry logiciel/key_programmer_src/ ary ovao ho hdcp_key.h.
3. Run ./runall.tcl. Ity script ity dia manatanteraka ireto baiko manaraka ireto:
   • Mamorona katalaogy IP files
   • Mamorona rafitra Designer Platform
   • Mamorona tetikasa Intel Quartus Prime
   • Mamorona toeram-piasana rindrambaiko ary amboary ny rindrambaiko
   • Manaova fanangonana feno
4. Download ny Software Object File (.sof) mankany amin'ny FPGA mba hanomanana ny fanalahidin'ny famokarana HDCP miafina ao amin'ny EEPROM.

Mamorona endrika Stratix 10 HDMI RX-TX Retransmit example miaraka amin'ny masontsivana Support HDCP 2.3 sy Support HDCP 1.4, dia araho ity dingana manaraka ity mba hampidirana ny lakile fiarovana HDCP.

• Adikao ny mif file (hdcp_kmem.mif) novokarina avy amin'ny fampiasa rindrambaiko KEYENC (fizarana Encrypt Single Key for Single EEPROM amin'ny pejy 113) mankany amin'ny /quartus/hdcp/ directory.

4.3.4. Angony ny Design
Aorian'ny fampidiranao ny fanalahidin'ny famokarana HDCP tsotra anao ao amin'ny FPGA na ny fandaharana ny fanalahidin'ny famokarana HDCP misy encryption amin'ny EEPROM, dia azonao atao izao ny manangona ny famolavolana.

1. Sokafy ny rindrambaiko Intel Quartus Prime Pro Edition ary sokafy /quartus/a10_hdmi2_demo.qpf.
2. Kitiho ny Processing ➤ Start Compilation.

4.3.5. View ny valiny
Amin'ny faran'ny fampisehoana dia ho afaka ianao view ny vokatra ao amin'ny HDCPenabled HDMI hilentika ivelany.
ny view ny vokatry ny fihetsiketsehana dia araho ireto dingana ireto:

1. Ampaherezo ny board Intel FPGA.
2. Hanova ny lahatahiry ho /quartus/.
3. Soraty ao amin'ny Nios II Command Shell ity baiko manaraka ity mba hisintonana ny Software Object File (.sof) mankany amin'ny FPGA. nios2-configure-sof output_files/ .sof
4. Atsangano ny loharano ivelany HDMI afaka HDCP ary atsofoka (raha mbola tsy nanao izany ianao). Ny dobo ivelany HDMI dia mampiseho ny fivoahan'ny loharano ivelany HDMI anao.

4.3.5.1. Bokotra fanindriana sy fampiasa LED
Ampiasao ny bokotra fanosehana sy ny fiasan'ny LED eo amin'ny solaitrabe mba hifehezana ny fihetsiketsehanao.

Tabilao 57. bokotra fanerena sy famantarana LED (FRL TOHANANA = 0)

Kitiho / LED	asa
cpu_resetn	Tsindrio indray mandeha mba hamerenana ny rafitra.
mpampiasa_pb[0]	Tsindrio indray mandeha raha hanova ny famantarana HPD amin'ny loharano HDMI mahazatra.
mpampiasa_pb[1]	• Tsindrio ary hazòny ny torolalana ny TX core handefasana ny DVI encode famantarana. • Alefaso mba handefasana ny famantarana misy kaody HDMI. • Ataovy azo antoka fa ao amin'ny habaka loko RGB 8 bpc ny horonan-tsary ho avy.
mpampiasa_pb[2]	• Tsindrio ary hajanony mba hanoroana ny TX core hampitsahatra ny fandefasana ny InfoFrames avy amin'ny famantarana ny sideband. • Alefaso ny fandefasana indray ny InfoFrames avy amin'ny famantarana ny sideband.
mpampiasa_tarihin[0]	RX HDMI PLL sata hidin-trano. • 0: Voahidy • 1: Mihidy
mpampiasa_tarihin[1]	Sata hidin-trano fototra RX HDMI • 0: Fantsona 1 farafahakeliny no voahidy • 1: Nihidy avokoa ny fantsona 3
mpampiasa_tarihin[2]	RX HDCP1x IP decryption status. • 0: Tsy mavitrika • 1: Mavitrika
mpampiasa_tarihin[3]	RX HDCP2x IP decryption status. • 0: Tsy mavitrika • 1: Mavitrika
mpampiasa_tarihin[4]	TX HDMI PLL sata hidin-trano. • 0: Voahidy • 1: Mihidy
mpampiasa_tarihin[5]	TX transceiver PLL sata hidin-trano. • 0: Voahidy • 1: Mihidy
mpampiasa_tarihin[6]	TX HDCP1x IP encryption status. • 0: Tsy mavitrika • 1: Mavitrika
mpampiasa_tarihin[7]	TX HDCP2x IP encryption status. • 0: Tsy mavitrika • 1: Mavitrika

Tabilao 58. bokotra fanerena sy famantarana LED (FRL TOHANANA = 1)

Kitiho / LED	asa
cpu_resetn	Tsindrio indray mandeha mba hamerenana ny rafitra.
mpampiasa_dipsw	Fanodinana DIP voafaritry ny mpampiasa hamindra ny fomba passthrough. • OFF (toerana mahazatra) = Passthrough Ny HDMI RX amin'ny FPGA dia mahazo ny EDID avy any ivelany ary manolotra izany amin'ny loharano ivelany mifandray aminy. • ON = Azonao atao ny mifehy ny tahan'ny FRL ambony indrindra RX avy amin'ny terminal Nios II. Ny baiko dia manova ny RX EDID amin'ny alàlan'ny fanodikodinana ny sanda FRL ambony indrindra. Jereo ny Fampandehanana ny famolavolana amin'ny tahan'ny FRL samihafa ao amin'ny pejy 33 raha mila fanazavana fanampiny momba ny fametrahana ny tahan'ny FRL samihafa.
nitohy…

Kitiho / LED	asa
mpampiasa_pb[0]	Tsindrio indray mandeha raha hanova ny famantarana HPD amin'ny loharano HDMI mahazatra.
mpampiasa_pb[1]	Voatokana.
mpampiasa_pb[2]	Tsindrio indray mandeha raha te hamaky ny rejisitra SCDC avy amin'ny lakandrano mifandray amin'ny TX amin'ny karatra zanakavavy Bitec HDMI 2.1 FMC. Fanamarihana: Mba hahafahana mamaky dia tsy maintsy mametraka DEBUG_MODE ho 1 amin'ny rindrambaiko ianao.
mpampiasa_led_g[0]	RX FRL famantaranandro PLL hidin-trano. • 0: Voahidy • 1: Mihidy
mpampiasa_led_g[1]	Sata hidin-dahatsary RX HDMI. • 0: Voahidy • 1: Mihidy
mpampiasa_led_g[2]	RX HDCP1x IP decryption status. • 0: Tsy mavitrika • 1: Mavitrika
mpampiasa_led_g[3]	RX HDCP2x IP decryption status. • 0: Tsy mavitrika • 1: Mavitrika
mpampiasa_led_g[4]	TX FRL famantaranandro PLL hidin-trano. • 0: Voahidy • 1: Mihidy
mpampiasa_led_g[5]	Sata hidin-dahatsary TX HDMI. • 0 = Tsy voahidy • 1 = Mihidy
mpampiasa_led_g[6]	TX HDCP1x IP encryption status. • 0: Tsy mavitrika • 1: Mavitrika
mpampiasa_led_g[7]	TX HDCP2x IP encryption status. • 0: Tsy mavitrika • 1: Mavitrika

4.4. Fiarovana ny fanalahidin'ny encryption voarakitra ao amin'ny FPGA Design
Maro ny endrika FPGA no mampihatra ny fanafenana, ary matetika no ilaina ny mampiditra fanalahidy miafina ao amin'ny FPGA bitstream. Ao amin'ny fianakaviana fitaovana vaovao kokoa, toy ny Intel Stratix 10 sy Intel Agilex, dia misy sakana Secure Device Manager izay afaka manome sy mitantana ireo fanalahidy miafina ireo. Raha tsy misy ireo endri-javatra ireo dia azonao atao ny miantoka ny votoatin'ny bitstream FPGA, ao anatin'izany ny fanalahidin'ny mpampiasa miafina rehetra, miaraka amin'ny encryption.
Ny fanalahidin'ny mpampiasa dia tokony ho voaro ao anatin'ny tontolon'ny famolavolanao, ary tsara kokoa ny manampy amin'ny famolavolana amin'ny alàlan'ny dingana azo antoka mandeha ho azy. Ireto dingana manaraka ireto dia mampiseho ny fomba ahafahanao mampihatra izany dingana izany amin'ny fitaovana Intel Quartus Prime.

1. Mamolavola sy manatsara ny HDL amin'ny Intel Quartus Prime amin'ny tontolo tsy azo antoka.
2. Alefaso any amin'ny tontolo azo antoka ny famolavolana ary manaova dingana mandeha ho azy mba hanavaozana ny fanalahidy miafina. Ny fahatsiarovana amin'ny chip dia mampiditra ny sanda fototra. Rehefa nohavaozina ny fanalahidy, dia ny fanombohana fahatsiarovana file (.mif) dia afaka miova ary ny fikorianan'ny assembler "quartus_cdb –update_mif" dia afaka manova ny fanalahidin'ny fiarovana HDCP tsy misy famoriam-bola. Ity dingana ity dia tena haingana mihazakazaka ary mitahiry ny fotoana voalohany.
3. Ny bitstream Intel Quartus Prime avy eo dia encryption miaraka amin'ny lakile FPGA alohan'ny hamindrana ny bitstream miafina any amin'ny tontolo tsy azo antoka ho an'ny fitsapana farany sy ny fametrahana azy.

Amporisihina ny hanafoana ny fidirana debug rehetra izay afaka mamerina ny fanalahidy miafina avy amin'ny FPGA. Azonao atao ny manafoana tanteraka ny fahaizan'ny debug amin'ny alàlan'ny fanesorana ny JTAG port, na atsaharo ary avereno indrayview fa tsy misy endri-javatra debug toy ny tonian-dahatsoratry ny fitadidiana ao amin'ny rafitra na Signal Tap afaka mamerina ny fanalahidy. Jereo ny AN 556: Fampiasana ny endrika fiarovana amin'ny Intel FPGA raha mila fanazavana fanampiny momba ny fampiasana ny endri-piarovana FPGA ao anatin'izany ny dingana manokana amin'ny fomba hanafenana ny FPGA bitstream sy ny fanefena ny safidy fiarovana toy ny fanalana ny JTAG fidirana.

Fanamarihana:
Azonao atao ny mandinika ny dingana fanampiny amin'ny obfuscation na encryption miaraka amin'ny fanalahidy hafa amin'ny fanalahidy miafina ao amin'ny fitehirizana MIF.
Fampahafantarana mifandraika
AN 556: Fampiasana ny endrika fiarovana amin'ny Intel FPGA

4.5. Hevitra momba ny fiarovana
Rehefa mampiasa ny endri-javatra HDCP dia tadidio ireto fepetra fiarovana manaraka ireto.

• Rehefa mamolavola rafitra famerenana dia tsy maintsy manakana ny horonan-tsary voaray tsy hiditra amin'ny TX IP ianao amin'ireto fepetra manaraka ireto:
  — Raha toa ka HDCP-encrypted ny horonan-tsary voaray (izany hoe ny satan'ny encryption hdcp1_enabled na hdcp2_enabled avy amin'ny RX IP dia asserted) ary ny horonan-tsary alefa dia tsy HDCP-encrypted (izany hoe ny satan'ny encryption hdcp1_enabled na hdcp2_enabled avy amin'ny TX IP dia tsy voalaza).
  - Raha HDCP TYPE 1 ny horonantsary voaray (izany hoe streamid_type avy amin'ny RX IP no asserted) ary ny video alefa dia HDCP 1.4 encrypted (izany hoe ny satan'ny encryption hdcp1_enabled avy amin'ny TX IP dia nanamafy)
• Tokony hitazona ny tsiambaratelo sy ny fahamendrehan'ny fanalahidin'ny famokarana HDCP ianao, ary ny fanalahidin'ny mpampiasa rehetra.
• Manoro hevitra mafy anao ny Intel mba hamolavola tetikasa Intel Quartus Prime sy loharano famolavolana files izay misy fanalahidin'ny encryption amin'ny tontolo kajy azo antoka mba hiarovana ny fanalahidy.
• Manoro hevitra mafy anao ny Intel mba hampiasa ny endri-piarovana amin'ny famolavolana ao amin'ny FPGA mba hiarovana ny famolavolana, ao anatin'izany ny fanalahidin'ny encryption rehetra, amin'ny kopia tsy nahazoana alalana, injeniera mivadika, ary tampering.

Fampahafantarana mifandraika
AN 556: Fampiasana ny endrika fiarovana amin'ny Intel FPGA

4.6. Torolàlana debug
Ity fizarana ity dia mamaritra ny mari-pamantarana sata HDCP mahasoa sy ny mari-pamantarana rindrambaiko azo ampiasaina amin'ny debugging. Ahitana fanontaniana matetika (FAQ) momba ny fampandehanana ny famolavolana example.

4.6.1. HDCP Status famantarana
Misy famantarana maromaro mahasoa hamantarana ny toetry ny fiasan'ny HDCP IP cores. Ireo famantarana ireo dia hita ao amin'ny design example top-level ary mifamatotra amin'ny LED onboard:

Anarana famantarana	asa
hdcp1_enabled_rx	RX HDCP1x IP Decryption Status 0: Tsy mavitrika 1: Mavitrika
hdcp2_enabled_rx	RX HDCP2x IP Decryption Status 0: Tsy mavitrika 1: Mavitrika
hdcp1_enabled_tx	TX HDCP1x IP Encryption Status 0: Tsy mavitrika 1: Mavitrika
hdcp2_enabled_tx	TX HDCP2x IP Encryption Status 0: Tsy mavitrika 1: Mavitrika

Jereo ny tabilao 57 amin'ny pejy 115 sy ny tabilao 58 ao amin'ny pejy 115 ho an'ny fametrahana LED tsirairay avy.
Ny toetra mavitrika amin'ireo famantarana ireo dia manondro fa ny HDCP IP dia voamarina ary mandray / mandefa horonan-tsary misy miafina. Ho an'ny lalana tsirairay dia HDCP1x na HDCP2x ihany
Mavitrika ny famantarana momba ny encryption/decryption. Ho an'ny exampAry, raha miasa na hdcp1_enabled_rx na hdcp2_enabled_rx, ny HDCP amin'ny lafiny RX dia alefa ary manafoana ny horonan-tsarimihetsika miafina avy amin'ny loharanon-dahatsary ivelany.

4.6.2. Manova ny mari-pamantarana rindrambaiko HDCP
Mba hanamorana ny fizotran'ny debugging HDCP, azonao atao ny manova ny mari-pamantarana ao amin'ny hdcp.c.
Ny tabilao etsy ambany dia mamintina ny lisitr'ireo masontsivana azo amboarina sy ny asany.

fikirana	asa
SUPPORT_HDCP1X	Alefaso ny HDCP 1.4 amin'ny lafiny TX
SUPPORT_HDCP2X	Alefaso ny HDCP 2.3 amin'ny lafiny TX
DEBUG_MODE_HDCP	Alefaso ny hafatra debug ho an'ny TX HDCP
REPEATER_MODE	Ampidiro ny fomba famerenana ho an'ny endrika HDCP example

Raha hanova ny masontsivana dia ovay ny soatoavina amin'ny sanda irina ao amin'ny hdcp.c. Alohan'ny hanombohana ny fanangonana dia ataovy izao fanovana manaraka izao ao amin'ny build_sw_hdcp.sh:

1. Tadiavo ity andalana manaraka ity ary asio commentaire mba hisorohana ny logiciel novaina file nosoloina ny tany am-boalohany files avy amin'ny lalana fametrahana Intel Quartus Prime Software.
   
2.  Ampandehano ny "./build_sw_hdcp.sh" hanangonana ny rindrambaiko nohavaozina.
3. Ny vokarina .elf file dia azo ampidirina amin'ny famolavolana amin'ny fomba roa:
   a. Alefaso ny "nios2-download -g file anarana>". Avereno ny rafitra rehefa vita ny fizotry ny fampidinana mba hahazoana antoka fa miasa tsara.
   b. Mihazakazaka "quartus_cdb --update_mif" hanavao ny fanombohana fahatsiarovana files. Ampandehano ny assembler hamorona .sof vaovao file izay ahitana ny rindrambaiko nohavaozina.

4.6.3. Fanontaniana matetika (FAQ)
Tabilao 59. Ny soritr'aretina sy ny toromarika momba ny tsy fahombiazana

isa	Symptom tsy fahombiazana	tondrozotra
1.	Ny RX dia mahazo horonan-tsarimihetsika miafina, fa ny TX dia mandefa horonan-tsary static amin'ny loko manga na mainty.	Izany dia noho ny tsy fahombiazan'ny fanamarinana TX miaraka amin'ny sodina ivelany. Ny mpamerina afaka HDCP dia tsy tokony handefa ilay horonan-tsary amin'ny endrika tsy misy miafina raha toa ka misy encryption ny horonan-tsary miditra avy any ambony. Mba hanatratrarana izany, ny horonan-tsary static miloko manga na mainty dia manolo ny horonan-tsary mivoaka rehefa tsy mihetsika ny mari-pamantarana sata fanafenana TX HDCP raha mavitrika ny mari-pamantarana sata decryption RX HDCP. Ho an'ny torolalana marina dia jereo ny Hevitra momba ny fiarovana eo amin'ny pejy 117. Na izany aza, io fihetsika io dia mety hanakana ny fizotran'ny debugging rehefa mamela ny famolavolana HDCP. Ity ambany ity ny fomba hanesorana ny fanakanana horonantsary amin'ny endrika example: 1. Tadiavo ity seranan-tsambo manaraka ity eo amin'ny ambaratonga ambony amin'ny endrika example. Ity seranana ity dia an'ny module hdmi_tx_top. 2. Ovao ho toy izao manaraka izao ny fifandraisana amin'ny seranana:
2.	Mavitrika ny mari-pamantarana sata fanafenana TX HDCP fa ny sarin'ny lanezy dia aseho eo amin'ny filentika midina.	Izany dia noho ny tsy fandravana ny horonan-tsary miafina mivoaka amin'ny fomba marina ny rano midina ambany. Ataovy azo antoka fa manome ny global constant (LC128) amin'ny TX HDCP IP ianao. Ny sandany dia tokony ho ny sanda famokarana sy marina.
3.	Ny mari-pamantarana sata fanafenana TX HDCP dia tsy miorina na tsy mihetsika foana.	Izany dia noho ny tsy fahombiazan'ny fanamarinana TX miaraka amin'ny rano midina ambany. Mba hanamorana ny fizotran'ny debugging, azonao atao ny manamora ny DEBUG_MODE_HDCP paramètre amin'ny hdcp.c. Jereo ny Manova ny mari-pamantarana rindrambaiko HDCP ao amin’ny pejy 118 ao amin’ny torolalana. Ity 3a-3c manaraka ity no mety ho antony mahatonga ny fanamarinana TX tsy nahomby.
3a.	Ny log debug software dia manohy manonta ity hafatra ity "HDCP 1.4 dia tsy tohanan'ny ambany (Rx)".	Ny hafatra dia manondro fa tsy mahazaka ny HDCP 2.3 sy ny HDCP 1.4 ny sodina ambany. Ataovy azo antoka fa manohana ny HDCP 2.3 na HDCP 1.4 ny sodina ambany.
3b.	Tsy nahomby ny fanamarinana TX.	Izany dia noho ny ampahany amin'ny fanamarinana TX toy ny fanamarinana sonia, ny fanamarinana ny toerana misy azy, sns. Ataovy azo antoka fa mampiasa fanalahidin'ny famokarana fa tsy fanalahidin'ny facsimile.
3c.	Ny log debug logiciel dia manohy manonta "Re-authentication	Ity hafatra ity dia manondro fa nangataka ny fanamarinana indray ny savony ambany satria tsy voavaha tsara ilay horonan-tsary voaray. Ataovy azo antoka fa manome ny global constant (LC128) amin'ny TX HDCP IP ianao. Ny sandany dia tsy maintsy ny sandan'ny famokarana ary marina ny sandany.
nitohy…

isa	Symptom tsy fahombiazana	tondrozotra
	ilaina” rehefa vita ny fanamarinana HDCP.
4.	Ny mari-pamantarana sata decryption RX HDCP dia tsy miasa na dia nahafahan'ny loharano ambony aza ny HDCP.	Izany dia manondro fa ny RX HDCP IP dia tsy nahatratra ny fanjakana voamarina. Amin'ny alàlan'ny default, ny REPEATER_MODE Parameter dia alefa amin'ny endrika example. Raha ny REPEATER_MODE dia alefa, ataovy azo antoka fa voamarina ny IP TX HDCP. Rehefa ny REPEATER_MODE Ampifamadiho ny parameter, ny RX HDCP IP dia manandrana manamarina ho toy ny mamerina raha toa ka mifandray amin'ny fantsona afaka HDCP ny TX. Mijanona antsasak'adiny ny fanamarinana eo am-piandrasana ny IP TX HDCP mba hamita ny fanamarinana miaraka amin'ny fidina midina ary ampita ny RECEIVERID_LIST amin'ny IP RX HDCP. Ny fe-potoana voafaritra ao amin'ny HDCP Specification dia 2 segondra. Raha tsy afaka mamita ny fanamarinana amin'ity vanim-potoana ity ny IP TX HDCP, ny loharano ambony dia mihevitra ny fanamarinana ho tsy mahomby ary manomboka ny fanamarinana indray araka ny voalaza ao amin'ny HDCP Specification.
		Fanamarihana: • Jereo ny Manova ny mari-pamantarana rindrambaiko HDCP ao amin'ny pejy 118 ho an'ny fomba hanafoanana ny REPEATER_MODE Parameter ho an'ny tanjona debugging. Taorian'ny fanesorana ny REPEATER_MODE parameter, ny RX HDCP IP dia manandrana manamarina hatrany amin'ny maha-recepteur endpoint. Ny TX HDCP IP dia tsy manokatra ny fizotran'ny fanamarinana.
		• Raha ny REPEATER_MODE tsy mandeha ny parameter, ataovy azo antoka fa ny lakile HDCP omena ny HDCP IP dia ny sandan'ny famokarana ary ny sandany dia marina.
5.	Ny mari-pamantarana momba ny decryption RX HDCP dia tsy miorina.	Midika izany fa ny RX HDCP IP dia nangataka ny fanamarinana indray avy hatrany rehefa vita ny fanjakana voamarina. Izany angamba dia noho ny horonan-tsarimihetsika miditra dia tsy voavaha tsara amin'ny alàlan'ny RX HDCP IP. Ataovy azo antoka fa ny tsy miova maneran-tany (LC128) omena ny fototry ny RX HDCP IP dia ny sandan'ny famokarana ary ny sandany dia marina.

HDMI Intel Arria 10 FPGA IP Design Example User Guide Archives

Ho an'ny dikan-teny farany sy teo aloha amin'ity torolàlana mpampiasa ity, jereo ny HDMI Intel® Arria 10 FPGA IP Design Example User Guide. Raha tsy voatanisa ny dikan-teny IP na rindrambaiko, dia mihatra ny torolalana momba ny mpampiasa ho an'ny IP na dikan-tsarimihetsika teo aloha.
Ny dikan-teny IP dia mitovy amin'ny dikan'ny rindrambaiko Intel Quartus Prime Design Suite hatramin'ny v19.1. Avy amin'ny rindrambaiko Intel Quartus Prime Design Suite version 19.2 na aoriana, IP
Ny cores dia manana drafitra famoahana IP vaovao.

Tantara fanavaozana ho an'ny HDMI Intel Arria 10 FPGA IP Design Example User Guide

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
2022.12.27	22.4	19.7.1	Nampiana paramètre vaovao hisafidianana ny fanavaozana ny karatra vavy HDMI amin'ny fizarana Hardware sy Software Requirements amin'ny endrika talohaample ho an'ny HDMI 2.0 (mode tsy FRL).
2022.07.29	22.2	19.7.0	• Fampandrenesana ny fanesorana ny singa Cygwin amin'ny dikan-Windows* an'ny Nios II EDS sy ny fepetra hametrahana WSL ho an'ny mpampiasa Windows*. • Nohavaozina ny dikan-karatra zanaka vavy avy amin'ny Revision 4 ka hatramin'ny 9 raha azo ampiharina manerana ny antontan-taratasy.
2021.11.12	21.3	19.6.1	• Nohavaozina ny fizarana Mitahiry ny fanalahidin'ny famokarana HDCP encrypted ao amin'ny fitadidiana tselatra ivelany na EEPROM (Tohanana HDCP Key Management = 1) mba hamaritana ny utility software encryption key vaovao (KEYENC). • Nesorina ireto tarehimarika manaraka ireto: - Ny angon-drakitra an'ny Facsimile Key R1 ho an'ny RX Private Key - Ny angon-drakitra momba ny HDCP Production Keys (Placeholder) - Ny angon-drakitra an'ny HDCP Protection Key (fanalahidy efa voafaritra) — lakile fiarovana HDCP natomboka tamin'ny hdcp2x_tx_kmem.mif — lakile fiarovana HDCP natomboka tamin'ny hdcp1x_rx_kmem.mif — lakile fiarovana HDCP natomboka tamin'ny hdcp1x_tx_kmem.mif • Nafindra ny fizarana HDCP Key Mapping avy amin'ny DCP Key Files avy amin'ny Debug Guidelines mba hitahiry ny fanalahidin'ny famokarana HDCP tsotra ao amin'ny FPGA (Support HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Nesorina ny fanondroana ny ncsim
2021.05.12	21.1	19.6.0	• Nampiana rehefa SUPPORT FRL = 1 na SUPPORT HDCP KEY MANAGEMENT = 1 amin'ny famaritana ny sary 29 HDCP Over HDMI Design Exampny Block Diagram. • Nampiana ny dingana ao amin'ny fitadidiana fanalahidy HDCP files amin'ny Design Walkthrough. • Nampiana rehefa SUPPORT FRL = 0 ao amin'ny fizarana Apetraho ny ardware. • Nampiana ny dingana hamelomana ny Support HDCP Key Management parameter ao amin'ny Generate the Design. • Nampiana zana-pizarana vaovao Mitahiry fanalahidin'ny famokarana HDCP miafina ao amin'ny fitadidiana tselatra ivelany na EEPROM (Tohanana HDCP Key Management = 1).
nitohy…

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
			• Novana anarana ny bokotra Push Table sy ny famantarana LED ho Tondro fanosehana sy ny famantarana LED (SUPPORT FRL = 0). • Fanampiana bokotra Push latabatra sy famantarana LED (FRL TOHANANA = 1). • Nanampy toko vaovao Fiarovana ny lakilen'ny encryption voarakitra ao amin'ny FPGA Design. • Nanampy toko vaovao Torolàlana momba ny fanivanana sy fizarana HDCP Status Signals, fanovana HDCP Software Parameter ary Fanontaniana Apetraka matetika.
2021.04.01	21.1	19.6.0	• Ireo singa tarehin-tsoratra nohavaozina ilaina amin'ny RX-Only na TX-Only Design. • RTL navoakan'ny tabilao nohavaozina Files. • Figure nohavaozina HDMI RX Top Components. • Fizarana nesorina HDMI RX Top Link Training Process. • Nohavaozina ny dingana amin'ny fampandehanana ny famolavolana amin'ny tahan'ny FRL samihafa. • Sary nohavaozina HDMI 2.1 Design Example Clocking Scheme. • Famantaran'ny fandaharam-potoana famantaranandro latabatra nohavaozina. • Figure nohavaozina HDMI RX-TX Block Diagram mba hanampiana fifandraisana avy amin'ny Transceiver Arbiter mankany TX ambony.
2020.09.28	20.3	19.5.0	• Nesorina ny fanamarihana fa ny endrika HDMI 2.1 exampNy amin'ny fomba FRL dia tsy manohana afa-tsy fitaovana kilasy -1 amin'ny HDMI Intel FPGA IP Design ExampTorolàlana fanombohana haingana ho an'ny fitaovana Intel Arria 10 sy HDMI 2.1 Design Example (Support FRL = 1) fizarana. Ny endrika dia manohana ny hafainganam-pandeha rehetra. • Nesorina ny fampahalalana ls_clk tamin'ny endrika rehetra HDMI 2.1 example fizarana mifandraika. Ny sehatra ls_clk dia tsy ampiasaina amin'ny endrika example. • Nohavaozina ny kisary sakana ho an'ny endrika HDMI 2.1 example amin'ny fomba FRL ao amin'ny HDMI 2.1 Design Example (Support FRL = 1), Mamorona RX- Only na TX-Only Designs Design Components, ary fizarana Scheme Clocking. • Nohavaozina ny lahatahiry ary navoaka files lisitra ao amin'ny fizarana Directory Structure. • Nesoriny ireo famantarana tsy misy ifandraisany, ary nampiana na nanova ny filazalazana momba ity endrika HDMI 2.1 manaraka ityample signals ao amin'ny fizarana Interface Signals: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* famantarana — tx_reconfig_done — txcore_tbcr — pio_in0_external_connexion_export • Nampiana ireto mari-pamantarana manaraka ireto tao amin'ny fizarana Parameter RTL Design: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - Ampiasao ny FPLL — POLARITY_INVERSION
nitohy…

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
			• Nohavaozina ny kisary sakana ho an'ny endrika HDMI 2.0 example ho an'ny rindrambaiko Intel Quartus Prime Pro Edition ao amin'ny HDMI 2.0 Design Example (Support FRL = 0), Mamorona RX-Only na TX-Only Designs Design Components, ary fizarana Scheme Clocking. • Nohavaozina ny famantaranandro ary namerina ny anaran'ny famantarana ao amin'ny fizarana Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering. • Nesoriny ireo famantarana tsy misy ifandraisany, ary nampiana na nanova ny filazalazana momba ity endrika HDMI 2.0 manaraka ityample signals ao amin'ny fizarana Interface Signals: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — famantarana nios_tx_i2c* — hdmi_ti_i2c* famantarana — tx_i2c_avalon* famantarana — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n - famantarana i2c_master* — famantarana nios_tx_i2c* — refy_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* famantarana — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* famantarana • Nampiana fanamarihana fa ny simulation testbench dia tsy tohanana ho an'ny famolavolana miaraka amin'ny Ampidiro ny I2C Parameter dia afaka ary nanavao ny hafatra simulation ao amin'ny fizarana Simulation Testbench. • Nohavaozina ny fizarana fanavaozana ny endrikao.
2020.04.13	20.1	19.4.0	• Nanampy fanamarihana fa ny endrika HDMI 2.1 exampNy amin'ny fomba FRL dia tsy manohana afa-tsy fitaovana kilasy -1 amin'ny HDMI Intel FPGA IP Design Example Torolàlana fanombohana haingana ho an'ny fitaovana Intel Arria 10 ary famaritana amin'ny antsipiriany momba ny HDMI 2.1 Design Example (Support FRL = 1) fizarana. • Namindra ny HDCP amin'ny HDMI Design Example ho an'ny Intel Arria 10 Devices fizarana avy amin'ny HDMI Intel FPGA IP User Guide. • Nanova ny fizarana Simulating the Design mba hampidirana ny audio sample generator, sideband data generator, ary auxiliary data generator ary nanavao ny hafatra simulation mahomby. • Nesoriny ilay fanamarihana milaza fa ny simulation dia tsy misy afa-tsy Tohano ny FRL fanamarihana kilemaina. Ny simulation dia azo alaina ho an'ny Tohano ny FRL natao koa ny famolavolana. • Nohavaozina ny famaritana endri-javatra ao amin'ny famaritana amin'ny antsipiriany momba ny HDMI 2.1 Design Example (Support FRL Enabled) fizarana.
nitohy…

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
			• Nanova ny sarin'ny sakana tao amin'ny HDMI 2.1 RX-TX Design Block Diagram, Design Components, ary ny famoronana RX-Only na TX-Only Designs ho an'ny HDMI 2.1 design example. Nampiana singa vaovao sy singa nesorina izay tsy azo ampiharina intsony. • Nanova ny toromarika script main.c ao amin'ny fizarana Mamorona RX-Only na TX-Only Designs. • Nohavaozina ny fizarana Directory Structure mba hanampiana lahatahiry vaovao sy files ho an'ny HDMI 2.0 sy HDMI 2.1 famolavolana examples. • Nohavaozina ny fizarana Hardware sy Software Requirements ho an'ny HDMI 2.1 design example. • Nohavaozina ny kisary sakana sy ny famaritana famantarana ao amin'ny fizarana Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering ho an'ny HDMI 2.1 design example. • Nanampy fizarana vaovao, Fampandehanana ny famolavolana amin'ny tahan'ny FRL samihafa, ho an'ny endrika HDMI 2.1 talohaamples. • Nohavaozina ny kisary sakana sy ny filazalazana famantarana ao amin'ny fizarana Clocking Scheme ho an'ny HDMI 2.1 design example. • Fanazavana fanampiny momba ny switch DIP mpampiasa ao amin'ny fizarana Hardware Setup ho an'ny endrika HDMI 2.1 example. • Nohavaozina ny fizarana Famerana ny famolavolana ho an'ny endrika HDMI 2.1 example. • Nohavaozina ny fizarana fanavaozana ny endrikao. • Nohavaozina ny fizarana Testbench Simulation ho an'ny endrika HDMI 2.0 sy HDMI 2.1 examples.
2020.01.16	19.4	19.3.0	• Nohavaozina ny HDMI Intel FPGA IP Design Example Quick Start Guide ho an'ny Intel Arria 10 Devices fizarana misy fampahalalana momba ny HDMI 2.1 design example miaraka amin'ny mode FRL. • Nanampy toko vaovao, Famaritana amin'ny antsipiriany momba ny HDMI 2.1 Design Example (Support FRL Enabled) izay mirakitra ny fampahalalana rehetra mifandraika amin'ilay endrika vaovao nampidirina talohaample. • Novana anarana ny HDMI Intel FPGA IP Design ExampNy famaritana amin'ny antsipiriany amin'ny famaritana amin'ny antsipiriany momba ny HDMI 2.0 Design Example mba mazava kokoa.
2019.10.31	18.1	18.1	• Nampiana novokarina files ao amin'ny lahatahiry tx_control_src: ti_i2c.c sy ti_i2c.h. • Fanampiana fanampiny ho an'ny fanavaozana karatra FMC 11 ao amin'ny Hardware sy Software Requirements ary ny fanangonana sy ny fitiliana ny Design. • Nesorina ny fizarana Famerana ny famolavolana. Ny famerana momba ny fanitsakitsahana ny fotoana amin'ny faneriterena ambony indrindra dia voavaha tamin'ny dikan-teny 18.1 an'ny HDMI Intel FPGA IP. • Nampiana mari-pamantarana RTL vaovao, BITEC_DAUGHTER_CARD_REV, mba ahafahanao misafidy ny fanavaozana ny karatra Bitec HDMI.
nitohy…

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
			• Nohavaozina ny filazalazana momba ny fmcb_dp_m2c_p sy fmcb_dp_c2m_p mba hampidirana vaovao momba ny fanavaozana karatra FMC 11, 6, ary 4. • Nampiana ireto famantarana vaovao manaraka ireto ho an'ny fanavaozana ny karatra zanaka vavy Bitec 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Nanampy fizarana momba ny fanavaozana ny endrikao.
2017.11.06	17.1	17.1	• Novana anarana HDMI IP core ho HDMI Intel FPGA IP araka ny fanavaozana Intel. • Nanova ny teny hoe Qsys ho Mpamorona Platform. • Fanampiana fanampiny momba ny Fampidirana sy fanivanana ny Dynamic Range sy Mastering InfoFrame (HDR). • Nohavaozina ny rafitra lahatahiry: - Nampiana lahatahiry script sy rindrambaiko ary files. - Nohavaozina mahazatra sy hdr files. - Nesorina atx files. - Avahana fileho an'ny Intel Quartus Prime Standard Edition sy Intel Quartus Prime Pro Edition. • Nohavaozina ny fizarana Generating the Design mba hanampiana ny fitaovana ampiasaina ho 10AX115S2F4I1SG. • Nanova ny tahan'ny data transceiver ho an'ny famantaran'ny famantaranandro 50-100 MHz TMDS ho 2550-5000 Mbps. • Nohavaozina ny fampahafantarana rohy RX-TX izay azonao avoaka ny bokotra user_pb[2] mba hanesorana ny sivana ivelany. • Nohavaozina ny kisary fikorianan'ny rindrambaiko Nios II izay misy ny fanaraha-maso ho an'ny loharano I2C master sy HDMI. • Fanampiana vaovao momba ny Design Example GUI masontsivana. • Nampiana HDMI RX sy TX Top famolavolana masontsivana. • Nampiana ireto famantarana avo lenta HDMI RX sy TX ireto: — mgmt_clk - reset — i2c_clk — hdmi_clk_in — Nesorina ireto famantarana avo lenta avo indrindra HDMI RX sy TX ireto: • version • i2c_clk
nitohy…

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
			• Nanampy fanamarihana fa ny fandrindrana analogue transceiver dia voasedra ho an'ny Intel Arria 10 FPGA Development Kit sy Bitec HDMI 2.0 Daughter card. Azonao atao ny manova ny fika ananalog ho an'ny biraonao. • Nanampy rohy ho an'ny vahaolana mba hisorohana ny jitter ny PLL cascading na tsy natokana ho an'ny famantaranandro famantaranandro Intel Arria 10 PLL. • Nanampy fanamarihana fa tsy afaka mampiasa pin RX transceiver ianao ho CDR refclk ho an'ny HDMI RX na ho TX PLL refclk ho an'ny HDMI TX. • Nampiana fanamarihana momba ny fomba hanampiana set_max_skew faneriterena ho an'ny endrika izay mampiasa TX PMA sy PCS fatorana.
2017.05.08	17.0	17.0	• Naverina anarana hoe Intel. • Novana ny laharan'ny ampahany. • Nohavaozina ny rafitra lahatahiry: - Nampiana hdr files. — Nanova ny qsys_vip_passthrough.qsys ho nios.qsys. - Nampiana filenatokana ho an'ny Intel Quartus Prime Pro Edition. • Fampahafantarana nohavaozina fa ny sakana RX-TX Link dia manao sivana ivelany ihany koa amin'ny High Dynamic Range (HDR) Infoframe avy amin'ny angona fanampiny HDMI RX ary mampiditra example HDR Infoframe amin'ny angon-drakitra fanampiny amin'ny HDMI TX amin'ny alàlan'ny Avalon ST multiplexer. • Nampiana fanamarihana ho an'ny famaritana PHY Transceiver Native izay mahafeno ny fepetra takian'ny HDMI TX inter-channel, dia mila mametraka ny safidy fomba famatorana fantsona TX ao amin'ny tonian-dahatsoratra Arria 10 Transceiver Native PHY ianao PMA sy PCS fatorana. • Famaritana nohavaozina momba ny os sy ny fandrefesana famantarana. • Nanova ny oversampling factor ho an'ny tahan'ny angon-drakitra transceiver isan-karazany isaky ny isan'ny famantaran'ny famantaranandro TMDS hanohanana ny rafitra famantaranandro mivantana TX FPLL. • Nanova TX IOPLL ho TX FPLL cascade clocking rafitra ho TX FPLL rafitra mivantana. • Nampiana famantarana fanavaozana TX PMA. • Nanova USER_LED[7] mihoatraampling status. 1 dia manondro oversampled (datarate <1,000 Mbps amin'ny fitaovana Arria 10). • Nohavaozina HDMI Design Example latabatra Simulators Supported. VHDL tsy tohana ho an'ny NCSim. • Nampiana rohy mankany amin'ny arsiva dikan-ny Arria 10 HDMI IP Core Design Example User Guide.
2016.10.31	16.1	16.1	Famoahana voalohany.

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.

Online Version
Alefaso ny valiny
ID: 683156
Dikan-teny: 2022.12.27

Documents / Loharano

intel HDMI Arria 10 FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

References

• User Manual