និមិត្តសញ្ញា IntelHDMI Arria 10 FPGA IP Design Example
ការណែនាំអ្នកប្រើប្រាស់intel HDMI Arria 10 FPGA IP Design ExampleHDMI Intel® Arria 10 FPGA IP
រចនា Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus®
Prime Design Suite៖ ២២.៣
កំណែ IP៖ 19.7.1

មាតិកា លាក់
1 HDMI Intel® FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័សសម្រាប់ឧបករណ៍ Intel® Arria® 10
2 HDMI 2.1 Design Example (គាំទ្រ FRL = 1)
3 HDMI 2.0 Design Example (គាំទ្រ FRL = 0)
4 HDCP លើ HDMI 2.0/2.1 Design Example
5 HDMI Intel Arria 10 FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
6 ប្រវត្តិកែប្រែសម្រាប់ HDMI Intel Arria 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
7 ឯកសារ/ធនធាន
7.1 ឯកសារយោង
8 ប្រកាសដែលពាក់ព័ន្ធ

HDMI Intel® FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័សសម្រាប់ឧបករណ៍ Intel® Arria® 10

ឧបករណ៍ HDMI Intel® 10 មានលក្ខណៈពិសេសក្លែងធ្វើតេស្ដសាកល្បង និងការរចនាផ្នែករឹងដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។
ការរចនា FPGA IP ឧample សម្រាប់ Intel Arria®
HDMI Intel FPGA IP ផ្តល់នូវការរចនាដូចខាងក្រោមamples:

  • ការរចនាបញ្ជូនបន្ត HDMI 2.1 RX-TX ជាមួយនឹងរបៀបតំណអត្រាថេរ (FRL) ត្រូវបានបើក
  • ការរចនាបញ្ជូនបន្ត HDMI 2.0 RX-TX ជាមួយនឹងរបៀប FRL ត្រូវបានបិទ
  • ការរចនា HDCP លើ HDMI 2.0

ចំណាំ៖ មុខងារ HDCP មិនត្រូវបានរួមបញ្ចូលនៅក្នុងកម្មវិធី Intel® Quartus Prime Pro Edition ទេ។
ដើម្បីចូលប្រើមុខងារ HDCP សូមទាក់ទង Intel នៅ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។
រូបភាពទី 1. ជំហានអភិវឌ្ឍន៍intel HDMI Arria 10 FPGA IP Design Example - ជំហានអភិវឌ្ឍន៍ព័ត៌មានពាក់ព័ន្ធ
មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP
១.២. ការបង្កើតការរចនា
ប្រើកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ IP របស់ HDMI Intel FPGA នៅក្នុងកម្មវិធី Intel Quartus Prime ដើម្បីបង្កើតការរចនា examples ។ សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ចាប់ផ្តើមជាមួយ Nios® II EDS នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 19.2 និង Intel Quartus Prime Standard Edition software version 19.1, Intel បានលុបសមាសភាគ Cygwin នៅក្នុងកំណែ Windows* របស់ Nios II EDS ដោយជំនួសវាដោយ Windows* Subsytem សម្រាប់ Linux (WSL)។ ប្រសិនបើអ្នកជាអ្នកប្រើប្រាស់ Windows* អ្នកត្រូវដំឡើង WSL មុនពេលបង្កើត ex design របស់អ្នក។ampលេ
រូបភាពទី 2. ការបង្កើតលំហូរនៃការរចនាintel HDMI Arria 10 FPGA IP Design Example - ការបង្កើតលំហូរនៃការរចនា

  1. បង្កើតគម្រោងផ្តោតលើគ្រួសារឧបករណ៍ Intel Arria 10 ហើយជ្រើសរើសឧបករណ៍ដែលចង់បាន។
  2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង ហើយចុចពីរដងលើ Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP។ បង្អួចបំរែបំរួល IP ថ្មី ឬ New IP Variant លេចឡើង។
  3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip ឬ .qsys.
  4. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
  5. នៅលើផ្ទាំង IP កំណត់ប៉ារ៉ាម៉ែត្រដែលចង់បានសម្រាប់ទាំង TX និង RX ។
  6. បើកប៉ារ៉ាម៉ែត្រ Support FRL ដើម្បីបង្កើត HDMI 2.1 design exampនៅក្នុងរបៀប FRL ។ បិទវាដើម្បីបង្កើត HDMI 2.0 design example ដោយគ្មាន FRL ។
  7. នៅលើ Design Exampនៅលើផ្ទាំង សូមជ្រើសរើស Arria 10 HDMI RX-TX Retransmit ។
  8. ជ្រើសរើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើស Synthesis ដើម្បីបង្កើត hardware design example.អ្នកត្រូវតែជ្រើសរើសយ៉ាងហោចណាស់ជម្រើសមួយក្នុងចំណោមជម្រើសទាំងនេះដើម្បីបង្កើត ex designample fileស. ប្រសិនបើអ្នកជ្រើសរើសទាំងពីរ នោះពេលវេលានៃការបង្កើតគឺវែងជាង។
  9. សម្រាប់បង្កើត File ធ្វើទ្រង់ទ្រាយ ជ្រើសរើស Verilog ឬ VHDL ។
  10. សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើសឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10 GX FPGA ។ ប្រសិនបើអ្នកជ្រើសរើសឧបករណ៍អភិវឌ្ឍន៍ នោះឧបករណ៍គោលដៅ (ដែលបានជ្រើសរើសក្នុងជំហានទី 4) ផ្លាស់ប្តូរដើម្បីផ្គូផ្គងឧបករណ៍នៅលើក្តារគោលដៅ។ សម្រាប់ Intel Arria 10 GX FPGA Development Kit ឧបករណ៍លំនាំដើមគឺ 10AX115S2F4I1SG ។
  11. ចុចបង្កើត Exampឡេ រចនា។

ព័ត៌មានពាក់ព័ន្ធ
របៀបដំឡើងប្រព័ន្ធរង Windows* សម្រាប់លីនុច* (WSL) នៅលើ Windows* OS?
១.៤. ការក្លែងធ្វើការរចនា
HDMI testbench ក្លែងធ្វើការរចនារង្វិលជុំសៀរៀលពីវត្ថុ TX ទៅវត្ថុ RX ។ ម៉ាស៊ីនបង្កើតលំនាំវីដេអូខាងក្នុង, អូឌីយ៉ូ sample generator, sideband data generator, and auxiliary data generator modules drive the HDMI TX instance and the serial output from the TX instance connects to the RX instance in the testbench.
រូបភាពទី 3. លំហូរក្លែងធ្វើការរចនាintel HDMI Arria 10 FPGA IP Design Example - ការបង្កើតលំហូរនៃការរចនា 1

  1. ចូលទៅកាន់ថតចម្លងដែលចង់បាន។
  2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។
  3. វិភាគលទ្ធផល។

តារាង 1 ។ ជំហានដើម្បីដំណើរការការក្លែងធ្វើ

ក្លែងធ្វើ សៀវភៅបញ្ជីការងារ សេចក្តីណែនាំ
 Riviera-PRO*  /simulation/aldec នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ
vsim -c -do aldec.do
ម៉ូដែលស៊ីម*  /simulation/អ្នកណែនាំ នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ
vsim -c -do mentor.do
 VCS*  /simulation/synopsys/vcs នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ
ប្រភព vcs_sim.sh
 VCS MX  /simulation/synopsys/ vcsmx នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ
ប្រភព vcsmx_sim.sh
 Xcelium * ប៉ារ៉ាឡែល  /simulation/xcelium នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ
ប្រភព xcelium_sim.sh

ការក្លែងធ្វើជោគជ័យបញ្ចប់ដោយសារខាងក្រោម៖
# SYMBOLS_PER_CLOCK = 2
# VIC = ៤
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = ៨
# ឆ្លងកាត់ការក្លែងធ្វើ
១.៥. ការចងក្រងនិងសាកល្បងការរចនាintel HDMI Arria 10 FPGA IP Design Example - ការចងក្រង និងសាកល្បងការរចនា

ដើម្បីចងក្រង និងដំណើរការការសាកល្បងបង្ហាញនៅលើ hardware exampរចនា ធ្វើតាមជំហានទាំងនេះ៖

  1. ត្រូវប្រាកដថាផ្នែករឹង ឧampជំនាន់រចនាបានបញ្ចប់ហើយ។
  2. បើកដំណើរការកម្មវិធី Intel Quartus Prime ហើយបើក .qpf file.
    • ការរចនា HDMI 2.1 ឧample ដោយមានការគាំទ្រ FRL ត្រូវបានបើក៖ ថតគម្រោង/quartus/a10_hdmi21_frl_demo.qpf
    • ការរចនា HDMI 2.0 ឧample ជាមួយការគាំទ្រ FRL ត្រូវបានបិទ៖ projectd irectory/quartus/a10_hdmi2_demo.qpf
  3. ចុចដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង។
  4. បន្ទាប់ពីការចងក្រងដោយជោគជ័យ a .sof file នឹងត្រូវបានបង្កើតនៅក្នុង quartus/output_files ថត។
  5. ភ្ជាប់ទៅច្រក FMC នៅលើយន្តហោះ B (J2)៖
    • ការរចនា HDMI 2.1 ឧample ជាមួយ Support FRL ត្រូវបានបើក៖ Bitec HDMI 2.1 FMC Daughter Card Rev 9
    ចំណាំ៖ អ្នកអាចជ្រើសរើសការកែប្រែកាតកូនស្រី Bitec HDMI របស់អ្នក។ នៅក្រោមការរចនា Exampនៅលើផ្ទាំង សូមកំណត់ HDMI Daughter Card Revision ទៅជា Revision 9, Revision ឬគ្មានកាតកូនស្រី។ តម្លៃលំនាំដើមគឺកំណែ 9 ។
    • ការរចនា HDMI 2.0 ឧample ជាមួយការគាំទ្រ FRL ត្រូវបានបិទ៖ Bitec HDMI 2.0 FMC Daughter Card Rev 11
  6. ភ្ជាប់ TX (P1) នៃកាតកូនស្រី Bitec FMC ទៅប្រភពវីដេអូខាងក្រៅ។
  7. ភ្ជាប់ RX (P2) នៃកាតកូនស្រី Bitec FMC ទៅឧបករណ៍លិចវីដេអូខាងក្រៅ ឬឧបករណ៍វិភាគវីដេអូ។
  8. ត្រូវប្រាកដថាកុងតាក់ទាំងអស់នៅលើបន្ទះអភិវឌ្ឍន៍គឺស្ថិតនៅក្នុងទីតាំងលំនាំដើម។
  9. កំណត់រចនាសម្ព័ន្ធឧបករណ៍ Intel Arria 10 ដែលបានជ្រើសរើសនៅលើបន្ទះអភិវឌ្ឍន៍ដោយប្រើ .sof file (ឧបករណ៍ ➤ អ្នកសរសេរកម្មវិធី)។
  10. ឧបករណ៍វិភាគគួរតែបង្ហាញវីដេអូដែលបានបង្កើតពីប្រភព។

ព័ត៌មានពាក់ព័ន្ធ
ការណែនាំអ្នកប្រើប្រាស់ Intel Arria 10 FPGA Development Kit
១.៤. HDMI Intel FPGA IP Design Example ប៉ារ៉ាម៉ែត្រ
តារាង 2 ។
HDMI Intel FPGA IP Design Example ប៉ារ៉ាម៉ែត្រសម្រាប់ឧបករណ៍ Intel Arria 10 ជម្រើសទាំងនេះមានសម្រាប់តែឧបករណ៍ Intel Arria 10 ប៉ុណ្ណោះ។

ប៉ារ៉ាម៉ែត្រ តម្លៃ

ការពិពណ៌នា
ការរចនាដែលអាចប្រើបាន Example
ជ្រើសរើសការរចនា Arria 10 HDMI RX-TX បញ្ជូនឡើងវិញ ជ្រើសរើសការរចនា ឧampនឹងត្រូវបានបង្កើតឡើង។

រចនា Example Files
ការក្លែងធ្វើ បើក, បិទ បើកជម្រើសនេះដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការធ្វើតេស្តសាកល្បង។
សំយោគ បើក, បិទ បើកជម្រើសនេះដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការចងក្រង Intel Quartus Prime និងការបង្ហាញផ្នែករឹង។

បង្កើតទម្រង់ HDL
បង្កើត File ទម្រង់ Verilog, VHDL ជ្រើសរើសទម្រង់ HDL ដែលអ្នកពេញចិត្តសម្រាប់ការរចនាដែលបានបង្កើតample fileកំណត់។
ចំណាំ៖ ជម្រើសនេះកំណត់តែទម្រង់សម្រាប់ IP កម្រិតកំពូលដែលបានបង្កើតប៉ុណ្ណោះ។ fileស. ផ្សេងទៀតទាំងអស់។ files (ឧample testbenches និងកម្រិតកំពូល files សម្រាប់ការបង្ហាញផ្នែករឹង) មានទម្រង់ Verilog HDL

កញ្ចប់អភិវឌ្ឍន៍គោលដៅ
ជ្រើសរើសក្រុមប្រឹក្សាភិបាល គ្មានកញ្ចប់អភិវឌ្ឍន៍, ជ្រើសរើសក្រុមប្រឹក្សាភិបាលសម្រាប់ការរចនាគោលដៅ ឧampលេ
កញ្ចប់អភិវឌ្ឍន៍ Arria 10 GX FPGA,

កញ្ចប់អភិវឌ្ឍន៍ផ្ទាល់ខ្លួន

 • គ្មានកញ្ចប់អភិវឌ្ឍន៍៖ ជម្រើសនេះមិនរាប់បញ្ចូលផ្នែករឹងទាំងអស់សម្រាប់ការរចនា exampលេ ស្នូល IP កំណត់ការចាត់តាំង pin ទាំងអស់ទៅម្ជុលនិម្មិត។
• កញ្ចប់អភិវឌ្ឍន៍ Arria 10 GX FPGA៖ ជម្រើសនេះជ្រើសរើសឧបករណ៍គោលដៅរបស់គម្រោងដោយស្វ័យប្រវត្តិ ដើម្បីផ្គូផ្គងឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍នេះ។ អ្នកអាចផ្លាស់ប្តូរឧបករណ៍គោលដៅដោយប្រើ ផ្លាស់ប្តូរឧបករណ៍គោលដៅ ប៉ារ៉ាម៉ែត្រ ប្រសិនបើការកែប្រែក្តាររបស់អ្នកមានឧបករណ៍ផ្សេងគ្នា។ ស្នូល IP កំណត់ការចាត់តាំង pin ទាំងអស់ដោយយោងទៅតាមឧបករណ៍អភិវឌ្ឍន៍។
• Custom Development Kit៖ ជម្រើសនេះអនុញ្ញាតឱ្យការរចនា exampអាចត្រូវបានសាកល្បងលើឧបករណ៍អភិវឌ្ឍន៍ភាគីទីបីជាមួយ Intel FPGA ។ អ្នកប្រហែលជាត្រូវកំណត់ការកំណត់ម្ជុលដោយខ្លួនឯង។

ឧបករណ៍គោលដៅ
ផ្លាស់ប្តូរឧបករណ៍គោលដៅ បើក, បិទ បើកជម្រើសនេះ ហើយជ្រើសរើសវ៉ារ្យ៉ង់ឧបករណ៍ដែលពេញចិត្តសម្រាប់ឧបករណ៍អភិវឌ្ឍន៍។

HDMI 2.1 Design Example (គាំទ្រ FRL = 1)

ការរចនា HDMI 2.1 ឧample នៅក្នុងរបៀប FRL បង្ហាញពីការរង្វិលជុំប៉ារ៉ាឡែល HDMI មួយ ដែលរួមមានប៉ុស្តិ៍ RX ចំនួនបួន និងប៉ុស្តិ៍ TX ចំនួនបួន។
តារាង 3. HDMI 2.1 Design Example សម្រាប់ឧបករណ៍ Intel Arria 10

រចនា Example អត្រាទិន្នន័យ របៀបឆានែល

ប្រភេទរង្វិលជុំ
Arria 10 HDMI RX-TX បញ្ជូនឡើងវិញ • 12 Gbps (FRL)
• 10 Gbps (FRL)
• 8Gbps (FRL)
• 6 Gbps (FRL)
• 3 Gbps (FRL)
• <6 Gbps (TMDS)		 សាមញ្ញ ស្របជាមួយសតិបណ្ដោះអាសន្ន FIFO

លក្ខណៈពិសេស

  • ការរចនានេះជំរុញឱ្យ FIFO buffers អនុវត្តការស្ទ្រីមវីដេអូ HDMI ដោយផ្ទាល់រវាងរន្ធ HDMI 2.1 និងប្រភព។
  • ការរចនាអាចប្តូររវាងរបៀប FRL និងរបៀប TMDS អំឡុងពេលដំណើរការ។
  • ការរចនាប្រើស្ថានភាព LED សម្រាប់ការបំបាត់កំហុសដំបូងtage.
  • ការរចនានេះភ្ជាប់មកជាមួយឧទាហរណ៍ HDMI RX និង TX ។
  • ការរចនាបង្ហាញពីការបញ្ចូល និងការត្រងនៃ Dynamic Range and Mastering (HDR) InfoFrame នៅក្នុងម៉ូឌុលតំណ RX-TX ។
  • ការរចនាចរចារអត្រា FRL រវាងលិចភ្ជាប់ទៅ TX និងប្រភពដែលភ្ជាប់ទៅ RX ។ ការរចនាឆ្លងកាត់ EDID ពីលិចខាងក្រៅទៅ RX នៅលើយន្តហោះក្នុងការកំណត់លំនាំដើម។ ប្រព័ន្ធដំណើរការ Nios II ចរចាលើមូលដ្ឋាននៃតំណភ្ជាប់លើសមត្ថភាពរបស់លិចដែលភ្ជាប់ទៅ TX ។ អ្នកក៏អាចបិទបើក user_dipsw on-board switch ដើម្បីគ្រប់គ្រងសមត្ថភាព TX និង RX FRL ដោយដៃ។
  • ការរចនារួមបញ្ចូលមុខងារបំបាត់កំហុសជាច្រើន។
    វត្ថុ RX ទទួលបានប្រភពវីដេអូពីម៉ាស៊ីនបង្កើតវីដេអូខាងក្រៅ ហើយបន្ទាប់មកទិន្នន័យឆ្លងកាត់ FIFO រង្វិលជុំមុនពេលវាត្រូវបានបញ្ជូនទៅឧទាហរណ៍ TX ។ អ្នកត្រូវភ្ជាប់ឧបករណ៍វិភាគវីដេអូខាងក្រៅ ម៉ូនីទ័រ ឬទូរទស្សន៍ដែលមានការតភ្ជាប់ HDMI ទៅស្នូល TX ដើម្បីផ្ទៀងផ្ទាត់មុខងារ។

២.១. HDMI 2.1 RX-TX Retransmit Design Diagram
HDMI RX-TX retransmit design example បង្ហាញការវិលត្រលប់ប៉ារ៉ាឡែលនៅលើរបៀបឆានែល simplex សម្រាប់ HDMI 2.1 ជាមួយនឹងការគាំទ្រ FRL ត្រូវបានបើក។
រូបភាពទី 4. HDMI 2.1 RX-TX Retransmit Block Diagramintel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក២.២. ការបង្កើត RX-Only ឬ TX-Only Designs
សម្រាប់អ្នកប្រើប្រាស់កម្រិតខ្ពស់ អ្នកអាចប្រើការរចនា HDMI 2.1 ដើម្បីបង្កើតការរចនា TX- ឬ RX-តែប៉ុណ្ណោះ។
រូបភាពទី 5. សមាសធាតុចាំបាច់សម្រាប់ការរចនា RX-Only ឬ TX-Onlyintel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 1ដើម្បីប្រើសមាសធាតុ RX- ឬ TX- only យកប្លុកដែលមិនពាក់ព័ន្ធចេញពីការរចនា។
តារាង 4. RX-Only និង TX-Only Design Requirements

តម្រូវការអ្នកប្រើប្រាស់ រក្សា ដកចេញ

បន្ថែម
HDMI RX ប៉ុណ្ណោះ។ RX កំពូល • TX កំពូល
• តំណភ្ជាប់ RX-TX
• ប្រព័ន្ធរង CPU
• Transceiver Arbiter		 –
HDMI TX តែប៉ុណ្ណោះ • TX កំពូល
•ប្រព័ន្ធរង CPU		 • RX កំពូល
• តំណភ្ជាប់ RX-TX
• Transceiver Arbiter		 ម៉ាស៊ីនបង្កើតលំនាំវីដេអូ (ម៉ូឌុលផ្ទាល់ខ្លួន ឬបង្កើតពីកម្មវិធីដំណើរការវីដេអូ និងរូបភាព (VIP) Suite)

ក្រៅពីការផ្លាស់ប្តូរ RTL អ្នកក៏ត្រូវកែសម្រួលស្គ្រីប main.c ផងដែរ។
• សម្រាប់ការរចនាសម្រាប់តែ HDMI TX ប៉ុណ្ណោះ កាត់បន្ថយការរង់ចាំសម្រាប់ស្ថានភាពចាក់សោ HDMI RX ដោយដកខ្សែខាងក្រោមចេញ ហើយជំនួសដោយ
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
ខណៈពេលដែល (rx_hdmi_lock == 0) {
ប្រសិនបើ (check_hpd_isr()) { បំបែក; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx បន្ទាប់ពី rx ត្រូវបានចាក់សោ
ប្រសិនបើ (rx_hdmi_lock == 1) {
ប្រសិនបើ (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} ផ្សេងទៀត {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• សម្រាប់ការរចនាតែ HDMI RX ទុកតែបន្ទាត់ខាងក្រោមនៅក្នុងស្គ្រីប main.c៖
REDRIVER_INIT();
hdmi_rx_init();
១.១. តម្រូវការផ្នែករឹង និងកម្មវិធី
Intel ប្រើផ្នែករឹង និងសូហ្វវែរខាងក្រោមដើម្បីសាកល្បងការរចនា exampលេ
ផ្នែករឹង

  • កញ្ចប់អភិវឌ្ឍន៍ Intel Arria 10 GX FPGA
  • ប្រភព HDMI 2.1 (Quantum Data 980 48G Generator)
  • HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
  • កាតកូនស្រី Bitec HDMI FMC 2.1 (កំណែ 9)
  • ខ្សែ HDMI 2.1 ប្រភេទ 3 (សាកល្បងជាមួយខ្សែ Belkin 48Gbps HDMI 2.1)

កម្មវិធី

  • កម្មវិធី Intel Quartus Prime Pro Edition កំណែ 20.1

១.៣. រចនាសម្ព័ន្ធថត
ថត​មាន​ឯកសារ​ដែល​បាន​បង្កើត files សម្រាប់ HDMI Intel FPGA IP design exampលេ
រូបភាពទី 6. រចនាសម្ព័ន្ធថតសម្រាប់ការរចនា Exampleintel HDMI Arria 10 FPGA IP Design Example - Design Exampleតារាង 5. បង្កើត RTL Files

ថតឯកសារ Files/ ថតរង
ទូទៅ clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
gxb gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
plll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
កំណត់រចនាសម្ព័ន្ធឡើងវិញ mr_rx_iopl_tmds/
mr_rxphy/
mr_tx_fpl/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopl.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
sdc a10_hdmi2.sdc
jtag.sdc

តារាងទី 6. ការក្លែងធ្វើដែលបានបង្កើត Files
យោងទៅ កៅអីសាកល្បង ផ្នែកសម្រាប់ព័ត៌មានបន្ថែម

ថតឯកសារ Files
អាល់ដេក /aldec.do
/rivierapro_setup.tcl
ចង្វាក់ /cds.lib
/hdl.var
អ្នកណែនាំ /mentor.do
/msim_setup.tcl
សង្ខេប /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
xcelium /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
ទូទៅ /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

តារាង 7. កម្មវិធីដែលបានបង្កើត Files

ថតឯកសារ Files
tx_control_src
ចំណាំ៖ ថត tx_control ក៏មានឯកសារស្ទួនទាំងនេះផងដែរ។ files.		 global.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
Intel_fpga_i2c.c
Intel_fpga_i2c.h
main.c
pio_read_write.c
pio_read_write.h

២.៥. ធាតុផ្សំនៃការរចនា
ការរចនា HDMI Intel FPGA IP ឧample មានសមាសធាតុកម្រិតកំពូលទូទៅ និងសមាសធាតុកំពូល HDMI TX និង RX ។
២.៥.១. សមាសធាតុ HDMI TX
សមាសធាតុកំពូល HDMI TX រួមមានសមាសធាតុកម្រិតកំពូលស្នូល TX និង IOPLL ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY ឧបករណ៍បញ្ជូនសញ្ញា PHY ដើម TX PLL ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX និងប្លុកសតិបណ្ដោះអាសន្នទិន្នផល។
រូបភាពទី 7. សមាសធាតុកំពូល HDMI TXintel HDMI Arria 10 FPGA IP Design Example - សមាសធាតុកំពូលតារាង 8. សមាសភាគកំពូល HDMI TX

ម៉ូឌុល

ការពិពណ៌នា
ស្នូល HDMI TX IP ទទួលទិន្នន័យវីដេអូពីកម្រិតកំពូល និងអនុវត្តការអ៊ិនកូដទិន្នន័យជំនួយ ការអ៊ិនកូដទិន្នន័យអូឌីយ៉ូ ការអ៊ិនកូដទិន្នន័យវីដេអូ ការច្របូកច្របល់ ការអ៊ិនកូដ TMDS ឬការវេចខ្ចប់។
IOPLL IOPLL (iopll_frl) បង្កើតនាឡិកា FRL សម្រាប់ស្នូល TX ។ នាឡិកាយោងនេះទទួលបាននាឡិកាលទ្ធផល TX FPLL ។
ប្រេកង់នាឡិកា FRL = អត្រាទិន្នន័យក្នុងមួយផ្លូវ x 4 / (តួអក្សរ FRL ក្នុងមួយនាឡិកា x 18)
ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY Transceiver ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ Transceiver PHY ធានានូវការចាប់ផ្តើមដែលអាចទុកចិត្តបាននៃឧបករណ៍បញ្ជូន TX ។ ការបញ្ចូលកំណត់ឡើងវិញនៃឧបករណ៍បញ្ជានេះត្រូវបានកេះពីកម្រិតកំពូល ហើយវាបង្កើតសញ្ញាកំណត់ឡើងវិញអាណាឡូក និងឌីជីថលដែលត្រូវគ្នាទៅកាន់ប្លុក Transceiver Native PHY យោងទៅតាមលំដាប់កំណត់ឡើងវិញនៅក្នុងប្លុក។
សញ្ញាទិន្នផល tx_ready ពីប្លុកនេះក៏មានមុខងារជាសញ្ញាកំណត់ឡើងវិញទៅ HDMI Intel FPGA IP ដើម្បីបង្ហាញថាឧបករណ៍បញ្ជូនបន្តដំណើរការ និងរួចរាល់ហើយក្នុងការទទួលទិន្នន័យពីស្នូល។
ឧបករណ៍បញ្ជូនដើម PHY ប្លុក transceiver រឹងដែលទទួលទិន្នន័យស្របគ្នាពីស្នូល HDMI TX និងធ្វើសៀរៀលទិន្នន័យពីការបញ្ជូនវា។
ចំណាំ៖ ដើម្បីបំពេញតាមតម្រូវការ skew inter-channel HDMI TX កំណត់ជម្រើសរបៀបភ្ជាប់ឆានែល TX នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Arria 10 Transceiver Native PHY ទៅ ការភ្ជាប់ PMA និង PCS. អ្នកក៏ត្រូវបន្ថែមតម្រូវការកម្រិតអតិបរមា skew (set_max_skew) ទៅនឹងសញ្ញាកំណត់ឡើងវិញឌីជីថលពីឧបករណ៍បញ្ជាកំណត់ឡើងវិញឧបករណ៍បញ្ជូនសញ្ញា (tx_digitalreset) ដូចដែលបានណែនាំនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Intel Arria 10 Transceiver PHY ។
TX PLL ប្លុកបញ្ជូន PLL ផ្តល់នូវនាឡិកាល្បឿនលឿនសៀរៀលទៅប្លុក Transceiver Native PHY ។ សម្រាប់ការរចនា HDMI Intel FPGA IP នេះ example, fPLL ត្រូវបានប្រើជា TX PLL ។
TX PLL មាននាឡិកាយោងពីរ។
• នាឡិកាយោង 0 ត្រូវបានភ្ជាប់ទៅលំយោលដែលអាចសរសេរកម្មវិធីបាន (ជាមួយនឹងប្រេកង់នាឡិកា TMDS) សម្រាប់របៀប TMDS ។ នៅក្នុងការរចនានេះ example, នាឡិកា RX TMDS ត្រូវបានប្រើដើម្បីភ្ជាប់ទៅនាឡិកាយោង 0 សម្រាប់របៀប TMDS ។ Intel ណែនាំអ្នកឱ្យប្រើលំយោលដែលអាចសរសេរកម្មវិធីបានជាមួយនឹងប្រេកង់នាឡិកា TMDS សម្រាប់នាឡិកាយោង 0 ។
• នាឡិកាយោង 1 ត្រូវបានភ្ជាប់ទៅនាឡិកា 100 MHz ថេរសម្រាប់របៀប FRL ។
ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX •នៅក្នុងរបៀប TMDS ប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX កំណត់រចនាសម្ព័ន្ធ TX PLL ឡើងវិញសម្រាប់ប្រេកង់នាឡិកាលទ្ធផលខុសៗគ្នាយោងទៅតាមប្រេកង់នាឡិកា TMDS នៃវីដេអូជាក់លាក់។
•នៅក្នុងរបៀប FRL ប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX កំណត់រចនាសម្ព័ន្ធ TX PLL ឡើងវិញដើម្បីផ្គត់ផ្គង់នាឡិកាល្បឿនលឿនសៀរៀលសម្រាប់ 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps និង 12 Gbps យោងតាមវាល FRL_Rate នៅក្នុងការចុះឈ្មោះ 0x31 SCDC ។
•ប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX ប្តូរនាឡិកាយោង TX PLL រវាងនាឡិកាយោង 0 សម្រាប់របៀប TMDS និងនាឡិកាយោង 1 សម្រាប់របៀប FRL ។
លទ្ធផលសតិបណ្ដោះអាសន្ន សតិបណ្ដោះអាសន្ននេះដើរតួជាចំណុចប្រទាក់ដើម្បីធ្វើអន្តរកម្មចំណុចប្រទាក់ I2C នៃ HDMI DDC និងសមាសធាតុ redriver ។

តារាងទី 9. អត្រាទិន្នន័យ Transceiver និង Oversampកត្តាកត្តាជួរប្រេកង់នាឡិកានីមួយៗ

របៀប អត្រាទិន្នន័យ ហួសampler 1 (2x លើសampលេ) ហួសampler 2 (4x លើសampលេ) ហួសample កត្តា ហួសampអត្រាទិន្នន័យនាំមុខ (Mbps)
TMDS ០–៤២៥ On On 8 ០–៤២៥
TMDS ០–៤២៥ On បិទ 2 ០–៤២៥
FRL 3000 បិទ បិទ 1 3000
FRL 6000 បិទ បិទ 1 6000
FRL 8000 បិទ បិទ 1 8000
FRL 10000 បិទ បិទ 1 10000
FRL 12000 បិទ បិទ 1 12000

រូបភាពទី 8. លំហូរនៃការកំណត់រចនាសម្ព័ន្ធ TX ឡើងវិញintel HDMI Arria 10 FPGA IP Design Example - ការចងក្រង និងសាកល្បងការរចនា ១២.៥.២. សមាសធាតុ HDMI RX
សមាសធាតុកំពូល HDMI RX រួមមានសមាសធាតុកម្រិតកំពូល RX ស្នូល I²C ទាសករស្រេចចិត្ត និង EDID RAM, IOPLL ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY ឧបករណ៍បញ្ជូន RX ដើម PHY និងប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ។
រូបភាពទី 9. សមាសធាតុកំពូល HDMI RXintel HDMI Arria 10 FPGA IP Design Example - សមាសធាតុកំពូល 1តារាង 10. HDMI RX សមាសភាគកំពូល

ម៉ូឌុល

ការពិពណ៌នា
ស្នូល HDMI RX IP ទទួលទិន្នន័យសៀរៀលពី Transceiver Native PHY និងអនុវត្តការតម្រឹមទិន្នន័យ ឆានែល deskew ការឌិកូដ TMDS ការឌិកូដទិន្នន័យជំនួយ ការឌិកូដទិន្នន័យវីដេអូ ការឌិកូដទិន្នន័យអូឌីយ៉ូ និងការពិពណ៌នា។
I2C ទាសករ I2C គឺជាចំណុចប្រទាក់ដែលប្រើសម្រាប់ Sink Display Data Channel (DDC) និង Status and Data Channel (SCDC) ។ ប្រភព HDMI ប្រើ DDC ដើម្បីកំណត់សមត្ថភាព និងលក្ខណៈនៃការលិចដោយអានរចនាសម្ព័ន្ធទិន្នន័យដែលបានពង្រីកបន្ថែមការបង្ហាញអត្តសញ្ញាណ (E-EDID) ។
អាសយដ្ឋាន slave I8C 2-bit សម្រាប់ E-EDID គឺ 0xA0 និង 0xA1។ LSB បង្ហាញពីប្រភេទចូលប្រើ៖ 1 សម្រាប់អាន និង 0 សម្រាប់សរសេរ។ នៅពេលដែលព្រឹត្តិការណ៍ HPD កើតឡើង slave I2C ឆ្លើយតបទៅនឹងទិន្នន័យ E-EDID ដោយអានពីបន្ទះឈីប
ឧបករណ៍បញ្ជាសម្រាប់តែស្លាវ I2C ក៏គាំទ្រ SCDC សម្រាប់ HDMI 2.0 និង 2.1 អាសយដ្ឋាន I9C slave 2 ប៊ីតសម្រាប់ SCDC គឺ 0xA8 និង 0xA9 ។ នៅពេលដែលព្រឹត្តិការណ៍ HPD កើតឡើង I2C slave ធ្វើប្រតិបត្តិការសរសេរ ឬអានទៅកាន់ ឬពីចំណុចប្រទាក់ SCDC នៃស្នូល HDMI RX ។
ដំណើរការបណ្ដុះបណ្ដាលតំណសម្រាប់ Fixed Rate Link (FRL) ក៏កើតឡើងតាមរយៈ I2C កំឡុងពេលព្រឹត្តិការណ៍ HPD ឬនៅពេលដែលប្រភពសរសេរអត្រា FRL ផ្សេងគ្នាទៅ FRL Rate register (SCDC ចុះឈ្មោះ 0x31 bit[3:0]) ដំណើរការបណ្តុះបណ្តាលតំណចាប់ផ្តើម។
ចំណាំ៖ ឧបករណ៍បញ្ជាសម្រាប់តែស្លាវ I2C នេះសម្រាប់ SCDC មិនត្រូវបានទាមទារទេ ប្រសិនបើ HDMI 2.0 ឬ HDMI 2.1 មិនមានបំណង
EDID RAM ការរចនារក្សាទុកព័ត៌មាន EDID ដោយប្រើ RAM 1-Port IP ។ ពិធីការឡានក្រុងសៀរៀលពីរខ្សែ (នាឡិកា និងទិន្នន័យ) ស្តង់ដារ (ឧបករណ៍បញ្ជាសម្រាប់តែទាសករ I2C) ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ CEA-861-D Compliant E-EDID ។ EDID RAM នេះរក្សាទុកព័ត៌មាន E-EDID ។
•នៅពេលដែលនៅក្នុងរបៀប TMDS ការរចនាគាំទ្រការឆ្លងកាត់ EDID ពី TX ទៅ RX ។ ក្នុងអំឡុងពេលឆ្លងកាត់ EDID នៅពេលដែល TX ត្រូវបានភ្ជាប់ទៅលិចខាងក្រៅ ខួរក្បាល Nios II អាន EDID ពីលិចខាងក្រៅ ហើយសរសេរទៅ EDID RAM ។
• នៅពេលដែលនៅក្នុងរបៀប FRL ខួរក្បាល Nios II សរសេរ EDID ដែលបានកំណត់ទុកជាមុនសម្រាប់អត្រាតំណនីមួយៗដោយផ្អែកលើប៉ារ៉ាម៉ែត្រ HDMI_RX_MAX_FRL_RATE នៅក្នុងស្គ្រីប global.h ។
ប្រើការបញ្ចូល HDMI_RX_MAX_FRL_RATE ខាងក្រោមសម្រាប់អត្រា FRL ដែលគាំទ្រ៖
• 1: 3G 3 Lanes
• 2: 6G 3 Lanes
•3: 6G 4 Lanes
• 4: 8G 4 Lanes
•5: 10G 4 Lanes (លំនាំដើម)
•6: 12G 4 Lanes
IOPLL HDMI RX ប្រើ IOPLLs ពីរ។
• IOPLL ដំបូង (pll_tmds) បង្កើតនាឡិកាយោង RX CDR ។ IOPLL នេះត្រូវបានប្រើតែនៅក្នុងរបៀប TMDS ប៉ុណ្ណោះ។ នាឡិកាយោងនៃ IOPLL នេះទទួលបាននាឡិកា TMDS ។ របៀប TMDS ប្រើ IOPLL នេះ ដោយសារ CDR មិនអាចទទួលបាននាឡិកាយោងក្រោម 50 MHz ហើយប្រេកង់នាឡិកា TMDS មានចាប់ពី 25 MHz ដល់ 340 MHz ។ IOPLL នេះផ្តល់នូវប្រេកង់នាឡិកាដែលមានចំនួន 5 ដងនៃនាឡិកាយោងបញ្ចូលសម្រាប់ប្រេកង់ចន្លោះពី 25 MHz ដល់ 50 MHz និងផ្តល់ប្រេកង់នាឡិកាដូចគ្នាទៅនឹងនាឡិកាយោងបញ្ចូលសម្រាប់ប្រេកង់ចន្លោះពី 50 MHz ទៅ 340 MHz ។
• IOPLL ទីពីរ (iopll_frl) បង្កើតនាឡិកា FRL សម្រាប់ស្នូល RX ។ នាឡិកា​យោង​នេះ​ទទួល​បាន​នាឡិកា​ដែល​បាន​រក​ឃើញ CDR។
ប្រេកង់នាឡិកា FRL = អត្រាទិន្នន័យក្នុងមួយផ្លូវ x 4 / (តួអក្សរ FRL ក្នុងមួយនាឡិកា x 18)
ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY Transceiver ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ Transceiver PHY ធានានូវការចាប់ផ្តើមដែលអាចទុកចិត្តបាននៃ RX transceivers ។ ការបញ្ចូលកំណត់ឡើងវិញនៃឧបករណ៍បញ្ជានេះត្រូវបានបង្កឡើងដោយការកំណត់រចនាសម្ព័ន្ធ RX ឡើងវិញ ហើយវាបង្កើតសញ្ញាកំណត់ឡើងវិញអាណាឡូក និងឌីជីថលដែលត្រូវគ្នាទៅកាន់ប្លុក Transceiver Native PHY យោងទៅតាមលំដាប់កំណត់ឡើងវិញនៅខាងក្នុងប្លុក។
RX ដើម PHY ប្លុកឧបករណ៍បញ្ជូនរឹងដែលទទួលទិន្នន័យសៀរៀលពីប្រភពវីដេអូខាងក្រៅ។ វាបំលែងទិន្នន័យសៀរៀលទៅជាទិន្នន័យស្របគ្នា មុនពេលបញ្ជូនទិន្នន័យទៅស្នូល HDMI RX ។ ប្លុកនេះដំណើរការលើ Enhanced PCS សម្រាប់របៀប FRL ។
RX CDR មាននាឡិកាយោងពីរ។
• នាឡិកាយោង 0 ត្រូវបានភ្ជាប់ទៅនាឡិកាលទ្ធផលនៃ IOPLL TMDS (pll_tmds) ដែលចេញមកពីនាឡិកា TMDS ។
• នាឡិកាយោង 1 ត្រូវបានភ្ជាប់ទៅនាឡិកា 100 MHz ថេរ។ នៅក្នុងរបៀប TMDS RX CDR ត្រូវបានកំណត់រចនាសម្ព័ន្ធឡើងវិញដើម្បីជ្រើសរើសនាឡិកាយោង 0 ហើយនៅក្នុងរបៀប FRL RX CDR ត្រូវបានកំណត់រចនាសម្ព័ន្ធឡើងវិញដើម្បីជ្រើសរើសនាឡិកាយោង 1 ។
ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX នៅក្នុងរបៀប TMDS ប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX អនុវត្តសៀគ្វីរកឃើញអត្រាជាមួយ HDMI PLL ដើម្បីជំរុញឧបករណ៍បញ្ជូន RX ឱ្យដំណើរការក្នុងអត្រាតំណដែលបំពានណាមួយចាប់ពី 250 Mbps ដល់ 6,000 Mbps ។
នៅក្នុងរបៀប FRL ប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូន RX ឡើងវិញដើម្បីដំណើរការនៅ 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ឬ 12 Gbps អាស្រ័យលើអត្រា FRL នៅក្នុងវាលចុះឈ្មោះ SCDC_FRL_RATE (0x31[3:0]) ។ ប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ប្តូររវាង Standard PCS/RX
សម្រាប់របៀប TMDS និងកុំព្យូទ័រដែលបានធ្វើឱ្យប្រសើរឡើងសម្រាប់របៀប FRL រូបភាពទី 10 នៅទំព័រទី 22 ។

រូបភាពទី 10. លំហូរនៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញ RX
តួលេខនេះបង្ហាញពីលំហូរនៃលំដាប់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញពហុអត្រានៃឧបករណ៍បញ្ជា នៅពេលដែលវាទទួលបានចរន្តទិន្នន័យបញ្ចូល និងប្រេកង់នាឡិកាយោង ឬនៅពេលដែលឧបករណ៍បញ្ជូនត្រូវបានដោះសោ។intel HDMI Arria 10 FPGA IP Design Example - ការចងក្រង និងសាកល្បងការរចនា ១២.៥.៣. ប្លុកទូទៅកម្រិតកំពូល
ប្លុកទូទៅកម្រិតកំពូលរួមមាន កុងតាក់បញ្ជូនសញ្ញា សមាសធាតុតំណ RX-TX និងប្រព័ន្ធរងស៊ីភីយូ។
តារាងទី 11. ប្លុកទូទៅកម្រិតកំពូល

ម៉ូឌុល

ការពិពណ៌នា
Transceiver Arbiter ប្លុកមុខងារទូទៅនេះរារាំងឧបករណ៍បញ្ជូនពីការធ្វើមាត្រដ្ឋានឡើងវិញក្នុងពេលដំណាលគ្នានៅពេលដែលឧបករណ៍បញ្ជូន RX ឬ TX នៅក្នុងឆានែលរូបវន្តដូចគ្នាទាមទារការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ ការកែតម្រូវឡើងវិញក្នុងពេលដំណាលគ្នាប៉ះពាល់ដល់កម្មវិធីដែលឧបករណ៍បញ្ជូន RX និង TX នៅក្នុងឆានែលតែមួយត្រូវបានចាត់តាំងឱ្យការអនុវត្ត IP ឯករាជ្យ។
អាជ្ញាកណ្តាលបញ្ជូនសញ្ញានេះគឺជាផ្នែកបន្ថែមទៅនឹងដំណោះស្រាយដែលបានណែនាំសម្រាប់ការរួមបញ្ចូលគ្នារវាង simplex TX និង simplex RX ទៅក្នុងឆានែលរូបវន្តដូចគ្នា។ អាជ្ញាកណ្តាលបញ្ជូនសញ្ញានេះក៏ជួយក្នុងការរួមបញ្ចូលគ្នា និងអាជ្ញាកណ្តាលនៃអង្គចងចាំ Avalon® ដែលបានគូសផែនទី RX និង TX reconfiguration ស្នើសុំកំណត់គោលដៅឧបករណ៍បញ្ជូន simplex RX និង TX នៅក្នុងឆានែលមួយ ខណៈដែលច្រកចំណុចប្រទាក់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញនៃឧបករណ៍បញ្ជូនអាចត្រូវបានចូលដំណើរការតាមលំដាប់លំដោយ។
ការតភ្ជាប់ចំណុចប្រទាក់រវាង transceiver arbiter និង TX/RX Native PHY/PHY Reset Controller blocks នៅក្នុងការរចនានេះ example បង្ហាញទម្រង់ទូទៅដែលអនុវត្តសម្រាប់ការរួមបញ្ចូលគ្នា IP ណាមួយដោយប្រើឧបករណ៍បញ្ជូនសញ្ញា។ អាជ្ញាកណ្តាលបញ្ជូនសញ្ញាមិនត្រូវបានទាមទារនៅពេលដែលមានតែឧបករណ៍បញ្ជូន RX ឬ TX ប៉ុណ្ណោះដែលត្រូវបានប្រើនៅក្នុងឆានែលមួយ។
អាជ្ញាកណ្តាលបញ្ជូនសញ្ញាកំណត់អ្នកស្នើសុំនៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញតាមរយៈចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឡើងវិញដែលបានគូសផែនទីដោយអង្គចងចាំ Avalon របស់វា ហើយធានាថា tx_reconfig_cal_busy ឬ rx_reconfig_cal_busy ដែលត្រូវគ្នាត្រូវបានបិទតាមនោះ។
សម្រាប់កម្មវិធី HDMI មានតែ RX ទេដែលចាប់ផ្តើមការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ តាមរយៈការបញ្ជូនសំណើកំណត់រចនាសម្ព័ន្ធអង្គចងចាំ Avalon តាមរយៈអាជ្ញាកណ្តាល អាជ្ញាកណ្តាលកំណត់ថាសំណើកំណត់រចនាសម្ព័ន្ធឡើងវិញមានប្រភពមកពី RX ដែលបន្ទាប់មកច្រក tx_reconfig_cal_busy ពីការអះអាង និងអនុញ្ញាតឱ្យ rx_reconfig_cal_busy អះអាង។ ច្រកទ្វាររារាំងឧបករណ៍បញ្ជូន TX ពីការផ្លាស់ទីទៅរបៀបក្រិតតាមខ្នាតដោយអចេតនា។
ចំណាំ៖ ដោយសារតែ HDMI ត្រូវការតែការកំណត់រចនាសម្ព័ន្ធ RX ឡើងវិញ សញ្ញា tx_reconfig_mgmt_* ត្រូវបានបិទ។ ដូចគ្នានេះផងដែរ, ចំណុចប្រទាក់ដែលបានគូសផែនទីមេម៉ូរី Avalon មិនត្រូវបានទាមទាររវាង arbiter និងប្លុក TX Native PHY ទេ។ ប្លុក​ត្រូវ​បាន​កំណត់​ទៅ​ចំណុច​ប្រទាក់​ក្នុង​ការ​រចនា example ដើម្បីបង្ហាញពីការភ្ជាប់ arbiter transceiver ទូទៅទៅ TX/RX Native PHY/PHY Reset Controller
តំណភ្ជាប់ RX-TX • លទ្ធផលទិន្នន័យវីដេអូ និងការធ្វើសមកាលកម្មសញ្ញាពីរង្វិលជុំស្នូល HDMI RX តាមរយៈ DCFIFO ឆ្លងកាត់ដែននាឡិកាវីដេអូ RX និង TX ។
• ច្រកទិន្នន័យជំនួយនៃស្នូល HDMI TX គ្រប់គ្រងទិន្នន័យជំនួយដែលហូរតាម DCFIFO តាមរយៈសម្ពាធខាងក្រោយ។ សម្ពាធខាងក្រោយធានាថាមិនមានកញ្ចប់ព័ត៌មានជំនួយមិនពេញលេញនៅលើច្រកទិន្នន័យជំនួយទេ។
• ប្លុកនេះក៏ដំណើរការតម្រងខាងក្រៅផងដែរ៖
- ត្រងទិន្នន័យអូឌីយ៉ូ និងកញ្ចប់បង្កើតនាឡិកាអូឌីយ៉ូពីស្ទ្រីមទិន្នន័យជំនួយ មុនពេលបញ្ជូនទៅកាន់ច្រកទិន្នន័យជំនួយស្នូល HDMI TX ។
- ច្រោះ High Dynamic Range (HDR) InfoFrame ពីទិន្នន័យជំនួយ HDMI RX ហើយបញ្ចូល example HDR InfoFrame ទៅកាន់ទិន្នន័យជំនួយនៃ HDMI TX តាមរយៈ Avalon streaming multiplexer ។
ប្រព័ន្ធរងស៊ីភីយូ ប្រព័ន្ធរងរបស់ស៊ីភីយូមានមុខងារជាឧបករណ៍បញ្ជា SCDC និង DDC និងឧបករណ៍បញ្ជាការកំណត់រចនាសម្ព័ន្ធប្រភពឡើងវិញ។
• ប្រភពឧបករណ៍បញ្ជា SCDC មានឧបករណ៍បញ្ជាមេ I2C ។ ឧបករណ៍បញ្ជាមេ I2C ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ SCDC ពីប្រភព FPGA ទៅលិចខាងក្រៅសម្រាប់ប្រតិបត្តិការ HDMI 2.0 ។ សម្រាប់អតីតample ប្រសិនបើស្ទ្រីមទិន្នន័យចេញគឺ 6,000 Mbps នោះប្រព័ន្ធដំណើរការ Nios II បញ្ជាឧបករណ៍បញ្ជាមេ I2C ដើម្បីធ្វើបច្ចុប្បន្នភាព TMDS_BIT_CLOCK_RATIO និង SCRAMBLER_ENABLE ប៊ីតនៃការកំណត់រចនាសម្ព័ន្ធ TMDS លិចទៅ 1 ។
• មេ I2C ដូចគ្នាក៏ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ DDC (E-EDID) រវាងប្រភព HDMI និងឧបករណ៍លិចខាងក្រៅផងដែរ។
• ស៊ីភីយូ Nios II ដើរតួជាឧបករណ៍បញ្ជាកំណត់រចនាសម្ព័ន្ធឡើងវិញសម្រាប់ប្រភព HDMI ។ ស៊ីភីយូពឹងផ្អែកលើការរកឃើញអត្រាតាមកាលកំណត់ពីម៉ូឌុលគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ដើម្បីកំណត់ថាតើ TX ទាមទារការកំណត់រចនាសម្ព័ន្ធឡើងវិញដែរឬទេ។ អ្នកបកប្រែ slave ដែលបានគូសផែនទីពីអង្គចងចាំ Avalon ផ្តល់នូវចំណុចប្រទាក់រវាងប្រព័ន្ធដំណើរការ Nios II ចំណុចប្រទាក់មេដែលបានគូសផែនទីមេម៉ូរី Avalon និងចំណុចប្រទាក់មេដែលបានគូសផែនទីដោយអង្គចងចាំ Avalon នៃ IOPLL និង TX Native PHY របស់ប្រភព HDMI ភ្លាមៗ។
• អនុវត្តការបណ្ដុះបណ្ដាលតំណតាមរយៈចំណុចប្រទាក់មេ I2C ជាមួយលិចខាងក្រៅ

២.៦. ការបញ្ចូល និងត្រង InfoFrame ថាមវន្ត (Dynamic Range and Mastering) (HDR)
ការរចនា HDMI Intel FPGA IP ឧample រួមបញ្ចូលការបង្ហាញនៃការបញ្ចូល HDR InfoFrame នៅក្នុងប្រព័ន្ធ RX-TX loopback ។
HDMI Specification version 2.0b អនុញ្ញាតឱ្យបញ្ជូន Dynamic Range និង Mastering InfoFrame តាមរយៈការស្ទ្រីមជំនួយ HDMI ។ នៅក្នុងការបង្ហាញ ប្លុក Auxiliary Packet Generator គាំទ្រការបញ្ចូល HDR ។ អ្នកគ្រាន់តែត្រូវការដើម្បីធ្វើទ្រង់ទ្រាយកញ្ចប់ព័ត៌មាន HDR InfoFrame ដែលមានបំណងដូចដែលបានបញ្ជាក់នៅក្នុងតារាងបញ្ជីសញ្ញារបស់ម៉ូឌុល ហើយការបញ្ចូល HDR InfoFrame កើតឡើងម្តងរាល់ស៊ុមវីដេអូ។
នៅក្នុងនេះ អតីតampការកំណត់រចនាសម្ព័ន្ធ ក្នុងករណីដែលស្ទ្រីមជំនួយចូលរួមបញ្ចូល HDR InfoFrame រួចហើយ មាតិកា HDR ដែលស្ទ្រីមត្រូវបានត្រង។ តម្រងជៀសវាងការប៉ះទង្គិច HDR InfoFrames ដែលត្រូវបញ្ជូន និងធានាថាមានតែតម្លៃដែលបានបញ្ជាក់នៅក្នុង HDR Sampម៉ូឌុលទិន្នន័យត្រូវបានប្រើ។
រូបភាពទី 11. តំណភ្ជាប់ RX-TX ជាមួយជួរថាមវន្ត និងការបញ្ចូល InfoFrame គ្រប់គ្រង
តួលេខនេះបង្ហាញពីដ្យាក្រាមប្លុកនៃតំណភ្ជាប់ RX-TX រួមទាំង Dynamic Range និងការបញ្ចូល Mastering InfoFrame ទៅក្នុងស្ទ្រីមជំនួយស្នូល HDMI TX ។intel HDMI Arria 10 FPGA IP Design Example - ជួរថាមវន្តតារាងទី 12. ប្លុកបញ្ចូលទិន្នន័យជំនួយ (aux_retransmit) សញ្ញា

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
នាឡិកា និងកំណត់ឡើងវិញ
clk បញ្ចូល 1 ការបញ្ចូលនាឡិកា។ នាឡិកានេះគួរតែភ្ជាប់ជាមួយនាឡិកាវីដេអូ។
កំណត់ឡើងវិញ បញ្ចូល 1 កំណត់ការបញ្ចូលឡើងវិញ។

សញ្ញាកញ្ចប់ជំនួយ
tx_aux_data ទិន្នផល 72 លទ្ធផលកញ្ចប់ព័ត៌មានជំនួយ TX ពី multiplexer ។
tx_aux_ត្រឹមត្រូវ។ ទិន្នផល 1
tx_aux_រួចរាល់ ទិន្នផល 1
tx_aux_sop ទិន្នផល 1
tx_aux_eop ទិន្នផល 1
rx_aux_data បញ្ចូល 72 ទិន្នន័យជំនួយ RX បានបញ្ជូនទៅកាន់ម៉ូឌុលតម្រងកញ្ចប់ព័ត៌មាន មុនពេលចូលទៅក្នុង multiplexer ។
rx_aux_ត្រឹមត្រូវ។ បញ្ចូល 1
rx_aux_sop បញ្ចូល 1
rx_aux_eop បញ្ចូល 1
សញ្ញាត្រួតពិនិត្យ
hdmi_tx_vsync បញ្ចូល 1 HDMI TX វីដេអូ Vsync ។ សញ្ញានេះគួរតែត្រូវបានធ្វើសមកាលកម្មទៅនឹងដែននាឡិកាល្បឿនតំណ។ ស្នូលបញ្ចូល HDR InfoFrame ទៅស្ទ្រីមជំនួយនៅគែមកើនឡើងនៃសញ្ញានេះ។

តារាង 13. ម៉ូឌុលទិន្នន័យ HDR (altera_hdmi_hdr_infoframe) សញ្ញា

សញ្ញា

 ទិសដៅ ទទឹង

ការពិពណ៌នា
hb0 ទិន្នផល 8 Header byte 0 នៃ Dynamic Range និង Mastering InfoFrame៖ កូដប្រភេទ InfoFrame ។
hb1 ទិន្នផល 8 បឋមកថាបៃទី 1 នៃជួរថាមវន្ត និងមេព័ត៌មានស៊ុម៖ លេខកំណែ InfoFrame ។
hb2 ទិន្នផល 8 បៃបៃបឋមកថាទី 2 នៃជួរថាមវន្ត និងមេព័ត៌មាន ហ្វ្រេម៖ ប្រវែងនៃព័ត៌មានស៊ុម។
pb បញ្ចូល 224 បៃទិន្នន័យនៃជួរថាមវន្ត និង Mastering InfoFrame ។

តារាងទី 14. ជួរថាមវន្ត និងការគ្រប់គ្រងទិន្នន័យ InfoFrame បៃបៃបណ្តុំ Bit-Fields

វាលប៊ីត

 និយមន័យ

ប្រភេទទិន្នន័យមេតាឋិតិវន្ត 1
១៦:៩ ទិន្នន័យបៃ 1៖ {5'h0, EOTF[2:0]}
១៦:៩ ទិន្នន័យបៃ 2៖ {5'h0, Static_Metadata_Descriptor_ID[2:0]}
១៦:៩ ទិន្នន័យបៃទី 3៖ Static_Metadata_Descriptor display_primaries_x[0], LSB
១៦:៩ ទិន្នន័យបៃទី 4៖ Static_Metadata_Descriptor display_primaries_x[0], MSB
១៦:៩ ទិន្នន័យបៃទី 5៖ Static_Metadata_Descriptor display_primaries_y[0], LSB
១៦:៩ ទិន្នន័យបៃទី 6៖ Static_Metadata_Descriptor display_primaries_y[0], MSB
១៦:៩ ទិន្នន័យបៃទី 7៖ Static_Metadata_Descriptor display_primaries_x[1], LSB
១៦:៩ ទិន្នន័យបៃទី 8៖ Static_Metadata_Descriptor display_primaries_x[1], MSB
១៦:៩ ទិន្នន័យបៃទី 9៖ Static_Metadata_Descriptor display_primaries_y[1], LSB
១៦:៩ ទិន្នន័យបៃទី 10៖ Static_Metadata_Descriptor display_primaries_y[1], MSB
១៦:៩ ទិន្នន័យបៃទី 11៖ Static_Metadata_Descriptor display_primaries_x[2], LSB
១៦:៩ ទិន្នន័យបៃទី 12៖ Static_Metadata_Descriptor display_primaries_x[2], MSB
១៦:៩ ទិន្នន័យបៃទី 13៖ Static_Metadata_Descriptor display_primaries_y[2], LSB
១៦:៩ ទិន្នន័យបៃទី 14៖ Static_Metadata_Descriptor display_primaries_y[2], MSB
១៦:៩ ទិន្នន័យបៃទី 15៖ Static_Metadata_Descriptor white_point_x, LSB
១៦:៩ ទិន្នន័យបៃទី 16៖ Static_Metadata_Descriptor white_point_x, MSB
១៦:៩ ទិន្នន័យបៃទី 17៖ Static_Metadata_Descriptor white_point_y, LSB
១៦:៩ ទិន្នន័យបៃទី 18៖ Static_Metadata_Descriptor white_point_y, MSB
១៦:៩ ទិន្នន័យបៃទី 19៖ Static_Metadata_Descriptor max_display_mastering_luminance, LSB
១៦:៩ ទិន្នន័យបៃទី 20៖ Static_Metadata_Descriptor max_display_mastering_luminance, MSB
១៦:៩ ទិន្នន័យបៃទី 21៖ Static_Metadata_Descriptor min_display_mastering_luminance, LSB
១៦:៩ ទិន្នន័យបៃទី 22៖ Static_Metadata_Descriptor min_display_mastering_luminance, MSB
១៦:៩ ទិន្នន័យបៃទី 23៖ Static_Metadata_Descriptor កម្រិតពន្លឺមាតិកាអតិបរមា, LSB
១៦:៩ ទិន្នន័យបៃទី 24៖ Static_Metadata_Descriptor កម្រិតពន្លឺមាតិកាអតិបរមា MSB
១៦:៩ ទិន្នន័យបៃទី 25៖ Static_Metadata_Descriptor កម្រិតពន្លឺជាមធ្យមនៃស៊ុមអតិបរមា, LSB
១៦:៩ ទិន្នន័យបៃទី 26៖ Static_Metadata_Descriptor កម្រិតពន្លឺជាមធ្យមនៃស៊ុមអតិបរមា MSB
១៦:៩ កក់ទុក
១៦:៩ កក់ទុក

បិទការបញ្ចូល HDR និងតម្រង
ការបិទការបញ្ចូល HDR និងតម្រងអនុញ្ញាតឱ្យអ្នកផ្ទៀងផ្ទាត់ការបញ្ជូនឡើងវិញនៃមាតិកា HDR ដែលមានរួចហើយនៅក្នុងស្ទ្រីមជំនួយប្រភពដោយគ្មានការកែប្រែណាមួយនៅក្នុង RX-TX Retransmit design exampលេ
ដើម្បីបិទការបញ្ចូល និងត្រង HDR InfoFrame៖

  1. កំណត់ block_ext_hdr_infoframe ទៅ 1'b0 ក្នុង rxtx_link.v file ដើម្បីការពារការច្រោះ HDR InfoFrame ពីស្ទ្រីមជំនួយ។
  2. កំណត់ multiplexer_in0_valid នៃ avalon_st_multiplexer instance ក្នុង altera_hdmi_aux_hdr.v file ទៅ 1'b0 ដើម្បីការពារម៉ាស៊ីនបង្កើតកញ្ចប់ជំនួយពីការបង្កើត និងបញ្ចូល HDR InfoFrame បន្ថែមទៅក្នុងស្ទ្រីម TX Auxiliary ។

២.៧. លំហូរកម្មវិធីរចនា
នៅក្នុងលំហូរកម្មវិធីសំខាន់នៃការរចនា ខួរក្បាល Nios II កំណត់ការកំណត់ TI redriver និងចាប់ផ្តើមផ្លូវ TX និង RX នៅពេលថាមពលឡើង។
រូបភាពទី 12. លំហូរកម្មវិធីនៅក្នុង main.c Script
intel HDMI Arria 10 FPGA IP Design Example - លំហូរកម្មវិធីកម្មវិធីដំណើរការរង្វិលជុំមួយរយៈ ដើម្បីតាមដានការផ្លាស់ប្តូរលិច និងប្រភព និងប្រតិកម្មទៅនឹងការផ្លាស់ប្តូរ។ កម្មវិធីអាចបង្កឱ្យមានការកំណត់រចនាសម្ព័ន្ធ TX ឡើងវិញ ការបណ្តុះបណ្តាលតំណភ្ជាប់ TX និងចាប់ផ្តើមបញ្ជូនវីដេអូ។
រូបភាពទី 13. TX Path Initialization Flowchart Initialize TX Pathintel HDMI Arria 10 FPGA IP Design Example - គំនូសតាងលំហូររូបភាពទី 14. គំនូសតាងលំហូរការចាប់ផ្តើមផ្លូវ RXintel HDMI Arria 10 FPGA IP Design Example - គំនូសតាងលំហូរ ១រូបភាពទី 15. ការកំណត់រចនាសម្ព័ន្ធ TX និង Link តារាងលំហូរការបណ្តុះបណ្តាលintel HDMI Arria 10 FPGA IP Design Example - គំនូសតាងលំហូរ ១រូបភាពទី 16. Link Training LTS:3 ដំណើរការនៅតារាងលំហូរអត្រា FRL ជាក់លាក់intel HDMI Arria 10 FPGA IP Design Example - គំនូសតាងលំហូរ ១រូបភាពទី 17. គំនូសតាងលំហូរបញ្ជូនវីដេអូ HDMI TXintel HDMI Arria 10 FPGA IP Design Example - គំនូសតាងលំហូរ ១២.៨. ដំណើរការការរចនាក្នុងអត្រា FRL ផ្សេងៗគ្នា
អ្នកអាចដំណើរការការរចនារបស់អ្នកក្នុងអត្រា FRL ផ្សេងគ្នា ក្រៅពីអត្រា FRL លំនាំដើមរបស់លិចខាងក្រៅ។
ដើម្បីដំណើរការការរចនាក្នុងអត្រា FRL ផ្សេងៗគ្នា៖

  1. បិទ/បើក user_dipsw0 នៅលើយន្តហោះទៅទីតាំង ON។
  2. បើកសែលពាក្យបញ្ជា Nios II បន្ទាប់មកវាយ nios2-terminal
  3. ចុចពាក្យបញ្ជាខាងក្រោម ហើយចុច Enter ដើម្បីប្រតិបត្តិ។
បញ្ជា

ការពិពណ៌នា
h បង្ហាញម៉ឺនុយជំនួយ។
r0 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 0 (TMDS តែប៉ុណ្ណោះ)។
r1 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 1 (3 Gbps) ។
r2 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 2 (6 Gbps, 3 ផ្លូវ) ។
r3 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 3 (6 Gbps, 4 ផ្លូវ) ។
r4 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 4 (8 Gbps) ។
r5 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 5 (10 Gbps) ។
r6 ធ្វើបច្ចុប្បន្នភាពសមត្ថភាព FRL អតិបរមា RX ទៅអត្រា FRL 6 (12 Gbps) ។
t1 TX កំណត់រចនាសម្ព័ន្ធអត្រាតំណទៅអត្រា FRL 1 (3 Gbps) ។
t2 TX កំណត់រចនាសម្ព័ន្ធអត្រាតំណទៅអត្រា FRL 2 (6 Gbps, 3 ផ្លូវ)។
t3 TX កំណត់រចនាសម្ព័ន្ធអត្រាតំណទៅអត្រា FRL 3 (6 Gbps, 4 ផ្លូវ)។
t4 TX កំណត់រចនាសម្ព័ន្ធអត្រាតំណទៅអត្រា FRL 4 (8 Gbps) ។
t5 TX កំណត់រចនាសម្ព័ន្ធអត្រាតំណទៅអត្រា FRL 5 (10 Gbps) ។
t6 TX កំណត់រចនាសម្ព័ន្ធអត្រាតំណទៅអត្រា FRL 6 (12 Gbps) ។

២.២. គ្រោងការណ៍នាឡិកា
គ្រោងការណ៍នាឡិកាបង្ហាញពីដែននាឡិកានៅក្នុង HDMI Intel FPGA IP design exampលេ
រូបភាពទី 18. HDMI 2.1 Design Example គ្រោងការណ៍នាឡិកាintel HDMI Arria 10 FPGA IP Design Example - គ្រោងការណ៍នាឡិកាតារាងទី 15. សញ្ញានៃគ្រោងការណ៍នាឡិកា

នាឡិកា

 ឈ្មោះសញ្ញានៅក្នុងការរចនា

ការពិពណ៌នា
នាឡិកាគ្រប់គ្រង mgmt_clk នាឡិកា 100 MHz ដែលកំពុងដំណើរការដោយឥតគិតថ្លៃសម្រាប់សមាសធាតុទាំងនេះ៖
• ចំណុចប្រទាក់ Avalon-MM សម្រាប់ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ
- តម្រូវការជួរប្រេកង់គឺចន្លោះពី 100 ទៅ 125 MHz ។
• ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY សម្រាប់លំដាប់កំណត់ឡើងវិញឧបករណ៍បញ្ជូន
- តម្រូវការជួរប្រេកង់គឺចន្លោះពី 1-500 MHz ។
• ការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ
- ប្រេកង់នាឡិកាអតិបរមាគឺ 100 MHz ។
• ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX
• ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX
• ស៊ីភីយូ
• អនុបណ្ឌិត I2C
នាឡិកាអាយ។ ស៊ី។ ស៊ី i2c_clk ការបញ្ចូលនាឡិកា 100 MHz ដែលកំណត់នាឡិកា I2C slave, output buffers, SCDC registers, និង link process training in the HDMI RX core, និង EDID RAM ។
TX PLL នាឡិកាយោង 0 tx_tmds_clk នាឡិកាយោង 0 ទៅ TX PLL ។ ប្រេកង់នាឡិកាគឺដូចគ្នាទៅនឹងប្រេកង់នាឡិកា TMDS ដែលរំពឹងទុកពីឆានែលនាឡិកា HDMI TX TMDS ។ នាឡិកាយោងនេះត្រូវបានប្រើនៅក្នុងរបៀប TMDS ។
សម្រាប់ការរចនា HDMI នេះ exampដូច្នេះ នាឡិកានេះត្រូវបានភ្ជាប់ទៅនាឡិកា RX TMDS សម្រាប់គោលបំណងធ្វើបាតុកម្ម។ នៅក្នុងកម្មវិធីរបស់អ្នក អ្នកត្រូវផ្គត់ផ្គង់នាឡិកាដែលមានប្រេកង់នាឡិកា TMDS ពីលំយោលដែលអាចសរសេរកម្មវិធីបានសម្រាប់ដំណើរការញ័រកាន់តែប្រសើរ។
ចំណាំ៖ កុំប្រើឧបករណ៍បញ្ជូនសញ្ញា RX pin ជានាឡិកាយោង TX PLL ។ ការរចនារបស់អ្នកនឹងមិនសមទេ ប្រសិនបើអ្នកដាក់ HDMI TX refclk នៅលើម្ជុល RX ។
TX PLL នាឡិកាយោង 1 txfpll_refclk1/ rxphy_cdr_refclk1 នាឡិកាយោងទៅ TX PLL និង RX CDR ក៏ដូចជា IOPLL សម្រាប់ vid_clk ។ ប្រេកង់នាឡិកាគឺ 100 MHz ។
នាឡិកាស៊េរី TX PLL tx_bonding_clocks នាឡិកាល្បឿនលឿនស៊េរីដែលបង្កើតដោយ TX PLL ។ ប្រេកង់នាឡិកាត្រូវបានកំណត់ដោយផ្អែកលើអត្រាទិន្នន័យ។
នាឡិការឧបករណ៍បញ្ជូន TX tx_clk នាឡិកាចេញមកវិញពីឧបករណ៍បញ្ជូន ហើយប្រេកង់ប្រែប្រួលអាស្រ័យលើអត្រាទិន្នន័យ និងនិមិត្តសញ្ញាក្នុងមួយនាឡិកា។
TX transceiver clock out frequency = អត្រាទិន្នន័យឧបករណ៍បញ្ជូន / ទទឹងឧបករណ៍បញ្ជូន
សម្រាប់ការរចនា HDMI នេះ example នាឡិកាឧបករណ៍បញ្ជូន TX ចេញពីឆានែល 0 នាឡិកាបញ្ចូលស្នូលឧបករណ៍បញ្ជូន TX (tx_coreclkin) ល្បឿនតំណ IOPLL (pll_hdmi) នាឡិកាយោង និងវីដេអូ និង FRL IOPLL (pll_vid_frl) នាឡិកាយោង។
នាឡិកាវីដេអូ tx_vid_clk/rx_vid_clk នាឡិកាវីដេអូទៅ TX និង RX ស្នូល។ នាឡិកាដំណើរការនៅប្រេកង់ថេរ 225 MHz ។
នាឡិកា TX/RX FRL tx_frl_clk/rx_frl_clk នាឡិកា FRL ទៅសម្រាប់ស្នូល TX និង RX ។
នាឡិកា RX TMDS rx_tmds_clk ប៉ុស្តិ៍នាឡិកា TMDS ពីឧបករណ៍ភ្ជាប់ HDMI RX ហើយភ្ជាប់ទៅ IOPLL ដើម្បីបង្កើតនាឡិកាយោងសម្រាប់ CDR នាឡិកាយោង 0។ ស្នូលប្រើនាឡិកានេះនៅពេលដែលវាស្ថិតនៅក្នុងរបៀប TMDS ។
នាឡិកាយោង RX CDR 0 rxphy_cdr_refclk0 នាឡិកាយោង 0 ទៅ RX CDR ។ នាឡិកានេះបានមកពីនាឡិកា RX TMDS ។ ប្រេកង់នាឡិកា RX TMDS មានចាប់ពី 25 MHz ដល់ 340 MHz ខណៈពេលដែលប្រេកង់នាឡិកាយោងអប្បបរមា RX CDR គឺ 50 MHz ។
IOPLL ត្រូវបានប្រើដើម្បីបង្កើតប្រេកង់នាឡិកា 5 សម្រាប់នាឡិកា TMDS ចន្លោះពី 25 MHz ទៅ 50 MHz និងបង្កើតប្រេកង់នាឡិកាដូចគ្នាសម្រាប់នាឡិកា TMDS ចន្លោះពី 50 MHz ទៅ 340 MHz ។
RX ឧបករណ៍បញ្ជូនសញ្ញានាឡិកាចេញ rx_clk នាឡិកាចេញមកវិញពីឧបករណ៍បញ្ជូន ហើយប្រេកង់ប្រែប្រួលអាស្រ័យលើអត្រាទិន្នន័យ និងទទឹងឧបករណ៍បញ្ជូន។
RX transceiver clock out frequency = អត្រាទិន្នន័យឧបករណ៍បញ្ជូន / ទទឹងឧបករណ៍បញ្ជូន
សម្រាប់ការរចនា HDMI នេះ example, នាឡិកាបញ្ជូនសញ្ញា RX ចេញពីឆានែល 1 នាឡិកាបញ្ចូលស្នូល RX transceiver (rx_coreclkin) និង FRL IOPLL (pll_frl) នាឡិកាយោង។

២.៣. សញ្ញាចំណុចប្រទាក់
តារាងរាយសញ្ញាសម្រាប់ការរចនា HDMI example ជាមួយ FRL ត្រូវបានបើក។
តារាងទី 16. សញ្ញាកម្រិតកំពូល

សញ្ញា

 ទិសដៅ ទទឹង

ការពិពណ៌នា
សញ្ញា Oscillator នៅលើយន្តហោះ
clk_fpga_b3_p បញ្ចូល 1 នាឡិកាដំណើរការឥតគិតថ្លៃ 100 MHz សម្រាប់នាឡិកាយោងស្នូល។
refclk4_p បញ្ចូល 1 100 MHz នាឡិកាដំណើរការដោយឥតគិតថ្លៃសម្រាប់នាឡិកាយោងឧបករណ៍បញ្ជូន។
ប៊ូតុងរុញអ្នកប្រើ និង LEDs
user_pb បញ្ចូល 3 ចុចប៊ូតុងដើម្បីគ្រប់គ្រងមុខងាររចនា HDMI Intel FPGA IP ។
cpu_resetn បញ្ចូល 1 កំណត់ឡើងវិញជាសកល។
user_led_g ទិន្នផល 8 អេក្រង់ LED ពណ៌បៃតង។
យោងទៅ ការដំឡើងផ្នែករឹង នៅលើទំព័រ 48 សម្រាប់ព័ត៌មានបន្ថែមអំពីមុខងារ LED ។
user_dipsw បញ្ចូល 1 កុងតាក់ DIP ដែលកំណត់ដោយអ្នកប្រើប្រាស់។
យោងទៅ ការដំឡើងផ្នែករឹង នៅលើទំព័រ 48 សម្រាប់ព័ត៌មានបន្ថែមអំពីមុខងារប្តូរ DIP ។
HDMI FMC Daughter Card Pins នៅលើ FMC Port B
fmcb_gbtclk_m2c_p_0 បញ្ចូល 1 នាឡិកា HDMI RX TMDS ។
fmcb_dp_m2c_p បញ្ចូល 4 ប៉ុស្តិ៍ទិន្នន័យ HDMI RX ក្រហម បៃតង និងខៀវ។
fmcb_dp_c2m_p ទិន្នផល 4 ប៉ុស្តិ៍ទិន្នន័យ HDMI TX ពណ៌ក្រហម បៃតង និងខៀវ។
fmcb_la_rx_p_9 បញ្ចូល 1 រកឃើញថាមពល HDMI RX +5V ។
fmcb_la_rx_p_8 ទិន្នផល 1 រកឃើញរន្ធដោតក្តៅ HDMI RX ។
fmcb_la_rx_n_8 បញ្ចូល 1 HDMI RX I2C SDA សម្រាប់ DDC និង SCDC ។
fmcb_la_tx_p_10 បញ្ចូល 1 HDMI RX I2C SCL សម្រាប់ DDC និង SCDC ។
fmcb_la_tx_p_12 បញ្ចូល 1 រកឃើញដោតក្តៅ HDMI TX ។
fmcb_la_tx_n_12 បញ្ចូល 1 HDMI I2C SDA សម្រាប់ DDC និង SCDC ។
fmcb_la_rx_p_10 បញ្ចូល 1 HDMI I2C SCL សម្រាប់ DDC និង SCDC ។
fmcb_la_tx_n_9 បញ្ចូល 1 HDMI I2C SDA សម្រាប់ការគ្រប់គ្រង redriver ។
fmcb_la_rx_p_11 បញ្ចូល 1 HDMI I2C SCL សម្រាប់ការគ្រប់គ្រង redriver ។
fmcb_la_tx_n_13 ទិន្នផល 1 HDMI TX +5V
ចំណាំ៖ អាចប្រើបានតែនៅពេល Bitec HDMI Daughter Card Revision 9 ត្រូវបានជ្រើសរើស។

តារាងទី 17. សញ្ញាកម្រិតកំពូល HDMI RX

សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
នាឡិកា និងកំណត់សញ្ញាឡើងវិញ
mgmt_clk បញ្ចូល 1 ការបញ្ចូលនាឡិកាប្រព័ន្ធ (100 MHz) ។
កំណត់ឡើងវិញ បញ្ចូល 1 ការបញ្ចូលកំណត់ប្រព័ន្ធឡើងវិញ។
rx_tmds_clk បញ្ចូល 1 នាឡិកា HDMI RX TMDS ។
i2c_clk បញ្ចូល 1 ការបញ្ចូលនាឡិកាសម្រាប់ចំណុចប្រទាក់ DDC និង SCDC ។
នាឡិកា និងកំណត់សញ្ញាឡើងវិញ
rxphy_cdr_refclk1 បញ្ចូល 1 ការបញ្ចូលនាឡិកាសម្រាប់នាឡិកាយោង RX CDR 1. ប្រេកង់នាឡិកាគឺ 100 MHz ។
rx_vid_clk ទិន្នផល 1 លទ្ធផលនាឡិកាវីដេអូ។
sys_init ទិន្នផល 1 ការចាប់ផ្តើមប្រព័ន្ធដើម្បីកំណត់ប្រព័ន្ធឡើងវិញនៅពេលបើកថាមពល។
RX Transceiver និង IOPLL Signals
rxpll_tmds_locked ទិន្នផល 1 បង្ហាញថានាឡិកា TMDS IOPLL ត្រូវបានចាក់សោ។
rxpl_frl_locked ទិន្នផល 1 បង្ហាញថានាឡិកា FRL IOPLL ត្រូវបានចាក់សោ។
rxphy_serial_data បញ្ចូល 4 ទិន្នន័យសៀរៀល HDMI ទៅ RX Native PHY ។
rxphy_រួចរាល់ ទិន្នផល 1 បង្ហាញថា RX Native PHY គឺរួចរាល់។
rxphy_cal_busy_raw ទិន្នផល 4 ការក្រិតតាមខ្នាត PHY ដើមរបស់ RX ជាប់រវល់ទៅនឹងឧបករណ៍បញ្ជូនសញ្ញា។
rxphy_cal_busy_gated បញ្ចូល 4 ការក្រិតសញ្ញារវល់ពីឧបករណ៍បញ្ជូនសញ្ញាទៅ RX Native PHY ។
rxphy_rcfg_slave_write បញ្ចូល 4 ការកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ Avalon memory-mapped interface ពី RX Native PHY ទៅកាន់ transceiver arbiter ។
rxphy_rcfg_slave_read បញ្ចូល 4
rxphy_rcfg_slave_អាសយដ្ឋាន បញ្ចូល 40
rxphy_rcfg_slave_writedata បញ្ចូល 128
rxphy_rcfg_slave_readdata ទិន្នផល 128
rxphy_rcfg_slave_waitrequest ទិន្នផល 4
ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX
rxphy_rcfg_busy ទិន្នផល 1 សញ្ញារវល់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញ RX ។
rx_tmds_freq ទិន្នផល 24 ការវាស់ប្រេកង់នាឡិកា HDMI RX TMDS (ក្នុង 10 ms) ។
rx_tmds_freq_valid ទិន្នផល 1 បង្ហាញថាការវាស់ប្រេកង់នាឡិកា RX TMDS មានសុពលភាព។
rxphy_os ទិន្នផល 1 ហួសampកត្តាលីង៖
• 0: 1x លើសampលីង
• 1: 5 × លើសampលីង
rxphy_rcfg_master_write ទិន្នផល 1 ការ​គ្រប់​គ្រង​ការ​កំណត់​រចនា​សម្ព័ន្ធ RX ចំណុច​ប្រទាក់​ដែល​បាន​គូស​ផែនទី​អង្គ​ចងចាំ Avalon ទៅ​នឹង​ឧបករណ៍​បញ្ជូន​សញ្ញា។
rxphy_rcfg_master_read ទិន្នផល 1
rxphy_rcfg_master_អាសយដ្ឋាន ទិន្នផល 12
rxphy_rcfg_master_writedata ទិន្នផល 32
rxphy_rcfg_master_readdata បញ្ចូល 32
rxphy_rcfg_master_waitrequest បញ្ចូល 1
សញ្ញាស្នូល HDMI RX
rx_vid_clk_locked បញ្ចូល 1 បង្ហាញថា vid_clk មានស្ថេរភាព។
rxcore_frl_rate ទិន្នផល 4 បង្ហាញពីអត្រា FRL ដែលស្នូល RX កំពុងដំណើរការ។
• 0៖ របៀប​ចាស់ (TMDS)
• 1: 3 Gbps 3 ផ្លូវ
• 2: 6 Gbps 4 ផ្លូវ
• 3: 6 Gbps 4 ផ្លូវ
• 4: 8 Gbps 4 ផ្លូវ
• 5: 10 Gbps 4 ផ្លូវ
• 6: 12 Gbps 4 ផ្លូវ
• 7-15: កក់ទុក
rxcore_frl_locked ទិន្នផល 4 ប៊ីតនីមួយៗបង្ហាញពីផ្លូវជាក់លាក់ដែលសម្រេចបានការចាក់សោ FRL ។ FRL ត្រូវបានចាក់សោនៅពេលដែលស្នូល RX អនុវត្តការតម្រឹមដោយជោគជ័យ, deskew និងសម្រេចបាននូវការចាក់សោរផ្លូវ។
• សម្រាប់របៀប 3-lane ការចាក់សោរផ្លូវត្រូវបានសម្រេចនៅពេលដែលស្នូល RX ទទួលបាន Scrambler Reset (SR) ឬ Start-Super-Block (SSB) សម្រាប់រាល់រយៈពេលតួអក្សរ 680 FRL យ៉ាងហោចណាស់ 3 ដង។
• សម្រាប់របៀប 4-lane ការចាក់សោរផ្លូវត្រូវបានសម្រេចនៅពេលដែលស្នូល RX ទទួលបាន Scrambler Reset (SR) ឬ Start-Super-Block (SSB) សម្រាប់រាល់រយៈពេលតួអក្សរ 510 FRL យ៉ាងហោចណាស់ 3 ដង។
rxcore_frl_ffe_levels ទិន្នផល 4 ត្រូវគ្នាទៅនឹងប៊ីត FFE_level នៅក្នុងប៊ីតចុះឈ្មោះ SCDC 0x31 [7:4] នៅក្នុងស្នូល RX ។
rxcore_frl_flt_រួចរាល់ បញ្ចូល 1 អះអាងដើម្បីបង្ហាញថា RX រួចរាល់សម្រាប់ដំណើរការបណ្តុះបណ្តាលតំណចាប់ផ្តើម។ នៅពេលអះអាង FLT_ready bit នៅក្នុងការចុះឈ្មោះ SCDC 0x40 bit 6 ក៏ត្រូវបានអះអាងផងដែរ។
rxcore_frl_src_test_config បញ្ចូល 8 បញ្ជាក់ការកំណត់រចនាសម្ព័ន្ធសាកល្បងប្រភព។ តម្លៃត្រូវបានសរសេរទៅក្នុង SCDC Test Configuration register ក្នុង SCDC register 0x35។
rxcore_tbcr ទិន្នផល 1 បង្ហាញ TMDS ប៊ីតទៅសមាមាត្រនាឡិកា; ត្រូវគ្នាទៅនឹងការចុះឈ្មោះ TMDS_Bit_Clock_Ratio ក្នុង SCDC register 0x20 bit 1។
• នៅពេលដំណើរការក្នុងរបៀប HDMI 2.0 ប៊ីតនេះត្រូវបានអះអាង។ ចង្អុលបង្ហាញ TMDS ប៊ីតទៅសមាមាត្រនាឡិកានៃ 40: 1 ។
• នៅពេលដំណើរការក្នុង HDMI 1.4b ប៊ីតនេះមិនត្រូវបានអះអាងទេ។ ចង្អុលបង្ហាញ TMDS ប៊ីតទៅសមាមាត្រនាឡិកានៃ 10: 1 ។
• ប៊ីតនេះមិនប្រើសម្រាប់របៀប FRL ទេ។
rxcore_scrambler_បើកដំណើរការ ទិន្នផល 1 ចង្អុលបង្ហាញប្រសិនបើទិន្នន័យដែលទទួលបានត្រូវបានច្របូកច្របល់; ត្រូវគ្នាទៅនឹងវាល Scrambling_Enable ក្នុង SCDC register 0x20 bit 0។
rxcore_audio_de ទិន្នផល 1 ចំណុចប្រទាក់សំឡេងស្នូល HDMI RX
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
rxcore_audio_data ទិន្នផល 256
rxcore_audio_info_ai ទិន្នផល 48
rxcore_audio_N ទិន្នផល 20
rxcore_audio_CTS ទិន្នផល 20
rxcore_audio_metadata ទិន្នផល 165
rxcore_audio_format ទិន្នផល 5
rxcore_aux_pkt_data ទិន្នផល 72 ចំណុចប្រទាក់ជំនួយស្នូល HDMI RX
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
rxcore_aux_pkt_addr ទិន្នផល 6
rxcore_aux_pkt_wr ទិន្នផល 1
rxcore_aux_data ទិន្នផល 72
rxcore_aux_sop ទិន្នផល 1
rxcore_aux_eop ទិន្នផល 1
rxcore_aux_valid ទិន្នផល 1
rxcore_aux_error ទិន្នផល 1
rxcore_gcp ទិន្នផល 6 សញ្ញាផ្នែកខាងស្នូល HDMI RX
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
rxcore_info_avi ទិន្នផល 123
rxcore_info_vsi ទិន្នផល 61
rxcore_locked ទិន្នផល 1 រន្ធវីដេអូស្នូល HDMI RX
ចំណាំ៖ ន = ភីកសែលក្នុងមួយនាឡិកា
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
rxcore_vid_data ទិន្នផល N* 48
rxcore_vid_vsync ទិន្នផល N
rxcore_vid_hsync ទិន្នផល N
rxcore_vid_de ទិន្នផល N
rxcore_vid_valid ទិន្នផល 1
rxcore_vid_lock ទិន្នផល 1
rxcore_mode ទិន្នផល 1 ការគ្រប់គ្រងស្នូល HDMI RX និងច្រកស្ថានភាព។
ចំណាំ៖ ន = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
rxcore_ctrl ទិន្នផល N*6
rxcore_color_depth_sync ទិន្នផល 2
hdmi_5v_detect បញ្ចូល 1 រកឃើញរន្ធ HDMI RX 5V និងរកឃើញចំណុចក្តៅ។ យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
hdmi_rx_hpd ទិន្នផល 1
rx_hpd_trigger បញ្ចូល 1
I2សញ្ញា C
hdmi_rx_i2c_sda បញ្ចូល 1 ចំណុចប្រទាក់ HDMI RX DDC និង SCDC ។
hdmi_rx_i2c_scl បញ្ចូល 1
សញ្ញា RX EDID RAM
edid_ram_access បញ្ចូល 1 ចំណុចប្រទាក់ចូលប្រើ RAM HDMI RX EDID ។
edid_ram_អាសយដ្ឋាន បញ្ចូល 8 អះអាង edid_ram_access នៅពេលអ្នកចង់សរសេរ ឬអានពី EDID RAM បើមិនដូច្នេះទេ សញ្ញានេះគួរតែរក្សាកម្រិតទាប។
នៅពេលអ្នកអះអាង edid_ram_access សញ្ញា hotplug ឈប់ដើម្បីអនុញ្ញាតឱ្យសរសេរ ឬអានទៅ RAM EDID ។ នៅពេលដែលការចូលប្រើ EDID RAM ត្រូវបានបញ្ចប់ អ្នកគួរតែបដិសេធ edid_ram_assess ហើយសញ្ញា hotplug អះអាង។ ប្រភពនឹងអាន EDID ថ្មីដោយសារតែការបិទបើកសញ្ញា hotplug ។
edid_ram_write បញ្ចូល 1
edid_ram_read បញ្ចូល 1
edid_ram_readdata ទិន្នផល 8
edid_ram_writedata បញ្ចូល 8
edid_ram_waitrequest ទិន្នផល 1

តារាង 18.HDMI TX សញ្ញាកម្រិតកំពូល

សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
នាឡិកា និងកំណត់សញ្ញាឡើងវិញ
mgmt_clk បញ្ចូល 1 ការបញ្ចូលនាឡិកាប្រព័ន្ធ (100 MHz) ។
កំណត់ឡើងវិញ បញ្ចូល 1 ការបញ្ចូលកំណត់ប្រព័ន្ធឡើងវិញ។
tx_tmds_clk បញ្ចូល 1 នាឡិកា HDMI RX TMDS ។
txfpl_refclk1 បញ្ចូល 1 ការបញ្ចូលនាឡិកាសម្រាប់នាឡិកាយោង TX PLL 1. ប្រេកង់នាឡិកាគឺ 100 MHz ។
tx_vid_clk ទិន្នផល 1 លទ្ធផលនាឡិកាវីដេអូ។
tx_frl_clk ទិន្នផល 1 ទិន្នផលនាឡិកា FRL ។
sys_init បញ្ចូល 1 ការចាប់ផ្តើមប្រព័ន្ធដើម្បីកំណត់ប្រព័ន្ធឡើងវិញនៅពេលបើកថាមពល។
tx_init_done បញ្ចូល 1 ការចាប់ផ្តើម TX ដើម្បីកំណត់ឡើងវិញនូវប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX និងចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ។
TX Transceiver និង IOPLL Signals
txpll_frl_locked ទិន្នផល 1 បង្ហាញនាឡិកាល្បឿនតំណ ហើយនាឡិកា FRL IOPLL ត្រូវបានចាក់សោ។
txfpl_locked ទិន្នផល 1 បង្ហាញថា TX PLL ត្រូវបានចាក់សោ។
txphy_serial_data ទិន្នផល 4 ទិន្នន័យសៀរៀល HDMI ពី TX Native PHY ។
txphy_រួចរាល់ ទិន្នផល 1 បង្ហាញថា TX Native PHY គឺរួចរាល់។
txphy_cal_busy ទិន្នផល 1 TX ដើមកំណើត PHY សញ្ញារវល់។
txphy_cal_busy_raw ទិន្នផល 4 ការ​ក្រិត​សញ្ញា​រវល់​ទៅ​កាន់​ឧបករណ៍​បញ្ជូន​សញ្ញា។
txphy_cal_busy_gated បញ្ចូល 4 ការ​ក្រិត​សញ្ញា​រវល់​ពី​ឧបករណ៍​បញ្ជូន​សញ្ញា​ទៅ​ TX Native PHY ។
txphy_rcfg_busy ទិន្នផល 1 បង្ហាញថាការកំណត់រចនាសម្ព័ន្ធ TX PHY ឡើងវិញកំពុងដំណើរការ។
txphy_rcfg_slave_write បញ្ចូល 4 ការកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ Avalon memory-mapped interface ពី TX Native PHY ទៅកាន់ transceiver arbiter ។
txphy_rcfg_slave_read បញ្ចូល 4
txphy_rcfg_slave_អាសយដ្ឋាន បញ្ចូល 40
txphy_rcfg_slave_writedata បញ្ចូល 128
txphy_rcfg_slave_readdata ទិន្នផល 128
txphy_rcfg_slave_waitrequest ទិន្នផល 4
ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX
tx_tmds_freq បញ្ចូល 24 តម្លៃប្រេកង់នាឡិកា HDMI TX TMDS (ក្នុង 10 ms) ។
tx_os ទិន្នផល 2 ហួសampកត្តាលីង៖
• 0: 1x លើសampលីង
• 1: 2 × លើសampលីង
• 2: 8x លើសampលីង
txphy_rcfg_master_write ទិន្នផល 1 ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX ឡើងវិញ Avalon memory-mapped interface ទៅកាន់ transceiver arbiter ។
txphy_rcfg_master_read ទិន្នផល 1
txphy_rcfg_master_address ទិន្នផល 12
txphy_rcfg_master_writedata ទិន្នផល 32
txphy_rcfg_master_readdata បញ្ចូល 32
txphy_rcfg_master_waitrequest បញ្ចូល 1
tx_reconfig_done ទិន្នផល 1 បង្ហាញថាដំណើរការកំណត់រចនាសម្ព័ន្ធ TX ត្រូវបានបញ្ចប់។
សញ្ញាស្នូល HDMI TX
tx_vid_clk_locked បញ្ចូល 1 បង្ហាញថា vid_clk មានស្ថេរភាព។
txcore_ctrl បញ្ចូល N*6 ចំណុចប្រទាក់គ្រប់គ្រងស្នូល HDMI TX ។
ចំណាំ៖ ន = ភីកសែលក្នុងមួយនាឡិកា
យោងទៅ ចំណុចប្រទាក់ប្រភព ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
txcore_mode បញ្ចូល 1
txcore_audio_de បញ្ចូល 1 ចំណុចប្រទាក់អូឌីយ៉ូស្នូល HDMI TX ។
យោងទៅ ចំណុចប្រទាក់ប្រភព ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
txcore_audio_mute បញ្ចូល 1
txcore_audio_data បញ្ចូល 256
txcore_audio_info_ai បញ្ចូល 49
txcore_audio_N បញ្ចូល 20
txcore_audio_CTS បញ្ចូល 20
txcore_audio_metadata បញ្ចូល 166
txcore_audio_format បញ្ចូល 5
txcore_aux_រួចរាល់ ទិន្នផល 1 ចំណុចប្រទាក់ជំនួយស្នូល HDMI TX ។
យោងទៅ ចំណុចប្រទាក់ប្រភព ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
txcore_aux_data បញ្ចូល 72
txcore_aux_sop បញ្ចូល 1
txcore_aux_eop បញ្ចូល 1
txcore_aux_ត្រឹមត្រូវ។ បញ្ចូល 1
txcore_gcp បញ្ចូល 6 សញ្ញាចំហៀងស្នូល HDMI TX ។
យោងទៅ ចំណុចប្រទាក់ប្រភព ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
txcore_info_avi បញ្ចូល 123
txcore_info_vsi បញ្ចូល 62
txcore_i2c_master_write បញ្ចូល 1 TX I2C master Avalon memory-mapped interface to I2C master in the TX core.
ចំណាំ៖ សញ្ញាទាំងនេះអាចប្រើបានតែនៅពេលដែលអ្នកបើកឧបករណ៍ រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ។
txcore_i2c_master_read បញ្ចូល 1
txcore_i2c_master_address បញ្ចូល 4
txcore_i2c_master_writedata បញ្ចូល 32
txcore_i2c_master_readdata ទិន្នផល 32
txcore_vid_data បញ្ចូល N* 48 ច្រកវីដេអូស្នូល HDMI TX ។
ចំណាំ៖ ន = ភីកសែលក្នុងមួយនាឡិកាRef
er ទៅ ចំណុចប្រទាក់ប្រភព ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
txcore_vid_vsync បញ្ចូល N
txcore_vid_hsync បញ្ចូល N
txcore_vid_de បញ្ចូល N
txcore_vid_រួចរាល់ ទិន្នផល 1
txcore_vid_overflow ទិន្នផល 1
txcore_vid_valid បញ្ចូល 1
txcore_frl_rate បញ្ចូល 4 ចំណុចប្រទាក់ចុះឈ្មោះ SCDC ។
txcore_frl_pattern បញ្ចូល 16
txcore_frl_start បញ្ចូល 1
txcore_scrambler_enable បញ្ចូល 1
txcore_tbcr បញ្ចូល 1
I2សញ្ញា C
nios_tx_i2c_sda_in ទិន្នផល 1 TX I2C Master interface សម្រាប់ SCDC និង DDC ពីប្រព័ន្ធដំណើរការ Nios II ទៅសតិបណ្ដោះអាសន្នលទ្ធផល។
ចំណាំ៖ ប្រសិនបើអ្នកបើក រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ សញ្ញាទាំងនេះនឹងត្រូវបានដាក់នៅខាងក្នុងស្នូល TX ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។
nios_tx_i2c_scl_in ទិន្នផល 1
nios_tx_i2c_sda_oe បញ្ចូល 1
nios_tx_i2c_scl_oe បញ្ចូល 1
nios_ti_i2c_sda_in ទិន្នផល 1 ចំណុចប្រទាក់ TX I2C Master ពីប្រព័ន្ធដំណើរការ Nios II ទៅសតិបណ្ដោះអាសន្នលទ្ធផល ដើម្បីគ្រប់គ្រង TI redriver នៅលើកាតកូនស្រី Bitec HDMI 2.1 FMC ។
nios_ti_i2c_scl_in ទិន្នផល 1
nios_ti_i2c_sda_oe បញ្ចូល 1
nios_ti_i2c_scl_oe បញ្ចូល 1
hdmi_tx_i2c_sda បញ្ចូល 1 ចំណុចប្រទាក់ TX I2C សម្រាប់ចំណុចប្រទាក់ SCDC និង DDC ពីសតិបណ្ដោះអាសន្នលទ្ធផលទៅឧបករណ៍ភ្ជាប់ HDMI TX ។
hdmi_tx_i2c_scl បញ្ចូល 1
hdmi_tx_ti_i2c_sda បញ្ចូល 1 ចំណុចប្រទាក់ TX I2C ពីសតិបណ្ដោះអាសន្នលទ្ធផលទៅ TI redriver នៅលើកាតកូនស្រី Bitec HDMI 2.1 FMC ។
hdmi_tx_ti_i2c_scl បញ្ចូល 1
tx_hpd_req ទិន្នផល 1 HDMI TX hotplug រកឃើញចំណុចប្រទាក់។
hdmi_tx_hpd_n បញ្ចូល 1

តារាងទី 19. Transceiver Arbiter Signals

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
clk បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធនាឡិកាឡើងវិញ។ នាឡិកានេះត្រូវតែចែករំលែកនាឡិកាដូចគ្នាជាមួយប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
កំណត់ឡើងវិញ បញ្ចូល 1 កំណត់សញ្ញាឡើងវិញ។ ការកំណត់ឡើងវិញនេះត្រូវតែចែករំលែកការកំណត់ឡើងវិញដូចគ្នាជាមួយនឹងប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
rx_rcfg_en បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធ RX បើកសញ្ញា។
tx_rcfg_en បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធ TX បើកសញ្ញា។
rx_rcfg_ch បញ្ចូល 2 ចង្អុលបង្ហាញឆានែលណាដែលត្រូវកំណត់រចនាសម្ព័ន្ធឡើងវិញនៅលើស្នូល RX ។ សញ្ញានេះត្រូវតែអះអាងជានិច្ច។
tx_rcfg_ch បញ្ចូល 2 ចង្អុលបង្ហាញឆានែលណាដែលត្រូវកំណត់រចនាសម្ព័ន្ធឡើងវិញនៅលើស្នូល TX ។ សញ្ញានេះត្រូវតែអះអាងជានិច្ច។
rx_reconfig_mgmt_write បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំពីការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ។
rx_reconfig_mgmt_read បញ្ចូល 1
rx_reconfig_mgmt_អាសយដ្ឋាន បញ្ចូល 10
rx_reconfig_mgmt_writedata បញ្ចូល 32
rx_reconfig_mgmt_readdata ទិន្នផល 32
rx_reconfig_mgmt_waitrequest ទិន្នផល 1
tx_reconfig_mgmt_write បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំពីការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX ។
tx_reconfig_mgmt_read បញ្ចូល 1
tx_reconfig_mgmt_អាសយដ្ឋាន បញ្ចូល 10
tx_reconfig_mgmt_writedata បញ្ចូល 32
tx_reconfig_mgmt_readdata ទិន្នផល 32
tx_reconfig_mgmt_waitrequest ទិន្នផល 1
reconfig_write ទិន្នផល 1 ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំទៅឧបករណ៍បញ្ជូន។
reconfig_read ទិន្នផល 1
reconfig_អាសយដ្ឋាន ទិន្នផល 10
reconfig_writedata ទិន្នផល 32
rx_reconfig_readdata បញ្ចូល 32
rx_reconfig_waitrequest បញ្ចូល 1
tx_reconfig_readdata បញ្ចូល 1
tx_reconfig_waitrequest បញ្ចូល 1
rx_cal_busy បញ្ចូល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតពីឧបករណ៍បញ្ជូន RX ។
tx_cal_រវល់ បញ្ចូល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតពីឧបករណ៍បញ្ជូន TX ។
rx_reconfig_cal_busy ទិន្នផល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតទៅកាន់ RX transceiver PHY កំណត់ការគ្រប់គ្រងឡើងវិញ។
tx_reconfig_cal_busy ទិន្នផល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតពីឧបករណ៍បញ្ជូន TX PHY កំណត់ការគ្រប់គ្រងឡើងវិញ។

តារាង 20. RX-TX Link Signals

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
vid_clk បញ្ចូល 1 នាឡិកាវីដេអូ HDMI ។
rx_vid_lock បញ្ចូល 3 បង្ហាញស្ថានភាពចាក់សោវីដេអូ HDMI RX ។
rx_vid_valid បញ្ចូល 1 ចំណុចប្រទាក់វីដេអូ HDMI RX ។
rx_vid_de បញ្ចូល N
rx_vid_hsync បញ្ចូល N
rx_vid_vsync បញ្ចូល N
rx_vid_data បញ្ចូល N* 48
rx_aux_eop បញ្ចូល 1 ចំណុចប្រទាក់ជំនួយ HDMI RX ។
rx_aux_sop បញ្ចូល 1
rx_aux_ត្រឹមត្រូវ។ បញ្ចូល 1
rx_aux_data បញ្ចូល 72
tx_vid_de ទិន្នផល N ចំណុចប្រទាក់វីដេអូ HDMI TX ។
ចំណាំ៖ ន = ភីកសែលក្នុងមួយនាឡិកា
tx_vid_hsync ទិន្នផល N
tx_vid_vsync ទិន្នផល N
tx_vid_data ទិន្នផល អិន * ៥២៣៤
tx_vid_ត្រឹមត្រូវ។ ទិន្នផល 1
tx_vid_រួចរាល់ បញ្ចូល 1
tx_aux_eop ទិន្នផល 1 ចំណុចប្រទាក់ជំនួយ HDMI TX ។
tx_aux_sop ទិន្នផល 1
tx_aux_ត្រឹមត្រូវ។ ទិន្នផល 1
tx_aux_data ទិន្នផល 72
tx_aux_រួចរាល់ បញ្ចូល 1

តារាង 21. សញ្ញាប្រព័ន្ធអ្នករចនាវេទិកា

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
cpu_clk_in_clk_clk បញ្ចូល 1 នាឡិកាស៊ីភីយូ។
cpu_rst_in_reset_reset បញ្ចូល 1 កំណត់ CPU ឡើងវិញ។
edid_ram_slave_translator_avalon_anti_slave_0_អាសយដ្ឋាន ទិន្នផល 8 ចំណុចប្រទាក់ចូលប្រើ EDID RAM ។
edid_ram_slave_translator_avalon_anti_slave_0_សរសេរ ទិន្នផល 1
edid_ram_slave_translator_avalon_anti_slave_0_អាន ទិន្នផល 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata បញ្ចូល 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata ទិន្នផល 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest បញ្ចូល 1
hdmi_i2c_master_i2c_serial_sda_in បញ្ចូល 1 ចំណុចប្រទាក់ I2C Master ពីប្រព័ន្ធដំណើរការ Nios II ទៅសតិបណ្ដោះអាសន្នលទ្ធផលសម្រាប់ការគ្រប់គ្រង DDC និង SCDC ។
hdmi_i2c_master_i2c_serial_scl_in បញ្ចូល 1
hdmi_i2c_master_i2c_serial_sda_oe ទិន្នផល 1
hdmi_i2c_master_i2c_serial_scl_oe ទិន្នផល 1
redriver_i2c_master_i2c_serial_sda_in បញ្ចូល 1 ចំណុចប្រទាក់ I2C Master ពីប្រព័ន្ធដំណើរការ Nios II ទៅសតិបណ្ដោះអាសន្នលទ្ធផលសម្រាប់ការកំណត់រចនាសម្ព័ន្ធ TI redriver ។
redriver_i2c_master_i2c_serial_scl_in បញ្ចូល 1
redriver_i2c_master_i2c_serial_sda_oe ទិន្នផល 1
redriver_i2c_master_i2c_serial_scl_oe ទិន្នផល 1
pio_in0_external_connection_export បញ្ចូល 32 ចំណុចប្រទាក់ទិន្នផលបញ្ចូលប៉ារ៉ាឡែល។
• ប៊ីត 0៖ បានភ្ជាប់ទៅសញ្ញា user_dipsw ដើម្បីគ្រប់គ្រងរបៀបឆ្លងកាត់ EDID ។
•ប៊ីតទី 1៖ សំណើ TX HPD
•ប៊ីតទី 2៖ ឧបករណ៍បញ្ជូន TX រួចរាល់
•ប៊ីតទី 3៖ ការកំណត់រចនាសម្ព័ន្ធ TX ឡើងវិញរួចរាល់
• ប៊ីត ៤–៧៖ កក់ទុក
• ប៊ីត 8–11៖ អត្រា RX FRL
• ប៊ីត 12៖ សមាមាត្រនាឡិកាប៊ីត RX TMDS
• ប៊ីត 13–16៖ RX FRL ត្រូវបានចាក់សោ
• ប៊ីត ១៧–២០៖ កម្រិត RX FFE
• ប៊ីត 21៖ ការតម្រឹម RX ត្រូវបានចាក់សោ
សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
• ប៊ីត ២២៖ ការចាក់សោវីដេអូ RX
• ប៊ីត 23៖ អ្នកប្រើប្រាស់ប៊ូតុង 2 ដើម្បីអានការចុះឈ្មោះ SCDC ពីលិចខាងក្រៅ
• ប៊ីត ៤–៧៖ កក់ទុក
pio_out0_external_connection_export ទិន្នផល 32 ចំណុចប្រទាក់ទិន្នផលបញ្ចូលប៉ារ៉ាឡែល។
•ប៊ីត 0៖ ការទទួលស្គាល់ TX HPD
•ប៊ីតទី 1៖ ការចាប់ផ្តើម TX រួចរាល់ហើយ។
• ប៊ីត ២–៧៖ កក់ទុក
• ប៊ីត 8–11៖ អត្រា TX FRL
•Bits 12–27: TX FRL ភ្ជាប់លំនាំបណ្តុះបណ្តាល
• ប៊ីត 28៖ TX FRL ចាប់ផ្តើម
• ប៊ីត ២–៧៖ កក់ទុក
pio_out1_external_connection_export ទិន្នផល 32 ចំណុចប្រទាក់ទិន្នផលបញ្ចូលប៉ារ៉ាឡែល។
• ប៊ីត 0៖ ការចូលប្រើ RAM RX EDID
• ប៊ីត 1៖ RX FLT រួចរាល់
• ប៊ីត ២–៧៖ កក់ទុក
• ប៊ីត 8–15៖ ការកំណត់រចនាសម្ព័ន្ធការធ្វើតេស្តប្រភព RX FRL
• ប៊ីត ៤–៧៖ កក់ទុក

២.១. 2.1. រចនាប៉ារ៉ាម៉ែត្រ RTL
ប្រើប៉ារ៉ាម៉ែត្រ HDMI TX និង RX Top RTL ដើម្បីប្ដូរការរចនា exampលេ
ភាគច្រើននៃប៉ារ៉ាម៉ែត្ររចនាមាននៅក្នុង រចនា Example ផ្ទាំងនៃកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP របស់ HDMI Intel FPGA ។ អ្នកនៅតែអាចផ្លាស់ប្តូរការរចនា exampការកំណត់ដែលអ្នកបានធ្វើនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រតាមរយៈប៉ារ៉ាម៉ែត្រ RTL ។
តារាង 22. ប៉ារ៉ាម៉ែត្រកំពូល HDMI RX

ប៉ារ៉ាម៉ែត្រ

 តម្លៃ

ការពិពណ៌នា
SUPPORT_DEEP_COLOR • 0: គ្មានពណ៌ជ្រៅ
•៖ ពណ៌ជ្រៅ		 កំណត់ថាតើស្នូលអាចអ៊ិនកូដទម្រង់ពណ៌ជ្រៅឬអត់។
SUPPORT_AUXILIARY • 0: គ្មាន AUX
•1: AUX		 កំណត់ថាតើការអ៊ិនកូដឆានែលជំនួយត្រូវបានរួមបញ្ចូលដែរឬទេ។
SYMBOLS_PER_CLOCK 8 គាំទ្រ 8 និមិត្តសញ្ញាក្នុងមួយនាឡិកាសម្រាប់ឧបករណ៍ Intel Arria 10 ។
SUPPORT_AUDIO • 0៖ គ្មានសំឡេង
• 1: អូឌីយ៉ូ		 កំណត់ថាតើស្នូលអាចបំប្លែងសំឡេងបាន។
EDID_RAM_ADDR_WIDTH 8 (តម្លៃលំនាំដើម) កំណត់ហេតុមូលដ្ឋាន 2 នៃទំហំ EDID RAM ។
BITEC_DAUGHTER_CARD_REV •0៖ មិនផ្តោតលើកាតកូនស្រី Bitec HDMI ណាមួយទេ។
•4៖ គាំទ្រការកែប្រែកាតកូនស្រី Bitec HDMI 4
•6៖ កំណត់គោលដៅកំណែទម្រង់កាតកូនស្រី Bitec HDMI 6
• 11៖ កំណត់គោលដៅកំណែទម្រង់កាតកូនស្រី Bitec HDMI 11 (លំនាំដើម)		 បញ្ជាក់ការកែសម្រួលកាតកូនស្រី Bitec HDMI ដែលបានប្រើ។ នៅពេលអ្នកផ្លាស់ប្តូរការកែប្រែ ការរចនាអាចនឹងផ្លាស់ប្តូរបណ្តាញបញ្ជូន និងបញ្ច្រាសបន្ទាត់ស្របតាមតម្រូវការកាតកូនស្រី Bitec HDMI ។ ប្រសិនបើអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ BITEC_DAUGHTER_CARD_REV ទៅ 0 ការរចនាមិនធ្វើការផ្លាស់ប្តូរណាមួយចំពោះបណ្តាញបញ្ជូន និងបន្ទាត់រាងប៉ូលទេ។
POLARITY_INVERSION • 0៖ បញ្ច្រាសរាងប៉ូល។
• 1: កុំដាក់បញ្ច្រាសប៉ូល។		 កំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ដើម្បីបញ្ច្រាសតម្លៃនៃប៊ីតនីមួយៗនៃទិន្នន័យបញ្ចូល។ ការកំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ផ្តល់ 4'b1111 ទៅច្រក rx_polinv នៃ RX transceiver ។

តារាង 23. ប៉ារ៉ាម៉ែត្រកំពូល HDMI TX

ប៉ារ៉ាម៉ែត្រ

 តម្លៃ

ការពិពណ៌នា
USE_FPLL 1 គាំទ្រ fPLL ជា TX PLL សម្រាប់តែឧបករណ៍ Intel Arria 10 ប៉ុណ្ណោះ។ កំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ជានិច្ច។
SUPPORT_DEEP_COLOR •0៖ គ្មានពណ៌ជ្រៅ

• 1: ពណ៌ជ្រៅ

 កំណត់ថាតើស្នូលអាចអ៊ិនកូដទម្រង់ពណ៌ជ្រៅឬអត់។
SUPPORT_AUXILIARY • 0: គ្មាន AUX
• 1: AUX		 កំណត់ថាតើការអ៊ិនកូដឆានែលជំនួយត្រូវបានរួមបញ្ចូលដែរឬទេ។
SYMBOLS_PER_CLOCK 8 គាំទ្រ 8 និមិត្តសញ្ញាក្នុងមួយនាឡិកាសម្រាប់ឧបករណ៍ Intel Arria 10 ។
SUPPORT_AUDIO • 0៖ គ្មានសំឡេង
• 1: អូឌីយ៉ូ		 កំណត់ថាតើស្នូលអាចបំប្លែងសំឡេងបាន។
BITEC_DAUGHTER_CARD_REV • 0៖ មិនផ្តោតលើកាតកូនស្រី Bitec HDMI ទេ។
• 4៖ គាំទ្រការកែប្រែកាតកូនស្រី Bitec HDMI 4
• 6: កំណត់គោលដៅការកែប្រែកាតកូនស្រី Bitec HDMI 6
• 11៖ កំណត់គោលដៅកំណែទម្រង់កាតកូនស្រី Bitec HDMI 11 (លំនាំដើម)		 បញ្ជាក់ការកែសម្រួលកាតកូនស្រី Bitec HDMI ដែលបានប្រើ។ នៅពេលអ្នកផ្លាស់ប្តូរការកែប្រែ ការរចនាអាចនឹងផ្លាស់ប្តូរបណ្តាញបញ្ជូន និងបញ្ច្រាសបន្ទាត់ស្របតាមតម្រូវការកាតកូនស្រី Bitec HDMI ។ ប្រសិនបើអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ BITEC_DAUGHTER_CARD_REV ទៅ 0 ការរចនាមិនធ្វើការផ្លាស់ប្តូរណាមួយចំពោះបណ្តាញបញ្ជូន និងបន្ទាត់រាងប៉ូលទេ។
POLARITY_INVERSION • 0៖ បញ្ច្រាសរាងប៉ូល។
• 1: កុំដាក់បញ្ច្រាសប៉ូល។		 កំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ដើម្បីបញ្ច្រាសតម្លៃនៃប៊ីតនីមួយៗនៃទិន្នន័យបញ្ចូល។ ការកំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ផ្តល់ 4'b1111 ទៅច្រក tx_polinv នៃឧបករណ៍បញ្ជូន TX ។

2.12. ការរៀបចំផ្នែករឹង
ការរចនាដែលបានបើក HDMI FRL ឧample គឺ HDMI 2.1 មានសមត្ថភាព និងអនុវត្តការបង្ហាញពីរង្វិលជុំសម្រាប់ស្ទ្រីមវីដេអូ HDMI ស្តង់ដារ។
ដើម្បីដំណើរការការសាកល្បងផ្នែករឹង សូមភ្ជាប់ឧបករណ៍ដែលបើក HDMI- ដូចជាកាតក្រាហ្វិកដែលមានចំណុចប្រទាក់ HDMI- ទៅឧបករណ៍បញ្ចូលរន្ធ HDMI ។ ការរចនានេះគាំទ្រទាំងប្រភព HDMI 2.1 ឬ HDMI 2.0/1.4b និងលិច។

  1. រន្ធ HDMI ឌិកូដច្រកចូលទៅក្នុងស្ទ្រីមវីដេអូស្តង់ដារ ហើយបញ្ជូនវាទៅស្នូលសង្គ្រោះនាឡិកា។
  2. ស្នូល HDMI RX ឌិកូដវីដេអូ ជំនួយ និងទិន្នន័យអូឌីយ៉ូ ឱ្យវិលត្រឡប់មកវិញស្របគ្នានឹងស្នូល HDMI TX តាមរយៈ DCFIFO ។
  3. ច្រកប្រភព HDMI នៃកាតកូនស្រី FMC បញ្ជូនរូបភាពទៅម៉ូនីទ័រ។

ចំណាំ៖
ប្រសិនបើអ្នកចង់ប្រើក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Intel FPGA ផ្សេងទៀត អ្នកត្រូវតែផ្លាស់ប្តូរការកំណត់ឧបករណ៍ និងការកំណត់ម្ជុល។ ការកំណត់អាណាឡូកឧបករណ៍បញ្ជូនត្រូវបានសាកល្បងសម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10 FPGA និងកាតកូនស្រី Bitec HDMI 2.1 ។ អ្នកអាចកែប្រែការកំណត់សម្រាប់ក្តារផ្ទាល់ខ្លួនរបស់អ្នក។
តារាងទី 24. ប៊ូតុងរុញនៅលើយន្តហោះ និងមុខងារ LED របស់អ្នកប្រើប្រាស់

ប៊ូតុងរុញ / LED

មុខងារ
cpu_resetn ចុចម្តងដើម្បីធ្វើការកំណត់ប្រព័ន្ធឡើងវិញ។
user_dipsw កុងតាក់ DIP ដែលកំណត់ដោយអ្នកប្រើប្រាស់ ដើម្បីបិទបើករបៀបឆ្លងកាត់។
•OFF (ទីតាំងលំនាំដើម) = ឆ្លងកាត់
HDMI RX នៅលើ FPGA ទទួលបាន EDID ពីលិចខាងក្រៅ ហើយបង្ហាញវាទៅប្រភពខាងក្រៅដែលវាត្រូវបានភ្ជាប់។
• ON = អ្នកអាចគ្រប់គ្រងអត្រា FRL អតិបរមា RX ពីស្ថានីយ Nios II ។ ពាក្យបញ្ជាកែប្រែ RX EDID ដោយរៀបចំតម្លៃអត្រា FRL អតិបរមា។
សូមមើលការដំណើរការការរចនាក្នុងអត្រា FRL ផ្សេងៗគ្នានៅទំព័រទី 33 សម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់អត្រា FRL ខុសៗគ្នា។
user_pb[0] ចុចម្តងដើម្បីបិទ/បើកសញ្ញា HPD ទៅប្រភព HDMI ស្តង់ដារ។
user_pb[1] កក់ទុក។
user_pb[2] ចុចម្តងដើម្បីអានការចុះឈ្មោះ SCDC ពីលិចដែលភ្ជាប់ទៅ TX នៃកាតកូនស្រី Bitec HDMI 2.1 FMC ។
ចំណាំ៖ ដើម្បីបើកការអាន អ្នកត្រូវតែកំណត់ DEBUG_MODE ទៅជា 1 នៅក្នុងកម្មវិធី។
USER_LED[0] ស្ថានភាពចាក់សោរនាឡិកា RX TMDS PLL ។
•0 = ដោះសោ
• 1 = ចាក់សោ
USER_LED[1] ស្ថានភាពរួចរាល់នៃឧបករណ៍បញ្ជូន RX ។
•0=មិនទាន់រួចរាល់
• 1 = រួចរាល់
USER_LED[2] នាឡិកាល្បឿនភ្ជាប់ RX PLL និងវីដេអូ RX និង FRL នាឡិកា PLL ស្ថានភាពចាក់សោ។
• 0 = នាឡិកា RX PLL ណាមួយត្រូវបានដោះសោ
• 1 = នាឡិកា RX ទាំងពីរ PLLs ត្រូវបានចាក់សោ
USER_LED[3] ការតម្រឹមស្នូល RX HDMI និងស្ថានភាពចាក់សោរ។
• 0 = យ៉ាងហោចណាស់ 1 ឆានែលត្រូវបានដោះសោ
• 1 = ប៉ុស្តិ៍ទាំងអស់ត្រូវបានចាក់សោ
USER_LED[4] ស្ថានភាពចាក់សោវីដេអូ RX HDMI ។
• 0 = ដោះសោ
• 1 = ចាក់សោ
USER_LED[5] TX តំណភ្ជាប់ល្បឿននាឡិកា PLL និងវីដេអូ TX និង FRL នាឡិកា PLL ស្ថានភាពចាក់សោ។
•0 = នាឡិកា TXP PLL ណាមួយត្រូវបានដោះសោ
• 1 = នាឡិកា TX ទាំងពីរ PLLs ត្រូវបានចាក់សោ
USER_LED[6] USER_LED[7] ស្ថានភាពរួចរាល់នៃឧបករណ៍បញ្ជូន TX ។
• 0 = មិនទាន់រួចរាល់
• 1 = រួចរាល់
ស្ថានភាពបណ្តុះបណ្តាល TX តំណភ្ជាប់។
• 0 = បរាជ័យ
• 1 = ឆ្លងកាត់

២.៣. កៅអីសាកល្បង
កន្លែងសាកល្បងក្លែងធ្វើត្រាប់តាមរន្ធ HDMI TX ស៊េរីទៅស្នូល RX ។
ចំណាំ៖
កន្លែងសាកល្បងពិសោធន៏នេះមិនត្រូវបានគាំទ្រសម្រាប់ការរចនាជាមួយនឹងការបើកប៉ារ៉ាម៉ែត្ររួមបញ្ចូល I2C ទេ។
រូបភាពទី 19 ។ HDMI Intel FPGA IP Simulation Testbench ដ្យាក្រាមប្លុកintel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 2តារាង 25. សមាសភាគ Testbench

សមាសភាគ

ការពិពណ៌នា
វីដេអូ TPG ម៉ាស៊ីនបង្កើតគំរូតេស្តវីដេអូ (TPG) ផ្តល់នូវការជំរុញវីដេអូ។
អូឌីយ៉ូអេសampឡេ ឧត្តមសេនីយ៍ អូឌីយ៉ូ សample generator ផ្ដល់នូវអូឌីយ៉ូ sample រំញោច។ ម៉ាស៊ីនភ្លើងបង្កើតគំរូទិន្នន័យសាកល្បងដែលកើនឡើងដែលត្រូវបញ្ជូនតាមឆានែលអូឌីយ៉ូ។
Aux Sampឡេ ឧត្តមសេនីយ៍ អូអេសអេសample generator ផ្តល់ជំនួយ sample រំញោច។ ម៉ាស៊ីនភ្លើងបង្កើតទិន្នន័យថេរដែលត្រូវបញ្ជូនពីឧបករណ៍បញ្ជូន។
ពិនិត្យ CRC កម្មវិធីត្រួតពិនិត្យនេះផ្ទៀងផ្ទាត់ថាតើប្រេកង់នាឡិកាដែលទាញយកឧបករណ៍បញ្ជូនត TX ដែលត្រូវគ្នានឹងអត្រាទិន្នន័យដែលចង់បាន។
ការពិនិត្យទិន្នន័យអូឌីយ៉ូ ការត្រួតពិនិត្យទិន្នន័យអូឌីយ៉ូប្រៀបធៀបថាតើគំរូទិន្នន័យសាកល្បងដែលបង្កើនត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវ។
ការពិនិត្យទិន្នន័យ Aux ការពិនិត្យទិន្នន័យ aux ប្រៀបធៀបថាតើទិន្នន័យ aux ដែលរំពឹងទុកត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវនៅផ្នែកអ្នកទទួល។

តេស្តសាកល្បង HDMI ធ្វើតេស្ដផ្ទៀងផ្ទាត់ដូចខាងក្រោម៖

លក្ខណៈពិសេស HDMI

ការផ្ទៀងផ្ទាត់
ទិន្នន័យវីដេអូ • Testbench អនុវត្តការត្រួតពិនិត្យ CRC លើវីដេអូបញ្ចូល និងលទ្ធផល។
• វាពិនិត្យតម្លៃ CRC នៃទិន្នន័យដែលបានបញ្ជូនប្រឆាំងនឹង CRC ដែលបានគណនានៅក្នុងទិន្នន័យវីដេអូដែលទទួលបាន។
• បនា្ទាប់មក testbench ធ្វើការត្រួតពិនិត្យបន្ទាប់ពីរកឃើញសញ្ញា V-SYNC ដែលមានស្ថេរភាពចំនួន 4 ពីអ្នកទទួល។
ទិន្នន័យជំនួយ • The aux sample generator បង្កើតទិន្នន័យថេរដែលត្រូវបញ្ជូនចេញពីឧបករណ៍បញ្ជូន។
• នៅផ្នែកអ្នកទទួល អ្នកបង្កើតប្រៀបធៀបថាតើទិន្នន័យជំនួយដែលរំពឹងទុកត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវ។
ទិន្នន័យអូឌីយ៉ូ • អូឌីយ៉ូ សample generator បង្កើតគំរូទិន្នន័យសាកល្បងដែលកើនឡើងដែលត្រូវបញ្ជូនតាមឆានែលអូឌីយ៉ូ។
• នៅផ្នែកអ្នកទទួល អ្នកត្រួតពិនិត្យទិន្នន័យអូឌីយ៉ូពិនិត្យ និងប្រៀបធៀបថាតើគំរូទិន្នន័យសាកល្បងដែលបង្កើនត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវ។

ការក្លែងធ្វើជោគជ័យបញ្ចប់ដោយសារខាងក្រោម៖
# SYMBOLS_PER_CLOCK = 2
# VIC = ៤
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = ៨
# ឆ្លងកាត់ការក្លែងធ្វើ
តារាង 26. HDMI Intel FPGA IP Design Example បានគាំទ្រការក្លែងធ្វើ

ក្លែងធ្វើ

 Verilog HDL

VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition បាទ បាទ
VCS/VCS MX បាទ បាទ
Riviera-PRO បាទ បាទ
ប៉ារ៉ាឡែល Xcelium បាទ ទេ

២.១៤. ដែនកំណត់នៃការរចនា
អ្នក​ត្រូវ​ពិចារណា​អំពី​ការ​កំណត់​មួយ​ចំនួន​នៅ​ពេល​បង្កើត HDMI 2.1 design exampលេ

  • TX មិនអាចដំណើរការក្នុងរបៀប TMDS នៅពេលដែលនៅក្នុងរបៀបមិនឆ្លងកាត់។ ដើម្បីសាកល្បងក្នុងរបៀប TMDS សូមបិទបើក user_dipsw ត្រឡប់ទៅរបៀប passthrough ។
  • ប្រព័ន្ធដំណើរការ Nios II ត្រូវតែបម្រើការបណ្តុះបណ្តាលតំណភ្ជាប់ TX ដើម្បីបញ្ចប់ដោយគ្មានការរំខានណាមួយពីដំណើរការផ្សេងទៀត។

២.១៥. មុខងារបំបាត់កំហុស
ការរចនានេះ example ផ្តល់នូវមុខងារបំបាត់កំហុសមួយចំនួនដើម្បីជួយអ្នក។
២.១៥.១. សារបំបាត់កំហុសកម្មវិធី
អ្នកអាចបើកសារបំបាត់កំហុសនៅក្នុងកម្មវិធី ដើម្បីផ្តល់ជំនួយពេលដំណើរការ។
ដើម្បីបើកសារបំបាត់កំហុសនៅក្នុងកម្មវិធី សូមអនុវត្តតាមជំហានទាំងនេះ៖

  1. ផ្លាស់ប្តូរ DEBUG_MODE ទៅជា 1 ក្នុងស្គ្រីប global.h ។
  2. ដំណើរការ script/build_sw.sh នៅលើ Nios II Command Shell ។
  3. រៀបចំកម្មវិធីដែលបានបង្កើតឡើងវិញ/tx_control/tx_control.elf file ដោយដំណើរការពាក្យបញ្ជានៅលើ Nios II Command Shell៖
    nios2-download -r -g software/tx_control/tx_control.elf
  4. ដំណើរការពាក្យបញ្ជាស្ថានីយ Nios II នៅលើ Nios II Command Shell៖
    nios2-ស្ថានីយ

នៅពេលអ្នកបើកសារបំបាត់កំហុស ព័ត៌មានខាងក្រោមត្រូវបានបោះពុម្ពចេញ៖

  • ការកំណត់ TI redriver ទាំង TX និង RX ត្រូវបានអាន និងបង្ហាញម្តងបន្ទាប់ពីការសរសេរកម្មវិធី ELF file.
  • សារស្ថានភាពសម្រាប់ការកំណត់រចនាសម្ព័ន្ធ RX EDID និងដំណើរការ hotplug
  • ដំណោះស្រាយដោយមានឬគ្មានព័ត៌មានជំនួយ FRL ស្រង់ចេញពី EDID នៅលើលិចដែលភ្ជាប់ទៅ TX ។ ព័ត៌មាន​នេះ​ត្រូវ​បាន​បង្ហាញ​សម្រាប់​រាល់​ចំណុច​ក្តៅ TX ។
  • សារស្ថានភាពសម្រាប់ដំណើរការបណ្ដុះបណ្ដាលតំណ TX កំឡុងពេលបណ្ដុះបណ្ដាលតំណ TX ។

២.១៥.២. ព័ត៌មាន SCDC ពី Sink ភ្ជាប់ទៅ TX
អ្នកអាចប្រើមុខងារនេះដើម្បីទទួលបានព័ត៌មាន SCDC ។

  1. ដំណើរការពាក្យបញ្ជាស្ថានីយ Nios II នៅលើ Nios II Command Shell: nios2-terminal
  2. ចុច user_pb[2] នៅលើឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10 FPGA ។

កម្មវិធីអាន និងបង្ហាញព័ត៌មាន SCDC នៅលើលិចដែលភ្ជាប់ទៅ TX នៅលើស្ថានីយ Nios II ។
២.១៥.៣. ការវាស់វែងប្រេកង់នាឡិកា
ប្រើមុខងារនេះដើម្បីពិនិត្យមើលប្រេកង់សម្រាប់នាឡិកាផ្សេងៗ។

  1. នៅក្នុង hdmi_rx_top និង hdmi_tx_top files, uncomment “//`define DEBUG_EN 1”។
  2. បន្ថែមសញ្ញា refclock_measure ពី mr_rate_detect instance នីមួយៗទៅកាន់ Signal Tap Logic Analyzer ដើម្បីទទួលបានប្រេកង់នាឡិកានៃនាឡិកានីមួយៗ (ក្នុងរយៈពេល 10 ms)។
  3. ចងក្រងការរចនាជាមួយនឹង Signal Tap Logic Analyzer ។
  4. កម្មវិធី SOF file ហើយដំណើរការ Signal Tap Logic Analyzer។

តារាង 27. នាឡិកា

ម៉ូឌុល mr_rate_detect ឧទាហរណ៍

នាឡិកាដែលត្រូវវាស់
hdmi_rx_top rx_pll_tmds នាឡិកាយោង RX CDR 0
rx_clk0_freq ឧបករណ៍បញ្ជូន RX ចេញពីឆានែល 0
rx_vid_clk_freq នាឡិកាវីដេអូ RX
rx_frl_clk_freq នាឡិកា RX FRL
rx_hsync_freq ប្រេកង់ Hsync នៃស៊ុមវីដេអូដែលទទួលបាន
hdmi_tx_top tx_clk0_freq ឧបករណ៍បញ្ជូន TX ចេញពីឆានែល 0
vid_clk_freq នាឡិកាវីដេអូ TX
frl_clk_freq នាឡិកា TX FRL
tx_hsync_freq ប្រេកង់ Hsync នៃស៊ុមវីដេអូដែលត្រូវបញ្ជូន

២.១៦. ធ្វើឱ្យប្រសើរឡើងនូវការរចនារបស់អ្នក។
តារាង 28. HDMI Design Exampភាពឆបគ្នាជាមួយកំណែកម្មវិធី Intel Quartus Prime Pro Edition ពីមុន

រចនា Exampឡេវ៉ារ្យង់ សមត្ថភាពក្នុងការធ្វើឱ្យប្រសើរឡើងទៅ Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Design Example (គាំទ្រ FRL = 1) ទេ

សម្រាប់ការរចនាដែលមិនឆបគ្នា ឧamples, អ្នកត្រូវធ្វើដូចខាងក្រោម:

  1. បង្កើតការរចនាថ្មី ឧample នៅក្នុងកំណែកម្មវិធី Intel Quartus Prime Pro Edition បច្ចុប្បន្ន ដោយប្រើការកំណត់ដូចគ្នានៃការរចនាដែលមានស្រាប់របស់អ្នក។
  2. ប្រៀបធៀបការរចនាទាំងមូល ឧample directory with the design exampបានបង្កើតដោយប្រើកំណែកម្មវិធី Intel Quartus Prime Pro Edition ពីមុន។ ច្រកលើការផ្លាស់ប្តូរដែលបានរកឃើញ។

HDMI 2.0 Design Example (គាំទ្រ FRL = 0)

ការរចនា HDMI Intel FPGA IP ឧample បង្ហាញពីការរង្វិលជុំប៉ារ៉ាឡែលនៃឧទាហរណ៍ HDMI មួយ ដែលរួមមានប៉ុស្តិ៍ RX ចំនួនបី និងប៉ុស្តិ៍ TX ចំនួនបួន។
តារាង 29. HDMI Intel FPGA IP Design Example សម្រាប់ឧបករណ៍ Intel Arria 10

រចនា Example អត្រាទិន្នន័យ របៀបឆានែល ប្រភេទរង្វិលជុំ
Arria 10 HDMI RX-TX បញ្ជូនឡើងវិញ < 6,000 Mbps សាមញ្ញ ស្របជាមួយសតិបណ្ដោះអាសន្ន FIFO

លក្ខណៈពិសេស

  • ការរចនានេះជំរុញឱ្យ FIFO buffers អនុវត្តការស្ទ្រីមវីដេអូ HDMI ដោយផ្ទាល់រវាងរន្ធ HDMI និងប្រភព។
  • ការរចនាប្រើស្ថានភាព LED សម្រាប់ការបំបាត់កំហុសដំបូងtage.
  • ការរចនាមកជាមួយជម្រើស RX និង TX ប៉ុណ្ណោះ។
  • ការរចនាបង្ហាញពីការបញ្ចូល និងការត្រងនៃ Dynamic Range and Mastering (HDR) InfoFrame នៅក្នុងម៉ូឌុលតំណ RX-TX ។
  • ការរចនាបង្ហាញពីការគ្រប់គ្រង EDID passthrough ពីរន្ធ HDMI ខាងក្រៅទៅកាន់ប្រភព HDMI ខាងក្រៅ នៅពេលបង្កឡើងដោយព្រឹត្តិការណ៍ TX hot-plug ។
  • ការរចនាអនុញ្ញាតឱ្យការគ្រប់គ្រងពេលវេលាដំណើរការតាមរយៈកុងតាក់ DIP និងប៊ូតុងរុញដើម្បីគ្រប់គ្រងសញ្ញាស្នូល HDMI TX៖
    — សញ្ញារបៀបដើម្បីជ្រើសរើសស៊ុមវីដេអូដែលបានអ៊ិនកូដ DVI ឬ HDMI
    — info_avi[47], info_vsi[61] និង audio_info_ai[48] សញ្ញាដើម្បីជ្រើសរើសការបញ្ជូនកញ្ចប់ព័ត៌មានជំនួយតាមរយៈ sidebands ឬច្រកទិន្នន័យជំនួយ

វត្ថុ RX ទទួលបានប្រភពវីដេអូពីម៉ាស៊ីនបង្កើតវីដេអូខាងក្រៅ ហើយបន្ទាប់មកទិន្នន័យឆ្លងកាត់ FIFO រង្វិលជុំមុនពេលវាត្រូវបានបញ្ជូនទៅឧទាហរណ៍ TX ។
អ្នកត្រូវភ្ជាប់ឧបករណ៍វិភាគវីដេអូខាងក្រៅ ម៉ូនីទ័រ ឬទូរទស្សន៍ដែលមានការតភ្ជាប់ HDMI ទៅស្នូល TX ដើម្បីផ្ទៀងផ្ទាត់មុខងារ។
២.១. HDMI 3.1 RX-TX Retransmit Design Diagram
HDMI 2.0 RX-TX retransmit design example បង្ហាញរង្វិលជុំប៉ារ៉ាឡែលនៅលើរបៀបឆានែលសាមញ្ញសម្រាប់ HDMI Intel FPGA IP ។
រូបភាពទី 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 3រូបភាពទី 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 4ព័ត៌មានពាក់ព័ន្ធ
Jitter of PLL Cascading or Non-Dedicated Clock Path for Arria 10 PLL Reference Clock យោងទៅលើដំណោះស្រាយនេះសម្រាប់ដំណោះស្រាយ ប្រសិនបើនាឡិការចនារបស់អ្នកមានបទពិសោធន៍បន្ថែម
ញ័រ។
១.១. តម្រូវការផ្នែករឹង និងកម្មវិធី
Intel ប្រើផ្នែករឹង និងសូហ្វវែរខាងក្រោមដើម្បីសាកល្បងការរចនា exampលេ
ផ្នែករឹង

  • កញ្ចប់អភិវឌ្ឍន៍ Intel Arria 10 GX FPGA
  • ប្រភព HDMI (អង្គភាពដំណើរការក្រាហ្វិក (GPU))
  • រន្ធ HDMI (ម៉ូនីទ័រ)
  • កាតកូនស្រី Bitec HDMI FMC 2.0 (កំណែ 11)
  • ខ្សែ HDMI

ចំណាំ៖
អ្នកអាចជ្រើសរើសការកែប្រែកាតកូនស្រី Bitec HDMI របស់អ្នក។ កំណត់ប៉ារ៉ាម៉ែត្រមូលដ្ឋាន BITEC_DAUGHTER_CARD_REV ទៅ 4, 6, ឬ 11 នៅក្នុងកម្រិតកំពូល file (a10_hdmi2_demo.v) ។ នៅពេលអ្នកផ្លាស់ប្តូរការកែប្រែ ការរចនាអាចផ្លាស់ប្តូរបណ្តាញបញ្ជូន និងដាក់បញ្ច្រាសបន្ទាត់យោងទៅតាមតម្រូវការរបស់ Bitec HDMI កូនស្រី។ ប្រសិនបើអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ BITEC_DAUGHTER_CARD_REV ទៅ 0 ការរចនាមិនធ្វើការផ្លាស់ប្តូរណាមួយចំពោះបណ្តាញបញ្ជូន និងបន្ទាត់រាងប៉ូលទេ។ សម្រាប់ការរចនា HDMI 2.1 ឧamples នៅក្រោម Design Exampផ្ទាំង កំណត់ការកែប្រែ HDMI Daughter Card ទៅជា Revision 9, Revision 4 ឬគ្មានកាតកូនស្រី។ តម្លៃលំនាំដើមគឺកំណែ 9 ។
កម្មវិធី

  • Intel Quartus Prime កំណែ 18.1 និងក្រោយ (សម្រាប់ការធ្វើតេស្តផ្នែករឹង)
  • ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL only)/VCS MX, ឬ Xcelium Parallel simulator

១.៣. រចនាសម្ព័ន្ធថត
ថត​មាន​ឯកសារ​ដែល​បាន​បង្កើត files សម្រាប់ HDMI Intel FPGA IP design exampលេ
រូបភាពទី 22. រចនាសម្ព័ន្ធថតសម្រាប់ការរចនា Exampleintel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 5តារាង 30. បង្កើត RTL Files

ថតឯកសារ Files
gxb • /gxb_rx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx.ip (Intel Quartus Prime Pro Edition)
• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx •/hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx_top.v
/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
/symbol_aligner.v
Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx_top.v
/mr_ce.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master

(Intel Quartus Prime Standard Edition)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (Intel Quartus Prime Standard Edition)
/ Panasonic.hex (Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_sksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
quartus.ini
ទូទៅ • /clock_control.qsys (Intel Quartus Prime Standard Edition)
• /clock_control.ip (Intel Quartus Prime Pro Edition)
• /fifo.qsys (Intel Quartus Prime Standard Edition)
• /fifo.ip (Intel Quartus Prime Pro Edition)
• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition)
•/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
/reset_controller.qsys (Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (Intel Quartus Prime Pro Edition)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
sdc /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

តារាងទី 31. ការក្លែងធ្វើដែលបានបង្កើត Files
សូមមើលផ្នែក Simulation Testbench សម្រាប់ព័ត៌មានបន្ថែម។

ថតឯកសារ Files
អាល់ដេក /aldec.do
/rivierapro_setup.tcl
ចង្វាក់ /cds.lib
/hdl.var
<ថត cds_libs>
អ្នកណែនាំ /mentor.do
/msim_setup.tcl
សង្ខេប /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
xcelium

(Intel Quartus Prime Pro Edition)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
ទូទៅ

(Intel Quartus Prime Pro Edition)

 /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
/ Panasonic.hex (Intel Quartus Prime Pro Edition)
/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

តារាង 32.បង្កើតកម្មវិធី Files

ថតឯកសារ Files
tx_control_src
ចំណាំ៖ ថត tx_control ក៏មានឯកសារស្ទួនទាំងនេះផងដែរ។ files.		 /intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
/i2c.c (Intel Quartus Prime Standard Edition)
/i2c.h (Intel Quartus Prime Standard Edition)
/main.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (Intel Quartus Prime Standard Edition)
/ti_i2c.h (Intel Quartus Prime Standard Edition)

២.៥. ធាតុផ្សំនៃការរចនា
ការរចនា HDMI Intel FPGA IP ឧampឡេត្រូវការសមាសធាតុទាំងនេះ។
តារាង 33. HDMI RX សមាសភាគកំពូល

ម៉ូឌុល

ការពិពណ៌នា
ស្នូល HDMI RX IP ទទួលទិន្នន័យសៀរៀលពី Transceiver Native PHY និងអនុវត្តការតម្រឹមទិន្នន័យ ឆានែល deskew ការឌិកូដ TMDS ការឌិកូដទិន្នន័យជំនួយ ការឌិកូដទិន្នន័យវីដេអូ ការឌិកូដទិន្នន័យអូឌីយ៉ូ និងការពិពណ៌នា។
I2 I2C គឺជាចំណុចប្រទាក់ដែលប្រើសម្រាប់ Sink Display Data Channel (DDC) និង Status and Data Channel (SCDC) ។ ប្រភព HDMI ប្រើ DDC ដើម្បីកំណត់សមត្ថភាព និងលក្ខណៈនៃការលិចដោយអានរចនាសម្ព័ន្ធទិន្នន័យដែលបានពង្រីកបន្ថែមការបង្ហាញអត្តសញ្ញាណ (E-EDID) ។
• អាសយដ្ឋាន slave I8C 2-bit សម្រាប់ E-EDID គឺ 0xA0 និង 0xA1។ LSB បង្ហាញពីប្រភេទចូលប្រើ៖ 1 សម្រាប់អាន និង 0 សម្រាប់សរសេរ។ នៅពេលដែលព្រឹត្តិការណ៍ HPD កើតឡើង I2C slave ឆ្លើយតបទៅនឹងទិន្នន័យ E-EDID ដោយអានពី RAM នៅលើបន្ទះឈីប។
• ឧបករណ៍បញ្ជាសម្រាប់តែស្លាវ I2C ក៏គាំទ្រ SCDC សម្រាប់ប្រតិបត្តិការ HDMI 2.0 ផងដែរ។ អាសយដ្ឋាន slave I8C 2-bit សម្រាប់ SCDC គឺ 0xA8 និង 0xA9។ នៅពេលដែលព្រឹត្តិការណ៍ HPD កើតឡើង I2C slave ធ្វើប្រតិបត្តិការសរសេរ ឬអានទៅកាន់ ឬពីចំណុចប្រទាក់ SCDC នៃស្នូល HDMI RX ។
ចំណាំ៖ ឧបករណ៍បញ្ជាសម្រាប់តែស្លាវ I2C នេះសម្រាប់ SCDC មិនត្រូវបានទាមទារទេ ប្រសិនបើ HDMI 2.0b មិនមានបំណង។ ប្រសិនបើអ្នកបើក រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ ប្លុកនេះនឹងត្រូវបានរួមបញ្ចូលនៅខាងក្នុងស្នូល ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។
EDID RAM ការរចនារក្សាទុកព័ត៌មាន EDID ដោយប្រើ RAM 1-port IP core ។ ពិធីការឡានក្រុងសៀរៀលពីរខ្សែ (នាឡិកា និងទិន្នន័យ) ស្តង់ដារ (ឧបករណ៍បញ្ជាសម្រាប់តែខ្ញុំបម្រើ I2C) ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ CEA-861-D Compliant E-EDID ។ EDID RAM នេះរក្សាទុកព័ត៌មាន E- EDID ។
ចំណាំ៖ ប្រសិនបើអ្នកបើក រួមបញ្ចូល RAM EDID ប៉ារ៉ាម៉ែត្រ ប្លុកនេះនឹងត្រូវបានរួមបញ្ចូលនៅខាងក្នុងស្នូល ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។
IOPLL IOPLL បង្កើតនាឡិកាយោង RX CDR នាឡិកាល្បឿនតំណ និងនាឡិកាវីដេអូសម្រាប់នាឡិកា TMDS ចូល។
• នាឡិកាលទ្ធផល 0 (នាឡិកាយោង CDR)
• នាឡិកាលទ្ធផល 1 (នាឡិកាល្បឿនភ្ជាប់)
• នាឡិកាលទ្ធផល 2 (នាឡិកាវីដេអូ)
ចំណាំ៖ ការកំណត់រចនាសម្ព័ន្ធ IOPLL លំនាំដើមមិនមានសុពលភាពសម្រាប់គុណភាពបង្ហាញ HDMI ណាមួយឡើយ។ IOPLL ត្រូវបានកំណត់រចនាសម្ព័ន្ធឡើងវិញចំពោះការកំណត់សមស្របនៅពេលបើកថាមពល។
ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY Transceiver ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ Transceiver PHY ធានានូវការចាប់ផ្តើមដែលអាចទុកចិត្តបាននៃ RX transceivers ។ ការបញ្ចូលកំណត់ឡើងវិញនៃឧបករណ៍បញ្ជានេះត្រូវបានបង្កឡើងដោយការកំណត់រចនាសម្ព័ន្ធ RX ឡើងវិញ ហើយវាបង្កើតសញ្ញាកំណត់ឡើងវិញអាណាឡូក និងឌីជីថលដែលត្រូវគ្នាទៅកាន់ប្លុក Transceiver Native PHY យោងទៅតាមលំដាប់កំណត់ឡើងវិញនៅខាងក្នុងប្លុក។
RX ដើម PHY ប្លុកឧបករណ៍បញ្ជូនរឹងដែលទទួលទិន្នន័យសៀរៀលពីប្រភពវីដេអូខាងក្រៅ។ វាបំលែងទិន្នន័យសៀរៀលទៅជាទិន្នន័យស្របគ្នា មុនពេលបញ្ជូនទិន្នន័យទៅស្នូល HDMI RX ។
ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ដែលអនុវត្តសៀគ្វីរកឃើញអត្រាជាមួយ HDMI PLL ដើម្បីជំរុញឧបករណ៍បញ្ជូន RX ឱ្យដំណើរការក្នុងអត្រាតំណតាមអំពើចិត្តណាមួយចាប់ពី 250 Mbps ដល់ 6,000 Mbps ។
សូមមើលរូបភាពទី 23 នៅទំព័រ 63 ខាងក្រោម។
ការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ ប្លុកកំណត់រចនាសម្ព័ន្ធ IOPLL ជួយសម្រួលដល់ការកំណត់រចនាសម្ព័ន្ធពេលវេលាពិតថាមវន្តនៃ PLLs នៅក្នុង Intel FPGAs ។ ប្លុកនេះធ្វើបច្ចុប្បន្នភាពប្រេកង់នាឡិកាលទ្ធផល និងកម្រិតបញ្ជូន PLL ក្នុងពេលវេលាជាក់ស្តែង ដោយមិនកំណត់រចនាសម្ព័ន្ធ FPGA ទាំងមូលឡើងវិញ។ ប្លុកនេះដំណើរការនៅ 100 MHz នៅក្នុងឧបករណ៍ Intel Arria 10។
ដោយសារការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ អនុវត្ត Quartus INI permit_nf_pll_reconfig_out_of_lock=on កំឡុងពេលបង្កើត IP កំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ។
ដើម្បីអនុវត្ត Quartus INI រួមបញ្ចូល “permit_nf_pll_reconfig_out_of_lock=on” នៅក្នុង quartus.ini file និងដាក់នៅក្នុង file ថតគម្រោង Intel Quartus Prime ។ អ្នកគួរតែឃើញសារព្រមាននៅពេលអ្នកកែសម្រួលប្លុកកំណត់រចនាសម្ព័ន្ធ IOPLL (pll_hdmi_reconfig) នៅក្នុងកម្មវិធី Quartus Prime ជាមួយ INI ។
ចំណាំ៖ បើគ្មាន Quartus INI ទេ ការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញមិនអាចបញ្ចប់បានទេ ប្រសិនបើ IOPLL បាត់បង់សោរអំឡុងពេលកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
PIO ប្លុកបញ្ចូល/ទិន្នផលប៉ារ៉ាឡែល (PIO) មានមុខងារជាការគ្រប់គ្រង ស្ថានភាព និងកំណត់ចំណុចប្រទាក់ឡើងវិញទៅ ឬពីប្រព័ន្ធរងស៊ីភីយូ។

រូបភាពទី 23. លំហូរនៃការកំណត់រចនាសម្ព័ន្ធពហុអត្រាឡើងវិញ
តួលេខនេះបង្ហាញពីលំហូរនៃលំដាប់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញពហុអត្រានៃឧបករណ៍បញ្ជា នៅពេលដែលវាទទួលបានចរន្តទិន្នន័យបញ្ចូល និងប្រេកង់នាឡិកាយោង ឬនៅពេលដែលឧបករណ៍បញ្ជូនត្រូវបានដោះសោ។intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 6តារាង 34. សមាសភាគកំពូល HDMI TX

ម៉ូឌុល

ការពិពណ៌នា
ស្នូល HDMI TX ស្នូល IP ទទួលទិន្នន័យវីដេអូពីកម្រិតកំពូល ហើយអនុវត្តការអ៊ិនកូដ TMDS ការអ៊ិនកូដទិន្នន័យជំនួយ ការអ៊ិនកូដទិន្នន័យអូឌីយ៉ូ ការអ៊ិនកូដទិន្នន័យវីដេអូ និងការច្របូកច្របល់។
អនុបណ្ឌិត I2C I2C គឺជាចំណុចប្រទាក់ដែលប្រើសម្រាប់ Sink Display Data Channel (DDC) និង Status and Data Channel (SCDC) ។ ប្រភព HDMI ប្រើ DDC ដើម្បីកំណត់សមត្ថភាព និងលក្ខណៈនៃការលិចដោយអានរចនាសម្ព័ន្ធទិន្នន័យដែលបានពង្រីកបន្ថែមការបង្ហាញអត្តសញ្ញាណ (E-EDID) ។
• ក្នុងនាមជា DDC, I2C Master អាន EDID ពីលិចខាងក្រៅ ដើម្បីកំណត់រចនាសម្ព័ន្ធព័ត៌មាន EDID EDID RAM នៅក្នុង HDMI RX Top ឬសម្រាប់ដំណើរការវីដេអូ។
• ក្នុងនាមជា SCDC មេ I2C ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ SCDC ពីប្រភព FPGA ទៅលិចខាងក្រៅសម្រាប់ប្រតិបត្តិការ HDMI 2.0b ។ សម្រាប់អតីតample ប្រសិនបើស្ទ្រីមទិន្នន័យចេញលើសពី 3,400 Mbps នោះប្រព័ន្ធដំណើរការ Nios II បញ្ជា I2C master ដើម្បីធ្វើបច្ចុប្បន្នភាព TMDS_BIT_CLOCK_RATIO និង SCRAMBLER_ENABLE ប៊ីតនៃការកំណត់រចនាសម្ព័ន្ធ SCDC លិចទៅ 1 ។
IOPLL IOPLL ផ្គត់ផ្គង់នាឡិកាល្បឿនតំណ និងនាឡិកាវីដេអូពីនាឡិកា TMDS ចូល។
• នាឡិកាលទ្ធផល 1 (នាឡិកាល្បឿនភ្ជាប់)
• នាឡិកាលទ្ធផល 2 (នាឡិកាវីដេអូ)
ចំណាំ៖ ការកំណត់រចនាសម្ព័ន្ធ IOPLL លំនាំដើមមិនមានសុពលភាពសម្រាប់គុណភាពបង្ហាញ HDMI ណាមួយឡើយ។ IOPLL ត្រូវបានកំណត់រចនាសម្ព័ន្ធឡើងវិញចំពោះការកំណត់សមស្របនៅពេលបើកថាមពល។
ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY Transceiver ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ Transceiver PHY ធានានូវការចាប់ផ្តើមដែលអាចទុកចិត្តបាននៃឧបករណ៍បញ្ជូន TX ។ ការបញ្ចូលកំណត់ឡើងវិញនៃឧបករណ៍បញ្ជានេះត្រូវបានកេះពីកម្រិតកំពូល ហើយវាបង្កើតសញ្ញាកំណត់ឡើងវិញអាណាឡូក និងឌីជីថលដែលត្រូវគ្នាទៅកាន់ប្លុក Transceiver Native PHY យោងទៅតាមលំដាប់កំណត់ឡើងវិញនៅក្នុងប្លុក។
សញ្ញាទិន្នផល tx_ready ពីប្លុកនេះក៏មានមុខងារជាសញ្ញាកំណត់ឡើងវិញទៅ HDMI Intel FPGA IP ដើម្បីបង្ហាញថាឧបករណ៍បញ្ជូនបន្តដំណើរការ និងរួចរាល់ហើយក្នុងការទទួលទិន្នន័យពីស្នូល។
ឧបករណ៍បញ្ជូនដើម PHY ប្លុក transceiver រឹងដែលទទួលទិន្នន័យស្របគ្នាពីស្នូល HDMI TX និងធ្វើសៀរៀលទិន្នន័យពីការបញ្ជូនវា។
ចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឡើងវិញត្រូវបានបើកនៅក្នុងប្លុក TX Native PHY ដើម្បីបង្ហាញពីការតភ្ជាប់រវាង TX Native PHY និង transceiver arbiter ។ មិនមានការកំណត់រចនាសម្ព័ន្ធឡើងវិញសម្រាប់ TX Native PHY ទេ។
ចំណាំ៖ ដើម្បីបំពេញតាមតម្រូវការ skew inter-channel HDMI TX កំណត់ជម្រើសរបៀបភ្ជាប់ឆានែល TX នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Arria 10 Transceiver Native PHY ទៅ ការភ្ជាប់ PMA និង PCS. អ្នកក៏ត្រូវបន្ថែមតម្រូវការកម្រិតអតិបរមា skew (set_max_skew) ទៅនឹងសញ្ញាកំណត់ឡើងវិញឌីជីថលពីឧបករណ៍បញ្ជាកំណត់ឡើងវិញឧបករណ៍បញ្ជូនសញ្ញា (tx_digitalreset) ដូចដែលបានណែនាំនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Intel Arria 10 Transceiver PHY ។
TX PLL ប្លុកបញ្ជូន PLL ផ្តល់នូវនាឡិកាល្បឿនលឿនសៀរៀលទៅប្លុក Transceiver Native PHY ។ សម្រាប់ការរចនា HDMI Intel FPGA IP នេះ example, fPLL ត្រូវបានប្រើជា TX PLL ។
ការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ ប្លុកកំណត់រចនាសម្ព័ន្ធ IOPLL ជួយសម្រួលដល់ការកំណត់រចនាសម្ព័ន្ធពេលវេលាពិតថាមវន្តនៃ PLLs នៅក្នុង Intel FPGAs ។ ប្លុកនេះធ្វើបច្ចុប្បន្នភាពប្រេកង់នាឡិកាលទ្ធផល និងកម្រិតបញ្ជូន PLL ក្នុងពេលវេលាជាក់ស្តែង ដោយមិនកំណត់រចនាសម្ព័ន្ធ FPGA ទាំងមូលឡើងវិញ។ ប្លុកនេះដំណើរការនៅ 100 MHz នៅក្នុងឧបករណ៍ Intel Arria 10។
ដោយសារការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ អនុវត្ត Quartus INI permit_nf_pll_reconfig_out_of_lock=on កំឡុងពេលបង្កើត IP កំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញ។
ដើម្បីអនុវត្ត Quartus INI រួមបញ្ចូល “permit_nf_pll_reconfig_out_of_lock=on” នៅក្នុង quartus.ini file និងដាក់នៅក្នុង file ថតគម្រោង Intel Quartus Prime ។ អ្នកគួរតែឃើញសារព្រមាននៅពេលអ្នកកែសម្រួលប្លុកកំណត់រចនាសម្ព័ន្ធ IOPLL (pll_hdmi_reconfig) នៅក្នុងកម្មវិធី Intel Quartus Prime ជាមួយ INI ។
ចំណាំ៖ បើគ្មាន Quartus INI ទេ ការកំណត់រចនាសម្ព័ន្ធ IOPLL ឡើងវិញមិនអាចបញ្ចប់បានទេ ប្រសិនបើ IOPLL បាត់បង់សោរអំឡុងពេលកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
PIO ប្លុកបញ្ចូល/ទិន្នផលប៉ារ៉ាឡែល (PIO) មានមុខងារជាការគ្រប់គ្រង ស្ថានភាព និងកំណត់ចំណុចប្រទាក់ឡើងវិញទៅ ឬពីប្រព័ន្ធរងស៊ីភីយូ។

តារាងទី 35. អត្រាបញ្ជូនទិន្នន័យ និងលើសampកត្តាលីងសម្រាប់ជួរប្រេកង់នាឡិកា TMDS នីមួយៗ

ប្រេកង់នាឡិកា TMDS (MHz) សមាមាត្រនាឡិកាប៊ីត TMDS ហួសampកត្តាលីង អត្រាបញ្ជូនទិន្នន័យ (Mbps)
០–៤២៥ 1 មិនអាចអនុវត្តបាន។ ០–៤២៥
០–៤២៥ 0 មិនអាចអនុវត្តបាន។ ០–៤២៥
០–៤២៥ 0 5 ០–៤២៥
០–៤២៥ 0 3 ០–៤២៥
០–៤២៥ 0 4 ០–៤២៥
០–៤២៥ 0 5 ០–៤២៥

តារាងទី 36. ប្លុកទូទៅកម្រិតកំពូល

ម៉ូឌុល

ការពិពណ៌នា
Transceiver Arbiter ប្លុកមុខងារទូទៅនេះរារាំងឧបករណ៍បញ្ជូនពីការធ្វើមាត្រដ្ឋានឡើងវិញក្នុងពេលដំណាលគ្នានៅពេលដែលឧបករណ៍បញ្ជូន RX ឬ TX នៅក្នុងឆានែលរូបវន្តដូចគ្នាទាមទារការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ ការកែតម្រូវឡើងវិញក្នុងពេលដំណាលគ្នាប៉ះពាល់ដល់កម្មវិធីដែលឧបករណ៍បញ្ជូន RX និង TX នៅក្នុងឆានែលតែមួយត្រូវបានចាត់តាំងឱ្យការអនុវត្ត IP ឯករាជ្យ។
អាជ្ញាកណ្តាលបញ្ជូនសញ្ញានេះគឺជាផ្នែកបន្ថែមទៅនឹងដំណោះស្រាយដែលបានណែនាំសម្រាប់ការរួមបញ្ចូលគ្នារវាង simplex TX និង simplex RX ទៅក្នុងឆានែលរូបវន្តដូចគ្នា។ អាជ្ញាកណ្តាលបញ្ជូនសញ្ញានេះក៏ជួយក្នុងការរួមបញ្ចូលគ្នា និងអាជ្ញាកណ្តាលនៃសំណើកំណត់រចនាសម្ព័ន្ធ Avalon-MM RX និង TX ដែលកំណត់គោលដៅឧបករណ៍បញ្ជូនបន្ត RX និង TX សាមញ្ញនៅក្នុងឆានែលមួយ ដោយសារច្រកចំណុចប្រទាក់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញនៃឧបករណ៍បញ្ជូនអាចចូលដំណើរការបានតាមលំដាប់លំដោយ។
ការតភ្ជាប់ចំណុចប្រទាក់រវាង transceiver arbiter និង TX/RX Native PHY/PHY Reset Controller blocks នៅក្នុងការរចនានេះ example បង្ហាញទម្រង់ទូទៅដែលអនុវត្តសម្រាប់ការរួមបញ្ចូលគ្នា IP ណាមួយដោយប្រើឧបករណ៍បញ្ជូនសញ្ញា។ អាជ្ញាកណ្តាលបញ្ជូនសញ្ញាមិនត្រូវបានទាមទារនៅពេលដែលមានតែឧបករណ៍បញ្ជូន RX ឬ TX ប៉ុណ្ណោះដែលត្រូវបានប្រើនៅក្នុងឆានែលមួយ។
អាជ្ញាកណ្តាល transceiver កំណត់អ្នកស្នើសុំនៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញតាមរយៈចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធ Avalon-MM របស់វា ហើយធានាថា tx_reconfig_cal_busy ឬ rx_reconfig_cal_busy ដែលត្រូវគ្នាត្រូវបានបិទតាមនោះ។ សម្រាប់កម្មវិធី HDMI មានតែ RX ទេដែលចាប់ផ្តើមការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ តាមរយៈការបញ្ជូនសំណើកំណត់រចនាសម្ព័ន្ធ Avalon-MM តាមរយៈអាជ្ញាកណ្តាល អាជ្ញាកណ្តាលកំណត់ថាសំណើកំណត់រចនាសម្ព័ន្ធឡើងវិញមានប្រភពមកពី RX ដែលបន្ទាប់មកច្រក tx_reconfig_cal_busy ពីការអះអាង និងអនុញ្ញាតឱ្យ rx_reconfig_cal_busy អះអាង។ ច្រកទ្វាររារាំងឧបករណ៍បញ្ជូន TX ពីការផ្លាស់ទីទៅរបៀបក្រិតតាមខ្នាតដោយអចេតនា។
ចំណាំ៖ ដោយសារតែ HDMI ត្រូវការតែការកំណត់រចនាសម្ព័ន្ធ RX ឡើងវិញ សញ្ញា tx_reconfig_mgmt_* ត្រូវបានបិទ។ ដូចគ្នានេះផងដែរ ចំណុចប្រទាក់ Avalon-MM មិនត្រូវបានទាមទាររវាង arbiter និងប្លុក TX Native PHY ទេ។ ប្លុក​ត្រូវ​បាន​កំណត់​ទៅ​ចំណុច​ប្រទាក់​ក្នុង​ការ​រចនា example ដើម្បីបង្ហាញពីការភ្ជាប់ arbiter transceiver ទូទៅទៅ TX/RX Native PHY/PHY Reset Controller ។
តំណភ្ជាប់ RX-TX • លទ្ធផលទិន្នន័យវីដេអូ និងការធ្វើសមកាលកម្មសញ្ញាពីរង្វិលជុំស្នូល HDMI RX តាមរយៈ DCFIFO ឆ្លងកាត់ដែននាឡិកាវីដេអូ RX និង TX ។
• កញ្ចប់ត្រួតពិនិត្យទូទៅ (GCP), InfoFrames (AVI, VSI និង AI) ទិន្នន័យជំនួយ និងទិន្នន័យអូឌីយ៉ូតាមរយៈ DCFIFOs ឆ្លងកាត់ដែននាឡិកាល្បឿនតំណ RX និង TX ។
• ច្រកទិន្នន័យជំនួយនៃស្នូល HDMI TX គ្រប់គ្រងទិន្នន័យជំនួយដែលហូរតាម DCFIFO តាមរយៈសម្ពាធខាងក្រោយ។ សម្ពាធខាងក្រោយធានាថាមិនមានកញ្ចប់ព័ត៌មានជំនួយមិនពេញលេញនៅលើច្រកទិន្នន័យជំនួយទេ។
• ប្លុកនេះក៏ដំណើរការតម្រងខាងក្រៅផងដែរ៖
- ត្រងទិន្នន័យអូឌីយ៉ូ និងកញ្ចប់បង្កើតនាឡិកាអូឌីយ៉ូពីស្ទ្រីមទិន្នន័យជំនួយ មុនពេលបញ្ជូនទៅកាន់ច្រកទិន្នន័យជំនួយស្នូល HDMI TX ។
ចំណាំ៖ ដើម្បីបិទការត្រងនេះ សូមចុច user_pb[2]។ បើកដំណើរការតម្រងនេះ ដើម្បីធានាថាមិនមានការចម្លងទិន្នន័យអូឌីយ៉ូ និងកញ្ចប់បង្កើតនាឡិកាអូឌីយ៉ូនៅក្នុងស្ទ្រីមទិន្នន័យជំនួយដែលបានបញ្ជូនឡើងវិញទេ។
- ច្រោះ High Dynamic Range (HDR) InfoFrame ពីទិន្នន័យជំនួយ HDMI RX ហើយបញ្ចូល example HDR InfoFrame ទៅកាន់ទិន្នន័យជំនួយនៃ HDMI TX តាមរយៈ Avalon ST multiplexer ។
ប្រព័ន្ធរង CPU ប្រព័ន្ធរង CPU មានមុខងារជាឧបករណ៍បញ្ជា SCDC និង DDC និងឧបករណ៍បញ្ជាការកំណត់រចនាសម្ព័ន្ធប្រភព។
• ប្រភពឧបករណ៍បញ្ជា SCDC មានឧបករណ៍បញ្ជាមេ I2C ។ ឧបករណ៍បញ្ជាមេ I2C ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ SCDC ពីប្រភព FPGA ទៅលិចខាងក្រៅសម្រាប់ប្រតិបត្តិការ HDMI 2.0b ។ សម្រាប់អតីតample ប្រសិនបើស្ទ្រីមទិន្នន័យចេញគឺ 6,000 Mbps នោះប្រព័ន្ធដំណើរការ Nios II បញ្ជាឧបករណ៍បញ្ជាមេ I2C ដើម្បីធ្វើបច្ចុប្បន្នភាព TMDS_BIT_CLOCK_RATIO និង SCRAMBLER_ENABLE ប៊ីតនៃការកំណត់រចនាសម្ព័ន្ធ TMDS លិចទៅ 1 ។
• មេ I2C ដូចគ្នាក៏ផ្ទេររចនាសម្ព័ន្ធទិន្នន័យ DDC (E-EDID) រវាងប្រភព HDMI និងឧបករណ៍លិចខាងក្រៅផងដែរ។
• ស៊ីភីយូ Nios II ដើរតួជាឧបករណ៍បញ្ជាកំណត់រចនាសម្ព័ន្ធឡើងវិញសម្រាប់ប្រភព HDMI ។ ស៊ីភីយូពឹងផ្អែកលើការរកឃើញអត្រាតាមកាលកំណត់ពីម៉ូឌុលគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX ដើម្បីកំណត់ថាតើ TX ទាមទារការកំណត់រចនាសម្ព័ន្ធឡើងវិញដែរឬទេ។ អ្នកបកប្រែទាសករ Avalon-MM ផ្តល់នូវចំណុចប្រទាក់រវាងប្រព័ន្ធដំណើរការ Nios II ចំណុចប្រទាក់មេ Avalon-MM និងចំណុចប្រទាក់ទាសករ Avalon-MM នៃ IOPLL និង TX Native PHY របស់ប្រភព HDMI ភ្លាមៗ។
• លំហូរលំដាប់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញសម្រាប់ TX គឺដូចគ្នានឹង RX ដែរ លើកលែងតែការកំណត់រចនាសម្ព័ន្ធ PLL និង transceiver និងលំដាប់កំណត់ឡើងវិញត្រូវបានអនុវត្តតាមលំដាប់លំដោយ។ សូមមើលរូបភាពទី 24 នៅទំព័រ 67 ។

រូបភាពទី 24. លំហូរលំដាប់នៃការកំណត់រចនាសម្ព័ន្ធឡើងវិញ
តួលេខនេះបង្ហាញពីលំហូរកម្មវិធី Nios II ដែលពាក់ព័ន្ធនឹងការគ្រប់គ្រងសម្រាប់ I2C master និងប្រភព HDMI ។intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 7២.៦. ការបញ្ចូល និងត្រង InfoFrame ថាមវន្ត (Dynamic Range and Mastering) (HDR)
ការរចនា HDMI Intel FPGA IP ឧample រួមបញ្ចូលការបង្ហាញនៃការបញ្ចូល HDR InfoFrame នៅក្នុងប្រព័ន្ធ RX-TX loopback ។
HDMI Specification version 2.0b អនុញ្ញាតឱ្យបញ្ជូន Dynamic Range និង Mastering InfoFrame តាមរយៈការស្ទ្រីមជំនួយ HDMI ។ នៅក្នុងការបង្ហាញ ប្លុកការបញ្ចូលទិន្នន័យជំនួយគាំទ្រការបញ្ចូល HDR ។ អ្នកគ្រាន់តែត្រូវការធ្វើទ្រង់ទ្រាយកញ្ចប់ព័ត៌មាន HDR InfoFrame ដែលមានបំណងដូចដែលបានបញ្ជាក់នៅក្នុងតារាងបញ្ជីសញ្ញារបស់ម៉ូឌុល ហើយប្រើម៉ូឌុលត្រួតពិនិត្យការបញ្ចូល AUX ដែលបានផ្តល់ឱ្យដើម្បីកំណត់កាលវិភាគនៃការបញ្ចូល HDR InfoFrame រាល់ស៊ុមវីដេអូ។
នៅក្នុងនេះ អតីតampការកំណត់រចនាសម្ព័ន្ធ ក្នុងករណីដែលស្ទ្រីមជំនួយចូលរួមបញ្ចូល HDR InfoFrame រួចហើយ មាតិកា HDR ដែលស្ទ្រីមត្រូវបានត្រង។ តម្រងជៀសវាងការប៉ះទង្គិច HDR InfoFrames ដែលត្រូវបញ្ជូន និងធានាថាមានតែតម្លៃដែលបានបញ្ជាក់នៅក្នុង HDR Sampម៉ូឌុលទិន្នន័យត្រូវបានប្រើ។
រូបភាពទី 25. តំណភ្ជាប់ RX-TX ជាមួយជួរថាមវន្ត និងការបញ្ចូល InfoFrame គ្រប់គ្រង
តួលេខនេះបង្ហាញពីដ្យាក្រាមប្លុកនៃតំណភ្ជាប់ RX-TX រួមទាំង Dynamic Range និងការបញ្ចូល Mastering InfoFrame ទៅក្នុងស្ទ្រីមជំនួយស្នូល HDMI TX ។
intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 8តារាង 37. ប្លុកបញ្ចូលទិន្នន័យជំនួយ (altera_hdmi_aux_hdr) សញ្ញា

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
នាឡិកា និងកំណត់ឡើងវិញ
clk បញ្ចូល 1 ការបញ្ចូលនាឡិកា។ នាឡិកានេះគួរតែភ្ជាប់ជាមួយនាឡិកាល្បឿនតំណ។
កំណត់ឡើងវិញ បញ្ចូល 1 កំណត់ការបញ្ចូលឡើងវិញ។
ឧបករណ៍បង្កើតកញ្ចប់ជំនួយ និងសញ្ញា Multiplexer
multiplexer_out_data ទិន្នផល 72 Avalon streaming output ពី multiplexer ។
multiplexer_out_valid ទិន្នផល 1
multiplexer_out_ready ទិន្នផល 1
multiplexer_out_startofpacket ទិន្នផល 1
multiplexer_out_endofpacket ទិន្នផល 1
multiplexer_out_channel ទិន្នផល 11
multiplexer_in_data បញ្ចូល 72 ការបញ្ចូលការស្ទ្រីម Avalon ទៅកាន់ច្រក In1 នៃ multiplexer ។
HDMI TX វីដេអូ Vsync ។ សញ្ញានេះគួរតែត្រូវបានធ្វើសមកាលកម្មទៅនឹងដែននាឡិកាល្បឿនតំណ។
ស្នូលបញ្ចូល HDR InfoFrame ទៅស្ទ្រីមជំនួយនៅគែមកើនឡើងនៃសញ្ញានេះ។
multiplexer_in_valid បញ្ចូល 1
multiplexer_in_ready បញ្ចូល 1
multiplexer_in_startofpacket បញ្ចូល 1
multiplexer_in_endofpacket
hdmi_tx_vsync		 បញ្ចូល
បញ្ចូល		 1
1

តារាង 38. ម៉ូឌុលទិន្នន័យ HDR (altera_hdmi_hdr_infoframe) សញ្ញា

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
hb0 ទិន្នផល 8 Header byte 0 នៃ Dynamic Range និង Mastering InfoFrame៖ កូដប្រភេទ InfoFrame ។
hb1 ទិន្នផល 8 បឋមកថាបៃទី 1 នៃជួរថាមវន្ត និងមេព័ត៌មានស៊ុម៖ លេខកំណែ InfoFrame ។
hb2 ទិន្នផល 8 បៃបៃបឋមកថាទី 2 នៃជួរថាមវន្ត និងមេព័ត៌មាន ហ្វ្រេម៖ ប្រវែងនៃព័ត៌មានស៊ុម។
pb បញ្ចូល 224 បៃទិន្នន័យនៃជួរថាមវន្ត និង Mastering InfoFrame ។

តារាងទី 39. ជួរថាមវន្ត និងការគ្រប់គ្រងទិន្នន័យ InfoFrame បៃបៃបណ្តុំ Bit-Fields

វាលប៊ីត

 និយមន័យ

ប្រភេទទិន្នន័យមេតាឋិតិវន្ត 1
១៦:៩ ទិន្នន័យបៃ 1៖ {5'h0, EOTF[2:0]}
១៦:៩ ទិន្នន័យបៃ 2៖ {5'h0, Static_Metadata_Descriptor_ID[2:0]}
១៦:៩ ទិន្នន័យបៃទី 3៖ Static_Metadata_Descriptor display_primaries_x[0], LSB
១៦:៩ ទិន្នន័យបៃទី 4៖ Static_Metadata_Descriptor display_primaries_x[0], MSB
១៦:៩ ទិន្នន័យបៃទី 5៖ Static_Metadata_Descriptor display_primaries_y[0], LSB
១៦:៩ ទិន្នន័យបៃទី 6៖ Static_Metadata_Descriptor display_primaries_y[0], MSB
១៦:៩ ទិន្នន័យបៃទី 7៖ Static_Metadata_Descriptor display_primaries_x[1], LSB
១៦:៩ ទិន្នន័យបៃទី 8៖ Static_Metadata_Descriptor display_primaries_x[1], MSB
១៦:៩ ទិន្នន័យបៃទី 9៖ Static_Metadata_Descriptor display_primaries_y[1], LSB
១៦:៩ ទិន្នន័យបៃទី 10៖ Static_Metadata_Descriptor display_primaries_y[1], MSB
១៦:៩ ទិន្នន័យបៃទី 11៖ Static_Metadata_Descriptor display_primaries_x[2], LSB
១៦:៩ ទិន្នន័យបៃទី 12៖ Static_Metadata_Descriptor display_primaries_x[2], MSB
១៦:៩ ទិន្នន័យបៃទី 13៖ Static_Metadata_Descriptor display_primaries_y[2], LSB
១៦:៩ ទិន្នន័យបៃទី 14៖ Static_Metadata_Descriptor display_primaries_y[2], MSB
១៦:៩ ទិន្នន័យបៃទី 15៖ Static_Metadata_Descriptor white_point_x, LSB
១៦:៩ ទិន្នន័យបៃទី 16៖ Static_Metadata_Descriptor white_point_x, MSB
១៦:៩ ទិន្នន័យបៃទី 17៖ Static_Metadata_Descriptor white_point_y, LSB
១៦:៩ ទិន្នន័យបៃទី 18៖ Static_Metadata_Descriptor white_point_y, MSB
១៦:៩ ទិន្នន័យបៃទី 19៖ Static_Metadata_Descriptor max_display_mastering_luminance, LSB
១៦:៩ ទិន្នន័យបៃទី 20៖ Static_Metadata_Descriptor max_display_mastering_luminance, MSB
១៦:៩ ទិន្នន័យបៃទី 21៖ Static_Metadata_Descriptor min_display_mastering_luminance, LSB
១៦:៩ ទិន្នន័យបៃទី 22៖ Static_Metadata_Descriptor min_display_mastering_luminance, MSB
១៦:៩ ទិន្នន័យបៃទី 23៖ Static_Metadata_Descriptor កម្រិតពន្លឺមាតិកាអតិបរមា, LSB
១៦:៩ ទិន្នន័យបៃទី 24៖ Static_Metadata_Descriptor កម្រិតពន្លឺមាតិកាអតិបរមា MSB
១៦:៩ ទិន្នន័យបៃទី 25៖ Static_Metadata_Descriptor កម្រិតពន្លឺជាមធ្យមនៃស៊ុមអតិបរមា, LSB
១៦:៩ ទិន្នន័យបៃទី 26៖ Static_Metadata_Descriptor កម្រិតពន្លឺជាមធ្យមនៃស៊ុមអតិបរមា MSB
១៦:៩ កក់ទុក
១៦:៩ កក់ទុក

បិទការបញ្ចូល HDR និងតម្រង
ការបិទការបញ្ចូល HDR និងតម្រងអនុញ្ញាតឱ្យអ្នកផ្ទៀងផ្ទាត់ការបញ្ជូនឡើងវិញនៃមាតិកា HDR ដែលមានរួចហើយនៅក្នុងស្ទ្រីមជំនួយប្រភពដោយគ្មានការកែប្រែណាមួយនៅក្នុង RX-TX Retransmit design exampលេ
ដើម្បីបិទការបញ្ចូល និងត្រង HDR InfoFrame៖

  1. កំណត់ block_ext_hdr_infoframe ទៅ 1'b0 ក្នុង rxtx_link.v file ដើម្បីការពារការច្រោះ HDR InfoFrame ពីស្ទ្រីមជំនួយ។
  2. កំណត់ multiplexer_in0_valid នៃ avalon_st_multiplexer instance ក្នុង altera_hdmi_aux_hdr.v file ទៅ 1'b0 ដើម្បីការពារម៉ាស៊ីនបង្កើតកញ្ចប់ជំនួយពីការបង្កើត និងបញ្ចូល HDR InfoFrame បន្ថែមទៅក្នុងស្ទ្រីម TX Auxiliary ។

២.២. គ្រោងការណ៍នាឡិកា
គ្រោងការណ៍នាឡិកាបង្ហាញពីដែននាឡិកានៅក្នុង HDMI Intel FPGA IP design exampលេ
រូបភាពទី 26. HDMI Intel FPGA IP Design Example គ្រោងការណ៍នាឡិកា (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 9រូបភាពទី 27. HDMI Intel FPGA IP Design Example គ្រោងការណ៍នាឡិកា (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 10តារាងទី 40. សញ្ញានៃគ្រោងការណ៍នាឡិកា

នាឡិកា ឈ្មោះសញ្ញានៅក្នុងការរចនា

ការពិពណ៌នា
TX IOPLL/TX PLL នាឡិកាយោង 1 hdmi_clk_in នាឡិកាយោងទៅ TX IOPLL និង TX PLL ។ ប្រេកង់នាឡិកាគឺដូចគ្នាទៅនឹងប្រេកង់នាឡិកា TMDS ដែលរំពឹងទុកពីឆានែលនាឡិកា HDMI TX TMDS ។
សម្រាប់ការរចនា HDMI Intel FPGA IP នេះ exampដូច្នេះ នាឡិកានេះត្រូវបានភ្ជាប់ទៅនាឡិកា RX TMDS សម្រាប់គោលបំណងធ្វើបាតុកម្ម។ នៅក្នុងកម្មវិធីរបស់អ្នក អ្នកត្រូវផ្គត់ផ្គង់នាឡិកាដែលមានប្រេកង់នាឡិកា TMDS ពីលំយោលដែលអាចសរសេរកម្មវិធីបានសម្រាប់ដំណើរការញ័រកាន់តែប្រសើរ។
ចំណាំ៖ កុំប្រើឧបករណ៍បញ្ជូនសញ្ញា RX pin ជានាឡិកាយោង TX PLL ។ ការរចនារបស់អ្នកនឹងមិនសមទេ ប្រសិនបើអ្នកដាក់ HDMI TX refclk នៅលើម្ជុល RX ។
នាឡិការឧបករណ៍បញ្ជូន TX tx_clk នាឡិកាចេញមកវិញពីឧបករណ៍បញ្ជូន ហើយប្រេកង់ប្រែប្រួលអាស្រ័យលើអត្រាទិន្នន័យ និងនិមិត្តសញ្ញាក្នុងមួយនាឡិកា។
TX transceiver clock out frequency = អត្រាទិន្នន័យបញ្ជូន / (និមិត្តសញ្ញាក្នុងមួយនាឡិកា * 10)
នាឡិកាស៊េរី TX PLL tx_bonding_clocks នាឡិកាល្បឿនលឿនស៊េរីដែលបង្កើតដោយ TX PLL ។ ប្រេកង់នាឡិកាត្រូវបានកំណត់ដោយផ្អែកលើអត្រាទិន្នន័យ។
នាឡិកាល្បឿនភ្ជាប់ TX/RX ls_clk នាឡិកាល្បឿនភ្ជាប់។ ប្រេកង់នាឡិកាល្បឿនតំណអាស្រ័យលើប្រេកង់នាឡិកា TMDS ដែលរំពឹងទុកampកត្តាលីង និមិត្តសញ្ញាក្នុងមួយនាឡិកា និងសមាមាត្រនាឡិកាប៊ីត TMDS ។
សមាមាត្រនាឡិកាប៊ីត TMDS ភ្ជាប់ប្រេកង់នាឡិកាល្បឿន
0 ប្រេកង់នាឡិកា TMDS / និមិត្តសញ្ញាក្នុងមួយនាឡិកា
1 ប្រេកង់នាឡិកា TMDS *4 / និមិត្តសញ្ញាក្នុងមួយនាឡិកា
នាឡិកាវីដេអូ TX/RX vid_clk នាឡិកាទិន្នន័យវីដេអូ។ ប្រេកង់នាឡិកាទិន្នន័យវីដេអូគឺបានមកពីនាឡិកាល្បឿនតំណ TX ដោយផ្អែកលើជម្រៅពណ៌។
សមាមាត្រនាឡិកាប៊ីត TMDS ប្រេកង់នាឡិកាទិន្នន័យវីដេអូ
0 នាឡិកា TMDS / និមិត្តសញ្ញាក្នុងមួយនាឡិកា / កត្តាជម្រៅពណ៌
1 នាឡិកា TMDS *4 / និមិត្តសញ្ញាក្នុងមួយនាឡិកា / កត្តាជម្រៅពណ៌
ប៊ីតក្នុងមួយពណ៌ កត្តាជម្រៅពណ៌
8 1
10 1.25
12 1.5
16 2.0
នាឡិកា RX TMDS tmds_clk_in ប៉ុស្តិ៍នាឡិកា TMDS ពី HDMI RX ហើយភ្ជាប់ទៅនាឡិកាយោងទៅ IOPLL ។
នាឡិកាយោង RX CDR 0 /TX PLL នាឡិកាយោង 0 fr_clk នាឡិកាយោងដែលកំពុងដំណើរការដោយឥតគិតថ្លៃទៅកាន់ RX CDR និង TX PLL ។ នាឡិកានេះត្រូវបានទាមទារសម្រាប់ការក្រិតថាមពល។
នាឡិកាយោង RX CDR 1 iopl_outclk0 នាឡិកាយោងទៅ RX CDR នៃ RX transceiver ។
អត្រាទិន្នន័យ ប្រេកង់នាឡិកាយោង RX
អត្រាទិន្នន័យ <1 Gbps 5 × ប្រេកង់នាឡិកា TMDS
1 Gbps< អត្រាទិន្នន័យ

<3.4 Gbps

 ប្រេកង់នាឡិកា TMDS
អត្រាទិន្នន័យ> 3.4 Gbps 4 × ប្រេកង់នាឡិកា TMDS
• អត្រាទិន្នន័យ <1 Gbps៖ សម្រាប់ការលើសampដើម្បីបំពេញតាមតម្រូវការអត្រាទិន្នន័យអប្បបរមារបស់ឧបករណ៍បញ្ជូន។
• អត្រាទិន្នន័យ >3.4 Gbps៖ ដើម្បីទូទាត់សងសម្រាប់អត្រាប៊ីត TMDS ទៅសមាមាត្រនាឡិកានៃ 1/40 ដើម្បីរក្សាអត្រាទិន្នន័យឧបករណ៍បញ្ជូនទិន្នន័យទៅសមាមាត្រនាឡិកានៅ 1/10 ។
ចំណាំ៖ កុំប្រើឧបករណ៍បញ្ជូនសញ្ញា RX pin ជានាឡិកាយោង CDR ។ ការរចនារបស់អ្នកនឹងមិនសមទេ ប្រសិនបើអ្នកដាក់ HDMI RX refclk នៅលើម្ជុល RX ។
RX ឧបករណ៍បញ្ជូនសញ្ញានាឡិកាចេញ rx_clk នាឡិកាចេញមកវិញពីឧបករណ៍បញ្ជូន ហើយប្រេកង់ប្រែប្រួលអាស្រ័យលើអត្រាទិន្នន័យ និងនិមិត្តសញ្ញាក្នុងមួយនាឡិកា។

RX transceiver clock out frequency = អត្រាទិន្នន័យបញ្ជូន/ (និមិត្តសញ្ញាក្នុងមួយនាឡិកា * 10)
នាឡិកាគ្រប់គ្រង mgmt_clk នាឡិកា 100 MHz ដែលកំពុងដំណើរការដោយឥតគិតថ្លៃសម្រាប់សមាសធាតុទាំងនេះ៖
• ចំណុចប្រទាក់ Avalon-MM សម្រាប់ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ
-   តម្រូវការជួរប្រេកង់គឺចន្លោះពី 100 ទៅ 125 MHz ។
• ឧបករណ៍បញ្ជាកំណត់ឡើងវិញ PHY សម្រាប់លំដាប់កំណត់ឡើងវិញឧបករណ៍បញ្ជូន
- តម្រូវការជួរប្រេកង់គឺចន្លោះពី 1-500 MHz ។
•    IOPLL ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ
-   ប្រេកង់នាឡិកាអតិបរមាគឺ 100 MHz ។
• ការកំណត់រចនាសម្ព័ន្ធ RX ឡើងវិញសម្រាប់ការគ្រប់គ្រង
• ស៊ីភីយូ
• អនុបណ្ឌិត I2C
នាឡិកាអាយ។ ស៊ី។ ស៊ី i2c_clk ការបញ្ចូលនាឡិកា 100 MHz ដែលកំណត់នាឡិកា I2C slave SCDC ចុះឈ្មោះនៅក្នុងស្នូល HDMI RX និង EDID RAM ។

ព័ត៌មានពាក់ព័ន្ធ

  • ការប្រើប្រាស់ Transceiver RX Pin ជានាឡិកាយោង CDR
  • ការប្រើប្រាស់ Transceiver RX Pin ជា TX PLL Reference Clock

២.៣. សញ្ញាចំណុចប្រទាក់
តារាងរាយសញ្ញាសម្រាប់ HDMI Intel FPGA IP design exampលេ
តារាងទី 41. សញ្ញាកម្រិតកំពូល

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
សញ្ញា Oscillator នៅលើយន្តហោះ
clk_fpga_b3_p បញ្ចូល 1 នាឡិកាដំណើរការឥតគិតថ្លៃ 100 MHz សម្រាប់នាឡិកាយោងស្នូល
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition) បញ្ចូល 1 នាឡិការត់ដោយឥតគិតថ្លៃ 625 MHz សម្រាប់នាឡិកាយោងឧបករណ៍បញ្ជូន; នាឡិកានេះអាចមានប្រេកង់ណាមួយ។
ប៊ូតុងរុញអ្នកប្រើ និង LEDs
user_pb បញ្ចូល 1 ចុចប៊ូតុងដើម្បីគ្រប់គ្រងមុខងាររចនា HDMI Intel FPGA IP
cpu_resetn បញ្ចូល 1 កំណត់ឡើងវិញជាសកល
user_led_g ទិន្នផល 4 អេក្រង់ LED ពណ៌បៃតង
សូមមើលការដំឡើងផ្នែករឹងនៅលើទំព័រ 89 សម្រាប់ព័ត៌មានបន្ថែមអំពីមុខងារ LED ។
user_led_r ទិន្នផល 4 អេក្រង់ LED ក្រហម
សូមមើលការដំឡើងផ្នែករឹងនៅលើទំព័រ 89 សម្រាប់ព័ត៌មានបន្ថែមអំពីមុខងារ LED ។
HDMI FMC Daughter Card Pins នៅលើ FMC Port B
fmcb_gbtclk_m2c_p_0 បញ្ចូល 1 នាឡិកា HDMI RX TMDS
fmcb_dp_m2c_p បញ្ចូល 3 ឆានែលទិន្នន័យ HDMI RX ក្រហម បៃតង និងខៀវ
• ការកែប្រែកាតកូនស្រី Bitec ១១
— [0]៖ RX TMDS Channel 1 (បៃតង)
— [1]: RX TMDS Channel 2 (ក្រហម)
— [2]: RX TMDS Channel 0 (ខៀវ)
• ការកែប្រែកាតកូនស្រី Bitec 4 ឬ 6
—   [0]: RX TMDS Channel 1 (បៃតង)— ប៉ូលបញ្ច្រាស់
—   [1]: RX TMDS Channel 0 (Blue)— ប៉ូលបញ្ច្រាស់
—   [2]: RX TMDS Channel 2 (ក្រហម)— ប៉ូលបញ្ច្រាស់
fmcb_dp_c2m_p ទិន្នផល 4 ប៉ុស្តិ៍ទិន្នន័យ HDMI TX ពណ៌ក្រហម បៃតង និងខៀវ
• ការកែប្រែកាតកូនស្រី Bitec ១១
— [0]៖ TX TMDS Channel 2 (ក្រហម)
— [1]: TX TMDS Channel 1 (បៃតង)
— [2]: TX TMDS Channel 0 (ខៀវ)
— [3]: TX TMDS Clock Channel
•    ការកែប្រែកាតកូនស្រី Bitec 4 ឬ 6
— [0]: TX TMDS Clock Channel
— [1]: TX TMDS Channel 0 (ខៀវ)
— [2]: TX TMDS Channel 1 (បៃតង)
— [3]៖ TX TMDS Channel 2 (ក្រហម)
fmcb_la_rx_p_9 បញ្ចូល 1 រកឃើញថាមពល HDMI RX +5V
fmcb_la_rx_p_8 ចូល 1 រកឃើញរន្ធដោតក្តៅ HDMI RX
fmcb_la_rx_n_8 ចូល 1 HDMI RX I2C SDA សម្រាប់ DDC និង SCDC
fmcb_la_tx_p_10 បញ្ចូល 1 HDMI RX I2C SCL សម្រាប់ DDC និង SCDC
fmcb_la_tx_p_12 បញ្ចូល 1 រកឃើញដោតក្តៅ HDMI TX
fmcb_la_tx_n_12 ចូល 1 HDMI I2C SDA សម្រាប់ DDC និង SCDC
fmcb_la_rx_p_10 ចូល 1 HDMI I2C SCL សម្រាប់ DDC និង SCDC
fmcb_la_tx_p_11 ចូល 1 HDMI I2C SDA សម្រាប់ការគ្រប់គ្រង redriver
fmcb_la_rx_n_9 ចូល 1 HDMI I2C SCL សម្រាប់ការគ្រប់គ្រង redriver

តារាងទី 42. សញ្ញាកម្រិតកំពូល HDMI RX

សញ្ញា ទិសដៅ ទទឹង

ការពិពណ៌នា
នាឡិកា និងកំណត់សញ្ញាឡើងវិញ
mgmt_clk បញ្ចូល 1 ការបញ្ចូលនាឡិកាប្រព័ន្ធ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition) បញ្ចូល 1 នាឡិកាដែលកំពុងដំណើរការដោយឥតគិតថ្លៃ (625 MHz) សម្រាប់នាឡិកាយោងឧបករណ៍បញ្ជូនបឋម។ នាឡិកានេះត្រូវបានទាមទារសម្រាប់ការក្រិតឧបករណ៍បញ្ជូនសញ្ញាអំឡុងពេលស្ថានភាពថាមពល។ នាឡិកានេះអាចមានប្រេកង់ណាមួយ។
កំណត់ឡើងវិញ បញ្ចូល 1 ការបញ្ចូលកំណត់ប្រព័ន្ធឡើងវិញ

សញ្ញា

 ទិសដៅ ទទឹង

ការពិពណ៌នា
នាឡិកា និងកំណត់សញ្ញាឡើងវិញ
reset_xcvr_powerup (Intel Quartus Prime Pro Edition) បញ្ចូល 1 Transceiver កំណត់ការបញ្ចូលឡើងវិញ។ សញ្ញានេះត្រូវបានបញ្ជាក់ក្នុងអំឡុងពេលដំណើរការប្តូរនាឡិកាយោង (ពីនាឡិកាដែលកំពុងដំណើរការដោយឥតគិតថ្លៃទៅនាឡិកា TMDS) នៅក្នុងស្ថានភាពថាមពល។
tmds_clk_in បញ្ចូល 1 នាឡិកា HDMI RX TMDS
i2c_clk បញ្ចូល 1 ការបញ្ចូលនាឡិកាសម្រាប់ចំណុចប្រទាក់ DDC និង SCDC
vid_clk_out ទិន្នផល 1 លទ្ធផលនាឡិកាវីដេអូ
ls_clk_out ទិន្នផល 1 ទិន្នផលនាឡិកាល្បឿនភ្ជាប់
sys_init ទិន្នផល 1 ការចាប់ផ្តើមប្រព័ន្ធដើម្បីកំណត់ប្រព័ន្ធឡើងវិញនៅពេលបើកថាមពល
RX Transceiver និង IOPLL Signals
rx_serial_data បញ្ចូល 3 ទិន្នន័យសៀរៀល HDMI ទៅ RX Native PHY
gxb_rx_រួចរាល់ ទិន្នផល 1 បង្ហាញថា RX Native PHY គឺរួចរាល់
gxb_rx_cal_busy_out ទិន្នផល 3 ការក្រិតតាមខ្នាត PHY ដើមរបស់ RX ជាប់រវល់ទៅនឹងឧបករណ៍បញ្ជូនសញ្ញា
gxb_rx_cal_busy_in បញ្ចូល 3 ការក្រិតសញ្ញារវល់ពីឧបករណ៍បញ្ជូនសញ្ញាទៅ RX Native PHY
iopl_locked ទិន្នផល 1 បង្ហាញថា IOPLL ត្រូវបានចាក់សោ
gxb_reconfig_write បញ្ចូល 3 ការកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ ចំណុចប្រទាក់ Avalon-MM ពី RX Native PHY ទៅកាន់ឧបករណ៍បញ្ជូនសញ្ញា
gxb_reconfig_read បញ្ចូល 3
gxb_reconfig_អាសយដ្ឋាន បញ្ចូល 30
gxb_reconfig_writedata បញ្ចូល 96
gxb_reconfig_readdata ទិន្នផល 96
gxb_reconfig_waitrequest ទិន្នផល 3
ការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX
rx_reconfig_en ទិន្នផល 1 ការកំណត់រចនាសម្ព័ន្ធ RX បើកសញ្ញា
រង្វាស់ ទិន្នផល 24 ការវាស់ប្រេកង់នាឡិកា HDMI RX TMDS (ក្នុង 10 ms)
Measure_valid ទិន្នផល 1 បង្ហាញថាសញ្ញារង្វាស់ត្រឹមត្រូវ។
os ទិន្នផល 1 ហួសampកត្តាលីង៖
• 0: គ្មានការលើសampលីង
• 1: 5 × លើសampលីង
reconfig_mgmt_write ទិន្នផល 1 ការ​គ្រប់​គ្រង​ការ​កំណត់​រចនា​សម្ព័ន្ធ RX ចំណុច​ប្រទាក់​ដែល​បាន​គូស​ផែនទី​អង្គ​ចងចាំ Avalon ទៅ​នឹង​ឧបករណ៍​បញ្ជូន​សញ្ញា
reconfig_mgmt_read ទិន្នផល 1
reconfig_mgmt_អាសយដ្ឋាន ទិន្នផល 12
reconfig_mgmt_writedata ទិន្នផល 32
reconfig_mgmt_readdata បញ្ចូល 32
reconfig_mgmt_waitrequest បញ្ចូល 1
សញ្ញាស្នូល HDMI RX
TMDS_Bit_clock_Ratio ទិន្នផល 1 ចំណុចប្រទាក់ចុះឈ្មោះ SCDC
audio_de ទិន្នផល 1 ចំណុចប្រទាក់សំឡេងស្នូល HDMI RX
សូមមើលផ្នែក Sink Interfaces ក្នុង HDMI Intel FPGA IP User Guide សម្រាប់ព័ត៌មានបន្ថែម។
audio_data ទិន្នផល 256
audio_info_ai ទិន្នផល 48
audio_N ទិន្នផល 20
audio_CTS ទិន្នផល 20
audio_metadata ទិន្នផល 165
audio_format ទិន្នផល 5
aux_pkt_data ទិន្នផល 72 ចំណុចប្រទាក់ជំនួយស្នូល HDMI RX
សូមមើលផ្នែក Sink Interfaces ក្នុង HDMI Intel FPGA IP User Guide សម្រាប់ព័ត៌មានបន្ថែម។
aux_pkt_addr ទិន្នផល 6
aux_pkt_wr ទិន្នផល 1
aux_data ទិន្នផល 72
aux_sop ទិន្នផល 1
aux_eop ទិន្នផល 1
aux_valid ទិន្នផល 1
aux_error ទិន្នផល 1
gcp ទិន្នផល 6 សញ្ញាផ្នែកខាងស្នូល HDMI RX
សូមមើលផ្នែក Sink Interfaces ក្នុង HDMI Intel FPGA IP User Guide សម្រាប់ព័ត៌មានបន្ថែម។
info_avi ទិន្នផល 112
info_vsi ទិន្នផល 61
colordepth_mgmt_sync ទិន្នផល 2
vid_data ទិន្នផល N* 48 រន្ធវីដេអូស្នូល HDMI RX
ចំណាំ៖ ន = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
vid_vsync ទិន្នផល N
vid_hsync ទិន្នផល N
vid_de ទិន្នផល N
របៀប ទិន្នផល 1 ការគ្រប់គ្រងស្នូល HDMI RX និងច្រកស្ថានភាព
ចំណាំ៖ ន = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
យោងទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
ctrl ទិន្នផល N*6
ចាក់សោ ទិន្នផល 3
vid_lock ទិន្នផល 1
in_5v_power បញ្ចូល 1 HDMI RX 5V រកឃើញ និង​រកឃើញ hotplug យោង​ទៅ ចំណុចប្រទាក់លិច ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
hdmi_rx_hpd_n ចូល 1
hdmi_rx_i2c_sda ចូល 1 ចំណុចប្រទាក់ HDMI RX DDC និង SCDC
hdmi_rx_i2c_scl ចូល 1
សញ្ញា RX EDID RAM
edid_ram_access បញ្ចូល 1 ចំណុចប្រទាក់ចូលប្រើ RAM HDMI RX EDID ។
អះអាង edid_ram_access នៅពេលអ្នកចង់សរសេរ ឬអានពី EDID RAM បើមិនដូច្នេះទេ សញ្ញានេះគួរតែរក្សាកម្រិតទាប។
edid_ram_អាសយដ្ឋាន បញ្ចូល 8
edid_ram_write បញ្ចូល 1
edid_ram_read បញ្ចូល 1
edid_ram_readdata ទិន្នផល 8
edid_ram_writedata បញ្ចូល 8
edid_ram_waitrequest ទិន្នផល 1

តារាង 43. សញ្ញាកម្រិតកំពូល HDMI TX

សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
នាឡិកា និងកំណត់សញ្ញាឡើងវិញ
mgmt_clk បញ្ចូល 1 ការបញ្ចូលនាឡិកាប្រព័ន្ធ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition) បញ្ចូល 1 នាឡិកាដែលកំពុងដំណើរការដោយឥតគិតថ្លៃ (625 MHz) សម្រាប់នាឡិកាយោងឧបករណ៍បញ្ជូនបឋម។ នាឡិកានេះត្រូវបានទាមទារសម្រាប់ការក្រិតឧបករណ៍បញ្ជូនសញ្ញាអំឡុងពេលស្ថានភាពថាមពល។ នាឡិកានេះអាចមានប្រេកង់ណាមួយ។
កំណត់ឡើងវិញ បញ្ចូល 1 ការបញ្ចូលកំណត់ប្រព័ន្ធឡើងវិញ
hdmi_clk_in បញ្ចូល 1 នាឡិកាយោងទៅ TX IOPLL និង TX PLL ។ ប្រេកង់នាឡិកាគឺដូចគ្នាទៅនឹងប្រេកង់នាឡិកា TMDS ។
vid_clk_out ទិន្នផល 1 លទ្ធផលនាឡិកាវីដេអូ
ls_clk_out ទិន្នផល 1 ទិន្នផលនាឡិកាល្បឿនភ្ជាប់
sys_init ទិន្នផល 1 ការចាប់ផ្តើមប្រព័ន្ធដើម្បីកំណត់ប្រព័ន្ធឡើងវិញនៅពេលបើកថាមពល
កំណត់ឡើងវិញ_xcvr បញ្ចូល 1 កំណត់ឡើងវិញទៅឧបករណ៍បញ្ជូន TX
reset_pll បញ្ចូល 1 កំណត់ឡើងវិញទៅ IOPLL និង TX PLL
reset_pll_reconfig ទិន្នផល 1 កំណត់ឡើងវិញទៅការកំណត់រចនាសម្ព័ន្ធ PLL ឡើងវិញ
TX Transceiver និង IOPLL Signals
tx_serial_data ទិន្នផល 4 ទិន្នន័យសៀរៀល HDMI ពី TX Native PHY
gxb_tx_រួចរាល់ ទិន្នផល 1 បង្ហាញថា TX Native PHY គឺរួចរាល់
gxb_tx_cal_busy_out ទិន្នផល 4 TX Native PHY calibration busy signal ទៅកាន់ transceiver arbiter
gxb_tx_cal_busy_in បញ្ចូល 4 ការ​ក្រិត​សញ្ញា​រវល់​ពី​ឧបករណ៍​បញ្ជូន​សញ្ញា​ទៅ​ TX Native PHY
TX Transceiver និង IOPLL Signals
iopl_locked ទិន្នផល 1 បង្ហាញថា IOPLL ត្រូវបានចាក់សោ
txpll_locked ទិន្នផល 1 បង្ហាញថា TX PLL ត្រូវបានចាក់សោ
gxb_reconfig_write បញ្ចូល 4 ការកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ Avalon memory-mapped interface ពី TX Native PHY ទៅកាន់ transceiver arbiter
gxb_reconfig_read បញ្ចូល 4
gxb_reconfig_អាសយដ្ឋាន បញ្ចូល 40
gxb_reconfig_writedata បញ្ចូល 128
gxb_reconfig_readdata ទិន្នផល 128
gxb_reconfig_waitrequest ទិន្នផល 4
សញ្ញាកំណត់រចនាសម្ព័ន្ធ TX IOPLL និង TX PLL ឡើងវិញ
pll_reconfig_write/ tx_pll_reconfig_write បញ្ចូល 1 TX IOPLL/TX PLL ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់មេម៉ូរីដែលបានគូសផែនទី
pll_reconfig_read/ tx_pll_reconfig_read បញ្ចូល 1
pll_reconfig_address/ tx_pll_reconfig_address បញ្ចូល 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata បញ្ចូល 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata ទិន្នផល 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest ទិន្នផល 1
os បញ្ចូល 2 ហួសampកត្តាលីង៖
• 0: គ្មានការលើសampលីង
• 1: 3 × លើសampលីង
• 2: 4 × លើសampលីង
• 3: 5 × លើសampលីង
រង្វាស់ បញ្ចូល 24 បង្ហាញប្រេកង់នាឡិកា TMDS នៃគុណភាពបង្ហាញវីដេអូបញ្ជូន។
សញ្ញាស្នូល HDMI TX
ctrl បញ្ចូល 6*N ចំណុចប្រទាក់គ្រប់គ្រងស្នូល HDMI TX
ចំណាំ៖ ន = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
សូមមើលផ្នែក ចំណុចប្រទាក់ប្រភព នៅក្នុងផ្នែក រន្ធ HDMI មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
របៀប បញ្ចូល 1
TMDS_Bit_clock_Ratio បញ្ចូល 1 SCចំណុចប្រទាក់ចុះឈ្មោះ DC

សូមមើលផ្នែក ចំណុចប្រទាក់ប្រភពនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
Scrambler_Enable បញ្ចូល 1
audio_de បញ្ចូល 1 ចំណុចប្រទាក់អូឌីយ៉ូស្នូល HDMI TX

យោងទៅ ចំណុចប្រទាក់ប្រភព ផ្នែកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
audio_mute បញ្ចូល 1
audio_data បញ្ចូល 256
បន្ត…
សញ្ញាស្នូល HDMI TX
audio_info_ai បញ្ចូល 49
audio_N បញ្ចូល 22
audio_CTS បញ្ចូល 22
audio_metadata បញ្ចូល 166
audio_format បញ្ចូល 5
i2c_master_write បញ្ចូល 1 TX I2C master Avalon memory-mapped interface to I2C master in the TX core.
ចំណាំ៖ សញ្ញាទាំងនេះអាចប្រើបានតែនៅពេលដែលអ្នកបើកឧបករណ៍ រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ។
i2c_master_read បញ្ចូល 1
i2c_master_អាសយដ្ឋាន បញ្ចូល 4
i2c_master_writedata បញ្ចូល 32
i2c_master_readdata ទិន្នផល 32
aux_រួចរាល់ ទិន្នផល 1 ចំណុចប្រទាក់ជំនួយស្នូល HDMI TX

សូមមើលផ្នែក ចំណុចប្រទាក់ប្រភពនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
aux_data បញ្ចូល 72
aux_sop បញ្ចូល 1
aux_eop បញ្ចូល 1
aux_valid បញ្ចូល 1
gcp បញ្ចូល 6 សញ្ញាចំហៀងស្នូល HDMI TX
សូមមើលផ្នែក ចំណុចប្រទាក់ប្រភពនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
info_avi បញ្ចូល 113
info_vsi បញ្ចូល 62
vid_data បញ្ចូល N* 48 ច្រកវីដេអូស្នូល HDMI TX
ចំណាំ៖ N = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
សូមមើលផ្នែក ចំណុចប្រទាក់ប្រភពនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP សម្រាប់ព័ត៌មានបន្ថែម។
vid_vsync បញ្ចូល N
vid_hsync បញ្ចូល N
vid_de បញ្ចូល N
I2C និង Hot Plug រកឃើញសញ្ញា
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition)
ចំណាំ៖ ពេលអ្នកបើក រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ សញ្ញានេះត្រូវបានដាក់ក្នុងស្នូល TX ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។		 ទិន្នផល 1 ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition)
ចំណាំ៖ ពេលអ្នកបើក រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ សញ្ញានេះត្រូវបានដាក់ក្នុងស្នូល TX ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។		 ទិន្នផល 1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition)
ចំណាំ៖ ពេលអ្នកបើក រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ សញ្ញានេះត្រូវបានដាក់ក្នុងស្នូល TX ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។		 បញ្ចូល 1
បន្ត…
I2C និង Hot Plug រកឃើញសញ្ញា
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition)
ចំណាំ៖ ពេលអ្នកបើក រួមបញ្ចូល I2C ប៉ារ៉ាម៉ែត្រ សញ្ញានេះត្រូវបានដាក់ក្នុងស្នូល TX ហើយនឹងមិនអាចមើលឃើញនៅកម្រិតនេះទេ។		 បញ្ចូល 1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition) ទិន្នផល 1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition) ទិន្នផល 1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition) បញ្ចូល 1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition) បញ្ចូល 1
hdmi_tx_i2c_sda ចូល 1 ចំណុចប្រទាក់ HDMI TX DDC និង SCDC
hdmi_tx_i2c_scl ចូល 1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition) ចូល 1 ចំណុចប្រទាក់ I2C សម្រាប់ Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) ចូល 1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition) ចូល 1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition) ចូល 1
tx_i2c_avalon_waitrequest ទិន្នផល 1 ចំណុចប្រទាក់មេម៉ូរីដែលបានគូសផែនទី Avalon របស់មេ I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) បញ្ចូល 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) បញ្ចូល 8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) ទិន្នផល 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) បញ្ចូល 1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition) បញ្ចូល 1
tx_i2c_irq (Intel Quartus Prime Standard Edition) ទិន្នផល 1
tx_ti_i2c_avalon_waitrequest

(Intel Quartus Prime Standard Edition)

 ទិន្នផល 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) បញ្ចូល 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) បញ្ចូល 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) ទិន្នផល 8
បន្ត…
I2C និង Hot Plug រកឃើញសញ្ញា
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) បញ្ចូល 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) បញ្ចូល 1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition) ទិន្នផល 1
hdmi_tx_hpd_n បញ្ចូល 1 HDMI TX hotplug រកឃើញចំណុចប្រទាក់
tx_hpd_ack បញ្ចូល 1
tx_hpd_req ទិន្នផល 1

តារាងទី 44. Transceiver Arbiter Signals

សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
clk បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធនាឡិកាឡើងវិញ។ នាឡិកានេះត្រូវតែចែករំលែកនាឡិកាដូចគ្នាជាមួយប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
កំណត់ឡើងវិញ បញ្ចូល 1 កំណត់សញ្ញាឡើងវិញ។ ការកំណត់ឡើងវិញនេះត្រូវតែចែករំលែកការកំណត់ឡើងវិញដូចគ្នាជាមួយនឹងប្លុកគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
rx_rcfg_en បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធ RX បើកសញ្ញា
tx_rcfg_en បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធ TX បើកសញ្ញា
rx_rcfg_ch បញ្ចូល 2 ចង្អុលបង្ហាញឆានែលណាដែលត្រូវកំណត់រចនាសម្ព័ន្ធឡើងវិញនៅលើស្នូល RX ។ សញ្ញានេះត្រូវតែអះអាងជានិច្ច។
tx_rcfg_ch បញ្ចូល 2 ចង្អុលបង្ហាញឆានែលណាដែលត្រូវកំណត់រចនាសម្ព័ន្ធឡើងវិញនៅលើស្នូល TX ។ សញ្ញានេះត្រូវតែអះអាងជានិច្ច។
rx_reconfig_mgmt_write បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ ចំណុចប្រទាក់ Avalon-MM ពីការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ RX
rx_reconfig_mgmt_read បញ្ចូល 1
rx_reconfig_mgmt_អាសយដ្ឋាន បញ្ចូល 10
rx_reconfig_mgmt_writedata បញ្ចូល 32
rx_reconfig_mgmt_readdata ទិន្នផល 32
rx_reconfig_mgmt_waitrequest ទិន្នផល 1
tx_reconfig_mgmt_write បញ្ចូល 1 ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ ចំណុចប្រទាក់ Avalon-MM ពីការគ្រប់គ្រងការកំណត់រចនាសម្ព័ន្ធ TX
tx_reconfig_mgmt_read បញ្ចូល 1
tx_reconfig_mgmt_អាសយដ្ឋាន បញ្ចូល 10
tx_reconfig_mgmt_writedata បញ្ចូល 32
tx_reconfig_mgmt_readdata ទិន្នផល 32
tx_reconfig_mgmt_waitrequest ទិន្នផល 1
reconfig_write ទិន្នផល 1 ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon-MM ចំណុចប្រទាក់ទៅឧបករណ៍បញ្ជូន
reconfig_read ទិន្នផល 1
បន្ត…
សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
reconfig_អាសយដ្ឋាន ទិន្នផល 10
reconfig_writedata ទិន្នផល 32
rx_reconfig_readdata បញ្ចូល 32
rx_reconfig_waitrequest បញ្ចូល 1
tx_reconfig_readdata បញ្ចូល 1
tx_reconfig_waitrequest បញ្ចូល 1
rx_cal_busy បញ្ចូល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតពីឧបករណ៍បញ្ជូន RX
tx_cal_រវល់ បញ្ចូល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតពីឧបករណ៍បញ្ជូន TX
rx_reconfig_cal_busy ទិន្នផល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតទៅកាន់ RX transceiver PHY កំណត់ការគ្រប់គ្រងឡើងវិញ
tx_reconfig_cal_busy ទិន្នផល 1 សញ្ញាស្ថានភាពនៃការក្រិតតាមខ្នាតពីឧបករណ៍បញ្ជូន TX PHY កំណត់ការគ្រប់គ្រងឡើងវិញ

តារាង 45. RX-TX Link Signals

សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
កំណត់ឡើងវិញ បញ្ចូល 1 កំណត់ឡើងវិញទៅសតិបណ្ដោះអាសន្ន FIFO វីដេអូ/អូឌីយ៉ូ/ជំនួយ/ចំហៀង។
hdmi_tx_ls_clk បញ្ចូល 1 នាឡិកាល្បឿនភ្ជាប់ HDMI TX
hdmi_rx_ls_clk បញ្ចូល 1 នាឡិកាល្បឿនភ្ជាប់ HDMI RX
hdmi_tx_vid_clk បញ្ចូល 1 នាឡិកាវីដេអូ HDMI TX
hdmi_rx_vid_clk បញ្ចូល 1 នាឡិកាវីដេអូ HDMI RX
hdmi_rx_ចាក់សោ បញ្ចូល 3 បង្ហាញស្ថានភាពចាក់សោ HDMI RX
hdmi_rx_de បញ្ចូល N ចំណុចប្រទាក់វីដេអូ HDMI RX
ចំណាំ៖ ន = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
hdmi_rx_hsync បញ្ចូល N
hdmi_rx_vsync បញ្ចូល N
hdmi_rx_data បញ្ចូល អិន * ៥២៣៤
rx_audio_format បញ្ចូល 5 ចំណុចប្រទាក់សំឡេង HDMI RX
rx_audio_metadata បញ្ចូល 165
rx_audio_info_ai បញ្ចូល 48
rx_audio_CTS បញ្ចូល 20
rx_audio_N បញ្ចូល 20
rx_audio_de បញ្ចូល 1
rx_audio_data បញ្ចូល 256
rx_gcp បញ្ចូល 6 ចំណុចប្រទាក់ចំហៀង HDMI RX
rx_info_avi បញ្ចូល 112
rx_info_vsi បញ្ចូល 61
បន្ត…
សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
rx_aux_eop បញ្ចូល 1 ចំណុចប្រទាក់ជំនួយ HDMI RX
rx_aux_sop បញ្ចូល 1
rx_aux_ត្រឹមត្រូវ។ បញ្ចូល 1
rx_aux_data បញ្ចូល 72
hdmi_tx_de ទិន្នផល N ចំណុចប្រទាក់វីដេអូ HDMI TX

ចំណាំ៖ ន = និមិត្តសញ្ញាក្នុងមួយនាឡិកា
hdmi_tx_hsync ទិន្នផល N
hdmi_tx_vsync ទិន្នផល N
hdmi_tx_data ទិន្នផល អិន * ៥២៣៤
tx_audio_format ទិន្នផល 5 ចំណុចប្រទាក់សំឡេង HDMI TX
tx_audio_metadata ទិន្នផល 165
tx_audio_info_ai ទិន្នផល 48
tx_audio_CTS ទិន្នផល 20
tx_audio_N ទិន្នផល 20
tx_audio_de ទិន្នផល 1
tx_audio_data ទិន្នផល 256
tx_gcp ទិន្នផល 6 ចំណុចប្រទាក់ចំហៀង HDMI TX
tx_info_avi ទិន្នផល 112
tx_info_vsi ទិន្នផល 61
tx_aux_eop ទិន្នផល 1 ចំណុចប្រទាក់ជំនួយ HDMI TX
tx_aux_sop ទិន្នផល 1
tx_aux_ត្រឹមត្រូវ។ ទិន្នផល 1
tx_aux_data ទិន្នផល 72
tx_aux_រួចរាល់ ទិន្នផល 1

តារាង 46. សញ្ញាប្រព័ន្ធអ្នករចនាវេទិកា

សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
cpu_clk (Intel Quartus Prime Standard Edition) បញ្ចូល 1 នាឡិកាស៊ីភីយូ
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition) បញ្ចូល 1 កំណត់ស៊ីភីយូឡើងវិញ
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export បញ្ចូល 1 សមាមាត្រនាឡិកាប៊ីត TMDS
Measure_pio_external_connection_export បញ្ចូល 24 ប្រេកង់នាឡិកា TMDS ដែលរំពឹងទុក
បន្ត…
សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
Measure_valid_pio_external_connection_expor t បញ្ចូល 1 បង្ហាញថាការវាស់វែង PIO មានសុពលភាព
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) បញ្ចូល 1 ចំណុចប្រទាក់ I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) បញ្ចូល 1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) ទិន្នផល 1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) ទិន្នផល 1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) បញ្ចូល 1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) បញ្ចូល 1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) ទិន្នផល 1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) ទិន្នផល 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_អាសយដ្ឋាន (Intel Quartus Prime Pro Edition) ទិន្នផល 3 ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ I2C Master Avalon សម្រាប់ DDC និង SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) ទិន្នផល 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) បញ្ចូល 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) ទិន្នផល 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) បញ្ចូល 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) ទិន្នផល 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) ទិន្នផល 3 ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ I2C Master Avalon សម្រាប់ការកែប្រែកាតកូនស្រី Bitec 11, ការគ្រប់គ្រង T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) ទិន្នផល 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) បញ្ចូល 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) ទិន្នផល 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition) បញ្ចូល 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) ទិន្នផល 1
បន្ត…
សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
edid_ram_access_pio_external_connection_exp ort ទិន្នផល 1 ចំណុចប្រទាក់ចូលប្រើ EDID RAM ។
អះអាងការនាំចេញ edid_ram_access_pio_ external_connection_ នៅពេលអ្នកចង់សរសេរ ឬអានពី RAM EDID នៅលើ RX ខាងលើ។ ភ្ជាប់ EDID RAM ចូលប្រើ Avalon-MM slave នៅក្នុង Platform Designer ទៅចំណុចប្រទាក់ EDID RAM នៅលើម៉ូឌុល RX កម្រិតកំពូល។
edid_ram_slave_translator_អាសយដ្ឋាន ទិន្នផល 8
edid_ram_slave_translator_write ទិន្នផល 1
edid_ram_slave_translator_អាន ទិន្នផល 1
edid_ram_slave_translator_readdata បញ្ចូល 8
edid_ram_slave_translator_writedata ទិន្នផល 8
edid_ram_slave_translator_waitrequest បញ្ចូល 1
powerup_cal_done_export (Intel Quartus Prime Pro Edition) បញ្ចូល 1 RX PMA ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition) បញ្ចូល 1
rx_pma_ch_export (Intel Quartus Prime Pro Edition) ទិន្នផល 2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition) ទិន្នផល 12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition) ទិន្នផល 1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition) ទិន្នផល 1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition) បញ្ចូល 32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition) ទិន្នផល 32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition) បញ្ចូល 1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition) បញ្ចូល 1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition) ទិន្នផល 1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition) ទិន្នផល 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest បញ្ចូល 1 TX PLL ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata ទិន្នផល 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address ទិន្នផល 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write ទិន្នផល 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read ទិន្នផល 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata បញ្ចូល 32
បន្ត…
សញ្ញា ទិសដៅ ទទឹង ការពិពណ៌នា
tx_pl_waitrequest_pio_external_connection_ នាំចេញ បញ្ចូល 1 សំណើរង់ចាំ TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address ទិន្នផល 12 TX PMA ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write ទិន្នផល 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read ទិន្នផល 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata បញ្ចូល 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata ទិន្នផល 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest បញ្ចូល 1
tx_pma_waitrequest_pio_external_connection_ នាំចេញ បញ្ចូល 1 សំណើរង់ចាំ TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort បញ្ចូល 1 TX PMA Recalibration រវល់
tx_pma_ch_export ទិន្នផល 2 ប៉ុស្តិ៍ TX PMA
tx_rcfg_en_pio_external_connection_export ទិន្នផល 1 បើកការកំណត់រចនាសម្ព័ន្ធ TX PMA ឡើងវិញ
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_writedata ទិន្នផល 32 TX IOPLL ការកំណត់រចនាសម្ព័ន្ធឡើងវិញ Avalon ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata បញ្ចូល 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest បញ្ចូល 1
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_address ទិន្នផល 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write ទិន្នផល 1
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_read ទិន្នផល 1
tx_os_pio_external_connection_export ទិន្នផល 2 ហួសampកត្តាលីង៖
• 0: គ្មានការលើសampលីង
• 1: 3 × លើសampលីង
• 2: 4 × លើសampលីង
• 3: 5 × លើសampលីង
tx_rst_pll_pio_external_connection_export ទិន្នផល 1 កំណត់ឡើងវិញទៅ IOPLL និង TX PLL
tx_rst_xcvr_pio_external_connection_export ទិន្នផល 1 កំណត់ឡើងវិញទៅ TX Native PHY
wd_timer_resetrequest_reset ទិន្នផល 1 កំណត់កម្មវិធីកំណត់ម៉ោងឃ្លាំមើលឡើងវិញ
color_depth_pio_external_connection_export បញ្ចូល 2 ជម្រៅពណ៌
tx_hpd_ack_pio_external_connection_export ទិន្នផល 1 សម្រាប់ TX hotplug រកឃើញការចាប់ដៃ
tx_hpd_req_pio_external_connection_export បញ្ចូល 1

២.១១. រចនាប៉ារ៉ាម៉ែត្រ RTL
ប្រើប៉ារ៉ាម៉ែត្រ HDMI TX និង RX Top RTL ដើម្បីប្ដូរការរចនា exampលេ
ប៉ារ៉ាម៉ែត្ររចនាភាគច្រើនមាននៅក្នុង Design Exampផ្ទាំងនៃកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP របស់ HDMI Intel FPGA ។ អ្នកនៅតែអាចផ្លាស់ប្តូរការរចនា exampកំណត់អ្នក។
បានធ្វើឡើងនៅក្នុងកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រតាមរយៈប៉ារ៉ាម៉ែត្រ RTL ។

តារាង 47. ប៉ារ៉ាម៉ែត្រកំពូល HDMI RX

ប៉ារ៉ាម៉ែត្រ តម្លៃ ការពិពណ៌នា
SUPPORT_DEEP_COLOR • 0: គ្មានពណ៌ជ្រៅ
• 1: ពណ៌ជ្រៅ		 កំណត់ថាតើស្នូលអាចអ៊ិនកូដទម្រង់ពណ៌ជ្រៅឬអត់។
SUPPORT_AUXILIARY • 0: គ្មាន AUX
• 1: AUX		 កំណត់ថាតើការអ៊ិនកូដឆានែលជំនួយត្រូវបានរួមបញ្ចូលដែរឬទេ។
SYMBOLS_PER_CLOCK 8 គាំទ្រ 8 និមិត្តសញ្ញាក្នុងមួយនាឡិកាសម្រាប់ឧបករណ៍ Intel Arria 10 ។
SUPPORT_AUDIO • 0៖ គ្មានសំឡេង
• 1: អូឌីយ៉ូ		 កំណត់ថាតើស្នូលអាចបំប្លែងសំឡេងបាន។
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition) 8 (តម្លៃលំនាំដើម) កំណត់ហេតុមូលដ្ឋាន 2 នៃទំហំ EDID RAM ។
BITEC_DAUGHTER_CARD_REV • 0៖ មិនផ្តោតលើកាតកូនស្រី Bitec HDMI ទេ។
• 4៖ គាំទ្រការកែប្រែកាតកូនស្រី Bitec HDMI 4
• 6: កំណត់គោលដៅការកែប្រែកាតកូនស្រី Bitec HDMI 6
• 11៖ កំណត់គោលដៅកំណែទម្រង់កាតកូនស្រី Bitec HDMI 11 (លំនាំដើម)		 បញ្ជាក់ការកែសម្រួលកាតកូនស្រី Bitec HDMI ដែលបានប្រើ។ នៅពេលអ្នកផ្លាស់ប្តូរការកែប្រែ ការរចនាអាចនឹងផ្លាស់ប្តូរបណ្តាញបញ្ជូន និងបញ្ច្រាសបន្ទាត់ស្របតាមតម្រូវការកាតកូនស្រី Bitec HDMI ។ ប្រសិនបើអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ BITEC_DAUGHTER_CARD_REV ទៅ 0 ការរចនាមិនធ្វើការផ្លាស់ប្តូរណាមួយចំពោះបណ្តាញបញ្ជូន និងបន្ទាត់រាងប៉ូលទេ។
POLARITY_INVERSION • 0៖ បញ្ច្រាសរាងប៉ូល។
• 1: កុំដាក់បញ្ច្រាសប៉ូល។		 កំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ដើម្បីបញ្ច្រាសតម្លៃនៃប៊ីតនីមួយៗនៃទិន្នន័យបញ្ចូល។ ការកំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ផ្តល់ 4'b1111 ទៅច្រក rx_polinv នៃ RX transceiver ។

តារាង 48. ប៉ារ៉ាម៉ែត្រកំពូល HDMI TX

ប៉ារ៉ាម៉ែត្រ តម្លៃ ការពិពណ៌នា
USE_FPLL 1 គាំទ្រ fPLL ជា TX PLL សម្រាប់តែឧបករណ៍ Intel Cyclone® 10 GX ប៉ុណ្ណោះ។ កំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ជានិច្ច។
SUPPORT_DEEP_COLOR • 0: គ្មានពណ៌ជ្រៅ
• 1: ពណ៌ជ្រៅ		 កំណត់ថាតើស្នូលអាចអ៊ិនកូដទម្រង់ពណ៌ជ្រៅឬអត់។
SUPPORT_AUXILIARY • 0: គ្មាន AUX
• 1: AUX		 កំណត់ថាតើការអ៊ិនកូដឆានែលជំនួយត្រូវបានរួមបញ្ចូលដែរឬទេ។
SYMBOLS_PER_CLOCK 8 គាំទ្រ 8 និមិត្តសញ្ញាក្នុងមួយនាឡិកាសម្រាប់ឧបករណ៍ Intel Arria 10 ។
បន្ត…
ប៉ារ៉ាម៉ែត្រ តម្លៃ ការពិពណ៌នា
SUPPORT_AUDIO • 0៖ គ្មានសំឡេង
• 1: អូឌីយ៉ូ		 កំណត់ថាតើស្នូលអាចបំប្លែងសំឡេងបាន។
BITEC_DAUGHTER_CARD_REV •  0៖ មិនកំណត់គោលដៅកាតកូនស្រី Bitec HDMI ទេ។
• 4៖ គាំទ្រការកែប្រែកាតកូនស្រី Bitec HDMI 4
• 6: កំណត់គោលដៅការកែប្រែកាតកូនស្រី Bitec HDMI 6
• 11៖ កំណត់គោលដៅកំណែទម្រង់កាតកូនស្រី Bitec HDMI 11 (លំនាំដើម)		 បញ្ជាក់ការកែសម្រួលកាតកូនស្រី Bitec HDMI ដែលបានប្រើ។ នៅពេលអ្នកផ្លាស់ប្តូរការកែប្រែ ការរចនាអាចនឹងផ្លាស់ប្តូរបណ្តាញបញ្ជូន និងបញ្ច្រាសបន្ទាត់ស្របតាមតម្រូវការកាតកូនស្រី Bitec HDMI ។ ប្រសិនបើអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ BITEC_DAUGHTER_CARD_REV ទៅ 0 ការរចនាមិនធ្វើការផ្លាស់ប្តូរណាមួយចំពោះបណ្តាញបញ្ជូន និងបន្ទាត់រាងប៉ូលទេ។
POLARITY_INVERSION • 0៖ បញ្ច្រាសរាងប៉ូល។
• 1: កុំដាក់បញ្ច្រាសប៉ូល។		 កំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ដើម្បីបញ្ច្រាសតម្លៃនៃប៊ីតនីមួយៗនៃទិន្នន័យបញ្ចូល។ ការកំណត់ប៉ារ៉ាម៉ែត្រនេះទៅ 1 ផ្តល់ 4'b1111 ទៅច្រក tx_polinv នៃឧបករណ៍បញ្ជូន TX ។

3.9. ការរៀបចំផ្នែករឹង
ការរចនា HDMI Intel FPGA IP ឧample គឺជា HDMI 2.0b ដែលមានសមត្ថភាព និងអនុវត្តការបង្ហាញពីរង្វិលជុំសម្រាប់ស្ទ្រីមវីដេអូ HDMI ស្តង់ដារ។
ដើម្បីដំណើរការការសាកល្បងផ្នែករឹង សូមភ្ជាប់ឧបករណ៍ដែលប្រើ HDMI-ដូចជាកាតក្រាហ្វិកដែលមានចំណុចប្រទាក់ HDMI- ទៅប្លុក Transceiver Native PHY RX និងរន្ធ HDMI
បញ្ចូល។

  1. រន្ធ HDMI ឌិកូដច្រកចូលទៅក្នុងស្ទ្រីមវីដេអូស្តង់ដារ ហើយបញ្ជូនវាទៅស្នូលសង្គ្រោះនាឡិកា។
  2. ស្នូល HDMI RX ឌិកូដវីដេអូ ជំនួយ និងទិន្នន័យអូឌីយ៉ូ ឱ្យវិលត្រឡប់មកវិញស្របគ្នានឹងស្នូល HDMI TX តាមរយៈ DCFIFO ។
  3. ច្រកប្រភព HDMI នៃកាតកូនស្រី FMC បញ្ជូនរូបភាពទៅម៉ូនីទ័រ។

ចំណាំ៖
ប្រសិនបើអ្នកចង់ប្រើក្រុមប្រឹក្សាអភិវឌ្ឍន៍ Intel FPGA ផ្សេងទៀត អ្នកត្រូវតែផ្លាស់ប្តូរការកំណត់ឧបករណ៍ និងការកំណត់ម្ជុល។ ការកំណត់អាណាឡូកឧបករណ៍បញ្ជូនត្រូវបានសាកល្បងសម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Arria 10 FPGA និងកាតកូនស្រី Bitec HDMI 2.0 ។ អ្នកអាចកែប្រែការកំណត់សម្រាប់ក្តារផ្ទាល់ខ្លួនរបស់អ្នក។

តារាងទី 49. ប៊ូតុងរុញនៅលើយន្តហោះ និងមុខងារ LED របស់អ្នកប្រើប្រាស់

ប៊ូតុងរុញ / LED មុខងារ
cpu_resetn ចុចម្តងដើម្បីធ្វើការកំណត់ប្រព័ន្ធឡើងវិញ។
user_pb[0] ចុចម្តងដើម្បីបិទ/បើកសញ្ញា HPD ទៅប្រភព HDMI ស្តង់ដារ។
user_pb[1] • ចុចឱ្យជាប់ដើម្បីណែនាំស្នូល TX ឱ្យផ្ញើសញ្ញាដែលបានអ៊ិនកូដ DVI ។
• បញ្ចេញដើម្បីផ្ញើសញ្ញាដែលបានអ៊ិនកូដ HDMI ។
user_pb[2] • ចុចឱ្យជាប់ ដើម្បីណែនាំស្នូល TX ឱ្យបញ្ឈប់ការបញ្ជូន InfoFrames ពីសញ្ញាចំហៀង។
•  ចេញផ្សាយដើម្បីបន្តការផ្ញើ InfoFrames ពីសញ្ញាចំហៀង។
USER_LED[0] ស្ថានភាពចាក់សោ RX HDMI PLL ។
• 0 = ដោះសោ
• 1 = ចាក់សោ
USER_LED[1] ស្ថានភាពរួចរាល់នៃឧបករណ៍បញ្ជូន RX ។
បន្ត…
ប៊ូតុងរុញ / LED មុខងារ
• 0 = មិនទាន់រួចរាល់
• 1 = រួចរាល់
USER_LED[2] ស្ថានភាពចាក់សោស្នូល RX HDMI ។
• 0 = យ៉ាងហោចណាស់ 1 ឆានែលត្រូវបានដោះសោ
• 1 = ប៉ុស្តិ៍ទាំង 3 ត្រូវបានចាក់សោ
USER_LED[3] RX លើសampស្ថានភាពលីង។
• 0 = មិនលើសampដឹកនាំ (អត្រាទិន្នន័យ> 1,000 Mbps នៅក្នុងឧបករណ៍ Intel Arria 10)
• 1 = លើសampដឹកនាំ (អត្រាទិន្នន័យ < 100 Mbps នៅក្នុងឧបករណ៍ Intel Arria 10)
USER_LED[4] ស្ថានភាពចាក់សោ TX HDMI PLL ។
• 0 = ដោះសោ
• 1 = ចាក់សោ
USER_LED[5] ស្ថានភាពរួចរាល់នៃឧបករណ៍បញ្ជូន TX ។
• 0 = មិនទាន់រួចរាល់
• 1 = រួចរាល់
USER_LED[6] ស្ថានភាពចាក់សោឧបករណ៍ទទួល TXL PLL ។
• 0 = ដោះសោ
• 1 = ចាក់សោ
USER_LED[7] TX លើសampស្ថានភាពលីង។
•  0 = មិនទាន់ចប់ampដឹកនាំ (អត្រាទិន្នន័យ> 1,000 Mbps នៅក្នុងឧបករណ៍ Intel Arria 10)
• 1 = លើសampដឹកនាំ (អត្រាទិន្នន័យ < 1,000 Mbps នៅក្នុងឧបករណ៍ Intel Arria 10)

២.៣. កៅអីសាកល្បង
កន្លែងសាកល្បងក្លែងធ្វើត្រាប់តាមរន្ធ HDMI TX ស៊េរីទៅស្នូល RX ។
ចំណាំ៖
កន្លែងសាកល្បងពិសោធន៏នេះមិនត្រូវបានគាំទ្រសម្រាប់ការរចនាជាមួយនឹងការបើកប៉ារ៉ាម៉ែត្ររួមបញ្ចូល I2C ទេ។

3. HDMI 2.0 Design Example (គាំទ្រ FRL = 0)
683156 | ៨០០.៥៥៨.៨៧២២
រូបភាពទី 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 11

តារាង 50. សមាសភាគ Testbench

សមាសភាគ ការពិពណ៌នា
វីដេអូ TPG ម៉ាស៊ីនបង្កើតគំរូតេស្តវីដេអូ (TPG) ផ្តល់នូវការជំរុញវីដេអូ។
អូឌីយ៉ូអេសampឡេ ឧត្តមសេនីយ៍ អូឌីយ៉ូ សample generator ផ្ដល់នូវអូឌីយ៉ូ sample រំញោច។ ម៉ាស៊ីនភ្លើងបង្កើតគំរូទិន្នន័យសាកល្បងដែលកើនឡើងដែលត្រូវបញ្ជូនតាមឆានែលអូឌីយ៉ូ។
Aux Sampឡេ ឧត្តមសេនីយ៍ អូអេសអេសample generator ផ្តល់ជំនួយ sample រំញោច។ ម៉ាស៊ីនភ្លើងបង្កើតទិន្នន័យថេរដែលត្រូវបញ្ជូនពីឧបករណ៍បញ្ជូន។
ពិនិត្យ CRC កម្មវិធីត្រួតពិនិត្យនេះផ្ទៀងផ្ទាត់ថាតើប្រេកង់នាឡិកាដែលទាញយកឧបករណ៍បញ្ជូនត TX ដែលត្រូវគ្នានឹងអត្រាទិន្នន័យដែលចង់បាន។
ការពិនិត្យទិន្នន័យអូឌីយ៉ូ ការត្រួតពិនិត្យទិន្នន័យអូឌីយ៉ូប្រៀបធៀបថាតើគំរូទិន្នន័យសាកល្បងដែលបង្កើនត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវ។
ការពិនិត្យទិន្នន័យ Aux ការពិនិត្យទិន្នន័យ aux ប្រៀបធៀបថាតើទិន្នន័យ aux ដែលរំពឹងទុកត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវនៅផ្នែកអ្នកទទួល។

តេស្តសាកល្បង HDMI ធ្វើតេស្ដផ្ទៀងផ្ទាត់ដូចខាងក្រោម៖

លក្ខណៈពិសេស HDMI ការផ្ទៀងផ្ទាត់
ទិន្នន័យវីដេអូ • Testbench អនុវត្តការត្រួតពិនិត្យ CRC លើវីដេអូបញ្ចូល និងលទ្ធផល។
• វាពិនិត្យតម្លៃ CRC នៃទិន្នន័យដែលបានបញ្ជូនប្រឆាំងនឹង CRC ដែលបានគណនានៅក្នុងទិន្នន័យវីដេអូដែលទទួលបាន។
• បនា្ទាប់មក testbench ធ្វើការត្រួតពិនិត្យបន្ទាប់ពីរកឃើញសញ្ញា V-SYNC ដែលមានស្ថេរភាពចំនួន 4 ពីអ្នកទទួល។
ទិន្នន័យជំនួយ • The aux sample generator បង្កើតទិន្នន័យថេរដែលត្រូវបញ្ជូនចេញពីឧបករណ៍បញ្ជូន។
• នៅផ្នែកអ្នកទទួល អ្នកបង្កើតប្រៀបធៀបថាតើទិន្នន័យជំនួយដែលរំពឹងទុកត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវ។
ទិន្នន័យអូឌីយ៉ូ •  អូឌីយ៉ូ sample generator បង្កើតគំរូទិន្នន័យសាកល្បងដែលកើនឡើងដែលត្រូវបញ្ជូនតាមឆានែលអូឌីយ៉ូ។
• នៅផ្នែកអ្នកទទួល អ្នកត្រួតពិនិត្យទិន្នន័យអូឌីយ៉ូពិនិត្យ និងប្រៀបធៀបថាតើគំរូទិន្នន័យសាកល្បងដែលបង្កើនត្រូវបានទទួល និងឌិកូដត្រឹមត្រូវ។

ការក្លែងធ្វើជោគជ័យបញ្ចប់ដោយសារខាងក្រោម៖
# SYMBOLS_PER_CLOCK = 2
# VIC = ៤
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = ៨
# ឆ្លងកាត់ការក្លែងធ្វើ

តារាង 51. HDMI Intel FPGA IP Design Example បានគាំទ្រការក្លែងធ្វើ

ក្លែងធ្វើ Verilog HDL VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition បាទ បាទ
VCS/VCS MX បាទ បាទ
Riviera-PRO បាទ បាទ
ប៉ារ៉ាឡែល Xcelium បាទ ទេ

២.១៦. ធ្វើឱ្យប្រសើរឡើងនូវការរចនារបស់អ្នក។
តារាង 52. HDMI Design Exampភាពឆបគ្នាជាមួយកំណែកម្មវិធី Intel Quartus Prime Pro Edition ពីមុន

រចនា Exampឡេវ៉ារ្យង់ សមត្ថភាពក្នុងការធ្វើឱ្យប្រសើរឡើងទៅ Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Design Example (គាំទ្រ FRL = 0) ទេ

សម្រាប់ការរចនាដែលមិនឆបគ្នា ឧamples, អ្នកត្រូវធ្វើដូចខាងក្រោម:

  1. បង្កើតការរចនាថ្មី ឧample នៅក្នុងកំណែកម្មវិធី Intel Quartus Prime Pro Edition បច្ចុប្បន្ន ដោយប្រើការកំណត់ដូចគ្នានៃការរចនាដែលមានស្រាប់របស់អ្នក។
  2. ប្រៀបធៀបការរចនាទាំងមូល ឧample directory with the design exampបានបង្កើតដោយប្រើកំណែកម្មវិធី Intel Quartus Prime Pro Edition ពីមុន។ ច្រកលើការផ្លាស់ប្តូរដែលបានរកឃើញ។

HDCP លើ HDMI 2.0/2.1 Design Example

HDCP លើការរចនាផ្នែករឹង HDMI ឧample ជួយអ្នកក្នុងការវាយតម្លៃមុខងារនៃលក្ខណៈពិសេស HDCP និងអនុញ្ញាតឱ្យអ្នកប្រើលក្ខណៈពិសេសនៅក្នុងការរចនា Intel Arria 10 របស់អ្នក។
ចំណាំ៖
មុខងារ HDCP មិនត្រូវបានរួមបញ្ចូលនៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition ទេ។ ដើម្បីចូលប្រើមុខងារ HDCP សូមទាក់ទង Intel នៅ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

៤.១. ការការពារមាតិកាឌីជីថលកម្រិតបញ្ជូនខ្ពស់ (HDCP)
ការការពារមាតិកាឌីជីថលកម្រិតបញ្ជូនខ្ពស់ (HDCP) គឺជាទម្រង់នៃការការពារសិទ្ធិឌីជីថលដើម្បីបង្កើតការតភ្ជាប់ប្រកបដោយសុវត្ថិភាពរវាងប្រភពទៅនឹងការបង្ហាញ។
Intel បានបង្កើតបច្ចេកវិទ្យាដើមដែលត្រូវបានផ្តល់អាជ្ញាប័ណ្ណដោយក្រុម Digital Content Protection LLC ។ HDCP គឺជាវិធីសាស្ត្រការពារការចម្លងដែលស្ទ្រីមអូឌីយ៉ូ/វីដេអូត្រូវបានអ៊ិនគ្រីបរវាងឧបករណ៍បញ្ជូន និងអ្នកទទួល ដោយការពារវាពីការចម្លងខុសច្បាប់។
លក្ខណៈពិសេស HDCP ប្រកាន់ខ្ជាប់ទៅនឹង HDCP Specification version 1.4 និង HDCP Specification version 2.3 ។
IPs HDCP 1.4 និង HDCP 2.3 អនុវត្តការគណនាទាំងអស់នៅក្នុងតក្កវិជ្ជាស្នូលផ្នែករឹងដោយគ្មានតម្លៃសម្ងាត់ (ដូចជា សោឯកជន និងសោសម័យ) ដែលអាចចូលប្រើបានពីខាងក្រៅ IP ដែលបានអ៊ិនគ្រីប។

តារាង 53. មុខងារ HDCP IP

HDCP IP មុខងារ
HDCP 1.4 IP • ការផ្លាស់ប្តូរការផ្ទៀងផ្ទាត់
- ការគណនាមេ (Km)
-  ជំនាន់នៃចៃដន្យ An
- ការគណនានៃសោសម័យ (Ks), M0 និង R0 ។
•  ការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវដោយប្រើពាក្យដដែលៗ
- ការគណនា និងផ្ទៀងផ្ទាត់ V និង V'
•  តំណភ្ជាប់ការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវ
- ការគណនានៃសោស៊ុម (Ki), Mi និង Ri ។
បន្ត…

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

អាយអេសអូ
១៦:៩
បានចុះឈ្មោះ

HDCP IP មុខងារ
• រាល់​របៀប​លេខ​សម្ងាត់​រួម​ទាំង hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, និង hdcpRngCipher
• សញ្ញាស្ថានភាពការអ៊ិនគ្រីបដើម (DVI) និងសញ្ញាស្ថានភាពការអ៊ិនគ្រីបដែលប្រសើរឡើង (HDMI)
• ម៉ាស៊ីនបង្កើតលេខចៃដន្យពិត (TRNG)
- ផ្អែកលើផ្នែករឹង ការអនុវត្តឌីជីថលពេញលេញ និងម៉ាស៊ីនបង្កើតលេខចៃដន្យដែលមិនកំណត់
HDCP 2.3 IP • Master Key (km), Session Key (ks) និង nonce (rn, riv) generation
- អនុលោមតាម NIST.SP800-90A ការបង្កើតលេខចៃដន្យ
• ការផ្ទៀងផ្ទាត់ និងការផ្លាស់ប្តូរសោ
- ការបង្កើតលេខចៃដន្យសម្រាប់ rtx និង rrx អនុលោមតាម NIST.SP800-90A ការបង្កើតលេខចៃដន្យ
- ការផ្ទៀងផ្ទាត់ហត្ថលេខានៃវិញ្ញាបនបត្រអ្នកទទួល (certrx) ដោយប្រើសោសាធារណៈ DCP (kpubdcp)
- 3072 ប៊ីត RSASSA-PKCS#1 v1.5
- RSAES-OAEP (PKCS#1 v2.1) ការអ៊ិនគ្រីប និងការឌិគ្រីប Master Key (km)
- ដេរីវេនៃ kd (dkey0, dkey1) ដោយប្រើរបៀប AES-CTR
- ការគណនា និងផ្ទៀងផ្ទាត់ H និង H'
- ការគណនាឯកតា (គ.ម) និងគ.ម (គូ)
• ការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវដោយប្រើឧបករណ៍និយាយឡើងវិញ
- ការគណនា និងផ្ទៀងផ្ទាត់ V និង V'
- ការគណនានិងការផ្ទៀងផ្ទាត់ M និង M'
• ការបន្តប្រព័ន្ធ (SRM)
- ការផ្ទៀងផ្ទាត់ហត្ថលេខា SRM ដោយប្រើ kpubdcp
- 3072 ប៊ីត RSASSA-PKCS#1 v1.5
• ការផ្លាស់ប្តូរសោសម័យ
• ជំនាន់ និងការគណនា Edkey(ks) និង riv ។
• ដេរីវេនៃ dkey2 ដោយប្រើរបៀប AES-CTR
• ពិនិត្យទីតាំង
- ការគណនានិងការផ្ទៀងផ្ទាត់ L និង L'
- ជំនាន់ nonce (rn)
• ការគ្រប់គ្រងស្ទ្រីមទិន្នន័យ
- ការបង្កើតស្ទ្រីមគន្លឹះផ្អែកលើរបៀប AES-CTR
• ក្បួនដោះស្រាយគ្រីបមិនស៊ីមេទ្រី
- RSA ដែលមានប្រវែងម៉ូឌុល 1024 (kpubrx) និង 3072 (kpubdcp) ប៊ីត
- RSA-CRT (ទ្រឹស្តីបទនៅសល់របស់ចិន) ដែលមានប្រវែងម៉ូឌុល 512 (kprivrx) ប៊ីត និងប្រវែងនិទស្សន្តនៃ 512 (kprivrx) ប៊ីត
• មុខងារគ្រីបគ្រីបកម្រិតទាប
- ក្បួនដោះស្រាយគ្រីបតូស៊ីមេទ្រី
• របៀប AES-CTR ដែលមានប្រវែងគន្លឹះ 128 ប៊ីត
- ក្បួនដោះស្រាយ Hash, MGF និង HMAC
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- ម៉ាស៊ីនបង្កើតលេខចៃដន្យពិត (TRNG)
• អនុលោមតាម NIST.SP800-90A
• ផ្អែកលើផ្នែករឹង ការអនុវត្តឌីជីថលពេញលេញ និងម៉ាស៊ីនបង្កើតលេខចៃដន្យដែលមិនកំណត់

៤.១.១. HDCP លើស HDMI Design Example ស្ថាបត្យកម្ម
មុខងារ HDCP ការពារទិន្នន័យ ដោយសារទិន្នន័យត្រូវបានបញ្ជូនរវាងឧបករណ៍ដែលភ្ជាប់តាមរយៈ HDMI ឬចំណុចប្រទាក់ឌីជីថលដែលការពារ HDCP ផ្សេងទៀត។
ប្រព័ន្ធការពារ HDCP រួមមានឧបករណ៍បីប្រភេទ៖

4. HDCP លើ HDMI 2.0/2.1 Design Example
683156 | ៨០០.៥៥៨.៨៧២២
• ប្រភព (TX)
• លិច (RX)
• អ្នកធ្វើម្តងទៀត
ការរចនានេះ example បង្ហាញប្រព័ន្ធ HDCP នៅក្នុងឧបករណ៍ repeater ដែលវាទទួលយកទិន្នន័យ ឌិគ្រីប បន្ទាប់មកធ្វើការអ៊ិនគ្រីបទិន្នន័យឡើងវិញ ហើយចុងក្រោយបញ្ជូនទិន្នន័យឡើងវិញ។ Repeaters មានទាំងរន្ធ HDMI inputs និង outputs។ វាជំរុញឱ្យ FIFO buffers ដំណើរការការស្ទ្រីមវីដេអូ HDMI ដោយផ្ទាល់ឆ្លងកាត់រវាងរន្ធ HDMI និងប្រភព។ វាអាចដំណើរការដំណើរការសញ្ញាមួយចំនួន ដូចជាការបំប្លែងវីដេអូទៅជាទម្រង់គុណភាពបង្ហាញខ្ពស់ ដោយជំនួស FIFO buffers ជាមួយនឹង Video and Image Processing (VIP) Suite IP cores។

រូបភាពទី 29. HDCP Over HDMI Design Exampដ្យាក្រាមប្លុក

intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 12

ការពិពណ៌នាខាងក្រោមអំពីស្ថាបត្យកម្មនៃការរចនា example ត្រូវគ្នាទៅនឹង HDCP លើការរចនា HDMI ឧampដ្យាក្រាមប្លុក។ នៅពេលដែល SUPPORT FRL = 1 ឬ
គាំទ្រ HDCP KEY MANAGEMENT = 1, the design exampឋានានុក្រម le គឺខុសគ្នាបន្តិចបន្តួចពីរូបភាពទី 29 នៅទំព័រ 95 ប៉ុន្តែមុខងារ HDCP មូលដ្ឋាននៅតែជា
ដូចគ្នា

  1. HDCP1x និង HDCP2x គឺជា IPs ដែលមានតាមរយៈកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ IP របស់ HDMI Intel FPGA ។ នៅពេលអ្នកកំណត់រចនាសម្ព័ន្ធ HDMI IP នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ អ្នកអាចបើក និងរួមបញ្ចូលទាំង HDCP1x ឬ HDCP2x ឬ IPs ទាំងពីរជាផ្នែកនៃប្រព័ន្ធរង។ ជាមួយនឹង IPs HDCP ទាំងពីរត្រូវបានបើក នោះ HDMI IP កំណត់រចនាសម្ព័ន្ធខ្លួនវានៅក្នុងផ្នែកកំពូលដែល HDCP2x និង HDCP1x IPs ត្រូវបានភ្ជាប់ទៅខាងក្រោយ។
    • ចំណុចប្រទាក់ HDCP egress នៃ HDMI TX ផ្ញើទិន្នន័យវីដេអូអូឌីយ៉ូដែលមិនបានអ៊ិនគ្រីប។
    • ទិន្នន័យដែលមិនបានអ៊ិនគ្រីបត្រូវបានអ៊ិនគ្រីបដោយប្លុក HDCP សកម្ម ហើយបញ្ជូនត្រឡប់ទៅ HDMI TX វិញតាមរយៈចំណុចប្រទាក់ HDCP Ingress សម្រាប់ការបញ្ជូនតាមតំណ។
    • ប្រព័ន្ធរង CPU ជាឧបករណ៍បញ្ជាមេការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវធានាថាមានតែ IPs HDCP TX មួយប៉ុណ្ណោះដែលសកម្មនៅពេលណាមួយ ហើយមួយទៀតគឺអកម្ម។
    • ដូចគ្នាដែរ HDCP RX ក៏ឌិគ្រីបទិន្នន័យដែលទទួលបានតាមរយៈតំណភ្ជាប់ពី HDCP TX ខាងក្រៅផងដែរ។
  2. អ្នកត្រូវសរសេរកម្មវិធី HDCP IPs ជាមួយនឹងការការពារមាតិកាឌីជីថល (DCP) ដែលបានចេញសោផលិតកម្ម។ ផ្ទុកសោខាងក្រោម៖
    តារាង 54. កូនសោផលិតកម្មដែលចេញដោយ DCP
    HDCP TX/RX សោ
    HDCP2x TX 16 បៃ៖ Global Constant (lc128)
    RX • 16 បៃ (ដូចគ្នានឹង TX): Global Constant (lc128)
    • 320 បៃ៖ សោឯកជន RSA (kprivrx)
    • 522 បៃ៖ វិញ្ញាបនប័ត្រសោសាធារណៈ RSA (certrx)
    HDCP1x TX • 5 បៃ៖ TX Key Vector (Aksv)
    • 280 បៃ៖ TX Private Device Keys (Akeys)
    RX • 5 បៃ៖ RX Key Vector Selection Vector (Bksv)
    • 280 បៃ៖ RX Private Device Keys (Bkeys)

    ការរចនា example អនុវត្តអង្គចងចាំសំខាន់ៗដូចជាច្រកពីរសាមញ្ញ, RAM ធ្វើសមកាលកម្មពីរម៉ោង។ សម្រាប់ទំហំសោតូចដូចជា HDCP2x TX IP អនុវត្តអង្គចងចាំគន្លឹះដោយប្រើការចុះឈ្មោះក្នុងតក្កវិជ្ជាធម្មតា។
    ចំណាំ៖ Intel មិនផ្តល់គន្លឹះផលិត HDCP ជាមួយនឹងការរចនា example ឬ Intel FPGA IPs នៅក្រោមកាលៈទេសៈណាមួយ។ ដើម្បីប្រើ IPs HDCP ឬ ex designampដូច្នេះ អ្នកត្រូវតែក្លាយជាអ្នកអនុម័ត HDCP និងទទួលបានកូនសោផលិតកម្មដោយផ្ទាល់ពី Digital Content Protection LLC (DCP)។
    ដើម្បីដំណើរការការរចនា exampដូច្នេះ អ្នក​ក៏​កែ​សម្រួល​ការ​ចងចាំ​គន្លឹះ files នៅ​ពេល​ចងក្រង​ដើម្បី​បញ្ចូល​កូនសោ​ផលិត ឬ​អនុវត្ត​ប្លុក​តក្ក​ដើម្បី​អាន​សោផលិត​ដោយ​សុវត្ថិភាព​ពី​ឧបករណ៍​ផ្ទុក​ខាងក្រៅ ហើយ​សរសេរ​ពួកវា​ទៅក្នុង​ការចងចាំ​គន្លឹះ​នៅពេល​ដំណើរការ។

  3. អ្នកអាចកំណត់ម៉ោងមុខងារគ្រីបដែលបានអនុវត្តនៅក្នុង IP HDCP2x ជាមួយនឹងប្រេកង់ណាមួយរហូតដល់ 200 MHz ។ ភាពញឹកញាប់នៃនាឡិកានេះកំណត់ថាតើវាលឿនប៉ុណ្ណា
    ការផ្ទៀងផ្ទាត់ HDCP2x ដំណើរការ។ អ្នកអាចជ្រើសរើសដើម្បីចែករំលែកនាឡិកា 100 MHz ដែលប្រើសម្រាប់ប្រព័ន្ធដំណើរការ Nios II ប៉ុន្តែរយៈពេលនៃការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវនឹងកើនឡើងទ្វេដងបើប្រៀបធៀបទៅនឹងការប្រើប្រាស់នាឡិកា 200 MHz ។
  4. តម្លៃដែលត្រូវតែផ្លាស់ប្តូររវាង HDCP TX និង HDCP RX ត្រូវបានទាក់ទងតាមរយៈចំណុចប្រទាក់ HDMI DDC (ចំណុចប្រទាក់សៀរៀល I2 C) នៃ HDCP-
    ចំណុចប្រទាក់ការពារ។ HDCP RX ត្រូវតែបង្ហាញឧបករណ៍ឡូជីខលនៅលើឡានក្រុង I2C សម្រាប់តំណភ្ជាប់នីមួយៗដែលវាគាំទ្រ។ ទាសករ I2C ត្រូវបានចម្លងសម្រាប់ច្រក HDCP ដែលមានអាសយដ្ឋានឧបករណ៍ 0x74 ។ វាជំរុញច្រកចុះឈ្មោះ HDCP (Avalon-MM) ទាំង HDCP2x និង HDCP1x RX IPs ។
  5. HDMI TX ប្រើមេ IC ដើម្បីអាន EDID ពី RX និងផ្ទេរទិន្នន័យ SCDC ដែលត្រូវការសម្រាប់ប្រតិបត្តិការ HDMI 2.0 ទៅ RX ។ មេ I2C ដូចគ្នាដែលត្រូវបានជំរុញដោយប្រព័ន្ធដំណើរការ Nios II ក៏ត្រូវបានប្រើដើម្បីផ្ទេរសារ HDCP រវាង TX និង RX ផងដែរ។ មេ I2C ត្រូវបានបង្កប់នៅក្នុងប្រព័ន្ធរងស៊ីភីយូ។
  6. ប្រព័ន្ធដំណើរការ Nios II ដើរតួជាមេនៅក្នុងពិធីការផ្ទៀងផ្ទាត់ និងជំរុញការគ្រប់គ្រង និងចុះបញ្ជីស្ថានភាព (Avalon-MM) ទាំង HDCP2x និង HDCP1x TX
    អាយភី។ កម្មវិធីបញ្ជាកម្មវិធីអនុវត្តម៉ាស៊ីនរដ្ឋពិធីការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវ រួមទាំងការផ្ទៀងផ្ទាត់ហត្ថលេខាវិញ្ញាបនបត្រ ការផ្លាស់ប្តូរសោមេ ការត្រួតពិនិត្យតំបន់ ការផ្លាស់ប្តូរសោសម័យ ការផ្គូផ្គង ការត្រួតពិនិត្យភាពត្រឹមត្រូវនៃតំណភ្ជាប់ (HDCP1x) និងការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវជាមួយឧបករណ៍ដដែលៗ ដូចជាការផ្សព្វផ្សាយព័ត៌មាន topology និងការផ្សព្វផ្សាយព័ត៌មានគ្រប់គ្រងស្ទ្រីម។ កម្មវិធីបញ្ជាកម្មវិធីមិនអនុវត្តមុខងារគ្រីបណាមួយដែលតម្រូវដោយពិធីការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវនោះទេ។ ផ្ទុយទៅវិញ Hardware HDCP IP អនុវត្តមុខងារគ្រីបគ្រីបទាំងអស់ដែលធានាថាគ្មានតម្លៃសម្ងាត់អាចចូលប្រើបាន។
    7. នៅក្នុងការបង្ហាញ repeater ពិតប្រាកដដែលការផ្សព្វផ្សាយព័ត៌មាន topology ឡើងលើត្រូវបានទាមទារ ខួរក្បាល Nios II ជំរុញ Repeater Message Port (Avalon-MM) ទាំង HDCP2x និង HDCP1x RX IPs ។ អង្គដំណើរការ Nios II សម្អាត RX REPEATER bit ទៅ 0 នៅពេលដែលវារកឃើញថាខ្សែខាងក្រោមដែលភ្ជាប់មកនោះមិនមាន HDCPcapable ឬនៅពេលដែលគ្មានការភ្ជាប់ចុះក្រោម។ បើគ្មានការភ្ជាប់ចុះក្រោម ប្រព័ន្ធ RX ឥឡូវនេះគឺជាអ្នកទទួលចំណុចបញ្ចប់ ជាជាងការនិយាយឡើងវិញ។ ផ្ទុយទៅវិញ អង្គដំណើរការ Nios II កំណត់ RX REPEATER bit ទៅ 1 នៅពេលរកឃើញខ្សែទឹកខាងក្រោមគឺ HDCP-capable ។

៤.២. លំហូរកម្មវិធីដំណើរការ Nios II
តារាងលំហូរកម្មវិធី Nios II រួមបញ្ចូលការត្រួតពិនិត្យការផ្ទៀងផ្ទាត់ HDCP លើកម្មវិធី HDMI ។
រូបភាពទី 30. តារាងលំហូរកម្មវិធីដំណើរការ Nios II

intel HDMI Arria 10 FPGA IP Design Example - ដ្យាក្រាមប្លុក 13

  1. កម្មវិធី Nios II ចាប់ផ្តើម និងកំណត់ឡើងវិញនូវ HDMI TX PLL, TX transceiver PHY, I2C master និងឧបករណ៍កំណត់ម៉ោង TI ខាងក្រៅ។
  2. កម្មវិធី Nios II ធ្វើការស្ទង់មតិការរកឃើញអត្រាតាមកាលកំណត់នៃសញ្ញាត្រឹមត្រូវពីសៀគ្វីរកឃើញអត្រា RX ដើម្បីកំណត់ថាតើគុណភាពបង្ហាញវីដេអូបានផ្លាស់ប្តូរហើយប្រសិនបើការកំណត់រចនាសម្ព័ន្ធ TX ត្រូវបានទាមទារ។ កម្មវិធីនេះក៏ធ្វើការស្ទាបស្ទង់នូវសញ្ញាឧបករណ៍ចាប់ចំណុចក្តៅ TX ដើម្បីកំណត់ថាតើព្រឹត្តិការណ៍ដោតក្តៅ TX បានកើតឡើងដែរឬទេ។
  3. នៅពេលដែលសញ្ញាត្រឹមត្រូវដែលទទួលបានពីសៀគ្វីរកឃើញអត្រា RX កម្មវិធី Nios II អាន SCDC និងតម្លៃជម្រៅនាឡិកាពី HDMI RX ហើយទាញយកប្រេកង់នាឡិកាដោយផ្អែកលើអត្រាដែលបានរកឃើញដើម្បីកំណត់ថាតើ HDMI TX PLL និងឧបករណ៍បញ្ជូនបន្ត PHY ត្រូវបានទាមទារ។ ប្រសិនបើការកំណត់រចនាសម្ព័ន្ធ TX ត្រូវបានទាមទារ កម្មវិធី Nios II បញ្ជាមេ I2C ដើម្បីផ្ញើតម្លៃ SCDC ទៅកាន់ RX ខាងក្រៅ។ បន្ទាប់មកវាបញ្ជាឱ្យកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូន HDMI TX PLL និង TX ឡើងវិញ
    PHY អមដោយការក្រិតតាមខ្នាតឧបករណ៍ និងកំណត់លំដាប់ឡើងវិញ។ ប្រសិនបើអត្រាមិនផ្លាស់ប្តូរ ទាំងការកំណត់រចនាសម្ព័ន្ធ TX ឡើងវិញ ឬ HDCP ផ្ទៀងផ្ទាត់ឡើងវិញមិនត្រូវបានទាមទារទេ។
  4. នៅពេលដែលព្រឹត្តិការណ៍ TXK hot-plug បានកើតឡើង កម្មវិធី Nios II បញ្ជាឱ្យមេ I2C បញ្ជូនតម្លៃ SCDC ទៅកាន់ RX ខាងក្រៅ ហើយបន្ទាប់មកអាន EDID ពី RX
    និងធ្វើបច្ចុប្បន្នភាព RAM EDID ខាងក្នុង។ បន្ទាប់មកកម្មវិធីនឹងផ្សព្វផ្សាយព័ត៌មាន EDID ទៅកាន់បណ្តាញផ្សព្វផ្សាយ។
  5. កម្មវិធី Nios II ចាប់ផ្តើមសកម្មភាព HDCP ដោយបញ្ជាឱ្យមេ I2C អានអុហ្វសិត 0x50 ពី RX ខាងក្រៅ ដើម្បីរកមើលថាតើខ្សែខាងក្រោមអាច HDCP ឬ
    បើមិនដូច្នេះទេ៖
    • ប្រសិនបើតម្លៃ HDCP2Version ត្រឡប់មកវិញគឺ 1 នោះខ្សែខាងក្រោមគឺ HDCP2xcapable។
    • ប្រសិនបើតម្លៃត្រឡប់មកវិញនៃការអាន 0x50 ទាំងមូលគឺ 0's ចរន្តខាងក្រោមគឺ HDCP1x-capable ។
    • ប្រសិនបើតម្លៃត្រឡប់មកវិញនៃការអាន 0x50 ទាំងមូលគឺ 1's នោះខ្សែខាងក្រោមមិនមានសមត្ថភាព HDCP ឬអសកម្មទេ។
    • ប្រសិនបើពីមុនមិនមាន HDCP-capable ឬអសកម្មទេ ប៉ុន្តែបច្ចុប្បន្ន HDCP-capable កម្មវិធីកំណត់ REPEATER bit នៃ repeater upstream (RX) ទៅ 1 ដើម្បីបង្ហាញថា RX ឥឡូវនេះជា repeater ។
    • ប្រសិនបើចរន្តខាងក្រោមមានសមត្ថភាព HDCP ពីមុន ប៉ុន្តែបច្ចុប្បន្នមិនមាន HDCPcapable ឬអសកម្មទេ កម្មវិធីកំណត់ REPEATER ប៊ីតដល់ 0 ដើម្បីបង្ហាញថា RX ឥឡូវនេះគឺជាអ្នកទទួលចំណុចបញ្ចប់។
  6. កម្មវិធីចាប់ផ្តើមពិធីការផ្ទៀងផ្ទាត់ HDCP2x ដែលរួមបញ្ចូលការផ្ទៀងផ្ទាត់ហត្ថលេខាវិញ្ញាបនបត្រ RX, ការផ្លាស់ប្តូរសោមេ, ការត្រួតពិនិត្យតំបន់, ការផ្លាស់ប្តូរសោសម័យ, ការផ្គូផ្គង, ការផ្ទៀងផ្ទាត់ជាមួយឧបករណ៍ដដែលៗដូចជាការផ្សព្វផ្សាយព័ត៌មាន topology ។
  7. នៅពេលស្ថិតក្នុងស្ថានភាពផ្ទៀងផ្ទាត់ កម្មវិធី Nios II បញ្ជាឱ្យមេ I2C ស្ទង់មតិ RxStatus ចុះឈ្មោះពី RX ខាងក្រៅ ហើយប្រសិនបើកម្មវិធីរកឃើញប៊ីត REAUTH_REQ ត្រូវបានកំណត់ វាចាប់ផ្តើមការផ្ទៀងផ្ទាត់ឡើងវិញ និងបិទការអ៊ិនគ្រីប TX ។
  8. នៅពេលដែល downstream គឺជា repeater ហើយ READY bit នៃ RxStatus register ត្រូវបានកំណត់ទៅ 1 នេះជាធម្មតាបង្ហាញពី topology downstream បានផ្លាស់ប្តូរ។ ដូច្នេះ កម្មវិធី Nios II បញ្ជាមេ I2C ឱ្យអាន ReceiverID_List ពីខាងក្រោម និងផ្ទៀងផ្ទាត់បញ្ជី។ ប្រសិនបើបញ្ជីត្រឹមត្រូវ ហើយមិនបានរកឃើញកំហុស topology ទេនោះ កម្មវិធីនឹងបន្តទៅម៉ូឌុលគ្រប់គ្រងមាតិកាស្ទ្រីម។ បើមិនដូច្នោះទេ វាចាប់ផ្តើមការផ្ទៀងផ្ទាត់ឡើងវិញ និងបិទការអ៊ិនគ្រីប TX ។
  9. កម្មវិធី Nios II រៀបចំតម្លៃ ReceiverID_List និង RxInfo ហើយបន្ទាប់មកសរសេរទៅកាន់ Avalon-MM Repeater Message port នៃ repeater upstream (RX)។ RX បន្ទាប់មកផ្សព្វផ្សាយបញ្ជីទៅ TX ខាងក្រៅ (ចរន្តទឹក) ។
  10. ការផ្ទៀងផ្ទាត់ត្រូវបានបញ្ចប់នៅចំណុចនេះ។ កម្មវិធីបើកការអ៊ិនគ្រីប TX ។
  11. កម្មវិធីចាប់ផ្តើមពិធីការផ្ទៀងផ្ទាត់ HDCP1x ដែលរួមបញ្ចូលការផ្លាស់ប្តូរសោ និងការផ្ទៀងផ្ទាត់ជាមួយនឹងឧបករណ៍ធ្វើម្តងទៀត។
  12. កម្មវិធី Nios II អនុវត្តការត្រួតពិនិត្យភាពត្រឹមត្រូវនៃតំណភ្ជាប់ដោយការអាន និងប្រៀបធៀប Ri' និង Ri ពីខាងក្រៅ RX (ចុះក្រោម) និង HDCP1x TX រៀងគ្នា។ ប្រសិនបើតម្លៃ
    មិនត្រូវគ្នាទេ វាបង្ហាញពីការបាត់បង់ការធ្វើសមកាលកម្ម ហើយកម្មវិធីចាប់ផ្តើមការផ្ទៀងផ្ទាត់ឡើងវិញ និងបិទការអ៊ិនគ្រីប TX ។
  13. ប្រសិនបើ downstream គឺជា repeater ហើយ READY bit នៃការចុះឈ្មោះ Bcaps ត្រូវបានកំណត់ទៅ 1 នោះជាធម្មតាបង្ហាញថា topology ខាងក្រោមបានផ្លាស់ប្តូរ។ ដូច្នេះ កម្មវិធី Nios II បញ្ជាមេ I2C ដើម្បីអានតម្លៃបញ្ជី KSV ពីខាងក្រោម និងផ្ទៀងផ្ទាត់បញ្ជី។ ប្រសិនបើបញ្ជីត្រឹមត្រូវ ហើយគ្មានកំហុស topology ត្រូវបានរកឃើញទេ កម្មវិធីរៀបចំបញ្ជី KSV និងតម្លៃ Bstatus ហើយសរសេរទៅកាន់ច្រក Avalon-MM Repeater Message នៃ repeater upstream (RX)។ RX បន្ទាប់មកផ្សព្វផ្សាយបញ្ជីទៅ TX ខាងក្រៅ (ចរន្តទឹក) ។ បើមិនដូច្នោះទេ វាចាប់ផ្តើមការផ្ទៀងផ្ទាត់ឡើងវិញ និងបិទការអ៊ិនគ្រីប TX ។

៤.៣. ការដើរតាមការរចនា
ការដំឡើង និងដំណើរការ HDCP លើការរចនា HDMI example មានប្រាំ stages.

  1. ដំឡើងផ្នែករឹង។
  2. បង្កើតការរចនា។
  3. កែសម្រួលអង្គចងចាំគន្លឹះ HDCP files ដើម្បីរួមបញ្ចូលសោផលិតកម្ម HDCP របស់អ្នក។
    ក. រក្សាទុកសោផលិតកម្ម HDCP ធម្មតានៅក្នុង FPGA (គាំទ្រការគ្រប់គ្រងសោ HDCP = 0)
    ខ. រក្សាទុកសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅក្នុងអង្គចងចាំពន្លឺខាងក្រៅ ឬ EEPROM (គាំទ្រការគ្រប់គ្រងសោ HDCP = 1)
  4. ចងក្រងការរចនា។
  5. View លទ្ធផល។

៤.៣.១. ដំឡើងផ្នែករឹង
ទីមួយ សtage នៃ​ការ​បង្ហាញ​គឺ​ដើម្បី​ដំឡើង​ផ្នែក​រឹង​។
នៅពេល SUPPORT FRL = 0 សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំ Hardware សម្រាប់ការបង្ហាញ៖

  1. ភ្ជាប់កាតកូនស្រី Bitec HDMI 2.0 FMC (កំណែ 11) ទៅឧបករណ៍អភិវឌ្ឍន៍ Arria 10 GX នៅច្រក FMC B ។
  2. ភ្ជាប់ឧបករណ៍អភិវឌ្ឍន៍ Arria 10 GX ទៅកុំព្យូទ័ររបស់អ្នកដោយប្រើខ្សែ USB ។
  3. ភ្ជាប់ខ្សែ HDMI ពីឧបករណ៍ភ្ជាប់ HDMI RX នៅលើកាតកូនស្រី Bitec HDMI 2.0 FMC ទៅឧបករណ៍ HDMI ដែលអាចប្រើបាន HDCP ដូចជាកាតក្រាហ្វិកដែលមានលទ្ធផល HDMI ជាដើម។
  4. ភ្ជាប់ខ្សែ HDMI មួយផ្សេងទៀតពីឧបករណ៍ភ្ជាប់ HDMI TX នៅលើកាតកូនស្រី Bitec HDMI 2.0 FMC ទៅឧបករណ៍ HDMI ដែលអាចប្រើបាន HDCP ដូចជាទូរទស្សន៍ដែលមានរន្ធ HDMI ជាដើម។

នៅពេល SUPPORT FRL = 1 សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីដំឡើងផ្នែករឹងសម្រាប់ បាតុកម្ម៖

  1. ភ្ជាប់កាតកូនស្រី Bitec HDMI 2.1 FMC (កំណែ 9) ទៅឧបករណ៍អភិវឌ្ឍន៍ Arria 10 GX នៅច្រក FMC B ។
  2. ភ្ជាប់ឧបករណ៍អភិវឌ្ឍន៍ Arria 10 GX ទៅកុំព្យូទ័ររបស់អ្នកដោយប្រើខ្សែ USB ។
  3. ភ្ជាប់ខ្សែ HDMI 2.1 Category 3 ពីឧបករណ៍ភ្ជាប់ HDMI RX នៅលើកាតកូនស្រី Bitec HDMI 2.1 FMC ទៅប្រភព HDMI 2.1 ដែលបានបើក HDCP ដូចជា Quantum Data 980 48G Generator ។
  4. ភ្ជាប់ខ្សែ HDMI 2.1 ប្រភេទ 3 ផ្សេងទៀតពីឧបករណ៍ភ្ជាប់ HDMI TX នៅលើកាតកូនស្រី Bitec HDMI 2.1 FMC ទៅឧបករណ៍ភ្ជាប់ HDMI 2.1 ដែលបើកដំណើរការ HDCP ដូចជា
    ឧបករណ៍វិភាគទិន្នន័យ Quantum 980 48G ។

៤.៣.២. បង្កើតការរចនា
បន្ទាប់ពីដំឡើងផ្នែករឹង អ្នកត្រូវបង្កើតការរចនា។
មុនពេលអ្នកចាប់ផ្តើម សូមប្រាកដថាត្រូវដំឡើងមុខងារ HDCP នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition។

  1. ចុច Tools ➤ IP Catalog ហើយជ្រើសរើស Intel Arria 10 ជាគ្រួសារឧបករណ៍គោលដៅ។
    ចំណាំ៖ ការរចនា HDCP ឧample គាំទ្រតែឧបករណ៍ Intel Arria 10 និង Intel Stratix® 10 ប៉ុណ្ណោះ។
  2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង ហើយចុចពីរដងលើ HDMI Intel FPGA IP ។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
  3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .qsys ឬ .ip
  4. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
  5. នៅលើផ្ទាំង IP កំណត់ប៉ារ៉ាម៉ែត្រដែលចង់បានសម្រាប់ទាំង TX និង RX ។
  6. បើកការ Support HDCP 1.4 ឬ Support HDCP 2.3 parameter ដើម្បីបង្កើត HDCP design exampលេ
  7. បើកប៉ារ៉ាម៉ែត្រគ្រប់គ្រងគន្លឹះ HDCP ជំនួយ ប្រសិនបើអ្នកចង់រក្សាទុកសោផលិតកម្ម HDCP ជាទម្រង់ដែលបានអ៊ិនគ្រីបនៅក្នុងអង្គចងចាំពន្លឺខាងក្រៅ ឬ EEPROM។ បើមិនដូច្នេះទេ សូមបិទប៉ារ៉ាម៉ែត្រគ្រប់គ្រងគន្លឹះគាំទ្រ HDCP ដើម្បីរក្សាទុកសោផលិតកម្ម HDCP ជាទម្រង់ធម្មតានៅក្នុង FPGA ។
  8. នៅលើ Design Exampនៅលើផ្ទាំង សូមជ្រើសរើស Arria 10 HDMI RX-TX Retransmit ។
  9. ជ្រើសរើស សំយោគ ដើម្បីបង្កើតការរចនាផ្នែករឹង ឧampលេ
  10. សម្រាប់បង្កើត File ធ្វើទ្រង់ទ្រាយ ជ្រើសរើស Verilog ឬ VHDL ។
  11. សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើស Arria 10 GX FPGA Development Kit។ ប្រសិនបើអ្នកជ្រើសរើសឧបករណ៍អភិវឌ្ឍន៍ នោះឧបករណ៍គោលដៅ (ដែលបានជ្រើសរើសក្នុងជំហានទី 4) ផ្លាស់ប្តូរដើម្បីផ្គូផ្គងឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍។ សម្រាប់ Arria 10 GX FPGA Development Kit ឧបករណ៍លំនាំដើមគឺ 10AX115S2F45I1SG ។
  12. ចុចបង្កើត Example រចនាដើម្បីបង្កើតគម្រោង files និងកម្មវិធីដែលអាចប្រតិបត្តិបាន និងភ្ជាប់ទម្រង់កម្មវិធី (ELF) file.

៤.៣.៣. រួមបញ្ចូលសោផលិតកម្ម HDCP
៤.៣.៣.១. រក្សាទុកសោផលិតកម្ម HDCP ធម្មតានៅក្នុង FPGA (គាំទ្រ HDCP Key ការគ្រប់គ្រង = 0)
បន្ទាប់ពីបង្កើតការរចនា សូមកែសម្រួលអង្គចងចាំគ្រាប់ចុច HDCP files ដើម្បីរួមបញ្ចូលសោផលិតកម្មរបស់អ្នក។
ដើម្បីរួមបញ្ចូលសោផលិត សូមអនុវត្តតាមជំហានទាំងនេះ។

  1. កំណត់ទីតាំងអង្គចងចាំគន្លឹះខាងក្រោម files នៅក្នុង /rtl/hdcp/ ថត៖
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. បើក hdcp2x_rx_kmem.v file ហើយកំណត់ទីតាំងសោទូរសារដែលបានកំណត់ជាមុន R1 សម្រាប់អ្នកទទួលវិញ្ញាបនបត្រសាធារណៈ និង RX Private Key និង Global Constant ដូចដែលបានបង្ហាញក្នុងឧ។amples ខាងក្រោម។
    រូបភាពទី 31. អារេខ្សែនៃ Facsimile Key R1 សម្រាប់អ្នកទទួលវិញ្ញាបនបត្រសាធារណៈ
    intel HDMI Arria 10 FPGA IP Design Example - វិញ្ញាបនបត្រសាធារណៈរូបភាពទី 32. អារេខ្សែនៃ Facsimile Key R1 សម្រាប់ RX Private Key និង Global Constant
    intel HDMI Arria 10 FPGA IP Design Example - ថេរសកល
  3. កំណត់ទីតាំងកន្លែងដាក់សម្រាប់សោផលិត ហើយជំនួសដោយសោផលិតផ្ទាល់របស់អ្នកនៅក្នុងអារេខ្សែរៀងៗខ្លួនក្នុងទម្រង់ធំ។
    រូបភាពទី 33. អារេខ្សែនៃសោផលិតកម្ម HDCP (កន្លែងដាក់)
    intel HDMI Arria 10 FPGA IP Design Example - Global Constant 1
  4. ធ្វើជំហានទី 3 ម្តងទៀតសម្រាប់អង្គចងចាំសំខាន់ៗផ្សេងទៀតទាំងអស់។ fileស. នៅពេលអ្នកបានបញ្ចប់ការបញ្ចូលគ្រាប់ចុចផលិតកម្មរបស់អ្នកនៅក្នុងអង្គចងចាំសំខាន់ៗទាំងអស់។ files សូមប្រាកដថាប៉ារ៉ាម៉ែត្រ USE_FACSIMILE ត្រូវបានកំណត់ទៅ 0 នៅ ex designampកម្រិតកំពូល file (a10_hdmi2_demo.v)

៤.៣.៣.១.១. ការគូសផែនទីគន្លឹះ HDCP ពីគន្លឹះ DCP Files
ផ្នែកខាងក្រោមពិពណ៌នាអំពីការគូសផែនទីនៃគ្រាប់ចុចផលិតកម្ម HDCP ដែលរក្សាទុកក្នុងគ្រាប់ចុច DCP files ចូលទៅក្នុងអារេខ្សែនៃ HDCP kmem files.
៤.៣.៣.១.២. hdcp4.3.3.1.2x_tx_kmem.v និង hdcp1x_rx_kmem.v files
សម្រាប់ hdcp1x_tx_kmem.v និង hdcp1x_rx_kmem.v files

  • ទាំងពីរនេះ។ files កំពុងចែករំលែកទម្រង់ដូចគ្នា។
  • ដើម្បីកំណត់អត្តសញ្ញាណសោ HDCP1 TX DCP ត្រឹមត្រូវ។ file សម្រាប់ hdcp1x_tx_kmem.v ត្រូវប្រាកដថា 4 បៃដំបូងនៃ file គឺ “0x01, 0x00, 0x00, 0x00”។
  • ដើម្បីកំណត់អត្តសញ្ញាណសោ HDCP1 RX DCP ត្រឹមត្រូវ។ file សម្រាប់ hdcp1x_rx_kmem.v ត្រូវប្រាកដថា 4 បៃដំបូងនៃ file គឺ “0x02, 0x00, 0x00, 0x00”។
  • គ្រាប់ចុចនៅក្នុងគ្រាប់ចុច DCP files មានទម្រង់ជាអក្សរតូច។ ប្រើក្នុង ខេម files អ្នកត្រូវតែបំប្លែងពួកវាទៅជា big-endian។

រូបភាពទី 34. ការគូសផែនទីបៃពីគ្រាប់ចុច HDCP1 TX DCP file ចូលទៅក្នុង hdcp1x_tx_kmem.v

intel HDMI Arria 10 FPGA IP Design Example - Global Constant 2

ចំណាំ៖
លេខបៃបង្ហាញក្នុងទម្រង់ខាងក្រោម៖

  • ទំហំគន្លឹះក្នុងបៃ * លេខគន្លឹះ + លេខបៃក្នុងជួរបច្ចុប្បន្ន + អុហ្វសិតថេរ + ទំហំជួរដេកគិតជាបៃ * លេខជួរដេក។
  • 308*n បង្ហាញថាសំណុំគ្រាប់ចុចនីមួយៗមាន 308 បៃ។
  • 7*y បង្ហាញថាជួរនីមួយៗមាន 7 បៃ។

រូបភាពទី 35. គន្លឹះ HDCP1 TX DCP file បំពេញដោយតម្លៃសំរាម

intel HDMI Arria 10 FPGA IP Design Example - តម្លៃឥតបានការ

រូបភាពទី 36. Wire Arrays នៃ hdcp1x_tx_kmem.v
Example នៃ hdcp1x_tx_kmem.v និងរបៀបដែលអារេខ្សែរបស់វាធ្វើផែនទីទៅអតីតampលេខសោ HDCP1 TX DCP file ក្នុងរូបភាពទី 35 ទំព័រ 105 ។

intel HDMI Arria 10 FPGA IP Design Example - Global Constant 3

៤.៣.៣.១.៣. hdcp4.3.3.1.3x_rx_kmem.v file
សម្រាប់ hdcp2x_rx_kmem.v file

  • ដើម្បីកំណត់អត្តសញ្ញាណសោ HDCP2 RX DCP ត្រឹមត្រូវ។ file សម្រាប់ hdcp2x_rx_kmem.v ត្រូវប្រាកដថា 4 បៃដំបូងនៃ file គឺ “0x00, 0x00, 0x00, 0x02”។
  • គ្រាប់ចុចនៅក្នុងគ្រាប់ចុច DCP files មានទម្រង់ជាអក្សរតូច។

រូបភាពទី 37. ការគូសផែនទីបៃពីគ្រាប់ចុច HDCP2 RX DCP file ចូលទៅក្នុង hdcp2x_rx_kmem.v
រូបភាពខាងក្រោមបង្ហាញពីការគូសផែនទីបៃពិតប្រាកដពីគន្លឹះ HDCP2 RX DCP file ចូលទៅក្នុង hdcp2x_rx_kmem.v.

intel HDMI Arria 10 FPGA IP Design Example - Global Constant 4

ចំណាំ៖
លេខបៃបង្ហាញក្នុងទម្រង់ខាងក្រោម៖

  • ទំហំគន្លឹះក្នុងបៃ * លេខគន្លឹះ + លេខបៃក្នុងជួរបច្ចុប្បន្ន + អុហ្វសិតថេរ + ទំហំជួរដេកគិតជាបៃ * លេខជួរដេក។
  • 862*n បង្ហាញថាសំណុំគ្រាប់ចុចនីមួយៗមាន 862 បៃ។
  • 16*y បង្ហាញថាជួរនីមួយៗមាន 16 បៃ។ មានករណីលើកលែងមួយនៅក្នុង cert_rx_prod ដែល ROW 32 មានត្រឹមតែ 10 បៃប៉ុណ្ណោះ។

រូបភាពទី 38. គ្រាប់ចុច HDCP2 RX DCP file បំពេញដោយតម្លៃសំរាម

intel HDMI Arria 10 FPGA IP Design Example - វិញ្ញាបនបត្រសាធារណៈ ១

រូបភាពទី 39. Wire Arrays នៃ hdcp2x_rx_kmem.v
តួលេខនេះបង្ហាញពីអារេខ្សែសម្រាប់ hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, និង lc128_prod) ផែនទីទៅកាន់អតីតampលេខសោ HDCP2 RX DCP file in
រូបភាពទី 38 ទំព័រ 108 ។

intel HDMI Arria 10 FPGA IP Design Example - វិញ្ញាបនបត្រសាធារណៈ ១

៤.៣.៣.១.៤. hdcp4.3.3.1.4x_tx_kmem.v file
សម្រាប់ hdcp2x_tx_kmem.v file:

  • ដើម្បីកំណត់អត្តសញ្ញាណសោ HDCP2 TX DCP ត្រឹមត្រូវ។ file សម្រាប់ hdcp2x_tx_kmem.v ត្រូវប្រាកដថា 4 បៃដំបូងនៃ file គឺ “0x00, 0x00, 0x00, 0x01”។
  • គ្រាប់ចុចនៅក្នុងគ្រាប់ចុច DCP files មានទម្រង់ជាអក្សរតូច។
  • ជាជម្រើស អ្នកអាចអនុវត្ត lc128_prod ពី hdcp2x_rx_kmem.v ដោយផ្ទាល់ទៅក្នុង hdcp2x_tx_kmem.v ។ គ្រាប់ចុចចែករំលែកតម្លៃដូចគ្នា។

រូបភាពទី 40. អារេខ្សែនៃ hdcp2x_tx_kmem.v
តួលេខនេះបង្ហាញពីការគូសផែនទីបៃពិតប្រាកដពីគន្លឹះ HDCP2 TX DCP file ចូលទៅក្នុង hdcp2x_tx_kmem.v.

intel HDMI Arria 10 FPGA IP Design Example - វិញ្ញាបនបត្រសាធារណៈ ១

៤.៣.៣.២. រក្សាទុកសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅក្នុងអង្គចងចាំពន្លឺខាងក្រៅ ឬ EEPROM (គាំទ្រការគ្រប់គ្រងគន្លឹះ HDCP = 1)
រូបភាពទី 41. កម្រិតខ្ពស់ជាងview នៃការគ្រប់គ្រងគន្លឹះ HDCP

intel HDMI Arria 10 FPGA IP Design Example - វិញ្ញាបនបត្រសាធារណៈ ១

នៅពេលដែលការគាំទ្រ HDCP ប៉ារ៉ាម៉ែត្រគ្រប់គ្រងសោរត្រូវបានបើក អ្នកកាន់ការគ្រប់គ្រងការអ៊ិនគ្រីបគន្លឹះផលិតកម្ម HDCP ដោយប្រើឧបករណ៍ប្រើប្រាស់កម្មវិធីអ៊ិនគ្រីបគន្លឹះ (KEYENC) និងការរចនាអ្នកសរសេរកម្មវិធីសំខាន់ដែល Intel ផ្តល់ឱ្យ។ អ្នកត្រូវតែផ្តល់សោផលិត HDCP និងសោការពារ HDCP 128 ប៊ីត។ សោការពារ HDCP
អ៊ិនគ្រីបសោផលិត HDCP និងរក្សាទុកសោនៅក្នុងអង្គចងចាំពន្លឺខាងក្រៅ (សម្រាប់ឧample, EEPROM) នៅលើកាតកូនស្រី HDMI ។
បើកប៉ារ៉ាម៉ែត្រគ្រប់គ្រងគន្លឹះ HDCP គាំទ្រ ហើយមុខងារឌិគ្រីបគន្លឹះ (KEYDEC) មាននៅក្នុង HDCP IP cores។ ការការពារ HDCP ដូចគ្នា។
គ្រាប់ចុចគួរតែត្រូវបានប្រើនៅក្នុង KEYDEC ដើម្បីទាញយកសោផលិត HDCP នៅពេលដំណើរការសម្រាប់ម៉ាស៊ីនដំណើរការ។ KEYENC និង KEYDEC គាំទ្រ Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM និងឧបករណ៍ I2C EEPROM ដែលឆបគ្នាជាមួយនឹងទំហំរ៉ូមយ៉ាងហោចណាស់ 16-Kbit។

ចំណាំ៖

  1. សម្រាប់កាតកូនស្រី HDMI 2.0 FMC Revision 11 សូមប្រាកដថា EEPROM នៅលើកាតកូនស្រីគឺ Atmel AT24CS32។ មានទំហំពីរផ្សេងគ្នានៃ EEPROM ដែលប្រើនៅលើកាតកូនស្រី Bitec HDMI 2.0 FMC Revision 11។
  2. ប្រសិនបើអ្នកធ្លាប់ប្រើ KEYENC ដើម្បីអ៊ិនគ្រីបកូនសោផលិតកម្ម HDCP ហើយបើកការគាំទ្រ HDCP Key Management នៅក្នុងកំណែ 21.2 ឬមុននេះ អ្នកត្រូវអ៊ិនគ្រីបកូនសោផលិតកម្ម HDCP ឡើងវិញដោយប្រើឧបករណ៍ប្រើប្រាស់កម្មវិធី KEYENC និងបង្កើត IPs HDCP ឡើងវិញពីកំណែ 21.3
    តទៅ។

៤.៣.៣.២.១. ក្រុមហ៊ុន Intel KEYENC
KEYENC គឺជាឧបករណ៍ប្រើប្រាស់កម្មវិធីបន្ទាត់ពាក្យបញ្ជាដែល Intel ប្រើដើម្បីអ៊ិនគ្រីបគ្រាប់ចុចផលិតកម្ម HDCP ជាមួយនឹងសោការពារ HDCP 128 ប៊ីតដែលអ្នកផ្តល់ឱ្យ។ KEYENC បញ្ចេញកូនសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅក្នុង hex ឬ bin ឬ header file ទម្រង់។ KEYENC ក៏បង្កើត mif file មានគន្លឹះការពារ HDCP 128 ប៊ីតដែលអ្នកបានផ្តល់។ KEYDEC
ទាមទារ mif file.

តម្រូវការប្រព័ន្ធ៖

  1. x86 64-bit ម៉ាស៊ីនជាមួយ Windows 10 OS
  2. កញ្ចប់ Visual C++ ដែលអាចចែកចាយឡើងវិញបានសម្រាប់ Visual Studio 2019(x64)

ចំណាំ៖
អ្នកត្រូវតែដំឡើង Microsoft Visual C++ សម្រាប់ VS 2019។ អ្នកអាចពិនិត្យមើលថាតើ Visual C++ redistributable ត្រូវបានដំឡើងពី Windows ➤ Control Panel ➤ កម្មវិធី និងមុខងារ។ ប្រសិនបើ Microsoft Visual C++ ត្រូវបានដំឡើង អ្នកអាចឃើញ Visual C++ xxxx
អាចចែកចាយឡើងវិញបាន (x64) ។ បើមិនដូច្នោះទេ អ្នកអាចទាញយក និងដំឡើង Visual C++
អាចចែកចាយឡើងវិញពី Microsoft webគេហទំព័រ។ សូមមើលព័ត៌មានពាក់ព័ន្ធសម្រាប់តំណទាញយក។

តារាង 55. ជម្រើសបន្ទាត់ពាក្យបញ្ជា KEYENC

ជម្រើសបន្ទាត់ពាក្យបញ្ជា អាគុយម៉ង់ / ការពិពណ៌នា
-k <HDCP protection key file>
អត្ថបទ file មានតែសោការពារ HDCP 128 ប៊ីតក្នុងលេខគោលដប់ប្រាំមួយ។ ឧample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
កូនសោផលិតឧបករណ៍បញ្ជូន HDCP 1.4 file ពី DCP (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
កូនសោផលិតអ្នកទទួល HDCP 1.4 file ពី DCP (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
កូនសោផលិតឧបករណ៍បញ្ជូន HDCP 2.3 file ពី DCP (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
កូនសោផលិតអ្នកទទួល HDCP 2.3 file ពី DCP (.bin file)
-hdcp1txkeys បញ្ជាក់ជួរគន្លឹះសម្រាប់ការបញ្ចូលដែលបានជ្រើសរើស (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm កន្លែងណា
n = key start (1 ឬ >1) m = key end (n ឬ >n) Exampលេ៖
ជ្រើសរើសគ្រាប់ចុចពី 1 ទៅ 1000 ពី HDCP 1.4 TX, HDCP 1.4 RX និង HCDP នីមួយៗ
2.3 គ្រាប់ចុចផលិតកម្ម RX file.
“-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
បន្ត…
ជម្រើសបន្ទាត់ពាក្យបញ្ជា អាគុយម៉ង់ / ការពិពណ៌នា
ចំណាំ៖ 1. ប្រសិនបើអ្នកមិនប្រើសោផលិតកម្ម HDCP ណាមួយទេ។ fileអ្នកនឹងមិនត្រូវការជួរគន្លឹះ HDCP ទេ។ ប្រសិនបើអ្នកមិនប្រើអាគុយម៉ង់ក្នុងបន្ទាត់ពាក្យបញ្ជា ជួរសោលំនាំដើមគឺ 0 ។
2. អ្នកក៏អាចជ្រើសរើសលិបិក្រមផ្សេងគ្នានៃសោសម្រាប់សោផលិត HDCP ផងដែរ។ file. ទោះយ៉ាងណាក៏ដោយ ចំនួនសោគួរតែត្រូវគ្នានឹងជម្រើសដែលបានជ្រើសរើស។
Example: ជ្រើសរើស 100 keys ផ្សេងគ្នា
ជ្រើសរើសគ្រាប់ចុចចំនួន 100 ដំបូងពីគ្រាប់ចុចផលិតកម្ម HDCP 1.4 TX file “-hdcp1txkeys 1-100”
ជ្រើសរើសគ្រាប់ចុចពី 300 ទៅ 400 សម្រាប់សោផលិតកម្ម HDCP 1.4 RX file “-hdcp1rxkeys 300-400”
ជ្រើសរើសគ្រាប់ចុចពី 600 ទៅ 700 សម្រាប់សោផលិតកម្ម HDCP 2.3 RX file “-hdcp2rxkeys 600-700”
-o ទិន្នផល file ទម្រង់ . លំនាំដើមគឺ hex file.
បង្កើតកូនសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបជាប្រព័ន្ធគោលពីរ file ទ្រង់ទ្រាយ៖ -o bin បង្កើតកូនសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបក្នុង hex file ទ្រង់ទ្រាយ៖ -o hex បង្កើតសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅក្នុងបឋមកថា file ទម្រង់៖ - អូ
- គ្រាប់ចុចពិនិត្យ បោះពុម្ពចំនួនសោដែលមាននៅក្នុងការបញ្ចូល files ។ ឧampលេ៖
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> - គ្រាប់ចុចពិនិត្យ
ចំណាំ៖ ប្រើប៉ារ៉ាម៉ែត្រ -check-keys នៅចុងបញ្ចប់នៃបន្ទាត់ពាក្យបញ្ជាដូចដែលបានរៀបរាប់ខាងលើ ឧampលេ
- កំណែ បោះពុម្ពលេខកំណែ KEYENC

អ្នកអាចជ្រើសរើសសោផលិតកម្ម HDCP 1.4 និង/ឬ HDCP 2.3 ដោយជ្រើសរើសដើម្បីអ៊ិនគ្រីប។ សម្រាប់អតីតample ដើម្បីប្រើតែសោផលិតកម្ម HDCP 2.3 RX ដើម្បីអ៊ិនគ្រីប ប្រើតែ -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys នៅក្នុងប៉ារ៉ាម៉ែត្របន្ទាត់ពាក្យបញ្ជា។
តារាង 56. KEYENC គោលការណ៍ណែនាំសារកំហុសទូទៅ

សារកំហុស ការណែនាំ
កំហុស៖ សោការពារ HDCP file បាត់ បាត់ប៉ារ៉ាម៉ែត្របន្ទាត់ពាក្យបញ្ជា -k file>
កំហុស៖ គ្រាប់ចុចគួរតែជាលេខគោលដប់ប្រាំមួយ 32 (ឧទាហរណ៍ f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) សោការពារ HDCP file គួរតែមានតែសោការពារ HDCP ក្នុងលេខគោលដប់ប្រាំមួយ 32 ខ្ទង់។
កំហុស៖ សូមបញ្ជាក់ជួរគន្លឹះ ជួរគន្លឹះមិនត្រូវបានបញ្ជាក់សម្រាប់គ្រាប់ចុចផលិតកម្ម HDCP បញ្ចូលដែលបានផ្តល់ឱ្យទេ។ file.
កំហុស៖ ជួរសោមិនត្រឹមត្រូវ ជួរគន្លឹះដែលបានបញ្ជាក់សម្រាប់ -hdcp1txkeys ឬ -hdcp1rxkeys ឬ -hdcp2rxkeys មិនត្រឹមត្រូវទេ។
កំហុស៖ មិនអាចបង្កើតបានទេ។Fileឈ្មោះ > ពិនិត្យមើលការអនុញ្ញាតថតពី keyenc.exe កំពុងដំណើរការ។
កំហុស៖ ការបញ្ចូល -hdcp1txkeys មិនត្រឹមត្រូវទេ។ បញ្ចូលទម្រង់ជួរគន្លឹះសម្រាប់សោផលិតកម្ម HDCP 1.4 TX មិនត្រឹមត្រូវទេ។ ទម្រង់ត្រឹមត្រូវគឺ “-hdcp1txkeys nm” ដែល n >= 1, m >= n
កំហុស៖ ការបញ្ចូល -hdcp1rxkeys មិនត្រឹមត្រូវទេ។ បញ្ចូលទម្រង់ជួរគន្លឹះសម្រាប់សោផលិតកម្ម HDCP 1.4 RX មិនត្រឹមត្រូវទេ។ ទម្រង់ត្រឹមត្រូវគឺ “-hdcp1rxkeys nm” ដែល n >= 1, m >= n
កំហុស៖ ការបញ្ចូល -hdcp2rxkeys មិនត្រឹមត្រូវទេ។ បញ្ចូលទម្រង់ជួរគន្លឹះសម្រាប់សោផលិតកម្ម HDCP 2.3 RX មិនត្រឹមត្រូវទេ។ ទម្រង់ត្រឹមត្រូវគឺ “-hdcp2rxkeys nm” ដែល n >= 1, m >= n
បន្ត…
សារកំហុស ការណែនាំ
កំហុស៖ មិនត្រឹមត្រូវ file <fileឈ្មោះ > សោផលិត HDCP មិនត្រឹមត្រូវ file.
កំហុស៖ file វាយបាត់សម្រាប់ជម្រើស -o បាត់ប៉ារ៉ាម៉ែត្របន្ទាត់ពាក្យបញ្ជាសម្រាប់ -o .
កំហុស៖ មិន​ត្រឹមត្រូវ។ fileឈ្មោះ -fileឈ្មោះ > <filename> មិនត្រឹមត្រូវទេ សូមប្រើត្រឹមត្រូវ។ fileឈ្មោះដោយគ្មានតួអក្សរពិសេស។

អ៊ិនគ្រីបសោតែមួយសម្រាប់ EEPROM តែមួយ
ដំណើរការបន្ទាត់ពាក្យបញ្ជាខាងក្រោមពីប្រអប់បញ្ចូលពាក្យបញ្ជា Windows ដើម្បីអ៊ិនគ្រីបសោតែមួយនៃ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX និង HDCP 2.3 RX ជាមួយនឹងលទ្ធផល file ទម្រង់​ក្បាល file សម្រាប់ EEPROM តែមួយ៖
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

អ៊ិនគ្រីប N Keys សម្រាប់ N EEPROMs
ដំណើរការបន្ទាត់ពាក្យបញ្ជាខាងក្រោមពីប្រអប់បញ្ចូលពាក្យបញ្ជារបស់ Windows ដើម្បីអ៊ិនគ្រីបគ្រាប់ចុច N (ចាប់ផ្តើមពីគន្លឹះទី 1) នៃ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX និង HDCP 2.3 RX ជាមួយនឹងលទ្ធផល file ទម្រង់ hex file សម្រាប់ N EEPROMs៖
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys ១ -hdcp1rxkeys 1- -hdcp1rxkeys ១- -o hex ដែល N គឺ >= 2 ហើយគួរតែផ្គូផ្គងសម្រាប់ជម្រើសទាំងអស់។

ព័ត៌មានពាក់ព័ន្ធ
Microsoft Visual C++ សម្រាប់ Visual Studio 2019
ផ្តល់កញ្ចប់ Microsoft Visual C++ x86 redistributable (vc_redist.x86.exe) សម្រាប់ទាញយក។ ប្រសិនបើតំណផ្លាស់ប្តូរ Intel ណែនាំអ្នកឱ្យស្វែងរក "Visual C++ redistributable" ពីម៉ាស៊ីនស្វែងរក Microsoft ។

៤.៣.៣.២.២. អ្នកសរសេរកម្មវិធីសំខាន់
ដើម្បីសរសេរកម្មវិធីសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅលើ EEPROM សូមអនុវត្តតាមជំហានទាំងនេះ៖

  1. ចម្លងការរចនាអ្នកសរសេរកម្មវិធីសំខាន់ files ពីផ្លូវខាងក្រោមទៅកាន់ថតការងាររបស់អ្នក៖ /hdcp2x/hw_demo/key_programmer/
  2. ចម្លងបឋមកថាកម្មវិធី file (hdcp_key .h) បង្កើតចេញពីឧបករណ៍ប្រើប្រាស់កម្មវិធី KEYENC (ផ្នែក អ៊ិនគ្រីប Single Key សម្រាប់ Single EEPROM នៅលើទំព័រ 113) ទៅកាន់ software/key_programmer_src/ directory ហើយប្តូរឈ្មោះវាថា hdcp_key.h ។
  3. រត់ ./runall.tcl. ស្គ្រីបនេះប្រតិបត្តិពាក្យបញ្ជាខាងក្រោម៖
    • បង្កើតកាតាឡុក IP files
    • បង្កើតប្រព័ន្ធអ្នករចនាវេទិកា
    • បង្កើតគម្រោង Intel Quartus Prime
    • បង្កើតកន្លែងធ្វើការផ្នែកទន់ និងបង្កើតកម្មវិធី
    • អនុវត្តការចងក្រងពេញលេញ
  4. ទាញយកវត្ថុកម្មវិធី File (.sof) ទៅកាន់ FPGA ដើម្បីសរសេរកម្មវិធីសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅលើ EEPROM។

បង្កើត Stratix 10 HDMI RX-TX Retransmit design example ជាមួយ Support HDCP 2.3 និង Support HDCP 1.4 parameters ត្រូវបានបើក បន្ទាប់មកធ្វើតាមជំហានខាងក្រោមដើម្បីរួមបញ្ចូលសោការពារ HDCP ។

  • ចម្លង mif file (hdcp_kmem.mif) បង្កើតពីឧបករណ៍ប្រើប្រាស់កម្មវិធី KEYENC (ផ្នែក អ៊ិនគ្រីបសោរតែមួយសម្រាប់ EEPROM តែមួយនៅទំព័រ 113) ទៅ /quartus/hdcp/ ថត។

៤.៣.៤. ចងក្រងការរចនា
បន្ទាប់ពីអ្នកបញ្ចូលកូនសោផលិតកម្ម HDCP ធម្មតារបស់អ្នកនៅក្នុង FPGA ឬកម្មវិធីកូនសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបទៅ EEPROM ឥឡូវនេះអ្នកអាចចងក្រងការរចនាបាន។

  1. បើកដំណើរការកម្មវិធី Intel Quartus Prime Pro Edition ហើយបើក /quartus/a10_hdmi2_demo.qpf ។
  2. ចុចដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង។

០១. View លទ្ធផល
នៅចុងបញ្ចប់នៃបាតុកម្មអ្នកនឹងអាច view លទ្ធផលនៅលើ HDCPenabled HDMI លិចខាងក្រៅ។
ទៅ view លទ្ធផលនៃការធ្វើបាតុកម្ម សូមអនុវត្តតាមជំហានទាំងនេះ៖

  1. ដំឡើងបន្ទះ Intel FPGA ។
  2. ផ្លាស់ប្តូរថតឯកសារទៅ /quartus/ ។
  3. វាយពាក្យបញ្ជាខាងក្រោមនៅលើ Nios II Command Shell ដើម្បីទាញយក Software Object File (.sof) ទៅ FPGA ។ nios2-configure-sof output_fileស/ .សូហ្វ
  4. បើកថាមពលប្រភពខាងក្រៅ HDMI ដែលបានបើក HDCP ហើយលិច (ប្រសិនបើអ្នកមិនទាន់ធ្វើដូច្នេះទេ) ។ រន្ធ HDMI ខាងក្រៅបង្ហាញលទ្ធផលនៃប្រភពខាងក្រៅ HDMI របស់អ្នក។

៤.៣.៥.១. ប៊ូតុងរុញ និងមុខងារ LED
ប្រើប៊ូតុងរុញ និងមុខងារ LED នៅលើក្តារ ដើម្បីគ្រប់គ្រងការបង្ហាញរបស់អ្នក។

តារាង 57. ប៊ូតុងរុញ និងសូចនាករ LED (SUPPORT FRL = 0)

ប៊ូតុងរុញ / LED មុខងារ
cpu_resetn ចុចម្តងដើម្បីធ្វើការកំណត់ប្រព័ន្ធឡើងវិញ។
user_pb[0] ចុចម្តងដើម្បីបិទ/បើកសញ្ញា HPD ទៅប្រភព HDMI ស្តង់ដារ។
user_pb[1] • ចុចឱ្យជាប់ដើម្បីណែនាំស្នូល TX ឱ្យផ្ញើសញ្ញាដែលបានអ៊ិនកូដ DVI ។
• បញ្ចេញដើម្បីផ្ញើសញ្ញាដែលបានអ៊ិនកូដ HDMI ។
• សូមប្រាកដថាវីដេអូដែលចូលមកគឺមានទំហំ 8 bpc RGB color space។
user_pb[2] • ចុចឱ្យជាប់ ដើម្បីណែនាំស្នូល TX ឱ្យបញ្ឈប់ការបញ្ជូន InfoFrames ពីសញ្ញាចំហៀង។
•  ចេញផ្សាយដើម្បីបន្តការផ្ញើ InfoFrames ពីសញ្ញាចំហៀង។
user_led[0] ស្ថានភាពចាក់សោ RX HDMI PLL ។
• 0: ដោះសោ
• 1: ចាក់សោ
 user_led[1] ស្ថានភាពចាក់សោស្នូល RX HDMI
• 0៖ យ៉ាងហោចណាស់ 1 ឆានែលត្រូវបានដោះសោ
• 1៖ ប៉ុស្តិ៍ទាំង 3 ត្រូវបានចាក់សោ
user_led[2] ស្ថានភាពការឌិគ្រីប IP RX HDCP1x ។
• 0៖ អសកម្ម
• 1: សកម្ម
 user_led[3] ស្ថានភាពការឌិគ្រីប IP RX HDCP2x ។
• 0៖ អសកម្ម
• 1: សកម្ម
 user_led[4] ស្ថានភាពចាក់សោ TX HDMI PLL ។
• 0: ដោះសោ
• 1: ចាក់សោ
 user_led[5] ស្ថានភាពចាក់សោឧបករណ៍ទទួល TXL PLL ។
• 0: ដោះសោ
• 1: ចាក់សោ
 user_led[6] ស្ថានភាពអ៊ិនគ្រីប TX HDCP1x IP ។
• 0៖ អសកម្ម
• 1: សកម្ម
 user_led[7] ស្ថានភាពអ៊ិនគ្រីប TX HDCP2x IP ។
• 0៖ អសកម្ម
• 1: សកម្ម

តារាង 58. ប៊ូតុងរុញ និងសូចនាករ LED (SUPPORT FRL = 1)

ប៊ូតុងរុញ / LED មុខងារ
cpu_resetn ចុចម្តងដើម្បីធ្វើការកំណត់ប្រព័ន្ធឡើងវិញ។
user_dipsw កុងតាក់ DIP ដែលកំណត់ដោយអ្នកប្រើប្រាស់ ដើម្បីបិទបើករបៀបឆ្លងកាត់។
• OFF (ទីតាំងលំនាំដើម) = Passthrough
HDMI RX នៅលើ FPGA ទទួលបាន EDID ពីលិចខាងក្រៅ ហើយបង្ហាញវាទៅប្រភពខាងក្រៅដែលវាត្រូវបានភ្ជាប់។
• ON = អ្នកអាចគ្រប់គ្រងអត្រា FRL អតិបរមា RX ពីស្ថានីយ Nios II ។ ពាក្យបញ្ជាកែប្រែ RX EDID ដោយរៀបចំតម្លៃអត្រា FRL អតិបរមា។
យោងទៅ ដំណើរការការរចនាក្នុងអត្រា FRL ផ្សេងៗគ្នា នៅលើទំព័រទី 33 សម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់អត្រា FRL ខុសៗគ្នា។
បន្ត…
ប៊ូតុងរុញ / LED មុខងារ
user_pb[0] ចុចម្តងដើម្បីបិទ/បើកសញ្ញា HPD ទៅប្រភព HDMI ស្តង់ដារ។
user_pb[1] កក់ទុក។
user_pb[2] ចុចម្តងដើម្បីអានការចុះឈ្មោះ SCDC ពីលិចដែលភ្ជាប់ទៅ TX នៃកាតកូនស្រី Bitec HDMI 2.1 FMC ។
ចំណាំ៖ ដើម្បីបើកការអាន អ្នកត្រូវតែកំណត់ DEBUG_MODE ទៅជា 1 នៅក្នុងកម្មវិធី។
user_led_g[0] ស្ថានភាពចាក់សោរនាឡិកា RX FRL PLL ។
• 0: ដោះសោ
• 1: ចាក់សោ
user_led_g[1] ស្ថានភាពចាក់សោវីដេអូ RX HDMI ។
• 0: ដោះសោ
• 1: ចាក់សោ
user_led_g[2] ស្ថានភាពការឌិគ្រីប IP RX HDCP1x ។
• 0៖ អសកម្ម
• 1: សកម្ម
user_led_g[3] ស្ថានភាពការឌិគ្រីប IP RX HDCP2x ។
• 0៖ អសកម្ម
• 1: សកម្ម
user_led_g[4] ស្ថានភាពចាក់សោរ PLL នាឡិកា TX FRL ។
• 0: ដោះសោ
• 1: ចាក់សោ
user_led_g[5] ស្ថានភាពចាក់សោវីដេអូ TX HDMI ។
• 0 = ដោះសោ
• 1 = ចាក់សោ
user_led_g[6] ស្ថានភាពអ៊ិនគ្រីប TX HDCP1x IP ។
• 0៖ អសកម្ម
• 1: សកម្ម
user_led_g[7] ស្ថានភាពអ៊ិនគ្រីប TX HDCP2x IP ។
• 0៖ អសកម្ម
• 1: សកម្ម

៤.៤. ការការពារសោអ៊ិនគ្រីបដែលបានបង្កប់នៅក្នុងការរចនា FPGA
ការរចនា FPGA ជាច្រើនអនុវត្តការអ៊ិនគ្រីប ហើយជារឿយៗមានតម្រូវការក្នុងការបង្កប់សោសម្ងាត់នៅក្នុង FPGA bitstream ។ នៅក្នុងគ្រួសារឧបករណ៍ថ្មីៗដូចជា Intel Stratix 10 និង Intel Agilex មានប្លុកកម្មវិធីគ្រប់គ្រងឧបករណ៍សុវត្ថិភាពដែលអាចផ្តល់ និងគ្រប់គ្រងសោសម្ងាត់ទាំងនេះដោយសុវត្ថិភាព។ នៅកន្លែងដែលមិនមានលក្ខណៈពិសេសទាំងនេះ អ្នកអាចធានាបាននូវមាតិកានៃ FPGA bitstream រួមទាំងសោអ្នកប្រើប្រាស់សម្ងាត់ដែលបានបង្កប់ជាមួយនឹងការអ៊ិនគ្រីប។
សោអ្នកប្រើប្រាស់គួរតែរក្សាសុវត្ថិភាពក្នុងបរិយាកាសរចនារបស់អ្នក ហើយតាមឧត្ដមគតិបន្ថែមទៅការរចនាដោយប្រើដំណើរការសុវត្ថិភាពស្វ័យប្រវត្តិ។ ជំហានខាងក្រោមបង្ហាញពីរបៀបដែលអ្នកអាចអនុវត្តដំណើរការបែបនេះជាមួយឧបករណ៍ Intel Quartus Prime ។

  1. អភិវឌ្ឍ និងបង្កើនប្រសិទ្ធភាព HDL នៅក្នុង Intel Quartus Prime នៅក្នុងបរិយាកាសដែលមិនមានសុវត្ថិភាព។
  2. ផ្ទេរការរចនាទៅបរិយាកាសសុវត្ថិភាព និងអនុវត្តដំណើរការស្វ័យប្រវត្តិដើម្បីធ្វើបច្ចុប្បន្នភាពសោសម្ងាត់។ អង្គចងចាំនៅលើបន្ទះឈីបបង្កប់តម្លៃសោ។ នៅពេលដែលសោត្រូវបានធ្វើបច្ចុប្បន្នភាព ការចាប់ផ្តើមអង្គចងចាំ file (.mif) អាចផ្លាស់ប្តូរ ហើយលំហូរឧបករណ៍ដំឡើង "quartus_cdb –update_mif" អាចផ្លាស់ប្តូរសោការពារ HDCP ដោយមិនចាំបាច់ចងក្រងឡើងវិញ។ ជំហាននេះលឿនណាស់ក្នុងការដំណើរការ និងរក្សាពេលវេលាដើម។
  3. ប៊ីតស្ទ្រីម Intel Quartus Prime បន្ទាប់មកអ៊ិនគ្រីបដោយប្រើសោ FPGA មុនពេលផ្ទេរប៊ីតស្ទ្រីមដែលបានអ៊ិនគ្រីបត្រឡប់ទៅបរិយាកាសដែលមិនមានសុវត្ថិភាពសម្រាប់ការសាកល្បងចុងក្រោយ និងការដាក់ឱ្យប្រើប្រាស់។

វាត្រូវបានផ្ដល់អនុសាសន៍ឱ្យបិទការចូលប្រើបំបាត់កំហុសទាំងអស់ដែលអាចសង្គ្រោះសោសម្ងាត់ពី FPGA ។ អ្នកអាចបិទសមត្ថភាពបំបាត់កំហុសទាំងស្រុងដោយបិទ JTAG ច្រក ឬជ្រើសរើសបិទ ហើយធ្វើម្តងទៀតview ថាគ្មានមុខងារបំបាត់កំហុស ដូចជាកម្មវិធីនិពន្ធអង្គចងចាំក្នុងប្រព័ន្ធ ឬ Signal Tap អាចយកសោមកវិញបាន។ យោងទៅ AN 556៖ ការប្រើប្រាស់មុខងារសុវត្ថិភាពរចនានៅក្នុង Intel FPGAs សម្រាប់ព័ត៌មានបន្ថែមស្តីពីការប្រើប្រាស់មុខងារសុវត្ថិភាព FPGA រួមទាំងជំហានជាក់លាក់អំពីរបៀបអ៊ិនគ្រីប FPGA bitstream និងកំណត់រចនាសម្ព័ន្ធជម្រើសសុវត្ថិភាពដូចជាការបិទ JTAG ការចូលប្រើ។

ចំណាំ៖
អ្នកអាចពិចារណាពីជំហានបន្ថែមនៃការបំភាន់ ឬការអ៊ិនគ្រីបដោយប្រើសោមួយផ្សេងទៀតនៃសោសម្ងាត់នៅក្នុងឧបករណ៍ផ្ទុក MIF ។
ព័ត៌មានពាក់ព័ន្ធ
AN 556៖ ការប្រើប្រាស់មុខងារសុវត្ថិភាពនៃការរចនានៅក្នុង Intel FPGAs

៤.៥. ការពិចារណាអំពីសុវត្ថិភាព
នៅពេលប្រើមុខងារ HDCP សូមចងចាំពីការពិចារណាសុវត្ថិភាពខាងក្រោម។

  • នៅពេលរចនាប្រព័ន្ធ repeater អ្នកត្រូវតែរារាំងវីដេអូដែលទទួលបានពីការបញ្ចូល TX IP ក្នុងលក្ខខណ្ឌខាងក្រោម៖
    — ប្រសិនបើវីដេអូដែលបានទទួលត្រូវបានអ៊ិនគ្រីប HDCP (ឧទាហរណ៍ស្ថានភាពការអ៊ិនគ្រីប hdcp1_enabled ឬ hdcp2_enabled ពី RX IP ត្រូវបានអះអាង) ហើយវីដេអូដែលបានបញ្ជូនមិនត្រូវបានអ៊ិនគ្រីប HDCP (ឧទាហរណ៍ស្ថានភាពការអ៊ិនគ្រីប hdcp1_enabled ឬ hdcp2_enabled ពី TX IP មិនត្រូវបានអះអាង)។
    — ប្រសិនបើវីដេអូដែលទទួលបានគឺ HDCP TYPE 1 (ឧទាហរណ៍ streamid_type ពី RX IP ត្រូវបានអះអាង) ហើយវីដេអូដែលបានបញ្ជូនគឺ HDCP 1.4 ត្រូវបានអ៊ិនគ្រីប (ឧទាហរណ៍ស្ថានភាពការអ៊ិនគ្រីប hdcp1_enabled ពី TX IP ត្រូវបានអះអាង)
  • អ្នកគួរតែរក្សាការសម្ងាត់ និងសុចរិតភាពនៃសោផលិត HDCP របស់អ្នក និងសោអ៊ិនគ្រីបអ្នកប្រើប្រាស់ណាមួយ។
  • Intel ផ្តល់អនុសាសន៍យ៉ាងមុតមាំឱ្យអ្នកបង្កើតគម្រោង Intel Quartus Prime និងប្រភពរចនាណាមួយ។ files ដែលមានកូនសោអ៊ិនគ្រីបនៅក្នុងបរិស្ថានកុំព្យូទ័រដែលមានសុវត្ថិភាព ដើម្បីការពារសោ។
  • Intel ណែនាំយ៉ាងមុតមាំឱ្យអ្នកប្រើមុខងារសុវត្ថិភាពនៃការរចនានៅក្នុង FPGAs ដើម្បីការពារការរចនា រួមទាំងសោអ៊ិនគ្រីបដែលបានបង្កប់ណាមួយ ពីការចម្លងដោយគ្មានការអនុញ្ញាត វិស្វកម្មបញ្ច្រាស និង tampខ្សែអក្សរ

ព័ត៌មានពាក់ព័ន្ធ
AN 556៖ ការប្រើប្រាស់មុខងារសុវត្ថិភាពនៃការរចនានៅក្នុង Intel FPGAs

៤.៦. ការណែនាំអំពីបញ្ហា
ផ្នែកនេះពិពណ៌នាអំពីសញ្ញាស្ថានភាព HDCP ដែលមានប្រយោជន៍ និងប៉ារ៉ាម៉ែត្រកម្មវិធីដែលអាចត្រូវបានប្រើសម្រាប់ការកែកំហុស។ វាក៏មានសំណួរដែលគេសួរញឹកញាប់ (FAQ) អំពីការដំណើរការការរចនា exampលេ

៤.៦.១. សញ្ញាស្ថានភាព HDCP
មានសញ្ញាជាច្រើនដែលមានប្រយោជន៍ដើម្បីកំណត់ស្ថានភាពការងាររបស់ HDCP IP cores ។ សញ្ញាទាំងនេះមាននៅ ex designample កម្រិតកំពូល ហើយត្រូវបានភ្ជាប់ទៅនឹង LEDs នៅលើក្តារ៖

ឈ្មោះសញ្ញា មុខងារ
hdcp1_enabled_rx ស្ថានភាពការឌិគ្រីប IP RX HDCP1x 0៖ អសកម្ម
១៖ សកម្ម
hdcp2_enabled_rx ស្ថានភាពការឌិគ្រីប IP RX HDCP2x 0៖ អសកម្ម
១៖ សកម្ម
hdcp1_enabled_tx TX HDCP1x IP ស្ថានភាពអ៊ិនគ្រីប 0៖ អសកម្ម
១៖ សកម្ម
hdcp2_enabled_tx TX HDCP2x IP ស្ថានភាពអ៊ិនគ្រីប 0៖ អសកម្ម
១៖ សកម្ម

សូមមើលតារាងទី 57 នៅទំព័រ 115 និងតារាងទី 58 នៅទំព័រ 115 សម្រាប់កន្លែងដាក់ LED រៀងៗខ្លួន។
ស្ថានភាពសកម្មនៃសញ្ញាទាំងនេះបង្ហាញថា IP HDCP ត្រូវបានផ្ទៀងផ្ទាត់ និងទទួល/ផ្ញើការផ្សាយវីដេអូដែលបានអ៊ិនគ្រីប។ សម្រាប់ទិសដៅនីមួយៗមានតែ HDCP1x ឬ HDCP2x ប៉ុណ្ណោះ។
សញ្ញាស្ថានភាពការអ៊ិនគ្រីប/ឌិគ្រីបគឺសកម្ម។ សម្រាប់អតីតampដូច្នេះ ប្រសិនបើ hdcp1_enabled_rx ឬ hdcp2_enabled_rx សកម្ម នោះ HDCP នៅខាង RX ត្រូវបានបើក និងឌិគ្រីបស្ទ្រីមវីដេអូដែលបានអ៊ិនគ្រីបពីប្រភពវីដេអូខាងក្រៅ។

៤.៦.២. ការកែប្រែប៉ារ៉ាម៉ែត្រកម្មវិធី HDCP
ដើម្បីជួយសម្រួលដល់ដំណើរការកែកំហុស HDCP អ្នកអាចកែប្រែប៉ារ៉ាម៉ែត្រនៅក្នុង hdcp.c ។
តារាងខាងក្រោមសង្ខេបបញ្ជីប៉ារ៉ាម៉ែត្រដែលអាចកំណត់រចនាសម្ព័ន្ធបាន និងមុខងាររបស់វា។

ប៉ារ៉ាម៉ែត្រ មុខងារ
SUPPORT_HDCP1X បើកដំណើរការ HDCP 1.4 នៅលើផ្នែក TX
SUPPORT_HDCP2X បើកដំណើរការ HDCP 2.3 នៅលើផ្នែក TX
DEBUG_MODE_HDCP បើកដំណើរការសារបំបាត់កំហុសសម្រាប់ TX HDCP
REPEATER_MODE បើកមុខងារ repeater សម្រាប់ HDCP design example

ដើម្បីកែប្រែប៉ារ៉ាម៉ែត្រ ប្តូរតម្លៃទៅតម្លៃដែលចង់បានក្នុង hdcp.c. មុនពេលចាប់ផ្តើមការចងក្រង សូមធ្វើការផ្លាស់ប្តូរខាងក្រោមនៅក្នុង build_sw_hdcp.sh៖

  1. កំណត់ទីតាំងបន្ទាត់ខាងក្រោម ហើយបញ្ចេញមតិ ដើម្បីការពារកម្មវិធីដែលបានកែប្រែ file ត្រូវបានជំនួសដោយដើម files ពីផ្លូវដំឡើងកម្មវិធី Intel Quartus Prime ។
    intel HDMI Arria 10 FPGA IP Design Example - សមាសធាតុកំពូល 3
  2.  ដំណើរការ “./build_sw_hdcp.sh” ដើម្បីចងក្រងកម្មវិធីដែលបានធ្វើបច្ចុប្បន្នភាព។
  3. បង្កើត .elf file អាចត្រូវបានរួមបញ្ចូលក្នុងការរចនាតាមវិធីពីរយ៉ាង៖
    ក. ដំណើរការ “nios2-download -g file ឈ្មោះ>” ។ កំណត់ប្រព័ន្ធឡើងវិញបន្ទាប់ពីដំណើរការទាញយកត្រូវបានបញ្ចប់ ដើម្បីធានាបាននូវមុខងារត្រឹមត្រូវ។
    ខ. ដំណើរការ “quartus_cdb –-update_mif” ដើម្បីធ្វើបច្ចុប្បន្នភាពការចាប់ផ្តើមអង្គចងចាំ fileស. ដំណើរការកម្មវិធីដំឡើងដើម្បីបង្កើត .sof ថ្មី។ file ដែលរួមបញ្ចូលកម្មវិធីដែលបានធ្វើបច្ចុប្បន្នភាព។

៤.៦.៣. សំណួរដែលសួរញឹកញាប់ (FAQ)
តារាង 59. រោគសញ្ញាបរាជ័យ និងការណែនាំ

លេខ រោគសញ្ញានៃការបរាជ័យ ការណែនាំ
1. RX កំពុងទទួលបានវីដេអូដែលបានអ៊ិនគ្រីប ប៉ុន្តែ TX កំពុងផ្ញើវីដេអូឋិតិវន្តជាពណ៌ខៀវ ឬខ្មៅ។ នេះគឺដោយសារតែការផ្ទៀងផ្ទាត់ TX មិនបានជោគជ័យជាមួយនឹងលិចខាងក្រៅ។ ឧបករណ៍បញ្ជូនបន្តដែលមានសមត្ថភាព HDCP មិនត្រូវបញ្ជូនវីដេអូក្នុងទម្រង់ដែលមិនបានអ៊ិនគ្រីបទេ ប្រសិនបើវីដេអូចូលពីចរន្តត្រូវបានអ៊ិនគ្រីប។ ដើម្បីសម្រេចបានវា វីដេអូឋិតិវន្តជាពណ៌ខៀវ ឬខ្មៅជំនួសវីដេអូដែលចេញនៅពេលដែលសញ្ញាស្ថានភាពការអ៊ិនគ្រីប TX HDCP អសកម្ម ខណៈពេលដែលសញ្ញាស្ថានភាពការឌិគ្រីប RX HDCP សកម្ម។
សម្រាប់ការណែនាំពិតប្រាកដ សូមមើល ការពិចារណាអំពីសុវត្ថិភាព នៅលើទំព័រ 117. ទោះជាយ៉ាងណាក៏ដោយ ឥរិយាបថនេះអាចរារាំងដំណើរការកែកំហុស នៅពេលបើកដំណើរការការរចនា HDCP ។ ខាង​ក្រោម​នេះ​គឺ​ជា​វិធីសាស្ត្រ​ដើម្បី​បិទ​ការ​ទប់ស្កាត់​វីដេអូ​ក្នុង​ការ​រចនា exampលេ៖
1. កំណត់ទីតាំងការតភ្ជាប់ច្រកខាងក្រោមនៅកម្រិតកំពូលនៃការរចនា exampលេ ច្រកនេះជាកម្មសិទ្ធិរបស់ម៉ូឌុល hdmi_tx_top ។
2. កែប្រែការតភ្ជាប់ច្រកចូលទៅក្នុងបន្ទាត់ខាងក្រោម៖
2. សញ្ញាស្ថានភាពការអ៊ិនគ្រីប TX HDCP គឺសកម្ម ប៉ុន្តែរូបភាពព្រិលត្រូវបានបង្ហាញនៅលិចទឹកខាងក្រោម។ នេះ​មក​ពី​ការ​លិច​ទឹក​ខាងក្រោម​មិន​បាន​ឌិគ្រីប​វីដេអូ​ដែល​បាន​អ៊ិនគ្រីប​ចេញ​បាន​ត្រឹមត្រូវ។
ត្រូវប្រាកដថាអ្នកផ្តល់តម្លៃថេរសកល (LC128) ទៅ TX HDCP IP ។ តម្លៃត្រូវតែជាតម្លៃផលិត និងត្រឹមត្រូវ។
3. សញ្ញាស្ថានភាពការអ៊ិនគ្រីប TX HDCP មិនស្ថិតស្ថេរ ឬតែងតែអសកម្ម។ នេះគឺដោយសារតែការផ្ទៀងផ្ទាត់ TX មិនបានជោគជ័យជាមួយនឹងការលិចចុះក្រោម។ ដើម្បីសម្រួលដល់ដំណើរការបំបាត់កំហុស អ្នកអាចបើកដំណើរការ DEBUG_MODE_HDCP ប៉ារ៉ាម៉ែត្រ​ក្នុង hdcp.c. យោងទៅ ការកែប្រែប៉ារ៉ាម៉ែត្រកម្មវិធី HDCP នៅទំព័រ 118 លើការណែនាំ។ 3a-3c ខាងក្រោមអាចជាមូលហេតុដែលអាចបណ្តាលឱ្យការផ្ទៀងផ្ទាត់ TX មិនជោគជ័យ។
3 ក. កំណត់ហេតុបំបាត់កំហុសកម្មវិធីបន្តបោះពុម្ពសារនេះ “HDCP 1.4 មិនត្រូវបានគាំទ្រដោយ downstream (Rx)”។ សារបង្ហាញថាលិចទឹកខាងក្រោមមិនគាំទ្រទាំង HDCP 2.3 និង HDCP 1.4 ទេ។
ត្រូវប្រាកដថាលិចទឹកខាងក្រោមគាំទ្រ HDCP 2.3 ឬ HDCP 1.4 ។
១១ ខ. ការផ្ទៀងផ្ទាត់ TX បានបរាជ័យពាក់កណ្តាល។ នេះគឺដោយសារតែផ្នែកណាមួយនៃការផ្ទៀងផ្ទាត់ TX ដូចជាការផ្ទៀងផ្ទាត់ហត្ថលេខា ការត្រួតពិនិត្យទីតាំងជាដើមអាចបរាជ័យ។ សូមប្រាកដថា លិចទឹកខាងក្រោមកំពុងប្រើសោផលិត ប៉ុន្តែមិនមែនសោទូរសារទេ។
១១ គ. កំណត់ហេតុបំបាត់កំហុសរបស់កម្មវិធីរក្សាការបោះពុម្ព “ការផ្ទៀងផ្ទាត់ភាពត្រឹមត្រូវឡើងវិញ សារនេះបង្ហាញថាលិចទឹកខាងក្រោមបានស្នើសុំការផ្ទៀងផ្ទាត់ឡើងវិញ ពីព្រោះវីដេអូដែលទទួលបានមិនត្រូវបានឌិគ្រីបត្រឹមត្រូវ។ ត្រូវប្រាកដថាអ្នកផ្តល់តម្លៃថេរសកល (LC128) ទៅ TX HDCP IP ។ តម្លៃត្រូវតែជាតម្លៃផលិត ហើយតម្លៃត្រឹមត្រូវ។
បន្ត…
លេខ រោគសញ្ញានៃការបរាជ័យ ការណែនាំ
ត្រូវបានទាមទារ” បន្ទាប់ពីការផ្ទៀងផ្ទាត់ HDCP ត្រូវបានបញ្ចប់។
4. សញ្ញាស្ថានភាពនៃការឌិគ្រីប RX HDCP គឺអសកម្ម ទោះបីជាប្រភពខាងលើបានបើក HDCP ក៏ដោយ។ នេះបង្ហាញថា RX HDCP IP មិនទាន់សម្រេចបាននូវស្ថានភាពផ្ទៀងផ្ទាត់។ តាមលំនាំដើម REPEATER_MODE ប៉ារ៉ាម៉ែត្រត្រូវបានបើកនៅក្នុងការរចនា exampលេ ប្រសិនបើ REPEATER_MODE ត្រូវបានបើក សូមប្រាកដថា TX HDCP IP ត្រូវបានផ្ទៀងផ្ទាត់។

នៅពេលដែល REPEATER_MODE ប៉ារ៉ាម៉ែត្រត្រូវបានបើក RX HDCP IP ព្យាយាមផ្ទៀងផ្ទាត់ថាជា repeater ប្រសិនបើ TX ត្រូវបានភ្ជាប់ទៅលិចដែលមានសមត្ថភាព HDCP ។ ការផ្ទៀងផ្ទាត់ត្រូវឈប់ពាក់កណ្តាលផ្លូវ ខណៈពេលដែលរង់ចាំ TX HDCP IP ដើម្បីបញ្ចប់ការផ្ទៀងផ្ទាត់ជាមួយនឹងខ្សែទឹកខាងក្រោម ហើយបញ្ជូន RECEIVERID_LIST ទៅ RX HDCP IP ។ អស់ពេលដូចដែលបានកំណត់ក្នុង HDCP Specification គឺ 2 វិនាទី។ ប្រសិនបើ TX HDCP IP មិនអាចបញ្ចប់ការផ្ទៀងផ្ទាត់ក្នុងអំឡុងពេលនេះ នោះប្រភពខាងលើចាត់ទុកការផ្ទៀងផ្ទាត់ថាបរាជ័យ ហើយចាប់ផ្តើមការផ្ទៀងផ្ទាត់ឡើងវិញដូចដែលបានបញ្ជាក់នៅក្នុង HDCP Specification។
ចំណាំ៖ • យោងទៅ ការកែប្រែប៉ារ៉ាម៉ែត្រកម្មវិធី HDCP នៅលើទំព័រ 118 សម្រាប់វិធីសាស្រ្តបិទ REPEATER_MODE ប៉ារ៉ាម៉ែត្រសម្រាប់គោលបំណងបំបាត់កំហុស។ បន្ទាប់ពីបិទដំណើរការ REPEATER_MODE ប៉ារ៉ាម៉ែត្រ RX HDCP IP តែងតែព្យាយាមផ្ទៀងផ្ទាត់ជាអ្នកទទួលចំណុចបញ្ចប់។ TX HDCP IP មិនបើកដំណើរការផ្ទៀងផ្ទាត់ទេ។
• ប្រសិនបើ REPEATER_MODE ប៉ារ៉ាម៉ែត្រ​មិន​ត្រូវ​បាន​បើក​ទេ សូម​ប្រាកដ​ថា​សោ HDCP ដែល​បាន​ផ្តល់​ឱ្យ HDCP IP ជា​តម្លៃ​ផលិត ហើយ​តម្លៃ​គឺ​ត្រឹមត្រូវ។
5. សញ្ញាស្ថានភាពនៃការឌិគ្រីប RX HDCP មិនស្ថិតស្ថេរ។ នេះមានន័យថា RX HDCP IP បានស្នើសុំការផ្ទៀងផ្ទាត់ឡើងវិញភ្លាមៗបន្ទាប់ពីស្ថានភាពផ្ទៀងផ្ទាត់ត្រូវបានសម្រេច។ នេះប្រហែលជាដោយសារតែវីដេអូដែលបានអ៊ិនគ្រីបចូលមិនត្រូវបានឌិគ្រីបត្រឹមត្រូវដោយ RX HDCP IP ។ ត្រូវប្រាកដថាតម្លៃថេរសកល (LC128) ដែលបានផ្តល់ឱ្យ RX HDCP IP core គឺជាតម្លៃផលិតកម្ម ហើយតម្លៃគឺត្រឹមត្រូវ។

HDMI Intel Arria 10 FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

សម្រាប់កំណែចុងក្រោយបំផុត និងមុននៃការណែនាំអ្នកប្រើប្រាស់នេះ សូមមើល HDMI Intel® Arria 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់។ ប្រសិនបើ IP ឬកំណែកម្មវិធីមិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់ IP ឬកំណែកម្មវិធីពីមុនត្រូវបានអនុវត្ត។
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពីកម្មវិធី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ IP
ស្នូលមានគ្រោងការណ៍កំណែ IP ថ្មី។

ប្រវត្តិកែប្រែសម្រាប់ HDMI Intel Arria 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ កំណែ Intel Quartus Prime កំណែ IP ការផ្លាស់ប្តូរ
2022.12.27 22.4 19.7.1 បានបន្ថែមប៉ារ៉ាម៉ែត្រថ្មីសម្រាប់ការជ្រើសរើសការកែប្រែកាតកូនស្រី HDMI ទៅផ្នែក Hardware និង Software Requirements នៃការរចនា example សម្រាប់ HDMI 2.0 (របៀបមិនមែន FRL) ។
2022.07.29 22.2 19.7.0 • ការជូនដំណឹងអំពីការដកសមាសភាគ Cygwin ចេញពីកំណែ Windows* នៃ Nios II EDS និងតម្រូវការក្នុងការដំឡើង WSL សម្រាប់អ្នកប្រើប្រាស់ Windows*។
• បានធ្វើបច្ចុប្បន្នភាពកំណែកាតកូនស្រីពីកំណែទី 4 ដល់លេខ 9 ដែលអាចអនុវត្តបានទូទាំងឯកសារ។
2021.11.12 21.3 19.6.1 • បានធ្វើបច្ចុប្បន្នភាពផ្នែករង រក្សាទុកសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅក្នុងអង្គចងចាំពន្លឺខាងក្រៅ ឬ EEPROM (គាំទ្រ HDCP Key Management = 1) ដើម្បីពិពណ៌នាអំពីឧបករណ៍ប្រើប្រាស់កម្មវិធីអ៊ិនគ្រីបសោថ្មី (KEYENC) ។
• បានលុបតួលេខខាងក្រោម៖
- អារេទិន្នន័យនៃ Facsimile Key R1 សម្រាប់ RX Private Key
- អារេទិន្នន័យនៃសោផលិតកម្ម HDCP (កន្លែងដាក់)
- អារេទិន្នន័យនៃសោការពារ HDCP (សោដែលបានកំណត់ជាមុន)
- គន្លឹះការពារ HDCP បានចាប់ផ្តើមនៅក្នុង hdcp2x_tx_kmem.mif
- គន្លឹះការពារ HDCP បានចាប់ផ្តើមនៅក្នុង hdcp1x_rx_kmem.mif
- គន្លឹះការពារ HDCP បានចាប់ផ្តើមនៅក្នុង hdcp1x_tx_kmem.mif
• បានផ្លាស់ទីផ្នែករង HDCP Key Mapping ពី DCP Key Files ពីសេចក្តីណែនាំអំពីការបំបាត់កំហុស ដើម្បីរក្សាទុកសោផលិតកម្ម HDCP ធម្មតានៅក្នុង FPGA (គាំទ្រការគ្រប់គ្រងសោ HDCP = 0)។
2021.09.15 21.1 19.6.0 បាន​លុប​ឯកសារ​យោង​ទៅ ncsim
2021.05.12 21.1 19.6.0 • បន្ថែមនៅពេលដែល SUPPORT FRL = 1 ឬ SUPPORT HDCP KEY MANAGEMENT = 1 ទៅការពិពណ៌នាសម្រាប់រូបភាពទី 29 HDCP Over HDMI Design Exampដ្យាក្រាមប្លុក។
• បានបន្ថែមជំហាននៅក្នុងអង្គចងចាំគន្លឹះ HDCP files នៅក្នុង Design Walkthrough ។
• បានបន្ថែមនៅពេលដែលជំនួយ FRL = 0 ទៅផ្នែកដំឡើង ardware ។
• បានបន្ថែមជំហានដើម្បីបើកការ Support HDCP Key Management parameter នៅក្នុង Generate the Design។
• បានបន្ថែមផ្នែករងថ្មី រក្សាទុកសោផលិតកម្ម HDCP ដែលបានអ៊ិនគ្រីបនៅក្នុងអង្គចងចាំពន្លឺខាងក្រៅ ឬ EEPROM (គាំទ្រការគ្រប់គ្រងសោ HDCP = 1) ។
បន្ត…
កំណែឯកសារ កំណែ Intel Quartus Prime កំណែ IP ការផ្លាស់ប្តូរ
• ប្តូរឈ្មោះ Table Push Button និង LED Indicators ទៅជា Push Button និង LED Indicators (SUPPORT FRL = 0)។
• បានបន្ថែមប៊ូតុងរុញតារាង និងសូចនាករ LED (ជំនួយ FRL = 1) ។
• បានបន្ថែមជំពូកថ្មីមួយ ការការពារសោអ៊ិនគ្រីបដែលបានបង្កប់នៅក្នុង FPGA Design។
• បានបន្ថែមជំពូកថ្មី ការណែនាំអំពីបញ្ហា និងផ្នែករង សញ្ញាស្ថានភាព HDCP ការកែប្រែប៉ារ៉ាម៉ែត្រកម្មវិធី HDCP និងសំណួរដែលគេសួរញឹកញាប់។
2021.04.01 21.1 19.6.0 • ធាតុផ្សំនៃរូបភាពដែលបានធ្វើបច្ចុប្បន្នភាពដែលទាមទារសម្រាប់ការរចនា RX-Only ឬ TX-Only ។
• តារាងដែលបានធ្វើបច្ចុប្បន្នភាពដែលបានបង្កើត RTL Files.
• បានធ្វើបច្ចុប្បន្នភាពរូបភាព HDMI RX សមាសភាគកំពូល។
• ដំណើរការបណ្តុះបណ្តាលតំណភ្ជាប់កំពូល HDMI RX ដែលបានដកចេញផ្នែក។
• បានធ្វើបច្ចុប្បន្នភាពជំហានក្នុងការដំណើរការការរចនាក្នុងអត្រា FRL ផ្សេងៗគ្នា។
• អាប់ដេតរូបភាព HDMI 2.1 Design Example គ្រោងការណ៍នាឡិកា។
• បានធ្វើបច្ចុប្បន្នភាពសញ្ញានៃគ្រោងការណ៍នាឡិកាតារាង។
• បានធ្វើបច្ចុប្បន្នភាពរូបភាព HDMI RX-TX Block Diagram ដើម្បីបន្ថែមការតភ្ជាប់ពី Transceiver Arbiter ទៅ TX កំពូល។
2020.09.28 20.3 19.5.0 • បានលុបចំណាំថា HDMI 2.1 ការរចនា example នៅក្នុងរបៀប FRL គាំទ្រតែឧបករណ៍ល្បឿនថ្នាក់ទី –1 នៅក្នុង HDMI Intel FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័សសម្រាប់ឧបករណ៍ Intel Arria 10 និង HDMI 2.1 Design Example (គាំទ្រ FRL = 1) ផ្នែក។ ការរចនាគាំទ្រគ្រប់កម្រិតល្បឿន។
• បានលុបព័ត៌មាន ls_clk ចេញពីការរចនា HDMI 2.1 ទាំងអស់។ampផ្នែកដែលពាក់ព័ន្ធ។ ដែន ls_clk មិន​ត្រូវ​បាន​ប្រើ​ក្នុង​ការ​រចនា exampលេ
• បានធ្វើបច្ចុប្បន្នភាពដ្យាក្រាមប្លុកសម្រាប់ការរចនា HDMI 2.1 ឧample នៅក្នុងរបៀប FRL នៅក្នុង HDMI 2.1 Design Example (គាំទ្រ FRL = 1) ការបង្កើត RX- តែឬ TX-Only Designs ធាតុផ្សំនៃការរចនា និងផ្នែកគ្រោងការណ៍នាឡិកា។
• បានធ្វើបច្ចុប្បន្នភាពថត និងបង្កើត fileបញ្ជីនៅក្នុងផ្នែករចនាសម្ព័ន្ធថត។
• បានដកចេញនូវសញ្ញាដែលមិនពាក់ព័ន្ធ ហើយបានបន្ថែម ឬកែសម្រួលការពិពណ៌នានៃការរចនា HDMI 2.1 ខាងក្រោម។ample សញ្ញានៅក្នុងផ្នែក Interface Signals៖
- sys_init
- txpll_frl_locked
- tx_os
- សញ្ញា txphy_rcfg *
- tx_reconfig_done
- txcore_tbcr
- pio_in0_external_connection_export
• បានបន្ថែមប៉ារ៉ាម៉ែត្រខាងក្រោមនៅក្នុងផ្នែក Design RTL Parameters៖
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
- ប្រើ FPLL
— POLARITY_INVERSION
បន្ត…
កំណែឯកសារ កំណែ Intel Quartus Prime កំណែ IP ការផ្លាស់ប្តូរ
• បានធ្វើបច្ចុប្បន្នភាពដ្យាក្រាមប្លុកសម្រាប់ការរចនា HDMI 2.0 ឧample សម្រាប់កម្មវិធី Intel Quartus Prime Pro Edition នៅក្នុង HDMI 2.0 Design Example (គាំទ្រ FRL = 0) ការបង្កើត RX-Only ឬ TX-Only Designs ធាតុផ្សំនៃការរចនា និងផ្នែកគ្រោងការណ៍នាឡិកា។
• បានធ្វើបច្ចុប្បន្នភាពនាឡិកា និងកំណត់ឈ្មោះសញ្ញាឡើងវិញនៅក្នុងផ្នែក Dynamic Range and Mastering (HDR) InfoFrame InfoFrame។
• បានដកចេញនូវសញ្ញាដែលមិនពាក់ព័ន្ធ ហើយបានបន្ថែម ឬកែសម្រួលការពិពណ៌នានៃការរចនា HDMI 2.0 ខាងក្រោម example សញ្ញានៅក្នុងផ្នែក Interface Signals៖
— clk_fpga_b3_p
- REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
- fr_clck
- reset_xcvr_powerup
- សញ្ញា nios_tx_i2c*
- សញ្ញា hdmi_ti_i2c*
- សញ្ញា tx_i2c_avalon*
— clock_bridge_0_in_clk_clk
— reset_bridge_0_reset_reset_n
- សញ្ញា i2c_master*
- សញ្ញា nios_tx_i2c*
- Measure_valid_pio_external_connectio n_export
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* សញ្ញា
- powerup_cal_done_export
- rx_pma_cal_busy_export
- rx_pma_ch_export
- សញ្ញា rx_pma_rcfg_mgmt*
•បានបន្ថែមចំណាំថាការសាកល្បងសាកល្បងមិនត្រូវបានគាំទ្រសម្រាប់ការរចនាជាមួយ រួមបញ្ចូល I2C បានបើកប៉ារ៉ាម៉ែត្រ និងធ្វើបច្ចុប្បន្នភាពសារក្លែងធ្វើនៅក្នុងផ្នែក Simulation Testbench ។
• បានធ្វើបច្ចុប្បន្នភាពផ្នែក ធ្វើឱ្យប្រសើរឡើងនូវការរចនារបស់អ្នក។
2020.04.13 20.1 19.4.0 • បានបន្ថែមចំណាំថា ការរចនា HDMI 2.1 ឧample នៅក្នុងរបៀប FRL គាំទ្រតែឧបករណ៍ល្បឿនថ្នាក់ទី –1 នៅក្នុង HDMI Intel FPGA IP Design Example មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័សសម្រាប់ឧបករណ៍ Intel Arria 10 និងការពិពណ៌នាលម្អិតសម្រាប់ HDMI 2.1 Design Example (គាំទ្រ FRL = 1) ផ្នែក។
• បានផ្លាស់ទី HDCP លើ HDMI Design Example សម្រាប់ផ្នែកឧបករណ៍ Intel Arria 10 ពី មគ្គុទ្ទេសក៍អ្នកប្រើ HDMI Intel FPGA IP ។
• កែសម្រួលផ្នែកក្លែងធ្វើការរចនាដើម្បីរួមបញ្ចូលសំឡេង sample generator, sideband data generator, and auxiliary data generator and update the Successful message.
• បានលុបចំណាំថាការក្លែងធ្វើដែលបានបញ្ជាក់គឺអាចប្រើបានសម្រាប់តែ គាំទ្រ FRL កំណត់សម្គាល់ការរចនាពិការ។ ការក្លែងធ្វើឥឡូវនេះមានសម្រាប់ គាំទ្រ FRL បានបើកការរចនាផងដែរ។
• បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាលក្ខណៈពិសេសនៅក្នុងការពិពណ៌នាលម្អិតសម្រាប់ HDMI 2.1 Design Example (គាំទ្រ FRL បានបើក) ផ្នែក។
បន្ត…
កំណែឯកសារ កំណែ Intel Quartus Prime កំណែ IP ការផ្លាស់ប្តូរ
• បានកែសម្រួលដ្យាក្រាមប្លុកនៅក្នុងដ្យាក្រាមប្លុករចនា HDMI 2.1 RX-TX ធាតុផ្សំនៃការរចនា និងការបង្កើតផ្នែករចនា RX-Only ឬ TX-Only សម្រាប់ការរចនា HDMI 2.1 exampលេ បានបន្ថែមសមាសធាតុថ្មី និងសមាសធាតុដែលបានដកចេញ ដែលមិនអាចប្រើបានទៀតទេ។
• បានកែសម្រួលការណែនាំស្គ្រីប main.c នៅក្នុងផ្នែកបង្កើត RX-Only ឬ TX-Only Designs ។
• បានធ្វើបច្ចុប្បន្នភាពផ្នែករចនាសម្ព័ន្ធថត ដើម្បីបន្ថែមថតថ្មី និង files សម្រាប់ទាំង HDMI 2.0 និង HDMI
2.1 ការរចនាឧamples ។
• បានធ្វើបច្ចុប្បន្នភាពផ្នែក Hardware និង Software Requirements សម្រាប់ HDMI 2.1 design exampលេ
• បានធ្វើបច្ចុប្បន្នភាពដ្យាក្រាមប្លុក និងការពិពណ៌នាអំពីសញ្ញានៅក្នុងផ្នែក Dynamic Range and Mastering (HDR) InfoFrame InfoFrame សម្រាប់ការរចនា HDMI 2.1 exampលេ
• បានបន្ថែមផ្នែកថ្មីមួយ ដំណើរការការរចនាក្នុងអត្រា FRL ផ្សេងៗគ្នា សម្រាប់ការរចនា HDMI 2.1 examples ។
• បានធ្វើបច្ចុប្បន្នភាពដ្យាក្រាមប្លុក និងការពណ៌នាអំពីសញ្ញានៅក្នុងផ្នែក Clocking Scheme សម្រាប់ HDMI 2.1 design exampលេ
• បានបន្ថែមការពិពណ៌នាអំពីកុងតាក់ DIP របស់អ្នកប្រើនៅក្នុងផ្នែកដំឡើងផ្នែករឹងសម្រាប់ការរចនា HDMI 2.1 ឧampលេ
• បានធ្វើបច្ចុប្បន្នភាពផ្នែកការកំណត់ការរចនាសម្រាប់ HDMI 2.1 design exampលេ
• បានធ្វើបច្ចុប្បន្នភាពផ្នែក ធ្វើឱ្យប្រសើរឡើងនូវការរចនារបស់អ្នក។
• បានធ្វើបច្ចុប្បន្នភាពផ្នែក Simulation Testbench សម្រាប់ទាំង HDMI 2.0 និង HDMI 2.1 design examples ។
2020.01.16 19.4 19.3.0 • បានធ្វើបច្ចុប្បន្នភាព HDMI Intel FPGA IP Design Example មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័សសម្រាប់ផ្នែកឧបករណ៍ Intel Arria 10 ជាមួយនឹងព័ត៌មានអំពីការរចនា HDMI 2.1 ដែលបានបន្ថែមថ្មីample ជាមួយរបៀប FRL ។
• បានបន្ថែមជំពូកថ្មី ការពិពណ៌នាលម្អិតសម្រាប់ HDMI 2.1 Design Example (Support FRL Enabled) ដែលមានព័ត៌មានពាក់ព័ន្ធទាំងអស់អំពីការរចនាដែលបានបន្ថែមថ្មី exampលេ
• ប្តូរឈ្មោះ HDMI Intel FPGA IP Design Example ការពិពណ៌នាលំអិតទៅការពិពណ៌នាលំអិតសម្រាប់ HDMI 2.0 Design Example សម្រាប់ភាពច្បាស់លាស់កាន់តែប្រសើរ។
2019.10.31 18.1 18.1 • បន្ថែមបានបង្កើត files នៅក្នុងថត tx_control_src៖ ti_i2c.c និង ti_i2c.h ។
• បានបន្ថែមការគាំទ្រសម្រាប់ការកែសម្រួលកាតកូនស្រី FMC 11 នៅក្នុងតម្រូវការផ្នែករឹង និងកម្មវិធី និងការចងក្រង និងសាកល្បងផ្នែករចនា។
• បានដកផ្នែកកំណត់ការរចនាចេញ។ ការកំណត់ទាក់ទងនឹងការបំពានពេលវេលានៅលើឧបសគ្គអតិបរិមាត្រូវបានដោះស្រាយជាកំណែ
18.1 នៃ HDMI Intel FPGA IP ។
• បានបន្ថែមប៉ារ៉ាម៉ែត្រ RTL ថ្មី BITEC_DAUGHTER_CARD_REV ដើម្បីឱ្យអ្នកអាចជ្រើសរើសការកែសម្រួលកាតកូនស្រី Bitec HDMI ។
បន្ត…
កំណែឯកសារ កំណែ Intel Quartus Prime កំណែ IP ការផ្លាស់ប្តូរ
• បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់សញ្ញា fmcb_dp_m2c_p និង fmcb_dp_c2m_p ដើម្បីរួមបញ្ចូលព័ត៌មានអំពីការកែប្រែកាតកូនស្រី FMC 11, 6, និង 4 ។
• បានបន្ថែមសញ្ញាថ្មីខាងក្រោមសម្រាប់ការកែប្រែកាតកូនស្រី Bitec 11៖
- hdmi_tx_ti_i2c_sda
- hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a អាសយដ្ឋាន
— ពិធី oc_i2c_master_ti_avalon_anti_slave_w
— oc_i2c_master_ti_avalon_anti_slave_r eaddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• បានបន្ថែមផ្នែកមួយអំពីការធ្វើឱ្យប្រសើរឡើងនូវការរចនារបស់អ្នក។
2017.11.06 17.1 17.1 • ប្តូរឈ្មោះ HDMI IP core ទៅ HDMI Intel FPGA IP តាមការប្តូរម៉ាក Intel ។
• ប្តូរពាក្យ Qsys ទៅជា Platform Designer។
• បន្ថែមព័ត៌មានអំពីជួរថាមវន្ត និងលក្ខណៈពិសេសការបញ្ចូល និងត្រងព័ត៌មានមេ (HDR) ។
• បានធ្វើបច្ចុប្បន្នភាពរចនាសម្ព័ន្ធថត៖
- បានបន្ថែមថតស្គ្រីប និងកម្មវិធី និង files.
- បានធ្វើបច្ចុប្បន្នភាពទូទៅនិង hdr files.
- យកចេញ atx files.
- ខុសគ្នា files សម្រាប់ Intel Quartus Prime Standard Edition និង Intel Quartus Prime Pro Edition ។
• បានធ្វើបច្ចុប្បន្នភាពផ្នែកបង្កើតការរចនា ដើម្បីបន្ថែមឧបករណ៍ដែលប្រើជា 10AX115S2F4I1SG។
• បានកែសម្រួលអត្រាទិន្នន័យឧបករណ៍បញ្ជូនទិន្នន័យសម្រាប់ប្រេកង់នាឡិកា TMDS 50-100 MHz ទៅ 2550-5000 Mbps ។
• បានធ្វើបច្ចុប្បន្នភាពព័ត៌មានតំណ RX-TX ដែលអ្នកអាចបញ្ចេញប៊ូតុង user_pb[2] ដើម្បីបិទការត្រងខាងក្រៅ។
• បានធ្វើបច្ចុប្បន្នភាពដ្យាក្រាមលំហូរកម្មវិធី Nios II ដែលពាក់ព័ន្ធនឹងការគ្រប់គ្រងសម្រាប់ I2C master និងប្រភព HDMI ។
• ពត៌មានបន្ថែមអំពី រចនា Example ប៉ារ៉ាម៉ែត្រ GUI ។
• បានបន្ថែមប៉ារ៉ាម៉ែត្ររចនាកំពូល HDMI RX និង TX ។
• បានបន្ថែមសញ្ញាកម្រិតកំពូល HDMI RX និង TX ទាំងនេះ៖
- mgmt_clk
- កំណត់ឡើងវិញ
— i2c_clk
- hdmi_clk_in
- បានដកសញ្ញាកម្រិតកំពូល HDMI RX និង TX ចេញ៖
• កំណែ
• i2c_clk
បន្ត…
កំណែឯកសារ កំណែ Intel Quartus Prime កំណែ IP ការផ្លាស់ប្តូរ
• បានបន្ថែមចំណាំថាការកំណត់អាណាឡូកឧបករណ៍បញ្ជូនត្រូវបានសាកល្បងសម្រាប់ Intel Arria 10 FPGA Development Kit និង Bitec HDMI 2.0 Daughter card។ អ្នកអាចកែប្រែការកំណត់អាណាឡូកសម្រាប់ក្តាររបស់អ្នក។
• បានបន្ថែមតំណភ្ជាប់សម្រាប់ការដោះស្រាយដើម្បីជៀសវាងការរំខាននៃ PLL cascading ឬផ្លូវនាឡិកាដែលមិនឧទ្ទិសសម្រាប់នាឡិកាយោង Intel Arria 10 PLL ។
• បានបន្ថែមចំណាំថាអ្នកមិនអាចប្រើឧបករណ៍បញ្ជូនសញ្ញា RX pin ជា CDR refclk សម្រាប់ HDMI RX ឬជា TX PLL refclk សម្រាប់ HDMI TX ។
• បានបន្ថែមកំណត់សម្គាល់អំពីរបៀបបន្ថែមការកំណត់ set_max_skew សម្រាប់ការរចនាដែលប្រើការភ្ជាប់ TX PMA និង PCS ។
2017.05.08 17.0 17.0 • ប្តូរឈ្មោះជា Intel ។
• បានផ្លាស់ប្តូរលេខផ្នែក។
• បានធ្វើបច្ចុប្បន្នភាពរចនាសម្ព័ន្ធថត៖
- បានបន្ថែម hdr files.
— បានផ្លាស់ប្តូរ qsys_vip_passthrough.qsys ទៅ nios.qsys ។
- បន្ថែម fileត្រូវបានកំណត់សម្រាប់ Intel Quartus Prime Pro Edition ។
• ព័ត៌មានដែលបានអាប់ដេតថាប្លុក RX-TX Link ក៏ដំណើរការតម្រងខាងក្រៅនៅលើ High Dynamic Range (HDR) Infoframe ពីទិន្នន័យជំនួយ HDMI RX ហើយបញ្ចូលអតីតample HDR Infoframe ទៅកាន់ទិន្នន័យជំនួយនៃ HDMI TX តាមរយៈ Avalon ST multiplexer ។
• បានបន្ថែមកំណត់សម្គាល់សម្រាប់ការពិពណ៌នា PHY ដើមរបស់ Transceiver ថា ដើម្បីបំពេញតាមតម្រូវការ skew អន្តរឆានែល HDMI TX អ្នកត្រូវកំណត់ជម្រើសរបៀបភ្ជាប់ឆានែល TX នៅក្នុងកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ Arria 10 Transceiver Native PHY ទៅ ការភ្ជាប់ PMA និង PCS.
• បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់ os និងសញ្ញាវាស់វែង។
• កែសំរួលampកត្តាលីងសម្រាប់អត្រាទិន្នន័យឧបករណ៍បញ្ជូនផ្សេងៗគ្នានៅជួរប្រេកង់នាឡិកា TMDS នីមួយៗដើម្បីគាំទ្រគ្រោងការណ៍នាឡិកាផ្ទាល់ TX FPLL ។
• បានផ្លាស់ប្តូរ TX IOPLL ទៅ TX FPLL cascade clocking scheme ទៅ TX FPLL ផ្ទាល់។
• បានបន្ថែមសញ្ញាកំណត់រចនាសម្ព័ន្ធ TX PMA ឡើងវិញ។
• កែសម្រួល USER_LED[7] លើកampស្ថានភាពលីង។ 1 បង្ហាញពីការលើសampដឹកនាំ (អត្រាទិន្នន័យ < 1,000 Mbps នៅក្នុងឧបករណ៍ Arria 10) ។
• បានធ្វើបច្ចុប្បន្នភាព HDMI Design Example តារាងកម្មវិធីត្រាប់តាមដែលគាំទ្រ។ VHDL មិនត្រូវបានគាំទ្រសម្រាប់ NCSim ទេ។
• បានបន្ថែមតំណទៅកំណែដែលបានរក្សាទុកនៃ Arria 10 HDMI IP Core Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់។
2016.10.31 16.1 16.1 ការចេញផ្សាយដំបូង។

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

intel HDMI Arria 10 FPGA IP Design Example - រូបតំណាង 1 កំណែអនឡាញ
intel HDMI Arria 10 FPGA IP Design Example - រូបតំណាង ផ្ញើមតិកែលម្អ
លេខសម្គាល់៖ 683156
កំណែ៖ 2022.12.27

ឯកសារ/ធនធាន

intel HDMI Arria 10 FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់
HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

ឯកសារយោង

ប្រកាសដែលពាក់ព័ន្ធ

ទុកមតិយោបល់

អាសយដ្ឋានអ៊ីមែលរបស់អ្នកនឹងមិនត្រូវបានផ្សព្វផ្សាយទេ។ វាលដែលត្រូវការត្រូវបានសម្គាល់ *