HDMI Arria 10 FPGA IP Design Example
Mwongozo wa MtumiajiHDMI Intel® Arria 10 FPGA IP
Kubuni Exampna Mwongozo wa Mtumiaji
Imesasishwa kwa Intel®Quartus®
Suite ya Muundo Mkuu: 22.4
Toleo la IP: 19.7.1

HDMI Intel® FPGA IP Design Example Mwongozo wa Kuanza Haraka kwa Vifaa 10 vya Intel® Arria®

Vifaa vya HDMI Intel® 10 vina vifaa vya kuiga vya majaribio na muundo wa maunzi unaoauni ujumuishaji na majaribio ya maunzi.
Muundo wa IP wa FPGA example kwa Intel Arria®
HDMI Intel FPGA IP inatoa muundo ufuatao wa zamaniampchini:

• Muundo wa kutuma tena wa HDMI 2.1 RX-TX na hali ya kiungo cha kiwango kisichobadilika (FRL) imewashwa
• Muundo wa kutuma tena wa HDMI 2.0 RX-TX na hali ya FRL imezimwa
• Muundo wa HDCP juu ya HDMI 2.0

Kumbuka: Kipengele cha HDCP hakijajumuishwa katika programu ya Intel® Quartus Prime Pro Edition.
Ili kufikia kipengele cha HDCP, wasiliana na Intel kwa https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Unapotengeneza muundo wa zamaniampna, mhariri wa parameta huunda kiotomati files muhimu kuiga, kukusanya, na kujaribu muundo katika maunzi.
Kielelezo 1. Hatua za MaendeleoHabari Zinazohusiana
Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI
1.1. Kuzalisha Ubunifu
Tumia kihariri cha vigezo vya IP cha HDMI Intel FPGA katika programu ya Intel Quartus Prime kutengeneza muundo wa zamaniampchini. Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma. *Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.
Kuanzia na Nios® II EDS katika toleo la 19.2 la programu ya Intel Quartus Prime Pro Edition na toleo la 19.1 la programu ya Intel Quartus Prime Standard Edition, Intel imeondoa kijenzi cha Cygwin katika toleo la Windows* la Nios II EDS, na kuweka Windows* Subsytem ya Linux (WSL). Ikiwa wewe ni mtumiaji wa Windows*, unahitaji kusakinisha WSL kabla ya kutengeneza muundo wako wa zamaniample.
Kielelezo 2. Kuzalisha Mtiririko wa Kubuni

1. Unda mradi unaolenga familia ya kifaa cha Intel Arria 10 na uchague kifaa unachotaka.
2. Katika Katalogi ya IP, pata na ubofye mara mbili Itifaki za Kiolesura ➤ Sauti na Video ➤ HDMI Intel FPGA IP. Dirisha Mpya la Tofauti ya IP au Dirisha Mpya la Tofauti ya IP inaonekana.
3. Bainisha jina la kiwango cha juu kwa utofauti wako maalum wa IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip au .qsys.
4. Bofya Sawa. Mhariri wa parameter inaonekana.
5. Kwenye kichupo cha IP, sanidi vigezo vinavyohitajika kwa TX na RX.
6. Washa kigezo cha Usaidizi cha FRL ili kuunda muundo wa zamani wa HDMI 2.1ample katika hali ya FRL. Izime ili kuunda muundo wa zamani wa HDMI 2.0ampbila FRL.
7. Juu ya Kubuni Exampkwenye kichupo, chagua Arria 10 HDMI RX-TX Retransmit.
8. Chagua Uigaji ili kutengeneza benchi ya majaribio, na uchague Usanifu ili kutoa muundo wa maunzi wa zamaniample.Lazima uchague angalau moja ya chaguo hizi ili kuzalisha muundo wa zamaniample files. Ukichagua zote mbili, muda wa uzalishaji ni mrefu.
9. Kwa Kuzalisha File Umbizo, chagua Verilog au VHDL.
10. Kwa Jedwali la Ukuzaji Lengwa, chagua Intel Arria 10 GX FPGA Development Kit. Ukichagua kisanduku cha usanidi, basi kifaa lengwa (kilichochaguliwa katika hatua ya 4) hubadilika ili kuendana na kifaa kwenye ubao lengwa. Kwa Intel Arria 10 GX FPGA Development Kit, kifaa chaguo-msingi ni 10AX115S2F4I1SG.
11. Bofya Tengeneza Exampna Ubunifu.

Habari Zinazohusiana
Jinsi ya kusakinisha Mfumo mdogo wa Windows* wa Linux* (WSL) kwenye Windows* OS?
1.2. Kuiga Usanifu
Benchi ya majaribio ya HDMI huiga muundo wa mfululizo wa kitanzi kutoka kwa mfano wa TX hadi mfano wa RX. Jenereta ya muundo wa ndani wa video, sauti sampjenereta, jenereta ya data ya kando, na moduli za jenereta za data huendesha mfano wa HDMI TX na matokeo ya mfululizo kutoka kwa mfano wa TX huunganishwa na mfano wa RX kwenye benchi ya majaribio.
Kielelezo 3. Mtiririko wa Uigaji wa Kubuni

1. Nenda kwenye folda ya simulation inayotaka.
2. Endesha hati ya uigaji kwa kiigaji kinachotumika cha chaguo lako. Hati inakusanya na kuendesha testbench kwenye simulator.
3. Chambua matokeo.

Jedwali 1. Hatua za Kuendesha Uigaji

Mwimbaji	Orodha ya Kazi	Maagizo
Riviera-PRO*	/simulation/aldec	Katika mstari wa amri, chapa
		vsim -c -fanya aldec.do
ModelSim*	/simulizi/mshauri	Katika mstari wa amri, chapa
		vsim -c -fanya mshauri.fanya
VCS*	/simulation/synopsy/vcs	Katika mstari wa amri, chapa
		chanzo vcs_sim.sh
VCS MX	/simulation/synopsy/ vcsmx	Katika mstari wa amri, chapa
		chanzo vcsmx_sim.sh
Xcelium* Sambamba	/simulation/xcelium	Katika mstari wa amri, chapa
		chanzo xcelium_sim.sh

Uigaji uliofanikiwa unaisha na ujumbe ufuatao:
# ALAMA_KILA_SAA = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# MSAFARA_WA_SIKIA (kHz) = 48
# AUDIO_CHANNEL = 8
# Simu ya kuiga
1.3. Kukusanya na Kujaribu Ubunifu

Kukusanya na kuendesha jaribio la onyesho kwenye vifaa vya zamaniampkwa kubuni, fuata hatua hizi:

1. Hakikisha vifaa vya zamaniamputengenezaji wa muundo umekamilika.
2. Fungua programu ya Intel Quartus Prime na ufungue .qpf file.
   • Muundo wa zamani wa HDMI 2.1ample iliyo na Msaada wa FRL imewezeshwa: saraka ya mradi/quartus/a10_hdmi21_frl_demo.qpf
   • Muundo wa zamani wa HDMI 2.0ample iliyo na Usaidizi wa FRL imezimwa: irectory/quartus/a10_hdmi2_demo.qpf iliyopangwa
3. Bofya Inachakata ➤ Anza Kukusanya.
4. Baada ya utungaji uliofaulu, a .sof file itatolewa katika quartus/output_files saraka.
5. Unganisha kwenye bandari ya FMC iliyo kwenye ubao B (J2):
   • Muundo wa zamani wa HDMI 2.1ampna Usaidizi wa FRL umewashwa: Kadi ya Binti ya Bitec HDMI 2.1 FMC Rev 9
   Kumbuka: Unaweza kuchagua marekebisho ya kadi yako ya binti ya Bitec HDMI. Chini ya Kubuni Exampkwenye kichupo, weka Marekebisho ya Kadi ya Binti ya HDMI iwe Marekebisho ya 9, Marekebisho au bila kadi ya binti. Thamani chaguo-msingi ni Marekebisho 9.
   • Muundo wa zamani wa HDMI 2.0ample yenye Usaidizi wa FRL imezimwa: Kadi ya Binti ya Bitec HDMI 2.0 FMC Rev 11
6. Unganisha TX (P1) ya kadi ya binti ya Bitec FMC kwenye chanzo cha nje cha video.
7. Unganisha RX (P2) ya kadi ya binti ya Bitec FMC kwenye sinki la nje la video au kichanganuzi cha video.
8. Hakikisha swichi zote kwenye ubao wa ukuzaji ziko katika nafasi chaguomsingi.
9. Sanidi kifaa kilichochaguliwa cha Intel Arria 10 kwenye ubao wa ukuzaji kwa kutumia .sof iliyotengenezwa file (Zana ➤ Kipanga programu).
10. Kichanganuzi kinapaswa kuonyesha video iliyotolewa kutoka kwa chanzo.

Habari Zinazohusiana
Mwongozo wa Mtumiaji wa Intel Arria 10 FPGA Development Kit
1.4. HDMI Intel FPGA IP Design Example Vigezo
Jedwali 2.
HDMI Intel FPGA IP Design Example Vigezo vya Intel Arria 10 Devices Chaguzi hizi zinapatikana kwa vifaa vya Intel Arria 10 pekee.

Kigezo	Thamani	Maelezo
Muundo Unaopatikana Example
Chagua Ubunifu	Arria 10 HDMI RX-TX Retransmit	Chagua muundo wa zamaniample kuzalishwa.

Kubuni Example Files
Uigaji	Washa zima	Washa chaguo hili ili kuzalisha muhimu files kwa jaribio la simulizi.
Usanisi	Washa zima	Washa chaguo hili ili kuzalisha muhimu files kwa mkusanyiko wa Intel Quartus Prime na maonyesho ya maunzi.

Umbizo la HDL lililozalishwa
Tengeneza File Umbizo	Verilog, VHDL	Chagua umbizo la HDL unalopendelea la muundo wa zamani wa muundo uliotengenezwaample filekuweka. Kumbuka: Chaguo hili huamua tu umbizo la IP ya kiwango cha juu inayozalishwa files. Nyingine zote files (kmample testbenches na ngazi ya juu files kwa onyesho la maunzi) ziko katika umbizo la Verilog HDL

Seti ya Maendeleo inayolengwa
Chagua Bodi	Hakuna Seti ya Maendeleo,	Chagua ubao wa muundo unaolengwa wa zamaniample.
	Arria 10 GX FPGA Development Kit, Seti Maalum ya Kukuza	• Hakuna Zana ya Usanidi: Chaguo hili halijumuishi vipengele vyote vya maunzi kwa muundo wa zamaniample. Msingi wa IP huweka kazi zote za pini kwenye pini pepe. • Arria 10 GX FPGA Development Kit: Chaguo hili huteua kiotomatiki kifaa kinacholengwa cha mradi ili kulingana na kifaa kwenye seti hii ya usanidi. Unaweza kubadilisha kifaa lengo kwa kutumia Badilisha Kifaa Lengwa parameta ikiwa marekebisho ya ubao yako yana lahaja tofauti ya kifaa. Msingi wa IP huweka kazi zote za pini kulingana na seti ya ukuzaji.
		•Kiti Maalum cha Kukuza: Chaguo hili huruhusu muundo wa zamaniample ijaribiwe kwenye kifaa cha ukuzaji cha wahusika wengine na Intel FPGA. Huenda ukahitaji kuweka kazi za siri peke yako.

Kifaa kinacholengwa
Badilisha Kifaa Lengwa	Washa zima	Washa chaguo hili na uchague lahaja ya kifaa unayopendelea kwa seti ya usanidi.

HDMI 2.1 Design Example (Kusaidia FRL = 1)

Muundo wa zamani wa HDMI 2.1ample katika modi ya FRL inaonyesha mfano mmoja wa HDMI sambamba kitanzi kinachojumuisha chaneli nne za RX na chaneli nne za TX.
Jedwali 3. HDMI 2.1 Design Example kwa Intel Arria 10 Devices

Kubuni Example	Kiwango cha Data	Njia ya Channel	Aina ya Loopback
Arria 10 HDMI RX-TX Retransmit	• Gbps 12 (FRL) • Gbps 10 (FRL) • 8Gbps (FRL) • Gbps 6 (FRL) • Gbps 3 (FRL) • <6 Gbps (TMDS)	Rahisix	Sambamba na bafa ya FIFO

Vipengele

• Muundo huanzisha vihifadhi vya FIFO ili kutekeleza upitishaji wa mtiririko wa video wa HDMI wa moja kwa moja kati ya sinki ya HDMI 2.1 na chanzo.
• Muundo unaweza kubadilisha kati ya modi ya FRL na TMDS wakati wa kukimbia.
• Muundo hutumia hali ya LED kwa utatuzi wa mapematage.
• Muundo unakuja na mifano ya HDMI RX na TX.
• Muundo unaonyesha uwekaji na uchujaji wa InfoFrame ya Safu ya Nguvu na Mastering (HDR) katika moduli ya kiungo ya RX-TX.
• Muundo huu unajadili kiwango cha FRL kati ya sinki iliyounganishwa na TX na chanzo kilichounganishwa kwenye RX. Muundo hupitia EDID kutoka kwenye sinki la nje hadi kwenye RX ya ubao katika usanidi chaguo-msingi. Kichakataji cha Nios II hujadili msingi wa kiungo juu ya uwezo wa sinki iliyounganishwa na TX. Unaweza pia kugeuza swichi ya user_dipsw kwenye ubao ili kudhibiti mwenyewe uwezo wa TX na RX FRL.
• Muundo unajumuisha vipengele kadhaa vya kurekebisha.
  Mfano wa RX hupokea chanzo cha video kutoka kwa jenereta ya nje ya video, na data kisha hupitia kitanzi cha FIFO kabla ya kusambazwa kwa mfano wa TX. Unahitaji kuunganisha kichanganuzi cha nje cha video, kifuatiliaji au televisheni iliyo na muunganisho wa HDMI kwenye msingi wa TX ili kuthibitisha utendakazi.

2.1. Mchoro wa Kizuizi cha Muundo wa HDMI 2.1 RX-TX
Muundo wa zamani wa HDMI RX-TX wa kutuma tenaample huonyesha mrejesho sambamba kwenye modi ya idhaa rahisi ya HDMI 2.1 na Usaidizi wa FRL umewashwa.
Kielelezo 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. Inaunda muundo wa RX-pekee au TX-pekeens
Kwa watumiaji wa hali ya juu, unaweza kutumia muundo wa HDMI 2.1 kuunda muundo wa TX- au RX-pekee.
Kielelezo 5. Vipengele Vinavyohitajika kwa Usanifu wa RX-Tu au TX-pekeeIli kutumia vipengele vya RX- au TX-pekee, ondoa vizuizi visivyohusika kwenye muundo.
Jedwali 4. Mahitaji ya Kubuni ya RX-pekee na TX-pekee

Mahitaji ya Mtumiaji	Hifadhi	Ondoa	Ongeza
HDMI RX pekee	RX Juu	• TX Juu • Kiungo cha RX-TX • Mfumo mdogo wa CPU • Kisuluhishi cha Transceiver	-
HDMI TX pekee	•TX Juu •Mfumo Ndogo wa CPU	•RX Juu • Kiungo cha RX-TX •Msuluhishi wa Transceiver	Jenereta ya Muundo wa Video(moduli maalum au inayotolewa kutoka kwa Suti ya Uchakataji wa Video na Picha (VIP))

Kando na mabadiliko ya RTL, unahitaji pia kuhariri main.c hati.
• Kwa miundo ya HDMI TX pekee, punguza muda wa kusubiri kwa hali ya kufuli ya HDMI RX kwa kuondoa laini zifuatazo na ubadilishe na
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
wakati (rx_hdmi_lock == 0) {
ikiwa (check_hpd_isr()) {break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx baada ya rx kufungwa
ikiwa (rx_hdmi_lock == 1) {
ikiwa (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} nyengine {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Kwa miundo ya HDMI RX pekee, weka tu mistari ifuatayo katika hati kuu:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Mahitaji ya Vifaa na Programu
Intel hutumia maunzi na programu zifuatazo kujaribu muundo wa zamaniample.
Vifaa

• Intel Arria 10 GX FPGA Development Kit
• Chanzo cha HDMI 2.1 (Quantum Data 980 48G Jenereta)
• Sink ya HDMI 2.1 (Kichanganuzi cha Data 980 48G)
• Kadi ya binti ya Bitec HDMI FMC 2.1 (Marekebisho 9)
• Kebo za HDMI 2.1 za Aina 3 (zilizojaribiwa na Belkin 48Gbps HDMI 2.1 Cable)

Programu

• Toleo la programu ya Intel Quartus Prime Pro 20.1

2.4. Muundo wa Saraka
Saraka zina zilizotengenezwa files kwa muundo wa IP wa Intel FPGA wa zamaniample.
Kielelezo 6. Muundo wa Saraka kwa Usanifu ExampleJedwali 5. Inayozalishwa RTL Files

Folda	Files/Folda ndogo
kawaida	clock_control.ip
	kivuka_saa.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
HDmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
HDmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_mtumwa	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksuppp.v
	i2c_txout.v
	i2c_txshifter.v
	i2slave_to_avlmm_bridge.v
pl	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_kiungo	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
rekebisha upya	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Jedwali 6. Simulation inayozalishwa Files
Rejea Simulation Testbench sehemu kwa taarifa zaidi

Folda	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
mwanguko	/cds.lib
	/hdl.var
mshauri	/mentor.fanya
	/msim_setup.tcl
muhtasari	/vcs/fileorodha.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xceliamu	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
kawaida	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
HDmi_rx	/hdmi_rx.ip
	/Panasonic.hex
HDmi_tx	/hdmi_tx.ip

Jedwali 7. Programu inayozalishwa Files

Folda	Files
tx_control_src Kumbuka: Folda ya tx_control pia ina nakala za hizi files.	kimataifa.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	Intel_fpga_i2c.c
	Intel_fpga_i2c.h
	kuu.c
	pio_soma_andika.c
	pio_soma_andika.h

2.5. Vipengele vya Kubuni
Muundo wa IP wa Intel FPGA wa zamaniample inajumuisha vipengee vya kawaida vya kiwango cha juu na vipengee vya juu vya HDMI TX na RX.
2.5.1. Vipengele vya HDMI TX
Vipengee vya juu vya HDMI TX ni pamoja na vijenzi vya kiwango cha juu cha TX, na IOPLL, kidhibiti cha kuweka upya kidhibiti PHY, kipitishio cha asili cha PHY, TX PLL, usimamizi wa usanidi upya wa TX, na vizuizi vya bafa ya pato.
Kielelezo 7. Vipengele vya Juu vya HDMI TXJedwali 8. Vipengele vya Juu vya HDMI TX

Moduli	Maelezo
Msingi wa HDMI TX	IP hupokea data ya video kutoka kiwango cha juu na hufanya usimbaji wa data saidizi, usimbaji wa data ya sauti, usimbaji wa data ya video, kuchambua, usimbaji wa TMDS au upakiaji.
IOPLL	IOPLL (iopll_frl) hutengeneza saa ya FRL kwa msingi wa TX. Saa hii ya marejeleo hupokea saa ya kutoa TX FPLL. Masafa ya saa ya FRL = Kiwango cha data kwa kila njia x 4 / (herufi za FRL kwa saa x 18)
Transceiver PHY Weka Upya Kidhibiti	Kidhibiti cha uwekaji upya cha Transceiver PHY huhakikisha uanzishaji unaotegemewa wa vipitisha data vya TX. Ingizo la kuweka upya kidhibiti hiki huanzishwa kutoka kiwango cha juu, na hutoa ishara inayolingana ya kuweka upya analogi na dijiti kwenye kizuizi cha Transceiver Native PHY kulingana na mpangilio wa kuweka upya ndani ya kizuizi. Mawimbi ya tx_ready ya kutoa kutoka kwenye kizuizi hiki pia hufanya kazi kama mawimbi ya kuweka upya IP ya Intel FPGA ya HDMI ili kuashiria kipitisha data kinaendelea kufanya kazi, na kiko tayari kupokea data kutoka kwa msingi.
Transceiver Native PHY	Kizuizi kigumu cha kupitisha data ambacho hupokea data sambamba kutoka kwa msingi wa HDMI TX na kuratibu data kutokana na kuisambaza. Kumbuka: Ili kukidhi hitaji la kupindisha kati ya kituo cha HDMI TX, weka chaguo la modi ya kuunganisha chaneli ya TX katika kihariri cha kigezo cha kigezo cha Intel Arria 10 Transceiver Native PHY ili Kuunganisha kwa PMA na PCS. Pia unahitaji kuongeza hitaji la juu zaidi la kikwazo (set_max_skew) kwenye mawimbi ya kuweka upya kidijitali kutoka kwa kidhibiti cha kuweka upya kipitisha data (tx_digitalreset) kama inavyopendekezwa kwenye kidhibiti Mwongozo wa Mtumiaji wa Intel Arria 10 Transceiver PHY.
TX PLL	Kizuizi cha kisambazaji cha PLL hutoa saa ya kasi ya mfululizo kwa kizuizi cha Asilia cha Transceiver PHY. Kwa muundo huu wa zamani wa IP ya HDMI Intel FPGAample, fPLL inatumika kama TX PLL. TX PLL ina saa mbili za marejeleo. • Saa ya marejeleo 0 imeunganishwa kwa oscillator inayoweza kupangwa (yenye masafa ya saa ya TMDS) kwa modi ya TMDS. Katika kubuni hii example, saa ya RX TMDS inatumika kuunganisha kwa saa ya marejeleo 0 kwa modi ya TMDS. Intel inapendekeza utumie oscillator inayoweza kuratibiwa yenye masafa ya saa ya TMDS kwa saa ya marejeleo 0. • Saa ya marejeleo 1 imeunganishwa kwa saa isiyobadilika ya 100 MHz kwa modi ya FRL.
Usimamizi wa Urekebishaji wa TX	•Katika hali ya TMDS, kizuizi cha udhibiti wa usanidi upya cha TX huweka upya TX PLL kwa masafa tofauti ya saa inayotolewa kulingana na marudio ya saa ya TMDS ya video mahususi. •Katika hali ya FRL, kizuizi cha udhibiti wa usanidi upya wa TX husanidi upya TX PLL ili kusambaza saa ya kasi ya mfululizo kwa 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps na 12 Gbps kulingana na sehemu ya FRL_Rate katika sajili ya 0x31 SCDC. •Kizuizi cha udhibiti wa usanidi upya wa TX hubadilisha saa ya marejeleo ya TX PLL kati ya saa ya marejeleo 0 kwa modi ya TMDS na saa ya rejeleo 1 kwa modi ya FRL.
Pato la bafa	Bafa hii hufanya kama kiolesura cha kuingiliana kiolesura cha I2C cha HDMI DDC na vijenzi vya uendeshaji upya.

Jedwali 9.Kiwango cha Data ya Transceiver na Oversampling Factor Kila Saa Frequency Range

Hali	Kiwango cha Data	oversampler 1 (2x overample)	oversampler 2 (4x overample)	oversample Sababu	oversampKiwango cha Data (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Imezimwa	2	2000–12000
FRL	3000	Imezimwa	Imezimwa	1	3000
FRL	6000	Imezimwa	Imezimwa	1	6000

FRL	8000	Imezimwa	Imezimwa	1	8000
FRL	10000	Imezimwa	Imezimwa	1	10000
FRL	12000	Imezimwa	Imezimwa	1	12000

Kielelezo 8. Mtiririko wa Mlolongo wa Urekebishaji wa TX2.5.2. Vipengele vya HDMI RX
Vipengee vya juu vya HDMI RX ni pamoja na vijenzi vya kiwango cha juu cha RX, mtumishi wa hiari wa I²C na EDID RAM, IOPLL, kidhibiti cha uwekaji upya cha transceiver PHY, RX asili PHY na vizuizi vya udhibiti wa usanidi upya wa RX.
Kielelezo 9. Vipengele vya Juu vya HDMI RXJedwali 10. Vipengele vya Juu vya HDMI RX

Moduli	Maelezo
Msingi wa HDMI RX	IP hupokea data ya msururu kutoka kwa Transceiver Native PHY na kufanya upatanishi wa data, upangaji wa idhaa, usimbaji wa TMDS, usimbaji wa data saidizi, usimbaji wa data ya video, usimbaji wa data ya sauti, na uondoaji.
Mtumwa wa I2C	I2C ni kiolesura kinachotumika kwa Sink Display Data Channel (DDC) na Hali na Data Channel (SCDC). Chanzo cha HDMI hutumia DDC kubainisha uwezo na sifa za sinki kwa kusoma muundo wa data wa Data Iliyoongezwa ya Utambulisho wa Onyesho (E-EDID). Anwani za watumwa za 8-bit I2C za E-EDID ni 0xA0 na 0xA1. LSB inaonyesha aina ya ufikiaji: 1 kwa kusoma na 0 kwa kuandika. Tukio la HPD linapotokea, mtumwa wa I2C hujibu data ya E-EDID kwa kusoma kutoka kwenye chip Kidhibiti cha watumwa pekee cha I2C pia kinaweza kutumia SCDC kwa HDMI 2.0 na 2.1 Anwani ya watumwa ya 9-bit I2C ya SCDC ni 0xA8 na 0xA9. Tukio la HPD linapotokea, mtumwa wa I2C hufanya muamala wa kuandika au kusoma kwenda au kutoka kiolesura cha SCDC cha msingi wa HDMI RX. Mchakato wa kuunganisha kwa Kiungo cha Kiwango Kilichobadilika (FRL) pia hufanyika kupitia I2C Wakati wa tukio la HPD au chanzo kinapoandika kiwango tofauti cha FRL kwenye rejista ya Viwango vya FRL (SCDC husajili 0x31 bit[3:0]), mchakato wa mafunzo ya kiungo huanza. Kumbuka: Kidhibiti hiki cha watumwa pekee cha I2C cha SCDC hakihitajiki ikiwa HDMI 2.0 au HDMI 2.1 haikusudiwa.

EDID RAM

Muundo huhifadhi maelezo ya EDID kwa kutumia IP ya RAM 1-Port. Itifaki ya kawaida ya waya mbili (saa na data) ya basi la pili (kidhibiti cha watumwa pekee cha I2C) huhamisha muundo wa data unaolingana na CEA-861-D E-EDID. EDID RAM hii huhifadhi maelezo ya E-EDID. •Ukiwa katika hali ya TMDS, muundo huu unatumia upitishaji wa EDID kutoka TX hadi RX. Wakati wa kupita kwa EDID, wakati TX imeunganishwa kwenye shimo la nje, processor ya Nios II inasoma EDID kutoka kwenye shimo la nje na kuandika kwa EDID RAM. • Ikiwa katika hali ya FRL, kichakataji cha Nios II huandika EDID iliyosanidiwa awali kwa kila kiwango cha kiungo kulingana na kigezo cha HDMI_RX_MAX_FRL_RATE katika hati ya global.h. Tumia ingizo zifuatazo HDMI_RX_MAX_FRL_RATE kwa kiwango kinachotumika cha FRL: • 1: Njia 3 za 3G • 2: Njia 6 za 3G •3: Njia 6 za 4G • 4: Njia 8 za 4G •5: Njia 10 za 4G (chaguomsingi) •6: Njia 12 za 4G

IOPLL

HDMI RX hutumia IOPLL mbili. • IOPLL ya kwanza (pll_tmds) hutengeneza saa ya marejeleo ya RX CDR. IOPLL hii inatumika tu katika hali ya TMDS. Saa ya marejeleo ya IOPLL hii hupokea saa ya TMDS. Hali ya TMDS hutumia IOPLL hii kwa sababu CDR haiwezi kupokea saa za marejeleo chini ya 50 MHz na masafa ya saa ya TMDS ni kati ya 25 MHz hadi 340 MHz. IOPLL hii hutoa masafa ya saa ambayo ni mara 5 ya saa ya marejeleo ya pembejeo kwa masafa ya masafa kati ya 25 MHz hadi 50 MHz na hutoa masafa ya saa sawa na saa ya marejeleo ya masafa kati ya 50 MHz hadi 340 MHz. •IOPLL ya pili (iopll_frl) hutengeneza saa ya FRL kwa msingi wa RX. Saa hii ya marejeleo hupokea saa iliyorejeshwa ya CDR. Masafa ya saa ya FRL = Kiwango cha data kwa kila njia x 4 / (herufi za FRL kwa saa x 18)

Transceiver PHY Weka Upya Kidhibiti	Kidhibiti cha uwekaji upya cha Transceiver PHY huhakikisha uanzishaji unaotegemewa wa vipitisha data vya RX. Ingizo la kuweka upya kidhibiti hiki huchochewa na usanidi upya wa RX, na huzalisha ishara inayolingana ya kuweka upya analogi na dijiti kwenye kizuizi cha Transceiver Native PHY kulingana na mpangilio wa kuweka upya ndani ya kizuizi.
RX Asili PHY	Kizuizi kigumu cha kupitisha data ambacho hupokea data ya mfululizo kutoka kwa chanzo cha nje cha video. Huondoa data ya mfululizo kwa data sambamba kabla ya kupitisha data kwenye msingi wa HDMI RX. Kizuizi hiki kinatumia Kompyuta Zilizoboreshwa kwa modi ya FRL. RX CDR ina saa mbili za marejeleo. • Saa ya marejeleo 0 imeunganishwa kwenye saa ya kutoa ya IOPLL TMDS (pll_tmds), inayotokana na saa ya TMDS. • Saa ya marejeleo 1 imeunganishwa kwa saa isiyobadilika ya 100 MHz. Katika hali ya TMDS, RX CDR inasanidiwa upya ili kuchagua saa ya marejeleo 0, na katika modi ya FRL, RX CDR inasanidiwa upya ili kuchagua saa ya marejeleo 1.
Usimamizi wa Urekebishaji wa RX	Katika hali ya TMDS, kizuizi cha udhibiti wa usanidi upya wa RX hutekelezea mzunguko wa kutambua viwango kwa kutumia HDMI PLL ili kuendesha kipitishi sauti cha RX kufanya kazi kwa viwango vyovyote vya kiholela vya kiungo kuanzia 250 Mbps hadi 6,000 Mbps. Katika hali ya FRL, kizuizi cha udhibiti wa usanidi upya wa RX huweka upya kipitisha data cha RX kufanya kazi katika 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, au 12 Gbps kulingana na kiwango cha FRL katika uga wa usajili wa SCDC_FRL_RATE (0x31[3:0]). Kizuizi cha udhibiti wa usanidi upya wa RX hubadilisha kati ya Kawaida PCS/RX kwa modi ya TMDS na PCS Iliyoboreshwa kwa modi ya FRL.Rejelea Kielelezo cha 10 kwenye ukurasa wa 22.

Kielelezo 10. Mtiririko wa Mlolongo wa Urekebishaji wa RX
Kielelezo kinaonyesha mtiririko wa mfuatano wa viwango vingi vya usanidi wa kidhibiti kinapopokea mtiririko wa data ya ingizo na mzunguko wa saa ya marejeleo, au kipitisha data kinapofunguliwa.2.5.3. Vitalu vya Kawaida vya Kiwango cha Juu
Vizuizi vya kawaida vya kiwango cha juu ni pamoja na kisuluhishi cha mpito, vijenzi vya kiungo vya RX-TX, na mfumo mdogo wa CPU.
Jedwali 11. Vitalu vya Kawaida vya Kiwango cha Juu

Moduli

Maelezo

Transceiver Arbiter

Kizuizi hiki cha utendakazi cha jumla huzuia vipitisha sauti kusawazisha wakati huo huo vipitisha data vya RX au TX ndani ya chaneli moja halisi zinahitaji kusanidiwa upya. Urekebishaji upya wa wakati mmoja huathiri programu ambapo vipitisha data vya RX na TX ndani ya chaneli hiyo hiyo vimegawiwa kwa utekelezaji huru wa IP. Kisuluhishi hiki cha transceiver ni kiendelezi kwa azimio linalopendekezwa kwa kuunganisha simplex TX na simplex RX kwenye chaneli moja halisi. Msuluhishi huyu wa transceiver pia husaidia katika kuunganisha na kusuluhisha maombi ya uwekaji upya ya kumbukumbu ya Avalon® ya RX na TX yanayolenga vipitisha data vya simplex RX na TX ndani ya chaneli kwani lango la kiolesura cha usanidi upya la vipitisha data linaweza kufikiwa kwa kufuatana tu. Muunganisho wa kiolesura kati ya kisuluhishi cha transceiver na TX/RX Native PHY/PHY Kuweka Upya Kidhibiti huzuia katika muundo huu wa zamani.ample huonyesha hali ya jumla ambayo inatumika kwa mseto wowote wa IP kwa kutumia kisuluhishi cha mpito. Kiamuzi cha kipitisha habari hakihitajiki wakati kipitisha kipenyo cha RX au TX pekee ndicho kinatumika kwenye chaneli. Kisuluhishi cha transceiver humtambua mwombaji wa usanidi upya kupitia violesura vyake vya usanidi vilivyopangwa kwa kumbukumbu vya Avalon na kuhakikisha kuwa tx_reconfig_cal_busy au rx_reconfig_cal_busy inayolingana imewekewa lango ipasavyo. Kwa programu za HDMI, ni RX pekee inayoanzisha usanidi upya. Kwa kuelekeza ombi la uwekaji upya wa ramani ya kumbukumbu ya Avalon kupitia kisuluhishi, msuluhishi anabainisha kuwa ombi la usanidi upya linatoka kwa RX, ambayo kisha huzuia tx_reconfig_cal_busy kutoka kwa kudai na kuruhusu rx_reconfig_cal_busy kudai. Lango huzuia transceiver ya TX kusogezwa hadi kwa modi ya kusawazisha bila kukusudia. Kumbuka: Kwa sababu HDMI inahitaji usanidi upya wa RX pekee, mawimbi ya tx_reconfig_mgmt_* yamefungwa. Pia, kiolesura cha kumbukumbu cha Avalon hakihitajiki kati ya kisuluhishi na kizuizi cha TX Native PHY. Vitalu vimepewa kiolesura katika muundo wa zamaniample ili kuonyesha muunganisho wa kisuluhishi cha kipitishio cha kawaida kwa Kidhibiti cha Kuweka Upya cha TX/RX Native PHY/PHY

Kiungo cha RX-TX

• Data ya pato la video na mawimbi ya ulandanishi kutoka kwa mzunguko wa msingi wa HDMI RX kupitia DCFIFO kwenye vikoa vya saa za video za RX na TX. • Lango la data saidizi la msingi wa HDMI TX hudhibiti data saidizi ambayo inapita kupitia DCFIFO kupitia shinikizo la nyuma. Shinikizo la nyuma huhakikisha kuwa hakuna pakiti kisaidizi isiyokamilika kwenye bandari ya data ya msaidizi. • Kizuizi hiki pia hufanya uchujaji wa nje: — Huchuja data ya sauti na pakiti ya uundaji upya wa saa kutoka kwa mtiririko wa data kisaidizi kabla ya kusambaza kwa kituo kikuu cha data cha HDMI TX. - Huchuja InfoFrame ya High Dynamic Range (HDR) kutoka kwa data saidizi ya HDMI RX na kuingiza ex.ample HDR InfoFrame kwa data saidizi ya HDMI TX kupitia kizidishi cha utiririshaji cha Avalon.

Mfumo mdogo wa CPU

Mfumo mdogo wa CPU hufanya kazi kama vidhibiti vya SCDC na DDC, na kidhibiti cha usanidi upya wa chanzo. • Kidhibiti chanzo cha SCDC kina kidhibiti kikuu cha I2C. Kidhibiti kikuu cha I2C huhamisha muundo wa data wa SCDC kutoka chanzo cha FPGA hadi kwenye sinki la nje kwa ajili ya uendeshaji wa HDMI 2.0. Kwa mfanoampna, ikiwa mtiririko wa data unaotoka ni Mbps 6,000, kichakataji cha Nios II huamuru kidhibiti kikuu cha I2C kusasisha biti za TMDS_BIT_CLOCK_RATIO na SCRAMBLER_ENABLE za rejista ya usanidi ya sink TMDS hadi 1. • I2C master sawa pia huhamisha muundo wa data wa DDC (E-EDID) kati ya chanzo cha HDMI na sinki ya nje. • Nios II CPU hufanya kazi kama kidhibiti cha usanidi upya wa chanzo cha HDMI. CPU inategemea ugunduzi wa kiwango cha mara kwa mara kutoka kwa moduli ya Usimamizi wa Uwekaji Upya wa RX ili kubaini ikiwa TX inahitaji kusanidiwa upya. Kitafsiri cha utumwa kilichopangwa kwa kumbukumbu cha Avalon hutoa kiolesura kati ya kiolesura mkuu cha kichakataji cha Nios II cha Avalon kilichopangwa kwa kumbukumbu na violesura vya watumwa vilivyopangwa kwa kumbukumbu vya Avalon vya IOPLL ya chanzo cha HDMI kilichoanzishwa na TX Native PHY. • Fanya mafunzo ya kiungo kupitia kiolesura mkuu cha I2C na sinki ya nje

2.6. Uingizaji na Uchujaji wa Masafa ya Uendeshaji na Ustadi (HDR) wa InfoFrame
Muundo wa IP wa Intel FPGA wa zamaniample inajumuisha onyesho la uwekaji wa HDR InfoFrame katika mfumo wa kurudi nyuma wa RX-TX.
Toleo la 2.0b la Uainisho wa HDMI huruhusu Safu Inayobadilika na Mastering InfoFrame kupitishwa kupitia mkondo msaidizi wa HDMI. Katika onyesho hilo, kizuizi cha Jenereta ya Pakiti Msaidizi inasaidia uwekaji wa HDR. Unahitaji tu kufomati pakiti ya HDR InfoFrame iliyokusudiwa kama ilivyobainishwa katika jedwali la orodha ya mawimbi ya moduli na uwekaji wa HDR InfoFrame hutokea mara moja kwa kila fremu ya video.
Katika hii example usanidi, katika hali ambapo mtiririko msaidizi unaoingia tayari unajumuisha HDR InfoFrame, maudhui ya HDR yaliyotiririshwa yanachujwa. Uchujaji huepuka kutatanisha InfoFrames za HDR kusambazwa na huhakikisha kwamba ni zile tu zilizobainishwa katika HDR S.ampmoduli ya data hutumiwa.
Mchoro wa 11. Kiungo cha RX-TX chenye Msururu Mbadala na Uingizaji wa InfoFrame ya Mastering
Kielelezo kinaonyesha mchoro wa zuio wa kiungo cha RX-TX ikiwa ni pamoja na Safu ya Nguvu na uwekaji wa Mastering InfoFrame kwenye mkondo msaidizi wa HDMI TX.Jedwali 12. Ishara za Kizuizi cha Kuingiza Data Msaidizi (aux_retransmit).

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Rudisha
clk	Ingizo	1	Ingizo la saa. Saa hii inapaswa kuunganishwa kwenye saa ya video.
weka upya	Ingizo	1	Weka upya ingizo.

Ishara za Pakiti Msaidizi
tx_aux_data	Pato	72	Pakiti ya pakiti msaidizi ya TX kutoka kwa multiplexer.
tx_aux_halali	Pato	1
tx_aux_tayari	Pato	1
tx_aux_sop	Pato	1
tx_aux_eop	Pato	1
rx_aux_data	Ingizo	72	Data ya usaidizi ya RX iliyopitishwa kwenye moduli ya kichujio cha pakiti kabla ya kuingiza multiplexer.
rx_aux_halali	Ingizo	1
rx_aux_sop	Ingizo	1
rx_aux_eop	Ingizo	1

Ishara ya Kudhibiti
hdmi_tx_vsync	Ingizo	1	HDMI TX Video Vsync. Mawimbi haya yanafaa kusawazishwa kwa kikoa cha saa ya kasi ya kiungo. Msingi huingiza HDR InfoFrame kwenye mtiririko msaidizi kwenye ukingo wa mwinuko wa mawimbi hii.

Jedwali 13. Moduli ya Data ya HDR (altera_hdmi_hdr_infoframe) Ishara

Mawimbi	Mwelekeo	Upana	Maelezo
hb0	Pato	8	Header byte 0 ya Safu Inayobadilika na Mastering InfoFrame: msimbo wa aina ya InfoFrame.
hb1	Pato	8	Header byte 1 ya Safu Inayobadilika na Mastering InfoFrame: nambari ya toleo la InfoFrame.
hb2	Pato	8	Header byte 2 ya Safu Inayobadilika na Mastering InfoFrame: Urefu wa InfoFrame.
pb	Ingizo	224	Data byte ya Safu Inayobadilika na Mastering InfoFrame.

Jedwali la 14. Sehemu Zinazobadilika na Mastering InfoFrame Data Byte Bit-Fields

Sehemu ndogo	Ufafanuzi	Aina ya 1 ya Metadata tuli
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	nyeupe_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	nyeupe_point_y, LSB
143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Kiwango cha juu cha Mwanga wa Maudhui, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Kiwango cha juu cha Mwanga wa Maudhui, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Kiwango cha juu cha Fremu-wastani wa Mwanga, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Kiwango cha Juu cha Fremu-wastani wa Mwanga, MSB
215:208	Imehifadhiwa
223:216	Imehifadhiwa

Inalemaza Uingizaji na Uchujaji wa HDR
Kuzima uwekaji na kichujio cha HDR hukuwezesha kuthibitisha utumaji upya wa maudhui ya HDR ambayo tayari yanapatikana katika mkondo msaidizi wa chanzo bila marekebisho yoyote katika muundo wa zamani wa RX-TX Retransmit.ample.
Ili kulemaza uwekaji na uchujaji wa HDR InfoFrame:

1. Weka block_ext_hdr_infoframe hadi 1'b0 kwenye rxtx_link.v file ili kuzuia uchujaji wa HDR InfoFrame kutoka kwa mkondo wa Usaidizi.
2. Weka multiplexer_in0_valid ya mfano avalon_st_multiplexer katika altera_hdmi_aux_hdr.v file hadi 1'b0 ili kuzuia Jenereta ya Kifurushi Kisaidizi kuunda na kuingiza HDR InfoFrame ya ziada kwenye mtiririko wa Usaidizi wa TX.

2.7. Mtiririko wa Programu ya Kubuni
Katika mtiririko wa programu kuu ya usanifu, kichakataji cha Nios II husanidi mpangilio wa kiendeshaji upya cha TI na kuanzisha njia za TX na RX baada ya kuwasha.
Mchoro 12. Mtiririko wa Programu katika Hati kuu
Programu hutekeleza kitanzi cha muda ili kufuatilia mabadiliko ya kuzama na chanzo, na kuguswa na mabadiliko. Programu inaweza kuanzisha usanidi upya wa TX, mafunzo ya kiungo cha TX na kuanza kusambaza video.
Mchoro 13. Mchoro wa Uanzishaji wa Njia ya TX Anzisha Njia ya TXKielelezo 14. Mtiririko wa Uanzishaji wa Njia ya RXMchoro 15. Urekebishaji wa TX na Mtiririko wa Mafunzo ya KiungoMchoro 16. Kiungo Mafunzo LTS:3 Mchakato katika Chati Maalum ya Kiwango cha FRLKielelezo 17. Chati ya mtiririko wa Usambazaji wa Video ya HDMI TX2.8. Kuendesha Ubunifu kwa Viwango Tofauti vya FRL
Unaweza kuendesha muundo wako kwa viwango tofauti vya FRL, zaidi ya kiwango chaguomsingi cha FRL cha sinki la nje.
Ili kuendesha muundo katika viwango tofauti vya FRL:

1. Geuza swichi ya ubaoni user_dipsw0 iwe ON nafasi.
2. Fungua ganda la amri la Nios II, kisha chapa nios2-terminal
3. Ufungue amri zifuatazo na ubonyeze Enter ili kutekeleza.

Amri	Maelezo
h	Onyesha menyu ya usaidizi.
r0	Sasisha uwezo wa juu wa FRL wa RX hadi kiwango cha FRL 0 (TMDS pekee).
r1	Sasisha uwezo wa juu wa FRL wa RX hadi kiwango cha FRL 1 (Gbps 3).
r2	Sasisha uwezo wa juu wa RX wa FRL hadi kiwango cha 2 cha FRL (6 Gbps, njia 3).
r3	Sasisha uwezo wa juu wa RX wa FRL hadi kiwango cha 3 cha FRL (6 Gbps, njia 4).
r4	Sasisha uwezo wa juu wa FRL wa RX hadi kiwango cha FRL 4 (Gbps 8).
r5	Sasisha uwezo wa juu wa FRL wa RX hadi kiwango cha FRL 5 (Gbps 10).
r6	Sasisha uwezo wa juu wa FRL wa RX hadi kiwango cha FRL 6 (Gbps 12).
t1	TX inasanidi kiwango cha kiungo hadi kiwango cha FRL 1 (Gbps 3).
t2	TX inasanidi kiwango cha kiungo hadi kiwango cha FRL 2 (Gbps 6, njia 3).
t3	TX inasanidi kiwango cha kiungo hadi kiwango cha FRL 3 (Gbps 6, njia 4).
t4	TX inasanidi kiwango cha kiungo hadi kiwango cha FRL 4 (Gbps 8).
t5	TX inasanidi kiwango cha kiungo hadi kiwango cha FRL 5 (Gbps 10).
t6	TX inasanidi kiwango cha kiungo hadi kiwango cha FRL 6 (Gbps 12).

2.9. Mpango wa Kufunga
Mpango wa saa unaonyesha vikoa vya saa katika muundo wa zamani wa IP wa Intel FPGA wa HDMIample.
Kielelezo 18. HDMI 2.1 Design Exampna Mpango wa KufungaJedwali 15. Ishara za Mpango wa Kufunga

Saa	Jina la Mawimbi katika Usanifu	Maelezo
Saa ya Usimamizi	mgmt_clk	Saa ya bure ya 100 MHz kwa vifaa hivi: • Miingiliano ya Avalon-MM kwa usanidi upya - Mahitaji ya masafa ya masafa ni kati ya 100-125 MHz. • PHY weka upya kidhibiti kwa mfuatano wa uwekaji upya wa kipitisha data — Mahitaji ya masafa ya masafa ni kati ya 1–500 MHz. • Usanidi Upya wa IOPLL - Masafa ya juu ya saa ni 100 MHz. • Usimamizi wa Urekebishaji wa RX • Usimamizi wa Urekebishaji wa TX • CPU • I2C Master
Saa ya I2C	i2c_clk	Ingizo la saa la MHz 100 ambalo husaa kitumwa cha I2C, vibafa vya pato, rejista za SCDC na mchakato wa kuunganisha mafunzo katika msingi wa HDMI RX na EDID RAM.
Saa ya Marejeleo ya TX PLL 0	tx_tmds_clk	Saa ya marejeleo 0 kwa TX PLL. Masafa ya saa ni sawa na masafa ya saa ya TMDS yanayotarajiwa kutoka kwa kituo cha saa cha HDMI TX TMDS. Saa hii ya marejeleo inatumika katika hali ya TMDS. Kwa muundo huu wa HDMI exampna, saa hii imeunganishwa kwenye saa ya RX TMDS kwa madhumuni ya onyesho. Katika programu yako, unahitaji kusambaza saa mahususi yenye masafa ya saa ya TMDS kutoka kwa oscillator inayoweza kupangwa kwa utendakazi bora wa msukosuko.

		Kumbuka: Usitumie pini ya transceiver RX kama saa ya marejeleo ya TX PLL. Muundo wako hautatoshea ikiwa utaweka refclk ya HDMI TX kwenye pini ya RX.
Saa ya Marejeleo ya TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Saa ya marejeleo kwa TX PLL na RX CDR, pamoja na IOPLL ya vid_clk. Mzunguko wa saa ni 100 MHz.
Saa ya serial ya TX PLL	tx_bonding_clocks	Saa ya haraka ya serial inayotolewa na TX PLL. Mzunguko wa saa umewekwa kulingana na kiwango cha data.
TX Transceiver Saa Nje	tx_clk	Saa ya nje iliyopatikana kutoka kwa kipitishi sauti, na marudio hutofautiana kulingana na kasi ya data na alama kwa kila saa. TX transceiver clock out frequency = Kiwango cha data cha Transceiver/ Upana wa Transceiver Kwa muundo huu wa HDMI example, saa ya kipenyo cha TX kutoka kwenye chaneli 0 huweka pembejeo ya msingi ya kibadilishaji data cha TX (tx_coreclkin), saa ya marejeleo ya kasi ya kiungo IOPLL (pll_hdmi), na saa ya marejeleo ya video na FRL IOPLL (pll_vid_frl).
Saa ya Video	tx_vid_clk/rx_vid_clk	Saa ya video hadi msingi wa TX na RX. Saa inaendesha kwa mzunguko uliowekwa wa 225 MHz.
Saa ya TX/RX FRL	tx_frl_clk/rx_frl_clk	Saa ya FRL hadi kwa TX na RX msingi.
Saa ya RX TMDS	rx_tmds_clk	Kituo cha saa cha TMDS kutoka kwa kiunganishi cha HDMI RX na kuunganishwa kwenye IOPLL ili kuzalisha saa ya marejeleo ya saa ya marejeleo ya CDR 0. Msingi hutumia saa hii ikiwa katika hali ya TMDS.
Saa ya Marejeleo ya RX CDR 0	rxphy_cdr_refclk0	Saa ya marejeleo 0 hadi RX CDR. Saa hii inatokana na saa ya RX TMDS. Masafa ya saa ya RX TMDS ni kati ya 25 MHz hadi 340 MHz huku masafa ya chini ya saa ya marejeleo ya RX CDR ni 50 MHz. IOPLL hutumika kuzalisha masafa ya saa 5 kwa saa ya TMDS kati ya 25 MHz hadi 50 MHz na kuzalisha masafa sawa ya saa ya TMDS kati ya 50 MHz - 340 MHz.
RX Transceiver Saa Nje	rx_clk	Saa ya nje iliyopatikana kutoka kwa kipitishi sauti, na marudio hutofautiana kulingana na kasi ya data na upana wa kipitisha data. RX transceiver clock out frequency = Kiwango cha data cha Transceiver/ upana wa Transceiver Kwa muundo huu wa HDMI exampna, saa ya kipenyo cha RX kutoka kwa chaneli 1 huweka saa ya marejeleo ya RX ya kipenyo kikuu (rx_coreclkin) na FRL IOPLL (pll_frl).

2.10. Ishara za Kiolesura
Jedwali huorodhesha ishara za muundo wa zamani wa HDMIample na FRL imewezeshwa.
Jedwali 16. Ishara za Kiwango cha Juu

Mawimbi	Mwelekeo	Upana	Maelezo
Ishara ya Oscillator kwenye ubao
clk_fpga_b3_p	Ingizo	1	100 MHz saa inayoendesha bila malipo kwa saa ya marejeleo ya msingi.
refclk4_p	Ingizo	1	100 MHz saa inayoendesha bila malipo kwa saa ya marejeleo ya transceiver.

Vifungo vya Kushinikiza vya Mtumiaji na LEDs
mtumiaji_pb	Ingizo	3	Bonyeza kitufe ili kudhibiti utendakazi wa muundo wa IP wa Intel FPGA wa HDMI.
cpu_resetn	Ingizo	1	Uwekaji upya wa ulimwengu.
user_led_g	Pato	8	Onyesho la kijani la LED. Rejelea Usanidi wa vifaa kwenye ukurasa wa 48 kwa habari zaidi kuhusu vitendaji vya LED.
mtumiaji_dipsw	Ingizo	1	Swichi ya DIP iliyofafanuliwa na mtumiaji. Rejelea Usanidi wa vifaa kwenye ukurasa wa 48 kwa taarifa zaidi kuhusu vitendaji vya kubadili DIP.

Pini za Kadi ya Binti ya FMC kwenye Bandari ya FMC B
fmcb_gbtclk_m2c_p_0	Ingizo	1	Saa ya HDMI RX TMDS.
fmcb_dp_m2c_p	Ingizo	4	Njia za data za HDMI RX, nyekundu, kijani na bluu.
fmcb_dp_c2m_p	Pato	4	Njia za data za HDMI TX, nyekundu, kijani na bluu.
fmcb_la_rx_p_9	Ingizo	1	Kitambua nguvu cha HDMI RX +5V.
fmcb_la_rx_p_8	Pato	1	Gundua plagi ya moto ya HDMI RX.
fmcb_la_rx_n_8	Ingizo	1	HDMI RX I2C SDA ya DDC na SCDC.
fmcb_la_tx_p_10	Ingizo	1	HDMI RX I2C SCL kwa DDC na SCDC.
fmcb_la_tx_p_12	Ingizo	1	Gundua plagi ya moto ya HDMI TX.
fmcb_la_tx_n_12	Ingizo	1	HDMI I2C SDA ya DDC na SCDC.
fmcb_la_rx_p_10	Ingizo	1	HDMI I2C SCL ya DDC na SCDC.
fmcb_la_tx_n_9	Ingizo	1	HDMI I2C SDA kwa udhibiti wa uendeshaji upya.
fmcb_la_rx_p_11	Ingizo	1	HDMI I2C SCL kwa udhibiti wa uendeshaji upya.
fmcb_la_tx_n_13	Pato	1	HDMI TX +5V Kumbuka: Inapatikana tu wakati Marekebisho ya Kadi ya Binti ya Bitec HDMI 9 imechaguliwa.

Jedwali 17. Ishara za Kiwango cha Juu za HDMI RX

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Weka Upya Ishara
mgmt_clk	Ingizo	1	Ingizo la saa ya mfumo (100 MHz).
weka upya	Ingizo	1	Ingizo la kuweka upya mfumo.
rx_tmds_clk	Ingizo	1	Saa ya HDMI RX TMDS.
i2c_clk	Ingizo	1	Ingizo la saa la kiolesura cha DDC na SCDC.

Saa na Weka Upya Ishara
rxphy_cdr_refclk1	Ingizo	1	Ingizo la saa ya saa ya kumbukumbu ya RX CDR 1. Masafa ya saa ni 100 MHz.
rx_vid_clk	Pato	1	Pato la saa ya video.
sys_init	Pato	1	Kuanzisha mfumo ili kuweka upya mfumo baada ya kuzima.

RX Transceiver na Ishara za IOPLL
rxpll_tmds_imefungwa	Pato	1	Inaonyesha saa ya TMDS IOPLL imefungwa.
rxpll_frl_imefungwa	Pato	1	Inaonyesha saa ya FRL IOPLL imefungwa.
data_ya_serial_rxphy	Ingizo	4	Data ya mfululizo ya HDMI kwa RX Native PHY.
rxphy_tayari	Pato	1	Inaonyesha RX Native PHY iko tayari.
rxphy_cal_busy_ghafi	Pato	4	Urekebishaji wa RX Native PHY unashughulika na kisuluhishi cha kipitisha data.
rxphy_cal_busy_gated	Ingizo	4	Urekebishaji mawimbi yenye shughuli nyingi kutoka kwa kisuluhishi cha kipitisha data hadi RX Native PHY.
rxphy_rcfg_slave_write	Ingizo	4	Usanidi upya wa kibadilishaji kiolesura cha kumbukumbu cha Avalon kutoka RX Native PHY hadi kisuluhishi cha kipitisha data.
rxphy_rcfg_slave_soma	Ingizo	4
rxphy_rcfg_slave_anwani	Ingizo	40
rxphy_rcfg_slave_writedata	Ingizo	128
rxphy_rcfg_slave_readdata	Pato	128
rxphy_rcfg_slave_waitrequest	Pato	4

Usimamizi wa Urekebishaji wa RX
rxphy_rcfg_ busy	Pato	1	Usanidi upya wa RX ishara yenye shughuli nyingi.
rx_tmds_freq	Pato	24	Kipimo cha mzunguko wa saa ya HDMI RX TMDS (katika 10 ms).
rx_tmds_freq_valid	Pato	1	Inaonyesha kipimo cha marudio ya saa ya RX TMDS ni halali.
rxphy_os	Pato	1	oversampkipengele cha ling: •0: 1x zaidiampling • 1: 5× zaidiampling
rxphy_rcfg_master_andika	Pato	1	Udhibiti wa usanidi upya wa RX Kiolesura kilichopangwa kwa kumbukumbu cha Avalon hadi kisuluhishi cha mpito.
rxphy_rcfg_master_soma	Pato	1
rxphy_rcfg_master_anwani	Pato	12
rxphy_rcfg_master_writedata	Pato	32
rxphy_rcfg_master_readdata	Ingizo	32
rxphy_rcfg_master_waitrequest	Ingizo	1

Ishara za HDMI RX Core
rx_vid_clk_imefungwa	Ingizo	1	Inaonyesha vid_clk ni thabiti.
rxcore_frl_kiwango	Pato	4	Inaonyesha kiwango cha FRL ambacho msingi wa RX unaendelea. • 0: Hali ya Urithi (TMDS) • 1: 3 Gbps njia 3 • 2: 6 Gbps njia 4 • 3: 6 Gbps njia 4 • 4: 8 Gbps njia 4 • 5: 10 Gbps njia 4 • 6: 12 Gbps njia 4 • 7-15: Imehifadhiwa
rxcore_frl_imefungwa	Pato	4	Kila biti inaonyesha njia maalum ambayo imepata kufuli ya FRL. FRL hufungwa wakati msingi wa RX unafanya upatanishi, deskew, na kufikia kufuli kwa njia. • Kwa hali ya njia 3, kufuli la lane kunapatikana wakati msingi wa RX unapokea Uwekaji Upya wa Scrambler (SR) au Start-Super-Block (SSB) kwa kila vipindi 680 vya FRL kwa angalau mara 3. • Kwa hali ya njia 4, kufuli la lane kunapatikana wakati msingi wa RX unapokea Uwekaji Upya wa Scrambler (SR) au Start-Super-Block (SSB) kwa kila vipindi 510 vya FRL kwa angalau mara 3.
rxcore_frl_ffe_ngazi	Pato	4	Inalingana na biti ya FFE_level katika rejista ya SCDC 0x31 biti [7:4] katika msingi wa RX.
rxcore_frl_flt_tayari	Ingizo	1	Madai ya kuonyesha RX iko tayari kwa mchakato wa mafunzo ya kiungo kuanza. Inapothibitishwa, FLT_ready bit katika rejista ya SCDC 0x40 bit 6 inadaiwa pia.
rxcore_frl_src_test_config	Ingizo	8	Hubainisha usanidi wa jaribio la chanzo. Thamani imeandikwa kwenye rejista ya Usanidi wa Jaribio la SCDC katika rejista ya SCDC 0x35.
rxcore_tbcr	Pato	1	Inaonyesha uwiano wa biti ya TMDS kwa saa; inalingana na rejista ya TMDS_Bit_Clock_Ratio katika rejista ya SCDC 0x20 bit 1. • Unapoendesha katika modi ya HDMI 2.0, biti hii inathibitishwa. Inaonyesha uwiano wa biti ya TMDS kwa saa wa 40:1. • Unapotumia HDMI 1.4b, biti hii haijathibitishwa. Inaonyesha uwiano wa biti ya TMDS kwa saa wa 10:1. • Biti hii haitumiki kwa modi ya FRL.
rxcore_scrambler_enable	Pato	1	Inaonyesha ikiwa data iliyopokelewa imepigwa; inalingana na sehemu ya Scrambling_Enable katika sajili ya SCDC 0x20 bit 0.
rxcore_audio_de	Pato	1	Violesura vya sauti vya msingi vya HDMI RX Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
rxcore_data_sauti	Pato	256
rxcore_audio_info_ai	Pato	48

rxcore_audio_N	Pato	20
rxcore_audio_CTS	Pato	20
rxcore_metadata_audio	Pato	165
rxcore_audio_format	Pato	5
rxcore_aux_pkt_data	Pato	72	Violesura vya ziada vya HDMI RX vya msingi Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
rxcore_aux_pkt_addr	Pato	6
rxcore_aux_pkt_wr	Pato	1
rxcore_aux_data	Pato	72
rxcore_aux_sop	Pato	1
rxcore_aux_eop	Pato	1
rxcore_aux_valid	Pato	1
rxcore_aux_error	Pato	1
rxcore_gcp	Pato	6	Ishara za bendi ya msingi ya HDMI RX Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
rxcore_info_avi	Pato	123
rxcore_info_vsi	Pato	61
rxcore_locked	Pato	1	Bandari kuu za video za HDMI RX Kumbuka: N = saizi kwa saa Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
rxcore_vid_data	Pato	N*48
rxcore_vid_vsync	Pato	N
rxcore_vid_hsync	Pato	N
rxcore_vid_de	Pato	N
rxcore_vid_valid	Pato	1
rxcore_vid_lock	Pato	1
rxcore_mode	Pato	1	Udhibiti wa msingi wa HDMI RX na bandari za hali. Kumbuka: N = alama kwa saa Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
rxcore_ctrl	Pato	N*6
rxcore_color_depth_sync	Pato	2
hdmi_5v_gundua	Ingizo	1	HDMI RX 5V tambua na ugundue hotplug. Rejea kwenye Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
HDmi_rx_hpd	Pato	1
rx_hpd_trigger	Ingizo	1

I2C Ishara
hdmi_rx_i2c_sda	Ingizo	1	Kiolesura cha HDMI RX DDC na SCDC.
hdmi_rx_i2c_scl	Ingizo	1

Ishara za RAM za RX EDID
edid_ram_access	Ingizo	1	Kiolesura cha ufikiaji cha RAM cha HDMI RX EDID.

edid_ram_anwani	Ingizo	8	Thibitisha edid_ram_access unapotaka kuandika au kusoma kutoka kwa RAM ya EDID, vinginevyo mawimbi haya yanapaswa kuwekwa chini. Unapodai edid_ram_access, mawimbi ya hotplug ya vitambaa ili kuruhusu kuandika au kusoma kwa RAM ya EDID. Ufikiaji wa RAM ya EDID unapokamilika, unapaswa kuondoa edid_ram_assess na madai ya mawimbi ya hotplug. Chanzo kitasoma EDID mpya kwa sababu ya kugeuza mawimbi ya hotplug.
edid_ram_andika	Ingizo	1
edid_ram_soma	Ingizo	1
edid_ram_readdata	Pato	8
edid_ram_writedata	Ingizo	8
edid_ram_waitrequest	Pato	1

Jedwali 18.HDMI TX Ishara za Kiwango cha Juu

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Weka Upya Ishara
mgmt_clk	Ingizo	1	Ingizo la saa ya mfumo (100 MHz).
weka upya	Ingizo	1	Ingizo la kuweka upya mfumo.
tx_tmds_clk	Ingizo	1	Saa ya HDMI RX TMDS.
txfpll_refclk1	Ingizo	1	Ingizo la saa ya saa ya kumbukumbu ya TX PLL 1. Masafa ya saa ni 100 MHz.
tx_vid_clk	Pato	1	Pato la saa ya video.
tx_frl_clk	Pato	1	Pato la saa ya FRL.
sys_init	Ingizo	1	Kuanzisha mfumo ili kuweka upya mfumo baada ya kuzima.
tx_init_done	Ingizo	1	Uanzishaji wa TX ili kuweka upya kizuizi cha udhibiti wa usanidi wa TX na kiolesura cha usanidi upya wa kibadilishaji data.

Transceiver ya TX na Ishara za IOPLL
txpll_frl_imefungwa	Pato	1	Inaonyesha saa ya kasi ya kiungo na saa ya FRL IOPLL imefungwa.
txfpll_imefungwa	Pato	1	Inaonyesha TX PLL imefungwa.
txphy_serial_data	Pato	4	Data ya mfululizo ya HDMI kutoka kwa TX Native PHY.
txphy_tayari	Pato	1	Inaonyesha TX Native PHY iko tayari.
txphy_cal_busy	Pato	1	Urekebishaji wa TX Native PHY ishara yenye shughuli nyingi.
txphy_cal_busy_ghafi	Pato	4	Urekebishaji ishara yenye shughuli nyingi kwa kisuluhishi cha kipitisha habari.
txphy_cal_busy_gated	Ingizo	4	Urekebishaji mawimbi yenye shughuli nyingi kutoka kwa kisuluhishi cha kipitisha habari hadi kwa TX Native PHY.
txphy_rcfg_ busy	Pato	1	Inaonyesha usanidi upya wa TX PHY unaendelea.
txphy_rcfg_slave_write	Ingizo	4	Uwekaji upya kiolesura cha kibadilishaji kumbukumbu cha Avalon kutoka kwa TX Native PHY hadi kisuluhishi cha kipitisha data.
txphy_rcfg_slave_soma	Ingizo	4
txphy_rcfg_slave_anwani	Ingizo	40
txphy_rcfg_slave_writedata Ingizo 128 txphy_rcfg_slave_readdata Pato 128 txphy_rcfg_slave_waitrequest Pato 4

Usimamizi wa Urekebishaji wa TX
tx_tmds_freq	Ingizo	24	Thamani ya mzunguko wa saa ya HDMI TX TMDS (katika ms 10).
tx_os	Pato	2	oversampkipengele cha ling: • 0: 1x zaidiampling •1: 2× nyongezaampling •2: 8x zaidiampling
txphy_rcfg_master_write	Pato	1	Udhibiti wa usanidi wa TX Kiolesura kilichopangwa kwa kumbukumbu cha Avalon hadi kisuluhishi cha mpito.
txphy_rcfg_master_soma	Pato	1
txphy_rcfg_master_anwani	Pato	12
txphy_rcfg_master_writedata	Pato	32
txphy_rcfg_master_readdata	Ingizo	32
txphy_rcfg_master_waitrequest	Ingizo	1
tx_reconfig_done	Pato	1	Inaonyesha kuwa mchakato wa usanidi upya wa TX umekamilika.

Ishara za HDMI TX Core
tx_vid_clk_imefungwa	Ingizo	1	Inaonyesha vid_clk ni thabiti.
txcore_ctrl	Ingizo	N*6	Violesura vya msingi vya udhibiti wa HDMI TX. Kumbuka: N = saizi kwa saa Rejea Violesura vya Chanzo sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
txcore_mode	Ingizo	1
txcore_audio_de	Ingizo	1	Violesura vya msingi vya sauti vya HDMI TX. Rejea Violesura vya Chanzo sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
txcore_kunyamazisha_sauti	Ingizo	1
data_ya_sauti	Ingizo	256
txcore_audio_info_ai	Ingizo	49
txcore_audio_N	Ingizo	20
txcore_audio_CTS	Ingizo	20
txcore_metadata_audio	Ingizo	166
txcore_audio_format	Ingizo	5
txcore_aux_tayari	Pato	1	Violesura vya msingi vya HDMI TX. Rejea Violesura vya Chanzo sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
txcore_aux_data	Ingizo	72
txcore_aux_sop	Ingizo	1
txcore_aux_eop	Ingizo	1

txcore_aux_valid	Ingizo	1
txcore_gcp	Ingizo	6	Ishara za bendi ya msingi ya HDMI TX. Rejea Violesura vya Chanzo sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
txcore_info_avi	Ingizo	123
txcore_info_vsi	Ingizo	62
txcore_i2c_master_write	Ingizo	1	TX I2C master Avalon interface iliyopangwa kwa kumbukumbu hadi I2C master ndani ya TX core. Kumbuka: Ishara hizi zinapatikana tu unapowasha Ni pamoja na I2C kigezo.
txcore_i2c_master_soma	Ingizo	1
txcore_i2c_master_anwani	Ingizo	4
txcore_i2c_master_writedata	Ingizo	32
txcore_i2c_master_readdata	Pato	32
txcore_vid_data	Ingizo	N*48	Bandari kuu za video za HDMI TX. Kumbuka: N = saizi kwa kila saaRef er kwa Violesura vya Chanzo sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
txcore_vid_vsync	Ingizo	N
txcore_vid_hsync	Ingizo	N
txcore_vid_de	Ingizo	N
txcore_vid_tayari	Pato	1
txcore_vid_furika	Pato	1
txcore_vid_valid	Ingizo	1
txcore_frl_kiwango	Ingizo	4	violesura vya rejista za SCDC.
txcore_frl_muundo	Ingizo	16
txcore_frl_start	Ingizo	1
txcore_scrambler_enable	Ingizo	1
txcore_tbcr	Ingizo	1

I2C Ishara
nios_tx_i2c_sda_in	Pato	1	Kiolesura cha TX I2C Master cha SCDC na DDC kutoka kwa kichakataji cha Nios II hadi bafa ya kutoa. Kumbuka: Ukiwasha Ni pamoja na I2C parameta, ishara hizi zitawekwa ndani ya msingi wa TX na hazitaonekana katika kiwango hiki.
nios_tx_i2c_scl_in	Pato	1
nios_tx_i2c_sda_oe	Ingizo	1
nios_tx_i2c_scl_oe	Ingizo	1
nios_ti_i2c_sda_in	Pato	1	Kiolesura cha TX I2C Master kutoka kwa kichakataji cha Nios II hadi bafa ya kutoa ili kudhibiti kiendeshi upya cha TI kwenye kadi ya binti ya Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Pato	1
nios_ti_i2c_sda_oe	Ingizo	1
nios_ti_i2c_scl_oe	Ingizo	1
hdmi_tx_i2c_sda	Ingizo	1	Miingiliano ya TX I2C ya violesura vya SCDC na DDC kutoka kwa bafa ya pato hadi kiunganishi cha HDMI TX.
hdmi_tx_i2c_scl	Ingizo	1
hdmi_tx_ti_i2c_sda	Ingizo	1	TX I2C inaingiliana kutoka kwa bafa ya kutoa hadi kiendeshi upya cha TI kwenye kadi ya binti ya Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Ingizo	1

tx_hpd_req	Pato	1	HDMI TX hotplug hugundua miingiliano.
HDmi_tx_hpd_n	Ingizo	1

Jedwali 19. Ishara za Usuluhishi wa Transceiver

Mawimbi	Mwelekeo	Upana	Maelezo
clk	Ingizo	1	Saa ya usanidi upya. Saa hii lazima ishiriki saa sawa na vizuizi vya udhibiti wa urekebishaji.
weka upya	Ingizo	1	Weka upya ishara. Uwekaji upya huu lazima ushiriki uwekaji upya sawa na vizuizi vya udhibiti wa usanidi.
rx_rcfg_sw	Ingizo	1	Usanidi upya wa RX wezesha ishara.
tx_rcfg_sw	Ingizo	1	TX usanidi upya kuwezesha ishara.
rx_rcfg_ch	Ingizo	2	Inaonyesha ni kituo kipi kitawekwa upya kwenye msingi wa RX. Ishara hii lazima ibaki kuthibitishwa kila wakati.
tx_rcfg_ch	Ingizo	2	Inaonyesha ni kituo kipi kitawekwa upya kwenye msingi wa TX. Ishara hii lazima ibaki kuthibitishwa kila wakati.
rx_reconfig_mgmt_write	Ingizo	1	Urekebishaji wa miingiliano iliyopangwa kwa kumbukumbu ya Avalon kutoka kwa usimamizi wa usanidi upya wa RX.
rx_reconfig_mgmt_soma	Ingizo	1
rx_reconfig_mgmt_anwani	Ingizo	10
rx_reconfig_mgmt_writedata	Ingizo	32
rx_reconfig_mgmt_readdata	Pato	32
rx_reconfig_mgmt_waitrequest	Pato	1
tx_reconfig_mgmt_write	Ingizo	1	Urekebishaji wa miingiliano iliyopangwa kwa kumbukumbu ya Avalon kutoka kwa usimamizi wa usanidi upya wa TX.
tx_reconfig_mgmt_read	Ingizo	1
tx_reconfig_mgmt_anwani	Ingizo	10
tx_reconfig_mgmt_writedata	Ingizo	32
tx_reconfig_mgmt_readdata	Pato	32
tx_reconfig_mgmt_waitrequest	Pato	1
reconfig_andika	Pato	1	Urekebishaji wa violesura vilivyopangwa kwa kumbukumbu ya Avalon hadi kipitisha sauti.
reconfig_soma	Pato	1
reconfig_anwani	Pato	10
reconfig_writedata	Pato	32
rx_reconfig_readdata	Ingizo	32
rx_reconfig_waitrequest	Ingizo	1
tx_reconfig_readdata	Ingizo	1
tx_reconfig_waitrequest	Ingizo	1

rx_cal_busy	Ingizo	1	Ishara ya hali ya urekebishaji kutoka kwa transceiver ya RX.
tx_cal_busy	Ingizo	1	Ishara ya hali ya urekebishaji kutoka kwa transceiver ya TX.
rx_reconfig_cal_busy	Pato	1	Ishara ya hali ya urekebishaji kwa kidhibiti cha uwekaji upya cha RX transceiver PHY.
tx_reconfig_cal_busy	Pato	1	Ishara ya hali ya urekebishaji kutoka kwa kidhibiti cha uwekaji upya cha kipitishio cha TX PHY.

Jedwali 20. Ishara za Kiungo cha RX-TX

Mawimbi	Mwelekeo	Upana	Maelezo
video_clk	Ingizo	1	Saa ya video ya HDMI.
rx_vid_lock	Ingizo	3	Inaonyesha hali ya kufunga video ya HDMI RX.
rx_vid_halali	Ingizo	1	Miingiliano ya video ya HDMI RX.
rx_vid_de	Ingizo	N
rx_vid_hsync	Ingizo	N
rx_vid_vsync	Ingizo	N
rx_vid_data	Ingizo	N*48
rx_aux_eop	Ingizo	1	Violesura vya ziada vya HDMI RX.
rx_aux_sop	Ingizo	1
rx_aux_halali	Ingizo	1
rx_aux_data	Ingizo	72
tx_vid_de	Pato	N	Violesura vya video vya HDMI TX. Kumbuka: N = saizi kwa saa
tx_vid_hsync	Pato	N
tx_vid_vsync	Pato	N
tx_vid_data	Pato	N * 48
tx_vid_halali	Pato	1
tx_vid_tayari	Ingizo	1
tx_aux_eop	Pato	1	Violesura vya nyongeza vya HDMI TX.
tx_aux_sop	Pato	1
tx_aux_halali	Pato	1
tx_aux_data	Pato	72
tx_aux_tayari	Ingizo	1

Jedwali 21. Ishara za Mfumo wa Mbuni wa Jukwaa

Mawimbi	Mwelekeo	Upana	Maelezo
cpu_clk_in_clk_clk	Ingizo	1	Saa ya CPU.
cpu_rst_in_reset_reset	Ingizo	1	Weka upya CPU.

edid_ram_slave_translator_avalon_anti_slave_0_anwani	Pato	8	Miingiliano ya ufikiaji wa RAM ya EDID.
edid_ram_slave_translator_avalon_anti_slave_0_write	Pato	1
edid_ram_slave_translator_avalon_anti_slave_0_soma	Pato	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Ingizo	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Pato	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Ingizo	1
hdmi_i2c_master_i2c_serial_sda_in	Ingizo	1	I2C Master interfaces kutoka kwa kichakataji cha Nios II hadi bafa ya kutoa kwa udhibiti wa DDC na SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Ingizo	1
hdmi_i2c_master_i2c_serial_sda_oe	Pato	1
hdmi_i2c_master_i2c_serial_scl_oe	Pato	1
redriver_i2c_master_i2c_serial_sda_in	Ingizo	1	I2C Master inaingiliana kutoka kwa kichakataji cha Nios II hadi bafa ya pato kwa usanidi wa mipangilio ya kiendesha kiendesha tena cha TI.
redriver_i2c_master_i2c_serial_scl_in	Ingizo	1
redriver_i2c_master_i2c_serial_sda_oe	Pato	1
redriver_i2c_master_i2c_serial_scl_oe	Pato	1
pio_in0_external_connection_export	Ingizo	32	violesura vya pato sambamba. • Bit 0: Imeunganishwa kwa mawimbi ya mtumiaji_dipsw ili kudhibiti hali ya upitaji ya EDID. •Bit 1: Ombi la TX HPD •Bit 2: Transceiver ya TX iko tayari •Bits 3: Urekebishaji upya wa TX umekamilika •Biti 4–7: Zimehifadhiwa • Biti 8–11: Kiwango cha RX FRL • Bit 12: uwiano wa saa biti ya RX TMDS • Biti 13–16: RX FRL imefungwa • Biti 17–20: viwango vya RX FFE • Bit 21: Mpangilio wa RX umefungwa

Mawimbi	Mwelekeo	Upana	Maelezo
			•Bit 22: Kufunga video ya RX • Bit 23: Kitufe cha 2 cha kubofya kwa mtumiaji ili kusoma rejista za SCDC kutoka kwenye sinki la nje •Biti 24–31: Zimehifadhiwa
pio_out0_external_connection_export	Pato	32	violesura vya pato sambamba. •Bit 0: Makubaliano ya TX HPD •Bit 1: Uanzishaji wa TX umefanywa • Biti 2–7: Zimehifadhiwa • Biti 8–11: Kiwango cha FRL cha TX •Biti 12–27: Mchoro wa mafunzo ya kiungo wa TX FRL • Bit 28: TX FRL inaanza • Biti 29–31: Zimehifadhiwa
pio_out1_external_connection_export	Pato	32	violesura vya pato sambamba. • Bit 0: Ufikiaji wa RAM wa RX EDID • Bit 1: RX FLT tayari • Biti 2–7: Zimehifadhiwa • Biti 8–15: Usanidi wa jaribio la chanzo cha RX FRL •Biti 16–31: Zimehifadhiwa

2.1. 1. Tengeneza Vigezo vya RTL
Tumia vigezo vya HDMI TX na RX Top RTL ili kubinafsisha muundo wa zamaniample.
Vigezo vingi vya kubuni vinapatikana katika Kubuni Example kichupo cha mhariri wa parameta ya HDMI Intel FPGA IP. Bado unaweza kubadilisha muundo wa zamaniample mipangilio uliyoifanya katika kihariri cha kigezo kupitia vigezo vya RTL.
Jedwali 22. Vigezo vya Juu vya HDMI RX

Kigezo	Thamani	Maelezo
SUPPORT_DEEP_COLOR	• 0: Hakuna rangi ya kina • : Rangi ya kina	Huamua kama msingi unaweza kusimba miundo ya rangi ya kina.
MSAADA_MSAADA	• 0: Hakuna AUX •1: AUX	Huamua ikiwa usimbaji wa njia msaidizi umejumuishwa.
SYMBOLS_PER_CLOCK	8	Inaauni alama 8 kwa saa kwa vifaa vya Intel Arria 10.
SUPPORT_AUDIO	• 0: Hakuna sauti • 1: Sauti	Huamua ikiwa msingi unaweza kusimba sauti.

EDID_RAM_ADDR_WIDTH	8 (Thamani chaguomsingi)	Rekodi msingi wa 2 wa saizi ya RAM ya EDID.
BITEC_DAUGHTER_CARD_REV	•0: Hailengi kadi ya binti ya Bitec HDMI •4: Inaauni urekebishaji wa kadi ya binti ya Bitec HDMI 4 •6: Kulenga marekebisho ya kadi ya binti ya Bitec HDMI 6 • 11: Marekebisho ya kadi ya binti ya Bitec HDMI ya Kulenga 11 (chaguo-msingi)	Hubainisha masahihisho ya kadi ya binti ya Bitec HDMI iliyotumika. Unapobadilisha masahihisho, muundo unaweza kubadilisha vipitishio vya kupitisha data na kugeuza polarity kulingana na mahitaji ya kadi ya binti ya Bitec HDMI. Ukiweka kigezo cha BITEC_DAUGHTER_CARD_REV hadi 0, muundo haufanyi mabadiliko yoyote kwa njia za kupitisha data na polarity.
POLARITY_INVERSION	• 0: Geuza polarity • 1: Usigeuze polarity	Weka kigezo hiki hadi 1 ili kugeuza thamani ya kila sehemu ya data ya ingizo. Kuweka kigezo hiki kuwa 1 kunapeana 4'b1111 kwa rx_polinv lango la kipitisha data cha RX.

Jedwali 23. Vigezo vya Juu vya HDMI TX

Kigezo	Thamani	Maelezo
USE_FPLL	1	Inaauni fPLL kama TX PLL kwa vifaa vya Intel Arria 10 pekee. Weka kigezo hiki kila wakati kuwa 1.
SUPPORT_DEEP_COLOR	•0: Hakuna rangi ya kina • 1: Rangi ya kina	Huamua kama msingi unaweza kusimba miundo ya rangi ya kina.
MSAADA_MSAADA	• 0: Hakuna AUX • 1: AUX	Huamua ikiwa usimbaji wa njia msaidizi umejumuishwa.
SYMBOLS_PER_CLOCK	8	Inaauni alama 8 kwa saa kwa vifaa vya Intel Arria 10.
SUPPORT_AUDIO	• 0: Hakuna sauti • 1: Sauti	Huamua ikiwa msingi unaweza kusimba sauti.
BITEC_DAUGHTER_CARD_REV	• 0: Hailengi kadi ya binti ya Bitec HDMI • 4: Inaauni marekebisho ya kadi ya binti ya Bitec HDMI 4 • 6: Kulenga marekebisho ya kadi ya binti ya Bitec HDMI 6 • 11: Marekebisho ya kadi ya binti ya Bitec HDMI ya Kulenga 11 (chaguo-msingi)	Hubainisha masahihisho ya kadi ya binti ya Bitec HDMI iliyotumika. Unapobadilisha masahihisho, muundo unaweza kubadilisha vipitishio vya kupitisha data na kugeuza polarity kulingana na mahitaji ya kadi ya binti ya Bitec HDMI. Ukiweka kigezo cha BITEC_DAUGHTER_CARD_REV hadi 0, muundo haufanyi mabadiliko yoyote kwa njia za kupitisha data na polarity.
POLARITY_INVERSION	• 0: Geuza polarity • 1: Usigeuze polarity	Weka kigezo hiki hadi 1 ili kugeuza thamani ya kila sehemu ya data ya ingizo. Kuweka kigezo hiki kuwa 1 huteua 4'b1111 kwa tx_polinv lango la kipitisha habari cha TX.

2.12. Usanidi wa vifaa
Muundo wa zamani uliowezeshwa na HDMI FRLample ina uwezo wa HDMI 2.1 na hufanya onyesho la kitanzi kwa mtiririko wa kawaida wa video wa HDMI.
Ili kufanya jaribio la maunzi, unganisha kifaa kinachowezeshwa na HDMI-kama vile kadi ya michoro iliyo na kiolesura cha HDMI-kwenye kifaa cha kuingiza sauti cha HDMI. Muundo huu unaauni chanzo na sinki ya HDMI 2.1 au HDMI 2.0/1.4b.

1. Sink ya HDMI husimbua mlango katika mtiririko wa kawaida wa video na kuutuma kwa msingi wa uokoaji wa saa.
2. Msingi wa HDMI RX husimbua data ya video, saidizi na sauti ili irudishwe sambamba na msingi wa HDMI TX kupitia DCFIFO.
3. Mlango wa chanzo wa HDMI wa kadi ya binti ya FMC hupeleka picha kwa kifuatiliaji.

Kumbuka:
Iwapo ungependa kutumia bodi nyingine ya ukuzaji ya Intel FPGA, lazima ubadilishe kazi za kifaa na kazi za pini. Mipangilio ya analogi ya kipitishio kinajaribiwa kwa vifaa vya ukuzaji vya Intel Arria 10 FPGA na kadi ya binti ya Bitec HDMI 2.1. Unaweza kurekebisha mipangilio ya bodi yako mwenyewe.
Jedwali 24. Kitufe cha Kushinikiza kwenye ubao na Kazi za LED za Mtumiaji

Bonyeza Kitufe / LED	Kazi
cpu_resetn	Bonyeza mara moja ili kurejesha mfumo.
mtumiaji_dipsw	Swichi ya DIP iliyofafanuliwa na mtumiaji ili kugeuza hali ya upitishaji. •ZIMA (nafasi chaguomsingi) = Njia ya kupita HDMI RX kwenye FPGA hupata EDID kutoka kwa sinki la nje na kuiwasilisha kwa chanzo cha nje ambacho imeunganishwa. • ON = Unaweza kudhibiti kiwango cha juu cha FRL cha RX kutoka kwa terminal ya Nios II. Amri hurekebisha RX EDID kwa kuchezea kiwango cha juu cha thamani ya FRL. Rejelea Kuendesha Ubunifu kwa Viwango Tofauti vya FRL kwenye ukurasa wa 33 kwa maelezo zaidi kuhusu kuweka viwango tofauti vya FRL.
mtumiaji_pb[0]	Bonyeza mara moja ili kugeuza mawimbi ya HPD hadi chanzo cha kawaida cha HDMI.
mtumiaji_pb[1]	Imehifadhiwa.
mtumiaji_pb[2]	Bonyeza mara moja ili kusoma rejista za SCDC kutoka kwenye sinki iliyounganishwa na TX ya kadi ya binti ya Bitec HDMI 2.1 FMC. Kumbuka: Ili kuwezesha kusoma, lazima uweke DEBUG_MODE iwe 1 kwenye programu.
USER_LED[0]	Hali ya kufuli ya saa ya RX TMDS ya PLL. •0 = Imefunguliwa • 1 = Imefungwa
USER_LED[1]	Hali tayari ya kibadilishaji data cha RX. •0 = Si tayari • 1 = Tayari
USER_LED[2]	Saa ya kasi ya kiungo ya RX PLL, na video ya RX na hali ya kufuli ya saa ya FRL ya PLL. • 0 = Ama mojawapo ya PLL ya saa ya RX imefunguliwa • 1 = PLL za saa za RX zimefungwa
USER_LED[3]	Mpangilio wa msingi wa RX HDMI na hali ya kufuli ya meza. • 0 = Angalau chaneli 1 imefunguliwa • 1 = Chaneli zote zimefungwa
USER_LED[4]	Hali ya kufunga video ya RX HDMI. • 0 = Imefunguliwa • 1 = Imefungwa
USER_LED[5]	Saa ya kasi ya kiungo ya TX PLL, na video ya TX na hali ya kufuli ya saa ya FRL ya PLL. •0 = Ama mojawapo ya PLL ya saa ya TX imefunguliwa • 1 = PLL zote za saa za TX zimefungwa
USER_LED[6]USER_LED[7]	TX hali tayari ya transceiver. • 0 = Haiko tayari • 1 = Tayari Hali ya mafunzo ya kiungo cha TX. • 0 = Imeshindwa • 1 = Imepitishwa

2.13. Simulation Testbench
Bechi ya majaribio ya uigaji huiga kitanzi cha mfululizo cha HDMI TX hadi msingi wa RX.
Kumbuka:
Benchi hii ya majaribio ya uigaji haitumiki kwa miundo iliyo na kigezo cha Jumuisha I2C kimewashwa.
Kielelezo cha 19. HDMI Intel FPGA IP Simulation Testbench Mchoro BlockJedwali 25. Vipengele vya Testbench

Sehemu	Maelezo
Video TPG	Jenereta ya muundo wa majaribio ya video (TPG) hutoa kichocheo cha video.
Sauti Sample Mwa	Sauti ya sample jenereta hutoa sauti sample kichocheo. Jenereta hutengeneza muundo wa data wa majaribio unaoongezeka ili kutumwa kupitia kituo cha sauti.
Aux Sample Mwa	Aux sample jenereta hutoa msaidizi sample kichocheo. Jenereta hutengeneza data isiyobadilika ya kupitishwa kutoka kwa kisambazaji.

Angalia CRC	Kikagua hiki huthibitisha kama kipitisha data kilichorejeshwa cha TX kinalingana na kasi ya data inayotakikana.
Ukaguzi wa Data ya Sauti	Ukaguzi wa data ya sauti hulinganisha ikiwa muundo wa data wa majaribio unaoongezeka unapokelewa na kusimbuwa kwa usahihi.
Angalia data ya Aux	Ukaguzi wa data aux unalinganisha ikiwa data aux inayotarajiwa inapokelewa na kusimbuwa kwa usahihi kwenye upande wa mpokeaji.

Bechi ya majaribio ya uigaji wa HDMI hufanya majaribio ya uthibitishaji yafuatayo:

Kipengele cha HDMI	Uthibitishaji
Data ya video	• Benchi ya majaribio hutekeleza ukaguzi wa CRC kwenye ingizo na video ya kutoa. • Hukagua thamani ya CRC ya data iliyotumwa dhidi ya CRC iliyokokotwa katika data ya video iliyopokelewa. • Kisha benchi ya majaribio hukagua baada ya kugundua mawimbi 4 thabiti ya V-SYNC kutoka kwa kipokezi.
Data msaidizi	• Sehemu ya sampjenereta ya le hutoa data isiyobadilika ya kupitishwa kutoka kwa kisambazaji. • Kwa upande wa mpokeaji, jenereta hulinganisha ikiwa data kisaidizi inayotarajiwa inapokelewa na kusimbuwa kwa usahihi.
Data ya sauti	• Sauti sample jenereta hutengeneza muundo wa data wa majaribio unaoongezeka ili kutumwa kupitia kituo cha sauti. • Kwa upande wa mpokeaji, kikagua data ya sauti hukagua na kulinganisha ikiwa muundo wa data ya majaribio unaoongezeka umepokelewa na kusimbuwa ipasavyo.

Uigaji uliofanikiwa unaisha na ujumbe ufuatao:
# ALAMA_KILA_SAA = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# MSAFARA_WA_SIKIA (kHz) = 48
# AUDIO_CHANNEL = 8
# Simu ya kuiga
Jedwali 26. HDMI Intel FPGA IP Design Exampna Simulators Mkono

Mwimbaji	HDL ya Verilog	VHDL
ModelSim - Toleo la Intel FPGA/ ModelSim - Toleo la Kuanza la Intel FPGA	Ndiyo	Ndiyo
VCS/VCS MX	Ndiyo	Ndiyo
Riviera-PRO	Ndiyo	Ndiyo
Sambamba ya Xcelium	Ndiyo	Hapana

2.14. Mapungufu ya Kubuni
Unahitaji kuzingatia vikwazo fulani unapoanzisha muundo wa zamani wa HDMI 2.1ample.

• TX haiwezi kufanya kazi katika hali ya TMDS ikiwa katika hali isiyo ya kupita. Ili kujaribu katika hali ya TMDS, geuza user_dipsw kubadili hadi kwenye hali ya kupita.
• Kichakataji cha Nios II lazima kitoe mafunzo ya kiungo cha TX hadi kukamilika bila kukatizwa kwa michakato mingine.

2.15. Vipengele vya utatuzi
Ubunifu huu wa zamaniample hutoa vipengele fulani vya utatuzi ili kukusaidia.
2.15.1. Ujumbe wa Utatuzi wa Programu
Unaweza kuwasha ujumbe wa utatuzi katika programu ili kukupa usaidizi wa muda wa utekelezaji.
Ili kuwasha ujumbe wa utatuzi katika programu, fuata hatua hizi:

1. Badilisha DEBUG_MODE hadi 1 katika hati ya global.h.
2. Endesha script/build_sw.sh kwenye Shell ya Amri ya Nios II.
3. Panga upya programu/tx_control/tx_control.elf iliyozalishwa file kwa kuendesha amri kwenye Shell ya Amri ya Nios II:
   nios2-pakua -r -g programu/tx_control/tx_control.elf
4. Tekeleza amri ya terminal ya Nios II kwenye Shell ya Amri ya Nios II:
   nios2-terminal

Unapowasha ujumbe wa utatuzi, maelezo yafuatayo yachapishe:

• Mipangilio ya kiendeshaji upya cha TI kwenye TX na RX zote mbili husomwa na kuonyeshwa mara moja baada ya programu ya ELF file.
• Ujumbe wa hali ya usanidi wa RX EDID na mchakato wa hotplug
• Azimio kwa kutumia au bila maelezo ya usaidizi ya FRL yaliyotolewa kutoka kwa EDID kwenye sinki iliyounganishwa na TX. Maelezo haya yanaonyeshwa kwa kila hotplug ya TX.
• Ujumbe wa hali ya mchakato wa mafunzo ya kiungo cha TX wakati wa mafunzo ya kiungo cha TX.

2.15.2. Taarifa za SCDC kutoka Sink Imeunganishwa kwa TX
Unaweza kutumia kipengele hiki kupata maelezo ya SCDC.

1. Endesha amri ya terminal ya Nios II kwenye Shell ya Amri ya Nios II: nios2-terminal
2. Bonyeza user_pb[2] kwenye kifaa cha ukuzaji cha Intel Arria 10 FPGA.

Programu husoma na kuonyesha maelezo ya SCDC kwenye sinki iliyounganishwa na TX kwenye terminal ya Nios II.
2.15.3. Kipimo cha Masafa ya Saa
Tumia kipengele hiki kuangalia marudio ya saa tofauti.

1. Kwenye hdmi_rx_top na hdmi_tx_top files, toa maoni "//`fafanua DEBUG_EN 1".
2. Ongeza mawimbi ya refclock_measure kutoka kwa kila tukio la mr_rate_detect hadi kwenye Kichanganuzi cha Mantiki cha Tap Tap ili kupata marudio ya saa ya kila saa (katika muda wa ms 10).
3. Kusanya muundo kwa kutumia Signal Tap Logic Analyzer.
4. Panga SOF file na uendeshe Kichanganuzi cha Mantiki cha Gonga Mawimbi.

Jedwali 27. Saa

Moduli	mr_rate_gundua Mfano	Saa ya Kupimwa
hdmi_rx_juu	rx_pll_tmds	Saa ya kumbukumbu ya RX CDR 0
	rx_clk0_freq	Saa ya kipenyo cha RX imetoka kwenye chaneli 0
	rx_vid_clk_freq	Saa ya video ya RX
	rx_frl_clk_freq	Saa ya RX FRL
	rx_hsync_freq	Mzunguko wa Hsync wa fremu ya video iliyopokelewa
hdmi_tx_juu	tx_clk0_freq	Saa ya transceiver ya TX imetoka kwenye chaneli 0
	vid_clk_freq	Saa ya video ya TX
	frl_clk_freq	Saa ya TX FRL
	tx_hsync_freq	Mzunguko wa Hsync wa fremu ya video ya kutumwa

2.16. Kuboresha Muundo Wako
Jedwali 28. HDMI Design Example Utangamano na Toleo la awali la Programu ya Toleo la Intel Quartus Prime Pro

Kubuni Example Variant	Uwezo wa Kuboresha Toleo la Intel Quartus Prime Pro 20.3
HDMI 2.1 Design Example (Kusaidia FRL = 1)	Hapana

Kwa muundo wowote usiooana examples, unahitaji kufanya yafuatayo:

1. Tengeneza muundo mpya wa zamaniample katika toleo la sasa la programu ya Intel Quartus Prime Pro Edition kwa kutumia usanidi sawa wa muundo wako uliopo.
2. Linganisha muundo mzima wa zamaniampsaraka na muundo wa zamaniampimetolewa kwa kutumia toleo la awali la programu ya Intel Quartus Prime Pro Edition. Bandika juu ya mabadiliko yaliyopatikana.

HDMI 2.0 Design Example (Kusaidia FRL = 0)

Muundo wa IP wa Intel FPGA wa zamaniample inaonyesha mfano mmoja wa HDMI sambamba kitanzi kinachojumuisha chaneli tatu za RX na chaneli nne za TX.
Jedwali 29. HDMI Intel FPGA IP Design Example kwa Intel Arria 10 Devices

Kubuni Example	Kiwango cha Data	Njia ya Channel	Aina ya Loopback
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	Rahisix	Sambamba na bafa ya FIFO

Vipengele

• Muundo huanzisha vihifadhi vya FIFO ili kutekeleza upitishaji wa mtiririko wa video wa HDMI wa moja kwa moja kati ya sinki ya HDMI na chanzo.
  
• Muundo hutumia hali ya LED kwa utatuzi wa mapematage.
• Muundo unakuja na chaguzi za RX na TX pekee.
• Muundo unaonyesha uwekaji na uchujaji wa InfoFrame ya Safu ya Nguvu na Mastering (HDR) katika moduli ya kiungo ya RX-TX.
• Muundo unaonyesha usimamizi wa upitishaji wa EDID kutoka kwa sinki ya nje ya HDMI hadi chanzo cha nje cha HDMI inapoanzishwa na tukio la plug-hot-plug ya TX.
• Muundo huruhusu udhibiti wa muda wa kukimbia kupitia swichi ya DIP na kitufe cha kubofya ili kudhibiti mawimbi ya msingi ya HDMI TX:
  — ishara ya modi kuchagua fremu ya video iliyosimbwa ya DVI au HDMI
  — info_avi[47], info_vsi[61], na audio_info_ai[48] mawimbi ya kuchagua utumaji wa pakiti kisaidizi kupitia mikanda ya pembeni au milango mingine ya data.

Mfano wa RX hupokea chanzo cha video kutoka kwa jenereta ya nje ya video, na data kisha hupitia kitanzi cha FIFO kabla ya kusambazwa kwa mfano wa TX.
Unahitaji kuunganisha kichanganuzi cha nje cha video, kifuatiliaji au televisheni iliyo na muunganisho wa HDMI kwenye msingi wa TX ili kuthibitisha utendakazi.
3.1. Mchoro wa Kizuizi cha Muundo wa HDMI 2.0 RX-TX
Muundo wa zamani wa HDMI 2.0 RX-TX wa kutuma tenaample huonyesha mzunguko sambamba kwenye modi ya chaneli rahisi ya HDMI Intel FPGA IP.
Mchoro 20. HDMI RX-TX Retransmit Block Diagram (Toleo la Intel Quartus Prime Pro)Mchoro 21. HDMI RX-TX Retransmit Block Diagram (Toleo la Kawaida la Intel Quartus)Habari Zinazohusiana
Jitter ya PLL Kuporomoka au Njia ya Saa Isiyojitolea ya Saa ya Marejeleo ya Arria 10 PLL Rejelea suluhisho hili kwa utatuzi ikiwa saa zako za muundo zitaongezewa.
jitu.
3.2. Mahitaji ya Vifaa na Programu
Intel hutumia maunzi na programu zifuatazo kujaribu muundo wa zamaniample.
Vifaa

• Intel Arria 10 GX FPGA Development Kit
• Chanzo cha HDMI (Kitengo cha Kichakataji cha Picha (GPU))
• Sink ya HDMI (Monitor)
• Kadi ya binti ya Bitec HDMI FMC 2.0 (Marekebisho 11)
• Nyaya za HDMI

Kumbuka:
Unaweza kuchagua marekebisho ya kadi yako ya binti ya Bitec HDMI. Weka kigezo cha ndani BITEC_DAUGHTER_CARD_REV hadi 4, 6, au 11 katika kiwango cha juu. file (a10_hdmi2_demo.v). Unapobadilisha masahihisho, muundo unaweza kubadilisha njia za kupitisha data na kugeuza polarity kulingana na mahitaji ya kadi ya binti ya Bitec HDMI. Ukiweka kigezo cha BITEC_DAUGHTER_CARD_REV hadi 0, muundo haufanyi mabadiliko yoyote kwa njia za kupitisha data na polarity. Kwa muundo wa HDMI 2.1 examples, chini ya Kubuni Exampkwenye kichupo, weka Marekebisho ya Kadi ya Binti ya HDMI iwe Marekebisho ya 9, Marekebisho ya 4, au hakuna kadi ya binti. Thamani chaguo-msingi ni Marekebisho 9.
Programu

• Toleo la Intel Quartus Prime 18.1 na baadaye (kwa majaribio ya maunzi)
• ModelSim – Toleo la Intel FPGA, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL pekee)/VCS MX, au kiigaji cha Xcelium Parallel

3.3. Muundo wa Saraka
Saraka zina zilizotengenezwa files kwa muundo wa IP wa Intel FPGA wa zamaniample.
Kielelezo 22. Muundo wa Saraka kwa Usanifu ExampleJedwali 30. Inayozalishwa RTL Files

Folda	Files
gxb	• /gxb_rx.qsys (Toleo la Kawaida la Intel Quartus) • /gxb_rx.ip (Toleo la Intel Quartus Prime Pro)
	• /gxb_rx_reset.qsys (Toleo la Kawaida la Intel Quartus) • /gxb_rx_reset.ip (Toleo la Intel Quartus Prime Pro)
	• /gxb_tx.qsys (Toleo la Kawaida la Intel Quartus) • /gxb_tx.ip (Toleo la Intel Quartus Prime Pro)
	• /gxb_tx_fpll.qsys (Toleo la Kawaida la Intel Quartus Prime) • /gxb_tx_fpll.ip (Toleo la Intel Quartus Prime Pro)
	• /gxb_tx_reset.qsys (Toleo la Kawaida la Intel Quartus) • /gxb_tx_reset.ip (Toleo la Intel Quartus Prime Pro)
HDmi_rx	•/hdmi_rx.qsys (Toleo la Kawaida la Intel Quartus) •/hdmi_rx.ip (Toleo la Intel Quartus Prime Pro)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Toleo la Kawaida la Intel Quartus)
	/mr_hdmi_rx_core_top.v (Toleo la Kawaida la Intel Quartus)
	/mr_rx_oversample.v (Toleo la Kawaida la Intel Quartus Prime Standard)
	/ishara_aligner.v
	Panasonic.hex (Toleo la Intel Quartus Prime Pro)
HDmi_tx	• /hdmi_tx.qsys (Toleo la Kawaida la Intel Quartus) •/hdmi_tx.ip (Toleo la Intel Quartus Prime Pro)

	/hdmi_tx_top.v
	/mr_ce.v (Toleo la Kawaida la Intel Quartus)
	/mr_hdmi_tx_core_top.v (Toleo la Kawaida la Intel Quartus)
	/mr_tx_oversample.v (Toleo la Kawaida la Intel Quartus Prime Standard)
i2c_bwana (Toleo la Kawaida la Intel Quartus)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/wakati.v
i2c_mtumwa	/edid_ram.qsys (Toleo la Kawaida la Intel Quartus)
	/Panasonic.hex (Toleo la Kawaida la Intel Quartus Prime Standard)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksuppp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pl	• /pll_hdmi.qsys (Toleo la Kawaida la Intel Quartus) • /pll_hdmi.ip (Toleo la Intel Quartus Prime Pro)
	• /pll_hdmi_reconfig.qsys (Toleo la Kawaida la Intel Quartus) • /pll_hdmi_reconfig.ip (Toleo la Intel Quartus Prime Pro)
	quartus.ini
kawaida	• /clock_control.qsys (Toleo la Kawaida la Intel Quartus) • /clock_control.ip (Toleo la Intel Quartus Prime Pro)
	• /fifo.qsys (Toleo la Kawaida la Intel Quartus) • /fifo.ip (Toleo la Intel Quartus Prime Pro)
	• /output_buf_i2c.qsys (Toleo la Kawaida la Intel Quartus Prime Standard) •/output_buf_i2c.ip (Toleo la Intel Quartus Prime Pro)
	/reset_controller.qsys (Toleo la Kawaida la Intel Quartus)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Toleo la Intel Quartus Prime Pro)
HDr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Toleo la Kawaida la Intel Quartus)

Jedwali 31. Simulation inayozalishwa Files
Rejelea sehemu ya Simulation Testbench kwa maelezo zaidi.

Folda	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
mwanguko	/cds.lib
	/hdl.var
	<cds_libs folda>

mshauri	/mentor.fanya
	/msim_setup.tcl
muhtasari	/vcs/fileorodha.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xceliamu (Toleo la Intel Quartus Prime Pro)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
kawaida (Toleo la Intel Quartus Prime Pro)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
HDmi_rx	• /hdmi_rx.qsys (Toleo la Kawaida la Intel Quartus) • /hdmi_rx.ip (Toleo la Intel Quartus Prime Pro)
	/hdmi_rx.sopcinfo (Toleo la Kawaida la Intel Quartus)
	/Panasonic.hex (Toleo la Intel Quartus Prime Pro)
	/symbol_aligner.v (Toleo la Intel Quartus Prime Pro)
HDmi_tx	• /hdmi_tx.qsys (Toleo la Kawaida la Intel Quartus) • /hdmi_tx.ip (Toleo la Intel Quartus Prime Pro)
	/hdmi_tx.sopcinfo (Toleo la Kawaida la Intel Quartus)

Jedwali 32.Programu Inayozalishwa Files

Folda	Files
tx_control_src Kumbuka: Folda ya tx_control pia ina nakala za hizi files.	/intel_fpga_i2c.c (Toleo la Intel Quartus Prime Pro)
	/intel_fpga_i2c.h (Toleo la Intel Quartus Prime Pro)
	/i2c.c (Toleo la Kawaida la Intel Quartus)
	/i2c.h (Toleo la Kawaida la Intel Quartus Prime Standard)
	/kuu.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Toleo la Kawaida la Intel Quartus) /ti_i2c.h (Toleo la Kawaida la Intel Quartus)

3.4. Vipengele vya Kubuni
Muundo wa IP wa Intel FPGA wa zamaniample inahitaji vipengele hivi.
Jedwali 33. Vipengele vya Juu vya HDMI RX

Moduli	Maelezo
Msingi wa HDMI RX	IP hupokea data ya msururu kutoka kwa Transceiver Native PHY na kufanya upatanishi wa data, upangaji wa idhaa, usimbaji wa TMDS, usimbaji wa data saidizi, usimbaji wa data ya video, usimbaji wa data ya sauti, na uondoaji.
I2	I2C ni kiolesura kinachotumika kwa Sink Display Data Channel (DDC) na Hali na Data Channel (SCDC). Chanzo cha HDMI hutumia DDC kubainisha uwezo na sifa za sinki kwa kusoma muundo wa data wa Data Iliyoongezwa ya Utambulisho wa Onyesho (E-EDID). • Anwani za watumwa za 8-bit I2C za E-EDID ni 0xA0 na 0xA1. LSB inaonyesha aina ya ufikiaji: 1 kwa kusoma na 0 kwa kuandika. Tukio la HPD linapotokea, mtumwa wa I2C hujibu data ya E-EDID kwa kusoma kutoka kwenye RAM iliyo kwenye chip. • Kidhibiti cha watumwa pekee cha I2C pia kinaweza kutumia SCDC kwa uendeshaji wa HDMI 2.0. Anwani ya watumwa ya 8-bit I2C ya SCDC ni 0xA8 na 0xA9. Tukio la HPD linapotokea, mtumwa wa I2C hufanya muamala wa kuandika au kusoma kwenda au kutoka kiolesura cha SCDC cha msingi wa HDMI RX. Kumbuka: Kidhibiti hiki cha watumwa pekee cha I2C cha SCDC hakihitajiki ikiwa HDMI 2.0b haikusudiwa. Ukiwasha Ni pamoja na I2C parameta, kizuizi hiki kitajumuishwa ndani ya msingi na haitaonekana katika kiwango hiki.
EDID RAM	Muundo huhifadhi maelezo ya EDID kwa kutumia msingi wa IP wa bandari 1 wa RAM. Itifaki ya kawaida ya waya mbili (saa na data) ya basi ya mfululizo (kidhibiti cha watumwa pekee cha I2C) huhamisha muundo wa data wa E-EDID unaolingana na CEA-861-D. EDID RAM hii huhifadhi maelezo ya E-EDID. Kumbuka: Ukiwasha Jumuisha EDID RAM parameta, kizuizi hiki kitajumuishwa ndani ya msingi na haitaonekana katika kiwango hiki.
IOPLL	IOPLL hutengeneza saa ya marejeleo ya RX CDR, saa ya kasi ya kiungo, na saa ya video kwa saa inayoingia ya TMDS. • Saa ya kutoa 0 (saa ya marejeleo ya CDR) • Saa ya pato 1 (Saa ya kasi ya kiungo) • Saa ya kutoa 2 (saa ya video) Kumbuka: Usanidi chaguo-msingi wa IOPLL si halali kwa azimio lolote la HDMI. IOPLL imesanidiwa upya kwa mipangilio ifaayo baada ya kuwasha.
Transceiver PHY Weka Upya Kidhibiti	Kidhibiti cha uwekaji upya cha Transceiver PHY huhakikisha uanzishaji unaotegemewa wa vipitisha data vya RX. Ingizo la kuweka upya kidhibiti hiki huchochewa na usanidi upya wa RX, na huzalisha ishara inayolingana ya kuweka upya analogi na dijiti kwenye kizuizi cha Transceiver Native PHY kulingana na mpangilio wa kuweka upya ndani ya kizuizi.
RX Asili PHY	Kizuizi kigumu cha kupitisha data ambacho hupokea data ya mfululizo kutoka kwa chanzo cha nje cha video. Huondoa data ya mfululizo kwa data sambamba kabla ya kupitisha data kwenye msingi wa HDMI RX.
Usimamizi wa Urekebishaji wa RX	Udhibiti wa uwekaji upya wa RX ambao hutekelezea sakiti za ugunduzi wa viwango kwa kutumia HDMI PLL ili kuendesha kipitishi kizio cha RX kufanya kazi kwa viwango vyovyote vya kiholela vya kiungo kuanzia 250 Mbps hadi 6,000 Mbps. Rejelea Mchoro 23 kwenye ukurasa wa 63 hapa chini.

Usanidi upya wa IOPLL

Kizuizi cha usanidi upya cha IOPLL huwezesha usanidi upya wa wakati halisi wa PLL katika Intel FPGAs. Kizuizi hiki husasisha mzunguko wa saa ya pato na kipimo data cha PLL kwa wakati halisi, bila kusanidi upya FPGA nzima. Kizuizi hiki kinatumia 100 MHz katika vifaa vya Intel Arria 10. Kwa sababu ya kikomo cha uwekaji upya wa IOPLL, tumia Quartus INI permit_nf_pll_reconfig_out_of_lock=on wakati wa uundaji upya wa IP ya usanidi wa IOPLL. Ili kutumia Quartus INI, jumuisha "permit_nf_pll_reconfig_out_of_lock=on" kwenye quartus.ini file na mahali katika file saraka ya mradi wa Intel Quartus Prime. Unapaswa kuona ujumbe wa onyo unapohariri kizuizi cha usanidi upya cha IOPLL (pll_hdmi_reconfig) katika programu ya Quartus Prime na INI. Kumbuka: Bila Quartus INI hii, usanidi upya wa IOPLL hauwezi kukamilika ikiwa IOPLL itapoteza kufuli wakati wa usanidi upya.

PIO

Kizuizi sambamba cha pembejeo/pato (PIO) hufanya kazi kama udhibiti, hali na weka upya violesura kwenda au kutoka kwa mfumo mdogo wa CPU.

Kielelezo 23. Mtiririko wa Mlolongo wa Urekebishaji wa Viwango vingi
Kielelezo kinaonyesha mtiririko wa mfuatano wa viwango vingi vya usanidi wa kidhibiti kinapopokea mtiririko wa data ya ingizo na mzunguko wa saa ya marejeleo, au kipitisha data kinapofunguliwa.Jedwali 34. Vipengele vya Juu vya HDMI TX

Moduli	Maelezo
Msingi wa HDMI TX	Msingi wa IP hupokea data ya video kutoka kwa kiwango cha juu na hufanya usimbaji wa TMDS, usimbaji wa data saidizi, usimbaji wa data ya sauti, usimbaji wa data ya video, na kutambaa.
Mwalimu wa I2C	I2C ni kiolesura kinachotumika kwa Sink Display Data Channel (DDC) na Hali na Data Channel (SCDC). Chanzo cha HDMI hutumia DDC kubainisha uwezo na sifa za sinki kwa kusoma muundo wa data wa Data Iliyoongezwa ya Utambulisho wa Onyesho (E-EDID). • Kama DDC, I2C Master inasoma EDID kutoka kwenye sinki la nje ili kusanidi maelezo ya EDID RAM ya EDID kwenye HDMI RX Juu au kwa usindikaji wa video. • Kama SCDC, I2C master huhamisha muundo wa data wa SCDC kutoka chanzo cha FPGA hadi sinki ya nje kwa ajili ya uendeshaji wa HDMI 2.0b. Kwa mfanoampna, ikiwa mtiririko wa data unaotoka ni zaidi ya Mbps 3,400, kichakataji cha Nios II huamuru bwana wa I2C kusasisha biti za TMDS_BIT_CLOCK_RATIO na SCRAMBLER_ENABLE za rejista ya usanidi ya SCDC hadi 1.
IOPLL	IOPLL hutoa saa ya kasi ya kiungo na saa ya video kutoka saa inayoingia ya TMDS. • Saa ya pato 1 (Saa ya kasi ya kiungo) • Saa ya kutoa 2 (saa ya video) Kumbuka: Usanidi chaguo-msingi wa IOPLL si halali kwa azimio lolote la HDMI. IOPLL imesanidiwa upya kwa mipangilio ifaayo baada ya kuwasha.
Transceiver PHY Weka Upya Kidhibiti	Kidhibiti cha uwekaji upya cha Transceiver PHY huhakikisha uanzishaji unaotegemewa wa vipitisha data vya TX. Ingizo la kuweka upya kidhibiti hiki huanzishwa kutoka kiwango cha juu, na hutoa ishara inayolingana ya kuweka upya analogi na dijiti kwenye kizuizi cha Transceiver Native PHY kulingana na mpangilio wa kuweka upya ndani ya kizuizi. Mawimbi ya tx_ready ya kutoa kutoka kwenye kizuizi hiki pia hufanya kazi kama mawimbi ya kuweka upya IP ya Intel FPGA ya HDMI ili kuashiria kipitisha data kinaendelea kufanya kazi, na kiko tayari kupokea data kutoka kwa msingi.
Transceiver Native PHY	Kizuizi kigumu cha kupitisha data ambacho hupokea data sambamba kutoka kwa msingi wa HDMI TX na kuratibu data kutokana na kuisambaza. Kiolesura cha urekebishaji kimewashwa katika kizuizi cha TX Native PHY ili kuonyesha muunganisho kati ya TX Native PHY na kisuluhishi cha transceiver. Hakuna usanidi upya unaofanywa kwa TX Native PHY. Kumbuka: Ili kukidhi hitaji la kupindisha kati ya kituo cha HDMI TX, weka chaguo la modi ya kuunganisha chaneli ya TX katika kihariri cha kigezo cha kigezo cha Intel Arria 10 Transceiver Native PHY ili Kuunganisha kwa PMA na PCS. Pia unahitaji kuongeza hitaji la juu zaidi la kikwazo (set_max_skew) kwenye mawimbi ya kuweka upya kidijitali kutoka kwa kidhibiti cha kuweka upya kipitisha data (tx_digitalreset) kama inavyopendekezwa kwenye kidhibiti Mwongozo wa Mtumiaji wa Intel Arria 10 Transceiver PHY.
TX PLL	Kizuizi cha kisambazaji cha PLL hutoa saa ya kasi ya mfululizo kwa kizuizi cha Asilia cha Transceiver PHY. Kwa muundo huu wa zamani wa IP ya HDMI Intel FPGAample, fPLL inatumika kama TX PLL.
Usanidi upya wa IOPLL	Kizuizi cha usanidi upya cha IOPLL huwezesha usanidi upya wa wakati halisi wa PLL katika Intel FPGAs. Kizuizi hiki husasisha mzunguko wa saa ya pato na kipimo data cha PLL kwa wakati halisi, bila kusanidi upya FPGA nzima. Kizuizi hiki kinatumia 100 MHz katika vifaa vya Intel Arria 10. Kwa sababu ya kikomo cha uwekaji upya wa IOPLL, tumia Quartus INI permit_nf_pll_reconfig_out_of_lock=on wakati wa uundaji upya wa IP ya usanidi wa IOPLL. Ili kutumia Quartus INI, jumuisha "permit_nf_pll_reconfig_out_of_lock=on" kwenye quartus.ini file na mahali katika file saraka ya mradi wa Intel Quartus Prime. Unapaswa kuona ujumbe wa onyo unapohariri kizuizi cha usanidi upya cha IOPLL (pll_hdmi_reconfig) katika programu ya Intel Quartus Prime na INI. Kumbuka: Bila Quartus INI hii, usanidi upya wa IOPLL hauwezi kukamilika ikiwa IOPLL itapoteza kufuli wakati wa usanidi upya.
PIO	Kizuizi sambamba cha pembejeo/pato (PIO) hufanya kazi kama udhibiti, hali na weka upya violesura kwenda au kutoka kwa mfumo mdogo wa CPU.

Jedwali 35. Kiwango cha Data ya Transceiver na Oversampling Factor kwa Kila Masafa ya Masafa ya Saa ya TMDS

Masafa ya Saa ya TMDS (MHz)	Uwiano wa saa kidogo ya TMDS	oversampling Factor	Kiwango cha Data ya Transceiver (Mbps)
85–150	1	Haitumiki	3400–6000
100–340	0	Haitumiki	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Jedwali 36. Vitalu vya Kawaida vya Kiwango cha Juu

Moduli

Maelezo

Transceiver Arbiter

Kizuizi hiki cha utendakazi cha jumla huzuia vipitisha sauti kusawazisha wakati huo huo vipitisha data vya RX au TX ndani ya chaneli moja halisi zinahitaji kusanidiwa upya. Urekebishaji upya wa wakati mmoja huathiri programu ambapo vipitisha data vya RX na TX ndani ya chaneli hiyo hiyo vimegawiwa kwa utekelezaji huru wa IP. Kisuluhishi hiki cha transceiver ni kiendelezi kwa azimio linalopendekezwa kwa kuunganisha simplex TX na simplex RX kwenye chaneli moja halisi. Msuluhishi huyu wa transceiver pia husaidia katika kuunganisha na kusuluhisha maombi ya usanidi upya ya Avalon-MM RX na TX yanayolenga vipitisha data vya simplex RX na TX ndani ya chaneli kwani lango la kiolesura cha usanidi upya wa vipitisha data vinaweza kufikiwa kwa kufuatana tu. Muunganisho wa kiolesura kati ya kisuluhishi cha transceiver na TX/RX Native PHY/PHY Kuweka Upya Kidhibiti huzuia katika muundo huu wa zamani.ample huonyesha modi ya jumla inayotumika kwa mseto wowote wa IP kwa kutumia kisuluhishi cha mpito. Kisuluhishi cha mpito hakihitajiki wakati kipenyozi cha RX au TX pekee ndicho kinatumika kwenye chaneli. Kisuluhishi cha mpito humtambulisha mwombaji wa usanidi upya kupitia violesura vyake vya usanidi upya vya Avalon-MM na kuhakikisha kuwa tx_reconfig_cal_busy au rx_reconfig_cal_busy inayolingana imewekewa lango ipasavyo. Kwa programu ya HDMI, ni RX pekee inayoanzisha usanidi upya. Kwa kuelekeza ombi la usanidi upya wa Avalon-MM kupitia kisuluhishi, msuluhishi anabainisha kuwa ombi la usanidi upya linatoka kwa RX, ambayo kisha huzuia tx_reconfig_cal_busy kutoka kwa kudai na kuruhusu rx_reconfig_cal_busy kudai. Lango huzuia transceiver ya TX kusogezwa hadi kwa modi ya kusawazisha bila kukusudia.

	Kumbuka: Kwa sababu HDMI inahitaji usanidi upya wa RX pekee, mawimbi ya tx_reconfig_mgmt_* yamefungwa. Pia, kiolesura cha Avalon-MM hakihitajiki kati ya kisuluhishi na kizuizi cha TX Native PHY. Vitalu vimepewa kiolesura katika muundo wa zamaniample ili kuonyesha muunganisho wa kisuluhishi cha kipitisha data kwa jumla kwa Kidhibiti cha Kuweka Upya cha TX/RX Native PHY/PHY.
Kiungo cha RX-TX	• Data ya pato la video na mawimbi ya ulandanishi kutoka kwa mzunguko wa msingi wa HDMI RX kupitia DCFIFO kwenye vikoa vya saa za video za RX na TX. • Kifurushi cha Udhibiti wa Jumla (GCP), InfoFrames (AVI, VSI na AI), data saidizi, na mzunguko wa data ya sauti kupitia DCFIFO kwenye vikoa vya saa za kasi za kiungo za RX na TX. • Lango la data saidizi la msingi wa HDMI TX hudhibiti data saidizi ambayo inapita kupitia DCFIFO kupitia shinikizo la nyuma. Shinikizo la nyuma huhakikisha kuwa hakuna pakiti kisaidizi isiyokamilika kwenye bandari ya data ya msaidizi. • Kizuizi hiki pia hufanya uchujaji wa nje: — Huchuja data ya sauti na pakiti ya uundaji upya wa saa kutoka kwa mtiririko wa data kisaidizi kabla ya kusambaza kwa kituo kikuu cha data cha HDMI TX. Kumbuka: Ili kulemaza uchujaji huu, bonyeza user_pb[2]. Washa uchujaji huu ili kuhakikisha kuwa hakuna nakala za data ya sauti na pakiti ya uundaji upya wa saa ya sauti katika mtiririko wa data msaidizi uliotumwa upya. - Huchuja InfoFrame ya High Dynamic Range (HDR) kutoka kwa data saidizi ya HDMI RX na kuingiza ex.ample HDR InfoFrame kwa data saidizi ya HDMI TX kupitia kizidishi cha Avalon ST.
Mfumo Ndogo wa CPU	Mfumo mdogo wa CPU hufanya kazi kama vidhibiti vya SCDC na DDC, na kidhibiti cha usanidi upya wa chanzo. • Kidhibiti chanzo cha SCDC kina kidhibiti kikuu cha I2C. Kidhibiti kikuu cha I2C huhamisha muundo wa data wa SCDC kutoka chanzo cha FPGA hadi kwenye sinki la nje kwa ajili ya uendeshaji wa HDMI 2.0b. Kwa mfanoampna, ikiwa mtiririko wa data unaotoka ni Mbps 6,000, kichakataji cha Nios II huamuru kidhibiti kikuu cha I2C kusasisha biti za TMDS_BIT_CLOCK_RATIO na SCRAMBLER_ENABLE za rejista ya usanidi ya sink TMDS hadi 1. • I2C master sawa pia huhamisha muundo wa data wa DDC (E-EDID) kati ya chanzo cha HDMI na sinki ya nje. • Nios II CPU hufanya kazi kama kidhibiti cha usanidi upya wa chanzo cha HDMI. CPU inategemea ugunduzi wa kiwango cha mara kwa mara kutoka kwa moduli ya Usimamizi wa Uwekaji Upya wa RX ili kubaini ikiwa TX inahitaji kusanidiwa upya. Kitafsiri cha utumwa cha Avalon-MM hutoa kiolesura kati ya kichakataji cha Nios II kiolesura mkuu cha Avalon-MM na violesura vya Avalon-MM vya watumwa vya IOPLL na TX Native PHY vilivyowekwa nje vya HDMI. • Mtiririko wa mfuatano wa uwekaji upya kwa TX ni sawa na RX, isipokuwa kwamba usanidi upya wa PLL na transceiver na mpangilio wa kuweka upya unafanywa kwa kufuatana. Rejelea Mchoro 24 kwenye ukurasa wa 67.

Kielelezo 24. Mtiririko wa Mlolongo wa Urekebishaji
Kielelezo kinaonyesha mtiririko wa programu ya Nios II ambayo inahusisha vidhibiti vya I2C master na chanzo cha HDMI.3.5. Uingizaji na Uchujaji wa Masafa ya Uendeshaji na Ustadi (HDR) wa InfoFrame
Muundo wa IP wa Intel FPGA wa zamaniample inajumuisha onyesho la uwekaji wa HDR InfoFrame katika mfumo wa kurudi nyuma wa RX-TX.
Toleo la 2.0b la Uainisho wa HDMI huruhusu Safu Inayobadilika na Mastering InfoFrame kupitishwa kupitia mkondo msaidizi wa HDMI. Katika onyesho hilo, kizuizi cha Uingizaji Data Saidizi kinaauni uwekaji wa HDR. Unahitaji tu kufomati pakiti ya HDR InfoFrame iliyokusudiwa kama ilivyobainishwa katika jedwali la orodha ya mawimbi ya sehemu na utumie sehemu ya Udhibiti wa Uingizaji wa AUX ili kuratibu uwekaji wa HDR InfoFrame mara moja kwa kila fremu ya video.
Katika hii example usanidi, katika hali ambapo mtiririko msaidizi unaoingia tayari unajumuisha HDR InfoFrame, maudhui ya HDR yaliyotiririshwa yanachujwa. Uchujaji huepuka kutatanisha InfoFrames za HDR kusambazwa na huhakikisha kwamba ni zile tu zilizobainishwa katika HDR S.ampmoduli ya data hutumiwa.
Mchoro wa 25. Kiungo cha RX-TX chenye Msururu Mbadala na Uingizaji wa InfoFrame ya Mastering
Kielelezo kinaonyesha mchoro wa zuio wa kiungo cha RX-TX ikiwa ni pamoja na Safu ya Nguvu na uwekaji wa Mastering InfoFrame kwenye mkondo msaidizi wa HDMI TX.
Jedwali 37. Kizuizi cha Uingizaji Data Saidizi (altera_hdmi_aux_hdr) Mawimbi

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Rudisha
clk	Ingizo	1	Ingizo la saa. Saa hii inapaswa kuunganishwa kwenye saa ya kasi ya kiungo.
weka upya	Ingizo	1	Weka upya ingizo.

Jenereta ya Pakiti Msaidizi na Ishara za Multiplexer
multiplexer_out_data	Pato	72	Pato la utiririshaji la Avalon kutoka kwa kiboreshaji.
multiplexer_out_valid	Pato	1
multiplexer_out_tayari	Pato	1
multiplexer_out_startofpacket	Pato	1
multiplexer_out_endofpacket	Pato	1
multiplexer_out_channel	Pato	11
multiplexer_in_data	Ingizo	72	Ingizo la mtiririko wa Avalon kwenye mlango wa In1 wa kizidishio. HDMI TX Video Vsync. Ishara hii inapaswa kusawazishwa kwa kikoa cha saa ya kasi ya kiungo. Msingi huingiza HDR InfoFrame kwenye mtiririko msaidizi kwenye ukingo wa mwinuko wa mawimbi haya.
multiplexer_in_valid	Ingizo	1
multiplexer_in_tayari	Ingizo	1
multiplexer_in_startofpacket	Ingizo	1
multiplexer_in_endofpacket hdmi_tx_vsync	Ingizo Ingizo	1 1

Jedwali 38. Moduli ya Data ya HDR (altera_hdmi_hdr_infoframe) Ishara

Mawimbi	Mwelekeo	Upana	Maelezo
hb0	Pato	8	Header byte 0 ya Safu Inayobadilika na Mastering InfoFrame: msimbo wa aina ya InfoFrame.
hb1	Pato	8	Header byte 1 ya Safu Inayobadilika na Mastering InfoFrame: nambari ya toleo la InfoFrame.
hb2	Pato	8	Header byte 2 ya Safu Inayobadilika na Mastering InfoFrame: Urefu wa InfoFrame.
pb	Ingizo	224	Data byte ya Safu Inayobadilika na Mastering InfoFrame.

Jedwali la 39. Sehemu Zinazobadilika na Mastering InfoFrame Data Byte Bit-Fields

Sehemu ndogo	Ufafanuzi	Aina ya 1 ya Metadata tuli
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	nyeupe_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	nyeupe_point_y, LSB

143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Kiwango cha juu cha Mwanga wa Maudhui, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Kiwango cha juu cha Mwanga wa Maudhui, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Kiwango cha juu cha Fremu-wastani wa Mwanga, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Kiwango cha Juu cha Fremu-wastani wa Mwanga, MSB
215:208	Imehifadhiwa
223:216	Imehifadhiwa

Inalemaza Uingizaji na Uchujaji wa HDR
Kuzima uwekaji na kichujio cha HDR hukuwezesha kuthibitisha utumaji upya wa maudhui ya HDR ambayo tayari yanapatikana katika mkondo msaidizi wa chanzo bila marekebisho yoyote katika muundo wa zamani wa RX-TX Retransmit.ample.
Ili kulemaza uwekaji na uchujaji wa HDR InfoFrame:

1. Weka block_ext_hdr_infoframe hadi 1'b0 kwenye rxtx_link.v file ili kuzuia uchujaji wa HDR InfoFrame kutoka kwa mkondo wa Usaidizi.
2. Weka multiplexer_in0_valid ya mfano avalon_st_multiplexer katika altera_hdmi_aux_hdr.v file hadi 1'b0 ili kuzuia Jenereta ya Kifurushi Kisaidizi kuunda na kuingiza HDR InfoFrame ya ziada kwenye mtiririko wa Usaidizi wa TX.
   

3.6. Mpango wa Kufunga
Mpango wa saa unaonyesha vikoa vya saa katika muundo wa zamani wa IP wa Intel FPGA wa HDMIample.
Kielelezo 26. HDMI Intel FPGA IP Design ExampMpango wa Kufunga saa (Toleo la Intel Quartus Prime Pro)Kielelezo 27. HDMI Intel FPGA IP Design ExampMpango wa Kufunga Saa (Toleo la Kawaida la Intel Quartus)Jedwali 40. Ishara za Mpango wa Kufunga

Saa	Jina la Mawimbi katika Usanifu	Maelezo
TX IOPLL/ TX PLL Saa ya Marejeleo 1	hdmi_clk_in	Saa ya marejeleo kwa TX IOPLL na TX PLL. Masafa ya saa ni sawa na masafa ya saa ya TMDS yanayotarajiwa kutoka kwa kituo cha saa cha HDMI TX TMDS. Kwa muundo huu wa zamani wa IP ya HDMI Intel FPGAampna, saa hii imeunganishwa kwenye saa ya RX TMDS kwa madhumuni ya onyesho. Katika programu yako, unahitaji kusambaza saa mahususi yenye masafa ya saa ya TMDS kutoka kwa oscillator inayoweza kupangwa kwa utendakazi bora wa msukosuko. Kumbuka: Usitumie pini ya transceiver RX kama saa ya marejeleo ya TX PLL. Muundo wako hautatoshea ikiwa utaweka refclk ya HDMI TX kwenye pini ya RX.
TX Transceiver Saa Nje	tx_clk	Saa ya nje iliyopatikana kutoka kwa kipitishi sauti, na marudio hutofautiana kulingana na kasi ya data na alama kwa kila saa. Masafa ya saa ya kuisha kwa kipenyo cha TX = Kiwango cha data cha kisambaza data/ (Alama kwa saa*10)
Saa ya serial ya TX PLL	tx_bonding_clocks	Saa ya haraka ya serial inayotolewa na TX PLL. Mzunguko wa saa umewekwa kulingana na kiwango cha data.
Saa ya Kasi ya Kiungo cha TX/RX	ls_clk	Saa ya kasi ya kiungo. Masafa ya saa ya kasi ya kiungo inategemea masafa ya saa ya TMDS yanayotarajiwa, oversampkipengele cha ling, alama kwa kila saa, na uwiano wa saa kidogo ya TMDS.

		Uwiano wa Saa ya Kidogo ya TMDS	Masafa ya Saa ya Kiungo
		0	Masafa ya saa ya TMDS/ Alama kwa kila saa
		1	Masafa ya saa ya TMDS *4 / Alama kwa kila saa
Saa ya Video ya TX/RX	video_clk	Saa ya data ya video. Masafa ya saa ya data ya video yanatokana na kasi ya kiungo cha TX kulingana na kina cha rangi.
		Uwiano wa Saa ya Kidogo ya TMDS	Masafa ya Saa ya Data ya Video
		0	Saa ya TMDS/ Alama kwa saa/ Kipengele cha kina cha rangi
		1	Saa ya TMDS *4 / Alama kwa kila saa/ Kipengele cha kina cha rangi
		Bits kwa Rangi	Kipengele cha Kina cha Rangi
		8	1
		10	1.25
		12	1.5
		16	2.0
Saa ya RX TMDS	tmds_clk_in	Kituo cha saa cha TMDS kutoka kwa HDMI RX na kuunganishwa na saa ya marejeleo kwa IOPLL.
Saa ya Marejeleo ya RX CDR 0 /TX PLL Saa ya Marejeleo 0	fr_clk	Saa ya marejeleo inayoendeshwa bila malipo kwa RX CDR na TX PLL. Saa hii inahitajika kwa urekebishaji wa kuongeza nguvu.
Saa ya Marejeleo ya RX CDR 1	iopll_outclk0	Saa ya marejeleo kwa RX CDR ya kipitishi habari cha RX.
		Kiwango cha Data	Masafa ya Saa ya Marejeleo ya RX
		Kiwango cha data <1 Gbps	Masafa ya saa ya 5× TMDS
		1 Gbps< Kiwango cha data <3.4 Gbps	Masafa ya saa ya TMDS
		Kiwango cha data>Gbps 3.4	Masafa ya saa ya 4× TMDS
		• Kiwango cha Data <1 Gbps: Kwa zaidiampling ili kukidhi mahitaji ya kiwango cha chini cha data ya transceiver. • Kiwango cha Data > Gbps 3.4: Ili kufidia uwiano wa biti ya TMDS kwa saa ya 1/40 ili kudumisha kiwango cha data ya kipenyozi kwa uwiano wa saa katika 1/10. Kumbuka: Usitumie pini ya transceiver RX kama saa ya marejeleo ya CDR. Muundo wako hautatoshea ikiwa utaweka refclk ya HDMI RX kwenye pini ya RX.
RX Transceiver Saa Nje	rx_clk	Saa ya nje iliyopatikana kutoka kwa kipitishi sauti, na marudio hutofautiana kulingana na kasi ya data na alama kwa kila saa. Mzunguko wa saa ya kisambaza data cha RX = Kiwango cha data cha kisambaza data/ (Alama kwa saa*10)
Saa ya Usimamizi	mgmt_clk	Saa ya bure ya 100 MHz kwa vifaa hivi:

		• Miingiliano ya Avalon-MM kwa usanidi upya - Mahitaji ya masafa ya masafa ni kati ya 100-125 MHz. •, PHY weka upya kidhibiti kwa mfuatano wa uwekaji upya wa kipitisha data — Mahitaji ya masafa ya masafa ni kati ya 1–500 MHz. • Usanidi Upya wa IOPLL - Masafa ya juu ya saa ni 100 MHz. • Urekebishaji wa RX kwa usimamizi • CPU • I2C Master
Saa ya I2C	i2c_clk	Saa ya MHz 100 inayotumia saa ya I2C, inasajili SCDC katika msingi wa HDMI RX na EDID RAM.

Habari Zinazohusiana

• Kwa kutumia Transceiver RX Pin kama CDR Reference Clock
• Kwa kutumia Transceiver RX Pin kama Saa ya Marejeleo ya TX PLL

3.7. Ishara za Kiolesura
Jedwali huorodhesha ishara za muundo wa zamani wa IP wa Intel FPGA wa HDMIample.
Jedwali 41. Ishara za Kiwango cha Juu

Mawimbi	Mwelekeo	Upana	Maelezo
Ishara ya Oscillator kwenye ubao
clk_fpga_b3_p	Ingizo	1	100 MHz saa inayoendesha bila malipo kwa saa ya marejeleo ya msingi
REFCLK_FMCB_P (Toleo la Intel Quartus Prime Pro)	Ingizo	1	Saa ya bure ya 625 MHz kwa saa ya kumbukumbu ya transceiver; saa hii inaweza kuwa ya masafa yoyote

Vifungo vya Kushinikiza vya Mtumiaji na LEDs
mtumiaji_pb	Ingizo	1	Bonyeza kitufe ili kudhibiti utendakazi wa muundo wa IP wa Intel FPGA wa HDMI
cpu_resetn	Ingizo	1	Uwekaji upya wa ulimwengu
user_led_g	Pato	4	Onyesho la kijani la LED Rejelea Usanidi wa Maunzi kwenye ukurasa wa 89 kwa habari zaidi kuhusu vitendaji vya LED.
user_led_r	Pato	4	Onyesho la LED nyekundu Rejelea Usanidi wa Maunzi kwenye ukurasa wa 89 kwa habari zaidi kuhusu vitendaji vya LED.

Pini za Kadi ya Binti ya FMC kwenye Bandari ya FMC B
fmcb_gbtclk_m2c_p_0	Ingizo	1	Saa ya HDMI RX TMDS
fmcb_dp_m2c_p	Ingizo	3	Njia za data za HDMI RX nyekundu, kijani na bluu • Marekebisho ya kadi ya binti ya Bitec 11 — [0]: RX TMDS Channel 1 (Kijani) — [1]: RX TMDS Channel 2 (Nyekundu) — [2]: RX TMDS Channel 0 (Bluu) • Marekebisho ya kadi ya binti ya Bitec 4 au 6 — [0]: Mkondo 1 wa RX TMDS (Kijani)— polarity imegeuzwa — [1]: Mkondo 0 wa TMDS wa RX (Bluu)— polarity imegeuzwa — [2]: RX TMDS Channel 2 (Nyekundu)— polarity imegeuzwa
fmcb_dp_c2m_p	Pato	4	Njia za data za HDMI TX, nyekundu, kijani na bluu • Marekebisho ya kadi ya binti ya Bitec 11 — [0]: TX TMDS Channel 2 (Nyekundu) — [1]: TX TMDS Channel 1 (Kijani) — [2]: TX TMDS Channel 0 (Bluu) — [3]: Kituo cha Saa cha TX TMDS • Marekebisho ya kadi ya binti ya Bitec 4 au 6 — [0]: Kituo cha Saa cha TX TMDS — [1]: TX TMDS Channel 0 (Bluu) — [2]: TX TMDS Channel 1 (Kijani) — [3]: TX TMDS Channel 2 (Nyekundu)
fmcb_la_rx_p_9	Ingizo	1	Kitambua nguvu cha HDMI RX +5V
fmcb_la_rx_p_8	Inout	1	Gundua plagi ya moto ya HDMI RX
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA ya DDC na SCDC
fmcb_la_tx_p_10	Ingizo	1	HDMI RX I2C SCL kwa DDC na SCDC
fmcb_la_tx_p_12	Ingizo	1	Gundua plagi ya moto ya HDMI TX
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA ya DDC na SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL ya DDC na SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA kwa udhibiti wa uendeshaji upya
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL kwa udhibiti wa uendeshaji upya

Jedwali 42. Ishara za Kiwango cha Juu za HDMI RX

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Weka Upya Ishara
mgmt_clk	Ingizo	1	Ingizo la saa ya mfumo (MHz 100)
fr_clk (Toleo la Intel Quartus Prime Pro)	Ingizo	1	Saa ya kukimbia isiyolipishwa (625 MHz) kwa saa ya marejeleo ya kipenyo kikuu. Saa hii inahitajika kwa urekebishaji wa transceiver wakati wa hali ya kuwasha. Saa hii inaweza kuwa ya masafa yoyote.
weka upya	Ingizo	1	Ingizo la kuweka upya mfumo

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Weka Upya Ishara
reset_xcvr_powerup (Toleo la Intel Quartus Prime Pro)	Ingizo	1	Ingizo la kuweka upya kisambaza data. Ishara hii inadaiwa wakati wa mchakato wa kubadilisha saa za marejeleo (kutoka saa inayoendesha bila malipo hadi saa ya TMDS) katika hali ya kuwasha.
tmds_clk_in	Ingizo	1	Saa ya HDMI RX TMDS
i2c_clk	Ingizo	1	Ingizo la saa la kiolesura cha DDC na SCDC
vid_clk_out	Pato	1	Pato la saa ya video
ls_clk_out	Pato	1	Unganisha pato la saa ya kasi
sys_init	Pato	1	Kuanzisha mfumo ili kuweka upya mfumo baada ya kuzima

RX Transceiver na Ishara za IOPLL
rx_data_serial	Ingizo	3	Data ya mfululizo ya HDMI kwa RX Native PHY
gxb_rx_tayari	Pato	1	Inaonyesha RX Native PHY iko tayari
gxb_rx_cal_busy_out	Pato	3	Urekebishaji wa RX Native PHY unashughulika na kisuluhishi cha kipitisha data
gxb_rx_cal_busy_in	Ingizo	3	Urekebishaji mawimbi yenye shughuli nyingi kutoka kwa kisuluhishi cha kipitisha data hadi RX Native PHY
iopll_imefungwa	Pato	1	Onyesha IOPLL imefungwa
gxb_reconfig_write	Ingizo	3	Usanidi upya wa kiolesura cha Avalon-MM kutoka RX Native PHY hadi kisuluhishi cha kipitisha data.
gxb_reconfig_read	Ingizo	3
gxb_reconfig_anwani	Ingizo	30
gxb_reconfig_writedata	Ingizo	96
gxb_reconfig_readdata	Pato	96
gxb_reconfig_waitrequest	Pato	3

Usimamizi wa Urekebishaji wa RX
rx_reconfig_en	Pato	1	Urekebishaji wa RX huwezesha ishara
kipimo	Pato	24	Kipimo cha masafa ya saa ya HDMI RX TMDS (katika ms 10)
kipimo_halali	Pato	1	Inaonyesha ishara ya kipimo ni halali
os	Pato	1	oversampkipengele cha ling: • 0: Hakuna zaidiampling • 1: 5× zaidiampling
reconfig_mgmt_write	Pato	1	Udhibiti wa usanidi upya wa RX Kiolesura kilichopangwa kwa kumbukumbu cha Avalon hadi kisuluhishi cha mpito
reconfig_mgmt_read	Pato	1
reconfig_mgmt_anwani	Pato	12

reconfig_mgmt_writedata	Pato	32
reconfig_mgmt_readdata	Ingizo	32
reconfig_mgmt_waitrequest	Ingizo	1

Ishara za HDMI RX Core
TMDS_Bit_clock_Ratio	Pato	1	violesura vya rejista za SCDC
sauti_de	Pato	1	Violesura vya sauti vya msingi vya HDMI RX Rejelea sehemu ya Sink Interfaces katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
data_ya_sauti	Pato	256
habari_ya_audio	Pato	48
sauti_N	Pato	20
sauti_CTS	Pato	20
metadata_ya_sauti	Pato	165
umbizo_sauti	Pato	5
aux_pkt_data	Pato	72	Violesura vya ziada vya HDMI RX vya msingi Rejelea sehemu ya Sink Interfaces katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
aux_pkt_add	Pato	6
aux_pkt_wr	Pato	1
aux_data	Pato	72
aux_sop	Pato	1
aux_eop	Pato	1
aux_halali	Pato	1
aux_kosa	Pato	1
gcp	Pato	6	Ishara za bendi ya msingi ya HDMI RX Rejelea sehemu ya Sink Interfaces katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
habari_avi	Pato	112
habari_vsi	Pato	61
colordepth_mgmt_sync	Pato	2
data_ya_vid	Pato	N*48	Bandari kuu za video za HDMI RX Kumbuka: N = alama kwa saa Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
video_vsync	Pato	N
video_hsync	Pato	N
video_de	Pato	N
hali	Pato	1	Udhibiti wa msingi wa HDMI RX na bandari za hali Kumbuka: N = alama kwa saa Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
ctrl	Pato	N*6
imefungwa	Pato	3
vid_lock	Pato	1
katika_5v_nguvu	Ingizo	1	HDMI RX 5V tambua na ugundue hotplug Rejea Sink Interfaces sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	Kiolesura cha HDMI RX DDC na SCDC
hdmi_rx_i2c_scl	Inout	1

Ishara za RAM za RX EDID
edid_ram_access	Ingizo	1	Kiolesura cha ufikiaji cha RAM cha HDMI RX EDID. Thibitisha edid_ram_access unapotaka kuandika au kusoma kutoka kwa RAM ya EDID, vinginevyo mawimbi haya yanapaswa kuwekwa chini.
edid_ram_anwani	Ingizo	8
edid_ram_andika	Ingizo	1
edid_ram_soma	Ingizo	1
edid_ram_readdata	Pato	8
edid_ram_writedata	Ingizo	8
edid_ram_waitrequest	Pato	1

Jedwali 43. Ishara za Kiwango cha Juu za HDMI TX

Mawimbi	Mwelekeo	Upana	Maelezo
Saa na Weka Upya Ishara
mgmt_clk	Ingizo	1	Ingizo la saa ya mfumo (MHz 100)
fr_clk (Toleo la Intel Quartus Prime Pro)	Ingizo	1	Saa ya kukimbia isiyolipishwa (625 MHz) kwa saa ya marejeleo ya kipenyo kikuu. Saa hii inahitajika kwa urekebishaji wa transceiver wakati wa hali ya kuwasha. Saa hii inaweza kuwa ya masafa yoyote.
weka upya	Ingizo	1	Ingizo la kuweka upya mfumo
hdmi_clk_in	Ingizo	1	Saa ya marejeleo kwa TX IOPLL na TX PLL. Mzunguko wa saa ni sawa na mzunguko wa saa ya TMDS.
vid_clk_out	Pato	1	Pato la saa ya video
ls_clk_out	Pato	1	Unganisha pato la saa ya kasi
sys_init	Pato	1	Kuanzisha mfumo ili kuweka upya mfumo baada ya kuzima
weka upya_xcvr	Ingizo	1	Weka upya kwa kipitishi sauti cha TX
weka_pll upya	Ingizo	1	Weka upya kwa IOPLL na TX PLL
reset_pll_reconfig	Pato	1	Weka upya kwa usanidi upya wa PLL

Transceiver ya TX na Ishara za IOPLL
tx_data_serial	Pato	4	Data ya mfululizo ya HDMI kutoka kwa TX Native PHY
gxb_tx_tayari	Pato	1	Inaonyesha TX Native PHY iko tayari
gxb_tx_cal_busy_out	Pato	4	Urekebishaji wa TX Native PHY ishara yenye shughuli nyingi kwa kisuluhishi cha kipitisha data
gxb_tx_cal_busy_in	Ingizo	4	Urekebishaji mawimbi yenye shughuli nyingi kutoka kwa kisuluhishi cha kipitisha habari hadi kwa TX Native PHY

Transceiver ya TX na Ishara za IOPLL
iopll_imefungwa	Pato	1	Onyesha IOPLL imefungwa
txpll_imefungwa	Pato	1	Onyesha TX PLL imefungwa
gxb_reconfig_write	Ingizo	4	Usanidi upya wa kibadilishaji kiolesura cha kumbukumbu cha Avalon kutoka TX Native PHY hadi kisuluhishi cha kipitisha data.
gxb_reconfig_read	Ingizo	4
gxb_reconfig_anwani	Ingizo	40
gxb_reconfig_writedata	Ingizo	128
gxb_reconfig_readdata	Pato	128
gxb_reconfig_waitrequest	Pato	4

Ishara za Urekebishaji za TX IOPLL na TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Ingizo	1	Usanidi upya wa TX IOPLL/TX PLL violesura vilivyopangwa kwa kumbukumbu vya Avalon
pll_reconfig_read/ tx_pll_reconfig_read	Ingizo	1
pll_reconfig_address/ tx_pll_reconfig_address	Ingizo	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Ingizo	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Pato	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Pato	1
os	Ingizo	2	oversampkipengele cha ling: • 0: Hakuna zaidiampling • 1: 3× zaidiampling • 2: 4× zaidiampling • 3: 5× zaidiampling
kipimo	Ingizo	24	Inaonyesha mzunguko wa saa ya TMDS ya azimio la video inayotuma.

Ishara za HDMI TX Core
ctrl	Ingizo	6*N	Violesura vya msingi vya udhibiti wa HDMI TX Kumbuka: N = Alama kwa saa Rejelea sehemu ya Violesura vya Chanzo katika HDMI Mwongozo wa Mtumiaji wa IP wa Intel FPGA kwa habari zaidi.
hali	Ingizo	1
TMDS_Bit_clock_Ratio	Ingizo	1	SCViolesura vya rejista ya DC Rejelea sehemu ya Violesura vya Chanzo katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
Scrambler_Wezesha	Ingizo	1
sauti_de	Ingizo	1	Violesura vya msingi vya sauti vya HDMI TX Rejea Violesura vya Chanzo sehemu katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa taarifa zaidi.
kunyamazisha_sauti	Ingizo	1
data_ya_sauti	Ingizo	256
iliendelea…

Ishara za HDMI TX Core
habari_ya_audio	Ingizo	49
sauti_N	Ingizo	22
sauti_CTS	Ingizo	22
metadata_ya_sauti	Ingizo	166
umbizo_sauti	Ingizo	5
i2c_master_andika	Ingizo	1	TX I2C master Avalon interface iliyopangwa kwa kumbukumbu hadi I2C master ndani ya TX core. Kumbuka: Ishara hizi zinapatikana tu unapowasha Ni pamoja na I2C kigezo.
i2c_master_soma	Ingizo	1
i2c_master_anwani	Ingizo	4
i2c_master_writedata	Ingizo	32
i2c_master_readdata	Pato	32
aux_tayari	Pato	1	Violesura vya msingi vya HDMI TX Rejelea sehemu ya Violesura vya Chanzo katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
aux_data	Ingizo	72
aux_sop	Ingizo	1
aux_eop	Ingizo	1
aux_halali	Ingizo	1
gcp	Ingizo	6	Ishara za msingi za bendi ya pembeni ya HDMI TX Rejelea sehemu ya Violesura vya Chanzo katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
habari_avi	Ingizo	113
habari_vsi	Ingizo	62
data_ya_vid	Ingizo	N*48	Bandari kuu za video za HDMI TX Kumbuka: N = alama kwa saa Rejelea sehemu ya Violesura vya Chanzo katika Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI kwa maelezo zaidi.
video_vsync	Ingizo	N
video_hsync	Ingizo	N
video_de	Ingizo	N

I2C na Plug Moto Tambua Ishara
nios_tx_i2c_sda_in (Toleo la Intel Quartus Prime Pro) Kumbuka: Unapowasha Ni pamoja na I2C parameter, ishara hii imewekwa kwenye msingi wa TX na haitaonekana katika ngazi hii.	Pato	1	I2C Master Avalon interfaces zilizopangwa kwa kumbukumbu
nios_tx_i2c_scl_in (Toleo la Intel Quartus Prime Pro) Kumbuka: Unapowasha Ni pamoja na I2C parameter, ishara hii imewekwa kwenye msingi wa TX na haitaonekana katika ngazi hii.	Pato	1
nios_tx_i2c_sda_oe (Toleo la Intel Quartus Prime Pro) Kumbuka: Unapowasha Ni pamoja na I2C parameter, ishara hii imewekwa kwenye msingi wa TX na haitaonekana katika ngazi hii.	Ingizo	1
iliendelea…

I2C na Plug Moto Tambua Ishara
nios_tx_i2c_scl_oe (Toleo la Intel Quartus Prime Pro) Kumbuka: Unapowasha Ni pamoja na I2C parameter, ishara hii imewekwa kwenye msingi wa TX na haitaonekana katika ngazi hii.	Ingizo	1
nios_ti_i2c_sda_in (Toleo la Intel Quartus Prime Pro)	Pato	1
nios_ti_i2c_scl_in (Toleo la Intel Quartus Prime Pro)	Pato	1
nios_ti_i2c_sda_oe (Toleo la Intel Quartus Prime Pro)	Ingizo	1
nios_ti_i2c_scl_oe (Toleo la Intel Quartus Prime Pro)	Ingizo	1
hdmi_tx_i2c_sda	Inout	1	Miingiliano ya HDMI TX DDC na SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Toleo la Intel Quartus Prime Pro)	Inout	1	Kiolesura cha I2C cha Udhibiti wa Kadi ya Bitec Bitec 11 TI181
hdmi_tx_ti_i2c_sda (Toleo la Kawaida la Intel Quartus)	Inout	1
hdmi_ti_i2c_scl (Toleo la Intel Quartus Prime Pro)	Inout	1
hdmi_tx_ti_i2c_scl (Toleo la Kawaida la Intel Quartus)	Inout	1
tx_i2c_avalon_waitrequest	Pato	1	Miingiliano ya kumbukumbu ya Avalon ya bwana wa I2C
tx_i2c_avalon_address (Toleo la Kawaida la Intel Quartus)	Ingizo	3
tx_i2c_avalon_writedata (Toleo la Kawaida la Intel Quartus)	Ingizo	8
tx_i2c_avalon_readdata (Toleo la Kawaida la Intel Quartus)	Pato	8
tx_i2c_avalon_chipselect (Toleo la Kawaida la Intel Quartus)	Ingizo	1
tx_i2c_avalon_write (Toleo la Kawaida la Intel Quartus)	Ingizo	1
tx_i2c_irq (Toleo la Kawaida la Intel Quartus)	Pato	1
tx_ti_i2c_avalon_waitrequest (Toleo la Kawaida la Intel Quartus)	Pato	1
tx_ti_i2c_avalon_address (Toleo la Kawaida la Intel Quartus)	Ingizo	3
tx_ti_i2c_avalon_writedata (Toleo la Kawaida la Intel Quartus)	Ingizo	8
tx_ti_i2c_avalon_readdata (Toleo la Kawaida la Intel Quartus)	Pato	8
iliendelea…

I2C na Plug Moto Tambua Ishara
tx_ti_i2c_avalon_chipselect (Toleo la Kawaida la Intel Quartus)	Ingizo	1
tx_ti_i2c_avalon_write (Toleo la Kawaida la Intel Quartus)	Ingizo	1
tx_ti_i2c_irq (Toleo la Kawaida la Intel Quartus)	Pato	1
HDmi_tx_hpd_n	Ingizo	1	HDMI TX hotplug hugundua miingiliano
tx_hpd_ack	Ingizo	1
tx_hpd_req	Pato	1

Jedwali 44. Ishara za Usuluhishi wa Transceiver

Mawimbi	Mwelekeo	Upana	Maelezo
clk	Ingizo	1	Saa ya usanidi upya. Saa hii lazima ishiriki saa sawa na vizuizi vya udhibiti wa urekebishaji.
weka upya	Ingizo	1	Weka upya ishara. Uwekaji upya huu lazima ushiriki uwekaji upya sawa na vizuizi vya udhibiti wa usanidi.
rx_rcfg_sw	Ingizo	1	Usanidi upya wa RX wezesha ishara
tx_rcfg_sw	Ingizo	1	TX usanidi upya kuwezesha ishara
rx_rcfg_ch	Ingizo	2	Inaonyesha ni kituo kipi kitawekwa upya kwenye msingi wa RX. Ishara hii lazima ibaki kuthibitishwa kila wakati.
tx_rcfg_ch	Ingizo	2	Inaonyesha ni kituo kipi kitawekwa upya kwenye msingi wa TX. Ishara hii lazima ibaki kuthibitishwa kila wakati.
rx_reconfig_mgmt_write	Ingizo	1	Urekebishaji wa miingiliano ya Avalon-MM kutoka kwa usimamizi wa usanidi upya wa RX
rx_reconfig_mgmt_soma	Ingizo	1
rx_reconfig_mgmt_anwani	Ingizo	10
rx_reconfig_mgmt_writedata	Ingizo	32
rx_reconfig_mgmt_readdata	Pato	32
rx_reconfig_mgmt_waitrequest	Pato	1
tx_reconfig_mgmt_write	Ingizo	1	Urekebishaji wa miingiliano ya Avalon-MM kutoka kwa usimamizi wa usanidi upya wa TX
tx_reconfig_mgmt_read	Ingizo	1
tx_reconfig_mgmt_anwani	Ingizo	10
tx_reconfig_mgmt_writedata	Ingizo	32
tx_reconfig_mgmt_readdata	Pato	32
tx_reconfig_mgmt_waitrequest	Pato	1
reconfig_andika	Pato	1	Urekebishaji wa miingiliano ya Avalon-MM kwa kipitishi sauti
reconfig_soma	Pato	1
iliendelea…

Mawimbi	Mwelekeo	Upana	Maelezo
reconfig_anwani	Pato	10
reconfig_writedata	Pato	32
rx_reconfig_readdata	Ingizo	32
rx_reconfig_waitrequest	Ingizo	1
tx_reconfig_readdata	Ingizo	1
tx_reconfig_waitrequest	Ingizo	1
rx_cal_busy	Ingizo	1	Ishara ya hali ya urekebishaji kutoka kwa transceiver ya RX
tx_cal_busy	Ingizo	1	Ishara ya hali ya urekebishaji kutoka kwa transceiver ya TX
rx_reconfig_cal_busy	Pato	1	Ishara ya hali ya urekebishaji kwa kidhibiti cha uwekaji upya cha RX transceiver PHY
tx_reconfig_cal_busy	Pato	1	Ishara ya hali ya urekebishaji kutoka kwa kidhibiti cha uwekaji upya cha kipitishio cha TX PHY

Jedwali 45. Ishara za Kiungo cha RX-TX

Mawimbi	Mwelekeo	Upana	Maelezo
weka upya	Ingizo	1	Weka upya kwa bafa ya video/sauti/saidizi/ kando ya FIFO.
hdmi_tx_ls_clk	Ingizo	1	Saa ya kasi ya kiungo cha HDMI TX
hdmi_rx_ls_clk	Ingizo	1	Saa ya kasi ya kiungo cha HDMI RX
hdmi_tx_vid_clk	Ingizo	1	Saa ya video ya HDMI TX
hdmi_rx_vid_clk	Ingizo	1	Saa ya video ya HDMI RX
hdmi_rx_imefungwa	Ingizo	3	Inaonyesha hali ya kufungwa kwa HDMI RX
HDmi_rx_de	Ingizo	N	Miingiliano ya video ya HDMI RX Kumbuka: N = alama kwa saa
hdmi_rx_hsync	Ingizo	N
hdmi_rx_vsync	Ingizo	N
hdmi_rx_data	Ingizo	N * 48
rx_umbizo_sauti	Ingizo	5	Violesura vya sauti vya HDMI RX
rx_metadata_sauti	Ingizo	165
rx_maelezo_ya_sauti	Ingizo	48
rx_sauti_CTS	Ingizo	20
rx_sauti_N	Ingizo	20
rx_sauti_de	Ingizo	1
rx_data_sauti	Ingizo	256
rx_gcp	Ingizo	6	Miingiliano ya bendi ya pembeni ya HDMI RX
rx_maelezo_avi	Ingizo	112
rx_maelezo_vsi	Ingizo	61
iliendelea…

Mawimbi	Mwelekeo	Upana	Maelezo
rx_aux_eop	Ingizo	1	Violesura vya ziada vya HDMI RX
rx_aux_sop	Ingizo	1
rx_aux_halali	Ingizo	1
rx_aux_data	Ingizo	72
HDmi_tx_de	Pato	N	Miingiliano ya video ya HDMI TX Kumbuka: N = alama kwa saa
hdmi_tx_hsync	Pato	N
hdmi_tx_vsync	Pato	N
hdmi_tx_data	Pato	N * 48
tx_umbizo_sauti	Pato	5	Violesura vya sauti vya HDMI TX
tx_metadata_ya_sauti	Pato	165
tx_maelezo_ya_sauti	Pato	48
tx_sauti_CTS	Pato	20
tx_sauti_N	Pato	20
tx_audio_de	Pato	1
tx_data_sauti	Pato	256
tx_gcp	Pato	6	Violesura vya bendi ya pembeni ya HDMI TX
tx_info_avi	Pato	112
tx_info_vsi	Pato	61
tx_aux_eop	Pato	1	Violesura vya nyongeza vya HDMI TX
tx_aux_sop	Pato	1
tx_aux_halali	Pato	1
tx_aux_data	Pato	72
tx_aux_tayari	Pato	1

Jedwali 46. Ishara za Mfumo wa Mbuni wa Jukwaa

Mawimbi	Mwelekeo	Upana	Maelezo
cpu_clk (Toleo la Kawaida la Intel Quartus)	Ingizo	1	Saa ya CPU
clock_bridge_0_in_clk_clk (Toleo la Intel Quartus Prime Pro)
cpu_clk_reset_n (Toleo la Kawaida la Intel Quartus)	Ingizo	1	CPU imewekwa upya
reset_bridge_0_reset_reset_n (Toleo la Intel Quartus Prime Pro)
tmds_bit_clock_ratio_pio_external_connectio n_kusafirisha nje	Ingizo	1	Uwiano wa saa kidogo ya TMDS
kipimo_pio_uhusiano_wa_nje	Ingizo	24	Masafa ya saa ya TMDS yanayotarajiwa
iliendelea…

Mawimbi	Mwelekeo	Upana	Maelezo
kipimo_halali_pio_uhusiano_wa_nje t	Ingizo	1	Inaonyesha kipimo cha PIO ni halali
i2c_master_i2c_serial_sda_in (Toleo la Intel Quartus Prime Pro)	Ingizo	1	I2C Master interfaces
i2c_master_i2c_serial_scl_in (Toleo la Intel Quartus Prime Pro)	Ingizo	1
i2c_master_i2c_serial_sda_oe (Toleo la Intel Quartus Prime Pro)	Pato	1
i2c_master_i2c_serial_scl_oe (Toleo la Intel Quartus Prime Pro)	Pato	1
i2c_master_ti_i2c_serial_sda_in (Toleo la Intel Quartus Prime Pro)	Ingizo	1
i2c_master_ti_i2c_serial_scl_in (Toleo la Intel Quartus Prime Pro)	Ingizo	1
i2c_master_ti_i2c_serial_sda_oe (Toleo la Intel Quartus Prime Pro)	Pato	1
i2c_master_ti_i2c_serial_scl_oe (Toleo la Intel Quartus Prime Pro)	Pato	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_anwani (Toleo la Intel Quartus Prime Pro)	Pato	3	I2C Master Avalon interfaces zilizopangwa kwa kumbukumbu kwa DDC na SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Toleo la Intel Quartus Prime Pro)	Pato	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Toleo la Intel Quartus Prime Pro)	Ingizo	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Toleo la Intel Quartus Prime Pro)	Pato	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Toleo la Intel Quartus Prime Pro)	Ingizo	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Toleo la Intel Quartus Prime Pro)	Pato	1
oc_i2c_master_ti_avalon_anti_slave_anwani (Toleo la Kawaida la Intel Quartus)	Pato	3	Njia za kumbukumbu za I2C Master Avalon za marekebisho ya kadi ya binti ya Bitec 11, udhibiti wa T1181
oc_i2c_master_ti_avalon_anti_slave_write (Toleo la Kawaida la Intel Quartus)	Pato	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Toleo la Kawaida la Intel Quartus)	Ingizo	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Toleo la Kawaida la Intel Quartus)	Pato	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Toleo la Kawaida la Intel Quartus)	Ingizo	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Toleo la Kawaida la Intel Quartus)	Pato	1
iliendelea…

Mawimbi	Mwelekeo	Upana	Maelezo
edid_ram_access_pio_external_connection_exp ort	Pato	1	Miingiliano ya ufikiaji wa RAM ya EDID. Dai uhamishaji wa edid_ram_access_pio_ external_connection_ unapotaka kuiandikia au kusoma kutoka kwa RAM ya EDID iliyo juu ya RX. Unganisha ufikiaji wa RAM wa EDID wa Avalon-MM katika Mbuni wa Mfumo kwenye kiolesura cha RAM cha EDID kwenye moduli za kiwango cha juu za RX.
edid_ram_slave_translator_anwani	Pato	8
edid_ram_slave_translator_write	Pato	1
edid_ram_slave_translator_soma	Pato	1
edid_ram_slave_translator_readdata	Ingizo	8
edid_ram_slave_translator_writedata	Pato	8
edid_ram_slave_translator_waitrequest	Ingizo	1
powerup_cal_done_export (Toleo la Intel Quartus Prime Pro)	Ingizo	1	Usanidi upya wa RX PMA miingiliano iliyopangwa kwa kumbukumbu ya Avalon
rx_pma_cal_busy_export (Toleo la Intel Quartus Prime Pro)	Ingizo	1
rx_pma_ch_export (Toleo la Intel Quartus Prime Pro)	Pato	2
rx_pma_rcfg_mgmt_address (Toleo la Intel Quartus Prime Pro)	Pato	12
rx_pma_rcfg_mgmt_write (Toleo la Intel Quartus Prime Pro)	Pato	1
rx_pma_rcfg_mgmt_read (Toleo la Intel Quartus Prime Pro)	Pato	1
rx_pma_rcfg_mgmt_readdata (Toleo la Intel Quartus Prime Pro)	Ingizo	32
rx_pma_rcfg_mgmt_writedata (Toleo la Intel Quartus Prime Pro)	Pato	32
rx_pma_rcfg_mgmt_waitrequest (Toleo la Intel Quartus Prime Pro)	Ingizo	1
rx_pma_waitrequest_export (Toleo la Intel Quartus Prime Pro)	Ingizo	1
rx_rcfg_en_export (Toleo la Intel Quartus Prime Pro)	Pato	1
rx_rst_xcvr_export (Toleo la Intel Quartus Prime Pro)	Pato	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Ingizo	1	TX PLL Usanidi Upya Miingiliano ya kumbukumbu ya Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Pato	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_anwani	Pato	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Pato	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Pato	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Ingizo	32
iliendelea…

Mawimbi	Mwelekeo	Upana	Maelezo
tx_pll_waitrequest_pio_external_connection_ usafirishaji	Ingizo	1	Ombi la kusubiri la TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_anwani	Pato	12	TX PMA Urekebishaji Miingiliano ya kumbukumbu ya Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Pato	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Pato	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Ingizo	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Pato	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Ingizo	1
tx_pma_waitrequest_pio_external_connection_ usafirishaji	Ingizo	1	Ombi la kusubiri la TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Ingizo	1	TX PMA Recalibration Busy
tx_pma_ch_hamisha	Pato	2	Njia za TX PMA
tx_rcfg_en_pio_external_connection_export	Pato	1	Washa Uwekaji Upya wa TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Pato	32	TX IOPLL Usanidi Upya Miingiliano ya kumbukumbu ya Avalon
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Ingizo	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Ingizo	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_anwani	Pato	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Pato	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Pato	1
tx_os_pio_external_connection_export	Pato	2	oversampkipengele cha ling: • 0: Hakuna zaidiampling • 1: 3× zaidiampling • 2: 4× zaidiampling • 3: 5× zaidiampling
tx_rst_pll_pio_external_connection_export	Pato	1	Weka upya kwa IOPLL na TX PLL
tx_rst_xcvr_pio_external_connection_export	Pato	1	Weka upya hadi TX Native PHY
wd_timer_resetrequest_reset	Pato	1	Kipima muda cha mwangalizi kimewekwa upya
color_depth_pio_external_connection_export	Ingizo	2	Kina cha rangi
tx_hpd_ack_pio_external_connection_export	Pato	1	Kwa TX hotplug tambua kupeana mikono
tx_hpd_req_pio_external_connection_export	Ingizo	1

3.8. Kubuni Vigezo vya RTL
Tumia vigezo vya HDMI TX na RX Top RTL ili kubinafsisha muundo wa zamaniample.
Vigezo vingi vya kubuni vinapatikana katika Ex Designampkwenye kichupo cha kihariri cha parameta ya HDMI Intel FPGA IP. Bado unaweza kubadilisha muundo wa zamaniampna mipangilio yako
kufanywa katika hariri ya parameta kupitia vigezo vya RTL.

Jedwali 47. Vigezo vya Juu vya HDMI RX

Kigezo	Thamani	Maelezo
SUPPORT_DEEP_COLOR	• 0: Hakuna rangi ya kina • 1: Rangi ya kina	Huamua kama msingi unaweza kusimba miundo ya rangi ya kina.
MSAADA_MSAADA	• 0: Hakuna AUX • 1: AUX	Huamua ikiwa usimbaji wa njia msaidizi umejumuishwa.
SYMBOLS_PER_CLOCK	8	Inaauni alama 8 kwa saa kwa vifaa vya Intel Arria 10.
SUPPORT_AUDIO	• 0: Hakuna sauti • 1: Sauti	Huamua ikiwa msingi unaweza kusimba sauti.
EDID_RAM_ADDR_WIDTH (Toleo la Kawaida la Intel Quartus)	8 (Thamani chaguomsingi)	Rekodi msingi wa 2 wa saizi ya RAM ya EDID.
BITEC_DAUGHTER_CARD_REV	• 0: Hailengi kadi ya binti ya Bitec HDMI • 4: Inaauni marekebisho ya kadi ya binti ya Bitec HDMI 4 • 6: Kulenga marekebisho ya kadi ya binti ya Bitec HDMI 6 •11: Marekebisho ya kadi ya binti ya Bitec HDMI ya Kulenga 11 (chaguo-msingi)	Hubainisha masahihisho ya kadi ya binti ya Bitec HDMI iliyotumika. Unapobadilisha masahihisho, muundo unaweza kubadilisha vipitishio vya kupitisha data na kugeuza polarity kulingana na mahitaji ya kadi ya binti ya Bitec HDMI. Ukiweka kigezo cha BITEC_DAUGHTER_CARD_REV hadi 0, muundo haufanyi mabadiliko yoyote kwa njia za kupitisha data na polarity.
POLARITY_INVERSION	• 0: Geuza polarity • 1: Usigeuze polarity	Weka kigezo hiki hadi 1 ili kugeuza thamani ya kila sehemu ya data ya ingizo. Kuweka kigezo hiki kuwa 1 kunapeana 4'b1111 kwa rx_polinv lango la kipitisha data cha RX.

Jedwali 48. Vigezo vya Juu vya HDMI TX

Kigezo	Thamani	Maelezo
USE_FPLL	1	Inaauni fPLL kama TX PLL kwa vifaa vya Intel Cyclone® 10 GX pekee. Weka kigezo hiki kila wakati kuwa 1.
SUPPORT_DEEP_COLOR	• 0: Hakuna rangi ya kina • 1: Rangi ya kina	Huamua kama msingi unaweza kusimba miundo ya rangi ya kina.
MSAADA_MSAADA	• 0: Hakuna AUX • 1: AUX	Huamua ikiwa usimbaji wa njia msaidizi umejumuishwa.
SYMBOLS_PER_CLOCK	8	Inaauni alama 8 kwa saa kwa vifaa vya Intel Arria 10.
iliendelea…

Kigezo	Thamani	Maelezo
SUPPORT_AUDIO	• 0: Hakuna sauti • 1: Sauti	Huamua ikiwa msingi unaweza kusimba sauti.
BITEC_DAUGHTER_CARD_REV	• 0: Hailengi kadi ya binti ya Bitec HDMI • 4: Inaauni marekebisho ya kadi ya binti ya Bitec HDMI 4 • 6: Kulenga marekebisho ya kadi ya binti ya Bitec HDMI 6 • 11: Marekebisho ya kadi ya binti ya Bitec HDMI ya Kulenga 11 (chaguo-msingi)	Hubainisha masahihisho ya kadi ya binti ya Bitec HDMI iliyotumika. Unapobadilisha masahihisho, muundo unaweza kubadilisha vipitishio vya kupitisha data na kugeuza polarity kulingana na mahitaji ya kadi ya binti ya Bitec HDMI. Ukiweka kigezo cha BITEC_DAUGHTER_CARD_REV hadi 0, muundo haufanyi mabadiliko yoyote kwa njia za kupitisha data na polarity.
POLARITY_INVERSION	• 0: Geuza polarity • 1: Usigeuze polarity	Weka kigezo hiki hadi 1 ili kugeuza thamani ya kila sehemu ya data ya ingizo. Kuweka kigezo hiki kuwa 1 huteua 4'b1111 kwa tx_polinv lango la kipitisha habari cha TX.

3.9. Usanidi wa vifaa
Muundo wa IP wa Intel FPGA wa zamaniample ina uwezo wa HDMI 2.0b na hufanya onyesho la kitanzi kwa mtiririko wa kawaida wa video wa HDMI.
Ili kufanya jaribio la maunzi, unganisha kifaa kilichowezeshwa na HDMI—kama vile kadi ya michoro yenye kiolesura cha HDMI—kwenye kizuizi cha Transceiver Native PHY RX, na sinki la HDMI.
pembejeo.

1. Sink ya HDMI husimbua mlango katika mtiririko wa kawaida wa video na kuutuma kwa msingi wa uokoaji wa saa.
2. Msingi wa HDMI RX husimbua data ya video, saidizi na sauti ili irudishwe sambamba na msingi wa HDMI TX kupitia DCFIFO.
3. Mlango wa chanzo wa HDMI wa kadi ya binti ya FMC hupeleka picha kwa kifuatiliaji.

Kumbuka:
Iwapo ungependa kutumia bodi nyingine ya ukuzaji ya Intel FPGA, lazima ubadilishe kazi za kifaa na kazi za pini. Mipangilio ya analogi ya kipitishio kinajaribiwa kwa vifaa vya ukuzaji vya Intel Arria 10 FPGA na kadi ya binti ya Bitec HDMI 2.0. Unaweza kurekebisha mipangilio ya bodi yako mwenyewe.

Jedwali 49. Kitufe cha Kushinikiza kwenye ubao na Kazi za LED za Mtumiaji

Bonyeza Kitufe / LED	Kazi
cpu_resetn	Bonyeza mara moja ili kurejesha mfumo.
mtumiaji_pb[0]	Bonyeza mara moja ili kugeuza mawimbi ya HPD hadi chanzo cha kawaida cha HDMI.
mtumiaji_pb[1]	• Bonyeza na ushikilie ili kuelekeza kiini cha TX kutuma mawimbi yenye usimbaji wa DVI. • Achilia ili kutuma mawimbi ya HDMI iliyosimbwa.
mtumiaji_pb[2]	• Bonyeza na ushikilie ili kuelekeza msingi wa TX kuacha kutuma InfoFrames kutoka kwa mawimbi ya kando. • Achilia ili kuendelea kutuma InfoFrames kutoka kwa mawimbi ya kando.
USER_LED[0]	Hali ya kufuli ya RX HDMI PLL. • 0 = Imefunguliwa • 1 = Imefungwa
USER_LED[1]	Hali tayari ya kibadilishaji data cha RX.
iliendelea…

Bonyeza Kitufe / LED	Kazi
	• 0 = Haiko tayari • 1 = Tayari
USER_LED[2]	Hali ya kufuli ya msingi ya RX HDMI. • 0 = Angalau chaneli 1 imefunguliwa • 1 = Chaneli zote 3 zimefungwa
USER_LED[3]	RX oversamphali ya ling. • 0 = Wasio-oversampled (kiwango cha data> 1,000 Mbps kwenye kifaa cha Intel Arria 10) • 1 = Zaidiampled (kiwango cha data <100 Mbps kwenye kifaa cha Intel Arria 10)
USER_LED[4]	Hali ya kufuli ya TX HDMI PLL. • 0 = Imefunguliwa • 1 = Imefungwa
USER_LED[5]	TX hali tayari ya transceiver. • 0 = Haiko tayari • 1 = Tayari
USER_LED[6]	Hali ya kufuli ya TX transceiver PLL. • 0 = Imefunguliwa • 1 = Imefungwa
USER_LED[7]	TX oversamphali ya ling. • 0 = Wasio-oversampled (kiwango cha data> 1,000 Mbps kwenye kifaa cha Intel Arria 10) • 1 = Zaidiampled (kiwango cha data <1,000 Mbps kwenye kifaa cha Intel Arria 10)

3.10. Simulation Testbench
Bechi ya majaribio ya uigaji huiga kitanzi cha mfululizo cha HDMI TX hadi msingi wa RX.
Kumbuka:
Benchi hii ya majaribio ya uigaji haitumiki kwa miundo iliyo na kigezo cha Jumuisha I2C kimewashwa.

3. HDMI 2.0 Design Example (Kusaidia FRL = 0)
683156 | 2022.12.27
Kielelezo 28. HDMI Intel FPGA IP Simulation Testbench Mchoro wa Block

Jedwali 50. Vipengele vya Testbench

Sehemu	Maelezo
Video TPG	Jenereta ya muundo wa majaribio ya video (TPG) hutoa kichocheo cha video.
Sauti Sample Mwa	Sauti ya sample jenereta hutoa sauti sample kichocheo. Jenereta hutengeneza muundo wa data wa majaribio unaoongezeka ili kutumwa kupitia kituo cha sauti.
Aux Sample Mwa	Aux sample jenereta hutoa msaidizi sample kichocheo. Jenereta hutengeneza data isiyobadilika ya kupitishwa kutoka kwa kisambazaji.
Angalia CRC	Kikagua hiki huthibitisha kama kipitisha data kilichorejeshwa cha TX kinalingana na kasi ya data inayotakikana.
Ukaguzi wa Data ya Sauti	Ukaguzi wa data ya sauti hulinganisha ikiwa muundo wa data wa majaribio unaoongezeka unapokelewa na kusimbuwa kwa usahihi.
Angalia data ya Aux	Ukaguzi wa data aux unalinganisha ikiwa data aux inayotarajiwa inapokelewa na kusimbuwa kwa usahihi kwenye upande wa mpokeaji.

Bechi ya majaribio ya uigaji wa HDMI hufanya majaribio ya uthibitishaji yafuatayo:

Kipengele cha HDMI	Uthibitishaji
Data ya video	• Benchi ya majaribio hutekeleza ukaguzi wa CRC kwenye ingizo na video ya kutoa. • Hukagua thamani ya CRC ya data iliyotumwa dhidi ya CRC iliyokokotwa katika data ya video iliyopokelewa. • Kisha benchi ya majaribio hukagua baada ya kugundua mawimbi 4 thabiti ya V-SYNC kutoka kwa kipokezi.
Data msaidizi	• Sehemu ya sampjenereta ya le hutoa data isiyobadilika ya kupitishwa kutoka kwa kisambazaji. • Kwa upande wa mpokeaji, jenereta hulinganisha ikiwa data kisaidizi inayotarajiwa inapokelewa na kusimbuwa kwa usahihi.
Data ya sauti	• Sauti sample jenereta hutengeneza muundo wa data wa majaribio unaoongezeka ili kutumwa kupitia kituo cha sauti. • Kwa upande wa mpokeaji, kikagua data ya sauti hukagua na kulinganisha ikiwa muundo wa data ya majaribio unaoongezeka umepokelewa na kusimbuwa ipasavyo.

Uigaji uliofanikiwa unaisha na ujumbe ufuatao:
# ALAMA_KILA_SAA = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# MSAFARA_WA_SIKIA (kHz) = 48
# AUDIO_CHANNEL = 8
# Simu ya kuiga

Jedwali 51. HDMI Intel FPGA IP Design Exampna Simulators Mkono

Mwimbaji	HDL ya Verilog	VHDL
ModelSim - Toleo la Intel FPGA/ ModelSim - Toleo la Kuanza la Intel FPGA	Ndiyo	Ndiyo
VCS/VCS MX	Ndiyo	Ndiyo
Riviera-PRO	Ndiyo	Ndiyo
Sambamba ya Xcelium	Ndiyo	Hapana

3.11. Kuboresha Muundo Wako
Jedwali 52. HDMI Design Example Utangamano na Toleo la awali la Programu ya Toleo la Intel Quartus Prime Pro

Kubuni Example Variant	Uwezo wa Kuboresha Toleo la Intel Quartus Prime Pro 20.3
HDMI 2.0 Design Example (Kusaidia FRL = 0)	Hapana

Kwa muundo wowote usiooana examples, unahitaji kufanya yafuatayo:

1. Tengeneza muundo mpya wa zamaniample katika toleo la sasa la programu ya Intel Quartus Prime Pro Edition kwa kutumia usanidi sawa wa muundo wako uliopo.
2. Linganisha muundo mzima wa zamaniampsaraka na muundo wa zamaniampimetolewa kwa kutumia toleo la awali la programu ya Intel Quartus Prime Pro Edition. Bandika juu ya mabadiliko yaliyopatikana.

HDCP Over HDMI 2.0/2.1 Design Example

HDCP juu ya HDMI muundo wa maunzi example hukusaidia kutathmini utendakazi wa kipengele cha HDCP na kukuwezesha kutumia kipengele hicho katika miundo yako ya Intel Arria 10.
Kumbuka:
Kipengele cha HDCP hakijajumuishwa katika programu ya Intel Quartus Prime Pro Edition. Ili kufikia kipengele cha HDCP, wasiliana na Intel kwa https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Ulinzi wa Maudhui ya Dijiti yenye kipimo cha juu cha data (HDCP)
Ulinzi wa Maudhui ya Dijiti wa kiwango cha juu (HDCP) ni aina ya ulinzi wa haki za kidijitali ili kuunda muunganisho salama kati ya chanzo kwenye onyesho.
Intel iliunda teknolojia asili, ambayo imeidhinishwa na kikundi cha Digital Content Protection LLC. HDCP ni mbinu ya kulinda nakala ambapo mtiririko wa sauti/video umesimbwa kwa njia fiche kati ya kisambaza data na kipokezi, na kukilinda dhidi ya kunakili kinyume cha sheria.
Vipengele vya HDCP hufuata Agizo la HDCP toleo la 1.4 na toleo la 2.3.
IP za HDCP 1.4 na HDCP 2.3 hufanya hesabu zote ndani ya mantiki ya msingi ya maunzi bila thamani za siri (kama vile ufunguo wa faragha na ufunguo wa kipindi) zinazoweza kufikiwa kutoka nje ya IP iliyosimbwa.

Jedwali 53. Kazi za IP za HDCP

IP ya HDCP	Kazi
HDCP 1.4 IP	• Ubadilishanaji wa uthibitishaji - Mahesabu ya ufunguo mkuu (Km) - Kizazi cha nasibu An - Kukokotoa ufunguo wa kikao (Ks), M0 na R0. • Uthibitishaji na anayerudia - Kuhesabu na uthibitishaji wa V na V' • Unganisha uthibitishaji wa uadilifu - Uhesabuji wa ufunguo wa fremu (Ki), Mi na Ri.
iliendelea…

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
*Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.

ISO
9001:2015
Imesajiliwa

IP ya HDCP	Kazi
	• Aina zote za cipher ikijumuisha hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, na hdcpRngCipher • Kuashiria hali halisi ya usimbaji fiche (DVI) na uwekaji ishara ulioimarishwa wa hali ya usimbaji fiche (HDMI) • Jenereta ya kweli ya nambari nasibu (TRNG) - Msingi wa maunzi, utekelezaji kamili wa dijiti na jenereta ya nambari isiyo ya kubainika
HDCP 2.3 IP	• Ufunguo Mkuu (km), Ufunguo wa Kipindi (ks) na kizazi cha nonce (rn, riv). - Inapatana na utengenezaji wa nambari nasibu wa NIST.SP800-90A • Uthibitishaji na ubadilishanaji muhimu - Uzalishaji wa nambari nasibu za rtx na rrx kulingana na NIST.SP800-90A utengenezaji wa nambari nasibu - Uthibitishaji wa saini ya cheti cha mpokeaji (certrx) kwa kutumia kitufe cha umma cha DCP (kpubdcp) — 3072 bits RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) usimbaji fiche na usimbuaji wa Ufunguo Mkuu (km) - Utoaji wa kd (dkey0, dkey1) kwa kutumia hali ya AES-CTR - Uhesabuji na uthibitishaji wa H na H' - Mahesabu ya Ekh(km) na km (kuoanisha) • Uthibitishaji na anayerudia - Kuhesabu na uthibitishaji wa V na V' - Uhesabuji na uthibitishaji wa M na M' • Uwezeshaji wa Mfumo (SRM) - Uthibitishaji wa saini ya SRM kwa kutumia kpubdcp — 3072 bits RSASSA-PKCS#1 v1.5 • Ubadilishanaji wa Ufunguo wa Kikao • Uzalishaji na ukokotoaji wa Edkey(ks) na riv. • Utoaji wa dkey2 kwa kutumia modi ya AES-CTR • Ukaguzi wa Eneo - Kuhesabu na uthibitishaji wa L na L' - Kizazi cha nonce (rn) • Usimamizi wa mtiririko wa data - Uzalishaji wa utiririshaji wa ufunguo wa AES-CTR • Algoriti za crypto zisizolinganishwa - RSA yenye urefu wa moduli ya biti 1024 (kpubrx) na 3072 (kpubdcp) - RSA-CRT (Nadharia ya Mabaki ya Kichina) yenye urefu wa moduli ya biti 512 (kprivrx) na kielelezo cha urefu wa biti 512 (kprivrx) • Utendakazi wa kriptografia ya kiwango cha chini - Algorithms ya ulinganifu wa crypto • Hali ya AES-CTR yenye urefu wa ufunguo wa biti 128 - Algorithms ya Hash, MGF na HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Jenereta ya nambari ya nasibu ya kweli (TRNG) • NIST.SP800-90A inatii • Misingi ya maunzi, utekelezaji kamili wa kidijitali na jenereta ya nambari nasibu isiyobainishwa

4.1.1. HDCP Over HDMI Design Exampna Usanifu
Kipengele cha HDCP hulinda data data inapopitishwa kati ya vifaa vilivyounganishwa kupitia HDMI au violesura vingine vya dijiti vinavyolindwa na HDCP.
Mifumo iliyolindwa na HDCP inajumuisha aina tatu za vifaa:

4. HDCP Over HDMI 2.0/2.1 Design Example
683156 | 2022.12.27
• Vyanzo (TX)
• Sinki (RX)
• Wanaorudia
Ubunifu huu wa zamaniample huonyesha mfumo wa HDCP katika kifaa kinachojirudia ambapo hukubali data, kusimbua, kisha kusimba upya data, na hatimaye kutuma tena data. Virudio vina pembejeo na matokeo ya HDMI. Huanzisha vihifadhi vya FIFO kutekeleza mtiririko wa moja kwa moja wa mtiririko wa video wa HDMI kati ya sinki ya HDMI na chanzo. Inaweza kufanya uchakataji wa mawimbi, kama vile kubadilisha video kuwa umbizo la msongo wa juu zaidi kwa kubadilisha vibafa vya FIFO na viini vya IP vya Video na Picha (VIP) Suite.

Kielelezo 29. HDCP Over HDMI Design Example Block Mchoro

Maelezo yafuatayo kuhusu usanifu wa zamani wa kubuniampna inalingana na HDCP juu ya muundo wa zamani wa HDMIampmchoro wa block. Wakati SUPPORT FRL = 1 au
UNGA MKONO USIMAMIZI MUHIMU WA HDCP = 1, muundo wa zamaniampuongozi wa le ni tofauti kidogo na Mchoro 29 kwenye ukurasa wa 95 lakini vipengele vya msingi vya HDCP vinasalia kuwa
sawa.

1. HDCP1x na HDCP2x ni IP ambazo zinapatikana kupitia kihariri cha vigezo vya IP cha HDMI Intel FPGA. Unaposanidi IP ya HDMI katika kihariri cha kigezo, unaweza kuwezesha na kujumuisha HDCP1x au HDCP2x au IP zote mbili kama sehemu ya mfumo mdogo. Na IPs zote mbili za HDCP zimewashwa, IP ya HDMI inajisanidi katika topolojia ya kuteleza ambapo IP za HDCP2x na HDCP1x zimeunganishwa nyuma hadi nyuma.
   • Kiolesura cha egress cha HDCP cha HDMI TX hutuma data ya video ya sauti ambayo haijasimbwa.
   • Data ambayo haijasimbwa kwa njia fiche husimbwa kwa njia fiche na kizuizi kinachotumika cha HDCP na kurudishwa kwenye HDMI TX kupitia kiolesura cha HDCP Ingress kwa ajili ya kutumwa kupitia kiungo.
   • Mfumo mdogo wa CPU kama kidhibiti kikuu cha uthibitishaji huhakikisha kuwa IPS moja tu ya HDCP TX ndiyo inayotumika wakati wowote na ile nyingine haitumiki.
   • Vile vile, HDCP RX pia hutenganisha data iliyopokelewa kupitia kiungo kutoka kwa HDCP TX ya nje.
2. Unahitaji kupanga IPs za HDCP kwa funguo za uzalishaji zilizotolewa za Ulinzi wa Maudhui Dijitali (DCP). Pakia funguo zifuatazo:
   Jedwali 54. Funguo za Uzalishaji zinazotolewa na DCP
   

   HDCP	TX / RX	Funguo
   HDCP2x	TX	Baiti 16: Global Constant (lc128)
   	RX	• baiti 16 (sawa na TX): Global Constant (lc128) • baiti 320: Ufunguo wa Kibinafsi wa RSA (kprivrx) • baiti 522: Cheti cha Ufunguo wa Umma cha RSA (certrx)
   HDCP1x	TX	• Baiti 5: Vekta ya Ufunguo wa TX (Aksv) • Baiti 280: Funguo za Kifaa cha Kibinafsi cha TX (Akeys)
   	RX	• Baiti 5: Vekta ya Uteuzi wa Ufunguo wa RX (Bksv) • Baiti 280: Vifunguo vya Kifaa Kibinafsi cha RX (Bkeys)

   Ubunifu wa zamaniample hutekeleza kumbukumbu muhimu kama lango-mbili rahisi, RAM ya saa mbili iliyosawazishwa. Kwa ukubwa mdogo wa ufunguo kama HDCP2x TX, IP hutumia kumbukumbu muhimu kwa kutumia rejista katika mantiki ya kawaida.
   Kumbuka: Intel haitoi funguo za uzalishaji za HDCP na muundo wa zamani wa zamaniample au Intel FPGA IPs chini ya hali yoyote. Ili kutumia IPs za HDCP au muundo wa zamaniampna, lazima uwe mtumiaji wa HDCP na upate funguo za uzalishaji moja kwa moja kutoka kwa Digital Content Protection LLC (DCP).
   Ili kuendesha muundo wa zamaniampna, unaweza kuhariri kumbukumbu muhimu files wakati wa kukusanya ili kujumuisha funguo za uzalishaji au kutekeleza vizuizi vya mantiki ili kusoma kwa usalama funguo za uzalishaji kutoka kwa kifaa cha hifadhi ya nje na kuziandika kwenye kumbukumbu muhimu wakati wa utekelezaji.

3. Unaweza kusawazisha kazi za kriptografia zinazotekelezwa katika IP HDCP2x na masafa yoyote hadi 200 MHz. Mzunguko wa saa hii huamua jinsi ya haraka
   Uthibitishaji wa HDCP2x hufanya kazi. Unaweza kuchagua kushiriki saa ya MHz 100 inayotumika kwa kichakataji cha Nios II lakini muda wa kusubiri wa uthibitishaji utaongezeka maradufu ikilinganishwa na kutumia saa ya 200 MHz.
4. Thamani ambazo lazima zibadilishwe kati ya HDCP TX na HDCP RX huwasilishwa kupitia kiolesura cha HDMI DDC (kiolesura cha mfululizo cha I2 C) cha HDCP-
   kiolesura cha ulinzi. HDCP RX lazima iwasilishe kifaa cha kimantiki kwenye basi la I2C kwa kila kiungo kinachotumia. Mtumwa wa I2C amenakiliwa kwa mlango wa HDCP wenye anwani ya kifaa ya 0x74. Inaendesha bandari ya rejista ya HDCP (Avalon-MM) ya IP za HDCP2x na HDCP1x RX.
5. HDMI TX hutumia IC master kusoma EDID kutoka RX na kuhamisha data ya SCDC inayohitajika kwa uendeshaji wa HDMI 2.0 hadi RX. Ustadi sawa wa I2C ambao unaendeshwa na kichakataji cha Nios II pia hutumiwa kuhamisha ujumbe wa HDCP kati ya TX na RX. I2C master imepachikwa katika mfumo mdogo wa CPU.
6. Kichakataji cha Nios II hufanya kama bwana katika itifaki ya uthibitishaji na huendesha rejista za udhibiti na hali (Avalon-MM) za HDCP2x na HDCP1x TX.
   IPs. Viendeshi vya programu hutekeleza mashine ya hali ya itifaki ya uthibitishaji ikijumuisha uthibitishaji wa saini ya cheti, kubadilishana ufunguo mkuu, kuangalia eneo, kubadilishana ufunguo wa kipindi, kuoanisha, kuangalia uadilifu wa kiungo (HDCP1x), na uthibitishaji na wanaorudia, kama vile uenezaji wa taarifa za topolojia na uenezaji wa taarifa za usimamizi wa mtiririko. Viendeshi vya programu havitekelezi kazi zozote za kriptografia zinazohitajika na itifaki ya uthibitishaji. Badala yake, maunzi ya IP ya HDCP hutekeleza utendakazi wote wa kriptografia ili kuhakikisha hakuna maadili ya siri yanaweza kufikiwa.
   7. Katika onyesho la kweli la kurudia ambapo kueneza taarifa za topolojia juu ya mkondo kunahitajika, kichakataji cha Nios II huendesha Mlango wa Ujumbe Unaorudiwa (Avalon-MM) wa IPs za HDCP2x na HDCP1x RX. Kichakataji cha Nios II husafisha kibodi cha RX REPEATER hadi 0 kinapogundua mkondo uliounganishwa wa chini hauwezi HDCP au wakati hakuna mkondo wa chini umeunganishwa. Bila muunganisho wa mkondo wa chini, mfumo wa RX sasa ni mpokeaji wa mwisho, badala ya kurudia. Kinyume chake, kichakataji cha Nios II huweka biti ya RX REPEATER hadi 1 baada ya kugundua mkondo wa chini una uwezo wa HDCP.

4.2. Mtiririko wa Programu ya Kichakataji cha Nios II
Chati ya mtiririko ya programu ya Nios II inajumuisha vidhibiti vya uthibitishaji vya HDCP juu ya programu ya HDMI.
Kielelezo 30. Chati ya mtiririko wa Programu ya Kichakataji cha Nios II

1. Programu ya Nios II huanzisha na kuweka upya HDMI TX PLL, transceiver TX PHY, I2C master na kipima saa cha nje cha TI.
2. Programu ya Nios II hupiga kura mara kwa mara mawimbi halali ya kutambua viwango vya kasi kutoka kwa mzunguko wa ugunduzi wa kiwango cha RX ili kubaini ikiwa utatuzi wa video umebadilika na ikiwa usanidi upya wa TX unahitajika. Programu pia huchagulia mawimbi ya kizibo moto cha TX ili kubaini ikiwa tukio la plug-hot-plug la TX limetokea.
3. Wakati mawimbi sahihi yanapokewa kutoka kwa mzunguko wa kugundua kiwango cha RX, programu ya Nios II husoma thamani za SCDC na kina cha saa kutoka kwa HDMI RX na hurejesha mkanda wa mzunguko wa saa kulingana na kiwango kilichotambuliwa ili kubaini ikiwa usanidi upya wa HDMI TX PLL na transceiver PHY inahitajika. Ikiwa usanidi upya wa TX unahitajika, programu ya Nios II inaamuru mkuu wa I2C kutuma thamani ya SCDC kwa RX ya nje. Kisha inaamuru kusanidi upya HDMI TX PLL na transceiver ya TX
   PHY, ikifuatiwa na urekebishaji upya wa kifaa, na kuweka upya mlolongo. Ikiwa kiwango hakitabadilika, usanidi upya wa TX wala uthibitishaji upya wa HDCP hauhitajiki.
4. Wakati tukio la plug-moto la TX limetokea, programu ya Nios II inaamuru mkuu wa I2C kutuma thamani ya SCDC kwa RX ya nje, na kisha kusoma EDID kutoka RX.
   na usasishe RAM ya EDID ya ndani. Programu kisha hueneza habari ya EDID kwenye sehemu ya juu.
5. Programu ya Nios II huanzisha shughuli ya HDCP kwa kuamuru mkuu wa I2C kusoma kukabiliana na 0x50 kutoka kwa RX ya nje ili kugundua kama mkondo wa chini unaweza HDCP, au
   vinginevyo:
   • Ikiwa thamani ya HDCP2Version iliyorejeshwa ni 1, mkondo wa chini unaweza HDCP2xcapable.
   • Ikiwa thamani iliyorejeshwa ya usomaji wote wa 0x50 ni 0, mkondo wa chini una uwezo wa HDCP1x.
   • Ikiwa thamani iliyorejeshwa ya usomaji wote wa 0x50 ni 1, mkondo wa chini hauwezi kuwa na uwezo wa HDCP au hautumiki.
   • Ikiwa mkondo wa chini hapo awali hauwezi kuwa na uwezo wa HDCP au haufanyi kazi lakini kwa sasa una uwezo wa HDCP, programu huweka sehemu ya REPEATER ya mto unaorudia (RX) hadi 1 ili kuashiria kuwa RX sasa inajirudia.
   • Ikiwa mkondo wa chini ulikuwa na uwezo wa HDCP lakini kwa sasa hauwezi HDCP au haufanyi kazi, programu huweka sehemu ya REPEATER hadi 0 ili kuashiria kuwa RX sasa ni kipokezi cha mwisho.
6. Programu huanzisha itifaki ya uthibitishaji ya HDCP2x inayojumuisha uthibitishaji wa saini ya cheti cha RX, kubadilishana vitufe kuu, kuangalia eneo, kubadilishana vitufe vya kipindi, kuoanisha, uthibitishaji na virudiarudia kama vile uenezaji wa taarifa ya topolojia.
7. Inapokuwa katika hali iliyothibitishwa, programu ya Nios II inaamuru mkuu wa I2C kupiga kura rejista ya RxStatus kutoka kwa RX ya nje, na ikiwa programu itatambua biti ya REAUTH_REQ imewekwa, itaanzisha uthibitishaji upya na kuzima usimbaji fiche wa TX.
8. Wakati mkondo wa chini unajirudia na sehemu ya READY ya rejista ya RxStatus imewekwa kuwa 1, hii kwa kawaida inaonyesha kwamba topolojia ya mkondo wa chini imebadilika. Kwa hivyo, programu ya Nios II inaamuru mkuu wa I2C kusoma ReceiverID_List kutoka chini ya mkondo na kuthibitisha orodha. Ikiwa orodha ni halali na hakuna hitilafu ya topolojia iliyogunduliwa, programu inakwenda kwenye moduli ya Kudhibiti Mitiririko ya Maudhui. Vinginevyo, huanzisha uthibitishaji upya na kulemaza usimbaji fiche wa TX.
9. Programu ya Nios II hutayarisha thamani za ReceiverID_List na RxInfo na kisha kuandika kwa mlango wa Ujumbe wa Avalon-MM wa Repeater Message ya mto unaorudia (RX). RX kisha hueneza orodha kwa TX ya nje (mkondo wa juu).
10. Uthibitishaji umekamilika katika hatua hii. Programu huwezesha usimbaji fiche wa TX.
11. Programu huanzisha itifaki ya uthibitishaji ya HDCP1x ambayo inajumuisha kubadilishana ufunguo na uthibitishaji na wanaorudia.
12. Programu ya Nios II hukagua uadilifu wa kiungo kwa kusoma na kulinganisha Ri' na Ri kutoka RX ya nje (chini ya chini) na HDCP1x TX mtawalia. Ikiwa maadili
    hailingani, hii inaonyesha kupoteza ulandanishi na programu huanzisha uthibitishaji upya na kuzima usimbaji fiche wa TX.
13. Ikiwa mkondo wa chini ni wa kurudia na sehemu ya READY ya rejista ya Bcaps imewekwa kuwa 1, hii kwa kawaida inaonyesha kuwa topolojia ya chini ya mkondo imebadilika. Kwa hivyo, programu ya Nios II inaamuru bwana wa I2C kusoma thamani ya orodha ya KSV kutoka chini na kuthibitisha orodha. Ikiwa orodha ni halali na hakuna hitilafu ya topolojia iliyogunduliwa, programu hutayarisha orodha ya KSV na thamani ya Bstatus na kuandikia mlango wa Ujumbe wa Avalon-MM wa Repeater Message ya mto unaorudia (RX). RX kisha hueneza orodha kwa TX ya nje (mkondo wa juu). Vinginevyo, huanzisha uthibitishaji upya na kulemaza usimbaji fiche wa TX.

4.3. Kubuni Matembezi
Kuweka na kuendesha HDCP kupitia muundo wa zamani wa HDMIample ina sehemu tanotages.

1. Sanidi vifaa.
2. Tengeneza muundo.
3. Hariri kumbukumbu ya ufunguo wa HDCP files kujumuisha funguo zako za uzalishaji za HDCP.
   a. Hifadhi funguo za uzalishaji za HDCP katika FPGA (Udhibiti wa Ufunguo wa HDCP = 0)
   b. Hifadhi funguo za uzalishaji za HDCP zilizosimbwa kwa njia fiche kwenye kumbukumbu ya mmweko wa nje au EEPROM (Kusaidia Udhibiti wa Ufunguo wa HDCP = 1)
4. Kukusanya muundo.
5. View matokeo.

4.3.1. Sanidi Kifaa
Ya kwanza stage ya maandamano ni kusanidi maunzi.
Wakati SUPPORT FRL = 0, fuata hatua hizi ili kusanidi maunzi kwa onyesho:

1. Unganisha kadi ya binti ya Bitec HDMI 2.0 FMC (sahihisho la 11) kwenye kifaa cha ukuzaji cha Arria 10 GX kwenye bandari ya FMC B.
2. Unganisha vifaa vya ukuzaji vya Arria 10 GX kwenye Kompyuta yako kwa kutumia kebo ya USB.
3. Unganisha kebo ya HDMI kutoka kwa kiunganishi cha HDMI RX kwenye kadi ya binti ya Bitec HDMI 2.0 FMC hadi kwenye kifaa cha HDMI kinachowezeshwa na HDCP, kama vile kadi ya picha yenye pato la HDMI.
4. Unganisha kebo nyingine ya HDMI kutoka kwa kiunganishi cha HDMI TX kwenye kadi ya binti ya Bitec HDMI 2.0 FMC hadi kwenye kifaa cha HDMI kilichowezeshwa na HDCP, kama vile televisheni yenye ingizo la HDMI.

Wakati SUPPORT FRL = 1, fuata hatua hizi ili kusanidi maunzi ya maandamano:

1. Unganisha kadi ya binti ya Bitec HDMI 2.1 FMC (Marekebisho 9) kwenye kifaa cha ukuzaji cha Arria 10 GX kwenye bandari ya FMC B.
2. Unganisha vifaa vya ukuzaji vya Arria 10 GX kwenye Kompyuta yako kwa kutumia kebo ya USB.
3. Unganisha nyaya za HDMI 2.1 za Aina ya 3 kutoka kwa kiunganishi cha HDMI RX kwenye kadi ya binti ya Bitec HDMI 2.1 FMC hadi chanzo cha HDMI 2.1 kinachowashwa na HDCP, kama vile Quantum Data 980 48G Generator.
4. Unganisha nyaya nyingine za HDMI 2.1 za Kitengo cha 3 kutoka kwa kiunganishi cha HDMI TX kwenye kadi ya binti ya Bitec HDMI 2.1 FMC hadi sinki ya HDMI 2.1 inayowashwa na HDCP, kama vile
   Data ya Quantum 980 48G Analyzer.

4.3.2. Tengeneza Usanifu
Baada ya kuanzisha vifaa, unahitaji kuzalisha muundo.
Kabla ya kuanza, hakikisha kuwa umesakinisha kipengele cha HDCP katika programu ya Intel Quartus Prime Pro Edition.

1. Bofya Zana ➤ Katalogi ya IP, na uchague Intel Arria 10 kama familia ya kifaa kinacholengwa.
   Kumbuka: Muundo wa HDCP wa zamaniample hutumia vifaa vya Intel Arria 10 na Intel Stratix® 10 pekee.
2. Katika Katalogi ya IP, pata na ubofye mara mbili HDMI Intel FPGA IP. Dirisha mpya la mabadiliko ya IP inaonekana.
3. Bainisha jina la kiwango cha juu kwa utofauti wako maalum wa IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .qsys au .ip.
4. Bofya Sawa. Mhariri wa parameter inaonekana.
5. Kwenye kichupo cha IP, sanidi vigezo vinavyohitajika kwa TX na RX.
6. Washa kigezo cha Usaidizi cha HDCP 1.4 au kigezo cha Usaidizi cha HDCP 2.3 ili kuunda muundo wa zamani wa HDCPample.
7. Washa kigezo cha Kudhibiti Ufunguo wa Usaidizi wa HDCP ikiwa ungependa kuhifadhi ufunguo wa uzalishaji wa HDCP katika umbizo lililosimbwa kwa njia fiche katika hifadhi ya flash ya nje au EEPROM. Vinginevyo, zima kigezo cha Udhibiti wa Ufunguo wa Usaidizi wa HDCP ili kuhifadhi ufunguo wa uzalishaji wa HDCP katika umbizo rahisi katika FPGA.
8. Juu ya Kubuni Exampkwenye kichupo, chagua Arria 10 HDMI RX-TX Retransmit.
9. Chagua Mchanganyiko ili kuunda muundo wa maunzi wa zamaniample.
10. Kwa Kuzalisha File Umbizo, chagua Verilog au VHDL.
11. Kwa Seti ya Kukuza Lengwa, chagua Arria 10 GX FPGA Development Kit. Ukichagua kisanduku cha usanidi, basi kifaa lengwa (kilichochaguliwa katika hatua ya 4) hubadilika ili kuendana na kifaa kwenye kifurushi cha usanidi. Kwa Arria 10 GX FPGA Development Kit, kifaa chaguo-msingi ni 10AX115S2F45I1SG.
12. Bofya Tengeneza Example Design ili kuzalisha mradi files na programu ya Kutekelezeka na Kuunganisha Umbizo (ELF). file.

4.3.3. Jumuisha Funguo za Uzalishaji za HDCP
4.3.3.1. Hifadhi funguo za uzalishaji za HDCP katika FPGA (Ufunguo wa Usaidizi wa HDCP Usimamizi = 0)
Baada ya kutengeneza muundo, hariri kumbukumbu ya ufunguo wa HDCP files kujumuisha funguo zako za uzalishaji.
Ili kujumuisha funguo za uzalishaji, fuata hatua hizi.

1. Pata kumbukumbu muhimu ifuatayo files katika /rtl/hdcp/ saraka:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Fungua faili ya hdcp2x_rx_kmem.v file na utafute ufunguo wa faksi uliofafanuliwa awali R1 kwa Mpokeaji Cheti cha Umma na Ufunguo wa Faragha wa RX na Global Constant kama inavyoonyeshwa katika sehemu ya kwanza.ampchini.
   Mchoro 31. Mkusanyiko wa Waya wa Ufunguo wa Faksi R1 kwa Mpokeaji Cheti cha Umma
   Mchoro 32. Mkusanyiko wa Waya wa Ufunguo wa Faksi R1 kwa Ufunguo wa Kibinafsi wa RX na Global Constant
   
3. Tafuta kishika nafasi cha vitufe vya uzalishaji na ubadilishe na vitufe vyako vya uzalishaji katika safu zao za waya katika umbizo kubwa la endian.
   Kielelezo 33. Mkusanyiko wa Waya wa Funguo za Uzalishaji za HDCP (Kishika nafasi)
   
4. Rudia Hatua ya 3 kwa kumbukumbu nyingine zote muhimu files. Ukimaliza kujumuisha funguo zako za utayarishaji kwenye kumbukumbu zote muhimu files, hakikisha kuwa kigezo cha USE_FACSIMILE kimewekwa kuwa 0 kwa mfano wa muundoampngazi ya juu file (a10_hdmi2_demo.v)

4.3.3.1.1. Uwekaji Ramani ya Ufunguo wa HDCP kutoka kwa Ufunguo wa DCP Files
Sehemu zifuatazo zinaelezea upangaji wa vitufe vya uzalishaji vya HDCP vilivyohifadhiwa katika ufunguo wa DCP files kwenye safu ya waya ya HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v na hdcp1x_rx_kmem.v files
Kwa hdcp1x_tx_kmem.v na hdcp1x_rx_kmem.v files

• Wawili hawa files wanashiriki umbizo sawa.
• Ili kutambua ufunguo sahihi wa HDCP1 TX DCP file kwa hdcp1x_tx_kmem.v, hakikisha baiti 4 za kwanza za file ni "0x01, 0x00, 0x00, 0x00".
• Ili kutambua ufunguo sahihi wa HDCP1 RX DCP file kwa hdcp1x_rx_kmem.v, hakikisha baiti 4 za kwanza za file ni "0x02, 0x00, 0x00, 0x00".
• Vifunguo katika ufunguo wa DCP files ziko katika umbizo la-endian kidogo. Ili kutumia katika kmm files, lazima ubadilishe kuwa big-endian.

Kielelezo 34. Kuchora ramani ya baiti kutoka kwa ufunguo wa HDCP1 TX DCP file kwenye hdcp1x_tx_kmem.v

Kumbuka:
Nambari ya baiti inaonekana katika umbizo hapa chini:

• Ukubwa wa ufunguo katika baiti * nambari ya ufunguo + nambari ya baiti katika safu mlalo ya sasa + kukabiliana mara kwa mara + ukubwa wa safu katika baiti * nambari ya safu mlalo.
• 308*n inaonyesha kuwa kila seti ya funguo ina byte 308.
• 7*y inaonyesha kuwa kila safu ina baiti 7.

Kielelezo 35. Kitufe cha HDCP1 TX DCP file kujaza na maadili taka

Kielelezo 36. Mipangilio ya Waya ya hdcp1x_tx_kmem.v
Example ya hdcp1x_tx_kmem.v na jinsi safu zake za waya zinavyopanga ramani hadi ya zamaniample ya ufunguo wa HDCP1 TX DCP file katika Mchoro 35 kwenye ukurasa wa 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Kwa hdcp2x_rx_kmem.v file

• Ili kutambua ufunguo sahihi wa HDCP2 RX DCP file kwa hdcp2x_rx_kmem.v, hakikisha baiti 4 za kwanza za file ni "0x00, 0x00, 0x00, 0x02".
• Vifunguo katika ufunguo wa DCP files ziko katika umbizo la-endian kidogo.

Mchoro 37. Kuchora ramani ya baiti kutoka kwa ufunguo wa HDCP2 RX DCP file kwenye hdcp2x_rx_kmem.v
Kielelezo hapa chini kinaonyesha ramani halisi ya baiti kutoka kwa ufunguo wa HDCP2 RX DCP file kwenye hdcp2x_rx_kmem.v.

Kumbuka:
Nambari ya baiti inaonekana katika umbizo hapa chini:

• Ukubwa wa ufunguo katika baiti * nambari ya ufunguo + nambari ya baiti katika safu mlalo ya sasa + kukabiliana mara kwa mara + ukubwa wa safu katika baiti * nambari ya safu mlalo.
• 862*n inaonyesha kuwa kila seti ya funguo ina byte 862.
• 16*y inaonyesha kuwa kila safu ina baiti 16. Kuna ubaguzi katika cert_rx_prod ambapo ROW 32 ina baiti 10 pekee.

Kielelezo 38. Ufunguo wa HDCP2 RX DCP file kujaza na maadili taka

Kielelezo 39. Mipangilio ya Waya ya hdcp2x_rx_kmem.v
Takwimu hii inaonyesha safu za waya za hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, na lc128_prod) ramani ya zamaniample ya ufunguo wa HDCP2 RX DCP file in
Mchoro wa 38 kwenye ukurasa wa 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Kwa hdcp2x_tx_kmem.v file:

• Ili kutambua ufunguo sahihi wa HDCP2 TX DCP file kwa hdcp2x_tx_kmem.v, hakikisha baiti 4 za kwanza za file ni "0x00, 0x00, 0x00, 0x01".
• Vifunguo katika ufunguo wa DCP files ziko katika umbizo la-endian kidogo.
• Vinginevyo, unaweza kutumia lc128_prod kutoka hdcp2x_rx_kmem.v moja kwa moja kwenye hdcp2x_tx_kmem.v. Vifunguo vinashiriki maadili sawa.

Mchoro 40. Safu ya waya ya hdcp2x_tx_kmem.v
Takwimu hii inaonyesha ramani halisi ya baiti kutoka kwa ufunguo wa HDCP2 TX DCP file kwenye hdcp2x_tx_kmem.v.

4.3.3.2. Hifadhi funguo za uzalishaji za HDCP zilizosimbwa kwa njia fiche kwenye kumbukumbu ya mmweko wa nje au EEPROM (Udhibiti wa Ufunguo wa HDCP = 1)
Kielelezo 41. Kiwango cha Juu Zaidiview ya Usimamizi wa Ufunguo wa HDCP

Wakati kigezo cha Kudhibiti Ufunguo wa Usaidizi wa HDCP kimewashwa, unashikilia udhibiti wa usimbaji fiche wa ufunguo wa uzalishaji wa HDCP kwa kutumia matumizi ya ufunguo wa programu ya usimbaji fiche (KEYENC) na muundo muhimu wa kiprogramu ambao Intel hutoa. Ni lazima utoe funguo za uzalishaji za HDCP na ufunguo wa ulinzi wa biti 128 wa HDCP. Kitufe cha ulinzi cha HDCP
husimba ufunguo wa uzalishaji wa HDCP na kuhifadhi ufunguo kwenye kumbukumbu ya nje ya flash (kwa mfanoample, EEPROM) kwenye kadi ya binti ya HDMI.
Washa kigezo cha Kudhibiti Ufunguo wa Usaidizi wa HDCP na kipengele muhimu cha kusimbua (KEYDEC) kitapatikana katika core za IP za HDCP. Ulinzi sawa wa HDCP
ufunguo unapaswa kutumika katika KEYDEC kupata funguo za uzalishaji za HDCP wakati wa kufanya kazi kwa injini za kuchakata. KEYENC na KEYDEC zinaauni Atmel AT24CS32 32-Kbit mfululizo wa EEPROM, Atmel AT24C16A 16-Kbit mfululizo wa EEPROM na vifaa vinavyooana vya I2C EEPROM vyenye angalau ukubwa wa rom wa Kbit 16.

Kumbuka:

1. Kwa Marekebisho 2.0 ya kadi ya binti ya HDMI 11 FMC, hakikisha EEPROM kwenye kadi ya binti ni Atmel AT24CS32. Kuna saizi mbili tofauti za EEPROM zinazotumika kwenye Marekebisho 2.0 ya kadi ya binti ya Bitec HDMI 11 FMC.
2. Ikiwa hapo awali ulikuwa umetumia KEYENC kusimba funguo za uzalishaji za HDCP na kuwasha Usaidizi wa Usimamizi wa Ufunguo wa HDCP katika toleo la 21.2 au la awali, unahitaji kusimba upya funguo za uzalishaji za HDCP ukitumia matumizi ya programu ya KEYENC na kuzalisha upya IPs za HDCP kutoka toleo la 21.3.
   kuendelea.

4.3.3.2.1. Intel KEYENC
KEYENC ni matumizi ya programu ya mstari wa amri ambayo Intel hutumia kusimba funguo za uzalishaji za HDCP kwa ufunguo wa ulinzi wa biti 128 wa HDCP unaotoa. Matokeo ya KEYENC yaliyosimbwa kwa njia fiche funguo za uzalishaji za HDCP katika hex au pipa au kichwa file umbizo. KEYENC pia inazalisha mif file iliyo na ufunguo wako wa ulinzi wa biti 128 wa HDCP. KEYDEC
inahitaji mif file.

Mahitaji ya Mfumo:

1. x86 64-bit mashine yenye Windows 10 OS
2. Kifurushi cha Visual C++ kinachoweza kusambazwa tena cha Visual Studio 2019(x64)

Kumbuka:
Ni lazima usakinishe Microsoft Visual C++ kwa VS 2019. Unaweza kuangalia kama Visual C++ inayoweza kusambazwa tena imesakinishwa kutoka Windows ➤ Paneli Dhibiti ➤ Programu na Vipengele. Ikiwa Microsoft Visual C++ imesakinishwa, unaweza kuona Visual C++ xxxx
Inaweza kusambazwa tena (x64). Vinginevyo, unaweza kupakua na kusakinisha Visual C++
Inaweza kusambazwa tena kutoka kwa Microsoft webtovuti. Rejelea maelezo yanayohusiana kwa kiungo cha kupakua.

Jedwali 55. Chaguzi za Mstari wa Amri KEYENC

Chaguzi za Mstari wa Amri	Hoja/Maelezo
-k	<HDCP protection key file> Maandishi file iliyo na ufunguo wa ulinzi wa biti 128 wa HDCP katika heksadesimali. Kwa mfanoample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Vifunguo vya uzalishaji vya transmita za HDCP 1.4 file kutoka kwa DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Vifunguo vya uzalishaji vya vipokezi vya HDCP 1.4 file kutoka kwa DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Vifunguo vya uzalishaji vya transmita za HDCP 2.3 file kutoka kwa DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Vifunguo vya uzalishaji vya vipokezi vya HDCP 2.3 file kutoka kwa DCP (.bin file)
-hdcp1txfunguo	Bainisha safu muhimu ya ingizo lililochaguliwa (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm wapi n = ufunguo anza (1 au >1) m = mwisho wa ufunguo (n au > n) Kutample: Chagua funguo 1 hadi 1000 kutoka kwa kila HDCP 1.4 TX, HDCP 1.4 RX na HCDP 2.3 vifunguo vya uzalishaji vya RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxfunguo
-hdcp2rxfunguo
iliendelea…

Chaguzi za Mstari wa Amri	Hoja/Maelezo
	Kumbuka: 1. Ikiwa hutumii funguo zozote za uzalishaji za HDCP file, hutahitaji safu ya ufunguo wa HDCP. Ikiwa hutumii hoja katika mstari wa amri, safu ya ufunguo chaguo-msingi ni 0. 2. Unaweza pia kuchagua faharasa tofauti za funguo za funguo za uzalishaji za HDCP file. Walakini, idadi ya funguo inapaswa kuendana na chaguzi zilizochaguliwa. Example: Chagua funguo 100 tofauti Chagua funguo 100 za kwanza kutoka kwa funguo za uzalishaji za HDCP 1.4 TX file "-hdcp1txkeys 1-100" Chagua vitufe vya 300 hadi 400 vya funguo za uzalishaji za HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Chagua vitufe vya 600 hadi 700 vya funguo za uzalishaji za HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Pato file umbizo . Chaguomsingi ni hex file. Tengeneza funguo za uzalishaji za HDCP zilizosimbwa kwa njia fiche katika mfumo wa jozi file umbizo: -o bin Tengeneza funguo za uzalishaji za HDCP zilizosimbwa kwa hex file umbizo: -o hex Tengeneza funguo za uzalishaji za HDCP zilizosimbwa kwa kichwa file umbizo: -oh
- funguo za kuangalia	Chapisha idadi ya funguo zinazopatikana katika ingizo files. Kutample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -funguo za kuangalia
	Kumbuka: tumia parameta -check-keys mwishoni mwa safu ya amri kama ilivyotajwa hapo juuample.
- toleo	Chapisha nambari ya toleo la KEYENC

Unaweza kuchagua kwa kuchagua funguo za uzalishaji za HDCP 1.4 na/au HDCP 2.3 ili kusimba kwa njia fiche. Kwa mfanoample, kutumia tu funguo za uzalishaji za HDCP 2.3 RX kusimba, tumia tu -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys katika vigezo vya mstari wa amri.
Jedwali 56. Mwongozo wa Ujumbe wa Makosa ya Kawaida KEYENC

Ujumbe wa Hitilafu	Mwongozo
HITILAFU: Ufunguo wa ulinzi wa HDCP file kukosa	Kigezo cha mstari wa amri kinakosekana -k file>
HITILAFU: ufunguo unapaswa kuwa na tarakimu 32 za heksi (km f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Ufunguo wa ulinzi wa HDCP file inapaswa kuwa na ufunguo wa ulinzi wa HDCP pekee katika tarakimu 32 za heksadesimali.
HITILAFU: Tafadhali bainisha safu ya ufunguo	Masafa ya ufunguo hayajabainishwa kwa funguo za uzalishaji za HDCP zilizotolewa file.
HITILAFU: Masafa ya ufunguo batili	Masafa ya ufunguo yaliyobainishwa kwa -hdcp1txkeys au -hdcp1rxkeys au -hdcp2rxkeys si sahihi.
HITILAFU: haiwezi kuundaFilejina>	Angalia ruhusa ya folda kutoka kwa keyenc.exe inaendeshwa.
HITILAFU: -hdcp1txkeys ingizo ni batili	Umbizo la ufunguo wa masafa ya kuingiza kwa funguo za uzalishaji za HDCP 1.4 TX si sahihi. Umbizo sahihi ni “-hdcp1txkeys nm” ambapo n >= 1, m >= n
HITILAFU: -hdcp1rxkeys ingizo ni batili	Umbizo la ufunguo wa masafa ya kuingiza kwa funguo za uzalishaji za HDCP 1.4 RX si sahihi. Umbizo sahihi ni “-hdcp1rxkeys nm” ambapo n >= 1, m >= n
HITILAFU: -hdcp2rxkeys ingizo ni batili	Umbizo la ufunguo wa masafa ya kuingiza kwa funguo za uzalishaji za HDCP 2.3 RX si sahihi. Umbizo sahihi ni “-hdcp2rxkeys nm” ambapo n >= 1, m >= n
iliendelea…

Ujumbe wa Hitilafu	Mwongozo
HITILAFU: Batili file <filejina>	Vifunguo batili vya uzalishaji vya HDCP file.
HITILAFU: file aina kukosa kwa -o chaguo	Kigezo cha mstari wa amri hakipo kwa -o .
HITILAFU: batili filejina -filejina>	<filename> ni batili, tafadhali tumia halali filejina bila wahusika maalum.

Simba Ufunguo Mmoja kwa EEPROM Moja
Endesha safu ya amri ifuatayo kutoka kwa amri ya Windows ili kusimba ufunguo mmoja wa HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX na HDCP 2.3 RX yenye towe. file muundo wa kichwa file kwa EEPROM moja:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Simba Funguo N kwa N EEPROM
Endesha safu ya amri ifuatayo kutoka kwa kidokezo cha amri ya Windows ili kusimba funguo za N (kuanzia ufunguo 1) wa HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX na HDCP 2.3 RX yenye towe. file muundo wa hex file kwa N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex ambapo N ni >= 1 na inapaswa kuendana na chaguzi zote.

Habari Zinazohusiana
Microsoft Visual C++ ya Visual Studio 2019
Hutoa kifurushi cha Microsoft Visual C++ x86 kinachoweza kusambazwa tena (vc_redist.x86.exe) kwa kupakuliwa. Kiungo kikibadilika, Intel inapendekeza utafute "Visual C++ inayoweza kusambazwa tena" kutoka kwa injini ya utafutaji ya Microsoft.

4.3.3.2.2. Mtayarishaji Muhimu
Ili kupanga funguo za uzalishaji za HDCP zilizosimbwa kwa njia fiche kwenye EEPROM, fuata hatua hizi:

1. Nakili muundo muhimu wa programu files kutoka kwa njia ifuatayo hadi saraka yako ya kufanya kazi: /hdcp2x/hw_demo/key_programmer/
2. Nakili kichwa cha programu file (hdcp_key .h) inayotolewa kutoka kwa matumizi ya programu ya KEYENC (sehemu ya Ficha Ufunguo Mmoja kwa EEPROM Moja kwenye ukurasa wa 113 ) hadi kwenye saraka ya programu/key_programmer_src/ na uupe jina jipya kuwa hdcp_key.h.
3. Endesha ./runall.tcl. Hati hii inatekeleza amri zifuatazo:
   • Tengeneza katalogi ya IP files
   • Tengeneza mfumo wa Mbuni wa Jukwaa
   • Unda mradi wa Intel Quartus Prime
   • Unda nafasi ya kazi ya programu na uunde programu
   • Tengeneza mkusanyiko kamili
4. Pakua Kitu cha Programu File (.sof) kwa FPGA ili kupanga funguo za uzalishaji za HDCP zilizosimbwa kwa njia fiche kwenye EEPROM.

Tengeneza muundo wa zamani wa Stratix 10 HDMI RX-TX Retransmitample ikiwa na Usaidizi wa HDCP 2.3 na Vigezo vya Usaidizi vya HDCP 1.4, kisha ufuate hatua ifuatayo ili kujumuisha ufunguo wa ulinzi wa HDCP.

• Nakili mif file (hdcp_kmem.mif) inayotolewa kutoka kwa matumizi ya programu ya KEYENC (sehemu ya Ficha Ufunguo Mmoja kwa EEPROM Moja kwenye ukurasa wa 113) hadi /quartus/hdcp/ saraka.

4.3.4. Kukusanya Ubunifu
Baada ya kujumuisha funguo zako za uzalishaji za HDCP katika FPGA au kupanga funguo za uzalishaji za HDCP zilizosimbwa kwa EEPROM, sasa unaweza kukusanya muundo.

1. Zindua programu ya Intel Quartus Prime Pro Edition na ufungue /quartus/a10_hdmi2_demo.qpf.
2. Bofya Inachakata ➤ Anza Kukusanya.

4.3.5. View matokeo
Mwishoni mwa maandamano, utaweza view matokeo kwenye sinki ya nje ya HDMI iliyowezeshwa na HDCP.
Kwa view matokeo ya maandamano, fuata hatua hizi:

1. Washa bodi ya Intel FPGA.
2. Badilisha saraka kuwa /quartus/.
3. Andika amri ifuatayo kwenye Shell ya Amri ya Nios II ili kupakua Kitu cha Programu File (.sof) kwa FPGA. nios2-configure-sof pato_files/ .sof
4. Washa chanzo cha nje cha HDMI kilichowezeshwa na HDCP na sinki (ikiwa hujafanya hivyo). Sinki ya nje ya HDMI huonyesha matokeo ya chanzo chako cha nje cha HDMI.

4.3.5.1. Vifungo vya Kushinikiza na Kazi za LED
Tumia vitufe vya kushinikiza na vitendaji vya LED kwenye ubao ili kudhibiti onyesho lako.

Jedwali 57. Kitufe cha Kushinikiza na Viashiria vya LED (SUPPORT FRL = 0)

Bonyeza Kitufe / LED	Kazi
cpu_resetn	Bonyeza mara moja ili kurejesha mfumo.
mtumiaji_pb[0]	Bonyeza mara moja ili kugeuza mawimbi ya HPD hadi chanzo cha kawaida cha HDMI.
mtumiaji_pb[1]	• Bonyeza na ushikilie ili kuelekeza kiini cha TX kutuma mawimbi yenye usimbaji wa DVI. • Achilia ili kutuma mawimbi ya HDMI iliyosimbwa. • Hakikisha video inayoingia iko katika nafasi ya rangi ya bpc RGB 8.
mtumiaji_pb[2]	• Bonyeza na ushikilie ili kuelekeza msingi wa TX kuacha kutuma InfoFrames kutoka kwa mawimbi ya kando. • Achilia ili kuendelea kutuma InfoFrames kutoka kwa mawimbi ya kando.
inaongozwa na mtumiaji[0]	Hali ya kufuli ya RX HDMI PLL. • 0: Imefunguliwa • 1: Imefungwa
inaongozwa na mtumiaji[1]	Hali ya kufuli ya msingi ya RX HDMI • 0: Angalau kituo 1 kimefunguliwa • 1: Vituo vyote 3 vimefungwa
inaongozwa na mtumiaji[2]	Hali ya usimbuaji wa IP ya RX HDCP1x. • 0: Haitumiki • 1: Inayotumika
inaongozwa na mtumiaji[3]	Hali ya usimbuaji wa IP ya RX HDCP2x. • 0: Haitumiki • 1: Inayotumika
inaongozwa na mtumiaji[4]	Hali ya kufuli ya TX HDMI PLL. • 0: Imefunguliwa • 1: Imefungwa
inaongozwa na mtumiaji[5]	Hali ya kufuli ya TX transceiver PLL. • 0: Imefunguliwa • 1: Imefungwa
inaongozwa na mtumiaji[6]	Hali ya usimbaji fiche wa IP ya TX HDCP1x. • 0: Haitumiki • 1: Inayotumika
inaongozwa na mtumiaji[7]	Hali ya usimbaji fiche wa IP ya TX HDCP2x. • 0: Haitumiki • 1: Inayotumika

Jedwali 58. Kitufe cha Kushinikiza na Viashiria vya LED (SUPPORT FRL = 1)

Bonyeza Kitufe / LED	Kazi
cpu_resetn	Bonyeza mara moja ili kurejesha mfumo.
mtumiaji_dipsw	Swichi ya DIP iliyofafanuliwa na mtumiaji ili kugeuza hali ya upitishaji. • ZIMWA (nafasi chaguomsingi) = Upitaji HDMI RX kwenye FPGA hupata EDID kutoka kwa sinki la nje na kuiwasilisha kwa chanzo cha nje ambacho imeunganishwa. • ON = Unaweza kudhibiti kiwango cha juu cha FRL cha RX kutoka kwa terminal ya Nios II. Amri hurekebisha RX EDID kwa kuchezea kiwango cha juu cha thamani ya FRL. Rejelea Kuendesha Ubunifu kwa Viwango Tofauti vya FRL kwenye ukurasa wa 33 kwa habari zaidi kuhusu kuweka viwango tofauti vya FRL.
iliendelea…

Bonyeza Kitufe / LED	Kazi
mtumiaji_pb[0]	Bonyeza mara moja ili kugeuza mawimbi ya HPD hadi chanzo cha kawaida cha HDMI.
mtumiaji_pb[1]	Imehifadhiwa.
mtumiaji_pb[2]	Bonyeza mara moja ili kusoma rejista za SCDC kutoka kwenye sinki iliyounganishwa na TX ya kadi ya binti ya Bitec HDMI 2.1 FMC. Kumbuka: Ili kuwezesha kusoma, lazima uweke DEBUG_MODE iwe 1 kwenye programu.
user_led_g[0]	Hali ya kufuli ya saa ya RX FRL PLL. • 0: Imefunguliwa • 1: Imefungwa
user_led_g[1]	Hali ya kufunga video ya RX HDMI. • 0: Imefunguliwa • 1: Imefungwa
user_led_g[2]	Hali ya usimbuaji wa IP ya RX HDCP1x. • 0: Haitumiki • 1: Inayotumika
user_led_g[3]	Hali ya usimbuaji wa IP ya RX HDCP2x. • 0: Haitumiki • 1: Inayotumika
user_led_g[4]	Hali ya kufuli ya saa ya TX FRL PLL. • 0: Imefunguliwa • 1: Imefungwa
user_led_g[5]	Hali ya kufunga video ya TX HDMI. • 0 = Imefunguliwa • 1 = Imefungwa
user_led_g[6]	Hali ya usimbaji fiche wa IP ya TX HDCP1x. • 0: Haitumiki • 1: Inayotumika
user_led_g[7]	Hali ya usimbaji fiche wa IP ya TX HDCP2x. • 0: Haitumiki • 1: Inayotumika

4.4. Ulinzi wa Ufunguo wa Usimbaji Uliopachikwa katika Muundo wa FPGA
Miundo mingi ya FPGA hutekeleza usimbaji fiche, na mara nyingi kuna haja ya kupachika funguo za siri katika mkondo wa FPGA. Katika familia mpya za vifaa, kama vile Intel Stratix 10 na Intel Agilex, kuna Kidhibiti cha Kifaa Salama ambacho kinaweza kutoa na kudhibiti funguo hizi za siri kwa njia salama. Ambapo vipengele hivi havipo, unaweza kulinda maudhui ya mkondo kidogo wa FPGA, ikijumuisha funguo zozote za siri za mtumiaji zilizopachikwa, kwa usimbaji fiche.
Funguo za mtumiaji zinapaswa kuwekwa salama ndani ya mazingira yako ya muundo, na uongeze kwenye muundo kwa kutumia mchakato salama wa kiotomatiki. Hatua zifuatazo zinaonyesha jinsi unavyoweza kutekeleza mchakato kama huo na zana za Intel Quartus Prime.

1. Kuza na kuboresha HDL katika Intel Quartus Prime katika mazingira yasiyo salama.
2. Hamishia muundo kwenye mazingira salama na utekeleze mchakato wa kiotomatiki ili kusasisha ufunguo wa siri. Kumbukumbu kwenye chip ilipachika thamani muhimu. Wakati ufunguo unasasishwa, uanzishaji wa kumbukumbu file (.mif) inaweza kubadilika na mtiririko wa kiunganishi cha “quartus_cdb –update_mif” unaweza kubadilisha ufunguo wa ulinzi wa HDCP bila kukusanya tena. Hatua hii ni ya haraka sana na inahifadhi muda wa asili.
3. Intel Quartus Prime bitstream kisha usimbe kwa njia fiche kwa ufunguo wa FPGA kabla ya kuhamisha bitstream iliyosimbwa kwa njia fiche hadi kwenye mazingira yasiyo salama kwa majaribio ya mwisho na matumizi.

Inapendekezwa kuzima ufikiaji wote wa utatuzi ambao unaweza kurejesha ufunguo wa siri kutoka kwa FPGA. Unaweza kulemaza uwezo wa utatuzi kabisa kwa kulemaza faili ya JTAG bandari, au uzima kwa kuchagua na ufanye upyaview kwamba hakuna vipengele vya utatuzi kama vile kihariri cha kumbukumbu ya mfumo au Signal Tap vinaweza kurejesha ufunguo. Rejelea AN 556: Kutumia Vipengee vya Usalama vya Usanifu katika Intel FPGAs kwa maelezo zaidi kuhusu kutumia vipengele vya usalama vya FPGA ikijumuisha hatua mahususi za jinsi ya kusimba mkondo wa FPGA na kusanidi chaguo za usalama kama vile kulemaza J.TAG ufikiaji.

Kumbuka:
Unaweza kuzingatia hatua ya ziada ya ufiche au usimbaji fiche kwa ufunguo mwingine wa ufunguo wa siri katika hifadhi ya MIF.
Habari Zinazohusiana
AN 556: Kutumia Vipengele vya Usalama vya Kubuni katika Intel FPGAs

4.5. Mazingatio ya Usalama
Unapotumia kipengele cha HDCP, kumbuka mambo yafuatayo ya usalama.

• Wakati wa kuunda mfumo wa kurudia, lazima uzuie video iliyopokelewa kuingia TX IP katika hali zifuatazo:
  — Ikiwa video iliyopokelewa imesimbwa kwa HDCP (yaani, hali ya usimbaji hdcp1_imewezeshwa au hdcp2_imewezeshwa kutoka kwa IP ya RX inadaiwa) na video iliyotumwa haijasimbwa kwa HDCP (yaani hali ya usimbaji hdcp1_enabled au hdcp2_imewezeshwa kutoka kwa IP ya TX haijathibitishwa).
  — Ikiwa video iliyopokelewa ni HDCP TYPE 1 (yaani streamid_type kutoka kwa IP ya RX inadaiwa) na video iliyosambazwa imesimbwa kwa njia fiche ya HDCP (yaani hali ya usimbaji hdcp1.4_imewezeshwa kutoka kwa IP ya TX inadaiwa)
• Unapaswa kudumisha usiri na uadilifu wa funguo zako za uzalishaji za HDCP, na funguo zozote za usimbaji fiche za mtumiaji.
• Intel inapendekeza sana utengeneze miradi yoyote ya Intel Quartus Prime na chanzo cha muundo files ambazo zina funguo za usimbaji fiche katika mazingira salama ya kukokotoa ili kulinda funguo.
• Intel inapendekeza sana utumie vipengele vya usalama vya usanifu katika FPGA ili kulinda muundo, ikijumuisha funguo zozote za usimbaji fiche, dhidi ya kunakili bila ruhusa, uhandisi wa kubadilisha, na t.ampering.

Habari Zinazohusiana
AN 556: Kutumia Vipengele vya Usalama vya Kubuni katika Intel FPGAs

4.6. Miongozo ya Utatuzi
Sehemu hii inaelezea mawimbi muhimu ya hali ya HDCP na vigezo vya programu ambavyo vinaweza kutumika kutatua hitilafu. Pia ina maswali yanayoulizwa mara kwa mara (FAQ) kuhusu kuendesha muundo wa zamaniample.

4.6.1. Ishara za Hali ya HDCP
Kuna ishara kadhaa ambazo ni muhimu kutambua hali ya kazi ya HDCP IP cores. Ishara hizi zinapatikana katika muundo wa zamaniample ya kiwango cha juu na imefungwa kwa LED za ubao:

Jina la Ishara	Kazi
hdcp1_enabled_rx	RX HDCP1x Hali ya Usimbuaji wa IP 0: Haitumiki 1: Inatumika
hdcp2_enabled_rx	RX HDCP2x Hali ya Usimbuaji wa IP 0: Haitumiki 1: Inatumika
hdcp1_enabled_tx	TX HDCP1x Hali ya Usimbaji wa IP ya 0: Haitumiki 1: Inatumika
hdcp2_enabled_tx	TX HDCP2x Hali ya Usimbaji wa IP ya 0: Haitumiki 1: Inatumika

Rejelea Jedwali 57 kwenye ukurasa wa 115 na Jedwali 58 kwenye ukurasa wa 115 kwa uwekaji wao wa LED.
Hali amilifu ya mawimbi haya inaonyesha kuwa IP ya HDCP imethibitishwa na kupokea/kutuma mtiririko wa video uliosimbwa kwa njia fiche. Kwa kila mwelekeo, HDCP1x au HDCP2x pekee
mawimbi ya hali ya usimbaji/usimbuaji inatumika. Kwa mfanoampna, ikiwa hdcp1_enabled_rx au hdcp2_enabled_rx inatumika, HDCP kwenye upande wa RX imewashwa na kusimbua mtiririko wa video uliosimbwa kwa njia fiche kutoka chanzo cha nje cha video.

4.6.2. Kurekebisha Vigezo vya Programu za HDCP
Ili kuwezesha mchakato wa utatuzi wa HDCP, unaweza kurekebisha vigezo katika hdcp.c.
Jedwali hapa chini linatoa muhtasari wa orodha ya vigezo vinavyoweza kusanidiwa na kazi zake.

Kigezo	Kazi
SUPPORT_HDCP1X	Washa HDCP 1.4 kwa upande wa TX
SUPPORT_HDCP2X	Washa HDCP 2.3 kwa upande wa TX
DEBUG_MODE_HDCP	Washa ujumbe wa utatuzi kwa TX HDCP
REPEATER_MODE	Washa hali ya kujirudia kwa muundo wa zamani wa HDCPample

Ili kurekebisha vigezo, badilisha maadili kwa maadili unayotaka katika hdcp.c. Kabla ya kuanza mkusanyiko, fanya mabadiliko yafuatayo katika build_sw_hdcp.sh:

1. Tafuta mstari ufuatao na utoe maoni yako ili kuzuia programu iliyorekebishwa file kubadilishwa na asili files kutoka kwa njia ya usakinishaji ya Intel Quartus Prime Software.
   
2.  Endesha "./build_sw_hdcp.sh" ili kukusanya programu iliyosasishwa.
3. The generated .elf file inaweza kujumuishwa katika muundo kwa njia mbili:
   a. Endesha “nios2-kupakua -g file jina>”. Weka upya mfumo baada ya mchakato wa kupakua kukamilika ili kuhakikisha utendakazi sahihi.
   b. Endesha "quartus_cdb --update_mif" ili kusasisha uanzishaji wa kumbukumbu files. Endesha kiunganishi ili kutengeneza .sof mpya file ambayo inajumuisha programu iliyosasishwa.

4.6.3. Maswali Yanayoulizwa Mara Kwa Mara (FAQ)
Jedwali 59. Dalili na Miongozo ya Kushindwa

Nambari	Dalili ya Kushindwa	Mwongozo
1.	RX inapokea video iliyosimbwa, lakini TX inatuma video tuli katika rangi ya buluu au nyeusi.	Hii ni kwa sababu ya uthibitishaji wa TX ambao haujafaulu na sinki ya nje. Kirudiaji chenye uwezo wa HDCP haipaswi kusambaza video katika umbizo ambalo halijasimbwa ikiwa video inayoingia kutoka sehemu ya juu ya mkondo imesimbwa kwa njia fiche. Ili kufanikisha hili, video tuli ya rangi ya samawati au nyeusi inachukua nafasi ya video inayotoka wakati mawimbi ya hali ya usimbaji fiche ya TX HDCP haitumiki huku mawimbi ya hali ya usimbuaji wa RX HDCP yakiwa amilifu. Kwa miongozo kamili, rejelea Mazingatio ya Usalama kwenye ukurasa wa 117. Hata hivyo, tabia hii inaweza kuzuia mchakato wa utatuzi wakati wa kuwezesha muundo wa HDCP. Ifuatayo ni njia ya kulemaza uzuiaji wa video katika muundo wa zamaniample: 1. Tafuta muunganisho wa bandari unaofuata kwenye kiwango cha juu cha muundo wa zamaniample. Mlango huu ni wa moduli ya hdmi_tx_top. 2. Rekebisha muunganisho wa bandari kuwa laini ifuatayo:
2.	Ishara ya hali ya usimbaji fiche ya TX HDCP inatumika lakini picha ya theluji inaonyeshwa kwenye sinki la chini la maji.	Hii ni kwa sababu sinki ya mkondo wa chini haitoi usimbaji fiche kwa video inayotoka iliyosimbwa kwa njia sahihi. Hakikisha unatoa global constant (LC128) kwa TX HDCP IP. Thamani lazima iwe thamani ya uzalishaji na sahihi.
3.	Ishara ya hali ya usimbaji fiche ya TX HDCP si dhabiti au haifanyi kazi kila wakati.	Hii ni kwa sababu ya uthibitishaji wa TX ambao haujafaulu na sinki ya chini ya mkondo. Ili kuwezesha mchakato wa utatuzi, unaweza kuwezesha DEBUG_MODE_HDCP kigezo katika hdcp.c. Rejea Kurekebisha Vigezo vya Programu za HDCP kwenye ukurasa wa 118 kuhusu miongozo hiyo. 3a-3c ifuatayo inaweza kuwa sababu zinazowezekana za uthibitishaji wa TX usiofaulu.
3a.	Kumbukumbu ya utatuzi wa programu huendelea kuchapisha ujumbe huu "HDCP 1.4 haitumiki na mkondo wa chini (Rx)".	Ujumbe unaonyesha kuwa sink ya chini ya mkondo haiauni HDCP 2.3 na HDCP 1.4. Hakikisha kuwa sinki la chini la maji linatumia HDCP 2.3 au HDCP 1.4.
3b.	Uthibitishaji wa TX haufaulu nusu.	Hii ni kutokana na sehemu yoyote ya uthibitishaji wa TX kama vile uthibitishaji wa sahihi, ukaguzi wa eneo n.k inaweza kushindwa. Hakikisha kuwa sinki ya chini ya maji inatumia ufunguo wa uzalishaji lakini si ufunguo wa faksi.
3c.	Rajisi ya utatuzi wa programu huendelea kuchapisha “Uthibitishaji upya	Ujumbe huu unaonyesha kuwa sinki ya mkondo wa chini imeomba uthibitishaji upya kwa sababu video iliyopokelewa haikusimbwa ipasavyo. Hakikisha unatoa global constant (LC128) kwa TX HDCP IP. Thamani lazima iwe thamani ya uzalishaji na thamani ni sahihi.
iliendelea…

Nambari	Dalili ya Kushindwa	Mwongozo
	inahitajika” baada ya uthibitishaji wa HDCP kukamilika.
4.	Mawimbi ya hali ya usimbuaji wa RX HDCP haitumiki ingawa chanzo cha juu cha mkondo kimewasha HDCP.	Hii inaonyesha kuwa IP ya RX HDCP haijapata hali iliyothibitishwa. Kwa chaguo-msingi, the REPEATER_MODE parameta imewezeshwa katika muundo wa zamaniample. Ikiwa REPEATER_MODE imewashwa, hakikisha kuwa IP ya TX HDCP imethibitishwa. Wakati REPEATER_MODE kigezo kimewashwa, IP ya RX HDCP hujaribu uthibitishaji kama kirudia ikiwa TX imeunganishwa kwenye sinki inayoweza kutumia HDCP. Uthibitishaji hukoma katikati wakati unasubiri IP ya TX HDCP ikamilishe uthibitishaji kwa sinki ya chini ya maji na kupitisha RECEIVERID_LIST kwa IP ya RX HDCP. Muda wa kuisha kama inavyofafanuliwa katika Uainisho wa HDCP ni sekunde 2. Ikiwa IP ya TX HDCP haiwezi kukamilisha uthibitishaji katika kipindi hiki, chanzo cha juu kinachukulia uthibitishaji kama umeshindwa na huanzisha uthibitishaji upya kama ilivyobainishwa katika Viagizo vya HDCP.
		Kumbuka: • Rejea Kurekebisha Vigezo vya Programu za HDCP kwenye ukurasa wa 118 kwa njia ya kulemaza REPEATER_MODE parameta kwa madhumuni ya kurekebisha. Baada ya kuzima REPEATER_MODE parameta, IP ya RX HDCP hujaribu kila mara uthibitishaji kama kipokezi cha mwisho. IP ya TX HDCP haileti mchakato wa uthibitishaji.
		• Ikiwa REPEATER_MODE kigezo hakijawashwa, hakikisha ufunguo wa HDCP unaotolewa kwa HDCP IP ni thamani ya uzalishaji na thamani ni sahihi.
5.	Mawimbi ya hali ya usimbuaji wa RX HDCP si dhabiti.	Hii inamaanisha kuwa IP ya RX HDCP imeomba uthibitishaji upya mara tu baada ya hali iliyothibitishwa kupatikana. Hii pengine ni kutokana na video inayoingia iliyosimbwa haijasimbwa kwa njia sahihi na RX HDCP IP. Hakikisha kuwa kiwango cha kimataifa (LC128) kinachotolewa kwa msingi wa IP ya RX HDCP ni thamani ya uzalishaji na thamani ni sahihi.

HDMI Intel Arria 10 FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji

Kwa matoleo mapya na ya awali ya mwongozo huu wa mtumiaji, rejelea HDMI Intel® Arria 10 FPGA IP Design Ex.ampna Mwongozo wa Mtumiaji. Ikiwa toleo la IP au programu halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la IP au programu hutumika.
Matoleo ya IP ni sawa na matoleo ya programu ya Intel Quartus Prime Design Suite hadi v19.1. Kutoka kwa programu ya Intel Quartus Prime Design Suite 19.2 au matoleo mapya zaidi, IP
cores zina mpango mpya wa toleo la IP.

Historia ya Marekebisho ya HDMI Intel Arria 10 FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2022.12.27	22.4	19.7.1	Imeongeza kigezo kipya cha kuchagua marekebisho ya kadi ya binti ya HDMI kwenye sehemu ya Mahitaji ya Vifaa na Programu ya muundo wa zamani.ample kwa HDMI 2.0 (hali isiyo ya FRL).
2022.07.29	22.2	19.7.0	• Arifa ya kuondolewa kwa kijenzi cha Cygwin kutoka kwa toleo la Windows* la Nios II EDS na mahitaji ya kusakinisha WSL kwa watumiaji wa Windows*. • Toleo la kadi ya binti lililosasishwa kutoka Marekebisho ya 4 hadi 9 inapotumika katika hati nzima.
2021.11.12	21.3	19.6.1	• Ilisasisha sehemu ndogo ya Duka funguo za uzalishaji zilizosimbwa kwa njia fiche za HDCP katika kumbukumbu ya flash ya nje au EEPROM (Isaidie Udhibiti wa Ufunguo wa HDCP = 1) ili kufafanua matumizi mapya ya programu ya usimbaji ufunguo (KEYENC). • Imeondoa takwimu zifuatazo: - Mkusanyiko wa data wa Ufunguo wa Facsimile R1 kwa Ufunguo wa Kibinafsi wa RX - Safu za data za Funguo za Uzalishaji za HDCP (Kishika nafasi) - Safu ya data ya Ufunguo wa Ulinzi wa HDCP (ufunguo uliofafanuliwa) — Ufunguo wa ulinzi wa HDCP umeanzishwa katika hdcp2x_tx_kmem.mif — Ufunguo wa ulinzi wa HDCP umeanzishwa katika hdcp1x_rx_kmem.mif — Ufunguo wa ulinzi wa HDCP umeanzishwa katika hdcp1x_tx_kmem.mif • Kitengo kidogo cha Uwekaji Ramani ya Ufunguo wa HDCP kutoka kwa Ufunguo wa DCP Files kutoka kwa Miongozo ya Utatuzi hadi Kuhifadhi funguo za uzalishaji za HDCP katika FPGA (Kusaidia Udhibiti wa Ufunguo wa HDCP = 0).
2021.09.15	21.1	19.6.0	Imeondoa rejeleo la ncsim
2021.05.12	21.1	19.6.0	• Imeongezwa Wakati SUPPORT FRL = 1 au SUPPORT HDCP KEY MANAGEMENT = 1 kwa maelezo ya Kielelezo 29 HDCP Over HDMI Design Ex.ample Block Mchoro. • Aliongeza hatua katika kumbukumbu ya vitufe vya HDCP files katika Ubunifu Walkthrough. • Imeongezwa Wakati SUPPORT FRL = 0 kwa sehemu Sanidi aardware. • Imeongeza hatua ili kuwasha kigezo cha Udhibiti wa Ufunguo wa Usaidizi wa HDCP katika Tengeneza Muundo. • Imeongeza kifungu kipya cha funguo za uzalishaji za HDCP zilizosimbwa kwa njia fiche katika kumbukumbu ya nje ya mweko au EEPROM (Kusaidia Udhibiti wa Ufunguo wa HDCP = 1).
iliendelea…

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
			• Kitufe cha Kusukuma cha Jedwali Lililopewa Jina Jipya na Viashiria vya LED vya Kushinikiza Kitufe na Viashiria vya LED (SUPPORT FRL = 0). • Kitufe cha Kusukuma cha Jedwali kilichoongezwa na Viashiria vya LED (SUPPORT FRL = 1). • Imeongeza sura mpya Ulinzi wa Ufunguo wa Usimbaji Uliopachikwa katika Muundo wa FPGA. • Imeongeza sura mpya Miongozo ya Utatuzi na vifungu vidogo Alama za Hali ya HDCP, Kurekebisha Kigezo cha Programu ya HDCP na Maswali Yanayoulizwa Sana.
2021.04.01	21.1	19.6.0	• Vipengee Vilivyosasishwa vya Kielelezo vinavyohitajika kwa Usanifu wa RX-Pekee au TX-pekee. • Jedwali Lililosasishwa Lililotolewa RTL Files. • Kielelezo Kilisasishwa Vipengele vya Juu vya HDMI RX. • Mchakato wa Mafunzo ya Kiungo cha Juu cha HDMI RX Imeondolewa. • Ilisasisha hatua katika Kuendesha Usanifu katika Viwango Tofauti vya FRL. • Kielelezo Kilisasishwa cha HDMI 2.1 Exampna Mpango wa Kufunga. • Ishara Zilizosasishwa za Mpango wa Kufunga Jedwali. • Kielelezo Kilisasishwa cha HDMI RX-TX cha Kuzuia ili kuongeza muunganisho kutoka kwa Kitatuzi cha Transceiver hadi TX top.
2020.09.28	20.3	19.5.0	• Imeondoa dokezo kwamba muundo wa zamani wa HDMI 2.1ample katika modi ya FRL inaauni vifaa vya kasi ya -1 pekee katika HDMI Intel FPGA IP Design Example Mwongozo wa Kuanza Haraka kwa Vifaa vya Intel Arria 10 na HDMI 2.1 Design Example (Kusaidia FRL = 1) sehemu. Muundo unaunga mkono viwango vyote vya kasi. • Imeondoa maelezo ya ls_clk kutoka kwa muundo wote wa zamani wa muundo wa HDMI 2.1ample sehemu zinazohusiana. Kikoa cha ls_clk hakitumiki tena katika muundo wa zamaniample. • Ilisasisha michoro ya bloku za muundo wa zamani wa HDMI 2.1ample katika modi ya FRL katika HDMI 2.1 Design Example (Support FRL = 1), Kuunda Vipengee vya Usanifu wa RX- Pekee au TX-Pekee, na sehemu za Mpango wa Kufunga Saa. • Ilisasisha saraka na kuzalishwa files orodha katika sehemu za Muundo wa Saraka. • Imeondoa mawimbi yasiyo na umuhimu, na kuongeza au kuhariri maelezo ya muundo ufuatao wa HDMI 2.1ample ishara katika sehemu ya Ishara za Kiolesura: - sys_init — txpll_frl_imefungwa -tx_os - ishara za txphy_rcfg* - tx_reconfig_done -txcore_tbcr — pio_in0_external_connection_export • Imeongeza vigezo vifuatavyo katika sehemu ya Vigezo vya Usanifu vya RTL: — EDID_RAM_ADDR_WIDTH - BITEC_DAUGHTER_CARD_REV - TUMIA FPLL - POLARITY_INVERSION
iliendelea…

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
			• Ilisasisha michoro ya bloku za muundo wa zamani wa HDMI 2.0ample kwa programu ya Intel Quartus Prime Pro Edition katika HDMI 2.0 Design Example (Support FRL = 0), Kuunda Vipengee vya Usanifu wa RX-Pekee au TX-Pekee, na sehemu za Mpango wa Kufunga Saa. • Ilisasisha saa na kuweka upya majina ya mawimbi katika sehemu ya Uingizaji na Uchujaji wa InfoFrame ya Dynamic Range na Mastering (HDR). • Imeondoa mawimbi yasiyohusika, na kuongeza au kuhariri maelezo ya muundo ufuatao wa HDMI 2.0ample ishara katika sehemu ya Ishara za Kiolesura: - clk_fpga_b3_p - REFCLK_FMCB_P - fmcb_la_tx_p_11 - fmcb_la_rx_n_9e - fr_click - weka upya_xcvr_powerup — nios_tx_i2c* ishara — hdmi_ti_i2c* ishara — tx_i2c_avalon* ishara — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* ishara — nios_tx_i2c* ishara — kipimo_halali_pio_muunganisho_wa_nje na_kusafirisha nje — oc_i2c_av_slave_translator_avalon_an ti_slave_0* ishara — kusafirisha_kariri_kumaliza — rx_pma_cal_busy_hamisha - rx_pma_ch_hamisha nje — rx_pma_rcfg_mgmt* ishara • Aliongeza dokezo kwamba simulation testbench haitumiki kwa miundo iliyo na Ni pamoja na I2C parameta imewezeshwa na kusasisha ujumbe wa kuiga katika sehemu ya Simulation Testbench. • Ilisasisha sehemu ya Kuboresha Muundo Wako.
2020.04.13	20.1	19.4.0	• Aliongeza dokezo kwamba muundo wa zamani wa HDMI 2.1ample katika modi ya FRL inaauni vifaa vya kasi ya -1 pekee katika HDMI Intel FPGA IP Design Example Mwongozo wa Kuanza Haraka kwa Vifaa 10 vya Intel Arria na Maelezo ya Kina kwa HDMI 2.1 Design Example (Kusaidia FRL = 1) sehemu. • Uhamishaji wa HDCP Juu ya HDMI Mfample kwa sehemu ya Vifaa vya Intel Arria 10 kutoka kwa Mwongozo wa Mtumiaji wa IP wa HDMI Intel FPGA. • Ilihariri sehemu ya Kuiga ya Usanifu ili kujumuisha sauti sampjenereta, jenereta ya data ya kando, na jenereta ya data saidizi na kusasisha ujumbe uliofaulu wa uigaji. • Imeondoa kidokezo ambacho uigaji uliotajwa unapatikana kwa ajili ya pekee Msaada FRL noti za miundo iliyozimwa. Uigaji sasa unapatikana kwa Msaada FRL miundo iliyowezeshwa pia. • Ilisasisha maelezo ya kipengele katika Maelezo ya Kina ya HDMI 2.1 Design Example (Usaidizi wa FRL Umewezeshwa) sehemu.
iliendelea…

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
			• Alihariri mchoro wa kuzuia katika Mchoro wa Kizuizi cha Muundo wa HDMI 2.1 RX-TX, Vipengee vya Usanifu, na Kuunda sehemu za Miundo ya RX-Pekee au TX-Only kwa HDMI 2.1 ya zamani ya muundoample. Imeongeza vipengee vipya na vipengee vilivyoondolewa ambavyo havitumiki tena. • Ilihariri maagizo ya hati kuu katika sehemu ya Kuunda RX-Pekee au TX-Pekee. • Ilisasisha sehemu za Muundo wa Saraka ili kuongeza folda mpya na files kwa HDMI 2.0 na HDMI 2.1 mfano wa muundoampchini. • Ilisasisha sehemu ya Mahitaji ya maunzi na Programu ya muundo wa HDMI 2.1 example. • Ilisasisha mchoro wa kuzuia na maelezo ya mawimbi katika sehemu ya Uingizaji na Uchujaji wa InfoFrame ya Dynamic Range na Mastering (HDR) ya HDMI 2.1 ya zamani ya muundo.ample. • Imeongeza sehemu mpya, Kuendesha Usanifu kwa Viwango Tofauti vya FRL, kwa muundo wa zamani wa HDMI 2.1ampchini. • Ilisasisha mchoro wa zuio na maelezo ya mawimbi katika sehemu ya Mpango wa Kufunga kwa HDMI 2.1 example. • Ufafanuzi ulioongezwa kuhusu swichi ya DIP ya mtumiaji katika sehemu ya Usanidi wa Maunzi ya muundo wa zamani wa HDMI 2.1ample. • Ilisasisha sehemu ya Mapungufu ya Muundo ya muundo wa zamani wa HDMI 2.1ample. • Ilisasisha sehemu ya Kuboresha Muundo Wako. • Ilisasisha sehemu za Simulation Testbench za HDMI 2.0 na HDMI 2.1 za zamani za muundoampchini.
2020.01.16	19.4	19.3.0	• Ilisasisha HDMI Intel FPGA IP Design Example Mwongozo wa Kuanza Haraka wa sehemu ya Vifaa vya Intel Arria 10 na habari kuhusu muundo mpya wa HDMI 2.1 wa zamani.ampna hali ya FRL. • Imeongeza sura mpya, Maelezo ya Kina kwa HDMI 2.1 Design Example (Usaidizi wa FRL Umewezeshwa) ambayo ina taarifa zote muhimu kuhusu muundo mpya ulioongezwa wa zamaniample. • Imebadilisha jina la HDMI Intel FPGA IP Design Example Maelezo ya Kina kwa Maelezo ya Kina kwa HDMI 2.0 Design Example kwa uwazi zaidi.
2019.10.31	18.1	18.1	• Aliongeza yanayotokana files kwenye folda ya tx_control_src: ti_i2c.c na ti_i2c.h. • Usaidizi ulioongezwa wa marekebisho ya kadi ya binti ya FMC 11 katika Mahitaji ya Vifaa na Programu na Kukusanya na Kujaribu sehemu za Usanifu. • Imeondoa sehemu ya Kikomo cha Usanifu. Kizuizi kuhusu ukiukaji wa muda kwenye vizuizi vya juu zaidi vya skew kilitatuliwa katika toleo 18.1 ya IP ya HDMI Intel FPGA. • Imeongeza kigezo kipya cha RTL, BITEC_DAUGHTER_CARD_REV, ili kukuwezesha kuchagua masahihisho ya kadi ya binti ya Bitec HDMI.
iliendelea…

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
			• Ilisasisha maelezo ya mawimbi ya fmcb_dp_m2c_p na fmcb_dp_c2m_p ili kujumuisha maelezo kuhusu masahihisho ya kadi ya binti ya FMC 11, 6, na 4. • Imeongeza ishara mpya zifuatazo za marekebisho ya 11 ya kadi ya binti ya Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a anwani - oc_i2c_master_ti_avalon_anti_slave_w ibada — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Imeongeza sehemu kuhusu Kuboresha Muundo Wako.
2017.11.06	17.1	17.1	• Imebadilisha jina la msingi wa IP wa HDMI kuwa HDMI Intel FPGA IP kulingana na uwekaji chapa mpya wa Intel. • Ilibadilisha neno Qsys kuwa Mbuni wa Mfumo. • Taarifa iliyoongezwa kuhusu Upeo wa Nguvu na kipengele cha kuchuja cha Mastering InfoFrame (HDR). • Ilisasisha muundo wa saraka: - Imeongeza folda za hati na programu na files. - Ilisasishwa kawaida na HDr files. - Imeondolewa atx files. - Tofauti files kwa Toleo la Kawaida la Intel Quartus Prime na Toleo la Intel Quartus Prime Pro. • Ilisasisha sehemu ya Kuzalisha Usanifu ili kuongeza kifaa kinachotumika kama 10AX115S2F4I1SG. • Ilihariri kasi ya data ya kipitisha data kwa masafa ya saa 50-100 MHz TMDS hadi 2550-5000 Mbps. • Ilisasisha maelezo ya kiungo ya RX-TX ambayo unaweza kutoa kitufe cha user_pb[2] ili kuzima uchujaji wa nje. • Ilisasisha mchoro wa mtiririko wa programu ya Nios II unaohusisha vidhibiti vya I2C master na chanzo cha HDMI. • Aliongeza taarifa kuhusu Kubuni Example Vigezo vya GUI. • Imeongeza vigezo vya muundo wa HDMI RX na TX Top. • Aliongeza mawimbi haya ya HDMI RX na TX ya kiwango cha juu: - mgmt_clk -weka upya - i2c_clk — hdmi_clk_in - Iliondoa ishara hizi za HDMI RX na TX za kiwango cha juu: • toleo • i2c_clk
iliendelea…

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
			• Imeongeza dokezo kwamba mpangilio wa analogi ya kipitisha data hujaribiwa kwa Intel Arria 10 FPGA Development Kit na kadi ya Bitec HDMI 2.0 ya Binti. Unaweza kurekebisha mpangilio wa analogi kwa ubao wako. • Imeongeza kiungo cha kurekebisha ili kuepuka msukosuko wa PLL au njia za saa zisizo maalum za saa ya marejeleo ya Intel Arria 10 PLL. • Umeongeza kidokezo kwamba huwezi kutumia pini ya transceiver RX kama CDR refclk ya HDMI RX au kama TX PLL refclk ya HDMI TX. • Aliongeza dokezo kuhusu jinsi ya kuongeza set_max_skew kizuizi kwa miundo inayotumia kuunganisha kwa TX PMA na PCS.
2017.05.08	17.0	17.0	• Imebadilishwa jina kuwa Intel. • Nambari ya sehemu iliyobadilishwa. • Ilisasisha muundo wa saraka: - Imeongezwa hdr files. - Ilibadilishwa qsys_vip_passthrough.qsys kuwa nios.qsys. - Imeongezwa files iliyoundwa kwa Toleo la Intel Quartus Prime Pro. • Taarifa iliyosasishwa kwamba kizuizi cha Kiungo cha RX-TX pia hufanya uchujaji wa nje kwenye Mfumo wa Taarifa wa High Dynamic Range (HDR) kutoka kwa data saidizi ya HDMI RX na kuingiza ex.ample HDR Infoframe kwa data saidizi ya HDMI TX kupitia Avalon ST multiplexer. • Imeongeza dokezo kwa maelezo ya Asili ya Transceiver PHY kwamba ili kukidhi mahitaji ya HDMI TX ya mikengo baina ya idhaa, unahitaji kuweka chaguo la modi ya kuunganisha chaneli ya TX katika kihariri cha kigezo cha kigezo cha Arria 10 Transceiver Native PHY ili Kuunganisha kwa PMA na PCS. • Maelezo yaliyosasishwa ya os na ishara za kipimo. • Kurekebisha oversampkipengele cha ling kwa kasi tofauti ya data ya kibadilishaji data katika kila masafa ya masafa ya saa ya TMDS ili kusaidia mpango wa saa moja kwa moja wa TX FPLL. • Ilibadilisha mpangilio wa saa wa TX IOPLL hadi TX FPLL kuwa mpangilio wa moja kwa moja wa TX FPLL. • Ishara za usanidi upya za TX PMA zimeongezwa. • Alihariri ova USER_LED[7]amphali ya ling. 1 inaonyesha zaidiampled (kiwango cha data < 1,000 Mbps katika kifaa cha Arria 10). • Muundo wa HDMI uliosasishwa Exampna Jedwali la Viigaji Vinavyoungwa mkono. VHDL haitumiki kwa NCSim. • Kiungo kilichoongezwa kwenye toleo lililohifadhiwa la Arria 10 HDMI IP Core Design Exampna Mwongozo wa Mtumiaji.
2016.10.31	16.1	16.1	Kutolewa kwa awali.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma. *Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.

Toleo la mtandaoni
Tuma Maoni
Kitambulisho: 683156
Toleo: 2022.12.27

Nyaraka / Rasilimali

Intel HDMI Arria 10 FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Kubuni Example

Marejeleo

• Mwongozo wa Mtumiaji