HDMI Arria 10 FPGA IP Design Example
Giya sa GumagamitHDMI Intel® Arria 10 FPGA IP
Disenyo Example Giya sa Gumagamit
Gi-update alang sa Intel®Quartus®
Panguna nga Disenyo nga Suite: 22.4
Bersyon sa IP: 19.7.1

HDMI Intel® FPGA IP Design Exampang Quick Start Guide para sa Intel® Arria® 10 Devices

Ang HDMI Intel® 10 nga mga himan adunay usa ka simulating testbench ug usa ka disenyo sa hardware nga nagsuporta sa compilation ug hardware testing.
FPGA IP nga disenyo example alang sa Intel Arria®
Ang HDMI Intel FPGA IP nagtanyag sa mosunod nga disenyo examples:

• HDMI 2.1 RX-TX retransmit nga disenyo nga adunay fixed rate link (FRL) mode nga naka-enable
• HDMI 2.0 RX-TX retransmit nga disenyo uban sa FRL mode disabled
• HDCP sa HDMI 2.0 nga disenyo

Mubo nga sulat: Ang feature sa HDCP wala maapil sa Intel® Quartus Prime Pro Edition software.
Aron ma-access ang feature sa HDCP, kontaka ang Intel sa https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Kung makamugna ka ug design exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo sa hardware.
Hulagway 1. Mga Lakang sa Pag-uswagMay Kalabutan nga Impormasyon
Giya sa Gumagamit sa HDMI Intel FPGA IP
1.1. Paghimo sa Disenyo
Gamita ang HDMI Intel FPGA IP parameter editor sa Intel Quartus Prime software aron makamugna ang ex designamples. Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kustomer sa Intel nga makakuha sa pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa mosalig sa bisan unsang gipatik nga impormasyon ug sa dili pa magbutang og mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
Nagsugod sa Nios® II EDS sa Intel Quartus Prime Pro Edition software version 19.2 ug Intel Quartus Prime Standard Edition software version 19.1, gitangtang sa Intel ang Cygwin component sa Windows* version sa Nios II EDS, gipulihan kini sa Windows* Subsytem for Linux (WSL). Kung ikaw usa ka Windows* user, kinahanglan nimo nga i-install ang WSL sa dili pa magbuhat sa imong ex designample.
Figure 2. Pagmugna sa Daloy nga Disenyo

1. Paghimo og proyekto nga nagpunting sa Intel Arria 10 device family ug pilia ang gusto nga device.
2. Sa IP Catalog, pangitaa ug doble-klik ang Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Ang Bag-ong IP Variant o Bag-ong IP Variation nga bintana makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong naandan nga IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip o .qsys.
4. I-klik ang OK. Ang parameter editor makita.
5. Sa tab nga IP, i-configure ang gusto nga mga parameter alang sa TX ug RX.
6. I-on ang Suporta sa FRL parameter aron makamugna ang HDMI 2.1 nga disenyo exampsa FRL mode. I-off kini aron makamugna ang HDMI 2.0 nga disenyo exampwalay FRL.
7. Sa Disenyo Exampsa tab, pilia ang Arria 10 HDMI RX-TX Retransmit.
8. Pilia ang Simulation aron makamugna ang testbench, ug pilia ang Synthesis aron makamugna ang hardware design example.Kinahanglan nga mopili ka bisan usa niini nga mga kapilian aron makamugna ang disenyo nga example files. Kung imong pilion ang duha, ang oras sa henerasyon mas taas.
9. Para sa Generate File I-format, pilia ang Verilog o VHDL.
10. Para sa Target Development Kit, pilia ang Intel Arria 10 GX FPGA Development Kit. Kon mopili ka ug development kit, unya ang target device (gipili sa step 4) mausab aron mohaum sa device sa target board. Para sa Intel Arria 10 GX FPGA Development Kit, ang default device mao ang 10AX115S2F4I1SG.
11. I-klik ang Paghimo Exampug Disenyo.

May Kalabutan nga Impormasyon
Unsaon pag-instalar sa Windows* Subsystem for Linux* (WSL) sa Windows* OS?
1.2. Pagsundog sa Disenyo
Ang HDMI testbench nagsundog sa usa ka serial loopback nga disenyo gikan sa usa ka TX nga pananglitan ngadto sa usa ka RX nga pananglitan. Internal nga video pattern generator, audio sample generator, sideband data generator, ug auxiliary data generator modules nagmaneho sa HDMI TX instance ug ang serial output gikan sa TX instance nagkonektar sa RX instance sa testbench.
Figure 3. Pag-agos sa Simulation sa Disenyo

1. Lakaw ngadto sa gitinguha nga simulation folder.
2. Pagdalagan ang simulation script para sa gisuportahan nga simulator nga imong gusto. Ang script nag-compile ug nagpadagan sa testbench sa simulator.
3. Analisaha ang mga resulta.

Talaan 1. Mga Lakang sa Pagpadagan sa Simulation

Simulator	Direktoryo sa Pagtrabaho	Mga instruksyon
Riviera-PRO*	/simulation/aldec	Sa command line, i-type
		vsim -c -do aldec.do
ModelSim*	/simulation/mentor	Sa command line, i-type
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Sa command line, i-type
		tinubdan vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	Sa command line, i-type
		tinubdan vcsmx_sim.sh
Xcelium* Parallel	/simulation/xcelium	Sa command line, i-type
		tinubdan xcelium_sim.sh

Ang usa ka malampuson nga simulation matapos uban sa mosunod nga mensahe:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Pagpasa sa simulation
1.3. Pag-compile ug Pagsulay sa Disenyo

Sa pag-compile ug pagpadagan sa usa ka demonstration test sa hardware exampsa disenyo, sunda kini nga mga lakang:

1. Siguroha ang hardware exampAng paghimo sa disenyo kompleto na.
2. Ilunsad ang Intel Quartus Prime software ug ablihi ang .qpf file.
   • HDMI 2.1 nga disenyo example uban sa Support FRL enabled: project directory/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 nga disenyo example uban sa Suporta sa FRL disabled: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. I-klik ang Processing ➤ Sugdi ang Compilation.
4. Human sa malampuson nga paghugpong, usa ka .sof file mabuhat sa quartus/output_files direktoryo.
5. Sumpaysumpaya ang on-board FMC port B (J2):
   • HDMI 2.1 nga disenyo example uban sa Support FRL enabled: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Mubo nga sulat: Mahimo nimong pilion ang rebisyon sa imong Bitec HDMI nga anak nga kard. Ubos sa Design Exampsa tab, ibutang ang HDMI Daughter Card Revision ngadto sa Revision 9, Revision o walay anak nga card. Ang default nga kantidad mao ang Rebisyon 9.
   • HDMI 2.0 nga disenyo exampuban sa Suporta sa FRL disabled: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Ikonektar ang TX (P1) sa Bitec FMC nga anak nga kard sa usa ka eksternal nga tinubdan sa video.
7. Ikonektar ang RX (P2) sa Bitec FMC nga anak nga kard sa usa ka eksternal nga lababo sa video o video analyzer.
8. Siguroha nga ang tanang switch sa development board anaa sa default nga posisyon.
9. I-configure ang pinili nga Intel Arria 10 device sa development board gamit ang namugna nga .sof file (Mga Himan ➤ Programmer ).
10. Kinahanglang ipakita sa analisador ang video nga namugna gikan sa tinubdan.

May Kalabutan nga Impormasyon
Giya sa Gumagamit sa Intel Arria 10 FPGA Development Kit
1.4. HDMI Intel FPGA IP Design ExampMga Parameter
Talaan 2.
HDMI Intel FPGA IP Design Example Parameters para sa Intel Arria 10 Devices Kini nga mga opsyon anaa lamang sa Intel Arria 10 device.

Parameter	Bili	Deskripsyon
Anaa nga Disenyo Example
Pilia ang Disenyo	Arria 10 HDMI RX-TX Retransmit	Pilia ang disenyo example nga mamugna.

Disenyo Example Files
Simulation	Sa, sa	I-on kini nga opsyon aron makamugna ang gikinahanglan files alang sa simulation testbench.
Synthesis	Sa, sa	I-on kini nga opsyon aron makamugna ang gikinahanglan files alang sa Intel Quartus Prime compilation ug hardware demonstration.

Nahimo nga HDL Format
Makamugna File Porma	Verilog, VHDL	Pilia ang imong gusto nga HDL format para sa namugna nga disenyo example filegitakda. Mubo nga sulat: Kini nga opsyon nagtino lamang sa format alang sa namugna nga top level IP files. Ang tanan nga uban pa files (eg example testbenches ug top level files para sa hardware demonstration) naa sa Verilog HDL format

Target Development Kit
Pilia ang Lupon	Walay Development Kit,	Pilia ang board alang sa gipunting nga disenyo example.
	Arria 10 GX FPGA Development Kit, Custom Development Kit	• Walay Development Kit: Kini nga opsyon wala maglakip sa tanang aspeto sa hardware alang sa disenyo example. Ang IP core nagtakda sa tanang mga assignment sa pin ngadto sa virtual nga mga pin. • Arria 10 GX FPGA Development Kit: Kini nga opsyon awtomatik nga mopili sa target device sa proyekto nga mohaum sa device niini nga development kit. Mahimo nimong usbon ang target device gamit ang Usba ang Target nga Device parameter kung ang imong rebisyon sa board adunay lahi nga variant sa aparato. Ang IP core nagtakda sa tanang mga assignment sa pin sumala sa development kit.
		• Custom Development Kit: Kini nga opsyon nagtugot sa disenyo examparon sulayan sa usa ka ikatulong partido nga development kit nga adunay Intel FPGA. Tingali kinahanglan nimo nga itakda ang mga buluhaton sa pin sa imong kaugalingon.

Target nga Device
Usba ang Target nga Device	Sa, sa	I-on kini nga opsyon ug pilia ang gusto nga variant sa device alang sa development kit.

HDMI 2.1 Disenyo Example (Pagsuporta sa FRL = 1)

Ang disenyo sa HDMI 2.1 exampAng sa FRL mode nagpakita sa usa ka HDMI instance parallel loopback nga naglangkob sa upat ka RX channels ug upat ka TX channels.
Talaan 3. HDMI 2.1 Disenyo Example alang sa Intel Arria 10 Devices

Disenyo Example	Rate sa Data	Mode sa Channel	Uri sa Loopback
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Parallel sa FIFO buffer

Mga bahin

• Ang disenyo nag-instantiate sa mga buffer sa FIFO aron makahimo og direkta nga HDMI video stream passthrough tali sa HDMI 2.1 lababo ug tinubdan.
• Ang disenyo makahimo sa pagbalhin tali sa FRL mode ug TMDS mode sa panahon sa pagdagan.
• Ang disenyo naggamit sa LED status alang sa sayo nga pag-debug stage.
• Ang disenyo nag-uban sa mga higayon sa HDMI RX ug TX.
• Gipakita sa disenyo ang pagsal-ot ug pagsala sa Dynamic Range and Mastering (HDR) InfoFrame sa RX-TX link module.
• Ang disenyo nakigsabot sa FRL rate tali sa lababo nga konektado sa TX ug sa tinubdan nga konektado sa RX. Ang disenyo moagi sa EDID gikan sa gawas nga lababo ngadto sa on-board RX sa default configuration. Ang Nios II processor nakigsabot sa link base sa kapabilidad sa lababo konektado sa TX. Mahimo usab nimo nga i-toggle ang user_dipsw on-board switch aron mano-mano nga makontrol ang mga kapabilidad sa TX ug RX FRL.
• Ang disenyo naglakip sa daghang mga bahin sa pag-debug.
  Ang RX nga instance makadawat og video source gikan sa external video generator, ug ang data unya moagi sa loopback FIFO sa dili pa kini mapasa ngadto sa TX nga instance. Kinahanglan nimong ikonektar ang usa ka eksternal nga video analyzer, monitor, o usa ka telebisyon nga adunay koneksyon sa HDMI sa TX core aron mapamatud-an ang pagpaandar.

2.1. HDMI 2.1 RX-TX Retransmit Design Block Diagram
Ang HDMI RX-TX retransmit nga disenyo example nagpakita parallel loopback sa simplex channel mode para sa HDMI 2.1 uban sa Support FRL enabled.
Figure 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. Paghimo RX-Only o TX-Only Designs
Para sa mga advanced user, mahimo nimong gamiton ang HDMI 2.1 nga disenyo aron makahimo og TX- o RX-only nga disenyo.
Figure 5. Mga sangkap nga gikinahanglan alang sa RX-Only o TX-Only DesignAron magamit ang RX- o TX-only nga mga sangkap, kuhaa ang wala’y kalabotan nga mga bloke gikan sa disenyo.
Talaan 4. RX-Only ug TX-Only Design Requirements

Mga Kinahanglanon sa Gumagamit	Pagpreserbar	Kuhaa	Idugang
HDMI RX lang	RX Ibabaw	• TX Ibabaw • RX-TX Link • CPU Subsystem • Transceiver Arbiter	–
HDMI TX lang	•TX Ibabaw •CPU Sub-System	•RX Ibabaw • RX-TX Link • Transceiver Arbiter	Video Pattern Generator(custom nga module o namugna gikan sa Video and Image Processing (VIP) Suite)

Gawas sa mga pagbag-o sa RTL, kinahanglan nimo usab nga usbon ang main.c nga script.
• Para sa HDMI TX-only nga mga disenyo, buwagi ang paghulat alang sa HDMI RX lock status pinaagi sa pagtangtang sa mosunod nga mga linya ug pulihan og
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
samtang (rx_hdmi_lock == 0) {
kon (check_hpd_isr()) {break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx human ma-lock ang rx
kon (rx_hdmi_lock == 1) {
kung (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} uban pa {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Para sa HDMI RX-only nga mga disenyo, ibutang lang ang mosunod nga mga linya sa main.c script:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Mga Kinahanglanon sa Hardware ug Software
Gigamit sa Intel ang mosunod nga hardware ug software aron sulayan ang disenyo example.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• HDMI 2.1 Tinubdan (Quantum Data 980 48G Generator)
• HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
• Bitec HDMI FMC 2.1 nga anak nga kard (Rebisyon 9)
• HDMI 2.1 Category 3 cables (gisulayan sa Belkin 48Gbps HDMI 2.1 Cable)

Software

• Intel Quartus Prime Pro Edition software nga bersyon 20.1

2.4. Istruktura sa Direktoryo
Ang mga direktoryo naglangkob sa namugna files alang sa HDMI Intel FPGA IP design example.
Figure 6. Direktoryo Structure alang sa Design ExampleTalaan 5. Namugna nga RTL Files

Mga folder	Files/Mga subfolder
komon	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_ulipon	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Talaan 6. Namugna nga Simulation Files
Tan-awa ang Simulation Testbench seksyon alang sa dugang nga impormasyon

Mga folder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
indayog	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
mga synopsy	/vcs/filelistahan.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komon	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Talaan 7. Namugna nga Software Files

Mga folder	Files
tx_control_src Mubo nga sulat: Ang tx_control folder usab adunay mga duplicate niini files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	panguna.c
	pio_read_write.c
	pio_read_write.h

2.5. Mga sangkap sa Disenyo
Ang disenyo sa HDMI Intel FPGA IP example naglangkob sa komon nga top-level nga mga sangkap ug HDMI TX ug RX top nga mga sangkap.
2.5.1. Mga sangkap sa HDMI TX
Ang HDMI TX top component naglakip sa TX core top-level components, ug ang IOPLL, transceiver PHY reset controller, transceiver native PHY, TX PLL, TX reconfiguration management, ug ang output buffer blocks.
Hulagway 7. HDMI TX Top ComponentsTalaan 8. HDMI TX Top Components

Module	Deskripsyon
HDMI TX Core	Ang IP nakadawat og video data gikan sa taas nga lebel ug naghimo sa auxiliary data encoding, audio data encoding, video data encoding, scrambling, TMDS encoding o packetization.
IOPLL	Ang IOPLL (iopll_frl) nagmugna sa FRL nga orasan alang sa TX core. Kini nga reperensiya nga orasan nakadawat sa TX FPLL output clock. FRL frequency sa orasan = Data rate kada lane x 4 / (FRL character kada orasan x 18)
Transceiver PHY Reset Controller	Ang Transceiver PHY reset controller nagsiguro sa usa ka kasaligan nga pagsugod sa mga TX transceiver. Ang reset input niini nga controller kay na-trigger gikan sa taas nga lebel, ug kini nagmugna sa katumbas nga analog ug digital reset signal ngadto sa Transceiver Native PHY block sumala sa reset sequencing sulod sa block. Ang tx_ready output signal gikan niini nga block naglihok usab isip usa ka reset signal sa HDMI Intel FPGA IP aron ipakita nga ang transceiver anaa na ug nagdagan, ug andam nga modawat sa datos gikan sa kinauyokan.
Transceiver Lumad nga PHY	Lisud nga transceiver block nga nakadawat sa parallel data gikan sa HDMI TX core ug nag-serialize sa data gikan sa pagpadala niini. Mubo nga sulat: Aron makab-ot ang HDMI TX inter-channel skew nga kinahanglanon, itakda ang opsyon sa TX channel bonding mode sa Intel Arria 10 Transceiver Native PHY parameter editor ngadto sa PMA ug PCS bonding. Kinahanglan mo usab nga idugang ang maximum skew (set_max_skew) constraint nga kinahanglanon sa digital reset signal gikan sa transceiver reset controller (tx_digitalreset) ingon nga girekomenda sa Giya sa Gumagamit sa Intel Arria 10 Transceiver PHY.
TX PLL	Ang transmitter PLL block naghatag sa serial fast clock sa Transceiver Native PHY block. Alang niining HDMI Intel FPGA IP design example, fPLL gigamit isip TX PLL. Ang TX PLL adunay duha ka reperensya nga orasan. • Reference clock 0 konektado sa programmable oscillator (uban sa TMDS clock frequency) para sa TMDS mode. Niini nga disenyo example, RX TMDS nga orasan gigamit sa pagkonektar sa reference nga orasan 0 para sa TMDS mode. Girekomenda ka sa Intel nga gamiton ang programmable oscillator nga adunay frequency sa orasan sa TMDS alang sa reference nga orasan 0. • Reference clock 1 konektado sa fixed 100 MHz clock para sa FRL mode.
Pagdumala sa Pag-usab sa TX	•Sa TMDS mode, ang TX reconfiguration management block nag-reconfigure sa TX PLL para sa lain-laing output clock frequency sumala sa TMDS clock frequency sa piho nga video. •Sa FRL mode, ang TX reconfiguration management block nag-reconfigure sa TX PLL aron sa paghatag sa serial fast clock alang sa 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ug 12 Gbps sumala sa FRL_Rate field sa 0x31 SCDC register. •Ang TX reconfiguration management block mobalhin sa TX PLL reference clock tali sa reference clock 0 para sa TMDS mode ug reference clock 1 para sa FRL mode.
Output buffer	Kini nga buffer naglihok isip usa ka interface aron makig-interact sa I2C interface sa HDMI DDC ug redriver nga mga sangkap.

Talaan 9.Transceiver Data Rate ug Oversampling Factor Matag Clock Frequency Range

Mode	Rate sa Data	overampler 1 (2x oversample)	overampler 2 (4x oversample)	overample hinungdan	overampgipangulohan Data Rate (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Off	2	2000–12000
FRL	3000	Off	Off	1	3000
FRL	6000	Off	Off	1	6000

FRL	8000	Off	Off	1	8000
FRL	10000	Off	Off	1	10000
FRL	12000	Off	Off	1	12000

Figure 8. TX Reconfiguration Sequence Flow2.5.2. Mga sangkap sa HDMI RX
Ang HDMI RX top component naglakip sa RX core top-level components, optional I²C slave ug EDID RAM, IOPLL, transceiver PHY reset controller, RX native PHY, ug ang RX reconfiguration management blocks.
Hulagway 9. HDMI RX Top ComponentsTalaan 10. HDMI RX Top Components

Module	Deskripsyon
HDMI RX Core	Ang IP nakadawat sa serial data gikan sa Transceiver Native PHY ug naghimo sa data alignment, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, ug descrambling.
I2C nga Ulipon	Ang I2C mao ang interface nga gigamit alang sa Sink Display Data Channel (DDC) ug Status and Data Channel (SCDC). Ang tinubdan sa HDMI naggamit sa DDC aron mahibal-an ang mga kapabilidad ug mga kinaiya sa lababo pinaagi sa pagbasa sa Enhanced Extended Display Identification Data (E-EDID) nga istruktura sa datos. Ang 8-bit nga I2C nga mga adres sa ulipon alang sa E-EDID mao ang 0xA0 ug 0xA1. Gipakita sa LSB ang tipo sa pag-access: 1 alang sa pagbasa ug 0 alang sa pagsulat. Kung mahitabo ang usa ka panghitabo sa HPD, ang ulipon sa I2C motubag sa datos sa E-EDID pinaagi sa pagbasa gikan sa on-chip Ang I2C slave-only controller nagsuporta usab sa SCDC para sa HDMI 2.0 ug 2.1 Ang 9-bit nga I2C nga slave address alang sa SCDC mao ang 0xA8 ug 0xA9. Kung mahitabo ang usa ka panghitabo sa HPD, ang I2C nga ulipon naghimo sa pagsulat o pagbasa sa transaksyon ngadto o gikan sa SCDC interface sa HDMI RX core. Ang proseso sa pagbansay sa link alang sa Fixed Rate Link (FRL) mahitabo usab pinaagi sa I2C Atol sa usa ka kalihokan sa HPD o kung ang tinubdan nagsulat og lain nga FRL rate ngadto sa FRL Rate register (SCDC registers 0x31 bit[3:0]), magsugod ang proseso sa pagbansay sa link. Mubo nga sulat: Kini nga I2C slave-only controller alang sa SCDC dili gikinahanglan kung ang HDMI 2.0 o HDMI 2.1 wala gituyo

EDID RAM

Ang disenyo nagtipig sa impormasyon sa EDID gamit ang RAM 1-Port IP. Ang standard two-wire (clock and data) serial bus protocol (I2C slave-only controller) nagbalhin sa CEA-861-D Compliant E-EDID data structure. Kini nga EDID RAM nagtipig sa impormasyon sa E-EDID. • Kung sa TMDS mode, ang disenyo nagsuporta sa EDID passthrough gikan sa TX ngadto sa RX. Atol sa EDID passthrough, kung ang TX konektado sa external sink, ang Nios II processor mobasa sa EDID gikan sa external sink ug mosulat sa EDID RAM. • Kon anaa sa FRL mode, ang Nios II processor mosulat sa pre-configured EDID alang sa matag link rate base sa HDMI_RX_MAX_FRL_RATE parameter sa global.h script. Gamita ang mosunod nga HDMI_RX_MAX_FRL_RATE input para sa gisuportahan nga FRL rate: • 1: 3G 3 Lanes • 2: 6G 3 Lanes •3: 6G 4 nga mga agianan • 4: 8G 4 Lanes •5: 10G 4 Lanes (default) •6: 12G 4 nga mga agianan

IOPLL

Ang HDMI RX naggamit ug duha ka IOPLL. • Ang unang IOPLL (pll_tmds) nagmugna sa RX CDR reference clock. Kini nga IOPLL gigamit lamang sa TMDS mode. Ang reference nga orasan niini nga IOPLL makadawat sa TMDS nga orasan. Ang TMDS mode naggamit niini nga IOPLL tungod kay ang CDR dili makadawat sa reference nga mga orasan ubos sa 50 MHz ug ang TMDS clock frequency gikan sa 25 MHz ngadto sa 340 MHz. Kini nga IOPLL naghatag ug clock frequency nga 5 ka beses sa input reference clock para sa frequency range tali sa 25 MHz ngadto sa 50 MHz ug naghatag sa parehas nga clock frequency sama sa input reference clock alang sa frequency range tali sa 50 MHz ngadto sa 340 MHz. •Ang ikaduhang IOPLL (iopll_frl) nagmugna sa FRL nga orasan para sa RX core. Kini nga reperensya nga orasan makadawat sa CDR nga nabawi nga orasan. FRL frequency sa orasan = Data rate kada lane x 4 / (FRL character kada orasan x 18)

Transceiver PHY Reset Controller	Ang Transceiver PHY reset controller nagsiguro sa usa ka kasaligan nga pagsugod sa mga RX transceiver. Ang reset input niini nga controller gi-trigger sa RX reconfiguration, ug kini nagmugna sa katugbang nga analog ug digital reset signal sa Transceiver Native PHY block sumala sa reset sequencing sulod sa block.
RX Lumad nga PHY	Lisud nga transceiver block nga nakadawat sa serial data gikan sa usa ka eksternal nga tinubdan sa video. Giwagtang niini ang serial data sa parallel data sa dili pa ipasa ang data ngadto sa HDMI RX core. Kini nga block nagdagan sa Enhanced PCS para sa FRL mode. Ang RX CDR adunay duha ka reperensya nga orasan. • Reference clock 0 konektado sa output clock sa IOPLL TMDS (pll_tmds), nga gikan sa TMDS clock. • Reference clock 1 konektado sa fixed 100 MHz clock. Sa TMDS mode, ang RX CDR gi-reconfigure aron mapili ang reference clock 0, ug sa FRL mode, ang RX CDR gi-reconfigure aron mapili ang reference clock 1.
Pagdumala sa Pag-usab sa RX	Sa TMDS mode, ang RX reconfiguration management block nagpatuman sa rate detection circuitry gamit ang HDMI PLL aron mamaneho ang RX transceiver nga molihok sa bisan unsang arbitraryong link rate gikan sa 250 Mbps hangtod 6,000 Mbps. Sa FRL mode, ang RX reconfiguration management block nag-reconfigure sa RX transceiver aron molihok sa 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, o 12 Gbps depende sa FRL rate sa SCDC_FRL_RATE register field (0x31[3:0]). Ang RX reconfiguration management block mobalhin tali sa Standard PCS/RX para sa TMDS mode ug Enhanced PCS para sa FRL mode.Refer to Hulagway 10 sa panid 22.

Figure 10. RX Reconfiguration Sequence Flow
Ang numero nag-ilustrar sa multi-rate reconfiguration sequence flow sa controller kung kini makadawat sa input data stream ug reference clock frequency, o kung ang transceiver ma-unlock.2.5.3. Top-Level Common Blocks
Ang pinakataas nga lebel nga komon nga mga bloke naglakip sa transceiver arbiter, ang RX-TX link component, ug ang CPU subsystem.
Talaan 11. Top-Level Common Blocks

Module

Deskripsyon

Transceiver Arbiter

Kining generic functional block nagpugong sa mga transceiver sa pag-recalibrate sa dungan kung ang RX o TX transceiver sulod sa samang pisikal nga channel nagkinahanglan og reconfiguration. Ang dungan nga pag-recalibrate makaapekto sa mga aplikasyon diin ang RX ug TX transceiver sulod sa samang channel gi-assign sa independente nga mga pagpatuman sa IP. Kini nga transceiver arbiter usa ka extension sa resolusyon nga girekomenda alang sa paghiusa sa simplex TX ug simplex RX sa parehas nga pisikal nga channel. Kini nga transceiver arbiter nagtabang usab sa paghiusa ug paghusay sa Avalon® memory-mapped RX ug TX reconfiguration requests nga nagtarget sa simplex RX ug TX transceivers sulod sa usa ka channel tungod kay ang reconfiguration interface port sa mga transceiver ma-access ra nga sunud-sunod. Ang koneksyon sa interface tali sa transceiver arbiter ug TX/RX Native PHY/PHY Reset Controller blocks niini nga disenyo example nagpakita sa usa ka generic nga paagi nga magamit sa bisan unsa nga IP kombinasyon gamit ang transceiver arbiter. Ang transceiver arbiter dili kinahanglan kung RX o TX transceiver ra ang gigamit sa usa ka channel. Ang transceiver arbiter nagpaila sa nangayo sa usa ka reconfiguration pinaagi sa iyang Avalon memory-mapped reconfiguration interface ug nagsiguro nga ang katugbang nga tx_reconfig_cal_busy o rx_reconfig_cal_busy gi-gate sumala niana. Alang sa mga aplikasyon sa HDMI, ang RX ra ang nagsugod sa pag-reconfigure. Pinaagi sa pag-channel sa Avalon memory-mapped reconfiguration request pinaagi sa arbiter, ang arbiter nagpaila nga ang reconfiguration request nagagikan sa RX, nga nag-gate tx_reconfig_cal_busy gikan sa pag-assert ug nagtugot sa rx_reconfig_cal_busy sa pag-insister. Ang gating nagpugong sa TX transceiver nga dili mabalhin sa calibration mode nga wala tuyoa. Mubo nga sulat: Tungod kay ang HDMI nagkinahanglan lang ug RX reconfiguration, ang tx_reconfig_mgmt_* signal gihigot. Usab, ang Avalon memory-mapped interface wala gikinahanglan tali sa arbiter ug sa TX Native PHY block. Ang mga bloke gi-assign sa interface sa disenyo examparon ipakita ang generic nga transceiver arbiter nga koneksyon sa TX/RX Native PHY/PHY Reset Controller

RX-TX Link

• Ang video data output ug synchronization signal gikan sa HDMI RX core loop pinaagi sa DCFIFO tabok sa RX ug TX video clock domains. • Ang auxiliary data port sa HDMI TX core nagkontrolar sa auxiliary data nga moagos sa DCFIFO pinaagi sa backpressure. Ang backpressure nagsiguro nga walay dili kompleto nga auxiliary packet sa auxiliary data port. • Kini nga block naghimo usab sa gawas nga pagsala: — Pagsala sa audio data ug audio clock regeneration packet gikan sa auxiliary data stream sa dili pa ipadala ngadto sa HDMI TX core auxiliary data port. - Gisala ang High Dynamic Range (HDR) InfoFrame gikan sa HDMI RX auxiliary data ug gisal-ot ang usa ka example HDR InfoFrame sa auxiliary data sa HDMI TX pinaagi sa Avalon streaming multiplexer.

Subsystem sa CPU

Ang CPU subsystem naglihok isip SCDC ug DDC controllers, ug source reconfiguration controller. • Ang tinubdan SCDC controller naglangkob sa I2C master controller. Ang I2C master controller nagbalhin sa SCDC data structure gikan sa FPGA source ngadto sa external sink para sa HDMI 2.0 nga operasyon. Kay example, kung ang outgoing data stream kay 6,000 Mbps, ang Nios II processor momando sa I2C master controller sa pag-update sa TMDS_BIT_CLOCK_RATIO ug SCRAMBLER_ENABLE bits sa sink TMDS configuration register ngadto sa 1. • Ang sama nga I2C master nagbalhin usab sa DDC data structure (E-EDID) tali sa HDMI source ug external sink. • Ang Nios II CPU naglihok isip controller sa reconfiguration alang sa tinubdan sa HDMI. Ang CPU nagsalig sa periodic rate detection gikan sa RX Reconfiguration Management module aron mahibal-an kung ang TX nagkinahanglan og reconfiguration. Ang Avalon memory-mapped slave translator naghatag ug interface tali sa Nios II processor Avalon memory-mapped master interface ug ang Avalon memory-mapped slave interface sa externally instantiated HDMI source's IOPLL ug TX Native PHY. • Paghimo link pagbansay pinaagi sa I2C master interface uban sa gawas lababo

2.6. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
Ang disenyo sa HDMI Intel FPGA IP example naglakip sa usa ka demonstrasyon sa HDR InfoFrame insertion sa usa ka RX-TX loopback system.
Ang HDMI Specification version 2.0b nagtugot sa Dynamic Range ug Mastering InfoFrame nga mapasa pinaagi sa HDMI auxiliary stream. Sa demonstrasyon, ang Auxiliary Packet Generator block nagsuporta sa HDR insertion. Kinahanglan ra nimo nga i-format ang gituyo nga HDR InfoFrame packet ingon nga gitakda sa lamesa sa lista sa signal sa module ug ang pagsulud sa HDR InfoFrame mahitabo sa makausa sa matag video frame.
Niining example configuration, sa mga higayon diin ang umaabot nga auxiliary stream naglakip na sa HDR InfoFrame, ang streamed nga HDR content gisala. Ang pagsala naglikay sa nagkasumpaki nga HDR InfoFrames nga ipasa ug nagsiguro nga ang mga bili lamang nga gipiho sa HDR Sample Data module gigamit.
Figure 11. RX-TX Link nga adunay Dynamic Range ug Mastering InfoFrame Insertion
Ang numero nagpakita sa block diagram sa RX-TX link lakip na ang Dynamic Range ug Mastering InfoFrame insertion ngadto sa HDMI TX core auxiliary stream.Talaan 12. Auxiliary Data Insertion Block (aux_retransmit) Signals

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug Reset
clk	Input	1	Pag-input sa orasan. Kini nga orasan kinahanglan nga konektado sa orasan sa video.
i-reset	Input	1	I-reset ang input.

Auxiliary Packet Signals
tx_aux_data	Output	72	TX Auxiliary packet output gikan sa multiplexer.
tx_aux_valid	Output	1
tx_aux_andam	Output	1
tx_aux_sop	Output	1
tx_aux_eop	Output	1
rx_aux_data	Input	72	Ang RX Auxiliary data nga gipasa sa packet filter module sa wala pa mosulod sa multiplexer.
rx_aux_valid	Input	1
rx_aux_sop	Input	1
rx_aux_eop	Input	1

Kontrol nga Signal
hdmi_tx_vsync	Input	1	HDMI TX Video Vsync. Kini nga signal kinahanglan nga i-synchronize sa link speed clock domain. Ang kinauyokan nagsal-ot sa HDR InfoFrame ngadto sa auxiliary nga sapa sa nagtaas nga ngilit niini nga signal

Talaan 13. HDR Data Module (altera_hdmi_hdr_infoframe) Signals

Signal	Direksyon	Lapad	Deskripsyon
hb0	Output	8	Header byte 0 sa Dynamic Range ug Mastering InfoFrame: InfoFrame type code.
hb1	Output	8	Header byte 1 sa Dynamic Range ug Mastering InfoFrame: InfoFrame version number.
hb2	Output	8	Header byte 2 sa Dynamic Range ug Mastering InfoFrame: Gitas-on sa InfoFrame.
pb	Input	224	Data byte sa Dynamic Range ug Mastering InfoFrame.

Talaan 14. Dynamic Range ug Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	Kahubitan	Static Metadata Type 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	puti_punto_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	puti_punto_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	puti_punto_y, LSB
143:136	Data Byte 18: Static_Metadata_Descriptor	puti_punto_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Kinatas-ang Kontento nga Kahayag nga Antas, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Labing kataas nga Antas sa Kahayag sa sulud, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Labing kataas nga Frame-average nga Antas sa Kahayag, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Kinatas-an nga Frame-average nga Light Level, MSB
215:208	Gireserba
223:216	Gireserba

Pag-disable sa HDR Insertion ug Pagsala
Ang pag-disable sa HDR insertion ug filter makapahimo kanimo sa pag-verify sa retransmission sa HDR content nga anaa na sa source auxiliary stream nga walay bisan unsang kausaban sa RX-TX Retransmit design example.
Aron ma-disable ang HDR InfoFrame insertion ug filtering:

1. Ibutang ang block_ext_hdr_infoframe sa 1'b0 sa rxtx_link.v file aron mapugngan ang pagsala sa HDR InfoFrame gikan sa Auxiliary stream.
2. Itakda ang multiplexer_in0_valid sa avalon_st_multiplexer instance sa altera_hdmi_aux_hdr.v file ngadto sa 1'b0 aron mapugngan ang Auxiliary Packet Generator gikan sa pagporma ug pagsal-ot sa dugang nga HDR InfoFrame ngadto sa TX Auxiliary stream.

2.7. Pag-agos sa Software sa Disenyo
Sa disenyo sa main software flow, ang Nios II nga processor nag-configure sa TI redriver setting ug nag-initialize sa TX ug RX nga mga agianan sa power-up.
Figure 12. Software Flow sa main.c Script
Ang software nagpatuman sa usa ka while loop aron mamonitor ang pag-unlod ug mga pagbag-o sa gigikanan, ug aron matubag ang mga pagbag-o. Ang software mahimong mag-trigger sa TX reconfiguration, TX link training ug magsugod sa pagpasa sa video.
Figure 13. TX Path Initialization Flowchart Initialize TX PathFigure 14. RX Path Initialization FlowchartFigure 15. TX Reconfiguration ug Link Training FlowchartFigure 16. Link Training LTS:3 Proseso sa Piho nga FRL Rate FlowchartHulagway 17. HDMI TX Video Transmission Flowchart2.8. Pagpadagan sa Disenyo sa Lahi nga FRL Rates
Mahimo nimong ipadagan ang imong disenyo sa lain-laing mga rate sa FRL, gawas sa default nga rate sa FRL sa gawas nga lababo.
Sa pagpadagan sa disenyo sa lain-laing FRL rates:

1. I-toggle ang on-board user_dipsw0 switch ngadto sa ON nga posisyon.
2. Ablihi ang Nios II command shell, dayon i-type ang nios2-terminal
3. Isulod ang mosunod nga mga sugo ug pindota ang Enter aron ipatuman.

Sugo	Deskripsyon
h	Ipakita ang menu sa tabang.
r0	I-update ang RX maximum FRL nga kapabilidad ngadto sa FRL rate 0 (TMDS lang).
r1	I-update ang RX maximum FRL nga kapabilidad sa FRL rate 1 (3 Gbps).
r2	I-update ang RX maximum FRL nga kapabilidad sa FRL rate 2 (6 Gbps, 3 lane).
r3	I-update ang RX maximum FRL nga kapabilidad sa FRL rate 3 (6 Gbps, 4 lane).
r4	I-update ang RX maximum FRL nga kapabilidad sa FRL rate 4 (8 Gbps).
r5	I-update ang RX maximum FRL nga kapabilidad sa FRL rate 5 (10 Gbps).
r6	I-update ang RX maximum FRL nga kapabilidad sa FRL rate 6 (12 Gbps).
t1	Gi-configure sa TX ang link rate sa FRL rate 1 (3 Gbps).
t2	Gi-configure sa TX ang link rate sa FRL rate 2 (6 Gbps, 3 lane).
t3	Gi-configure sa TX ang link rate sa FRL rate 3 (6 Gbps, 4 lane).
t4	Gi-configure sa TX ang link rate sa FRL rate 4 (8 Gbps).
t5	Gi-configure sa TX ang link rate sa FRL rate 5 (10 Gbps).
t6	Gi-configure sa TX ang link rate sa FRL rate 6 (12 Gbps).

2.9. Skema sa Pag-orasan
Ang clocking scheme naghulagway sa mga domain sa orasan sa HDMI Intel FPGA IP design example.
Hulagway 18. HDMI 2.1 Disenyo Example Clocking SchemeTalaan 15. Mga Signal sa Clocking Scheme

Relo	Ngalan sa Signal sa Disenyo	Deskripsyon
Orasan sa Pagdumala	mgmt_clk	Usa ka libre nga nagdagan nga 100 MHz nga orasan alang niini nga mga sangkap: • Avalon-MM interface alang sa reconfiguration — Ang gikinahanglan nga frequency range kay tali sa 100–125 MHz. • PHY reset controller alang sa transceiver reset sequence — Ang gikinahanglan nga frequency range kay tali sa 1–500 MHz. • IOPLL Reconfiguration - Ang labing taas nga frequency sa orasan mao ang 100 MHz. • RX Reconfiguration Management • Pagdumala sa Pag-usab sa TX • CPU • I2C Master
I2C nga orasan	i2c_clk	Usa ka 100 MHz clock input nga nag-oras sa I2C nga ulipon, output buffer, SCDC registers, ug link nga proseso sa pagbansay sa HDMI RX core, ug EDID RAM.
TX PLL Reference Clock 0	tx_tmds_clk	Reference clock 0 sa TX PLL. Ang frequency sa orasan parehas sa gipaabot nga TMDS clock frequency gikan sa HDMI TX TMDS clock channel. Kini nga reperensya nga orasan gigamit sa TMDS mode. Alang niini nga disenyo sa HDMI exampUg, kini nga orasan konektado sa RX TMDS nga orasan alang sa katuyoan sa pagpakita. Sa imong aplikasyon, kinahanglan nimo nga maghatag usa ka dedikado nga orasan nga adunay frequency sa orasan sa TMDS gikan sa usa ka programmable oscillator alang sa mas maayo nga performance sa jitter.

		Mubo nga sulat: Ayaw paggamit ug transceiver RX pin isip TX PLL reference clock. Ang imong desinyo dili mohaom kon imong ibutang ang HDMI TX refclk sa usa ka RX pin.
TX PLL Reference Clock 1	txfpll_refclk1/ rxphy_cdr_refclk1	Reference clock sa TX PLL ug RX CDR, ingon man IOPLL para sa vid_clk. Ang frequency sa orasan mao ang 100 MHz.
TX PLL Serial nga Orasan	tx_bonding_clock	Serial fast clock nga gihimo sa TX PLL. Ang frequency sa orasan gitakda base sa rate sa datos.
TX Transceiver Clock Out	tx_clk	Nabawi ang orasan gikan sa transceiver, ug ang frequency magkalainlain depende sa rate sa datos ug mga simbolo matag orasan. TX transceiver clock out frequency = Transceiver data rate/ Transceiver gilapdon Alang niini nga disenyo sa HDMI example, ang TX transceiver clock gikan sa channel 0 clock sa TX transceiver core input (tx_coreclkin), link speed IOPLL (pll_hdmi) reference clock, ug ang video ug FRL IOPLL (pll_vid_frl) reference clock.
Relo sa Video	tx_vid_clk/rx_vid_clk	Ang orasan sa video hangtod sa TX ug RX core. Ang orasan nagdagan sa usa ka pirmi nga frequency nga 225 MHz.
TX/RX FRL Orasan	tx_frl_clk/rx_frl_clk	FRL nga orasan para sa TX ug RX core.
RX TMDS nga Orasan	rx_tmds_clk	Ang channel sa orasan sa TMDS gikan sa HDMI RX connector ug nagkonektar sa usa ka IOPLL aron makamugna ang reference nga orasan alang sa CDR reference nga orasan 0. Ang kinauyokan naggamit niini nga orasan kung kini anaa sa TMDS mode.
RX CDR Reference Clock 0	rxphy_cdr_refclk0	Reperensya nga orasan 0 hangtod sa RX CDR. Kini nga orasan nakuha gikan sa RX TMDS nga orasan. Ang frequency sa orasan sa RX TMDS gikan sa 25 MHz hangtod sa 340 MHz samtang ang RX CDR nga minimum nga reference sa frequency sa orasan kay 50 MHz. Ang IOPLL gigamit aron makamugna og 5 ka frequency sa orasan para sa TMDS nga orasan tali sa 25 MHz hangtod 50 MHz ug makamugna og parehas nga frequency sa orasan para sa TMDS nga orasan tali sa 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Nabawi ang orasan gikan sa transceiver, ug ang frequency magkalainlain depende sa rate sa datos ug gilapdon sa transceiver. RX transceiver clock out frequency = Transceiver data rate/ Transceiver gilapdon Alang niini nga disenyo sa HDMI example, ang RX transceiver clock gikan sa channel 1 clock sa RX transceiver core input (rx_coreclkin) ug FRL IOPLL (pll_frl) reference clock.

2.10. Mga Signal sa Interface
Gilista sa mga lamesa ang mga signal alang sa disenyo sa HDMI example uban sa FRL enabled.
Talaan 16. Top-Level Signals

Signal	Direksyon	Lapad	Deskripsyon
On-board nga Oscillator Signal
clk_fpga_b3_p	Input	1	100 MHz free running clock alang sa core reference clock.
refclk4_p	Input	1	100 MHz free running clock para sa transceiver reference clock.

User Push Buttons ug LEDs
user_pb	Input	3	Push button para makontrol ang HDMI Intel FPGA IP design functionality.
cpu_resetn	Input	1	Pag-reset sa tibuok kalibutan.
user_led_g	Output	8	Green nga LED display. Refer sa Pag-setup sa Hardware sa pahina 48 alang sa dugang impormasyon mahitungod sa LED functions.
user_dipsw	Input	1	DIP switch nga gitakda sa user. Refer sa Pag-setup sa Hardware sa pahina 48 para sa dugang nga impormasyon mahitungod sa DIP switch functions.

HDMI FMC Daughter Card Pins sa FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS nga orasan.
fmcb_dp_m2c_p	Input	4	HDMI RX nga orasan, pula, berde, ug asul nga mga channel sa datos.
fmcb_dp_c2m_p	Output	4	HDMI TX nga orasan, pula, berde, ug asul nga mga channel sa datos.
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V power detect.
fmcb_la_rx_p_8	Output	1	HDMI RX init nga plug detect.
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA alang sa DDC ug SCDC.
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL alang sa DDC ug SCDC.
fmcb_la_tx_p_12	Input	1	HDMI TX init nga plug detect.
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA alang sa DDC ug SCDC.
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL alang sa DDC ug SCDC.
fmcb_la_tx_n_9	Input	1	HDMI I2C SDA alang sa pagkontrol sa redriver.
fmcb_la_rx_p_11	Input	1	HDMI I2C SCL alang sa pagkontrol sa redriver.
fmcb_la_tx_n_13	Output	1	HDMI TX +5V Mubo nga sulat: Magamit ra kung kanus-a Bitec HDMI Daughter Card Revision 9 gipili.

Talaan 17. HDMI RX Top-Level Signals

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug I-reset ang mga Signal
mgmt_clk	Input	1	Input sa orasan sa sistema (100 MHz).
i-reset	Input	1	Input sa pag-reset sa sistema.
rx_tmds_clk	Input	1	HDMI RX TMDS nga orasan.
i2c_clk	Input	1	Ang input sa orasan alang sa DDC ug SCDC interface.

Orasan ug I-reset ang mga Signal
rxphy_cdr_refclk1	Input	1	Ang input sa orasan alang sa reperensya sa orasan sa RX CDR 1. Ang frequency sa orasan mao ang 100 MHz.
rx_vid_clk	Output	1	Output sa orasan sa video.
sys_init	Output	1	System initialization aron i-reset ang sistema sa pag-power-up.

RX Transceiver ug IOPLL Signals
rxpll_tmds_locked	Output	1	Nagpakita nga ang TMDS nga orasan IOPLL kay naka-lock.
rxpll_frl_locked	Output	1	Nagpakita nga ang FRL nga orasan IOPLL kay naka-lock.
rxphy_serial_data	Input	4	HDMI serial data sa RX Native PHY.
rxphy_andam na	Output	1	Nagpakita nga andam na ang RX Native PHY.
rxphy_cal_busy_raw	Output	4	Ang RX Native PHY calibration busy sa transceiver arbiter.
rxphy_cal_busy_gated	Input	4	Pag-calibrate busy nga signal gikan sa transceiver arbiter ngadto sa RX Native PHY.
rxphy_rcfg_slave_write	Input	4	Transceiver reconfiguration Avalon memory-mapped interface gikan sa RX Native PHY ngadto sa transceiver arbiter.
rxphy_rcfg_slave_read	Input	4
rxphy_rcfg_slave_address	Input	40
rxphy_rcfg_slave_writedata	Input	128
rxphy_rcfg_slave_readdata	Output	128
rxphy_rcfg_slave_waitrequest	Output	4

Pagdumala sa Pag-usab sa RX
rxphy_rcfg_busy	Output	1	Ang RX Reconfiguration busy nga signal.
rx_tmds_freq	Output	24	Pagsukod sa frequency sa orasan sa HDMI RX TMDS (sa 10 ms).
rx_tmds_freq_valid	Output	1	Nagpakita nga balido ang pagsukod sa frequency sa orasan sa RX TMDS.
rxphy_os	Output	1	overampling factor: •0: 1x oversampling • 1: 5 × sobraampling
rxphy_rcfg_master_write	Output	1	RX reconfiguration management Avalon memory-mapped interface ngadto sa transceiver arbiter.
rxphy_rcfg_master_read	Output	1
rxphy_rcfg_master_address	Output	12
rxphy_rcfg_master_writedata	Output	32
rxphy_rcfg_master_readdata	Input	32
rxphy_rcfg_master_waitrequest	Input	1

HDMI RX Core nga mga Senyales
rx_vid_clk_locked	Input	1	Nagpakita nga stable ang vid_clk.
rxcore_frl_rate	Output	4	Nagpakita sa rate sa FRL nga ang RX core nagdagan. • 0: Legacy Mode (TMDS) • 1: 3 Gbps 3 lanes • 2: 6 Gbps 4 lanes • 3: 6 Gbps 4 lanes • 4: 8 Gbps 4 lanes • 5: 10 Gbps 4 lanes • 6: 12 Gbps 4 lanes • 7-15: Gireserba
rxcore_frl_locked	Output	4	Ang matag bit nagpakita sa piho nga lane nga nakab-ot ang FRL lock. Ang FRL ma-lock kung ang RX core malampuson nga naghimo sa pag-align, deskew, ug pagkab-ot sa lane lock. • Alang sa 3-lane mode, ang lane lock makab-ot kung ang RX core makadawat sa Scrambler Reset (SR) o Start-Super-Block (SSB) alang sa matag 680 FRL character period sa labing menos 3 ka beses. • Alang sa 4-lane mode, ang lane lock makab-ot kung ang RX core makadawat sa Scrambler Reset (SR) o Start-Super-Block (SSB) alang sa matag 510 FRL character period sa labing menos 3 ka beses.
rxcore_frl_ffe_levels	Output	4	Katugbang sa FFE_level bit sa SCDC 0x31 register bit [7:4] sa RX core.
rxcore_frl_flt_ready	Input	1	Nagpahayag nga ang RX andam na alang sa proseso sa pagbansay sa link nga magsugod. Kung gipahayag, ang FLT_ready bit sa SCDC register 0x40 bit 6 gipahayag usab.
rxcore_frl_src_test_config	Input	8	Gipiho ang gigikanan nga mga pagsiguro sa pagsulay. Ang kantidad gisulat sa SCDC Test Configuration register sa SCDC register 0x35.
rxcore_tbcr	Output	1	Nagpakita sa TMDS bit sa clock ratio; katumbas sa TMDS_Bit_Clock_Ratio register sa SCDC register 0x20 bit 1. • Kung nagdagan sa HDMI 2.0 mode, kini nga gamay gipahayag. Nagpakita sa TMDS bit sa clock ratio nga 40:1. • Kung nagdagan sa HDMI 1.4b, kini nga gamay wala gipahayag. Nagpakita sa TMDS bit sa clock ratio nga 10:1. • Kini nga gamay wala magamit alang sa FRL mode.
rxcore_scrambler_enable	Output	1	Nagpakita kung ang nadawat nga datos gi-scrambled; katumbas sa Scrambling_Enable field sa SCDC register 0x20 bit 0.
rxcore_audio_de	Output	1	HDMI RX core audio interface Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
rxcore_audio_data	Output	256
rxcore_audio_info_ai	Output	48

rxcore_audio_N	Output	20
rxcore_audio_CTS	Output	20
rxcore_audio_metadata	Output	165
rxcore_audio_format	Output	5
rxcore_aux_pkt_data	Output	72	HDMI RX core auxiliary interface Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
rxcore_aux_pkt_addr	Output	6
rxcore_aux_pkt_wr	Output	1
rxcore_aux_data	Output	72
rxcore_aux_sop	Output	1
rxcore_aux_eop	Output	1
rxcore_aux_valid	Output	1
rxcore_aux_error	Output	1
rxcore_gcp	Output	6	HDMI RX core sideband signal Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
rxcore_info_avi	Output	123
rxcore_info_vsi	Output	61
rxcore_locked	Output	1	HDMI RX core video ports Mubo nga sulat: N = mga pixel kada orasan Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
rxcore_vid_data	Output	N*48
rxcore_vid_vsync	Output	N
rxcore_vid_hsync	Output	N
rxcore_vid_de	Output	N
rxcore_vid_valid	Output	1
rxcore_vid_lock	Output	1
rxcore_mode	Output	1	HDMI RX core control ug status ports. Mubo nga sulat: N = mga simbolo kada orasan Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
rxcore_ctrl	Output	N*6
rxcore_color_depth_sync	Output	2
hdmi_5v_detect	Input	1	HDMI RX 5V detect ug hotplug detect. Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
hdmi_rx_hpd	Output	1
rx_hpd_trigger	Input	1

I2C Mga signal
hdmi_rx_i2c_sda	Input	1	HDMI RX DDC ug SCDC interface.
hdmi_rx_i2c_scl	Input	1

Mga Signal sa RX EDID RAM
edid_ram_access	Input	1	HDMI RX EDID RAM access interface.

edid_ram_address	Input	8	Ipahayag ang edid_ram_access kung gusto nimo magsulat o magbasa gikan sa EDID RAM, kung dili kini nga signal kinahanglan nga huptan nga ubos. Kung imong ipahayag ang edid_ram_access, ang signal sa hotplug mohunong aron tugutan ang pagsulat o pagbasa sa EDID RAM. Kung nahuman na ang pag-access sa EDID RAM, kinahanglan nimo nga i-deassert ang edid_ram_assess ug ang signal sa hotplug nagpahayag. Ang tinubdan mobasa sa bag-ong EDID tungod sa hotplug signal toggling.
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Output	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Output	1

Talaan 18.HDMI TX Top-Level Signals

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug I-reset ang mga Signal
mgmt_clk	Input	1	Input sa orasan sa sistema (100 MHz).
i-reset	Input	1	Input sa pag-reset sa sistema.
tx_tmds_clk	Input	1	HDMI RX TMDS nga orasan.
txfpll_refclk1	Input	1	Ang input sa orasan alang sa TX PLL reference clock 1. Ang frequency sa orasan mao ang 100 MHz.
tx_vid_clk	Output	1	Output sa orasan sa video.
tx_frl_clk	Output	1	Output sa orasan sa FRL.
sys_init	Input	1	System initialization aron i-reset ang sistema sa pag-power-up.
tx_init_done	Input	1	TX initialization aron i-reset ang TX reconfiguration management block ug transceiver reconfiguration interface.

TX Transceiver ug IOPLL Signals
txpll_frl_locked	Output	1	Nagpakita sa link speed clock ug FRL clock IOPLL kay naka-lock.
txfpll_locked	Output	1	Nagpakita nga ang TX PLL naka-lock.
txphy_serial_data	Output	4	HDMI serial data gikan sa TX Native PHY.
txphy_andam na	Output	1	Nagpakita nga andam na ang TX Native PHY.
txphy_cal_busy	Output	1	TX Native PHY calibration busy signal.
txphy_cal_busy_raw	Output	4	Pag-calibrate busy nga signal sa transceiver arbiter.
txphy_cal_busy_gated	Input	4	Calibration busy signal gikan sa transceiver arbiter ngadto sa TX Native PHY.
txphy_rcfg_busy	Output	1	Nagpakita nga ang TX PHY reconfiguration nagpadayon.
txphy_rcfg_slave_write	Input	4	Transceiver reconfiguration Avalon memory-mapped interface gikan sa TX Native PHY ngadto sa transceiver arbiter.
txphy_rcfg_slave_read	Input	4
txphy_rcfg_slave_address	Input	40
txphy_rcfg_slave_writedata Input 128 txphy_rcfg_slave_readdata Output 128 txphy_rcfg_slave_waitrequest Output 4

Pagdumala sa Pag-usab sa TX
tx_tmds_freq	Input	24	HDMI TX TMDS clock frequency value (sa 10 ms).
tx_os	Output	2	overampling factor: • 0: 1x oversampling •1: 2× nga labawampling •2: 8x oversampling
txphy_rcfg_master_write	Output	1	TX reconfiguration management Avalon memory-mapped interface ngadto sa transceiver arbiter.
txphy_rcfg_master_read	Output	1
txphy_rcfg_master_address	Output	12
txphy_rcfg_master_writedata	Output	32
txphy_rcfg_master_readdata	Input	32
txphy_rcfg_master_waitrequest	Input	1
tx_reconfig_done	Output	1	Nagpakita nga ang proseso sa pag-reconfigure sa TX nahuman na.

HDMI TX Core nga mga Senyales
tx_vid_clk_locked	Input	1	Nagpakita nga stable ang vid_clk.
txcore_ctrl	Input	N*6	HDMI TX core control interface. Mubo nga sulat: N = mga pixel kada orasan Tan-awa ang Mga Interface sa Tinubdan seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
txcore_mode	Input	1
txcore_audio_de	Input	1	HDMI TX core audio interface. Tan-awa ang Mga Interface sa Tinubdan seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
txcore_audio_mute	Input	1
txcore_audio_data	Input	256
txcore_audio_info_ai	Input	49
txcore_audio_N	Input	20
txcore_audio_CTS	Input	20
txcore_audio_metadata	Input	166
txcore_audio_format	Input	5
txcore_aux_ready	Output	1	HDMI TX core auxiliary interface. Tan-awa ang Mga Interface sa Tinubdan seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
txcore_aux_data	Input	72
txcore_aux_sop	Input	1
txcore_aux_eop	Input	1

txcore_aux_valid	Input	1
txcore_gcp	Input	6	HDMI TX core sideband signal. Tan-awa ang Mga Interface sa Tinubdan seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
txcore_info_avi	Input	123
txcore_info_vsi	Input	62
txcore_i2c_master_write	Input	1	TX I2C master Avalon memory-mapped interface ngadto sa I2C master sulod sa TX core. Mubo nga sulat: Kini nga mga signal magamit ra kung imong i-on ang Ilakip ang I2C parametro.
txcore_i2c_master_read	Input	1
txcore_i2c_master_address	Input	4
txcore_i2c_master_writedata	Input	32
txcore_i2c_master_readdata	Output	32
txcore_vid_data	Input	N*48	HDMI TX core video ports. Mubo nga sulat: N = mga pixel kada orasanRef er sa Mga Interface sa Tinubdan seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
txcore_vid_vsync	Input	N
txcore_vid_hsync	Input	N
txcore_vid_de	Input	N
txcore_vid_ready	Output	1
txcore_vid_overflow	Output	1
txcore_vid_valid	Input	1
txcore_frl_rate	Input	4	Mga interface sa rehistro sa SCDC.
txcore_frl_pattern	Input	16
txcore_frl_start	Input	1
txcore_scrambler_enable	Input	1
txcore_tbcr	Input	1

I2C Mga signal
nios_tx_i2c_sda_in	Output	1	TX I2C Master interface alang sa SCDC ug DDC gikan sa Nios II processor ngadto sa output buffer. Mubo nga sulat: Kon imong i-on ang Ilakip ang I2C parameter, kini nga mga signal ibutang sa sulod sa TX core ug dili makita niini nga lebel.
nios_tx_i2c_scl_in	Output	1
nios_tx_i2c_sda_oe	Input	1
nios_tx_i2c_scl_oe	Input	1
nios_ti_i2c_sda_in	Output	1	TX I2C Master interface gikan sa Nios II processor ngadto sa output buffer aron makontrol ang TI redriver sa Bitec HDMI 2.1 FMC nga anak nga kard.
nios_ti_i2c_scl_in	Output	1
nios_ti_i2c_sda_oe	Input	1
nios_ti_i2c_scl_oe	Input	1
hdmi_tx_i2c_sda	Input	1	TX I2C interface alang sa SCDC ug DDC interface gikan sa output buffer ngadto sa HDMI TX connector.
hdmi_tx_i2c_scl	Input	1
hdmi_tx_ti_i2c_sda	Input	1	Ang TX I2C interface gikan sa output buffer ngadto sa TI redriver sa Bitec HDMI 2.1 FMC nga anak nga kard.
hdmi_tx_ti_i2c_scl	Input	1

tx_hpd_req	Output	1	Ang HDMI TX hotplug nakamatikod sa mga interface.
hdmi_tx_hpd_n	Input	1

Talaan 19. Transceiver Arbiter Signals

Signal	Direksyon	Lapad	Deskripsyon
clk	Input	1	Re-configure nga orasan. Kini nga orasan kinahanglan nga adunay parehas nga orasan sa mga bloke sa pagdumala sa pag-configure.
i-reset	Input	1	I-reset ang signal. Kini nga pag-reset kinahanglan nga adunay parehas nga pag-reset sa mga bloke sa pagdumala sa pag-configure.
rx_rcfg_en	Input	1	Ang RX reconfiguration makahimo sa signal.
tx_rcfg_en	Input	1	Ang TX reconfiguration makahimo sa signal.
rx_rcfg_ch	Input	2	Nagpakita kung unsang channel ang i-reconfigure sa RX core. Kini nga signal kinahanglan kanunay magpabilin nga gipahayag.
tx_rcfg_ch	Input	2	Nagpakita kung unsang channel ang i-reconfigure sa TX core. Kini nga signal kinahanglan kanunay magpabilin nga gipahayag.
rx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon memory-mapped interface gikan sa RX reconfiguration management.
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon memory-mapped interface gikan sa TX reconfiguration management.
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Pag-reconfigure sa Avalon nga memory-mapped nga mga interface ngadto sa transceiver.
reconfig_read	Output	1
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1

rx_cal_busy	Input	1	Calibration status signal gikan sa RX transceiver.
tx_cal_busy	Input	1	Calibration status signal gikan sa TX transceiver.
rx_reconfig_cal_busy	Output	1	Pag-calibrate sa status signal sa RX transceiver PHY reset control.
tx_reconfig_cal_busy	Output	1	Calibration status signal gikan sa TX transceiver PHY reset control.

Talaan 20. RX-TX Link Signals

Signal	Direksyon	Lapad	Deskripsyon
vid_clk	Input	1	HDMI video nga orasan.
rx_vid_lock	Input	3	Nagpakita sa kahimtang sa lock sa video sa HDMI RX.
rx_vid_valid	Input	1	Mga interface sa video nga HDMI RX.
rx_vid_de	Input	N
rx_vid_hsync	Input	N
rx_vid_vsync	Input	N
rx_vid_data	Input	N*48
rx_aux_eop	Input	1	HDMI RX auxiliary interface.
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
tx_vid_de	Output	N	Mga interface sa video sa HDMI TX. Mubo nga sulat: N = mga pixel kada orasan
tx_vid_hsync	Output	N
tx_vid_vsync	Output	N
tx_vid_data	Output	N*48
tx_vid_valid	Output	1
tx_vid_ready	Input	1
tx_aux_eop	Output	1	HDMI TX auxiliary interface.
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_andam	Input	1

Talaan 21. Mga Signal sa Sistema sa Tigdesinyo sa Platform

Signal	Direksyon	Lapad	Deskripsyon
cpu_clk_in_clk_clk	Input	1	orasan sa CPU.
cpu_rst_in_reset_reset	Input	1	Pag-reset sa CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Output	8	Mga interface sa pag-access sa EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Input	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Output	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Input	1
hdmi_i2c_master_i2c_serial_sda_in	Input	1	Ang I2C Master interface gikan sa Nios II processor ngadto sa output buffer alang sa DDC ug SCDC control.
hdmi_i2c_master_i2c_serial_scl_in	Input	1
hdmi_i2c_master_i2c_serial_sda_oe	Output	1
hdmi_i2c_master_i2c_serial_scl_oe	Output	1
redriver_i2c_master_i2c_serial_sda_in	Input	1	Ang I2C Master interface gikan sa Nios II processor ngadto sa output buffer para sa TI redriver setting configuration.
redriver_i2c_master_i2c_serial_scl_in	Input	1
redriver_i2c_master_i2c_serial_sda_oe	Output	1
redriver_i2c_master_i2c_serial_scl_oe	Output	1
pio_in0_external_connection_export	Input	32	Parallel input output interface. • Bit 0: Konektado sa user_dipsw signal aron makontrol ang EDID passthrough mode. •Bit 1: TX HPD hangyo • Bit 2: TX transceiver andam • Bits 3: TX reconfiguration nahuman •Bit 4–7: Gireserba • Bits 8–11: RX FRL rate • Bit 12: RX TMDS bit clock ratio • Bits 13–16: RX FRL gi-lock • Bits 17–20: RX FFE nga lebel • Bit 21: RX alignment gi-lock

Signal	Direksyon	Lapad	Deskripsyon
			•Bit 22: RX video lock • Bit 23: User push button 2 para mabasa ang SCDC registers gikan sa external sink •Bit 24–31: Gireserba
pio_out0_external_connection_export	Output	32	Parallel input output interface. •Bit 0: TX HPD nga pag-ila •Bit 1: TX initialization nahuman • Bits 2–7: Gireserba • Bits 8–11: TX FRL rate •Bit 12–27: TX FRL link pattern sa pagbansay • Bit 28: Pagsugod sa TX FRL • Bits 29–31: Gireserba
pio_out1_external_connection_export	Output	32	Parallel input output interface. • Bit 0: RX EDID RAM access • Bit 1: RX FLT andam na • Bits 2–7: Gireserba • Bits 8–15: RX FRL source test configuration •Bit 16–31: Gireserba

2.1. 1. Disenyo sa RTL Parameter
Gamita ang HDMI TX ug RX Top RTL nga mga parametro aron ipahiangay ang disenyo example.
Kadaghanan sa mga parameter sa disenyo anaa sa Disenyo Example tab sa HDMI Intel FPGA IP parameter editor. Pwede pa nimo usbon ang design exampAng mga setting nga imong gihimo sa editor sa parameter pinaagi sa mga parameter sa RTL.
Talaan 22. HDMI RX Top Parameters

Parameter	Bili	Deskripsyon
SUPPORT_DEEP_COLOR	• 0: Walay lawom nga kolor • : Lawom nga kolor	Gitino kung ang kinauyokan maka-encode sa lawom nga mga format sa kolor.
SUPPORT_AUXILIARY	• 0: Walay AUX •1: AUX	Pagtino kon ang auxiliary channel encoding gilakip.
SYMBOLS_PER_CLOCK	8	Nagsuporta sa 8 nga mga simbolo matag orasan alang sa Intel Arria 10 nga mga aparato.
SUPPORT_AUDIO	• 0: Walay audio • 1: Audio	Pagtino kon ang kinauyokan maka-encode sa audio.

EDID_RAM_ADDR_WIDTH	8 (Default nga kantidad)	Log base 2 sa gidak-on sa EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Dili target ang bisan unsang Bitec HDMI nga anak nga kard •4: Nagsuporta sa Bitec HDMI anak nga babaye card rebisyon 4 •6: Pag-target sa Bitec HDMI anak nga babaye nga rebisyon sa card 6 • 11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Gipiho ang rebisyon sa Bitec HDMI nga anak nga kard nga gigamit. Kung imong usbon ang rebisyon, mahimo’g ibaylo sa disenyo ang mga channel sa transceiver ug balit-aron ang polarity sumala sa mga kinahanglanon sa Bitec HDMI nga anak nga kard. Kung imong gibutang ang parameter nga BITEC_DAUGHTER_CARD_REV sa 0, ang disenyo wala magbag-o sa mga channel sa transceiver ug polarity.
POLARITY_INVERSION	• 0: Balit-a ang polarity • 1: Ayaw balit-a ang polarity	Ibutang kini nga parametro sa 1 aron balit-aron ang bili sa matag bit sa input data. Ang pagbutang niini nga parameter sa 1 nag-assign sa 4'b1111 sa rx_polinv port sa RX transceiver.

Talaan 23. HDMI TX Top Parameters

Parameter	Bili	Deskripsyon
USE_FPLL	1	Nagsuporta sa fPLL ingon TX PLL alang lamang sa Intel Arria 10 nga mga aparato. Kanunay ibutang kini nga parameter sa 1.
SUPPORT_DEEP_COLOR	•0: Walay lawom nga kolor • 1: Lawom nga kolor	Gitino kung ang kinauyokan maka-encode sa lawom nga mga format sa kolor.
SUPPORT_AUXILIARY	• 0: Walay AUX • 1: AUX	Pagtino kon ang auxiliary channel encoding gilakip.
SYMBOLS_PER_CLOCK	8	Nagsuporta sa 8 nga mga simbolo matag orasan alang sa Intel Arria 10 nga mga aparato.
SUPPORT_AUDIO	• 0: Walay audio • 1: Audio	Pagtino kon ang kinauyokan maka-encode sa audio.
BITEC_DAUGHTER_CARD_REV	• 0: Dili target ang bisan unsang Bitec HDMI nga anak nga kard • 4: Nagsuporta sa Bitec HDMI anak nga babaye card rebisyon 4 • 6: Pag-target sa Bitec HDMI daughter card revision 6 • 11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Gipiho ang rebisyon sa Bitec HDMI nga anak nga kard nga gigamit. Kung imong usbon ang rebisyon, mahimo’g ibaylo sa disenyo ang mga channel sa transceiver ug balit-aron ang polarity sumala sa mga kinahanglanon sa Bitec HDMI nga anak nga kard. Kung imong gibutang ang parameter nga BITEC_DAUGHTER_CARD_REV sa 0, ang disenyo wala magbag-o sa mga channel sa transceiver ug polarity.
POLARITY_INVERSION	• 0: Balit-a ang polarity • 1: Ayaw balit-a ang polarity	Ibutang kini nga parametro sa 1 aron balit-aron ang bili sa matag bit sa input data. Ang pagbutang niini nga parameter sa 1 nag-assign sa 4'b1111 sa tx_polinv port sa TX transceiver.

2.12. Pag-setup sa Hardware
Ang HDMI FRL-enabled nga disenyo example mao ang HDMI 2.1 nga makahimo ug naghimo sa usa ka loopthrough demonstration alang sa usa ka standard HDMI video stream.
Aron ipadagan ang pagsulay sa hardware, ikonektar ang usa ka aparato nga gipagana sa HDMI—sama sa usa ka graphics card nga adunay interface sa HDMI—sa input sa lababo sa HDMI. Ang disenyo nagsuporta sa HDMI 2.1 o HDMI 2.0/1.4b tinubdan ug lababo.

1. Ang HDMI lababo nag-decode sa pantalan ngadto sa usa ka standard nga video stream ug ipadala kini ngadto sa clock recovery core.
2. Ang HDMI RX core nag-decode sa video, auxiliary, ug audio data nga i-loop balik sa parallel sa HDMI TX core pinaagi sa DCFIFO.
3. Ang HDMI source port sa FMC nga anak nga kard nagpasa sa imahe sa usa ka monitor.

Mubo nga sulat:
Kung gusto nimo mogamit ug laing Intel FPGA development board, kinahanglan nimong usbon ang mga assignment sa device ug ang mga assignment sa pin. Ang transceiver analog setting gisulayan alang sa Intel Arria 10 FPGA development kit ug Bitec HDMI 2.1 nga anak nga kard. Mahimo nimong usbon ang mga setting alang sa imong kaugalingon nga board.
Talaan 24. On-board Push Button ug User LED Functions

Push Button/LED	Kalihokan
cpu_resetn	Pindota kausa aron ipahigayon ang pag-reset sa sistema.
user_dipsw	DIP switch nga gitakda sa user aron i-toggle ang passthrough mode. •OFF (default nga posisyon) = Passthrough Ang HDMI RX sa FPGA nakakuha sa EDID gikan sa gawas nga lababo ug gipresentar kini sa gawas nga gigikanan nga konektado niini. • ON = Mahimo nimong kontrolon ang RX maximum FRL rate gikan sa Nios II terminal. Gibag-o sa mando ang RX EDID pinaagi sa pagmaniobra sa labing taas nga kantidad sa rate sa FRL. Tan-awa ang Pagpadagan sa Disenyo sa Lahi nga FRL Rates sa pahina 33 para sa dugang nga impormasyon bahin sa pagtakda sa lain-laing FRL rates.
user_pb[0]	Pindota kausa aron i-toggle ang signal sa HPD ngadto sa standard nga tinubdan sa HDMI.
user_pb[1]	Gireserba.
user_pb[2]	Pindota kausa aron mabasa ang mga rehistro sa SCDC gikan sa lababo nga konektado sa TX sa Bitec HDMI 2.1 FMC nga anak nga kard. Mubo nga sulat: Aron mahimo ang pagbasa, kinahanglan nimo nga ibutang ang DEBUG_MODE sa 1 sa software.
USER_LED[0]	RX TMDS nga orasan sa PLL lock status. •0 = Giablihan • 1 = Naka-lock
USER_LED[1]	RX transceiver andam nga kahimtang. •0 = Dili andam • 1 = Andam
USER_LED[2]	RX link speed clock PLL, ug RX video ug FRL clock PLL lock status. • 0 = Bisan usa sa RX clock PLL ang na-unlock • 1 = Ang duha ka RX clock PLLs kay naka-lock
USER_LED[3]	RX HDMI core alignment ug deskew lock status. • 0 = Labing menos 1 ka channel ang gi-unlock • 1 = Ang tanan nga mga channel gi-lock
USER_LED[4]	RX HDMI video lock status. • 0 = Giablihan • 1 = Naka-lock
USER_LED[5]	TX link speed clock PLL, ug TX video ug FRL clock PLL lock status. •0 = Bisan usa sa TX clock nga PLL ang na-unlock • 1 = Ang duha ka TX nga orasan nga PLL gi-lock
USER_LED[6] USER_LED[7]	TX transceiver andam nga kahimtang. • 0 = Dili andam • 1 = Andam Status sa pagbansay sa link sa TX. • 0 = Napakyas • 1 = Nakapasar

2.13. Simulation Testbench
Ang simulation testbench nagsundog sa HDMI TX serial loopback sa RX core.
Mubo nga sulat:
Kini nga simulation testbench dili suportado alang sa mga disenyo nga adunay I2C parameter nga naka-enable.
Hulagway 19. HDMI Intel FPGA IP Simulation Testbench Block DiagramTalaan 25. Mga sangkap sa Testbench

Component	Deskripsyon
Video TPG	Ang video test pattern generator (TPG) naghatag sa video stimulus.
Audio Sampsi Gen	Ang audio sample generator naghatag og audio sampang stimulus. Ang generator nagmugna og usa ka incrementing test data pattern nga ipasa pinaagi sa audio channel.
Aux Sampsi Gen	Ang aux sample generator naghatag sa auxiliary sampang stimulus. Ang generator nagmugna og usa ka fixed data nga ipadala gikan sa transmitter.

Pagsusi sa CRC	Kini nga checker nagpamatuod kung ang TX transceiver nabawi nga frequency sa orasan motakdo sa gitinguha nga rate sa datos.
Pagsusi sa Data sa Audio	Ang audio data check nagtandi kon ang incrementing test data pattern nadawat ug decoded sa husto.
Pagsusi sa Data sa Aux	Ang aux data check nagtandi kung ang gipaabot nga aux data nadawat ug gi-decode sa husto sa receiver nga bahin.

Ang HDMI simulation testbench naghimo sa mosunod nga mga pagsulay sa pag-verify:

Feature sa HDMI	Pagpamatuod
Data sa video	• Ang testbench nagpatuman sa CRC nga pagsusi sa input ug output nga video. • Gisusi niini ang kantidad sa CRC sa gipasa nga datos batok sa CRC nga gikalkula sa nadawat nga datos sa video. • Ang testbench unya naghimo sa pagsusi human sa pag-ila sa 4 ka lig-on nga V-SYNC signal gikan sa tigdawat.
Auxiliary nga datos	• Ang aux sampAng generator nagmugna og usa ka fixed data nga ipasa gikan sa transmitter. • Sa bahin sa tigdawat, ang generator nagtandi kung ang gipaabot nga auxiliary data nadawat ug gi-decode sa husto.
Audio data	• Ang audio sampAng generator nagmugna og us aka us aka us aka us aka sumbanan sa datos sa pagsulay nga ipasa pinaagi sa audio channel. • Sa bahin sa tigdawat, ang tigsusi sa data sa audio nagsusi ug nagtandi kung ang nag-uswag nga sumbanan sa datos sa pagsulay nadawat ug gi-decode sa husto.

Ang usa ka malampuson nga simulation matapos uban sa mosunod nga mensahe:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Pagpasa sa simulation
Talaan 26. HDMI Intel FPGA IP Design Example Gisuportahan nga mga Simulator

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Oo	Oo
VCS/VCS MX	Oo	Oo
Riviera-PRO	Oo	Oo
Xcelium Parallel	Oo	Dili

2.14. Mga Limitasyon sa Disenyo
Kinahanglan nimo nga tagdon ang pipila ka mga limitasyon kung i-instantiate ang HDMI 2.1 nga disenyo example.

• Ang TX dili makalihok sa TMDS mode kung sa non-passthrough mode. Aron masulayan sa TMDS mode, i-toggle ang user_dipsw switch balik sa passthrough mode.
• Ang Nios II processor kinahanglang magsilbi sa TX link training hangtod makompleto nga walay bisan unsa nga pagkabalda gikan sa ubang mga proseso.

2.15. Mga Feature sa Pag-debug
Kini nga disenyo exampNaghatag ang le og pipila ka mga bahin sa pag-debug aron matabangan ka.
2.15.1. Mensahe sa Pag-debug sa Software
Mahimo nimong i-on ang mensahe sa pag-debug sa software aron mahatagan ka nga tabang sa pagdagan.
Aron ma-on ang mensahe sa pag-debug sa software, sunda kini nga mga lakang:

1. Usba ang DEBUG_MODE ngadto sa 1 sa global.h script.
2. Pagdalagan ang script/build_sw.sh sa Nios II Command Shell.
3. I-reprogram ang namugna nga software/tx_control/tx_control.elf file pinaagi sa pagpadagan sa command sa Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Pagdalagan ang Nios II terminal command sa Nios II Command Shell:
   nios2-terminal

Sa diha nga imong i-on ang debugging nga mensahe, ang mosunod nga impormasyon print out:

• Ang mga setting sa TI redriver sa TX ug RX gibasa ug gipakita kausa pagkahuman sa pagprograma sa ELF file.
• Mensahe sa status alang sa RX EDID configuration ug proseso sa hotplug
• Resolusyon nga adunay o wala ang impormasyon sa suporta sa FRL nga gikuha gikan sa EDID sa lababo nga konektado sa TX. Kini nga impormasyon gipakita alang sa matag TX hotplug.
• Mensahe sa status alang sa proseso sa pagbansay sa link sa TX sa panahon sa pagbansay sa link sa TX.

2.15.2. Impormasyon sa SCDC gikan sa Sink Connected sa TX
Mahimo nimong gamiton kini nga bahin aron makakuha og kasayuran sa SCDC.

1. Pagdalagan ang Nios II terminal command sa Nios II Command Shell: nios2-terminal
2. Pindota ang user_pb[2] sa Intel Arria 10 FPGA development kit.

Ang software nagbasa ug nagpakita sa impormasyon sa SCDC sa lababo nga konektado sa TX sa Nios II terminal.
2.15.3. Pagsukod sa Frequency sa Orasan
Gamita kini nga feature aron masusi ang frequency sa lain-laing mga orasan.

1. Sa hdmi_rx_top ug hdmi_tx_top files, uncomment "//`itakda DEBUG_EN 1".
2. Idugang ang refclock_measure signal gikan sa matag mr_rate_detect instance ngadto sa Signal Tap Logic Analyzer aron makuha ang frequency sa orasan sa matag orasan (sa 10 ms nga gidugayon).
3. I-compile ang disenyo gamit ang Signal Tap Logic Analyzer.
4. Programa ang SOF file ug pagdagan ang Signal Tap Logic Analyzer.

Talaan 27. Mga orasan

Module	mr_rate_detect nga Instance	Ang orasan nga sukdon
hdmi_rx_top	rx_pll_tmds	RX CDR reference nga orasan 0
	rx_clk0_freq	RX transceiver clock gikan sa channel 0
	rx_vid_clk_freq	RX nga orasan sa video
	rx_frl_clk_freq	RX FRL nga orasan
	rx_hsync_freq	Hsync frequency sa nadawat nga video frame
hdmi_tx_top	tx_clk0_freq	TX transceiver clock gikan sa channel 0
	vid_clk_freq	TX nga orasan sa video
	frl_clk_freq	TX FRL nga orasan
	tx_hsync_freq	Hsync frequency sa video frame nga ipasa

2.16. Pag-upgrade sa Imong Disenyo
Talaan 28. Disenyo sa HDMI ExampAng Pagkaangay sa Nauna nga Intel Quartus Prime Pro Edition Software Version

Disenyo Exampang Variant	Abilidad sa Pag-upgrade sa Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Disenyo Example (Pagsuporta sa FRL = 1)	Dili

Alang sa bisan unsang dili katugma nga disenyo examples, kinahanglan nimong buhaton ang mosunod:

1. Paghimo og bag-ong disenyo example sa kasamtangan nga bersyon sa software sa Intel Quartus Prime Pro Edition gamit ang parehas nga mga configuration sa imong kasamtangan nga disenyo.
2. Itandi ang tibuok disenyo example direktoryo nga adunay disenyo example namugna gamit ang miaging Intel Quartus Prime Pro Edition software nga bersyon. Port sa mga pagbag-o nga nakit-an.

HDMI 2.0 Disenyo Example (Pagsuporta sa FRL = 0)

Ang disenyo sa HDMI Intel FPGA IP example nagpakita sa usa ka HDMI pananglitan parallel loopback nga naglangkob sa tulo ka RX channels ug upat ka TX channels.
Talaan 29. HDMI Intel FPGA IP Design Example alang sa Intel Arria 10 Devices

Disenyo Example	Rate sa Data	Mode sa Channel	Uri sa Loopback
Arria 10 HDMI RX-TX Retransmit	<6,000 Mbps	Simplex	Parallel sa FIFO buffer

Mga bahin

• Ang disenyo nag-instantiate sa mga buffer sa FIFO aron makahimo og direkta nga HDMI video stream passthrough tali sa HDMI lababo ug tinubdan.
  
• Ang disenyo naggamit sa LED status alang sa sayo nga pag-debug stage.
• Ang disenyo adunay mga kapilian nga RX ug TX lamang.
• Gipakita sa disenyo ang pagsal-ot ug pagsala sa Dynamic Range and Mastering (HDR) InfoFrame sa RX-TX link module.
• Ang disenyo nagpakita sa pagdumala sa EDID passthrough gikan sa usa ka eksternal nga HDMI lababo ngadto sa usa ka eksternal nga HDMI tinubdan sa diha nga na-trigger sa usa ka TX hot-plug nga panghitabo.
• Ang disenyo nagtugot sa run-time nga kontrol pinaagi sa DIP switch ug push-button sa pagdumala sa HDMI TX core signal:
  — signal sa mode aron mapili ang DVI o HDMI nga gi-encode nga video frame
  — info_avi[47], info_vsi[61], ug audio_info_ai[48] signal aron mapili ang auxiliary packet transmission pinaagi sa sidebands o auxiliary data ports

Ang RX nga instance makadawat og video source gikan sa external video generator, ug ang data unya moagi sa loopback FIFO sa dili pa kini mapasa ngadto sa TX nga instance.
Kinahanglan nimong ikonektar ang usa ka eksternal nga video analyzer, monitor, o usa ka telebisyon nga adunay koneksyon sa HDMI sa TX core aron mapamatud-an ang pagpaandar.
3.1. HDMI 2.0 RX-TX Retransmit Design Block Diagram
Ang HDMI 2.0 RX-TX retransmit nga disenyo example nagpakita parallel loopback sa simplex channel mode para sa HDMI Intel FPGA IP.
Hulagway 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Figure 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)May Kalabutan nga Impormasyon
Jitter sa PLL Cascading o Non-Dedicated Clock Path para sa Arria 10 PLL Reference Clock Tan-awa kini nga solusyon alang sa workaround kung ang imong disenyo nga mga orasan makasinati og dugang
kalibog.
3.2. Mga Kinahanglanon sa Hardware ug Software
Gigamit sa Intel ang mosunod nga hardware ug software aron sulayan ang disenyo example.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• Tinubdan sa HDMI (Graphics Processor Unit (GPU))
• HDMI Sink (Monitor)
• Bitec HDMI FMC 2.0 nga anak nga kard (Rebisyon 11)
• Mga kable sa HDMI

Mubo nga sulat:
Mahimo nimong pilion ang rebisyon sa imong Bitec HDMI nga anak nga kard. Ibutang ang lokal nga parameter BITEC_DAUGHTER_CARD_REV ngadto sa 4, 6, o 11 sa pinakataas nga lebel file (a10_hdmi2_demo.v). Kung imong usbon ang rebisyon, ang disenyo mahimong magbaylo sa mga channel sa transceiver ug balihon ang polarity sumala sa mga kinahanglanon sa Bitec HDMI nga anak nga kard. Kung imong gibutang ang parameter nga BITEC_DAUGHTER_CARD_REV sa 0, ang disenyo wala magbag-o sa mga channel sa transceiver ug polarity. Para sa HDMI 2.1 nga disenyo examples, ubos sa Design Exampsa tab, ibutang ang HDMI Daughter Card Revision ngadto sa Revision 9, Revision 4, o walay daughter card. Ang default nga kantidad mao ang Rebisyon 9.
Software

• Intel Quartus Prime nga bersyon 18.1 ug sa ulahi (alang sa hardware testing)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL lang)/VCS MX, o Xcelium Parallel simulator

3.3. Istruktura sa Direktoryo
Ang mga direktoryo naglangkob sa namugna files alang sa HDMI Intel FPGA IP design example.
Figure 22. Direktoryo Structure alang sa Design ExampleTalaan 30. Namugna nga RTL Files

Mga folder	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_ulipon	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
komon	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Talaan 31. Namugna nga Simulation Files
Tan-awa ang seksyon sa Simulation Testbench alang sa dugang nga kasayuran.

Mga folder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
indayog	/cds.lib
	/hdl.var
	<cds_libs folder>

mentor	/mentor.do
	/msim_setup.tcl
mga synopsy	/vcs/filelistahan.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komon (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Talaan 32.Gimugna nga Software Files

Mga folder	Files
tx_control_src Mubo nga sulat: Ang tx_control folder usab adunay mga duplicate niini files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Mga sangkap sa Disenyo
Ang disenyo sa HDMI Intel FPGA IP exampGikinahanglan kini nga mga sangkap.
Talaan 33. HDMI RX Top Components

Module	Deskripsyon
HDMI RX Core	Ang IP nakadawat sa serial data gikan sa Transceiver Native PHY ug naghimo sa data alignment, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, ug descrambling.
I2	Ang I2C mao ang interface nga gigamit alang sa Sink Display Data Channel (DDC) ug Status and Data Channel (SCDC). Ang tinubdan sa HDMI naggamit sa DDC aron mahibal-an ang mga kapabilidad ug mga kinaiya sa lababo pinaagi sa pagbasa sa Enhanced Extended Display Identification Data (E-EDID) nga istruktura sa datos. • Ang 8-bit I2C nga mga adres sa ulipon para sa E-EDID mao ang 0xA0 ug 0xA1. Gipakita sa LSB ang tipo sa pag-access: 1 alang sa pagbasa ug 0 alang sa pagsulat. Kung mahitabo ang usa ka panghitabo sa HPD, ang ulipon sa I2C motubag sa datos sa E-EDID pinaagi sa pagbasa gikan sa on-chip RAM. • Ang I2C slave-only controller nagsuporta usab sa SCDC alang sa HDMI 2.0 nga mga operasyon. Ang 8-bit nga I2C nga adres sa ulipon alang sa SCDC mao ang 0xA8 ug 0xA9. Kung mahitabo ang usa ka panghitabo sa HPD, ang I2C nga ulipon naghimo sa pagsulat o pagbasa sa transaksyon ngadto o gikan sa SCDC interface sa HDMI RX core. Mubo nga sulat: Kini nga I2C slave-only controller alang sa SCDC dili gikinahanglan kung ang HDMI 2.0b dili gituyo. Kon imong i-on ang Ilakip ang I2C parameter, kini nga bloke iapil sa sulod sa kinauyokan ug dili makita sa kini nga lebel.
EDID RAM	Ang disenyo nagtipig sa impormasyon sa EDID gamit ang RAM 1-port IP core. Usa ka standard nga two-wire (clock and data) serial bus protocol (I2C slave-only controller) nagbalhin sa CEA-861-D Compliant E-EDID data structure. Kini nga EDID RAM nagtipig sa impormasyon sa E-EDID. Mubo nga sulat: Kon imong i-on ang Ilakip ang EDID RAM parameter, kini nga bloke iapil sa sulod sa kinauyokan ug dili makita sa kini nga lebel.
IOPLL	Ang IOPLL nagmugna sa RX CDR reference clock, link speed clock, ug video clock para sa umaabot nga TMDS clock. • Output clock 0 (CDR reference clock) • Output nga orasan 1 (Link speed clock) • Output nga orasan 2 (Video nga orasan) Mubo nga sulat: Ang default IOPLL configuration dili balido alang sa bisan unsang HDMI nga resolusyon. Ang IOPLL gi-reconfigure sa angay nga mga setting sa pag-power up.
Transceiver PHY Reset Controller	Ang Transceiver PHY reset controller nagsiguro sa usa ka kasaligan nga pagsugod sa mga RX transceiver. Ang reset input niini nga controller gi-trigger sa RX reconfiguration, ug kini nagmugna sa katugbang nga analog ug digital reset signal sa Transceiver Native PHY block sumala sa reset sequencing sulod sa block.
RX Lumad nga PHY	Lisud nga transceiver block nga nakadawat sa serial data gikan sa usa ka eksternal nga tinubdan sa video. Giwagtang niini ang serial data sa parallel data sa dili pa ipasa ang data ngadto sa HDMI RX core.
Pagdumala sa Pag-usab sa RX	RX reconfiguration management nga nagpatuman sa rate detection circuitry uban sa HDMI PLL aron sa pagpadagan sa RX transceiver sa pag-operate sa bisan unsang arbitraryong link rates gikan sa 250 Mbps ngadto sa 6,000 Mbps. Tan-awa ang Figure 23 sa pahina 63 sa ubos.

Pag-usab sa IOPLL

Ang IOPLL reconfiguration block nagpadali sa dinamikong real-time nga reconfiguration sa mga PLL sa Intel FPGAs. Kini nga block nag-update sa output clock frequency ug PLL bandwidth sa tinuod nga panahon, nga walay pag-configure pag-usab sa tibuok FPGA. Kini nga block nagdagan sa 100 MHz sa Intel Arria 10 nga mga aparato. Tungod sa limitasyon sa IOPLL reconfiguration, i-apply ang Quartus INI permit_nf_pll_reconfig_out_of_lock=on sa panahon sa IOPLL reconfiguration IP generation. Aron magamit ang Quartus INI, ilakip ang "permit_nf_pll_reconfig_out_of_lock=on" sa quartus.ini file ug dapit sa file ang direktoryo sa proyekto sa Intel Quartus Prime. Kinahanglan nimo nga makita ang usa ka mensahe sa pasidaan kung imong i-edit ang IOPLL reconfiguration block (pll_hdmi_reconfig) sa Quartus Prime software nga adunay INI. Mubo nga sulat: Kung wala kini nga Quartus INI, ang IOPLL reconfiguration dili makompleto kung ang IOPLL mawad-an sa lock sa panahon sa reconfiguration.

PIO

Ang parallel input/output (PIO) block naglihok isip control, status ug reset interface ngadto o gikan sa CPU sub-system.

Figure 23. Multi-Rate Reconfiguration Sequence Flow
Ang numero nag-ilustrar sa multi-rate reconfiguration sequence flow sa controller kung kini makadawat sa input data stream ug reference clock frequency, o kung ang transceiver ma-unlock.Talaan 34. HDMI TX Top Components

Module	Deskripsyon
HDMI TX Core	Ang IP core nakadawat ug video data gikan sa taas nga lebel ug naghimo sa TMDS encoding, auxiliary data encoding, audio data encoding, video data encoding, ug scrambling.
I2C Magtutudlo	Ang I2C mao ang interface nga gigamit alang sa Sink Display Data Channel (DDC) ug Status and Data Channel (SCDC). Ang tinubdan sa HDMI naggamit sa DDC aron mahibal-an ang mga kapabilidad ug mga kinaiya sa lababo pinaagi sa pagbasa sa Enhanced Extended Display Identification Data (E-EDID) nga istruktura sa datos. • Ingon DDC, ang I2C Master nagbasa sa EDID gikan sa eksternal nga lababo aron ma-configure ang impormasyon sa EDID nga EDID RAM sa HDMI RX Top o alang sa pagproseso sa video. • Ingon nga SCDC, ang I2C master nagbalhin sa SCDC data structure gikan sa FPGA source ngadto sa external sink para sa HDMI 2.0b nga operasyon. Kay example, kon ang outgoing data stream kay labaw sa 3,400 Mbps, ang Nios II processor momando sa I2C master sa pag-update sa TMDS_BIT_CLOCK_RATIO ug SCRAMBLER_ENABLE bits sa sink SCDC configuration register ngadto sa 1.
IOPLL	Ang IOPLL naghatag sa link speed clock ug video clock gikan sa umaabot nga TMDS clock. • Output nga orasan 1 (Link speed clock) • Output nga orasan 2 (Video nga orasan) Mubo nga sulat: Ang default IOPLL configuration dili balido alang sa bisan unsang HDMI nga resolusyon. Ang IOPLL gi-reconfigure sa angay nga mga setting sa pag-power up.
Transceiver PHY Reset Controller	Ang Transceiver PHY reset controller nagsiguro sa usa ka kasaligan nga pagsugod sa mga TX transceiver. Ang reset input niini nga controller kay na-trigger gikan sa taas nga lebel, ug kini nagmugna sa katumbas nga analog ug digital reset signal ngadto sa Transceiver Native PHY block sumala sa reset sequencing sulod sa block. Ang tx_ready output signal gikan niini nga block naglihok usab isip usa ka reset signal sa HDMI Intel FPGA IP aron ipakita nga ang transceiver anaa na ug nagdagan, ug andam nga modawat sa datos gikan sa kinauyokan.
Transceiver Lumad nga PHY	Lisud nga transceiver block nga nakadawat sa parallel data gikan sa HDMI TX core ug nag-serialize sa data gikan sa pagpadala niini. Ang interface sa reconfiguration gipalihok sa TX Native PHY block aron ipakita ang koneksyon tali sa TX Native PHY ug transceiver arbiter. Walay reconfiguration nga gihimo para sa TX Native PHY. Mubo nga sulat: Aron makab-ot ang HDMI TX inter-channel skew nga kinahanglanon, itakda ang opsyon sa TX channel bonding mode sa Intel Arria 10 Transceiver Native PHY parameter editor ngadto sa PMA ug PCS bonding. Kinahanglan mo usab nga idugang ang maximum skew (set_max_skew) constraint nga kinahanglanon sa digital reset signal gikan sa transceiver reset controller (tx_digitalreset) ingon nga girekomenda sa Giya sa Gumagamit sa Intel Arria 10 Transceiver PHY.
TX PLL	Ang transmitter PLL block naghatag sa serial fast clock sa Transceiver Native PHY block. Alang niining HDMI Intel FPGA IP design example, fPLL gigamit isip TX PLL.
Pag-usab sa IOPLL	Ang IOPLL reconfiguration block nagpadali sa dinamikong real-time nga reconfiguration sa mga PLL sa Intel FPGAs. Kini nga block nag-update sa output clock frequency ug PLL bandwidth sa tinuod nga panahon, nga walay pag-configure pag-usab sa tibuok FPGA. Kini nga block nagdagan sa 100 MHz sa Intel Arria 10 nga mga aparato. Tungod sa limitasyon sa IOPLL reconfiguration, i-apply ang Quartus INI permit_nf_pll_reconfig_out_of_lock=on sa panahon sa IOPLL reconfiguration IP generation. Aron magamit ang Quartus INI, ilakip ang "permit_nf_pll_reconfig_out_of_lock=on" sa quartus.ini file ug dapit sa file ang direktoryo sa proyekto sa Intel Quartus Prime. Kinahanglan nga makakita ka og mensahe sa pasidaan kung imong i-edit ang IOPLL reconfiguration block (pll_hdmi_reconfig) sa Intel Quartus Prime software nga adunay INI. Mubo nga sulat: Kung wala kini nga Quartus INI, ang IOPLL reconfiguration dili makompleto kung ang IOPLL mawad-an sa lock sa panahon sa reconfiguration.
PIO	Ang parallel input/output (PIO) block naglihok isip control, status ug reset interface ngadto o gikan sa CPU sub-system.

Talaan 35. Transceiver Data Rate ug Oversampling Factor alang sa Matag TMDS Clock Frequency Range

TMDS Clock Frequency (MHz)	TMDS Bit clock Ratio	overampling Factor	Transceiver Data Rate (Mbps)
85–150	1	Dili magamit	3400–6000
100–340	0	Dili magamit	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Talaan 36. Top-Level Common Blocks

Module

Deskripsyon

Transceiver Arbiter

Kining generic functional block nagpugong sa mga transceiver sa pag-recalibrate sa dungan kung ang RX o TX transceiver sulod sa samang pisikal nga channel nagkinahanglan og reconfiguration. Ang dungan nga pag-recalibrate makaapekto sa mga aplikasyon diin ang RX ug TX transceiver sulod sa samang channel gi-assign sa independente nga mga pagpatuman sa IP. Kini nga transceiver arbiter usa ka extension sa resolusyon nga girekomenda alang sa paghiusa sa simplex TX ug simplex RX sa parehas nga pisikal nga channel. Kini nga transceiver arbiter nagtabang usab sa paghiusa ug paghusay sa Avalon-MM RX ug TX reconfiguration nga mga hangyo nga nagpunting sa simplex RX ug TX transceivers sulod sa usa ka channel tungod kay ang reconfiguration interface port sa mga transceiver mahimo ra nga ma-access nga sunud-sunod. Ang koneksyon sa interface tali sa transceiver arbiter ug TX/RX Native PHY/PHY Reset Controller blocks niini nga disenyo example nagpakita sa usa ka generic nga paagi nga magamit alang sa bisan unsa nga IP kombinasyon gamit ang transceiver arbiter. Ang transceiver arbiter dili kinahanglan kung RX o TX transceiver ra ang gigamit sa usa ka channel. Ang transceiver arbiter nagpaila sa nangayo sa usa ka reconfiguration pinaagi sa Avalon-MM reconfiguration interface ug nagsiguro nga ang katugbang nga tx_reconfig_cal_busy o rx_reconfig_cal_busy gi-gate sumala niana. Alang sa aplikasyon sa HDMI, ang RX ra ang nagsugod sa pagbag-o. Pinaagi sa pag-channel sa Avalon-MM reconfiguration request pinaagi sa arbiter, ang arbiter nagpaila nga ang reconfiguration request naggikan sa RX, nga unya nag-gate tx_reconfig_cal_busy gikan sa pag-assert ug nagtugot sa rx_reconfig_cal_busy sa pag-insister. Ang gating nagpugong sa TX transceiver nga dili mabalhin sa calibration mode nga wala tuyoa.

	Mubo nga sulat: Tungod kay ang HDMI nagkinahanglan lang ug RX reconfiguration, ang tx_reconfig_mgmt_* signal gihigot. Usab, ang Avalon-MM interface wala gikinahanglan tali sa arbiter ug sa TX Native PHY block. Ang mga bloke gi-assign sa interface sa disenyo examparon ipakita ang generic nga transceiver arbiter nga koneksyon sa TX/RX Native PHY/PHY Reset Controller.
RX-TX Link	• Ang video data output ug synchronization signal gikan sa HDMI RX core loop pinaagi sa DCFIFO tabok sa RX ug TX video clock domains. • Ang General Control Packet (GCP), InfoFrames (AVI, VSI ug AI), auxiliary data, ug audio data loop pinaagi sa DCFIFOs tabok sa RX ug TX link speed clock domains. • Ang auxiliary data port sa HDMI TX core nagkontrolar sa auxiliary data nga moagos sa DCFIFO pinaagi sa backpressure. Ang backpressure nagsiguro nga walay dili kompleto nga auxiliary packet sa auxiliary data port. • Kini nga block naghimo usab sa gawas nga pagsala: — Pagsala sa audio data ug audio clock regeneration packet gikan sa auxiliary data stream sa dili pa ipadala ngadto sa HDMI TX core auxiliary data port. Mubo nga sulat: Aron ma-disable kini nga pagsala, pindota ang user_pb[2]. I-enable kining pagsala aron maseguro nga walay duplication sa audio data ug audio clock regeneration packet sa retransmitted auxiliary data stream. - Gisala ang High Dynamic Range (HDR) InfoFrame gikan sa HDMI RX auxiliary data ug gisal-ot ang usa ka example HDR InfoFrame sa auxiliary data sa HDMI TX pinaagi sa Avalon ST multiplexer.
Sub-System sa CPU	Ang CPU sub-system naglihok isip SCDC ug DDC controllers, ug source reconfiguration controller. • Ang tinubdan SCDC controller naglangkob sa I2C master controller. Ang I2C master controller nagbalhin sa SCDC data structure gikan sa FPGA source ngadto sa external sink para sa HDMI 2.0b nga operasyon. Kay example, kung ang outgoing data stream kay 6,000 Mbps, ang Nios II processor momando sa I2C master controller sa pag-update sa TMDS_BIT_CLOCK_RATIO ug SCRAMBLER_ENABLE bits sa sink TMDS configuration register ngadto sa 1. • Ang sama nga I2C master nagbalhin usab sa DDC data structure (E-EDID) tali sa HDMI source ug external sink. • Ang Nios II CPU naglihok isip controller sa reconfiguration alang sa tinubdan sa HDMI. Ang CPU nagsalig sa periodic rate detection gikan sa RX Reconfiguration Management module aron mahibal-an kung ang TX nagkinahanglan og reconfiguration. Ang Avalon-MM slave translator naghatag ug interface tali sa Nios II processor Avalon-MM master interface ug sa Avalon-MM slave interface sa externally instantiated HDMI source's IOPLL ug TX Native PHY. • Ang reconfiguration sequence flow alang sa TX parehas sa RX, gawas nga ang PLL ug transceiver reconfiguration ug ang reset sequence gihimo nga sunud-sunod. Tan-awa ang Figure 24 sa pahina 67.

Figure 24. Reconfiguration Sequence Flow
Ang numero naghulagway sa Nios II software flow nga naglakip sa mga kontrol alang sa I2C master ug HDMI source.3.5. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
Ang disenyo sa HDMI Intel FPGA IP example naglakip sa usa ka demonstrasyon sa HDR InfoFrame insertion sa usa ka RX-TX loopback system.
Ang HDMI Specification version 2.0b nagtugot sa Dynamic Range ug Mastering InfoFrame nga mapasa pinaagi sa HDMI auxiliary stream. Sa demonstrasyon, ang Auxiliary Data Insertion block nagsuporta sa HDR insertion. Kinahanglan ra nimo nga i-format ang gituyo nga HDR InfoFrame packet ingon nga gipiho sa lamesa sa lista sa signal sa module ug gamita ang gihatag nga AUX Insertion Control module aron ma-iskedyul ang pagsulud sa HDR InfoFrame kausa sa matag video frame.
Niining example configuration, sa mga higayon diin ang umaabot nga auxiliary stream naglakip na sa HDR InfoFrame, ang streamed nga HDR content gisala. Ang pagsala naglikay sa nagkasumpaki nga HDR InfoFrames nga ipasa ug nagsiguro nga ang mga bili lamang nga gipiho sa HDR Sample Data module gigamit.
Figure 25. RX-TX Link nga adunay Dynamic Range ug Mastering InfoFrame Insertion
Ang numero nagpakita sa block diagram sa RX-TX link lakip na ang Dynamic Range ug Mastering InfoFrame insertion ngadto sa HDMI TX core auxiliary stream.
Talaan 37. Auxiliary Data Insertion Block (altera_hdmi_aux_hdr) Signals

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug Reset
clk	Input	1	Pag-input sa orasan. Kini nga orasan kinahanglan nga konektado sa link speed clock.
i-reset	Input	1	I-reset ang input.

Auxiliary Packet Generator ug Multiplexer Signals
multiplexer_out_data	Output	72	Avalon streaming output gikan sa multiplexer.
multiplexer_out_valid	Output	1
multiplexer_out_ready	Output	1
multiplexer_out_startofpacket	Output	1
multiplexer_out_endofpacket	Output	1
multiplexer_out_channel	Output	11
multiplexer_in_data	Input	72	Avalon streaming input sa In1 port sa multiplexer. HDMI TX Video Vsync. Kini nga signal kinahanglan nga i-synchronize sa link speed clock domain. Ang kinauyokan nagsal-ot sa HDR InfoFrame ngadto sa auxiliary stream sa taas nga ngilit niini nga signal.
multiplexer_in_valid	Input	1
multiplexer_in_ready	Input	1
multiplexer_in_startofpacket	Input	1
multiplexer_in_endofpacket hdmi_tx_vsync	Input Input	1 1

Talaan 38. HDR Data Module (altera_hdmi_hdr_infoframe) Signals

Signal	Direksyon	Lapad	Deskripsyon
hb0	Output	8	Header byte 0 sa Dynamic Range ug Mastering InfoFrame: InfoFrame type code.
hb1	Output	8	Header byte 1 sa Dynamic Range ug Mastering InfoFrame: InfoFrame version number.
hb2	Output	8	Header byte 2 sa Dynamic Range ug Mastering InfoFrame: Gitas-on sa InfoFrame.
pb	Input	224	Data byte sa Dynamic Range ug Mastering InfoFrame.

Talaan 39. Dynamic Range ug Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	Kahubitan	Static Metadata Type 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	puti_punto_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	puti_punto_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	puti_punto_y, LSB

143:136	Data Byte 18: Static_Metadata_Descriptor	puti_punto_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	Kinatas-ang Kontento nga Kahayag nga Antas, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	Labing kataas nga Antas sa Kahayag sa sulud, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	Labing kataas nga Frame-average nga Antas sa Kahayag, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	Kinatas-an nga Frame-average nga Light Level, MSB
215:208	Gireserba
223:216	Gireserba

Pag-disable sa HDR Insertion ug Pagsala
Ang pag-disable sa HDR insertion ug filter makapahimo kanimo sa pag-verify sa retransmission sa HDR content nga anaa na sa source auxiliary stream nga walay bisan unsang kausaban sa RX-TX Retransmit design example.
Aron ma-disable ang HDR InfoFrame insertion ug filtering:

1. Ibutang ang block_ext_hdr_infoframe sa 1'b0 sa rxtx_link.v file aron mapugngan ang pagsala sa HDR InfoFrame gikan sa Auxiliary stream.
2. Itakda ang multiplexer_in0_valid sa avalon_st_multiplexer instance sa altera_hdmi_aux_hdr.v file ngadto sa 1'b0 aron mapugngan ang Auxiliary Packet Generator gikan sa pagporma ug pagsal-ot sa dugang nga HDR InfoFrame ngadto sa TX Auxiliary stream.
   

3.6. Skema sa Pag-orasan
Ang clocking scheme naghulagway sa mga domain sa orasan sa HDMI Intel FPGA IP design example.
Figure 26. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Pro Edition)Figure 27. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Standard Edition)Talaan 40. Mga Signal sa Clocking Scheme

Relo	Ngalan sa Signal sa Disenyo	Deskripsyon
TX IOPLL/TX PLL Reference Clock 1	hdmi_clk_in	Reference nga orasan sa TX IOPLL ug TX PLL. Ang frequency sa orasan parehas sa gipaabot nga TMDS clock frequency gikan sa HDMI TX TMDS clock channel. Alang niining HDMI Intel FPGA IP design exampUg, kini nga orasan konektado sa RX TMDS nga orasan alang sa katuyoan sa pagpakita. Sa imong aplikasyon, kinahanglan nimo nga maghatag usa ka dedikado nga orasan nga adunay frequency sa orasan sa TMDS gikan sa usa ka programmable oscillator alang sa mas maayo nga performance sa jitter. Mubo nga sulat: Ayaw paggamit ug transceiver RX pin isip TX PLL reference clock. Ang imong desinyo dili mohaom kon imong ibutang ang HDMI TX refclk sa usa ka RX pin.
TX Transceiver Clock Out	tx_clk	Nabawi ang orasan gikan sa transceiver, ug ang frequency magkalainlain depende sa rate sa datos ug mga simbolo matag orasan. TX transceiver clock out frequency = Transceiver data rate/ (Simbolo kada orasan*10)
TX PLL Serial nga Orasan	tx_bonding_clock	Serial fast clock nga gihimo sa TX PLL. Ang frequency sa orasan gitakda base sa rate sa datos.
TX/RX Link Speed ​​Clock	ls_clk	I-link ang tulin nga orasan. Ang link speed clock frequency nagdepende sa gipaabot nga TMDS clock frequency, oversampling factor, simbolo kada orasan, ug TMDS bit clock ratio.

		TMDS Bit Clock Ratio	Link Speed ​​Clock Frequency
		0	TMDS frequency sa orasan/ Simbolo kada orasan
		1	Ang frequency sa orasan sa TMDS *4 / Simbolo kada orasan
TX/RX Video Clock	vid_clk	Ang orasan sa datos sa video. Ang frequency sa orasan sa data sa video nakuha gikan sa TX link speed clock base sa giladmon sa kolor.
		TMDS Bit Clock Ratio	Kadaghanon sa Orasan sa Data sa Video
		0	TMDS nga orasan/ Simbolo kada orasan/ Kolor depth factor
		1	TMDS nga orasan *4 / Simbolo kada orasan/ Kolor depth factor
		Mga bit kada Kolor	Kolori nga Depth Factor
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS nga Orasan	tmds_clk_in	Ang channel sa orasan sa TMDS gikan sa HDMI RX ug nagkonektar sa reperensya nga orasan sa IOPLL.
RX CDR Reference Clock 0 /TX PLL Reference Clock 0	fr_clk	Libre nga nagdagan nga reperensya nga orasan sa RX CDR ug TX PLL. Kini nga orasan gikinahanglan para sa power-up calibration.
RX CDR Reference Clock 1	iopll_outclk0	Reference nga orasan sa RX CDR sa RX transceiver.
		Rate sa Data	RX Reference Clock Frequency
		Rate sa datos <1 Gbps	5 × TMDS nga frequency sa orasan
		1 Gbps< Rate sa datos <3.4 Gbps	Kadaghanon sa orasan sa TMDS
		Rate sa datos> 3.4 Gbps	4 × TMDS nga frequency sa orasan
		• Rate sa Data <1 Gbps: Para sa mga oversampling aron makab-ot ang gikinahanglan nga minimum nga data rate sa transceiver. • Rate sa Data>3.4 Gbps: Aron mabayran ang TMDS bit rate sa clock ratio nga 1/40 aron mamentinar ang transceiver data rate sa clock ratio sa 1/10. Mubo nga sulat: Ayaw paggamit ug transceiver RX pin isip CDR reference clock. Ang imong desinyo dili mohaom kon imong ibutang ang HDMI RX refclk sa usa ka RX pin.
RX Transceiver Clock Out	rx_clk	Nabawi ang orasan gikan sa transceiver, ug ang frequency magkalainlain depende sa rate sa datos ug mga simbolo matag orasan. RX transceiver clock out frequency = Transceiver data rate/ (Simbolo kada orasan*10)
Orasan sa Pagdumala	mgmt_clk	Usa ka libre nga nagdagan nga 100 MHz nga orasan alang niini nga mga sangkap:

		• Avalon-MM interface alang sa reconfiguration — Ang gikinahanglan nga frequency range kay tali sa 100–125 MHz. •, PHY reset controller para sa transceiver reset sequence — Ang gikinahanglan nga frequency range kay tali sa 1–500 MHz. • IOPLL Reconfiguration - Ang labing taas nga frequency sa orasan mao ang 100 MHz. • RX Reconfiguration alang sa pagdumala • CPU • I2C Master
I2C nga orasan	i2c_clk	Usa ka 100 MHz clock input nga nag-oras sa I2C nga ulipon, ang SCDC nagparehistro sa HDMI RX core, ug EDID RAM.

May Kalabutan nga Impormasyon

• Paggamit sa Transceiver RX Pin isip CDR Reference Clock
• Paggamit sa Transceiver RX Pin ingon TX PLL Reference Clock

3.7. Mga Signal sa Interface
Ang mga lamesa naglista sa mga signal alang sa HDMI Intel FPGA IP design example.
Talaan 41. Top-Level Signals

Signal	Direksyon	Lapad	Deskripsyon
On-board nga Oscillator Signal
clk_fpga_b3_p	Input	1	100 MHz free running clock alang sa core reference clock
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Input	1	625 MHz free running clock para sa transceiver reference clock; kini nga orasan mahimong bisan unsang frequency

User Push Buttons ug LEDs
user_pb	Input	1	Push button para makontrol ang HDMI Intel FPGA IP design functionality
cpu_resetn	Input	1	Pag-reset sa tibuok kalibutan
user_led_g	Output	4	Green nga LED display Tan-awa ang Hardware Setup sa pahina 89 para sa dugang nga impormasyon mahitungod sa LED functions.
user_led_r	Output	4	Pula nga LED display Tan-awa ang Hardware Setup sa pahina 89 para sa dugang nga impormasyon mahitungod sa LED functions.

HDMI FMC Daughter Card Pins sa FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS nga orasan
fmcb_dp_m2c_p	Input	3	HDMI RX pula, berde, ug asul nga mga channel sa datos • Bitec nga anak nga babaye nga kard rebisyon 11 — [0]: RX TMDS Channel 1 (Berde) — [1]: RX TMDS Channel 2 (Pula) — [2]: RX TMDS Channel 0 (Asul) • Bitec daughter card revision 4 o 6 — [0]: RX TMDS Channel 1 (Green)— polarity inverted — [1]: RX TMDS Channel 0 (Blue)— polarity inverted — [2]: RX TMDS Channel 2 (Pula)— polarity inverted
fmcb_dp_c2m_p	Output	4	HDMI TX nga orasan, pula, berde, ug asul nga mga channel sa datos • Bitec nga anak nga babaye nga kard rebisyon 11 — [0]: TX TMDS Channel 2 (Pula) — [1]: TX TMDS Channel 1 (Berde) — [2]: TX TMDS Channel 0 (Asul) — [3]: TX TMDS Clock Channel • Bitec daughter card revision 4 o 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS Channel 0 (Asul) — [2]: TX TMDS Channel 1 (Berde) — [3]: TX TMDS Channel 2 (Pula)
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V power detect
fmcb_la_rx_p_8	Inout	1	HDMI RX init nga plug detect
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA alang sa DDC ug SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL alang sa DDC ug SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX init nga plug detect
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA alang sa DDC ug SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL alang sa DDC ug SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA alang sa pagkontrol sa redriver
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL alang sa pagkontrol sa redriver

Talaan 42. HDMI RX Top-Level Signals

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug I-reset ang mga Signal
mgmt_clk	Input	1	Input sa orasan sa sistema (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Libre nga nagdagan nga orasan (625 MHz) para sa panguna nga reperensya nga orasan sa transceiver. Kini nga orasan gikinahanglan para sa transceiver calibration sa panahon sa power-up state. Kini nga orasan mahimong bisan unsang frequency.
i-reset	Input	1	Input sa pag-reset sa sistema

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug I-reset ang mga Signal
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Input	1	Transceiver reset input. Kini nga senyales gipahayag sa panahon sa proseso sa pagbalhin sa mga orasan sa pakisayran (gikan sa libre nga orasan nga nagdagan hangtod sa orasan sa TMDS) sa kahimtang sa kusog.
tmds_clk_in	Input	1	HDMI RX TMDS nga orasan
i2c_clk	Input	1	Ang input sa orasan alang sa DDC ug SCDC interface
vid_clk_out	Output	1	Output sa orasan sa video
ls_clk_out	Output	1	I-link ang tulin nga orasan nga output
sys_init	Output	1	System initialization aron i-reset ang sistema sa pag-power-up

RX Transceiver ug IOPLL Signals
rx_serial_data	Input	3	HDMI serial data sa RX Native PHY
gxb_rx_ready	Output	1	Nagpakita nga andam na ang RX Native PHY
gxb_rx_cal_busy_out	Output	3	Ang RX Native PHY calibration busy sa transceiver arbiter
gxb_rx_cal_busy_in	Input	3	Pag-calibrate busy nga signal gikan sa transceiver arbiter ngadto sa RX Native PHY
iopll_locked	Output	1	Ipasabut nga ang IOPLL kay naka-lock
gxb_reconfig_write	Input	3	Transceiver reconfiguration Avalon-MM interface gikan sa RX Native PHY ngadto sa transceiver arbiter
gxb_reconfig_read	Input	3
gxb_reconfig_address	Input	30
gxb_reconfig_writedata	Input	96
gxb_reconfig_readdata	Output	96
gxb_reconfig_waitrequest	Output	3

Pagdumala sa Pag-usab sa RX
rx_reconfig_en	Output	1	Ang RX Reconfiguration makahimo sa signal
sukod	Output	24	Pagsukod sa frequency sa orasan sa HDMI RX TMDS (sa 10 ms)
sukod_balido	Output	1	Nagpakita nga balido ang signal sa sukod
os	Output	1	overampling factor: • 0: Walay mga oversampling • 1: 5 × sobraampling
reconfig_mgmt_write	Output	1	RX reconfiguration management Avalon memory-mapped interface ngadto sa transceiver arbiter
reconfig_mgmt_read	Output	1
reconfig_mgmt_address	Output	12

reconfig_mgmt_writedata	Output	32
reconfig_mgmt_readdata	Input	32
reconfig_mgmt_waitrequest	Input	1

HDMI RX Core nga mga Senyales
TMDS_Bit_clock_Ratio	Output	1	Mga interface sa rehistro sa SCDC
audio_de	Output	1	HDMI RX core audio interface Tan-awa ang seksyon sa Sink Interface sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
audio_data	Output	256
audio_info_ai	Output	48
audio_N	Output	20
audio_CTS	Output	20
audio_metadata	Output	165
audio_format	Output	5
aux_pkt_data	Output	72	HDMI RX core auxiliary interface Tan-awa ang seksyon sa Sink Interface sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
aux_pkt_addr	Output	6
aux_pkt_wr	Output	1
aux_data	Output	72
aux_sop	Output	1
aux_eop	Output	1
aux_valid	Output	1
aux_error	Output	1
gcp	Output	6	HDMI RX core sideband signal Tan-awa ang seksyon sa Sink Interface sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
info_avi	Output	112
info_vsi	Output	61
colordepth_mgmt_sync	Output	2
vid_data	Output	N*48	HDMI RX core video ports Mubo nga sulat: N = mga simbolo kada orasan Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
vid_vsync	Output	N
vid_hsync	Output	N
vid_de	Output	N
mode	Output	1	HDMI RX core control ug status ports Mubo nga sulat: N = mga simbolo kada orasan Tan-awa ang Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
ctrl	Output	N*6
gi-lock	Output	3
vid_lock	Output	1
sa_5v_gahum	Input	1	HDMI RX 5V detect ug hotplug detect Refer sa Mga Interface sa Sink seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC ug SCDC interface
hdmi_rx_i2c_scl	Inout	1

Mga Signal sa RX EDID RAM
edid_ram_access	Input	1	HDMI RX EDID RAM access interface. Ipahayag ang edid_ram_access kung gusto nimo magsulat o magbasa gikan sa EDID RAM, kung dili kini nga signal kinahanglan nga huptan nga ubos.
edid_ram_address	Input	8
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Output	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Output	1

Talaan 43. HDMI TX Top-Level Signals

Signal	Direksyon	Lapad	Deskripsyon
Orasan ug I-reset ang mga Signal
mgmt_clk	Input	1	Input sa orasan sa sistema (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Libre nga nagdagan nga orasan (625 MHz) para sa panguna nga reperensya nga orasan sa transceiver. Kini nga orasan gikinahanglan para sa transceiver calibration sa panahon sa power-up state. Kini nga orasan mahimong bisan unsang frequency.
i-reset	Input	1	Input sa pag-reset sa sistema
hdmi_clk_in	Input	1	Reference nga orasan sa TX IOPLL ug TX PLL. Ang frequency sa orasan parehas sa frequency sa orasan sa TMDS.
vid_clk_out	Output	1	Output sa orasan sa video
ls_clk_out	Output	1	I-link ang tulin nga orasan nga output
sys_init	Output	1	System initialization aron i-reset ang sistema sa pag-power-up
reset_xcvr	Input	1	I-reset sa TX transceiver
reset_pll	Input	1	I-reset sa IOPLL ug TX PLL
reset_pll_reconfig	Output	1	I-reset sa PLL reconfiguration

TX Transceiver ug IOPLL Signals
tx_serial_data	Output	4	HDMI serial data gikan sa TX Native PHY
gxb_tx_ready	Output	1	Nagpakita nga andam na ang TX Native PHY
gxb_tx_cal_busy_out	Output	4	Ang TX Native PHY calibration busy nga signal sa transceiver arbiter
gxb_tx_cal_busy_in	Input	4	Calibration busy signal gikan sa transceiver arbiter ngadto sa TX Native PHY

TX Transceiver ug IOPLL Signals
iopll_locked	Output	1	Ipasabut nga ang IOPLL kay naka-lock
txpll_locked	Output	1	Ipasabut nga ang TX PLL kay naka-lock
gxb_reconfig_write	Input	4	Transceiver reconfiguration Avalon memory-mapped interface gikan sa TX Native PHY ngadto sa transceiver arbiter
gxb_reconfig_read	Input	4
gxb_reconfig_address	Input	40
gxb_reconfig_writedata	Input	128
gxb_reconfig_readdata	Output	128
gxb_reconfig_waitrequest	Output	4

TX IOPLL ug TX PLL Reconfiguration Signals
pll_reconfig_write/ tx_pll_reconfig_write	Input	1	TX IOPLL/TX PLL reconfiguration Avalon memory-mapa nga mga interface
pll_reconfig_read/ tx_pll_reconfig_read	Input	1
pll_reconfig_address/ tx_pll_reconfig_address	Input	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Input	32
pll_reconfig_readdata/tx_pll_reconfig_readdata	Output	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Output	1
os	Input	2	overampling factor: • 0: Walay mga oversampling • 1: 3 × sobraampling • 2: 4 × sobraampling • 3: 5 × sobraampling
sukod	Input	24	Nagpakita sa frequency sa orasan sa TMDS sa resolusyon sa pagpasa sa video.

HDMI TX Core nga mga Senyales
ctrl	Input	6*N	HDMI TX core control interface Mubo nga sulat: N = Mga simbolo kada orasan Tan-awa ang seksyon sa Source Interfaces sa HDMI Intel FPGA IP User Guide para sa dugang impormasyon.
mode	Input	1
TMDS_Bit_clock_Ratio	Input	1	SCMga interface sa rehistro sa DC Tan-awa ang Source Interfaces nga seksyon sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
Scrambler_Enable	Input	1
audio_de	Input	1	HDMI TX core audio interface Tan-awa ang Mga Interface sa Tinubdan seksyon sa Giya sa Gumagamit sa HDMI Intel FPGA IP para sa dugang impormasyon.
audio_mute	Input	1
audio_data	Input	256
nagpadayon…

HDMI TX Core nga mga Senyales
audio_info_ai	Input	49
audio_N	Input	22
audio_CTS	Input	22
audio_metadata	Input	166
audio_format	Input	5
i2c_master_write	Input	1	TX I2C master Avalon memory-mapped interface ngadto sa I2C master sulod sa TX core. Mubo nga sulat: Kini nga mga signal magamit ra kung imong i-on ang Ilakip ang I2C parametro.
i2c_master_read	Input	1
i2c_master_address	Input	4
i2c_master_writedata	Input	32
i2c_master_readdata	Output	32
andam_aux	Output	1	HDMI TX core auxiliary interface Tan-awa ang Source Interfaces nga seksyon sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
aux_data	Input	72
aux_sop	Input	1
aux_eop	Input	1
aux_valid	Input	1
gcp	Input	6	HDMI TX core sideband signal Tan-awa ang Source Interfaces nga seksyon sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
info_avi	Input	113
info_vsi	Input	62
vid_data	Input	N*48	HDMI TX core video ports Nota: N = mga simbolo kada orasan Tan-awa ang Source Interfaces nga seksyon sa HDMI Intel FPGA IP User Guide para sa dugang nga impormasyon.
vid_vsync	Input	N
vid_hsync	Input	N
vid_de	Input	N

I2C ug Hot Plug Detect Signals
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Mubo nga sulat: Kung imong buksan ang Ilakip ang I2C parameter, kini nga signal gibutang sa TX core ug dili makita niini nga lebel.	Output	1	Ang I2C Master Avalon nga memory-mapped nga mga interface
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Mubo nga sulat: Kung imong buksan ang Ilakip ang I2C parameter, kini nga signal gibutang sa TX core ug dili makita niini nga lebel.	Output	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Mubo nga sulat: Kung imong buksan ang Ilakip ang I2C parameter, kini nga signal gibutang sa TX core ug dili makita niini nga lebel.	Input	1
nagpadayon…

I2C ug Hot Plug Detect Signals
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Mubo nga sulat: Kung imong buksan ang Ilakip ang I2C parameter, kini nga signal gibutang sa TX core ug dili makita niini nga lebel.	Input	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Input	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Input	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC ug SCDC interface
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C interface alang sa Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Output	1	Avalon memory-mapped interface sa I2C master
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Output	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Output	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Output	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Output	8
nagpadayon…

I2C ug Hot Plug Detect Signals
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Output	1
hdmi_tx_hpd_n	Input	1	Ang HDMI TX hotplug nakamatikod sa mga interface
tx_hpd_ack	Input	1
tx_hpd_req	Output	1

Talaan 44. Transceiver Arbiter Signals

Signal	Direksyon	Lapad	Deskripsyon
clk	Input	1	Re-configure nga orasan. Kini nga orasan kinahanglan nga adunay parehas nga orasan sa mga bloke sa pagdumala sa pag-configure.
i-reset	Input	1	I-reset ang signal. Kini nga pag-reset kinahanglan nga adunay parehas nga pag-reset sa mga bloke sa pagdumala sa pag-configure.
rx_rcfg_en	Input	1	Ang RX reconfiguration makahimo sa signal
tx_rcfg_en	Input	1	Ang TX reconfiguration makahimo sa signal
rx_rcfg_ch	Input	2	Nagpakita kung unsang channel ang i-reconfigure sa RX core. Kini nga signal kinahanglan kanunay magpabilin nga gipahayag.
tx_rcfg_ch	Input	2	Nagpakita kung unsang channel ang i-reconfigure sa TX core. Kini nga signal kinahanglan kanunay magpabilin nga gipahayag.
rx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon-MM interface gikan sa RX reconfiguration management
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon-MM interface gikan sa TX reconfiguration management
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Reconfiguration Avalon-MM interface ngadto sa transceiver
reconfig_read	Output	1
nagpadayon…

Signal	Direksyon	Lapad	Deskripsyon
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1
rx_cal_busy	Input	1	Calibration status signal gikan sa RX transceiver
tx_cal_busy	Input	1	Calibration status signal gikan sa TX transceiver
rx_reconfig_cal_busy	Output	1	Pag-calibrate sa status signal sa RX transceiver PHY reset control
tx_reconfig_cal_busy	Output	1	Calibration status signal gikan sa TX transceiver PHY reset control

Talaan 45. RX-TX Link Signals

Signal	Direksyon	Lapad	Deskripsyon
i-reset	Input	1	I-reset sa video/audio/auxiliary/sidebands FIFO buffer.
hdmi_tx_ls_clk	Input	1	HDMI TX link speed clock
hdmi_rx_ls_clk	Input	1	HDMI RX link speed clock
hdmi_tx_vid_clk	Input	1	HDMI TX nga orasan sa video
hdmi_rx_vid_clk	Input	1	HDMI RX nga orasan sa video
hdmi_rx_locked	Input	3	Nagpakita sa kahimtang nga naka-lock sa HDMI RX
hdmi_rx_de	Input	N	Mga interface sa video sa HDMI RX Mubo nga sulat: N = mga simbolo kada orasan
hdmi_rx_hsync	Input	N
hdmi_rx_vsync	Input	N
hdmi_rx_data	Input	N*48
rx_audio_format	Input	5	HDMI RX audio interface
rx_audio_metadata	Input	165
rx_audio_info_ai	Input	48
rx_audio_CTS	Input	20
rx_audio_N	Input	20
rx_audio_de	Input	1
rx_audio_data	Input	256
rx_gcp	Input	6	HDMI RX sideband interface
rx_info_avi	Input	112
rx_info_vsi	Input	61
nagpadayon…

Signal	Direksyon	Lapad	Deskripsyon
rx_aux_eop	Input	1	HDMI RX auxiliary interface
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
hdmi_tx_de	Output	N	Mga interface sa video sa HDMI TX Mubo nga sulat: N = mga simbolo kada orasan
hdmi_tx_hsync	Output	N
hdmi_tx_vsync	Output	N
hdmi_tx_data	Output	N*48
tx_audio_format	Output	5	Mga interface sa audio sa HDMI TX
tx_audio_metadata	Output	165
tx_audio_info_ai	Output	48
tx_audio_CTS	Output	20
tx_audio_N	Output	20
tx_audio_de	Output	1
tx_audio_data	Output	256
tx_gcp	Output	6	HDMI TX sideband interface
tx_info_avi	Output	112
tx_info_vsi	Output	61
tx_aux_eop	Output	1	HDMI TX auxiliary interface
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_andam	Output	1

Talaan 46. Mga Signal sa Sistema sa Tigdesinyo sa Platform

Signal	Direksyon	Lapad	Deskripsyon
cpu_clk (Intel Quartus Prime Standard Edition)	Input	1	CPU nga orasan
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Input	1	Pag-reset sa CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Input	1	TMDS bit clock ratio
measure_pio_external_connection_export	Input	24	Gipaabot nga frequency sa orasan sa TMDS
nagpadayon…

Signal	Direksyon	Lapad	Deskripsyon
measure_valid_pio_external_connection_expor t	Input	1	Nagpakita nga balido ang sukod nga PIO
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1	Mga interface sa I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Output	3	I2C Master Avalon memory-mapped nga mga interface alang sa DDC ug SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Input	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Output	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Output	3	I2C Master Avalon memory-mapped interface para sa Bitec nga anak nga babaye nga rebisyon sa kard 11, T1181 kontrol
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Input	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Output	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Input	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Output	1
nagpadayon…

Signal	Direksyon	Lapad	Deskripsyon
edid_ram_access_pio_external_connection_exp ort	Output	1	Mga interface sa pag-access sa EDID RAM. Ipahayag ang edid_ram_access_pio_ external_connection_ export kung gusto nimo magsulat o magbasa gikan sa EDID RAM sa RX nga taas. Ikonektar ang EDID RAM access Avalon-MM nga ulipon sa Platform Designer ngadto sa EDID RAM interface sa top-level RX modules.
edid_ram_slave_translator_address	Output	8
edid_ram_slave_translator_write	Output	1
edid_ram_slave_translator_read	Output	1
edid_ram_slave_translator_readdata	Input	8
edid_ram_slave_translator_writedata	Output	8
edid_ram_slave_translator_waitrequest	Input	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Input	1	RX PMA Reconfiguration Avalon memory-mapped interface
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Output	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Output	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Output	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Output	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Input	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Output	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Input	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Output	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1	TX PLL Reconfiguration Avalon memory-mapa nga mga interface
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
nagpadayon…

Signal	Direksyon	Lapad	Deskripsyon
tx_pll_waitrequest_pio_external_connection_ export	Input	1	TX PLL nga naghulat
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	12	TX PMA Reconfiguration Avalon memory-mapa nga mga interface
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1
tx_pma_waitrequest_pio_external_connection_ export	Input	1	Paghulat sa TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Input	1	TX PMA Recalibration Busy
tx_pma_ch_export	Output	2	TX PMA Channels
tx_rcfg_en_pio_external_connection_export	Output	1	TX PMA Reconfiguration Enable
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Output	32	TX IOPLL Reconfiguration Avalon memory-mapa nga mga interface
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Input	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Input	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Output	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Output	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Output	1
tx_os_pio_external_connection_export	Output	2	overampling factor: • 0: Walay mga oversampling • 1: 3 × sobraampling • 2: 4 × sobraampling • 3: 5 × sobraampling
tx_rst_pll_pio_external_connection_export	Output	1	I-reset sa IOPLL ug TX PLL
tx_rst_xcvr_pio_external_connection_export	Output	1	I-reset sa TX Native PHY
wd_timer_resetrequest_reset	Output	1	Pag-reset sa timer sa tigbantay
color_depth_pio_external_connection_export	Input	2	Kolori giladmon
tx_hpd_ack_pio_external_connection_export	Output	1	Para sa TX hotplug makamatikod sa handshaking
tx_hpd_req_pio_external_connection_export	Input	1

3.8. Disenyo sa RTL Parameter
Gamita ang HDMI TX ug RX Top RTL nga mga parametro aron ipahiangay ang disenyo example.
Kadaghanan sa mga parameter sa disenyo anaa sa Design Example tab sa HDMI Intel FPGA IP parameter editor. Pwede pa nimo usbon ang design example settings nimo
gihimo sa editor sa parameter pinaagi sa mga parameter sa RTL.

Talaan 47. HDMI RX Top Parameters

Parameter	Bili	Deskripsyon
SUPPORT_DEEP_COLOR	• 0: Walay lawom nga kolor • 1: Lawom nga kolor	Gitino kung ang kinauyokan maka-encode sa lawom nga mga format sa kolor.
SUPPORT_AUXILIARY	• 0: Walay AUX • 1: AUX	Pagtino kon ang auxiliary channel encoding gilakip.
SYMBOLS_PER_CLOCK	8	Nagsuporta sa 8 nga mga simbolo matag orasan alang sa Intel Arria 10 nga mga aparato.
SUPPORT_AUDIO	• 0: Walay audio • 1: Audio	Pagtino kon ang kinauyokan maka-encode sa audio.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Default nga kantidad)	Log base 2 sa gidak-on sa EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Dili target ang bisan unsang Bitec HDMI nga anak nga kard • 4: Nagsuporta sa Bitec HDMI anak nga babaye card rebisyon 4 • 6: Pag-target sa Bitec HDMI daughter card revision 6 •11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Gipiho ang rebisyon sa Bitec HDMI nga anak nga kard nga gigamit. Kung imong usbon ang rebisyon, mahimo’g ibaylo sa disenyo ang mga channel sa transceiver ug balit-aron ang polarity sumala sa mga kinahanglanon sa Bitec HDMI nga anak nga kard. Kung imong gibutang ang parameter nga BITEC_DAUGHTER_CARD_REV sa 0, ang disenyo wala magbag-o sa mga channel sa transceiver ug polarity.
POLARITY_INVERSION	• 0: Balit-a ang polarity • 1: Ayaw balit-a ang polarity	Ibutang kini nga parametro sa 1 aron balit-aron ang bili sa matag bit sa input data. Ang pagbutang niini nga parameter sa 1 nag-assign sa 4'b1111 sa rx_polinv port sa RX transceiver.

Talaan 48. HDMI TX Top Parameters

Parameter	Bili	Deskripsyon
USE_FPLL	1	Nagsuporta sa fPLL isip TX PLL alang lamang sa Intel Cyclone® 10 GX nga mga himan. Kanunay ibutang kini nga parameter sa 1.
SUPPORT_DEEP_COLOR	• 0: Walay lawom nga kolor • 1: Lawom nga kolor	Gitino kung ang kinauyokan maka-encode sa lawom nga mga format sa kolor.
SUPPORT_AUXILIARY	• 0: Walay AUX • 1: AUX	Pagtino kon ang auxiliary channel encoding gilakip.
SYMBOLS_PER_CLOCK	8	Nagsuporta sa 8 nga mga simbolo matag orasan alang sa Intel Arria 10 nga mga aparato.
nagpadayon…

Parameter	Bili	Deskripsyon
SUPPORT_AUDIO	• 0: Walay audio • 1: Audio	Pagtino kon ang kinauyokan maka-encode sa audio.
BITEC_DAUGHTER_CARD_REV	• 0: Dili target ang bisan unsang Bitec HDMI nga anak nga kard • 4: Nagsuporta sa Bitec HDMI anak nga babaye card rebisyon 4 • 6: Pag-target sa Bitec HDMI daughter card revision 6 • 11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Gipiho ang rebisyon sa Bitec HDMI nga anak nga kard nga gigamit. Kung imong usbon ang rebisyon, mahimo’g ibaylo sa disenyo ang mga channel sa transceiver ug balit-aron ang polarity sumala sa mga kinahanglanon sa Bitec HDMI nga anak nga kard. Kung imong gibutang ang parameter nga BITEC_DAUGHTER_CARD_REV sa 0, ang disenyo wala magbag-o sa mga channel sa transceiver ug polarity.
POLARITY_INVERSION	• 0: Balit-a ang polarity • 1: Ayaw balit-a ang polarity	Ibutang kini nga parametro sa 1 aron balit-aron ang bili sa matag bit sa input data. Ang pagbutang niini nga parameter sa 1 nag-assign sa 4'b1111 sa tx_polinv port sa TX transceiver.

3.9. Pag-setup sa Hardware
Ang disenyo sa HDMI Intel FPGA IP example mao ang HDMI 2.0b nga makahimo ug naghimo sa usa ka loopthrough demonstration alang sa usa ka standard HDMI video stream.
Aron ipadagan ang pagsulay sa hardware, ikonektar ang usa ka aparato nga gipagana sa HDMI—sama sa usa ka graphics card nga adunay interface sa HDMI—ngadto sa bloke sa Transceiver Native PHY RX, ug ang lababo sa HDMI
input.

1. Ang HDMI lababo nag-decode sa pantalan ngadto sa usa ka standard nga video stream ug ipadala kini ngadto sa clock recovery core.
2. Ang HDMI RX core nag-decode sa video, auxiliary, ug audio data nga i-loop balik sa parallel sa HDMI TX core pinaagi sa DCFIFO.
3. Ang HDMI source port sa FMC nga anak nga kard nagpasa sa imahe sa usa ka monitor.

Mubo nga sulat:
Kung gusto nimo mogamit ug laing Intel FPGA development board, kinahanglan nimong usbon ang mga assignment sa device ug ang mga assignment sa pin. Ang transceiver analog setting gisulayan alang sa Intel Arria 10 FPGA development kit ug Bitec HDMI 2.0 nga anak nga kard. Mahimo nimong usbon ang mga setting alang sa imong kaugalingon nga board.

Talaan 49. On-board Push Button ug User LED Functions

Push Button/LED	Kalihokan
cpu_resetn	Pindota kausa aron ipahigayon ang pag-reset sa sistema.
user_pb[0]	Pindota kausa aron i-toggle ang signal sa HPD ngadto sa standard nga tinubdan sa HDMI.
user_pb[1]	• Pindota ug kupti aron matudloan ang TX core sa pagpadala sa DVI encoded signal. • Ipagawas aron ipadala ang HDMI encoded signal.
user_pb[2]	• Pindota ug kupti aron matudloan ang TX core sa paghunong sa pagpadala sa InfoFrames gikan sa mga signal sa sideband. • Pagpagawas sa pagpadayon sa pagpadala sa InfoFrames gikan sa sideband signal.
USER_LED[0]	RX HDMI PLL lock status. • 0 = Giablihan • 1 = Naka-lock
USER_LED[1]	RX transceiver andam nga kahimtang.
nagpadayon…

Push Button/LED	Kalihokan
	• 0 = Dili andam • 1 = Andam
USER_LED[2]	RX HDMI core lock status. • 0 = Labing menos 1 ka channel ang na-unlock • 1 = Tanan nga 3 ka channel gi-lock
USER_LED[3]	Labaw sa RXampling status. • 0 = Non-oversampgipangulohan (data rate > 1,000 Mbps sa Intel Arria 10 device) • 1 = Labawampgipangulohan (data rate <100 Mbps sa Intel Arria 10 device)
USER_LED[4]	TX HDMI PLL lock status. • 0 = Giablihan • 1 = Naka-lock
USER_LED[5]	TX transceiver andam nga kahimtang. • 0 = Dili andam • 1 = Andam
USER_LED[6]	TX transceiver PLL lock status. • 0 = Giablihan • 1 = Naka-lock
USER_LED[7]	Paglapas sa TXampling status. • 0 = Non-oversampgipangulohan (data rate > 1,000 Mbps sa Intel Arria 10 device) • 1 = Labawampgipangulohan (data rate <1,000 Mbps sa Intel Arria 10 device)

3.10. Simulation Testbench
Ang simulation testbench nagsundog sa HDMI TX serial loopback sa RX core.
Mubo nga sulat:
Kini nga simulation testbench dili suportado alang sa mga disenyo nga adunay I2C parameter nga naka-enable.

3. HDMI 2.0 Design Example (Pagsuporta sa FRL = 0)
683156 | 2022.12.27
Figure 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

Talaan 50. Mga sangkap sa Testbench

Component	Deskripsyon
Video TPG	Ang video test pattern generator (TPG) naghatag sa video stimulus.
Audio Sampsi Gen	Ang audio sample generator naghatag og audio sampang stimulus. Ang generator nagmugna og usa ka incrementing test data pattern nga ipasa pinaagi sa audio channel.
Aux Sampsi Gen	Ang aux sample generator naghatag sa auxiliary sampang stimulus. Ang generator nagmugna og usa ka fixed data nga ipadala gikan sa transmitter.
Pagsusi sa CRC	Kini nga checker nagpamatuod kung ang TX transceiver nabawi nga frequency sa orasan motakdo sa gitinguha nga rate sa datos.
Pagsusi sa Data sa Audio	Ang audio data check nagtandi kon ang incrementing test data pattern nadawat ug decoded sa husto.
Pagsusi sa Data sa Aux	Ang aux data check nagtandi kung ang gipaabot nga aux data nadawat ug gi-decode sa husto sa receiver nga bahin.

Ang HDMI simulation testbench naghimo sa mosunod nga mga pagsulay sa pag-verify:

Feature sa HDMI	Pagpamatuod
Data sa video	• Ang testbench nagpatuman sa CRC nga pagsusi sa input ug output nga video. • Gisusi niini ang kantidad sa CRC sa gipasa nga datos batok sa CRC nga gikalkula sa nadawat nga datos sa video. • Ang testbench unya naghimo sa pagsusi human sa pag-ila sa 4 ka lig-on nga V-SYNC signal gikan sa tigdawat.
Auxiliary nga datos	• Ang aux sampAng generator nagmugna og usa ka fixed data nga ipasa gikan sa transmitter. • Sa bahin sa tigdawat, ang generator nagtandi kung ang gipaabot nga auxiliary data nadawat ug gi-decode sa husto.
Audio data	• Ang audio sampAng generator nagmugna og us aka us aka us aka us aka sumbanan sa datos sa pagsulay nga ipasa pinaagi sa audio channel. • Sa bahin sa tigdawat, ang tigsusi sa data sa audio nagsusi ug nagtandi kung ang nag-uswag nga sumbanan sa datos sa pagsulay nadawat ug gi-decode sa husto.

Ang usa ka malampuson nga simulation matapos uban sa mosunod nga mensahe:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Pagpasa sa simulation

Talaan 51. HDMI Intel FPGA IP Design Example Gisuportahan nga mga Simulator

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Oo	Oo
VCS/VCS MX	Oo	Oo
Riviera-PRO	Oo	Oo
Xcelium Parallel	Oo	Dili

3.11. Pag-upgrade sa Imong Disenyo
Talaan 52. Disenyo sa HDMI ExampAng Pagkaangay sa Nauna nga Intel Quartus Prime Pro Edition Software Version

Disenyo Exampang Variant	Abilidad sa Pag-upgrade sa Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Disenyo Example (Pagsuporta sa FRL = 0)	Dili

Alang sa bisan unsang dili katugma nga disenyo examples, kinahanglan nimong buhaton ang mosunod:

1. Paghimo og bag-ong disenyo example sa kasamtangan nga bersyon sa software sa Intel Quartus Prime Pro Edition gamit ang parehas nga mga configuration sa imong kasamtangan nga disenyo.
2. Itandi ang tibuok disenyo example direktoryo nga adunay disenyo example namugna gamit ang miaging Intel Quartus Prime Pro Edition software nga bersyon. Port sa mga pagbag-o nga nakit-an.

HDCP Labaw sa HDMI 2.0/2.1 Disenyo Example

Ang HDCP sa HDMI hardware design exampAng makatabang kanimo sa pagtimbang-timbang sa gamit sa HDCP nga bahin ug makapahimo kanimo sa paggamit sa feature sa imong Intel Arria 10 nga mga disenyo.
Mubo nga sulat:
Ang bahin sa HDCP wala gilakip sa software sa Intel Quartus Prime Pro Edition. Aron ma-access ang feature sa HDCP, kontaka ang Intel sa https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. High-bandwidth Digital Content Protection (HDCP)
Ang High-bandwidth Digital Content Protection (HDCP) maoy usa ka porma sa digital rights protection aron makamugna og luwas nga koneksyon tali sa tinubdan ngadto sa display.
Gihimo sa Intel ang orihinal nga teknolohiya, nga lisensyado sa grupo sa Digital Content Protection LLC. Ang HDCP usa ka pamaagi sa pagpanalipod sa kopya diin ang audio/video stream gi-encrypt tali sa transmitter ug sa receiver, nga nanalipod niini batok sa ilegal nga pagkopya.
Ang mga feature sa HDCP nagsunod sa HDCP Specification version 1.4 ug HDCP Specification version 2.3.
Ang HDCP 1.4 ug HDCP 2.3 IPs nagpahigayon sa tanang pag-compute sulod sa hardware core logic nga walay confidential values ​​(sama sa private key ug session key) nga ma-access gikan sa gawas sa encrypted IP.

Talaan 53. HDCP IP Functions

HDCP IP	Mga gimbuhaton
HDCP 1.4 IP	• Pagbinayloay sa authentication - Pag-compute sa master key (Km) - Pagmugna sa random An — Pag-compute sa yawe sa sesyon (Ks), M0 ug R0. • Authentication uban sa repeater - Pag-compute ug pag-verify sa V ug V' • Pagsusi sa integridad sa link - Pag-ihap sa yawe sa frame (Ki), Mi ug Ri.
nagpadayon…

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

ISO
9001:2015
Narehistro

HDCP IP	Mga gimbuhaton
	• Tanang cipher modes lakip ang hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, ug hdcpRngCipher • Original encryption status signaling (DVI) ug enhanced encryption status signaling (HDMI) • Tinuod nga random number generator (TRNG) - Gibase sa hardware, hingpit nga pagpatuman sa digital ug non-deterministic nga random number generator
HDCP 2.3 IP	• Master Key (km), Session Key (ks) ug nonce (rn, riv) nga henerasyon — Pagsunod sa NIST.SP800-90A random nga henerasyon sa numero • Authentication ug key exchange — Pagmugna sa mga random nga numero alang sa rtx ug rrx nga nagsunod sa NIST.SP800-90A nga random nga henerasyon nga numero - Pag-verify sa pirma sa sertipiko sa tigdawat (certrx) gamit ang DCP public key (kpubdcp) — 3072 bits RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) encryption ug decryption sa Master Key (km) — Pagkuha sa kd (dkey0, dkey1) gamit ang AES-CTR mode - Pag-compute ug pag-verify sa H ug H' - Pag-compute sa Ekh(km) ug km (pagpares) • Authentication uban sa repeater - Pag-compute ug pag-verify sa V ug V' - Pag-compute ug pag-verify sa M ug M' • System renewability (SRM) - Pag-verify sa pirma sa SRM gamit ang kpubdcp — 3072 bits RSASSA-PKCS#1 v1.5 • Pagbayloay sa Key Session • Generation ug computation sa Edkey(ks) ug riv. • Pagkuha sa dkey2 gamit ang AES-CTR mode • Pagsusi sa Lokalidad - Pag-compute ug pag-verify sa L ug L' - Pagmugna sa nonce (rn) • Data stream pagdumala — AES-CTR mode base sa yawe nga stream generation • Asymmetric crypto algorithms - RSA nga adunay modulus nga gitas-on nga 1024 (kpubrx) ug 3072 (kpubdcp) bits — RSA-CRT (Chinese Remainder Theorem) nga adunay modulus length nga 512 (kprivrx) bits ug exponent length nga 512 (kprivrx) bits • Ubos nga lebel sa cryptographic function - Symmetric crypto algorithms • AES-CTR mode nga adunay yawe nga gitas-on nga 128 bits - Hash, MGF ug HMAC algorithm • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Tinuod nga random number generator (TRNG) • NIST.SP800-90A compliant • Gibase sa hardware, bug-os nga digital nga pagpatuman ug non-deterministic random number generator

4.1.1. HDCP Over HDMI Design Example Arkitektura
Ang feature sa HDCP nanalipod sa datos samtang ang data gipasa tali sa mga device nga konektado pinaagi sa HDMI o uban pang HDCP-protected digital interfaces.
Ang HDCP-protected nga mga sistema naglakip sa tulo ka matang sa mga himan:

4. HDCP Labaw sa HDMI 2.0/2.1 Disenyo Example
683156 | 2022.12.27
• Mga Tinubdan (TX)
• Mga lababo (RX)
• Mga Repeater
Kini nga disenyo example nagpakita sa HDCP nga sistema sa usa ka repeater device diin kini modawat data, decrypts, unya re-encrypt sa data, ug sa katapusan retransmits data. Ang mga repeater adunay duha ka HDMI input ug output. Gi-instantiate niini ang mga buffer sa FIFO aron mahimo ang usa ka direktang HDMI video stream pass-through tali sa lababo ug tinubdan sa HDMI. Mahimong mohimo kini og pipila ka pagproseso sa signal, sama sa pag-convert sa mga video ngadto sa mas taas nga resolution nga format pinaagi sa pag-ilis sa FIFO buffers sa Video and Image Processing (VIP) Suite IP cores.

Figure 29. HDCP Over HDMI Design Exampug Block Diagram

Ang mosunod nga mga paghulagway mahitungod sa arkitektura sa disenyo example katumbas sa HDCP sa ibabaw sa HDMI design exampang block diagram. Kung ang SUPPORT FRL = 1 o
SUPPORT HDCP KEY MANAGEMENT = 1, ang disenyo exampAng hierarchy gamay nga lahi gikan sa Figure 29 sa panid 95 apan ang nagpahiping HDCP function nagpabilin nga
parehas ra.

1. Ang HDCP1x ug HDCP2x mga IP nga magamit pinaagi sa HDMI Intel FPGA IP parameter editor. Kung imong gi-configure ang HDMI IP sa editor sa parameter, mahimo nimo nga mahimo ug ilakip ang bisan unsang HDCP1x o HDCP2x o pareho nga mga IP ingon bahin sa subsystem. Sa parehas nga HDCP IPs enabled, ang HDMI IP nag-configure sa kaugalingon sa cascade topology diin ang HDCP2x ug HDCP1x IPs konektado back-to-back.
   • Ang HDCP egress interface sa HDMI TX nagpadala ug unencrypted audio video data.
   • Ang wala ma-encrypt nga data ma-encrypt sa aktibong HDCP block ug ipadala balik ngadto sa HDMI TX sa HDCP Ingress interface para sa transmission sa link.
   • Ang CPU subsystem isip authentication master controller nagsiguro nga usa lang sa HDCP TX IPs ang aktibo sa bisan unsang oras ug ang usa kay passive.
   • Sa susama, ang HDCP RX usab nag-decrypt sa datos nga nadawat sa link gikan sa external HDCP TX.
2. Kinahanglan nimo nga iprograma ang mga HDCP IP gamit ang Digital Content Protection (DCP) nga gi-isyu nga mga yawe sa produksiyon. I-load ang mosunod nga mga yawe:
   Talaan 54. DCP-issued Production Keys
   

   HDCP	TX / RX	Mga yawe
   HDCP2x	TX	16 bytes: Global Constant (lc128)
   	RX	• 16 bytes (parehas sa TX): Global Constant (lc128) • 320 bytes: RSA Private Key (kprivrx) • 522 bytes: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 bytes: TX Key Selection Vector (Aksv) • 280 bytes: TX Private Device Keys (Akeys)
   	RX	• 5 bytes: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   Ang disenyo example nagpatuman sa mga importanteng panumduman sama sa yano nga dual-port, dual-clock synchronous RAM. Alang sa gamay nga gidak-on sa yawe sama sa HDCP2x TX, ang IP nagpatuman sa yawe nga panumduman gamit ang mga rehistro sa regular nga lohika.
   Mubo nga sulat: Ang Intel wala maghatag sa mga yawe sa produksyon sa HDCP uban sa disenyo example o Intel FPGA IPs ubos sa bisan unsang mga kahimtang. Sa paggamit sa HDCP IPs o sa disenyo exampBusa, kinahanglan ka mahimong usa ka tigsagop sa HDCP ug makuha ang mga yawe sa produksiyon direkta gikan sa Digital Content Protection LLC (DCP).
   Sa pagdagan sa disenyo example, imong usbon ang yawe nga memorya files sa oras sa pag-compile aron iapil ang mga yawe sa produksiyon o ipatuman ang mga bloke sa lohika aron luwas nga mabasa ang mga yawe sa produksiyon gikan sa usa ka aparato sa gawas nga pagtipig ug isulat kini sa mga yawe nga panumduman sa oras sa pagdagan.

3. Mahimo nimong i-orasan ang mga cryptographic function nga gipatuman sa HDCP2x IP sa bisan unsang frequency hangtod sa 200 MHz. Ang frequency niini nga orasan nagtino kung unsa kadali ang
   Ang pag-authenticate sa HDCP2x naglihok. Mahimo nimong pilion nga ipaambit ang 100 MHz nga orasan nga gigamit alang sa Nios II nga processor apan ang pag-authenticate latency madoble kumpara sa paggamit sa usa ka 200 MHz nga orasan.
4. Ang mga bili nga kinahanglang ibaylo tali sa HDCP TX ug sa HDCP RX gipahibalo pinaagi sa HDMI DDC interface (I2 C serial interface) sa HDCP-
   gipanalipdan nga interface. Ang HDCP RX kinahanglang magpakita ug lohikal nga himan sa I2C bus para sa matag link nga gisuportahan niini. Ang I2C nga ulipon gidoble alang sa HDCP port nga adunay adres sa aparato nga 0x74. Kini nagmaneho sa HDCP register port (Avalon-MM) sa HDCP2x ug HDCP1x RX IPs.
5. Ang HDMI TX naggamit sa IC master sa pagbasa sa EDID gikan sa RX ug pagbalhin sa SCDC data nga gikinahanglan alang sa HDMI 2.0 nga operasyon ngadto sa RX. Ang sama nga I2C master nga gimaneho sa Nios II processor gigamit usab sa pagbalhin sa mga mensahe sa HDCP tali sa TX ug RX. Ang master sa I2C na-embed sa subsystem sa CPU.
6. Ang Nios II processor naglihok isip master sa authentication protocol ug nagduso sa kontrol ug status registers (Avalon-MM) sa HDCP2x ug HDCP1x TX
   mga IP. Ang software drivers nagpatuman sa authentication protocol state machine lakip na ang certificate signature verification, master key exchange, locality check, session key exchange, pairing, link integrity check (HDCP1x), ug authentication sa mga repeater, sama sa topology information propagation ug stream management information propagation. Ang mga driver sa software wala mag-implementar sa bisan unsang cryptographic functions nga gikinahanglan sa authentication protocol. Hinoon, ang HDCP IP hardware nagpatuman sa tanang cryptographic functions pagsiguro nga walay kompidensyal nga mga bili ang ma-access.
   7. Sa usa ka tinuod nga repeater demonstration diin ang pagpakaylap sa impormasyon sa topology upstream gikinahanglan, ang Nios II processor nagmaneho sa Repeater Message Port (Avalon-MM) sa HDCP2x ug HDCP1x RX IPs. Ang Nios II nga processor nagwagtang sa RX REPEATER bit ngadto sa 0 kung kini nakamatikod nga ang konektado sa ubos dili HDCPcapable o kung walay downstream nga konektado. Kung wala’y koneksyon sa ubos, ang sistema sa RX karon usa ka tigdawat sa katapusan nga punto, kaysa usa ka repeater. Sa laing bahin, ang Nios II processor nagtakda sa RX REPEATER bit ngadto sa 1 sa dihang namatikdan nga ang downstream kay HDCP-capable.

4.2. Nios II Processor Software Daloy
Ang Nios II software flowchart naglakip sa HDCP authentication controls sa HDMI application.
Hulagway 30. Nios II Processor Software Flowchart

1. Ang Nios II software nag-init ug nag-reset sa HDMI TX PLL, TX transceiver PHY, I2C master ug ang external TI retimer.
2. Ang Nios II software poll periodic rate detection balido nga signal gikan sa RX rate detection circuit aron mahibal-an kung ang video resolution nausab ug kung gikinahanglan ang TX reconfiguration. Gisusi usab sa software ang TX hot-plug detect signal aron mahibal-an kung adunay nahitabo nga TX hot-plug nga panghitabo.
3. Kung ang usa ka balido nga signal nga nadawat gikan sa RX rate detection circuit, ang Nios II software nagbasa sa SCDC ug mga kantidad sa giladmon sa orasan gikan sa HDMI RX ug gibawi ang frequency band sa orasan base sa nakit-an nga rate aron mahibal-an kung gikinahanglan ba ang HDMI TX PLL ug transceiver PHY nga reconfiguration. Kung gikinahanglan ang TX reconfiguration, ang Nios II software nagmando sa I2C master nga ipadala ang SCDC value ngadto sa external RX. Nagmando kini nga i-reconfigure ang HDMI TX PLL ug TX transceiver
   PHY, gisundan sa pag-recalibrate sa device, ug pagkasunod-sunod sa pag-reset. Kung ang rate dili mausab, dili ang TX reconfiguration o HDCP re-authentication gikinahanglan.
4. Sa diha nga ang usa ka TX hot-plug nga panghitabo nahitabo, ang Nios II software nagmando sa I2C master nga ipadala ang SCDC nga bili ngadto sa gawas nga RX, ug dayon basaha ang EDID gikan sa RX
   ug i-update ang internal EDID RAM. Ang software dayon nagpakaylap sa impormasyon sa EDID ngadto sa upstream.
5. Ang Nios II software nagsugod sa HDCP nga kalihokan pinaagi sa pagmando sa I2C master sa pagbasa sa offset 0x50 gikan sa external RX aron mahibal-an kung ang downstream kay HDCP-capable, o
   kung dili:
   • Kung ang gibalik nga bili sa HDCP2Version kay 1, ang downstream kay HDCP2xcapable.
   • Kung ang gibalik nga bili sa tibuok 0x50 nga mga pagbasa kay 0, ang downstream kay HDCP1x-capable.
   • Kung ang gibalik nga kantidad sa tibuok 0x50 nga mga pagbasa kay 1, ang downstream dili HDCP-capable o dili aktibo.
   • Kung ang downstream kaniadto dili HDCP-capable o dili aktibo apan karon HDCP-capable, ang software nagtakda sa REPEATER bit sa repeater upstream (RX) ngadto sa 1 aron ipakita nga ang RX usa na ka repeater.
   • Kung ang downstream kaniadto HDCP-capable apan sa pagkakaron dili HDCPcapable o dili aktibo, ang software nagtakda sa REPEATER bit sa 0 aron ipakita nga ang RX usa na ka endpoint receiver.
6. Ang software nagsugod sa HDCP2x authentication protocol nga naglakip sa RX certificate signature verification, master key exchange, locality check, session key exchange, pagpares, authentication sa mga repeater sama sa topology information propagation.
7. Kung naa sa authenticated state, ang Nios II software nagmando sa I2C master nga i-poll ang RxStatus register gikan sa external RX, ug kung ang software makamatikod sa REAUTH_REQ bit nga gitakda, kini magsugod sa re-authentication ug disable TX encryption.
8. Kung ang downstream usa ka repeater ug ang READY bit sa RxStatus register gibutang sa 1, kasagaran kini nagpakita nga ang downstream topology nausab. Mao nga, ang software sa Nios II nagmando sa master sa I2C nga basahon ang ReceiverID_List gikan sa ubos ug susihon ang lista. Kung ang lista balido ug wala’y nakit-an nga sayup sa topology, ang software magpadayon sa module sa Pagdumala sa Stream sa Nilalaman. Kung dili, gisugdan niini ang re-authentication ug gi-disable ang TX encryption.
9. Ang Nios II software nag-andam sa ReceiverID_List ug RxInfo nga mga kantidad ug dayon nagsulat sa Avalon-MM Repeater Message port sa repeater upstream (RX). Ang RX dayon nagpakaylap sa listahan ngadto sa external TX (upstream).
10. Kompleto na ang panghimatuod niining puntoha. Ang software makahimo sa TX encryption.
11. Gisugdan sa software ang HDCP1x authentication protocol nga naglakip sa key exchange ug authentication sa mga repeater.
12. Ang Nios II software nagpahigayon sa link integrity check pinaagi sa pagbasa ug pagtandi sa Ri' ug Ri gikan sa external RX (downstream) ug HDCP1x TX matag usa. Kung ang mga mithi
    dili motakdo, kini nagpaila sa pagkawala sa pag-synchronize ug ang software nagsugod sa reauthentication ug nag-disable sa TX encryption.
13. Kung ang downstream usa ka repeater ug ang READY bit sa Bcaps register gibutang sa 1, kasagaran kini nagpakita nga ang downstream topology nausab. Busa, ang Nios II software nagmando sa I2C master sa pagbasa sa KSV list value gikan sa downstream ug verify sa listahan. Kung balido ang lista ug wala’y nakita nga sayup sa topology, giandam sa software ang lista sa KSV ug kantidad sa Bstatus ug nagsulat sa pantalan sa Avalon-MM Repeater Message sa repeater upstream (RX). Ang RX dayon nagpakaylap sa listahan ngadto sa external TX (upstream). Kung dili, gisugdan niini ang reauthentication ug gi-disable ang TX encryption.

4.3. Walkthrough sa Disenyo
Pag-set up ug pagpadagan sa HDCP sa HDMI design example naglangkob sa lima ka stages.

1. I-set up ang hardware.
2. Paghimo sa disenyo.
3. I-edit ang HDCP key memory files aron iapil ang imong mga yawe sa produksiyon sa HDCP.
   a. Itago ang yano nga mga yawe sa produksiyon sa HDCP sa FPGA (Suporta sa HDCP Key Management = 0)
   b. Itago ang naka-encrypt nga mga yawe sa produksiyon sa HDCP sa external flash memory o EEPROM (Suporta sa HDCP Key Management = 1)
4. I-compile ang desinyo.
5. View ang mga resulta.

4.3.1. I-set up ang Hardware
Ang unang stage sa demonstrasyon mao ang pag-set up sa hardware.
Kung SUPPORT FRL = 0, sunda kini nga mga lakang aron ma-set up ang hardware para sa demonstrasyon:

1. Ikonektar ang Bitec HDMI 2.0 FMC nga anak nga kard (rebisyon 11) sa Arria 10 GX development kit sa FMC port B.
2. Ikonektar ang Arria 10 GX development kit sa imong PC gamit ang USB cable.
3. Ikonektar ang HDMI cable gikan sa HDMI RX connector sa Bitec HDMI 2.0 FMC daughter card ngadto sa HDCP-enabled HDMI device, sama sa graphic card nga adunay HDMI output.
4. Ikonektar ang laing HDMI cable gikan sa HDMI TX connector sa Bitec HDMI 2.0 FMC daughter card ngadto sa HDCP-enabled HDMI device, sama sa telebisyon nga adunay HDMI input.

Kung SUPPORT FRL = 1, sunda kini nga mga lakang aron ma-set up ang hardware para sa demonstrasyon:

1. Ikonektar ang Bitec HDMI 2.1 FMC nga anak nga kard (Rebisyon 9) sa Arria 10 GX development kit sa FMC port B.
2. Ikonektar ang Arria 10 GX development kit sa imong PC gamit ang USB cable.
3. Ikonektar ang usa ka HDMI 2.1 Category 3 nga mga kable gikan sa HDMI RX connector sa Bitec HDMI 2.1 FMC nga anak nga kard sa usa ka HDCP-enabled HDMI 2.1 nga tinubdan, sama sa Quantum Data 980 48G Generator.
4. Ikonektar ang laing HDMI 2.1 Category 3 cable gikan sa HDMI TX connector sa Bitec HDMI 2.1 FMC daughter card ngadto sa HDCP-enabled HDMI 2.1 sink, sama sa
   Quantum Data 980 48G Analyzer.

4.3.2. Paghimo sa Disenyo
Human sa pag-set up sa hardware, kinahanglan nimo nga makamugna ang disenyo.
Sa dili ka pa magsugod, siguroha nga i-install ang HDCP nga bahin sa Intel Quartus Prime Pro Edition software.

1. I-klik ang Tools ➤ IP Catalog, ug pilia ang Intel Arria 10 isip target device family.
   Mubo nga sulat: Ang disenyo sa HDCP exampGisuportahan ra sa Intel Arria 10 ug Intel Stratix® 10 nga mga aparato.
2. Sa IP Catalog, pangitaa ug doble-klik ang HDMI Intel FPGA IP. Ang Bag-ong IP variation window makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong naandan nga IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .qsys o .ip.
4. I-klik ang OK. Ang parameter editor makita.
5. Sa tab nga IP, i-configure ang gusto nga mga parameter alang sa TX ug RX.
6. I-on ang Suporta sa HDCP 1.4 o Suporta sa HDCP 2.3 nga parametro aron makamugna ang HDCP design example.
7. I-on ang Suporta sa HDCP Key Management parameter kung gusto nimo tipigan ang yawe sa produksiyon sa HDCP sa usa ka naka-encrypt nga format sa external flash memory o EEPROM. Kung dili, i-off ang parameter nga Suporta sa HDCP Key Management aron tipigan ang yawe sa produksiyon sa HDCP sa yano nga pormat sa FPGA.
8. Sa Disenyo Exampsa tab, pilia ang Arria 10 HDMI RX-TX Retransmit.
9. Pilia ang Synthesis aron makamugna ang disenyo sa hardware example.
10. Para sa Generate File I-format, pilia ang Verilog o VHDL.
11. Para sa Target Development Kit, pilia ang Arria 10 GX FPGA Development Kit. Kon imong pilion ang development kit, unya ang target device (gipili sa step 4) mausab aron mohaum sa device sa development kit. Para sa Arria 10 GX FPGA Development Kit, ang default device mao ang 10AX115S2F45I1SG.
12. I-klik ang Paghimo Example Design aron makamugna ang proyekto files ug ang software nga Executable and Linking Format (ELF) programming file.

4.3.3. Ilakip ang HDCP Production Keys
4.3.3.1. Itago ang yano nga mga yawe sa produksiyon sa HDCP sa FPGA (Suporta sa HDCP Key Pagdumala = 0)
Human sa paghimo sa disenyo, usba ang HDCP key memory files ilakip ang imong mga yawe sa produksiyon.
Aron maapil ang mga yawe sa produksiyon, sunda kini nga mga lakang.

1. Pangitaa ang mosunod nga key memory files sa /rtl/hdcp/ direktoryo:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Ablihi ang hdcp2x_rx_kmem.v file ug pangitaa ang predefined facsimile key R1 para sa Receiver Public Certificate ug RX Private Key ug Global Constant sama sa gipakita sa exampubos.
   Figure 31. Wire Array sa Facsimile Key R1 alang sa Receiver Public Certificate
   Figure 32. Wire Array sa Facsimile Key R1 para sa RX Private Key ug Global Constant
   
3. Pangitaa ang placeholder alang sa mga yawe sa produksiyon ug ilisan sa imong kaugalingong mga yawe sa produksiyon sa ilang tagsa-tagsa ka wire array sa dako nga endian nga pormat.
   Figure 33. Wire Array sa HDCP Production Keys (Placeholder)
   
4. Balika ang Lakang 3 alang sa tanan nga uban pang yawe nga memorya files. Kung nahuman na nimo ilakip ang imong mga yawe sa produksiyon sa tanan nga yawe nga panumduman files, siguroha nga ang USE_FACSIMILE parameter gitakda sa 0 sa disenyo examptaas nga lebel file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping gikan sa DCP Key Files
Ang mosunod nga mga seksyon naghulagway sa pagmapa sa HDCP production keys nga gitipigan sa DCP key files ngadto sa wire array sa HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v ug hdcp1x_rx_kmem.v files
Para sa hdcp1x_tx_kmem.v ug hdcp1x_rx_kmem.v files

• Kining duha files nag-ambit sa sama nga format.
• Aron mahibal-an ang husto nga HDCP1 TX DCP nga yawe file para sa hdcp1x_tx_kmem.v, siguroha ang unang 4 ka byte sa file mao ang "0x01, 0x00, 0x00, 0x00".
• Aron mahibal-an ang husto nga HDCP1 RX DCP nga yawe file para sa hdcp1x_rx_kmem.v, siguroha ang unang 4 ka byte sa file mao ang "0x02, 0x00, 0x00, 0x00".
• Ang mga yawe sa DCP key files anaa sa gamay-endian nga pormat. Sa paggamit sa kmem files, kinahanglan nimo nga i-convert sila ngadto sa big-endian.

Figure 34. Byte mapping gikan sa HDCP1 TX DCP key file ngadto sa hdcp1x_tx_kmem.v

Mubo nga sulat:
Ang numero sa byte gipakita sa ubos nga pormat:

• Ang yawe nga gidak-on sa byte * yawe nga numero + byte nga numero sa kasamtangan nga laray + kanunay nga offset + row gidak-on sa byte * row number.
• Ang 308*n nagpakita nga ang matag key set adunay 308 bytes.
• Ang 7*y nagpakita nga ang matag laray adunay 7 bytes.

Hulagway 35. HDCP1 TX DCP yawe file pagpuno sa junk values

Figure 36. Wire Arrays sa hdcp1x_tx_kmem.v
Example sa hdcp1x_tx_kmem.v ug kung giunsa ang mga wire arrays nga mapa sa example sa HDCP1 TX DCP nga yawe file sa Figure 35 sa panid 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Alang sa hdcp2x_rx_kmem.v file

• Aron mahibal-an ang husto nga HDCP2 RX DCP nga yawe file para sa hdcp2x_rx_kmem.v, siguroha ang unang 4 ka byte sa file mao ang "0x00, 0x00, 0x00, 0x02".
• Ang mga yawe sa DCP key files anaa sa gamay-endian nga pormat.

Figure 37. Byte mapping gikan sa HDCP2 RX DCP key file ngadto sa hdcp2x_rx_kmem.v
Ang hulagway sa ubos nagpakita sa eksaktong byte mapping gikan sa HDCP2 RX DCP key file ngadto sa hdcp2x_rx_kmem.v.

Mubo nga sulat:
Ang numero sa byte gipakita sa ubos nga pormat:

• Ang yawe nga gidak-on sa byte * yawe nga numero + byte nga numero sa kasamtangan nga laray + kanunay nga offset + row gidak-on sa byte * row number.
• Ang 862*n nagpakita nga ang matag key set adunay 862 bytes.
• Ang 16*y nagpakita nga ang matag laray adunay 16 ka byte. Adunay usa ka eksepsiyon sa cert_rx_prod diin ang ROW 32 adunay 10 ka bytes lamang.

Hulagway 38. HDCP2 RX DCP yawe file pagpuno sa junk values

Figure 39. Wire Arrays sa hdcp2x_rx_kmem.v
Kini nga numero nagpakita sa wire arrays alang sa hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, ug lc128_prod) nga mapa ngadto sa example sa HDCP2 RX DCP nga yawe file in
Figure 38 sa panid 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Alang sa hdcp2x_tx_kmem.v file:

• Aron mahibal-an ang husto nga HDCP2 TX DCP nga yawe file para sa hdcp2x_tx_kmem.v, siguroha ang unang 4 ka byte sa file mao ang "0x00, 0x00, 0x00, 0x01".
• Ang mga yawe sa DCP key files anaa sa gamay-endian nga pormat.
• Sa laing bahin, mahimo nimong ipadapat ang lc128_prod gikan sa hdcp2x_rx_kmem.v direkta ngadto sa hdcp2x_tx_kmem.v. Ang mga yawe adunay parehas nga kantidad.

Hulagway 40. Wire array sa hdcp2x_tx_kmem.v
Kini nga numero nagpakita sa eksaktong byte mapping gikan sa HDCP2 TX DCP key file ngadto sa hdcp2x_tx_kmem.v.

4.3.3.2. Itago ang naka-encrypt nga mga yawe sa produksiyon sa HDCP sa external flash memory o EEPROM (Suporta sa HDCP Key Management = 1)
Figure 41. Taas nga Level Overview sa HDCP Key Management

Kung ang Suporta sa HDCP Key Management parameter gi-on, imong gihuptan ang kontrol sa HDCP production key encryption pinaagi sa paggamit sa key encryption software utility (KEYENC) ug key programmer design nga gihatag sa Intel. Kinahanglan nimong ihatag ang mga yawe sa produksiyon sa HDCP ug usa ka 128 ka bit nga yawe sa pagpanalipod sa HDCP. Ang yawe sa pagpanalipod sa HDCP
gi-encrypt ang yawe sa produksiyon sa HDCP ug gitipigan ang yawe sa external flash memory (alang sa example, EEPROM) sa HDMI nga anak nga kard.
I-on ang Suporta sa HDCP Key Management parameter ug ang key decryption feature (KEYDEC) mahimong magamit sa HDCP IP cores. Ang parehas nga proteksyon sa HDCP
yawe kinahanglang gamiton sa KEYDEC aron makuha ang mga yawe sa produksiyon sa HDCP sa panahon sa pagdagan alang sa pagproseso sa mga makina. Ang KEYENC ug KEYDEC nagsuporta sa Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM ug compatible nga I2C EEPROM nga mga device nga adunay labing menos 16-Kbit rom size.

Mubo nga sulat:

1. Para sa HDMI 2.0 FMC daughter card Revision 11, siguroha nga ang EEPROM sa daughter card kay Atmel AT24CS32. Adunay duha ka lainlaing gidak-on sa EEPROM nga gigamit sa Bitec HDMI 2.0 FMC nga anak nga kard nga Rebisyon 11.
2. Kung gigamit nimo kaniadto ang KEYENC sa pag-encrypt sa mga yawe sa produksiyon sa HDCP ug gi-on ang Suporta sa HDCP Key Management sa bersyon 21.2 o mas sayo pa, kinahanglan nimo nga i-encrypt pag-usab ang mga yawe sa produksiyon sa HDCP gamit ang KEYENC software utility ug i-regenerate ang HDCP IP gikan sa bersyon 21.3
   padayon.

4.3.3.2.1. Intel KEYENC
Ang KEYENC kay usa ka command line software utility nga gigamit sa Intel sa pag-encrypt sa HDCP production keys gamit ang 128 bits HDCP protection key nga imong gihatag. Ang KEYENC nagpagawas ug naka-encrypt nga mga yawe sa produksiyon sa HDCP sa hex o bin o header file pormat. Ang KEYENC nagmugna usab og mif file naglangkob sa imong gihatag nga 128 bits nga yawe sa pagpanalipod sa HDCP. KEYDEC
nagkinahanglan sa mif file.

Kinahanglanon sa Sistema:

1. x86 64-bit nga makina nga adunay Windows 10 OS
2. Visual C++ Redistributable package para sa Visual Studio 2019(x64)

Mubo nga sulat:
Kinahanglan nimo nga i-install ang Microsoft Visual C++ para sa VS 2019. Mahimo nimong susihon kung ang Visual C++ redistributable na-install gikan sa Windows ➤ Control Panel ➤ Programs and Features. Kung na-install ang Microsoft Visual C++, makita nimo ang Visual C++ xxxx
Maapod-apod pag-usab (x64). Kung dili, mahimo nimong i-download ug i-install ang Visual C++
Maapod-apod usab gikan sa Microsoft website. Tan-awa ang may kalabutan nga kasayuran alang sa link sa pag-download.

Talaan 55. KEYENC Command Line Options

Mga Opsyon sa Command Line	Panaglalis/Paglaragway
-k	<HDCP protection key file> Text file naglangkob lamang sa 128 bits HDCP nga yawe sa pagpanalipod sa hexadecimal. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 nga mga yawe sa produksiyon sa transmitter file gikan sa DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 nga mga yawe sa produksiyon sa tigdawat file gikan sa DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 nga mga yawe sa produksiyon sa transmitter file gikan sa DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 nga mga yawe sa produksiyon sa tigdawat file gikan sa DCP (.bin file)
-hdcp1txkeys	Ipiho ang key range para sa pinili nga input (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm diin n = yawe pagsugod (1 o >1) m = yawe katapusan (n o >n) Example: Pagpili og 1 ngadto sa 1000 ka mga yawe gikan sa matag HDCP 1.4 TX, HDCP 1.4 RX ug HCDP 2.3 Mga yawe sa produksiyon sa RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
nagpadayon…

Mga Opsyon sa Command Line	Panaglalis/Paglaragway
	Mubo nga sulat: 1. Kung wala ka naggamit sa bisan unsang mga yawe sa produksiyon sa HDCP file, dili nimo kinahanglan ang HDCP key range. Kung wala ka naggamit sa argumento sa command line, ang default key range mao ang 0. 2. Makapili ka usab ug lain-laing index sa mga yawe alang sa mga yawe sa produksiyon sa HDCP file. Bisan pa, ang gidaghanon sa mga yawe kinahanglan nga motakdo sa gipili nga mga kapilian. Example: Pagpili lainlain nga 100 ka yawe Pilia ang unang 100 ka yawe gikan sa HDCP 1.4 TX nga mga yawe sa produksiyon file "-hdcp1txkeys 1-100" Pilia ang mga yawe 300 hangtod 400 alang sa HDCP 1.4 RX nga mga yawe sa produksiyon file "-hdcp1rxkeys 300-400" Pilia ang mga yawe 600 hangtod 700 alang sa HDCP 2.3 RX nga mga yawe sa produksiyon file "-hdcp2rxkeys 600-700"
-o	Output file pormat . Default kay hex file. Paghimo og naka-encrypt nga mga yawe sa produksiyon sa HDCP sa binary file pormat: -o bin Paghimo og encrypted nga mga yawe sa produksyon sa HDCP sa hex file pormat: -o hex Paghimo og encrypted nga HDCP production keys sa header file porma: -oh
– check-keys	I-print ang gidaghanon sa mga yawe nga anaa sa input files. Example:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-keys
	Mubo nga sulat: gamita ang parameter -check-keys sa katapusan sa command line sama sa gihisgutan sa ibabaw example.
-bersyon	I-print ang numero sa bersyon sa KEYENC

Mahimo nimong pilion ang HDCP 1.4 ug/o HDCP 2.3 nga mga yawe sa produksiyon aron ma-encrypt. Kay example, aron gamiton lamang ang HDCP 2.3 RX nga mga yawe sa produksiyon sa pag-encrypt, gamita lamang ang -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys sa mga parameter sa command line.
Talaan 56. KEYENC Common Error Message Guideline

Mensahe sa Sayop	Giya
SAYOP: yawe sa pagpanalipod sa HDCP file nawala	Nawala ang parameter sa command line -k file>
SAYOP: ang yawe kinahanglang 32 hex digits (eg f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	yawe sa pagpanalipod sa HDCP file kinahanglan nga adunay sulod lamang sa yawe sa pagpanalipod sa HDCP sa 32 hexadecimal digits.
ERROR: Palihog ipiho ang yawe nga han-ay	Ang yawe nga han-ay wala gipiho alang sa gihatag nga input nga mga yawe sa produksiyon sa HDCP file.
ERROR: Dili balido nga key range	Ang key range nga gipiho para sa -hdcp1txkeys o -hdcp1rxkeys o -hdcp2rxkeys dili husto.
ERROR: dili makahimoFilengalan>	Susiha ang pagtugot sa folder gikan sa keyenc.exe nga gipadagan.
SAYOP: -hdcp1txkeys input dili balido	Input key range format alang sa HDCP 1.4 TX production keys dili balido. Ang husto nga format mao ang "-hdcp1txkeys nm" diin n>= 1, m>= n
SAYOP: -hdcp1rxkeys input dili balido	Input key range format alang sa HDCP 1.4 RX production keys dili balido. Ang husto nga format mao ang "-hdcp1rxkeys nm" diin n>= 1, m>= n
SAYOP: -hdcp2rxkeys input dili balido	Input key range format alang sa HDCP 2.3 RX production keys dili balido. Ang husto nga format mao ang "-hdcp2rxkeys nm" diin n>= 1, m>= n
nagpadayon…

Mensahe sa Sayop	Giya
ERROR: Dili balido file <filengalan>	Dili balido nga mga yawe sa produksiyon sa HDCP file.
SAYOP: file wala ang tipo alang sa -o nga kapilian	Nawala ang parameter sa command line para sa –o .
ERROR: dili balido filengalan -filengalan>	<filengalan> dili balido, palihug gamita ang balido filengalan nga walay espesyal nga mga karakter.

I-encrypt ang Single Key para sa Single EEPROM
Pagdalagan ang mosunod nga command line gikan sa Windows command prompt aron ma-encrypt ang single key sa HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ug HDCP 2.3 RX nga adunay output file porma sa header file alang sa usa ka EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

I-encrypt ang N Keys para sa N EEPROMs
Pagdalagan ang mosunod nga command line gikan sa Windows command prompt aron ma-encrypt ang N keys (sugod sa key 1) sa HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ug HDCP 2.3 RX nga adunay output file porma sa hex file para sa N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex diin ang N mao ang >= 1 ug kinahanglan nga motakdo sa tanan nga mga kapilian.

May Kalabutan nga Impormasyon
Microsoft Visual C++ alang sa Visual Studio 2019
Naghatag sa Microsoft Visual C++ x86 redistributable package (vc_redist.x86.exe) para i-download. Kung mabag-o ang link, girekomenda ka sa Intel nga pangitaon ang "Visual C++ nga maapod-apod usab" gikan sa search engine sa Microsoft.

4.3.3.2.2. Key Programmer
Aron maprograma ang na-encrypt nga mga yawe sa produksiyon sa HDCP sa EEPROM, sunda kini nga mga lakang:

1. Kopyaha ang yawe nga disenyo sa programmer files gikan sa mosunod nga dalan ngadto sa imong working directory: /hdcp2x/hw_demo/key_programmer/
2. Kopyaha ang software header file (hdcp_key .h) namugna gikan sa KEYENC software utility (seksyon Encrypt Single Key para sa Single EEPROM sa pahina 113 ) ngadto sa software/key_programmer_src/ directory ug ilisan kinig hdcp_key.h.
3. Run ./runall.tcl. Kini nga script nagpatuman sa mosunod nga mga sugo:
   • Paghimo IP catalog files
   • Paghimo sa sistema sa Platform Designer
   • Paghimo og Intel Quartus Prime nga proyekto
   • Paghimo og software workspace ug paghimo sa software
   • Paghimo sa usa ka bug-os nga compilation
4. I-download ang Software Object File (.sof) sa FPGA aron iprograma ang na-encrypt nga mga yawe sa produksiyon sa HDCP ngadto sa EEPROM.

Paghimo sa Stratix 10 HDMI RX-TX Retransmit disenyo example uban sa Suporta sa HDCP 2.3 ug Suporta sa HDCP 1.4 nga mga parametro nga naka-on, unya sunda ang mosunod nga lakang aron maapil ang yawe sa pagpanalipod sa HDCP.

• Kopyaha ang mif file (hdcp_kmem.mif) namugna gikan sa KEYENC software utility (seksyon Encrypt Single Key para sa Single EEPROM sa pahina 113) ngadto sa /quartus/hdcp/ direktoryo.

4.3.4. Pagtipon sa Disenyo
Human nimo iapil ang imong kaugalingon nga yano nga mga yawe sa produksiyon sa HDCP sa FPGA o iprograma ang na-encrypt nga mga yawe sa produksiyon sa HDCP sa EEPROM, mahimo na nimo nga i-compile ang disenyo.

1. Ilunsad ang Intel Quartus Prime Pro Edition software ug ablihi /quartus/a10_hdmi2_demo.qpf.
2. I-klik ang Processing ➤ Sugdi ang Compilation.

4.3.5. View ang mga Resulta
Sa pagtapos sa demonstrasyon, mahimo nimo view ang mga resulta sa HDCPenabled HDMI external sink.
Sa view ang mga resulta sa demonstrasyon, sunda kini nga mga lakang:

1. I-power up ang Intel FPGA board.
2. Usba ang direktoryo sa /quartus/.
3. Isulat ang mosunod nga sugo sa Nios II Command Shell aron ma-download ang Software Object File (.sof) sa FPGA. nios2-configure-sof output_files/ .sof
4. I-power up ang HDCP-enabled HDMI external source ug lababo (kung wala pa nimo mahimo). Ang HDMI external sink nagpakita sa output sa imong HDMI external nga tinubdan.

4.3.5.1. Push Buttons ug LED Functions
Gamita ang mga push button ug LED function sa board aron makontrol ang imong demonstrasyon.

Talaan 57. Push Button ug LED Indicators (SUPPORT FRL = 0)

Push Button/LED	Mga gimbuhaton
cpu_resetn	Pindota kausa aron ipahigayon ang pag-reset sa sistema.
user_pb[0]	Pindota kausa aron i-toggle ang signal sa HPD ngadto sa standard nga tinubdan sa HDMI.
user_pb[1]	• Pindota ug kupti aron matudloan ang TX core sa pagpadala sa DVI encoded signal. • Ipagawas aron ipadala ang HDMI encoded signal. • Siguroha nga ang umaabot nga video anaa sa 8 bpc RGB color space.
user_pb[2]	• Pindota ug kupti aron matudloan ang TX core sa paghunong sa pagpadala sa InfoFrames gikan sa mga signal sa sideband. • Pagpagawas sa pagpadayon sa pagpadala sa InfoFrames gikan sa sideband signal.
user_led[0]	RX HDMI PLL lock status. • 0: Gi-unlock • 1: Gi-lock
user_led[1]	RX HDMI core lock status • 0: Labing menos 1 ka channel ang na-unlock • 1: Tanan nga 3 ka channel gi-lock
user_led[2]	RX HDCP1x IP decryption status. • 0: Dili aktibo • 1: Aktibo
user_led[3]	RX HDCP2x IP decryption status. • 0: Dili aktibo • 1: Aktibo
user_led[4]	TX HDMI PLL lock status. • 0: Gi-unlock • 1: Gi-lock
user_led[5]	TX transceiver PLL lock status. • 0: Gi-unlock • 1: Gi-lock
user_led[6]	TX HDCP1x IP encryption status. • 0: Dili aktibo • 1: Aktibo
user_led[7]	TX HDCP2x IP encryption status. • 0: Dili aktibo • 1: Aktibo

Talaan 58. Push Button ug LED Indicators (SUPPORT FRL = 1)

Push Button/LED	Mga gimbuhaton
cpu_resetn	Pindota kausa aron ipahigayon ang pag-reset sa sistema.
user_dipsw	DIP switch nga gitakda sa user aron i-toggle ang passthrough mode. • OFF (default nga posisyon) = Passthrough Ang HDMI RX sa FPGA nakakuha sa EDID gikan sa gawas nga lababo ug gipresentar kini sa gawas nga gigikanan nga konektado niini. • ON = Mahimo nimong kontrolon ang RX maximum FRL rate gikan sa Nios II terminal. Gibag-o sa mando ang RX EDID pinaagi sa pagmaniobra sa labing taas nga kantidad sa rate sa FRL. Refer sa Pagpadagan sa Disenyo sa Lahi nga FRL Rates sa pahina 33 para sa dugang nga impormasyon mahitungod sa pagtakda sa lain-laing FRL rates.
nagpadayon…

Push Button/LED	Mga gimbuhaton
user_pb[0]	Pindota kausa aron i-toggle ang signal sa HPD ngadto sa standard nga tinubdan sa HDMI.
user_pb[1]	Gireserba.
user_pb[2]	Pindota kausa aron mabasa ang mga rehistro sa SCDC gikan sa lababo nga konektado sa TX sa Bitec HDMI 2.1 FMC nga anak nga kard. Mubo nga sulat: Aron mahimo ang pagbasa, kinahanglan nimo nga ibutang ang DEBUG_MODE sa 1 sa software.
user_led_g[0]	RX FRL nga orasan PLL lock status. • 0: Gi-unlock • 1: Gi-lock
user_led_g[1]	RX HDMI video lock status. • 0: Gi-unlock • 1: Gi-lock
user_led_g[2]	RX HDCP1x IP decryption status. • 0: Dili aktibo • 1: Aktibo
user_led_g[3]	RX HDCP2x IP decryption status. • 0: Dili aktibo • 1: Aktibo
user_led_g[4]	TX FRL nga orasan PLL lock status. • 0: Gi-unlock • 1: Gi-lock
user_led_g[5]	TX HDMI video lock status. • 0 = Giablihan • 1 = Naka-lock
user_led_g[6]	TX HDCP1x IP encryption status. • 0: Dili aktibo • 1: Aktibo
user_led_g[7]	TX HDCP2x IP encryption status. • 0: Dili aktibo • 1: Aktibo

4.4. Pagpanalipod sa Encryption Key nga Gi-embed sa FPGA Design
Daghang mga disenyo sa FPGA ang nagpatuman sa encryption, ug adunay kanunay nga panginahanglan sa pag-embed sa mga sekreto nga yawe sa FPGA bitstream. Sa mas bag-ong mga pamilya sa device, sama sa Intel Stratix 10 ug Intel Agilex, adunay block nga Secure Device Manager nga luwas nga makahatag ug makadumala niining mga sekretong yawe. Kung wala kini nga mga bahin, mahimo nimong ma-secure ang sulud sa FPGA bitstream, lakip ang bisan unsang na-embed nga sekreto nga mga yawe sa tiggamit, nga adunay encryption.
Ang mga yawe sa tiggamit kinahanglan nga huptan nga luwas sa sulod sa imong disenyo nga palibot, ug labing maayo nga idugang sa disenyo gamit ang usa ka awtomatiko nga luwas nga proseso. Ang mosunud nga mga lakang nagpakita kung giunsa nimo mapatuman ang ingon nga proseso gamit ang mga tool sa Intel Quartus Prime.

1. Pagpalambo ug pag-optimize sa HDL sa Intel Quartus Prime sa dili luwas nga palibot.
2. Ibalhin ang disenyo sa usa ka luwas nga palibot ug ipatuman ang usa ka awtomatiko nga proseso aron ma-update ang sekreto nga yawe. Ang on-chip nga memorya nagbutang sa yawe nga bili. Sa diha nga ang yawe gi-update, ang memory initialization file (.mif) mahimong mausab ug ang “quartus_cdb –update_mif” assembler flow makapausab sa HDCP protection key nga walay pag-compile. Kini nga lakang dali kaayo nga modagan ug gipreserbar ang orihinal nga oras.
3. Ang Intel Quartus Prime bitstream dayon mag-encrypt gamit ang FPGA key sa dili pa ibalhin ang encrypted bitstream balik sa dili luwas nga palibot alang sa katapusang pagsulay ug pag-deploy.

Girekomenda nga i-disable ang tanan nga pag-access sa debug nga makabawi sa sekreto nga yawe gikan sa FPGA. Mahimo nimong ma-disable ang mga kapabilidad sa pag-debug sa hingpit pinaagi sa pag-disable sa JTAG port, o pilion nga i-disable ug review nga walay mga feature sa debug sama sa in-system memory editor o Signal Tap ang makabawi sa yawe. Tan-awa ang AN 556: Paggamit sa Design Security Features sa Intel FPGAs para sa dugang nga impormasyon sa paggamit sa FPGA security features lakip ang piho nga mga lakang kon unsaon pag-encrypt ang FPGA bitstream ug pag-configure sa mga opsyon sa seguridad sama sa pag-disable sa JTAG access.

Mubo nga sulat:
Mahimo nimong ikonsiderar ang dugang nga lakang sa obfuscation o pag-encrypt gamit ang lain nga yawe sa sekreto nga yawe sa pagtipig sa MIF.
May Kalabutan nga Impormasyon
AN 556: Paggamit sa Design Security Features sa Intel FPGAs

4.5. Mga Konsiderasyon sa Seguridad
Kung gamiton ang feature sa HDCP, hinumdomi ang mosunod nga mga konsiderasyon sa seguridad.

• Kung nagdisenyo usa ka sistema sa repeater, kinahanglan nimo nga babagan ang nadawat nga video gikan sa pagsulod sa TX IP sa mosunod nga mga kondisyon:
  — Kung ang nadawat nga video HDCP-encrypted (ie encryption status hdcp1_enabled o hdcp2_enabled gikan sa RX IP ang gipahayag) ug ang gipasa nga video dili HDCP-encrypted (ie encryption status hdcp1_enabled o hdcp2_enabled gikan sa TX IP wala gipahayag).
  — Kung ang nadawat nga video HDCP TYPE 1 (ie streamid_type gikan sa RX IP gipahayag) ug ang gipasa nga video HDCP 1.4 encrypted (ie encryption status hdcp1_enabled gikan sa TX IP gipahayag)
• Kinahanglan nimong ipadayon ang pagkakompidensyal ug integridad sa imong mga yawe sa produksiyon sa HDCP, ug bisan unsang mga yawe sa pag-encrypt sa tiggamit.
• Ang Intel kusganong nagrekomendar kanimo sa paghimo og bisan unsang Intel Quartus Prime nga mga proyekto ug tinubdan sa disenyo files nga adunay mga yawe sa pag-encrypt sa usa ka luwas nga palibot sa pagkalkula aron mapanalipdan ang mga yawe.
• Ang Intel kusganong nagrekomendar kanimo sa paggamit sa disenyo nga mga bahin sa seguridad sa mga FPGA aron mapanalipdan ang disenyo, apil ang bisan unsang naka-embed nga encryption key, gikan sa dili awtorisadong pagkopya, reverse engineering, ug tampering

May Kalabutan nga Impormasyon
AN 556: Paggamit sa Design Security Features sa Intel FPGAs

4.6. Mga Giya sa Debug
Kini nga seksyon naghulagway sa mapuslanon nga signal sa status sa HDCP ug mga parametro sa software nga magamit sa pag-debug. Naglangkob usab kini sa kanunay nga gipangutana nga mga pangutana (FAQ) bahin sa pagpadagan sa disenyo example.

4.6.1. Mga Signal sa Status sa HDCP
Adunay daghang mga signal nga mapuslanon aron mahibal-an ang kahimtang sa pagtrabaho sa mga cores sa HDCP IP. Kini nga mga signal anaa sa disenyo example top-level ug gihigot sa onboard LEDs:

Ngalan sa Signal	Kalihokan
hdcp1_enabled_rx	RX HDCP1x IP Decryption Status 0: Dili Aktibo 1: Aktibo
hdcp2_enabled_rx	RX HDCP2x IP Decryption Status 0: Dili Aktibo 1: Aktibo
hdcp1_enabled_tx	TX HDCP1x IP Encryption Status 0: Dili Aktibo 1: Aktibo
hdcp2_enabled_tx	TX HDCP2x IP Encryption Status 0: Dili Aktibo 1: Aktibo

Tan-awa ang Table 57 sa pahina 115 ug Table 58 sa pahina 115 para sa ilang tagsa-tagsa ka LED nga mga placement.
Ang aktibo nga kahimtang niini nga mga signal nagpakita nga ang HDCP IP gipamatud-an ug nakadawat/nagpadala sa naka-encrypt nga video stream. Alang sa matag direksyon, HDCP1x o HDCP2x lang
aktibo ang mga signal sa status sa encryption/decryption. Kay exampUg, kung ang hdcp1_enabled_rx o hdcp2_enabled_rx aktibo, ang HDCP sa RX nga bahin gipalihok ug gi-decrypt ang na-encrypt nga video stream gikan sa eksternal nga tinubdan sa video.

4.6.2. Pag-usab sa HDCP Software Parameter
Aron mapadali ang proseso sa pag-debug sa HDCP, mahimo nimong usbon ang mga parameter sa hdcp.c.
Ang lamesa sa ubos nag-summarize sa lista sa ma-configure nga mga parameter ug ang ilang mga gimbuhaton.

Parameter	Kalihokan
SUPPORT_HDCP1X	I-enable ang HDCP 1.4 sa kilid sa TX
SUPPORT_HDCP2X	I-enable ang HDCP 2.3 sa kilid sa TX
DEBUG_MODE_HDCP	I-enable ang mga mensahe sa debug para sa TX HDCP
REPEATER_MODE	I-enable ang repeater mode para sa HDCP design example

Aron usbon ang mga parameter, usba ang mga kantidad sa gusto nga mga kantidad sa hdcp.c. Sa dili pa magsugod ang paghugpong, himoa ang mosunod nga kausaban sa build_sw_hdcp.sh:

1. Pangitaa ang mosunod nga linya ug ikomento kini aron mapugngan ang giusab nga software file gipulihan sa orihinal files gikan sa dalan sa pag-instalar sa Intel Quartus Prime Software.
   
2.  Pagdalagan ang "./build_sw_hdcp.sh" aron makolekta ang gi-update nga software.
3. Ang namugna nga .elf file mahimong ilakip sa disenyo pinaagi sa duha ka paagi:
   a. Pagdalagan ang "nios2-download -g file ngalan>". I-reset ang sistema pagkahuman makompleto ang proseso sa pag-download aron masiguro ang husto nga pagpaandar.
   b. Pagdagan ang "quartus_cdb --update_mif" aron ma-update ang pagsugod sa memorya files. Dagan ang assembler aron makamugna og bag-ong .sof file nga naglakip sa updated nga software.

4.6.3. Kanunayng Gipangutana nga mga Pangutana (FAQ)
Talaan 59. Mga Sintomas ug Giya sa Pagkapakyas

Numero	Sintomas sa Pagkapakyas	Giya
1.	Ang RX nakadawat og naka-encrypt nga video, apan ang TX nagpadala sa usa ka static nga video sa asul o itom nga kolor.	Kini tungod sa dili malampuson nga TX authentication nga adunay eksternal nga lababo. Ang usa ka HDCP-capable repeater kinahanglang dili magpadala sa video sa unencrypted format kon ang umaabot nga video gikan sa upstream ma-encrypt. Aron makab-ot kini, ang usa ka static nga video sa asul o itom nga kolor mopuli sa mogawas nga video kung ang TX HDCP encryption status signal dili aktibo samtang ang RX HDCP decryption status signal aktibo. Para sa eksakto nga mga giya, tan-awa ang Mga Konsiderasyon sa Seguridad sa panid 117. Bisan pa, kini nga pamatasan mahimong makapugong sa proseso sa pag-debug kung mahimo ang disenyo sa HDCP. Sa ubos mao ang pamaagi sa pag-disable sa video blocking sa design example: 1. Pangitaa ang mosunod nga koneksyon sa pantalan sa ibabaw nga lebel sa disenyo example. Kini nga pantalan iya sa hdmi_tx_top module. 2. Usba ang koneksyon sa pantalan sa mosunod nga linya:
2.	Ang TX HDCP encryption status signal aktibo apan ang hulagway sa snow gipakita sa downstream nga lababo.	Kini tungod sa downstream nga lababo dili decrypt sa outgoing encrypted video sa husto nga paagi. Siguroha nga imong gihatag ang global constant (LC128) sa TX HDCP IP. Ang kantidad kinahanglan nga ang kantidad sa produksiyon ug husto.
3.	Ang TX HDCP encryption status signal dili lig-on o kanunay nga dili aktibo.	Kini tungod sa dili malampuson nga TX authentication nga adunay downstream sink. Aron mapadali ang proseso sa pag-debug, mahimo nimong palihokon ang DEBUG_MODE_HDCP parameter sa hdcp.c. Refer sa Pag-usab sa HDCP Software Parameter sa pahina 118 sa mga giya. Ang mosunod nga 3a-3c mahimong posibleng hinungdan sa dili malampuson nga TX authentication.
3a.	Ang log debug sa software nagpadayon sa pag-imprinta niini nga mensahe "Ang HDCP 1.4 dili suportado sa downstream (Rx)".	Ang mensahe nagpakita nga ang downstream sink dili mosuporta sa HDCP 2.3 ug HDCP 1.4. Siguroa nga ang downstream sink nagsuporta sa HDCP 2.3 o HDCP 1.4.
3b.	Ang TX authentication napakyas sa tunga.	Kini tungod sa bisan unsang bahin sa TX authentication sama sa signature verification, locality check etc mahimong mapakyas. Siguroa nga ang downstream sink naggamit sa production key apan dili facsimile key.
3c.	Ang log sa debug sa software nagpadayon sa pag-imprenta sa “Re-authentication	Kini nga mensahe nagpakita nga ang downstream nga lababo mihangyo og re-authentication tungod kay ang nadawat nga video wala ma-decrypted sa husto. Siguroha nga imong gihatag ang global constant (LC128) sa TX HDCP IP. Ang kantidad kinahanglan nga ang kantidad sa produksiyon ug husto ang kantidad.
nagpadayon…

Numero	Sintomas sa Pagkapakyas	Giya
	gikinahanglan” human makompleto ang panghimatuod sa HDCP.
4.	Ang RX HDCP decryption status signal dili aktibo bisan pa ang upstream nga tinubdan nakapahimo sa HDCP.	Kini nagpakita nga ang RX HDCP IP wala nakab-ot ang authenticated nga kahimtang. Sa kasagaran, ang REPEATER_MODE Ang parameter gipalihok sa disenyo example. Kung ang REPEATER_MODE gi-enable, siguroha nga ang TX HDCP IP napamatud-an. Sa dihang ang REPEATER_MODE Ang parameter gi-enable, ang RX HDCP IP mosulay sa pag-authenticate isip usa ka repeater kon ang TX konektado sa usa ka HDCP-capable nga lababo. Ang authentication mohunong sa tunga-tunga samtang naghulat sa TX HDCP IP nga makompleto ang authentication gamit ang downstream sink ug ipasa ang RECEIVERID_LIST ngadto sa RX HDCP IP. Ang timeout nga gipasabot sa Detalye sa HDCP kay 2 segundos. Kung ang TX HDCP IP dili makakompleto sa authentication niining panahona, ang upstream nga tinubdan magtratar sa authentication nga mapakyas ug magsugod sa re-authentication sama sa gipiho sa HDCP Specification.
		Mubo nga sulat: • Tan-awa ang Pag-usab sa HDCP Software Parameter sa pahina 118 para sa pamaagi sa pag-disable sa REPEATER_MODE parameter alang sa katuyoan sa pag-debug. Human ma-disable ang REPEATER_MODE parameter, ang RX HDCP IP kanunay nga mosulay sa pag-authenticate ingon usa ka tigdawat sa katapusan. Ang TX HDCP IP wala mag-gate sa proseso sa pag-authenticate.
		• Kon ang REPEATER_MODE dili ma-enable ang parameter, siguroa nga ang HDCP key nga gihatag sa HDCP IP mao ang production value ug husto ang value.
5.	Ang RX HDCP decryption status signal dili lig-on.	Nagpasabot kini nga ang RX HDCP IP mihangyo pag-usab sa pag-authentication human maabot ang authenticated nga estado. Kini lagmit tungod sa umaabot nga naka-encrypt nga video wala ma-decrypted sa husto sa RX HDCP IP. Siguroha nga ang global constant (LC128) nga gihatag sa RX HDCP IP core kay production value ug husto ang value.

HDMI Intel Arria 10 FPGA IP Design Example User Guide Archives

Para sa pinakabag-o ug naunang mga bersyon niini nga giya sa paggamit, tan-awa ang HDMI Intel® Arria 10 FPGA IP Design Example Giya sa Gumagamit. Kung ang usa ka IP o software nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP o software nga bersyon magamit.
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software version 19.2 or later, IP
Ang mga cores adunay bag-ong IP versioning scheme.

Kasaysayan sa Pagbag-o alang sa HDMI Intel Arria 10 FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2022.12.27	22.4	19.7.1	Gidugang ang usa ka bag-ong parameter alang sa pagpili sa rebisyon sa kard sa anak nga babaye sa HDMI sa seksyon nga Mga Kinahanglanon sa Hardware ug Software sa ex designample para sa HDMI 2.0 (non-FRL mode).
2022.07.29	22.2	19.7.0	• Pagpahibalo sa pagtangtang sa Cygwin component gikan sa Windows* nga bersyon sa Nios II EDS ug ang kinahanglanon sa pag-instalar sa WSL para sa Windows* nga tiggamit. • Gi-update nga bersyon sa kard sa anak nga babaye gikan sa Rebisyon 4 hangtod 9 kung magamit sa tibuuk nga dokumento.
2021.11.12	21.3	19.6.1	• Gi-update ang subsection nga Store encrypted HDCP production keys sa external flash memory o EEPROM (Support HDCP Key Management = 1) aron ihulagway ang bag-ong key encryption software utility (KEYENC). • Gikuha ang mosunod nga mga numero: — Data array sa Facsimile Key R1 para sa RX Private Key — Mga han-ay sa datos sa HDCP Production Keys (Placeholder) — Data array sa HDCP Protection Key (Predefined key) — Ang yawe sa pagpanalipod sa HDCP gisugdan sa hdcp2x_tx_kmem.mif — Ang yawe sa pagpanalipod sa HDCP gisugdan sa hdcp1x_rx_kmem.mif — Ang yawe sa pagpanalipod sa HDCP gisugdan sa hdcp1x_tx_kmem.mif • Gibalhin ang subseksyon nga HDCP Key Mapping gikan sa DCP Key Filegikan sa Debug Guidelines to Store plain HDCP production keys sa FPGA (Support HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Gikuha ang reference sa ncsim
2021.05.12	21.1	19.6.0	• Gidugang Sa diha nga SUPPORT FRL = 1 o SUPPORT HDCP KEY MANAGEMENT = 1 sa paghulagway alang sa Figure 29 HDCP Over HDMI Design Exampug Block Diagram. • Gidugang ang mga lakang sa HDCP key memory files sa Design Walkthrough. • Gidugang Sa diha nga SUPPORT FRL = 0 sa seksyon Setup sa ardware. • Gidugang ang lakang aron ma-on ang Suporta sa HDCP Key Management parameter sa Paghimo sa Disenyo. • Nagdugang og bag-ong subseksyon Tindahan ang naka-encrypt nga mga yawe sa produksiyon sa HDCP sa external flash memory o EEPROM (Suporta sa HDCP Key Management = 1).
nagpadayon…

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
			• Giusab ang ngalan sa Table Push Button ug LED Indicators ngadto sa Push Button ug LED Indicators (SUPPORT FRL = 0). • Gidugang ang Table Push Button ug LED Indicators (SUPPORT FRL = 1). • Gidugang ang usa ka bag-ong kapitulo nga Proteksyon sa Encryption Key nga Gi-embed sa FPGA Design. • Nagdugang ug bag-ong kapitulo Mga Giya sa Debug ug mga subseksyon HDCP Status Signals, Modifying HDCP Software Parameter ug Frequently Asked Questions.
2021.04.01	21.1	19.6.0	• Gi-update nga Mga Komponen sa Figure Gikinahanglan alang sa RX-Only o TX-Only Design. • Gi-update nga Table Generated RTL Files. • Gi-update nga Figure HDMI RX Top Components. • Gitangtang ang Seksyon HDMI RX Top Link Training Proseso. • Gi-update ang mga lakang sa Pagdagan sa Disenyo sa Lahi nga FRL Rates. • Gi-update nga Figure HDMI 2.1 Design Example Clocking Scheme. • Gi-update nga Table Clocking Scheme Signals. • Gi-update nga Figure HDMI RX-TX Block Diagram aron makadugang og koneksyon gikan sa Transceiver Arbiter ngadto sa TX top.
2020.09.28	20.3	19.5.0	• Gikuha ang nota nga ang HDMI 2.1 nga disenyo example sa FRL mode nagsuporta lamang sa speed grade –1 device sa HDMI Intel FPGA IP Design Example Quick Start Guide para sa Intel Arria 10 Devices ug HDMI 2.1 Design Example (Suporta sa FRL = 1) nga mga seksyon. Gisuportahan sa disenyo ang tanan nga mga grado sa tulin. • Gikuha ang ls_clk nga impormasyon gikan sa tanang HDMI 2.1 nga disenyo exampang may kalabutan nga mga seksyon. Ang ls_clk domain wala na gigamit sa disenyo example. • Gi-update ang block diagram alang sa HDMI 2.1 nga disenyo example sa FRL mode sa HDMI 2.1 Design Example (Suporta sa FRL = 1), Paghimo sa RX- Only o TX-Only Designs Design Components, ug mga seksyon sa Clocking Scheme. • Updated sa mga direktoryo ug namugna files listahan sa mga seksyon sa Directory Structure. • Gikuha ang wala'y kalabutan nga mga signal, ug gidugang o gi-edit ang paghulagway sa mosunod nga HDMI 2.1 nga disenyo exampAng mga signal sa seksyon sa Interface Signals: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* signal — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Gidugang ang mosunod nga mga parameter sa seksyon sa Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — GAMITON ang FPLL — POLARITY_INVERSION
nagpadayon…

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
			• Gi-update ang block diagram alang sa HDMI 2.0 nga disenyo example para sa software sa Intel Quartus Prime Pro Edition sa HDMI 2.0 Design Example (Suporta sa FRL = 0), Paghimo sa RX-Only o TX-Only Designs Design Components, ug mga seksyon sa Clocking Scheme. • Gi-update ang orasan ug gi-reset ang mga ngalan sa signal sa Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering section. • Gikuha ang wala'y kalabutan nga mga signal, ug gidugang o gi-edit ang paghulagway sa mosunod nga HDMI 2.0 nga disenyo exampAng mga signal sa seksyon sa Interface Signals: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — nios_tx_i2c* signal — mga signal sa hdmi_ti_i2c* — tx_i2c_avalon* signal — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — mga signal sa i2c_master* — nios_tx_i2c* signal — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* signal — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* signal • Gidugang usa ka nota nga ang simulation testbench dili suportado alang sa mga disenyo nga adunay Ilakip ang I2C gipaandar ang parameter ug gi-update ang mensahe sa simulation sa seksyon sa Simulation Testbench. • Gi-update ang seksyon sa Pag-upgrade sa Imong Disenyo.
2020.04.13	20.1	19.4.0	• Gidugang usa ka nota nga ang HDMI 2.1 nga disenyo example sa FRL mode nagsuporta lamang sa speed grade –1 device sa HDMI Intel FPGA IP Design Example Quick Start Guide para sa Intel Arria 10 Devices ug Detalyadong Deskripsyon alang sa HDMI 2.1 Design Example (Suporta sa FRL = 1) nga mga seksyon. • Gibalhin ang HDCP Over HDMI Design Example para sa Intel Arria 10 Devices nga seksyon gikan sa HDMI Intel FPGA IP User Guide. • Gi-edit ang seksyon nga Simulating the Design aron maapil ang audio sample generator, sideband data generator, ug auxiliary data generator ug gi-update ang malampuson nga simulation message. • Gikuha ang nota nga gipahayag nga simulation magamit lamang alang sa Suportahi ang FRL disabled designs note. Ang simulation anaa na karon alang sa Suportahi ang FRL gipalihok usab ang mga disenyo. • Gi-update ang paghulagway sa bahin sa Detalyadong Deskripsyon alang sa HDMI 2.1 Design Example (Pagsuporta sa FRL Enabled) nga seksyon.
nagpadayon…

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
			• Gi-edit ang block diagram sa HDMI 2.1 RX-TX Design Block Diagram, Design Components, ug Paghimo sa RX-Only o TX-Only Designs nga mga seksyon alang sa HDMI 2.1 nga disenyo example. Gidugang bag-ong mga sangkap ug gitangtang nga mga sangkap nga dili na magamit. • Gi-edit ang main.c nga instruksyon sa script sa seksyon nga Paghimo RX-Only o TX-Only Designs. • Gi-update ang mga seksyon sa Directory Structure aron makadugang ug bag-ong mga folder ug filepara sa HDMI 2.0 ug HDMI 2.1 disenyo examples. • Gi-update ang seksyon sa Hardware ug Software Requirements alang sa HDMI 2.1 nga disenyo example. • Gi-update ang block diagram ug ang mga paghulagway sa signal sa Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering section alang sa HDMI 2.1 nga disenyo example. • Gidugang ang usa ka bag-ong seksyon, Pagpadagan sa Disenyo sa Lahi nga FRL Rates, alang sa HDMI 2.1 nga disenyo examples. • Gi-update ang block diagram ug ang mga paghulagway sa signal sa Clocking Scheme nga seksyon alang sa HDMI 2.1 nga disenyo example. • Gidugang nga paghulagway mahitungod sa user DIP switch sa Hardware Setup seksyon alang sa HDMI 2.1 design example. • Gi-update ang seksyon sa Mga Limitasyon sa Disenyo alang sa disenyo sa HDMI 2.1 example. • Gi-update ang seksyon sa Pag-upgrade sa Imong Disenyo. • Gi-update ang mga seksyon sa Simulation Testbench alang sa HDMI 2.0 ug HDMI 2.1 nga disenyo examples.
2020.01.16	19.4	19.3.0	• Gi-update ang HDMI Intel FPGA IP Design Example Quick Start Guide para sa Intel Arria 10 Devices nga seksyon nga adunay impormasyon mahitungod sa bag-ong gidugang nga HDMI 2.1 nga disenyo exampuban sa FRL mode. • Gidugang ang usa ka bag-ong kapitulo, Detalyadong Deskripsyon alang sa HDMI 2.1 Design Example (Suporta sa FRL Enabled) nga naglangkob sa tanang may kalabutan nga impormasyon mahitungod sa bag-ong gidugang nga disenyo example. • Giilisan ang ngalan sa HDMI Intel FPGA IP Design Example Detalyadong Deskripsyon sa Detalyadong Deskripsyon alang sa HDMI 2.0 Design Example para mas klaro.
2019.10.31	18.1	18.1	• Gidugang namugna files sa tx_control_src folder: ti_i2c.c ug ti_i2c.h. • Gidugang nga suporta alang sa FMC nga anak nga babaye nga kard nga rebisyon 11 sa Mga Kinahanglanon sa Hardware ug Software ug Pag-compile ug Pagsulay sa mga seksyon sa Disenyo. • Gikuha ang seksyon nga Limitasyon sa Disenyo. Ang limitasyon bahin sa paglapas sa oras sa labing taas nga mga limitasyon sa skew nasulbad sa bersyon 18.1 sa HDMI Intel FPGA IP. • Gidugang ang bag-ong parameter sa RTL, BITEC_DAUGHTER_CARD_REV, aron mapili nimo ang rebisyon sa Bitec HDMI nga anak nga kard.
nagpadayon…

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
			• Gi-update ang deskripsyon alang sa fmcb_dp_m2c_p ug fmcb_dp_c2m_p nga mga signal aron maapil ang impormasyon bahin sa mga rebisyon sa FMC nga anak nga kard 11, 6, ug 4. • Gidugang ang mosunod nga bag-ong mga senyales para sa rebisyon sa Bitec nga anak nga kard 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w rito — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Gidugang ang usa ka seksyon bahin sa Pag-upgrade sa Imong Disenyo.
2017.11.06	17.1	17.1	• Giusab ang ngalan sa HDMI IP core ngadto sa HDMI Intel FPGA IP sumala sa Intel rebranding. • Giusab ang termino nga Qsys ngadto sa Platform Designer. • Gidugang nga impormasyon bahin sa Dynamic Range ug Mastering InfoFrame (HDR) insertion ug filtering feature. • Gi-update ang istruktura sa direktoryo: - Gidugang script ug software folder ug files. - Gi-update nga komon ug hdr files. — Gitangtang ang atx files. - Nagkalainlain filealang sa Intel Quartus Prime Standard Edition ug Intel Quartus Prime Pro Edition. • Gi-update ang Generating the Design section aron idugang ang device nga gigamit isip 10AX115S2F4I1SG. • Gi-edit ang transceiver data rate alang sa 50-100 MHz TMDS clock frequency ngadto sa 2550-5000 Mbps. • Gi-update ang impormasyon sa link sa RX-TX nga mahimo nimong buhian ang user_pb[2] nga buton aron ma-disable ang external filtering. • Gi-update ang Nios II software flow diagram nga naglakip sa mga kontrol alang sa I2C master ug HDMI source. • Gidugang nga impormasyon mahitungod sa Disenyo Example Mga parameter sa GUI. • Gidugang HDMI RX ug TX Top design parameters. • Gidugang kini nga mga signal sa taas nga lebel sa HDMI RX ug TX: — mgmt_clk — i-reset — i2c_clk — hdmi_clk_in — Gitangtang kini nga mga signal sa taas nga lebel sa HDMI RX ug TX: • nga bersyon • i2c_clk
nagpadayon…

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
			• Gidugang ang usa ka nota nga ang transceiver analog setting gisulayan alang sa Intel Arria 10 FPGA Development Kit ug Bitec HDMI 2.0 Daughter card. Mahimo nimong usbon ang analog setting para sa imong board. • Gidugang ang usa ka link alang sa workaround aron malikayan ang jitter sa PLL cascading o non-dedicated nga mga agianan sa orasan alang sa Intel Arria 10 PLL reference clock. • Gidugang ang usa ka nota nga dili nimo magamit ang usa ka transceiver RX pin ingon usa ka CDR refclk alang sa HDMI RX o ingon usa ka TX PLL refclk alang sa HDMI TX. • Gidugang ang usa ka nota bahin sa kung giunsa pagdugang ang set_max_skew nga pagpugong alang sa mga disenyo nga naggamit sa TX PMA ug PCS bonding.
2017.05.08	17.0	17.0	• Gi-rebrand isip Intel. • Giusab nga numero sa bahin. • Gi-update ang istruktura sa direktoryo: - Gidugang hdr files. — Giusab ang qsys_vip_passthrough.qsys ngadto sa nios.qsys. — Gidugang files gitudlo alang sa Intel Quartus Prime Pro Edition. • Gi-update nga impormasyon nga ang RX-TX Link block naghimo usab sa external filtering sa High Dynamic Range (HDR) Infoframe gikan sa HDMI RX auxiliary data ug nagsal-ot sa example HDR Infoframe sa auxiliary data sa HDMI TX pinaagi sa Avalon ST multiplexer. • Gidugang ang usa ka mubo nga sulat alang sa Transceiver Native PHY nga paghulagway nga aron makab-ot ang HDMI TX inter-channel skew nga kinahanglanon, kinahanglan nimo nga ibutang ang opsyon sa TX channel bonding mode sa Arria 10 Transceiver Native PHY parameter editor sa PMA ug PCS bonding. • Gi-update nga paghulagway alang sa os ug pagsukod sa mga signal. • Giusab ang mga oversampling factor para sa lain-laing transceiver data rate sa matag TMDS clock frequency range aron suportahan ang TX FPLL direct clock scheme. • Giusab ang TX IOPLL ngadto sa TX FPLL cascade clocking scheme ngadto sa TX FPLL direct scheme. • Gidugang TX PMA reconfiguration signal. • Gi-edit ang USER_LED[7] nga mga oversampling status. Ang 1 nagpaila sa mga oversampgipangulohan (data rate <1,000 Mbps sa Arria 10 device). • Gi-update nga HDMI Design Example Gisuportahan nga mga simulator nga lamesa. Ang VHDL dili suportado para sa NCSim. • Gidugang link sa archive nga bersyon sa Arria 10 HDMI IP Core Design Example Giya sa Gumagamit.
2016.10.31	16.1	16.1	Inisyal nga pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Online nga Bersyon
Ipadala ang Feedback
ID: 683156
Bersyon: 2022.12.27

Mga Dokumento / Mga Kapanguhaan

intel HDMI Arria 10 FPGA IP Design Example [pdf] Giya sa Gumagamit HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Disenyo Example

Mga pakisayran

• Manwal sa Gumagamit