HDMI Arria 10 FPGA IP Disinn Example
Gwida għall-UtentHDMI Intel® Arria 10 FPGA IP
Disinn Eżample Gwida għall-Utent
Aġġornat għal Intel®Quartus®
Prime Design Suite: 22.4
Verżjoni IP: 19.7.1

HDMI Intel® FPGA IP Disinn Eżample Gwida ta' Bidu Mgħaġġel għall-Apparat Intel® Arria® 10

L-apparat HDMI Intel® 10 fih testbench li jissimula u disinn tal-ħardwer li jappoġġja l-kumpilazzjoni u l-ittestjar tal-hardware.
Disinn FPGA IP example għal Intel Arria®
L-HDMI Intel FPGA IP joffri d-disinn li ġej examples:

• Disinn tat-trażmissjoni mill-ġdid HDMI 2.1 RX-TX b'mod ta 'link ta' rata fissa (FRL) attivat
• Disinn ta 'ritrażmissjoni HDMI 2.0 RX-TX bil-mod FRL diżattivat
• Disinn HDCP fuq HDMI 2.0

Nota: Il-karatteristika HDCP mhix inkluża fis-softwer Intel® Quartus Prime Pro Edition.
Biex taċċessa l-karatteristika HDCP, ikkuntattja lil Intel fuq https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Meta tiġġenera disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer.
Figura 1. Passi ta' ŻviluppInformazzjoni Relatata
Gwida għall-Utent HDMI Intel FPGA IP
1.1. Ġenerazzjoni tad-Disinn
Uża l-editur tal-parametru HDMI Intel FPGA IP fis-softwer Intel Quartus Prime biex tiġġenera d-disinn examples. Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
Nibdew mill-Nios® II EDS fil-verżjoni tas-software Intel Quartus Prime Pro Edition 19.2 u Intel Quartus Prime Standard Edition verżjoni tas-software 19.1, Intel neħħiet il-komponent Cygwin fil-verżjoni Windows* ta 'Nios II EDS, tibdilha ma' Windows* Subsytem for Linux (WSL). Jekk inti utent tal-Windows*, għandek bżonn tinstalla WSL qabel ma tiġġenera d-disinn tiegħek example.
Figura 2. Ġenerazzjoni tal-Fluss tad-Disinn

1. Oħloq proġett immirat lejn il-familja ta 'apparat Intel Arria 10 u agħżel l-apparat mixtieq.
2. Fil-Katalgu IP, sib u kklikkja darbtejn Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Tidher it-tieqa New IP Variant jew New IP Varjazzjoni.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip jew .qsys.
4. Ikklikkja OK. Jidher l-editur tal-parametri.
5. Fuq it-tab IP, ikkonfigura l-parametri mixtieqa kemm għal TX kif ukoll għal RX.
6. Ixgħel il-parametru Support FRL biex tiġġenera d-disinn HDMI 2.1 example fil-mod FRL. Itfih biex tiġġenera d-disinn HDMI 2.0 example mingħajr FRL.
7. Fuq id-Disinn Example tab, agħżel Arria 10 HDMI RX-TX Retransmit.
8. Agħżel Simulazzjoni biex tiġġenera t-testbench, u agħżel Sintesi biex tiġġenera d-disinn tal-ħardwer example.Int trid tagħżel mill-inqas waħda minn dawn l-għażliet biex tiġġenera d-disinn example files. Jekk tagħżel it-tnejn, iż-żmien tal-ġenerazzjoni huwa itwal.
9. Għal Iġġenera File Format, agħżel Verilog jew VHDL.
10. Għal Target Development Kit, agħżel Intel Arria 10 GX FPGA Development Kit. Jekk tagħżel kit ta 'żvilupp, allura l-apparat fil-mira (magħżul fil-pass 4) jinbidel biex jaqbel mal-apparat fuq il-bord fil-mira. Għall-Intel Arria 10 GX FPGA Development Kit, l-apparat default huwa 10AX115S2F4I1SG.
11. Ikklikkja Iġġenera Example Disinn.

Informazzjoni Relatata
Kif tinstalla s-Subsistema Windows* għal Linux* (WSL) fuq Windows* OS?
1.2. Simulazzjoni tad-Disinn
L-HDMI testbench jissimula disinn loopback serjali minn istanza TX għal istanza RX. Ġeneratur tal-mudell tal-vidjo intern, awdjo sample ġeneratur, ġeneratur tad-data tal-banda tal-ġenb, u moduli tal-ġeneratur tad-data awżiljarju jmexxu l-istanza HDMI TX u l-output tas-serje mill-istanza TX jgħaqqad mal-istanza RX fit-testbench.
Figura 3. Fluss ta' Simulazzjoni tad-Disinn

1. Mur fil-folder ta 'simulazzjoni mixtieqa.
2. Mexxi l-iskrittura tas-simulazzjoni għas-simulatur appoġġjat tal-għażla tiegħek. L-iskrittura tiġbor u tmexxi t-testbench fis-simulatur.
3. Analizza r-riżultati.

Tabella 1. Passi biex Mexxi Simulazzjoni

Simulatur	Direttorju ta' Ħidma	Istruzzjonijiet
Riviera-PRO*	/simulazzjoni/aldec	Fil-linja tal-kmand, ittajpja
		vsim -c -do aldec.do
ModelSim*	/simulazzjoni/mentor	Fil-linja tal-kmand, ittajpja
		vsim -c -do mentor.do
VCS*	/simulazzjoni/synopsys/vcs	Fil-linja tal-kmand, ittajpja
		sors vcs_sim.sh
VCS MX	/simulazzjoni/synopsys/ vcsmx	Fil-linja tal-kmand, ittajpja
		sors vcsmx_sim.sh
Xcelium* Parallel	/simulazzjoni/xcelium	Fil-linja tal-kmand, ittajpja
		sors xcelium_sim.sh

Simulazzjoni b'suċċess tispiċċa bil-messaġġ li ġej:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENZA (kHz) = 48
# AUDIO_CHANNEL = 8
# Passa tas-simulazzjoni
1.3. Kumpilazzjoni u Ittestjar tad-Disinn

Biex tiġbor u tmexxi test ta' dimostrazzjoni fuq il-hardware exampid-disinn, segwi dawn il-passi:

1. Tiżgura ħardwer example ġenerazzjoni tad-disinn hija kompluta.
2. Niedi s-softwer Intel Quartus Prime u tiftaħ il-.qpf file.
   • Disinn HDMI 2.1 example bl-Appoġġ FRL attivat: direttorju tal-proġett/quartus/a10_hdmi21_frl_demo.qpf
   • Disinn HDMI 2.0 example b'Appoġġ FRL diżattivat: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni.
4. Wara kumpilazzjoni b'suċċess, .sof file se jiġi ġġenerat fil-kwartus/output_filedirettorju s.
5. Qabbad mal-port FMC abbord B (J2):
   • Disinn HDMI 2.1 example bl-Appoġġ FRL attivat: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Nota: Tista 'tagħżel ir-reviżjoni tal-biljett bint Bitec HDMI tiegħek. Taħt id-Disinn Example tab, issettja HDMI Daughter Card Reviżjoni għal jew Reviżjoni 9, Reviżjoni jew l-ebda karta bint. Il-valur default huwa Reviżjoni 9.
   • Disinn HDMI 2.0 example b'Appoġġ FRL diżattivat: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Qabbad TX (P1) tal-karta bint Bitec FMC ma 'sors estern tal-vidjo.
7. Qabbad RX (P2) tal-karta bint Bitec FMC ma 'sink tal-vidjo estern jew analizzatur tal-vidjo.
8. Żgura li l-iswiċċijiet kollha fuq il-bord tal-iżvilupp huma f'pożizzjoni default.
9. Ikkonfigura l-apparat Intel Arria 10 magħżul fuq il-bord tal-iżvilupp billi tuża l-.sof iġġenerat file (Għodda ➤ Programmatur ).
10. L-analizzatur għandu juri l-video ġġenerat mis-sors.

Informazzjoni Relatata
Gwida għall-Utent tal-Kit tal-Iżvilupp tal-Intel Arria 10 FPGA
1.4. HDMI Intel FPGA IP Disinn Eżample Parametri
Tabella 2.
HDMI Intel FPGA IP Disinn Eżample Parametri għall-Apparat Intel Arria 10 Dawn l-għażliet huma disponibbli għall-apparati Intel Arria 10 biss.

Parametru	Valur	Deskrizzjoni
Disinn Disponibbli Eżample
Agħżel Disinn	Arria 10 HDMI RX-TX Retransmit	Agħżel id-disinn example għandha tiġi ġġenerata.

Disinn Eżample Files
Simulazzjoni	Mixgħul, Mitfi	Ixgħel din l-għażla biex tiġġenera dak meħtieġ files għall-testbench simulazzjoni.
Sinteżi	Mixgħul, Mitfi	Ixgħel din l-għażla biex tiġġenera dak meħtieġ files għall-kumpilazzjoni Intel Quartus Prime u dimostrazzjoni tal-ħardwer.

Format HDL iġġenerat
Iġġenera File Format	Verilog, VHDL	Agħżel il-format HDL preferut tiegħek għad-disinn iġġenerat example filesett. Nota: Din l-għażla tiddetermina biss il-format għall-IP tal-ogħla livell iġġenerat files. Kollha l-oħra files (eżample testbenches u l-ogħla livell files għal dimostrazzjoni tal-ħardwer) huma fil-format Verilog HDL

Target Development Kit
Agħżel il-Bord	Nru Kit ta' Żvilupp,	Agħżel il-bord għad-disinn immirat example.
	Arria 10 GX FPGA Development Kit, Kit ta' Żvilupp tad-Dwana	• Ebda Kit ta' Żvilupp: Din l-għażla teskludi l-aspetti kollha tal-ħardwer għad-disinn example. Il-qalba tal-IP tissettja l-assenjazzjonijiet kollha tal-brilli għal pins virtwali. • Arria 10 GX FPGA Development Kit: Din l-għażla awtomatikament tagħżel l-apparat fil-mira tal-proġett biex jaqbel mal-apparat fuq dan il-kit ta 'żvilupp. Inti tista 'tbiddel il-mezz mira bl-użu Ibdel l-Apparat fil-Mira parametru jekk ir-reviżjoni tal-bord tiegħek għandha varjant ta' apparat differenti. Il-qalba tal-IP tistabbilixxi l-assenjazzjonijiet tal-pin kollha skont il-kit tal-iżvilupp.
		•Kit ta 'żvilupp personalizzat: Din l-għażla tippermetti d-disinn example biex jiġi ttestjat fuq kit ta 'żvilupp ta' parti terza b'Intel FPGA. Jista' jkollok bżonn tissettja l-assenjazzjonijiet tal-pin waħdek.

Apparat fil-mira
Ibdel l-Apparat fil-Mira	Mixgħul, Mitfi	Ixgħel din l-għażla u agħżel il-varjant tal-apparat preferut għall-kit tal-iżvilupp.

HDMI 2.1 Disinn Eżample (Appoġġ FRL = 1)

Id-disinn HDMI 2.1 example fil-mod FRL juri istanza waħda HDMI loopback parallela li tinkludi erba 'kanali RX u erba' kanali TX.
Tabella 3. HDMI 2.1 Disinn Eżample għall-Apparat Intel Arria 10

Disinn Eżample	Rata tad-Data	Modalità Channel	Tip Loopback
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Parallel mal-buffer FIFO

Karatteristiċi

• Id-disinn jimponi buffers FIFO biex iwettaq passthrough dirett tal-fluss tal-vidjo HDMI bejn is-sink u s-sors HDMI 2.1.
• Id-disinn huwa kapaċi jaqleb bejn il-mod FRL u l-mod TMDS matul il-ħin tal-ġirja.
• Id-disinn juża status LED għal debugging bikrija stage.
• Id-disinn jiġi b'istanzi HDMI RX u TX.
• Id-disinn juri l-inserzjoni u l-filtrazzjoni ta 'Dynamic Range and Mastering (HDR) InfoFrame fil-modulu tal-link RX-TX.
• Id-disinn jinnegozja r-rata FRL bejn is-sink konness ma 'TX u s-sors konness ma' RX. Id-disinn jgħaddi mill-EDID mis-sink estern għall-RX abbord fil-konfigurazzjoni default. Il-proċessur Nios II jinnegozja l-bażi tal-link fuq il-kapaċità tas-sink konness ma 'TX. Tista 'wkoll taqleb is-swiċċ user_dipsw abbord biex tikkontrolla manwalment il-kapaċitajiet TX u RX FRL.
• Id-disinn jinkludi diversi karatteristiċi ta 'debugging.
  L-istanza RX tirċievi sors tal-vidjo mill-ġeneratur tal-vidjo estern, u d-dejta mbagħad tgħaddi minn loopback FIFO qabel ma tiġi trażmessa lill-istanza TX. Ikollok bżonn tqabbad analizzatur tal-vidjo estern, monitor, jew televiżjoni b'konnessjoni HDMI mal-qalba TX biex tivverifika l-funzjonalità.

2.1. HDMI 2.1 RX-TX Retramit Design Block Diagram
Id-disinn HDMI RX-TX retramit example juri loopback parallel fuq il-mod tal-kanal simplex għal HDMI 2.1 bl-Appoġġ FRL attivat.
Figura 4. Dijagramma tal-Blokk tat-Trażmissjoni mill-ġdid HDMI 2.1 RX-TX2.2. Ħolqien tad-Disinn RX-Only jew TX-Onlyns
Għal utenti avvanzati, tista 'tuża d-disinn HDMI 2.1 biex toħloq disinn ta' TX jew RX biss.
Figura 5. Komponenti Meħtieġa għal Disinn RX-Only jew TX-OnlyBiex tuża komponenti RX jew TX biss, neħħi l-blokki irrilevanti mid-disinn.
Tabella 4. Rekwiżiti tad-Disinn RX-Only u TX-Only

Rekwiżiti tal-Utent	Ippreserva	Neħħi	Żid
HDMI RX biss	RX Fuq	• TX Top • Link RX-TX • Sottosistema tas-CPU • Transceiver Arbitru	–
HDMI TX biss	•TX Fuq •Sub-Sistema CPU	•RX Top • Link RX-TX •Transceiver Arbitru	Ġeneratur tal-Disinn tal-Vidjo (modulu personalizzat jew iġġenerat mill-Vidjow and Image Processing Suite (VIP) Suite)

Minbarra l-bidliet RTL, trid teditja wkoll l-iskrittura main.c.
• Għal disinji HDMI TX biss, diżakkoppja l-istennija għall-istatus tal-lock HDMI RX billi tneħħi l-linji li ġejjin u ibdel b'
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
filwaqt li (rx_hdmi_lock == 0) {
jekk (check_hpd_isr ()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx wara li rx ikun imsakkar
jekk (rx_hdmi_lock == 1) {
jekk (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} inkella {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• Għal disinji HDMI RX biss, żomm biss il-linji li ġejjin fl-iskrittura main.c:
REDRIVER_INIT();
hdmi_rx_init ();
2.3. Ħtiġijiet ta' ħardwer u softwer
Intel juża l-ħardwer u s-softwer li ġejjin biex jittestja d-disinn example.
Ħardwer

• Intel Arria 10 GX FPGA Development Kit
• Sors HDMI 2.1 (Data kwantika 980 48G Ġeneratur)
• Sink HDMI 2.1 (Analizzatur Quantum Data 980 48G)
• Bitec HDMI FMC 2.1 karta bint (Reviżjoni 9)
• Kejbils HDMI 2.1 tal-Kategorija 3 (ittestjati bil-Cable HDMI 48 Belkin 2.1Gbps)

Software

• Verżjoni tas-softwer Intel Quartus Prime Pro Edition 20.1

2.4. Struttura tad-Direttorju
Id-direttorji fihom il-ġenerati files għall-HDMI Intel FPGA IP disinn example.
Figura 6. Struttura tad-Direttorju għad-Disinn EżampleTabella 5. RTL iġġenerat Files

Folders	Files/Subfolders
komuni	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
konfigurazzjoni mill-ġdid	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tabella 6. Simulazzjoni Ġġenerata Files
Irreferi għall- Simulazzjoni Testbench sezzjoni għal aktar informazzjoni

Folders	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadenza	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
sinopsis	/vcs/filelista.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komuni	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tabella 7. Software Ġenerat Files

Folders	Files
tx_control_src Nota: Il-folder tx_control fih ukoll duplikati ta' dawn files.	globali.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	prinċipali.c
	pio_read_write.c
	pio_read_write.h

2.5. Komponenti tad-Disinn
Id-disinn HDMI Intel FPGA IP example tikkonsisti mill-komponenti ta 'l-ogħla livell komuni u l-komponenti ta' fuq HDMI TX u RX.
2.5.1. Komponenti HDMI TX
Il-komponenti ta 'fuq HDMI TX jinkludu l-komponenti tal-ogħla livell tal-qalba TX, u l-IOPLL, kontrollur reset transceiver PHY, PHY nattiv tat-transceiver, TX PLL, ġestjoni tar-rikonfigurazzjoni TX, u l-blokki tal-buffer tal-ħruġ.
Figura 7. Komponenti ta 'fuq HDMI TXTabella 8. Komponenti ta 'fuq HDMI TX

Modulu	Deskrizzjoni
HDMI TX Core	L-IP jirċievi dejta tal-vidjo mill-ogħla livell u jwettaq kodifikazzjoni tad-dejta awżiljarja, kodifikazzjoni tad-dejta tal-awdjo, kodifikazzjoni tad-dejta tal-vidjo, scrambling, kodifikazzjoni TMDS jew packetization.
IOPLL	L-IOPLL (iopll_frl) jiġġenera l-arloġġ FRL għall-qalba TX. Dan l-arloġġ ta' referenza jirċievi l-arloġġ tal-ħruġ TX FPLL. Frekwenza tal-arloġġ FRL = Rata tad-dejta għal kull korsiji x 4 / (karattri FRL għal kull arloġġ x 18)
Transceiver PHY Irrisettja Kontrollur	Il-kontrollur tar-reset Transceiver PHY jiżgura inizjalizzazzjoni affidabbli tat-transceivers TX. L-input ta 'reset ta' dan il-kontrollur huwa attivat mill-ogħla livell, u jiġġenera s-sinjal ta 'reset analogu u diġitali korrispondenti għall-blokk Transceiver Native PHY skond is-sekwenzjar ta' reset ġewwa l-blokka. Is-sinjal tal-output tx_ready minn dan il-blokk jiffunzjona wkoll bħala sinjal reset għall-HDMI Intel FPGA IP biex jindika li t-transceiver qed jaħdem, u lest biex jirċievi data mill-qalba.
Transceiver Native PHY	Blokk ta 'transceiver iebes li jirċievi d-dejta parallela mill-qalba HDMI TX u serializes id-dejta milli jittrasmettiha. Nota: Biex tissodisfa r-rekwiżit ta' skew inter-kanal HDMI TX, issettja l-għażla tal-mod ta' rbit tal-kanal TX fl-editur tal-parametru PHY Native Transceiver Intel Arria 10 biex Twaħħil PMA u PCS. Għandek bżonn ukoll iżżid ir-rekwiżit tar-restrizzjoni ta' skew massimu (set_max_skew) mas-sinjal ta' reset diġitali mill-kontrollur tar-reset tat-transceiver (tx_digitalreset) kif rakkomandat fil- Gwida għall-Utent ta' Intel Arria 10 Transceiver PHY.
TX PLL	Il-blokk PLL tat-trasmettitur jipprovdi l-arloġġ veloċi tas-serje lill-blokk PHY Native Transceiver. Għal dan HDMI Intel FPGA IP disinn example, fPLL jintuża bħala TX PLL. TX PLL għandu żewġ arloġġi ta' referenza. • L-arloġġ ta' referenza 0 huwa mqabbad mal-oxxillatur programmabbli (bil-frekwenza tal-arloġġ TMDS) għall-modalità TMDS. F'dan id-disinn example, l-arloġġ RX TMDS jintuża biex jgħaqqad ma 'arloġġ ta' referenza 0 għall-modalità TMDS. Intel tirrakkomanda li tuża oxxillatur programmabbli bi frekwenza tal-arloġġ TMDS għall-arloġġ ta' referenza 0. • L-arloġġ ta' referenza 1 huwa konness ma' arloġġ fiss ta' 100 MHz għall-mod FRL.
Ġestjoni tar-Rikonfigurazzjoni TX	•Fil-mod TMDS, il-blokk ta 'ġestjoni tar-rikonfigurazzjoni TX jerġa' jikkonfigura t-TX PLL għal frekwenza ta 'arloġġ tal-ħruġ differenti skont il-frekwenza tal-arloġġ TMDS tal-vidjo speċifiku. •Fil-mod FRL, il-blokk ta 'ġestjoni tar-rikonfigurazzjoni TX jerġa' jikkonfigura t-TX PLL biex iforni l-arloġġ veloċi tas-serje għal 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps u 12 Gbps skont il-qasam FRL_Rate fir-reġistru 0x31 SCDC. •Il-blokka ta' ġestjoni tar-rikonfigurazzjoni TX taqleb l-arloġġ ta' referenza TX PLL bejn l-arloġġ ta' referenza 0 għall-modalità TMDS u ​​l-arloġġ ta' referenza 1 għall-modalità FRL.
Buffer tal-ħruġ	Dan il-buffer jaġixxi bħala interface biex jinteraġixxi l-interface I2C tal-HDMI DDC u l-komponenti tar-redriver.

Tabella 9.Rata tad-Data tat-Transceiver u Oversampling Fattur Kull Medda ta' Frekwenzi ta' Arloġġ

Modalità	Rata tad-Data	oversampler 1 (2x oversample)	oversampler 2 (4x oversample)	oversample Fattur	oversampRata tad-Data mmexxija (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Mitfi	2	2000–12000
FRL	3000	Mitfi	Mitfi	1	3000
FRL	6000	Mitfi	Mitfi	1	6000

FRL	8000	Mitfi	Mitfi	1	8000
FRL	10000	Mitfi	Mitfi	1	10000
FRL	12000	Mitfi	Mitfi	1	12000

Figura 8. Fluss tas-Sekwenza tar-Rikonfigurazzjoni TX2.5.2. Komponenti HDMI RX
Il-komponenti ta 'fuq HDMI RX jinkludu l-komponenti tal-ogħla livell tal-qalba RX, slave I²C fakultattiv u EDID RAM, IOPLL, kontrollur ta' reset PHY transceiver, PHY nattiv RX, u l-blokki ta 'ġestjoni tar-rikonfigurazzjoni RX.
Figura 9. Komponenti ta 'fuq HDMI RXTabella 10. Komponenti ta 'fuq HDMI RX

Modulu	Deskrizzjoni
HDMI RX Core	L-IP jirċievi d-dejta tas-serje mit-Transceiver Native PHY u jwettaq allinjament tad-dejta, dekodifikazzjoni tal-kanal, dekodifikazzjoni TMDS, dekodifikazzjoni tad-dejta awżiljarja, dekodifikazzjoni tad-dejta tal-vidjo, dekodifikazzjoni tad-dejta tal-awdjo, u descrambling.
I2C Slav	I2C hija l-interface użata għal Sink Display Data Channel (DDC) u Status and Data Channel (SCDC). Is-sors HDMI juża d-DDC biex jiddetermina l-kapaċitajiet u l-karatteristiċi tas-sink billi jaqra l-istruttura tad-dejta ta 'Dejta ta' Identifikazzjoni ta 'Display Estiża Mtejba (E-EDID). L-indirizzi slave I8C ta '2-bit għal E-EDID huma 0xA0 u 0xA1. L-LSB jindika t-tip ta' aċċess: 1 għall-qari u 0 għall-kitba. Meta jseħħ avveniment HPD, l-iskjav I2C jirrispondi għad-dejta E-EDID billi jaqra miċ-ċippa fuq iċ-ċippa. Il-kontrollur tal-iskjavi I2C biss jappoġġja wkoll SCDC għal HDMI 2.0 u 2.1 L-indirizz tal-iskjavi I9C ta '2-bit għall-SCDC huma 0xA8 u 0xA9. Meta jseħħ avveniment HPD, l-iskjav I2C iwettaq transazzjoni ta 'kitba jew taqra lejn jew minn interface SCDC tal-qalba HDMI RX. Proċess ta 'taħriġ ta' rabta għal Link ta 'Rata Fissa (FRL) jiġri wkoll permezz ta' I2C Waqt avveniment HPD jew meta s-sors jikteb rata FRL differenti fir-reġistru tar-Rata FRL (SCDC jirreġistra 0x31 bit[3:0]), jibda l-proċess ta 'taħriġ tal-link. Nota: Dan il-kontrollur I2C għall-iskjavi biss għal SCDC mhuwiex meħtieġ jekk HDMI 2.0 jew HDMI 2.1 mhumiex maħsuba

EDID RAM

Id-disinn jaħżen l-informazzjoni EDID billi juża r-RAM 1-Port IP. Protokoll standard ta' xarabank tas-serje b'żewġ wajers (arloġġ u dejta) (kontrollur ta' slave I2C biss) jittrasferixxi l-istruttura tad-dejta E-EDID Konformi CEA-861-D. Din l-EDID RAM taħżen l-informazzjoni E-EDID. •Meta fil-modalità TMDS, id-disinn jappoġġja passthrough EDID minn TX għal RX. Matul il-passthrough EDID, meta t-TX ikun imqabbad mal-sink estern, il-proċessur Nios II jaqra l-EDID mis-sink estern u jikteb lill-EDID RAM. • Meta fil-modalità FRL, il-proċessur Nios II jikteb l-EDID ikkonfigurat minn qabel għal kull rata tal-link ibbażata fuq il-parametru HDMI_RX_MAX_FRL_RATE fl-iskrittura global.h. Uża l-inputs HDMI_RX_MAX_FRL_RATE li ġejjin għar-rata FRL appoġġjata: • 1: 3G 3 Korsiji • 2: 6G 3 Korsiji •3: 6G 4 Korsiji • 4: 8G 4 Korsiji •5: 10G 4 Korsiji (default) •6: 12G 4 Korsiji

IOPLL

L-HDMI RX juża żewġ IOPLLs. • L-ewwel IOPLL (pll_tmds) jiġġenera l-arloġġ ta' referenza RX CDR. Dan l-IOPLL jintuża biss fil-modalità TMDS. L-arloġġ ta' referenza ta' dan l-IOPLL jirċievi l-arloġġ TMDS. Il-mod TMDS juża dan l-IOPLL minħabba li s-CDR ma jistax jirċievi arloġġi ta' referenza taħt il-50 MHz u l-frekwenza tal-arloġġ TMDS tvarja minn 25 MHz sa 340 MHz. Dan l-IOPLL jipprovdi frekwenza ta 'arloġġ li hija 5 darbiet ta' l-arloġġ ta 'referenza tad-dħul għal medda ta' frekwenza bejn 25 MHz sa 50 MHz u jipprovdi l-istess frekwenza ta 'arloġġ bħal arloġġ ta' referenza ta 'input għal medda ta' frekwenza bejn 50 MHz sa 340 MHz. •It-tieni IOPLL (iopll_frl) jiġġenera l-arloġġ FRL għall-qalba RX. Dan l-arloġġ ta' referenza jirċievi l-arloġġ irkuprat tas-CDR. Frekwenza tal-arloġġ FRL = Rata tad-dejta għal kull korsiji x 4 / (karattri FRL għal kull arloġġ x 18)

Transceiver PHY Irrisettja Kontrollur	Il-kontrollur tar-reset Transceiver PHY jiżgura inizjalizzazzjoni affidabbli tat-transceivers RX. L-input ta 'reset ta' dan il-kontrollur huwa attivat mir-rikonfigurazzjoni RX, u jiġġenera s-sinjal ta 'reset analogu u diġitali korrispondenti għall-blokka PHY Native Transceiver skond is-sekwenzjar ta' reset ġewwa l-blokka.
RX Nattiv PHY	Blokk ta 'transceiver iebes li jirċievi d-dejta tas-serje minn sors tal-vidjo estern. Hija deserializes id-dejta tas-serje għal dejta parallela qabel ma tgħaddi d-dejta lill-qalba HDMI RX. Din il-blokka taħdem fuq PCS Mtejba għall-mod FRL. RX CDR għandu żewġ arloġġi ta' referenza. • L-arloġġ ta' referenza 0 huwa konness ma' l-arloġġ tal-ħruġ ta' IOPLL TMDS (pll_tmds), li huwa derivat mill-arloġġ TMDS. • L-arloġġ ta' referenza 1 huwa konness ma' arloġġ fiss ta' 100 MHz. Fil-modalità TMDS, RX CDR jiġi kkonfigurat mill-ġdid biex jagħżel l-arloġġ ta’ referenza 0, u fil-modalità FRL, RX CDR jiġi kkonfigurat mill-ġdid biex jagħżel l-arloġġ ta’ referenza 1.
Ġestjoni tar-Rikonfigurazzjoni RX	Fil-modalità TMDS, il-blokka ta 'ġestjoni tar-rikonfigurazzjoni RX timplimenta ċirkwiti ta' skoperta tar-rata bl-HDMI PLL biex issuq it-transceiver RX biex jopera bi kwalunkwe rati ta 'link arbitrarji li jvarjaw minn 250 Mbps sa 6,000 Mbps. Fil-modalità FRL, il-blokk ta 'ġestjoni tar-rikonfigurazzjoni RX jikkonfigura mill-ġdid it-transceiver RX biex jopera fi 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, jew 12 Gbps skont ir-rata FRL fil-qasam tar-reġistru SCDC_FRL_RATE (0x31[3:0]). Il-blokka tal-ġestjoni tar-rikonfigurazzjoni RX taqleb bejn PCS/RX Standard għall-modalità TMDS u ​​PCS Mtejba għall-modalità FRL.Irreferi għal Figura 10 f’paġna 22.

Figura 10. Fluss tas-Sekwenza tar-Rikonfigurazzjoni RX
Iċ-ċifra turi l-fluss tas-sekwenza ta 'konfigurazzjoni mill-ġdid b'ħafna rati tal-kontrollur meta jirċievi fluss tad-dejta tal-input u frekwenza tal-arloġġ ta' referenza, jew meta t-transceiver jinfetaħ.2.5.3. Blokki Komuni tal-Ogħla Livell
Il-blokki komuni tal-ogħla livell jinkludu l-arbitru tat-transceiver, il-komponenti tal-link RX-TX, u s-subsistema tas-CPU.
Tabella 11. Blokki Komuni tal-Ogħla Livell

Modulu

Deskrizzjoni

Transceiver Arbitru

Din il-blokka funzjonali ġenerika tipprevjeni li transceivers jerġgħu jikkalibraw fl-istess ħin meta jew transceivers RX jew TX fl-istess kanal fiżiku jeħtieġu konfigurazzjoni mill-ġdid. Ir-rikalibrazzjoni simultanja taffettwa l-applikazzjonijiet fejn transceivers RX u TX fl-istess kanal huma assenjati għal implimentazzjonijiet IP indipendenti. Dan l-arbitru tat-transceiver huwa estensjoni għar-riżoluzzjoni rakkomandata biex tgħaqqad simplex TX u simplex RX fl-istess kanal fiżiku. Dan l-arbitru tat-transceiver jassisti wkoll fl-għaqda u l-arbitraġġ tar-rikjesti ta’ rikonfigurazzjoni RX u TX immappjati bil-memorja Avalon® li jimmiraw transceivers simplex RX u TX fi ħdan kanal peress li l-port tal-interface ta’ rikonfigurazzjoni tat-transceivers jista’ jiġi aċċessat biss b’mod sekwenzjali. Il-konnessjoni tal-interface bejn l-arbitru tat-transceiver u l-blokki tal-Kontrollur Reset PHY/PHY Native TX/RX f'dan id-disinn example juri mod ġeneriku li japplika għal kwalunkwe kombinazzjoni IP bl-użu tat-transceiver arbiter. L-arbitru tat-transceiver mhuwiex meħtieġ meta jintuża biss jew transceiver RX jew TX f'kanal. L-arbitru tat-transceiver jidentifika lil min jagħmel it-talba ta' rikonfigurazzjoni permezz tal-interfaces tiegħu ta' rikonfigurazzjoni mappjati bil-memorja Avalon u jiżgura li t-tx_reconfig_cal_busy korrispondenti jew rx_reconfig_cal_busy ikun gated kif xieraq. Għall-applikazzjonijiet HDMI, RX biss jibda r-rikonfigurazzjoni. Billi tgħaddi t-talba ta' rikonfigurazzjoni mappjata bil-memorja Avalon permezz tal-arbitru, l-arbitru jidentifika li t-talba għal rikonfigurazzjoni toriġina mill-RX, li mbagħad iwaqqaf lil tx_reconfig_cal_busy milli jasserixxi u jippermetti lil rx_reconfig_cal_busy jasserixxi. Il-gating jipprevjeni li t-transceiver TX jiġi mċaqlaq għall-mod ta 'kalibrazzjoni mhux intenzjonat. Nota: Minħabba li HDMI jeħtieġ biss rikonfigurazzjoni RX, is-sinjali tx_reconfig_mgmt_* huma marbuta. Ukoll, l-interface mappjata bil-memorja Avalon mhix meħtieġa bejn l-arbitru u l-blokk TX Native PHY. Il-blokki huma assenjati lill-interface fid-disinn example biex turi konnessjoni ġenerika tal-arbitru tat-transceiver għal TX/RX Native PHY/PHY Reset Controller

Link RX-TX

• L-output tad-dejta tal-vidjo u s-sinjali tas-sinkronizzazzjoni minn HDMI RX core loop permezz ta 'DCFIFO madwar id-dominji tal-arloġġ tal-vidjo RX u TX. • Il-port tad-dejta awżiljarju tal-qalba HDMI TX jikkontrolla d-dejta awżiljarja li tgħaddi mid-DCFIFO permezz ta 'backpressure. Il-kontropressjoni tiżgura li m'hemm l-ebda pakkett awżiljarju mhux komplut fuq il-port tad-dejta awżiljarju. • Din il-blokka twettaq ukoll filtrazzjoni esterna: — Jiffiltra d-dejta tal-awdjo u l-pakkett tar-riġenerazzjoni tal-arloġġ tal-awdjo mill-fluss tad-dejta awżiljarju qabel ma jittrasmetti lill-port tad-dejta awżiljarju tal-qalba tal-HDMI TX. — Jiffiltra l-InfoFrame ta’ Medda Dinamika Għolja (HDR) mid-dejta awżiljarja HDMI RX u jdaħħal example HDR InfoFrame għad-dejta awżiljarja tal-HDMI TX permezz tal-multiplexer streaming Avalon.

Sottosistema tas-CPU

Is-subsistema tas-CPU taħdem bħala kontrolluri SCDC u DDC, u kontrollur tar-rikonfigurazzjoni tas-sors. • Il-kontrollur SCDC tas-sors fih il-kontrollur prinċipali I2C. Il-kontrollur prinċipali I2C jittrasferixxi l-istruttura tad-dejta SCDC mis-sors FPGA għas-sink estern għall-operazzjoni HDMI 2.0. Per example, jekk il-fluss tad-data ħierġa huwa 6,000 Mbps, il-proċessur Nios II jikkmanda lill-kontrollur prinċipali I2C biex jaġġorna l-bits TMDS_BIT_CLOCK_RATIO u SCRAMBLER_ENABLE tar-reġistru tal-konfigurazzjoni TMDS sink għal 1. • L-istess kaptan I2C jittrasferixxi wkoll l-istruttura tad-data DDC (E-EDID) bejn is-sors HDMI u sink estern. • Is-CPU Nios II jaġixxi bħala l-kontrollur tar-rikonfigurazzjoni għas-sors HDMI. Is-CPU jiddependi fuq l-iskoperta tar-rata perjodika mill-modulu ta 'Ġestjoni ta' Rikonfigurazzjoni RX biex jiddetermina jekk it-TX teħtieġx rikonfigurazzjoni. It-traduttur slave mmappat bil-memorja Avalon jipprovdi l-interface bejn il-proċessur Nios II Avalon interface master immappjat bil-memorja Avalon u l-interfaces slave mappjati bil-memorja Avalon tal-IOPLL tas-sors HDMI instanzjat esternament u TX Native PHY. • Wettaq taħriġ ta 'konnessjoni permezz ta' interface master I2C b'sink estern

2.6. Medda Dinamika u Mastering (HDR) InfoFrame Inserzjoni u Iffiltrar
Id-disinn HDMI Intel FPGA IP example tinkludi dimostrazzjoni ta 'inserzjoni HDR InfoFrame f'sistema RX-TX loopback.
Il-verżjoni 2.0b tal-Ispeċifikazzjoni HDMI tippermetti Dynamic Range u Mastering InfoFrame li jiġu trażmessi permezz ta 'fluss awżiljarju HDMI. Fid-dimostrazzjoni, il-blokk Awżiljarju tal-Ġeneratur tal-Pakketti jappoġġja l-inserzjoni tal-HDR. Għandek bżonn biss li tifformattja l-pakkett HDR InfoFrame maħsub kif speċifikat fit-tabella tal-lista tas-sinjali tal-modulu u l-inserzjoni tal-InfoFrame HDR isseħħ darba kull frame tal-vidjo.
F'dan exampil-konfigurazzjoni, f'każijiet fejn il-fluss awżiljarju li jkun diġa jinkludi HDR InfoFrame, il-kontenut HDR streamed jiġi ffiltrat. L-iffiltrar jevita li jiġu trażmessi HDR InfoFrames konfliġġenti u jiżgura li l-valuri speċifikati biss fl-HDR Sample Modulu tad-Data huma użati.
Figura 11. Rabta RX-TX b'Medda Dinamika u Inserzjoni ta' InfoFrame Mastering
Il-figura turi d-dijagramma tal-blokk tal-link RX-TX inkluż l-inserzjoni ta 'Medda Dinamika u Mastering InfoFrame fil-fluss awżiljarju tal-qalba HDMI TX.Tabella 12. Sinjali tal-Blokk Awżiljarju tal-Inserzjoni tad-Data (aux_retransmit).

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Arloġġ u Irrisettja
clk	Input	1	Input tal-arloġġ. Dan l-arloġġ għandu jkun imqabbad mal-arloġġ tal-vidjo.
reset	Input	1	Irrisettja l-input.

Sinjali Awżiljarji tal-Pakketti
tx_aux_data	Output	72	TX Output awżiljarju tal-pakkett mill-multiplexer.
tx_aux_valid	Output	1
tx_aux_ready	Output	1
tx_aux_sop	Output	1
tx_aux_eop	Output	1
rx_aux_data	Input	72	RX Dejta awżiljarja mgħoddija lill-modulu tal-filtru tal-pakkett qabel ma tidħol fil-multiplexer.
rx_aux_valid	Input	1
rx_aux_sop	Input	1
rx_aux_eop	Input	1

Sinjal ta 'Kontroll
hdmi_tx_vsync	Input	1	HDMI TX Video Vsync. Dan is-sinjal għandu jkun sinkronizzat mad-dominju tal-arloġġ tal-veloċità tal-konnessjoni.

Tabella 13. Modulu tad-Dejta HDR (altera_hdmi_hdr_infoframe) Sinjali

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
hb0	Output	8	Header byte 0 tal-Dynamic Range u Mastering InfoFrame: Kodiċi tat-tip InfoFrame.
hb1	Output	8	Header byte 1 tad-Dynamic Range u Mastering InfoFrame: Numru tal-verżjoni tal-InfoFrame.
hb2	Output	8	Header byte 2 tal-Medda Dinamika u l-InfoFrame tal-Mastering: Tul tal-InfoFrame.
pb	Input	224	Byte tad-dejta tal-Medda Dinamika u l-InfoFrame tal-Mastering.

Tabella 14. Medda Dinamika u Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Qasam	Definizzjoni	Metadejta Statika Tip 1
7:0	Byte tad-Data 1: {5'h0, EOTF[2:0]}
15:8	Byte tad-Data 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte tad-Data 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Byte tad-Data 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Byte tad-Data 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Byte tad-Data 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Byte tad-Data 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Byte tad-Data 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Byte tad-Data 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Byte tad-Data 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Byte tad-Data 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Byte tad-Data 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Byte tad-Data 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Byte tad-Data 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Byte tad-Data 15: Static_Metadata_Descriptor	punt_abjad_x, LSB
127:120	Byte tad-Data 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Byte tad-Data 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Byte tad-Data 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Byte tad-Data 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Byte tad-Data 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte tad-Data 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte tad-Data 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte tad-Data 23: Static_Metadata_Descriptor	Livell Massimu tad-Dawl tal-Kontenut, LSB
191:184	Byte tad-Data 24: Static_Metadata_Descriptor	Livell Massimu tad-Dawl tal-Kontenut, MSB
199:192	Byte tad-Data 25: Static_Metadata_Descriptor	Livell Massimu tad-Dawl medju tal-qafas, LSB
207:200	Byte tad-Data 26: Static_Metadata_Descriptor	Livell Massimu tad-Dawl medju tal-qafas, MSB
215:208	Riżervat
223:216	Riżervat

Id-diżattivazzjoni tal-Inserzjoni u l-Filtrar tal-HDR
Id-diżattivazzjoni tal-inserzjoni u l-filtru tal-HDR tippermettilek tivverifika t-trażmissjoni mill-ġdid tal-kontenut HDR diġà disponibbli fil-fluss awżiljarju tas-sors mingħajr ebda modifika fid-disinn RX-TX Retransmit example.
Biex tiddiżattiva l-inserzjoni u l-filtrazzjoni tal-HDR InfoFrame:

1. Issettja block_ext_hdr_infoframe għal 1'b0 fir-rxtx_link.v file biex jipprevjeni l-filtrazzjoni tal-HDR InfoFrame mill-fluss Awżiljarju.
2. Issettja multiplexer_in0_valid tal-istanza avalon_st_multiplexer fl-altera_hdmi_aux_hdr.v file għal 1'b0 biex jipprevjeni lill-Ġeneratur tal-Pakketti Awżiljarju milli jifforma u jdaħħal HDR InfoFrame addizzjonali fil-fluss Awżiljarju TX.

2.7. Fluss tas-Softwer tad-Disinn
Fil-fluss tas-softwer prinċipali tad-disinn, il-proċessur Nios II jikkonfigura l-issettjar tar-ridriver TI u jinizjalizza l-mogħdijiet TX u RX mal-power-up.
Figura 12. Fluss tas-Software fl-Iskrittura main.c
Is-softwer jesegwixxi loop filwaqt li jimmonitorja l-bidliet tas-sink u tas-sors, u biex jirreaġixxi għall-bidliet. Is-softwer jista 'jikkawża rikonfigurazzjoni TX, taħriġ ta' konnessjoni TX u jibda jittrasmetti vidjo.
Figura 13. Flowchart tal-Inizjalizzazzjoni tal-Path TX Inizjalizza l-Path TXFigura 14. Flowchart tal-Inizjalizzazzjoni tal-Path RXFigura 15. Flowchart ta' Konfigurazzjoni mill-ġdid ta' TX u Link ta' TaħriġFigura 16. Link Taħriġ LTS:3 Proċess f'Tabella tal-Flussi tar-Rata Speċifika FRLFigura 17. Flowchart tat-Trażmissjoni tal-Vidjo HDMI TX2.8. Tmexxi d-Disinn f'Rati FRL differenti
Tista' tmexxi d-disinn tiegħek b'rati FRL differenti, minbarra r-rata FRL default tas-sink estern.
Biex tmexxi d-disinn f'rati FRL differenti:

1. Aqleb is-swiċċ user_dipsw0 abbord għall-pożizzjoni ON.
2. Iftaħ il-qoxra tal-kmand Nios II, imbagħad ittajpja nios2-terminal
3. Daħħal il-kmandi li ġejjin u agħfas Enter biex tesegwixxi.

Kmand	Deskrizzjoni
h	Uri l-menu tal-għajnuna.
r0	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 0 (TMDS biss).
r1	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 1 (3 Gbps).
r2	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 2 (6 Gbps, 3 korsiji).
r3	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 3 (6 Gbps, 4 korsiji).
r4	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 4 (8 Gbps).
r5	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 5 (10 Gbps).
r6	Aġġorna l-kapaċità massima FRL RX għar-rata FRL 6 (12 Gbps).
t1	TX tikkonfigura r-rata tal-link mar-rata FRL 1 (3 Gbps).
t2	TX tikkonfigura r-rata tal-link mar-rata FRL 2 (6 Gbps, 3 korsiji).
t3	TX tikkonfigura r-rata tal-link mar-rata FRL 3 (6 Gbps, 4 korsiji).
t4	TX tikkonfigura r-rata tal-link mar-rata FRL 4 (8 Gbps).
t5	TX tikkonfigura r-rata tal-link mar-rata FRL 5 (10 Gbps).
t6	TX tikkonfigura r-rata tal-link mar-rata FRL 6 (12 Gbps).

2.9. Skema ta' Clocking
L-iskema tal-arloġġ turi d-dominji tal-arloġġ fid-disinn HDMI Intel FPGA IP example.
Figura 18. HDMI 2.1 Disinn Eżample Skema ta' ClockingTabella 15. Sinjali tal-Iskema tal-Clocking

Arloġġ	Isem tas-Sinjal fid-Disinn	Deskrizzjoni
Arloġġ ta' Ġestjoni	mgmt_clk	Arloġġ ta' 100 MHz li jaħdem b'xejn għal dawn il-komponenti: • Interfaces Avalon-MM għar-rikonfigurazzjoni — Ir-rekwiżit tal-firxa tal-frekwenza huwa bejn 100–125 MHz. • Kontrollur ta 'reset PHY għas-sekwenza ta' reset tat-transceiver — Ir-rekwiżit tal-firxa tal-frekwenza huwa bejn 1–500 MHz. • Rikonfigurazzjoni IOPLL — Il-frekwenza massima tal-arloġġ hija 100 MHz. • Ġestjoni tar-Rikonfigurazzjoni RX • Ġestjoni tar-Rikonfigurazzjoni TX • CPU • I2C Master
Arloġġ I2C	i2c_clk	Input ta 'arloġġ ta' 100 MHz li jarloġġ I2C slave, output buffers, reġistri SCDC, u proċess ta 'taħriġ ta' rabta fil-qalba HDMI RX, u EDID RAM.
TX PLL Referenza Arloġġ 0	tx_tmds_clk	Arloġġ ta' referenza 0 għat-TX PLL. Il-frekwenza tal-arloġġ hija l-istess bħall-frekwenza tal-arloġġ TMDS mistennija mill-kanal tal-arloġġ HDMI TX TMDS. Dan l-arloġġ ta' referenza jintuża fil-modalità TMDS. Għal dan id-disinn HDMI example, dan l-arloġġ huwa konness ma 'l-arloġġ RX TMDS għal skopijiet ta' dimostrazzjoni. Fl-applikazzjoni tiegħek, għandek bżonn tforni arloġġ iddedikat bi frekwenza ta 'arloġġ TMDS minn oxxillatur programmabbli għal prestazzjoni aħjar tal-jitter.

		Nota: Tużax transceiver RX pin bħala arloġġ ta' referenza TX PLL. Id-disinn tiegħek se jonqos milli joqgħod jekk tpoġġi l-HDMI TX refclk fuq pin RX.
TX PLL Referenza Arloġġ 1	txfpll_refclk1/ rxphy_cdr_refclk1	Arloġġ ta' referenza għat-TX PLL u RX CDR, kif ukoll IOPLL għal vid_clk. Il-frekwenza tal-arloġġ hija 100 MHz.
Arloġġ tas-serje TX PLL	tx_bonding_clocks	Arloġġ mgħaġġel tas-serje ġġenerat minn TX PLL. Il-frekwenza tal-arloġġ hija stabbilita abbażi tar-rata tad-dejta.
TX Transceiver Clock Out	tx_clk	Clock out rkuprat mit-transceiver, u l-frekwenza tvarja skont ir-rata tad-data u s-simboli għal kull arloġġ. TX transceiver clock out frequency = rata tad-dejta tat-transceiver/wisa' tat-transceiver Għal dan id-disinn HDMI example, l-arloġġ transceiver TX barra mill-kanal 0 arloġġi l-input tal-qalba transceiver TX (tx_coreclkin), arloġġ ta 'referenza tal-veloċità tal-link IOPLL (pll_hdmi), u l-arloġġ ta' referenza tal-vidjo u FRL IOPLL (pll_vid_frl).
Arloġġ tal-vidjo	tx_vid_clk/rx_vid_clk	Arloġġ tal-vidjo għall-qalba TX u RX. L-arloġġ jaħdem bi frekwenza fissa ta' 225 MHz.
TX/RX FRL Arloġġ	tx_frl_clk/rx_frl_clk	Arloġġ FRL għal għall-qalba TX u RX.
RX TMDS Arloġġ	rx_tmds_clk	Kanal ta 'l-arloġġ TMDS mill-konnettur HDMI RX u jgħaqqad ma' IOPLL biex jiġġenera l-arloġġ ta 'referenza għall-arloġġ ta' referenza CDR 0. Il-qalba tuża dan l-arloġġ meta tkun fil-modalità TMDS.
RX CDR Referenza Arloġġ 0	rxphy_cdr_refclk0	Arloġġ ta' referenza 0 għal RX CDR. Dan l-arloġġ huwa derivat mill-arloġġ RX TMDS. Il-frekwenza tal-arloġġ RX TMDS tvarja minn 25 MHz sa 340 MHz filwaqt li l-frekwenza minima tal-arloġġ ta' referenza RX CDR hija 50 MHz. IOPLL jintuża biex jiġġenera frekwenza ta 'arloġġ ta' 5 għall-arloġġ TMDS bejn 25 MHz sa 50 MHz u jiġġenera l-istess frekwenza ta 'arloġġ għall-arloġġ TMDS bejn 50 MHz - 340 MHz.
RX Transceiver Clock Out	rx_clk	Clock out rkuprat mit-transceiver, u l-frekwenza tvarja skont ir-rata tad-data u l-wisa 'tal-transceiver. RX transceiver clock out frekwenza = Transceiver data rata/ Transceiver wisa ' Għal dan id-disinn HDMI example, l-arloġġ transceiver RX barra mill-kanal 1 arloġġi l-input tal-qalba transceiver RX (rx_coreclkin) u l-arloġġ ta 'referenza FRL IOPLL (pll_frl).

2.10. Sinjali tal-Interface
It-tabelli jelenkaw is-sinjali għad-disinn HDMI example b'FRL attivat.
Tabella 16. Sinjali tal-Ogħla Livell

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjal ta' l-Oxxillatur Abbord
clk_fpga_b3_p	Input	1	Arloġġ ta' tħaddim ħieles ta' 100 MHz għall-arloġġ ta' referenza tal-qalba.
refclk4_p	Input	1	Arloġġ ta' tħaddim ħieles ta' 100 MHz għall-arloġġ ta' referenza tat-transceiver.

Buttuni tal-Utent u LEDs
user_pb	Input	3	Imbotta buttuna biex tikkontrolla l-funzjonalità tad-disinn HDMI Intel FPGA IP.
cpu_resetn	Input	1	Reset globali.
user_led_g	Output	8	Display LED aħdar. Irreferi għal Setup tal-Hardware f'paġna 48 għal aktar informazzjoni dwar il-funzjonijiet LED.
user_dipsw	Input	1	Swiċċ DIP definit mill-utent. Irreferi għal Setup tal-Hardware f’paġna 48 għal aktar informazzjoni dwar il-funzjonijiet tal-iswiċċ DIP.

Labar tal-Kard tal-Bint HDMI FMC fuq il-Port B tal-FMC
fmcb_gbtclk_m2c_p_0	Input	1	Arloġġ HDMI RX TMDS.
fmcb_dp_m2c_p	Input	4	Arloġġ HDMI RX, kanali tad-dejta aħmar, aħdar u blu.
fmcb_dp_c2m_p	Output	4	Arloġġ HDMI TX, kanali tad-dejta aħmar, aħdar u blu.
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V qawwa skoperta.
fmcb_la_rx_p_8	Output	1	HDMI RX hot plug tiskopri.
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA għal DDC u SCDC.
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL għal DDC u SCDC.
fmcb_la_tx_p_12	Input	1	HDMI TX hot plug tiskopri.
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA għal DDC u SCDC.
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL għal DDC u SCDC.
fmcb_la_tx_n_9	Input	1	HDMI I2C SDA għall-kontroll tas-sewwieq.
fmcb_la_rx_p_11	Input	1	HDMI I2C SCL għall-kontroll tas-sewwieq.
fmcb_la_tx_n_13	Output	1	HDMI TX + 5V Nota: Disponibbli biss meta Bitec HDMI Bint Card Reviżjoni 9 jintgħażel.

Tabella 17. Sinjali tal-Ogħla Livell HDMI RX

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjali tal-Arloġġ u Reset
mgmt_clk	Input	1	Input tal-arloġġ tas-sistema (100 MHz).
reset	Input	1	Input ta' reset tas-sistema.
rx_tmds_clk	Input	1	Arloġġ HDMI RX TMDS.
i2c_clk	Input	1	Input ta 'l-arloġġ għal interface DDC u SCDC.

Sinjali tal-Arloġġ u Reset
rxphy_cdr_refclk1	Input	1	Input tal-arloġġ għall-arloġġ ta' referenza RX CDR 1. Il-frekwenza tal-arloġġ hija 100 MHz.
rx_vid_clk	Output	1	Output tal-arloġġ tal-vidjo.
sys_init	Output	1	Inizjalizzazzjoni tas-sistema biex tirrisettja s-sistema mal-power-up.

RX Transceiver u Sinjali IOPLL
rxpll_tmds_locked	Output	1	Jindika li l-arloġġ TMDS IOPLL huwa msakkar.
rxpll_frl_locked	Output	1	Jindika li l-arloġġ FRL IOPLL huwa msakkar.
rxphy_serial_data	Input	4	Data serjali HDMI lill-RX Native PHY.
rxphy_ready	Output	1	Jindika li l-RX Native PHY hija lesta.
rxphy_cal_busy_raw	Output	4	RX Native PHY kalibrazzjoni okkupat għall-arbitru transceiver.
rxphy_cal_busy_gated	Input	4	Sinjal okkupat tal-kalibrazzjoni mill-arbitru tat-transceiver għall-RX Native PHY.
rxphy_rcfg_slave_write	Input	4	Konfigurazzjoni mill-ġdid tat-transceiver Interface mappata bil-memorja Avalon mill-RX Native PHY għall-arbitru tat-transceiver.
rxphy_rcfg_slave_read	Input	4
rxphy_rcfg_slave_address	Input	40
rxphy_rcfg_slave_writedata	Input	128
rxphy_rcfg_slave_readdata	Output	128
rxphy_rcfg_slave_waitrequest	Output	4

Ġestjoni tar-Rikonfigurazzjoni RX
rxphy_rcfg_busy	Output	1	Sinjal okkupat ta' RX Rikonfigurazzjoni.
rx_tmds_freq	Output	24	Kejl tal-frekwenza tal-arloġġ HDMI RX TMDS (f'10 ms).
rx_tmds_freq_valid	Output	1	Jindika li l-kejl tal-frekwenza tal-arloġġ RX TMDS huwa validu.
rxphy_os	Output	1	oversampfattur tal-ling: •0: 1x oversamplipp • 1: 5× oversamplipp
rxphy_rcfg_master_write	Output	1	Ġestjoni tar-rikonfigurazzjoni RX Interfaċċja mmappjata bil-memorja Avalon għall-arbitru tat-transceiver.
rxphy_rcfg_master_read	Output	1
rxphy_rcfg_master_address	Output	12
rxphy_rcfg_master_writedata	Output	32
rxphy_rcfg_master_readdata	Input	32
rxphy_rcfg_master_waitrequest	Input	1

Sinjali tal-qalba HDMI RX
rx_vid_clk_locked	Input	1	Jindika vid_clk huwa stabbli.
rxcore_frl_rate	Output	4	Tindika r-rata FRL li l-qalba RX qed taħdem. • 0: Modalità Legat (TMDS) • 1: 3 Gbps 3 korsiji • 2: 6 Gbps 4 korsiji • 3: 6 Gbps 4 korsiji • 4: 8 Gbps 4 korsiji • 5: 10 Gbps 4 korsiji • 6: 12 Gbps 4 korsiji • 7-15: Riservati
rxcore_frl_locked	Output	4	Kull bit jindika l-korsija speċifika li kisbet lock FRL. FRL jissakkar meta l-qalba RX twettaq b'suċċess allinjament, deskew, u tikseb lock tal-karreġġjata. • Għall-modalità 3-lane, il-lokk tal-korsija jinkiseb meta l-qalba RX tirċievi Scrambler Reset (SR) jew Start-Super-Block (SSB) għal kull 680 perjodi ta 'karattru FRL għal mill-inqas 3 darbiet. • Għall-modalità 4-lane, il-lokk tal-korsija jinkiseb meta l-qalba RX tirċievi Scrambler Reset (SR) jew Start-Super-Block (SSB) għal kull 510 perjodi ta 'karattru FRL għal mill-inqas 3 darbiet.
rxcore_frl_ffe_levels	Output	4	Jikkorrispondi mal-bit FFE_level fil-bit tar-reġistru SCDC 0x31 [7:4] fil-qalba RX.
rxcore_frl_flt_ready	Input	1	Jasserixxi biex jindika li l-RX huwa lest biex jibda l-proċess tat-taħriġ tal-link. Meta jiġi affermat, il-bit FLT_ready fir-reġistru SCDC 0x40 bit 6 jiġi affermat ukoll.
rxcore_frl_src_test_config	Input	8	Jispeċifika l-konfigurazzjonijiet tat-test tas-sors. Il-valur huwa miktub fir-reġistru tal-Konfigurazzjoni tat-Test SCDC fir-reġistru SCDC 0x35.
rxcore_tbcr	Output	1	Jindika l-proporzjon TMDS bit-arloġġ; jikkorrispondi mar-reġistru TMDS_Bit_Clock_Ratio fir-reġistru SCDC 0x20 bit 1. • Meta taħdem fil-modalità HDMI 2.0, dan il-bit jiġi affermat. Jindika l-proporzjon TMDS bit-arloġġ ta' 40:1. • Meta taħdem f'HDMI 1.4b, dan il-bit ma jiġix affermat. Jindika l-proporzjon TMDS bit-arloġġ ta' 10:1. • Dan il-bit mhux użat għall-mod FRL.
rxcore_scrambler_enable	Output	1	Jindika jekk id-data riċevuta hijiex scrambled; jikkorrispondi għall-qasam Scrambling_Enable fir-reġistru SCDC 0x20 bit 0.
rxcore_audio_de	Output	1	Interfaces awdjo tal-qalba HDMI RX Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
rxcore_audio_data	Output	256
rxcore_audio_info_ai	Output	48

rxcore_audio_N	Output	20
rxcore_audio_CTS	Output	20
rxcore_audio_metadata	Output	165
rxcore_audio_format	Output	5
rxcore_aux_pkt_data	Output	72	Interfaces awżiljarji tal-qalba HDMI RX Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
rxcore_aux_pkt_addr	Output	6
rxcore_aux_pkt_wr	Output	1
rxcore_aux_data	Output	72
rxcore_aux_sop	Output	1
rxcore_aux_eop	Output	1
rxcore_aux_valid	Output	1
rxcore_aux_error	Output	1
rxcore_gcp	Output	6	Sinjali tal-ġenb tal-ġenb tal-qalba HDMI RX Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
rxcore_info_avi	Output	123
rxcore_info_vsi	Output	61
rxcore_locked	Output	1	Portijiet tal-vidjo tal-qalba HDMI RX Nota: N = pixels għal kull arloġġ Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
rxcore_vid_data	Output	N*48
rxcore_vid_vsync	Output	N
rxcore_vid_hsync	Output	N
rxcore_vid_de	Output	N
rxcore_vid_valid	Output	1
rxcore_vid_lock	Output	1
rxcore_mode	Output	1	Kontroll tal-qalba HDMI RX u portijiet tal-istatus. Nota: N = simboli għal kull arloġġ Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
rxcore_ctrl	Output	N*6
rxcore_color_depth_sync	Output	2
hdmi_5v_detect	Input	1	HDMI RX 5V jiskopri u hotplug jiskopri. Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
hdmi_rx_hpd	Output	1
rx_hpd_trigger	Input	1

I2C Sinjali
hdmi_rx_i2c_sda	Input	1	HDMI RX DDC u SCDC interface.
hdmi_rx_i2c_scl	Input	1

Sinjali RX EDID RAM
edid_ram_access	Input	1	HDMI RX EDID RAM aċċess interface.

edid_ram_address	Input	8	Asserixxi edid_ram_access meta trid tikteb jew taqra mill-EDID RAM, inkella dan is-sinjal għandu jinżamm baxx. Meta tasserixxi edid_ram_access, is-sinjal tal-hotplug jneħħi biex jippermetti l-kitba jew il-qari fl-EDID RAM. Meta l-aċċess EDID RAM jitlesta, għandek iddessert edid_ram_assess u s-sinjal hotplug jasserixxi. Is-sors se jaqra l-EDID il-ġdid minħabba l-toggling tas-sinjal tal-hotplug.
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Output	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Output	1

Tabella 18.HDMI TX Sinjali tal-Ogħla Livell

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjali tal-Arloġġ u Reset
mgmt_clk	Input	1	Input tal-arloġġ tas-sistema (100 MHz).
reset	Input	1	Input ta' reset tas-sistema.
tx_tmds_clk	Input	1	Arloġġ HDMI RX TMDS.
txfpll_refclk1	Input	1	Input tal-arloġġ għall-arloġġ ta' referenza TX PLL 1. Il-frekwenza tal-arloġġ hija 100 MHz.
tx_vid_clk	Output	1	Output tal-arloġġ tal-vidjo.
tx_frl_clk	Output	1	Ħruġ tal-arloġġ FRL.
sys_init	Input	1	Inizjalizzazzjoni tas-sistema biex tirrisettja s-sistema mal-power-up.
tx_init_done	Input	1	Inizjalizzazzjoni TX biex tirrisettja l-blokka ta 'ġestjoni tar-rikonfigurazzjoni TX u l-interface tar-rikonfigurazzjoni tat-transceiver.

TX Transceiver u Sinjali IOPLL
txpll_frl_locked	Output	1	Jindika l-arloġġ tal-veloċità tal-link u l-arloġġ FRL IOPLL huwa msakkar.
txfpll_locked	Output	1	Jindika li t-TX PLL huwa msakkar.
txphy_serial_data	Output	4	Data serjali HDMI mit-TX Native PHY.
txphy_ready	Output	1	Jindika li t-TX Native PHY hija lesta.
txphy_cal_busy	Output	1	TX Native PHY kalibrazzjoni sinjal okkupat.
txphy_cal_busy_raw	Output	4	Sinjal okkupat tal-kalibrazzjoni lill-arbitru tat-transceiver.
txphy_cal_busy_gated	Input	4	Sinjal okkupat tal-kalibrazzjoni mill-arbitru tat-transceiver għat-TX Native PHY.
txphy_rcfg_busy	Output	1	Jindika li r-rikonfigurazzjoni tat-TX PHY tinsab għaddejja.
txphy_rcfg_slave_write	Input	4	Konfigurazzjoni mill-ġdid tat-transceiver Interface mappjat bil-memorja Avalon mit-TX Native PHY għall-arbitru tat-transceiver.
txphy_rcfg_slave_read	Input	4
txphy_rcfg_slave_address	Input	40
txphy_rcfg_slave_writedata Input 128 txphy_rcfg_slave_readdata Output 128 txphy_rcfg_slave_waitrequest Output 4

Ġestjoni tar-Rikonfigurazzjoni TX
tx_tmds_freq	Input	24	Valur tal-frekwenza tal-arloġġ HDMI TX TMDS (f'10 ms).
tx_os	Output	2	oversampfattur tal-ling: • 0: 1x oversamplipp •1: 2× oversamplipp •2: 8x oversamplipp
txphy_rcfg_master_write	Output	1	Ġestjoni tar-rikonfigurazzjoni TX Interface mappjat bil-memorja Avalon għall-arbitru tat-transceiver.
txphy_rcfg_master_read	Output	1
txphy_rcfg_master_address	Output	12
txphy_rcfg_master_writedata	Output	32
txphy_rcfg_master_readdata	Input	32
txphy_rcfg_master_waitrequest	Input	1
tx_reconfig_done	Output	1	Jindika li l-proċess ta' rikonfigurazzjoni TX tlesta.

Sinjali tal-qalba HDMI TX
tx_vid_clk_locked	Input	1	Jindika vid_clk huwa stabbli.
txcore_ctrl	Input	N*6	Interfaces tal-kontroll tal-qalba HDMI TX. Nota: N = pixels għal kull arloġġ Irreferi għall- Sors Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
txcore_mode	Input	1
txcore_audio_de	Input	1	Interfaces tal-awdjo tal-qalba HDMI TX. Irreferi għall- Sors Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
txcore_audio_mute	Input	1
txcore_audio_data	Input	256
txcore_audio_info_ai	Input	49
txcore_audio_N	Input	20
txcore_audio_CTS	Input	20
txcore_audio_metadata	Input	166
txcore_audio_format	Input	5
txcore_aux_ready	Output	1	Interfaces awżiljarji tal-qalba HDMI TX. Irreferi għall- Sors Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
txcore_aux_data	Input	72
txcore_aux_sop	Input	1
txcore_aux_eop	Input	1

txcore_aux_valid	Input	1
txcore_gcp	Input	6	Sinjali tal-ġenb tal-ġenb tal-qalba HDMI TX. Irreferi għall- Sors Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
txcore_info_avi	Input	123
txcore_info_vsi	Input	62
txcore_i2c_master_write	Input	1	TX I2C kaptan Interfaċċja mappjata bil-memorja Avalon għall-kaptan I2C ġewwa l-qalba TX. Nota: Dawn is-sinjali huma disponibbli biss meta tixgħel il- Inkludi I2C parametru.
txcore_i2c_master_read	Input	1
txcore_i2c_master_address	Input	4
txcore_i2c_master_writedata	Input	32
txcore_i2c_master_readdata	Output	32
txcore_vid_data	Input	N*48	Portijiet tal-vidjo tal-qalba HDMI TX. Nota: N = pixels għal kull arloġġRef er lill- Sors Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
txcore_vid_vsync	Input	N
txcore_vid_hsync	Input	N
txcore_vid_de	Input	N
txcore_vid_ready	Output	1
txcore_vid_overflow	Output	1
txcore_vid_valid	Input	1
txcore_frl_rate	Input	4	Interfaces tar-reġistru SCDC.
txcore_frl_pattern	Input	16
txcore_frl_start	Input	1
txcore_scrambler_enable	Input	1
txcore_tbcr	Input	1

I2C Sinjali
nios_tx_i2c_sda_in	Output	1	TX I2C Master interface għal SCDC u DDC mill-proċessur Nios II sal-buffer tal-ħruġ. Nota: Jekk tixgħel il- Inkludi I2C parametru, dawn is-sinjali se jitqiegħdu ġewwa l-qalba TX u mhux se jkunu viżibbli f'dan il-livell.
nios_tx_i2c_scl_in	Output	1
nios_tx_i2c_sda_oe	Input	1
nios_tx_i2c_scl_oe	Input	1
nios_ti_i2c_sda_in	Output	1	TX I2C Master interface mill-proċessur Nios II għall-buffer tal-ħruġ biex jikkontrolla TI redriver fuq il-karta bint Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Output	1
nios_ti_i2c_sda_oe	Input	1
nios_ti_i2c_scl_oe	Input	1
hdmi_tx_i2c_sda	Input	1	Interfaces TX I2C għal interfaces SCDC u DDC mill-buffer tal-ħruġ għall-konnettur HDMI TX.
hdmi_tx_i2c_scl	Input	1
hdmi_tx_ti_i2c_sda	Input	1	Interfaċċji TX I2C mill-buffer tal-ħruġ għar-redriver TI fuq il-karta bint Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Input	1

tx_hpd_req	Output	1	HDMI TX hotplug jiskopri interfaces.
hdmi_tx_hpd_n	Input	1

Tabella 19. Sinjali tal-Arbitru tat-Transceiver

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
clk	Input	1	Arloġġ ta 'konfigurazzjoni mill-ġdid. Dan l-arloġġ għandu jaqsam l-istess arloġġ mal-blokki tal-ġestjoni tar-rikonfigurazzjoni.
reset	Input	1	Irrisettja sinjal. Dan ir-reset għandu jaqsam l-istess reset mal-blokki tal-ġestjoni tar-rikonfigurazzjoni.
rx_rcfg_en	Input	1	Ir-rikonfigurazzjoni RX tippermetti sinjal.
tx_rcfg_en	Input	1	Sinjal ta 'abilitazzjoni tar-rikonfigurazzjoni TX.
rx_rcfg_ch	Input	2	Jindika liema kanal għandu jiġi kkonfigurat mill-ġdid fuq il-qalba RX. Dan is-sinjal għandu dejjem jibqa' affermat.
tx_rcfg_ch	Input	2	Jindika liema kanal għandu jiġi kkonfigurat mill-ġdid fuq il-qalba TX. Dan is-sinjal għandu dejjem jibqa' affermat.
rx_reconfig_mgmt_write	Input	1	Konfigurazzjoni mill-ġdid Interfaces mappjati bil-memorja Avalon mill-ġestjoni tar-rikonfigurazzjoni RX.
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	Input	1	Konfigurazzjoni mill-ġdid Interfaces mappjati bil-memorja Avalon mill-ġestjoni tar-rikonfigurazzjoni TX.
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Konfigurazzjoni mill-ġdid Interfaces mappjati bil-memorja Avalon għat-transceiver.
reconfig_read	Output	1
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1

rx_cal_busy	Input	1	Sinjal tal-istatus tal-kalibrazzjoni mit-transceiver RX.
tx_cal_busy	Input	1	Sinjal tal-istatus tal-kalibrazzjoni mit-transceiver TX.
rx_reconfig_cal_busy	Output	1	Sinjal tal-istatus tal-kalibrazzjoni għall-kontroll mill-ġdid tal-PHY transceiver RX.
tx_reconfig_cal_busy	Output	1	Sinjal tal-istatus tal-kalibrazzjoni mit-transceiver TX PHY reset kontroll.

Tabella 20. Sinjali ta' Link RX-TX

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
vid_clk	Input	1	Arloġġ tal-vidjo HDMI.
rx_vid_lock	Input	3	Jindika l-istatus tal-lock tal-vidjo HDMI RX.
rx_vid_valid	Input	1	Interfaces tal-vidjo HDMI RX.
rx_vid_de	Input	N
rx_vid_hsync	Input	N
rx_vid_vsync	Input	N
rx_vid_data	Input	N*48
rx_aux_eop	Input	1	Interfaces awżiljarji HDMI RX.
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
tx_vid_de	Output	N	Interfaces tal-vidjo HDMI TX. Nota: N = pixels għal kull arloġġ
tx_vid_hsync	Output	N
tx_vid_vsync	Output	N
tx_vid_data	Output	N*48
tx_vid_valid	Output	1
tx_vid_ready	Input	1
tx_aux_eop	Output	1	Interfaces awżiljarji HDMI TX.
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_ready	Input	1

Tabella 21. Sinjali tas-Sistema tad-Disinjatur tal-Pjattaforma

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
cpu_clk_in_clk_clk	Input	1	Arloġġ tas-CPU.
cpu_rst_in_reset_reset	Input	1	reset tas-CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Output	8	Interfaces ta' aċċess EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Input	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Output	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Input	1
hdmi_i2c_master_i2c_serial_sda_in	Input	1	I2C Master interfaces mill-proċessur Nios II sal-buffer tal-ħruġ għall-kontroll DDC u SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Input	1
hdmi_i2c_master_i2c_serial_sda_oe	Output	1
hdmi_i2c_master_i2c_serial_scl_oe	Output	1
redriver_i2c_master_i2c_serial_sda_in	Input	1	Interfaces Master I2C mill-proċessur Nios II sal-buffer tal-ħruġ għall-konfigurazzjoni tal-issettjar tar-ridriver TI.
redriver_i2c_master_i2c_serial_scl_in	Input	1
redriver_i2c_master_i2c_serial_sda_oe	Output	1
redriver_i2c_master_i2c_serial_scl_oe	Output	1
pio_in0_external_connection_export	Input	32	Interfaces tal-output input paralleli. • Bit 0: Konness mas-sinjal user_dipsw biex jikkontrolla l-modalità passthrough EDID. •Bit 1: talba TX HPD •Bit 2: transceiver TX lest •Bits 3: Konfigurazzjoni mill-ġdid TX magħmula •Bits 4–7: Riservati • Bits 8–11: Rata RX FRL • Bit 12: Proporzjon tal-arloġġ tal-bit RX TMDS • Bits 13–16: RX FRL imsakkar • Bits 17–20: livelli RX FFE • Bit 21: Allinjament RX imsakkar

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
			•Bit 22: RX video lock • Bit 23: Imbotta l-buttuna 2 tal-utent biex jaqra reġistri SCDC minn sink estern •Bits 24–31: Riservati
pio_out0_external_connection_export	Output	32	Interfaces tal-output input paralleli. •Bit 0: Rikonoxximent TX HPD •Bit 1: Inizjalizzazzjoni TX isir • Bits 2–7: Riservati • Bits 8–11: rata TX FRL •Bits 12–27: mudell ta' taħriġ tal-link TX FRL • Bit 28: bidu TX FRL • Bits 29–31: Riservati
pio_out1_external_connection_export	Output	32	Interfaces tal-output input paralleli. • Bit 0: aċċess RX EDID RAM • Bit 1: RX FLT lest • Bits 2–7: Riservati • Bits 8–15: Konfigurazzjoni tat-test tas-sors RX FRL •Bits 16–31: Riservati

2.1. 1. Disinn Parametri RTL
Uża l-HDMI TX u RX Top RTL parametri biex tippersonalizza d-disinn example.
Ħafna mill-parametri tad-disinn huma disponibbli fil- Disinn Eżample tab tal-editur tal-parametru HDMI Intel FPGA IP. Inti xorta tista 'tbiddel id-disinn example settings li għamilt fl-editur tal-parametri permezz tal-parametri RTL.
Tabella 22. Parametri ta 'fuq HDMI RX

Parametru	Valur	Deskrizzjoni
SUPPORT_DEEP_COLOR	• 0: L-ebda kulur fil-fond • : Kulur fond	Jiddetermina jekk il-qalba tistax tikkodifika formati ta 'kulur profond.
SUPPORT_AUXILIARY	• 0: L-ebda AUX •1: AUX	Jiddetermina jekk il-kodifikazzjoni tal-kanal awżiljarju huwiex inkluż.
SYMBOLS_PER_CLOCK	8	Jappoġġja 8 simboli għal kull arloġġ għal apparati Intel Arria 10.
SUPPORT_AUDIO	• 0: L-ebda awdjo • 1: Awdjo	Jiddetermina jekk il-qalba tistax tikkodifika l-awdjo.

EDID_RAM_ADDR_WIDTH	8 (Valur default)	Log bażi 2 tad-daqs EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Mhux immirat għal xi karta bint Bitec HDMI •4: Jappoġġja reviżjoni tal-karta bint Bitec HDMI 4 •6: Targeting Bitec HDMI karta bint reviżjoni 6 • 11: Targeting Bitec HDMI karta bint reviżjoni 11 (default)	Jispeċifika r-reviżjoni tal-karta bint Bitec HDMI użata. Meta tibdel ir-reviżjoni, id-disinn jista 'jbiddel il-kanali tat-transceiver u taqleb il-polarità skont ir-rekwiżiti tal-karta bint Bitec HDMI. Jekk issettja l-parametru BITEC_DAUGHTER_CARD_REV għal 0, id-disinn ma jagħmel l-ebda tibdil fil-kanali tat-transceiver u l-polarità.
POLARITY_INVERSION	• 0: Inverti polarità • 1: Taqlebx il-polarità	Issettja dan il-parametru għal 1 biex taqleb il-valur ta 'kull bit tad-dejta tal-input. L-issettjar ta' dan il-parametru għal 1 jassenja 4'b1111 lill-port rx_polinv tat-transceiver RX.

Tabella 23. Parametri ta 'fuq HDMI TX

Parametru	Valur	Deskrizzjoni
USE_FPLL	1	Jappoġġja fPLL bħala TX PLL biss għal apparati Intel Arria 10. Dejjem issettja dan il-parametru għal 1.
SUPPORT_DEEP_COLOR	•0: L-ebda kulur fil-fond • 1: Kulur profond	Jiddetermina jekk il-qalba tistax tikkodifika formati ta 'kulur profond.
SUPPORT_AUXILIARY	• 0: L-ebda AUX • 1: AUX	Jiddetermina jekk il-kodifikazzjoni tal-kanal awżiljarju huwiex inkluż.
SYMBOLS_PER_CLOCK	8	Jappoġġja 8 simboli għal kull arloġġ għal apparati Intel Arria 10.
SUPPORT_AUDIO	• 0: L-ebda awdjo • 1: Awdjo	Jiddetermina jekk il-qalba tistax tikkodifika l-awdjo.
BITEC_DAUGHTER_CARD_REV	• 0: Mhux immirat għal xi karta bint Bitec HDMI • 4: Jappoġġja reviżjoni tal-karta bint Bitec HDMI 4 • 6: Targeting Bitec HDMI karta bint reviżjoni 6 • 11: Targeting Bitec HDMI karta bint reviżjoni 11 (default)	Jispeċifika r-reviżjoni tal-karta bint Bitec HDMI użata. Meta tibdel ir-reviżjoni, id-disinn jista 'jbiddel il-kanali tat-transceiver u taqleb il-polarità skont ir-rekwiżiti tal-karta bint Bitec HDMI. Jekk issettja l-parametru BITEC_DAUGHTER_CARD_REV għal 0, id-disinn ma jagħmel l-ebda tibdil fil-kanali tat-transceiver u l-polarità.
POLARITY_INVERSION	• 0: Inverti polarità • 1: Taqlebx il-polarità	Issettja dan il-parametru għal 1 biex taqleb il-valur ta 'kull bit tad-dejta tal-input. L-issettjar ta' dan il-parametru għal 1 jassenja 4'b1111 lill-port tx_polinv tat-transceiver TX.

2.12. Setup tal-Hardware
Id-disinn HDMI FRL-enabled example hija kapaċi HDMI 2.1 u twettaq dimostrazzjoni loopthrough għal nixxiegħa tal-vidjo HDMI standard.
Biex tmexxi t-test tal-ħardwer, qabbad apparat li jaħdem bl-HDMI—bħal karta grafika b'interface HDMI—mal-input tas-sink HDMI. Id-disinn jappoġġja kemm HDMI 2.1 jew HDMI 2.0/1.4b sors kif ukoll sink.

1. Is-sink HDMI jiddekodifika l-port fi stream video standard u jibgħatha lill-qalba ta 'rkupru ta' l-arloġġ.
2. Il-qalba tal-HDMI RX jiddekodifika d-dejta tal-vidjo, awżiljarja u tal-awdjo biex tiġi miġbura lura b'mod parallel mal-qalba tal-HDMI TX permezz tad-DCFIFO.
3. Il-port tas-sors HDMI tal-karta bint FMC jittrasmetti l-immaġni lil monitor.

Nota:
Jekk trid tuża bord ieħor ta 'żvilupp Intel FPGA, trid tibdel l-assenjazzjonijiet tat-tagħmir u l-assenjazzjonijiet tal-pin. L-issettjar analogu tat-transceiver huwa ttestjat għall-kit ta 'żvilupp Intel Arria 10 FPGA u l-karta bint Bitec HDMI 2.1. Tista' timmodifika s-settings għall-bord tiegħek stess.
Tabella 24. Push Button abbord u Funzjonijiet LED tal-Utent

Imbotta Button/LED	Funzjoni
cpu_resetn	Agħfas darba biex twettaq reset tas-sistema.
user_dipsw	Swiċċ DIP definit mill-utent biex taqleb il-modalità passthrough. •OFF (pożizzjoni default) = Passthrough HDMI RX fuq l-FPGA jikseb l-EDID minn sink estern u jippreżentah lis-sors estern li huwa konness miegħu. • ON = Tista' tikkontrolla r-rata massima FRL RX mit-terminal Nios II. Il-kmand jimmodifika l-RX EDID billi jimmanipula l-valur massimu tar-rata FRL. Irreferi għal Tmexxija tad-Disinn f'Rati FRL differenti f'paġna 33 għal aktar informazzjoni dwar l-issettjar tar-rati FRL differenti.
user_pb[0]	Agħfas darba biex taqleb is-sinjal HPD mas-sors HDMI standard.
user_pb[1]	Riżervat.
user_pb[2]	Agħfas darba biex taqra r-reġistri SCDC mis-sink imqabbad mat-TX tal-karta bint Bitec HDMI 2.1 FMC. Nota: Biex tippermetti l-qari, trid issettja DEBUG_MODE għal 1 fis-softwer.
USER_LED[0]	RX TMDS arloġġ PLL lock status. •0 = Jinfetaħ • 1 = Imsakkar
USER_LED[1]	Stat lest tat-transceiver RX. •0 = Mhux lest • 1 = Lest
USER_LED[2]	RX link veloċità arloġġ PLL, u RX vidjo u FRL arloġġ lock PLL status. • 0 = Jew wieħed mill-arloġġ RX PLL huwa miftuħ • 1 = Iż-żewġ PLLs tal-arloġġ RX huma msakkra
USER_LED[3]	Allinjament tal-qalba RX HDMI u status ta 'lock deskew. • 0 = Mill-inqas kanal 1 jinfetaħ • 1 = Il-kanali kollha huma msakkra
USER_LED[4]	RX HDMI video lock status. • 0 = Jinfetaħ • 1 = Imsakkar
USER_LED[5]	TX link veloċità arloġġ PLL, u TX video u FRL arloġġ lock PLL status. •0 = Jew wieħed mill-arloġġi TX PLL huwa ssakkra • 1 = Iż-żewġ PLLs tal-arloġġ TX huma msakkra
USER_LED[6] USER_LED[7]	Stat lest tat-transceiver TX. • 0 = Mhux lest • 1 = Lest Stat tat-taħriġ tal-link TX. • 0 = fallew • 1 = Għadda

2.13. Simulazzjoni Testbench
Il-bank tat-test tas-simulazzjoni jissimula l-loopback tas-serje HDMI TX għall-qalba RX.
Nota:
Dan il-bank tat-test ta' simulazzjoni mhuwiex appoġġat għal disinji bil-parametru Inkludi I2C attivat.
Figura 19. HDMI Intel FPGA IP Simulazzjoni Testbench Block DiagramTabella 25. Komponenti Testbench

Komponent	Deskrizzjoni
TPG tal-vidjo	Il-ġeneratur tal-mudell tat-test tal-vidjo (TPG) jipprovdi l-istimolu tal-vidjo.
Awdjo Sample Ġen	L-awdjo sample ġeneratur jipprovdi awdjo sample stimulus. Il-ġeneratur jiġġenera mudell tad-dejta tat-test li jiżdied biex jiġi trażmess permezz tal-kanal tal-awdjo.
Aux Sample Ġen	L-aux sample ġeneratur jipprovdi l-s awżiljarjuample stimulus. Il-ġeneratur jiġġenera data fissa li għandha tiġi trażmessa mit-trasmettitur.

Iċċekkja CRC	Dan il-kontrollur jivverifika jekk il-frekwenza tal-arloġġ irkuprata tat-transceiver TX taqbilx mar-rata tad-dejta mixtieqa.
Awdjo Data Check	Il-verifika tad-dejta tal-awdjo tqabbel jekk il-mudell tad-dejta tat-test inkrementali jiġix riċevut u dekodifikat b'mod korrett.
Aux Data Check	Il-kontroll tad-data aux iqabbel jekk id-data aux mistennija tkunx riċevuta u dekodifikata b'mod korrett fuq in-naħa tar-riċevitur.

Il-bank tat-test ta' simulazzjoni HDMI jagħmel it-testijiet ta' verifika li ġejjin:

Karatteristika HDMI	Verifika
Data tal-vidjo	• It-testbench jimplimenta l-iċċekkjar CRC fuq il-vidjow tad-dħul u tal-ħruġ. • Jiċċekkja l-valur CRC tad-dejta trażmessa kontra s-CRC ikkalkulat fid-dejta tal-vidjo riċevuta. • It-testbench imbagħad iwettaq il-verifika wara li jiskopri 4 sinjali V-SYNC stabbli mir-riċevitur.
Dejta awżiljarja	• L-aux sampil-ġeneratur jiġġenera data fissa li għandha tiġi trażmessa mit-trasmettitur. • Fuq in-naħa tar-riċevitur, il-ġeneratur iqabbel jekk id-dejta awżiljarja mistennija tkunx riċevuta u dekodifikata b'mod korrett.
Data awdjo	•L-awdjo sampil-ġeneratur jiġġenera mudell tad-dejta tat-test li jiżdied biex jiġi trażmess permezz tal-kanal tal-awdjo. • Fuq in-naħa tar-riċevitur, il-kontrollur tad-dejta tal-awdjo jiċċekkja u jqabbel jekk il-mudell tad-dejta tat-test inkrementali jiġix riċevut u dekodifikat b'mod korrett.

Simulazzjoni b'suċċess tispiċċa bil-messaġġ li ġej:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENZA (kHz) = 48
# AUDIO_CHANNEL = 8
# Passa tas-simulazzjoni
Tabella 26. HDMI Intel FPGA IP Disinn Eżample Simulaturi Appoġġjati

Simulatur	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Iva	Iva
VCS/VCS MX	Iva	Iva
Riviera-PRO	Iva	Iva
Xcelium Parallel	Iva	Nru

2.14. Limitazzjonijiet tad-Disinn
Ikollok bżonn tikkunsidra xi limitazzjonijiet meta tistjanzja d-disinn HDMI 2.1 example.

• TX ma jistax jaħdem fil-modalità TMDS meta jkun fil-modalità non-passthrough. Biex tittestja fil-modalità TMDS, aqleb is-swiċċ user_dipsw lura għall-modalità passthrough.
• Il-proċessur Nios II għandu jservi t-taħriġ tal-link TX sat-tlestija mingħajr ebda interruzzjoni minn proċessi oħra.

2.15. Karatteristiċi ta' debugging
Dan id-disinn example jipprovdi ċerti karatteristiċi debugging biex jgħinuk.
2.15.1. Messaġġ ta' Debugging tas-Software
Tista 'tixgħel il-messaġġ ta' debugging fis-softwer biex tagħtik assistenza fil-ħin tar-run.
Biex tixgħel il-messaġġ tad-debugging fis-softwer, segwi dawn il-passi:

1. Ibdel id-DEBUG_MODE għal 1 fl-iskript global.h.
2. Mexxi script/build_sw.sh fuq il-Nios II Command Shell.
3. Ipprogramma mill-ġdid is-software iġġenerat/tx_control/tx_control.elf file billi tħaddem il-kmand fuq Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Mexxi l-kmand tat-terminal Nios II fuq il-Shell tal-Kmand Nios II:
   nios2-terminal

Meta tixgħel il-messaġġ tad-debugging, l-informazzjoni li ġejja tipprintja:

• Is-settings tas-sewwieq tat-TI redriver kemm fuq TX kif ukoll fuq RX jinqraw u jintwerew darba wara l-ipprogrammar tal-ELF file.
• Messaġġ tal-istatus għall-konfigurazzjoni RX EDID u proċess ta 'hotplug
• Riżoluzzjoni bi jew mingħajr informazzjoni ta 'appoġġ FRL estratta mill-EDID fuq is-sink konness mat-TX. Din l-informazzjoni hija murija għal kull hotplug TX.
• Messaġġ tal-istatus għall-proċess tat-taħriġ tal-link TX waqt it-taħriġ tal-link TX.

2.15.2. Informazzjoni SCDC mis-Sink Konness mat-TX
Tista' tuża din il-karatteristika biex tikseb informazzjoni SCDC.

1. Mexxi l-kmand tat-terminal Nios II fuq il-Shell tal-Kmand Nios II: nios2-terminal
2. Agħfas user_pb[2] fuq il-kit ta 'żvilupp Intel Arria 10 FPGA.

Is-softwer jaqra u juri l-informazzjoni SCDC fuq is-sink konness ma 'TX fuq it-terminal Nios II.
2.15.3. Kejl tal-Frekwenza tal-Arloġġ
Uża din il-karatteristika biex tiċċekkja l-frekwenza għall-arloġġi differenti.

1. Fil-hdmi_rx_top u hdmi_tx_top files, neħħi l-kumment "//`define DEBUG_EN 1".
2. Żid is-sinjal refclock_measure minn kull istanza mr_rate_detect mal-Signal Tap Logic Analyzer biex tikseb il-frekwenza tal-arloġġ ta 'kull arloġġ (f'tul ta' 10 ms).
3. Iġbor id-disinn b'Signal Tap Logic Analyzer.
4. Ipprogramma l-SOF file u mexxi l-Analizzatur tal-Loġiku tat-Tektek tas-Sinjal.

Tabella 27. Arloġġi

Modulu	mr_rate_detect Istanza	Arloġġ li għandu jitkejjel
hdmi_rx_top	rx_pll_tmds	Arloġġ ta' referenza RX CDR 0
	rx_clk0_freq	L-arloġġ tat-transceiver RX joħroġ mill-kanal 0
	rx_vid_clk_freq	Arloġġ tal-vidjo RX
	rx_frl_clk_freq	Arloġġ RX FRL
	rx_hsync_freq	Frekwenza Hsync tal-frejm tal-vidjo riċevut
hdmi_tx_top	tx_clk0_freq	L-arloġġ tat-transceiver TX joħroġ mill-kanal 0
	vid_clk_freq	Arloġġ tal-vidjo TX
	frl_clk_freq	Arloġġ TX FRL
	tx_hsync_freq	Frekwenza Hsync tal-frejm tal-vidjo li għandu jiġi trażmess

2.16. Aġġorna d-Disinn Tiegħek
Tabella 28. Disinn HDMI Eżample Kompatibbiltà mal-Verżjoni tas-Softwer Preċedenti Intel Quartus Prime Pro Edition

Disinn Eżample Varjant	Kapaċità li Taġġorna għal Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Disinn Eżample (Appoġġ FRL = 1)	Nru

Għal kull disinn mhux kompatibbli examples, trid tagħmel dan li ġej:

1. Iġġenera disinn ġdid example fil-verżjoni tas-software attwali Intel Quartus Prime Pro Edition billi tuża l-istess konfigurazzjonijiet tad-disinn eżistenti tiegħek.
2. Qabbel id-disinn kollu example direttorju mad-disinn example iġġenerat bl-użu tal-verżjoni tas-softwer preċedenti Intel Quartus Prime Pro Edition. Port fuq il-bidliet misjuba.

HDMI 2.0 Disinn Eżample (Appoġġ FRL = 0)

Id-disinn HDMI Intel FPGA IP example juri istanza waħda HDMI parallela loopback li tinkludi tliet kanali RX u erba 'kanali TX.
Tabella 29. HDMI Intel FPGA IP Disinn Eżample għall-Apparat Intel Arria 10

Disinn Eżample	Rata tad-Data	Modalità Channel	Tip Loopback
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	Simplex	Parallel mal-buffer FIFO

Karatteristiċi

• Id-disinn jiġġustifika buffers FIFO biex iwettaq passthrough dirett tal-fluss tal-vidjo HDMI bejn is-sink HDMI u s-sors.
  
• Id-disinn juża status LED għal debugging bikrija stage.
• Id-disinn jiġi b'għażliet RX u TX biss.
• Id-disinn juri l-inserzjoni u l-filtrazzjoni ta 'Dynamic Range and Mastering (HDR) InfoFrame fil-modulu tal-link RX-TX.
• Id-disinn juri l-ġestjoni tal-passthrough EDID minn sink HDMI estern għal sors HDMI estern meta attivata minn avveniment hot-plug TX.
• Id-disinn jippermetti kontroll tal-run-time permezz ta 'swiċċ DIP u buttuna biex jimmaniġġjaw is-sinjali tal-qalba HDMI TX:
  — sinjal tal-modalità biex tagħżel frejm tal-vidjo kodifikat DVI jew HDMI
  — sinjali info_avi[47], info_vsi[61], u audio_info_ai[48] biex tagħżel it-trażmissjoni awżiljarja tal-pakketti permezz tal-sidebands jew portijiet tad-dejta awżiljarji

L-istanza RX tirċievi sors tal-vidjo mill-ġeneratur tal-vidjo estern, u d-dejta mbagħad tgħaddi minn loopback FIFO qabel ma tiġi trażmessa lill-istanza TX.
Ikollok bżonn tqabbad analizzatur tal-vidjo estern, monitor, jew televiżjoni b'konnessjoni HDMI mal-qalba TX biex tivverifika l-funzjonalità.
3.1. HDMI 2.0 RX-TX Retramit Design Block Diagram
Id-disinn HDMI 2.0 RX-TX retramit example juri loopback parallel fuq il-modalità tal-kanal simplex għal HDMI Intel FPGA IP.
Figura 20. Dijagramma tal-Blokk tat-Trażmissjoni mill-ġdid HDMI RX-TX (Intel Quartus Prime Pro Edition)Figura 21. Dijagramma tal-Blokk tat-Trażmissjoni mill-ġdid HDMI RX-TX (Edizzjoni Standard Intel Quartus Prime)Informazzjoni Relatata
Jitter ta' PLL Cascading jew Non-Dedikat Clock Path għal Arria 10 PLL Reference Clock Irreferi għal din is-soluzzjoni għal soluzzjoni jekk l-arloġġi tad-disinn tiegħek jesperjenzaw aktar
jitter.
3.2. Ħtiġijiet ta' ħardwer u softwer
Intel juża l-ħardwer u s-softwer li ġejjin biex jittestja d-disinn example.
Ħardwer

• Intel Arria 10 GX FPGA Development Kit
• Sors HDMI (Unità tal-Proċessur tal-Grafika (GPU))
• Sink HDMI (Monitor)
• Bitec HDMI FMC 2.0 karta bint (Reviżjoni 11)
• Kejbils HDMI

Nota:
Tista 'tagħżel ir-reviżjoni tal-biljett bint Bitec HDMI tiegħek. Issettja l-parametru lokali BITEC_DAUGHTER_CARD_REV għal 4, 6, jew 11 fl-ogħla livell file (a10_hdmi2_demo.v). Meta tibdel ir-reviżjoni, id-disinn jista 'jbiddel il-kanali tat-transceiver u taqleb il-polarità skont ir-rekwiżiti tal-card bint HDMI Bitec. Jekk issettja l-parametru BITEC_DAUGHTER_CARD_REV għal 0, id-disinn ma jagħmel l-ebda tibdil fil-kanali tat-transceiver u l-polarità. Għal disinn HDMI 2.1 examples, taħt id-Disinn Example tab, issettja HDMI Daughter Card Reviżjoni għal jew Reviżjoni 9, Reviżjoni 4, jew l-ebda karta bint. Il-valur default huwa Reviżjoni 9.
Software

• Intel Quartus Prime verżjoni 18.1 u aktar tard (għall-ittestjar tal-ħardwer)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL biss)/VCS MX, jew simulatur Xcelium Parallel

3.3. Struttura tad-Direttorju
Id-direttorji fihom il-ġenerati files għall-HDMI Intel FPGA IP disinn example.
Figura 22. Struttura tad-Direttorju għad-Disinn EżampleTabella 30. RTL iġġenerat Files

Folders	Files
gxb	• /gxb_rx.qsys (Edizzjoni Standard Intel Quartus Prime) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Edizzjoni Standard Intel Quartus Prime) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Edizzjoni Standard Intel Quartus Prime) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Edizzjoni Standard Intel Quartus Prime) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Edizzjoni Standard Intel Quartus Prime) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Edizzjoni Standard Intel Quartus Prime) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Edizzjoni Standard Intel Quartus Prime)
	/mr_hdmi_rx_core_top.v (Edizzjoni Standard Intel Quartus Prime)
	/mr_rx_oversample.v (Edizzjoni Standard Intel Quartus Prime)
	/symbol_aligner.v
	Panasonic.hex (Edizzjoni Intel Quartus Prime Pro)
hdmi_tx	• /hdmi_tx.qsys (Edizzjoni Standard Intel Quartus Prime) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Edizzjoni Standard Intel Quartus Prime)
	/mr_hdmi_tx_core_top.v (Edizzjoni Standard Intel Quartus Prime)
	/mr_tx_oversample.v (Edizzjoni Standard Intel Quartus Prime)
i2c_master (Edizzjoni Standard Intel Quartus Prime)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Edizzjoni Standard Intel Quartus Prime)
	/Panasonic.hex (Edizzjoni Standard Intel Quartus Prime)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Edizzjoni Standard Intel Quartus Prime) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Edizzjoni Standard Intel Quartus Prime) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
komuni	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Edizzjoni Standard Intel Quartus Prime) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Edizzjoni Standard Intel Quartus Prime) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Edizzjoni Standard Intel Quartus Prime)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Edizzjoni Standard Intel Quartus Prime)

Tabella 31. Simulazzjoni Ġġenerata Files
Irreferi għat-taqsima tal-Bank tat-Test ta' Simulazzjoni għal aktar informazzjoni.

Folders	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadenza	/cds.lib
	/hdl.var
	<folder cds_libs>

mentor	/mentor.do
	/msim_setup.tcl
sinopsis	/vcs/filelista.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Edizzjoni Intel Quartus Prime Pro)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komuni (Edizzjoni Intel Quartus Prime Pro)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Edizzjoni Standard Intel Quartus Prime) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Edizzjoni Standard Intel Quartus Prime)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Edizzjoni Standard Intel Quartus Prime) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Edizzjoni Standard Intel Quartus Prime)

Tabella 32.Softwer Ġenerat Files

Folders	Files
tx_control_src Nota: Il-folder tx_control fih ukoll duplikati ta' dawn files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Edizzjoni Standard Intel Quartus Prime)
	/i2c.h (Edizzjoni Standard Intel Quartus Prime)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Edizzjoni Standard Intel Quartus Prime) /ti_i2c.h (Edizzjoni Standard Intel Quartus Prime)

3.4. Komponenti tad-Disinn
Id-disinn HDMI Intel FPGA IP example teħtieġ dawn il-komponenti.
Tabella 33. Komponenti ta 'fuq HDMI RX

Modulu	Deskrizzjoni
HDMI RX Core	L-IP jirċievi d-dejta tas-serje mit-Transceiver Native PHY u jwettaq allinjament tad-dejta, dekodifikazzjoni tal-kanal, dekodifikazzjoni TMDS, dekodifikazzjoni tad-dejta awżiljarja, dekodifikazzjoni tad-dejta tal-vidjo, dekodifikazzjoni tad-dejta tal-awdjo, u descrambling.
I2	I2C hija l-interface użata għal Sink Display Data Channel (DDC) u Status and Data Channel (SCDC). Is-sors HDMI juża d-DDC biex jiddetermina l-kapaċitajiet u l-karatteristiċi tas-sink billi jaqra l-istruttura tad-dejta ta 'Dejta ta' Identifikazzjoni ta 'Display Estiża Mtejba (E-EDID). • L-indirizzi slave I8C ta '2-bit għal E-EDID huma 0xA0 u 0xA1. L-LSB jindika t-tip ta' aċċess: 1 għall-qari u 0 għall-kitba. Meta jseħħ avveniment HPD, l-iskjav I2C jirrispondi għad-dejta E-EDID billi jaqra mir-RAM fuq iċ-ċippa. • Il-kontrollur I2C slave-only jappoġġja wkoll SCDC għal operazzjonijiet HDMI 2.0. L-indirizz slave I8C 2-bit għall-SCDC huma 0xA8 u 0xA9. Meta jseħħ avveniment HPD, l-iskjav I2C iwettaq transazzjoni ta 'kitba jew taqra lejn jew minn interface SCDC tal-qalba HDMI RX. Nota: Dan il-kontrollur tal-iskjavi I2C biss għal SCDC mhuwiex meħtieġ jekk HDMI 2.0b mhuwiex maħsub. Jekk tixgħel il- Inkludi I2C parametru, dan il-blokk se jkun inkluż ġewwa l-qalba u mhux se jkun viżibbli f'dan il-livell.
EDID RAM	Id-disinn jaħżen l-informazzjoni EDID billi juża l-qalba tal-IP tal-port 1 RAM. Protokoll standard ta 'żewġ wajers (arloġġ u dejta) tal-bus serjali (kontrollur I2C slave biss) jittrasferixxi l-istruttura tad-dejta E-EDID Konformi CEA-861-D. Din l-EDID RAM taħżen l-informazzjoni E-EDID. Nota: Jekk tixgħel il- Inkludi EDID RAM parametru, dan il-blokk se jkun inkluż ġewwa l-qalba u mhux se jkun viżibbli f'dan il-livell.
IOPLL	L-IOPLL jiġġenera l-arloġġ ta' referenza RX CDR, l-arloġġ tal-veloċità tal-link, u l-arloġġ tal-vidjo għall-arloġġ TMDS li jkun dieħel. • Arloġġ tal-ħruġ 0 (arloġġ ta' referenza CDR) • Arloġġ tal-ħruġ 1 (Arloġġ tal-veloċità tal-link) • Arloġġ tal-ħruġ 2 (Arloġġ tal-vidjo) Nota: Il-konfigurazzjoni IOPLL default mhix valida għal xi riżoluzzjoni HDMI. L-IOPLL jiġi ikkonfigurat mill-ġdid għas-settings xierqa meta jinxtegħel.
Transceiver PHY Irrisettja Kontrollur	Il-kontrollur tar-reset Transceiver PHY jiżgura inizjalizzazzjoni affidabbli tat-transceivers RX. L-input ta 'reset ta' dan il-kontrollur huwa attivat mir-rikonfigurazzjoni RX, u jiġġenera s-sinjal ta 'reset analogu u diġitali korrispondenti għall-blokka PHY Native Transceiver skond is-sekwenzjar ta' reset ġewwa l-blokka.
RX Nattiv PHY	Blokk tat-transceiver iebes li jirċievi d-dejta tas-serje minn sors estern tal-vidjo. Hija deserializes-dejta tas-serje għal dejta parallela qabel ma tgħaddi d-dejta lill-qalba HDMI RX.
Ġestjoni tar-Rikonfigurazzjoni RX	Ġestjoni ta 'rikonfigurazzjoni RX li timplimenta ċirkwiti ta' skoperta tar-rata bl-HDMI PLL biex issuq it-transceiver RX biex jopera bi kwalunkwe rati ta 'link arbitrarji li jvarjaw minn 250 Mbps sa 6,000 Mbps. Irreferi għall-Figura 23 f'paġna 63 hawn taħt.

IOPLL Rikonfigurazzjoni

Il-blokk ta 'konfigurazzjoni mill-ġdid IOPLL jiffaċilita r-rikonfigurazzjoni dinamika f'ħin reali ta' PLLs f'Intel FPGAs. Dan il-blokk jaġġorna l-frekwenza tal-arloġġ tal-ħruġ u l-bandwidth tal-PLL f'ħin reali, mingħajr ma terġa 'tikkonfigura l-FPGA kollu. Din il-blokka taħdem f'100 MHz f'apparati Intel Arria 10. Minħabba l-limitazzjoni tar-rikonfigurazzjoni tal-IOPLL, applika l-Quartus INI permit_nf_pll_reconfig_out_of_lock=on waqt il-ġenerazzjoni tal-IP tar-rikonfigurazzjoni tal-IOPLL. Biex tapplika l-Quartus INI, inkludi “permit_nf_pll_reconfig_out_of_lock=on” fil-quartus.ini file u post fil- file id-direttorju tal-proġett Intel Quartus Prime. Għandek tara messaġġ ta 'twissija meta teditja l-blokk ta' rikonfigurazzjoni IOPLL (pll_hdmi_reconfig) fis-softwer Quartus Prime bl-INI. Nota: Mingħajr dan il-Quartus INI, ir-rikonfigurazzjoni tal-IOPLL ma tistax titlesta jekk l-IOPLL jitlef il-lock waqt ir-rikonfigurazzjoni.

PIO

Il-blokk ta 'input/output parallel (PIO) jiffunzjona bħala interfaces ta' kontroll, status u reset lejn jew mis-subsistema tas-CPU.

Figura 23. Fluss ta' Sekwenza ta' Rikonfigurazzjoni b'Rata Multipla
Iċ-ċifra turi l-fluss tas-sekwenza ta 'konfigurazzjoni mill-ġdid b'ħafna rati tal-kontrollur meta jirċievi fluss tad-dejta tal-input u frekwenza tal-arloġġ ta' referenza, jew meta t-transceiver jinfetaħ.Tabella 34. Komponenti ta 'fuq HDMI TX

Modulu	Deskrizzjoni
HDMI TX Core	Il-qalba tal-IP tirċievi dejta tal-vidjo mill-ogħla livell u twettaq kodifikazzjoni TMDS, kodifikazzjoni tad-dejta awżiljarja, kodifikazzjoni tad-dejta tal-awdjo, kodifikazzjoni tad-dejta tal-vidjo, u scrambling.
I2C Master	I2C hija l-interface użata għal Sink Display Data Channel (DDC) u Status and Data Channel (SCDC). Is-sors HDMI juża d-DDC biex jiddetermina l-kapaċitajiet u l-karatteristiċi tas-sink billi jaqra l-istruttura tad-dejta ta 'Dejta ta' Identifikazzjoni ta 'Display Estiża Mtejba (E-EDID). • Bħala DDC, I2C Master jaqra l-EDID mis-sink estern biex jiġi kkonfigurat l-informazzjoni EDID EDID RAM fil-HDMI RX Top jew għall-ipproċessar tal-vidjo. • Bħala SCDC, il-kaptan I2C jittrasferixxi l-istruttura tad-dejta SCDC mis-sors FPGA għas-sink estern għall-operazzjoni HDMI 2.0b. Per example, jekk in-nixxiegħa tad-data ħierġa hija 'l fuq minn 3,400 Mbps, il-proċessur Nios II jikkmanda lill-kaptan I2C biex jaġġorna l-bits TMDS_BIT_CLOCK_RATIO u SCRAMBLER_ENABLE tar-reġistru tal-konfigurazzjoni tas-sink SCDC għal 1.
IOPLL	L-IOPLL jipprovdi l-arloġġ tal-veloċità tal-link u l-arloġġ tal-vidjo mill-arloġġ TMDS li jkun dieħel. • Arloġġ tal-ħruġ 1 (Arloġġ tal-veloċità tal-link) • Arloġġ tal-ħruġ 2 (Arloġġ tal-vidjo) Nota: Il-konfigurazzjoni IOPLL default mhix valida għal xi riżoluzzjoni HDMI. L-IOPLL jiġi ikkonfigurat mill-ġdid għas-settings xierqa meta jinxtegħel.
Transceiver PHY Irrisettja Kontrollur	Il-kontrollur tar-reset Transceiver PHY jiżgura inizjalizzazzjoni affidabbli tat-transceivers TX. L-input ta 'reset ta' dan il-kontrollur huwa attivat mill-ogħla livell, u jiġġenera s-sinjal ta 'reset analogu u diġitali korrispondenti għall-blokk Transceiver Native PHY skond is-sekwenzjar ta' reset ġewwa l-blokka. Is-sinjal tal-output tx_ready minn dan il-blokk jiffunzjona wkoll bħala sinjal reset għall-HDMI Intel FPGA IP biex jindika li t-transceiver qed jaħdem, u lest biex jirċievi data mill-qalba.
Transceiver Native PHY	Blokk ta 'transceiver iebes li jirċievi d-dejta parallela mill-qalba HDMI TX u serializes id-dejta milli jittrasmettiha. L-interface ta 'konfigurazzjoni mill-ġdid hija attivata fil-blokk TX Native PHY biex turi l-konnessjoni bejn TX Native PHY u l-arbitru tat-transceiver. Ma ssir l-ebda konfigurazzjoni mill-ġdid għal TX Native PHY. Nota: Biex tissodisfa r-rekwiżit ta' skew inter-kanal HDMI TX, issettja l-għażla tal-mod ta' rbit tal-kanal TX fl-editur tal-parametru PHY Native Transceiver Intel Arria 10 biex Twaħħil PMA u PCS. Għandek bżonn ukoll iżżid ir-rekwiżit tar-restrizzjoni ta' skew massimu (set_max_skew) mas-sinjal ta' reset diġitali mill-kontrollur tar-reset tat-transceiver (tx_digitalreset) kif rakkomandat fil- Gwida għall-Utent ta' Intel Arria 10 Transceiver PHY.
TX PLL	Il-blokk PLL tat-trasmettitur jipprovdi l-arloġġ veloċi tas-serje lill-blokk PHY Native Transceiver. Għal dan HDMI Intel FPGA IP disinn example, fPLL jintuża bħala TX PLL.
IOPLL Rikonfigurazzjoni	Il-blokk ta 'konfigurazzjoni mill-ġdid IOPLL jiffaċilita r-rikonfigurazzjoni dinamika f'ħin reali ta' PLLs f'Intel FPGAs. Dan il-blokk jaġġorna l-frekwenza tal-arloġġ tal-ħruġ u l-bandwidth tal-PLL f'ħin reali, mingħajr ma terġa 'tikkonfigura l-FPGA kollu. Din il-blokka taħdem f'100 MHz f'apparati Intel Arria 10. Minħabba l-limitazzjoni tar-rikonfigurazzjoni tal-IOPLL, applika l-Quartus INI permit_nf_pll_reconfig_out_of_lock=on waqt il-ġenerazzjoni tal-IP tar-rikonfigurazzjoni tal-IOPLL. Biex tapplika l-Quartus INI, inkludi “permit_nf_pll_reconfig_out_of_lock=on” fil-quartus.ini file u post fil- file id-direttorju tal-proġett Intel Quartus Prime. Għandek tara messaġġ ta 'twissija meta teditja l-blokk ta' rikonfigurazzjoni IOPLL (pll_hdmi_reconfig) fis-softwer Intel Quartus Prime bl-INI. Nota: Mingħajr dan il-Quartus INI, ir-rikonfigurazzjoni tal-IOPLL ma tistax titlesta jekk l-IOPLL jitlef il-lock waqt ir-rikonfigurazzjoni.
PIO	Il-blokk ta 'input/output parallel (PIO) jiffunzjona bħala interfaces ta' kontroll, status u reset lejn jew mis-subsistema tas-CPU.

Tabella 35. Rata u Overs tad-Data tat-Transceiverampling Fattur għal Kull Medda ta' Frekwenzi tal-Arloġġ TMDS

Frekwenza tal-Arloġġ TMDS (MHz)	Proporzjon ta' arloġġ tal-bit TMDS	oversampling Fattur	Rata tad-Dejta tat-Transceiver (Mbps)
85–150	1	Mhux applikabbli	3400–6000
100–340	0	Mhux applikabbli	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tabella 36. Blokki Komuni tal-Ogħla Livell

Modulu

Deskrizzjoni

Transceiver Arbitru

Din il-blokka funzjonali ġenerika tipprevjeni li transceivers jerġgħu jikkalibraw fl-istess ħin meta jew transceivers RX jew TX fl-istess kanal fiżiku jeħtieġu konfigurazzjoni mill-ġdid. Ir-rikalibrazzjoni simultanja taffettwa l-applikazzjonijiet fejn transceivers RX u TX fl-istess kanal huma assenjati għal implimentazzjonijiet IP indipendenti. Dan l-arbitru tat-transceiver huwa estensjoni għar-riżoluzzjoni rakkomandata biex tgħaqqad simplex TX u simplex RX fl-istess kanal fiżiku. Dan l-arbitru tat-transceiver jassisti wkoll fl-għaqda u l-arbitraġġ tat-talbiet ta 'rikonfigurazzjoni Avalon-MM RX u TX li jimmiraw transceivers simplex RX u TX fi ħdan kanal peress li l-port ta' l-interface ta 'rikonfigurazzjoni tat-transceivers jista' jiġi aċċessat biss b'mod sekwenzjali. Il-konnessjoni tal-interface bejn l-arbitru tat-transceiver u l-blokki tal-Kontrollur Reset PHY/PHY Native TX/RX f'dan id-disinn example juri mod ġeneriku li japplika għal kwalunkwe kombinazzjoni IP bl-użu tat-transceiver arbiter. L-arbitru tat-transceiver mhuwiex meħtieġ meta jintuża biss jew transceiver RX jew TX f'kanal. L-arbitru tat-transceiver jidentifika lil min jagħmel it-talba għal konfigurazzjoni mill-ġdid permezz tal-interfaces ta' rikonfigurazzjoni Avalon-MM tiegħu u jiżgura li t-tx_reconfig_cal_busy korrispondenti jew rx_reconfig_cal_busy ikun gated kif xieraq. Għall-applikazzjoni HDMI, RX biss jibda r-rikonfigurazzjoni. Billi tmexxi t-talba għar-rikonfigurazzjoni Avalon-MM permezz tal-arbitru, l-arbitru jidentifika li t-talba għal rikonfigurazzjoni toriġina mill-RX, li mbagħad iwaqqaf lil tx_reconfig_cal_busy milli jasserixxi u jippermetti lil rx_reconfig_cal_busy jasserixxi. Il-gating jipprevjeni li t-transceiver TX jiġi mċaqlaq għall-mod ta 'kalibrazzjoni mhux intenzjonat.

	Nota: Minħabba li HDMI jeħtieġ biss rikonfigurazzjoni RX, is-sinjali tx_reconfig_mgmt_* huma marbuta. Ukoll, l-interface Avalon-MM mhix meħtieġa bejn l-arbitru u l-blokk TX Native PHY. Il-blokki huma assenjati lill-interface fid-disinn example biex turi konnessjoni ġenerika tal-arbitru tat-transceiver għal TX/RX Native PHY/PHY Reset Controller.
Link RX-TX	• L-output tad-dejta tal-vidjo u s-sinjali tas-sinkronizzazzjoni minn HDMI RX core loop permezz ta 'DCFIFO madwar id-dominji tal-arloġġ tal-vidjo RX u TX. • Il-Pakkett ta 'Kontroll Ġenerali (GCP), InfoFrames (AVI, VSI u AI), dejta awżiljarja, u linja ta' dejta awdjo permezz ta 'DCFIFOs madwar id-dominji tal-arloġġ tal-veloċità tal-link RX u TX. • Il-port tad-dejta awżiljarju tal-qalba HDMI TX jikkontrolla d-dejta awżiljarja li tgħaddi mid-DCFIFO permezz ta 'backpressure. Il-kontropressjoni tiżgura li m'hemm l-ebda pakkett awżiljarju mhux komplut fuq il-port tad-dejta awżiljarju. • Din il-blokka twettaq ukoll filtrazzjoni esterna: — Jiffiltra d-dejta tal-awdjo u l-pakkett tar-riġenerazzjoni tal-arloġġ tal-awdjo mill-fluss tad-dejta awżiljarju qabel ma jittrasmetti lill-port tad-dejta awżiljarju tal-qalba tal-HDMI TX. Nota: Biex tiddiżattiva dan l-iffiltrar, agħfas user_pb[2]. Ippermetti dan l-iffiltrar biex tiżgura li ma jkun hemm l-ebda duplikazzjoni tad-dejta tal-awdjo u l-pakkett tar-riġenerazzjoni tal-arloġġ tal-awdjo fil-fluss tad-dejta awżiljarja ritrasmessa. — Jiffiltra l-InfoFrame ta’ Medda Dinamika Għolja (HDR) mid-dejta awżiljarja HDMI RX u jdaħħal example HDR InfoFrame għad-dejta awżiljarja tal-HDMI TX permezz tal-multiplexer Avalon ST.
Sottosistema tas-CPU	Is-sottosistema tas-CPU taħdem bħala kontrolluri SCDC u DDC, u kontrollur tar-rikonfigurazzjoni tas-sors. • Il-kontrollur SCDC tas-sors fih il-kontrollur prinċipali I2C. Il-kontrollur prinċipali I2C jittrasferixxi l-istruttura tad-dejta SCDC mis-sors FPGA għas-sink estern għall-operazzjoni HDMI 2.0b. Per example, jekk il-fluss tad-data ħierġa huwa 6,000 Mbps, il-proċessur Nios II jikkmanda lill-kontrollur prinċipali I2C biex jaġġorna l-bits TMDS_BIT_CLOCK_RATIO u SCRAMBLER_ENABLE tar-reġistru tal-konfigurazzjoni TMDS sink għal 1. • L-istess kaptan I2C jittrasferixxi wkoll l-istruttura tad-data DDC (E-EDID) bejn is-sors HDMI u sink estern. • Is-CPU Nios II jaġixxi bħala l-kontrollur tar-rikonfigurazzjoni għas-sors HDMI. Is-CPU jiddependi fuq l-iskoperta tar-rata perjodika mill-modulu ta 'Ġestjoni ta' Rikonfigurazzjoni RX biex jiddetermina jekk it-TX teħtieġx rikonfigurazzjoni. It-traduttur slave Avalon-MM jipprovdi l-interface bejn l-interface master Avalon-MM tal-proċessur Nios II u l-interfaces slave Avalon-MM tal-IOPLL tas-sors HDMI instanzjat esternament u TX Native PHY. • Il-fluss tas-sekwenza ta' rikonfigurazzjoni għal TX huwa l-istess bħal RX, ħlief li l-PLL u r-rikonfigurazzjoni tat-transceiver u s-sekwenza ta' reset huma mwettqa b'mod sekwenzjali. Irreferi għal Figura 24 f’paġna 67.

Figura 24. Fluss ta' Sekwenza ta' Rikonfigurazzjoni
Il-figura turi l-fluss tas-softwer Nios II li jinvolvi l-kontrolli għall-kaptan I2C u s-sors HDMI.3.5. Medda Dinamika u Mastering (HDR) InfoFrame Inserzjoni u Iffiltrar
Id-disinn HDMI Intel FPGA IP example tinkludi dimostrazzjoni ta 'inserzjoni HDR InfoFrame f'sistema RX-TX loopback.
Il-verżjoni 2.0b tal-Ispeċifikazzjoni HDMI tippermetti Dynamic Range u Mastering InfoFrame li jiġu trażmessi permezz ta 'fluss awżiljarju HDMI. Fid-dimostrazzjoni, il-blokka ta 'Inserzjoni tad-Data Awżiljarja tappoġġja l-inserzjoni tal-HDR. Għandek bżonn biss li tifformattja l-pakkett HDR InfoFrame maħsub kif speċifikat fit-tabella tal-lista tas-sinjali tal-modulu u tuża l-modulu AUX Insertion Control ipprovdut biex tiskeda l-inserzjoni tal-HDR InfoFrame darba kull frame tal-vidjo.
F'dan exampil-konfigurazzjoni, f'każijiet fejn il-fluss awżiljarju li jkun diġa jinkludi HDR InfoFrame, il-kontenut HDR streamed jiġi ffiltrat. L-iffiltrar jevita li jiġu trażmessi HDR InfoFrames konfliġġenti u jiżgura li l-valuri speċifikati biss fl-HDR Sample Modulu tad-Data huma użati.
Figura 25. Rabta RX-TX b'Medda Dinamika u Inserzjoni ta' InfoFrame Mastering
Il-figura turi d-dijagramma tal-blokk tal-link RX-TX inkluż l-inserzjoni ta 'Medda Dinamika u Mastering InfoFrame fil-fluss awżiljarju tal-qalba HDMI TX.
Tabella 37. Blokk ta' Inserzjoni ta' Dejta Awżiljarja (altera_hdmi_aux_hdr) Sinjali

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Arloġġ u Irrisettja
clk	Input	1	Input tal-arloġġ. Dan l-arloġġ għandu jkun imqabbad mal-arloġġ tal-veloċità tal-link.
reset	Input	1	Irrisettja l-input.

Pakketti Awżiljarji Ġeneratur u Sinjali Multiplexer
multiplexer_out_data	Output	72	Avalon streaming output mill-multiplexer.
multiplexer_out_valid	Output	1
multiplexer_out_ready	Output	1
multiplexer_out_startofpacket	Output	1
multiplexer_out_endofpacket	Output	1
multiplexer_out_channel	Output	11
multiplexer_in_data	Input	72	Avalon streaming input għall-port In1 tal-multiplexer. HDMI TX Video Vsync. Dan is-sinjal għandu jkun sinkronizzat mad-dominju tal-arloġġ tal-veloċità tal-link. Il-qalba ddaħħal l-InfoFrame HDR mal-fluss awżiljarju fix-xifer li jogħlew ta 'dan is-sinjal.
multiplexer_in_valid	Input	1
multiplexer_in_ready	Input	1
multiplexer_in_startofpacket	Input	1
multiplexer_in_endofpacket hdmi_tx_vsync	Input Input	1 1

Tabella 38. Modulu tad-Dejta HDR (altera_hdmi_hdr_infoframe) Sinjali

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
hb0	Output	8	Header byte 0 tal-Dynamic Range u Mastering InfoFrame: Kodiċi tat-tip InfoFrame.
hb1	Output	8	Header byte 1 tad-Dynamic Range u Mastering InfoFrame: Numru tal-verżjoni tal-InfoFrame.
hb2	Output	8	Header byte 2 tal-Medda Dinamika u l-InfoFrame tal-Mastering: Tul tal-InfoFrame.
pb	Input	224	Byte tad-dejta tal-Medda Dinamika u l-InfoFrame tal-Mastering.

Tabella 39. Medda Dinamika u Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Qasam	Definizzjoni	Metadejta Statika Tip 1
7:0	Byte tad-Data 1: {5'h0, EOTF[2:0]}
15:8	Byte tad-Data 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte tad-Data 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Byte tad-Data 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Byte tad-Data 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Byte tad-Data 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Byte tad-Data 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Byte tad-Data 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Byte tad-Data 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Byte tad-Data 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Byte tad-Data 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Byte tad-Data 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Byte tad-Data 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Byte tad-Data 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Byte tad-Data 15: Static_Metadata_Descriptor	punt_abjad_x, LSB
127:120	Byte tad-Data 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Byte tad-Data 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Byte tad-Data 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Byte tad-Data 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Byte tad-Data 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte tad-Data 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte tad-Data 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte tad-Data 23: Static_Metadata_Descriptor	Livell Massimu tad-Dawl tal-Kontenut, LSB
191:184	Byte tad-Data 24: Static_Metadata_Descriptor	Livell Massimu tad-Dawl tal-Kontenut, MSB
199:192	Byte tad-Data 25: Static_Metadata_Descriptor	Livell Massimu tad-Dawl medju tal-qafas, LSB
207:200	Byte tad-Data 26: Static_Metadata_Descriptor	Livell Massimu tad-Dawl medju tal-qafas, MSB
215:208	Riżervat
223:216	Riżervat

Id-diżattivazzjoni tal-Inserzjoni u l-Filtrar tal-HDR
Id-diżattivazzjoni tal-inserzjoni u l-filtru tal-HDR tippermettilek tivverifika t-trażmissjoni mill-ġdid tal-kontenut HDR diġà disponibbli fil-fluss awżiljarju tas-sors mingħajr ebda modifika fid-disinn RX-TX Retransmit example.
Biex tiddiżattiva l-inserzjoni u l-filtrazzjoni tal-HDR InfoFrame:

1. Issettja block_ext_hdr_infoframe għal 1'b0 fir-rxtx_link.v file biex jipprevjeni l-filtrazzjoni tal-HDR InfoFrame mill-fluss Awżiljarju.
2. Issettja multiplexer_in0_valid tal-istanza avalon_st_multiplexer fl-altera_hdmi_aux_hdr.v file għal 1'b0 biex jipprevjeni lill-Ġeneratur tal-Pakketti Awżiljarju milli jifforma u jdaħħal HDR InfoFrame addizzjonali fil-fluss Awżiljarju TX.
   

3.6. Skema ta' Clocking
L-iskema tal-arloġġ turi d-dominji tal-arloġġ fid-disinn HDMI Intel FPGA IP example.
Figura 26. HDMI Intel FPGA IP Design ExampSkema tal-Clocking (Intel Quartus Prime Pro Edition)Figura 27. HDMI Intel FPGA IP Design ExampSkema tal-Clocking (Intel Quartus Prime Standard Edition)Tabella 40. Sinjali tal-Iskema tal-Clocking

Arloġġ	Isem tas-Sinjal fid-Disinn	Deskrizzjoni
TX IOPLL/ TX PLL Arloġġ ta' Referenza 1	hdmi_clk_in	Arloġġ ta' referenza għat-TX IOPLL u TX PLL. Il-frekwenza tal-arloġġ hija l-istess bħall-frekwenza tal-arloġġ TMDS mistennija mill-kanal tal-arloġġ HDMI TX TMDS. Għal dan HDMI Intel FPGA IP disinn example, dan l-arloġġ huwa konness ma 'l-arloġġ RX TMDS għal skopijiet ta' dimostrazzjoni. Fl-applikazzjoni tiegħek, għandek bżonn tforni arloġġ iddedikat bi frekwenza ta 'arloġġ TMDS minn oxxillatur programmabbli għal prestazzjoni aħjar tal-jitter. Nota: Tużax transceiver RX pin bħala arloġġ ta' referenza TX PLL. Id-disinn tiegħek se jonqos milli joqgħod jekk tpoġġi l-HDMI TX refclk fuq pin RX.
TX Transceiver Clock Out	tx_clk	Clock out rkuprat mit-transceiver, u l-frekwenza tvarja skont ir-rata tad-data u s-simboli għal kull arloġġ. Frekwenza ta' l-arloġġ tat-transceiver TX = Rata tad-dejta tat-transceiver/ (Simbolu għal kull arloġġ*10)
Arloġġ tas-serje TX PLL	tx_bonding_clocks	Arloġġ mgħaġġel tas-serje ġġenerat minn TX PLL. Il-frekwenza tal-arloġġ hija stabbilita abbażi tar-rata tad-dejta.
Arloġġ tal-Veloċità tal-Link TX/RX	ls_clk	Arloġġ tal-veloċità tal-link. Il-frekwenza tal-arloġġ tal-veloċità tal-link tiddependi fuq il-frekwenza tal-arloġġ TMDS mistennija, oversampfattur ling, simboli għal kull arloġġ, u proporzjon tal-arloġġ tal-bit TMDS.

		TMDS Bit Arloġġ Proporzjon	Frekwenza tal-Arloġġ tal-Veloċità tal-Link
		0	Frekwenza tal-arloġġ TMDS/Simbolu għal kull arloġġ
		1	Frekwenza tal-arloġġ TMDS *4 / Simbolu għal kull arloġġ
Arloġġ tal-Vidjo TX/RX	vid_clk	Arloġġ tad-data tal-vidjo. Il-frekwenza tal-arloġġ tad-dejta tal-vidjo hija derivata mill-arloġġ tal-veloċità tal-link TX ibbażat fuq il-fond tal-kulur.
		TMDS Bit Arloġġ Proporzjon	Frekwenza tal-Arloġġ tad-Data tal-Vidjo
		0	Arloġġ TMDS/ Simbolu għal kull arloġġ/ Fattur tal-fond tal-kulur
		1	Arloġġ TMDS *4 / Simbolu għal kull arloġġ / Fattur tal-fond tal-kulur
		Bits għal kull Kulur	Fattur tal-Fond tal-Kulur
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS Arloġġ	tmds_clk_in	Kanal tal-arloġġ TMDS mill-HDMI RX u jgħaqqad mal-arloġġ ta 'referenza mal-IOPLL.
RX CDR Referenza Arloġġ 0 /TX PLL Referenza Arloġġ 0	fr_clk	Arloġġ ta 'referenza li jaħdem b'xejn għal RX CDR u TX PLL. Dan l-arloġġ huwa meħtieġ għall-kalibrazzjoni tal-power-up.
RX CDR Referenza Arloġġ 1	iopll_outclk0	Arloġġ ta' referenza għall-RX CDR tat-transceiver RX.
		Rata tad-Data	Frekwenza tal-Arloġġ ta' Referenza RX
		Rata tad-dejta <1 Gbps	5 × TMDS frekwenza tal-arloġġ
		1 Gbps< Rata tad-Data <3.4 Gbps	Frekwenza tal-arloġġ TMDS
		Rata tad-dejta> 3.4 Gbps	4 × TMDS frekwenza tal-arloġġ
		• Rata tad-Data <1 Gbps: Għal oversampLing biex tissodisfa r-rekwiżit tar-rata minima tad-data tat-transceiver. • Rata tad-Data >3.4 Gbps: Biex tikkumpensa għall-proporzjon tar-rata tal-bits tal-TMDS għal arloġġ ta' 1/40 biex iżżomm ir-rata tad-data tat-transceiver għall-proporzjon tal-arloġġ f'1/10. Nota: Tużax transceiver RX pin bħala arloġġ ta' referenza CDR. Id-disinn tiegħek se jonqos milli joqgħod jekk tpoġġi l-HDMI RX refclk fuq pin RX.
RX Transceiver Clock Out	rx_clk	Clock out rkuprat mit-transceiver, u l-frekwenza tvarja skont ir-rata tad-data u s-simboli għal kull arloġġ. Frekwenza ta' l-arloġġ tat-transceiver RX = Rata tad-dejta tat-transceiver/ (Simbolu għal kull arloġġ*10)
Arloġġ ta' Ġestjoni	mgmt_clk	Arloġġ ta' 100 MHz li jaħdem b'xejn għal dawn il-komponenti:

		• Interfaces Avalon-MM għar-rikonfigurazzjoni — Ir-rekwiżit tal-firxa tal-frekwenza huwa bejn 100–125 MHz. •, kontrollur reset PHY għal sekwenza reset transceiver — Ir-rekwiżit tal-firxa tal-frekwenza huwa bejn 1–500 MHz. • Rikonfigurazzjoni IOPLL — Il-frekwenza massima tal-arloġġ hija 100 MHz. • RX Rikonfigurazzjoni għall-ġestjoni • CPU • I2C Master
Arloġġ I2C	i2c_clk	Input ta 'arloġġ ta' 100 MHz li jqabbad I2C slave, SCDC reġistri fil-qalba HDMI RX, u EDID RAM.

Informazzjoni Relatata

• Uża Transceiver RX Pin bħala CDR Reference Clock
• Bl-użu ta 'Transceiver RX Pin bħala Arloġġ ta' Referenza TX PLL

3.7. Sinjali tal-Interface
It-tabelli jelenkaw is-sinjali għad-disinn HDMI Intel FPGA IP example.
Tabella 41. Sinjali tal-Ogħla Livell

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjal ta' l-Oxxillatur Abbord
clk_fpga_b3_p	Input	1	Arloġġ ta' tħaddim ħieles ta' 100 MHz għall-arloġġ ta' referenza tal-qalba
REFCLK_FMCB_P (Edizzjoni Intel Quartus Prime Pro)	Input	1	Arloġġ ta' tħaddim ħieles ta' 625 MHz għall-arloġġ ta' referenza tat-transceiver; dan l-arloġġ jista 'jkun ta' kwalunkwe frekwenza

Buttuni tal-Utent u LEDs
user_pb	Input	1	Imbotta buttuna biex tikkontrolla l-funzjonalità tad-disinn HDMI Intel FPGA IP
cpu_resetn	Input	1	Reset globali
user_led_g	Output	4	Display LED aħdar Irreferi għal Setup tal-Hardware f'paġna 89 għal aktar informazzjoni dwar il-funzjonijiet LED.
user_led_r	Output	4	Display LED aħmar Irreferi għal Setup tal-Hardware f'paġna 89 għal aktar informazzjoni dwar il-funzjonijiet LED.

Labar tal-Kard tal-Bint HDMI FMC fuq il-Port B tal-FMC
fmcb_gbtclk_m2c_p_0	Input	1	Arloġġ HDMI RX TMDS
fmcb_dp_m2c_p	Input	3	HDMI RX kanali tad-dejta ħomor, ħodor u blu • Reviżjoni 11 tal-karta bint Bitec — [0]: RX TMDS Channel 1 (Aħdar) — [1]: RX TMDS Channel 2 (Aħmar) — [2]: RX TMDS Channel 0 (Blu) • Bitec bint card reviżjoni 4 jew 6 — [0]: RX TMDS Channel 1 (Aħdar)— polarità invertita — [1]: RX TMDS Channel 0 (Blu)— polarità invertita — [2]: RX TMDS Channel 2 (Aħmar)— polarità invertita
fmcb_dp_c2m_p	Output	4	Arloġġ HDMI TX, kanali tad-dejta aħmar, aħdar u blu • Reviżjoni 11 tal-karta bint Bitec — [0]: TX TMDS Channel 2 (Aħmar) — [1]: TX TMDS Channel 1 (Aħdar) — [2]: TX TMDS Channel 0 (Blu) — [3]: TX TMDS Clock Channel • Bitec bint card reviżjoni 4 jew 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS Channel 0 (Blu) — [2]: TX TMDS Channel 1 (Aħdar) — [3]: TX TMDS Channel 2 (Aħmar)
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V qawwa skoperta
fmcb_la_rx_p_8	Inout	1	HDMI RX hot plug tiskopri
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA għal DDC u SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL għal DDC u SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX hot plug tiskopri
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA għal DDC u SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL għal DDC u SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA għall-kontroll tas-sewwieq
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL għall-kontroll tas-sewwieq

Tabella 42. Sinjali tal-Ogħla Livell HDMI RX

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjali tal-Arloġġ u Reset
mgmt_clk	Input	1	Input tal-arloġġ tas-sistema (100 MHz)
fr_clk (Edizzjoni Intel Quartus Prime Pro)	Input	1	Arloġġ li jaħdem b'xejn (625 MHz) għall-arloġġ ta' referenza tat-transceiver primarju. Dan l-arloġġ huwa meħtieġ għall-kalibrazzjoni tat-transceiver waqt l-istat tal-power-up. Dan l-arloġġ jista 'jkun ta' kwalunkwe frekwenza.
reset	Input	1	Input ta' reset tas-sistema

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjali tal-Arloġġ u Reset
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Input	1	Input reset tat-transceiver. Dan is-sinjal jiġi affermat waqt il-proċess tal-bidla tal-arloġġi ta' referenza (minn arloġġ ta' tħaddim ħieles għal arloġġ TMDS) fl-istat ta' power-up.
tmds_clk_in	Input	1	Arloġġ HDMI RX TMDS
i2c_clk	Input	1	Input ta 'l-arloġġ għal interface DDC u SCDC
vid_clk_out	Output	1	Output tal-arloġġ tal-vidjo
ls_clk_out	Output	1	Ħruġ tal-arloġġ tal-veloċità tal-link
sys_init	Output	1	Inizjalizzazzjoni tas-sistema biex tirrisettja s-sistema mal-power-up

RX Transceiver u Sinjali IOPLL
rx_serial_data	Input	3	Data serjali HDMI lill-RX Native PHY
gxb_rx_ready	Output	1	Tindika RX Native PHY hija lesta
gxb_rx_cal_busy_out	Output	3	RX Native PHY kalibrazzjoni okkupat għall-arbitru transceiver
gxb_rx_cal_busy_in	Input	3	Sinjal okkupat tal-kalibrazzjoni mill-arbitru tat-transceiver għall-RX Native PHY
iopll_locked	Output	1	Indika IOPLL huwa msakkra
gxb_reconfig_write	Input	3	Konfigurazzjoni mill-ġdid tat-transceiver Interface Avalon-MM mill-RX Native PHY għall-arbitru tat-transceiver
gxb_reconfig_read	Input	3
gxb_reconfig_address	Input	30
gxb_reconfig_writedata	Input	96
gxb_reconfig_readdata	Output	96
gxb_reconfig_waitrequest	Output	3

Ġestjoni tar-Rikonfigurazzjoni RX
rx_reconfig_en	Output	1	Rikonfigurazzjoni RX tippermetti sinjal
miżura	Output	24	Kejl tal-frekwenza tal-arloġġ HDMI RX TMDS (f'10 ms)
miżura_valida	Output	1	Jindika li s-sinjal tal-kejl huwa validu
os	Output	1	oversampfattur tal-ling: • 0: Ebda oversamplipp • 1: 5× oversamplipp
reconfig_mgmt_write	Output	1	Ġestjoni tar-rikonfigurazzjoni RX Interfaċċja mmappjata bil-memorja Avalon għall-arbitru tat-transceiver
reconfig_mgmt_read	Output	1
reconfig_mgmt_address	Output	12

reconfig_mgmt_writedata	Output	32
reconfig_mgmt_readdata	Input	32
reconfig_mgmt_waitrequest	Input	1

Sinjali tal-qalba HDMI RX
TMDS_Bit_clock_Ratio	Output	1	Interfaces tar-reġistru SCDC
audio_de	Output	1	Interfaces awdjo tal-qalba HDMI RX Irreferi għat-taqsima tal-Interfaces tas-Sink fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
dejta_awdjo	Output	256
audio_info_ai	Output	48
awdjo_N	Output	20
audio_CTS	Output	20
awdjo_metadata	Output	165
awdjo_format	Output	5
aux_pkt_data	Output	72	Interfaces awżiljarji tal-qalba HDMI RX Irreferi għat-taqsima tal-Interfaces tas-Sink fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
aux_pkt_addr	Output	6
aux_pkt_wr	Output	1
aux_data	Output	72
aux_sop	Output	1
aux_eop	Output	1
aux_valid	Output	1
aux_error	Output	1
gcp	Output	6	Sinjali tal-ġenb tal-ġenb tal-qalba HDMI RX Irreferi għat-taqsima tal-Interfaces tas-Sink fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
info_avi	Output	112
info_vsi	Output	61
colordepth_mgmt_sync	Output	2
vid_data	Output	N*48	Portijiet tal-vidjo tal-qalba HDMI RX Nota: N = simboli għal kull arloġġ Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
vid_vsync	Output	N
vid_hsync	Output	N
vid_de	Output	N
mod	Output	1	Kontroll tal-qalba HDMI RX u portijiet tal-istatus Nota: N = simboli għal kull arloġġ Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
ctrl	Output	N*6
msakkra	Output	3
vid_lock	Output	1
in_5v_power	Input	1	HDMI RX 5V tiskopri u hotplug tiskopri Irreferi għall- Sink Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC u interface SCDC
hdmi_rx_i2c_scl	Inout	1

Sinjali RX EDID RAM
edid_ram_access	Input	1	HDMI RX EDID RAM aċċess interface. Asserixxi edid_ram_access meta trid tikteb jew taqra mill-EDID RAM, inkella dan is-sinjal għandu jinżamm baxx.
edid_ram_address	Input	8
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Output	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Output	1

Tabella 43. Sinjali tal-Ogħla Livell HDMI TX

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
Sinjali tal-Arloġġ u Reset
mgmt_clk	Input	1	Input tal-arloġġ tas-sistema (100 MHz)
fr_clk (Edizzjoni Intel Quartus Prime Pro)	Input	1	Arloġġ li jaħdem b'xejn (625 MHz) għall-arloġġ ta' referenza tat-transceiver primarju. Dan l-arloġġ huwa meħtieġ għall-kalibrazzjoni tat-transceiver waqt l-istat tal-power-up. Dan l-arloġġ jista 'jkun ta' kwalunkwe frekwenza.
reset	Input	1	Input ta' reset tas-sistema
hdmi_clk_in	Input	1	Arloġġ ta' referenza għal TX IOPLL u TX PLL. Il-frekwenza tal-arloġġ hija l-istess bħall-frekwenza tal-arloġġ TMDS.
vid_clk_out	Output	1	Output tal-arloġġ tal-vidjo
ls_clk_out	Output	1	Ħruġ tal-arloġġ tal-veloċità tal-link
sys_init	Output	1	Inizjalizzazzjoni tas-sistema biex tirrisettja s-sistema mal-power-up
reset_xcvr	Input	1	Irrisettja għal transceiver TX
reset_pll	Input	1	Irrisettja għal IOPLL u TX PLL
reset_pll_reconfig	Output	1	Irrisettja għal rikonfigurazzjoni PLL

TX Transceiver u Sinjali IOPLL
tx_serial_data	Output	4	Data serjali HDMI mit-TX Native PHY
gxb_tx_ready	Output	1	Tindika TX Native PHY hija lesta
gxb_tx_cal_busy_out	Output	4	TX Native PHY kalibrazzjoni busy sinjal lill-arbitru transceiver
gxb_tx_cal_busy_in	Input	4	Sinjal okkupat tal-kalibrazzjoni mill-arbitru tat-transceiver għat-TX Native PHY

TX Transceiver u Sinjali IOPLL
iopll_locked	Output	1	Indika IOPLL huwa msakkra
txpll_locked	Output	1	Indika TX PLL huwa msakkar
gxb_reconfig_write	Input	4	Konfigurazzjoni mill-ġdid tat-transceiver Interface mappjat bil-memorja Avalon mit-TX Native PHY għall-arbitru tat-transceiver
gxb_reconfig_read	Input	4
gxb_reconfig_address	Input	40
gxb_reconfig_writedata	Input	128
gxb_reconfig_readdata	Output	128
gxb_reconfig_waitrequest	Output	4

Sinjali ta' Rikonfigurazzjoni TX IOPLL u TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Input	1	Konfigurazzjoni mill-ġdid TX IOPLL/TX PLL Interfaces mappjati bil-memorja Avalon
pll_reconfig_read/ tx_pll_reconfig_read	Input	1
pll_reconfig_address/ tx_pll_reconfig_address	Input	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Input	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Output	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Output	1
os	Input	2	oversampfattur tal-ling: • 0: Ebda oversamplipp • 1: 3× oversamplipp • 2: 4× oversamplipp • 3: 5× oversamplipp
miżura	Input	24	Jindika l-frekwenza tal-arloġġ TMDS tar-riżoluzzjoni tal-vidjo li jittrasmetti.

Sinjali tal-qalba HDMI TX
ctrl	Input	6*N	Interfaces tal-kontroll tal-qalba HDMI TX Nota: N = Simboli għal kull arloġġ Irreferi għat-taqsima Interfaces tas-Sors fil- HDMI Intel FPGA IP User Guide għal aktar informazzjoni.
mod	Input	1
TMDS_Bit_clock_Ratio	Input	1	SCInterfaces tar-reġistru DC Irreferi għat-taqsima tal-Interfaces tas-Sors fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
Scrambler_Enable	Input	1
audio_de	Input	1	Interfaces tal-awdjo tal-qalba HDMI TX Irreferi għall- Sors Interfaces sezzjoni fil- Gwida għall-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
audio_mute	Input	1
dejta_awdjo	Input	256
kompla...

Sinjali tal-qalba HDMI TX
audio_info_ai	Input	49
awdjo_N	Input	22
audio_CTS	Input	22
awdjo_metadata	Input	166
awdjo_format	Input	5
i2c_master_write	Input	1	TX I2C kaptan Interfaċċja mappjata bil-memorja Avalon għall-kaptan I2C ġewwa l-qalba TX. Nota: Dawn is-sinjali huma disponibbli biss meta tixgħel il- Inkludi I2C parametru.
i2c_master_read	Input	1
i2c_master_address	Input	4
i2c_master_writedata	Input	32
i2c_master_readdata	Output	32
aux_ready	Output	1	Interfaces awżiljarji tal-qalba HDMI TX Irreferi għat-taqsima tal-Interfaces tas-Sors fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
aux_data	Input	72
aux_sop	Input	1
aux_eop	Input	1
aux_valid	Input	1
gcp	Input	6	Sinjali tal-ġenb tal-ġenb tal-qalba HDMI TX Irreferi għat-taqsima tal-Interfaces tas-Sors fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
info_avi	Input	113
info_vsi	Input	62
vid_data	Input	N*48	Portijiet tal-vidjo tal-qalba HDMI TX Nota: N = simboli għal kull arloġġ Irreferi għat-taqsima tal-Interfaces tas-Sors fil-Gwida tal-Utent HDMI Intel FPGA IP għal aktar informazzjoni.
vid_vsync	Input	N
vid_hsync	Input	N
vid_de	Input	N

I2C u Hot Plug Individwa Sinjali
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Nota: Meta tixgħel il - Inkludi I2C parametru, dan is-sinjal jitqiegħed fil-qalba TX u mhux se jkun viżibbli f'dan il-livell.	Output	1	Interfaces mappjati bil-memorja I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Nota: Meta tixgħel il - Inkludi I2C parametru, dan is-sinjal jitqiegħed fil-qalba TX u mhux se jkun viżibbli f'dan il-livell.	Output	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Nota: Meta tixgħel il - Inkludi I2C parametru, dan is-sinjal jitqiegħed fil-qalba TX u mhux se jkun viżibbli f'dan il-livell.	Input	1
kompla...

I2C u Hot Plug Individwa Sinjali
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Nota: Meta tixgħel il - Inkludi I2C parametru, dan is-sinjal jitqiegħed fil-qalba TX u mhux se jkun viżibbli f'dan il-livell.	Input	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Input	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Input	1
hdmi_tx_i2c_sda	Inout	1	Interfaces HDMI TX DDC u SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	Interface I2C għal Bitec Daughter Card Reviżjoni 11 Kontroll TI181
hdmi_tx_ti_i2c_sda (Edizzjoni Standard Intel Quartus Prime)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Edizzjoni Standard Intel Quartus Prime)	Inout	1
tx_i2c_avalon_waitrequest	Output	1	Interfaces mappjati bil-memorja Avalon tal-kaptan I2C
tx_i2c_avalon_address (Edizzjoni Standard Intel Quartus Prime)	Input	3
tx_i2c_avalon_writedata (Edizzjoni Standard Intel Quartus Prime)	Input	8
tx_i2c_avalon_readdata (Edizzjoni Standard Intel Quartus Prime)	Output	8
tx_i2c_avalon_chipselect (Edizzjoni Standard Intel Quartus Prime)	Input	1
tx_i2c_avalon_write (Edizzjoni Standard Intel Quartus Prime)	Input	1
tx_i2c_irq (Edizzjoni Standard Intel Quartus Prime)	Output	1
tx_ti_i2c_avalon_waitrequest (Edizzjoni Standard Intel Quartus Prime)	Output	1
tx_ti_i2c_avalon_address (Edizzjoni Standard Intel Quartus Prime)	Input	3
tx_ti_i2c_avalon_writedata (Edizzjoni Standard Intel Quartus Prime)	Input	8
tx_ti_i2c_avalon_readdata (Edizzjoni Standard Intel Quartus Prime)	Output	8
kompla...

I2C u Hot Plug Individwa Sinjali
tx_ti_i2c_avalon_chipselect (Edizzjoni Standard Intel Quartus Prime)	Input	1
tx_ti_i2c_avalon_write (Edizzjoni Standard Intel Quartus Prime)	Input	1
tx_ti_i2c_irq (Edizzjoni Standard Intel Quartus Prime)	Output	1
hdmi_tx_hpd_n	Input	1	HDMI TX hotplug jiskopri interfaces
tx_hpd_ack	Input	1
tx_hpd_req	Output	1

Tabella 44. Sinjali tal-Arbitru tat-Transceiver

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
clk	Input	1	Arloġġ ta 'konfigurazzjoni mill-ġdid. Dan l-arloġġ għandu jaqsam l-istess arloġġ mal-blokki tal-ġestjoni tar-rikonfigurazzjoni.
reset	Input	1	Irrisettja sinjal. Dan ir-reset għandu jaqsam l-istess reset mal-blokki tal-ġestjoni tar-rikonfigurazzjoni.
rx_rcfg_en	Input	1	Ir-rikonfigurazzjoni RX tippermetti sinjal
tx_rcfg_en	Input	1	Sinjal ta 'abilitazzjoni tar-rikonfigurazzjoni TX
rx_rcfg_ch	Input	2	Jindika liema kanal għandu jiġi kkonfigurat mill-ġdid fuq il-qalba RX. Dan is-sinjal għandu dejjem jibqa' affermat.
tx_rcfg_ch	Input	2	Jindika liema kanal għandu jiġi kkonfigurat mill-ġdid fuq il-qalba TX. Dan is-sinjal għandu dejjem jibqa' affermat.
rx_reconfig_mgmt_write	Input	1	Konfigurazzjoni mill-ġdid Interfaces Avalon-MM mill-ġestjoni tar-rikonfigurazzjoni RX
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	Input	1	Konfigurazzjoni mill-ġdid Interfaces Avalon-MM mill-ġestjoni tar-rikonfigurazzjoni TX
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Konfigurazzjoni mill-ġdid Avalon-MM interfaces għat-transceiver
reconfig_read	Output	1
kompla...

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1
rx_cal_busy	Input	1	Sinjal tal-istatus tal-kalibrazzjoni mit-transceiver RX
tx_cal_busy	Input	1	Sinjal tal-istatus tal-kalibrazzjoni mit-transceiver TX
rx_reconfig_cal_busy	Output	1	Sinjal tal-istatus tal-kalibrazzjoni għall-kontroll mill-ġdid tal-PHY transceiver RX
tx_reconfig_cal_busy	Output	1	Sinjal tal-istatus tal-kalibrazzjoni mit-transceiver TX PHY reset kontroll

Tabella 45. Sinjali ta' Link RX-TX

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
reset	Input	1	Irrisettja għall-buffer FIFO tal-vidjo/awdjo/awżiljarju/sidebands.
hdmi_tx_ls_clk	Input	1	Arloġġ tal-veloċità tal-link HDMI TX
hdmi_rx_ls_clk	Input	1	Arloġġ tal-veloċità tal-link HDMI RX
hdmi_tx_vid_clk	Input	1	Arloġġ tal-vidjo HDMI TX
hdmi_rx_vid_clk	Input	1	Arloġġ tal-vidjo HDMI RX
hdmi_rx_locked	Input	3	Jindika l-istatus imsakkar tal-HDMI RX
hdmi_rx_de	Input	N	Interfaces tal-vidjo HDMI RX Nota: N = simboli għal kull arloġġ
hdmi_rx_hsync	Input	N
hdmi_rx_vsync	Input	N
hdmi_rx_data	Input	N*48
rx_audio_format	Input	5	Interfaces awdjo HDMI RX
rx_audio_metadata	Input	165
rx_audio_info_ai	Input	48
rx_audio_CTS	Input	20
rx_audio_N	Input	20
rx_audio_de	Input	1
rx_audio_data	Input	256
rx_gcp	Input	6	Interfaces tal-banda tal-ġenb HDMI RX
rx_info_avi	Input	112
rx_info_vsi	Input	61
kompla...

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
rx_aux_eop	Input	1	Interfaces awżiljarji HDMI RX
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
hdmi_tx_de	Output	N	Interfaces tal-vidjo HDMI TX Nota: N = simboli għal kull arloġġ
hdmi_tx_hsync	Output	N
hdmi_tx_vsync	Output	N
hdmi_tx_data	Output	N*48
tx_audio_format	Output	5	Interfaces awdjo HDMI TX
tx_audio_metadata	Output	165
tx_audio_info_ai	Output	48
tx_audio_CTS	Output	20
tx_audio_N	Output	20
tx_audio_de	Output	1
tx_audio_data	Output	256
tx_gcp	Output	6	Interfaces tal-banda tal-ġenb HDMI TX
tx_info_avi	Output	112
tx_info_vsi	Output	61
tx_aux_eop	Output	1	Interfaces awżiljarji HDMI TX
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_ready	Output	1

Tabella 46. Sinjali tas-Sistema tad-Disinjatur tal-Pjattaforma

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
cpu_clk (Edizzjoni Standard Intel Quartus Prime)	Input	1	Arloġġ tas-CPU
clock_bridge_0_in_clk_clk (Edizzjoni Intel Quartus Prime Pro)
cpu_clk_reset_n (Edizzjoni Standard Intel Quartus Prime)	Input	1	Irrisettjar tas-CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Input	1	Proporzjon tal-arloġġ tal-bit TMDS
measure_pio_external_connection_export	Input	24	Frekwenza tal-arloġġ TMDS mistennija
kompla...

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
measure_valid_pio_external_connection_export t	Input	1	Tindika li l-miżura PIO hija valida
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1	Interfaces Master I2C
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Output	3	I2C Master Avalon interfaces mappjati bil-memorja għal DDC u SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Input	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Output	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_address (Edizzjoni Standard Intel Quartus Prime)	Output	3	Interfaces mappjati bil-memorja I2C Master Avalon għar-reviżjoni 11 tal-karta bint Bitec, kontroll T1181
oc_i2c_master_ti_avalon_anti_slave_write (Edizzjoni Standard Intel Quartus Prime)	Output	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Edizzjoni Standard Intel Quartus Prime)	Input	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Output	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Input	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Edizzjoni Standard Intel Quartus Prime)	Output	1
kompla...

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
edid_ram_access_pio_external_connection_exp ort	Output	1	Interfaces ta' aċċess EDID RAM. Asserixxi edid_ram_access_pio_ external_connection_ export meta trid tikteb jew taqra mill-EDID RAM fuq in-naħa ta 'fuq tal-RX. Qabbad l-aċċess RAM EDID Avalon-MM slave fil-Platform Designer mal-interface EDID RAM fuq il-moduli RX tal-ogħla livell.
edid_ram_slave_translator_address	Output	8
edid_ram_slave_translator_write	Output	1
edid_ram_slave_translator_read	Output	1
edid_ram_slave_translator_readdata	Input	8
edid_ram_slave_translator_writedata	Output	8
edid_ram_slave_translator_waitrequest	Input	1
powerup_cal_done_export (Edizzjoni Intel Quartus Prime Pro)	Input	1	Rikonfigurazzjoni RX PMA Interfaces mappjati bil-memorja Avalon
rx_pma_cal_busy_export (Edizzjoni Intel Quartus Prime Pro)	Input	1
rx_pma_ch_export (Edizzjoni Intel Quartus Prime Pro)	Output	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Output	12
rx_pma_rcfg_mgmt_write (Edizzjoni Intel Quartus Prime Pro)	Output	1
rx_pma_rcfg_mgmt_read (Edizzjoni Intel Quartus Prime Pro)	Output	1
rx_pma_rcfg_mgmt_readdata (Edizzjoni Intel Quartus Prime Pro)	Input	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Output	32
rx_pma_rcfg_mgmt_waitrequest (Edizzjoni Intel Quartus Prime Pro)	Input	1
rx_pma_waitrequest_export (Edizzjoni Intel Quartus Prime Pro)	Input	1
rx_rcfg_en_export (Edizzjoni Intel Quartus Prime Pro)	Output	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1	TX PLL Rikonfigurazzjoni Interfaces mappjati bil-memorja Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
kompla...

Sinjal	Direzzjoni	Wisa'	Deskrizzjoni
tx_pll_waitrequest_pio_external_connection_ esportazzjoni	Input	1	TX PLL waitrequest
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	12	Konfigurazzjoni mill-ġdid TX PMA Interfaces mappjati bil-memorja Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1
tx_pma_waitrequest_pio_external_connection_ esportazzjoni	Input	1	TX PMA waitrequest
tx_pma_cal_busy_pio_external_connection_exp ort	Input	1	TX PMA Rikalibrazzjoni Busy
tx_pma_ch_export	Output	2	Kanali TX PMA
tx_rcfg_en_pio_external_connection_export	Output	1	TX PMA Rikonfigurazzjoni Ippermettiet
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Output	32	TX IOPLL Rikonfigurazzjoni Avalon interfaces mappjati bil-memorja
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Input	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Input	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Output	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Output	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Output	1
tx_os_pio_external_connection_export	Output	2	oversampfattur tal-ling: • 0: Ebda oversamplipp • 1: 3× oversamplipp • 2: 4× oversamplipp • 3: 5× oversamplipp
tx_rst_pll_pio_external_connection_export	Output	1	Irrisettja għal IOPLL u TX PLL
tx_rst_xcvr_pio_external_connection_export	Output	1	Irrisettja għal TX Native PHY
wd_timer_resetrequest_reset	Output	1	Irrisettja l-arloġġ tal-għassa
color_depth_pio_external_connection_export	Input	2	Fond tal-kulur
tx_hpd_ack_pio_external_connection_export	Output	1	Għal TX hotplug iskoperta handshaking
tx_hpd_req_pio_external_connection_export	Input	1

3.8. Disinn Parametri RTL
Uża l-HDMI TX u RX Top RTL parametri biex tippersonalizza d-disinn example.
Ħafna mill-parametri tad-disinn huma disponibbli fid-Disinn Example tab tal-editur tal-parametru HDMI Intel FPGA IP. Inti xorta tista 'tbiddel id-disinn example settings inti
magħmula fl-editur tal-parametri permezz tal-parametri RTL.

Tabella 47. Parametri ta 'fuq HDMI RX

Parametru	Valur	Deskrizzjoni
SUPPORT_DEEP_COLOR	• 0: L-ebda kulur fil-fond • 1: Kulur profond	Jiddetermina jekk il-qalba tistax tikkodifika formati ta 'kulur profond.
SUPPORT_AUXILIARY	• 0: L-ebda AUX • 1: AUX	Jiddetermina jekk il-kodifikazzjoni tal-kanal awżiljarju huwiex inkluż.
SYMBOLS_PER_CLOCK	8	Jappoġġja 8 simboli għal kull arloġġ għal apparati Intel Arria 10.
SUPPORT_AUDIO	• 0: L-ebda awdjo • 1: Awdjo	Jiddetermina jekk il-qalba tistax tikkodifika l-awdjo.
EDID_RAM_ADDR_WIDTH (Edizzjoni Standard Intel Quartus Prime)	8 (Valur default)	Log bażi 2 tad-daqs EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Mhux immirat għal xi karta bint Bitec HDMI • 4: Jappoġġja reviżjoni tal-karta bint Bitec HDMI 4 • 6: Targeting Bitec HDMI karta bint reviżjoni 6 •11: Targeting Bitec HDMI karta bint reviżjoni 11 (default)	Jispeċifika r-reviżjoni tal-karta bint Bitec HDMI użata. Meta tibdel ir-reviżjoni, id-disinn jista 'jbiddel il-kanali tat-transceiver u taqleb il-polarità skont ir-rekwiżiti tal-karta bint Bitec HDMI. Jekk issettja l-parametru BITEC_DAUGHTER_CARD_REV għal 0, id-disinn ma jagħmel l-ebda tibdil fil-kanali tat-transceiver u l-polarità.
POLARITY_INVERSION	• 0: Inverti polarità • 1: Taqlebx il-polarità	Issettja dan il-parametru għal 1 biex taqleb il-valur ta 'kull bit tad-dejta tal-input. L-issettjar ta' dan il-parametru għal 1 jassenja 4'b1111 lill-port rx_polinv tat-transceiver RX.

Tabella 48. Parametri ta 'fuq HDMI TX

Parametru	Valur	Deskrizzjoni
USE_FPLL	1	Jappoġġja fPLL bħala TX PLL biss għal apparati Intel Cyclone® 10 GX. Dejjem issettja dan il-parametru għal 1.
SUPPORT_DEEP_COLOR	• 0: L-ebda kulur fil-fond • 1: Kulur profond	Jiddetermina jekk il-qalba tistax tikkodifika formati ta 'kulur profond.
SUPPORT_AUXILIARY	• 0: L-ebda AUX • 1: AUX	Jiddetermina jekk il-kodifikazzjoni tal-kanal awżiljarju huwiex inkluż.
SYMBOLS_PER_CLOCK	8	Jappoġġja 8 simboli għal kull arloġġ għal apparati Intel Arria 10.
kompla...

Parametru	Valur	Deskrizzjoni
SUPPORT_AUDIO	• 0: L-ebda awdjo • 1: Awdjo	Jiddetermina jekk il-qalba tistax tikkodifika l-awdjo.
BITEC_DAUGHTER_CARD_REV	• 0: Mhux immirat għal xi karta bint Bitec HDMI • 4: Jappoġġja reviżjoni tal-karta bint Bitec HDMI 4 • 6: Targeting Bitec HDMI karta bint reviżjoni 6 • 11: Targeting Bitec HDMI karta bint reviżjoni 11 (default)	Jispeċifika r-reviżjoni tal-karta bint Bitec HDMI użata. Meta tibdel ir-reviżjoni, id-disinn jista 'jbiddel il-kanali tat-transceiver u taqleb il-polarità skont ir-rekwiżiti tal-karta bint Bitec HDMI. Jekk issettja l-parametru BITEC_DAUGHTER_CARD_REV għal 0, id-disinn ma jagħmel l-ebda tibdil fil-kanali tat-transceiver u l-polarità.
POLARITY_INVERSION	• 0: Inverti polarità • 1: Taqlebx il-polarità	Issettja dan il-parametru għal 1 biex taqleb il-valur ta 'kull bit tad-dejta tal-input. L-issettjar ta' dan il-parametru għal 1 jassenja 4'b1111 lill-port tx_polinv tat-transceiver TX.

3.9. Setup tal-Hardware
Id-disinn HDMI Intel FPGA IP example hija kapaċi HDMI 2.0b u twettaq dimostrazzjoni loopthrough għal nixxiegħa tal-vidjo HDMI standard.
Biex tmexxi t-test tal-ħardwer, qabbad apparat li jaħdem bl-HDMI—bħal karta grafika b'interface HDMI—mal-blokk Transceiver Native PHY RX, u s-sink HDMI
input.

1. Is-sink HDMI jiddekodifika l-port fi stream video standard u jibgħatha lill-qalba ta 'rkupru ta' l-arloġġ.
2. Il-qalba tal-HDMI RX jiddekodifika d-dejta tal-vidjo, awżiljarja u tal-awdjo biex tiġi miġbura lura b'mod parallel mal-qalba tal-HDMI TX permezz tad-DCFIFO.
3. Il-port tas-sors HDMI tal-karta bint FMC jittrasmetti l-immaġni lil monitor.

Nota:
Jekk trid tuża bord ieħor ta 'żvilupp Intel FPGA, trid tibdel l-assenjazzjonijiet tat-tagħmir u l-assenjazzjonijiet tal-pin. L-issettjar analogu tat-transceiver huwa ttestjat għall-kit ta 'żvilupp Intel Arria 10 FPGA u l-karta bint Bitec HDMI 2.0. Tista' timmodifika s-settings għall-bord tiegħek stess.

Tabella 49. Push Button abbord u Funzjonijiet LED tal-Utent

Imbotta Button/LED	Funzjoni
cpu_resetn	Agħfas darba biex twettaq reset tas-sistema.
user_pb[0]	Agħfas darba biex taqleb is-sinjal HPD mas-sors HDMI standard.
user_pb[1]	• Agħfas u żommha biex tagħti struzzjonijiet lill-qalba TX biex tibgħat is-sinjal kodifikat DVI. • Rilaxx biex tibgħat is-sinjal kodifikat HDMI.
user_pb[2]	• Agħfas u żommha biex tagħti struzzjonijiet lill-qalba TX biex tieqaf tibgħat l-InfoFrames mis-sinjali tal-banda tal-ġenb. • Irrilaxxa biex tkompli tibgħat l-InfoFrames mis-sinjali tal-sideband.
USER_LED[0]	RX HDMI PLL lock status. • 0 = Jinfetaħ • 1 = Imsakkar
USER_LED[1]	Stat lest tat-transceiver RX.
kompla...

Imbotta Button/LED	Funzjoni
	• 0 = Mhux lest • 1 = Lest
USER_LED[2]	RX HDMI core lock status. • 0 = Mill-inqas kanal 1 jinfetaħ • 1 = It-3 kanali kollha msakkra
USER_LED[3]	RX oversampling status. • 0 = Non-oversampled (rata tad-dejta > 1,000 Mbps f'apparat Intel Arria 10) • 1 = Oversampled (rata tad-dejta < 100 Mbps f'apparat Intel Arria 10)
USER_LED[4]	TX HDMI PLL lock status. • 0 = Jinfetaħ • 1 = Imsakkar
USER_LED[5]	Stat lest tat-transceiver TX. • 0 = Mhux lest • 1 = Lest
USER_LED[6]	TX transceiver PLL lock status. • 0 = Jinfetaħ • 1 = Imsakkar
USER_LED[7]	TX oversampling status. • 0 = Non-oversampled (rata tad-dejta > 1,000 Mbps f'apparat Intel Arria 10) • 1 = Oversampled (rata tad-dejta < 1,000 Mbps f'apparat Intel Arria 10)

3.10. Simulazzjoni Testbench
Il-bank tat-test tas-simulazzjoni jissimula l-loopback tas-serje HDMI TX għall-qalba RX.
Nota:
Dan il-bank tat-test ta' simulazzjoni mhuwiex appoġġat għal disinji bil-parametru Inkludi I2C attivat.

3. HDMI 2.0 Disinn Example (Appoġġ FRL = 0)
683156 | 2022.12.27
Figura 28. Dijagramma tal-Blokk tal-Blokk tat-Testbench ta' Simulazzjoni tal-IP HDMI Intel FPGA

Tabella 50. Komponenti Testbench

Komponent	Deskrizzjoni
TPG tal-vidjo	Il-ġeneratur tal-mudell tat-test tal-vidjo (TPG) jipprovdi l-istimolu tal-vidjo.
Awdjo Sample Ġen	L-awdjo sample ġeneratur jipprovdi awdjo sample stimulus. Il-ġeneratur jiġġenera mudell tad-dejta tat-test li jiżdied biex jiġi trażmess permezz tal-kanal tal-awdjo.
Aux Sample Ġen	L-aux sample ġeneratur jipprovdi l-s awżiljarjuample stimulus. Il-ġeneratur jiġġenera data fissa li għandha tiġi trażmessa mit-trasmettitur.
Iċċekkja CRC	Dan il-kontrollur jivverifika jekk il-frekwenza tal-arloġġ irkuprata tat-transceiver TX taqbilx mar-rata tad-dejta mixtieqa.
Awdjo Data Check	Il-verifika tad-dejta tal-awdjo tqabbel jekk il-mudell tad-dejta tat-test inkrementali jiġix riċevut u dekodifikat b'mod korrett.
Aux Data Check	Il-kontroll tad-data aux iqabbel jekk id-data aux mistennija tkunx riċevuta u dekodifikata b'mod korrett fuq in-naħa tar-riċevitur.

Il-bank tat-test ta' simulazzjoni HDMI jagħmel it-testijiet ta' verifika li ġejjin:

Karatteristika HDMI	Verifika
Data tal-vidjo	• It-testbench jimplimenta l-iċċekkjar CRC fuq il-vidjow tad-dħul u tal-ħruġ. • Jiċċekkja l-valur CRC tad-dejta trażmessa kontra s-CRC ikkalkulat fid-dejta tal-vidjo riċevuta. • It-testbench imbagħad iwettaq il-verifika wara li jiskopri 4 sinjali V-SYNC stabbli mir-riċevitur.
Dejta awżiljarja	• L-aux sampil-ġeneratur jiġġenera data fissa li għandha tiġi trażmessa mit-trasmettitur. • Fuq in-naħa tar-riċevitur, il-ġeneratur iqabbel jekk id-dejta awżiljarja mistennija tkunx riċevuta u dekodifikata b'mod korrett.
Data awdjo	• L-awdjo sampil-ġeneratur jiġġenera mudell tad-dejta tat-test li jiżdied biex jiġi trażmess permezz tal-kanal tal-awdjo. • Fuq in-naħa tar-riċevitur, il-kontrollur tad-dejta tal-awdjo jiċċekkja u jqabbel jekk il-mudell tad-dejta tat-test inkrementali jiġix riċevut u dekodifikat b'mod korrett.

Simulazzjoni b'suċċess tispiċċa bil-messaġġ li ġej:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENZA (kHz) = 48
# AUDIO_CHANNEL = 8
# Passa tas-simulazzjoni

Tabella 51. HDMI Intel FPGA IP Disinn Eżample Simulaturi Appoġġjati

Simulatur	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Iva	Iva
VCS/VCS MX	Iva	Iva
Riviera-PRO	Iva	Iva
Xcelium Parallel	Iva	Nru

3.11. Aġġorna d-Disinn Tiegħek
Tabella 52. Disinn HDMI Eżample Kompatibbiltà mal-Verżjoni tas-Softwer Preċedenti Intel Quartus Prime Pro Edition

Disinn Eżample Varjant	Kapaċità li Taġġorna għal Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Disinn Eżample (Appoġġ FRL = 0)	Nru

Għal kull disinn mhux kompatibbli examples, trid tagħmel dan li ġej:

1. Iġġenera disinn ġdid example fil-verżjoni tas-software attwali Intel Quartus Prime Pro Edition billi tuża l-istess konfigurazzjonijiet tad-disinn eżistenti tiegħek.
2. Qabbel id-disinn kollu example direttorju mad-disinn example iġġenerat bl-użu tal-verżjoni tas-softwer preċedenti Intel Quartus Prime Pro Edition. Port fuq il-bidliet misjuba.

HDCP Fuq HDMI 2.0/2.1 Disinn Eżample

Id-disinn tal-hardware HDCP fuq HDMI example jgħinek tevalwa l-funzjonalità tal-karatteristika HDCP u tippermettilek tuża l-karatteristika fid-disinji Intel Arria 10 tiegħek.
Nota:
Il-karatteristika HDCP mhix inkluża fis-softwer Intel Quartus Prime Pro Edition. Biex taċċessa l-karatteristika HDCP, ikkuntattja lil Intel fuq https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Protezzjoni ta' Kontenut Diġitali b'wisa' ta' frekwenza għolja (HDCP)
Il-Protezzjoni tal-Kontenut Diġitali b'wisa' ta' frekwenza għolja (HDCP) hija forma ta' protezzjoni tad-drittijiet diġitali biex toħloq konnessjoni sigura bejn is-sors mal-wiri.
Intel ħolqot it-teknoloġija oriġinali, li hija liċenzjata mill-grupp Digital Content Protection LLC. HDCP huwa metodu ta 'protezzjoni tal-kopja fejn il-fluss tal-awdjo/vidjo huwa encrypted bejn it-trasmettitur u r-riċevitur, u jipproteġih kontra l-ikkupjar illegali.
Il-karatteristiċi HDCP jaderixxu mal-verżjoni tal-Ispeċifikazzjoni HDCP 1.4 u l-verżjoni tal-Ispeċifikazzjoni HDCP 2.3.
L-IPs HDCP 1.4 u HDCP 2.3 iwettqu l-komputazzjoni kollha fi ħdan il-loġika tal-qalba tal-hardware mingħajr l-ebda valuri kunfidenzjali (bħal ċavetta privata u ċavetta tas-sessjoni) li jkunu aċċessibbli minn barra l-IP encrypted.

Tabella 53. Funzjonijiet IP HDCP

HDCP IP	Funzjonijiet
HDCP 1.4 IP	• Skambju ta' awtentikazzjoni — Komputazzjoni taċ-ċavetta prinċipali (Km) — Ġenerazzjoni ta' An każwali — Komputazzjoni taċ-ċavetta tas-sessjoni (Ks), M0 u R0. • Awtentikazzjoni b'ripetitur — Komputazzjoni u verifika ta' V u V' • Verifika tal-integrità tal-link — Komputazzjoni taċ-ċavetta tal-qafas (Ki), Mi u Ri.
kompla...

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.
*Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

ISO
9001:2015
Reġistrat

HDCP IP	Funzjonijiet
	• Il-modi taċ-ċifra kollha inklużi hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, u hdcpRngCipher • Sinjali oriġinali tal-istatus tal-kriptaġġ (DVI) u sinjalar tal-istatus tal-kriptaġġ imtejjeb (HDMI) • Ġeneratur ta' numru każwali veru (TRNG) — Implimentazzjoni diġitali sħiħa bbażata fuq ħardwer u ġeneratur ta' numri aleatorji mhux deterministiċi
HDCP 2.3 IP	• Ġenerazzjoni Master Key (km), Session Key (ks) u nonce (rn, riv). — Konformi mal-ġenerazzjoni ta' numru każwali NIST.SP800-90A • Awtentikazzjoni u skambju taċ-ċavetta — Ġenerazzjoni ta' numri każwali għal rtx u rrx konformi ma' NIST.SP800-90A ġenerazzjoni ta' numri każwali — Verifika tal-firma taċ-ċertifikat tar-riċevitur (certrx) bl-użu taċ-ċavetta pubblika DCP (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) encryption u decryption tal-Master Key (km) — Derivazzjoni ta’ kd (dkey0, dkey1) bl-użu tal-mod AES-CTR — Komputazzjoni u verifika ta' H u H' — Komputazzjoni ta’ Ekh(km) u km (tqabbil) • Awtentikazzjoni b'ripetitur — Komputazzjoni u verifika ta' V u V' — Komputazzjoni u verifika ta' M u M' • Tiġdid tas-sistema (SRM) — Verifika tal-firma SRM bl-użu ta’ kpubdcp — 3072 bit RSASSA-PKCS#1 v1.5 • Skambju taċ-Ċavetta tas-Sessjoni • Ġenerazzjoni u komputazzjoni ta' Edkey(ks) u riv. • Derivazzjoni ta' dkey2 bl-użu tal-mod AES-CTR • Iċċekkja tal-lokalità — Komputazzjoni u verifika ta' L u L' — Ġenerazzjoni ta' nonce (rn) • Ġestjoni tal-fluss tad-dejta — Ġenerazzjoni taċ-ċavetta bbażata fuq il-mod AES-CTR • Algoritmi kripto asimmetriċi — RSA b'tul tal-modulu ta' 1024 (kpubrx) u 3072 (kpubdcp) bit — RSA-CRT (Teorema tal-Fdal Ċiniż) b'tul tal-modulu ta' 512 (kprivrx) bit u tul tal-esponent ta' 512 (kprivrx) bit • Funzjoni kriptografika ta 'livell baxx — Algoritmi kripto simmetriċi • Modalità AES-CTR b'tul ewlieni ta '128 bit — Algoritmi hash, MGF u HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Ġeneratur ta' numru każwali veru (TRNG) • NIST.SP800-90A konformi • Implimentazzjoni diġitali sħiħa bbażata fuq ħardwer u ġeneratur ta' numru każwali mhux deterministiku

4.1.1. HDCP Fuq HDMI Disinn Eżample Arkitettura
Il-karatteristika HDCP tipproteġi d-dejta hekk kif id-dejta tiġi trażmessa bejn apparati konnessi permezz ta’ HDMI jew interfaces diġitali oħra protetti bl-HDCP.
Is-sistemi protetti mill-HDCP jinkludu tliet tipi ta’ tagħmir:

4. HDCP Fuq HDMI 2.0/2.1 Disinn Example
683156 | 2022.12.27
• Sorsi (TX)
• Sinkijiet (RX)
• Ripetituri
Dan id-disinn example juri s-sistema HDCP f'apparat ripetitur fejn jaċċetta data, jiddekofra, imbagħad jerġa 'jikkodifika d-data, u finalment jerġa' jittrażmetti d-data. Ir-ripetituri għandhom kemm inputs kif ukoll outputs HDMI. Jipprova l-buffers FIFO biex iwettaq pass-through dirett tal-video stream HDMI bejn is-sink HDMI u s-sors. Jista 'jwettaq xi proċessar tas-sinjali, bħall-konverżjoni ta' vidjows f'format ta 'riżoluzzjoni ogħla billi tissostitwixxi l-buffers FIFO bil-qalba tal-IP Suite tal-Vidjo u l-Ipproċessar tal-Immaġini (VIP).

Figura 29. HDCP Over HDMI Design Example Block Diagram

Id-deskrizzjonijiet li ġejjin dwar l-arkitettura tad-disinn example jikkorrispondu mal-HDCP fuq disinn HDMI example block diagram. Meta SUPPORT FRL = 1 jew
APPOĠĠ HDCP KEY MANAGEMENT = 1, id-disinn exampil-ġerarkija tal-le hija kemxejn differenti minn Figura 29 f'paġna 95 iżda l-funzjonijiet HDCP sottostanti jibqgħu l-
l-istess.

1. L-HDCP1x u l-HDCP2x huma IPs li huma disponibbli permezz tal-editur tal-parametri IP HDMI Intel FPGA. Meta tikkonfigura l-HDMI IP fl-editur tal-parametri, tista 'tippermetti u tinkludi jew HDCP1x jew HDCP2x jew iż-żewġ IPs bħala parti mis-subsistema. Biż-żewġ IPs HDCP attivati, l-IP HDMI tikkonfigura ruħha fit-topoloġija tal-kaskata fejn l-IPs HDCP2x u HDCP1x huma konnessi back-to-back.
   • L-interface tal-ħruġ HDCP tal-HDMI TX jibgħat data tal-vidjo awdjo mhux kriptat.
   • Id-dejta mhux kriptata tiġi kkodifikata mill-blokk HDCP attiv u mibgħuta lura fil-HDMI TX fuq l-interface HDCP Ingress għat-trasmissjoni fuq il-link.
   • Is-subsistema tas-CPU bħala l-kontrollur ewlieni tal-awtentikazzjoni tiżgura li wieħed biss mill-IPs HDCP TX huwa attiv fi kwalunkwe ħin partikolari u l-ieħor huwa passiv.
   • Bl-istess mod, l-HDCP RX jiddeċifra wkoll id-dejta riċevuta fuq il-link minn HDCP TX estern.
2. Għandek bżonn tipprogramma l-IPs HDCP b'ċwievet ta 'produzzjoni maħruġa għall-Protezzjoni tal-Kontenut Diġitali (DCP). Ibgħat iċ-ċwievet li ġejjin:
   Tabella 54. Ċwievet tal-Produzzjoni maħruġa mid-DCP
   

   HDCP	TX / RX	Ċwievet
   HDCP2x	TX	16-il bytes: Kostanti Globali (lc128)
   	RX	• 16-il byte (l-istess bħal TX): Kostanti Globali (lc128) • 320 bytes: Ċavetta Privata RSA (kprivrx) • 522 bytes: Ċertifikat taċ-Ċavetta Pubblika RSA (certrx)
   HDCP1x	TX	• 5 bytes: TX Key Selection Vector (Aksv) • 280 bytes: TX Private Device Keys (Akeys)
   	RX	• 5 bytes: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   Id-disinn example timplimenta l-memorji ewlenin bħala sempliċi dual-port, dual-clock RAM sinkroniku. Għal daqs żgħir taċ-ċavetta bħal HDCP2x TX, l-IP jimplimenta l-memorja taċ-ċavetta billi juża reġistri fil-loġika regolari.
   Nota: Intel ma tipprovdix iċ-ċwievet tal-produzzjoni HDCP bid-disinn example jew Intel FPGA IPs taħt kwalunkwe ċirkostanza. Biex tuża l-IPs HDCP jew id-disinn example, trid issir addottatur HDCP u takkwista ċ-ċwievet tal-produzzjoni direttament mill-Protezzjoni tal-Kontenut Diġitali LLC (DCP).
   Biex tmexxi d-disinn example, inti jew teditja l-memorja ewlenija files fil-ħin tal-kumpilazzjoni biex tinkludi ċ-ċwievet tal-produzzjoni jew timplimenta blokki loġiċi biex taqra b'mod sikur iċ-ċwievet tal-produzzjoni minn apparat ta 'ħażna esterna u tiktebhom fil-memorji ewlenin fil-ħin tat-tħaddim.

3. Tista 'tqabbad il-funzjonijiet kriptografiċi implimentati fl-HDCP2x IP bi kwalunkwe frekwenza sa 200 MHz. Il-frekwenza ta 'dan l-arloġġ tiddetermina kemm malajr il-
   L-awtentikazzjoni HDCP2x topera. Tista 'tagħżel li taqsam l-arloġġ ta' 100 MHz użat għall-proċessur Nios II iżda l-latenza tal-awtentikazzjoni tkun irduppjata meta mqabbla mal-użu ta 'arloġġ ta' 200 MHz.
4. Il-valuri li jridu jiġu skambjati bejn l-HDCP TX u l-HDCP RX huma kkomunikati fuq l-interface HDMI DDC (interface serjali I2 C) tal-HDCP-
   interface protett. L-HDCP RX għandu jippreżenta apparat loġiku fuq ix-xarabank I2C għal kull link li jappoġġja. L-iskjav I2C huwa duplikat għall-port HDCP b'indirizz tal-apparat ta '0x74. Huwa jmexxi l-port tar-reġistru HDCP (Avalon-MM) kemm tal-IPs RX HDCP2x kif ukoll HDCP1x.
5. L-HDMI TX juża l-kaptan IC biex jaqra l-EDID minn RX u jittrasferixxi d-dejta SCDC li hija meħtieġa għall-operazzjoni HDMI 2.0 lil RX. L-istess kaptan I2C li huwa mmexxi mill-proċessur Nios II jintuża wkoll biex jittrasferixxi l-messaġġi HDCP bejn TX u RX. Il-kaptan I2C huwa inkorporat fis-subsistema tas-CPU.
6. Il-proċessur Nios II jaġixxi bħala l-kaptan fil-protokoll ta 'awtentikazzjoni u jmexxi r-reġistri tal-kontroll u l-istatus (Avalon-MM) kemm tal-HDCP2x kif ukoll tal-HDCP1x TX
   IPs. Is-sewwieqa tas-softwer jimplimenta l-magna tal-istat tal-protokoll tal-awtentikazzjoni inkluża l-verifika tal-firma taċ-ċertifikat, l-iskambju taċ-ċavetta prinċipali, il-kontroll tal-lokalità, l-iskambju taċ-ċavetta tas-sessjoni, it-tqabbil, il-kontroll tal-integrità tal-link (HDCP1x), u l-awtentikazzjoni b'ripetituri, bħall-propagazzjoni tal-informazzjoni tat-topoloġija u l-propagazzjoni tal-informazzjoni tal-ġestjoni tan-nixxiegħa. Is-sewwieqa tas-softwer ma jimplimentaw l-ebda waħda mill-funzjonijiet kriptografiċi meħtieġa mill-protokoll ta 'awtentikazzjoni. Minflok, il-ħardwer IP HDCP jimplimenta l-funzjonijiet kriptografiċi kollha li jiżgura li l-ebda valuri kunfidenzjali ma jkunu jistgħu jiġu aċċessati.
   7. F'dimostrazzjoni vera ta 'ripetitur fejn l-informazzjoni tat-topoloġija tal-propagazzjoni upstream hija meħtieġa, il-proċessur Nios II imexxi l-Port tal-Messaġġ tar-Ripetitur (Avalon-MM) kemm tal-IPs RX HDCP2x kif ukoll tal-HDCP1x. Il-proċessur Nios II jikklerja l-bit RX REPEATER għal 0 meta jiskopri li l-downstream konness ma jkunx kapaċi HDCP jew meta l-ebda downstream ma jkun konness. Mingħajr konnessjoni downstream, is-sistema RX issa hija riċevitur end-point, aktar milli ripetitur. Bil-maqlub, il-proċessur Nios II jistabbilixxi l-bit RX REPEATER għal 1 meta jiskopri li l-downstream huwa kapaċi HDCP.

4.2. Nios II Processor Software Flow
Il-flowchart tas-softwer Nios II tinkludi l-kontrolli tal-awtentikazzjoni HDCP fuq l-applikazzjoni HDMI.
Figura 30. Flowchart tas-Software tal-Proċessur Nios II

1. Is-softwer Nios II jinizjalizza u jerġa 'jissettja l-HDMI TX PLL, TX transceiver PHY, I2C master u r-retimer estern TI.
2. Is-softwer Nios II jeżamina sinjal validu ta 'sejbien ta' rata perjodika miċ-ċirkwit ta 'skoperta tar-rata RX biex jiddetermina jekk ir-riżoluzzjoni tal-vidjo nbidlitx u jekk tkunx meħtieġa rikonfigurazzjoni TX. Is-softwer istħarriġ ukoll is-sinjal ta 'skoperta ta' hot-plug TX biex jiddetermina jekk seħħx avveniment ta 'hot-plug TX.
3. Meta sinjal validu riċevut minn ċirkwit ta 'skoperta tar-rata RX, is-softwer Nios II jaqra l-SCDC u l-valuri tal-fond tal-arloġġ mill-HDMI RX u jirkupra l-medda tal-frekwenza tal-arloġġ ibbażata fuq ir-rata misjuba biex jiddetermina jekk humiex meħtieġa r-rikonfigurazzjoni HDMI TX PLL u transceiver PHY. Jekk tkun meħtieġa rikonfigurazzjoni TX, is-softwer Nios II jikkmanda lill-kaptan I2C biex jibgħat il-valur SCDC lil RX estern. Imbagħad jikkmanda biex terġa 'tikkonfigura t-transceiver HDMI TX PLL u TX
   PHY, segwit minn rikalibrazzjoni tal-apparat, u sekwenza reset. Jekk ir-rata ma tinbidilx, la konfigurazzjoni mill-ġdid TX u lanqas awtentikazzjoni mill-ġdid HDCP ma huma meħtieġa.
4. Meta seħħ avveniment hot-plug TX, is-softwer Nios II jikkmanda lill-kaptan I2C biex jibgħat il-valur SCDC lil RX estern, u mbagħad jaqra EDID minn RX
   u taġġorna l-EDID RAM intern. Is-softwer imbagħad jippropaga l-informazzjoni EDID għall-upstream.
5. Is-softwer Nios II jibda l-attività HDCP billi jikkmanda lill-kaptan I2C biex jaqra offset 0x50 minn RX estern biex jiskopri jekk l-downstream huwiex kapaċi HDCP, jew
   inkella:
   • Jekk il-valur HDCP2Version ritornat huwa 1, l-downstream huwa HDCP2xkapable.
   • Jekk il-valur ritornat tal-qari 0x50 kollu huwa 0's, l-downstream huwa kapaċi HDCP1x.
   • Jekk il-valur ritornat tal-qari 0x50 kollu huwa 1's, l-downstream jew mhux kapaċi HDCP jew inattiv.
   • Jekk id-downstream qabel ma jkunx kapaċi HDCP jew inattiv iżda bħalissa huwa kapaċi HDCP, is-softwer jistabbilixxi l-bit REPEATER tar-ripetitur upstream (RX) għal 1 biex jindika li RX issa huwa ripetitur.
   • Jekk il-downstream qabel kien kapaċi HDCP iżda bħalissa mhuwiex kapaċi HDCP jew inattiv, is-softwer jistabbilixxi l-bit REPEATER ta' għal 0 biex jindika li RX issa huwa riċevitur endpoint.
6. Is-softwer jibda l-protokoll ta 'awtentikazzjoni HDCP2x li jinkludi verifika tal-firma taċ-ċertifikat RX, skambju ta' ċavetta prinċipali, kontroll tal-lokalità, skambju ta 'ċavetta tas-sessjoni, tqabbil, awtentikazzjoni ma' ripetituri bħall-propagazzjoni ta 'informazzjoni topoloġija.
7. Meta jkun fi stat awtentikat, is-softwer Nios II jikkmanda lill-kaptan I2C biex jivvota r-reġistru RxStatus minn RX estern, u jekk is-softwer jiskopri li l-bit REAUTH_REQ huwa ssettjat, jibda l-awtentikazzjoni mill-ġdid u tiddiżattiva l-encryption TX.
8. Meta l-downstream huwa ripetitur u l-bit READY tar-reġistru RxStatus huwa ssettjat għal 1, dan normalment jindika li t-topoloġija downstream inbidlet. Għalhekk, is-softwer Nios II jikkmanda lill-kaptan I2C biex jaqra r-ReceiverID_List minn downstream u jivverifika l-lista. Jekk il-lista hija valida u ma jinstab l-ebda żball fit-topoloġija, is-softwer jipproċedi għall-modulu Content Stream Management. Inkella, tibda l-awtentikazzjoni mill-ġdid u tiddiżattiva l-encryption TX.
9. Is-softwer Nios II jipprepara l-valuri ReceiverID_List u RxInfo u mbagħad jikteb fil-port Avalon-MM Repeater Message tar-ripetitur upstream (RX). L-RX imbagħad jippropaga l-lista għal TX estern (upstream).
10. L-awtentikazzjoni hija kompluta f'dan il-punt. Is-softwer jippermetti encryption TX.
11. Is-softwer jibda l-protokoll ta 'awtentikazzjoni HDCP1x li jinkludi l-iskambju taċ-ċavetta u l-awtentikazzjoni b'ripetituri.
12. Is-softwer Nios II iwettaq kontroll tal-integrità tal-link billi jaqra u jqabbel Ri' u Ri minn RX estern (downstream) u HDCP1x TX rispettivament. Jekk il-valuri
    ma jaqblux, dan jindika telf ta 'sinkronizzazzjoni u s-softwer jibda l-awtentikazzjoni mill-ġdid u jiskonnettja l-encryption TX.
13. Jekk il-downstream huwa ripetitur u l-bit READY tar-reġistru Bcaps huwa ssettjat għal 1, dan normalment jindika li t-topoloġija downstream inbidlet. Għalhekk, is-softwer Nios II jikkmanda lill-kaptan I2C biex jaqra l-valur tal-lista KSV minn downstream u jivverifika l-lista. Jekk il-lista hija valida u ma jinstab l-ebda żball fit-topoloġija, is-softwer jipprepara l-lista KSV u l-valur Bstatus u jikteb fil-port tal-Messaġġ tar-Ripetitur Avalon-MM tar-ripetitur upstream (RX). L-RX imbagħad jippropaga l-lista għal TX estern (upstream). Inkella, tibda l-awtentikazzjoni mill-ġdid u tiddiżattiva l-encryption TX.

4.3. Disinn Walkthrough
It-twaqqif u t-tħaddim tal-HDCP fuq disinn HDMI example tikkonsisti f'ħames stages.

1. Waħħal il-ħardwer.
2. Iġġenera d-disinn.
3. Editja l-memorja taċ-ċavetta HDCP files biex tinkludi tiegħek ċwievet tal-produzzjoni HDCP.
   a. Aħżen ċwievet tal-produzzjoni HDCP sempliċi fl-FPGA (Appoġġ HDCP Key Management = 0)
   b. Aħżen iċ-ċwievet tal-produzzjoni HDCP kriptati fil-memorja flash esterna jew EEPROM (Appoġġ għall-Ġestjoni tal-Key HDCP = 1)
4. Iġbor id-disinn.
5. View ir-riżultati.

4.3.1. Twaqqaf il-Hardware
L-ewwel stage tad-dimostrazzjoni hija li twaqqaf il-ħardwer.
Meta SUPPORT FRL = 0, segwi dawn il-passi biex twaqqaf il-ħardwer għad-dimostrazzjoni:

1. Qabbad il-karta bint Bitec HDMI 2.0 FMC (reviżjoni 11) mal-kit tal-iżvilupp Arria 10 GX fil-port B tal-FMC.
2. Qabbad il-kit ta 'żvilupp Arria 10 GX mal-PC tiegħek billi tuża kejbil USB.
3. Qabbad kejbil HDMI mill-konnettur HDMI RX fuq il-karta bint Bitec HDMI 2.0 FMC ma 'apparat HDMI ppermettiet HDCP, bħal karta grafika b'output HDMI.
4. Qabbad kejbil HDMI ieħor mill-konnettur HDMI TX fuq il-karta bint Bitec HDMI 2.0 FMC ma 'apparat HDMI ppermettiet HDCP, bħal televiżjoni b'input HDMI.

Meta SUPPORT FRL = 1, segwi dawn il-passi biex twaqqaf il-ħardwer għall- dimostrazzjoni:

1. Qabbad il-karta bint Bitec HDMI 2.1 FMC (Reviżjoni 9) mal-kit tal-iżvilupp Arria 10 GX fil-port B tal-FMC.
2. Qabbad il-kit ta 'żvilupp Arria 10 GX mal-PC tiegħek billi tuża kejbil USB.
3. Qabbad kejbils HDMI 2.1 tal-Kategorija 3 minn konnettur HDMI RX fuq il-karta bint Bitec HDMI 2.1 FMC ma 'sors HDMI 2.1 li jaħdem bl-HDCP, bħal Quantum Data 980 48G Generator.
4. Qabbad kejbils HDMI 2.1 tal-Kategorija 3 oħra mill-konnettur HDMI TX fuq il-karta bint Bitec HDMI 2.1 FMC għal sink HDMI 2.1 li jaħdem bl-HDCP, bħal
   Analizzatur Quantum Data 980 48G.

4.3.2. Iġġenera d-Disinn
Wara li twaqqaf il-ħardwer, għandek bżonn tiġġenera d-disinn.
Qabel ma tibda, kun żgur li tinstalla l-karatteristika HDCP fis-softwer Intel Quartus Prime Pro Edition.

1. Ikklikkja Għodda ➤ Katalgu IP, u agħżel Intel Arria 10 bħala l-familja tal-apparat fil-mira.
   Nota: Id-disinn HDCP example jappoġġja biss apparati Intel Arria 10 u Intel Stratix® 10.
2. Fil-Katalgu IP, sib u kklikkja darbtejn HDMI Intel FPGA IP. Tidher it-tieqa tal-varjazzjoni tal-IP Ġdid.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .qsys jew .ip.
4. Ikklikkja OK. Jidher l-editur tal-parametri.
5. Fuq it-tab IP, ikkonfigura l-parametri mixtieqa kemm għal TX kif ukoll għal RX.
6. Ixgħel il-parametru Support HDCP 1.4 jew Support HDCP 2.3 biex tiġġenera d-disinn HDCP example.
7. Ixgħel il-parametru Support HDCP Key Management jekk trid taħżen iċ-ċavetta tal-produzzjoni HDCP f'format kriptat fil-memorja flash esterna jew EEPROM. Inkella, itfi l-parametru Support HDCP Key Management biex taħżen iċ-ċavetta tal-produzzjoni HDCP f'format sempliċi fl-FPGA.
8. Fuq id-Disinn Example tab, agħżel Arria 10 HDMI RX-TX Retransmit.
9. Agħżel Sintesi biex tiġġenera d-disinn tal-ħardwer example.
10. Għal Iġġenera File Format, agħżel Verilog jew VHDL.
11. Għal Target Development Kit, agħżel Arria 10 GX FPGA Development Kit. Jekk tagħżel il-kit tal-iżvilupp, allura l-apparat fil-mira (magħżul fil-pass 4) jinbidel biex jaqbel mal-apparat fuq il-kit tal-iżvilupp. Għal Arria 10 GX FPGA Development Kit, l-apparat default huwa 10AX115S2F45I1SG.
12. Ikklikkja Iġġenera Example Disinn biex jiġġenera l-proġett files u s-softwer Esegwibbli u Linking Format (ELF) programmazzjoni file.

4.3.3. Inkludi Ċwievet tal-Produzzjoni HDCP
4.3.3.1. Aħżen ċwievet tal-produzzjoni HDCP sempliċi fl-FPGA (Support HDCP Key Ġestjoni = 0)
Wara li tiġġenera d-disinn, editja l-memorja taċ-ċavetta HDCP files biex tinkludi ċwievet tal-produzzjoni tiegħek.
Biex tinkludi ċ-ċwievet tal-produzzjoni, segwi dawn il-passi.

1. Sib il-memorja ewlenija li ġejja files fil- /rtl/hdcp/ direttorju:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Iftaħ il-hdcp2x_rx_kmem.v file u sib iċ-ċavetta tal-fax definita minn qabel R1 għaċ-Ċertifikat Pubbliku tar-Riċevitur u ċ-Ċavetta Privata RX u l-Kostanti Globali kif muri fl-examples hawn taħt.
   Figura 31. Array tal-Wajer taċ-Ċavetta tal-Faks R1 għaċ-Ċertifikat Pubbliku tar-Riċevitur
   Figura 32. Array tal-Wajer tal-Faksimile Key R1 għal RX Private Key u Global Constant
   
3. Sib il-placeholder għaċ-ċwievet tal-produzzjoni u ibdel maċ-ċwievet tal-produzzjoni tiegħek stess fil-firxa tal-wajer rispettiv tagħhom fil-format big endian.
   Figura 33. Array tal-Wajer taċ-Ċwievet tal-Produzzjoni HDCP (Placeholder)
   
4. Irrepeti l-Pass 3 għall-memorja ewlenija l-oħra kollha files. Meta tkun spiċċajt inkluż iċ-ċwievet tal-produzzjoni tiegħek fil-memorja taċ-ċavetta kollha files, żgura li l-parametru USE_FACSIMILE huwa ssettjat għal 0 fid-disinn exampl-ogħla livell file (a10_hdmi2_demo.v)

4.3.3.1.1. Immappjar taċ-ċavetta HDCP minn Ċavetta DCP Files
It-taqsimiet li ġejjin jiddeskrivu l-immappjar taċ-ċwievet tal-produzzjoni HDCP maħżuna fiċ-ċavetta DCP files fil-firxa tal-wajer tal-kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v u hdcp1x_rx_kmem.v files
Għal hdcp1x_tx_kmem.v u hdcp1x_rx_kmem.v files

• Dawn it-tnejn files qed jaqsmu l-istess format.
• Biex tidentifika ċ-ċavetta HDCP1 TX DCP korretta file għal hdcp1x_tx_kmem.v, kun żgur li l-ewwel 4 bytes tal- file huma "0x01, 0x00, 0x00, 0x00".
• Biex tidentifika ċ-ċavetta HDCP1 RX DCP korretta file għal hdcp1x_rx_kmem.v, kun żgur li l-ewwel 4 bytes tal- file huma "0x02, 0x00, 0x00, 0x00".
• Iċ-ċwievet fiċ-ċavetta DCP files huma f'format little-endian. Biex tuża f'kmem files, trid tikkonvertihom f'big-endian.

Figura 34. Immappjar tal-byte minn ċavetta HDCP1 TX DCP file f'hdcp1x_tx_kmem.v

Nota:
In-numru tal-byte juri fil-format hawn taħt:

• Daqs taċ-ċavetta f'bytes * numru taċ-ċavetta + numru tal-byte fir-ringiela attwali + offset kostanti + daqs tar-ringiela f'bytes * numru tar-ringiela.
• 308*n jindika li kull sett ta 'ċavetta għandu 308 bytes.
• 7*y jindika li kull ringiela għandha 7 bytes.

Figura 35. Ċavetta HDCP1 TX DCP file mili b'valuri junk

Figura 36. Arrays tal-Wajer ta’ hdcp1x_tx_kmem.v
Example ta' hdcp1x_tx_kmem.v u kif l-arrays tal-wajers tagħha mapep għall-example tal-ċavetta HDCP1 TX DCP file f’Figura 35 f’paġna 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Għal hdcp2x_rx_kmem.v file

• Biex tidentifika ċ-ċavetta HDCP2 RX DCP korretta file għal hdcp2x_rx_kmem.v, kun żgur li l-ewwel 4 bytes tal- file huma "0x00, 0x00, 0x00, 0x02".
• Iċ-ċwievet fiċ-ċavetta DCP files huma f'format little-endian.

Figura 37. Immappjar tal-byte minn ċavetta HDCP2 RX DCP file f'hdcp2x_rx_kmem.v
Il-Figura hawn taħt turi l-immappjar eżatt tal-byte mill-ċavetta HDCP2 RX DCP file f'hdcp2x_rx_kmem.v.

Nota:
In-numru tal-byte juri fil-format hawn taħt:

• Daqs taċ-ċavetta f'bytes * numru taċ-ċavetta + numru tal-byte fir-ringiela attwali + offset kostanti + daqs tar-ringiela f'bytes * numru tar-ringiela.
• 862*n jindika li kull sett ta 'ċavetta għandu 862 bytes.
• 16*y jindika li kull ringiela għandha 16-il byte. Hemm eċċezzjoni f'cert_rx_prod fejn ROW 32 għandha biss 10 bytes.

Figura 38. Ċavetta HDCP2 RX DCP file mili b'valuri junk

Figura 39. Arrays tal-Wajer ta’ hdcp2x_rx_kmem.v
Din il-figura turi l-mappa tal-wajers għall-hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, u lc128_prod) għall-example tal-ċavetta HDCP2 RX DCP file in
Figura 38 f’paġna 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Għal hdcp2x_tx_kmem.v file:

• Biex tidentifika ċ-ċavetta HDCP2 TX DCP korretta file għal hdcp2x_tx_kmem.v, kun żgur li l-ewwel 4 bytes tal- file huma "0x00, 0x00, 0x00, 0x01".
• Iċ-ċwievet fiċ-ċavetta DCP files huma f'format little-endian.
• Alternattivament, tista' tapplika l-lc128_prod minn hdcp2x_rx_kmem.v direttament f'hdcp2x_tx_kmem.v. Iċ-ċwievet jaqsmu l-istess valuri.

Figura 40. Array tal-wajer ta’ hdcp2x_tx_kmem.v
Din il-figura turi l-immappjar tal-byte eżatt mill-ċavetta HDCP2 TX DCP file f'hdcp2x_tx_kmem.v.

4.3.3.2. Aħżen iċ-ċwievet tal-produzzjoni HDCP encrypted fil-memorja flash esterna jew EEPROM (Appoġġ HDCP Key Management = 1)
Figura 41. Livell Għoli Overview tal-Ġestjoni taċ-Ċavetta HDCP

Meta l-parametru ta 'Appoġġ HDCP Key Management huwa mixgħul, inti żżomm il-kontroll tal-kriptaġġ taċ-ċavetta tal-produzzjoni HDCP billi tuża l-utilità tas-softwer tal-kriptaġġ taċ-ċavetta (KEYENC) u d-disinn tal-programmatur ewlieni li jipprovdi Intel. Int trid tipprovdi ċ-ċwievet tal-produzzjoni HDCP u ċavetta ta 'protezzjoni HDCP ta' 128 bit. Iċ-ċavetta tal-protezzjoni HDCP
tikkodifika ċ-ċavetta tal-produzzjoni HDCP u taħżen iċ-ċavetta fil-memorja flash esterna (eżample, EEPROM) fuq karta bint HDMI.
Ixgħel il-parametru Support HDCP Key Management u l-karatteristika tad-deċifrar taċ-ċavetta (KEYDEC) issir disponibbli fil-qalba tal-IP HDCP. L-istess protezzjoni HDCP
ċavetta għandha tintuża fil-KEYDEC biex tkun irkuprata ċ-ċwievet tal-produzzjoni tal-HDCP fil-ħin tat-tħaddim għall-magni tal-ipproċessar. KEYENC u KEYDEC jappoġġjaw Atmel AT24CS32 32-Kbit EEPROM serjali, Atmel AT24C16A 16-Kbit EEPROM serjali u apparati kompatibbli I2C EEPROM b'daqs rom tal-inqas 16-Kbit.

Nota:

1. Għall-karta bint HDMI 2.0 FMC Reviżjoni 11, kun żgur li l-EEPROM fuq il-karta bint hija Atmel AT24CS32. Hemm żewġ daqsijiet differenti ta 'EEPROM użati fuq Bitec HDMI 2.0 FMC karta bint Reviżjoni 11.
2. Jekk qabel kont użajt KEYENC biex tikkriptja ċ-ċwievet tal-produzzjoni HDCP u xgħelt l-Appoġġ għall-Ġestjoni tal-Key HDCP fil-verżjoni 21.2 jew qabel, trid terġa’ tikkriptja ċ-ċwievet tal-produzzjoni HDCP billi tuża l-utilità tas-softwer KEYENC u tirriġenera l-IPs HDCP mill-verżjoni 21.3
   'il quddiem.

4.3.3.2.1. Intel KEYENC
KEYENC hija utilità tas-softwer tal-linja tal-kmand li Intel tuża biex tikkodifika ċ-ċwievet tal-produzzjoni HDCP b'ċavetta ta 'protezzjoni HDCP ta' 128 bit li tipprovdi. KEYENC joħroġ ċwievet tal-produzzjoni HDCP encrypted f'hex jew bin jew header file format. KEYENC jiġġenera wkoll mif file li fih iċ-ċavetta ta' protezzjoni HDCP ta' 128 bit ipprovduta tiegħek. KEYDEC
teħtieġ il-mif file.

Rekwiżit tas-Sistema:

1. Magna x86 64-bit b'Windows 10 OS
2. Pakkett ridistribubbli Visual C++ għal Visual Studio 2019 (x64)

Nota:
Trid tinstalla Microsoft Visual C++ għal VS 2019. Tista 'tiċċekkja jekk Visual C++ redistributable huwiex installat mill-Windows ➤ Control Panel ➤ Programs and Features. Jekk Microsoft Visual C++ huwa installat, tista' tara Visual C++ xxxx
Ridistribuzzjoni (x64). Inkella, tista 'tniżżel u tinstalla Visual C++
Redistributable minn Microsoft websit. Irreferi għall-informazzjoni relatata għall-link tat-tniżżil.

Tabella 55. Għażliet tal-Linja tal-Kmand KEYENC

Għażliet tal-Linja tal-Kmand	Argument/Deskrizzjoni
-k	<HDCP protection key file> Test file li jkun fih biss iċ-ċavetta ta' protezzjoni HDCP ta' 128 bit f'hexadeċimali. Eżample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Ċwievet tal-produzzjoni tat-trasmettitur HDCP 1.4 file minn DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Ċwievet tal-produzzjoni tar-riċevitur HDCP 1.4 file minn DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Ċwievet tal-produzzjoni tat-trasmettitur HDCP 2.3 file minn DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Ċwievet tal-produzzjoni tar-riċevitur HDCP 2.3 file minn DCP (.bin file)
-hdcp1txkeys	Speċifika l-firxa taċ-ċavetta għall-input magħżul (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm fejn n = bidu taċ-ċavetta (1 jew >1) m = tarf taċ-ċavetta (n jew >n) Eżample: Agħżel 1 sa 1000 ċavetta minn kull HDCP 1.4 TX, HDCP 1.4 RX u HCDP 2.3 Ċwievet tal-produzzjoni RX file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
kompla...

Għażliet tal-Linja tal-Kmand	Argument/Deskrizzjoni
	Nota: 1. Jekk m'intix qed tuża xi ċwievet tal-produzzjoni HDCP file, mhux se teħtieġ il-firxa taċ-ċavetta HDCP. Jekk m'intix qed tuża l-argument fil-linja tal-kmand, il-firxa taċ-ċavetta default hija 0. 2. Tista 'wkoll tagħżel indiċi differenti taċ-ċwievet għaċ-ċwievet tal-produzzjoni HDCP file. Madankollu, in-numru ta 'ċwievet għandu jaqbel mal-għażliet magħżula. Example: Agħżel 100 ċwievet differenti Agħżel l-ewwel 100 ċwievet minn ċwievet tal-produzzjoni HDCP 1.4 TX file “-hdcp1txkeys 1-100” Agħżel ċwievet 300 sa 400 għal ċwievet tal-produzzjoni HDCP 1.4 RX file “-hdcp1rxkeys 300-400” Agħżel ċwievet 600 sa 700 għal ċwievet tal-produzzjoni HDCP 2.3 RX file “-hdcp2rxkeys 600-700”
-o	Output file format . Default huwa hex file. Iġġenera ċwievet ta 'produzzjoni HDCP encrypted f'binarju file format: -o bin Iġġenera ċwievet tal-produzzjoni HDCP encrypted f'hex file format: -o hex Iġġenera ċwievet tal-produzzjoni HDCP encrypted fl-header file format: -oh
–check-keys	Stampa numru ta 'ċwievet disponibbli fl-input files. Eżample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-keys
	Nota: uża parametru –check-keys fl-aħħar tal-linja tal-kmand kif imsemmi hawn fuq example.
–verżjoni	Stampa numru tal-verżjoni KEYNC

Tista' tagħżel selettivament iċ-ċwievet tal-produzzjoni HDCP 1.4 u/jew HDCP 2.3 biex tikkodifika. Per example, biex tuża biss ċwievet tal-produzzjoni HDCP 2.3 RX biex tikkodifika, uża biss -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys fil-parametri tal-linja tal-kmand.
Tabella 56. Linja Gwida ta' Messaġġ ta' Żball Komuni KEYENC

Messaġġ ta' Żball	Linja gwida
ŻBALL: Ċavetta tal-protezzjoni HDCP file nieqsa	Il-parametru tal-linja tal-kmand nieqes -k file>
ŻBALL: iċ-ċavetta għandha tkun 32 ċifra hex (eż. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Ċavetta tal-protezzjoni HDCP file għandu jkun fih biss iċ-ċavetta tal-protezzjoni HDCP fi 32 ċifra eżadeċimali.
ŻBALL: Jekk jogħġbok speċifika l-firxa taċ-ċavetta	Il-firxa taċ-ċwievet mhix speċifikata għaċ-ċwievet tal-produzzjoni tal-HDCP tad-dħul mogħtija file.
ŻBALL: Firxa taċ-ċavetta mhux valida	Il-firxa taċ-ċavetta speċifikata għal -hdcp1txkeys jew -hdcp1rxkeys jew -hdcp2rxkeys mhix korretta.
ŻBALL: ma tistax toħloqFileisem>	Iċċekkja l-permess tal-folder mill-keyenc.exe qed jitmexxa.
ŻBALL: -hdcp1txkeys input huwa invalidu	Il-format tal-firxa taċ-ċwievet tad-dħul għal ċwievet tal-produzzjoni HDCP 1.4 TX huwa invalidu. Il-format korrett huwa “-hdcp1txkeys nm” fejn n >= 1, m >= n
ŻBALL: -hdcp1rxkeys input huwa invalidu	Il-format tal-firxa taċ-ċavetta tal-input għal ċwievet tal-produzzjoni HDCP 1.4 RX huwa invalidu. Il-format korrett huwa “-hdcp1rxkeys nm” fejn n >= 1, m >= n
ŻBALL: -hdcp2rxkeys input huwa invalidu	Il-format tal-firxa taċ-ċavetta tal-input għal ċwievet tal-produzzjoni HDCP 2.3 RX huwa invalidu. Il-format korrett huwa “-hdcp2rxkeys nm” fejn n >= 1, m >= n
kompla...

Messaġġ ta' Żball	Linja gwida
ŻBALL: Invalidu file <fileisem>	Ċwievet tal-produzzjoni HDCP invalidi file.
ŻBALL: file tip nieqes għall-għażla -o	Parametru tal-linja tal-kmand nieqes għal –o .
ŻBALL: invalidu fileisem -fileisem>	<fileisem> huwa invalidu, jekk jogħġbok uża l-validu fileisem mingħajr karattri speċjali.

Encrypt Single Key għal EEPROM Uniku
Mexxi l-linja tal-kmand li ġejja mill-pront tal-kmand tal-Windows biex tikkodifika ċavetta waħda ta' HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX u HDCP 2.3 RX b'output file format ta' header file għal EEPROM waħda:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Encrypt N Keys għal N EEPROMs
Mexxi l-linja tal-kmand li ġejja mill-pront tal-kmand tal-Windows biex tikkodifika N ċwievet (li jibdew minn ċavetta 1) ta 'HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX u HDCP 2.3 RX b'output file format ta 'hex file għal N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex fejn N huwa >= 1 u għandu jaqbel għall-għażliet kollha.

Informazzjoni Relatata
Microsoft Visual C++ għal Visual Studio 2019
Jipprovdi l-pakkett ridistribubbli Microsoft Visual C++ x86 (vc_redist.x86.exe) għat-tniżżil. Jekk il-link tinbidel, Intel jirrakkomandalek tfittex "Visual C++ redistributable" mill-magna tat-tiftix Microsoft.

4.3.3.2.2. Programmatur Ewlenin
Biex tipprogramma ċ-ċwievet tal-produzzjoni tal-HDCP encrypted fuq l-EEPROM, segwi dawn il-passi:

1. Ikkopja d-disinn tal-programmatur ewlieni files mit-triq li ġejja għad-direttorju tax-xogħol tiegħek: /hdcp2x/hw_demo/key_programmer/
2. Ikkopja l-header tas-softwer file (hdcp_key .h) iġġenerat mill-utilità tas-softwer KEYENC (sezzjoni Encrypt Single Key għal Single EEPROM f'paġna 113 ) għad-direttorju software/key_programmer_src/ u semmieh bħala hdcp_key.h.
3. Mexxi ./runall.tcl. Din l-iskrittura tesegwixxi l-kmandi li ġejjin:
   • Iġġenera katalgu IP files
   • Iġġenera s-sistema tad-Disinjatur tal-Pjattaforma
   • Oħloq proġett Intel Quartus Prime
   • Oħloq spazju tax-xogħol tas-softwer u ibni s-softwer
   • Wettaq kumpilazzjoni sħiħa
4. Niżżel l-Oġġett tas-Software File (.sof) lill-FPGA biex tipprogramma ċ-ċwievet tal-produzzjoni tal-HDCP encrypted fuq l-EEPROM.

Iġġenera d-disinn Stratix 10 HDMI RX-TX Retransmit example b'Appoġġ HDCP 2.3 u Support HDCP 1.4 parametri mixgħula, imbagħad segwi l-pass li ġej biex tinkludi ċ-ċavetta tal-protezzjoni HDCP.

• Ikkopja l-mif file (hdcp_kmem.mif) iġġenerat mill-utilità tas-softwer KEYENC (sezzjoni Encrypt Single Key għal Single EEPROM f'paġna 113) għall- /quartus/hdcp/ direttorju.

4.3.4. Iġbor id-Disinn
Wara li tinkludi ċ-ċwievet tal-produzzjoni HDCP sempliċi tiegħek stess fl-FPGA jew tipprogramma ċ-ċwievet tal-produzzjoni tal-HDCP encrypted għall-EEPROM, issa tista 'tikkompila d-disinn.

1. Niedi s-softwer Intel Quartus Prime Pro Edition u iftaħ /quartus/a10_hdmi2_demo.qpf.
2. Ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni.

4.3.5. View ir-Riżultati
Fl-aħħar tad-dimostrazzjoni, inti tkun kapaċi view ir-riżultati fuq is-sink estern HDCPenabled HDMI.
Biex view ir-riżultati tad-dimostrazzjoni, segwi dawn il-passi:

1. Ixgħel il-bord Intel FPGA.
2. Ibdel id-direttorju għal /quartus/.
3. Ittajpja l-kmand li ġej fuq Nios II Command Shell biex tniżżel l-Oġġett tas-Software File (.sof) lill-FPGA. nios2-configure-sof output_files/ .sof
4. Ixgħel is-sors estern u l-sink HDMI ppermettiet HDCP (jekk ma għamiltx hekk). Is-sink estern HDMI juri l-output tas-sors estern HDMI tiegħek.

4.3.5.1. Push Buttons u Funzjonijiet LED
Uża l-buttuni u l-funzjonijiet LED fuq il-bord biex tikkontrolla d-dimostrazzjoni tiegħek.

Tabella 57. Push Button u Indikaturi LED (SUPPORT FRL = 0)

Imbotta Button/LED	Funzjonijiet
cpu_resetn	Agħfas darba biex twettaq reset tas-sistema.
user_pb[0]	Agħfas darba biex taqleb is-sinjal HPD mas-sors HDMI standard.
user_pb[1]	• Agħfas u żommha biex tagħti struzzjonijiet lill-qalba TX biex tibgħat is-sinjal kodifikat DVI. • Rilaxx biex tibgħat is-sinjal kodifikat HDMI. • Kun żgur li l-vidjo li jkun dieħel huwa fi spazju tal-kulur RGB ta '8 bpc.
user_pb[2]	• Agħfas u żommha biex tagħti struzzjonijiet lill-qalba TX biex tieqaf tibgħat l-InfoFrames mis-sinjali tal-banda tal-ġenb. • Irrilaxxa biex tkompli tibgħat l-InfoFrames mis-sinjali tal-sideband.
immexxi mill-utent[0]	RX HDMI PLL lock status. • 0: Jinfetaħ • 1: Imsakkar
immexxi mill-utent[1]	RX HDMI core lock status • 0: Mill-inqas kanal 1 jinfetaħ • 1: It-3 kanali kollha msakkra
immexxi mill-utent[2]	RX HDCP1x status ta 'deċifrar IP. • 0: Inattiv • 1: Attiva
immexxi mill-utent[3]	RX HDCP2x status ta 'deċifrar IP. • 0: Inattiv • 1: Attiva
immexxi mill-utent[4]	TX HDMI PLL lock status. • 0: Jinfetaħ • 1: Imsakkar
immexxi mill-utent[5]	TX transceiver PLL lock status. • 0: Jinfetaħ • 1: Imsakkar
immexxi mill-utent[6]	TX HDCP1x IP encryption status. • 0: Inattiv • 1: Attiva
immexxi mill-utent[7]	TX HDCP2x IP encryption status. • 0: Inattiv • 1: Attiva

Tabella 58. Push Button u Indikaturi LED (SUPPORT FRL = 1)

Imbotta Button/LED	Funzjonijiet
cpu_resetn	Agħfas darba biex twettaq reset tas-sistema.
user_dipsw	Swiċċ DIP definit mill-utent biex taqleb il-modalità passthrough. • OFF (pożizzjoni default) = Passthrough HDMI RX fuq l-FPGA jikseb l-EDID minn sink estern u jippreżentah lis-sors estern li huwa konness miegħu. • ON = Tista' tikkontrolla r-rata massima FRL RX mit-terminal Nios II. Il-kmand jimmodifika l-RX EDID billi jimmanipula l-valur massimu tar-rata FRL. Irreferi għal Tmexxi d-Disinn f'Rati FRL differenti f’paġna 33 għal aktar informazzjoni dwar l-issettjar tar-rati differenti tal-FRL.
kompla...

Imbotta Button/LED	Funzjonijiet
user_pb[0]	Agħfas darba biex taqleb is-sinjal HPD mas-sors HDMI standard.
user_pb[1]	Riżervat.
user_pb[2]	Agħfas darba biex taqra r-reġistri SCDC mis-sink imqabbad mat-TX tal-karta bint Bitec HDMI 2.1 FMC. Nota: Biex tippermetti l-qari, trid issettja DEBUG_MODE għal 1 fis-softwer.
user_led_g[0]	RX FRL arloġġ PLL lock status. • 0: Jinfetaħ • 1: Imsakkar
user_led_g[1]	RX HDMI video lock status. • 0: Jinfetaħ • 1: Imsakkar
user_led_g[2]	RX HDCP1x status ta 'deċifrar IP. • 0: Inattiv • 1: Attiva
user_led_g[3]	RX HDCP2x status ta 'deċifrar IP. • 0: Inattiv • 1: Attiva
user_led_g[4]	TX FRL arloġġ PLL lock status. • 0: Jinfetaħ • 1: Imsakkar
user_led_g[5]	TX HDMI video lock status. • 0 = Jinfetaħ • 1 = Imsakkar
user_led_g[6]	TX HDCP1x IP encryption status. • 0: Inattiv • 1: Attiva
user_led_g[7]	TX HDCP2x IP encryption status. • 0: Inattiv • 1: Attiva

4.4. Protezzjoni ta 'Encryption Key Inkorporata fid-Disinn FPGA
Ħafna disinni FPGA jimplimentaw encryption, u ħafna drabi jkun hemm il-ħtieġa li jiġu integrati ċwievet sigrieti fil-bitstream FPGA. F'familji ta 'tagħmir aktar ġodda, bħal Intel Stratix 10 u Intel Agilex, hemm blokka Secure Device Manager li tista' tipprovdi u timmaniġġja b'mod sigur dawn iċ-ċwievet sigrieti. Fejn dawn il-karatteristiċi ma jeżistux, tista 'tiżgura l-kontenut tal-bitstream FPGA, inkluż kwalunkwe ċwievet sigrieti tal-utent inkorporati, b'encryption.
Iċ-ċwievet tal-utent għandhom jinżammu siguri fl-ambjent tad-disinn tiegħek, u idealment iżidu mad-disinn bl-użu ta 'proċess sikur awtomatizzat. Il-passi li ġejjin juru kif tista 'timplimenta proċess bħal dan bl-għodda Intel Quartus Prime.

1. Żviluppa u ottimizza l-HDL f'Intel Quartus Prime f'ambjent mhux sigur.
2. Ittrasferixxi d-disinn għal ambjent sigur u implimenta proċess awtomatizzat biex taġġorna ċ-ċavetta sigrieta. Il-memorja fuq iċ-ċippa tintegra l-valur ewlieni. Meta ċ-ċavetta tiġi aġġornata, l-inizjalizzazzjoni tal-memorja file (.mif) jista 'jinbidel u l-fluss tal-assemblatur "quartus_cdb –update_mif" jista' jibdel iċ-ċavetta tal-protezzjoni HDCP mingħajr ma terġa 'tikkompila. Dan il-pass huwa malajr ħafna biex jaħdem u jippreserva l-ħin oriġinali.
3. L-Intel Quartus Prime bitstream imbagħad jikkripta biċ-ċavetta FPGA qabel ma jittrasferixxi l-bitstream encrypted lura għall-ambjent mhux sikur għall-ittestjar u l-iskjerament finali.

Huwa rakkomandat li tiddiżattiva l-aċċess kollu tad-debug li jista 'jirkupra ċ-ċavetta sigrieta mill-FPGA. Tista' tiddiżattiva kompletament il-kapaċitajiet tad-debug billi tiddiżattiva l-JTAG port, jew selettivament tiddiżattiva u review li l-ebda karatteristiċi ta 'debug bħal editur tal-memorja fis-sistema jew Signal Tap ma jistgħu jirkupraw iċ-ċavetta. Irreferi għal AN 556: L-użu tal-Karatteristiċi tas-Sigurtà tad-Disinn f'Intel FPGAs għal aktar informazzjoni dwar l-użu tal-karatteristiċi tas-sigurtà tal-FPGA inklużi passi speċifiċi dwar kif tikkodifika l-bitstream tal-FPGA u tikkonfigura l-għażliet tas-sigurtà bħat-diżattivazzjoni JTAG aċċess.

Nota:
Tista 'tikkunsidra l-pass addizzjonali ta' offuskazzjoni jew encryption b'ċavetta oħra taċ-ċavetta sigrieta fil-ħażna tal-MIF.
Informazzjoni Relatata
AN 556: L-użu tal-Karatteristiċi tas-Sigurtà tad-Disinn f'Intel FPGAs

4.5. Konsiderazzjonijiet ta' Sigurtà
Meta tuża l-karatteristika HDCP, kun konxju tal-konsiderazzjonijiet tas-sigurtà li ġejjin.

• Meta tfassal sistema ta' ripetizzjoni, trid timblokka l-vidjo riċevut milli jidħol fl-IP TX fil-kundizzjonijiet li ġejjin:
  — Jekk il-vidjo riċevut huwa kkodifikat HDCP (jiġifieri l-istatus ta' encryption hdcp1_enabled jew hdcp2_enabled mill-RX IP jiġi affermat) u l-vidjo trażmess mhuwiex encrypted HDCP (jiġifieri l-istatus ta' encryption hdcp1_enabled jew hdcp2_enabled mill-IP TX ma jiġix affermat).
  — Jekk il-vidjo riċevut huwa HDCP TYPE 1 (jiġifieri streamid_type mill-RX IP jiġi affermat) u l-vidjo trażmess ikun HDCP 1.4 encrypted (jiġifieri l-istatus ta' encryption hdcp1_enabled mill-IP TX jiġi affermat)
• Għandek iżżomm il-kunfidenzjalità u l-integrità taċ-ċwievet ta 'produzzjoni HDCP tiegħek, u kwalunkwe ċwievet ta' encryption tal-utent.
• Intel jirrakkomanda bil-qawwa li tiżviluppa kwalunkwe proġett u sors tad-disinn Intel Quartus Prime files li fihom ċwievet ta 'encryption f'ambjent ta' komputazzjoni sigur biex jipproteġu ċ-ċwievet.
• Intel jirrakkomanda bil-qawwa li tuża l-karatteristiċi tas-sigurtà tad-disinn fl-FPGAs biex tipproteġi d-disinn, inkluż kwalunkwe ċwievet ta' encryption inkorporati, minn ikkupjar mhux awtorizzat, reverse engineering, u tampering.

Informazzjoni Relatata
AN 556: L-użu tal-Karatteristiċi tas-Sigurtà tad-Disinn f'Intel FPGAs

4.6. Debug Linji Gwida
Din it-taqsima tiddeskrivi s-sinjal utli tal-istatus HDCP u l-parametri tas-softwer li jistgħu jintużaw għad-debugging. Fih ukoll mistoqsijiet frekwenti (FAQ) dwar it-tmexxija tad-disinn example.

4.6.1. Sinjali ta' Status HDCP
Hemm diversi sinjali li huma utli biex tiġi identifikata l-kundizzjoni tax-xogħol tal-qlub tal-IP HDCP. Dawn is-sinjali huma disponibbli fid-disinn exampl-ogħla livell u huma marbuta mal-LEDs abbord:

Isem tas-Sinjal	Funzjoni
hdcp1_enabled_rx	RX HDCP1x IP Decryption Status 0: Inattiv 1: Attiv
hdcp2_enabled_rx	RX HDCP2x IP Decryption Status 0: Inattiv 1: Attiv
hdcp1_enabled_tx	TX HDCP1x IP Encryption Status 0: Inattiv 1: Attiv
hdcp2_enabled_tx	TX HDCP2x IP Encryption Status 0: Inattiv 1: Attiv

Irreferi għat-Tabella 57 f'paġna 115 u t-Tabella 58 f'paġna 115 għat-tqegħid tal-LED rispettivi tagħhom.
L-istat attiv ta 'dawn is-sinjali jindika li l-IP HDCP huwa awtentikat u jirċievi/jibgħat nixxiegħa tal-vidjo kriptata. Għal kull direzzjoni, HDCP1x jew HDCP2x biss
is-sinjali tal-istatus ta' encryption/decryption hija attiva. Per example, jekk jew hdcp1_enabled_rx jew hdcp2_enabled_rx hija attiva, l-HDCP fuq in-naħa RX hija attivata u decrypting-fluss tal-vidjo encrypted mis-sors tal-vidjo estern.

4.6.2. Il-modifika tal-Parametri tas-Software HDCP
Biex tiffaċilita l-proċess ta 'debugging HDCP, tista' timmodifika l-parametri f'hdcp.c.
It-tabella hawn taħt tiġbor fil-qosor il-lista tal-parametri konfigurabbli u l-funzjonijiet tagħhom.

Parametru	Funzjoni
SUPPORT_HDCP1X	Ippermetti HDCP 1.4 fuq in-naħa TX
SUPPORT_HDCP2X	Ippermetti HDCP 2.3 fuq in-naħa TX
DEBUG_MODE_HDCP	Ippermetti messaġġi ta' debug għal TX HDCP
REPEATER_MODE	Ippermetti l-modalità ripetitur għal disinn HDCP example

Biex timmodifika l-parametri, ibdel il-valuri għall-valuri mixtieqa f'hdcp.c. Qabel ma tibda l-kumpilazzjoni, agħmel il-bidla li ġejja fil-build_sw_hdcp.sh:

1. Sib il-linja li ġejja u kkummentaha biex tipprevjeni s-softwer modifikat file tiġi sostitwita bl-oriġinal files mill-mogħdija ta 'installazzjoni tas-Software Intel Quartus Prime.
   
2.  Mexxi “./build_sw_hdcp.sh” biex tiġbor is-softwer aġġornat.
3. Il-.elf iġġenerat file jistgħu jiġu inklużi fid-disinn permezz ta 'żewġ metodi:
   a. Mexxi “nios2-download -g file isem>”. Irrisettja s-sistema wara li jitlesta l-proċess tat-tniżżil biex tiżgura l-funzjonalità xierqa.
   b. Mexxi “quartus_cdb –-update_mif” biex taġġorna l-inizjalizzazzjoni tal-memorja files. Mexxi assembler biex tiġġenera .sof ġodda file li jinkludi s-softwer aġġornat.

4.6.3. Mistoqsijiet Frekwenti (FAQ)
Tabella 59. Sintomi u Linji Gwida ta' Falliment

Numru	Sintomu ta' Nuqqas	Linja gwida
1.	L-RX qed jirċievi vidjo kriptat, iżda t-TX qed jibgħat vidjo statiku b'kulur blu jew iswed.	Dan huwa dovut għall-awtentikazzjoni TX mingħajr suċċess b'sink estern. Ripetitur kapaċi HDCP m'għandux jittrasmetti l-vidjo f'format mhux ikkodifikat jekk il-vidjo li jkun dieħel mill-upstream ikun ikkodifikat. Biex jinkiseb dan, vidjo statiku b'kulur blu jew iswed jissostitwixxi l-vidjo li joħroġ meta s-sinjal tal-istatus tal-kriptaġġ TX HDCP ikun inattiv waqt li s-sinjal tal-istatus tad-deċifrar RX HDCP ikun attiv. Għal-linji gwida eżatti, irreferi għal Konsiderazzjonijiet ta' Sigurtà f'paġna 117. Madankollu, din l-imġiba tista' tiskoraġġixxi l-proċess ta' debugging meta d-disinn HDCP jiġi attivat. Hawn taħt huwa l-metodu biex jiskonnettja l-imblukkar tal-vidjo fid-disinn example: 1. Sib il-konnessjoni tal-port li ġejja fil-livell ta 'fuq tad-disinn example. Dan il-port jappartjeni għall-modulu hdmi_tx_top. 2. Immodifika l-konnessjoni tal-port fil-linja li ġejja:
2.	Is-sinjal tal-istatus tal-kriptaġġ TX HDCP huwa attiv iżda l-istampa tas-silġ tidher fil-sink downstream.	Dan huwa minħabba l-downstream sink ma jiddekriptaġġ il-vidjo kodifikat ħierġa b'mod korrett. Kun żgur li tipprovdi l-kostanti globali (LC128) lill-IP TX HDCP. Il-valur għandu jkun il-valur tal-produzzjoni u korrett.
3.	Is-sinjal tal-istatus tal-kriptaġġ TX HDCP huwa instabbli jew dejjem inattiv.	Dan huwa dovut għall-awtentikazzjoni TX mingħajr suċċess b'sink downstream. Biex tiffaċilita l-proċess tad-debugging, tista 'tippermetti l- DEBUG_MODE_HDCP parametru f'hdcp.c. Irreferi għal Il-modifika tal-Parametri tas-Software HDCP f’paġna 118 dwar il-linji gwida. It-3a-3c li ġejjin jistgħu jkunu l-kawżi possibbli ta 'awtentikazzjoni TX mingħajr suċċess.
3a.	Ir-reġistru tad-debug tas-softwer ikompli jistampa dan il-messaġġ "HDCP 1.4 mhux appoġġjat mill-downstream (Rx)".	Il-messaġġ jindika li s-sink downstream ma jappoġġjax kemm HDCP 2.3 kif ukoll HDCP 1.4. Kun żgur li l-sink downstream jappoġġja HDCP 2.3 jew HDCP 1.4.
3b.	L-awtentikazzjoni TX tonqos f'nofs it-triq.	Dan huwa dovut għal kwalunkwe parti tal-awtentikazzjoni TX bħal verifika tal-firma, kontroll tal-lokalità eċċ tista 'tfalli. Kun żgur li s-sink downstream qed juża ċavetta tal-produzzjoni iżda mhux ċavetta tal-fax.
3c.	Ir-reġistru tad-debug tas-softwer jibqa’ jistampa “Awtentikazzjoni mill-ġdid	Dan il-messaġġ jindika li s-sink downstream talab awtentikazzjoni mill-ġdid minħabba li l-vidjo riċevut ma ġiex decrypted b'mod korrett. Kun żgur li tipprovdi l-kostanti globali (LC128) lill-IP TX HDCP. Il-valur għandu jkun il-valur tal-produzzjoni u l-valur huwa korrett.
kompla...

Numru	Sintomu ta' Nuqqas	Linja gwida
	hija meħtieġa” wara li titlesta l-awtentikazzjoni HDCP.
4.	Is-sinjal tal-istatus tad-decryption RX HDCP huwa inattiv għalkemm is-sors upstream ippermetta l-HDCP.	Dan jindika li l-RX HDCP IP ma kisbitx l-istat awtentikat. B'mod awtomatiku, il- REPEATER_MODE parametru huwa attivat fid-disinn example. Jekk il- REPEATER_MODE hija attivata, kun żgur li l-IP TX HDCP hija awtentikata. Meta l- REPEATER_MODE parametru huwa attivat, l-RX HDCP IP jipprova l-awtentikazzjoni bħala ripetitur jekk it-TX ikun imqabbad ma 'sink kapaċi HDCP. L-awtentikazzjoni tieqaf nofs triq waqt li tistenna li t-TX HDCP IP tlesti l-awtentikazzjoni b'downstream sink u tgħaddi RECEIVERID_LIST lill-RX HDCP IP. Timeout kif definit fl-Ispeċifikazzjoni HDCP huwa 2 sekondi. Jekk it-TX HDCP IP ma jkunx jista' jlesti l-awtentikazzjoni f'dan il-perjodu, is-sors upstream jittratta l-awtentikazzjoni bħala falliment u jibda l-awtentikazzjoni mill-ġdid kif speċifikat fl-Ispeċifikazzjoni HDCP.
		Nota: • Irreferi għal Il-modifika tal-Parametri tas-Software HDCP f'paġna 118 għall-metodu biex tiġi diżattivata l REPEATER_MODE parametru għall-iskop ta' debugging. Wara li tiddiżattiva l- REPEATER_MODE parametru, l-RX HDCP IP dejjem jipprova l-awtentikazzjoni bħala riċevitur endpoint. L-IP TX HDCP ma jagħlaqx il-proċess ta 'awtentikazzjoni.
		• Jekk il- REPEATER_MODE parametru mhux attivat, kun żgur li ċ-ċavetta HDCP ipprovduta lill-IP HDCP hija l-valur tal-produzzjoni u l-valur huwa korrett.
5.	Is-sinjal tal-istatus tad-deċifrar RX HDCP huwa instabbli.	Dan ifisser li l-RX HDCP IP talab awtentikazzjoni mill-ġdid eżatt wara li jinkiseb l-istat awtentikat. Dan huwa probabbilment minħabba l-video encrypted li jkun dieħel mhux decrypted b'mod korrett mill-RX HDCP IP. Kun żgur li l-kostanti globali (LC128) ipprovduta lill-qalba RX HDCP IP hija valur tal-produzzjoni u l-valur huwa korrett.

HDMI Intel Arria 10 FPGA IP Disinn Example Arkivji tal-Gwida għall-Utent

Għall-aħħar verżjonijiet u dawk preċedenti ta' din il-gwida għall-utent, irreferi għal HDMI Intel® Arria 10 FPGA IP Design Example Gwida għall-Utent. Jekk IP jew verżjoni tas-softwer ma tkunx elenkata, tapplika l-gwida tal-utent għall-IP jew verżjoni tas-softwer preċedenti.
Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, IP
il-qlub għandhom skema ġdida ta' verżjonijiet IP.

Storja ta 'reviżjoni għal HDMI Intel Arria 10 FPGA IP Design Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2022.12.27	22.4	19.7.1	Żid parametru ġdid għall-għażla tar-reviżjoni tal-biljett bint HDMI fit-taqsima tal-Ħtiġijiet tal-Ħardwer u s-Softwer tad-disinn example għal HDMI 2.0 (mod mhux FRL).
2022.07.29	22.2	19.7.0	• Notifika tat-tneħħija tal-komponent Cygwin mill-verżjoni tal-Windows* ta' Nios II EDS u r-rekwiżit li tinstalla WSL għall-utenti tal-Windows*. • Verżjoni aġġornata tal-karta bint minn Reviżjoni 4 sa 9 fejn applikabbli fid-dokument kollu.
2021.11.12	21.3	19.6.1	• Aġġorna s-subsezzjoni Aħżen ċwievet tal-produzzjoni HDCP encrypted fil-memorja flash esterna jew EEPROM (Support HDCP Key Management = 1) biex tiddeskrivi l-utilità ġdida tas-softwer tal-kriptaġġ taċ-ċavetta (KEYENC). • Neħħew iċ-ċifri li ġejjin: — Array tad-dejta taċ-Ċavetta tal-Faks R1 għal Ċavetta Privata RX — Arrays tad-dejta taċ-Ċwievet tal-Produzzjoni HDCP (Postazzjonarju) — Array tad-dejta taċ-ċavetta tal-protezzjoni HDCP (ċavetta predefinita) — Iċ-ċavetta tal-protezzjoni HDCP inizjalizzata f'hdcp2x_tx_kmem.mif — Iċ-ċavetta tal-protezzjoni HDCP inizjalizzata f'hdcp1x_rx_kmem.mif — Iċ-ċavetta tal-protezzjoni HDCP inizjalizzata f'hdcp1x_tx_kmem.mif • Imċaqlaq is-subsezzjoni HDCP Key Mapping minn DCP Key Files minn Linji Gwida Debug biex Aħżen ċwievet tal-produzzjoni HDCP sempliċi fl-FPGA (Appoġġ HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Referenza mneħħija għal ncsim
2021.05.12	21.1	19.6.0	• Miżjud Meta SUPPORT FRL = 1 jew SUPPORT HDCP KEY MANAGEMENT = 1 mad-deskrizzjoni għal Figura 29 HDCP Over HDMI Design Example Block Diagram. • Żid il-passi fil-memorja taċ-ċavetta HDCP files fid-Disinn Walkthrough. • Miżjud Meta SUPPORT FRL = 0 mat-taqsima Setup the ardware. • Żid il-pass biex tixgħel il-parametru ta 'Appoġġ HDCP Key Management f'Iġġenera d-Disinn. • Miżjud subtaqsima ġdida Aħżen ċwievet tal-produzzjoni HDCP encrypted fil-memorja flash esterna jew EEPROM (Appoġġ HDCP Key Management = 1).
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
			• Isimha mill-ġdid Tabella Push Button u Indikaturi LED għal Push Button u Indikaturi LED (APPOĠĠ FRL = 0). • Miżjud Tabella Push Button u Indikaturi LED (SUPPORT FRL = 1). • Żid kapitolu ġdid Protezzjoni ta 'Encryption Key Inkorporat fid-Disinn FPGA. • Żieda kapitolu ġdid Linji Gwida ta' Debug u subsezzjonijiet HDCP Status Signals, Modifikazzjoni tal-Parametru tas-Software HDCP u Mistoqsijiet Frekwenti.
2021.04.01	21.1	19.6.0	• Komponenti Aġġornat tal-Figura Meħtieġa għal Disinn RX-Only jew TX-Only. • Tabella Aġġornata Ġġenerata RTL Files. • Aġġornata Figura HDMI RX Komponenti ta 'fuq. • Imneħħija Taqsima HDMI RX Top Link Proċess ta 'Taħriġ. • Aġġorna l-passi fit-Tmexxija tad-Disinn f'Rati FRL differenti. • Aġġornata Figura HDMI 2.1 Disinn Example Skema ta' Clocking. • Sinjali Aġġornata tal-Iskema tal-Clocking tal-Mejda. • Aġġornata Figura HDMI RX-TX Block Diagram biex iżżid konnessjoni minn Transceiver Arbiter għal TX top.
2020.09.28	20.3	19.5.0	• Neħħa n-nota li d-disinn HDMI 2.1 example fil-mod FRL jappoġġja biss apparati ta 'grad ta' veloċità –1 fl-HDMI Intel FPGA IP Design Example Quick Start Guide għall-Apparat Intel Arria 10 u HDMI 2.1 Design Example (Appoġġ FRL = 1) sezzjonijiet. Id-disinn jappoġġja l-gradi kollha tal-veloċità. • Imneħħija l-informazzjoni ls_clk mid-disinn kollu HDMI 2.1 exampsezzjonijiet relatati. Id-dominju ls_clk m'għadux jintuża fid-disinn example. • Aġġorna d-dijagrammi tal-blokk għad-disinn HDMI 2.1 example fil-mod FRL fid-Disinn HDMI 2.1 Example (Appoġġ FRL = 1), Ħolqien ta 'Disinni RX- Biss jew TX-Only Disinni Komponenti tad-Disinn, u sezzjonijiet tal-Iskema tal-Clocking. • Aġġorna d-direttorji u ġġenera files lista fit-taqsimiet Struttura tad-Direttorju. • Neħħew sinjali irrilevanti, u żiedu jew editjat id-deskrizzjoni tad-disinn HDMI 2.1 li ġej example sinjali fit-taqsima Sinjali tal-Interface: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* sinjali — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Żieda l-parametri li ġejjin fit-taqsima tal-Parametri RTL tad-Disinn: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — UŻA FPLL — POLARITY_INVERSION
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
			• Aġġorna d-dijagrammi tal-blokk għad-disinn HDMI 2.0 example għas-softwer Intel Quartus Prime Pro Edition fid-Disinn HDMI 2.0 Example (Appoġġ FRL = 0), Ħolqien ta 'Disinni RX-Only jew TX-Only Komponenti tad-Disinn, u sezzjonijiet tal-Iskema tal-Clocking. • Aġġorna l-ismijiet tas-sinjali tal-arloġġ u reset fit-taqsima tal-Inserzjoni u l-Iffiltrar tal-InfoFrame tal-Medda Dinamika u l-Imgħallem (HDR). • Neħħew sinjali irrilevanti, u żiedu jew editjat id-deskrizzjoni tad-disinn HDMI 2.0 li ġej example sinjali fit-taqsima Sinjali tal-Interface: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — sinjali nios_tx_i2c* — sinjali hdmi_ti_i2c* — tx_i2c_avalon* sinjali — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* sinjali — sinjali nios_tx_i2c* — measure_valid_pio_external_connectio n_export — sinjali oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — sinjali rx_pma_rcfg_mgmt* • Żid nota li t-testbench tas-simulazzjoni mhuwiex appoġġjat għal disinji bil- Inkludi I2C parametru ppermetta u aġġorna l-messaġġ ta’ simulazzjoni fit-taqsima tal-Bank ta’ Test tas-Simulazzjoni. • Aġġorna t-taqsima Aġġorna d-Disinn Tiegħek.
2020.04.13	20.1	19.4.0	• Żid nota li d-disinn HDMI 2.1 example fil-mod FRL jappoġġja biss apparati ta 'grad ta' veloċità –1 fl-HDMI Intel FPGA IP Design Example Quick Start Guide għall-Apparat Intel Arria 10 u Deskrizzjoni dettaljata għal HDMI 2.1 Design Example (Appoġġ FRL = 1) sezzjonijiet. • Imċaqlaq l-HDCP Over HDMI Design Example għall-Intel Arria 10 Devices sezzjoni mill-Gwida għall-Utent HDMI Intel FPGA IP. • Editjat is-sezzjoni Simulating the Design biex tinkludi l-awdjo sample ġeneratur, ġeneratur tad-data tal-banda tal-ġenb, u ġeneratur tad-data awżiljarju u aġġorna l-messaġġ ta 'simulazzjoni ta' suċċess. • Neħħa n-nota li s-simulazzjoni ddikjarata hija disponibbli biss għal Appoġġ FRL disinji b'diżabilità nota. Is-simulazzjoni issa hija disponibbli għal Appoġġ FRL disinji ppermettiet ukoll. • Aġġornata d-deskrizzjoni tal-karatteristika fid-Deskrizzjoni Dettaljata għal HDMI 2.1 Design Exampsezzjoni le (Support FRL Enabled).
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
			• Editjat id-dijagramma tal-blokk fid-Dijagramma tal-Blokk tad-Disinn HDMI 2.1 RX-TX, Komponenti tad-Disinn, u l-Ħolqien tad-Disinni RX-Only jew TX-Only sezzjonijiet għad-disinn HDMI 2.1 example. Komponenti ġodda miżjuda u komponenti mneħħija li m'għadhomx applikabbli. • Editjat l-istruzzjoni tal-iskrittura main.c fit-taqsima Ħolqien ta’ Disinni RX-Only jew TX-Only. • Aġġorna t-taqsimiet tal-Istruttura tad-Direttorju biex iżżid folders ġodda u files kemm għal HDMI 2.0 kif ukoll għal HDMI 2.1 disinn examples. • Aġġornata t-taqsima tal-Ħtiġiet tal-Hardware u s-Softwer għad-disinn HDMI 2.1 example. • Aġġorna d-dijagramma tal-blokki u d-deskrizzjonijiet tas-sinjali fit-taqsima tal-Inserzzjoni u l-Iffiltrar tal-InfoFrame tal-Medda Dinamika u l-Imgħallem (HDR) għad-disinn HDMI 2.1 example. • Żid taqsima ġdida, Tmexxi d-Disinn f'Rati FRL differenti, għad-disinn HDMI 2.1 examples. • Aġġorna d-dijagramma tal-blokk u d-deskrizzjonijiet tas-sinjali fit-taqsima tal-Iskema tal-Clocking għad-disinn HDMI 2.1 example. • Miżjud deskrizzjoni dwar l-iswiċċ DIP ta 'l-utent fit-taqsima Setup ta' Hardware għal disinn HDMI 2.1 example. • Aġġornata t-taqsima Limitazzjonijiet tad-Disinn għal disinn HDMI 2.1 example. • Aġġorna t-taqsima Aġġorna d-Disinn Tiegħek. • Aġġorna s-sezzjonijiet ta' Simulation Testbench kemm għad-disinn HDMI 2.0 kif ukoll HDMI 2.1 examples.
2020.01.16	19.4	19.3.0	• Aġġorna l-HDMI Intel FPGA IP Design Example Quick Start Guide għall-Intel Arria 10 Devices sezzjoni b'informazzjoni dwar id-disinn HDMI 2.1 li għadu kif ġie miżjudample b'mod FRL. • Żid kapitolu ġdid, Deskrizzjoni dettaljata għal HDMI 2.1 Design Example (Support FRL Enabled) li fih l-informazzjoni rilevanti kollha dwar id-disinn miżjud ġdid example. • Imsemmi mill-ġdid HDMI Intel FPGA IP Design Example Deskrizzjoni Dettaljata għal Deskrizzjoni Dettaljata għal Disinn HDMI 2.0 Example għal ċarezza aħjar.
2019.10.31	18.1	18.1	• Miżjud iġġenerat files fil-folder tx_control_src: ti_i2c.c u ti_i2c.h. • Żid l-appoġġ għar-reviżjoni 11 tal-karta bint tal-FMC fis-sezzjonijiet tal-Hardware u s-Softwer u l-Kompilazzjoni u l-Ittestjar tad-Disinn. • Neħħa t-taqsima Limitazzjoni tad-Disinn. Il-limitazzjoni rigward il-ksur tal-ħin fuq ir-restrizzjonijiet massimi ta' skew ġiet solvuta fil-verżjoni 18.1 tal-HDMI Intel FPGA IP. • Żid parametru RTL ġdid, BITEC_DAUGHTER_CARD_REV, biex jippermettilek tagħżel ir-reviżjoni tal-karta bint Bitec HDMI.
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
			• Aġġorna d-deskrizzjoni għas-sinjali fmcb_dp_m2c_p u fmcb_dp_c2m_p biex tinkludi informazzjoni dwar ir-reviżjonijiet 11, 6, u 4 tal-kard bint FMC. • Żiedu s-sinjali ġodda li ġejjin għar-reviżjoni 11 tal-karta bint Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a indirizz — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Żid taqsima dwar l-Aġġornar tad-Disinn Tiegħek.
2017.11.06	17.1	17.1	• Ismu mill-ġdid HDMI IP qalba għal HDMI Intel FPGA IP skond Intel rebranding. • Inbidel it-terminu Qsys għal Platform Designer. • Miżjud informazzjoni dwar il-karatteristika ta 'inserzjoni u filtrazzjoni ta' Medda Dinamika u Mastering InfoFrame (HDR). • Aġġornata l-istruttura tad-direttorju: — Miżjud skript u folders tas-softwer u files. — Aġġornata komuni u hdr files. — Neħħa atx files. — Differenzjati files għal Intel Quartus Prime Standard Edition u Intel Quartus Prime Pro Edition. • Aġġorna t-taqsima Ġenerazzjoni tad-Disinn biex iżżid l-apparat użat bħala 10AX115S2F4I1SG. • Editjat ir-rata tad-dejta tat-transceiver għall-frekwenza tal-arloġġ TMDS 50-100 MHz għal 2550-5000 Mbps. • Aġġorna l-informazzjoni tal-link RX-TX li tista’ tirrilaxxa l-buttuna user_pb[2] biex tiddiżattiva l-filtrazzjoni esterna. • Aġġornata d-dijagramma tal-fluss tas-softwer Nios II li tinvolvi l-kontrolli għall-kaptan I2C u s-sors HDMI. • Miżjud informazzjoni dwar il- Disinn Eżample Parametri GUI. • Miżjud HDMI RX u TX Parametri tad-disinn Top. • Żieda dawn is-sinjali tal-ogħla livell HDMI RX u TX: — mgmt_clk — reset — i2c_clk — hdmi_clk_in — Neħħew dawn is-sinjali tal-ogħla livell HDMI RX u TX: • verżjoni • i2c_clk
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
			• Żid nota li l-issettjar analogu tat-transceiver huwa ttestjat għall-Intel Arria 10 FPGA Development Kit u Bitec HDMI 2.0 Daughter card. Tista' timmodifika s-setting analogu għall-bord tiegħek. • Żieda rabta għall-soluzzjoni biex tiġi evitata jitter tal-PLL cascading jew mogħdijiet tal-arloġġ mhux iddedikati għall-arloġġ ta 'referenza Intel Arria 10 PLL. • Żid nota li ma tistax tuża transceiver RX pin bħala CDR refclk għal HDMI RX jew bħala TX PLL refclk għal HDMI TX. • Żieda nota dwar kif iżżid set_max_skew constraint għal disinji li jużaw it-twaħħil TX PMA u PCS.
2017.05.08	17.0	17.0	• Rebranded bħala Intel. • Inbidel in-numru tal-parti. • Aġġornata l-istruttura tad-direttorju: — Miżjud hdr files. — Qsys_vip_passthrough.qsys mibdul għal nios.qsys. — Miżjud files nominati għall-Intel Quartus Prime Pro Edition. • Informazzjoni aġġornata li l-blokka Link RX-TX twettaq ukoll filtrazzjoni esterna fuq l-Infoframe ta’ Medda Dinamika Għolja (HDR) mid-dejta awżiljarja HDMI RX u ddaħħal example HDR Infoframe għad-dejta awżiljarja tal-HDMI TX permezz tal-multiplexer Avalon ST. • Żiedet nota għad-deskrizzjoni PHY tat-Transceiver Native li biex tissodisfa r-rekwiżit ta' skew inter-kanal HDMI TX, għandek bżonn tissettja l-għażla tal-mod ta' twaħħil tal-kanal TX fl-editur tal-parametru tal-PHY Native Transceiver Arria 10 biex Twaħħil PMA u PCS. • Deskrizzjoni aġġornata għal sinjali os u kejl. • Immodifika l-oversampfattur tal-ling għal rata tad-dejta tat-transceiver differenti f'kull medda ta 'frekwenza tal-arloġġ TMDS biex tappoġġja l-iskema tal-arloġġ dirett TX FPLL. • Mibdula TX IOPLL għal TX FPLL skema ta 'clocking tal-kaskata għal skema diretta TX FPLL. • Miżjud sinjali ta 'konfigurazzjoni mill-ġdid TX PMA. • Editjati USER_LED[7] oversampling status. 1 jindika oversampled (rata tad-data < 1,000 Mbps fl-apparat Arria 10). • Aġġornat HDMI Design Example Tabella Simulaturi Appoġġjati. VHDL mhux appoġġjat għal NCSim. • Miżjud link għall-verżjoni arkivjata tal-Arria 10 HDMI IP Core Design Example Gwida għall-Utent.
2016.10.31	16.1	16.1	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

Verżjoni Online
Ibgħat Feedback
ID: 683156
Verżjoni: 2022.12.27

Dokumenti / Riżorsi

intel HDMI Arria 10 FPGA IP Design Example [pdfGwida għall-Utent HDMI Arria 10 FPGA IP Disinn Example, HDMI Arria, 10 FPGA IP Disinn Example, Disinn Example

Referenzi

• Manwal għall-Utent