HDMI Arria 10 FPGA IP Design Example
Ke alakaʻi hoʻohanaHDMI Intel® Arria 10 FPGA IP
Hoʻolālā Example alakaʻi hoʻohana
Hōʻano hou ʻia no Intel®Quartus®
Hui Hoʻolālā Nui: 22.4
Manaʻo IP: 19.7.1

HDMI Intel® FPGA IP Design ExampʻO ke alakaʻi hoʻomaka wikiwiki no nā polokalamu Intel® Arria® 10

Hōʻike nā hāmeʻa HDMI Intel® 10 i kahi hōʻike hōʻike simulating a me kahi hoʻolālā ʻenehana e kākoʻo ana i ka hoʻohui ʻana a me ka hoʻāʻo ʻana i nā lako.
FPGA IP hoʻolālā example no Intel Arria®
Hāʻawi ka HDMI Intel FPGA IP i ka hoʻolālā hoʻolālā aʻeamples:

• HDMI 2.1 RX-TX retransmit hoʻolālā me ka paʻa paʻa loulou (FRL) mode i hiki
• HDMI 2.0 RX-TX e hoʻouna hou i ka hoʻolālā me ke ʻano FRL i pio
• HDCP ma luna o ka hoʻolālā HDMI 2.0

Nānā: ʻAʻole hoʻokomo ʻia ka hiʻohiʻona HDCP i ka polokalamu Intel® Quartus Prime Pro Edition.
No ke komo ʻana i ka hiʻohiʻona HDCP, e kelepona iā Intel ma https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Ke hana ʻoe i kahi hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā i ka lako.
Kiʻi 1. Nā ʻanuʻu hoʻomohalaʻIke pili
HDMI Intel FPGA IP alakaʻi hoʻohana
1.1. Hana i ka Hoʻolālā
E hoʻohana i ka HDMI Intel FPGA IP hoʻoponopono hoʻoponopono ma ka polokalamu Intel Quartus Prime e hana i ka hoʻolālā examples. Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
E hoʻomaka ana me ka Nios® II EDS ma ka polokalamu polokalamu Intel Quartus Prime Pro Edition 19.2 a me Intel Quartus Prime Standard Edition software version 19.1, ua wehe ʻo Intel i ka ʻāpana Cygwin i loko o ka Windows* version o Nios II EDS, e pani ana me Windows* Subsytem for Linux (WSL). Inā he mea hoʻohana Windows* ʻoe, pono ʻoe e hoʻokomo iā WSL ma mua o ka hana ʻana i kāu hoʻolālā example.
Kiʻi 2. Hana ʻana i ke Kahe Hoʻolālā

1. E hana i kahi papahana e ʻimi ana i ka ʻohana polokalamu Intel Arria 10 a koho i ka mea makemake.
2. Ma ka IP Catalog, e huli a kaomi pālua i nā Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variant hou a i ʻole New IP Variant.
3. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip paha .qsys.
4. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
5. Ma ka pā IP, hoʻonohonoho i nā ʻāpana i makemake ʻia no TX a me RX.
6. E hoʻā i ka ʻāpana Kākoʻo FRL e hana i ka hoʻolālā HDMI 2.1 example ma ke ʻano FRL. E hoʻopau iā ia e hana i ka hoʻolālā HDMI 2.0 example me ka FRL.
7. Ma ka Design Exampma ka ʻaoʻao, koho iā Arria 10 HDMI RX-TX Retransmit.
8. E koho i ka Simulation e hoʻohua i ka papa hoʻāʻo, a koho i ka Synthesis e hana i ka hoʻolālā ʻenehana example. Pono ʻoe e koho ma kahi liʻiliʻi o kēia mau koho e hana i ka ex designample files. Inā koho ʻoe i nā mea ʻelua, ʻoi aku ka lōʻihi o ka manawa hana.
9. No Hanau File Hōʻano, koho iā Verilog a i ʻole VHDL.
10. No ka pahu hoʻomohala pahuhopu, koho ʻo Intel Arria 10 GX FPGA Development Kit. Inā koho ʻoe i kahi pahu hoʻomohala, a laila hoʻololi ka mea i koho ʻia (koho ʻia ma ka ʻanuʻu 4) e hoʻohālikelike i ka hāmeʻa ma ka papa kuhikuhi. No Intel Arria 10 GX FPGA Development Kit, ʻo 10AX115S2F4I1SG ka mea paʻamau.
11. Kaomi Generate Example Hoʻolālā.

ʻIke pili
Pehea e hoʻouka ai i ka Windows* Subsystem for Linux* (WSL) ma Windows* OS?
1.2. Hoʻohālike i ka Hoʻolālā
Hoʻohālike ka HDMI testbench i kahi hoʻolālā loopback serial mai kahi hiʻohiʻona TX i kahi hiʻohiʻona RX. mīkini hana hoʻohālike wikiō kūloko, sample generator, sideband data generator, and auxiliary data generator modules drive the HDMI TX instance and the serial output from the TX instance connect to the RX instance in the testbench.
Kiʻi 3. Hoʻolālā Hoʻohālike Kahe

1. E hele i ka waihona simulation makemake.
2. E holo i ka palapala simulation no ka simulator kākoʻo o kāu koho. Hoʻopili ka ʻatikala a holo i ka papa hōʻike ma ka simulator.
3. E noʻonoʻo i nā hopena.

Papa 1. Nā ʻanuʻu e holo i ka hoʻohālikelike

Mea hoʻomeamea	Papa kuhikuhi hana	Nā kuhikuhi
Riviera-PRO*	/simulation/aldec	Ma ka laina kauoha, e kikokiko
		vsim -c -do aldec.do
ModelSim*	/simulation/mea aʻoaʻo	Ma ka laina kauoha, e kikokiko
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Ma ka laina kauoha, e kikokiko
		kumu vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	Ma ka laina kauoha, e kikokiko
		kumu vcsmx_sim.sh
Xcelium* Kaulike	/simulation/xcelium	Ma ka laina kauoha, e kikokiko
		kumu xcelium_sim.sh

Hoʻopau ka simulation kūleʻa me kēia memo:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Hoʻoholo hoʻohālike
1.3. Hoʻopili a hoʻāʻo i ka Hoʻolālā

No ka hōʻuluʻulu ʻana a me ka holo ʻana i kahi hōʻike hōʻike ma ka ʻenehana exampka hoʻolālā, e hahai i kēia mau ʻanuʻu:

1. E hōʻoia i ka lako kamepiula exampua pau ka hana hoʻolālā.
2. E wehe i ka polokalamu Intel Quartus Prime a wehe i ka .qpf file.
   • HDMI 2.1 hoʻolālā example me Kākoʻo FRL i hiki: papa kuhikuhi papahana/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 hoʻolālā example me Kākoʻo FRL pio: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Kaomi i ka Processing ➤ Start Compilation.
4. Ma hope o ka hōʻuluʻulu kūleʻa, a .sof file e hana ʻia ma ka quartus/output_files papa kuhikuhi.
5. Hoʻohui i ke awa FMC ma luna o ka papa B (J2):
   • HDMI 2.1 hoʻolālā exampme ke kākoʻo FRL i hoʻohana ʻia: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Nānā: Hiki iā ʻoe ke koho i ka hoʻoponopono ʻana o kāu kāleka kaikamahine Bitec HDMI. Ma lalo o ka Design Exampi ka tab, hoʻonoho i ka HDMI Kāleka Kāleka Hoʻoponopono i ka Revision 9, Hoʻoponopono a i ʻole kāleka kaikamahine. ʻO ka waiwai paʻamau ka Revision 9.
   • HDMI 2.0 hoʻolālā exampme ke Kākoʻo FRL i pio: Bitec HDMI 2.0 FMC Kāleka kaikamahine Rev 11
6. Hoʻohui iā TX (P1) o ke kāleka kaikamahine Bitec FMC i kahi kumu wikiō waho.
7. Hoʻohui iā RX (P2) o ke kāleka kaikamahine Bitec FMC i kahi pahu wikiō waho a i ʻole ka mea nānā wikiō.
8. E hōʻoia i nā hoʻololi āpau ma ka papa hoʻomohala ma ke kūlana paʻamau.
9. E hoʻonohonoho i ka polokalamu Intel Arria 10 i koho ʻia ma ka papa hoʻomohala me ka hoʻohana ʻana i ka .sof file (Nā Mea Hana ➤ Programmer ).
10. Pono e hōʻike ʻia ka wikiō i hana ʻia mai ke kumu.

ʻIke pili
Intel Arria 10 FPGA Development Kit Ke alakaʻi hoʻohana
1.4. HDMI Intel FPGA IP Design Example Nā ʻāpana
Papa 2.
HDMI Intel FPGA IP Design Example Nā ʻāpana no nā polokalamu Intel Arria 10 Loaʻa kēia mau koho no nā polokalamu Intel Arria 10 wale nō.

ʻĀpana	Waiwai	wehewehe
Loaʻa Design Example
E koho i ka Hoʻolālā	Hoʻouna hou ʻia ʻo Arria 10 HDMI RX-TX	E koho i ka hoʻolālā example e hanaia.

Hoʻolālā Example Files
Hoʻohālikelike	Pau, pio	E ho'ā i kēia koho e hana i nā mea e pono ai files no ka papa hoʻokolohua simulation.
Hoʻohuihui	Pau, pio	E ho'ā i kēia koho e hana i nā mea e pono ai files no ka hui pū ʻana o Intel Quartus Prime a me ka hōʻike ʻana i nā lako.

Hana ʻia ka ʻano HDL
Hanau File Hōʻano	ʻO Verilog, VHDL	E koho i kāu ʻano HDL makemake no ka hoʻolālā hana example filehoʻonoho. Nānā: Hoʻoholo wale kēia koho i ke ʻano no ka IP pae kiʻekiʻe i hana ʻia files. ʻO nā mea ʻē aʻe a pau files (e laʻaample testbenches a me ka pae kiʻekiʻe files no ka hōʻike hāmeʻa) aia ma Verilog HDL format

Puke Hoʻomohala Pahu
E koho i ka Papa	ʻAʻohe pahu hoʻomohala,	E koho i ka papa no ka hoʻolālā i manaʻo ʻia example.
	Arria 10 GX FPGA Development Kit, Kiko Hoʻomohala Kuʻuna	• ʻAʻohe Keʻena Hoʻomohala: Hoʻopau kēia koho i nā ʻano ʻenehana āpau no ka hoʻolālā example. Hoʻonohonoho ka IP core i nā hana pin a pau i nā pine virtual. • Arria 10 GX FPGA Development Kit: E koho 'akomi kēia koho i ka mea i ho'opa'a 'ia e ka papahana e ho'ohālike i ka mea hana ma kēia pahu ho'omohala. Hiki iā ʻoe ke hoʻololi i ka hāmeʻa i hoʻohana ʻia me ka E hoʻololi i ka hāmeʻa pahuhopu ʻokoʻa inā loaʻa kahi ʻano mea like ʻole o kāu hoʻoponopono papa. Hoʻonohonoho ka IP core i nā hana pin a pau e like me ka pahu hoʻomohala.
		•Kūpili Hoʻolālā Kuʻuna: ʻAe kēia koho i ka hoʻolālā exampe hoʻāʻo ʻia ma kahi pahu hoʻomohala kolu me kahi Intel FPGA. Pono paha ʻoe e hoʻonohonoho i nā hana pine iā ʻoe iho.

Mea paahana
E hoʻololi i ka hāmeʻa pahuhopu	Pau, pio	E hoʻā i kēia koho a koho i ka ʻano mea hana i makemake ʻia no ka pahu hoʻomohala.

HDMI 2.1 Hoʻolālā Example (Kokoko FRL = 1)

ʻO ka hoʻolālā HDMI 2.1 example ma ke ʻano FRL e hōʻike ana i hoʻokahi laʻana HDMI i hoʻohālikelike ʻia ka loopback me ʻehā mau kaha RX a me ʻehā mau kaha TX.
Papa 3. HDMI 2.1 Hoʻolālā Example no nā polokalamu Intel Arria 10

Hoʻolālā Example	Ka helu ʻikepili	ʻAno Channel	ʻAno Loopback
Hoʻouna hou ʻia ʻo Arria 10 HDMI RX-TX	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Kūlike me ka FIFO buffer

Nā hiʻohiʻona

• Hoʻolālā ka hoʻolālā i nā mea pale FIFO e hana i kahi kahe wikiō HDMI pololei ma waena o ka HDMI 2.1 sink a me ke kumu.
• Hiki i ka hoʻolālā ke hoʻololi ma waena o ke ʻano FRL a me ke ʻano TMDS i ka wā holo.
• Hoʻohana ka hoʻolālā i ke kūlana LED no ka hoʻopau mua ʻana stage.
• Hele mai ka hoʻolālā me nā hiʻohiʻona HDMI RX a me TX.
• Hōʻike ka hoʻolālā i ka hoʻokomo ʻana a me ka kānana ʻana o Dynamic Range and Mastering (HDR) InfoFrame ma RX-TX link module.
• Hoʻolālā ka hoʻolālā i ka helu FRL ma waena o ka paila i pili iā TX a me ke kumu i pili iā RX. Holo ka hoʻolālā i ka EDID mai ka lua waho i ka RX ma luna o ka papa ma ka hoʻonohonoho paʻamau. Kūkākūkā ka papa hana Nios II i ka waihona loulou i ka hiki o ka paila i hoʻopili ʻia me TX. Hiki iā ʻoe ke hoʻololi i ka mea hoʻohana_dipsw ma ka papa hoʻololi e hoʻomalu lima i nā mana TX a me RX FRL.
• Aia ka hoʻolālā i kekahi mau hiʻohiʻona debugging.
  Loaʻa i ka laʻana RX kahi kumu wikiō mai ka mea hana wikiō waho, a laila hele ka ʻikepili ma kahi loopback FIFO ma mua o ka hoʻouna ʻia ʻana i ka laʻana TX. Pono ʻoe e hoʻopili i kahi mea nānā wikiō waho, nānā, a i ʻole ke kīwī me ka pili HDMI i ke kumu TX e hōʻoia i ka hana.

2.1. HDMI 2.1 RX-TX Retransmit Design Block Diagram
ʻO ka HDMI RX-TX retransmit hoʻolālā exampHōʻike ʻo ia i ka loopback parallel ma ke mode channel simplex no HDMI 2.1 me ke kākoʻo FRL i hiki.
Kiʻi 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. Ke hana ʻana i ka hoʻolālā RX-Wheni a i ʻole TX-Whenly Designs
No nā mea hoʻohana kiʻekiʻe, hiki iā ʻoe ke hoʻohana i ka hoʻolālā HDMI 2.1 e hana i kahi hoʻolālā TX- a i ʻole RX-wale.
Kiʻi 5. Pono nā ʻāpana no RX-Only a i ʻole TX-Only DesignNo ka hoʻohana ʻana i nā ʻāpana RX- a i ʻole TX-wale nō, e wehe i nā poloka pili ʻole mai ka hoʻolālā.
Papa 4. RX-Only a me TX-Only Manao Manao

Nā Koina Mea hoʻohana	Mālama	Wehe	Hoʻohui
HDMI RX wale no	RX luna	• TX luna • Hoʻohui RX-TX • Pūnaehana CPU • Luna Hooponopono Waiwai	–
HDMI TX wale nō	•TX luna • Pūnaehana Pūnaehana CPU	•RX luna • Hoʻohui RX-TX • ka mea hooponopono hooponopono	Video Pattern Generator (module maʻamau a i hana ʻia mai ka Video and Image Processing Suite (VIP) Suite)

Ma waho aʻe o nā hoʻololi RTL, pono ʻoe e hoʻoponopono i ka palapala main.c.
• No nā hoʻolālā HDMI TX-wale nō, e hoʻokaʻawale i ka kali no ke kūlana laka HDMI RX ma ka wehe ʻana i nā laina aʻe a hoʻololi me ka
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
ʻoiai (rx_hdmi_lock == 0) {
ina (check_hpd_isr()) { uhai; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx ma hope o ka laka ʻana o rx
inā (rx_hdmi_lock == 1) {
inā (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} ʻē aʻe {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• No nā hoʻolālā HDMI RX-wale nō, e mālama i nā laina ma lalo nei wale nō ma ka palapala main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Pono nā lako lako a me nā lako polokalamu
Hoʻohana ʻo Intel i ka lako a me ka lako polokalamu e hoʻāʻo ai i ka hoʻolālā example.
Lako lako

• ʻO Intel Arria 10 GX FPGA Development Kit
• HDMI 2.1 Puna (Quantum Data 980 48G Generator)
• HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
• Kāleka kaikamahine Bitec HDMI FMC 2.1 (Hoʻoponopono 9)
• Nā kaula HDMI 2.1 Māhele 3 (hoʻāʻo ʻia me Belkin 48Gbps HDMI 2.1 Cable)

lako polokalamu

• ʻO ka polokalamu polokalamu polokalamu Intel Quartus Prime Pro Edition 20.1

2.4. Papa kuhikuhi
Aia nā papa kuhikuhi i nā mea i hana ʻia files no ka HDMI Intel FPGA IP hoʻolālā example.
Kiʻi 6. Papa kuhikuhi no ka Design ExamplePapa 5. Hana ʻia RTL Files

Nā waihona	Files/ Nā waihona waihona
maʻamau	uaki.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	puka_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_kauwa	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
hoʻonohonoho hou	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Papa 6. Hana ʻia ka Simulation Files
Nānā i ka Hoʻokolo hoʻohālike ʻāpana no ka ʻike hou aku

Nā waihona	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
kumu aʻo	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filepapa inoa.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
maʻamau	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Papa 7. Mea Hana Hana Files

Nā waihona	Files
tx_control_src Nānā: Aia i loko o ka waihona tx_control nā kope o kēia mau mea files.	honua.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	nui.c
	pio_heluhelu_ kakau.c
	pio_heluhelu_kākau.h

2.5. Nā Mea Hoʻolālā
ʻO ka HDMI Intel FPGA IP hoʻolālā exampAia ka le i nā ʻāpana kiʻekiʻe maʻamau a me nā ʻāpana kiʻekiʻe HDMI TX a me RX.
2.5.1. Nā ʻāpana HDMI TX
Aia nā ʻāpana kiʻekiʻe o HDMI TX i nā ʻāpana kiʻekiʻe kiʻekiʻe o TX, a me ka IOPLL, transceiver PHY reset controller, transceiver native PHY, TX PLL, TX reconfiguration management, a me nā poloka buffer output.
Kiʻi 7. HDMI TX Nā mea kiʻekiʻePapa 8. HDMI TX Nā Mea Kiʻekiʻe

Module	wehewehe
HDMI TX Core	Loaʻa ka IP i ka ʻikepili wikiō mai ka pae kiʻekiʻe a hana i ka hoʻopili ʻana i ka ʻikepili kōkua, ka hoʻopili ʻana i ka ʻikepili leo, ka hoʻopili ʻana i ka ʻikepili wikiō, scrambling, TMDS encoding a i ʻole packetization.
IOPLL	Hoʻokumu ka IOPLL (iopll_frl) i ka uaki FRL no ke kumu TX. Loaʻa i kēia uaki kuhikuhi ka uaki puka TX FPLL. ʻO ke alapine uaki FRL = Laki ʻikepili no nā alahele x 4 / (Nā huaʻōlelo FRL no ka uaki x 18)
Transceiver PHY hoʻoponopono hou	ʻO ka Transceiver PHY reset controller e hōʻoia i ka hoʻomaka pono ʻana o nā transceivers TX. Hoʻokumu ʻia ka hoʻokomo hou ʻana o kēia mea hoʻoponopono mai ka pae kiʻekiʻe, a hoʻopuka ia i ka hōʻailona hoʻonohonoho analog a me nā kikohoʻe e pili ana i ka poloka Transceiver Native PHY e like me ka hoʻonohonoho hoʻonohonoho ʻana i loko o ka poloka. ʻO ka hōʻailona hoʻopuka tx_ready mai kēia poloka e hana pū me ka hōʻailona hoʻihoʻi i ka HDMI Intel FPGA IP e hōʻike i ka mea transceiver ke ala a holo, a mākaukau e loaʻa ka ʻikepili mai ke kumu.
Transceiver Native PHY	ʻO ka poloka transceiver paʻakikī e loaʻa i ka ʻikepili like mai ke kumu HDMI TX a hoʻonohonoho i ka ʻikepili mai ka hoʻouna ʻana iā ia. Nānā: No ka hoʻokō ʻana i ke koi skew inter-channel HDMI TX, e hoʻonohonoho i ke koho mode hoʻopaʻa kahawai TX ma ka Intel Arria 10 Transceiver Native PHY hoʻoponopono hoʻoponopono i. PMA a me PCS hoʻopaʻa. Pono ʻoe e hoʻohui i ka skew kiʻekiʻe (set_max_skew) koi koi i ka hōʻailona hoʻihoʻi kikohoʻe mai ka transceiver reset controller (tx_digitalreset) e like me ka mea i ʻōlelo ʻia ma ka Intel Arria 10 Transceiver PHY alakaʻi hoʻohana.
TX PLL	Hāʻawi ka poloka PLL transmitter i ka uaki wikiwiki serial i ka poloka Transceiver Native PHY. No kēia hoʻolālā HDMI Intel FPGA IP example, hoʻohana ʻia ka fPLL e like me TX PLL. Loaʻa iā TX PLL ʻelua mau wati kuhikuhi. • Hoʻopili ʻia ka uaki kuhikuhi 0 i ka oscillator programmable (me ka TMDS clock frequency) no ke ʻano TMDS. Ma kēia hoʻolālā exampa, hoʻohana ʻia ka uaki RX TMDS e hoʻopili i ka uaki kuhikuhi 0 no ke ʻano TMDS. Manaʻo ʻo Intel iā ʻoe e hoʻohana i ka oscillator programmable me ka TMDS clock frequency no ka wati kuhikuhi 0. • Hoʻohui ʻia ka uaki kuhikuhi 1 i kahi uaki 100 MHz paʻa no ke ʻano FRL.
TX Hoʻoponopono Hoʻoponopono	• Ma ke ʻano TMDS, hoʻonohonoho hou ka TX reconfiguration management block i ka TX PLL no nā ʻokoʻa like ʻole o ka uaki puka e like me ke alapine o ka uaki TMDS o ka wikiō kikoʻī. • Ma ke ʻano FRL, hoʻonohonoho hou ka TX reconfiguration management blocks i ka TX PLL e hoʻolako i ka uaki wikiwiki serial no 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps a me 12 Gbps e like me ka FRL_Rate kahua ma ka 0x31 SCDC register. • Hoʻololi ka TX reconfiguration management block i ka TX PLL reference clock ma waena o ka wati kuhikuhi 0 no ka TMDS mode a me ka reference clock 1 no ka FRL mode.
Pahu hoʻopuka	Ke hana nei kēia buffer ma ke ʻano he interface e launa pū me ka interface I2C o ka HDMI DDC a me nā ʻāpana redriver.

Papa 9. Transceiver Ikepili Rate a me ka Oversampling Factor kela a me keia uaki alapinepine

Ke ano	Ka helu ʻikepili	maluna oampler 1 (2x oiample)	maluna oampler 2 (4x oiample)	maluna oample Kumukumu	maluna oampalakaʻi i ka helu ʻikepili (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Paʻa	2	2000–12000
FRL	3000	Paʻa	Paʻa	1	3000
FRL	6000	Paʻa	Paʻa	1	6000

FRL	8000	Paʻa	Paʻa	1	8000
FRL	10000	Paʻa	Paʻa	1	10000
FRL	12000	Paʻa	Paʻa	1	12000

Kiʻi 8. TX Reconfiguration Sequence Flow2.5.2. Nā ʻāpana HDMI RX
Aia nā ʻāpana kiʻekiʻe HDMI RX i nā ʻāpana kiʻekiʻe kiʻekiʻe o ka RX, ke kauā I²C koho a me EDID RAM, IOPLL, transceiver PHY reset controller, RX native PHY, a me nā poloka hoʻokele RX reconfiguration.
Kiʻi 9. HDMI RX Nā Mea KiʻekiʻePapa 10. HDMI RX Mea Kiekie

Module	wehewehe
HDMI RX Core	Loaʻa ka IP i ka ʻikepili serial mai ka Transceiver Native PHY a hana i ka alignment data, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, and descrambling.
I2C Kauwa	ʻO I2C ke kikowaena i hoʻohana ʻia no Sink Display Data Channel (DDC) a me Status and Data Channel (SCDC). Hoʻohana ke kumu HDMI i ka DDC no ka hoʻoholo ʻana i nā hiki a me nā ʻano o ka paila ma ka heluhelu ʻana i ka hoʻolālā ʻikepili Enhanced Extended Display Identification Data (E-EDID). ʻO nā ʻōlelo kauā 8-bit I2C no E-EDID ʻo 0xA0 a me 0xA1. Hōʻike ka LSB i ke ʻano komo: 1 no ka heluhelu a me 0 no ke kākau. Ke loaʻa kahi hanana HPD, pane ke kauā I2C i ka ʻikepili E-EDID ma ka heluhelu ʻana mai ka on-chip. Kākoʻo pū ka mea hoʻokele kauā I2C i ka SCDC no HDMI 2.0 a me 2.1 ʻO ka helu kauā 9-bit I2C no ka SCDC ʻo 0xA8 a me 0xA9. Ke loaʻa kahi hanana HPD, hana ke kauā I2C i ke kākau a heluhelu ʻana i ke kālepa a i ʻole mai SCDC interface o ka HDMI RX core. Hana ʻia ke kaʻina hana hoʻomaʻamaʻa loulou no Fixed Rate Link (FRL) ma o I2C I ka wā o ka hanana HPD a i ʻole ke kākau ʻana o ke kumu i kahi helu FRL ʻokoʻa i ka FRL Rate register (SCDC registers 0x31 bit[3:0]), hoʻomaka ke kaʻina aʻo loulou. Nānā: ʻAʻole koi ʻia kēia mea hoʻokele kauā I2C no SCDC inā ʻaʻole i manaʻo ʻia ka HDMI 2.0 a i ʻole HDMI 2.1.

EDID RAM

Mālama ka hoʻolālā i ka ʻike EDID me ka hoʻohana ʻana i ka RAM 1-Port IP. Hoʻololi ʻia ka ʻōnaehana ʻikepili CEA-2-D Compliant E-EDID ma ke kaʻa kaʻa kaʻa kaʻa (I861C slave-only controller). Mālama kēia EDID RAM i ka ʻike E-EDID. • Aia ma ke ʻano TMDS, kākoʻo ka hoʻolālā i ka passthrough EDID mai TX a i RX. I ka wā EDID passthrough, ke hoʻopili ʻia ka TX i ka lua waho, heluhelu ʻo Nios II i ka EDID mai ka lua waho a kākau i ka EDID RAM. • I ka FRL mode, ka Nios II e kākau i ka EDID i hoʻonohonoho muaʻia no kēlā me kēia loulou pili e pili ana i ka HDMI_RX_MAX_FRL_RATE parameter ma ka palapala global.h. E hoʻohana i kēia mau mea hoʻokomo HDMI_RX_MAX_FRL_RATE no ka helu FRL i kākoʻo ʻia: • 1: 3G 3 Alanui • 2: 6G 3 Alanui •3: 6G 4 Alanui • 4: 8G 4 Alanui •5: 10G 4 Alanui (paʻamau) •6: 12G 4 Alanui

IOPLL

Hoʻohana ka HDMI RX i ʻelua IOPLL. • Hoʻopuka ka IOPLL mua (pll_tmds) i ka uaki kuhikuhi RX CDR. Hoʻohana wale ʻia kēia IOPLL ma ke ʻano TMDS. Loaʻa i ka uaki kuhikuhi o kēia IOPLL ka uaki TMDS. Hoʻohana ke ʻano TMDS i kēia IOPLL no ka mea ʻaʻole hiki i ka CDR ke loaʻa nā wati kuhikuhi ma lalo o 50 MHz a ʻo ke alapine o ka uaki TMDS mai 25 MHz a 340 MHz. Hāʻawi kēia IOPLL i ke alapine o ka uaki he 5 mau manawa o ka uaki kuhikuhi hoʻokomo no ka pae alapine ma waena o 25 MHz a 50 MHz a hāʻawi i ka alapine o ka uaki like me ka uaki kuhikuhi hoʻokomo no ke alapine ma waena o 50 MHz a 340 MHz. •Na ka IOPLL lua (iopll_frl) e hoopuka i ka uaki FRL no ke kumu RX. Loaʻa i kēia uaki kuhikuhi ka uaki hoʻihoʻi CDR. ʻO ke alapine uaki FRL = Laki ʻikepili no nā alahele x 4 / (Nā huaʻōlelo FRL no ka uaki x 18)

Transceiver PHY hoʻoponopono hou	Mālama ka Transceiver PHY reset controller i ka hoʻomaka pono ʻana o nā transceivers RX. Hoʻokumu ʻia ka hoʻokomo hou ʻana o kēia mea hoʻoponopono e ka RX reconfiguration, a hana ia i ka hōʻailona analog a me ka hōʻailona hoʻihoʻi kikohoʻe e pili ana i ka poloka Transceiver Native PHY e like me ka hoʻonohonoho ʻana i loko o ka poloka.
RX Native PHY	Paʻa transceiver paʻakikī e loaʻa ka ʻikepili serial mai kahi kumu wikiō waho. Hoʻopau ia i ka ʻikepili serial i ka ʻikepili like ma mua o ka hāʻawi ʻana i ka ʻikepili i ke kumu HDMI RX. E holo ana kēia poloka ma luna o Enhanced PCS no ke ʻano FRL. Loaʻa iā RX CDR ʻelua mau wati kuhikuhi. • Ua pili ka uaki kuhikuhi 0 i ka uaki puka o IOPLL TMDS (pll_tmds), i loaa mai ka uaki TMDS. • Hoʻopili ʻia ka uaki kuhikuhi 1 i kahi uaki 100 MHz paʻa. Ma ke ʻano TMDS, ua hoʻonohonoho hou ʻia ʻo RX CDR e koho i ka uaki kuhikuhi 0, a ma ke ʻano FRL, ua hoʻonohonoho hou ʻia ʻo RX CDR e koho i ka uaki kuhikuhi 1.
RX Hoʻoponopono Hoʻoponopono	Ma ke ʻano TMDS, hoʻohana ka RX reconfiguration management block i ka circuit detection circuit me ka HDMI PLL e hoʻokele ai i ka transceiver RX e hana ma nā pānaʻi loulou like ʻole mai 250 Mbps a 6,000 Mbps. Ma ke ʻano FRL, hoʻonohonoho hou ka RX reconfiguration management block i ka RX transceiver e hana ma 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, a i ʻole 12 Gbps ma muli o ka helu FRL ma ka papa inoa SCDC_FRL_RATE (0x31[3:0]). Hoʻololi ka poloka hoʻokele hoʻonohonoho hou RX ma waena o PCS/RX maʻamau no ke ʻano TMDS a me nā PCS i hoʻonui ʻia no ke ʻano FRL. E nānā i Helu 10 ma ka aoao 22.

Kiʻi 10. RX Reconfiguration Sequence Flow
Hōʻike ke kiʻi i ke kahe o ka hoʻonohonoho hou ʻana o ka mea hoʻoponopono i ka wā e loaʻa ai ke kahawai ʻikepili komo a me ke alapine o ka uaki kuhikuhi, a i ʻole ke wehe ʻia ka transceiver.2.5.3. Poloka Ma'amau o ka Papa Ki'eki'e
Aia nā poloka maʻamau o ka pae kiʻekiʻe i ka transceiver arbiter, nā ʻāpana loulou RX-TX, a me ka subsystem CPU.
Papa 11. Nā poloka maʻamau o ka pae kiʻekiʻe

Module

wehewehe

Mea hoʻoponopono hoʻoponopono

Mālama kēia poloka hana maʻamau i nā transceivers mai ka hoʻoponopono hou ʻana i ka manawa like i ka manawa e pono ai nā transceivers RX a i ʻole TX i loko o ke ala kino like e hoʻonohonoho hou. Hoʻopili ka hoʻololi hou ʻana i nā noi kahi i hāʻawi ʻia ai nā transceivers RX a me TX i loko o ke kahawai hoʻokahi i nā hoʻokō IP kūʻokoʻa. ʻO kēia transceiver arbiter kahi hoʻonui i ka ʻōlelo hoʻoholo i manaʻo ʻia no ka hoʻohui ʻana i ka simplex TX a me ka simplex RX i loko o ke kahawai kino like. Ke kōkua pū nei kēia transceiver arbiter i ka hoʻohui ʻana a me ka hoʻoponopono ʻana i nā noi hoʻonohonoho hou ʻana o RX a me TX hoʻomanaʻo Avalon® e kuhikuhi ana i nā transceivers simplex RX a me TX i loko o kahi kahawai no ka mea hiki ke kiʻi wale ʻia ke awa hoʻonohonoho hou o nā transceivers. ʻO ka pilina pili ma waena o ka transceiver arbiter a me TX/RX Native PHY/PHY Reset Controller poloka i kēia hoʻolālā examphōʻike ʻo le i kahi ʻano maʻamau e pili ana i kekahi hui IP me ka hoʻohana ʻana i ka transceiver arbiter. ʻAʻole koi ʻia ka transceiver arbiter inā hoʻohana wale ʻia ka transceiver RX a i ʻole TX i kahi ala. Hoʻomaopopo ka transceiver arbiter i ka mea noi no ka hoʻonohonoho hou ʻana ma o kāna Avalon hoʻomanaʻo-mapped reconfiguration interface a hōʻoia i ka tx_reconfig_cal_busy a i ʻole rx_reconfig_cal_busy e pili ana. No nā noi HDMI, ʻo RX wale nō e hoʻomaka i ka hoʻonohonoho hou ʻana. Ma ka hoʻokaʻawale ʻana i ka noi hoʻonohonoho hou ʻana o ka hoʻomanaʻo Avalon ma o ka mea hoʻoponopono, ʻike ka mea hoʻoponopono i ka noi reconfiguration mai ka RX, a laila e hoʻopaʻa i ka tx_reconfig_cal_busy mai ka ʻōlelo ʻana a hiki iā rx_reconfig_cal_busy ke hoʻokō. Ke pale nei ka gating i ka transceiver TX mai ka neʻe ʻana i ke ʻano calibration me ka ʻike ʻole. Nānā: No ka HDMI wale nō e koi i ka RX hoʻonohonoho hou, ua nakinaki ʻia nā hōʻailona tx_reconfig_mgmt_*. Eia kekahi, ʻaʻole koi ʻia ka interface i hoʻopaʻa ʻia me ka hoʻomanaʻo Avalon ma waena o ka mea hoʻoponopono a me ka poloka TX Native PHY. Hāʻawi ʻia nā poloka i ka interface ma ka hoʻolālā exampe hōʻike i ka pilina transceiver arbiter maʻamau i TX/RX Native PHY/PHY Reset Controller

Hoʻohui RX-TX

• ʻO ka hoʻopuka ʻikepili wikiō a me nā hōʻailona hoʻonohonoho ʻana mai HDMI RX core loop ma o kahi DCFIFO ma waena o nā kāʻei o ka uaki wikiō RX a me TX. • Na ke awa ikepili kōkua o ke kumu HDMI TX e hoʻomalu i ka ʻikepili kōkua e kahe ana ma ka DCFIFO ma o ka hoʻihoʻi ʻana. Hoʻomaopopo ka backpressure ʻaʻohe ʻeke kōkua piha ʻole ma ke awa ʻikepili kōkua. • Hana pū kēia poloka i ka kānana waho: — Kānana i ka ʻikepili leo a me ka ʻeke hoʻōla hou o ka uaki leo mai ke kahawai ʻikepili kōkua ma mua o ka hoʻouna ʻana i ke awa ʻikepili kōkua nui HDMI TX. — Kānā i ka High Dynamic Range (HDR) InfoFrame mai ka ʻikepili kōkua HDMI RX a hoʻokomo i kahi example HDR InfoFrame i ka ʻikepili kōkua o ka HDMI TX ma o ka Avalon streaming multiplexer.

Pūnaehana CPU

Hoʻohana ka ʻōnaehana CPU ma ke ʻano he mea hoʻokele SCDC a me DDC, a me ke kumu hoʻonohonoho hoʻonohonoho hou. • Aia i loko o ke kumu ho'oponopono SCDC ka mana ho'okele I2C. Hoʻololi ka mea hoʻokele haku I2C i ka hoʻolālā ʻikepili SCDC mai ke kumu FPGA a i ka lua waho no ka hana HDMI 2.0. No exampʻAe, inā he 6,000 Mbps ka kahawai ʻikepili puka, kauoha ka mea hoʻoponopono Nios II i ka haku mana I2C e hōʻano hou i nā TMDS_BIT_CLOCK_RATIO a me SCRAMBLER_ENABLE mau ʻāpana o ka papa inoa hoʻonohonoho TMDS sink i 1. • Hoʻololi ka haku I2C hoʻokahi i ka hoʻolālā ʻikepili DDC (E-EDID) ma waena o ke kumu HDMI a me waho. • Ke hana nei ka CPU Nios II ma ke ʻano he mea hoʻoponopono hoʻonohonoho hou no ke kumu HDMI. Ke hilinaʻi nei ka CPU i ka ʻike helu manawa mai ka module RX Reconfiguration Management e hoʻoholo inā makemake ka TX i ka hoʻonohonoho hou ʻana. Hāʻawi ka unuhi ʻōlelo kauā i hoʻomanaʻo ʻia e Avalon i ka pilina ma waena o ke kaʻina hana Nios II ʻo Avalon hoʻomanaʻo-mapped master interface a me nā kikowaena kauā Avalon hoʻomanaʻo ʻia o ka IOPLL a me TX Native PHY o ke kumu HDMI i hoʻokomo ʻia i waho. • Hana i ka hoʻomaʻamaʻa loulou ma o I2C master interface me waho

2.6. Hoʻokomo ʻana a me kāna kānana ʻana o ka Dynamic Range and Mastering (HDR).
ʻO ka HDMI Intel FPGA IP hoʻolālā exampAia ka hōʻike hōʻikeʻike o ka hoʻokomo ʻana o HDR InfoFrame i kahi ʻōnaehana loopback RX-TX.
Hiki i ka mana HDMI Specification 2.0b ke hoʻouna i ka Dynamic Range a me Mastering InfoFrame ma o ke kahawai kōkua HDMI. Ma ka hōʻikeʻike, kākoʻo ka poloka Auxiliary Packet Generator i ka hoʻokomo HDR. Pono ʻoe e hōʻano i ka ʻeke HDR InfoFrame i manaʻo ʻia e like me ka mea i hōʻike ʻia ma ka papa inoa hōʻailona o ka module a me ka hoʻokomo ʻana o ka HDR InfoFrame i hoʻokahi manawa i kēlā me kēia kiʻi wikiō.
Ma keia exampʻO ka hoʻonohonoho ʻana, i nā manawa i komo pū ai ke kahawai kōkua e komo mai ana i ka HDR InfoFrame, ua kānana ʻia ka ʻike HDR i kahe ʻia. Hōʻalo ka kānana ʻana i nā HDR InfoFrames e hoʻouna ʻia a hōʻoia i nā waiwai i kuhikuhi ʻia ma ka HDR S.ampHoʻohana ʻia ka module Data.
Kiʻi 11. RX-TX Link me Dynamic Range a Mastering InfoFrame Insertion
Hōʻike ke kiʻi i ke kiʻikuhi poloka o ka loulou RX-TX me ka Dynamic Range a me Mastering InfoFrame hoʻokomo i loko o ke kahawai kōkua nui HDMI TX.Papa 12. Nā hōʻailona hoʻokomo ʻikepili kōkua (aux_retransmit).

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a Hoʻohou
clk	Hookomo	1	Hoʻokomo uaki. Pono e hoʻopili ʻia kēia uaki i ka uaki wikiō.
kau hou	Hookomo	1	Hoʻihoʻi hou i ka hoʻokomo.

Nā hōʻailona Puke Kokua
tx_aux_data	Hoʻopuka	72	TX Auxiliary packet output mai ka multiplexer.
tx_aux_valid	Hoʻopuka	1
tx_aux_makaukau	Hoʻopuka	1
tx_aux_sop	Hoʻopuka	1
tx_aux_eop	Hoʻopuka	1
rx_aux_data	Hookomo	72	Hāʻawi ʻia ka ʻikepili kōkua RX i ka module kānana packet ma mua o ke komo ʻana i ka multiplexer.
rx_aux_valid	Hookomo	1
rx_aux_sop	Hookomo	1
rx_aux_eop	Hookomo	1

Hōʻailona kāohi
hdmi_tx_vsync	Hookomo	1	HDMI TX Video Vsync. Pono e hoʻopili ʻia kēia hōʻailona i ka pūnaewele uaki wikiwiki loulou. Hoʻokomo ke kumu i ka HDR InfoFrame i ke kahawai kōkua ma ka ʻaoʻao piʻi o kēia hōʻailona.

Papa 13. Nā hōʻailona hōʻailona HDR Data Module (altera_hdmi_hdr_infoframe).

hōʻailona	Kuhikuhi	Laulā	wehewehe
hb0	Hoʻopuka	8	Poʻomanaʻo byte 0 o ka Dynamic Range a Mastering InfoFrame: InfoFrame type code.
hb1	Hoʻopuka	8	Poʻomanaʻo byte 1 o ka Dynamic Range a Mastering InfoFrame: InfoFrame version number.
hb2	Hoʻopuka	8	Header byte 2 o ka Dynamic Range and Mastering InfoFrame: Length of InfoFrame.
pb	Hookomo	224	Byte ʻikepili o ka Dynamic Range a Mastering InfoFrame.

Papa 14. Ka Papa Hana a me ka ho'ona'auao 'ana i ka InfoFrame Data Byte Bundle Bit-Fields

Māhele-Biki	Wehewehe	ʻAno ʻikepili ʻikepili Static 1
7:0	Paʻa ʻikepili 1: {5'h0, EOTF[2:0]}
15:8	Paʻa ʻikepili 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Paʻa ʻikepili 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Paʻa ʻikepili 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Paʻa ʻikepili 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Paʻa ʻikepili 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Paʻa ʻikepili 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Paʻa ʻikepili 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Paʻa ʻikepili 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Paʻa ʻikepili 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Paʻa ʻikepili 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Paʻa ʻikepili 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Paʻa ʻikepili 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Paʻa ʻikepili 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Paʻa ʻikepili 15: Static_Metadata_Descriptor	keʻokeʻo_x, LSB
127:120	Paʻa ʻikepili 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Paʻa ʻikepili 17: Static_Metadata_Descriptor	keʻokeʻo_point_y, LSB
143:136	Paʻa ʻikepili 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Paʻa ʻikepili 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Paʻa ʻikepili 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Paʻa ʻikepili 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Paʻa ʻikepili 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Paʻa ʻikepili 23: Static_Metadata_Descriptor	Ka Papa Maʻiʻo Māmā, LSB
191:184	Paʻa ʻikepili 24: Static_Metadata_Descriptor	Ka Papa Maʻiʻo Maikaʻi Loa, MSB
199:192	Paʻa ʻikepili 25: Static_Metadata_Descriptor	Kiʻekiʻe kiʻekiʻe kiʻekiʻe kiʻekiʻe-awelika Māmā, LSB
207:200	Paʻa ʻikepili 26: Static_Metadata_Descriptor	Kiʻekiʻe kiʻekiʻe kiʻekiʻe kiʻekiʻe-awelika Māmā, MSB
215:208	Mālama ʻia
223:216	Mālama ʻia

Hoʻopau i ka hoʻokomo ʻana a me ka kānana HDR
ʻO ka hoʻopau ʻana i ka hoʻokomo ʻana a me ka kānana HDR hiki iā ʻoe ke hōʻoia i ka hoʻouna hou ʻana o ka ʻike HDR i loaʻa i ke kahawai kōkua kumu me ka ʻole o ka hoʻololi ʻana i ka hoʻolālā RX-TX Retransmit example.
No ka hoʻopau ʻana i ka HDR InfoFrame hoʻokomo a me kāna kānana:

1. E hoʻonoho i block_ext_hdr_infoframe i 1'b0 ma ka rxtx_link.v file e pale i ka kānana ʻana i ka HDR InfoFrame mai ke kahawai Auxiliary.
2. E hoʻonoho i ka multiplexer_in0_valid o ka laʻana avalon_st_multiplexer ma ka altera_hdmi_aux_hdr.v file i ka 1'b0 no ka pale ʻana i ka mea hoʻomohala kōkua mai ka hoʻokumu ʻana a me ka hoʻokomo ʻana i ka HDR InfoFrame hou i loko o ke kahawai TX Auxiliary.

2.7. Hoʻolālā Pūnaehana Holoi
I ka hoʻolālā ʻana o ka polokalamu polokalamu nui, ua hoʻonohonoho ka mea hoʻohana Nios II i ka hoʻonohonoho hoʻonohonoho TI redriver a hoʻomaka i nā ala TX a me RX ma luna o ka mana-up.
Kiʻi 12. Ka holo ʻana o nā lako polokalamu ma main.c Script
Hoʻokō ka polokalamu i kahi loop loop no ka nānā ʻana i ka hoʻololi ʻana a me ke kumu, a e pane i nā loli. Hiki i ka polokalamu ke hoʻoulu i ka hoʻonohonoho hou ʻana o TX, ka hoʻomaʻamaʻa loulou TX a hoʻomaka i ka hoʻouna wikiō.
Kiʻi 13. TX Path Initialization Flowchart Hoʻomaka TX PathKiʻi 14. RX Path Initialization FlowchartKiʻi 15. TX Reconfiguration a me Link Training FlowchartKiʻi 16. Hoʻomaʻamaʻa Link LTS:3 Kaʻina ma ka Palapala Kahe FRL KūikawāKiʻi 17. HDMI TX Hoʻouna Kiʻi wikiō2.8. Ke holo nei i ka hoʻolālā ma nā uku FRL like ʻole
Hiki iā ʻoe ke holo i kāu hoʻolālā ma nā uku FRL ʻokoʻa, ʻokoʻa ma waho o ka pākēneka FRL paʻamau o ka sink waho.
No ka holo ʻana i ka hoʻolālā ma nā kumukūʻai FRL like ʻole:

1. E hoʻololi i ka mea hoʻohana_dipsw0 ma luna o ka papa i ke kūlana ON.
2. E wehe i ka shell command Nios II, a laila kaomi i ka nios2-terminal
3. E kī i kēia mau kauoha a pēhi iā Enter e hoʻokō.

Kauoha	wehewehe
h	Hōʻike i ka papa kuhikuhi kōkua.
r0	Hoʻohou i ka mana FRL kiʻekiʻe o RX i ka helu FRL 0 (TMDS wale nō).
r1	Hoʻohou i ka mana FRL kiʻekiʻe loa o RX i ka helu FRL 1 (3 Gbps).
r2	Hoʻohou i ka mana FRL kiʻekiʻe o RX i ka helu FRL 2 (6 Gbps, 3 ala).
r3	Hoʻohou i ka mana FRL kiʻekiʻe o RX i ka helu FRL 3 (6 Gbps, 4 ala).
r4	Hoʻohou i ka mana FRL kiʻekiʻe loa o RX i ka helu FRL 4 (8 Gbps).
r5	Hoʻohou i ka mana FRL kiʻekiʻe loa o RX i ka helu FRL 5 (10 Gbps).
r6	Hoʻohou i ka mana FRL kiʻekiʻe loa o RX i ka helu FRL 6 (12 Gbps).
t1	Hoʻonohonoho ʻo TX i ka helu loulou i ka helu FRL 1 (3 Gbps).
t2	Hoʻonohonoho ʻo TX i ka helu loulou i ka helu FRL 2 (6 Gbps, 3 ala).
t3	Hoʻonohonoho ʻo TX i ka helu loulou i ka helu FRL 3 (6 Gbps, 4 ala).
t4	Hoʻonohonoho ʻo TX i ka helu loulou i ka helu FRL 4 (8 Gbps).
t5	Hoʻonohonoho ʻo TX i ka helu loulou i ka helu FRL 5 (10 Gbps).
t6	Hoʻonohonoho ʻo TX i ka helu loulou i ka helu FRL 6 (12 Gbps).

2.9. Papahana Uku
Hōʻike ka hoʻolālā uʻi i nā kikowaena uaki ma ka HDMI Intel FPGA IP design example.
Kiʻi 18. HDMI 2.1 Hoʻolālā Example Papahana UkuPapa 15. Nā hōʻailona o ka manawa

Uaki	inoa hōʻailona ma ka hoʻolālā	wehewehe
Uaki hooponopono	mgmt_clk	He uaki 100 MHz manuahi no kēia mau ʻāpana: • Nā kikowaena Avalon-MM no ka hoʻonohonoho hou ʻana — Aia ka pono o ke alapine ma waena o 100-125 MHz. • PHY ho'oponopono ho'oponopono no ka transceiver reset sequence — Aia ma waena o 1–500 MHz ke koi ʻana o ke alapine. • IOPLL Hoʻonohonoho hou — ʻO 100 MHz ka nui o ka uaki. • RX Reconfiguration Management • TX Hoʻoponopono Hoʻoponopono • CPU • Kumu I2C
Uaki C2	i2c_clk	He 100 MHz hoʻokomo uaki e hoʻopaʻa ana i ke kauā I2C, nā mea hoʻopuka puka, nā papa inoa SCDC, a me ke kaʻina hana hoʻonaʻauao ma ka HDMI RX core, a me EDID RAM.
TX PLL Hōʻike Uaka 0	tx_tmds_clk	E kuhikuhi i ka uaki 0 ​​i ka TX PLL. Ua like ke alapine o ka uaki me ke alapine o ka uaki TMDS i manaʻo ʻia mai ke kahawai uka HDMI TX TMDS. Hoʻohana ʻia kēia uaki kuhikuhi ma ke ʻano TMDS. No kēia hoʻolālā HDMI exampe, pili keia uaki i ka uaki RX TMDS no ka hoikeike. I kāu noi, pono ʻoe e hāʻawi i kahi uaki i hoʻolaʻa ʻia me ke alapine o ka uaki TMDS mai kahi oscillator programmable no ka hana jitter ʻoi aku ka maikaʻi.

		Nānā: Mai hoʻohana i kahi pine transceiver RX ma ke ʻano he uaki kuhikuhi TX PLL. ʻAʻole kūpono kāu hoʻolālā inā kau ʻoe i ka HDMI TX refclk ma kahi pine RX.
TX PLL Hōʻike Uaka 1	txfpll_refclk1/ rxphy_cdr_refclk1	Hōʻike uaki i ka TX PLL a me RX CDR, a me IOPLL no vid_clk. ʻO 100 MHz ka alapine o ka uaki.
TX PLL Uaki Serial	tx_bonding_ccks	ʻO ka uaki wikiwiki Serial i hana ʻia e TX PLL. Hoʻonohonoho ʻia ke alapine o ka uaki ma muli o ka helu ʻikepili.
TX Transceiver Clock Out	tx_clk	Hoʻihoʻi ʻia ka uaki mai ka transceiver, a ʻokoʻa ke alapine ma muli o ka helu ʻikepili a me nā hōʻailona no ka uaki. TX transceiver clock out frequency = Transceiver data rate/ Transceiver laula No kēia hoʻolālā HDMI exampʻO ka TX transceiver uaki mai ke kanal 0 uaki ka TX transceiver kumu hoʻokomo (tx_coreclkin), link speed IOPLL (pll_hdmi) kuhikuhi uaki, a me ka wikiō a me ka FRL IOPLL (pll_vid_frl) kuhikuhi uaki.
Uaki wikiō	tx_vid_clk/rx_vid_clk	Uaki wikiō i TX a me RX kumu. Holo ka uaki ma kahi alapine paʻa o 225 MHz.
TX/RX FRL uaki	tx_frl_clk/rx_frl_clk	Uaki FRL no TX a me RX kumu.
RX TMDS Uaki	rx_tmds_clk	TMDS channel clock mai ka HDMI RX connector a hookui i kahi IOPLL no ka hoopuka ana i ka uaki kuhikuhi no ka CDR reference clock 0. Ke hoohana nei ke kumu i keia uaki ke aia ma ke ano TMDS.
RX CDR Hōʻike Uaka 0	rxphy_cdr_refclk0	Hōʻike uaki 0 ​​iā RX CDR. Loaʻa kēia uaki mai ka uaki RX TMDS. ʻO ke alapine o ka uaki RX TMDS mai ka 25 MHz a i ka 340 MHz aʻo ka 50 MHz ka palena iki o ka uaki kuhikuhi RX CDR. Hoʻohana ʻia kahi IOPLL no ka hoʻoulu ʻana i kahi alapine 5 uaki no ka uaki TMDS ma waena o 25 MHz a 50 MHz a hoʻohua i ka alapine o ka uaki like no ka uaki TMDS ma waena o 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Hoʻihoʻi ʻia ka uaki mai ka transceiver, a ʻokoʻa ke alapine ma muli o ka helu ʻikepili a me ka laulā transceiver. RX transceiver clock out frequency = Transceiver data rate/ Transceiver laula No kēia hoʻolālā HDMI exampʻO ka uaki transceiver RX mai ke kahawai 1 e hoʻopaʻa i ka uaki kuhikuhi RX transceiver (rx_coreclkin) a me FRL IOPLL (pll_frl).

2.10. Nā hōʻailona Interface
Hoʻopaʻa nā papa i nā hōʻailona no ka hoʻolālā HDMI example me ka FRL hiki.
Papa 16. Nā hōʻailona kiʻekiʻe

hōʻailona	Kuhikuhi	Laulā	wehewehe
Hōʻailona Oscillator ma luna o ka moku
clk_fpga_b3_p	Hookomo	1	100 MHz uaki holo manuahi no ka uaki kuhikuhi kumu.
refclk4_p	Hookomo	1	100 MHz uaki holo manuahi no ka uaki kuhikuhi transceiver.

Nā pihi hoʻohana a me nā LED
mea hoʻohana_pb	Hookomo	3	Push pihi e hoʻomalu i ka hana hoʻolālā HDMI Intel FPGA IP.
cpu_resetn	Hookomo	1	Hoʻoponopono honua.
mea hoʻohana_led_g	Hoʻopuka	8	Hōʻike LED ʻōmaʻomaʻo. Nānā i Hoʻonohonoho lako lako ma ka ʻaoʻao 48 no ka ʻike hou aku e pili ana i nā hana LED.
mea hoʻohana_dipsw	Hookomo	1	Hoʻololi DIP i wehewehe ʻia e ka mea hoʻohana. Nānā i Hoʻonohonoho lako lako ma ka ʻaoʻao 48 no ka ʻike hou aku e pili ana i nā hana hoʻololi DIP.

Nā Pin Kāleka Kāleka HDMI FMC ma FMC Port B
fmcb_gbtclk_m2c_p_0	Hookomo	1	HDMI RX TMDS uaki.
fmcb_dp_m2c_p	Hookomo	4	ʻO ka uaki HDMI RX, ʻulaʻula, ʻōmaʻomaʻo, a me nā kahawai ʻikepili polū.
fmcb_dp_c2m_p	Hoʻopuka	4	ʻO ka uaki HDMI TX, ʻulaʻula, ʻōmaʻomaʻo, a me nā kahawai ʻikepili polū.
fmcb_la_rx_p_9	Hookomo	1	ʻIke ʻia ka mana HDMI RX +5V.
fmcb_la_rx_p_8	Hoʻopuka	1	ʻIke ʻia ke plug wela HDMI RX.
fmcb_la_rx_n_8	Hookomo	1	HDMI RX I2C SDA no DDC a me SCDC.
fmcb_la_tx_p_10	Hookomo	1	HDMI RX I2C SCL no DDC a me SCDC.
fmcb_la_tx_p_12	Hookomo	1	ʻIke ʻia ke plug wela HDMI TX.
fmcb_la_tx_n_12	Hookomo	1	HDMI I2C SDA no DDC a me SCDC.
fmcb_la_rx_p_10	Hookomo	1	HDMI I2C SCL no DDC a me SCDC.
fmcb_la_tx_n_9	Hookomo	1	HDMI I2C SDA no ka mana redriver.
fmcb_la_rx_p_11	Hookomo	1	HDMI I2C SCL no ka mana redriver.
fmcb_la_tx_n_13	Hoʻopuka	1	HDMI TX +5V Nānā: Loaʻa wale nō ka manawa ʻO Bitec HDMI Kāleka Kāleka Hōʻikeʻike 9 koho ʻia.

Papa 17. Nā hōʻailona kiʻekiʻe o ka HDMI RX

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a hoʻonohonoho hou i nā hōʻailona
mgmt_clk	Hookomo	1	Hoʻokomo uaki ʻōnaehana (100 MHz).
kau hou	Hookomo	1	ʻO ka hoʻokomo ʻana o ka ʻōnaehana.
rx_tmds_clk	Hookomo	1	HDMI RX TMDS uaki.
i2c_clk	Hookomo	1	Hoʻokomo uaki no DDC a me SCDC interface.

Uaki a hoʻonohonoho hou i nā hōʻailona
rxphy_cdr_refclk1	Hookomo	1	Hoʻokomo uaki no ka uaki kuhikuhi RX CDR 1. ʻO 100 MHz ka alapine o ka uaki.
rx_vid_clk	Hoʻopuka	1	Hoʻopuka uaki wikiō.
sys_init	Hoʻopuka	1	ʻO ka hoʻomaka ʻana o ka ʻōnaehana e hoʻihoʻi hou i ka ʻōnaehana ma hope o ka hoʻoulu ʻana.

RX Transceiver a me IOPLL hōʻailona
rxpll_tmds_locked	Hoʻopuka	1	Hōʻike i ka uaki TMDS ua laka ʻo IOPLL.
rxpll_frl_locked	Hoʻopuka	1	E hōʻike ana ua laka ʻia ka uaki FRL IOPLL.
rxphy_serial_data	Hookomo	4	Nā ʻikepili serial HDMI i ka RX Native PHY.
rxphy_makaukau	Hoʻopuka	1	E hōʻike ana ua mākaukau ka RX Native PHY.
rxphy_cal_busy_raw	Hoʻopuka	4	Hana ʻia ka calibration RX Native PHY i ka transceiver arbiter.
rxphy_cal_busy_gate	Hookomo	4	ʻO ka hoʻopaʻa ʻana i ka hōʻailona hana mai ka transceiver arbiter i ka RX Native PHY.
rxphy_rcfg_slave_write	Hookomo	4	Hoʻonohonoho hou ʻia ka transceiver Avalon memo-mapped interface mai ka RX Native PHY i ka transceiver arbiter.
rxphy_rcfg_slave_read	Hookomo	4
rxphy_rcfg_slave_address	Hookomo	40
rxphy_rcfg_slave_writedata	Hookomo	128
rxphy_rcfg_slave_readdata	Hoʻopuka	128
rxphy_rcfg_slave_waitrequest	Hoʻopuka	4

RX Hoʻoponopono Hoʻoponopono
rxphy_rcfg_pilikia	Hoʻopuka	1	RX Reconfiguration hōʻailona hana.
rx_tmds_freq	Hoʻopuka	24	HDMI RX TMDS ana alapine (ma ka 10 ms).
rx_tmds_freq_valid	Hoʻopuka	1	Hōʻike i ka pono o ke ana ʻana o ka uaki RX TMDS.
rxphy_os	Hoʻopuka	1	maluna oampkumu ling: •0: 1x oiampling • 1: 5× keuampling
rxphy_rcfg_master_write	Hoʻopuka	1	RX reconfiguration management Avalon hoʻomanaʻo-palapala ala i ka transceiver arbiter.
rxphy_rcfg_master_read	Hoʻopuka	1
rxphy_rcfg_master_address	Hoʻopuka	12
rxphy_rcfg_master_writedata	Hoʻopuka	32
rxphy_rcfg_master_readdata	Hookomo	32
rxphy_rcfg_master_waitrequest	Hookomo	1

Nā hōʻailona HDMI RX Core
rx_vid_clk_locked	Hookomo	1	Hōʻike i ka vid_clk paʻa.
rxcore_frl_rate	Hoʻopuka	4	Hōʻike i ka helu FRL e holo ana ke kumu RX. • 0: Ke ʻano hoʻoilina (TMDS) • 1: 3 Gbps 3 alahele • 2: 6 Gbps 4 alahele • 3: 6 Gbps 4 alahele • 4: 8 Gbps 4 alahele • 5: 10 Gbps 4 alahele • 6: 12 Gbps 4 alahele • 7-15: Mālama ʻia
rxcore_frl_locked	Hoʻopuka	4	Hōʻike kēlā me kēia bit i ke ala kikoʻī i loaʻa i ka laka FRL. Hoʻopaʻa ʻia ʻo FRL i ka wā e hoʻokō pono ai ke kumu RX i ka alignment, deskew, a hoʻokō i ka laka ala. • No ke ʻano 3-lane, loaʻa ka laka ala i ka manawa e loaʻa ai i ka RX core ka Scrambler Reset (SR) a i ʻole Start-Super-Block (SSB) no kēlā me kēia 680 FRL mau manawa no ka liʻiliʻi 3 manawa. • No ke ʻano 4-lane, loaʻa ka laka ala i ka manawa e loaʻa ai i ka RX core ka Scrambler Reset (SR) a i ʻole Start-Super-Block (SSB) no kēlā me kēia 510 FRL mau manawa no ka liʻiliʻi 3 manawa.
rxcore_frl_ffe_levels	Hoʻopuka	4	Pili i ka FFE_level bit ma ka SCDC 0x31 register bit [7:4] ma ka RX core.
rxcore_frl_flt_ready	Hookomo	1	Ua mākaukau ka RX no ka hoʻomaka ʻana o ke kaʻina aʻo loulou. Ke hōʻoiaʻiʻo ʻia, ʻo ka FLT_ready bit ma ka SCDC register 0x40 bit 6 ua hōʻoia pū kekahi.
rxcore_frl_src_test_config	Hookomo	8	Hōʻike i nā hoʻonohonoho hoʻāʻo kumu. Ua kākau ʻia ka waiwai i loko o ka papa inoa hoʻonohonoho hoʻāʻo SCDC ma ka papa inoa SCDC 0x35.
rxcore_tbcr	Hoʻopuka	1	Hōʻike i ka TMDS bit i ka lākiō uaki; pili i ka TMDS_Bit_Clock_Ratio kakau ma ka SCDC kakau 0x20 bit 1. • I ka wā e holo ana ma HDMI 2.0 mode, ua ʻōlelo ʻia kēia bit. Hōʻike i ka TMDS bit i ka lākiō uaki o 40:1. • Ke holo nei ma HDMI 1.4b, ʻaʻole i ʻōlelo ʻia kēia bit. Hōʻike i ka TMDS bit i ka lākiō uaki o 10:1. • ʻAʻole hoʻohana ʻia kēia bit no ke ʻano FRL.
rxcore_scrambler_enable	Hoʻopuka	1	Hōʻike inā ua scrambled ka ʻikepili i loaʻa; pili i ka Scrambling_Enable kahua ma ka SCDC kakau 0x20 bit 0.
rxcore_audio_de	Hoʻopuka	1	Nā kikowaena leo nui HDMI RX Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
rxcore_audio_data	Hoʻopuka	256
rxcore_audio_info_ai	Hoʻopuka	48

rxcore_audio_N	Hoʻopuka	20
rxcore_audio_CTS	Hoʻopuka	20
rxcore_audio_metadata	Hoʻopuka	165
rxcore_audio_format	Hoʻopuka	5
rxcore_aux_pkt_data	Hoʻopuka	72	Nā kikowaena kōkua nui HDMI RX Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
rxcore_aux_pkt_addr	Hoʻopuka	6
rxcore_aux_pkt_wr	Hoʻopuka	1
rxcore_aux_data	Hoʻopuka	72
rxcore_aux_sop	Hoʻopuka	1
rxcore_aux_eop	Hoʻopuka	1
rxcore_aux_valid	Hoʻopuka	1
rxcore_aux_error	Hoʻopuka	1
rxcore_gcp	Hoʻopuka	6	Nā hōʻailona ʻaoʻao ʻaoʻao HDMI RX Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
rxcore_info_avi	Hoʻopuka	123
rxcore_info_vsi	Hoʻopuka	61
rxcore_locked	Hoʻopuka	1	Nā awa wikiō nui HDMI RX Nānā: N = pika no ka uaki Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
rxcore_vid_data	Hoʻopuka	N*48
rxcore_vid_vsync	Hoʻopuka	N
rxcore_vid_hsync	Hoʻopuka	N
rxcore_vid_de	Hoʻopuka	N
rxcore_vid_valid	Hoʻopuka	1
rxcore_vid_lock	Hoʻopuka	1
rxcore_mode	Hoʻopuka	1	HDMI RX mana kumu a me nā awa kūlana. Nānā: N = hōʻailona no ka uaki Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
rxcore_ctrl	Hoʻopuka	N*6
rxcore_color_depth_sync	Hoʻopuka	2
hdmi_5v_detect	Hookomo	1	ʻIke ʻia ka HDMI RX 5V a ʻike ʻia ka hotplug. Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
hdmi_rx_hpd	Hoʻopuka	1
rx_hpd_trigger	Hookomo	1

I2C Nā hōʻailona
hdmi_rx_i2c_sda	Hookomo	1	HDMI RX DDC a me SCDC interface.
hdmi_rx_i2c_scl	Hookomo	1

Nā hōʻailona RX EDID RAM
edid_ram_access	Hookomo	1	HDMI RX EDID RAM komo komo.

edid_ram_address	Hookomo	8	E hōʻoia i ka edid_ram_access inā makemake ʻoe e kākau a heluhelu paha mai ka EDID RAM, inā ʻaʻole e haʻahaʻa kēia hōʻailona. Ke ʻōlelo nei ʻoe i ka edid_ram_access, hoʻopau ka hōʻailona hotplug e ʻae e kākau a heluhelu paha i ka EDID RAM. Ke pau ka loaʻa ʻana o EDID RAM, pono ʻoe e hoʻopau i ka edid_ram_assess a me ka hōʻailona hotplug. E heluhelu ke kumu i ka EDID hou ma muli o ka hoʻololi ʻana o ka hōʻailona hotplug.
edid_ram_write	Hookomo	1
edid_ram_read	Hookomo	1
edid_ram_readdata	Hoʻopuka	8
edid_ram_writedata	Hookomo	8
edid_ram_waitrequest	Hoʻopuka	1

Papa 18. Nā hōʻailona kiʻekiʻe o HDMI TX

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a hoʻonohonoho hou i nā hōʻailona
mgmt_clk	Hookomo	1	Hoʻokomo uaki ʻōnaehana (100 MHz).
kau hou	Hookomo	1	ʻO ka hoʻokomo ʻana o ka ʻōnaehana.
tx_tmds_clk	Hookomo	1	HDMI RX TMDS uaki.
txfpll_refclk1	Hookomo	1	Hoʻokomo uaki no ka uaki kuhikuhi TX PLL 1. ʻO 100 MHz ka alapine o ka uaki.
tx_vid_clk	Hoʻopuka	1	Hoʻopuka uaki wikiō.
tx_frl_clk	Hoʻopuka	1	Hoʻopuka uaki FRL.
sys_init	Hookomo	1	ʻO ka hoʻomaka ʻana o ka ʻōnaehana e hoʻihoʻi hou i ka ʻōnaehana ma hope o ka hoʻoulu ʻana.
tx_init_done	Hookomo	1	ʻO ka hoʻomaka ʻana o TX e hoʻonohonoho hou i ka TX reconfiguration management block a me ka transceiver reconfiguration interface.

TX Transceiver a me IOPLL hōʻailona
txpll_frl_locked	Hoʻopuka	1	Hōʻike i ka uaki wikiwiki loulou a ua laka ʻia ka uaki FRL IOPLL.
txfpll_locked	Hoʻopuka	1	E hōʻike ana ua laka ʻia ka TX PLL.
txphy_serial_data	Hoʻopuka	4	Nā ʻikepili serial HDMI mai ka TX Native PHY.
txphy_makaukau	Hoʻopuka	1	E hōʻike ana ua mākaukau ka TX Native PHY.
txphy_cal_busy	Hoʻopuka	1	TX Native PHY calibration hōʻailona hana.
txphy_cal_busy_raw	Hoʻopuka	4	ʻO ka hoʻopaʻa ʻana i ka hōʻailona hana i ka transceiver arbiter.
txphy_cal_busy_gated	Hookomo	4	ʻO ka hoʻopaʻa ʻana i ka hōʻailona hana mai ka transceiver arbiter i ka TX Native PHY.
txphy_rcfg_pilikia	Hoʻopuka	1	E hōʻike ana i ka holomua o ka hoʻonohonoho hou ʻana o TX PHY.
txphy_rcfg_slave_write	Hookomo	4	Hoʻonohonoho hou ʻia ka transceiver Avalon memo-mapped interface mai ka TX Native PHY i ka transceiver arbiter.
txphy_rcfg_slave_read	Hookomo	4
txphy_rcfg_slave_address	Hookomo	40
txphy_rcfg_slave_writedata Hookomo 128 txphy_rcfg_slave_readdata Hoʻopuka 128 txphy_rcfg_slave_waitrequest Hoʻopuka 4

TX Hoʻoponopono Hoʻoponopono
tx_tmds_freq	Hookomo	24	HDMI TX TMDS uaki alapine (ma 10 ms).
tx_os	Hoʻopuka	2	maluna oampkumu ling: • 0: 1x oiampling • 1: 2× keuampling •2: 8x oiampling
txphy_rcfg_master_write	Hoʻopuka	1	ʻO ka hoʻokele hoʻonohonoho hou ʻana o TX Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo ʻana i ka transceiver arbiter.
txphy_rcfg_master_read	Hoʻopuka	1
txphy_rcfg_master_address	Hoʻopuka	12
txphy_rcfg_master_writedata	Hoʻopuka	32
txphy_rcfg_master_readdata	Hookomo	32
txphy_rcfg_master_waitrequest	Hookomo	1
tx_reconfig_done	Hoʻopuka	1	Hōʻike i ka pau ʻana o ke kaʻina hana hoʻonohonoho TX.

Nā hōʻailona koʻikoʻi HDMI TX
tx_vid_clk_locked	Hookomo	1	Hōʻike i ka vid_clk paʻa.
txcore_ctrl	Hookomo	N*6	Nā kikowaena hoʻomalu kumu HDMI TX. Nānā: N = pika no ka uaki Nānā i ka Nā Kūlana Kūlana pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
txcore_mode	Hookomo	1
txcore_audio_de	Hookomo	1	HDMI TX kumu hoʻopili leo. Nānā i ka Nā Kūlana Kūlana pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
txcore_audio_mute	Hookomo	1
txcore_audio_data	Hookomo	256
txcore_audio_info_ai	Hookomo	49
txcore_audio_N	Hookomo	20
txcore_audio_CTS	Hookomo	20
txcore_audio_metadata	Hookomo	166
txcore_audio_format	Hookomo	5
txcore_aux_ready	Hoʻopuka	1	Nā kikowaena kōkua koʻikoʻi HDMI TX. Nānā i ka Nā Kūlana Kūlana pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
txcore_aux_data	Hookomo	72
txcore_aux_sop	Hookomo	1
txcore_aux_eop	Hookomo	1

txcore_aux_valid	Hookomo	1
txcore_gcp	Hookomo	6	Nā hōʻailona ʻaoʻao ʻaoʻao HDMI TX. Nānā i ka Nā Kūlana Kūlana pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
txcore_info_avi	Hookomo	123
txcore_info_vsi	Hookomo	62
txcore_i2c_master_write	Hookomo	1	ʻO TX I2C haku Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo i ka haku I2C i loko o ka TX core. Nānā: Loaʻa kēia mau hōʻailona ke hoʻā ʻoe i ka E hoʻokomo i ka I2C ʻāpana.
txcore_i2c_master_read	Hookomo	1
txcore_i2c_master_address	Hookomo	4
txcore_i2c_master_writedata	Hookomo	32
txcore_i2c_master_readdata	Hoʻopuka	32
txcore_vid_data	Hookomo	N*48	Nā awa wikiō nui HDMI TX. Nānā: N = pika no ka uakiRef er i ka Nā Kūlana Kūlana pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
txcore_vid_vsync	Hookomo	N
txcore_vid_hsync	Hookomo	N
txcore_vid_de	Hookomo	N
txcore_vid_ready	Hoʻopuka	1
txcore_vid_overflow	Hoʻopuka	1
txcore_vid_valid	Hookomo	1
txcore_frl_rate	Hookomo	4	Hoʻopaʻa inoa SCDC.
txcore_frl_pattern	Hookomo	16
txcore_frl_start	Hookomo	1
txcore_scrambler_enable	Hookomo	1
txcore_tbcr	Hookomo	1

I2C Nā hōʻailona
nios_tx_i2c_sda_in	Hoʻopuka	1	TX I2C Master interface no SCDC a me DDC mai ke kaʻina hana Nios II a hiki i ka pahu puka. Nānā: Inā ʻoe e hoʻā i ka E hoʻokomo i ka I2C ka palena, e kau ʻia kēia mau hōʻailona i loko o ka TX core a ʻaʻole ʻike ʻia ma kēia pae.
nios_tx_i2c_scl_in	Hoʻopuka	1
nios_tx_i2c_sda_oe	Hookomo	1
nios_tx_i2c_scl_oe	Hookomo	1
nios_ti_i2c_sda_in	Hoʻopuka	1	ʻO TX I2C Master interface mai ke kaʻina hana Nios II i ka pahu hoʻopuka e hoʻomalu i ka redriver TI ma ke kāleka kaikamahine Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Hoʻopuka	1
nios_ti_i2c_sda_oe	Hookomo	1
nios_ti_i2c_scl_oe	Hookomo	1
hdmi_tx_i2c_sda	Hookomo	1	Nā pilina TX I2C no nā pilina SCDC a me DDC mai ka pahu hoʻopuka i ka mea hoʻohui HDMI TX.
hdmi_tx_i2c_scl	Hookomo	1
hdmi_tx_ti_i2c_sda	Hookomo	1	Hoʻopili ʻo TX I2C mai ka mea hoʻopuka puka i ka TI redriver ma ke kāleka kaikamahine Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Hookomo	1

tx_hpd_req	Hoʻopuka	1	ʻO HDMI TX hotplug e ʻike i nā pilina.
hdmi_tx_hpd_n	Hookomo	1

Papa 19. Transceiver Arbiter Signals

hōʻailona	Kuhikuhi	Laulā	wehewehe
clk	Hookomo	1	Uaki hoʻonohonoho hou. Pono kēia uaki e kaʻana like me nā poloka hoʻokele hoʻonohonoho hou.
kau hou	Hookomo	1	Hoʻonohonoho hou i ka hōʻailona. Pono e kaʻana like kēia hoʻoponopono hou me nā poloka hoʻokele hoʻonohonoho hou.
rx_rcfg_en	Hookomo	1	Hiki i ka RX reconfiguration ke hōʻailona.
tx_rcfg_en	Hookomo	1	Hiki i ka TX reconfiguration ke hōʻailona.
rx_rcfg_ch	Hookomo	2	Hōʻike i ke kahawai e hoʻonohonoho hou ʻia ma ke kumu RX. Pono e hoʻomau mau ʻia kēia hōʻailona.
tx_rcfg_ch	Hookomo	2	Hōʻike i ke kahawai e hoʻonohonoho hou ʻia ma ke kumu TX. Pono e hoʻomau mau ʻia kēia hōʻailona.
rx_reconfig_mgmt_write	Hookomo	1	Hoʻonohonoho hou ʻia ʻo Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo ʻana mai ka RX reconfiguration management.
rx_reconfig_mgmt_read	Hookomo	1
rx_reconfig_mgmt_address	Hookomo	10
rx_reconfig_mgmt_writedata	Hookomo	32
rx_reconfig_mgmt_readdata	Hoʻopuka	32
rx_reconfig_mgmt_waitrequest	Hoʻopuka	1
tx_reconfig_mgmt_write	Hookomo	1	Hoʻonohonoho hou ʻia ʻo Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo ʻana mai ka hoʻokele TX reconfiguration.
tx_reconfig_mgmt_read	Hookomo	1
tx_reconfig_mgmt_address	Hookomo	10
tx_reconfig_mgmt_writedata	Hookomo	32
tx_reconfig_mgmt_readdata	Hoʻopuka	32
tx_reconfig_mgmt_waitrequest	Hoʻopuka	1
reconfig_write	Hoʻopuka	1	Hoʻonohonoho hou ʻia ʻo Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo i ka transceiver.
reconfig_read	Hoʻopuka	1
reconfig_address	Hoʻopuka	10
reconfig_writedata	Hoʻopuka	32
rx_reconfig_readdata	Hookomo	32
rx_reconfig_waitrequest	Hookomo	1
tx_reconfig_readdata	Hookomo	1
tx_reconfig_waitrequest	Hookomo	1

rx_cal_busy	Hookomo	1	Hōʻailona kūlana calibration mai ka transceiver RX.
tx_cal_busy	Hookomo	1	Hōʻailona kūlana calibration mai ka transceiver TX.
rx_reconfig_cal_busy	Hoʻopuka	1	Hōʻailona kūlana calibration i ka RX transceiver PHY hoʻonohonoho hou.
tx_reconfig_cal_busy	Hoʻopuka	1	Hōʻailona kūlana calibration mai ka TX transceiver PHY hoʻonohonoho hou.

Papa 20. RX-TX Link Signals

hōʻailona	Kuhikuhi	Laulā	wehewehe
vid_clk	Hookomo	1	Uaki wikiō HDMI.
rx_vid_lock	Hookomo	3	Hōʻike i ke kūlana laka wikiō HDMI RX.
rx_vid_valid	Hookomo	1	Nā loulou wikiō HDMI RX.
rx_vid_de	Hookomo	N
rx_vid_hsync	Hookomo	N
rx_vid_vsync	Hookomo	N
rx_vid_data	Hookomo	N*48
rx_aux_eop	Hookomo	1	Nā kikowaena kōkua HDMI RX.
rx_aux_sop	Hookomo	1
rx_aux_valid	Hookomo	1
rx_aux_data	Hookomo	72
tx_vid_de	Hoʻopuka	N	Nā loulou wikiō HDMI TX. Nānā: N = pika no ka uaki
tx_vid_hsync	Hoʻopuka	N
tx_vid_vsync	Hoʻopuka	N
tx_vid_data	Hoʻopuka	N*48
tx_vid_valid	Hoʻopuka	1
tx_vid_ready	Hookomo	1
tx_aux_eop	Hoʻopuka	1	Nā kikowaena kōkua HDMI TX.
tx_aux_sop	Hoʻopuka	1
tx_aux_valid	Hoʻopuka	1
tx_aux_data	Hoʻopuka	72
tx_aux_makaukau	Hookomo	1

Papa 21. Nā hōʻailona Pūnaewele Designer Platform

hōʻailona	Kuhikuhi	Laulā	wehewehe
cpu_clk_in_clk_clk	Hookomo	1	Uaki CPU.
cpu_rst_in_reset_reset	Hookomo	1	Hoʻohou CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Hoʻopuka	8	ʻO EDID RAM nā kikowaena komo.
edid_ram_slave_translator_avalon_anti_slave_0_write	Hoʻopuka	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Hoʻopuka	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Hookomo	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Hoʻopuka	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Hookomo	1
hdmi_i2c_master_i2c_serial_sda_in	Hookomo	1	Hoʻopili ʻo I2C Master mai ke kaʻina hana Nios II i ka pahu hoʻopuka no ka mana DDC a me SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Hookomo	1
hdmi_i2c_master_i2c_serial_sda_oe	Hoʻopuka	1
hdmi_i2c_master_i2c_serial_scl_oe	Hoʻopuka	1
redriver_i2c_master_i2c_serial_sda_in	Hookomo	1	Hoʻopili ʻo I2C Master mai ke kaʻina hana Nios II i ka pahu hoʻopuka no ka hoʻonohonoho hoʻonohonoho hoʻonohonoho hou ʻana o TI.
redriver_i2c_master_i2c_serial_scl_in	Hookomo	1
redriver_i2c_master_i2c_serial_sda_oe	Hoʻopuka	1
redriver_i2c_master_i2c_serial_scl_oe	Hoʻopuka	1
pio_in0_external_connection_export	Hookomo	32	Nā mea hoʻopuka puka hoʻokomo parallel. • Bit 0: Hoʻohui ʻia i ka hōʻailona user_dipsw e hoʻomalu i ke ʻano passthrough EDID. •Bit 1: Noi TX HPD • Bit 2: TX transceiver mākaukau •Bits 3: Hoʻopili hou ʻia ʻo TX • Nā ʻāpana 4–7: Mālama ʻia • Nā ʻāpana 8–11: RX FRL • Bit 12: RX TMDS bit clock ratio • Nā ʻāpana 13–16: RX FRL laka • Nā ʻāpana 17–20: Nā pae RX FFE • Bit 21: laka ʻia ka hoʻoponopono ʻana o RX

hōʻailona	Kuhikuhi	Laulā	wehewehe
			•Bit 22: Laka wikiō RX • Bit 23: Paʻi pihi 2 mea hoʻohana e heluhelu i nā papa inoa SCDC mai waho mai • Nā ʻāpana 24–31: Mālama ʻia
pio_out0_external_connection_export	Hoʻopuka	32	Nā mea hoʻopuka puka hoʻokomo parallel. •Bit 0: TX HPD hōʻoia •Bit 1: Ua pau ka hoʻomaka ʻana o TX • Nā ʻāpana 2–7: Mālama ʻia • Nā ʻāpana 8–11: TX FRL pākēneka •Bits 12–27: TX FRL loulou kumu hoʻonaʻauao • Bit 28: TX FRL hoʻomaka • Nā ʻāpana 29–31: Mālama ʻia
pio_out1_external_connection_export	Hoʻopuka	32	Nā mea hoʻopuka puka hoʻokomo parallel. • Bit 0: RX EDID RAM komo • Bit 1: RX FLT mākaukau • Nā ʻāpana 2–7: Mālama ʻia • Nā ʻāpana 8–15: RX FRL kumu hoʻāʻo hoʻonohonoho • Nā ʻāpana 16–31: Mālama ʻia

2.1. 1. Hoʻolālā i nā ʻāpana RTL
E hoʻohana i nā ʻāpana HDMI TX a me RX Top RTL e hoʻopilikino i ka hoʻolālā example.
Loaʻa ka hapa nui o nā ʻāpana hoʻolālā i ka Hoʻolālā Example ʻaoʻao o ka HDMI Intel FPGA IP parameter hoʻoponopono. Hiki iā ʻoe ke hoʻololi i ka hoʻolālā exampnā hoʻonohonoho āu i hana ai ma ka hoʻoponopono hoʻoponopono ma o nā ʻāpana RTL.
Papa 22. HDMI RX mau palena kiekie

ʻĀpana	Waiwai	wehewehe
SUPPORT_DEEP_COLOR	• 0: ʻAʻohe kala hohonu • : Ke kala hohonu	Hoʻoholo inā hiki i ke kumu ke hoʻopili i nā ʻano kala hohonu.
SUPPORT_AUXILIARY	• 0: ʻAʻohe AUX •1: AUX	Hoʻoholo inā hoʻokomo ʻia ka hoʻopā ʻana o ke alahele kōkua.
SYMBOLS_PER_CLOCK	8	Kākoʻo i nā hōʻailona 8 i kēlā me kēia uaki no nā polokalamu Intel Arria 10.
SUPPORT_AUDIO	• 0: ʻAʻohe leo • 1: Leo	Hoʻoholo inā hiki i ke kumu ke hoʻopaʻa i ka leo.

EDID_RAM_ADDR_WIDTH	8 (Waiwai paʻamau)	Log base 2 o ka nui EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: ʻAʻole e huli ana i kekahi kāleka kaikamahine Bitec HDMI •4: Kākoʻo ʻo Bitec HDMI i ka hoʻoponopono kāleka kaikamahine 4 • 6: Ke huli nei i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec HDMI 6 • 11: Huli ʻia ʻo Bitec HDMI hōʻano hou kāleka kaikamahine 11 (paʻamau)	Hōʻike i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec HDMI i hoʻohana ʻia. Ke hoʻololi ʻoe i ka loiloi, hiki i ka hoʻolālā ke hoʻololi i nā kahawai transceiver a hoʻohuli i ka polarity e like me nā koi kāleka kaikamahine Bitec HDMI. Inā hoʻonoho ʻoe i ka palena BITEC_DAUGHTER_CARD_REV i ka 0, ʻaʻole e hoʻololi ka hoʻolālā i nā kahawai transceiver a me ka polarity.
POLARITY_INVERSION	• 0: Hoʻohuli i ka polarity • 1: Mai hoohuli i ka polarity	E hoʻonoho i kēia ʻāpana i ka 1 e hoʻohuli i ka waiwai o kēlā me kēia bit o ka ʻikepili hoʻokomo. Hoʻonohonoho i kēia ʻāpana i ka 1 e hāʻawi iā 4'b1111 i ke awa rx_polinv o ka transceiver RX.

Papa 23. HDMI TX Nā Kūlana Kiʻekiʻe

ʻĀpana	Waiwai	wehewehe
USE_FPLL	1	Kākoʻo iā fPLL e like me TX PLL no nā polokalamu Intel Arria 10 wale nō. E hoʻonoho mau i kēia ʻāpana i ka 1.
SUPPORT_DEEP_COLOR	•0: ʻAʻohe kala hohonu • 1: Ke kala hohonu	Hoʻoholo inā hiki i ke kumu ke hoʻopili i nā ʻano kala hohonu.
SUPPORT_AUXILIARY	• 0: ʻAʻohe AUX • 1: AUX	Hoʻoholo inā hoʻokomo ʻia ka hoʻopā ʻana o ke alahele kōkua.
SYMBOLS_PER_CLOCK	8	Kākoʻo i nā hōʻailona 8 i kēlā me kēia uaki no nā polokalamu Intel Arria 10.
SUPPORT_AUDIO	• 0: ʻAʻohe leo • 1: Leo	Hoʻoholo inā hiki i ke kumu ke hoʻopaʻa i ka leo.
BITEC_DAUGHTER_CARD_REV	• 0: ʻAʻole e huli ana i kekahi kāleka kaikamahine Bitec HDMI • 4: Kākoʻo ʻo Bitec HDMI i ka hoʻoponopono kāleka kaikamahine 4 • 6: Ke hoʻoholo nei i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine HDMI Bitec 6 • 11: Huli ʻia ʻo Bitec HDMI hōʻano hou kāleka kaikamahine 11 (paʻamau)	Hōʻike i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec HDMI i hoʻohana ʻia. Ke hoʻololi ʻoe i ka loiloi, hiki i ka hoʻolālā ke hoʻololi i nā kahawai transceiver a hoʻohuli i ka polarity e like me nā koi kāleka kaikamahine Bitec HDMI. Inā hoʻonoho ʻoe i ka palena BITEC_DAUGHTER_CARD_REV i ka 0, ʻaʻole e hoʻololi ka hoʻolālā i nā kahawai transceiver a me ka polarity.
POLARITY_INVERSION	• 0: Hoʻohuli i ka polarity • 1: Mai hoohuli i ka polarity	E hoʻonoho i kēia ʻāpana i ka 1 e hoʻohuli i ka waiwai o kēlā me kēia bit o ka ʻikepili hoʻokomo. ʻO ka hoʻonohonoho ʻana i kēia ʻāpana i 1 e hāʻawi iā 4'b1111 i ke awa tx_polinv o ka transceiver TX.

2.12. Hoʻonohonoho lako lako
ʻO ka hoʻolālā HDMI FRL i hoʻohana ʻia exampHiki iā ia ke HDMI 2.1 a hana i kahi hōʻike loopthrough no kahi kahawai wikiō HDMI maʻamau.
No ka holo ʻana i ka hoʻāʻo hāmeʻa, hoʻopili i kahi hāmeʻa hiki i HDMI-e like me ke kāleka kiʻi me ka interface HDMI-i ka hoʻokomo HDMI sink. Kākoʻo ka hoʻolālā i ka HDMI 2.1 a i ʻole HDMI 2.0/1.4b kumu a me ka poho.

1. Hoʻokaʻawale ka pahu HDMI i ke awa i loko o kahi kahawai wikiō maʻamau a hoʻouna iā ia i ke kumu hoʻihoʻi o ka uaki.
2. Na ka HDMI RX core e hoʻokaʻawale i ka wikiō, kōkua, a me ka ʻikepili leo e hoʻopaʻa ʻia i hope e like me ka HDMI TX core ma o DCFIFO.
3. ʻO ke awa kumu HDMI o ke kāleka kaikamahine FMC e hoʻouna i ke kiʻi i kahi nānā.

Nānā:
Inā makemake ʻoe e hoʻohana i kahi papa hoʻomohala Intel FPGA ʻē aʻe, pono ʻoe e hoʻololi i nā haʻawina a me nā hana pin. Hoʻāʻo ʻia ka hoʻonohonoho analog transceiver no ka Intel Arria 10 FPGA development kit a me ke kāleka kaikamahine Bitec HDMI 2.1. Hiki iā ʻoe ke hoʻololi i nā hoʻonohonoho no kāu papa ponoʻī.
Papa 24. Ma luna o ka papa Push pihi a me ka mea hoʻohana LED hana

Pihi pihi/LED	Hana
cpu_resetn	E kaomi i hoʻokahi manawa e hana hou i ka ʻōnaehana.
mea hoʻohana_dipsw	Hoʻololi DIP i wehewehe ʻia e ka mea hoʻohana e hoʻololi i ke ʻano passthrough. •OFF (kūlana paʻamau) = Passthrough Loaʻa ka HDMI RX ma ka FPGA i ka EDID mai waho a hāʻawi iā ia i ke kumu waho i pili ai. • ON = Hiki iā ʻoe ke hoʻomalu i ka helu FRL kiʻekiʻe loa o RX mai ka pahu Nios II. Hoʻololi ke kauoha i ka RX EDID ma o ka hoʻohana ʻana i ka helu FRL kiʻekiʻe loa. E nānā i ka holo ʻana i ka hoʻolālā ma nā uku FRL like ʻole ma ka ʻaoʻao 33 no ka ʻike hou aku e pili ana i ka hoʻonohonoho ʻana i nā uku FRL like ʻole.
mea hoʻohana_pb[0]	E kaomi hoʻokahi e hoʻololi i ka hōʻailona HPD i ke kumu HDMI maʻamau.
mea hoʻohana_pb[1]	Mālama ʻia.
mea hoʻohana_pb[2]	E kaomi hoʻokahi no ka heluhelu ʻana i nā papa inoa SCDC mai ka paila i hoʻopili ʻia i ka TX o ke kāleka kaikamahine Bitec HDMI 2.1 FMC. Nānā: No ka hiki ke heluhelu, pono ʻoe e hoʻonoho iā DEBUG_MODE i ka 1 i loko o ka polokalamu.
USER_LED[0]	RX TMDS uaki PLL kūlana laka. •0 = Wehe ia • 1 = Paʻa
USER_LED[1]	Kūlana mākaukau RX transceiver. •0 = ʻAʻole mākaukau • 1 = Mākaukau
USER_LED[2]	RX loulou wikiwiki PLL, a me RX wikiō a me FRL uaki PLL kūlana laka. • 0 = Ua wehe ʻia kekahi o ka uaki RX PLL • 1 = Ua laka ʻia nā PLL uaki RX ʻelua
USER_LED[3]	RX HDMI hoʻopololei kumu a me ke kūlana laka deskew. • 0 = Ua wehe ʻia ma ka liʻiliʻi o 1 kanal • 1 = Ua paʻa nā ala a pau
USER_LED[4]	RX HDMI kūlana laka wikiō. • 0 = Wehe ʻia • 1 = Paʻa
USER_LED[5]	ʻO TX loulou ka uaki wikiwiki PLL, a me TX wikiō a me FRL uaki PLL kūlana laka. •0 = Ua wehe ʻia kekahi o ka uaki TX PLL • 1 = Ua laka ʻia nā PLL uaki TX ʻelua
USER_LED[6] USER_LED[7]	Kūlana mākaukau TX transceiver. • 0 = ʻAʻole mākaukau • 1 = Mākaukau Kūlana hoʻonaʻauao loulou TX. • 0 = Hāʻule • 1 = Ua hala

2.13. Hoʻokolo hoʻohālike
Hoʻohālikelike ka papa hoʻokolohua simulation i ka loopback serial HDMI TX i ke kumu RX.
Nānā:
ʻAʻole i kākoʻo ʻia kēia simulation testbench no nā hoʻolālā me ka hoʻohana ʻana i ka parameter Include I2C.
Kiʻi 19. HDMI Intel FPGA IP Simulation Testbench Block DiagramPapa 25. Nā ʻāpana hoʻokolohua

ʻāpana	wehewehe
Video TPG	Hāʻawi ka wikiō hoʻāʻo kumu hoʻohālike (TPG) i ka hoʻoulu wikiō.
Audio Sample Gen	ʻO ka leo sample generator hoʻolako leo sample stimulus. Hoʻokumu ka mīkini hana i kahi hoʻohālike ʻikepili hoʻāʻo e hoʻouna ʻia ma o ke kahawai leo.
Aux Sample Gen	ʻO ka aux sample generator hoʻolako i ka auxiliary sample stimulus. Hoʻopuka ka mīkini hana i kahi ʻikepili paʻa e hoʻouna ʻia mai ka mea hoʻouna.

Nānā CRC	Ke hōʻoia nei kēia mea nānā inā pili ka TX transceiver i ke alapine o ka uaki i ka helu ʻikepili i makemake ʻia.
Nānā Ikepili Leo	Hoʻohālikelike ka ʻikepili leo i ka loaʻa ʻana a me ka unuhi pololei ʻana o ke ʻano hoʻāʻo hoʻonui.
Nānā ʻIkepili Aux	Hoʻohālikelike ka ʻikepili aux inā loaʻa ka ʻikepili aux i manaʻo ʻia a unuhi pololei ʻia ma ka ʻaoʻao.

Hana ka HDMI simulation testbench i kēia mau hōʻoia hōʻoia:

Hiʻona HDMI	Hooia
ʻIke wikiō	• Hoʻokō ka testbench i ka nānā ʻana i ka CRC ma ka wikiō hoʻokomo a me ka hoʻopuka. • Nānā i ka waiwai CRC o ka ʻikepili i hoʻouna ʻia e kūʻē i ka CRC i helu ʻia ma ka ʻikepili wikiō i loaʻa. • A laila hana ka papa ho'āʻo i ka nānā ʻana ma hope o ka ʻike ʻana i nā hōʻailona V-SYNC paʻa 4 mai ka mea hoʻokipa.
ʻIke kōkua	• Ka aux sample generator e hoʻopuka i kahi ʻikepili paʻa e hoʻouna ʻia mai ka transmitter. Ma ka ʻaoʻao hoʻokipa, hoʻohālikelike ka mīkini hana inā loaʻa ka ʻikepili kōkua i manaʻo ʻia a unuhi pololei ʻia.
ʻIkepili leo	•Ka leo sampHoʻokumu ka generator i kahi hoʻohālike ʻikepili hoʻāʻo e hoʻouna ʻia ma o ke kahawai leo. • Ma ka ʻaoʻao hoʻokipa, nānā ka mea nānā ʻikepili leo a hoʻohālikelike inā loaʻa a unuhi pololei ʻia ke kumu hoʻāʻo hoʻonui.

Hoʻopau ka simulation kūleʻa me kēia memo:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Hoʻoholo hoʻohālike
Papa 26. HDMI Intel FPGA IP Design Example Kākoʻo Simulators

Mea hoʻomeamea	ʻO Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ʻAe	ʻAe
VCS/VCS MX	ʻAe	ʻAe
Riviera-PRO	ʻAe	ʻAe
Xcelium Parallel	ʻAe	ʻAʻole

2.14. Nā palena hoʻolālā
Pono ʻoe e noʻonoʻo i kekahi mau palena i ka wā e hoʻomaka ai i ka hoʻolālā HDMI 2.1 example.

• ʻAʻole hiki iā TX ke hana ma ke ʻano TMDS inā ma ke ʻano non-passthrough. No ka hoʻāʻo ʻana ma ke ʻano TMDS, hoʻololi i ka hoʻololi user_dipsw i ke ʻano passthrough.
• Pono ke kaʻina hana Nios II e lawelawe i ka hoʻomaʻamaʻa loulou TX a hiki i ka hoʻopau ʻana me ka ʻole o nā kaʻina hana ʻē aʻe.

2.15. Debugging hiʻona
ʻO kēia hoʻolālā exampHāʻawi ʻo le i kekahi mau hiʻohiʻona debugging e kōkua iā ʻoe.
2.15.1. Memo Debugging lako polokalamu
Hiki iā ʻoe ke hoʻohuli i ka memo debugging i ka polokalamu e hāʻawi iā ʻoe i ke kōkua holo-manawa.
No ka hoʻā ʻana i ka memo debugging i ka polokalamu, e hahai i kēia mau ʻanuʻu:

1. E hoʻololi i ka DEBUG_MODE i 1 ma ka palapala global.h.
2. E holo i ka script/build_sw.sh ma ka Nios II Command Shell.
3. Hoʻoponopono hou i ka polokalamu i hana ʻia/tx_control/tx_control.elf file ma ka holo ʻana i ke kauoha ma ka Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. E holo i ka Nios II terminal kauoha ma ka Nios II Command Shell:
   nios2-terminal

Ke hoʻā ʻoe i ka memo debugging, e paʻi ʻia kēia ʻike:

• Heluhelu ʻia a hōʻike ʻia nā hoʻonohonoho hoʻonohonoho TI redriver ma TX a me RX i hoʻokahi manawa ma hope o ka hoʻolālā ELF file.
• Memo kūlana no ka hoʻonohonoho RX EDID a me ke kaʻina hotplug
• Hoʻoholo me ka ʻole a i ʻole ka ʻike kākoʻo FRL i unuhi ʻia mai EDID ma ka paila i pili i ka TX. Hōʻike ʻia kēia ʻike no kēlā me kēia TX hotplug.
• Memo kūlana no ke kaʻina hoʻomaʻamaʻa TX loulou i ka wā aʻo TX loulou.

2.15.2. ʻIkepili SCDC mai ka Sink i hoʻohui ʻia iā TX
Hiki iā ʻoe ke hoʻohana i kēia hiʻohiʻona e kiʻi i ka ʻike SCDC.

1. E holo i ka Nios II terminal kauoha ma ka Nios II Command Shell: nios2-terminal
2. E kaomi i ka user_pb[2] ma ka pahu hoʻomohala Intel Arria 10 FPGA.

Heluhelu a hōʻike ka lako polokalamu i ka ʻike SCDC ma ka paila i hoʻopili ʻia me TX ma ke kikowaena Nios II.
2.15.3. Ana ʻana i ka pinepine o ka uaki
E hoʻohana i kēia hiʻohiʻona e nānā i ke alapine no nā uaki like ʻole.

1. Ma ka hdmi_rx_top a me ka hdmi_tx_top files, wehe ʻole "//ʻ wehewehe DEBUG_EN 1".
2. Hoʻohui i ka hōʻailona refclock_measure mai kēlā me kēia manawa mr_rate_detect i ka Signal Tap Logic Analyzer no ka loaʻa ʻana o ke alapine o kēlā me kēia uaki (i ka lōʻihi o 10 ms).
3. Hoʻopili i ka hoʻolālā me Signal Tap Logic Analyzer.
4. Polokalamu i ka SOF file a holo i ka Signal Tap Logic Analyzer.

Papa 27. Na wati

Module	mr_rate_detect Instance	Uaki e ana
hdmi_rx_top	rx_pll_tmds	Uaki kuhikuhi RX CDR 0
	rx_clk0_freq	ʻO ka uaki transceiver RX mai ke kahawai 0
	rx_vid_clk_freq	Uaki wikiō RX
	rx_frl_clk_freq	RX FRL uaki
	rx_hsync_freq	Hsync pinepine o ke kiʻi wikiō i loaʻa
hdmi_tx_top	tx_clk0_freq	ʻO ka uaki transceiver TX mai ke kahawai 0
	vid_clk_freq	Uaki wikiō TX
	frl_clk_freq	TX FRL uaki
	tx_hsync_freq	Hsync pinepine o ke kiʻi wikiō e hoʻouna ʻia

2.16. Hoʻonui i kāu Hoʻolālā
Papa 28. Hoʻolālā HDMI Example Hoʻohālikelike me Intel Quartus Prime Pro Edition Software Version

Hoʻolālā Example Variant	Hiki ke hoʻonui i ka Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Hoʻolālā Example (Kokoko FRL = 1)	ʻAʻole

No kekahi hoʻolālā kūpono ʻole examples, pono ʻoe e hana i kēia:

1. E hana i kahi hoʻolālā hou example i loko o ka polokalamu polokalamu Intel Quartus Prime Pro Edition o kēia manawa me ka hoʻohana ʻana i nā hoʻonohonoho like o kāu hoʻolālā e kū nei.
2. Hoʻohālikelike i ka hoʻolālā holoʻokoʻa example papa kuhikuhi me ka hoʻolālā exampi hana ʻia me ka hoʻohana ʻana i ka mana polokalamu polokalamu Intel Quartus Prime Pro Edition. Port ma luna o nā hoʻololi i loaʻa.

HDMI 2.0 Hoʻolālā Example (Kokoko FRL = 0)

ʻO ka HDMI Intel FPGA IP hoʻolālā exampHōʻike ʻo ia i hoʻokahi ala HDMI hoʻohālikelike ʻano loopback me ʻekolu mau kaha RX a me ʻehā mau kaha TX.
Papa 29. HDMI Intel FPGA IP Design Example no nā polokalamu Intel Arria 10

Hoʻolālā Example	Ka helu ʻikepili	ʻAno Channel	ʻAno Loopback
Hoʻouna hou ʻia ʻo Arria 10 HDMI RX-TX	<6,000 Mbps	Simplex	Kūlike me ka FIFO buffer

Nā hiʻohiʻona

• Hoʻolālā ka hoʻolālā i nā mea pale FIFO e hana i kahi kahe wikiō HDMI pololei ma waena o ka pahu HDMI a me ke kumu.
  
• Hoʻohana ka hoʻolālā i ke kūlana LED no ka hoʻopau mua ʻana stage.
• Hele mai ka hoʻolālā me nā koho RX a me TX wale nō.
• Hōʻike ka hoʻolālā i ka hoʻokomo ʻana a me ka kānana ʻana o Dynamic Range and Mastering (HDR) InfoFrame ma RX-TX link module.
• Hōʻike ka hoʻolālā i ka hoʻokele ʻana o ka passthrough EDID mai kahi pahu HDMI waho i kahi kumu HDMI waho i ka wā i hoʻoulu ʻia e kahi hanana hot-plug TX.
• Hāʻawi ka hoʻolālā i ka mana holo-manawa ma o DIP hoʻololi a me ka pihi pihi e hoʻokele i nā hōʻailona kumu HDMI TX:
  — ka hōʻailona mode e koho i ke kiʻi wikiō i hoʻopaʻa ʻia ʻo DVI a i ʻole HDMI
  — info_avi[47], info_vsi[61], a me audio_info_ai[48] nā hōʻailona no ke koho ʻana i ka hoʻouna packet kōkua ma o nā ʻaoʻao ʻaoʻao a i ʻole nā ​​awa ʻikepili kōkua.

Loaʻa i ka laʻana RX kahi kumu wikiō mai ka mea hana wikiō waho, a laila hele ka ʻikepili ma kahi loopback FIFO ma mua o ka hoʻouna ʻia ʻana i ka laʻana TX.
Pono ʻoe e hoʻopili i kahi mea nānā wikiō waho, nānā, a i ʻole ke kīwī me ka pili HDMI i ke kumu TX e hōʻoia i ka hana.
3.1. HDMI 2.0 RX-TX Retransmit Design Block Diagram
ʻO ka HDMI 2.0 RX-TX retransmit hoʻolālā examphōʻike ʻo ia i ka loopback parallel ma ke mode channel simplex no HDMI Intel FPGA IP.
Kiʻi 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Kiʻi 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)ʻIke pili
Jitter of PLL Cascading or Non-Dedicated Clock Alanui no Arria 10 PLL Reference Clock E nānā i kēia hoʻonā no ka hoʻoponopono ʻana inā ʻike hou kāu mau wati hoʻolālā.
haʻalulu.
3.2. Pono nā lako lako a me nā lako polokalamu
Hoʻohana ʻo Intel i ka lako a me ka lako polokalamu e hoʻāʻo ai i ka hoʻolālā example.
Lako lako

• ʻO Intel Arria 10 GX FPGA Development Kit
• Puna HDMI (Ui Hana Kaʻina Hana Kiʻi (GPU))
• Hoʻomoʻa HDMI (Mono)
• Kāleka kaikamahine Bitec HDMI FMC 2.0 (Hoʻoponopono 11)
• Nā kaula HDMI

Nānā:
Hiki iā ʻoe ke koho i ka hoʻoponopono ʻana o kāu kāleka kaikamahine Bitec HDMI. E hoʻonoho i ka ʻāpana kūloko BITEC_DAUGHTER_CARD_REV i 4, 6, a i ʻole 11 ma ka pae kiʻekiʻe. file (a10_hdmi2_demo.v). Ke hoʻololi ʻoe i ka loiloi, hiki i ka hoʻolālā ke hoʻololi i nā kahawai transceiver a hoʻohuli i ka polarity e like me nā koi kāleka kaikamahine Bitec HDMI. Inā hoʻonoho ʻoe i ka palena BITEC_DAUGHTER_CARD_REV i ka 0, ʻaʻole e hoʻololi ka hoʻolālā i nā kahawai transceiver a me ka polarity. No ka hoʻolālā HDMI 2.1 examples, ma lalo o ka Design Exampi ka tab, e hoʻonoho i ka HDMI Kāleka Kāleka Hoʻoponopono i ka Revision 9, Revision 4, a i ʻole kāleka kaikamahine. ʻO ka waiwai paʻamau ka Revision 9.
lako polokalamu

• ʻO Intel Quartus Prime version 18.1 a ma hope aku (no ka hoʻāʻo ʻana i ka ʻenehana)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL wale nō)/VCS MX, a i ʻole Xcelium Parallel simulator

3.3. Papa kuhikuhi
Aia nā papa kuhikuhi i nā mea i hana ʻia files no ka HDMI Intel FPGA IP hoʻolālā example.
Kiʻi 22. Papa kuhikuhi no ka Design ExamplePapa 30. Hana ʻia RTL Files

Nā waihona	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_kauwa	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
maʻamau	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Papa 31. Hana ʻia ka Simulation Files
E nānā i ka ʻāpana Simulation Testbench no ka ʻike hou aku.

Nā waihona	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
	<waihona cds_libs>

kumu aʻo	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filepapa inoa.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
maʻamau (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Papa 32. Hanau lako polokalamu Files

Nā waihona	Files
tx_control_src Nānā: Aia i loko o ka waihona tx_control nā kope o kēia mau mea files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Nā Mea Hoʻolālā
ʻO ka HDMI Intel FPGA IP hoʻolālā example koi i keia mau mea.
Papa 33. HDMI RX Mea Kiekie

Module	wehewehe
HDMI RX Core	Loaʻa ka IP i ka ʻikepili serial mai ka Transceiver Native PHY a hana i ka alignment data, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, and descrambling.
I2	ʻO I2C ke kikowaena i hoʻohana ʻia no Sink Display Data Channel (DDC) a me Status and Data Channel (SCDC). Hoʻohana ke kumu HDMI i ka DDC no ka hoʻoholo ʻana i nā hiki a me nā ʻano o ka paila ma ka heluhelu ʻana i ka hoʻolālā ʻikepili Enhanced Extended Display Identification Data (E-EDID). • ʻO nā helu kauā 8-bit I2C no E-EDID he 0xA0 a me 0xA1. Hōʻike ka LSB i ke ʻano komo: 1 no ka heluhelu a me 0 no ke kākau. Ke loaʻa kahi hanana HPD, pane ke kauā I2C i ka ʻikepili E-EDID ma ka heluhelu ʻana mai ka RAM on-chip. • Kākoʻo pū ka mea hoʻokele kauā I2C i ka SCDC no nā hana HDMI 2.0. ʻO ka helu kauā 8-bit I2C no ka SCDC he 0xA8 a me 0xA9. Ke loaʻa kahi hanana HPD, hana ke kauā I2C i ke kākau a heluhelu ʻana i ke kālepa a i ʻole mai SCDC interface o ka HDMI RX core. Nānā: ʻAʻole koi ʻia kēia mea hoʻokele kauā I2C no SCDC inā ʻaʻole i manaʻo ʻia ka HDMI 2.0b. Inā ʻoe e hoʻā i ka E hoʻokomo i ka I2C parameter, e hoʻokomo ʻia kēia poloka i loko o ke kumu a ʻaʻole ʻike ʻia ma kēia pae.
EDID RAM	Mālama ka hoʻolālā i ka ʻike EDID me ka hoʻohana ʻana i ka RAM 1-port IP core. ʻO kahi protocol bus serial maʻamau ʻelua uea (uaki a me ka ʻikepili) (I2C slave-only controller) e hoʻololi i ka ʻōnaehana data CEA-861-D Compliant E-EDID. Mālama kēia EDID RAM i ka ʻike E-EDID. Nānā: Inā ʻoe e hoʻā i ka E hoʻokomo iā EDID RAM parameter, e hoʻokomo ʻia kēia poloka i loko o ke kumu a ʻaʻole ʻike ʻia ma kēia pae.
IOPLL	Hoʻokumu ka IOPLL i ka uaki kuhikuhi RX CDR, uaki wikiwiki loulou, a me ka uaki wikiō no ka uaki TMDS e hiki mai ana. • Uaki puka 0 (CDR reference clock) • Uaki puka 1 (Hui uaki wikiwiki) • Uaki puka 2 (Uki wikiō) Nānā: ʻAʻole kūpono ka hoʻonohonoho IOPLL paʻamau no kekahi hoʻonā HDMI. Hoʻonohonoho hou ʻia ka IOPLL i nā hoʻonohonoho kūpono i ka wā e piʻi ai ka mana.
Transceiver PHY hoʻoponopono hou	Mālama ka Transceiver PHY reset controller i ka hoʻomaka pono ʻana o nā transceivers RX. Hoʻokumu ʻia ka hoʻokomo hou ʻana o kēia mea hoʻoponopono e ka RX reconfiguration, a hana ia i ka hōʻailona analog a me ka hōʻailona hoʻihoʻi kikohoʻe e pili ana i ka poloka Transceiver Native PHY e like me ka hoʻonohonoho ʻana i loko o ka poloka.
RX Native PHY	Paʻa transceiver paʻa i loaʻa ka ʻikepili serial mai kahi kumu wikiō waho. Hoʻopau ia i ka ʻikepili serial i ka ʻikepili like ma mua o ka hāʻawi ʻana i ka ʻikepili i ke kumu HDMI RX.
RX Hoʻoponopono Hoʻoponopono	ʻO ka hoʻokele hoʻonohonoho hou ʻana o RX e hoʻokō ana i ka circuit detection circuit me ka HDMI PLL e hoʻokele i ka transceiver RX e hana ma nā helu loulou ʻokoʻa mai ka 250 Mbps a i ka 6,000 Mbps. E nānā i ke Kiʻi 23 ma ka ʻaoʻao 63 ma lalo.

IOPLL Hoʻonohonoho hou

Hoʻoikaika ʻo IOPLL reconfiguration block i ka hoʻololi hou ʻana i ka manawa maoli o nā PLL ma Intel FPGAs. Hoʻopau kēia poloka i ka manawa o ka uaki puka a me ka bandwidth PLL i ka manawa maoli, me ka ʻole o ka hoʻonohonoho hou ʻana i ka FPGA holoʻokoʻa. Holo kēia poloka ma 100 MHz ma nā polokalamu Intel Arria 10. Ma muli o ka palena o ka hoʻonohonoho hou ʻana o IOPLL, e hoʻopili i ka Quartus INI permit_nf_pll_reconfig_out_of_lock=on i ka wā o ka hoʻoponopono hou ʻana o IOPLL IP. No ke noi ʻana i ka Quartus INI, e hoʻokomo i ka "permit_nf_pll_reconfig_out_of_lock=on" ma ka quartus.ini file a wahi ma ka file ka papa kuhikuhi papahana Intel Quartus Prime. Pono ʻoe e ʻike i kahi leka hoʻomaopopo ke hoʻoponopono ʻoe i ka poloka reconfiguration IOPLL (pll_hdmi_reconfig) ma ka polokalamu Quartus Prime me ka INI. Nānā: Me ka ʻole o kēia Quartus INI, ʻaʻole hiki ke hoʻopau ʻia ka hoʻonohonoho hou ʻana o IOPLL inā nalowale ka IOPLL i ka laka i ka wā hoʻonohonoho hou.

PIO

Hoʻohana ʻia ka poloka input/output (PIO) ma ke ʻano he mana, kūlana a me ka hoʻonohonoho hou ʻana i nā pilina i a i ʻole mai ka ʻōnaehana CPU.

Kiʻi 23. Kahe ʻana o ka hoʻonohonoho hou ʻana i nā helu he nui
Hōʻike ke kiʻi i ke kahe o ka hoʻonohonoho hou ʻana o ka mea hoʻoponopono i ka wā e loaʻa ai ke kahawai ʻikepili komo a me ke alapine o ka uaki kuhikuhi, a i ʻole ke wehe ʻia ka transceiver.Papa 34. HDMI TX Nā Mea Kiʻekiʻe

Module	wehewehe
HDMI TX Core	Loaʻa i ka IP core ka ʻikepili wikiō mai ka pae kiʻekiʻe a hana i ka hoʻopili ʻana i ka TMDS, ka hoʻopili ʻana i ka ʻikepili kōkua, ka hoʻopili ʻana i ka leo leo, ka hoʻopili ʻana i ka ʻikepili wikiō, a me ka scrambling.
I2C Kumu	ʻO I2C ke kikowaena i hoʻohana ʻia no Sink Display Data Channel (DDC) a me Status and Data Channel (SCDC). Hoʻohana ke kumu HDMI i ka DDC no ka hoʻoholo ʻana i nā hiki a me nā ʻano o ka paila ma ka heluhelu ʻana i ka hoʻolālā ʻikepili Enhanced Extended Display Identification Data (E-EDID). • Ma keʻano he DDC, heluheluʻo I2C Master i ka EDID mai ka lua waho e hoʻonohonoho i kaʻike EDID EDID RAM ma ka HDMI RX Top a iʻole no ka hana wikiō. • Ma ke ʻano he SCDC, hoʻololi ka haku I2C i ka hoʻolālā ʻikepili SCDC mai ke kumu FPGA a i ka poho waho no ka hana HDMI 2.0b. No exampEia naʻe, inā ʻoi aku ka nui o ka ʻikepili puka ma luna o 3,400 Mbps, kauoha ke kaʻina hana Nios II i ka haku I2C e hōʻano hou i ka TMDS_BIT_CLOCK_RATIO a me SCRAMBLER_ENABLE mau bit o ka papa inoa hoʻonohonoho hoʻonohonoho SCDC i ka 1.
IOPLL	Hāʻawi ka IOPLL i ka uaki wikiwiki loulou a me ka uaki wikiō mai ka uaki TMDS e hiki mai ana. • Uaki puka 1 (Hui uaki wikiwiki) • Uaki puka 2 (Uki wikiō) Nānā: ʻAʻole kūpono ka hoʻonohonoho IOPLL paʻamau no kekahi hoʻonā HDMI. Hoʻonohonoho hou ʻia ka IOPLL i nā hoʻonohonoho kūpono i ka wā e piʻi ai ka mana.
Transceiver PHY hoʻoponopono hou	ʻO ka Transceiver PHY reset controller e hōʻoia i ka hoʻomaka pono ʻana o nā transceivers TX. Hoʻokumu ʻia ka hoʻokomo hou ʻana o kēia mea hoʻoponopono mai ka pae kiʻekiʻe, a hoʻopuka ia i ka hōʻailona hoʻonohonoho analog a me nā kikohoʻe e pili ana i ka poloka Transceiver Native PHY e like me ka hoʻonohonoho hoʻonohonoho ʻana i loko o ka poloka. ʻO ka hōʻailona hoʻopuka tx_ready mai kēia poloka e hana pū me ka hōʻailona hoʻihoʻi i ka HDMI Intel FPGA IP e hōʻike i ka mea transceiver ke ala a holo, a mākaukau e loaʻa ka ʻikepili mai ke kumu.
Transceiver Native PHY	ʻO ka poloka transceiver paʻakikī e loaʻa i ka ʻikepili like mai ke kumu HDMI TX a hoʻonohonoho i ka ʻikepili mai ka hoʻouna ʻana iā ia. Hoʻohana ʻia ka hoʻonohonoho hou ʻana ma ka poloka TX Native PHY e hōʻike i ka pilina ma waena o TX Native PHY a me ka transceiver arbiter. ʻAʻohe hoʻonohonoho hou i hana ʻia no TX Native PHY. Nānā: No ka hoʻokō ʻana i ke koi skew inter-channel HDMI TX, e hoʻonohonoho i ke koho mode hoʻopaʻa kahawai TX ma ka Intel Arria 10 Transceiver Native PHY hoʻoponopono hoʻoponopono i. PMA a me PCS hoʻopaʻa. Pono ʻoe e hoʻohui i ka skew kiʻekiʻe (set_max_skew) koi koi i ka hōʻailona hoʻihoʻi kikohoʻe mai ka transceiver reset controller (tx_digitalreset) e like me ka mea i ʻōlelo ʻia ma ka Intel Arria 10 Transceiver PHY alakaʻi hoʻohana.
TX PLL	Hāʻawi ka poloka PLL transmitter i ka uaki wikiwiki serial i ka poloka Transceiver Native PHY. No kēia hoʻolālā HDMI Intel FPGA IP example, hoʻohana ʻia ka fPLL e like me TX PLL.
IOPLL Hoʻonohonoho hou	Hoʻoikaika ʻo IOPLL reconfiguration block i ka hoʻololi hou ʻana i ka manawa maoli o nā PLL ma Intel FPGAs. Hoʻopau kēia poloka i ka manawa o ka uaki puka a me ka bandwidth PLL i ka manawa maoli, me ka ʻole o ka hoʻonohonoho hou ʻana i ka FPGA holoʻokoʻa. Holo kēia poloka ma 100 MHz ma nā polokalamu Intel Arria 10. Ma muli o ka palena o ka hoʻonohonoho hou ʻana o IOPLL, e hoʻopili i ka Quartus INI permit_nf_pll_reconfig_out_of_lock=on i ka wā o ka hoʻoponopono hou ʻana o IOPLL IP. No ke noi ʻana i ka Quartus INI, e hoʻokomo i ka "permit_nf_pll_reconfig_out_of_lock=on" ma ka quartus.ini file a wahi ma ka file ka papa kuhikuhi papahana Intel Quartus Prime. Pono ʻoe e ʻike i kahi leka hoʻomaopopo ke hoʻoponopono ʻoe i ka poloka reconfiguration IOPLL (pll_hdmi_reconfig) ma ka polokalamu Intel Quartus Prime me ka INI. Nānā: Me ka ʻole o kēia Quartus INI, ʻaʻole hiki ke hoʻopau ʻia ka hoʻonohonoho hou ʻana o IOPLL inā nalowale ka IOPLL i ka laka i ka wā hoʻonohonoho hou.
PIO	Hoʻohana ʻia ka poloka input/output (PIO) ma ke ʻano he mana, kūlana a me ka hoʻonohonoho hou ʻana i nā pilina i a i ʻole mai ka ʻōnaehana CPU.

Papa 35. Ka helu o ka ʻikepili Transceiver a me nā ʻoi akuampling Factor no kēlā me kēia TMDS Clock Frequency Range

ʻO ke alapine uʻi TMDS (MHz)	TMDS Bit clock ratio	maluna oampling Factor	Ka Laki ʻIkepili Transceiver (Mbps)
85–150	1	Pili ʻole	3400–6000
100–340	0	Pili ʻole	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Papa 36. Nā poloka maʻamau o ka pae kiʻekiʻe

Module

wehewehe

Mea hoʻoponopono hoʻoponopono

Mālama kēia poloka hana maʻamau i nā transceivers mai ka hoʻoponopono hou ʻana i ka manawa like i ka manawa e pono ai nā transceivers RX a i ʻole TX i loko o ke ala kino like e hoʻonohonoho hou. Hoʻopili ka hoʻololi hou ʻana i nā noi kahi i hāʻawi ʻia ai nā transceivers RX a me TX i loko o ke kahawai hoʻokahi i nā hoʻokō IP kūʻokoʻa. ʻO kēia transceiver arbiter kahi hoʻonui i ka ʻōlelo hoʻoholo i manaʻo ʻia no ka hoʻohui ʻana i ka simplex TX a me ka simplex RX i loko o ke kahawai kino like. Ke kōkua pū nei kēia transceiver arbiter i ka hoʻohui ʻana a me ka hoʻoponopono ʻana i nā noi hoʻonohonoho hou ʻana o Avalon-MM RX a me TX e kuhikuhi ana i nā transceivers simplex RX a me TX i loko o kahi kahawai no ka mea hiki ke kiʻi wale ʻia ka port interface reconfiguration o nā transceivers. ʻO ka pilina pili ma waena o ka transceiver arbiter a me TX/RX Native PHY/PHY Reset Controller poloka i kēia hoʻolālā examphōʻike ʻo ia i kahi ʻano maʻamau e pili ana i kekahi hui IP me ka hoʻohana ʻana i ka transceiver arbiter. ʻAʻole koi ʻia ka transceiver arbiter inā hoʻohana wale ʻia ka transceiver RX a i ʻole TX i kahi ala. Hoʻomaopopo ka transceiver arbiter i ka mea noi no ka hoʻonohonoho hou ʻana ma o kāna mau kikowaena Avalon-MM reconfiguration a hōʻoia i ka tx_reconfig_cal_busy a i ʻole rx_reconfig_cal_busy i hoʻopaʻa ʻia e like me ia. No ka noi HDMI, ʻo RX wale nō e hoʻomaka i ka hoʻonohonoho hou ʻana. Ma ka hoʻokaʻawale ʻana i ka noi hoʻoponopono hou ʻana o Avalon-MM ma o ka mea hoʻoponopono, ʻike ka mea hoʻoponopono i ka noi reconfiguration mai ka RX, a laila e hoʻopaʻa i ka tx_reconfig_cal_busy mai ka ʻōlelo ʻana a hiki iā rx_reconfig_cal_busy ke hōʻoia. Ke pale nei ka gating i ka transceiver TX mai ka neʻe ʻana i ke ʻano calibration me ka ʻike ʻole.

	Nānā: No ka HDMI wale nō e koi i ka RX hoʻonohonoho hou, ua nakinaki ʻia nā hōʻailona tx_reconfig_mgmt_*. Eia kekahi, ʻaʻole koi ʻia ka interface Avalon-MM ma waena o ka arbiter a me ka poloka TX Native PHY. Hāʻawi ʻia nā poloka i ka interface ma ka hoʻolālā exampe hōʻike i ka pilina arbiter transceiver generic i TX/RX Native PHY/PHY Reset Controller.
Hoʻohui RX-TX	• ʻO ka hoʻopuka ʻikepili wikiō a me nā hōʻailona hoʻonohonoho ʻana mai HDMI RX core loop ma o kahi DCFIFO ma waena o nā kāʻei o ka uaki wikiō RX a me TX. • ʻO ka General Control Packet (GCP), InfoFrames (AVI, VSI a me AI), nā ʻikepili kōkua, a me ka loop data leo ma o DCFIFO ma o nā kāʻei kapu uaki wikiwiki o ka loulou RX a me TX. • Na ke awa ikepili kōkua o ke kumu HDMI TX e hoʻomalu i ka ʻikepili kōkua e kahe ana ma ka DCFIFO ma o ka hoʻihoʻi ʻana. Hoʻomaopopo ka backpressure ʻaʻohe ʻeke kōkua piha ʻole ma ke awa ʻikepili kōkua. • Hana pū kēia poloka i ka kānana waho: — Kānana i ka ʻikepili leo a me ka ʻeke hoʻōla hou o ka uaki leo mai ke kahawai ʻikepili kōkua ma mua o ka hoʻouna ʻana i ke awa ʻikepili kōkua nui HDMI TX. Nānā: No ka hoʻopau ʻana i kēia kānana, kaomi iā user_pb[2]. E hoʻā i kēia kānana no ka hōʻoia ʻana ʻaʻohe kope o ka ʻikepili leo a me ka ʻeke hoʻōla hou o ka uaki leo i ke kahawai ʻikepili kōkua i hoʻouna hou ʻia. — Kānā i ka High Dynamic Range (HDR) InfoFrame mai ka ʻikepili kōkua HDMI RX a hoʻokomo i kahi example HDR InfoFrame i ka ʻikepili kōkua o ka HDMI TX ma o ka Avalon ST multiplexer.
Pūnaehana Pūnaehana CPU	ʻO ka CPU sub-system hana ma ke ʻano he SCDC a me DDC kaohi, a me ke kumu hoʻonohonoho hoʻonohonoho hou. • Aia i loko o ke kumu ho'oponopono SCDC ka mana ho'okele I2C. Hoʻololi ka haku mana I2C i ka hoʻolālā ʻikepili SCDC mai ke kumu FPGA i ka lua waho no ka hana HDMI 2.0b. No exampʻAe, inā he 6,000 Mbps ka kahawai ʻikepili puka, kauoha ka mea hoʻoponopono Nios II i ka haku mana I2C e hōʻano hou i nā TMDS_BIT_CLOCK_RATIO a me SCRAMBLER_ENABLE mau ʻāpana o ka papa inoa hoʻonohonoho TMDS sink i 1. • Hoʻololi ka haku I2C hoʻokahi i ka hoʻolālā ʻikepili DDC (E-EDID) ma waena o ke kumu HDMI a me waho. • Ke hana nei ka CPU Nios II ma ke ʻano he mea hoʻoponopono hoʻonohonoho hou no ke kumu HDMI. Ke hilinaʻi nei ka CPU i ka ʻike helu manawa mai ka module RX Reconfiguration Management e hoʻoholo inā makemake ka TX i ka hoʻonohonoho hou ʻana. Hāʻawi ka unuhi ʻōlelo kauā Avalon-MM i ka pilina ma waena o ke kaʻina hana Nios II ʻo Avalon-MM master interface a me nā kikowaena kauā Avalon-MM o ka IOPLL a me TX Native PHY o ke kumu HDMI i hoʻokomo ʻia i waho. • Ua like ke kahe o ka hoʻonohonoho hou ʻana no TX me RX, koe wale nō ka hana hou ʻana o ka PLL a me ka transceiver a me ke kaʻina hoʻonohonoho. E nānā i ke Kiʻi 24 ma ka ʻaoʻao 67.

Kiʻi 24. Hoʻoponopono hou i ke kaʻina hana
Hōʻike ke kiʻi i ka holo polokalamu Nios II e pili ana i nā mana no ka haku I2C a me ke kumu HDMI.3.5. Hoʻokomo ʻana a me kāna kānana ʻana o ka Dynamic Range and Mastering (HDR).
ʻO ka HDMI Intel FPGA IP hoʻolālā exampAia ka hōʻike hōʻikeʻike o ka hoʻokomo ʻana o HDR InfoFrame i kahi ʻōnaehana loopback RX-TX.
Hiki i ka mana HDMI Specification 2.0b ke hoʻouna i ka Dynamic Range a me Mastering InfoFrame ma o ke kahawai kōkua HDMI. Ma ka hōʻike, kākoʻo ka Auxiliary Data Insertion block i ka hoʻokomo HDR. Pono ʻoe e hoʻopololei i ka ʻeke HDR InfoFrame i manaʻo ʻia e like me ka mea i kuhikuhi ʻia ma ka papa inoa hōʻailona o ka module a hoʻohana i ka module AUX Insertion Control i hāʻawi ʻia e hoʻonohonoho i ka hoʻokomo ʻana o ka HDR InfoFrame i hoʻokahi manawa i kēlā me kēia kiʻi wikiō.
Ma keia exampʻO ka hoʻonohonoho ʻana, i nā manawa i komo pū ai ke kahawai kōkua e komo mai ana i ka HDR InfoFrame, ua kānana ʻia ka ʻike HDR i kahe ʻia. Hōʻalo ka kānana ʻana i nā HDR InfoFrames e hoʻouna ʻia a hōʻoia i nā waiwai i kuhikuhi ʻia ma ka HDR S.ampHoʻohana ʻia ka module Data.
Kiʻi 25. RX-TX Link me Dynamic Range a Mastering InfoFrame Insertion
Hōʻike ke kiʻi i ke kiʻikuhi poloka o ka loulou RX-TX me ka Dynamic Range a me Mastering InfoFrame hoʻokomo i loko o ke kahawai kōkua nui HDMI TX.
Papa 37. Palekana Hookomo Ikeiki Kokua (altera_hdmi_aux_hdr) Hoailona

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a Hoʻohou
clk	Hookomo	1	Hoʻokomo uaki. Pono e hoʻopili ʻia kēia uaki me ka uaki wikiwiki o ka loulou.
kau hou	Hookomo	1	Hoʻihoʻi hou i ka hoʻokomo.

Nā hōʻailona hōʻailona hōʻailona hōʻailona hōʻailona kōkua
multiplexer_out_data	Hoʻopuka	72	ʻO Avalon ka hoʻoheheʻe ʻana mai ka multiplexer.
multiplexer_out_valid	Hoʻopuka	1
multiplexer_out_ready	Hoʻopuka	1
multiplexer_out_startofpacket	Hoʻopuka	1
multiplexer_out_endofpacket	Hoʻopuka	1
multiplexer_out_channel	Hoʻopuka	11
multiplexer_in_data	Hookomo	72	ʻO ka hoʻokomo ʻana o Avalon i ke awa In1 o ka multiplexer. HDMI TX Video Vsync. Pono e hoʻopili ʻia kēia hōʻailona me ka pūnaewele uaki wikiwiki loulou. Hoʻokomo ke kumu i ka HDR InfoFrame i ke kahawai kōkua ma ka lihi piʻi o kēia hōʻailona.
multiplexer_in_valid	Hookomo	1
multiplexer_in_ready	Hookomo	1
multiplexer_in_startofpacket	Hookomo	1
multiplexer_in_endofpacket hdmi_tx_vsync	Hookomo Hookomo	1 1

Papa 38. Nā hōʻailona hōʻailona HDR Data Module (altera_hdmi_hdr_infoframe).

hōʻailona	Kuhikuhi	Laulā	wehewehe
hb0	Hoʻopuka	8	Poʻomanaʻo byte 0 o ka Dynamic Range a Mastering InfoFrame: InfoFrame type code.
hb1	Hoʻopuka	8	Poʻomanaʻo byte 1 o ka Dynamic Range a Mastering InfoFrame: InfoFrame version number.
hb2	Hoʻopuka	8	Header byte 2 o ka Dynamic Range and Mastering InfoFrame: Length of InfoFrame.
pb	Hookomo	224	Byte ʻikepili o ka Dynamic Range a Mastering InfoFrame.

Papa 39. Ka Papa Hana a me ka ho'ona'auao 'ana i ka InfoFrame Data Byte Bundle Bit-Fields

Māhele-Biki	Wehewehe	ʻAno ʻikepili ʻikepili Static 1
7:0	Paʻa ʻikepili 1: {5'h0, EOTF[2:0]}
15:8	Paʻa ʻikepili 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Paʻa ʻikepili 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Paʻa ʻikepili 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Paʻa ʻikepili 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Paʻa ʻikepili 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Paʻa ʻikepili 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Paʻa ʻikepili 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Paʻa ʻikepili 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Paʻa ʻikepili 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Paʻa ʻikepili 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Paʻa ʻikepili 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Paʻa ʻikepili 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Paʻa ʻikepili 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Paʻa ʻikepili 15: Static_Metadata_Descriptor	keʻokeʻo_x, LSB
127:120	Paʻa ʻikepili 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Paʻa ʻikepili 17: Static_Metadata_Descriptor	keʻokeʻo_point_y, LSB

143:136	Paʻa ʻikepili 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Paʻa ʻikepili 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Paʻa ʻikepili 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Paʻa ʻikepili 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Paʻa ʻikepili 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Paʻa ʻikepili 23: Static_Metadata_Descriptor	Ka Papa Maʻiʻo Māmā, LSB
191:184	Paʻa ʻikepili 24: Static_Metadata_Descriptor	Ka Papa Maʻiʻo Maikaʻi Loa, MSB
199:192	Paʻa ʻikepili 25: Static_Metadata_Descriptor	Kiʻekiʻe kiʻekiʻe kiʻekiʻe kiʻekiʻe-awelika Māmā, LSB
207:200	Paʻa ʻikepili 26: Static_Metadata_Descriptor	Kiʻekiʻe kiʻekiʻe kiʻekiʻe kiʻekiʻe-awelika Māmā, MSB
215:208	Mālama ʻia
223:216	Mālama ʻia

Hoʻopau i ka hoʻokomo ʻana a me ka kānana HDR
ʻO ka hoʻopau ʻana i ka hoʻokomo ʻana a me ka kānana HDR hiki iā ʻoe ke hōʻoia i ka hoʻouna hou ʻana o ka ʻike HDR i loaʻa i ke kahawai kōkua kumu me ka ʻole o ka hoʻololi ʻana i ka hoʻolālā RX-TX Retransmit example.
No ka hoʻopau ʻana i ka HDR InfoFrame hoʻokomo a me kāna kānana:

1. E hoʻonoho i block_ext_hdr_infoframe i 1'b0 ma ka rxtx_link.v file e pale i ka kānana ʻana i ka HDR InfoFrame mai ke kahawai Auxiliary.
2. E hoʻonoho i ka multiplexer_in0_valid o ka laʻana avalon_st_multiplexer ma ka altera_hdmi_aux_hdr.v file i ka 1'b0 no ka pale ʻana i ka mea hoʻomohala kōkua mai ka hoʻokumu ʻana a me ka hoʻokomo ʻana i ka HDR InfoFrame hou i loko o ke kahawai TX Auxiliary.
   

3.6. Papahana Uku
Hōʻike ka hoʻolālā uʻi i nā kikowaena uaki ma ka HDMI Intel FPGA IP design example.
Kiʻi 26. HDMI Intel FPGA IP Design ExampʻO ka papahana hoʻolālā (Intel Quartus Prime Pro Edition)Kiʻi 27. HDMI Intel FPGA IP Design ExampʻO ka Papahana Hoʻoponopono (Intel Quartus Prime Standard Edition)Papa 40. Nā hōʻailona o ka manawa

Uaki	inoa hōʻailona ma ka hoʻolālā	wehewehe
TX IOPLL/TX PLL Hōʻike Uaka 1	hdmi_clk_in	Hōʻike uaki i ka TX IOPLL a me TX PLL. Ua like ke alapine o ka uaki me ke alapine o ka uaki TMDS i manaʻo ʻia mai ke kahawai uka HDMI TX TMDS. No kēia hoʻolālā HDMI Intel FPGA IP exampe, pili keia uaki i ka uaki RX TMDS no ka hoikeike. I kāu noi, pono ʻoe e hāʻawi i kahi uaki i hoʻolaʻa ʻia me ke alapine o ka uaki TMDS mai kahi oscillator programmable no ka hana jitter ʻoi aku ka maikaʻi. Nānā: Mai hoʻohana i kahi pine transceiver RX ma ke ʻano he uaki kuhikuhi TX PLL. ʻAʻole kūpono kāu hoʻolālā inā kau ʻoe i ka HDMI TX refclk ma kahi pine RX.
TX Transceiver Clock Out	tx_clk	Hoʻihoʻi ʻia ka uaki mai ka transceiver, a ʻokoʻa ke alapine ma muli o ka helu ʻikepili a me nā hōʻailona no ka uaki. TX transceiver clock out frequency = Transceiver data rate/ (Hoailona no ka uaki*10)
TX PLL Uaki Serial	tx_bonding_ccks	ʻO ka uaki wikiwiki Serial i hana ʻia e TX PLL. Hoʻonohonoho ʻia ke alapine o ka uaki ma muli o ka helu ʻikepili.
TX/RX Link Speed ​​Uki	ls_clk	Hoʻohui uaki māmā. ʻO ke alapine o ka uaki wikiwiki o ka loulou e pili ana i ka alapine TMDS i manaʻo ʻia, ʻoi akuampling factor, hōʻailona no ka uaki, a me TMDS bit clock ratio.

		TMDS Bit Clock Ratio	Hoʻohui i ka wikiwiki o ka uaki
		0	ʻO ke alapine o ka uaki TMDS/ Hōʻailona no ka uaki
		1	ʻO ke alapine o ka uaki TMDS *4 / Hōʻailona no ka uaki
Uaki wikiō TX/RX	vid_clk	Uaki ʻikepili wikiō. Loaʻa ka alapine o ka uaki ʻikepili wikiō mai ka TX link speed clock ma muli o ka hohonu kala.
		TMDS Bit Clock Ratio	ʻIkepili ʻIkepili Uaki Ka pinepine
		0	Uaki TMDS/ Hōʻailona no ka uaki/ ʻO ke kumu hohonu kala
		1	ʻO ka uaki TMDS *4 / Hōʻailona no ka uaki/ Ka helu hohonu kala
		Bits no ke kala	Kumu Hohonu kala
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS Uaki	tmds_clk_in	TMDS kaila uaki mai ka HDMI RX a pili i ka uaki kuhikuhi i ka IOPLL.
RX CDR Hōʻike Uaka 0 /TX PLL Hōʻike Uaka 0	fr_clk	Uaki kuhikuhi holo manuahi i RX CDR a me TX PLL. Pono kēia uaki no ka calibration power-up.
RX CDR Hōʻike Uaka 1	iopll_outclk0	Hōʻike uaki i ka RX CDR o RX transceiver.
		Ka helu ʻikepili	RX Reference Clock Frequency
		Laki ʻikepili <1 Gbps	5× TMDS uaki alapinepine
		1 Gbps< Laki ikepili <3.4 Gbps	TMDS uaki alapinepine
		Laki ʻikepili >3.4 Gbps	4× TMDS uaki alapinepine
		• Ka helu ʻikepili <1 Gbps: No ka ʻoi akuampling e hoʻokō i ka transceiver liʻiliʻi ʻikepili uku koi. • Ka helu ʻikepili >3.4 Gbps: E hoʻopaʻi i ka TMDS bit rate a clock ratio o 1/40 e mālama i ka transceiver data rate to clock ratio ma 1/10. Nānā: Mai hoʻohana i kahi pine transceiver RX ma ke ʻano he uaki kuhikuhi CDR. ʻAʻole kūpono kāu hoʻolālā inā kau ʻoe i ka HDMI RX refclk ma kahi pine RX.
RX Transceiver Clock Out	rx_clk	Hoʻihoʻi ʻia ka uaki mai ka transceiver, a ʻokoʻa ke alapine ma muli o ka helu ʻikepili a me nā hōʻailona no ka uaki. RX transceiver clock out frequency = Transceiver data rate/ (Symbol per clock*10)
Uaki hooponopono	mgmt_clk	He uaki 100 MHz manuahi no kēia mau ʻāpana:

		• Nā kikowaena Avalon-MM no ka hoʻonohonoho hou ʻana — Aia ka pono o ke alapine ma waena o 100-125 MHz. •, PHY ho'oponopono ho'oponopono no ka transceiver reset sequence — Aia ma waena o 1–500 MHz ke koi ʻana o ke alapine. • IOPLL hoʻonohonoho hou — ʻO 100 MHz ka nui o ka uaki. • RX Reconfiguration no ka hooponopono • CPU • Kumu I2C
Uaki C2	i2c_clk	He 100 MHz uaki hoʻokomo i ka I2C kauā, SCDC kakau ma ka HDMI RX kumu, a me EDID RAM.

ʻIke pili

• Ke hoʻohana nei i ka Transceiver RX Pin ma ke ʻano he CDR Reference Clock
• Ke hoʻohana nei i ka Transceiver RX Pin e like me TX PLL Reference Clock

3.7. Nā hōʻailona Interface
Hoʻopaʻa nā papa i nā hōʻailona no ka hoʻolālā HDMI Intel FPGA IP example.
Papa 41. Nā hōʻailona kiʻekiʻe

hōʻailona	Kuhikuhi	Laulā	wehewehe
Hōʻailona Oscillator ma luna o ka moku
clk_fpga_b3_p	Hookomo	1	100 MHz uaki holo manuahi no ka uaki kuhikuhi kumu
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Hookomo	1	625 MHz uaki holo manuahi no ka uaki kuhikuhi transceiver; hiki i kēia uaki ke ʻano pinepine

Nā pihi hoʻohana a me nā LED
mea hoʻohana_pb	Hookomo	1	Push pihi e hoʻomalu i ka hana hoʻolālā HDMI Intel FPGA IP
cpu_resetn	Hookomo	1	Hoʻoponopono honua
mea hoʻohana_led_g	Hoʻopuka	4	Hōʻike LED ʻōmaʻomaʻo E nānā i ka Hardware Setup ma ka ʻaoʻao 89 no ka ʻike hou aku e pili ana i nā hana LED.
mea hoʻohana_led_r	Hoʻopuka	4	Hōʻike LED ʻulaʻula E nānā i ka Hardware Setup ma ka ʻaoʻao 89 no ka ʻike hou aku e pili ana i nā hana LED.

Nā Pin Kāleka Kāleka HDMI FMC ma FMC Port B
fmcb_gbtclk_m2c_p_0	Hookomo	1	HDMI RX TMDS uaki
fmcb_dp_m2c_p	Hookomo	3	ʻO HDMI RX ʻulaʻula, ʻōmaʻomaʻo, a me nā kahawai ʻikepili uliuli • ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec 11 — [0]: RX TMDS Channel 1 (Omaomao) — [1]: RX TMDS Channel 2 (ʻulaʻula) — [2]: RX TMDS Channel 0 (Blue) • Ka helu 4 a i ʻole 6 ke kāleka kaikamahine Bitec — [0]: RX TMDS Channel 1 (Green)— hoʻohuli ʻia ka polarity — [1]: RX TMDS Channel 0 (Blue)— hoohuliia ka polarity — [2]: RX TMDS Channel 2 (ʻulaʻula)— hoʻohuli ʻia ka polarity
fmcb_dp_c2m_p	Hoʻopuka	4	ʻO ka uaki HDMI TX, ʻulaʻula, ʻōmaʻomaʻo, a me nā kahawai ʻikepili polū • ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec 11 — [0]: TX TMDS Channel 2 (ʻulaʻula) — [1]: TX TMDS Channel 1 (Omaomao) — [2]: TX TMDS Channel 0 (Blue) — [3]: TX TMDS Clock Channel • Ka helu 4 a i ʻole 6 ke kāleka kaikamahine Bitec — [0]: TX TMDS Clock Channel — [1]: TX TMDS Channel 0 (Blue) — [2]: TX TMDS Channel 1 (Omaomao) — [3]: TX TMDS Channel 2 (ʻulaʻula)
fmcb_la_rx_p_9	Hookomo	1	ʻIke ʻia ka mana HDMI RX +5V
fmcb_la_rx_p_8	Inout	1	ʻIke ʻia ke plug wela HDMI RX
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA no DDC a me SCDC
fmcb_la_tx_p_10	Hookomo	1	HDMI RX I2C SCL no DDC a me SCDC
fmcb_la_tx_p_12	Hookomo	1	ʻIke ʻia ke plug wela HDMI TX
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA no DDC a me SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL no DDC a me SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA no ka mana redriver
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL no ka mana redriver

Papa 42. Nā hōʻailona kiʻekiʻe o ka HDMI RX

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a hoʻonohonoho hou i nā hōʻailona
mgmt_clk	Hookomo	1	Hoʻokomo uaki ʻōnaehana (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Hookomo	1	Uaki holo manuahi (625 MHz) no ka uaki kuhikuhi transceiver mua. Pono kēia uaki no ka calibration transceiver i ka wā o ka mana-up state. Hiki i kēia uaki ke ʻano o kēlā me kēia alapine.
kau hou	Hookomo	1	ʻO ka hoʻokomo ʻana i ka ʻōnaehana

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a hoʻonohonoho hou i nā hōʻailona
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Hookomo	1	Mea hoʻokomo hou ʻana i ka transceiver. Hōʻike ʻia kēia hōʻailona i ka wā o ka hoʻololi ʻana i nā uaki kuhikuhi (mai ka uaki holo manuahi a hiki i ka uaki TMDS) ma ke kūlana mana.
tmds_clk_in	Hookomo	1	HDMI RX TMDS uaki
i2c_clk	Hookomo	1	Hoʻokomo uaki no DDC a me SCDC interface
vid_clk_out	Hoʻopuka	1	Hoʻopuka uaki wikiō
ls_clk_out	Hoʻopuka	1	Hoʻopili i ka puka o ka uaki māmā
sys_init	Hoʻopuka	1	ʻO ka hoʻomaka ʻana o ka ʻōnaehana e hoʻihoʻi hou i ka ʻōnaehana ma hope o ka hoʻoulu ʻana

RX Transceiver a me IOPLL hōʻailona
rx_serial_data	Hookomo	3	Nā ʻikepili serial HDMI i ka RX Native PHY
gxb_rx_ready	Hoʻopuka	1	E hōʻike ana ua mākaukau ʻo RX Native PHY
gxb_rx_cal_busy_out	Hoʻopuka	3	Hana ʻia ka calibration RX Native PHY i ka transceiver arbiter
gxb_rx_cal_busy_in	Hookomo	3	ʻO ka hoʻopaʻa ʻana i ka hōʻailona hana mai ka transceiver arbiter i ka RX Native PHY
iopll_locked	Hoʻopuka	1	E hōʻike ua paʻa ʻo IOPLL
gxb_reconfig_write	Hookomo	3	Hoʻonohonoho hou i ka transceiver Avalon-MM interface mai ka RX Native PHY i ka transceiver arbiter
gxb_reconfig_read	Hookomo	3
gxb_reconfig_address	Hookomo	30
gxb_reconfig_writedata	Hookomo	96
gxb_reconfig_readdata	Hoʻopuka	96
gxb_reconfig_waitrequest	Hoʻopuka	3

RX Hoʻoponopono Hoʻoponopono
rx_reconfig_en	Hoʻopuka	1	Hiki i ka RX Reconfiguration ke hōʻailona
ana	Hoʻopuka	24	HDMI RX TMDS ana alapine (ma ka 10 ms)
ana_pono	Hoʻopuka	1	E hōʻike ana he kūpono ka hōʻailona ana
os	Hoʻopuka	1	maluna oampkumu ling: • 0: ʻAʻohe oiampling • 1: 5× keuampling
reconfig_mgmt_write	Hoʻopuka	1	RX reconfiguration management Avalon hoʻomanaʻo-palapala ala i ka transceiver arbiter
reconfig_mgmt_read	Hoʻopuka	1
reconfig_mgmt_address	Hoʻopuka	12

reconfig_mgmt_writedata	Hoʻopuka	32
reconfig_mgmt_readdata	Hookomo	32
reconfig_mgmt_waitrequest	Hookomo	1

Nā hōʻailona HDMI RX Core
TMDS_Bit_clock_Ratio	Hoʻopuka	1	Hoʻopaʻa inoa SCDC
leo_de	Hoʻopuka	1	Nā kikowaena leo nui HDMI RX E nānā i ka ʻāpana Sink Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
ʻikepili_leo	Hoʻopuka	256
audio_info_ai	Hoʻopuka	48
leo_N	Hoʻopuka	20
leo_CTS	Hoʻopuka	20
leo_metadata	Hoʻopuka	165
ʻano_leo	Hoʻopuka	5
aux_pkt_data	Hoʻopuka	72	Nā kikowaena kōkua nui HDMI RX E nānā i ka ʻāpana Sink Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
aux_pkt_addr	Hoʻopuka	6
aux_pkt_wr	Hoʻopuka	1
aux_data	Hoʻopuka	72
aux_sop	Hoʻopuka	1
aux_eop	Hoʻopuka	1
aux_valid	Hoʻopuka	1
aux_error	Hoʻopuka	1
gcp	Hoʻopuka	6	Nā hōʻailona ʻaoʻao ʻaoʻao HDMI RX E nānā i ka ʻāpana Sink Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
ʻike_avi	Hoʻopuka	112
ʻike_vsi	Hoʻopuka	61
colordepth_mgmt_sync	Hoʻopuka	2
vid_data	Hoʻopuka	N*48	Nā awa wikiō nui HDMI RX Nānā: N = hōʻailona no ka uaki Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
vid_vsync	Hoʻopuka	N
vid_hsync	Hoʻopuka	N
vid_de	Hoʻopuka	N
ʻano hana	Hoʻopuka	1	HDMI RX mana kumu a me nā awa kūlana Nānā: N = hōʻailona no ka uaki Nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
ctrl	Hoʻopuka	N*6
laka ʻia	Hoʻopuka	3
vid_lock	Hoʻopuka	1
i_5v_mana	Hookomo	1	ʻIke ʻia ʻo HDMI RX 5V a ʻike i ka hotplug E nānā i ka Nā Kūlana Kūlohelohe pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC a me SCDC interface
hdmi_rx_i2c_scl	Inout	1

Nā hōʻailona RX EDID RAM
edid_ram_access	Hookomo	1	HDMI RX EDID RAM komo komo. E hōʻoia i ka edid_ram_access inā makemake ʻoe e kākau a heluhelu paha mai ka EDID RAM, inā ʻaʻole e haʻahaʻa kēia hōʻailona.
edid_ram_address	Hookomo	8
edid_ram_write	Hookomo	1
edid_ram_read	Hookomo	1
edid_ram_readdata	Hoʻopuka	8
edid_ram_writedata	Hookomo	8
edid_ram_waitrequest	Hoʻopuka	1

Papa 43. Nā hōʻailona kiʻekiʻe o ka HDMI TX

hōʻailona	Kuhikuhi	Laulā	wehewehe
Uaki a hoʻonohonoho hou i nā hōʻailona
mgmt_clk	Hookomo	1	Hoʻokomo uaki ʻōnaehana (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Hookomo	1	Uaki holo manuahi (625 MHz) no ka uaki kuhikuhi transceiver mua. Pono kēia uaki no ka calibration transceiver i ka wā o ka mana-up state. Hiki i kēia uaki ke ʻano o kēlā me kēia alapine.
kau hou	Hookomo	1	ʻO ka hoʻokomo ʻana i ka ʻōnaehana
hdmi_clk_in	Hookomo	1	Hōʻike uaki iā TX IOPLL a me TX PLL. Ua like ke alapine o ka uaki me ke alapine o ka uaki TMDS.
vid_clk_out	Hoʻopuka	1	Hoʻopuka uaki wikiō
ls_clk_out	Hoʻopuka	1	Hoʻopili i ka puka o ka uaki māmā
sys_init	Hoʻopuka	1	ʻO ka hoʻomaka ʻana o ka ʻōnaehana e hoʻihoʻi hou i ka ʻōnaehana ma hope o ka hoʻoulu ʻana
reset_xcvr	Hookomo	1	Hoʻihoʻi hou i ka transceiver TX
reset_pll	Hookomo	1	Hoʻihoʻi hou iā IOPLL a me TX PLL
reset_pll_reconfig	Hoʻopuka	1	Hoʻihoʻi hou i ka hoʻonohonoho hou PLL

TX Transceiver a me IOPLL hōʻailona
tx_serial_data	Hoʻopuka	4	Nā ʻikepili serial HDMI mai ka TX Native PHY
gxb_tx_makaukau	Hoʻopuka	1	E hōʻike ana ua mākaukau ʻo TX Native PHY
gxb_tx_cal_busy_out	Hoʻopuka	4	TX Native PHY calibration hōʻailona hana i ka transceiver arbiter
gxb_tx_cal_busy_in	Hookomo	4	ʻO ka hoʻopaʻa ʻana i ka hōʻailona hana mai ka transceiver arbiter i ka TX Native PHY

TX Transceiver a me IOPLL hōʻailona
iopll_locked	Hoʻopuka	1	E hōʻike ua paʻa ʻo IOPLL
txpll_locked	Hoʻopuka	1	E hōʻike ua laka ʻia ʻo TX PLL
gxb_reconfig_write	Hookomo	4	Hoʻonohonoho hou ʻia ka transceiver Avalon memo-mapped interface mai ka TX Native PHY i ka transceiver arbiter
gxb_reconfig_read	Hookomo	4
gxb_reconfig_address	Hookomo	40
gxb_reconfig_writedata	Hookomo	128
gxb_reconfig_readdata	Hoʻopuka	128
gxb_reconfig_waitrequest	Hoʻopuka	4

TX IOPLL a me TX PLL hōʻailona hoʻonohonoho hou
pll_reconfig_write/ tx_pll_reconfig_write	Hookomo	1	TX IOPLL/TX PLL hoʻonohonoho hou ʻia ʻo Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo
pll_reconfig_read/ tx_pll_reconfig_read	Hookomo	1
pll_reconfig_address/ tx_pll_reconfig_address	Hookomo	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Hookomo	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Hoʻopuka	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Hoʻopuka	1
os	Hookomo	2	maluna oampkumu ling: • 0: ʻAʻohe oiampling • 1: 3× keuampling • 2: 4× keuampling • 3: 5× keuampling
ana	Hookomo	24	Hōʻike i ke alapine o ka uaki TMDS o ka hoʻonā wikiō hoʻouna.

Nā hōʻailona koʻikoʻi HDMI TX
ctrl	Hookomo	6*N	HDMI TX mau kikowaena mana Nānā: N = Nā hōʻailona no ka uaki E nānā i ka ʻāpana Source Interfaces ma ka HDMI Intel FPGA IP User Guide no ka 'ike hou aku.
ʻano hana	Hookomo	1
TMDS_Bit_clock_Ratio	Hookomo	1	SCNā mea hoʻopaʻa inoa DC E nānā i ka ʻāpana Source Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
Scrambler_Enable	Hookomo	1
leo_de	Hookomo	1	HDMI TX kumu hoʻopili leo Nānā i ka Nā Kūlana Kūlana pauku ma ka HDMI Intel FPGA IP alakaʻi hoʻohana no ka ʻike hou aku.
leo_mute	Hookomo	1
ʻikepili_leo	Hookomo	256
hoʻomau…

Nā hōʻailona koʻikoʻi HDMI TX
audio_info_ai	Hookomo	49
leo_N	Hookomo	22
leo_CTS	Hookomo	22
leo_metadata	Hookomo	166
ʻano_leo	Hookomo	5
i2c_master_write	Hookomo	1	ʻO TX I2C haku Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo i ka haku I2C i loko o ka TX core. Nānā: Loaʻa kēia mau hōʻailona ke hoʻā ʻoe i ka E hoʻokomo i ka I2C ʻāpana.
i2c_master_read	Hookomo	1
i2c_master_address	Hookomo	4
i2c_master_writedata	Hookomo	32
i2c_master_readdata	Hoʻopuka	32
mākaukau_aux	Hoʻopuka	1	Nā kikowaena kōkua koʻikoʻi HDMI TX E nānā i ka ʻāpana Source Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
aux_data	Hookomo	72
aux_sop	Hookomo	1
aux_eop	Hookomo	1
aux_valid	Hookomo	1
gcp	Hookomo	6	Nā hōʻailona ʻaoʻao ʻaoʻao HDMI TX E nānā i ka ʻāpana Source Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
ʻike_avi	Hookomo	113
ʻike_vsi	Hookomo	62
vid_data	Hookomo	N*48	Nā awa wikiō nui HDMI TX Nānā: N = hōʻailona no ka uaki E nānā i ka ʻāpana Source Interfaces ma ka HDMI Intel FPGA IP User Guide no ka ʻike hou aku.
vid_vsync	Hookomo	N
vid_hsync	Hookomo	N
vid_de	Hookomo	N

I2ʻIke ʻia nā hōʻailona C a me Hot Plug
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Nānā: Ke huli ʻoe i ka E hoʻokomo i ka I2C hoʻohālikelike, hoʻokomo ʻia kēia hōʻailona ma ke kumu TX a ʻaʻole ʻike ʻia ma kēia pae.	Hoʻopuka	1	ʻO I2C Master Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Nānā: Ke huli ʻoe i ka E hoʻokomo i ka I2C hoʻohālikelike, hoʻokomo ʻia kēia hōʻailona ma ke kumu TX a ʻaʻole ʻike ʻia ma kēia pae.	Hoʻopuka	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Nānā: Ke huli ʻoe i ka E hoʻokomo i ka I2C hoʻohālikelike, hoʻokomo ʻia kēia hōʻailona ma ke kumu TX a ʻaʻole ʻike ʻia ma kēia pae.	Hookomo	1
hoʻomau…

I2ʻIke ʻia nā hōʻailona C a me Hot Plug
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Nānā: Ke huli ʻoe i ka E hoʻokomo i ka I2C hoʻohālikelike, hoʻokomo ʻia kēia hōʻailona ma ke kumu TX a ʻaʻole ʻike ʻia ma kēia pae.	Hookomo	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Hookomo	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Hookomo	1
hdmi_tx_i2c_sda	Inout	1	Nā kikowaena HDMI TX DDC a me SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C interface no ka Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Hoʻopuka	1	ʻO nā mea hoʻohana i hoʻopaʻa ʻia me ka hoʻomanaʻo Avalon o ka haku I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Hookomo	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Hookomo	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Hoʻopuka	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Hookomo	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Hookomo	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Hoʻopuka	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Hoʻopuka	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Hookomo	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Hookomo	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Hoʻopuka	8
hoʻomau…

I2ʻIke ʻia nā hōʻailona C a me Hot Plug
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Hookomo	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Hookomo	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Hoʻopuka	1
hdmi_tx_hpd_n	Hookomo	1	ʻO HDMI TX hotplug e ʻike i nā pilina
tx_hpd_ack	Hookomo	1
tx_hpd_req	Hoʻopuka	1

Papa 44. Transceiver Arbiter Signals

hōʻailona	Kuhikuhi	Laulā	wehewehe
clk	Hookomo	1	Uaki hoʻonohonoho hou. Pono kēia uaki e kaʻana like me nā poloka hoʻokele hoʻonohonoho hou.
kau hou	Hookomo	1	Hoʻonohonoho hou i ka hōʻailona. Pono e kaʻana like kēia hoʻoponopono hou me nā poloka hoʻokele hoʻonohonoho hou.
rx_rcfg_en	Hookomo	1	Hiki i ka RX reconfiguration ke hōʻailona
tx_rcfg_en	Hookomo	1	Hiki i ka TX reconfiguration ke hōʻailona
rx_rcfg_ch	Hookomo	2	Hōʻike i ke kahawai e hoʻonohonoho hou ʻia ma ke kumu RX. Pono e hoʻomau mau ʻia kēia hōʻailona.
tx_rcfg_ch	Hookomo	2	Hōʻike i ke kahawai e hoʻonohonoho hou ʻia ma ke kumu TX. Pono e hoʻomau mau ʻia kēia hōʻailona.
rx_reconfig_mgmt_write	Hookomo	1	Hoʻololi hou i nā mea hoʻopili Avalon-MM mai ka hoʻokele hoʻonohonoho hou ʻana o RX
rx_reconfig_mgmt_read	Hookomo	1
rx_reconfig_mgmt_address	Hookomo	10
rx_reconfig_mgmt_writedata	Hookomo	32
rx_reconfig_mgmt_readdata	Hoʻopuka	32
rx_reconfig_mgmt_waitrequest	Hoʻopuka	1
tx_reconfig_mgmt_write	Hookomo	1	Hoʻololi hou i nā mea hoʻopili Avalon-MM mai ka hoʻokele hoʻonohonoho hou ʻana o TX
tx_reconfig_mgmt_read	Hookomo	1
tx_reconfig_mgmt_address	Hookomo	10
tx_reconfig_mgmt_writedata	Hookomo	32
tx_reconfig_mgmt_readdata	Hoʻopuka	32
tx_reconfig_mgmt_waitrequest	Hoʻopuka	1
reconfig_write	Hoʻopuka	1	Hoʻonohonoho hou i nā pilina Avalon-MM i ka transceiver
reconfig_read	Hoʻopuka	1
hoʻomau…

hōʻailona	Kuhikuhi	Laulā	wehewehe
reconfig_address	Hoʻopuka	10
reconfig_writedata	Hoʻopuka	32
rx_reconfig_readdata	Hookomo	32
rx_reconfig_waitrequest	Hookomo	1
tx_reconfig_readdata	Hookomo	1
tx_reconfig_waitrequest	Hookomo	1
rx_cal_busy	Hookomo	1	Hōʻailona kūlana calibration mai ka transceiver RX
tx_cal_busy	Hookomo	1	Hōʻailona kūlana calibration mai ka transceiver TX
rx_reconfig_cal_busy	Hoʻopuka	1	Hōʻailona kūlana calibration i ka RX transceiver PHY hoʻonohonoho hou
tx_reconfig_cal_busy	Hoʻopuka	1	Hōʻailona kūlana calibration mai ka TX transceiver PHY hoʻonohonoho hou

Papa 45. RX-TX Link Signals

hōʻailona	Kuhikuhi	Laulā	wehewehe
kau hou	Hookomo	1	Hoʻihoʻi hou i ke wikiō/leo/kokua/ʻaoʻao FIFO pale.
hdmi_tx_ls_clk	Hookomo	1	HDMI TX loulou uaki wikiwiki
hdmi_rx_ls_clk	Hookomo	1	HDMI RX loulou uaki wikiwiki
hdmi_tx_vid_clk	Hookomo	1	Uaki wikiō HDMI TX
hdmi_rx_vid_clk	Hookomo	1	Uaki wikiō HDMI RX
hdmi_rx_locked	Hookomo	3	Hōʻike i ke kūlana laka HDMI RX
hdmi_rx_de	Hookomo	N	Nā loulou wikiō HDMI RX Nānā: N = hōʻailona no ka uaki
hdmi_rx_hsync	Hookomo	N
hdmi_rx_vsync	Hookomo	N
hdmi_rx_data	Hookomo	N*48
rx_audio_format	Hookomo	5	Nā loulou leo ​​HDMI RX
rx_audio_metadata	Hookomo	165
rx_audio_info_ai	Hookomo	48
rx_audio_CTS	Hookomo	20
rx_audio_N	Hookomo	20
rx_audio_de	Hookomo	1
rx_audio_data	Hookomo	256
rx_gcp	Hookomo	6	HDMI RX sideband interface
rx_info_avi	Hookomo	112
rx_info_vsi	Hookomo	61
hoʻomau…

hōʻailona	Kuhikuhi	Laulā	wehewehe
rx_aux_eop	Hookomo	1	Nā kikowaena kōkua HDMI RX
rx_aux_sop	Hookomo	1
rx_aux_valid	Hookomo	1
rx_aux_data	Hookomo	72
hdmi_tx_de	Hoʻopuka	N	Nā loulou wikiō HDMI TX Nānā: N = hōʻailona no ka uaki
hdmi_tx_hsync	Hoʻopuka	N
hdmi_tx_vsync	Hoʻopuka	N
hdmi_tx_data	Hoʻopuka	N*48
tx_audio_format	Hoʻopuka	5	Nā loulou leo ​​HDMI TX
tx_audio_metadata	Hoʻopuka	165
tx_audio_info_ai	Hoʻopuka	48
tx_audio_CTS	Hoʻopuka	20
tx_audio_N	Hoʻopuka	20
tx_audio_de	Hoʻopuka	1
tx_audio_data	Hoʻopuka	256
tx_gcp	Hoʻopuka	6	HDMI TX sideband interface
tx_info_avi	Hoʻopuka	112
tx_info_vsi	Hoʻopuka	61
tx_aux_eop	Hoʻopuka	1	Nā kikowaena kōkua HDMI TX
tx_aux_sop	Hoʻopuka	1
tx_aux_valid	Hoʻopuka	1
tx_aux_data	Hoʻopuka	72
tx_aux_makaukau	Hoʻopuka	1

Papa 46. Nā hōʻailona Pūnaewele Designer Platform

hōʻailona	Kuhikuhi	Laulā	wehewehe
cpu_clk (Intel Quartus Prime Standard Edition)	Hookomo	1	Uaki CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Hookomo	1	Hoʻopaʻa hou ʻo CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Hookomo	1	TMDS bit clock ratio
ana_pio_external_connection_export	Hookomo	24	Manaʻo ʻia ʻo TMDS uaki pinepine
hoʻomau…

hōʻailona	Kuhikuhi	Laulā	wehewehe
ana_valid_pio_external_connection_export t	Hookomo	1	E hōʻike ana i ka pono o ke ana PIO
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Hookomo	1	I2C Master interface
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Hookomo	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Hookomo	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Hookomo	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Hoʻopuka	3	ʻO I2C Master Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo no DDC a me SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Hookomo	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Hoʻopuka	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Hookomo	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Hoʻopuka	3	ʻO I2C Master Avalon i hoʻopaʻa ʻia i ka palapala hoʻomanaʻo no ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec 11, ka mana T1181.
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Hoʻopuka	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Hookomo	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Hoʻopuka	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Hookomo	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Hoʻopuka	1
hoʻomau…

hōʻailona	Kuhikuhi	Laulā	wehewehe
edid_ram_access_pio_external_connection_exp ort	Hoʻopuka	1	ʻO EDID RAM nā kikowaena komo. E hōʻoia i ka edid_ram_access_pio_ external_connection_ export ke makemake ʻoe e kākau a heluhelu paha mai ka EDID RAM ma luna o ka RX. Hoʻohui iā EDID RAM i ke kauā Avalon-MM ma Platform Designer i ka interface EDID RAM ma nā modula RX kiʻekiʻe.
edid_ram_slave_translator_address	Hoʻopuka	8
edid_ram_slave_translator_write	Hoʻopuka	1
edid_ram_slave_translator_read	Hoʻopuka	1
edid_ram_slave_translator_readdata	Hookomo	8
edid_ram_slave_translator_writedata	Hoʻopuka	8
edid_ram_slave_translator_waitrequest	Hookomo	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Hookomo	1	RX PMA Reconfiguration Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Hookomo	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Hoʻopuka	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Hoʻopuka	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Hookomo	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Hoʻopuka	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Hookomo	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Hookomo	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Hoʻopuka	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Hookomo	1	TX PLL Reconfiguration Avalon i hoʻopaʻa ʻia i ka palapala hoʻomanaʻo
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Hoʻopuka	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Hoʻopuka	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Hoʻopuka	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Hoʻopuka	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Hookomo	32
hoʻomau…

hōʻailona	Kuhikuhi	Laulā	wehewehe
tx_pll_waitrequest_pio_external_connection_ export	Hookomo	1	TX PLL noi noi
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Hoʻopuka	12	TX PMA Reconfiguration Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Hoʻopuka	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Hoʻopuka	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Hookomo	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Hoʻopuka	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Hookomo	1
tx_pma_waitrequest_pio_external_connection_ export	Hookomo	1	TX PMA noi noi
tx_pma_cal_busy_pio_external_connection_exp ort	Hookomo	1	TX PMA hoʻoponopono hou ʻana
tx_pma_ch_export	Hoʻopuka	2	TX PMA Channels
tx_rcfg_en_pio_external_connection_export	Hoʻopuka	1	Hiki ke hoʻonohonoho hou ʻia ʻo TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Hoʻopuka	32	TX IOPLL Reconfiguration Avalon i hoʻopaʻa ʻia i ka hoʻomanaʻo
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Hookomo	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Hookomo	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Hoʻopuka	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Hoʻopuka	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Hoʻopuka	1
tx_os_pio_external_connection_export	Hoʻopuka	2	maluna oampkumu ling: • 0: ʻAʻohe oiampling • 1: 3× keuampling • 2: 4× keuampling • 3: 5× keuampling
tx_rst_pll_pio_external_connection_export	Hoʻopuka	1	Hoʻihoʻi hou iā IOPLL a me TX PLL
tx_rst_xcvr_pio_external_connection_export	Hoʻopuka	1	Hoʻihoʻi hou iā TX Native PHY
wd_timer_resetrequest_reset	Hoʻopuka	1	Hoʻonohonoho hou ʻo timer kiaʻi
color_depth_pio_external_connection_export	Hookomo	2	Ka hohonu kala
tx_hpd_ack_pio_external_connection_export	Hoʻopuka	1	No ka TX hotplug ike i ka lima lima
tx_hpd_req_pio_external_connection_export	Hookomo	1

3.8. Hoʻolālā i nā ʻāpana RTL
E hoʻohana i nā ʻāpana HDMI TX a me RX Top RTL e hoʻopilikino i ka hoʻolālā example.
Loaʻa ka hapa nui o nā ʻāpana hoʻolālā i ka Design Exampka papa o ka HDMI Intel FPGA IP parameter hoʻoponopono. Hiki iā ʻoe ke hoʻololi i ka hoʻolālā example hoʻonohonoho iā ʻoe
hana ʻia ma ka hoʻoponopono hoʻoponopono ma o nā ʻāpana RTL.

Papa 47. HDMI RX mau palena kiekie

ʻĀpana	Waiwai	wehewehe
SUPPORT_DEEP_COLOR	• 0: ʻAʻohe kala hohonu • 1: Ke kala hohonu	Hoʻoholo inā hiki i ke kumu ke hoʻopili i nā ʻano kala hohonu.
SUPPORT_AUXILIARY	• 0: ʻAʻohe AUX • 1: AUX	Hoʻoholo inā hoʻokomo ʻia ka hoʻopā ʻana o ke alahele kōkua.
SYMBOLS_PER_CLOCK	8	Kākoʻo i nā hōʻailona 8 i kēlā me kēia uaki no nā polokalamu Intel Arria 10.
SUPPORT_AUDIO	• 0: ʻAʻohe leo • 1: Leo	Hoʻoholo inā hiki i ke kumu ke hoʻopaʻa i ka leo.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Waiwai paʻamau)	Log base 2 o ka nui EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: ʻAʻole e huli ana i kekahi kāleka kaikamahine Bitec HDMI • 4: Kākoʻo ʻo Bitec HDMI i ka hoʻoponopono kāleka kaikamahine 4 • 6: Ke hoʻoholo nei i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine HDMI Bitec 6 • 11: Ke kuhi nei i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine HDMI Bitec 11 (paʻamau)	Hōʻike i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec HDMI i hoʻohana ʻia. Ke hoʻololi ʻoe i ka loiloi, hiki i ka hoʻolālā ke hoʻololi i nā kahawai transceiver a hoʻohuli i ka polarity e like me nā koi kāleka kaikamahine Bitec HDMI. Inā hoʻonoho ʻoe i ka palena BITEC_DAUGHTER_CARD_REV i ka 0, ʻaʻole e hoʻololi ka hoʻolālā i nā kahawai transceiver a me ka polarity.
POLARITY_INVERSION	• 0: Hoʻohuli i ka polarity • 1: Mai hoohuli i ka polarity	E hoʻonoho i kēia ʻāpana i ka 1 e hoʻohuli i ka waiwai o kēlā me kēia bit o ka ʻikepili hoʻokomo. Hoʻonohonoho i kēia ʻāpana i ka 1 e hāʻawi iā 4'b1111 i ke awa rx_polinv o ka transceiver RX.

Papa 48. HDMI TX Nā Kūlana Kiʻekiʻe

ʻĀpana	Waiwai	wehewehe
USE_FPLL	1	Kākoʻo i ka fPLL e like me TX PLL wale nō no nā polokalamu Intel Cyclone® 10 GX. E hoʻonoho mau i kēia ʻāpana i ka 1.
SUPPORT_DEEP_COLOR	• 0: ʻAʻohe kala hohonu • 1: Ke kala hohonu	Hoʻoholo inā hiki i ke kumu ke hoʻopili i nā ʻano kala hohonu.
SUPPORT_AUXILIARY	• 0: ʻAʻohe AUX • 1: AUX	Hoʻoholo inā hoʻokomo ʻia ka hoʻopā ʻana o ke alahele kōkua.
SYMBOLS_PER_CLOCK	8	Kākoʻo i nā hōʻailona 8 i kēlā me kēia uaki no nā polokalamu Intel Arria 10.
hoʻomau…

ʻĀpana	Waiwai	wehewehe
SUPPORT_AUDIO	• 0: ʻAʻohe leo • 1: Leo	Hoʻoholo inā hiki i ke kumu ke hoʻopaʻa i ka leo.
BITEC_DAUGHTER_CARD_REV	• 0: ʻAʻole e huli ana i kekahi kāleka kaikamahine Bitec HDMI • 4: Kākoʻo ʻo Bitec HDMI i ka hoʻoponopono kāleka kaikamahine 4 • 6: Ke hoʻoholo nei i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine HDMI Bitec 6 • 11: Huli ʻia ʻo Bitec HDMI hōʻano hou kāleka kaikamahine 11 (paʻamau)	Hōʻike i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec HDMI i hoʻohana ʻia. Ke hoʻololi ʻoe i ka loiloi, hiki i ka hoʻolālā ke hoʻololi i nā kahawai transceiver a hoʻohuli i ka polarity e like me nā koi kāleka kaikamahine Bitec HDMI. Inā hoʻonoho ʻoe i ka palena BITEC_DAUGHTER_CARD_REV i ka 0, ʻaʻole e hoʻololi ka hoʻolālā i nā kahawai transceiver a me ka polarity.
POLARITY_INVERSION	• 0: Hoʻohuli i ka polarity • 1: Mai hoohuli i ka polarity	E hoʻonoho i kēia ʻāpana i ka 1 e hoʻohuli i ka waiwai o kēlā me kēia bit o ka ʻikepili hoʻokomo. ʻO ka hoʻonohonoho ʻana i kēia ʻāpana i 1 e hāʻawi iā 4'b1111 i ke awa tx_polinv o ka transceiver TX.

3.9. Hoʻonohonoho lako lako
ʻO ka HDMI Intel FPGA IP hoʻolālā exampHiki iā ia ke HDMI 2.0b a hana i kahi hōʻike loopthrough no kahi kahawai wikiō HDMI maʻamau.
No ka holo ʻana i ka hoʻāʻo hāmeʻa, hoʻohui i kahi hāmeʻa hiki i HDMI-e like me ke kāleka kiʻi me ka interface HDMI-i ka poloka Transceiver Native PHY RX, a me ka pahu HDMI.
hookomo.

1. Hoʻokaʻawale ka pahu HDMI i ke awa i loko o kahi kahawai wikiō maʻamau a hoʻouna iā ia i ke kumu hoʻihoʻi o ka uaki.
2. Na ka HDMI RX core e hoʻokaʻawale i ka wikiō, kōkua, a me ka ʻikepili leo e hoʻopaʻa ʻia i hope e like me ka HDMI TX core ma o DCFIFO.
3. ʻO ke awa kumu HDMI o ke kāleka kaikamahine FMC e hoʻouna i ke kiʻi i kahi nānā.

Nānā:
Inā makemake ʻoe e hoʻohana i kahi papa hoʻomohala Intel FPGA ʻē aʻe, pono ʻoe e hoʻololi i nā haʻawina a me nā hana pin. Hoʻāʻo ʻia ka hoʻonohonoho analog transceiver no ka Intel Arria 10 FPGA development kit a me ke kāleka kaikamahine Bitec HDMI 2.0. Hiki iā ʻoe ke hoʻololi i nā hoʻonohonoho no kāu papa ponoʻī.

Papa 49. Ma luna o ka papa Push pihi a me ka mea hoʻohana LED hana

Pihi pihi/LED	Hana
cpu_resetn	E kaomi i hoʻokahi manawa e hana hou i ka ʻōnaehana.
mea hoʻohana_pb[0]	E kaomi hoʻokahi e hoʻololi i ka hōʻailona HPD i ke kumu HDMI maʻamau.
mea hoʻohana_pb[1]	• E kaomi a paʻa e aʻo i ke kumu TX e hoʻouna i ka hōʻailona hoʻopili DVI. • Hoʻokuʻu e hoʻouna i ka hōʻailona hoʻopili HDMI.
mea hoʻohana_pb[2]	• E kaomi a paʻa no ke aʻo ʻana i ke kumu TX e hoʻōki i ka hoʻouna ʻana i nā InfoFrames mai nā hōʻailona sideband. • Hoʻokuʻu i ka hoʻouna ʻana i nā InfoFrames mai nā hōʻailona sideband.
USER_LED[0]	RX HDMI PLL kūlana laka. • 0 = Wehe ʻia • 1 = Paʻa
USER_LED[1]	Kūlana mākaukau RX transceiver.
hoʻomau…

Pihi pihi/LED	Hana
	• 0 = ʻAʻole mākaukau • 1 = Mākaukau
USER_LED[2]	RX HDMI kūlana laka kumu. • 0 = Ma ka liʻiliʻi o 1 kaila i wehe ʻia • 1 = Paʻa nā kaha 3 a pau
USER_LED[3]	ʻO ka RX keuampkūlana ling. • 0 = ʻAʻole i halaampalakaʻi ʻia (ka helu ʻikepili > 1,000 Mbps ma ka polokalamu Intel Arria 10) • 1 = Kekahiampalakaʻi ʻia (ka helu ʻikepili <100 Mbps ma ka polokalamu Intel Arria 10)
USER_LED[4]	TX HDMI PLL kūlana laka. • 0 = Wehe ʻia • 1 = Paʻa
USER_LED[5]	Kūlana mākaukau TX transceiver. • 0 = ʻAʻole mākaukau • 1 = Mākaukau
USER_LED[6]	TX transceiver PLL kūlana laka. • 0 = Wehe ʻia • 1 = Paʻa
USER_LED[7]	ʻoi aku ka TXampkūlana ling. • 0 = ʻAʻole i halaampalakaʻi ʻia (ka helu ʻikepili > 1,000 Mbps ma ka polokalamu Intel Arria 10) • 1 = Kekahiampalakaʻi ʻia (ka helu ʻikepili <1,000 Mbps ma ka polokalamu Intel Arria 10)

3.10. Hoʻokolo hoʻohālike
Hoʻohālikelike ka papa hoʻokolohua simulation i ka loopback serial HDMI TX i ke kumu RX.
Nānā:
ʻAʻole i kākoʻo ʻia kēia simulation testbench no nā hoʻolālā me ka hoʻohana ʻana i ka parameter Include I2C.

3. HDMI 2.0 Design Example (Kokoko FRL = 0)
683156 | 2022.12.27
Kiʻi 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

Papa 50. Nā ʻāpana hoʻokolohua

ʻāpana	wehewehe
Video TPG	Hāʻawi ka wikiō hoʻāʻo kumu hoʻohālike (TPG) i ka hoʻoulu wikiō.
Audio Sample Gen	ʻO ka leo sample generator hoʻolako leo sample stimulus. Hoʻokumu ka mīkini hana i kahi hoʻohālike ʻikepili hoʻāʻo e hoʻouna ʻia ma o ke kahawai leo.
Aux Sample Gen	ʻO ka aux sample generator hoʻolako i ka auxiliary sample stimulus. Hoʻopuka ka mīkini hana i kahi ʻikepili paʻa e hoʻouna ʻia mai ka mea hoʻouna.
Nānā CRC	Ke hōʻoia nei kēia mea nānā inā pili ka TX transceiver i ke alapine o ka uaki i ka helu ʻikepili i makemake ʻia.
Nānā Ikepili Leo	Hoʻohālikelike ka ʻikepili leo i ka loaʻa ʻana a me ka unuhi pololei ʻana o ke ʻano hoʻāʻo hoʻonui.
Nānā ʻIkepili Aux	Hoʻohālikelike ka ʻikepili aux inā loaʻa ka ʻikepili aux i manaʻo ʻia a unuhi pololei ʻia ma ka ʻaoʻao.

Hana ka HDMI simulation testbench i kēia mau hōʻoia hōʻoia:

Hiʻona HDMI	Hooia
ʻIke wikiō	• Hoʻokō ka testbench i ka nānā ʻana i ka CRC ma ka wikiō hoʻokomo a me ka hoʻopuka. • Nānā i ka waiwai CRC o ka ʻikepili i hoʻouna ʻia e kūʻē i ka CRC i helu ʻia ma ka ʻikepili wikiō i loaʻa. • A laila hana ka papa ho'āʻo i ka nānā ʻana ma hope o ka ʻike ʻana i nā hōʻailona V-SYNC paʻa 4 mai ka mea hoʻokipa.
ʻIke kōkua	• Ka aux sample generator e hoʻopuka i kahi ʻikepili paʻa e hoʻouna ʻia mai ka transmitter. Ma ka ʻaoʻao hoʻokipa, hoʻohālikelike ka mīkini hana inā loaʻa ka ʻikepili kōkua i manaʻo ʻia a unuhi pololei ʻia.
ʻIkepili leo	• Ka leo sampHoʻokumu ka generator i kahi hoʻohālike ʻikepili hoʻāʻo e hoʻouna ʻia ma o ke kahawai leo. • Ma ka ʻaoʻao hoʻokipa, nānā ka mea nānā ʻikepili leo a hoʻohālikelike inā loaʻa a unuhi pololei ʻia ke kumu hoʻāʻo hoʻonui.

Hoʻopau ka simulation kūleʻa me kēia memo:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Hoʻoholo hoʻohālike

Papa 51. HDMI Intel FPGA IP Design Example Kākoʻo Simulators

Mea hoʻomeamea	ʻO Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ʻAe	ʻAe
VCS/VCS MX	ʻAe	ʻAe
Riviera-PRO	ʻAe	ʻAe
Xcelium Parallel	ʻAe	ʻAʻole

3.11. Hoʻonui i kāu Hoʻolālā
Papa 52. Hoʻolālā HDMI Example Hoʻohālikelike me Intel Quartus Prime Pro Edition Software Version

Hoʻolālā Example Variant	Hiki ke hoʻonui i ka Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Hoʻolālā Example (Kokoko FRL = 0)	ʻAʻole

No kekahi hoʻolālā kūpono ʻole examples, pono ʻoe e hana i kēia:

1. E hana i kahi hoʻolālā hou example i loko o ka polokalamu polokalamu Intel Quartus Prime Pro Edition o kēia manawa me ka hoʻohana ʻana i nā hoʻonohonoho like o kāu hoʻolālā e kū nei.
2. Hoʻohālikelike i ka hoʻolālā holoʻokoʻa example papa kuhikuhi me ka hoʻolālā exampi hana ʻia me ka hoʻohana ʻana i ka mana polokalamu polokalamu Intel Quartus Prime Pro Edition. Port ma luna o nā hoʻololi i loaʻa.

HDCP Ma luna o HDMI 2.0/2.1 Hoʻolālā Example

ʻO ka HDCP ma luna o ka hoʻolālā hāmeʻa HDMI exampe kōkua iā ʻoe e loiloi i ka hana o ka hiʻohiʻona HDCP a hiki iā ʻoe ke hoʻohana i ka hiʻona i kāu mau hoʻolālā Intel Arria 10.
Nānā:
ʻAʻole hoʻokomo ʻia ka hiʻohiʻona HDCP i ka polokalamu Intel Quartus Prime Pro Edition. No ke komo ʻana i ka hiʻohiʻona HDCP, e kelepona iā Intel ma https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Palekana maʻiʻo kikohoʻe kiʻekiʻe (HDCP)
ʻO ka High-bandwidth Digital Content Protection (HDCP) kahi ʻano o ka pale pono kikohoʻe e hana i kahi pilina paʻa ma waena o ke kumu i ka hōʻike.
Ua hana ʻo Intel i ka ʻenehana kumu, i laikini ʻia e ka hui Digital Content Protection LLC. ʻO HDCP kahi ʻano pale kope kahi i hoʻopili ʻia ai ke kahawai leo/wikiō ma waena o ka mea hoʻouna a me ka mea hoʻokipa, e pale ana iā ia mai ke kope kope ʻole.
Hoʻopili nā hiʻohiʻona HDCP i ka mana HDCP Specification version 1.4 a me HDCP Specification version 2.3.
Hana nā IP HDCP 1.4 a me HDCP 2.3 i ka helu ʻana a pau i loko o ka loina koʻikoʻi o ka ʻenehana me ka loaʻa ʻole o nā waiwai huna (e like me ke kī pilikino a me ke kī session) hiki ke ʻike ʻia mai waho o ka IP i hoʻopili ʻia.

Papa 53. Nā Hana IP HDCP

HDCP IP	Nā hana
HDCP 1.4 IP	• Hoʻololi hōʻoia — Ka helu ʻana o ke kī nui (Km) — Hanau o An — Ka helu ʻana o ke kī kau (Ks), M0 a me R0. • hōʻoia me ka repeater — Ka helu a me ka hōʻoia ʻana o V a me V' • hōʻoia hoʻopaʻa pono loulou — Ka helu ʻana o ke kī kī (Ki), Mi a me Ri.
hoʻomau…

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

ISO
9001:2015
Kakau inoa

HDCP IP	Nā hana
	• Nā ʻano cipher a pau me ka hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, a me hdcpRngCipher • Ka hōʻailona kūlana hoʻopunipuni kumu (DVI) a me ka hōʻailona kūlana hoʻopiʻi i hoʻonui ʻia (HDMI) • Mea hoʻoheheʻe helu ʻoiaʻiʻo (TRNG) — Hoʻokumu ʻia nā lako paʻa, hoʻokō kikohoʻe piha a me ka mea hoʻoheheʻe helu random non-deterministic
HDCP 2.3 IP	• Kiʻi Master (km), Kiʻi Session (ks) a me nonce (rn, riv) hanauna — Hoʻopili i ka NIST.SP800-90A hoʻohua helu maʻamau • Ka hōʻoia a me ka hoʻololi kī — Ka hana ʻana i nā helu maʻamau no ka rtx a me ka rrx e pili ana i ka NIST.SP800-90A ka hoʻokumu ʻana i ka helu maʻamau. - Ka hōʻoia hōʻailona o ka palapala hoʻokipa (certrx) me ka hoʻohana ʻana i ke kī lehulehu DCP (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) hoʻopunipuni a me ka wehe ʻana o Master Key (km) — Ke kumu o kd (dkey0, dkey1) me ka hoʻohana ʻana i ke ʻano AES-CTR — Ka helu a me ka hōʻoia ʻana o H a me H' — Heluhelu o Ekh(km) a me km (paa) • hōʻoia me ka repeater — Ka helu a me ka hōʻoia ʻana o V a me V' — Ka helu a me ka hōʻoia ʻana o M a me M' • Hoʻololi hou i ka ʻōnaehana (SRM) - Hōʻoia pūlima SRM me ka hoʻohana ʻana i kpubdcp — 3072 bit RSASSA-PKCS#1 v1.5 • Hoʻololi Kiʻi Session • Ka hana a me ka helu ʻana o Edkey(ks) a me riv. • Ka hoʻomaka ʻana o dkey2 me ke ʻano AES-CTR • Nānā Kūlana — Ka helu a me ka hōʻoia ʻana o L a me L' — Generation of nonce (rn) • Hooponopono kahawai ikepili — Ka hoʻokumu ʻana i ke kahawai kī ma ke ʻano AES-CTR • Asymmetric crypto algorithms — RSA me ka lōʻihi modulus o 1024 (kpubrx) a me 3072 (kpubdcp) bits — RSA-CRT (Ke Koena Kina) me ka lōʻihi modulus o 512 (kprivrx) bits a me ka lōʻihi exponent o 512 (kprivrx) bits • ka hana cryptographic haʻahaʻa haʻahaʻa — Nā algorithm crypto symmetric • ke ʻano AES-CTR me ka lōʻihi o 128 bits - Hash, MGF a me HMAC algorithm • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Mea hoʻoheheʻe helu maoli (TRNG) • NIST.SP800-90A pili • Paʻa paʻa, hoʻokō kikohoʻe piha a me ka non-deterministic random number generator

4.1.1. HDCP Ma luna o HDMI Hoʻolālā Example Hoʻolālā
Mālama ka hiʻohiʻona HDCP i ka ʻikepili i ka lawe ʻia ʻana o ka ʻikepili ma waena o nā polokalamu i hoʻopili ʻia ma o kahi HDMI a i ʻole nā ​​​​pilikia kikohoʻe pale ʻia HDCP.
Aia nā ʻōnaehana pale HDCP i ʻekolu ʻano o nā mea hana:

4. HDCP Ma luna o HDMI 2.0/2.1 Hoʻolālā Example
683156 | 2022.12.27
• Nā Punawai (TX)
• Piko (RX)
• Mea hou
ʻO kēia hoʻolālā examphōʻike ʻo ia i ka ʻōnaehana HDCP i kahi mea hana hou kahi e ʻae ai i ka ʻikepili, hoʻokaʻawale, a laila hoʻopili hou i ka ʻikepili, a ma hope e hoʻouna hou i ka ʻikepili. Loaʻa i nā mea hana hou nā hoʻokomo HDMI a me nā mea hoʻopuka. Hoʻomaka koke ia i ka FIFO buffers e hoʻokō i kahi kahawai wikiō HDMI pololei ma waena o ka pahu HDMI a me ke kumu. Hiki iā ia ke hana i kekahi kaʻina hana hōʻailona, ​​​​e like me ka hoʻololi ʻana i nā wikiō i kahi ʻano hoʻonā kiʻekiʻe ma o ka hoʻololi ʻana i nā pale FIFO me nā kiʻi wikiō a me nā kiʻi kiʻi (VIP) Suite IP cores.

Kiʻi 29. HDCP Ma luna o HDMI Design Example Palapala Kii

ʻO nā wehewehe e pili ana i ka hoʻolālā o ka hoʻolālā exampe pili ana i ka HDCP ma luna o ka hoʻolālā HDMI example block diagram. Ke KOKOA FRL = 1 a i ʻole
KOKUA HDCP KEY MANAGEMENT = 1, ka hoʻolālā exampHe ʻokoʻa iki ka hierarchy mai ka Kiʻi 29 ma ka ʻaoʻao 95 akā ʻo nā hana HDCP lalo e mau ana ka
like.

1. ʻO ka HDCP1x a me HDCP2x nā IP i loaʻa ma o ka HDMI Intel FPGA IP parameter hoʻoponopono. Ke hoʻonohonoho ʻoe i ka HDMI IP i ka hoʻoponopono hoʻoponopono, hiki iā ʻoe ke hoʻohana a hoʻokomo i ka HDCP1x a i ʻole HDCP2x a i ʻole nā ​​IP ʻelua ma ke ʻano o ka subsystem. Me nā HDCP IP ʻelua, hoʻonohonoho ka HDMI IP iā ia iho i ka topology cascade kahi i hoʻopili ʻia ai nā IP HDCP2x a me HDCP1x i hope.
   • Hoʻouna ka HDCP egress interface o ka HDMI TX i ka ʻikepili wikiō leo i hoʻopili ʻole ʻia.
   • Hoʻopili ʻia ka ʻikepili i hoʻopili ʻole ʻia e ka poloka HDCP ikaika a hoʻihoʻi ʻia i ka HDMI TX ma luna o ka HDCP Ingress interface no ka hoʻouna ʻana ma luna o ka loulou.
   • ʻO ka subsystem CPU ma ke ʻano he mea hoʻoponopono haku hōʻoia e hōʻoia i hoʻokahi wale nō o nā HDCP TX IP e hana i kēlā me kēia manawa a ʻo ka mea ʻē aʻe he passive.
   • Pēlā nō, hoʻokaʻawale ka HDCP RX i ka ʻikepili i loaʻa ma luna o ka loulou mai kahi HDCP TX waho.
2. Pono ʻoe e hoʻolālā i nā IP HDCP me ka Digital Content Protection (DCP) i hoʻopuka ʻia i nā kī hana. E hoʻouka i kēia mau kī:
   Papa 54. Nā kī hana i hoʻopuka ʻia e DCP
   

   HDCP	TX / RX	Nā kī
   HDCP2x	TX	16 bytes: Kūmau honua (lc128)
   	RX	• 16 paita (e like me TX): Global Constant (lc128) • 320 bytes: RSA Private Key (kprivrx) • 522 byte: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 paita: TX Koho Koho Vector (Aksv) • 280 byte: TX Nā Kiʻi Mea Pono (Akeys)
   	RX	• 5 paita: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   ʻO ka hoʻolālā exampHoʻokomo ʻo ia i nā hoʻomanaʻo koʻikoʻi e like me ka maʻalahi ʻelua-port, dual-clock synchronous RAM. No ka nui kī liʻiliʻi e like me HDCP2x TX, hoʻokō ka IP i ka hoʻomanaʻo kī me ka hoʻohana ʻana i nā papa inoa ma ka loiloi maʻamau.
   Nānā: ʻAʻole hāʻawi ʻo Intel i nā kī hana HDCP me ka hoʻolālā example a i ʻole Intel FPGA IP ma lalo o nā kūlana. No ka hoʻohana ʻana i nā IP HDCP a i ʻole ka hoʻolālā exampʻAe, pono ʻoe e lilo i mea hoʻohana HDCP a loaʻa i nā kī hana mai ka Digital Content Protection LLC (DCP).
   E holo i ka hoʻolālā exampe, hoʻoponopono paha ʻoe i ka hoʻomanaʻo kī files i ka manawa hōʻuluʻulu e hoʻokomo i nā kī hana a i ʻole e hoʻokō i nā poloka logic e heluhelu paʻa i nā kī hana mai kahi mea mālama waho a kākau iā lākou i loko o nā hoʻomanaʻo nui i ka wā holo.

3. Hiki iā ʻoe ke hoʻopaʻa i nā hana cryptographic i hoʻokō ʻia ma ka HDCP2x IP me nā alapine a hiki i 200 MHz. Hoʻoholo ka alapine o kēia uaki i ka wikiwiki o ka
   Hoʻohana ʻia ka hōʻoia HDCP2x. Hiki iā ʻoe ke koho e kaʻana like i ka uaki 100 MHz i hoʻohana ʻia no ke kaʻina hana Nios II akā e pāpālua ʻia ka latency hōʻoia i ka hoʻohana ʻana i ka uaki 200 MHz.
4. ʻO nā waiwai e pono ke hoʻololi ʻia ma waena o ka HDCP TX a me ka HDCP RX e kamaʻilio ʻia ma luna o ka interface HDMI DDC (I2 C serial interface) o ka HDCP-
   i hoʻomalu ʻia. Pono ka HDCP RX e hōʻike i kahi mea pono ma ka pahi I2C no kēlā me kēia loulou e kākoʻo ana. Hoʻopili ʻia ke kauā I2C no ke awa HDCP me ka helu kelepona o 0x74. Hoʻokuʻu ia i ke awa hoʻopaʻa inoa HDCP (Avalon-MM) o nā IP HDCP2x a me HDCP1x RX.
5. Hoʻohana ka HDMI TX i ka haku IC e heluhelu i ka EDID mai RX a hoʻololi i ka ʻikepili SCDC i koi ʻia no ka hana HDMI 2.0 i RX. Hoʻohana ʻia ka haku I2C like i alakaʻi ʻia e ke kaʻina hana Nios II e hoʻololi i nā leka HDCP ma waena o TX a me RX. Hoʻokomo ʻia ka haku I2C i loko o ka ʻōnaehana CPU.
6. Hana ʻo Nios II ma ke ʻano he haku i ka protocol authentication a hoʻokele i ka mana a me nā papa inoa kūlana (Avalon-MM) o ka HDCP2x a me HDCP1x TX.
   IP. Hoʻokō nā mea hoʻokele polokalamu i ka mīkini mokuʻāina protocol authentication me ka hōʻoia hōʻoia hōʻoia, master key exchange, locality check, session key exchange, pairing, link integrity check (HDCP1x), and authentication with repeaters, like topology information propagation and stream management information propagation. ʻAʻole hoʻokō nā mea hoʻokele polokalamu i kekahi o nā hana cryptographic i koi ʻia e ka protocol authentication. Akā, hoʻokō ka HDCP IP hardware i nā hana cryptographic a pau e hōʻoia ana ʻaʻole hiki ke komo i nā waiwai huna.
   7. Ma kahi hōʻike hōʻike hou ʻoiaʻiʻo kahi e koi ʻia ai ka hoʻolaha ʻana i ka ʻike topology i uka, ke kaʻina hana Nios II e hoʻokele i ka Repeater Message Port (Avalon-MM) o nā HDCP2x a me HDCP1x RX IP. Hoʻomaʻemaʻe ke kaʻina hana Nios II i ka bit RX REPEATER i ka 0 ke ʻike ʻo ia i ka hoʻopili ʻana i lalo ʻaʻole hiki iā HDCP a i ʻole ke hoʻopili ʻole ʻia i lalo. Me ka ʻole o ka pilina o lalo, ʻo ka ʻōnaehana RX i kēia manawa he mea hoʻokipa hope, ma mua o ka mea hoʻihoʻi. ʻO ka mea like ʻole, hoʻonohonoho ka kaʻina hana Nios II i ka bit RX REPEATER i ka 1 ma ka ʻike ʻana i ka lalo he HDCP-hiki.

4.2. ʻO Nios II ka holo polokalamu polokalamu
Aia i ka Nios II software flowchart nā mana hōʻoia HDCP ma luna o ka noi HDMI.
Kiʻi 30. Nios II Ka Papahana Pūnaehana Pūnaewele

1. Hoʻomaka ka polokalamu Nios II a hoʻonohonoho hou i ka HDMI TX PLL, TX transceiver PHY, I2C master a me ka mea hoʻokele TI waho.
2. Ke koho nei ka polokalamu Nios II i ka hōʻailona hōʻailona kūpono mai ka kaapuni ʻike helu RX no ka hoʻoholo inā ua loli ka hoʻonā wikiō a inā makemake ʻia ka hoʻonohonoho hou ʻana o TX. Ke koho nei ka lako polokalamu i ka TX hot-plug detect signal no ka hoʻoholo ʻana inā ua hiki mai kahi hanana TX hot-plug.
3. I ka loaʻa ʻana o kahi hōʻailona kūpono mai ke kaʻapuni ʻike helu RX, heluhelu ka polokalamu Nios II i ka SCDC a me nā koina hohonu o ka uaki mai ka HDMI RX a kiʻi hou i ke kāʻei alapine o ka uaki ma muli o ka helu i ʻike ʻia e hoʻoholo ai inā makemake ʻia ka HDMI TX PLL a me ka transceiver PHY reconfiguration. Inā koi ʻia ka hoʻonohonoho hou ʻana o TX, kauoha ka polokalamu Nios II i ka haku I2C e hoʻouna i ka waiwai SCDC i waho RX. A laila kauoha ia e hoʻonohonoho hou i ka transceiver HDMI TX PLL a me TX
   PHY, a ukali ʻia e ka hoʻoponopono hou ʻana o ka mea hana, a me ka hoʻonohonoho hou ʻana. Inā ʻaʻole e loli ka helu, ʻaʻole pono ka hoʻonohonoho hou ʻana o TX a i ʻole ka hōʻoia hou ʻana o HDCP.
4. I ka wā i loaʻa ai kahi hanana wela TX, kauoha ka polokalamu Nios II i ka haku I2C e hoʻouna i ka waiwai SCDC i waho RX, a laila heluhelu iā EDID mai RX.
   a hoʻohou i ka EDID RAM kūloko. A laila hoʻolaha ka polokalamu i ka ʻike EDID i ka upstream.
5. Hoʻomaka ka polokalamu Nios II i ka hana HDCP ma ke kauoha ʻana i ka haku I2C e heluhelu i ka offset 0x50 mai waho RX e ʻike inā hiki i ka HDCP ke hiki i lalo, a i ʻole.
   a i ʻole:
   • Inā he 2 ka waiwai HDCP1Version i hoʻihoʻi ʻia, hiki i ka HDCP2xcapable ke kahawai i lalo.
   • Inā he 0 ka waiwai i hoʻihoʻi ʻia o ka helu helu 50x0 holoʻokoʻa, hiki i ka HDCP1x ke kiʻi i lalo.
   • Inā he 0 ka waiwai i hoʻihoʻi ʻia o ka helu 50x1 holoʻokoʻa, ʻaʻole hiki ke HDCP a i ʻole ka hana o lalo.
   • Inā ʻaʻole hiki i ka HDCP-hiki a i ʻole ka hana i lalo akā hiki i ka HDCP-hiki i kēia manawa, hoʻonohonoho ka polokalamu i ka bit REPEATER o ka mea hana hou i luna (RX) i 1 e hōʻike i ka RX i kēia manawa he mea hou.
   • Inā hiki i ka HDCP-hiki i ka lalo i kēia manawa akā ʻaʻole hiki iā HDCPcapable a i ʻole hana ʻole, hoʻonohonoho ka polokalamu i ka REPEATER bit o ka 0 e hōʻike i ka RX i kēia manawa he mea hoʻokipa hope.
6. Hoʻomaka ka polokalamu i ka protocol hōʻoia HDCP2x e loaʻa ana i ka hōʻoia hōʻoia RX palapala hōʻoia, master key exchange, locality check, session key exchange, pairing, authentication with repeaters like topology information propagation.
7. I ka wā i hōʻoia ʻia, kauoha ka polokalamu Nios II i ka haku I2C e koho i ka palapala RxStatus mai waho RX, a inā ʻike ka polokalamu i ka REAUTH_REQ bit i hoʻonohonoho ʻia, hoʻomaka ia i ka hōʻoia hou a hoʻopau i ka hoʻopili TX.
8. Ke hoʻokau hou ʻia ke kahawai i lalo a ua hoʻonohonoho ʻia ka READY bit o ka papa inoa RxStatus i 1, hōʻike pinepine kēia i ka loli ʻana o ka topology i lalo. No laila, kauoha ka polokalamu Nios II i ka haku I2C e heluhelu i ka ReceiverID_List mai lalo a hōʻoia i ka papa inoa. Inā pololei ka papa inoa a ʻaʻole ʻike ʻia ka hewa topology, hele ka polokalamu i ka ʻōnaehana Content Stream Management. A i ʻole, hoʻomaka ia i ka hōʻoia hou ʻana a hoʻopau i ka hoʻopili TX.
9. Hoʻomākaukau ka polokalamu Nios II i nā waiwai ReceiverID_List a me RxInfo a laila kākau i ke awa Avalon-MM Repeater Message o ka mea hoʻopuka hou i luna (RX). Hoʻolaha ka RX i ka papa inoa i waho TX (upstream).
10. Pau ka hōʻoia ʻana i kēia manawa. Hiki i ka polokalamu ke hoʻopili iā TX.
11. Hoʻomaka ka polokalamu i ka protocol hōʻoia HDCP1x e komo pū ana me ka hoʻololi kī a me ka hōʻoia me nā mea hou.
12. Hana ka polokalamu Nios II i ka nānā pono pili ma ka heluhelu ʻana a me ka hoʻohālikelike ʻana iā Ri' a me Ri mai waho RX (lalo) a me HDCP1x TX pakahi. Inā nā waiwai
    ʻaʻole kūlike, hōʻike kēia i ka nalowale o ka hoʻonohonoho ʻana a hoʻomaka ka polokalamu i ka hōʻoia hou ʻana a hoʻopau i ka encryption TX.
13. Inā he mea hoʻihoʻi ka lalo a ua hoʻonohonoho ʻia ka ʻāpana READY o ka papa inoa Bcaps i 1, hōʻike maʻamau kēia ua loli ka topology o lalo. No laila, kauoha ka polokalamu Nios II i ka haku I2C e heluhelu i ka waiwai papa inoa KSV mai lalo a hōʻoia i ka papa inoa. Inā pololei ka papa inoa a ʻaʻole ʻike ʻia ka hewa topology, hoʻomākaukau ka polokalamu i ka papa inoa KSV a me ka waiwai Bstatus a kākau i ka Avalon-MM Repeater Message port o ka repeater upstream (RX). Hoʻolaha ka RX i ka papa inoa i waho TX (upstream). A i ʻole, hoʻomaka ia i ka hōʻoia hou ʻana a hoʻopau i ka hoʻopunipuni TX.

4.3. Hoʻolālā Walkthrough
Hoʻonohonoho a holo i ka HDCP ma luna o ka hoʻolālā HDMI example he elima stages.

1. E hoʻonohonoho i ka lako.
2. Hana i ka hoʻolālā.
3. Hoʻoponopono i ka hoʻomanaʻo kī HDCP files e hoʻokomo i kāu mau kī hana HDCP.
   a. E mālama i nā kī hana HDCP maʻamau i ka FPGA (Kākoʻo HDCP Key Management = 0)
   b. E mālama i nā kī hana HDCP i hoʻopili ʻia i loko o ka hoʻomanaʻo flash waho a i ʻole EEPROM (Kākoʻo HDCP Key Management = 1)
4. Hoʻopili i ka hoʻolālā.
5. View nā hopena.

4.3.1. Hoʻonohonoho i ka Lako
ʻO ka s muatagʻO ka hōʻikeʻike e hoʻonohonoho i ka lako.
Ke KĀkoʻo FRL = 0, e hahai i kēia mau ʻanuʻu no ka hoʻonohonoho ʻana i ka hāmeʻa no ka hōʻikeʻike:

1. Hoʻohui i ke kāleka kaikamahine Bitec HDMI 2.0 FMC (hōʻano hou 11) i ka pahu hoʻomohala Arria 10 GX ma ke awa FMC B.
2. Hoʻohui i ka pahu hoʻomohala Arria 10 GX i kāu PC me ke kelepona USB.
3. Hoʻohui i kahi kelepona HDMI mai ka mea hoʻohui HDMI RX ma ke kāleka kaikamahine Bitec HDMI 2.0 FMC i kahi hāmeʻa HDMI hiki i ka HDCP, e like me ke kāleka kiʻi me ka puka HDMI.
4. E hoʻohui i kahi kaula HDMI ʻē aʻe mai ka mea hoʻohui HDMI TX ma ke kāleka kaikamahine Bitec HDMI 2.0 FMC i kahi hāmeʻa HDMI hiki i ka HDCP, e like me ke kīwī me ka hoʻokomo HDMI.

Ke kākoʻo ʻo FRL = 1, e hahai i kēia mau ʻanuʻu no ka hoʻonohonoho ʻana i ka hāmeʻa no ka hōʻike:

1. Hoʻohui i ke kāleka kaikamahine Bitec HDMI 2.1 FMC (Revision 9) i ka pahu hoʻomohala Arria 10 GX ma ke awa FMC B.
2. Hoʻohui i ka pahu hoʻomohala Arria 10 GX i kāu PC me ke kelepona USB.
3. Hoʻohui i nā kaula HDMI 2.1 Category 3 mai ka mea hoʻohui HDMI RX ma ke kāleka kaikamahine Bitec HDMI 2.1 FMC i kahi kumu HDMI 2.1 hiki i HDCP, e like me Quantum Data 980 48G Generator.
4. Hoʻohui i kekahi mau kaula HDMI 2.1 Category 3 mai ka mea hoʻohui HDMI TX ma ke kāleka kaikamahine Bitec HDMI 2.1 FMC i kahi pahu HDMI 2.1 hiki i ka HDCP, e like me
   ʻIkepili Kuantum 980 48G Analyzer.

4.3.2. Hana i ka Hoʻolālā
Ma hope o ka hoʻonohonoho ʻana i ka hāmeʻa, pono ʻoe e hana i ka hoʻolālā.
Ma mua o kou hoʻomaka ʻana, e hōʻoia e hoʻokomo i ka hiʻohiʻona HDCP ma ka polokalamu Intel Quartus Prime Pro Edition.

1. Kaomi i nā Mea Hana ➤ IP Catalog, a koho iā Intel Arria 10 ma ke ʻano he ʻohana mea hoʻohana.
   Nānā: ʻO ka hoʻolālā HDCP exampKākoʻo ia i nā polokalamu Intel Arria 10 a me Intel Stratix® 10 wale nō.
2. Ma ka IP Catalog, e huli a kaomi pālua HDMI Intel FPGA IP. Hōʻike ʻia ka puka makani hoʻololi IP hou.
3. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .qsys a i ʻole .ip.
4. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
5. Ma ka pā IP, hoʻonohonoho i nā ʻāpana i makemake ʻia no TX a me RX.
6. E ho'ā i ka Kākoʻo HDCP 1.4 a i ʻole Kākoʻo HDCP 2.3 ʻāpana e hana i ka hoʻolālā HDCP example.
7. E hoʻā i ka ʻāpana Kākoʻo HDCP Key Management inā makemake ʻoe e mālama i ke kī hana HDCP ma kahi ʻano i hoʻopili ʻia ma ka hoʻomanaʻo uila waho a i ʻole EEPROM. A i ʻole, e hoʻopau i ka ʻāpana Kākoʻo HDCP Key Management no ka mālama ʻana i ke kī hana HDCP ma ke ʻano maʻalahi i ka FPGA.
8. Ma ka Design Exampma ka ʻaoʻao, koho iā Arria 10 HDMI RX-TX Retransmit.
9. E koho i ka Synthesis e hoʻohua i ka hoʻolālā ʻenehana example.
10. No Hanau File Hōʻano, koho iā Verilog a i ʻole VHDL.
11. No ka pahu hoʻomohala pahuhopu, koho iā Arria 10 GX FPGA Development Kit. Inā koho ʻoe i ka pahu hoʻomohala, a laila hoʻololi ka hāmeʻa i koho ʻia (i koho ʻia ma ka ʻanuʻu 4) e hoʻohālikelike i ka hāmeʻa ma ka pahu hoʻomohala. No Arria 10 GX FPGA Development Kit, ʻo 10AX115S2F45I1SG ka mea paʻamau.
12. Kaomi Generate Example Hoʻolālā e hana i ka papahana files a me ka polokalamu polokalamu Executable and Linking Format (ELF). file.

4.3.3. E hoʻokomo i nā kī hana HDCP
4.3.3.1. E mālama i nā kī hana HDCP maʻamau ma ka FPGA (Kākoʻo HDCP Key Hooponopono = 0)
Ma hope o ka hana ʻana i ka hoʻolālā, hoʻoponopono i ka hoʻomanaʻo kī HDCP files e hoʻokomo i kāu mau kī hana.
No ka hoʻokomo ʻana i nā kī hana, e hahai i kēia mau ʻanuʻu.

1. E huli i kēia kī hoʻomanaʻo files i ka /rtl/hdcp/ papa kuhikuhi:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. E wehe i ka hdcp2x_rx_kmem.v file a huli i ke kī facsimile i koho mua ʻia R1 no ka Receiver Public Certificate a me RX Private Key a me Global Constant e like me ka mea i hōʻike ʻia ma ka ex.amples malalo.
   Kiʻi 31. Uea Uea o Facsimile Ki R1 no ka Mea Loaʻa i ka Palapala Lehulehu
   Kiʻi 32. Uea Uea o Facsimile Key R1 no RX Private Key a me Global Constant
   
3. E ʻimi i ka mea paʻa no nā kī hana a hoʻololi me kāu mau kī hana ponoʻī i kā lākou ʻano uea paʻa i ke ʻano endian nui.
   Kiʻi 33. Uea Uea o nā kī hana HDCP (Placeholder)
   
4. E hana hou i ka ʻanuʻu 3 no nā hoʻomanaʻo kī ʻē aʻe files. Ke hoʻopau ʻoe e hoʻokomo i kāu mau kī hana i loko o ka hoʻomanaʻo kī āpau files, e hōʻoia i ka hoʻonohonoho ʻia ʻana o ka palena USE_FACSIMILE i 0 ma ka hoʻolālā example luna kiʻekiʻe file (a10_hdmi2_demo.v)

4.3.3.1.1. Palapala Kiʻi HDCP mai DCP Key Files
Hōʻike nā ʻāpana aʻe i ka palapala ʻāina o nā kī hana HDCP i mālama ʻia ma ke kī DCP files i loko o ka laina uea o ka HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v a me hdcp1x_rx_kmem.v files
No ka hdcp1x_tx_kmem.v a me hdcp1x_rx_kmem.v files

• ʻO kēia mau mea ʻelua files ke kaʻana like ana.
• No ka ʻike ʻana i ke kī pono HDCP1 TX DCP file no ka hdcp1x_tx_kmem.v, e hōʻoia i nā 4 bytes mua o ka file "0x01, 0x00, 0x00, 0x00".
• No ka ʻike ʻana i ke kī pono HDCP1 RX DCP file no ka hdcp1x_rx_kmem.v, e hōʻoia i ka 4 paita mua o ka file "0x02, 0x00, 0x00, 0x00".
• ʻO nā kī i ke kī DCP files aia ma ke ano liʻiliʻi-endian. E hoʻohana ma kmem files, pono ʻoe e hoʻohuli iā lākou i big-endian.

Kiʻi 34. Ka palapala ʻāina Byte mai HDCP1 TX DCP kī file i loko o hdcp1x_tx_kmem.v

Nānā:
Hōʻike ʻia ka helu byte ma lalo o ke ʻano:

• ʻO ka nui kī ma nā paita * helu kī + helu paita i ka lālani o kēia manawa + offset mau + ka nui o ka lālani ma nā paita * helu lālani.
• Hōʻike ka 308*n he 308 bytes kēlā me kēia kī.
• Hōʻike ʻo 7*y he 7 bytes kēlā me kēia lālani.

Kiʻi 35. HDCP1 TX DCP kī file ka hoopiha ana me na waiwai ino

Kiʻi 36. Nā Uea Uea o hdcp1x_tx_kmem.v
Example o hdcp1x_tx_kmem.v a me ke ʻano o ka hoʻonohonoho ʻana o kāna uea i ka palapala ʻāina i ka example o HDCP1 TX DCP kī file ma ka Helu 35 ma ka aoao 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
No ka hdcp2x_rx_kmem.v file

• No ka ʻike ʻana i ke kī pono HDCP2 RX DCP file no ka hdcp2x_rx_kmem.v, e hōʻoia i ka 4 paita mua o ka file "0x00, 0x00, 0x00, 0x02".
• ʻO nā kī i ke kī DCP files aia ma ke ano liʻiliʻi-endian.

Kiʻi 37. Ka palapala ʻāina Byte mai ke kī HDCP2 RX DCP file i loko o hdcp2x_rx_kmem.v
Hōʻike ke kiʻi ma lalo nei i ka palapala ʻāina byte pololei mai HDCP2 RX DCP kī file i loko o hdcp2x_rx_kmem.v.

Nānā:
Hōʻike ʻia ka helu byte ma lalo o ke ʻano:

• ʻO ka nui kī ma nā paita * helu kī + helu paita i ka lālani o kēia manawa + offset mau + ka nui o ka lālani ma nā paita * helu lālani.
• Hōʻike ka 862*n he 862 bytes kēlā me kēia kī.
• Hōʻike ka 16*y he 16 bytes kēlā me kēia lālani. Aia kekahi ʻokoʻa ma cert_rx_prod kahi he 32 bytes wale nō ka ROW 10.

Kiʻi 38. HDCP2 RX DCP kī file ka hoopiha ana me na waiwai ino

Kiʻi 39. Nā Uea Uea o hdcp2x_rx_kmem.v
Hōʻike kēia kiʻi i nā ʻāpana uea no hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, a me lc128_prod) palapala ʻāina i ka example o HDCP2 RX DCP kī file in
Helu 38 ma ka aoao 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
No ka hdcp2x_tx_kmem.v file:

• No ka ʻike ʻana i ke kī pono HDCP2 TX DCP file no ka hdcp2x_tx_kmem.v, e hōʻoia i nā 4 bytes mua o ka file "0x00, 0x00, 0x00, 0x01".
• ʻO nā kī i ke kī DCP files aia ma ke ano liʻiliʻi-endian.
• ʻO kahi ʻē aʻe, hiki iā ʻoe ke hoʻopili i ka lc128_prod mai hdcp2x_rx_kmem.v pololei i hdcp2x_tx_kmem.v. Hoʻokaʻawale nā ​​kī i nā waiwai like.

Helu 40. Uea uea o hdcp2x_tx_kmem.v
Hōʻike kēia kiʻi i ka palapala ʻāina byte pololei mai HDCP2 TX DCP kī file i loko o hdcp2x_tx_kmem.v.

4.3.3.2. E mālama i nā kī hana HDCP i hoʻopili ʻia ma ka hoʻomanaʻo flash waho a i ʻole EEPROM (Kākoʻo HDCP Key Management = 1)
Kiʻi 41. Papa Kiʻekiʻe ma lunaview o ka HDCP Key Management

Ke hoʻā ʻia ka ʻāpana Kākoʻo HDCP Key Management, paʻa ʻoe i ka mana o HDCP production key encryption ma o ka hoʻohana ʻana i ka lako polokalamu hoʻopuna kī (KEYENC) a me ka hoʻolālā papahana kī a Intel i hoʻolako ai. Pono ʻoe e hāʻawi i nā kī hana HDCP a me kahi kī pale HDCP 128 bits. ʻO ke kī pale HDCP
hoʻopili i ke kī hana HDCP a mālama i ke kī i loko o ka hoʻomanaʻo flash waho (no ka example, EEPROM) ma ke kāleka kaikamahine HDMI.
E ho'ā i ke kāko'o HDCP Key Management parameter a loa'a ka hi'ona decryption kī (KEYDEC) i nā cores IP HDCP. ʻO ka pale HDCP like
pono e hoʻohana ʻia ke kī ma KEYDEC e kiʻi i nā kī hana HDCP i ka manawa holo no nā ʻenekini hana. Kākoʻo ʻo KEYENC a me KEYDEC iā Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM a me I2C EEPROM pono me ka liʻiliʻi loa he 16-Kbit rom ka nui.

Nānā:

1. No ke kāleka kaikamahine HDMI 2.0 FMC Revision 11, e hōʻoia i ka EEPROM ma ke kāleka kaikamahine ʻo Atmel AT24CS32. ʻElua ʻokoʻa nui o EEPROM i hoʻohana ʻia ma Bitec HDMI 2.0 FMC kaikamahine kāleka Revision 11.
2. Inā ua hoʻohana mua ʻoe iā KEYENC no ka hoʻopili ʻana i nā kī hana HDCP a hoʻā i ke Kākoʻo HDCP Key Management ma ka mana 21.2 a i ʻole ma mua, pono ʻoe e hoʻopili hou i nā kī hana HDCP me ka hoʻohana ʻana i ka lako polokalamu KEYENC a hoʻāla hou i nā IP HDCP mai ka mana 21.3.
   ma mua aku.

4.3.3.2.1. Intel KEYENC
ʻO KEYENC kahi lako polokalamu laina kauoha e hoʻohana ai ʻo Intel e hoʻopili i nā kī hana HDCP me kahi kī pale HDCP 128 bits āu e hāʻawi ai. Hoʻopuka ʻo KEYENC i nā kī hana HDCP i hoʻopili ʻia ma ka hex a i ʻole bin a i ʻole ke poʻo file hōʻano. Hoʻopuka pū ʻo KEYENC i ka mif file i loko o kāu kī pale HDCP 128 bits i hāʻawi ʻia. KEYDEC
pono i ka mif file.

Pono Pūnaehana:

1. x86 64-bit mīkini me Windows 10 OS
2. ʻO ka pūʻolo hoʻolaha hou ʻia ʻo Visual C++ no Visual Studio 2019(x64)

Nānā:
Pono ʻoe e hoʻokomo iā Microsoft Visual C++ no VS 2019. Hiki iā ʻoe ke nānā inā ua hoʻokomo ʻia ʻo Visual C++ redistributable mai Windows ➤ Control Panel ➤ Programs and Features. Inā hoʻokomo ʻia ʻo Microsoft Visual C++, hiki iā ʻoe ke ʻike iā Visual C++ xxxx
Hiki ke puana hou (x64). A i ʻole, hiki iā ʻoe ke hoʻoiho a hoʻokomo iā Visual C++
Hiki ke hāʻawi hou ʻia mai Microsoft webpaena. E nānā i ka ʻike pili no ka loulou download.

Papa 55. KEYENC Command Line Koho

Koho Laina Kauoha	Hoʻopaʻapaʻa/Wehewehe
-k	<HDCP protection key file> kikokikona file aia wale nō ka 128 bits HDCP kī pale ma ka hexadecimal. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 nā kī hana transmitter file mai DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 kiʻi hana hoʻokipa file mai DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 nā kī hana transmitter file mai DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 kiʻi hana hoʻokipa file mai DCP (.bin file)
-hdcp1txkeys	E wehewehe i ka laulā kī no ka hoʻokomo i koho ʻia (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm kahi n = hoʻomaka kī (1 a i ʻole >1) m = hopena kī (n a i ʻole >n) Example: E koho i 1 a 1000 kī mai kēlā me kēia HDCP 1.4 TX, HDCP 1.4 RX a me HCDP 2.3 Nā kī hana RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
hoʻomau…

Koho Laina Kauoha	Hoʻopaʻapaʻa/Wehewehe
	Nānā: 1. Inā ʻaʻole ʻoe e hoʻohana nei i nā kī hana HDCP file, ʻaʻole ʻoe e koi i ka laulā kī HDCP. Inā ʻaʻole ʻoe e hoʻohana i ka hoʻopaʻapaʻa ma ka laina kauoha, ʻo 0 ke kī kī paʻamau. 2. Hiki iā ʻoe ke koho i nā ʻōlelo kuhikuhi like ʻole o nā kī no nā kī hana HDCP file. Eia naʻe, pono ka helu o nā kī i nā koho i koho ʻia. Example: E koho i nā kī like ʻole 100 E koho i nā kī 100 mua mai nā kī hana HDCP 1.4 TX file "-hdcp1txkeys 1-100" E koho i nā kī 300 a 400 no nā kī hana HDCP 1.4 RX file "-hdcp1rxkeys 300-400" E koho i nā kī 600 a 700 no nā kī hana HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Hoʻopuka file hōʻano . Hex ka paʻamau file. E hana i nā kī hana HDCP i hoʻopili ʻia ma ka binary file format: -o bin E hana i nā kī hana HDCP i hoʻopili ʻia ma ka hex file format: -o hex E hana i nā kī hana HDCP i hoʻopili ʻia ma ke poʻo file format: -oh
–nā kī	E paʻi i ka helu o nā kī i loaʻa ma ka hoʻokomo files. Example:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –nā kī
	Nānā: e hoʻohana i ka parameter -check-keys ma ka hope o ka laina kauoha e like me ka mea i ʻōlelo ʻia ma lunaample.
–version	E paʻi i ka helu mana KEYENC

Hiki iā ʻoe ke koho i nā kī hana HDCP 1.4 a/a i ʻole HDCP 2.3 e hoʻopili ai. No exampe, e hoʻohana wale i nā kī hana HDCP 2.3 RX e hoʻopili ai, e hoʻohana wale -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys ma nā palena laina kauoha.
Papa 56. KEYENC Kuhikuhi Kuhikuhi Message Guideline

Memo Hapa	Kuhikuhi
HEMA: kī pale HDCP file nalowale	Nalo ka palena laina kauoha -k file>
ERROR: pono he 32 mau huahelu hex (e laʻa, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	kī pale HDCP file pono e loa'a ke kī pale HDCP ma 32 huahelu hexadecimal.
HEMA: E ʻoluʻolu e hōʻike i ka laulā kī	ʻAʻole i kuhikuhi ʻia ka laulā kī no nā kī hana HDCP i hāʻawi ʻia file.
HEMA: Hewa ka laula kī	ʻAʻole pololei ka laulā kī i kuhikuhi ʻia no -hdcp1txkeys a i ʻole -hdcp1rxkeys a i ʻole -hdcp2rxkeys.
HEMA: ʻaʻole hiki ke hanaFileinoa>	E nānā i ka ʻae waihona mai ke keyenc.exe ke holo nei.
HEMA: -hdcp1txkeys ʻaʻole kūpono ke komo ʻana	ʻAʻole kūpono ka ʻano kī hoʻokomo no nā kī hana HDCP 1.4 TX. ʻO ka hōpili pololei ʻo "-hdcp1txkeys nm" kahi n >= 1, m >= n
HEMA: -hdcp1rxkeys ʻaʻole kūpono ke komo ʻana	ʻAʻole kūpono ka ʻano kī hoʻokomo no nā kī hana HDCP 1.4 RX. ʻO ka hōpili pololei ʻo "-hdcp1rxkeys nm" kahi n >= 1, m >= n
HEMA: -hdcp2rxkeys ʻaʻole kūpono ke komo ʻana	ʻAʻole kūpono ka ʻano kī hoʻokomo no nā kī hana HDCP 2.3 RX. ʻO ka hōpili pololei ʻo "-hdcp2rxkeys nm" kahi n >= 1, m >= n
hoʻomau…

Memo Hapa	Kuhikuhi
HEMA: He kūpono ʻole file <fileinoa>	Hewa nā kī hana HDCP file.
HALA: file ʻAʻohe ʻano no ke koho -o	Nalo ka palena laina kauoha no –o .
HEMA: hewa ʻole fileinoa -fileinoa>	<fileʻAʻole kūpono ka inoa>, e hoʻohana i ka mana fileinoa me ka ʻole o nā huaʻōlelo kūikawā.

Hoʻopili i ke kī hoʻokahi no ka EEPROM hoʻokahi
E holo i kēia laina kauoha mai Windows command prompt e hoʻopili i hoʻokahi kī o HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX a me HDCP 2.3 RX me ka puka. file ʻano o ke poʻo file no ka EEPROM hoʻokahi:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Hoʻopili i nā kī N no nā N EEPROM
E holo i kēia laina kauoha mai Windows command prompt e hoʻopili i nā kī N (e hoʻomaka ana mai ke kī 1) o HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX a me HDCP 2.3 RX me ka puka. file ʻano hex file no N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex ma kahi o N >= 1 a pono e kūlike no nā koho āpau.

ʻIke pili
ʻO Microsoft Visual C++ no Visual Studio 2019
Hāʻawi i ka Microsoft Visual C++ x86 pūʻolo redistributable (vc_redist.x86.exe) no ka hoʻoiho ʻana. Inā loli ka loulou, paipai ʻo Intel iā ʻoe e ʻimi iā "Visual C++ redistributable" mai ka ʻimi ʻimi Microsoft.

4.3.3.2.2. Mea polokalamu kī
No ka hoʻolālā ʻana i nā kī hana HDCP i hoʻopili ʻia ma ka EEPROM, e hahai i kēia mau ʻanuʻu:

1. E kope i ka hoʻolālā polokalamu kī filemai kēia ala i kāu papa kuhikuhi hana: /hdcp2x/hw_demo/key_programmer/
2. E kope i ke poʻo polokalamu file (hdcp_key .h) i hana ʻia mai ka polokalamu lako polokalamu KEYENC (ʻāpana Encrypt Single Key for Single EEPROM ma ka ʻaoʻao 113 ) i ka papa kuhikuhi polokalamu/key_programmer_src/ a hoʻololi hou iā ia he hdcp_key.h.
3. Holo ./runall.tcl. Hoʻokō kēia ʻatikala i nā kauoha penei:
   • E hana i ka helu IP files
   • Hoʻokumu i ka ʻōnaehana Platform Designer
   • E hana i kahi papahana Intel Quartus Prime
   • E hana i kahi lako polokalamu a kūkulu i ka lako polokalamu
   • Hana i ka houluulu piha
4. Hoʻoiho i ka mea lako polokalamu File (.sof) i ka FPGA e hoʻolālā i nā kī hana HDCP i hoʻopili ʻia ma ka EEPROM.

E hana i ka hoʻolālā Stratix 10 HDMI RX-TX Retransmit example me Kākoʻo HDCP 2.3 a me Kākoʻo HDCP 1.4 nā ʻāpana i hoʻā ʻia, a laila e hahai i kēia kaʻina e hoʻokomo i ke kī pale HDCP.

• E kope i ka mif file (hdcp_kmem.mif) hana ʻia mai ka lako polokalamu KEYENC (ʻāpana Encrypt Single Key for Single EEPROM ma ka ʻaoʻao 113) i ka /quartus/hdcp/ papa kuhikuhi.

4.3.4. Hoʻopili i ka Hoʻolālā
Ma hope o kou hoʻokomo ʻana i kāu mau kī hana HDCP ponoʻī ma ka FPGA a i ʻole ka papahana i nā kī hana HDCP i hoʻopili ʻia i ka EEPROM, hiki iā ʻoe ke hōʻuluʻulu i ka hoʻolālā.

1. E wehe i ka polokalamu Intel Quartus Prime Pro Edition a wehe /quartus/a10_hdmi2_demo.qpf.
2. Kaomi i ka Processing ➤ Start Compilation.

4.3.5. View ka Nā hualoaʻa
I ka pau ana o ka hoikeike, e hiki ia oe view nā hualoaʻa ma ka HDCPenabled HDMI hoʻokomo waho waho.
I ka view i nā hopena o ka hōʻikeʻike, e hahai i kēia mau ʻanuʻu:

1. E hoʻoikaika i ka papa Intel FPGA.
2. E hoʻololi i ka papa kuhikuhi i /quartus/.
3. Kākau i kēia kauoha ma ka Nios II Command Shell e hoʻoiho i ka Software Object File (.sof) i ka FPGA. nios2-hoʻonohonoho-of output_files/ .sof
4. E hoʻoikaika i ka HDCP i hoʻohana ʻia i ke kumu HDMI waho a hoʻopaʻa (inā ʻaʻole ʻoe i hana pēlā). Hōʻike ka ʻūhā waho HDMI i ka puka o kāu kumu waho HDMI.

4.3.5.1. Nā pihi kī a me nā hana LED
E hoʻohana i nā pihi pana a me nā hana LED ma ka papa e hoʻomalu i kāu hōʻike.

Papa 57. Pihi Puhi a me na mea kuhikuhi alakai (SUPPORT FRL = 0)

Pihi pihi/LED	Nā hana
cpu_resetn	E kaomi i hoʻokahi manawa e hana hou i ka ʻōnaehana.
mea hoʻohana_pb[0]	E kaomi hoʻokahi e hoʻololi i ka hōʻailona HPD i ke kumu HDMI maʻamau.
mea hoʻohana_pb[1]	• E kaomi a paʻa e aʻo i ke kumu TX e hoʻouna i ka hōʻailona hoʻopili DVI. • Hoʻokuʻu e hoʻouna i ka hōʻailona hoʻopili HDMI. • E hōʻoia i ka wikiō e hiki mai ana i loko o 8 bpc RGB kala waihoʻoluʻu.
mea hoʻohana_pb[2]	• E kaomi a paʻa no ke aʻo ʻana i ke kumu TX e hoʻōki i ka hoʻouna ʻana i nā InfoFrames mai nā hōʻailona sideband. • Hoʻokuʻu i ka hoʻouna ʻana i nā InfoFrames mai nā hōʻailona sideband.
alakaʻi_hoʻohana[0]	RX HDMI PLL kūlana laka. • 0: Wehe ʻia • 1: Paʻa
alakaʻi_hoʻohana[1]	RX HDMI kūlana laka kumu • 0: Ma ka liʻiliʻi o 1 kaila i wehe ʻia • 1: Paʻa nā kaha 3 a pau
alakaʻi_hoʻohana[2]	RX HDCP1x kūlana decryption IP. • 0: ʻAʻole hana • 1: ʻeleu
alakaʻi_hoʻohana[3]	RX HDCP2x kūlana decryption IP. • 0: ʻAʻole hana • 1: ʻeleu
alakaʻi_hoʻohana[4]	TX HDMI PLL kūlana laka. • 0: Wehe ʻia • 1: Paʻa
alakaʻi_hoʻohana[5]	TX transceiver PLL kūlana laka. • 0: Wehe ʻia • 1: Paʻa
alakaʻi_hoʻohana[6]	TX HDCP1x kūlana hoʻopunipuni IP. • 0: ʻAʻole hana • 1: ʻeleu
alakaʻi_hoʻohana[7]	TX HDCP2x kūlana hoʻopunipuni IP. • 0: ʻAʻole hana • 1: ʻeleu

Papa 58. Pihi Puhi a me na mea kuhikuhi alakai (SUPPORT FRL = 1)

Pihi pihi/LED	Nā hana
cpu_resetn	E kaomi i hoʻokahi manawa e hana hou i ka ʻōnaehana.
mea hoʻohana_dipsw	Hoʻololi DIP i wehewehe ʻia e ka mea hoʻohana e hoʻololi i ke ʻano passthrough. • OFF (kūlana paʻamau) = Passthrough Loaʻa ka HDMI RX ma ka FPGA i ka EDID mai waho a hāʻawi iā ia i ke kumu waho i pili ai. • ON = Hiki iā ʻoe ke hoʻomalu i ka helu FRL kiʻekiʻe loa o RX mai ka pahu Nios II. Hoʻololi ke kauoha i ka RX EDID ma o ka hoʻohana ʻana i ka helu FRL kiʻekiʻe loa. Nānā i Ke holo nei i ka hoʻolālā ʻana i nā uku FRL like ʻole ma ka ʻaoʻao 33 no ka ʻike hou aku e pili ana i ka hoʻonohonoho ʻana i nā uku FRL like ʻole.
hoʻomau…

Pihi pihi/LED	Nā hana
mea hoʻohana_pb[0]	E kaomi hoʻokahi e hoʻololi i ka hōʻailona HPD i ke kumu HDMI maʻamau.
mea hoʻohana_pb[1]	Mālama ʻia.
mea hoʻohana_pb[2]	E kaomi hoʻokahi no ka heluhelu ʻana i nā papa inoa SCDC mai ka paila i hoʻopili ʻia i ka TX o ke kāleka kaikamahine Bitec HDMI 2.1 FMC. Nānā: No ka hiki ke heluhelu, pono ʻoe e hoʻonoho iā DEBUG_MODE i ka 1 i loko o ka polokalamu.
mea hoʻohana_led_g[0]	RX FRL uaki PLL kūlana laka. • 0: Wehe ʻia • 1: Paʻa
mea hoʻohana_led_g[1]	RX HDMI kūlana laka wikiō. • 0: Wehe ʻia • 1: Paʻa
mea hoʻohana_led_g[2]	RX HDCP1x kūlana decryption IP. • 0: ʻAʻole hana • 1: ʻeleu
mea hoʻohana_led_g[3]	RX HDCP2x kūlana decryption IP. • 0: ʻAʻole hana • 1: ʻeleu
mea hoʻohana_led_g[4]	TX FRL uaki PLL kūlana laka. • 0: Wehe ʻia • 1: Paʻa
mea hoʻohana_led_g[5]	TX HDMI kūlana laka wikiō. • 0 = Wehe ʻia • 1 = Paʻa
mea hoʻohana_led_g[6]	TX HDCP1x kūlana hoʻopunipuni IP. • 0: ʻAʻole hana • 1: ʻeleu
mea hoʻohana_led_g[7]	TX HDCP2x kūlana hoʻopunipuni IP. • 0: ʻAʻole hana • 1: ʻeleu

4.4. Palekana o ke kī hoʻopunipuni i hoʻokomo ʻia ma ka hoʻolālā FPGA
Nui nā hoʻolālā FPGA e hoʻokō i ka hoʻopili ʻana, a aia pinepine ka pono e hoʻokomo i nā kī huna i ka bitstream FPGA. Ma nā ʻohana polokalamu hou, e like me Intel Stratix 10 a me Intel Agilex, aia kahi poloka Secure Device Manager e hiki ke hoʻolako paʻa a mālama i kēia mau kī huna. Ma kahi i loaʻa ʻole ai kēia mau hiʻohiʻona, hiki iā ʻoe ke hoʻopaʻa i ka ʻike o ka FPGA bitstream, me nā kī huna mea hoʻohana i hoʻokomo ʻia, me ka hoʻopili.
Pono e mālama pono ʻia nā kī mea hoʻohana i loko o kāu kaiapuni hoʻolālā, a hoʻohui maikaʻi i ka hoʻolālā me ka hoʻohana ʻana i kahi kaʻina hana palekana. Hōʻike kēia mau ʻanuʻu pehea e hiki ai iā ʻoe ke hoʻokō i kēlā kaʻina hana me nā mea hana Intel Quartus Prime.

1. E hoʻomohala a hoʻopololei i ka HDL ma Intel Quartus Prime ma kahi ʻano palekana ʻole.
2. E hoʻololi i ka hoʻolālā i kahi kaiapuni paʻa a hoʻokō i kahi kaʻina hana e hoʻohou i ke kī huna. Hoʻokomo ka hoʻomanaʻo ma ka chip i ka waiwai kī. Ke hoʻonui ʻia ke kī, ka hoʻomaka ʻana o ka hoʻomanaʻo file (.mif) hiki ke hoʻololi a hiki i ka "quartus_cdb –update_mif" assembler kahe ke hoʻololi i ke kī pale HDCP me ka ʻole o ka hoʻopili hou ʻana. He wikiwiki loa kēia ʻanuʻu e holo a mālama i ka manawa kumu.
3. A laila hoʻopili ka Intel Quartus Prime bitstream me ke kī FPGA ma mua o ka hoʻihoʻi ʻana i ka bitstream i hoʻopili ʻia i ka ʻāina palekana ʻole no ka hoʻāʻo ʻana a me ka hoʻoili ʻana.

Manaʻo ʻia e hoʻopau i ke komo debug āpau e hiki ke hoʻihoʻi i ke kī huna mai ka FPGA. Hiki iā ʻoe ke hoʻopau i nā mana debug ma ka hoʻopau ʻana i ka JTAG awa, a i ʻole e hoʻopau a koho houview ʻaʻohe hiʻohiʻona debug e like me ka mea hoʻoponopono hoʻomanaʻo i loko o ka ʻōnaehana a i ʻole Signal Tap hiki ke hoʻihoʻi i ke kī. E nānā i AN 556: Ke hoʻohana nei i nā hiʻohiʻona Hoʻolālā Palekana ma Intel FPGAs no ka ʻike hou aku e pili ana i ka hoʻohana ʻana i nā hiʻohiʻona palekana FPGA me nā pae kikoʻī e pili ana i ka hoʻopili ʻana i ka bitstream FPGA a hoʻonohonoho i nā koho palekana e like me ka hoʻopau ʻana iā J.TAG komo.

Nānā:
Hiki iā ʻoe ke noʻonoʻo i ka ʻanuʻu hou o ka obfuscation a i ʻole ka hoʻopili ʻana me kahi kī ʻē aʻe o ke kī huna ma ka waihona MIF.
ʻIke pili
AN 556: Ke hoʻohana nei i nā hiʻohiʻona hoʻolālā palekana i nā Intel FPGA

4.5. Nā Manaʻo Palekana
I ka hoʻohana ʻana i ka hiʻohiʻona HDCP, e noʻonoʻo i kēia mau manaʻo palekana.

• I ka hoʻolālā ʻana i kahi ʻōnaehana repeater, pono ʻoe e ālai i ka wikiō i loaʻa mai ke komo ʻana i ka TX IP i kēia mau kūlana:
  — Inā he HDCP-encrypted ka wikiō i loaʻa (ʻo ia hoʻi ke kūlana hoʻopunipuni hdcp1_enabled a i ʻole hdcp2_enabled mai ka RX IP i hōʻoia ʻia) a ʻaʻole i hoʻopili ʻia ka wikiō i hoʻouna ʻia (ʻo ia hoʻi, ʻaʻole hōʻoia ʻia ke kūlana encryption hdcp1_enabled a i ʻole hdcp2_enabled mai ka TX IP).
  — Inā ʻo HDCP TYPE 1 ka wikiō i loaʻa (ʻo ia hoʻi ka streamid_type mai ka RX IP i hōʻoia ʻia) a ʻo ka wikiō i hoʻouna ʻia ʻo HDCP 1.4 i hoʻopili ʻia (ʻo ia hoʻi ke kūlana encryption hdcp1_enabled mai ka TX IP i hōʻoia ʻia)
• Pono ʻoe e mālama i ka hūnā a me ka kūpaʻa o kāu mau kī hana HDCP, a me nā kī hoʻopāpā mea hoʻohana.
• Manaʻo ikaika ʻo Intel iā ʻoe e hoʻomohala i nā papahana Intel Quartus Prime a me nā kumu hoʻolālā files i loaʻa i nā kī hoʻopunipuni i loko o kahi pōʻaiapili helu palekana e pale i nā kī.
• Manaʻo ikaika ʻo Intel iā ʻoe e hoʻohana i nā hiʻohiʻona palekana hoʻolālā i nā FPGA no ka pale ʻana i ka hoʻolālā, me nā kī hoʻopili i hoʻopili ʻia, mai ke kope ʻole ʻia, hoʻohuli ʻenekinia, a me tampering

ʻIke pili
AN 556: Ke hoʻohana nei i nā hiʻohiʻona hoʻolālā palekana i nā Intel FPGA

4.6. Nā Kūlana Debug
Hōʻike kēia ʻāpana i ka hōʻailona kūlana HDCP pono a me nā ʻāpana polokalamu i hiki ke hoʻohana ʻia no ka debugging. Aia pū kekahi i nā nīnau nīnau pinepine (FAQ) e pili ana i ka holo ʻana i ka hoʻolālā example.

4.6.1. Nā hōʻailona kūlana HDCP
Nui nā hōʻailona kūpono e ʻike i ke kūlana hana o nā cores IP HDCP. Loaʻa kēia mau hōʻailona ma ka design example kiʻekiʻe a hoʻopaʻa ʻia i nā LED ma luna:

inoa hōʻailona	Hana
hdcp1_enabled_rx	RX HDCP1x IP Decryption Kūlana 0: ʻAʻole hana 1: ʻeleu
hdcp2_enabled_rx	RX HDCP2x IP Decryption Kūlana 0: ʻAʻole hana 1: ʻeleu
hdcp1_enabled_tx	TX HDCP1x IP Kūlana 0: ʻAʻole hana 1: ʻeleu
hdcp2_enabled_tx	TX HDCP2x IP Kūlana 0: ʻAʻole hana 1: ʻeleu

E nānā i ka Papa 57 ma ka ʻaoʻao 115 a me ka Papa 58 ma ka ʻaoʻao 115 no kā lākou mau hoʻokomo LED.
ʻO ke kūlana ikaika o kēia mau hōʻailona e hōʻike ana ua hōʻoia ʻia ka HDCP IP a loaʻa / hoʻouna i ke kahawai wikiō i hoʻopili ʻia. No kēlā me kēia kuhikuhi, HDCP1x a i ʻole HDCP2x wale nō
ʻeleu nā hōʻailona kūlana hoʻopunipuni/decryption. No exampʻAe, inā ʻeleʻele ʻo hdcp1_enabled_rx a i ʻole hdcp2_enabled_rx, hiki ke hoʻohana ʻia ka HDCP ma ka ʻaoʻao RX a wehe i ke kahawai wikiō i hoʻopili ʻia mai ke kumu wikiō waho.

4.6.2. Hoʻololi i nā ʻāpana polokalamu HDCP
No ka maʻalahi o ka HDCP debugging kaʻina hana, hiki iā ʻoe ke hoʻololi i nā ʻāpana ma hdcp.c.
Hōʻuluʻulu ka papa ma lalo i ka papa inoa o nā ʻāpana configurable a me kā lākou mau hana.

ʻĀpana	Hana
SUPPORT_HDCP1X	Hiki iā HDCP 1.4 ma ka ʻaoʻao TX
SUPPORT_HDCP2X	Hiki iā HDCP 2.3 ma ka ʻaoʻao TX
DEBUG_MODE_HDCP	E ho'ā i nā memo debug no TX HDCP
REPEATER_MODE	E ho'ā i ke ʻano hana hou no ka hoʻolālā HDCP example

No ka hoʻololi i nā ʻāpana, hoʻololi i nā waiwai i nā waiwai i makemake ʻia ma hdcp.c. Ma mua o ka hoʻomaka ʻana i ka hui ʻana, e hana i kēia hoʻololi i ka build_sw_hdcp.sh:

1. E ʻimi i ka laina aʻe a haʻi aku i waho e pale aku i ka polokalamu i hoʻololi ʻia file pani ia e ka mea kumu files mai ke ala hoʻokomo ʻo Intel Quartus Prime Software.
   
2.  Holo "./build_sw_hdcp.sh" e hōʻuluʻulu i ka polokalamu hou.
3. ʻO ka .elf i hana ʻia file hiki ke hoʻokomo ʻia i loko o ka hoʻolālā ma o nā ʻano ʻelua:
   a. Holo "nios2-download -g file inoa>". Hoʻoponopono hou i ka ʻōnaehana ma hope o ka pau ʻana o ke kaʻina hoʻoiho e hōʻoia i ka hana kūpono.
   b. Holo "quartus_cdb --update_mif" e hoʻonui i ka hoʻomaka ʻana o ka hoʻomanaʻo files. E holo i ka assembler e hana hou i .sof file e komo pū ana me ka polokalamu hou.

4.6.3. Nā nīnau i nīnau pinepine ʻia (FAQ)
Papa 59. Nā hōʻailona hōʻole a me nā alakaʻi

Helu	Hōʻailona hāʻule	Kuhikuhi
1.	Loaʻa i ka RX ke wikiō i hoʻopili ʻia, akā ke hoʻouna nei ka TX i kahi wikiō paʻa i ka uliuli a ʻeleʻele paha.	ʻO kēia ma muli o ka hōʻoia ʻole ʻana o TX me ka poho waho. ʻAʻole pono e hoʻouna ka mea hoʻopuka hou HDCP i ke wikiō ma ke ʻano hoʻopili ʻole inā hoʻopili ʻia ka wikiō e hiki mai ana mai luna mai. No ka hoʻokō ʻana i kēia, hoʻololi ke wikiō paʻa i ka ʻulaʻula a i ʻole ka ʻeleʻele i ka wikiō puka i ka wā ʻaʻole hana ka hōʻailona kūlana hoʻopunipuni TX HDCP i ka wā e hana ana ka hōʻailona kūlana decryption RX HDCP. No nā kuhikuhi pololei, e nānā i Nā Manaʻo Palekana ma ka ʻaoʻao 117. Akā naʻe, hiki i kēia ʻano ke hoʻopale i ke kaʻina hana debug ke hiki i ka hoʻolālā HDCP. Aia ma lalo ke ala e hoʻopau ai i ka pale wikiō i ka ex designample: 1. E huli i ka pili awa ma ka pae ki'eki'e o ka ex designample. Aia kēia awa i ka module hdmi_tx_top. 2. E hoʻololi i ka pili awa i kēia laina:
2.	ʻO ka hōʻailona kūlana hoʻopunipuni TX HDCP e ʻeleu ana akā hōʻike ʻia ke kiʻi hau ma ke kahawai lalo.	ʻO kēia ma muli o ka hoʻokahe ʻole ʻana o ke kahawai i lalo i ka wikiō i hoʻopili pololei ʻia. E hōʻoia ʻoe e hāʻawi i ka honua mau (LC128) i ka TX HDCP IP. Pono ka waiwai i ka waiwai hana a pololei.
3.	ʻAʻole paʻa a paʻa ʻole paha ka hōʻailona kūlana hoʻopunipuni TX HDCP.	ʻO kēia ma muli o ka hōʻoia ʻana o TX i kūleʻa ʻole me ke kahawai lalo. No ka hoʻomaʻamaʻa i ke kaʻina hana debugging, hiki iā ʻoe ke hana i ka DEBUG_MODE_HDCP ka palena ma hdcp.c. Nānā i Hoʻololi i nā ʻāpana polokalamu HDCP ma ka aoao 118 ma na alakai. ʻO ka 3a-3c e hiki mai ana ke kumu kūpono ʻole o ka hōʻoia TX.
3a.	Ke paʻi mau nei ka log debug software i kēia memo "ʻAʻole kākoʻo ʻia ʻo HDCP 1.4 e ka downstream (Rx)".	Hōʻike ka memo i ke kākoʻo ʻole o ke kahawai i lalo i ka HDCP 2.3 a me HDCP 1.4. E hōʻoia i ke kākoʻo ʻana o ke kahawai lalo i ka HDCP 2.3 a i ʻole HDCP 1.4.
3b.	Hāʻule ka hōʻoia TX i ka hapalua.	Loaʻa kēia ma muli o kekahi ʻāpana o ka hōʻoia TX e like me ka hōʻoia hōʻailona, ​​​​ka nānā ʻāina a me nā mea hiki ke hāʻule. E hōʻoia i ka hoʻohana ʻana i ke kī hana akā ʻaʻole ke kī facsimile.
3c.	Ke paʻi mau nei ka log debug software i ka "Re-authentication	Ke hōʻike nei kēia memo ua noi ka poʻe i lalo i ka hōʻoia hou ʻana no ka mea ʻaʻole i wehe pololei ʻia ka wikiō i loaʻa. E hōʻoia ʻoe e hāʻawi i ka honua mau (LC128) i ka TX HDCP IP. Pono ka waiwai i ka waiwai hana a pololei ka waiwai.
hoʻomau…

Helu	Hōʻailona hāʻule	Kuhikuhi
	koi ʻia” ma hope o ka pau ʻana o ka hōʻoia HDCP.
4.	ʻAʻole hana ka hōʻailona kūlana decryption RX HDCP ʻoiai ua hiki i ke kumu o luna ke hiki iā HDCP.	Hōʻike kēia ʻaʻole i hoʻokō ka RX HDCP IP i ka mokuʻāina i hōʻoia ʻia. Ma ka paʻamau, ka REPEATER_MODE Hoʻohana ʻia ka ʻāpana i ka hoʻolālā example. Ina ka REPEATER_MODE ua hoʻohana ʻia, e hōʻoia i ka hōʻoia ʻana o ka TX HDCP IP. I ka manawa e REPEATER_MODE hiki ke hoʻohālikelike ʻia, hoʻāʻo ka RX HDCP IP i ka hōʻoia ʻana ma ke ʻano he mea hoʻihoʻi hou inā pili ka TX i kahi pahu hiki i ka HDCP. Hoʻopau ka hōʻoia i ka hapalua ʻoiai ke kali ʻana i ka TX HDCP IP e hoʻopau i ka hōʻoia me ke kahawai lalo a hāʻawi i ka RECEIVERID_LIST i ka RX HDCP IP. ʻO ka manawa hoʻopau e like me ka wehewehe ʻana ma ka HDCP Specification he 2 kekona. Inā ʻaʻole hiki i ka TX HDCP IP ke hoʻopau i ka hōʻoia ʻana i kēia manawa, mālama ke kumu i luna i ka hōʻoia ʻana me he hemahema a hoʻomaka i ka hōʻoia hou ʻana e like me ka mea i ʻōlelo ʻia ma ka HDCP Specification.
		Nānā: • Nānā i Hoʻololi i nā ʻāpana polokalamu HDCP ma ka ʻaoʻao 118 no ke ala e hoʻopau ai i ka REPEATER_MODE ʻāpana no ke kumu hoʻopiʻi. Ma hope o ka hoʻopau ʻana i ka REPEATER_MODE hoʻohālikelike, hoʻāʻo mau ka RX HDCP IP i ka hōʻoia ʻana ma ke ʻano he mea hoʻokipa hope. ʻAʻole i puka ka TX HDCP IP i ke kaʻina hana hōʻoia.
		• Ina ka REPEATER_MODE ʻAʻole hiki ke hoʻohana ʻia ka parameter, e hōʻoia i ke kī HDCP i hāʻawi ʻia i ka HDCP IP ka waiwai hana a pololei ka waiwai.
5.	ʻAʻole paʻa ka hōʻailona kūlana decryption RX HDCP.	ʻO kēia ke ʻano ua noi ka RX HDCP IP i ka hōʻoia hou ʻana ma hope o ka loaʻa ʻana o ka mokuʻāina i hōʻoia ʻia. Ma muli paha kēia o ka wikiō i hoʻopili ʻia ʻaʻole i decrypted pololei ʻia e ka RX HDCP IP. E hōʻoia i ka honua mau (LC128) i hāʻawi ʻia i ka RX HDCP IP core ka waiwai hana a pololei ka waiwai.

HDMI Intel Arria 10 FPGA IP Design Example Nā waihona alakaʻi hoʻohana

No nā mana hou loa o kēia alakaʻi hoʻohana, e nānā iā HDMI Intel® Arria 10 FPGA IP Design Example alakaʻi hoʻohana. Inā ʻaʻole i helu ʻia kahi IP a i ʻole ka mana lako polokalamu, pili ke alakaʻi mea hoʻohana no ka IP mua a i ʻole ka mana polokalamu.
Ua like nā mana IP me nā polokalamu polokalamu Intel Quartus Prime Design Suite a hiki i ka v19.1. Mai ka polokalamu polokalamu Intel Quartus Prime Design Suite 19.2 a i ʻole ma hope, IP
Loaʻa i nā cores kahi papahana hoʻololi IP hou.

Moʻolelo Hoʻoponopono no HDMI Intel Arria 10 FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2022.12.27	22.4	19.7.1	Hoʻohui ʻia kahi ʻāpana hou no ke koho ʻana i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine HDMI i ka ʻāpana Hardware a me nā Pono Pūnaewele o ka hoʻolālā example no HDMI 2.0 (ʻano non-FRL).
2022.07.29	22.2	19.7.0	• Hoʻolaha no ka wehe ʻana i ka mea Cygwin mai ka Windows* version o Nios II EDS a me ke koi e hoʻokomo i ka WSL no nā mea hoʻohana Windows*. • Hōʻano hou i ka mana kāleka kaikamahine mai ka Hōʻike 4 a i ka 9 inā pili i ka palapala holoʻokoʻa.
2021.11.12	21.3	19.6.1	• Hoʻohou i ka ʻāpana ʻāpana o ka hale kūʻai i hoʻopili ʻia i nā kī hana HDCP ma ka hoʻomanaʻo flash waho a i ʻole EEPROM (Kōkoʻo HDCP Key Management = 1) no ka wehewehe ʻana i ka pono lako polokalamu hoʻopuna kī (KEYENC). • Wehe ʻia kēia mau helu: — Lahui ʻikepili o Facsimile Key R1 no RX Private Key — Nā ʻikepili ʻikepili o nā kī hana HDCP (Placeholder) — Lahui ʻikepili o HDCP Protection Key (Predefined key) — Hoʻomaka ʻia ke kī pale HDCP ma hdcp2x_tx_kmem.mif — Ua hoʻomaka ʻia ke kī pale HDCP ma hdcp1x_rx_kmem.mif — Hoʻomaka ʻia ke kī pale HDCP ma hdcp1x_tx_kmem.mif • Ua hoʻoneʻe ʻia ka ʻāpana HDCP Key Mapping mai DCP Key Files mai Debug Guidelines e mālama i nā kī hana HDCP maʻamau ma ka FPGA (Kākoʻo HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Wehe ʻia ka ʻōlelo no ka ncsim
2021.05.12	21.1	19.6.0	• Hoʻohui ʻia i ka wā SUPPORT FRL = 1 a i ʻole SUPPORT HDCP KEY MANAGEMENT = 1 i ka wehewehe no ke Kiʻi 29 HDCP Ma luna o HDMI Design Example Palapala Kii. • Hoʻohui i nā ʻanuʻu ma ka hoʻomanaʻo kī HDCP files ma Design Walkthrough. • Hoʻohui ʻia i ka wā SUPPORT FRL = 0 i ka ʻāpana E hoʻonohonoho i ka ardware. • Hoʻohui i ka ʻanuʻu e hoʻohuli i ke kākoʻo HDCP Key Management parameter ma Generate the Design. • Hoʻohui i kahi ʻāpana hou i hoʻopili ʻia i nā kī hana HDCP i hoʻopili ʻia ma ka hoʻomanaʻo uila waho a i ʻole EEPROM (Kākoʻo HDCP Key Management = 1).
hoʻomau…

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
			• Hoʻololi hou ʻia ka papa ʻaina Push Push a me LED Indicators i Push Button a me LED Indicators (SUPPORT FRL = 0). • Pākuʻi Pākuʻi Pākuʻi a me nā hōʻailona LED (SUPPORT FRL = 1). • Hoʻohui i kahi mokuna hou Palekana o Encryption Key Hoʻokomo ʻia ma FPGA Design. • Hoʻohui i kekahi mokuna Debug Guidelines a me nā ʻāpana Nā hōʻailona kūlana HDCP, hoʻololi i ka ʻāpana polokalamu HDCP a me nā nīnau i nīnau pinepine ʻia.
2021.04.01	21.1	19.6.0	• Pono ʻia nā ʻāpana Kiʻi Hou no RX-When a i ʻole TX-When Design. • Papa Hoʻohou ʻia RTL Files. • Hōʻike hou ʻia ʻo HDMI RX Nā mea kiʻekiʻe. • Wehe ʻia ka ʻāpana HDMI RX Top Link Training Process. • Hoʻohou i nā ʻanuʻu i ka holo ʻana i ka hoʻolālā ma nā uku FRL ʻokoʻa. • Hōʻano hou kiʻi HDMI 2.1 Design Example Papahana Uku. • Nā hōʻailona hōʻailona hōʻailona hōʻailona papaʻaina. • Hōʻike hou ʻia ʻo HDMI RX-TX Block Diagram e hoʻohui i kahi pilina mai Transceiver Arbiter a i TX luna.
2020.09.28	20.3	19.5.0	• Wehe i ka memo i ka HDMI 2.1 hoʻolālā example ma ke ʻano FRL e kākoʻo wale i nā hāmeʻa māmā –1 ma ka HDMI Intel FPGA IP Design Example alakaʻi hoʻomaka wikiwiki no nā mea hana Intel Arria 10 a me HDMI 2.1 Design Example (Kākoʻo FRL = 1) pauku. Kākoʻo ka hoʻolālā i nā māka wikiwiki a pau. • Wehe ʻia ka ʻike ls_clk mai nā hoʻolālā HDMI 2.1 example mau pauku pili. ʻAʻole hoʻohana hou ʻia ka domain ls_clk i ka ex designample. • Hoʻohou i nā kiʻi poloka no ka hoʻolālā HDMI 2.1 example ma ke ʻano FRL ma ka HDMI 2.1 Design Example (Kākoʻo FRL = 1), Hana ʻana i nā ʻāpana hoʻolālā RX- wale a i ʻole TX-Whenly Designs Design Components, a me nā ʻāpana Clocking Scheme. • Hoʻohou i nā papa kuhikuhi a hana ʻia files papa inoa ma nā ʻāpana Papa kuhikuhi. • Wehe i nā hōʻailona pili ʻole, a hoʻohui a hoʻoponopono paha i ka wehewehe ʻana o kēia HDMI 2.1 hoʻolālā exampnā hōʻailona ma ka ʻāpana Interface Signals: — sys_init — txpll_frl_locked — tx_os — nā hōʻailona txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Hoʻohui i kēia mau ʻāpana ma ka ʻāpana Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — E hoohana i ka FPLL — POLARITY_INVERSION
hoʻomau…

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
			• Hoʻohou i nā kiʻi poloka no ka hoʻolālā HDMI 2.0 example no ka polokalamu Intel Quartus Prime Pro Edition ma ka HDMI 2.0 Design Example (Kākoʻo FRL = 0), Ke hana ʻana i nā ʻāpana hoʻolālā RX-Wāhi a i ʻole TX-Whenly Design Design Components, a me nā ʻāpana Clocking Scheme. • Hoʻohou i ka uaki a hōʻano hou i nā inoa hōʻailona ma ka ʻāpana Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering. • Wehe i nā hōʻailona pili ʻole, a hoʻohui a hoʻoponopono paha i ka wehewehe ʻana o kēia HDMI 2.0 design exampnā hōʻailona ma ka ʻāpana Interface Signals: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — nā hōʻailona nios_tx_i2c* — mau hoailona hdmi_ti_i2c* — nā hōʻailona tx_i2c_avalon* — uaki_alahaka_0_ma_clk_clk — reset_bridge_0_reset_reset_n — nā hōʻailona i2c_master* — nā hōʻailona nios_tx_i2c* — ana_pono_pio_waho_pili n_puka — nā hōʻailona oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* hōʻailona • Hoʻohui ʻia kahi leka ʻaʻole i kākoʻo ʻia ka simulation testbench no nā hoʻolālā me ka E hoʻokomo i ka I2C ua hoʻohana ʻia ka ʻāpana a hōʻano hou i ka memo simulation ma ka ʻāpana Simulation Testbench. • Hoʻohou i ka ʻāpana Hoʻonui i kāu Hoʻolālā.
2020.04.13	20.1	19.4.0	• Hoʻohui ʻia kahi leka e pili ana ka hoʻolālā HDMI 2.1 example ma ke ʻano FRL e kākoʻo wale i nā hāmeʻa māmā –1 ma ka HDMI Intel FPGA IP Design Example alakaʻi hoʻomaka wikiwiki no nā mea hana Intel Arria 10 a me ka wehewehe kikoʻī no ka HDMI 2.1 Design Example (Kākoʻo FRL = 1) pauku. • Hoʻoneʻe i ka HDCP Ma luna o HDMI Design Example no ka ʻāpana Intel Arria 10 Devices mai ka HDMI Intel FPGA IP User Guide. • Hoʻoponopono i ka ʻāpana Simulating the Design e hoʻokomo i nā leo sample generator, sideband data generator, and auxiliary data generator and updated the successful simulation message. • Wehe ʻia ka memo i ʻōlelo ʻia he simulation wale nō Kākoʻo iā FRL palapala hoʻolālā kino. Loaʻa ka simulation i kēia manawa no Kākoʻo iā FRL nā hoʻolālā i hiki. • Hoʻohou i ka wehewehe hiʻona ma ka wehewehe kikoʻī no HDMI 2.1 Design Example (Support FRL Enabled) pauku.
hoʻomau…

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
			• Hoʻoponopono i ke kiʻikuhi poloka ma ka HDMI 2.1 RX-TX Design Block Diagram, Design Components, a me ka hana ʻana i nā ʻāpana RX-Only a i ʻole TX-Only Designs no ka HDMI 2.1 design example. Hoʻohui ʻia nā ʻāpana hou a wehe ʻia nā ʻāpana ʻaʻole pili hou. • Hoʻoponopono i ka ʻōlelo aʻoaʻo palapala main.c ma ka ʻāpana Creating RX-Only a i ʻole TX-Only Designs. • Hoʻohou i nā ʻāpana Papa kuhikuhi e hoʻohui i nā waihona hou a me files no ka HDMI 2.0 a me ka HDMI 2.1 hoʻolālā examples. • Hoʻohou i ka ʻāpana Lako Paʻa a me nā Pono Pūnaewele no ka hoʻolālā HDMI 2.1 example. • Hoʻohou i ke kiʻikuhi poloka a me nā wehewehe hōʻailona ma ka Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering section no HDMI 2.1 design example. • Hoʻohui i kahi ʻāpana hou, E holo ana i ka Hoʻolālā ma nā ʻokoʻa FRL Rates, no ka HDMI 2.1 hoʻolālā examples. • Hoʻohou i ke kiʻikuhi poloka a me nā wehewehe hōʻailona ma ka ʻāpana Clocking Scheme no HDMI 2.1 design example. • Hoʻohui i ka wehewehe ʻana e pili ana i ka hoʻololi DIP mea hoʻohana ma ka ʻāpana Hoʻonohonoho Hardware no ka hoʻolālā HDMI 2.1 example. • Hoʻohou i ka ʻāpana Hoʻolālā Hoʻolālā no ka hoʻolālā HDMI 2.1 example. • Hoʻohou i ka ʻāpana Hoʻonui i kāu Hoʻolālā. • Hoʻohou i nā ʻāpana Simulation Testbench no ka hoʻolālā HDMI 2.0 a me HDMI 2.1 examples.
2020.01.16	19.4	19.3.0	• Hoʻohou i ka HDMI Intel FPGA IP Design ExampʻO ke alakaʻi hoʻomaka wikiwiki no ka ʻāpana Intel Arria 10 Devices me ka ʻike e pili ana i ka hoʻolālā HDMI 2.1 hou i hoʻohui ʻia.ample me ke ʻano FRL. • Hoʻohui i kahi mokuna hou, ka wehewehe kikoʻī no ka HDMI 2.1 Design Example (Support FRL Enabled) i loaʻa nā ʻike pili āpau e pili ana i ka hoʻolālā hoʻolālā hou i hoʻohui ʻiaample. • Kapa hou i ka HDMI Intel FPGA IP Design Example wehewehe kikoʻī i ka wehewehe kikoʻī no ka HDMI 2.0 Design Example no ka maopopo loa.
2019.10.31	18.1	18.1	• Hoʻohui ʻia files ma ka waihona tx_control_src: ti_i2c.c a me ti_i2c.h. • Hoʻohui i kākoʻo no ka hoʻoponopono hou ʻana o ke kāleka kaikamahine FMC 11 ma nā ʻāpana Lako a me nā lako polokalamu a me ka hōʻuluʻulu ʻana a me ka hoʻāʻo ʻana i nā ʻāpana Hoʻolālā. • Wehe 'ia ka pauku Ho'olālā. Ua hoʻoholo ʻia ka palena e pili ana i ka uhaki ʻana i ka manawa i nā palena skew kiʻekiʻe ma ka mana 18.1 o ka HDMI Intel FPGA IP. • Hoʻohui i kahi ʻāpana RTL hou, BITEC_DAUGHTER_CARD_REV, i hiki iā ʻoe ke koho i ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec HDMI.
hoʻomau…

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
			• Hoʻohou i ka wehewehe ʻana no nā hōʻailona fmcb_dp_m2c_p a me fmcb_dp_c2m_p e hoʻokomo i ka ʻike e pili ana i nā hōʻano hou kāleka kaikamahine FMC 11, 6, a me 4. • Hoʻohui ʻia nā hōʻailona hou no ka hoʻoponopono hou ʻana o ke kāleka kaikamahine Bitec 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Hoʻohui i kahi ʻāpana e pili ana i ka hoʻonui ʻana i kāu hoʻolālā.
2017.11.06	17.1	17.1	• Hoʻololi hou i ka inoa HDMI IP core i HDMI Intel FPGA IP e like me ka Intel rebranding. • Hoʻololi i ka huaʻōlelo Qsys i ka mea hoʻolālā Platform. • Hoʻohui i ka ʻike e pili ana i ka Dynamic Range a me Mastering InfoFrame (HDR) hoʻokomo a me kāna hiʻohiʻona. • Hoʻohou i ke ʻano o ka papa kuhikuhi: - Hoʻohui ʻia nā palapala a me nā waihona polokalamu a me files. - Hōʻano hou ʻia maʻamau a me hdr files. — Wehe ia atx files. — Hoʻokaʻawale ʻia files no Intel Quartus Prime Standard Edition a me Intel Quartus Prime Pro Edition. • Hoʻohou i ka pauku Generating the Design e hoʻohui i ka mea i hoʻohana ʻia e like me 10AX115S2F4I1SG. • Hoʻoponopono i ka pākēneka data transceiver no 50-100 MHz TMDS alapinepine i ka 2550-5000 Mbps. • Hoʻohou i ka ʻike loulou RX-TX hiki iā ʻoe ke hoʻokuʻu i ke pihi user_pb[2] e hoʻopau i ka kānana waho. • Hoʻohou i ka Nios II software flow diagram e pili ana i nā mana no ka haku I2C a me ke kumu HDMI. • Hoʻohui ʻia ka ʻike e pili ana i ka Hoʻolālā Example Nā palena GUI. • Hoʻohui ʻia nā ʻāpana hoʻolālā HDMI RX a me TX Top. • Hoʻohui ʻia kēia mau hōʻailona kiʻekiʻe HDMI RX a me TX: — mgmt_clk - hoʻoponopono hou — i2c_clk — hdmi_clk_in — Wehe ʻia kēia mau hōʻailona kiʻekiʻe HDMI RX a me TX: • mana • i2c_clk
hoʻomau…

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
			• Hoʻohui ʻia kahi memo e hoʻāʻo ʻia ka hoʻonohonoho analog transceiver no ka Intel Arria 10 FPGA Development Kit a me Bitec HDMI 2.0 Kāleka kaikamahine. Hiki iā ʻoe ke hoʻololi i ka hoʻonohonoho analog no kāu papa. • Hoʻohui i kahi loulou no ka hoʻoponopono ʻana e pale aku i ka piʻi ʻana o ka PLL cascading a i ʻole nā ​​​​ala ala wati hoʻolaʻa ʻole no Intel Arria 10 PLL reference clock. • Hoʻohui i kahi leka ʻaʻole hiki iā ʻoe ke hoʻohana i kahi transceiver RX pin ma ke ʻano he CDR refclk no HDMI RX a i ʻole he TX PLL refclk no HDMI TX. • Hoʻohui i kahi memo e pili ana i ka hoʻohui ʻana i set_max_skew constraint no nā hoʻolālā e hoʻohana ana i ka TX PMA a me ka PCS paʻa.
2017.05.08	17.0	17.0	• Ua kapa hou ʻia ʻo Intel. • Hoʻololi i ka helu hapa. • Hoʻohou i ke ʻano o ka papa kuhikuhi: - Hoʻohui hdr files. — Ua hoʻololi ʻia ka qsys_vip_passthrough.qsys iā nios.qsys. — Hoʻohui ʻia files i koho ʻia no Intel Quartus Prime Pro Edition. • ʻIke hou ʻia e hana pū ana ka poloka RX-TX Link i kāna kānana waho ma ka High Dynamic Range (HDR) Infoframe mai ka ʻikepili kōkua HDMI RX a hoʻokomo i kahi example HDR Infoframe i ka ʻikepili kōkua o ka HDMI TX ma o Avalon ST multiplexer. • Hoʻohui i kahi memo no ka wehewehe ʻana i ka Transceiver Native PHY e hoʻokō i ka HDMI TX inter-channel skew koi, pono ʻoe e hoʻonohonoho i ke ʻano TX channel bonding mode ma ka Arria 10 Transceiver Native PHY hoʻoponopono hoʻoponopono i. PMA a me PCS hoʻopaʻa. • Hōʻano hou i ka wehewehe no ka os a me nā hōʻailona ana. • Hoʻololi i nā oversampling no ka helu ʻikepili transceiver like ʻole ma kēlā me kēia TMDS uaki alapinepine e kākoʻo TX FPLL papahana uaki pololei. • Hoʻololi i ka TX IOPLL i TX FPLL cascade clocking scheme i TX FPLL direct scheme. • Hoʻohui hou i nā hōʻailona TX PMA. • Ua hoʻoponopono ʻia ʻo USER_LED[7].ampkūlana ling. Hōʻike ka 1 i ka oversampalakaʻi ʻia (ka helu ʻikepili <1,000 Mbps ma Arria 10 hāmeʻa). • Hōʻano hou HDMI Design Example Kākoʻo Simulators papaʻaina. ʻAʻole kākoʻo ʻia ʻo VHDL no NCSim. • Hoʻohui i ka loulou i ka mana waihona o ka Arria 10 HDMI IP Core Design Example alakaʻi hoʻohana.
2016.10.31	16.1	16.1	Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Online Version
Hoʻouna Manaʻo
ID: 683156
Manaʻo: 2022.12.27

Palapala / Punawai

intel HDMI Arria 10 FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

Nā kuhikuhi

• Palapala Hoʻohana