logo intelHDMI Arria 10 FPGA IP Design Example
Pandhuan panggunaintel HDMI Arria 10 FPGA IP Design ExampleHDMI Intel® Arria 10 FPGA IP
Desain Example Pandhuan pangguna
Dianyari kanggo Intel®Quartus®
Perdhana Design Suite: 22.4
IP Versi: 19.7.1

Isine ndhelikake
1 HDMI Intel® FPGA IP Design ExampPandhuan Miwiti Cepet kanggo Piranti Intel® Arria® 10
2 Desain HDMI 2.1 Example (Dhukungan FRL = 1)
3 Desain HDMI 2.0 Example (Dhukungan FRL = 0)
4 HDCP Swara HDMI 2.0/2.1 Desain Example
5 HDMI Intel Arria 10 FPGA IP Design Example Arsip Pandhuan pangguna
6 Sajarah révisi kanggo HDMI Intel Arria 10 FPGA IP Design Example Pandhuan pangguna
7 Dokumen / Sumber Daya
7.1 Referensi
8 Kiriman sing gegandhengan

HDMI Intel® FPGA IP Design ExampPandhuan Miwiti Cepet kanggo Piranti Intel® Arria® 10

Piranti HDMI Intel® 10 duwe simulasi testbench lan desain hardware sing ndhukung kompilasi lan testing hardware.
FPGA IP desain example kanggo Intel Arria®
HDMI Intel FPGA IP nawakake ex desain ing ngisor ikiamples:

  • Desain ngirim ulang HDMI 2.1 RX-TX kanthi mode fixed rate link (FRL) diaktifake
  • Desain ngirim ulang HDMI 2.0 RX-TX kanthi mode FRL dipateni
  • HDCP liwat HDMI 2.0 desain

Cathetan: Fitur HDCP ora kalebu ing piranti lunak Intel® Quartus Prime Pro Edition.
Kanggo ngakses fitur HDCP, hubungi Intel ing https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Nalika sampeyan generate ex desainample, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware.
Gambar 1. Langkah Pengembanganintel HDMI Arria 10 FPGA IP Design Example - Langkah PembangunanInformasi sing gegandhengan
HDMI Intel FPGA IP User Guide
1.1. Nggawe Desain
Gunakake editor parameter HDMI Intel FPGA IP ing piranti lunak Intel Quartus Prime kanggo ngasilake ex desainamples. Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
Diwiwiti karo Nios® II EDS ing piranti lunak Intel Quartus Prime Pro Edition versi 19.2 lan versi lunak Intel Quartus Prime Standard Edition 19.1, Intel wis mbusak komponen Cygwin ing Windows * versi Nios II EDS, ngganti karo Windows * Subsytem kanggo Linux (WSL). Yen sampeyan pangguna Windows*, sampeyan kudu nginstal WSL sadurunge nggawe mantan desainample.
Gambar 2. Ngasilake Alur Desainintel HDMI Arria 10 FPGA IP Design Example - Ngasilake Aliran Desain

  1. Gawe proyek sing nargetake kulawarga piranti Intel Arria 10 lan pilih piranti sing dikarepake.
  2. Ing Katalog IP, temokake lan klik kaping pindho Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Jendhela Varian IP Anyar utawa Variasi IP Anyar katon.
  3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip utawa .qsys.
  4. Klik OK. Editor parameter katon.
  5. Ing tab IP, atur paramèter sing dikarepake kanggo TX lan RX.
  6. Nguripake parameter Dhukungan FRL kanggo generate HDMI 2.1 desain example ing mode FRL. Pateni kanggo ngasilake desain HDMI 2.0 example tanpa FRL.
  7. Ing Design ExampIng tab, pilih Arria 10 HDMI RX-TX Retransmit.
  8. Pilih Simulasi kanggo generate testbench, lan pilih Synthesis kanggo generate desain hardware example.Sampeyan kudu milih paling siji saka opsi iki kanggo generate ex desainample files. Yen sampeyan milih loro, wektu generasi luwih suwe.
  9. Kanggo Generate File Format, pilih Verilog utawa VHDL.
  10. Kanggo Target Development Kit, pilih Intel Arria 10 GX FPGA Development Kit. Yen sampeyan milih kit pangembangan, piranti target (dipilih ing langkah 4) diganti supaya cocog karo piranti ing papan target. Kanggo Intel Arria 10 GX FPGA Development Kit, piranti standar yaiku 10AX115S2F4I1SG.
  11. Klik Generate Examplan Desain.

Informasi sing gegandhengan
Carane nginstal Windows* Subsystem for Linux* (WSL) ing Windows* OS?
1.2. Simulasi Desain
Testbench HDMI simulates desain loopback serial saka Kayata TX kanggo Kayata RX. Generator pola video internal, audio sampgenerator le, generator data sideband, lan modul generator data tambahan drive Kayata HDMI TX lan output serial saka Kayata TX nyambung menyang Kayata RX ing testbench.
Gambar 3. Alur Simulasi Desainintel HDMI Arria 10 FPGA IP Design Example - Nggawe Alur Desain 1

  1. Pindhah menyang folder simulasi sing dikarepake.
  2. Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator.
  3. Analisis asil.

Tabel 1. Langkah-langkah kanggo Run Simulasi

Simulator Direktori Kerja instruksi
 Riviera-PRO*  /simulasi/aldec Ing baris printah, ketik
vsim -c -do aldec.do
ModelSim*  / simulasi / mentor Ing baris printah, ketik
vsim -c -do mentor.do
 VCS*  /simulasi/synopsys/vcs Ing baris printah, ketik
sumber vcs_sim.sh
 VCS MX  /simulasi/synopsys/vcsmx Ing baris printah, ketik
sumber vcsmx_sim.sh
 Xcelium * Paralel  / simulasi / xcelium Ing baris printah, ketik
sumber xcelium_sim.sh

Simulasi sing sukses dipungkasi kanthi pesen ing ngisor iki:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulasi pass
1.3. Nyusun lan Nguji Desainintel HDMI Arria 10 FPGA IP Design Example - Compiling lan Testing Desain

Kanggo ngumpulake lan mbukak test demonstrasi ing ex hardwareampdesain, tindakake langkah iki:

  1. Priksa hardware exampgenerasi desain le lengkap.
  2. Bukak piranti lunak Intel Quartus Prime lan bukak file .qpf file.
    • HDMI 2.1 desain example karo Dhukungan FRL aktif: direktori proyek/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 desain example karo Dhukungan FRL dipatèni: projected irectory/quartus/a10_hdmi2_demo.qpf
  3. Klik Processing ➤ Start Compilation.
  4. Sawise kompilasi sukses, a .sof file bakal digawe ing quartus/output_files direktori.
  5. Sambungake menyang port FMC on-board B (J2):
    • HDMI 2.1 desain exampkaro Dhukungan FRL aktif: Bitec HDMI 2.1 FMC Putri Card Rev 9
    Cathetan: Sampeyan bisa milih revisi kertu putri Bitec HDMI. Ing Design ExampIng tab, nyetel HDMI Putri Card Revisi kanggo salah siji Revisi 9, Revisi utawa ora ana kertu putri. Nilai standar yaiku Revisi 9.
    • HDMI 2.0 desain exampkaro Dhukungan FRL dipatèni: Bitec HDMI 2.0 FMC Putri Card Rev 11
  6. Sambungake TX (P1) saka kertu putri Bitec FMC menyang sumber video external.
  7. Sambungake RX (P2) saka kertu putri Bitec FMC menyang sink video external utawa analyzer video.
  8. Priksa manawa kabeh switch ing papan pangembangan ing posisi standar.
  9. Ngatur piranti Intel Arria 10 milih ing Papan pembangunan nggunakake .sof file (Tools ➤ Programmer ).
  10. Analisa kudu nampilake video sing digawe saka sumber kasebut.

Informasi sing gegandhengan
Intel Arria 10 FPGA Development Kit User Guide
1.4. HDMI Intel FPGA IP Design Examplan Parameter
Tabel 2.
HDMI Intel FPGA IP Design Example Parameter kanggo Intel Arria 10 Piranti Opsi iki kasedhiya kanggo piranti Intel Arria 10 mung.

Paramèter Nilai

Katrangan
Kasedhiya Design Example
Pilih Desain Arria 10 HDMI RX-TX Retransmit Pilih design example kanggo kui.

Desain Example Files
Simulasi Urip, Pateni Nguripake pilihan iki kanggo generate perlu files kanggo testbench simulasi.
Sintesis Urip, Pateni Nguripake pilihan iki kanggo generate perlu files kanggo kompilasi Intel Quartus Prime lan demonstrasi hardware.

Format HDL sing digawe
Ngasilake File Format Verilog, VHDL Pilih format HDL disenengi kanggo ex desain kuiample filenyetel.
Cathetan: Opsi iki mung nemtokake format kanggo IP tingkat paling dhuwur sing digawe files. Kabeh liyane files (misample testbenches lan tingkat ndhuwur files kanggo demonstrasi hardware) ana ing format Verilog HDL

Kit Pangembangan Target
Pilih Papan Tanpa Development Kit, Pilih Papan kanggo desain diangkah example.
Arria 10 GX FPGA Development Kit,

Kit Pangembangan Kustom

 • Ora Kit Development: Opsi iki ora kalebu kabeh aspek hardware kanggo ex desainample. Inti IP nyetel kabeh tugas pin menyang pin virtual.
• Arria 10 GX FPGA Development Kit: Opsi iki kanthi otomatis milih piranti target project kanggo cocog piranti ing kit pembangunan iki. Sampeyan bisa ngganti piranti target nggunakake Ngganti Piranti Target parameter yen revisi papan sampeyan duwe varian piranti sing beda. Inti IP nyetel kabeh tugas pin miturut kit pangembangan.
•Custom Development Kit: Pilihan iki ngidini ex desainample kanggo dites ing kit pembangunan pihak katelu karo Intel FPGA. Sampeyan bisa uga kudu nyetel tugas pin dhewe.

Piranti Target
Ngganti Piranti Target Urip, Pateni Uripake pilihan iki banjur pilih varian piranti sing disenengi kanggo kit pangembangan.

Desain HDMI 2.1 Example (Dhukungan FRL = 1)

Desain HDMI 2.1 example ing mode FRL nduduhake siji HDMI Kayata loopback podo cacahe papat saluran RX lan papat saluran TX.
Tabel 3. HDMI 2.1 Desain Example kanggo Intel Arria 10 Piranti

Desain Example Data Rate Mode Saluran

Tipe Loopback
Arria 10 HDMI RX-TX Retransmit • 12 Gbps (FRL)
• 10 Gbps (FRL)
• 8Gbps (FRL)
• 6 Gbps (FRL)
• 3 Gbps (FRL)
• <6 Gbps (TMDS)		 Simpleks Paralel karo buffer FIFO

Fitur

  • Desain instantiates FIFO buffer kanggo nindakake langsung HDMI stream video passthrough antarane HDMI 2.1 sink lan sumber.
  • Desain kasebut bisa ngalih ing antarane mode FRL lan mode TMDS sajrone wektu mlaku.
  • Desain nggunakake status LED kanggo debugging awal stage.
  • Desain kasebut dilengkapi karo conto HDMI RX lan TX.
  • Desain nduduhake sisipan lan nyaring Dynamic Range lan Mastering (HDR) InfoFrame ing modul link RX-TX.
  • Desain rembugan tingkat FRL antarane sink disambungake kanggo TX lan sumber disambungake kanggo RX. Desain kasebut ngliwati EDID saka sink eksternal menyang RX on-board ing konfigurasi standar. Prosesor Nios II rembugan basis link ing kemampuan sink disambungake kanggo TX. Sampeyan uga bisa milih switch on-board user_dipsw kanggo ngontrol kemampuan TX lan RX FRL kanthi manual.
  • Desain kalebu sawetara fitur debugging.
    Instance RX nampa sumber video saka generator video eksternal, lan data kasebut banjur liwat FIFO loopback sadurunge dikirim menyang instance TX. Sampeyan kudu nyambungake penganalisa video eksternal, monitor, utawa televisi kanthi sambungan HDMI menyang inti TX kanggo verifikasi fungsi kasebut.

2.1. HDMI 2.1 RX-TX Retransmit Design Block Diagram
Desain ngirim ulang HDMI RX-TX example nduduhake loopback podo ing mode saluran simplex kanggo HDMI 2.1 karo Dhukungan FRL aktif.
Gambar 4. Diagram Blok Retransmit HDMI 2.1 RX-TXintel HDMI Arria 10 FPGA IP Design Example - Diagram Blok2.2. Nggawe RX-Mung utawa TX-Mung Designs
Kanggo pangguna sing luwih maju, sampeyan bisa nggunakake desain HDMI 2.1 kanggo nggawe desain mung TX utawa RX.
Figure 5. Komponen dibutuhake kanggo RX-Mung utawa TX-Mung Designintel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 1Kanggo nggunakake RX- utawa komponen TX mung, mbusak pamblokiran ora cocog saka desain.
Tabel 4. Requirements Desain RX-Mung lan TX-Mung

Syarat pangguna ngreksa Mbusak

Tambah
HDMI RX mung RX Top • TX Ndhuwur
• Link RX-TX
• Subsistem CPU
• Transceiver Arbiter		 –
HDMI TX mung •TX Ndhuwur
•Sub Sistem CPU		 •RX Ndhuwur
• Link RX-TX
• Transceiver Arbiter		 Generator Pola Video (modul khusus utawa digawe saka Suite Pangolahan Video lan Gambar (VIP))

Saliyane owah-owahan RTL, sampeyan uga kudu ngowahi skrip main.c.
• Kanggo desain HDMI TX mung, decouple ngenteni status kunci HDMI RX kanthi mbusak garis ing ngisor iki lan ngganti karo
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
while (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx sawise rx dikunci
yen (rx_hdmi_lock == 1) {
yen (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} liyane {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Kanggo desain mung HDMI RX, simpen mung baris ing skrip main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Persyaratan Hardware lan Piranti Lunak
Intel nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba ex desainample.
Hardware

  • Intel Arria 10 GX FPGA Development Kit
  • Sumber HDMI 2.1 (Generator Data Kuantum 980 48G)
  • HDMI 2.1 Sink (Kuantum Data 980 48G Analyzer)
  • Kartu putri Bitec HDMI FMC 2.1 (Revisi 9)
  • Kabel HDMI 2.1 Kategori 3 (dites nganggo Kabel Belkin 48Gbps HDMI 2.1)

Piranti lunak

  • Piranti lunak Intel Quartus Prime Pro Edition versi 20.1

2.4. Struktur Direktori
Direktori ngemot sing digawe files kanggo desain HDMI Intel FPGA IP example.
Gambar 6. Struktur Direktori kanggo Desain Exampleintel HDMI Arria 10 FPGA IP Design Example - Desain ExampleTabel 5. RTL sing digawe Files

Folder Files/Subfolder
umum clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
gxb gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_abdi i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
konfigurasi maneh mr_rx_iopll_tmds/
mr_rxphy/
mr_tx_fpll/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_deteksi.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopll.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
sdc a10_hdmi2.sdc
jtag.sdc

Tabel 6. Simulasi Dihasilake Files
Rujuk menyang Simulasi Testbench bagean kanggo informasi luwih lengkap

Folder Files
aldec /aldec.do
/rivierapro_setup.tcl
irama /cds.lib
/hdl.var
pembimbing /mentor.do
/msim_setup.tcl
synopsys /vcs/filedaftar.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
xcelium /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
umum /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

Tabel 7. Software Generated Files

Folder Files
tx_control_src
Cathetan: Folder tx_control uga ngemot duplikat kasebut files.		 global.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
utama.c
pio_waca_tulis.c
pio_waca_tulis.h

2.5. Komponen Desain
Desain HDMI Intel FPGA IP example kasusun saka komponen ndhuwur-tingkat umum lan HDMI TX lan RX komponen ndhuwur.
2.5.1. Komponen HDMI TX
Komponen ndhuwur HDMI TX kalebu komponen tingkat ndhuwur inti TX, lan IOPLL, transceiver PHY reset controller, transceiver native PHY, TX PLL, manajemen konfigurasi ulang TX, lan pamblokiran buffer output.
Gambar 7. Komponen Top HDMI TXintel HDMI Arria 10 FPGA IP Design Example - Komponen TopTabel 8. HDMI TX Top Komponen

Modul

Katrangan
HDMI TX inti IP nampa data video saka tingkat paling dhuwur lan nindakake enkoding data tambahan, enkoding data audio, enkoding data video, scrambling, enkoding TMDS utawa packetization.
IOPLL IOPLL (iopll_frl) ngasilake jam FRL kanggo inti TX. Jam referensi iki nampa jam output TX FPLL.
Frekuensi jam FRL = Tingkat data saben jalur x 4 / (karakter FRL saben jam x 18)
Transceiver PHY Reset Controller Transceiver PHY reset controller njamin initialization dipercaya saka transceiver TX. Input reset controller iki micu saka tingkat ndhuwur, lan njedulake sinyal reset analog lan digital sing cocog kanggo pamblokiran Transceiver Native PHY miturut urutan reset nang pemblokiran.
Sinyal output tx_ready saka pemblokiran iki uga fungsi minangka sinyal reset menyang HDMI Intel FPGA IP kanggo nunjukaké transceiver munggah lan mlaku, lan siap nampa data saka inti.
Transceiver Native PHY Blok transceiver hard sing nampa data podo saka inti HDMI TX lan serializes data saka ngirim.
Cathetan: Kanggo nyukupi syarat miring antar saluran HDMI TX, setel opsi mode ikatan saluran TX ing editor parameter Intel Arria 10 Transceiver Native PHY dadi ikatan PMA lan PCS. Sampeyan uga kudu nambah skew maksimum (set_max_skew) syarat watesan kanggo sinyal reset digital saka transceiver reset controller (tx_digitalreset) minangka dianjurake ing Intel Arria 10 Transceiver PHY User Guide.
TX PLL Blok PLL pemancar nyedhiyakake jam cepet serial menyang blok PHY Native Transceiver. Kanggo iki HDMI Intel FPGA IP desain example, fPLL digunakake minangka TX PLL.
TX PLL duwe rong jam referensi.
• Jam referensi 0 disambungake menyang osilator sing bisa diprogram (kanthi frekuensi jam TMDS) kanggo mode TMDS. Ing desain iki example, jam RX TMDS digunakake kanggo nyambung menyang jam referensi 0 kanggo mode TMDS. Intel nyaranake sampeyan nggunakake osilator sing bisa diprogram kanthi frekuensi jam TMDS kanggo referensi jam 0.
• Jam referensi 1 disambungake menyang jam 100 MHz tetep kanggo mode FRL.
TX Reconfiguration Manajemen • Ing mode TMDS, blok manajemen konfigurasi ulang TX reconfigures TX PLL kanggo frekuensi jam output beda miturut frekuensi jam TMDS saka video tartamtu.
• Ing mode FRL, TX reconfiguration Manajemen pemblokiran reconfigures TX PLL kanggo sumber jam cepet serial kanggo 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps lan 12 Gbps miturut FRL_Rate lapangan ing 0x31 SCDC register.
• Blok manajemen konfigurasi ulang TX ngalih jam referensi TX PLL antarane jam referensi 0 kanggo mode TMDS lan jam referensi 1 kanggo mode FRL.
Buffer output Buffer iki tumindak minangka antarmuka kanggo interaksi antarmuka I2C saka HDMI DDC lan redriver komponen.

Tabel 9. Transceiver Data Rate lan OversampFaktor ling Saben Range Frekuensi Jam

Mode Data Rate oversampler 1 (2x oversample) oversampler 2 (4x oversample) oversample Faktor oversampLed Data Rate (Mbps)
TMDS 250–1000 On On 8 2000–8000
TMDS 1000–6000 On Mati 2 2000–12000
FRL 3000 Mati Mati 1 3000
FRL 6000 Mati Mati 1 6000
FRL 8000 Mati Mati 1 8000
FRL 10000 Mati Mati 1 10000
FRL 12000 Mati Mati 1 12000

Gambar 8. Aliran Urutan Reconfiguration TXintel HDMI Arria 10 FPGA IP Design Example - Nyusun lan Nguji Desain 12.5.2. Komponen HDMI RX
Komponen ndhuwur HDMI RX kalebu komponen tingkat ndhuwur inti RX, budak I²C opsional lan EDID RAM, IOPLL, pengontrol reset PHY transceiver, PHY asli RX, lan blok manajemen konfigurasi ulang RX.
Gambar 9. Komponen Ndhuwur HDMI RXintel HDMI Arria 10 FPGA IP Design Example - Komponen Ndhuwur 1Tabel 10. Komponen Ndhuwur HDMI RX

Modul

Katrangan
Inti HDMI RX IP nampa data serial saka Transceiver Native PHY lan nindakake alignment data, decoding saluran, dekoding TMDS, dekoding data tambahan, dekoding data video, dekoding data audio, lan descrambling.
I2C Abdi I2C minangka antarmuka sing digunakake kanggo Sink Display Data Channel (DDC) lan Status lan Data Channel (SCDC). Sumber HDMI nggunakake DDC kanggo nemtokake kemampuan lan karakteristik sink kanthi maca struktur data Enhanced Extended Display Identification Data (E-EDID).
Alamat budak I8C 2-bit kanggo E-EDID yaiku 0xA0 lan 0xA1. LSB nuduhake jinis akses: 1 kanggo maca lan 0 kanggo nulis. Nalika kedadeyan HPD, budak I2C nanggapi data E-EDID kanthi maca saka on-chip.
I2C pengontrol mung budak uga ndhukung SCDC kanggo HDMI 2.0 lan 2.1 Alamat budak I9C 2-bit kanggo SCDC yaiku 0xA8 lan 0xA9. Nalika kedadeyan HPD, budak I2C nindakake transaksi nulis utawa maca menyang utawa saka antarmuka SCDC saka inti HDMI RX.
Proses latihan link kanggo Link Rate Telpon (FRL) uga kedadeyan liwat I2C Sajrone acara HPD utawa nalika sumber nulis tarif FRL sing beda menyang ndhaptar FRL Rate (SCDC ndhaptar 0x31 bit [3: 0]), proses latihan link diwiwiti.
Cathetan: Pengontrol mung budak I2C iki kanggo SCDC ora dibutuhake yen HDMI 2.0 utawa HDMI 2.1 ora dimaksudake
EDID RAM Desain nyimpen informasi EDID nggunakake RAM 1-Port IP. Protokol bus serial loro-kabel (jam lan data) standar (I2C budak-mung controller) nransfer struktur data E-EDID CEA-861-D Compliant. RAM EDID iki nyimpen informasi E-EDID.
•Nalika ing mode TMDS, desain ndhukung passthrough EDID saka TX kanggo RX. Sajrone passthrough EDID, nalika TX disambungake menyang sink external, maca prosesor Nios II EDID saka sink external lan nulis kanggo EDID RAM.
• Nalika ing mode FRL, prosesor Nios II nulis EDID sing wis diatur kanggo saben tingkat link adhedhasar parameter HDMI_RX_MAX_FRL_RATE ing script global.h.
Gunakake input HDMI_RX_MAX_FRL_RATE ing ngisor iki kanggo tingkat FRL sing didhukung:
• 1: 3G 3 Lanes
• 2: 6G 3 Lanes
• 3: 6G 4 Lane
• 4: 8G 4 Lanes
•5: 10G 4 Lajur (standar)
• 6: 12G 4 Lane
IOPLL HDMI RX nggunakake rong IOPLL.
• IOPLL pisanan (pll_tmds) ngasilake jam referensi RX CDR. IOPLL iki mung digunakake ing mode TMDS. Jam referensi saka IOPLL iki nampa jam TMDS. Mode TMDS nggunakake IOPLL iki amarga CDR ora bisa nampa jam referensi ngisor 50 MHz lan frekuensi jam TMDS kisaran saka 25 MHz kanggo 340 MHz. IOPLL iki nyedhiyakake frekuensi jam sing kaping 5 saka jam referensi input kanggo sawetara frekuensi antarane 25 MHz nganti 50 MHz lan nyedhiyakake frekuensi jam sing padha karo jam referensi input kanggo sawetara frekuensi antarane 50 MHz nganti 340 MHz.
• IOPLL kapindho (iopll_frl) ngasilake jam FRL kanggo inti RX. Jam referensi iki nampa jam pulih CDR.
Frekuensi jam FRL = Tingkat data saben jalur x 4 / (karakter FRL saben jam x 18)
Transceiver PHY Reset Controller Transceiver PHY reset controller njamin initialization dipercaya saka transceiver RX. Input reset controller iki micu dening reconfiguration RX, lan njedulake sinyal reset analog lan digital cocog kanggo pemblokiran Transceiver Native PHY miturut urutan reset nang pemblokiran.
RX Native PHY Blok transceiver hard sing nampa data serial saka sumber video external. Iku deserializes data serial kanggo data podo sadurunge maringaken data menyang HDMI RX inti. Blok iki mlaku ing Enhanced PCS kanggo mode FRL.
RX CDR duwe rong jam referensi.
• Jam referensi 0 disambungake menyang jam output IOPLL TMDS (pll_tmds), sing asale saka jam TMDS.
• Jam referensi 1 disambungake menyang jam 100 MHz tetep. Ing mode TMDS, RX CDR dikonfigurasi maneh kanggo milih jam referensi 0, lan ing mode FRL, RX CDR dikonfigurasi maneh kanggo milih jam referensi 1.
Manajemen Konfigurasi RX Ing mode TMDS, pamblokiran manajemen konfigurasi ulang RX ngleksanakake sirkuit deteksi tingkat kanthi HDMI PLL kanggo nyopir transceiver RX supaya bisa digunakake ing sembarang tarif link sing sewenang-wenang saka 250 Mbps nganti 6,000 Mbps.
Ing mode FRL, blok manajemen konfigurasi ulang RX ngonfigurasi ulang transceiver RX supaya bisa digunakake ing 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, utawa 12 Gbps gumantung saka tingkat FRL ing kolom register SCDC_FRL_RATE (0x31[3:0]). Blok manajemen konfigurasi ulang RX ngalih ing antarane Standard PCS/RX
kanggo mode TMDS lan Enhanced PCS kanggo mode FRL Gambar 10 ing kaca 22.

Gambar 10. Alur Urutan Reconfiguration RX
Tokoh nggambarake aliran urutan reconfiguration multi-tingkat controller nalika nampa stream data input lan frekuensi jam referensi, utawa nalika transceiver ora dikunci.intel HDMI Arria 10 FPGA IP Design Example - Nyusun lan Nguji Desain 22.5.3. Top-Level Umum pamblokiran
Blok umum tingkat paling dhuwur kalebu arbiter transceiver, komponen link RX-TX, lan subsistem CPU.
Tabel 11. Top-Level Umum pamblokiran

Modul

Katrangan
Arbiter Transceiver Blok fungsi umum iki nyegah transceiver saka kalibrasi ulang bebarengan nalika transceiver RX utawa TX ing saluran fisik sing padha mbutuhake konfigurasi ulang. Kalibrasi ulang simultan nyebabake aplikasi ing ngendi transceiver RX lan TX ing saluran sing padha ditugasake kanggo implementasi IP independen.
Arbiter transceiver iki minangka extension kanggo resolusi sing disaranake kanggo nggabungake simplex TX lan simplex RX menyang saluran fisik sing padha. Arbiter transceiver iki uga mbantu nggabungake lan arbitrasi panjalukan konfigurasi ulang RX lan TX sing dipetakan memori Avalon® sing ngarahake transceiver RX lan TX simplex ing saluran amarga port antarmuka konfigurasi ulang saka transceiver mung bisa diakses kanthi urutan.
Sambungan antarmuka antarane arbiter transceiver lan TX/RX Native PHY/PHY Reset Controller pamblokiran ing desain iki example nduduhake mode umum sing ditrapake kanggo sembarang kombinasi IP nggunakake arbiter transceiver. Arbiter transceiver ora dibutuhake nalika mung transceiver RX utawa TX digunakake ing saluran.
Arbiter transceiver ngenali requester saka reconfiguration liwat Avalon antarmuka reconfiguration memori-dipetakake lan mesthekake yen tx_reconfig_cal_busy utawa rx_reconfig_cal_busy cocog karo gated.
Kanggo aplikasi HDMI, mung RX sing miwiti konfigurasi ulang. Kanthi nyalurake panyuwunan konfigurasi ulang sing dipetakan ing memori Avalon liwat arbiter, arbiter ngenali manawa panyuwunan konfigurasi ulang kasebut asale saka RX, sing banjur mbebasake tx_reconfig_cal_busy saka negesake lan ngidini rx_reconfig_cal_busy negesake. Gating nyegah transceiver TX saka dipindhah menyang mode kalibrasi ora sengaja.
Cathetan: Amarga HDMI mung mbutuhake konfigurasi ulang RX, sinyal tx_reconfig_mgmt_* diikat. Uga, antarmuka sing dipetakan memori Avalon ora dibutuhake ing antarane arbiter lan blok TX Native PHY. Pamblokiran diutus kanggo antarmuka ing ex desainample kanggo nduduhake sambungan arbiter transceiver umum menyang TX/RX Native PHY/PHY Reset Controller
Link RX-TX • Output data video lan sinyal sinkronisasi saka daur ulang inti HDMI RX liwat DCFIFO ing domain jam video RX lan TX.
• Port data tambahan saka inti HDMI TX ngontrol data tambahan sing mili liwat DCFIFO liwat backpressure. Backpressure njamin ora ana paket tambahan sing ora lengkap ing port data tambahan.
• Blok iki uga nindakake nyaring eksternal:
- Nyaring data audio lan paket regenerasi jam audio saka aliran data tambahan sadurunge ngirim menyang port data tambahan inti HDMI TX.
- Nyaring High Dynamic Range (HDR) InfoFrame saka data tambahan HDMI RX lan nglebokake mantanample HDR InfoFrame menyang data tambahan saka HDMI TX liwat Avalon streaming multiplexer.
Subsistem CPU Subsistem CPU minangka pengontrol SCDC lan DDC, lan pengontrol konfigurasi ulang sumber.
• Sumber SCDC controller ngandhut I2C master controller. I2C master controller nransfer struktur data SCDC saka sumber FPGA menyang sink external kanggo HDMI 2.0 operasi. Kanggo example, yen stream data metu 6,000 Mbps, prosesor Nios II prentah I2C master controller nganyari TMDS_BIT_CLOCK_RATIO lan SCRAMBLER_ENABLE bit saka sink TMDS konfigurasi ndhaftar kanggo 1.
• Master I2C padha uga nransfer struktur data DDC (E-EDID) antarane sumber HDMI lan sink external.
• CPU Nios II tumindak minangka controller reconfiguration kanggo sumber HDMI. CPU gumantung ing deteksi tingkat mesti saka modul Manajemen RX Reconfiguration kanggo nemtokake yen TX mbutuhake reconfiguration. Penerjemah budak sing dipetakan memori Avalon nyedhiyakake antarmuka antarane prosesor Nios II Avalon antarmuka master sing dipetakan memori lan antarmuka budak sing dipetakan memori Avalon saka IOPLL lan TX Native PHY sumber HDMI externally instantiated.
• Nindakake latihan link liwat antarmuka master I2C karo sink external

2.6. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
Desain HDMI Intel FPGA IP example kalebu demonstrasi selipan InfoFrame HDR ing sistem loopback RX-TX.
Spesifikasi HDMI versi 2.0b ngidini Dynamic Range lan Mastering InfoFrame bisa ditularake liwat stream tambahan HDMI. Ing demonstrasi, blok Pembangkit Paket Tambahan ndhukung sisipan HDR. Sampeyan mung kudu ngowahi format paket InfoFrame HDR sing dituju kaya sing kasebut ing tabel dhaptar sinyal modul lan selipan HDR InfoFrame kedadeyan sapisan saben pigura video.
Ing mantan ikiampkonfigurasi le, ing kedadean ngendi stream tambahan mlebu wis kalebu HDR InfoFrame, isi HDR stream saring. Nyaring ngindhari konflik HDR InfoFrames kanggo ditularake lan mesthekake yen mung nilai sing ditemtokake ing HDR S.ample modul Data digunakake.
Gambar 11. Link RX-TX karo Dynamic Range lan Mastering InfoFrame Insertion
Tokoh kasebut nuduhake diagram blok link RX-TX kalebu Dynamic Range lan Mastering InfoFrame insertion menyang stream tambahan inti HDMI TX.intel HDMI Arria 10 FPGA IP Design Example - Dynamic RangeTabel 12. Blok Selipan Data Tambahan (aux_retransmit) Sinyal

Sinyal arah Jembar

Katrangan
Jam lan Reset
clk Input 1 Input jam. Jam iki kudu disambungake menyang jam video.
ngreset Input 1 Reset input.

Sinyal Paket Tambahan
tx_aux_data Output 72 TX Auxiliary paket output saka multiplexer.
tx_aux_valid Output 1
tx_aux_siap Output 1
tx_aux_sop Output 1
tx_aux_eop Output 1
rx_aux_data Input 72 Data tambahan RX dikirim menyang modul filter paket sadurunge ngetik multiplexer.
rx_aux_valid Input 1
rx_aux_sop Input 1
rx_aux_eop Input 1
Sinyal Kontrol
hdmi_tx_vsync Input 1 HDMI TX Video Vsync. Sinyal iki kudu disinkronake menyang domain jam kacepetan link. Inti nglebokake InfoFrame HDR menyang aliran tambahan ing pinggiran munggah sinyal iki

Tabel 13. Modul Data HDR (altera_hdmi_hdr_infoframe) Sinyal

Sinyal

 arah Jembar

Katrangan
hb0 Output 8 Header byte 0 saka Dynamic Range lan Mastering InfoFrame: kode jinis InfoFrame.
hb1 Output 8 Header byte 1 saka Dynamic Range lan Mastering InfoFrame: InfoFrame nomer versi.
hb2 Output 8 Header byte 2 saka Dynamic Range lan Mastering InfoFrame: Length of InfoFrame.
pb Input 224 Data byte saka Dynamic Range lan Mastering InfoFrame.

Tabel 14. Dynamic Range lan Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field

 definisi

Tipe Metadata Statis 1
7:0 Data Byte 1: {5'h0, EOTF[2:0]}
15:8 Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 Data Byte 3: Static_Metadata_Descriptor display_primaries_x[0], LSB
31:24 Data Byte 4: Static_Metadata_Descriptor display_primaries_x[0], MSB
39:32 Data Byte 5: Static_Metadata_Descriptor display_primaries_y[0], LSB
47:40 Data Byte 6: Static_Metadata_Descriptor display_primaries_y[0], MSB
55:48 Data Byte 7: Static_Metadata_Descriptor display_primaries_x[1], LSB
63:56 Data Byte 8: Static_Metadata_Descriptor display_primaries_x[1], MSB
71:64 Data Byte 9: Static_Metadata_Descriptor display_primaries_y[1], LSB
79:72 Data Byte 10: Static_Metadata_Descriptor display_primaries_y[1], MSB
87:80 Data Byte 11: Static_Metadata_Descriptor display_primaries_x[2], LSB
95:88 Data Byte 12: Static_Metadata_Descriptor display_primaries_x[2], MSB
103:96 Data Byte 13: Static_Metadata_Descriptor display_primaries_y[2], LSB
111:104 Data Byte 14: Static_Metadata_Descriptor display_primaries_y[2], MSB
119:112 Data Byte 15: Static_Metadata_Descriptor white_point_x, LSB
127:120 Data Byte 16: Static_Metadata_Descriptor white_point_x, MSB
135:128 Data Byte 17: Static_Metadata_Descriptor white_point_y, LSB
143:136 Data Byte 18: Static_Metadata_Descriptor white_point_y, MSB
151:144 Data Byte 19: Static_Metadata_Descriptor max_display_mastering_luminance, LSB
159:152 Data Byte 20: Static_Metadata_Descriptor max_display_mastering_luminance, MSB
167:160 Data Byte 21: Static_Metadata_Descriptor min_display_mastering_luminance, LSB
175:168 Data Byte 22: Static_Metadata_Descriptor min_display_mastering_luminance, MSB
183:176 Data Byte 23: Static_Metadata_Descriptor Tingkat Cahya Konten Maksimum, LSB
191:184 Data Byte 24: Static_Metadata_Descriptor Tingkat Cahya Konten Maksimum, MSB
199:192 Data Byte 25: Static_Metadata_Descriptor Maksimum Frame-rata-rata Cahya Level, LSB
207:200 Data Byte 26: Static_Metadata_Descriptor Maksimum Frame-rata-rata Cahya Level, MSB
215:208 dilindhungi
223:216 dilindhungi

Mateni Selipan lan Nyaring HDR
Mateni sisipan lan filter HDR ngidini sampeyan verifikasi transmisi ulang konten HDR sing wis kasedhiya ing aliran tambahan sumber tanpa modifikasi ing desain RX-TX Retransmit ex.ample.
Kanggo mateni sisipan lan nyaring InfoFrame HDR:

  1. Setel block_ext_hdr_infoframe dadi 1'b0 ing rxtx_link.v file kanggo nyegah nyaring HDR InfoFrame saka stream Auxiliary.
  2. Setel multiplexer_in0_valid saka instance avalon_st_multiplexer ing altera_hdmi_aux_hdr.v file kanggo 1'b0 kanggo nyegah Auxiliary Paket Generator saka mbentuk lan nglebokake HDR InfoFrame tambahan menyang stream Auxiliary TX.

2.7. Aliran Piranti Lunak Desain
Ing aliran piranti lunak utama desain, prosesor Nios II ngonfigurasi setelan redriver TI lan miwiti jalur TX lan RX nalika daya munggah.
Gambar 12. Aliran Piranti Lunak ing Skrip main.c
intel HDMI Arria 10 FPGA IP Design Example - Aliran Piranti LunakPiranti lunak nglakokake daur ulang kanggo ngawasi owah-owahan sink lan sumber, lan kanggo nanggepi owah-owahan kasebut. Piranti lunak bisa micu konfigurasi ulang TX, latihan link TX lan miwiti ngirim video.
Gambar 13. TX Path Initialization Flowchart Initialize TX Pathintel HDMI Arria 10 FPGA IP Design Example - Bagan alurGambar 14. Bagan Alur Inisialisasi Jalur RXintel HDMI Arria 10 FPGA IP Design Example - Bagan Alur 1Figure 15. TX Reconfiguration lan Link Training Flowchartintel HDMI Arria 10 FPGA IP Design Example - Bagan Alur 2Gambar 16. Link Training LTS:3 Proses ing FRL Rate Flowchart Spesifikintel HDMI Arria 10 FPGA IP Design Example - Bagan Alur 3Gambar 17. Diagram Alur Transmisi Video HDMI TXintel HDMI Arria 10 FPGA IP Design Example - Bagan Alur 42.8. Mlaku Desain ing Beda Tarif FRL
Sampeyan bisa mbukak desain sampeyan ing tarif FRL sing beda-beda, kajaba tarif FRL standar sink eksternal.
Kanggo mbukak desain ing tarif FRL beda:

  1. Ganti saklar user_dipsw0 on-board menyang posisi ON.
  2. Bukak cangkang printah Nios II, banjur ketik nios2-terminal
  3. Ketik printah ing ngisor iki banjur pencet Ketik kanggo nglakokake.
dhawuh

Katrangan
h Nuduhake menu pitulung.
r0 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 0 (mung TMDS).
r1 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 1 (3 Gbps).
r2 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 2 (6 Gbps, 3 jalur).
r3 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 3 (6 Gbps, 4 jalur).
r4 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 4 (8 Gbps).
r5 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 5 (10 Gbps).
r6 Nganyari kemampuan FRL maksimum RX menyang tingkat FRL 6 (12 Gbps).
t1 TX configures link rate kanggo FRL rate 1 (3 Gbps).
t2 TX configures link rate kanggo FRL rate 2 (6 Gbps, 3 lane).
t3 TX configures link rate kanggo FRL rate 3 (6 Gbps, 4 lane).
t4 TX configures link rate kanggo FRL rate 4 (8 Gbps).
t5 TX configures link rate kanggo FRL rate 5 (10 Gbps).
t6 TX configures link rate kanggo FRL rate 6 (12 Gbps).

2.9. Skema Jam
Skema clocking nggambarake domain jam ing HDMI Intel FPGA IP desain example.
Gambar 18. HDMI 2.1 Desain ExampSkema Jamanintel HDMI Arria 10 FPGA IP Design Example - Skema JamTabel 15. Sinyal Skema Jam

jam

 Jeneng Sinyal ing Desain

Katrangan
Jam Manajemen mgmt_clk Jam 100 MHz gratis kanggo komponen kasebut:
• antarmuka Avalon-MM kanggo reconfiguration
- Kebutuhan rentang frekuensi antara 100–125 MHz.
• PHY reset controller kanggo transceiver reset urutan
- Kebutuhan rentang frekuensi antara 1–500 MHz.
• IOPLL Reconfiguration
- Frekuensi jam maksimal yaiku 100 MHz.
• Manajemen Konfigurasi RX
• Manajemen TX Reconfiguration
• CPU
• I2C Master
Jam I2C i2c_clk Input jam 100 MHz sing jam budak I2C, buffer output, register SCDC, lan proses latihan link ing inti HDMI RX, lan EDID RAM.
Jam Referensi TX PLL 0 tx_tmds_clk Jam referensi 0 menyang TX PLL. Frekuensi jam padha karo frekuensi jam TMDS samesthine saka saluran jam HDMI TX TMDS. Jam referensi iki digunakake ing mode TMDS.
Kanggo desain HDMI iki example, jam iki disambungake menyang jam RX TMDS kanggo tujuan demo. Ing aplikasi sampeyan, sampeyan kudu nyedhiyakake jam khusus kanthi frekuensi jam TMDS saka osilator sing bisa diprogram kanggo kinerja jitter sing luwih apik.
Cathetan: Aja nggunakake pin RX transceiver minangka jam referensi TX PLL. Desain sampeyan bakal gagal pas yen sampeyan nyelehake refclk HDMI TX ing pin RX.
Jam Referensi TX PLL 1 txfpll_refclk1/ rxphy_cdr_refclk1 Jam referensi kanggo TX PLL lan RX CDR, uga IOPLL kanggo vid_clk. Frekuensi jam yaiku 100 MHz.
Jam Serial TX PLL tx_bonding_clock Jam cepet serial digawe dening TX PLL. Frekuensi jam disetel adhedhasar tingkat data.
TX Transceiver Jam Metu tx_clk Jam metu mbalekake saka transceiver, lan frekuensi beda-beda gumantung ing tingkat data lan simbol saben jam.
TX transceiver jam metu frekuensi = Transceiver data rate / jembaré Transceiver
Kanggo desain HDMI iki example, jam transceiver TX metu saka saluran 0 jam input inti transceiver TX (tx_coreclkin), kacepetan link IOPLL (pll_hdmi) jam referensi, lan video lan FRL IOPLL (pll_vid_frl) jam referensi.
Video Jam tx_vid_clk/rx_vid_clk Jam video menyang TX lan RX inti. Jam kasebut mlaku kanthi frekuensi tetep 225 MHz.
Jam TX/RX FRL tx_frl_clk/rx_frl_clk jam FRL kanggo kanggo TX lan RX inti.
Jam RX TMDS rx_tmds_clk saluran jam TMDS saka konektor HDMI RX lan nyambung menyang IOPLL kanggo generate jam referensi kanggo jam referensi CDR 0. Inti nggunakake jam iki nalika ana ing mode TMDS.
Jam Referensi RX CDR 0 rxphy_cdr_refclk0 Jam referensi 0 nganti RX CDR. Jam iki asalé saka jam RX TMDS. Frekuensi jam RX TMDS kisaran saka 25 MHz nganti 340 MHz dene frekuensi jam referensi minimal RX CDR yaiku 50 MHz.
IOPLL digunakake kanggo ngasilake frekuensi jam 5 kanggo jam TMDS antarane 25 MHz nganti 50 MHz lan ngasilake frekuensi jam sing padha kanggo jam TMDS antarane 50 MHz - 340 MHz.
RX Transceiver Jam Metu rx_clk Jam metu mbalekake saka transceiver, lan frekuensi beda-beda gumantung ing tingkat data lan jembaré transceiver.
RX transceiver frekuensi jam metu = Transceiver data rate / jembaré Transceiver
Kanggo desain HDMI iki example, jam transceiver RX metu saka saluran 1 jam input inti transceiver RX (rx_coreclkin) lan FRL IOPLL (pll_frl) jam referensi.

2.10. Sinyal Antarmuka
Tabel dhaptar sinyal kanggo desain HDMI example karo FRL aktif.
Tabel 16. Sinyal Top-Level

Sinyal

 arah Jembar

Katrangan
Sinyal Osilator On-board
clk_fpga_b3_p Input 1 100 MHz free jam mlaku kanggo jam referensi inti.
refclk4_p Input 1 100 MHz free jam mlaku kanggo jam referensi transceiver.
Tombol Push pangguna lan LED
panganggo_pb Input 3 Tombol push kanggo ngontrol fungsi desain HDMI Intel FPGA IP.
cpu_resetn Input 1 Reset global.
pangguna_led_g Output 8 Tampilan LED ijo.
Rujuk menyang Setup Hardware ing kaca 48 kanggo informasi luwih lengkap babagan fungsi LED.
panganggo_dipsw Input 1 Ngalih DIP sing ditemtokake pangguna.
Rujuk menyang Setup Hardware ing kaca 48 kanggo informasi luwih lengkap babagan fungsi switch DIP.
Pin Kartu Putri FMC HDMI ing Port B FMC
fmcb_gbtclk_m2c_p_0 Input 1 Jam HDMI RX TMDS.
fmcb_dp_m2c_p Input 4 Jam HDMI RX, saluran data abang, ijo, lan biru.
fmcb_dp_c2m_p Output 4 Jam HDMI TX, saluran data abang, ijo, lan biru.
fmcb_la_rx_p_9 Input 1 HDMI RX + 5V daya ndeteksi.
fmcb_la_rx_p_8 Output 1 HDMI RX hot plug ndeteksi.
fmcb_la_rx_n_8 Input 1 HDMI RX I2C SDA kanggo DDC lan SCDC.
fmcb_la_tx_p_10 Input 1 HDMI RX I2C SCL kanggo DDC lan SCDC.
fmcb_la_tx_p_12 Input 1 HDMI TX hot plug ndeteksi.
fmcb_la_tx_n_12 Input 1 HDMI I2C SDA kanggo DDC lan SCDC.
fmcb_la_rx_p_10 Input 1 HDMI I2C SCL kanggo DDC lan SCDC.
fmcb_la_tx_n_9 Input 1 HDMI I2C SDA kanggo kontrol redriver.
fmcb_la_rx_p_11 Input 1 HDMI I2C SCL kanggo kontrol redriver.
fmcb_la_tx_n_13 Output 1 HDMI TX +5V
Cathetan: Mung kasedhiya nalika Revisi Kartu Putri HDMI Bitec 9 dipilih.

Tabel 17. Sinyal Tingkat Ndhuwur HDMI RX

Sinyal arah Jembar Katrangan
Jam lan Reset Sinyal
mgmt_clk Input 1 Input jam sistem (100 MHz).
ngreset Input 1 Input reset sistem.
rx_tmds_clk Input 1 Jam HDMI RX TMDS.
i2c_clk Input 1 Input jam kanggo antarmuka DDC lan SCDC.
Jam lan Reset Sinyal
rxphy_cdr_refclk1 Input 1 Input jam kanggo jam referensi RX CDR 1. Frekuensi jam 100 MHz.
rx_vid_clk Output 1 Output jam video.
sys_init Output 1 Inisialisasi sistem kanggo ngreset sistem nalika daya munggah.
RX Transceiver lan Sinyal IOPLL
rxpll_tmds_locked Output 1 Nuduhake jam TMDS IOPLL dikunci.
rxpll_frl_locked Output 1 Nuduhake jam FRL IOPLL dikunci.
rxphy_serial_data Input 4 Data serial HDMI menyang RX Native PHY.
rxphy_siap Output 1 Nuduhake RX Native PHY wis siyap.
rxphy_cal_busy_raw Output 4 RX Native PHY kalibrasi sibuk kanggo arbiter transceiver.
rxphy_cal_busy_gated Input 4 Kalibrasi sinyal sibuk saka arbiter transceiver menyang RX Native PHY.
rxphy_rcfg_slave_write Input 4 Transceiver reconfiguration Avalon antarmuka memori-peta saka RX Native PHY kanggo arbiter transceiver.
rxphy_rcfg_slave_read Input 4
rxphy_rcfg_slave_address Input 40
rxphy_rcfg_slave_writedata Input 128
rxphy_rcfg_slave_readdata Output 128
rxphy_rcfg_slave_waitrequest Output 4
Manajemen Konfigurasi RX
rxphy_rcfg_sibuk Output 1 RX Reconfiguration sinyal sibuk.
rx_tmds_freq Output 24 Pangukuran frekuensi jam HDMI RX TMDS (ing 10 ms).
rx_tmds_freq_valid Output 1 Nuduhake pangukuran frekuensi jam RX TMDS bener.
rxphy_os Output 1 oversampfaktor ling:
•0: 1x liwatampling
• 1: 5 × liwatampling
rxphy_rcfg_master_write Output 1 RX reconfiguration management Avalon antarmuka memori-peta kanggo transceiver arbiter.
rxphy_rcfg_master_read Output 1
rxphy_rcfg_master_address Output 12
rxphy_rcfg_master_writedata Output 32
rxphy_rcfg_master_readdata Input 32
rxphy_rcfg_master_waitrequest Input 1
Sinyal Inti HDMI RX
rx_vid_clk_locked Input 1 Nuduhake vid_clk stabil.
rxcore_frl_rate Output 4 Nuduhake tingkat FRL sing inti RX mlaku.
• 0: Mode Warisan (TMDS)
• 1: 3 Gbps 3 jalur
• 2: 6 Gbps 4 jalur
• 3: 6 Gbps 4 jalur
• 4: 8 Gbps 4 jalur
• 5: 10 Gbps 4 jalur
• 6: 12 Gbps 4 jalur
• 7-15: Reserved
rxcore_frl_locked Output 4 Saben bit nuduhake jalur tartamtu sing wis entuk kunci FRL. FRL dikunci nalika inti RX kasil nindakake alignment, deskew, lan entuk kunci jalur.
• Kanggo mode 3-lane, kunci lane digayuh nalika inti RX nampa Scrambler Reset (SR) utawa Start-Super-Block (SSB) kanggo saben 680 periode karakter FRL kanggo paling 3 kaping.
• Kanggo mode 4-lane, kunci lane digayuh nalika inti RX nampa Scrambler Reset (SR) utawa Start-Super-Block (SSB) kanggo saben 510 periode karakter FRL kanggo paling 3 kaping.
rxcore_frl_ffe_levels Output 4 Cocog karo bit FFE_level ing bit register SCDC 0x31 [7:4] ing inti RX.
rxcore_frl_flt_ready Input 1 Negesake kanggo nuduhake RX siap kanggo proses latihan link diwiwiti. Nalika ditegesake, bit FLT_ready ing register SCDC 0x40 bit 6 uga ditegesake.
rxcore_frl_src_test_config Input 8 Nemtokake konfigurasi test sumber. Nilai kasebut ditulis ing register Konfigurasi Test SCDC ing register SCDC 0x35.
rxcore_tbcr Output 1 Nuduhake bit TMDS kanggo rasio jam; cocog karo register TMDS_Bit_Clock_Ratio ing register SCDC 0x20 bit 1.
• Nalika mlaku ing mode HDMI 2.0, bit iki ditegesake. Nuduhake rasio bit TMDS kanggo jam 40:1.
• Nalika mlaku ing HDMI 1.4b, bit iki ora ditegesake. Nuduhake bit TMDS kanggo rasio jam 10:1.
• Bit iki ora digunakake kanggo mode FRL.
rxcore_scrambler_enable Output 1 Nuduhake yen data ditampa scrambled; cocog karo kolom Scrambling_Enable ing register SCDC 0x20 bit 0.
rxcore_audio_de Output 1 Antarmuka audio inti HDMI RX
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
rxcore_audio_data Output 256
rxcore_audio_info_ai Output 48
rxcore_audio_N Output 20
rxcore_audio_CTS Output 20
rxcore_audio_metadata Output 165
rxcore_audio_format Output 5
rxcore_aux_pkt_data Output 72 Antarmuka tambahan inti HDMI RX
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
rxcore_aux_pkt_addr Output 6
rxcore_aux_pkt_wr Output 1
rxcore_aux_data Output 72
rxcore_aux_sop Output 1
rxcore_aux_eop Output 1
rxcore_aux_valid Output 1
rxcore_aux_error Output 1
rxcore_gcp Output 6 Sinyal sideband inti HDMI RX
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
rxcore_info_avi Output 123
rxcore_info_vsi Output 61
rxcore_locked Output 1 Port video inti HDMI RX
Cathetan: N = piksel saben jam
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
rxcore_vid_data Output N*48
rxcore_vid_vsync Output N
rxcore_vid_hsync Output N
rxcore_vid_de Output N
rxcore_vid_valid Output 1
rxcore_vid_lock Output 1
rxcore_mode Output 1 Kontrol inti lan port status HDMI RX.
Cathetan: N = simbol saben jam
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
rxcore_ctrl Output N*6
rxcore_color_depth_sync Output 2
hdmi_5v_deteksi Input 1 HDMI RX 5V ndeteksi lan hotplug ndeteksi. Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
hdmi_rx_hpd Output 1
rx_hpd_trigger Input 1
I2Sinyal C
hdmi_rx_i2c_sda Input 1 Antarmuka HDMI RX DDC lan SCDC.
hdmi_rx_i2c_scl Input 1
Sinyal RAM RX EDID
edid_ram_access Input 1 Antarmuka akses RAM HDMI RX EDID.
edid_ram_address Input 8 Negesake edid_ram_access nalika sampeyan pengin nulis utawa maca saka EDID RAM, yen sinyal iki kudu tetep kurang.
Nalika sampeyan negesake edid_ram_access, sinyal hotplug ora ngidini nulis utawa maca menyang EDID RAM. Nalika akses EDID RAM wis rampung, sampeyan kudu deassert edid_ram_assess lan sinyal hotplug negesake. Sumber bakal maca EDID anyar amarga sinyal hotplug toggling.
edid_ram_write Input 1
edid_ram_read Input 1
edid_ram_readdata Output 8
edid_ram_writedata Input 8
edid_ram_waitrequest Output 1

Tabel 18.Sinyal Tingkat Top HDMI TX

Sinyal arah Jembar Katrangan
Jam lan Reset Sinyal
mgmt_clk Input 1 Input jam sistem (100 MHz).
ngreset Input 1 Input reset sistem.
tx_tmds_clk Input 1 Jam HDMI RX TMDS.
txfpll_refclk1 Input 1 Input jam kanggo jam referensi TX PLL 1. Frekuensi jam 100 MHz.
tx_vid_clk Output 1 Output jam video.
tx_frl_clk Output 1 Output jam FRL.
sys_init Input 1 Inisialisasi sistem kanggo ngreset sistem nalika daya munggah.
tx_init_done Input 1 TX initialization kanggo ngreset pemblokiran Manajemen reconfiguration TX lan antarmuka reconfiguration transceiver.
TX Transceiver lan Sinyal IOPLL
txpll_frl_locked Output 1 Nuduhake jam kacepetan link lan jam FRL IOPLL dikunci.
txfpll_locked Output 1 Nuduhake TX PLL dikunci.
txphy_serial_data Output 4 Data serial HDMI saka TX Native PHY.
txphy_siap Output 1 Nuduhake TX Native PHY wis siyap.
txphy_cal_busy Output 1 TX Native PHY kalibrasi sinyal sibuk.
txphy_cal_busy_raw Output 4 Kalibrasi sinyal sibuk menyang arbiter transceiver.
txphy_cal_busy_gated Input 4 Kalibrasi sinyal sibuk saka arbiter transceiver menyang TX Native PHY.
txphy_rcfg_sibuk Output 1 Nuduhake konfigurasi ulang TX PHY lagi ditindakake.
txphy_rcfg_slave_write Input 4 Transceiver reconfiguration Avalon antarmuka memori-peta saka TX Native PHY kanggo arbiter transceiver.
txphy_rcfg_slave_read Input 4
txphy_rcfg_slave_address Input 40
txphy_rcfg_slave_writedata Input 128
txphy_rcfg_slave_readdata Output 128
txphy_rcfg_slave_waitrequest Output 4
TX Reconfiguration Manajemen
tx_tmds_freq Input 24 Nilai frekuensi jam HDMI TX TMDS (ing 10 ms).
tx_os Output 2 oversampfaktor ling:
• 0: 1x liwatampling
• 1: 2× oversampling
•2: 8x liwatampling
txphy_rcfg_master_write Output 1 TX reconfiguration Manajemen Avalon antarmuka memori-peta kanggo transceiver arbiter.
txphy_rcfg_master_read Output 1
txphy_rcfg_master_address Output 12
txphy_rcfg_master_writedata Output 32
txphy_rcfg_master_readdata Input 32
txphy_rcfg_master_waitrequest Input 1
tx_reconfig_done Output 1 Nuduhake yen proses reconfiguration TX wis rampung.
Sinyal Inti HDMI TX
tx_vid_clk_locked Input 1 Nuduhake vid_clk stabil.
txcore_ctrl Input N*6 Antarmuka kontrol inti HDMI TX.
Cathetan: N = piksel saben jam
Rujuk menyang Antarmuka Sumber bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
txcore_mode Input 1
txcore_audio_de Input 1 Antarmuka audio inti HDMI TX.
Rujuk menyang Antarmuka Sumber bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
txcore_audio_mute Input 1
txcore_audio_data Input 256
txcore_audio_info_ai Input 49
txcore_audio_N Input 20
txcore_audio_CTS Input 20
txcore_audio_metadata Input 166
txcore_audio_format Input 5
txcore_aux_siap Output 1 Antarmuka tambahan inti HDMI TX.
Rujuk menyang Antarmuka Sumber bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
txcore_aux_data Input 72
txcore_aux_sop Input 1
txcore_aux_eop Input 1
txcore_aux_valid Input 1
txcore_gcp Input 6 Sinyal sideband inti HDMI TX.
Rujuk menyang Antarmuka Sumber bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
txcore_info_avi Input 123
txcore_info_vsi Input 62
txcore_i2c_master_write Input 1 TX I2C master Avalon antarmuka memori-peta kanggo master I2C nang inti TX.
Cathetan: Sinyal iki mung kasedhiya nalika sampeyan nguripake Kalebu I2C paramèter.
txcore_i2c_master_read Input 1
txcore_i2c_master_address Input 4
txcore_i2c_master_writedata Input 32
txcore_i2c_master_readdata Output 32
txcore_vid_data Input N*48 Port video inti HDMI TX.
Cathetan: N = piksel saben jamRef
er menyang Antarmuka Sumber bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
txcore_vid_vsync Input N
txcore_vid_hsync Input N
txcore_vid_de Input N
txcore_vid_ready Output 1
txcore_vid_overflow Output 1
txcore_vid_valid Input 1
txcore_frl_rate Input 4 SCDC ndaftar antarmuka.
txcore_frl_pattern Input 16
txcore_frl_start Input 1
txcore_scrambler_enable Input 1
txcore_tbcr Input 1
I2Sinyal C
nios_tx_i2c_sda_in Output 1 TX I2C Master antarmuka kanggo SCDC lan DDC saka prosesor Nios II menyang buffer output.
Cathetan: Yen sampeyan nguripake ing Kalebu I2C parameter, sinyal iki bakal diselehake nang inti TX lan ora bakal katon ing tingkat iki.
nios_tx_i2c_scl_in Output 1
nios_tx_i2c_sda_oe Input 1
nios_tx_i2c_scl_oe Input 1
nios_ti_i2c_sda_in Output 1 Antarmuka TX I2C Master saka prosesor Nios II menyang buffer output kanggo kontrol TI redriver ing kertu putri Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in Output 1
nios_ti_i2c_sda_oe Input 1
nios_ti_i2c_scl_oe Input 1
hdmi_tx_i2c_sda Input 1 Antarmuka TX I2C kanggo antarmuka SCDC lan DDC saka buffer output menyang konektor HDMI TX.
hdmi_tx_i2c_scl Input 1
hdmi_tx_ti_i2c_sda Input 1 Antarmuka TX I2C saka buffer output menyang redriver TI ing kertu putri Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl Input 1
tx_hpd_req Output 1 HDMI TX hotplug ndeteksi antarmuka.
hdmi_tx_hpd_n Input 1

Tabel 19. Sinyal Arbiter Transceiver

Sinyal arah Jembar

Katrangan
clk Input 1 Jam konfigurasi maneh. Jam iki kudu nuduhake jam sing padha karo blok manajemen konfigurasi ulang.
ngreset Input 1 Reset sinyal. Reset iki kudu nuduhake reset sing padha karo pamblokiran manajemen konfigurasi ulang.
rx_rcfg_en Input 1 RX reconfiguration mbisakake sinyal.
tx_rcfg_en Input 1 TX reconfiguration mbisakake sinyal.
rx_rcfg_ch Input 2 Nuduhake saluran sing bakal dikonfigurasi ulang ing inti RX. Sinyal iki kudu tansah ditegesake.
tx_rcfg_ch Input 2 Nuduhake saluran sing bakal dikonfigurasi ulang ing inti TX. Sinyal iki kudu tansah ditegesake.
rx_reconfig_mgmt_write Input 1 Reconfiguration Avalon memori-peta antarmuka saka manajemen RX reconfiguration.
rx_reconfig_mgmt_read Input 1
rx_reconfig_mgmt_address Input 10
rx_reconfig_mgmt_writedata Input 32
rx_reconfig_mgmt_readdata Output 32
rx_reconfig_mgmt_waitrequest Output 1
tx_reconfig_mgmt_write Input 1 Reconfiguration Avalon antarmuka memori-peta saka manajemen TX reconfiguration.
tx_reconfig_mgmt_read Input 1
tx_reconfig_mgmt_address Input 10
tx_reconfig_mgmt_writedata Input 32
tx_reconfig_mgmt_readdata Output 32
tx_reconfig_mgmt_waitrequest Output 1
reconfig_write Output 1 Reconfiguration Avalon antarmuka memori-peta kanggo transceiver.
reconfig_read Output 1
reconfig_address Output 10
reconfig_writedata Output 32
rx_reconfig_readdata Input 32
rx_reconfig_waitrequest Input 1
tx_reconfig_readdata Input 1
tx_reconfig_waitrequest Input 1
rx_cal_sibuk Input 1 Sinyal status kalibrasi saka transceiver RX.
tx_cal_sibuk Input 1 Sinyal status kalibrasi saka transceiver TX.
rx_reconfig_cal_busy Output 1 Sinyal status kalibrasi menyang kontrol reset PHY transceiver RX.
tx_reconfig_cal_busy Output 1 Sinyal status kalibrasi saka kontrol reset PHY transceiver TX.

Tabel 20. Sinyal Link RX-TX

Sinyal arah Jembar

Katrangan
vid_clk Input 1 Jam video HDMI.
rx_vid_lock Input 3 Nuduhake status kunci video HDMI RX.
rx_vid_valid Input 1 Antarmuka video HDMI RX.
rx_vid_de Input N
rx_vid_hsync Input N
rx_vid_vsync Input N
rx_vid_data Input N*48
rx_aux_eop Input 1 Antarmuka tambahan HDMI RX.
rx_aux_sop Input 1
rx_aux_valid Input 1
rx_aux_data Input 72
tx_vid_de Output N Antarmuka video HDMI TX.
Cathetan: N = piksel saben jam
tx_vid_hsync Output N
tx_vid_vsync Output N
tx_vid_data Output N * 48
tx_vid_valid Output 1
tx_vid_ready Input 1
tx_aux_eop Output 1 Antarmuka tambahan HDMI TX.
tx_aux_sop Output 1
tx_aux_valid Output 1
tx_aux_data Output 72
tx_aux_siap Input 1

Tabel 21. Sinyal Sistem Desainer Platform

Sinyal arah Jembar

Katrangan
cpu_clk_in_clk_clk Input 1 jam CPU.
cpu_rst_in_reset_reset Input 1 Reset CPU.
edid_ram_slave_translator_avalon_anti_slave_0_address Output 8 EDID RAM akses antarmuka.
edid_ram_slave_translator_avalon_anti_slave_0_write Output 1
edid_ram_slave_translator_avalon_anti_slave_0_read Output 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata Input 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata Output 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest Input 1
hdmi_i2c_master_i2c_serial_sda_in Input 1 Antarmuka I2C Master saka prosesor Nios II menyang buffer output kanggo kontrol DDC lan SCDC.
hdmi_i2c_master_i2c_serial_scl_in Input 1
hdmi_i2c_master_i2c_serial_sda_oe Output 1
hdmi_i2c_master_i2c_serial_scl_oe Output 1
redriver_i2c_master_i2c_serial_sda_in Input 1 I2C Master antarmuka saka prosesor Nios II menyang buffer output kanggo konfigurasi setelan TI redriver.
redriver_i2c_master_i2c_serial_scl_in Input 1
redriver_i2c_master_i2c_serial_sda_oe Output 1
redriver_i2c_master_i2c_serial_scl_oe Output 1
pio_in0_external_connection_export Input 32 Antarmuka output input paralel.
• Bit 0: Disambungake menyang sinyal user_dipsw kanggo ngontrol mode passthrough EDID.
•Bit 1: panjalukan TX HPD
• Bit 2: TX transceiver siap
• Bit 3: TX reconfiguration rampung
•Bit 4–7: Diwenehake
• Bit 8–11: RX FRL rate
• Bit 12: rasio clock bit RX TMDS
• Bit 13–16: RX FRL dikunci
• Bit 17–20: Tingkat RX FFE
• Bit 21: RX alignment dikunci
Sinyal arah Jembar Katrangan
•Bit 22: Kunci video RX
• Bit 23: Tombol push pangguna 2 kanggo maca ndhaftar SCDC saka sink external
•Bit 24–31: Diwenehake
pio_out0_external_connection_export Output 32 Antarmuka output input paralel.
•Bit 0: TX HPD ngakoni
• Bit 1: TX initialization wis rampung
• Bit 2–7: Reserved
• Bit 8–11: TX FRL rate
•Bit 12–27: Pola latihan link FRL TX
• Bit 28: TX FRL wiwitan
• Bit 29–31: Reserved
pio_out1_external_connection_export Output 32 Antarmuka output input paralel.
• Bit 0: akses RAM RX EDID
• Bit 1: RX FLT siap
• Bit 2–7: Reserved
• Bit 8–15: Konfigurasi tes sumber RX FRL
•Bit 16–31: Diwenehake

2.1. 1. Desain Parameter RTL
Gunakake paramèter HDMI TX lan RX Top RTL kanggo ngatur ex desainample.
Umume paramèter desain kasedhiya ing Desain Example tab editor parameter HDMI Intel FPGA IP. Sampeyan isih bisa ngganti ex desainample setelan sing digawe ing editor parameter liwat paramèter RTL.
Tabel 22. Parameter Ndhuwur HDMI RX

Paramèter

 Nilai

Katrangan
SUPPORT_DEEP_COLOR • 0: Ora ana werna jero
• : Werna jero		 Nemtokake yen inti bisa encode format werna jero.
DUKUNGAN_AUXILIARY • 0: Ora AUX
•1: AUX		 Nemtokake yen enkoding saluran tambahan kalebu.
SYMBOLS_PER_CLOCK 8 Ndhukung 8 simbol saben jam kanggo piranti Intel Arria 10.
SUPPORT_AUDIO • 0: Ora ana audio
• 1: Audio		 Nemtokake yen inti bisa encode audio.
EDID_RAM_ADDR_WIDTH 8 (Nilai standar) Log basis 2 saka ukuran EDID RAM.
BITEC_DAUGHTER_CARD_REV •0: Ora nargetake kertu putri Bitec HDMI
•4: Ndhukung revisi kertu putri Bitec HDMI 4
•6: Nargetake revisi kertu putri Bitec HDMI 6
• 11: Nargetake Bitec HDMI revisi kertu putri 11 (standar)		 Nemtokake revisi saka kertu putri Bitec HDMI sing digunakake. Yen sampeyan ngganti revisi, desain bisa ngganti saluran transceiver lan ngowahi polaritas miturut syarat kertu putri Bitec HDMI. Yen sampeyan nyetel parameter BITEC_DAUGHTER_CARD_REV menyang 0, desain ora nggawe owah-owahan ing saluran transceiver lan polaritas.
POLARITY_INVERSION • 0: Polaritas kuwalik
• 1: Aja kuwalik polaritas		 Setel parameter iki dadi 1 kanggo ngowahi nilai saben bit data input. Nyetel parameter iki kanggo 1 nemtokake 4'b1111 menyang port rx_polinv saka transceiver RX.

Tabel 23. Parameter Ndhuwur HDMI TX

Paramèter

 Nilai

Katrangan
USE_FPLL 1 Ndhukung fPLL minangka TX PLL mung kanggo piranti Intel Arria 10. Tansah nyetel parameter iki dadi 1.
SUPPORT_DEEP_COLOR •0: Ora ana werna jero

• 1: werna jero

 Nemtokake yen inti bisa encode format werna jero.
DUKUNGAN_AUXILIARY • 0: Ora AUX
• 1: AUX		 Nemtokake yen enkoding saluran tambahan kalebu.
SYMBOLS_PER_CLOCK 8 Ndhukung 8 simbol saben jam kanggo piranti Intel Arria 10.
SUPPORT_AUDIO • 0: Ora ana audio
• 1: Audio		 Nemtokake yen inti bisa encode audio.
BITEC_DAUGHTER_CARD_REV • 0: Ora nargetake kertu putri Bitec HDMI
• 4: Ndhukung revisi kertu putri Bitec HDMI 4
• 6: Nargetake revisi kertu putri Bitec HDMI 6
• 11: Nargetake Bitec HDMI revisi kertu putri 11 (standar)		 Nemtokake revisi saka kertu putri Bitec HDMI sing digunakake. Yen sampeyan ngganti revisi, desain bisa ngganti saluran transceiver lan ngowahi polaritas miturut syarat kertu putri Bitec HDMI. Yen sampeyan nyetel parameter BITEC_DAUGHTER_CARD_REV menyang 0, desain ora nggawe owah-owahan ing saluran transceiver lan polaritas.
POLARITY_INVERSION • 0: Polaritas kuwalik
• 1: Aja kuwalik polaritas		 Setel parameter iki dadi 1 kanggo ngowahi nilai saben bit data input. Nyetel parameter iki kanggo 1 nemtokake 4'b1111 menyang port tx_polinv saka transceiver TX.

2.12. Setup Hardware
Desain HDMI FRL-aktif example iku HDMI 2.1 saged lan nindakake demo loopthrough kanggo stream video HDMI standar.
Kanggo nglakokake tes hardware, sambungake piranti sing aktif HDMI-kayata kertu grafis karo antarmuka HDMI-kanggo input sink HDMI. Desain ndhukung loro HDMI 2.1 utawa HDMI 2.0 / 1.4b sumber lan sink.

  1. Sink HDMI decode port menyang stream video standar lan dikirim menyang inti Recovery jam.
  2. Inti HDMI RX decode data video, tambahan, lan audio sing bakal digulung maneh kanthi podo karo inti HDMI TX liwat DCFIFO.
  3. Port sumber HDMI saka kertu putri FMC ngirimake gambar menyang monitor.

Cathetan:
Yen sampeyan pengin nggunakake papan pangembangan Intel FPGA liyane, sampeyan kudu ngganti tugas piranti lan tugas pin. Setelan analog transceiver dites kanggo kit pangembangan Intel Arria 10 FPGA lan kertu putri Bitec HDMI 2.1. Sampeyan bisa ngowahi setelan kanggo papan sampeyan dhewe.
Tabel 24. Tombol Push On-board lan Fungsi LED pangguna

Tombol Push/LED

Fungsi
cpu_resetn Pencet sapisan kanggo ngreset sistem.
panganggo_dipsw Ngalih DIP sing ditemtokake pangguna kanggo ngalih mode passthrough.
•OFF (posisi standar) = Passthrough
HDMI RX ing FPGA entuk EDID saka sink eksternal lan menehi menyang sumber eksternal sing disambungake.
• ON = Sampeyan bisa ngontrol tingkat FRL maksimum RX saka terminal Nios II. Printah ngowahi RX EDID kanthi manipulasi nilai tingkat FRL maksimum.
Deleng Running Design in Beda FRL Rates ing kaca 33 kanggo informasi luwih lengkap babagan nyetel tarif FRL beda.
panganggo_pb[0] Pencet sapisan kanggo ngalih sinyal HPD menyang sumber HDMI standar.
panganggo_pb[1] dilindhungi.
panganggo_pb[2] Pencet sapisan kanggo maca ndhaftar SCDC saka sink disambungake menyang TX saka Bitec HDMI 2.1 kertu putri FMC.
Cathetan: Kanggo ngaktifake maca, sampeyan kudu nyetel DEBUG_MODE dadi 1 ing piranti lunak.
USER_LED[0] Status kunci PLL jam RX TMDS.
•0 = Mbukak kunci
• 1 = Dikunci
USER_LED[1] RX transceiver status siap.
•0 = Ora siap
• 1 = Siap
USER_LED[2] Jam kacepetan link RX PLL, lan video RX lan status kunci PLL jam FRL.
• 0 = Salah siji saka PLL jam RX ora dikunci
• 1 = Loro PLL jam RX dikunci
USER_LED[3] Keselarasan inti RX HDMI lan status kunci meja.
• 0 = Paling ora 1 saluran ora dikunci
• 1 = Kabeh saluran dikunci
USER_LED[4] Status kunci video RX HDMI.
• 0 = Mbukak kunci
• 1 = Dikunci
USER_LED[5] TX link kacepetan jam PLL, lan TX video lan FRL jam PLL status kunci.
• 0 = Salah siji saka jam TX PLL ora dikunci
• 1 = Loro PLL jam TX dikunci
USER_LED[6] USER_LED[7] status siap transceiver TX.
• 0 = Ora siap
• 1 = Siap
Status latihan link TX.
• 0 = Gagal
• 1 = Lulus

2.13. Simulasi Testbench
Testbench simulasi simulates loopback serial HDMI TX menyang inti RX.
Cathetan:
Testbench simulasi iki ora didhukung kanggo designs karo parameter Kalebu I2C aktif.
Gambar 19. HDMI Intel FPGA IP Simulasi Testbench Diagram Blokintel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 2Tabel 25. Komponen Testbench

Komponen

Katrangan
Video TPG Generator pola tes video (TPG) nyedhiyakake stimulus video.
Audio Samplan Gen Audio sample generator menehi audio samprangsang. Generator ngasilake pola data tes sing nambah kanggo dikirim liwat saluran audio.
Aux Samplan Gen Ing aux sample generator nyedhiyakake s tambahanamprangsang. Generator ngasilake data tetep kanggo dikirim saka pemancar.
Priksa CRC Pemeriksa iki verifikasi yen transceiver TX mbalekake frekuensi jam cocog karo tingkat data sing dikarepake.
Priksa Data Audio Priksa data audio mbandhingake manawa pola data tes sing nambah ditampa lan didekode kanthi bener.
Priksa Data Aux Priksa data aux mbandhingake apa data aux samesthine ditampa lan decoded bener ing sisih panrima.

Testbench simulasi HDMI nindakake tes verifikasi ing ngisor iki:

Fitur HDMI

Verifikasi
Data video • Testbench nindakake CRC mriksa ing input lan output video.
• Iku mriksa Nilai CRC saka data ditularaké marang CRC diwilang ing data video ditampa.
• Testbench banjur nindakake mriksa sawise ndeteksi 4 sinyal V-SYNC stabil saka panrima.
Data tambahan • Ing aux sample generator ngasilake data tetep kanggo dikirim saka pemancar.
• Ing sisih panrima, generator mbandhingaké apa data tambahan samesthine ditampa lan decoded bener.
Data audio • Audio sample generator ngasilake pola data test incrementing kanggo ditularaké liwat saluran audio.
• Ing sisih panrima, pamriksa data audio mriksa lan mbandhingake manawa pola data tes sing nambah ditampa lan didekode kanthi bener.

Simulasi sing sukses dipungkasi kanthi pesen ing ngisor iki:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulasi pass
Tabel 26. HDMI Intel FPGA IP Design Example Didhukung Simulators

Simulator

 Verilog HDL

VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition ya wis ya wis
VCS/VCS MX ya wis ya wis
Riviera-PRO ya wis ya wis
Xcelium Paralel ya wis Ora

2.14. Watesan Desain
Sampeyan kudu nimbang sawetara watesan nalika instantiating HDMI 2.1 desain example.

  • TX ora bisa operate ing mode TMDS nalika ing mode non-passthrough. Kanggo nyoba ing mode TMDS, ganti user_dipsw bali menyang mode passthrough.
  • Prosesor Nios II kudu ngladeni latihan link TX nganti rampung tanpa gangguan saka proses liyane.

2.15. Fitur Debugging
Desain iki example nyedhiyakake fitur debugging tartamtu kanggo mbantu sampeyan.
2.15.1. Pesen Debugging Piranti Lunak
Sampeyan bisa ngaktifake pesen debugging ing piranti lunak kanggo menehi pitulungan wektu.
Kanggo nguripake pesen debugging ing piranti lunak, tindakake langkah iki:

  1. Ngganti DEBUG_MODE kanggo 1 ing script global.h.
  2. Run script / build_sw.sh ing Nios II Command Shell.
  3. Reprogram piranti lunak kui/tx_control/tx_control.elf file kanthi mbukak printah ing Nios II Command Shell:
    nios2-download -r -g lunak / tx_control / tx_control.elf
  4. Jalanake perintah terminal Nios II ing Nios II Command Shell:
    nios2-terminal

Nalika sampeyan nguripake pesen debugging, informasi ing ngisor iki dicithak:

  • Setelan redriver TI ing TX lan RX diwaca lan ditampilake sapisan sawise program ELF file.
  • Pesen status kanggo konfigurasi RX EDID lan proses hotplug
  • Resolusi nganggo utawa tanpa informasi dhukungan FRL sing dijupuk saka EDID ing sink disambungake menyang TX. Informasi iki ditampilake kanggo saben hotplug TX.
  • Pesen status kanggo proses latihan link TX sajrone latihan link TX.

2.15.2. Informasi SCDC saka Sink disambungake menyang TX
Sampeyan bisa nggunakake fitur iki kanggo njupuk informasi SCDC.

  1. Mbukak printah terminal Nios II ing Nios II Command Shell: nios2-terminal
  2. Pencet user_pb[2] ing kit pangembangan FPGA Intel Arria 10.

Piranti lunak maca lan nampilake informasi SCDC ing sink disambungake menyang TX ing terminal Nios II.
2.15.3. Pengukuran Frekuensi Jam
Gunakake fitur iki kanggo mriksa frekuensi jam beda.

  1. Ing hdmi_rx_top lan hdmi_tx_top files, mbusak komentar "//`define DEBUG_EN 1".
  2. Tambah sinyal refclock_measure saka saben instance mr_rate_detect menyang Signal Tap Logic Analyzer kanggo entuk frekuensi jam saben jam (ing wektu 10 ms).
  3. Kompilasi desain karo Signal Tap Logic Analyzer.
  4. Program SOF file lan mbukak Signal Tap Logic Analyzer.

Tabel 27. Jam

Modul mr_rate_detect Instance

Jam sing bakal diukur
hdmi_rx_top rx_pll_tmds Jam referensi RX CDR 0
rx_clk0_freq Jam transceiver RX metu saka saluran 0
rx_vid_clk_freq Jam video RX
rx_frl_clk_freq Jam RX FRL
rx_hsync_freq Frekuensi Hsync saka pigura video sing ditampa
hdmi_tx_top tx_clk0_freq Jam transceiver TX metu saka saluran 0
vid_clk_freq jam video TX
frl_clk_freq Jam TX FRL
tx_hsync_freq Frekuensi Hsync saka pigura video sing bakal dikirim

2.16. Nganyarke Desain Panjenengan
Tabel 28. Desain HDMI ExampKompatibilitas karo Versi Piranti Lunak Edisi Intel Quartus Prime Pro sadurunge

Desain Example Varian Kemampuan kanggo Nganyarke menyang Intel Quartus Prime Pro Edition 20.3
Desain HDMI 2.1 Example (Dhukungan FRL = 1) Ora

Kanggo sembarang desain non-kompatibel examples, sampeyan kudu nindakake ing ngisor iki:

  1. Nggawe desain anyar example ing versi piranti lunak Intel Quartus Prime Pro Edition saiki nggunakake konfigurasi sing padha karo desain sing wis ana.
  2. Bandingake kabeh desain example direktori karo desain example kui nggunakake versi piranti lunak Intel Quartus Prime Pro Edition sadurungé. Port liwat owah-owahan sing ditemokake.

Desain HDMI 2.0 Example (Dhukungan FRL = 0)

Desain HDMI Intel FPGA IP example nduduhake siji HDMI Kayata loopback podo dumadi telung saluran RX lan papat saluran TX.
Tabel 29. HDMI Intel FPGA IP Design Example kanggo Intel Arria 10 Piranti

Desain Example Data Rate Mode Saluran Tipe Loopback
Arria 10 HDMI RX-TX Retransmit <6,000 Mbps Simpleks Paralel karo buffer FIFO

Fitur

  • Desain instantiates FIFO buffer kanggo nindakake liwat HDMI stream video langsung antarane sink HDMI lan sumber.
  • Desain nggunakake status LED kanggo debugging awal stage.
  • Desain nerangake karo RX lan TX mung opsi.
  • Desain nduduhake sisipan lan nyaring Dynamic Range lan Mastering (HDR) InfoFrame ing modul link RX-TX.
  • Desain kasebut nuduhake manajemen passthrough EDID saka sink HDMI eksternal menyang sumber HDMI eksternal nalika dipicu dening acara hot-plug TX.
  • Desain kasebut ngidini kontrol wektu mbukak liwat switch DIP lan tombol push kanggo ngatur sinyal inti HDMI TX:
    — sinyal mode kanggo milih pigura video sing dienkode DVI utawa HDMI
    — sinyal info_avi[47], info_vsi[61], lan audio_info_ai[48] kanggo milih transmisi paket tambahan liwat sideband utawa port data tambahan

Instance RX nampa sumber video saka generator video eksternal, lan data kasebut banjur liwat FIFO loopback sadurunge dikirim menyang instance TX.
Sampeyan kudu nyambungake penganalisa video eksternal, monitor, utawa televisi kanthi sambungan HDMI menyang inti TX kanggo verifikasi fungsi kasebut.
3.1. HDMI 2.0 RX-TX Retransmit Design Block Diagram
Desain ngirim ulang HDMI 2.0 RX-TX example nduduhake loopback podo ing mode saluran simplex kanggo HDMI Intel FPGA IP.
Gambar 20. Diagram Blok Retransmit HDMI RX-TX (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 3Gambar 21. Diagram Blok Retransmit HDMI RX-TX (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 4Informasi sing gegandhengan
Jitter of PLL Cascading or Non-Dedicated Clock Path for Arria 10 PLL Reference Clock Waca solusi iki kanggo solusi yen jam desain sampeyan ngalami tambahan
jitter.
3.2. Persyaratan Hardware lan Piranti Lunak
Intel nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba ex desainample.
Hardware

  • Intel Arria 10 GX FPGA Development Kit
  • Sumber HDMI (Graphics Processor Unit (GPU))
  • Sink HDMI (Monitor)
  • Kartu putri Bitec HDMI FMC 2.0 (Revisi 11)
  • Kabel HDMI

Cathetan:
Sampeyan bisa milih revisi kertu putri Bitec HDMI. Setel parameter lokal BITEC_DAUGHTER_CARD_REV dadi 4, 6, utawa 11 ing tingkat paling dhuwur file (a10_hdmi2_demo.v). Yen sampeyan ngganti revisi, desain bisa ngganti saluran transceiver lan ngowahi polaritas miturut syarat kertu putri Bitec HDMI. Yen sampeyan nyetel parameter BITEC_DAUGHTER_CARD_REV menyang 0, desain ora nggawe owah-owahan ing saluran transceiver lan polaritas. Kanggo desain HDMI 2.1 examples, miturut Design ExampIng tab, nyetel HDMI Putri Card Revisi kanggo salah siji Revisi 9, Revisi 4, utawa ora ana kertu putri. Nilai standar yaiku Revisi 9.
Piranti lunak

  • Intel Quartus Prime versi 18.1 lan luwih anyar (kanggo testing hardware)
  • ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL mung)/VCS MX, utawa Xcelium Parallel simulator

3.3. Struktur Direktori
Direktori ngemot sing digawe files kanggo desain HDMI Intel FPGA IP example.
Gambar 22. Struktur Direktori kanggo Desain Exampleintel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 5Tabel 30. RTL sing digawe Files

Folder Files
gxb • /gxb_rx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx.ip (Intel Quartus Prime Pro Edition)
• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx •/hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx_top.v
/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
/symbol_aligner.v
Panasonic.hex (Edisi Intel Quartus Prime Pro)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx_top.v
/mr_ce.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master

(Intel Quartus Prime Standard Edition)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_abdi /edid_ram.qsys (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
quartus.ini
umum • /clock_control.qsys (Intel Quartus Prime Standard Edition)
• /clock_control.ip (Intel Quartus Prime Pro Edition)
• /fifo.qsys (Intel Quartus Prime Standard Edition)
• /fifo.ip (Intel Quartus Prime Pro Edition)
• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition)
•/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
/reset_controller.qsys (Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (Intel Quartus Prime Pro Edition)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
sdc /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabel 31. Simulasi Dihasilake Files
Deleng bagean Simulasi Testbench kanggo informasi luwih lengkap.

Folder Files
aldec /aldec.do
/rivierapro_setup.tcl
irama /cds.lib
/hdl.var
<folder cds_libs>
pembimbing /mentor.do
/msim_setup.tcl
synopsys /vcs/filedaftar.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
xcelium

(Edisi Intel Quartus Prime Pro)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
umum

(Edisi Intel Quartus Prime Pro)

 /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Edisi Intel Quartus Prime Pro)
/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabel 32. Piranti Lunak Generasi Files

Folder Files
tx_control_src
Cathetan: Folder tx_control uga ngemot duplikat kasebut files.		 /intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
/i2c.c (Intel Quartus Prime Standard Edition)
/i2c.h (Intel Quartus Prime Standard Edition)
/utama.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (Intel Quartus Prime Standard Edition)
/ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Komponen Desain
Desain HDMI Intel FPGA IP example mbutuhake komponen kasebut.
Tabel 33. Komponen Ndhuwur HDMI RX

Modul

Katrangan
Inti HDMI RX IP nampa data serial saka Transceiver Native PHY lan nindakake alignment data, decoding saluran, dekoding TMDS, dekoding data tambahan, dekoding data video, dekoding data audio, lan descrambling.
I2 I2C minangka antarmuka sing digunakake kanggo Sink Display Data Channel (DDC) lan Status lan Data Channel (SCDC). Sumber HDMI nggunakake DDC kanggo nemtokake kemampuan lan karakteristik sink kanthi maca struktur data Enhanced Extended Display Identification Data (E-EDID).
• Alamat budak I8C 2-bit kanggo E-EDID yaiku 0xA0 lan 0xA1. LSB nuduhake jinis akses: 1 kanggo maca lan 0 kanggo nulis. Nalika kedadeyan HPD, budak I2C nanggapi data E-EDID kanthi maca saka RAM on-chip.
• Ing I2C abdi-mung controller uga ndhukung SCDC kanggo HDMI 2.0 operasi. Alamat budak I8C 2-bit kanggo SCDC yaiku 0xA8 lan 0xA9. Nalika kedadeyan HPD, budak I2C nindakake transaksi nulis utawa maca menyang utawa saka antarmuka SCDC saka inti HDMI RX.
Cathetan: Pengontrol mung budak I2C iki kanggo SCDC ora dibutuhake yen HDMI 2.0b ora dimaksudake. Yen sampeyan nguripake ing Kalebu I2C parameter, pemblokiran iki bakal klebu nang inti lan ora bakal katon ing tingkat iki.
EDID RAM Desain nyimpen informasi EDID nggunakake RAM 1-port IP inti. Protokol bus serial loro-kabel (jam lan data) standar (I2C budak-mung controller) nransfer struktur data E-EDID CEA-861-D Compliant. EDID RAM iki nyimpen informasi E-EDID.
Cathetan: Yen sampeyan nguripake ing Kalebu EDID RAM parameter, pemblokiran iki bakal klebu nang inti lan ora bakal katon ing tingkat iki.
IOPLL IOPLL ngasilake jam referensi RX CDR, jam kacepetan link, lan jam video kanggo jam TMDS sing mlebu.
• Jam output 0 (jam referensi CDR)
• Jam output 1 (Jam kacepetan link)
• Jam output 2 (Jam video)
Cathetan: Konfigurasi IOPLL standar ora valid kanggo resolusi HDMI apa wae. IOPLL dikonfigurasi ulang menyang setelan sing cocog nalika dipateni.
Transceiver PHY Reset Controller Transceiver PHY reset controller njamin initialization dipercaya saka transceiver RX. Input reset controller iki micu dening reconfiguration RX, lan njedulake sinyal reset analog lan digital cocog kanggo pemblokiran Transceiver Native PHY miturut urutan reset nang pemblokiran.
RX Native PHY Blok transceiver hard sing nampa data serial saka sumber video external. Iku deserializes data serial kanggo data podo sadurunge maringaken data menyang HDMI RX inti.
Manajemen Konfigurasi RX Manajemen konfigurasi ulang RX sing ngleksanakake sirkuit deteksi tingkat karo HDMI PLL kanggo drive transceiver RX kanggo operate ing sembarang tarif link kasepakatan kiro-kiro saka 250 Mbps kanggo 6,000 Mbps.
Waca Gambar 23 ing kaca 63 ing ngisor iki.
Konfigurasi ulang IOPLL pemblokiran reconfiguration IOPLL nggampangake reconfiguration nyata-wektu dinamis PLLs ing Intel FPGAs. Pamblokiran iki nganyari frekuensi jam output lan bandwidth PLL ing wektu nyata, tanpa reconfiguring kabeh FPGA. Blok iki mlaku ing 100 MHz ing piranti Intel Arria 10.
Amarga watesan konfigurasi ulang IOPLL, aplikasi Quartus INI permit_nf_pll_reconfig_out_of_lock=on sak generasi IP reconfiguration IOPLL.
Kanggo ngetrapake Quartus INI, lebokake "permit_nf_pll_reconfig_out_of_lock=on" ing quartus.ini file lan panggonan ing file direktori proyek Intel Quartus Prime. Sampeyan kudu ndeleng pesen bebaya nalika sampeyan ngowahi pemblokiran konfigurasi ulang IOPLL (pll_hdmi_reconfig) ing piranti lunak Quartus Prime karo INI.
Cathetan: Tanpa Quartus INI iki, IOPLL reconfiguration ora bisa rampung yen IOPLL ilang kunci sak reconfiguration.
PIO Paralel input / output (PIO) pamblokiran fungsi minangka kontrol, status lan antarmuka reset menyang utawa saka sub-sistem CPU.

Gambar 23. Alur Urutan Reconfiguration Multi-Rate
Tokoh nggambarake aliran urutan reconfiguration multi-tingkat controller nalika nampa stream data input lan frekuensi jam referensi, utawa nalika transceiver ora dikunci.intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 6Tabel 34. HDMI TX Top Komponen

Modul

Katrangan
HDMI TX inti Inti IP nampa data video saka tingkat paling dhuwur lan nindakake enkoding TMDS, enkoding data tambahan, enkoding data audio, enkoding data video, lan scrambling.
Master I2C I2C minangka antarmuka sing digunakake kanggo Sink Display Data Channel (DDC) lan Status lan Data Channel (SCDC). Sumber HDMI nggunakake DDC kanggo nemtokake kemampuan lan karakteristik sink kanthi maca struktur data Enhanced Extended Display Identification Data (E-EDID).
• Minangka DDC, I2C Master maca EDID saka sink external kanggo ngatur informasi EDID RAM EDID ing HDMI RX Top utawa kanggo Processing video.
• Minangka SCDC, I2C master nransfer struktur data SCDC saka sumber FPGA menyang sink external kanggo operasi HDMI 2.0b. Kanggo example, yen stream data metu ndhuwur 3,400 Mbps, prosesor Nios II prentah master I2C nganyari TMDS_BIT_CLOCK_RATIO lan SCRAMBLER_ENABLE bit saka sink konfigurasi SCDC ndhaftar kanggo 1.
IOPLL IOPLL nyedhiyakake jam kacepetan link lan jam video saka jam TMDS sing mlebu.
• Jam output 1 (Jam kacepetan link)
• Jam output 2 (Jam video)
Cathetan: Konfigurasi IOPLL standar ora valid kanggo resolusi HDMI apa wae. IOPLL dikonfigurasi ulang menyang setelan sing cocog nalika dipateni.
Transceiver PHY Reset Controller Transceiver PHY reset controller njamin initialization dipercaya saka transceiver TX. Input reset controller iki micu saka tingkat ndhuwur, lan njedulake sinyal reset analog lan digital sing cocog kanggo pamblokiran Transceiver Native PHY miturut urutan reset nang pemblokiran.
Sinyal output tx_ready saka pemblokiran iki uga fungsi minangka sinyal reset menyang HDMI Intel FPGA IP kanggo nunjukaké transceiver munggah lan mlaku, lan siap nampa data saka inti.
Transceiver Native PHY Blok transceiver hard sing nampa data podo saka inti HDMI TX lan serializes data saka ngirim.
Antarmuka konfigurasi ulang diaktifake ing blok TX Native PHY kanggo nduduhake sambungan antarane TX Native PHY lan arbiter transceiver. Ora ana konfigurasi ulang sing ditindakake kanggo TX Native PHY.
Cathetan: Kanggo nyukupi syarat miring antar saluran HDMI TX, setel opsi mode ikatan saluran TX ing editor parameter Intel Arria 10 Transceiver Native PHY dadi ikatan PMA lan PCS. Sampeyan uga kudu nambah skew maksimum (set_max_skew) syarat watesan kanggo sinyal reset digital saka transceiver reset controller (tx_digitalreset) minangka dianjurake ing Intel Arria 10 Transceiver PHY User Guide.
TX PLL Blok PLL pemancar nyedhiyakake jam cepet serial menyang blok PHY Native Transceiver. Kanggo iki HDMI Intel FPGA IP desain example, fPLL digunakake minangka TX PLL.
Konfigurasi ulang IOPLL pemblokiran reconfiguration IOPLL nggampangake reconfiguration nyata-wektu dinamis PLLs ing Intel FPGAs. Pamblokiran iki nganyari frekuensi jam output lan bandwidth PLL ing wektu nyata, tanpa reconfiguring kabeh FPGA. Blok iki mlaku ing 100 MHz ing piranti Intel Arria 10.
Amarga watesan konfigurasi ulang IOPLL, aplikasi Quartus INI permit_nf_pll_reconfig_out_of_lock=on sak generasi IP reconfiguration IOPLL.
Kanggo ngetrapake Quartus INI, lebokake "permit_nf_pll_reconfig_out_of_lock=on" ing quartus.ini file lan panggonan ing file direktori proyek Intel Quartus Prime. Sampeyan kudu ndeleng pesen bebaya nalika sampeyan ngowahi pemblokiran konfigurasi ulang IOPLL (pll_hdmi_reconfig) ing piranti lunak Intel Quartus Prime karo INI.
Cathetan: Tanpa Quartus INI iki, IOPLL reconfiguration ora bisa rampung yen IOPLL ilang kunci sak reconfiguration.
PIO Paralel input / output (PIO) pamblokiran fungsi minangka kontrol, status lan antarmuka reset menyang utawa saka sub-sistem CPU.

Tabel 35. Transceiver Data Rate lan OversampFaktor ling kanggo Saben Range Frekuensi Jam TMDS

Frekuensi Jam TMDS (MHz) TMDS Bit clock Ratio oversampFaktor ling Transceiver Data Rate (Mbps)
85–150 1 Ora ditrapake 3400–6000
100–340 0 Ora ditrapake 1000–3400
50–100 0 5 2500–5000
35–50 0 3 1050–1500
30–35 0 4 1200–1400
25–30 0 5 1250–1500

Tabel 36. Top-Level Umum pamblokiran

Modul

Katrangan
Arbiter Transceiver Blok fungsi umum iki nyegah transceiver saka kalibrasi ulang bebarengan nalika transceiver RX utawa TX ing saluran fisik sing padha mbutuhake konfigurasi ulang. Kalibrasi ulang simultan nyebabake aplikasi ing ngendi transceiver RX lan TX ing saluran sing padha ditugasake kanggo implementasi IP independen.
Arbiter transceiver iki minangka extension kanggo resolusi sing disaranake kanggo nggabungake simplex TX lan simplex RX menyang saluran fisik sing padha. Arbiter transceiver iki uga mbantu nggabungake lan arbitrasi panjalukan konfigurasi ulang Avalon-MM RX lan TX sing ngarahake transceiver RX lan TX simplex ing saluran amarga port antarmuka konfigurasi ulang saka transceiver mung bisa diakses kanthi urutan.
Sambungan antarmuka antarane arbiter transceiver lan TX/RX Native PHY/PHY Reset Controller pamblokiran ing desain iki example nduduhake mode umum sing ditrapake kanggo sembarang kombinasi IP nggunakake arbiter transceiver. Arbiter transceiver ora dibutuhake nalika mung transceiver RX utawa TX digunakake ing saluran.
Arbiter transceiver ngenali requester saka reconfiguration liwat Avalon-MM antarmuka reconfiguration lan mesthekake yen tx_reconfig_cal_busy utawa rx_reconfig_cal_busy cocog wis gated patut. Kanggo aplikasi HDMI, mung RX sing miwiti konfigurasi ulang. Kanthi nyalurake panyuwunan konfigurasi ulang Avalon-MM liwat arbiter, arbiter ngenali manawa panyuwunan konfigurasi ulang kasebut asale saka RX, sing banjur mbebasake tx_reconfig_cal_busy saka negesake lan ngidini rx_reconfig_cal_busy negesake. Gating nyegah transceiver TX saka dipindhah menyang mode kalibrasi ora sengaja.
Cathetan: Amarga HDMI mung mbutuhake konfigurasi ulang RX, sinyal tx_reconfig_mgmt_* diikat. Uga, antarmuka Avalon-MM ora dibutuhake ing antarane arbiter lan blok TX Native PHY. Pamblokiran diutus kanggo antarmuka ing ex desainample kanggo nduduhake sambungan arbiter transceiver umum kanggo TX / RX Native PHY / PHY Reset Controller.
Link RX-TX • Output data video lan sinyal sinkronisasi saka daur ulang inti HDMI RX liwat DCFIFO ing domain jam video RX lan TX.
• Paket Kontrol Umum (GCP), InfoFrames (AVI, VSI lan AI), data tambahan, lan daur ulang data audio liwat DCFIFO ing domain jam kacepetan link RX lan TX.
• Port data tambahan saka inti HDMI TX ngontrol data tambahan sing mili liwat DCFIFO liwat backpressure. Backpressure njamin ora ana paket tambahan sing ora lengkap ing port data tambahan.
• Blok iki uga nindakake nyaring eksternal:
- Nyaring data audio lan paket regenerasi jam audio saka aliran data tambahan sadurunge ngirim menyang port data tambahan inti HDMI TX.
Cathetan: Kanggo mateni panyaring iki, penet user_pb[2]. Aktifake panyaring iki kanggo mesthekake yen ora ana duplikasi data audio lan paket regenerasi jam audio ing aliran data tambahan sing dikirim maneh.
- Nyaring High Dynamic Range (HDR) InfoFrame saka data tambahan HDMI RX lan nglebokake mantanample HDR InfoFrame kanggo data tambahan saka HDMI TX liwat Avalon ST multiplexer.
Subsistem CPU Fungsi sub-sistem CPU minangka pengontrol SCDC lan DDC, lan pengontrol konfigurasi ulang sumber.
• Sumber SCDC controller ngandhut I2C master controller. I2C master controller nransfer struktur data SCDC saka sumber FPGA menyang sink external kanggo operasi HDMI 2.0b. Kanggo example, yen stream data metu 6,000 Mbps, prosesor Nios II prentah I2C master controller nganyari TMDS_BIT_CLOCK_RATIO lan SCRAMBLER_ENABLE bit saka sink TMDS konfigurasi ndhaftar kanggo 1.
• Master I2C padha uga nransfer struktur data DDC (E-EDID) antarane sumber HDMI lan sink external.
• CPU Nios II tumindak minangka controller reconfiguration kanggo sumber HDMI. CPU gumantung ing deteksi tingkat mesti saka modul Manajemen RX Reconfiguration kanggo nemtokake yen TX mbutuhake reconfiguration. Penerjemah budak Avalon-MM nyedhiyakake antarmuka antarane prosesor Nios II antarmuka master Avalon-MM lan antarmuka budak Avalon-MM saka IOPLL lan TX Native PHY sumber HDMI eksternal sing instantiated.
• Aliran urutan reconfiguration kanggo TX padha RX, kajaba PLL lan transceiver reconfiguration lan urutan reset dileksanakake sequentially. Waca Gambar 24 ing kaca 67.

Gambar 24. Alur Urutan Rekonfigurasi
Angka kasebut nggambarake aliran piranti lunak Nios II sing kalebu kontrol kanggo master I2C lan sumber HDMI.intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 73.5. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
Desain HDMI Intel FPGA IP example kalebu demonstrasi selipan InfoFrame HDR ing sistem loopback RX-TX.
Spesifikasi HDMI versi 2.0b ngidini Dynamic Range lan Mastering InfoFrame bisa ditularake liwat stream tambahan HDMI. Ing demonstrasi kasebut, blok Insertion Data Auxiliary ndhukung sisipan HDR. Sampeyan mung perlu kanggo format paket HDR InfoFrame dimaksudaké minangka kasebut ing tabel dhaftar sinyal modul lan nggunakake kasedhiya modul AUX Insertion Control kanggo jadwal selipan HDR InfoFrame sapisan saben pigura video.
Ing mantan ikiampkonfigurasi le, ing kedadean ngendi stream tambahan mlebu wis kalebu HDR InfoFrame, isi HDR stream saring. Nyaring ngindhari konflik HDR InfoFrames kanggo ditularake lan mesthekake yen mung nilai sing ditemtokake ing HDR S.ample modul Data digunakake.
Gambar 25. Link RX-TX karo Dynamic Range lan Mastering InfoFrame Insertion
Tokoh kasebut nuduhake diagram blok link RX-TX kalebu Dynamic Range lan Mastering InfoFrame insertion menyang stream tambahan inti HDMI TX.
intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 8Tabel 37. Sinyal Penyisipan Data Tambahan (altera_hdmi_aux_hdr)

Sinyal arah Jembar

Katrangan
Jam lan Reset
clk Input 1 Input jam. Jam iki kudu disambungake menyang jam kacepetan link.
ngreset Input 1 Reset input.
Generator Paket Tambahan lan Sinyal Multiplexer
multiplexer_out_data Output 72 Avalon streaming output saka multiplexer.
multiplexer_out_valid Output 1
multiplexer_out_ready Output 1
multiplexer_out_startofpacket Output 1
multiplexer_out_endofpacket Output 1
multiplexer_out_channel Output 11
multiplexer_in_data Input 72 Avalon streaming input menyang port In1 saka multiplexer.
HDMI TX Video Vsync. Sinyal iki kudu disinkronake menyang domain jam kacepetan link.
Inti nglebokake HDR InfoFrame menyang stream tambahan ing pinggiran munggah sinyal iki.
multiplexer_in_valid Input 1
multiplexer_in_ready Input 1
multiplexer_in_startofpacket Input 1
multiplexer_in_endofpacket
hdmi_tx_vsync		 Input
Input		 1
1

Tabel 38. Modul Data HDR (altera_hdmi_hdr_infoframe) Sinyal

Sinyal arah Jembar

Katrangan
hb0 Output 8 Header byte 0 saka Dynamic Range lan Mastering InfoFrame: kode jinis InfoFrame.
hb1 Output 8 Header byte 1 saka Dynamic Range lan Mastering InfoFrame: InfoFrame nomer versi.
hb2 Output 8 Header byte 2 saka Dynamic Range lan Mastering InfoFrame: Length of InfoFrame.
pb Input 224 Data byte saka Dynamic Range lan Mastering InfoFrame.

Tabel 39. Dynamic Range lan Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field

 definisi

Tipe Metadata Statis 1
7:0 Data Byte 1: {5'h0, EOTF[2:0]}
15:8 Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 Data Byte 3: Static_Metadata_Descriptor display_primaries_x[0], LSB
31:24 Data Byte 4: Static_Metadata_Descriptor display_primaries_x[0], MSB
39:32 Data Byte 5: Static_Metadata_Descriptor display_primaries_y[0], LSB
47:40 Data Byte 6: Static_Metadata_Descriptor display_primaries_y[0], MSB
55:48 Data Byte 7: Static_Metadata_Descriptor display_primaries_x[1], LSB
63:56 Data Byte 8: Static_Metadata_Descriptor display_primaries_x[1], MSB
71:64 Data Byte 9: Static_Metadata_Descriptor display_primaries_y[1], LSB
79:72 Data Byte 10: Static_Metadata_Descriptor display_primaries_y[1], MSB
87:80 Data Byte 11: Static_Metadata_Descriptor display_primaries_x[2], LSB
95:88 Data Byte 12: Static_Metadata_Descriptor display_primaries_x[2], MSB
103:96 Data Byte 13: Static_Metadata_Descriptor display_primaries_y[2], LSB
111:104 Data Byte 14: Static_Metadata_Descriptor display_primaries_y[2], MSB
119:112 Data Byte 15: Static_Metadata_Descriptor white_point_x, LSB
127:120 Data Byte 16: Static_Metadata_Descriptor white_point_x, MSB
135:128 Data Byte 17: Static_Metadata_Descriptor white_point_y, LSB
143:136 Data Byte 18: Static_Metadata_Descriptor white_point_y, MSB
151:144 Data Byte 19: Static_Metadata_Descriptor max_display_mastering_luminance, LSB
159:152 Data Byte 20: Static_Metadata_Descriptor max_display_mastering_luminance, MSB
167:160 Data Byte 21: Static_Metadata_Descriptor min_display_mastering_luminance, LSB
175:168 Data Byte 22: Static_Metadata_Descriptor min_display_mastering_luminance, MSB
183:176 Data Byte 23: Static_Metadata_Descriptor Tingkat Cahya Konten Maksimum, LSB
191:184 Data Byte 24: Static_Metadata_Descriptor Tingkat Cahya Konten Maksimum, MSB
199:192 Data Byte 25: Static_Metadata_Descriptor Maksimum Frame-rata-rata Cahya Level, LSB
207:200 Data Byte 26: Static_Metadata_Descriptor Maksimum Frame-rata-rata Cahya Level, MSB
215:208 dilindhungi
223:216 dilindhungi

Mateni Selipan lan Nyaring HDR
Mateni sisipan lan filter HDR ngidini sampeyan verifikasi transmisi ulang konten HDR sing wis kasedhiya ing aliran tambahan sumber tanpa modifikasi ing desain RX-TX Retransmit ex.ample.
Kanggo mateni sisipan lan nyaring InfoFrame HDR:

  1. Setel block_ext_hdr_infoframe dadi 1'b0 ing rxtx_link.v file kanggo nyegah nyaring HDR InfoFrame saka stream Auxiliary.
  2. Setel multiplexer_in0_valid saka instance avalon_st_multiplexer ing altera_hdmi_aux_hdr.v file kanggo 1'b0 kanggo nyegah Auxiliary Paket Generator saka mbentuk lan nglebokake HDR InfoFrame tambahan menyang stream Auxiliary TX.

3.6. Skema Jam
Skema clocking nggambarake domain jam ing HDMI Intel FPGA IP desain example.
Gambar 26. HDMI Intel FPGA IP Design ExampSkema Jam (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 9Gambar 27. HDMI Intel FPGA IP Design ExampSkema Jam (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 10Tabel 40. Sinyal Skema Jam

jam Jeneng Sinyal ing Desain

Katrangan
Jam Referensi TX IOPLL/TX PLL 1 hdmi_clk_in Jam referensi kanggo TX IOPLL lan TX PLL. Frekuensi jam padha karo frekuensi jam TMDS samesthine saka saluran jam HDMI TX TMDS.
Kanggo iki HDMI Intel FPGA IP desain example, jam iki disambungake menyang jam RX TMDS kanggo tujuan demo. Ing aplikasi sampeyan, sampeyan kudu nyedhiyakake jam khusus kanthi frekuensi jam TMDS saka osilator sing bisa diprogram kanggo kinerja jitter sing luwih apik.
Cathetan: Aja nggunakake pin RX transceiver minangka jam referensi TX PLL. Desain sampeyan bakal gagal pas yen sampeyan nyelehake refclk HDMI TX ing pin RX.
TX Transceiver Jam Metu tx_clk Jam metu mbalekake saka transceiver, lan frekuensi beda-beda gumantung ing tingkat data lan simbol saben jam.
TX transceiver clock out frequency = Transceiver data rate/ (Simbol saben jam*10)
Jam Serial TX PLL tx_bonding_clock Jam cepet serial digawe dening TX PLL. Frekuensi jam disetel adhedhasar tingkat data.
TX / RX Link Speed ​​Jam ls_clk Link kacepetan jam. Frekuensi jam kacepetan link gumantung ing frekuensi jam TMDS samesthine, oversampfaktor ling, simbol saben jam, lan rasio jam bit TMDS.
TMDS Bit Clock Ratio Link Speed ​​Jam Frekuensi
0 Frekuensi jam TMDS / Simbol saben jam
1 Frekuensi jam TMDS * 4 / Simbol saben jam
Jam Video TX/RX vid_clk Jam data video. Frekuensi jam data video asalé saka jam kacepetan link TX adhedhasar ambane warna.
TMDS Bit Clock Ratio Frekuensi Jam Data Video
0 Jam TMDS/ Simbol saben jam/ Faktor ambane warna
1 Jam TMDS *4 / Simbol saben jam/ Faktor ambane warna
Bit saben Warna Faktor Kedalaman Warna
8 1
10 1.25
12 1.5
16 2.0
Jam RX TMDS tmds_clk_in saluran jam TMDS saka HDMI RX lan nyambung menyang jam referensi kanggo IOPLL.
Jam Referensi RX CDR 0 / Jam Referensi PLL TX 0 fr_clk Jam referensi mlaku gratis kanggo RX CDR lan TX PLL. Jam iki dibutuhake kanggo kalibrasi daya.
Jam Referensi RX CDR 1 iopll_outclk0 Jam referensi menyang RX CDR saka RX transceiver.
Data Rate Frekuensi Jam Referensi RX
Laju data <1 Gbps 5× frekuensi jam TMDS
1 Gbps< Laju data

<3.4 Gbps

 frekuensi jam TMDS
Laju data> 3.4 Gbps 4× frekuensi jam TMDS
• Data Rate <1 Gbps: Kanggo oversampling kanggo nyukupi syarat tingkat data minimum transceiver.
• Data Rate> 3.4 Gbps: Kanggo ngimbangi TMDS bit rate kanggo rasio jam 1/40 kanggo njaga tingkat data transceiver kanggo rasio jam ing 1/10.
Cathetan: Aja nggunakake pin RX transceiver minangka jam referensi CDR. Desain sampeyan bakal gagal pas yen sampeyan nyelehake refclk HDMI RX ing pin RX.
RX Transceiver Jam Metu rx_clk Jam metu mbalekake saka transceiver, lan frekuensi beda-beda gumantung ing tingkat data lan simbol saben jam.

RX transceiver clock out frequency = Transceiver data rate/ (Simbol saben jam*10)
Jam Manajemen mgmt_clk Jam 100 MHz gratis kanggo komponen kasebut:
• antarmuka Avalon-MM kanggo reconfiguration
- Kebutuhan rentang frekuensi antara 100–125 MHz.
•, PHY reset controller kanggo transceiver reset urutan
- Kebutuhan rentang frekuensi antara 1–500 MHz.
• IOPLL Reconfiguration
- Frekuensi jam maksimal yaiku 100 MHz.
• RX Reconfiguration kanggo manajemen
• CPU
• I2C Master
Jam I2C i2c_clk A input jam 100 MHz sing jam budak I2C, SCDC ndhaftar ing inti HDMI RX, lan EDID RAM.

Informasi sing gegandhengan

  • Nggunakake Transceiver RX Pin minangka CDR Reference Clock
  • Nggunakake Transceiver RX Pin minangka Jam Referensi TX PLL

3.7. Sinyal Antarmuka
Tabel dhaptar sinyal kanggo HDMI Intel FPGA IP desain example.
Tabel 41. Sinyal Top-Level

Sinyal arah Jembar

Katrangan
Sinyal Osilator On-board
clk_fpga_b3_p Input 1 100 MHz free jam mlaku kanggo jam referensi inti
REFCLK_FMCB_P (Edisi Intel Quartus Prime Pro) Input 1 625 MHz free jam mlaku kanggo jam referensi transceiver; jam iki bisa saka frekuensi sembarang
Tombol Push pangguna lan LED
panganggo_pb Input 1 Tombol push kanggo ngontrol fungsi desain HDMI Intel FPGA IP
cpu_resetn Input 1 Reset global
pangguna_led_g Output 4 Tampilan LED ijo
Deleng Hardware Setup ing kaca 89 kanggo informasi luwih lengkap babagan fungsi LED.
pangguna_led_r Output 4 Tampilan LED abang
Deleng Hardware Setup ing kaca 89 kanggo informasi luwih lengkap babagan fungsi LED.
Pin Kartu Putri FMC HDMI ing Port B FMC
fmcb_gbtclk_m2c_p_0 Input 1 Jam HDMI RX TMDS
fmcb_dp_m2c_p Input 3 HDMI RX saluran data abang, ijo, lan biru
• Revisi kertu putri Bitec 11
— [0]: RX TMDS Saluran 1 (Ijo)
— [1]: RX TMDS Saluran 2 (Abang)
— [2]: RX TMDS Saluran 0 (Biru)
• Revisi kertu putri Bitec 4 utawa 6
— [0]: RX TMDS Channel 1 (Ijo)— polaritas kuwalik
— [1]: RX TMDS Channel 0 (Biru)— polaritas kuwalik
— [2]: RX TMDS Channel 2 (Abang)— polaritas kuwalik
fmcb_dp_c2m_p Output 4 Jam HDMI TX, saluran data abang, ijo, lan biru
• Revisi kertu putri Bitec 11
— [0]: TX TMDS Saluran 2 (Abang)
— [1]: TX TMDS Saluran 1 (Ijo)
— [2]: Saluran TX TMDS 0 (Biru)
— [3]: Saluran Jam TX TMDS
• Revisi kertu putri Bitec 4 utawa 6
— [0]: Saluran Jam TX TMDS
— [1]: Saluran TX TMDS 0 (Biru)
— [2]: TX TMDS Saluran 1 (Ijo)
— [3]: TX TMDS Saluran 2 (Abang)
fmcb_la_rx_p_9 Input 1 HDMI RX + 5V daya ndeteksi
fmcb_la_rx_p_8 Inout 1 HDMI RX hot plug ndeteksi
fmcb_la_rx_n_8 Inout 1 HDMI RX I2C SDA kanggo DDC lan SCDC
fmcb_la_tx_p_10 Input 1 HDMI RX I2C SCL kanggo DDC lan SCDC
fmcb_la_tx_p_12 Input 1 HDMI TX hot plug ndeteksi
fmcb_la_tx_n_12 Inout 1 HDMI I2C SDA kanggo DDC lan SCDC
fmcb_la_rx_p_10 Inout 1 HDMI I2C SCL kanggo DDC lan SCDC
fmcb_la_tx_p_11 Inout 1 HDMI I2C SDA kanggo kontrol redriver
fmcb_la_rx_n_9 Inout 1 HDMI I2C SCL kanggo kontrol redriver

Tabel 42. Sinyal Tingkat Ndhuwur HDMI RX

Sinyal arah Jembar

Katrangan
Jam lan Reset Sinyal
mgmt_clk Input 1 Input jam sistem (100 MHz)
fr_clk (Edisi Intel Quartus Prime Pro) Input 1 Jam mlaku gratis (625 MHz) kanggo jam referensi transceiver utami. Jam iki dibutuhake kanggo kalibrasi transceiver sajrone status power-up. Jam iki bisa dadi frekuensi apa wae.
ngreset Input 1 Input reset sistem

Sinyal

 arah Jembar

Katrangan
Jam lan Reset Sinyal
reset_xcvr_powerup (Intel Quartus Prime Pro Edition) Input 1 Input reset transceiver. Sinyal iki ditegesake sajrone proses ngoper jam referensi (saka jam mlaku gratis menyang jam TMDS) ing status daya munggah.
tmds_clk_in Input 1 Jam HDMI RX TMDS
i2c_clk Input 1 Input jam kanggo antarmuka DDC lan SCDC
vid_clk_out Output 1 Output jam video
ls_clk_out Output 1 Output jam kacepetan link
sys_init Output 1 Inisialisasi sistem kanggo ngreset sistem nalika daya munggah
RX Transceiver lan Sinyal IOPLL
rx_serial_data Input 3 Data serial HDMI menyang RX Native PHY
gxb_rx_siap Output 1 Nuduhake RX Native PHY wis siyap
gxb_rx_cal_busy_out Output 3 RX Native PHY kalibrasi sibuk kanggo arbiter transceiver
gxb_rx_cal_busy_in Input 3 Kalibrasi sinyal sibuk saka arbiter transceiver menyang RX Native PHY
iopll_locked Output 1 Tandhani IOPLL dikunci
gxb_reconfig_write Input 3 Konfigurasi ulang transceiver antarmuka Avalon-MM saka RX Native PHY menyang arbiter transceiver
gxb_reconfig_read Input 3
gxb_reconfig_address Input 30
gxb_reconfig_writedata Input 96
gxb_reconfig_readdata Output 96
gxb_reconfig_waitrequest Output 3
Manajemen Konfigurasi RX
rx_reconfig_en Output 1 RX Reconfiguration mbisakake sinyal
ngukur Output 24 Pangukuran frekuensi jam HDMI RX TMDS (ing 10 ms)
ukuran_valid Output 1 Nuduhake sinyal ukuran sah
os Output 1 oversampfaktor ling:
• 0: Ora oversampling
• 1: 5 × liwatampling
reconfig_mgmt_write Output 1 RX reconfiguration management Avalon antarmuka memori-peta kanggo transceiver arbiter
reconfig_mgmt_read Output 1
reconfig_mgmt_address Output 12
reconfig_mgmt_writedata Output 32
reconfig_mgmt_readdata Input 32
reconfig_mgmt_waitrequest Input 1
Sinyal Inti HDMI RX
TMDS_Bit_clock_Rasio Output 1 SCDC ndaftar antarmuka
audio_de Output 1 Antarmuka audio inti HDMI RX
Deleng bagean Antarmuka Sink ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
audio_data Output 256
audio_info_ai Output 48
audio_N Output 20
audio_CTS Output 20
audio_metadata Output 165
format_audio Output 5
aux_pkt_data Output 72 Antarmuka tambahan inti HDMI RX
Deleng bagean Antarmuka Sink ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
aux_pkt_addr Output 6
aux_pkt_wr Output 1
aux_data Output 72
aux_sop Output 1
aux_eop Output 1
aux_valid Output 1
aux_error Output 1
gcp Output 6 Sinyal sideband inti HDMI RX
Deleng bagean Antarmuka Sink ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
info_avi Output 112
info_vsi Output 61
colordepth_mgmt_sync Output 2
vid_data Output N*48 Port video inti HDMI RX
Cathetan: N = simbol saben jam
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
vid_vsync Output N
vid_hsync Output N
vid_de Output N
modus Output 1 Kontrol inti lan port status HDMI RX
Cathetan: N = simbol saben jam
Rujuk menyang Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
ctrl Output N*6
dikunci Output 3
vid_lock Output 1
ing_5v_daya Input 1 HDMI RX 5V ndeteksi lan hotplug ndeteksi Waca ing Antarmuka Sink bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
hdmi_rx_hpd_n Inout 1
hdmi_rx_i2c_sda Inout 1 Antarmuka HDMI RX DDC lan SCDC
hdmi_rx_i2c_scl Inout 1
Sinyal RAM RX EDID
edid_ram_access Input 1 Antarmuka akses RAM HDMI RX EDID.
Negesake edid_ram_access nalika sampeyan pengin nulis utawa maca saka EDID RAM, yen sinyal iki kudu tetep kurang.
edid_ram_address Input 8
edid_ram_write Input 1
edid_ram_read Input 1
edid_ram_readdata Output 8
edid_ram_writedata Input 8
edid_ram_waitrequest Output 1

Tabel 43. Sinyal Top-Level HDMI TX

Sinyal arah Jembar Katrangan
Jam lan Reset Sinyal
mgmt_clk Input 1 Input jam sistem (100 MHz)
fr_clk (Edisi Intel Quartus Prime Pro) Input 1 Jam mlaku gratis (625 MHz) kanggo jam referensi transceiver utami. Jam iki dibutuhake kanggo kalibrasi transceiver sajrone status power-up. Jam iki bisa dadi frekuensi apa wae.
ngreset Input 1 Input reset sistem
hdmi_clk_in Input 1 Jam referensi kanggo TX IOPLL lan TX PLL. Frekuensi jam padha karo frekuensi jam TMDS.
vid_clk_out Output 1 Output jam video
ls_clk_out Output 1 Output jam kacepetan link
sys_init Output 1 Inisialisasi sistem kanggo ngreset sistem nalika daya munggah
reset_xcvr Input 1 Reset menyang transceiver TX
reset_pll Input 1 Reset menyang IOPLL lan TX PLL
reset_pll_reconfig Output 1 Reset menyang konfigurasi ulang PLL
TX Transceiver lan Sinyal IOPLL
tx_serial_data Output 4 Data serial HDMI saka TX Native PHY
gxb_tx_siap Output 1 Nuduhake TX Native PHY wis siyap
gxb_tx_cal_busy_out Output 4 TX Native PHY kalibrasi sinyal sibuk menyang arbiter transceiver
gxb_tx_cal_busy_in Input 4 Kalibrasi sinyal sibuk saka arbiter transceiver menyang TX Native PHY
TX Transceiver lan Sinyal IOPLL
iopll_locked Output 1 Tandhani IOPLL dikunci
txpll_locked Output 1 Tandhani TX PLL dikunci
gxb_reconfig_write Input 4 Konfigurasi ulang transceiver antarmuka sing dipetakan memori Avalon saka TX Native PHY menyang arbiter transceiver
gxb_reconfig_read Input 4
gxb_reconfig_address Input 40
gxb_reconfig_writedata Input 128
gxb_reconfig_readdata Output 128
gxb_reconfig_waitrequest Output 4
Sinyal konfigurasi ulang TX IOPLL lan TX PLL
pll_reconfig_write/ tx_pll_reconfig_write Input 1 TX IOPLL / TX PLL reconfiguration Avalon memori-peta antarmuka
pll_reconfig_read/ tx_pll_reconfig_read Input 1
pll_reconfig_address/ tx_pll_reconfig_address Input 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata Input 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata Output 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest Output 1
os Input 2 oversampfaktor ling:
• 0: Ora oversampling
• 1: 3 × liwatampling
• 2: 4 × liwatampling
• 3: 5 × liwatampling
ngukur Input 24 Nuduhake frekuensi jam TMDS saka resolusi video sing dikirim.
Sinyal Inti HDMI TX
ctrl Input 6*N Antarmuka kontrol inti HDMI TX
Cathetan: N = Simbol saben jam
Deleng bagean Antarmuka Sumber ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
modus Input 1
TMDS_Bit_clock_Rasio Input 1 SCAntarmuka ndhaptar DC

Deleng bagean Antarmuka Sumber ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
Scrambler_Aktifake Input 1
audio_de Input 1 Antarmuka audio inti HDMI TX

Rujuk menyang Antarmuka Sumber bagean ing HDMI Intel FPGA IP User Guide kanggo informasi luwih lengkap.
audio_mute Input 1
audio_data Input 256
terus…
Sinyal Inti HDMI TX
audio_info_ai Input 49
audio_N Input 22
audio_CTS Input 22
audio_metadata Input 166
format_audio Input 5
i2c_master_write Input 1 TX I2C master Avalon antarmuka memori-peta kanggo master I2C nang inti TX.
Cathetan: Sinyal iki mung kasedhiya nalika sampeyan nguripake Kalebu I2C paramèter.
i2c_master_read Input 1
i2c_master_address Input 4
i2c_master_writedata Input 32
i2c_master_readdata Output 32
aux_siap Output 1 Antarmuka tambahan inti HDMI TX

Deleng bagean Antarmuka Sumber ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
aux_data Input 72
aux_sop Input 1
aux_eop Input 1
aux_valid Input 1
gcp Input 6 Sinyal sideband inti HDMI TX
Deleng bagean Antarmuka Sumber ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
info_avi Input 113
info_vsi Input 62
vid_data Input N*48 Port video inti HDMI TX
Cathetan: N = simbol saben jam
Deleng bagean Antarmuka Sumber ing Pandhuan Pangguna IP Intel FPGA HDMI kanggo informasi luwih lengkap.
vid_vsync Input N
vid_hsync Input N
vid_de Input N
I2C lan Hot Plug Ndeteksi Sinyal
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition)
Cathetan: Nalika sampeyan nguripake Kalebu I2C parameter, sinyal iki diselehake ing inti TX lan ora bakal katon ing tingkat iki.		 Output 1 I2C Master Avalon antarmuka memori-peta
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition)
Cathetan: Nalika sampeyan nguripake Kalebu I2C parameter, sinyal iki diselehake ing inti TX lan ora bakal katon ing tingkat iki.		 Output 1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition)
Cathetan: Nalika sampeyan nguripake Kalebu I2C parameter, sinyal iki diselehake ing inti TX lan ora bakal katon ing tingkat iki.		 Input 1
terus…
I2C lan Hot Plug Ndeteksi Sinyal
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition)
Cathetan: Nalika sampeyan nguripake Kalebu I2C parameter, sinyal iki diselehake ing inti TX lan ora bakal katon ing tingkat iki.		 Input 1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition) Output 1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition) Output 1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition) Input 1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition) Input 1
hdmi_tx_i2c_sda Inout 1 HDMI TX DDC lan antarmuka SCDC
hdmi_tx_i2c_scl Inout 1
hdmi_ti_i2c_sda (Edisi Intel Quartus Prime Pro) Inout 1 Antarmuka I2C kanggo Revisi Card Putri Bitec 11 Kontrol TI181
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) Inout 1
hdmi_ti_i2c_scl (Edisi Intel Quartus Prime Pro) Inout 1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition) Inout 1
tx_i2c_avalon_waitrequest Output 1 Antarmuka Avalon memori-peta saka master I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) Input 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) Input 8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) Output 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) Input 1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition) Input 1
tx_i2c_irq (Intel Quartus Prime Standard Edition) Output 1
tx_ti_i2c_avalon_waitrequest

(Intel Quartus Prime Standard Edition)

 Output 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) Input 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) Input 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) Output 8
terus…
I2C lan Hot Plug Ndeteksi Sinyal
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) Input 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) Input 1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition) Output 1
hdmi_tx_hpd_n Input 1 HDMI TX hotplug ndeteksi antarmuka
tx_hpd_ack Input 1
tx_hpd_req Output 1

Tabel 44. Sinyal Arbiter Transceiver

Sinyal arah Jembar Katrangan
clk Input 1 Jam konfigurasi maneh. Jam iki kudu nuduhake jam sing padha karo blok manajemen konfigurasi ulang.
ngreset Input 1 Reset sinyal. Reset iki kudu nuduhake reset sing padha karo pamblokiran manajemen konfigurasi ulang.
rx_rcfg_en Input 1 RX reconfiguration mbisakake sinyal
tx_rcfg_en Input 1 TX reconfiguration mbisakake sinyal
rx_rcfg_ch Input 2 Nuduhake saluran sing bakal dikonfigurasi ulang ing inti RX. Sinyal iki kudu tansah ditegesake.
tx_rcfg_ch Input 2 Nuduhake saluran sing bakal dikonfigurasi ulang ing inti TX. Sinyal iki kudu tansah ditegesake.
rx_reconfig_mgmt_write Input 1 Antarmuka Avalon-MM konfigurasi ulang saka manajemen konfigurasi ulang RX
rx_reconfig_mgmt_read Input 1
rx_reconfig_mgmt_address Input 10
rx_reconfig_mgmt_writedata Input 32
rx_reconfig_mgmt_readdata Output 32
rx_reconfig_mgmt_waitrequest Output 1
tx_reconfig_mgmt_write Input 1 Reconfiguration Avalon-MM antarmuka saka manajemen TX reconfiguration
tx_reconfig_mgmt_read Input 1
tx_reconfig_mgmt_address Input 10
tx_reconfig_mgmt_writedata Input 32
tx_reconfig_mgmt_readdata Output 32
tx_reconfig_mgmt_waitrequest Output 1
reconfig_write Output 1 Reconfiguration Avalon-MM antarmuka kanggo transceiver
reconfig_read Output 1
terus…
Sinyal arah Jembar Katrangan
reconfig_address Output 10
reconfig_writedata Output 32
rx_reconfig_readdata Input 32
rx_reconfig_waitrequest Input 1
tx_reconfig_readdata Input 1
tx_reconfig_waitrequest Input 1
rx_cal_sibuk Input 1 Sinyal status kalibrasi saka transceiver RX
tx_cal_sibuk Input 1 Sinyal status kalibrasi saka transceiver TX
rx_reconfig_cal_busy Output 1 Sinyal status kalibrasi menyang kontrol reset PHY transceiver RX
tx_reconfig_cal_busy Output 1 Sinyal status kalibrasi saka kontrol reset PHY transceiver TX

Tabel 45. Sinyal Link RX-TX

Sinyal arah Jembar Katrangan
ngreset Input 1 Reset menyang video / audio / tambahan / sidebands FIFO buffer.
hdmi_tx_ls_clk Input 1 HDMI TX link kacepetan jam
hdmi_rx_ls_clk Input 1 HDMI RX link kacepetan jam
hdmi_tx_vid_clk Input 1 Jam video HDMI TX
hdmi_rx_vid_clk Input 1 Jam video HDMI RX
hdmi_rx_locked Input 3 Nuduhake status dikunci HDMI RX
hdmi_rx_de Input N Antarmuka video HDMI RX
Cathetan: N = simbol saben jam
hdmi_rx_hsync Input N
hdmi_rx_vsync Input N
hdmi_rx_data Input N * 48
rx_audio_format Input 5 Antarmuka audio HDMI RX
rx_audio_metadata Input 165
rx_audio_info_ai Input 48
rx_audio_CTS Input 20
rx_audio_N Input 20
rx_audio_de Input 1
rx_audio_data Input 256
rx_gcp Input 6 Antarmuka sideband HDMI RX
rx_info_avi Input 112
rx_info_vsi Input 61
terus…
Sinyal arah Jembar Katrangan
rx_aux_eop Input 1 Antarmuka tambahan HDMI RX
rx_aux_sop Input 1
rx_aux_valid Input 1
rx_aux_data Input 72
hdmi_tx_de Output N Antarmuka video HDMI TX

Cathetan: N = simbol saben jam
hdmi_tx_hsync Output N
hdmi_tx_vsync Output N
hdmi_tx_data Output N * 48
tx_audio_format Output 5 Antarmuka audio HDMI TX
tx_audio_metadata Output 165
tx_audio_info_ai Output 48
tx_audio_CTS Output 20
tx_audio_N Output 20
tx_audio_de Output 1
tx_audio_data Output 256
tx_gcp Output 6 HDMI TX sideband antarmuka
tx_info_avi Output 112
tx_info_vsi Output 61
tx_aux_eop Output 1 Antarmuka tambahan HDMI TX
tx_aux_sop Output 1
tx_aux_valid Output 1
tx_aux_data Output 72
tx_aux_siap Output 1

Tabel 46. Sinyal Sistem Desainer Platform

Sinyal arah Jembar Katrangan
cpu_clk (Intel Quartus Prime Standard Edition) Input 1 jam CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition) Input 1 Reset CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export Input 1 rasio clock bit TMDS
measure_pio_external_connection_export Input 24 Frekuensi jam TMDS sing dikarepake
terus…
Sinyal arah Jembar Katrangan
measure_valid_pio_external_connection_expor t Input 1 Nuduhake ukuran PIO sah
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) Input 1 Antarmuka I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) Input 1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) Output 1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) Output 1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) Input 1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) Input 1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) Output 1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) Output 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition) Output 3 I2C Master Avalon antarmuka memori-peta kanggo DDC lan SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) Output 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) Input 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) Output 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) Input 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) Output 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) Output 3 Antarmuka peta memori I2C Master Avalon kanggo revisi kertu putri Bitec 11, kontrol T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) Output 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) Input 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) Output 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition) Input 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) Output 1
terus…
Sinyal arah Jembar Katrangan
edid_ram_access_pio_external_connection_exp ort Output 1 EDID RAM akses antarmuka.
Negesake edid_ram_access_pio_ external_connection_ export nalika sampeyan pengin nulis utawa maca saka EDID RAM ing ndhuwur RX. Sambungake EDID RAM akses Avalon-MM abdi ing Platform Designer kanggo antarmuka EDID RAM ing modul RX ndhuwur-tingkat.
edid_ram_slave_translator_address Output 8
edid_ram_slave_translator_write Output 1
edid_ram_slave_translator_read Output 1
edid_ram_slave_translator_readdata Input 8
edid_ram_slave_translator_writedata Output 8
edid_ram_slave_translator_waitrequest Input 1
powerup_cal_done_export (Intel Quartus Prime Pro Edition) Input 1 RX PMA Reconfiguration Avalon antarmuka dipetakan memori
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition) Input 1
rx_pma_ch_export (Intel Quartus Prime Pro Edition) Output 2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition) Output 12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition) Output 1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition) Output 1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition) Input 32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition) Output 32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition) Input 1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition) Input 1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition) Output 1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition) Output 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest Input 1 TX PLL Reconfiguration Avalon antarmuka dipetakan memori
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata Output 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address Output 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write Output 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read Output 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata Input 32
terus…
Sinyal arah Jembar Katrangan
tx_pll_waitrequest_pio_external_connection_ export Input 1 TX PLL waitrequest
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address Output 12 TX PMA Reconfiguration Avalon antarmuka dipetakan memori
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write Output 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read Output 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata Input 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata Output 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest Input 1
tx_pma_waitrequest_pio_external_connection_ export Input 1 TX PMA waitrequest
tx_pma_cal_busy_pio_external_connection_exp ort Input 1 TX PMA Recalibration Sibuk
tx_pma_ch_export Output 2 Saluran PMA TX
tx_rcfg_en_pio_external_connection_export Output 1 TX PMA Reconfiguration Aktifake
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata Output 32 TX IOPLL Reconfiguration Avalon antarmuka dipetakan memori
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata Input 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest Input 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address Output 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write Output 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read Output 1
tx_os_pio_external_connection_export Output 2 oversampfaktor ling:
• 0: Ora oversampling
• 1: 3 × liwatampling
• 2: 4 × liwatampling
• 3: 5 × liwatampling
tx_rst_pll_pio_external_connection_export Output 1 Reset menyang IOPLL lan TX PLL
tx_rst_xcvr_pio_external_connection_export Output 1 Reset menyang TX Native PHY
wd_timer_resetrequest_reset Output 1 Timer Watchdog disetel maneh
color_depth_pio_external_connection_export Input 2 ambane werna
tx_hpd_ack_pio_external_connection_export Output 1 Kanggo TX hotplug ndeteksi handshaking
tx_hpd_req_pio_external_connection_export Input 1

3.8. Desain Parameter RTL
Gunakake paramèter HDMI TX lan RX Top RTL kanggo ngatur ex desainample.
Umume paramèter desain kasedhiya ing Design Examptab editor parameter IP FPGA Intel HDMI. Sampeyan isih bisa ngganti ex desainample setelan sampeyan
digawe ing editor parameter liwat paramèter RTL.

Tabel 47. Parameter Ndhuwur HDMI RX

Paramèter Nilai Katrangan
SUPPORT_DEEP_COLOR • 0: Ora ana werna jero
• 1: werna jero		 Nemtokake yen inti bisa encode format werna jero.
DUKUNGAN_AUXILIARY • 0: Ora AUX
• 1: AUX		 Nemtokake yen enkoding saluran tambahan kalebu.
SYMBOLS_PER_CLOCK 8 Ndhukung 8 simbol saben jam kanggo piranti Intel Arria 10.
SUPPORT_AUDIO • 0: Ora ana audio
• 1: Audio		 Nemtokake yen inti bisa encode audio.
EDID_RAM_ADDR_WIDTH (Edisi Standar Intel Quartus Prime) 8 (Nilai standar) Log basis 2 saka ukuran EDID RAM.
BITEC_DAUGHTER_CARD_REV • 0: Ora nargetake kertu putri Bitec HDMI
• 4: Ndhukung revisi kertu putri Bitec HDMI 4
• 6: Nargetake revisi kertu putri Bitec HDMI 6
•11: Nargetake Bitec HDMI revisi kertu putri 11 (standar)		 Nemtokake revisi saka kertu putri Bitec HDMI sing digunakake. Yen sampeyan ngganti revisi, desain bisa ngganti saluran transceiver lan ngowahi polaritas miturut syarat kertu putri Bitec HDMI. Yen sampeyan nyetel parameter BITEC_DAUGHTER_CARD_REV menyang 0, desain ora nggawe owah-owahan ing saluran transceiver lan polaritas.
POLARITY_INVERSION • 0: Polaritas kuwalik
• 1: Aja kuwalik polaritas		 Setel parameter iki dadi 1 kanggo ngowahi nilai saben bit data input. Nyetel parameter iki kanggo 1 nemtokake 4'b1111 menyang port rx_polinv saka transceiver RX.

Tabel 48. Parameter Ndhuwur HDMI TX

Paramèter Nilai Katrangan
USE_FPLL 1 Ndhukung fPLL minangka TX PLL mung kanggo piranti Intel Cyclone® 10 GX. Tansah nyetel parameter iki dadi 1.
SUPPORT_DEEP_COLOR • 0: Ora ana werna jero
• 1: werna jero		 Nemtokake yen inti bisa encode format werna jero.
DUKUNGAN_AUXILIARY • 0: Ora AUX
• 1: AUX		 Nemtokake yen enkoding saluran tambahan kalebu.
SYMBOLS_PER_CLOCK 8 Ndhukung 8 simbol saben jam kanggo piranti Intel Arria 10.
terus…
Paramèter Nilai Katrangan
SUPPORT_AUDIO • 0: Ora ana audio
• 1: Audio		 Nemtokake yen inti bisa encode audio.
BITEC_DAUGHTER_CARD_REV • 0: Ora nargetake kertu putri Bitec HDMI
• 4: Ndhukung revisi kertu putri Bitec HDMI 4
• 6: Nargetake revisi kertu putri Bitec HDMI 6
• 11: Nargetake Bitec HDMI revisi kertu putri 11 (standar)		 Nemtokake revisi saka kertu putri Bitec HDMI sing digunakake. Yen sampeyan ngganti revisi, desain bisa ngganti saluran transceiver lan ngowahi polaritas miturut syarat kertu putri Bitec HDMI. Yen sampeyan nyetel parameter BITEC_DAUGHTER_CARD_REV menyang 0, desain ora nggawe owah-owahan ing saluran transceiver lan polaritas.
POLARITY_INVERSION • 0: Polaritas kuwalik
• 1: Aja kuwalik polaritas		 Setel parameter iki dadi 1 kanggo ngowahi nilai saben bit data input. Nyetel parameter iki kanggo 1 nemtokake 4'b1111 menyang port tx_polinv saka transceiver TX.

3.9. Setup Hardware
Desain HDMI Intel FPGA IP example punika HDMI 2.0b saged lan nindakake demo loopthrough kanggo stream video HDMI standar.
Kanggo nindakake tes hardware, sambungake piranti sing bisa HDMI-kayata kertu grafis karo antarmuka HDMI-marang blok Transceiver Native PHY RX, lan sink HDMI.
mlebu.

  1. Sink HDMI decode port menyang stream video standar lan dikirim menyang inti Recovery jam.
  2. Inti HDMI RX decode data video, tambahan, lan audio sing bakal digulung maneh kanthi podo karo inti HDMI TX liwat DCFIFO.
  3. Port sumber HDMI saka kertu putri FMC ngirimake gambar menyang monitor.

Cathetan:
Yen sampeyan pengin nggunakake papan pangembangan Intel FPGA liyane, sampeyan kudu ngganti tugas piranti lan tugas pin. Setelan analog transceiver dites kanggo kit pangembangan Intel Arria 10 FPGA lan kertu putri Bitec HDMI 2.0. Sampeyan bisa ngowahi setelan kanggo papan sampeyan dhewe.

Tabel 49. Tombol Push On-board lan Fungsi LED pangguna

Tombol Push/LED Fungsi
cpu_resetn Pencet sapisan kanggo ngreset sistem.
panganggo_pb[0] Pencet sapisan kanggo ngalih sinyal HPD menyang sumber HDMI standar.
panganggo_pb[1] • Pencet terus kanggo instruksi inti TX kanggo ngirim sinyal DVI dienkode.
• Release kanggo ngirim sinyal dienkode HDMI.
panganggo_pb[2] • Pencet terus kanggo instruksi inti TX kanggo mungkasi ngirim InfoFrames saka sinyal sideband.
• Rilis kanggo nerusake ngirim InfoFrames saka sinyal sideband.
USER_LED[0] Status kunci RX HDMI PLL.
• 0 = Mbukak kunci
• 1 = Dikunci
USER_LED[1] RX transceiver status siap.
terus…
Tombol Push/LED Fungsi
• 0 = Ora siap
• 1 = Siap
USER_LED[2] Status kunci inti RX HDMI.
• 0 = Paling ora 1 saluran ora dikunci
• 1 = Kabeh 3 saluran dikunci
USER_LED[3] RX liwatampstatus ling.
• 0 = Non-oversampdipimpin (tingkat data > 1,000 Mbps ing piranti Intel Arria 10)
• 1 = Oversampdipimpin (tingkat data <100 Mbps ing piranti Intel Arria 10)
USER_LED[4] Status kunci TX HDMI PLL.
• 0 = Mbukak kunci
• 1 = Dikunci
USER_LED[5] status siap transceiver TX.
• 0 = Ora siap
• 1 = Siap
USER_LED[6] TX transceiver PLL status kunci.
• 0 = Mbukak kunci
• 1 = Dikunci
USER_LED[7] TX liwatampstatus ling.
• 0 = Non-oversampdipimpin (tingkat data > 1,000 Mbps ing piranti Intel Arria 10)
• 1 = Oversampdipimpin (tingkat data <1,000 Mbps ing piranti Intel Arria 10)

3.10. Simulasi Testbench
Testbench simulasi simulates loopback serial HDMI TX menyang inti RX.
Cathetan:
Testbench simulasi iki ora didhukung kanggo designs karo parameter Kalebu I2C aktif.

3. Desain HDMI 2.0 Example (Dhukungan FRL = 0)
683156 | 2022.12.27
Gambar 28. HDMI Intel FPGA IP Simulasi Testbench Diagram Blok

intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 11

Tabel 50. Komponen Testbench

Komponen Katrangan
Video TPG Generator pola tes video (TPG) nyedhiyakake stimulus video.
Audio Samplan Gen Audio sample generator menehi audio samprangsang. Generator ngasilake pola data tes sing nambah kanggo dikirim liwat saluran audio.
Aux Samplan Gen Ing aux sample generator nyedhiyakake s tambahanamprangsang. Generator ngasilake data tetep kanggo dikirim saka pemancar.
Priksa CRC Pemeriksa iki verifikasi yen transceiver TX mbalekake frekuensi jam cocog karo tingkat data sing dikarepake.
Priksa Data Audio Priksa data audio mbandhingake manawa pola data tes sing nambah ditampa lan didekode kanthi bener.
Priksa Data Aux Priksa data aux mbandhingake apa data aux samesthine ditampa lan decoded bener ing sisih panrima.

Testbench simulasi HDMI nindakake tes verifikasi ing ngisor iki:

Fitur HDMI Verifikasi
Data video • Testbench nindakake CRC mriksa ing input lan output video.
• Iku mriksa Nilai CRC saka data ditularaké marang CRC diwilang ing data video ditampa.
• Testbench banjur nindakake mriksa sawise ndeteksi 4 sinyal V-SYNC stabil saka panrima.
Data tambahan • Ing aux sample generator ngasilake data tetep kanggo dikirim saka pemancar.
• Ing sisih panrima, generator mbandhingaké apa data tambahan samesthine ditampa lan decoded bener.
Data audio • Audio sample generator ngasilake pola data test incrementing kanggo ditularaké liwat saluran audio.
• Ing sisih panrima, pamriksa data audio mriksa lan mbandhingake manawa pola data tes sing nambah ditampa lan didekode kanthi bener.

Simulasi sing sukses dipungkasi kanthi pesen ing ngisor iki:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# FREKUENSI_AUDIO (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulasi pass

Tabel 51. HDMI Intel FPGA IP Design Example Didhukung Simulators

Simulator Verilog HDL VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition ya wis ya wis
VCS/VCS MX ya wis ya wis
Riviera-PRO ya wis ya wis
Xcelium Paralel ya wis Ora

3.11. Nganyarke Desain Panjenengan
Tabel 52. Desain HDMI ExampKompatibilitas karo Versi Piranti Lunak Edisi Intel Quartus Prime Pro sadurunge

Desain Example Varian Kemampuan kanggo Nganyarke menyang Intel Quartus Prime Pro Edition 20.3
Desain HDMI 2.0 Example (Dhukungan FRL = 0) Ora

Kanggo sembarang desain non-kompatibel examples, sampeyan kudu nindakake ing ngisor iki:

  1. Nggawe desain anyar example ing versi piranti lunak Intel Quartus Prime Pro Edition saiki nggunakake konfigurasi sing padha karo desain sing wis ana.
  2. Bandingake kabeh desain example direktori karo desain example kui nggunakake versi piranti lunak Intel Quartus Prime Pro Edition sadurungé. Port liwat owah-owahan sing ditemokake.

HDCP Swara HDMI 2.0/2.1 Desain Example

Desain hardware HDCP liwat HDMI example mbantu sampeyan ngira-ngira fungsi fitur HDCP lan ngijini sampeyan kanggo nggunakake fitur ing Intel Arria 10 designs Panjenengan.
Cathetan:
Fitur HDCP ora kalebu ing piranti lunak Intel Quartus Prime Pro Edition. Kanggo ngakses fitur HDCP, hubungi Intel ing https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Proteksi Konten Digital (HDCP) bandwidth dhuwur
Perlindhungan Konten Digital bandwidth dhuwur (HDCP) minangka wujud perlindungan hak digital kanggo nggawe sambungan aman antarane sumber menyang tampilan.
Intel nggawe teknologi asli, sing dilisensi dening grup Digital Content Protection LLC. HDCP minangka cara perlindungan salinan ing ngendi stream audio/video dienkripsi ing antarane pemancar lan panrima, nglindhungi saka nyalin ilegal.
Fitur HDCP netepi Spesifikasi HDCP versi 1.4 lan Spesifikasi HDCP versi 2.3.
IP HDCP 1.4 lan HDCP 2.3 nindakake kabeh komputasi ing logika inti hardware tanpa nilai rahasia (kayata kunci pribadi lan kunci sesi) sing bisa diakses saka njaba IP sing dienkripsi.

Tabel 53. Fungsi IP HDCP

IP HDCP Fungsi
HDCP 1.4 IP • ijol-ijolan bukti asli
- Komputasi kunci utama (Km)
- Generasi acak An
- Komputasi kunci sesi (Ks), M0 lan R0.
• Authentication karo repeater
- Komputasi lan verifikasi V lan V'
• Verifikasi integritas link
- Komputasi tombol pigura (Ki), Mi lan Ri.
terus…

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

ISO
9001:2015
Kadhaftar

IP HDCP Fungsi
• Kabeh mode cipher kalebu hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, lan hdcpRngCipher
• Sinyal status enkripsi asli (DVI) lan sinyal status enkripsi sing ditingkatake (HDMI)
• True random number generator (TRNG)
- adhedhasar hardware, implementasine digital lengkap lan generator nomer acak non-deterministik
HDCP 2.3 IP • Master Key (km), Session Key (ks) lan nonce (rn, riv) generasi
- Compliant kanggo NIST.SP800-90A nomer acak generasi
• Authentication lan ijol-ijolan tombol
- Generasi nomer acak kanggo rtx lan rrx sing cocog karo NIST.SP800-90A generasi nomer acak
- Verifikasi tanda tangan sertifikat panrima (certrx) nggunakake kunci publik DCP (kpubdcp)
- 3072 bit RSASSA-PKCS # 1 v1.5
— RSAES-OAEP (PKCS#1 v2.1) enkripsi lan dekripsi Master Key (km)
— Derivasi saka kd (dkey0, dkey1) nggunakake mode AES-CTR
- Komputasi lan verifikasi H lan H'
- Komputasi Ekh (km) lan km (pasangan)
• Authentication karo repeater
- Komputasi lan verifikasi V lan V'
- Komputasi lan verifikasi M lan M'
• Sistem nganyari maneh (SRM)
- Verifikasi teken SRM nggunakake kpubdcp
- 3072 bit RSASSA-PKCS # 1 v1.5
• Exchange Key Sesi
• Generasi lan komputasi Edkey (ks) lan riv.
• Derivasi saka dkey2 nggunakake mode AES-CTR
• Lokalitas Priksa
- Komputasi lan verifikasi L lan L'
- Generasi nonce (rn)
• Manajemen stream data
— AES-CTR mode basis key stream generasi
• Algoritma crypto asimetris
- RSA kanthi dawa modulus 1024 (kpubrx) lan 3072 (kpubdcp) bit
— RSA-CRT (Teorema Sisa Cina) kanthi dawa modulus 512 (kprivrx) bit lan dawa eksponen 512 (kprivrx) bit
• Fungsi kriptografi tingkat rendah
- Algoritma crypto simetris
• Mode AES-CTR kanthi dawa tombol 128 bit
- Algoritma Hash, MGF lan HMAC
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- True Random Number Generator (TRNG)
• NIST.SP800-90A tundhuk
• adhedhasar hardware, implementasine digital lengkap lan generator nomer acak non-deterministik

4.1.1. HDCP Swara HDMI Design Exampl Arsitektur
Fitur HDCP nglindhungi data amarga data dikirim antarane piranti sing disambungake liwat HDMI utawa antarmuka digital liyane sing dilindhungi HDCP.
Sistem sing dilindhungi HDCP kalebu telung jinis piranti:

4. HDCP Swara HDMI 2.0 / 2.1 Desain Example
683156 | 2022.12.27
• Sumber (TX)
• Sinks (RX)
• Repeater
Desain iki example nduduhake sistem HDCP ing piranti repeater ngendi iku nampa data, decrypts, banjur re-encrypts data, lan pungkasanipun retransmits data. Repeater duwe input lan output HDMI. Iki instantiates buffer FIFO kanggo nindakake stream video HDMI langsung liwat-liwat antarane sink HDMI lan sumber. Bisa uga nindakake sawetara pangolahan sinyal, kayata ngowahi video menyang format resolusi sing luwih dhuwur kanthi ngganti buffer FIFO nganggo inti IP Suite Video lan Pangolahan Gambar (VIP).

Gambar 29. HDCP Swara HDMI Design ExampDiagram Blok

intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 12

Katrangan ing ngisor iki babagan arsitektur desain example cocog karo HDCP liwat desain HDMI exampdiagram blok. Nalika SUPPORT FRL = 1 utawa
DUKUNGAN HDCP KEY MANAGEMENT = 1, desain examphierarki rada beda karo Gambar 29 ing kaca 95 nanging fungsi HDCP dhasar tetep
padha.

  1. HDCP1x lan HDCP2x minangka IP sing kasedhiya liwat editor parameter HDMI Intel FPGA IP. Nalika sampeyan ngatur IP HDMI ing editor parameter, sampeyan bisa ngaktifake lan kalebu salah siji HDCP1x utawa HDCP2x utawa loro IP minangka bagéan saka subsistem. Kanthi loro IP HDCP diaktifake, IP HDMI ngonfigurasi dhewe ing topologi cascade ing ngendi IP HDCP2x lan HDCP1x disambungake maneh.
    • Antarmuka HDCP egress saka HDMI TX ngirim data video audio unencrypted.
    • Data sing ora dienkripsi bakal dienkripsi dening pamblokiran HDCP aktif lan dikirim maneh menyang HDMI TX liwat antarmuka HDCP Ingress kanggo transmisi liwat link.
    • Subsistem CPU minangka kontroler master otentikasi mesthekake yen mung siji saka HDCP TX IPs aktif ing sembarang wektu tartamtu lan siji liyane pasif.
    • Kajaba iku, HDCP RX uga decrypts data ditampa liwat link saka HDCP TX external.
  2. Sampeyan kudu program IP HDCP karo Digital Content Protection (DCP) tombol produksi ditanggepi. Muat tombol ing ngisor iki:
    Tabel 54. Kunci Produksi sing diterbitake DCP
    HDCP TX / RX Kunci
    HDCP2x TX 16 bita: Global Constant (lc128)
    RX • 16 bita (padha karo TX): Global Constant (lc128)
    • 320 bita: Kunci Pribadi RSA (kprivrx)
    • 522 byte: Sertifikat Kunci Umum RSA (certrx)
    HDCP1x TX • 5 bita: TX Key Selection Vector (Aksv)
    • 280 bita: Tombol Piranti Pribadi TX (Akeys)
    RX • 5 bita: RX Key Selection Vector (Bksv)
    • 280 bita: RX Private Device Keys (Bkeys)

    Desain example ngleksanakake kenangan tombol minangka prasaja dual-port, dual-jam sinkron RAM. Kanggo ukuran tombol cilik kaya HDCP2x TX, IP ngleksanakake memori tombol nggunakake register ing logika biasa.
    Cathetan: Intel ora nyedhiyakake kunci produksi HDCP karo mantan desainample utawa Intel FPGA IPs ing kahanan apa wae. Kanggo nggunakake IP HDCP utawa ex desainampDadi, sampeyan kudu dadi pengadopsi HDCP lan entuk kunci produksi langsung saka Digital Content Protection LLC (DCP).
    Kanggo mbukak desain example, sampeyan salah siji ngowahi memori tombol files ing wektu ngumpulake kanggo kalebu tombol produksi utawa ngleksanakake pamblokiran logika kanggo aman maca tombol produksi saka piranti panyimpenan external lan nulis menyang kenangan tombol ing wektu mbukak.

  3. Sampeyan bisa jam fungsi kriptografi sing dileksanakake ing HDCP2x IP kanthi frekuensi nganti 200 MHz. Frekuensi jam iki nemtokake sepira cepet
    Otentikasi HDCP2x makaryakke. Sampeyan bisa milih kanggo nuduhake jam 100 MHz sing digunakake kanggo prosesor Nios II nanging latensi otentikasi bakal tikel kaping pindho dibandhingake nggunakake jam 200 MHz.
  4. Nilai sing kudu diijolke antarane HDCP TX lan HDCP RX disampekno liwat antarmuka HDMI DDC (antarmuka serial I2 C) saka HDCP-
    antarmuka dilindhungi. HDCP RX kudu nampilake piranti logis ing bis I2C kanggo saben link sing ndhukung. Abdi I2C diduplikasi kanggo port HDCP kanthi alamat piranti 0x74. Iki nyopir port register HDCP (Avalon-MM) saka loro IP HDCP2x lan HDCP1x RX.
  5. HDMI TX nggunakake master IC kanggo maca EDID saka RX lan nransfer data SCDC sing dibutuhake kanggo operasi HDMI 2.0 menyang RX. Master I2C padha sing mimpin dening prosesor Nios II uga digunakake kanggo nransfer pesen HDCP antarane TX lan RX. Master I2C ditempelake ing subsistem CPU.
  6. Prosesor Nios II tumindak minangka master ing protokol otentikasi lan drive kontrol lan ndhaftar status (Avalon-MM) loro HDCP2x lan HDCP1x TX.
    IPs. Pembalap piranti lunak ngetrapake mesin negara protokol otentikasi kalebu verifikasi teken sertifikat, ijol-ijolan kunci master, mriksa lokalitas, ijol-ijolan kunci sesi, pasangan, mriksa integritas link (HDCP1x), lan otentikasi karo repeater, kayata panyebaran informasi topologi lan panyebaran informasi manajemen stream. Pembalap piranti lunak ora ngetrapake fungsi kriptografi sing dibutuhake dening protokol otentikasi. Nanging, hardware IP HDCP ngetrapake kabeh fungsi kriptografi supaya ora ana nilai rahasia sing bisa diakses.
    7. Ing demo repeater bener ngendi nyebar informasi topologi hulu dibutuhake, prosesor Nios II drive Repeater Message Port (Avalon-MM) loro HDCP2x lan HDCP1x RX IPs. Prosesor Nios II mbusak bit RX REPEATER dadi 0 nalika ndeteksi hilir sing disambungake ora bisa HDCP utawa nalika ora ana hilir sing disambungake. Tanpa sambungan hilir, sistem RX saiki dadi panrima titik pungkasan, tinimbang repeater. Kosok baline, prosesor Nios II nyetel bit RX REPEATER dadi 1 nalika ndeteksi hilir sing nduweni kemampuan HDCP.

4.2. Aliran Piranti Lunak Prosesor Nios II
Bagan alur piranti lunak Nios II kalebu kontrol otentikasi HDCP liwat aplikasi HDMI.
Gambar 30. Bagan Alur Piranti Lunak Prosesor Nios II

intel HDMI Arria 10 FPGA IP Design Example - Diagram Blok 13

  1. Piranti lunak Nios II initializes lan ngreset HDMI TX PLL, TX transceiver PHY, master I2C lan TI retimer external.
  2. Piranti lunak Nios II polling deteksi tingkat periodik sinyal valid saka sirkuit deteksi tingkat RX kanggo nemtokake manawa resolusi video wis diganti lan yen TX reconfiguration dibutuhake. Piranti lunak uga jajak pendapat TX hot-plug ndeteksi sinyal kanggo nemtokake apa acara TX hot-plug wis kedaden.
  3. Nalika sinyal bener ditampa saka sirkuit deteksi tingkat RX, piranti lunak Nios II maca SCDC lan nilai ambane jam saka HDMI RX lan retrieves pita frekuensi jam adhedhasar tingkat dideteksi kanggo nemtokake apa HDMI TX PLL lan transceiver PHY reconfiguration dibutuhake. Yen TX reconfiguration dibutuhake, lunak Nios II printah master I2C ngirim Nilai SCDC liwat kanggo RX external. Banjur prentah kanggo ngatur ulang HDMI TX PLL lan transceiver TX
    PHY, banjur kalibrasi maneh piranti, lan urutan ngreset. Yen tingkat ora ngganti, ora TX reconfiguration utawa HDCP re-authentication dibutuhake.
  4. Nalika acara TX hot-plug wis kedaden, lunak Nios II printah master I2C kanggo ngirim Nilai SCDC liwat kanggo RX external, lan banjur maca EDID saka RX.
    lan nganyari RAM EDID internal. Piranti lunak banjur nyebarake informasi EDID menyang hulu.
  5. Piranti lunak Nios II miwiti aktivitas HDCP kanthi mrentah master I2C supaya maca ngimbangi 0x50 saka RX eksternal kanggo ndeteksi yen hilir nduweni kemampuan HDCP, utawa
    yen ora:
    • Yen bali HDCP2Version Nilai 1, hilir HDCP2xcapable.
    • Yen nilai bali saka kabeh 0x50 diwaca 0 kang, hilir HDCP1x-saged.
    • Yen nilai bali saka kabeh 0x50 diwaca 1, hilir iku salah siji ora HDCP-bisa utawa ora aktif.
    • Yen hilir sadurunge ora HDCP-mampu utawa ora aktif nanging saiki HDCP-mampu, piranti lunak nyetel bit REPEATER saka repeater hulu (RX) kanggo 1 kanggo nunjukaké RX saiki repeater.
    • Yen hilir sadurunge bisa HDCP nanging saiki ora HDCPcapable utawa ora aktif, piranti lunak nyetel bit REPEATER kanggo 0 kanggo nunjukaké RX saiki panrima endpoint.
  6. Piranti lunak miwiti protokol otentikasi HDCP2x sing kalebu verifikasi tanda tangan sertifikat RX, ijol-ijolan kunci master, mriksa lokalitas, ijol-ijolan kunci sesi, pasangan, otentikasi karo repeater kayata panyebaran informasi topologi.
  7. Nalika ing negara otentikasi, lunak Nios II printah master I2C jajak pendapat RxStatus ndhaftar saka RX external, lan yen piranti lunak ndeteksi dicokot REAUTH_REQ disetel, iku miwiti maneh bukti asli lan mateni enkripsi TX.
  8. Nalika hilir minangka repeater lan bit READY saka register RxStatus disetel dadi 1, iki biasane nuduhake topologi hilir wis diganti. Dadi, piranti lunak Nios II mrentah master I2C maca ReceiverID_List saka hilir lan verifikasi dhaptar. Yen dhaptar kasebut bener lan ora ana kesalahan topologi sing dideteksi, piranti lunak nerusake menyang modul Content Stream Management. Yen ora, iku miwiti maneh otentikasi lan mateni enkripsi TX.
  9. Piranti lunak Nios II nyiapake nilai ReceiverID_List lan RxInfo lan banjur nulis menyang Avalon-MM Repeater Message port saka repeater hulu (RX). RX banjur nyebarake dhaptar menyang TX eksternal (hulu).
  10. Otentikasi rampung ing titik iki. Piranti lunak mbisakake enkripsi TX.
  11. Piranti lunak miwiti protokol otentikasi HDCP1x sing kalebu ijol-ijolan kunci lan otentikasi karo repeater.
  12. Piranti lunak Nios II nindakake mriksa integritas link kanthi maca lan mbandhingake Ri' lan Ri saka RX eksternal (hilir) lan HDCP1x TX. Yen nilai-nilai
    ora cocog, iki nuduhake mundhut sinkronisasi lan piranti lunak miwiti reauthentication lan mateni enkripsi TX.
  13. Yen hilir minangka repeater lan bit READY saka register Bcaps disetel dadi 1, iki biasane nuduhake yen topologi hilir wis diganti. Dadi, piranti lunak Nios II mrentah master I2C kanggo maca nilai dhaptar KSV saka hilir lan verifikasi dhaptar kasebut. Yen dhaptar kasebut bener lan ora ana kesalahan topologi sing dideteksi, piranti lunak nyiyapake dhaptar KSV lan nilai Bstatus lan nulis menyang Avalon-MM Repeater Message port saka repeater upstream (RX). RX banjur nyebarake dhaptar menyang TX eksternal (hulu). Yen ora, iku miwiti reauthentication lan mateni enkripsi TX.

4.3. Desain Walkthrough
Nyetel lan mbukak HDCP liwat desain HDMI example dumadi saka limang stages.

  1. Nggawe hardware.
  2. Nggawe desain.
  3. Sunting memori tombol HDCP files kanggo nyakup kunci produksi HDCP.
    a. Simpen tombol produksi HDCP biasa ing FPGA (Dhukungan Manajemen Kunci HDCP = 0)
    b. Simpen kunci produksi HDCP sing dienkripsi ing memori lampu kilat eksternal utawa EEPROM (Dhukungan Manajemen Kunci HDCP = 1)
  4. Nglumpukake desain.
  5. View asil.

4.3.1. Setel Hardware
Pisanan stage saka demonstrasi yaiku nyiyapake hardware.
Nalika DUKUNGAN FRL = 0, tindakake langkah iki kanggo nyiyapake hardware kanggo demonstrasi:

  1. Sambungake kertu putri Bitec HDMI 2.0 FMC (revisi 11) menyang kit pangembangan Arria 10 GX ing port B FMC.
  2. Sambungake kit pangembangan Arria 10 GX menyang PC nggunakake kabel USB.
  3. Sambungake kabel HDMI saka konektor HDMI RX ing kertu putri Bitec HDMI 2.0 FMC menyang piranti HDMI HDCP-aktif, kayata kertu grafis karo output HDMI.
  4. Sambungake kabel HDMI liyane saka konektor HDMI TX ing kertu putri Bitec HDMI 2.0 FMC menyang piranti HDMI HDCP-aktif, kayata televisi karo input HDMI.

Nalika SUPPORT FRL = 1, tindakake langkah iki kanggo nyiyapake hardware kanggo demonstrasi:

  1. Sambungake kertu putri Bitec HDMI 2.1 FMC (Revisi 9) menyang kit pangembangan Arria 10 GX ing port B FMC.
  2. Sambungake kit pangembangan Arria 10 GX menyang PC nggunakake kabel USB.
  3. Sambungake kabel HDMI 2.1 Kategori 3 saka konektor HDMI RX ing kertu putri Bitec HDMI 2.1 FMC menyang sumber HDMI 2.1 sing aktif HDCP, kayata Quantum Data 980 48G Generator.
  4. Sambungake kabel HDMI 2.1 Kategori 3 liyane saka konektor HDMI TX ing kertu putri Bitec HDMI 2.1 FMC menyang sink HDMI 2.1 sing aktif HDCP, kayata
    Kuantum Data 980 48G Analyzer.

4.3.2. Nggawe Desain
Sawise nyiyapake hardware, sampeyan kudu nggawe desain.
Sadurunge miwiti, priksa manawa sampeyan wis nginstal fitur HDCP ing piranti lunak Intel Quartus Prime Pro Edition.

  1. Klik Tools ➤ IP Catalog, banjur pilih Intel Arria 10 minangka kulawarga piranti target.
    Cathetan: Desain HDCP example mung ndhukung Intel Arria 10 lan Intel Stratix® 10 piranti.
  2. Ing Katalog IP, temokake lan klik kaping pindho HDMI Intel FPGA IP. Jendhela variasi IP anyar katon.
  3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .qsys utawa .ip.
  4. Klik OK. Editor parameter katon.
  5. Ing tab IP, atur paramèter sing dikarepake kanggo TX lan RX.
  6. Aktifake parameter Dhukungan HDCP 1.4 utawa Dhukungan HDCP 2.3 kanggo ngasilake desain HDCP example.
  7. Aktifake parameter Manajemen Kunci HDCP Dhukungan yen sampeyan pengin nyimpen kunci produksi HDCP ing format ndhelik ing memori lampu kilat eksternal utawa EEPROM. Yen ora, mateni parameter Dhukungan HDCP Key Management kanggo nyimpen tombol produksi HDCP ing format kosong ing FPGA.
  8. Ing Design ExampIng tab, pilih Arria 10 HDMI RX-TX Retransmit.
  9. Pilih Synthesis to generate hardware design example.
  10. Kanggo Generate File Format, pilih Verilog utawa VHDL.
  11. Kanggo Target Development Kit, pilih Arria 10 GX FPGA Development Kit. Yen sampeyan milih kit pangembangan, piranti target (dipilih ing langkah 4) diganti supaya cocog karo piranti ing kit pangembangan. Kanggo Arria 10 GX FPGA Development Kit, piranti standar yaiku 10AX115S2F45I1SG.
  12. Klik Generate Example Desain kanggo generate project filelan program Executable and Linking Format (ELF) piranti lunak file.

4.3.3. Kalebu Kunci Produksi HDCP
4.3.3.1. Simpen tombol produksi HDCP kosong ing FPGA (Support HDCP Key Manajemen = 0)
Sawise nggawe desain, sunting memori kunci HDCP files kanggo kalebu tombol produksi Panjenengan.
Kanggo nyakup tombol produksi, tindakake langkah iki.

  1. Goleki memori tombol ing ngisor iki files ing /rtl/hdcp/ direktori:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. Bukak hdcp2x_rx_kmem.v file lan temokake kunci faksimili R1 sing wis ditemtokake kanggo Receiver Public Certificate lan RX Private Key lan Global Constant kaya sing ditampilake ing mantanamples ngisor.
    Gambar 31. Wire Array Kunci Faksimili R1 kanggo Receiver Public Certificate
    intel HDMI Arria 10 FPGA IP Design Example - Sertifikat UmumGambar 32. Wire Array of Facsimile Key R1 kanggo RX Private Key lan Global Constant
    intel HDMI Arria 10 FPGA IP Design Example - Global Konstanta
  3. Goleki placeholder kanggo tombol produksi lan ngganti karo tombol produksi dhewe ing susunan kabel pamilike ing format amba endian.
    Gambar 33. Wire Array of HDCP Production Keys (Placeholder)
    intel HDMI Arria 10 FPGA IP Design Example - Konstanta Global 1
  4. Baleni Langkah 3 kanggo kabeh memori tombol liyane files. Yen wis rampung kalebu tombol produksi ing kabeh memori tombol files, mesthekake yen parameter USE_FACSIMILE disetel kanggo 0 ing ex desainamptingkat ndhuwur file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping saka DCP Key Files
Bagean ing ngisor iki nggambarake pemetaan tombol produksi HDCP sing disimpen ing tombol DCP files menyang Uploaded kabel saka kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v lan hdcp1x_rx_kmem.v files
Kanggo hdcp1x_tx_kmem.v lan hdcp1x_rx_kmem.v files

  • Iki loro files nuduhake format sing padha.
  • Kanggo ngenali tombol HDCP1 TX DCP bener file kanggo hdcp1x_tx_kmem.v, priksa manawa pisanan 4 bait ing file yaiku "0x01, 0x00, 0x00, 0x00".
  • Kanggo ngenali kunci HDCP1 RX DCP sing bener file kanggo hdcp1x_rx_kmem.v, priksa manawa pisanan 4 bait ing file yaiku "0x02, 0x00, 0x00, 0x00".
  • Tombol ing tombol DCP files ana ing format sethitik-endian. Kanggo digunakake ing kmem files, sampeyan kudu ngowahi mau menyang amba-endian.

Gambar 34. Pemetaan bait saka tombol DCP HDCP1 TX file menyang hdcp1x_tx_kmem.v

intel HDMI Arria 10 FPGA IP Design Example - Konstanta Global 2

Cathetan:
Nomer byte ditampilake ing format ing ngisor iki:

  • Ukuran tombol ing bita * nomer tombol + nomer bita ing baris saiki + offset konstan + ukuran baris ing bita * nomer baris.
  • 308*n nuduhake yen saben set tombol nduweni 308 bita.
  • 7*y nuduhake yen saben baris duwe 7 bita.

Gambar 35. HDCP1 TX DCP tombol file isi karo nilai sampah

intel HDMI Arria 10 FPGA IP Design Example - nilai ajur

Gambar 36. Wire Arrays saka hdcp1x_tx_kmem.v
Example saka hdcp1x_tx_kmem.v lan carane susunan kabel sawijining map kanggo Example saka HDCP1 TX DCP tombol file ing Gambar 35 ing kaca 105.

intel HDMI Arria 10 FPGA IP Design Example - Konstanta Global 3

4.3.3.1.3. hdcp2x_rx_kmem.v file
Kanggo hdcp2x_rx_kmem.v file

  • Kanggo ngenali kunci HDCP2 RX DCP sing bener file kanggo hdcp2x_rx_kmem.v, priksa manawa pisanan 4 bait ing file yaiku "0x00, 0x00, 0x00, 0x02".
  • Tombol ing tombol DCP files ana ing format sethitik-endian.

Gambar 37. Pemetaan bait saka tombol HDCP2 RX DCP file menyang hdcp2x_rx_kmem.v
Gambar ing ngisor iki nuduhake pemetaan bait sing tepat saka tombol HDCP2 RX DCP file menyang hdcp2x_rx_kmem.v.

intel HDMI Arria 10 FPGA IP Design Example - Konstanta Global 4

Cathetan:
Nomer byte ditampilake ing format ing ngisor iki:

  • Ukuran tombol ing bita * nomer tombol + nomer bita ing baris saiki + offset konstan + ukuran baris ing bita * nomer baris.
  • 862*n nuduhake yen saben set tombol nduweni 862 bita.
  • 16*y nuduhake yen saben baris duwe 16 bita. Ana pangecualian ing cert_rx_prod ngendi ROW 32 mung 10 bita.

Gambar 38. Tombol HDCP2 RX DCP file isi karo nilai sampah

intel HDMI Arria 10 FPGA IP Design Example - Sertifikat Umum 1

Gambar 39. Susunan kabel hdcp2x_rx_kmem.v
Tokoh iki nuduhake susunan kabel kanggo hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, lan lc128_prod) map menyang mantanamptombol HDCP2 RX DCP file in
Gambar 38 ing kaca 108.

intel HDMI Arria 10 FPGA IP Design Example - Sertifikat Umum 2

4.3.3.1.4. hdcp2x_tx_kmem.v file
Kanggo hdcp2x_tx_kmem.v file:

  • Kanggo ngenali tombol HDCP2 TX DCP bener file kanggo hdcp2x_tx_kmem.v, priksa manawa pisanan 4 bait ing file yaiku "0x00, 0x00, 0x00, 0x01".
  • Tombol ing tombol DCP files ana ing format sethitik-endian.
  • Utawa, sampeyan bisa aplikasi lc128_prod saka hdcp2x_rx_kmem.v langsung menyang hdcp2x_tx_kmem.v. Tombol nuduhake nilai sing padha.

Gambar 40. Wire array of hdcp2x_tx_kmem.v
Tokoh iki nuduhake pemetaan bait sing tepat saka tombol DCP HDCP2 TX file menyang hdcp2x_tx_kmem.v.

intel HDMI Arria 10 FPGA IP Design Example - Sertifikat Umum 3

4.3.3.2. Simpen tombol produksi HDCP ndhelik ing memori lampu kilat external utawa EEPROM (Dhukungan Manajemen Kunci HDCP = 1)
Gambar 41. Tingkat Dhuwur Swaraview Manajemen Kunci HDCP

intel HDMI Arria 10 FPGA IP Design Example - Sertifikat Umum 4

Nalika Dhukungan parameter Manajemen Kunci HDCP diuripake, sampeyan terus ngontrol enkripsi kunci produksi HDCP kanthi nggunakake piranti lunak enkripsi kunci (KEYENC) lan desain programer tombol sing diwenehake Intel. Sampeyan kudu nyedhiyakake kunci produksi HDCP lan kunci proteksi HDCP 128 bit. Tombol proteksi HDCP
encrypts tombol produksi HDCP lan nyimpen tombol ing memori lampu kilat external (kanggo example, EEPROM) ing kertu putri HDMI.
Uripake parameter Dhukungan HDCP Key Management lan fitur dekripsi kunci (KEYDEC) kasedhiya ing inti IP HDCP. Proteksi HDCP padha
tombol kudu digunakake ing KEYDEC kanggo njupuk tombol produksi HDCP ing wektu roto kanggo mesin Processing. KEYENC lan KEYDEC ndhukung Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM lan piranti I2C EEPROM kompatibel karo paling 16-Kbit ukuran rom.

Cathetan:

  1. Kanggo kertu putri HDMI 2.0 FMC Revisi 11, priksa manawa EEPROM ing kertu putri yaiku Atmel AT24CS32. Ana rong ukuran EEPROM sing digunakake ing kertu putri Bitec HDMI 2.0 FMC Revisi 11.
  2. Yen sampeyan sadurunge nggunakake KEYENC kanggo ndhelik tombol produksi HDCP lan nguripake Dhukungan Manajemen Kunci HDCP ing versi 21.2 utawa sadurunge, sampeyan kudu ngenkripsi maneh tombol produksi HDCP nggunakake piranti lunak KEYENC lan ngasilake IP HDCP saka versi 21.3.
    salajengipun.

4.3.3.2.1. Intel KEYENC
KEYENC minangka piranti lunak baris printah sing digunakake Intel kanggo ndhelik tombol produksi HDCP kanthi kunci proteksi HDCP 128 bit sing diwenehake. KEYENC ngasilake kunci produksi HDCP sing dienkripsi ing hex utawa bin utawa header file format. KEYENC uga ngasilake mif file ngemot kunci proteksi HDCP 128 bit sing kasedhiya. KEYDEC
mbutuhake mif file.

Persyaratan Sistem:

  1. x86 mesin 64-dicokot karo Windows 10 OS
  2. Paket Visual C++ Redistributable kanggo Visual Studio 2019(x64)

Cathetan:
Sampeyan kudu nginstal Microsoft Visual C++ kanggo VS 2019. Sampeyan bisa mriksa apa Visual C++ redistributable diinstal saka Windows ➤ Control Panel ➤ Program lan Fitur. Yen Microsoft Visual C++ wis diinstal, sampeyan bisa ndeleng Visual C++ xxxx
Bisa disebar maneh (x64). Yen ora, sampeyan bisa ngundhuh lan nginstal Visual C++
Redistributable saka Microsoft websitus. Deleng informasi sing gegandhengan kanggo link download.

Tabel 55. Pilihan Line Command KEYENC

Pilihan Command Line Argumentasi / Katrangan
-k <Kunci proteksi HDCP file>
Teks file mung ngemot kunci proteksi HDCP 128 bit ing heksadesimal. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX tombol produksi file>
HDCP 1.4 tombol produksi pemancar file saka DCP (.bin file)
-hdcp1rx <HDCP 1.4 RX tombol produksi file>
HDCP 1.4 tombol produksi panrima file saka DCP (.bin file)
-hdcp2tx <HDCP 2.3 TX tombol produksi file>
HDCP 2.3 tombol produksi pemancar file saka DCP (.bin file)
-hdcp2rx <HDCP 2.3 RX tombol produksi file>
HDCP 2.3 tombol produksi panrima file saka DCP (.bin file)
-hdcp1txkeys Nemtokake kisaran tombol kanggo input sing dipilih (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm ngendi
n = wiwitan tombol (1 utawa >1) m = pungkasan tombol (n utawa >n) Example:
Pilih 1 nganti 1000 tombol saka saben HDCP 1.4 TX, HDCP 1.4 RX lan HCDP
2.3 tombol produksi RX file.
"-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
terus…
Pilihan Command Line Argumentasi / Katrangan
Cathetan: 1. Yen sampeyan ora nggunakake sembarang tombol produksi HDCP file, sampeyan ora mbutuhake kisaran tombol HDCP. Yen sampeyan ora nggunakake argumen ing baris perintah, kisaran kunci standar yaiku 0.
2. Sampeyan uga bisa milih indeks beda tombol kanggo tombol produksi HDCP file. Nanging, jumlah tombol kudu cocog karo pilihan sing dipilih.
Example: Pilih beda 100 tombol
Pilih 100 tombol pisanan saka tombol produksi HDCP 1.4 TX file "-hdcp1txkeys 1-100"
Pilih tombol 300 nganti 400 kanggo tombol produksi HDCP 1.4 RX file "-hdcp1rxkeys 300-400"
Pilih tombol 600 nganti 700 kanggo tombol produksi HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o Output file format . Default yaiku hex file.
Gawe kunci produksi HDCP sing dienkripsi ing binar file format: -o bin Generate ndhelik HDCP tombol produksi ing hex file format: -o hex Generate kunci produksi HDCP ndhelik ing header file format: -oh
– tombol mriksa Print nomer tombol kasedhiya ing input files. Example:
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX tombol produksi file> -hdcp2tx file> -hdcp2rx file> – tombol mriksa
Cathetan: gunakake parameter -check-keys ing mburi baris printah kaya kasebut ing ndhuwur example.
-versi Nyetak nomer versi KEYENC

Sampeyan bisa selektif milih HDCP 1.4 lan/utawa HDCP 2.3 tombol produksi kanggo encrypt. Kanggo example, mung nggunakake kunci produksi HDCP 2.3 RX kanggo ndhelik, gunakake mung -hdcp2rx
<HDCP 2.3 RX tombol produksi file> -hdcp2rxkeys ing paramèter baris printah.
Tabel 56. Pedoman Pesen Kesalahan Umum KEYENC

Pesen kesalahan Pandhuan
ERROR: kunci proteksi HDCP file ilang Parameter baris printah ilang -k file>
ERROR: kunci kudu 32 digit hex (contone f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) tombol pangayoman HDCP file mung kudu ngemot kunci proteksi HDCP ing 32 digit heksadesimal.
ERROR: Mangga nemtokake sawetara tombol Rentang tombol ora ditemtokake kanggo tombol produksi HDCP input sing diwenehake file.
ERROR: Rentang tombol ora valid Rentang tombol sing ditemtokake kanggo -hdcp1txkeys utawa -hdcp1rxkeys utawa -hdcp2rxkeys ora bener.
ERROR: ora bisa nggaweFilejeneng> Priksa ijin folder saka keyenc.exe lagi mlaku.
ERROR: -hdcp1txkeys input ora bener Format kisaran tombol input kanggo tombol produksi HDCP 1.4 TX ora valid. Format sing bener yaiku "-hdcp1txkeys nm" ing ngendi n>= 1, m>= n
ERROR: -hdcp1rxkeys input ora bener Format kisaran tombol input kanggo tombol produksi HDCP 1.4 RX ora valid. Format sing bener yaiku "-hdcp1rxkeys nm" ing ngendi n>= 1, m>= n
ERROR: -hdcp2rxkeys input ora bener Format kisaran tombol input kanggo tombol produksi HDCP 2.3 RX ora valid. Format sing bener yaiku "-hdcp2rxkeys nm" ing ngendi n>= 1, m>= n
terus…
Pesen kesalahan Pandhuan
ERROR: Ora sah file <filejeneng> Kunci produksi HDCP ora valid file.
ERROR: file jinis ilang kanggo -o pilihan Parameter baris perintah ilang kanggo -o .
ERROR: ora sah filejeneng -filejeneng> <filejeneng> ora sah, gunakake sing bener filejeneng tanpa karakter khusus.

Encrypt Single Key kanggo Single EEPROM
Jalanake baris perintah ing ngisor iki saka command prompt Windows kanggo ngenkripsi kunci tunggal HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX lan HDCP 2.3 RX kanthi output file format header file kanggo EEPROM tunggal:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Encrypt N Keys kanggo N EEPROMs
Jalanake baris perintah ing ngisor iki saka command prompt Windows kanggo ndhelik tombol N (wiwit saka tombol 1) saka HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX lan HDCP 2.3 RX kanthi output file format hex file kanggo N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex ngendi N iku > = 1 lan kudu cocog kanggo kabeh opsi.

Informasi sing gegandhengan
Microsoft Visual C++ kanggo Visual Studio 2019
Nyedhiyani paket redistributable Microsoft Visual C ++ x86 (vc_redist.x86.exe) kanggo diundhuh. Yen link diganti, Intel nyaranake sampeyan nggoleki "Visual C ++ redistributable" saka mesin telusur Microsoft.

4.3.3.2.2. Programmer Utama
Kanggo memprogram kunci produksi HDCP sing dienkripsi menyang EEPROM, tindakake langkah iki:

  1. Salin desain programmer kunci files saka path ing ngisor iki menyang direktori kerja sampeyan: /hdcp2x/hw_demo/key_programmer/
  2. Salin header piranti lunak file (hdcp_key .h) diasilake saka piranti lunak KEYENC (bagean Encrypt Single Key kanggo Single EEPROM ing kaca 113) menyang direktori lunak / key_programmer_src / lan ganti jeneng dadi hdcp_key.h.
  3. Run ./runall.tcl. Skrip iki nglakokake perintah ing ngisor iki:
    • Nggawe katalog IP files
    • Nggawe sistem Desainer Platform
    • Nggawe proyek Intel Quartus Prime
    • Nggawe ruang kerja piranti lunak lan gawe piranti lunak
    • Nindakake kompilasi lengkap
  4. Ngundhuh Obyek Piranti Lunak File (.sof) menyang FPGA kanggo program tombol produksi HDCP ndhelik menyang EEPROM.

Nggawe Stratix 10 HDMI RX-TX Retransmit desain example karo Dhukungan HDCP 2.3 lan Dhukungan HDCP 1.4 paramèter diuripake, banjur tindakake langkah ing ngisor iki kanggo kalebu tombol pangayoman HDCP.

  • Nyalin mif file (hdcp_kmem.mif) digawe saka utilitas piranti lunak KEYENC (bagean Encrypt Single Key kanggo Single EEPROM ing kaca 113) menyang /quartus/hdcp/ direktori.

4.3.4. Kompilasi Desain
Sawise sampeyan kalebu tombol produksi HDCP kosong ing FPGA utawa program tombol produksi HDCP ndhelik kanggo EEPROM, sampeyan saiki bisa ngumpulake desain.

  1. Bukak piranti lunak Intel Quartus Prime Pro Edition lan bukak /quartus/a10_hdmi2_demo.qpf.
  2. Klik Processing ➤ Start Compilation.

4.3.5. View asil
Ing pungkasan demonstrasi, sampeyan bakal bisa view asil ing HDCPenabled HDMI sink external.
Kanggo view asil demonstrasi, tindakake langkah iki:

  1. Daya munggah papan Intel FPGA.
  2. Ngganti direktori menyang /kuartus/.
  3. Ketik printah ing ngisor iki ing Nios II Command Shell kanggo ngundhuh Obyek Piranti Lunak File (.sof) menyang FPGA. nios2-configure-of output_files/ .sof
  4. Daya sumber eksternal HDMI sing aktif HDCP lan sink (yen sampeyan durung nglakoni). Sink eksternal HDMI nampilake output sumber eksternal HDMI.

4.3.5.1. Tombol Push lan Fungsi LED
Gunakake tombol push lan fungsi LED ing papan kanggo ngontrol demonstrasi.

Tabel 57. Tombol Push lan Indikator LED (DUKUNG FRL = 0)

Tombol Push/LED Fungsi
cpu_resetn Pencet sapisan kanggo ngreset sistem.
panganggo_pb[0] Pencet sapisan kanggo ngalih sinyal HPD menyang sumber HDMI standar.
panganggo_pb[1] • Pencet terus kanggo instruksi inti TX kanggo ngirim sinyal DVI dienkode.
• Release kanggo ngirim sinyal dienkode HDMI.
• Priksa manawa video sing mlebu ana ing ruang warna RGB 8 bpc.
panganggo_pb[2] • Pencet terus kanggo instruksi inti TX kanggo mungkasi ngirim InfoFrames saka sinyal sideband.
• Rilis kanggo nerusake ngirim InfoFrames saka sinyal sideband.
user_led[0] Status kunci RX HDMI PLL.
• 0: Mbukak kunci
• 1: Dikunci
 user_led[1] Status kunci inti RX HDMI
• 0: Paling ora 1 saluran ora dikunci
• 1: Kabeh 3 saluran dikunci
user_led[2] Status dekripsi IP RX HDCP1x.
• 0: Ora aktif
• 1: Aktif
 user_led[3] Status dekripsi IP RX HDCP2x.
• 0: Ora aktif
• 1: Aktif
 user_led[4] Status kunci TX HDMI PLL.
• 0: Mbukak kunci
• 1: Dikunci
 user_led[5] TX transceiver PLL status kunci.
• 0: Mbukak kunci
• 1: Dikunci
 user_led[6] TX HDCP1x IP status enkripsi.
• 0: Ora aktif
• 1: Aktif
 user_led[7] TX HDCP2x IP status enkripsi.
• 0: Ora aktif
• 1: Aktif

Tabel 58. Tombol Push lan Indikator LED (DUKUNG FRL = 1)

Tombol Push/LED Fungsi
cpu_resetn Pencet sapisan kanggo ngreset sistem.
panganggo_dipsw Ngalih DIP sing ditemtokake pangguna kanggo ngalih mode passthrough.
• OFF (posisi standar) = Passthrough
HDMI RX ing FPGA entuk EDID saka sink eksternal lan menehi menyang sumber eksternal sing disambungake.
• ON = Sampeyan bisa ngontrol tingkat FRL maksimum RX saka terminal Nios II. Printah ngowahi RX EDID kanthi manipulasi nilai tingkat FRL maksimum.
Rujuk menyang Mlaku Desain ing Beda Tarif FRL ing kaca 33 kanggo informasi luwih lengkap babagan nyetel tarif FRL beda.
terus…
Tombol Push/LED Fungsi
panganggo_pb[0] Pencet sapisan kanggo ngalih sinyal HPD menyang sumber HDMI standar.
panganggo_pb[1] dilindhungi.
panganggo_pb[2] Pencet sapisan kanggo maca ndhaftar SCDC saka sink disambungake menyang TX saka Bitec HDMI 2.1 kertu putri FMC.
Cathetan: Kanggo ngaktifake maca, sampeyan kudu nyetel DEBUG_MODE dadi 1 ing piranti lunak.
user_led_g[0] Status kunci PLL jam RX FRL.
• 0: Mbukak kunci
• 1: Dikunci
user_led_g[1] Status kunci video RX HDMI.
• 0: Mbukak kunci
• 1: Dikunci
user_led_g[2] Status dekripsi IP RX HDCP1x.
• 0: Ora aktif
• 1: Aktif
user_led_g[3] Status dekripsi IP RX HDCP2x.
• 0: Ora aktif
• 1: Aktif
user_led_g[4] Status kunci PLL jam TX FRL.
• 0: Mbukak kunci
• 1: Dikunci
user_led_g[5] Status kunci video TX HDMI.
• 0 = Mbukak kunci
• 1 = Dikunci
user_led_g[6] TX HDCP1x IP status enkripsi.
• 0: Ora aktif
• 1: Aktif
user_led_g[7] TX HDCP2x IP status enkripsi.
• 0: Ora aktif
• 1: Aktif

4.4. Perlindhungan Kunci Enkripsi sing Dipasang ing Desain FPGA
Akeh desain FPGA ngleksanakake enkripsi, lan ana asring perlu kanggo nampilaké tombol rahasia ing bitstream FPGA. Ing kulawarga piranti sing luwih anyar, kayata Intel Stratix 10 lan Intel Agilex, ana blok Secure Device Manager sing bisa nyedhiyakake lan ngatur kunci rahasia kasebut kanthi aman. Yen fitur-fitur kasebut ora ana, sampeyan bisa ngamanake konten bitstream FPGA, kalebu kunci pangguna rahasia sing ditempelake, kanthi enkripsi.
Tombol pangguna kudu dijaga kanthi aman ing lingkungan desain sampeyan, lan saenipun ditambahake ing desain nggunakake proses aman otomatis. Langkah-langkah ing ngisor iki nuduhake carane sampeyan bisa ngetrapake proses kasebut nganggo alat Intel Quartus Prime.

  1. Ngembangake lan ngoptimalake HDL ing Intel Quartus Prime ing lingkungan sing ora aman.
  2. Transfer desain menyang lingkungan sing aman lan ngleksanakake proses otomatis kanggo nganyari kunci rahasia. Memori on-chip ngemot nilai kunci. Nalika tombol dianyari, initialization memori file (.mif) bisa ngganti lan "quartus_cdb -update_mif" aliran assembler bisa ngganti tombol pangayoman HDCP tanpa re-kompilasi. Langkah iki cepet banget kanggo mbukak lan ngreksa wektu asli.
  3. Bitstream Intel Quartus Prime banjur ndhelik nganggo kunci FPGA sadurunge nransfer bitstream sing dienkripsi bali menyang lingkungan sing ora aman kanggo uji coba lan panyebaran pungkasan.

Disaranake mateni kabeh akses debug sing bisa mbalekake kunci rahasia saka FPGA. Sampeyan bisa mateni kemampuan debug kanthi mateni JTAG port, utawa selektif mateni lan review manawa ora ana fitur debug kayata editor memori ing sistem utawa Signal Tap sing bisa mbalekake kunci kasebut. Waca AN 556: Nggunakake Fitur Keamanan Desain ing Intel FPGAs kanggo informasi luwih lengkap babagan nggunakake fitur keamanan FPGA kalebu langkah-langkah khusus babagan cara enkripsi bitstream FPGA lan ngatur opsi keamanan kayata mateni JTAG akses.

Cathetan:
Sampeyan bisa nimbang langkah tambahan obfuscation utawa enkripsi karo tombol liyane saka kunci rahasia ing panyimpenan MIF.
Informasi sing gegandhengan
AN 556: Nggunakake Fitur Keamanan Desain ing Intel FPGA

4.5. Pertimbangan Keamanan
Nalika nggunakake fitur HDCP, elinga pertimbangan keamanan ing ngisor iki.

  • Nalika ngrancang sistem repeater, sampeyan kudu mblokir video sing ditampa saka ngetik IP TX ing kahanan ing ngisor iki:
    — Yen video sing ditampa HDCP-enkripsi (ie enkripsi status hdcp1_enabled utawa hdcp2_enabled saka RX IP ditegesake) lan video sing ditularaké ora HDCP-enkripsi (ie enkripsi status hdcp1_enabled utawa hdcp2_enabled saka TX IP ora ditegesake).
    — Yen video sing ditampa yaiku HDCP TYPE 1 (yaiku streamid_type saka RX IP ditegesake) lan video sing dikirim yaiku HDCP 1.4 ndhelik (yaiku status enkripsi hdcp1_enabled saka IP TX ditegesake)
  • Sampeyan kudu njaga rahasia lan integritas kunci produksi HDCP, lan kunci enkripsi pangguna apa wae.
  • Intel banget nyaranake sampeyan ngembangake proyek lan sumber desain Intel Quartus Prime files sing ngemot kunci enkripsi ing lingkungan komputasi aman kanggo nglindhungi tombol.
  • Intel banget nyaranake sampeyan nggunakake fitur keamanan desain ing FPGAs kanggo nglindhungi desain, kalebu sembarang tombol enkripsi ditempelake, saka salinan ora sah, reverse engineering, lan tampering

Informasi sing gegandhengan
AN 556: Nggunakake Fitur Keamanan Desain ing Intel FPGA

4.6. Pedoman Debug
Bagean iki njlèntrèhaké sinyal status HDCP migunani lan paramèter piranti lunak sing bisa digunakake kanggo debugging. Uga ngemot pitakonan sing kerep ditakoni (FAQ) babagan nglakokake desain example.

4.6.1. Sinyal Status HDCP
Ana sawetara sinyal sing migunani kanggo ngenali kondisi kerja inti HDCP IP. Sinyal iki kasedhiya ing ex desainamptingkat ndhuwur lan disambungake menyang LED onboard:

Jeneng Sinyal Fungsi
hdcp1_enabled_rx RX HDCP1x IP Dekripsi Status 0: Ora aktif
1: Aktif
hdcp2_enabled_rx RX HDCP2x IP Dekripsi Status 0: Ora aktif
1: Aktif
hdcp1_enabled_tx TX HDCP1x IP Enkripsi Status 0: Ora aktif
1: Aktif
hdcp2_enabled_tx TX HDCP2x IP Enkripsi Status 0: Ora aktif
1: Aktif

Waca Tabel 57 ing kaca 115 lan Tabel 58 ing kaca 115 kanggo panggonan seko LED pamilike.
Kahanan aktif sinyal kasebut nuduhake yen IP HDCP wis dikonfirmasi lan nampa / ngirim stream video sing dienkripsi. Kanggo saben arah, mung HDCP1x utawa HDCP2x
enkripsi / sinyal status dekripsi aktif. Kanggo exampNanging, yen salah siji hdcp1_enabled_rx utawa hdcp2_enabled_rx aktif, HDCP ing sisih RX aktif lan decrypting stream video ndhelik saka sumber video external.

4.6.2. Ngowahi Parameter Piranti Lunak HDCP
Kanggo nggampangake proses debugging HDCP, sampeyan bisa ngowahi paramèter ing hdcp.c.
Tabel ing ngisor iki ngringkes dhaptar parameter sing bisa dikonfigurasi lan fungsine.

Paramèter Fungsi
DUKUNGAN_HDCP1X Aktifake HDCP 1.4 ing sisih TX
DUKUNGAN_HDCP2X Aktifake HDCP 2.3 ing sisih TX
DEBUG_MODE_HDCP Aktifake pesen debug kanggo TX HDCP
REPEATER_MODE Aktifake mode repeater kanggo desain HDCP example

Kanggo ngowahi paramèter, ngganti nilai kanggo nilai sing dikarepake ing hdcp.c. Sadurunge miwiti kompilasi, gawe owah-owahan ing ngisor iki ing build_sw_hdcp.sh:

  1. Goleki baris ing ngisor iki lan komentar kanggo nyegah piranti lunak sing diowahi file diganti karo sing asli files saka jalur instalasi Intel Quartus Prime Software.
    intel HDMI Arria 10 FPGA IP Design Example - Komponen Ndhuwur 3
  2.  Jalanake "./build_sw_hdcp.sh" kanggo ngumpulake piranti lunak sing dianyari.
  3. The kui .elf file bisa kalebu ing desain liwat rong cara:
    a. Mbukak "nios2-download -g file jeneng>". Reset sistem sawise proses download rampung kanggo mesthekake fungsi sing tepat.
    b. Mbukak "quartus_cdb --update_mif" kanggo nganyari initialization memori files. Run assembler kanggo generate .sof anyar file sing kalebu piranti lunak sing dianyari.

4.6.3. Pitakonan sing Sering Ditakoni (FAQ)
Tabel 59. Gejala Gagal lan Pedoman

Nomer Gejala Gagal Pandhuan
1. RX nampa video sing dienkripsi, nanging TX ngirim video statis kanthi warna biru utawa ireng. Iki amarga otentikasi TX sing ora sukses karo sink eksternal. A repeater HDCP-bisa ngirim ora ngirim video ing format unencrypted yen video mlebu saka hulu dienkripsi. Kanggo nggayuh iki, video statis kanthi warna biru utawa ireng ngganti video sing metu nalika sinyal status enkripsi TX HDCP ora aktif nalika sinyal status dekripsi RX HDCP aktif.
Kanggo pedoman sing tepat, waca Pertimbangan Keamanan ing kaca 117. Nanging, prilaku iki bisa ngalangi proses debugging nalika mbisakake desain HDCP. Ing ngisor iki cara kanggo mateni pamblokiran video ing desain example:
1. Goleki sambungan port ing ngisor iki ing tingkat ndhuwur ex desainample. Port iki kalebu modul hdmi_tx_top.
2. Owahi sambungan port menyang baris ing ngisor iki:
2. Sinyal status enkripsi TX HDCP aktif nanging gambar salju ditampilake ing sink hilir. Iki amarga sink hilir ora dekripsi video ndhelik sing metu kanthi bener.
Priksa manawa sampeyan nyedhiyani pancet global (LC128) kanggo TX HDCP IP. Nilai kasebut kudu dadi nilai produksi lan bener.
3. Sinyal status enkripsi TX HDCP ora stabil utawa ora aktif. Iki amarga otentikasi TX sing gagal karo sink hilir. Kanggo nggampangake proses debugging, sampeyan bisa ngaktifake DEBUG_MODE_HDCP parameter ing hdcp.c. Rujuk menyang Ngowahi Parameter Piranti Lunak HDCP ing kaca 118 ing pedoman. 3a-3c ing ngisor iki bisa dadi panyebab otentikasi TX sing ora kasil.
3a. Log debug piranti lunak terus nyithak pesen iki "HDCP 1.4 ora didhukung dening hilir (Rx)". Pesen kasebut nuduhake sink hilir ora ndhukung HDCP 2.3 lan HDCP 1.4.
Priksa manawa sink hilir ndhukung HDCP 2.3 utawa HDCP 1.4.
3b. Otentikasi TX gagal separo. Iki amarga bagean saka otentikasi TX kayata verifikasi teken, mriksa lokalitas lan liya-liyane bisa gagal. Priksa manawa sink hilir nggunakake tombol produksi nanging ora tombol faksimili.
3c. Log debug piranti lunak terus nyithak "Re-authentication Pesen iki nuduhake sink hilir wis njaluk otentikasi maneh amarga video sing ditampa ora didekripsi kanthi bener. Priksa manawa sampeyan nyedhiyani pancet global (LC128) kanggo TX HDCP IP. Nilai kasebut kudu dadi nilai produksi lan nilai kasebut bener.
terus…
Nomer Gejala Gagal Pandhuan
dibutuhake” sawise otentikasi HDCP rampung.
4. Sinyal status dekripsi RX HDCP ora aktif sanajan sumber hulu wis ngaktifake HDCP. Iki nuduhake yen RX HDCP IP durung entuk status asli. Kanthi gawan, ing REPEATER_MODE parameter diaktifake ing ex desainample. Yen ing REPEATER_MODE diaktifake, priksa manawa TX HDCP IP wis keasliane.

Nalika ing REPEATER_MODE parameter diaktifake, RX HDCP IP nyoba bukti asli minangka repeater yen TX disambungake menyang sink HDCP-mampu. Otentikasi mandheg separo nalika ngenteni TX HDCP IP kanggo ngrampungake otentikasi karo sink hilir lan pass RECEIVERID_LIST menyang RX HDCP IP. Wektu entek kaya sing ditegesake ing Spesifikasi HDCP yaiku 2 detik. Yen TX HDCP IP ora bisa ngrampungake otentikasi ing wektu iki, sumber hulu nganggep otentikasi gagal lan miwiti otentikasi maneh kaya sing kasebut ing Spesifikasi HDCP.
Cathetan: • Waca Ngowahi Parameter Piranti Lunak HDCP ing kaca 118 kanggo cara mateni REPEATER_MODE parameter kanggo tujuan debugging. Sawise mateni REPEATER_MODE parameter, RX HDCP IP tansah nyoba bukti asli minangka panrima endpoint. IP TX HDCP ora gatekake proses otentikasi.
• Yen ing REPEATER_MODE parameter ora diaktifake, priksa manawa tombol HDCP kasedhiya kanggo HDCP IP punika Nilai produksi lan nilai bener.
5. Sinyal status dekripsi RX HDCP ora stabil. Iki tegese IP RX HDCP wis njaluk otentikasi maneh sawise status sing wis diotentikasi. Iki mbokmenawa amarga video ndhelik sing mlebu ora didekripsi kanthi bener dening IP RX HDCP. Priksa manawa konstanta global (LC128) sing diwenehake menyang inti RX HDCP IP minangka nilai produksi lan nilai kasebut bener.

HDMI Intel Arria 10 FPGA IP Design Example Arsip Pandhuan pangguna

Kanggo versi paling anyar lan sadurungé saka pandhuan pangguna iki, deleng HDMI Intel® Arria 10 FPGA IP Design Example Pandhuan pangguna. Yen IP utawa versi piranti lunak ora kadhaptar, pandhuan pangguna kanggo IP utawa versi piranti lunak sadurunge ditrapake.
Versi IP padha karo versi piranti lunak Intel Quartus Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, IP
inti duwe skema versi IP anyar.

Sajarah révisi kanggo HDMI Intel Arria 10 FPGA IP Design Example Pandhuan pangguna

Versi Dokumen Versi Intel Quartus Prime Versi IP Owah-owahan
2022.12.27 22.4 19.7.1 Nambahake parameter anyar kanggo milih revisi kertu putri HDMI menyang bagean Hardware lan Software Requirements ex desainample kanggo HDMI 2.0 (mode non-FRL).
2022.07.29 22.2 19.7.0 • Notifikasi mbusak komponen Cygwin saka Windows * versi Nios II EDS lan syarat kanggo nginstal WSL kanggo Windows * kedhaftar.
• Dianyari versi kertu putri saka Revisi 4 kanggo 9 ngendi ditrapake ing saindhenging document.
2021.11.12 21.3 19.6.1 • Dianyari subsection Store ndhelik tombol produksi HDCP ing memori lampu kilat external utawa EEPROM (Dhukungan HDCP Key Management = 1) kanggo njlèntrèhaké sarana lunak enkripsi tombol anyar (KEYENC).
• Mbusak tokoh ing ngisor iki:
— Data array saka Facsimile Key R1 kanggo RX Private Key
— Array data Kunci Produksi HDCP (Placeholder)
- Array data Kunci Proteksi HDCP (Kunci sing wis ditemtokake)
- kunci pangayoman HDCP initialized ing hdcp2x_tx_kmem.mif
- kunci pangayoman HDCP initialized ing hdcp1x_rx_kmem.mif
- kunci pangayoman HDCP initialized ing hdcp1x_tx_kmem.mif
• Dipindhah subsection HDCP Key Mapping saka DCP Key Files saka Pedoman Debug kanggo Simpen tombol produksi HDCP kosong ing FPGA (Dhukungan HDCP Key Management = 0).
2021.09.15 21.1 19.6.0 Dibusak referensi kanggo ncsim
2021.05.12 21.1 19.6.0 • Ditambahake Nalika SUPPORT FRL = 1 utawa SUPPORT HDCP KEY MANAGEMENT = 1 menyang gambaran kanggo Gambar 29 HDCP Over HDMI Design ExampDiagram Blok.
• Nambahake langkah ing memori tombol HDCP files ing Desain Walkthrough.
• Added Nalika SUPPORT FRL = 0 kanggo bagean Setup ardware.
• Added langkah kanggo nguripake Dhukungan HDCP Key parameter Manajemen ing Generate Design.
• Added bagean anyar Store ndhelik HDCP tombol produksi ing memori lampu kilat external utawa EEPROM (Dhukungan HDCP Key Management = 1).
terus…
Versi Dokumen Versi Intel Quartus Prime Versi IP Owah-owahan
• Ganti jeneng Tabel Push Button lan Indikator LED kanggo Push Button lan Indikator LED (SUPPORT FRL = 0).
• Added Tabel Push Button lan Indikator LED (SUPPORT FRL = 1).
• Added bab anyar Proteksi Enkripsi Key Embedded ing FPGA Design.
• Nambahake Pedoman Debug bab anyar lan subbagian Sinyal Status HDCP, Ngowahi Parameter Piranti Lunak HDCP lan Pitakonan sing Sering Ditakoni.
2021.04.01 21.1 19.6.0 • Dianyari Komponen Figure dibutuhake kanggo RX-Mung utawa TX-Mung Design.
• Dianyari Tabel Generated RTL Files.
• Dianyari Gambar HDMI RX Top Komponen.
• Dibusak Section HDMI RX Top Link Proses Training.
• Dianyari langkah-langkah ing Running Design ing Beda FRL Rates.
• Dianyari Gambar HDMI 2.1 Desain ExampSkema Jaman.
• Dianyari Tabel Jam Scheme Sinyal.
• Dianyari Gambar HDMI RX-TX Block Diagram kanggo nambah sambungan saka Transceiver Arbiter kanggo TX ndhuwur.
2020.09.28 20.3 19.5.0 • Dibusak cathetan sing HDMI 2.1 desain example ing mode FRL ndhukung mung kacepetan kelas -1 piranti ing HDMI Intel FPGA IP Design Example Pandhuan Mulai cepet kanggo Intel Arria 10 Piranti lan HDMI 2.1 Desain Example (Dhukungan FRL = 1) bagean. Desain ndhukung kabeh gelar kacepetan.
• Dibusak informasi ls_clk saka kabeh HDMI 2.1 desain example bagean related. Domain ls_clk ora digunakake maneh ing desain example.
• Dianyari diagram pemblokiran kanggo HDMI 2.1 desain example ing mode FRL ing HDMI 2.1 Design Example (Dhukungan FRL = 1), Nggawe RX- Mung utawa TX-Mung Designs Komponen Desain, lan bagean Clocking Scheme.
• Dianyari direktori lan kui files dhaftar ing bagean Struktur Direktori.
• Mbusak sinyal ora salaras, lan ditambahake utawa diowahi gambaran ing ngisor iki HDMI 2.1 desain exampsinyal ing bagean Sinyal Antarmuka:
— sys_init
— txpll_frl_locked
— tx_os
- sinyal txphy_rcfg *
- tx_reconfig_done
— txcore_tbcr
— pio_in0_external_connection_export
• Nambahake parameter ing ngisor iki ing bagean Parameter RTL Desain:
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
- Gunakake FPLL
— POLARITY_INVERSION
terus…
Versi Dokumen Versi Intel Quartus Prime Versi IP Owah-owahan
• Dianyari diagram pemblokiran kanggo HDMI 2.0 desain example kanggo piranti lunak Intel Quartus Prime Pro Edition ing HDMI 2.0 Design Example (Dhukungan FRL = 0), Nggawe RX-Mung utawa TX-Mung Designs Komponen Desain, lan bagean Clocking Scheme.
• Dianyari jam lan ngreset jeneng sinyal ing Dynamic Range lan Mastering (HDR) InfoFrame Insertion lan Filtering bagean.
• Mbusak sinyal ora salaras, lan ditambahake utawa diowahi gambaran ing ngisor iki HDMI 2.0 desain exampsinyal ing bagean Sinyal Antarmuka:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
- reset_xcvr_powerup
— sinyal nios_tx_i2c*
— sinyal hdmi_ti_i2c*
- sinyal tx_i2c_avalon *
— clock_bridge_0_in_clk_clk
— reset_bridge_0_reset_reset_n
- sinyal i2c_master *
— sinyal nios_tx_i2c*
— measure_valid_pio_external_connectio n_export
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* sinyal
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— rx_pma_rcfg_mgmt* sinyal
• Added cathetan sing testbench simulasi ora didhukung kanggo designs karo Kalebu I2C parameter aktif lan nganyari pesen simulasi ing bagean Simulasi Testbench.
• Dianyari bagean Nganyarke Desain Panjenengan.
2020.04.13 20.1 19.4.0 • Added cathetan sing HDMI 2.1 desain example ing mode FRL ndhukung mung kacepetan kelas -1 piranti ing HDMI Intel FPGA IP Design Example Pandhuan Mulai cepet kanggo Intel Arria 10 Piranti lan Katrangan Detil kanggo HDMI 2.1 Desain Example (Dhukungan FRL = 1) bagean.
• Dipindhah HDCP Swara HDMI Design Example kanggo Intel Arria 10 Piranti bagean saka HDMI Intel FPGA IP User Guide.
• Diowahi bagean Simulating Design kanggo kalebu s audioampgenerator le, generator data sideband, lan generator data tambahan lan nganyari pesen simulasi sukses.
• Dibusak cathetan sing nyatakake simulasi kasedhiya mung kanggo Dhukungan FRL cathetan designs dipatèni. Simulasi saiki kasedhiya kanggo Dhukungan FRL desain aktif uga.
• Dianyari gambaran fitur ing Description Detil kanggo HDMI 2.1 Design Example (Dhukungan FRL Aktif) bagean.
terus…
Versi Dokumen Versi Intel Quartus Prime Versi IP Owah-owahan
• Nyunting diagram pemblokiran ing Diagram Blok Desain HDMI 2.1 RX-TX, Komponen Desain, lan Nggawe bagean Desain RX-Mung utawa TX-Mung kanggo desain HDMI 2.1 example. Nambahake komponen anyar lan komponen sing dicopot sing ora bisa ditrapake maneh.
• Diowahi instruksi script main.c ing bagean Nggawe RX-Mung utawa TX-Mung Designs.
• Dianyari bagean Struktur Direktori kanggo nambah folder anyar lan files kanggo loro HDMI 2.0 lan HDMI
2.1 desain examples.
• Dianyari bagean Hardware lan Software Requirements kanggo HDMI 2.1 desain example.
• Nganyari diagram pemblokiran lan deskripsi sinyal ing Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering bagean kanggo HDMI 2.1 desain example.
• Nambahake bagean anyar, Running Design in Beda FRL Rates, kanggo HDMI 2.1 ex designamples.
• Nganyari diagram blok lan deskripsi sinyal ing bagean Skema Jam kanggo desain HDMI 2.1 example.
• Added gambaran bab pangguna DIP ngalih ing bagean Hardware Setup kanggo HDMI 2.1 desain example.
• Dianyari bagean Design Watesan kanggo HDMI 2.1 desain example.
• Dianyari bagean Nganyarke Desain Panjenengan.
• Dianyari bagean Testbench Simulasi kanggo loro HDMI 2.0 lan HDMI 2.1 desain examples.
2020.01.16 19.4 19.3.0 • Dianyari HDMI Intel FPGA IP Design ExampPandhuan Mulai Cepet kanggo bagean Piranti Intel Arria 10 kanthi informasi babagan desain HDMI 2.1 sing mentas ditambahakeample karo mode FRL.
• Added bab anyar, Katrangan rinci kanggo HDMI 2.1 Design Example (Dhukungan FRL Aktif) sing ngemot kabeh informasi sing cocog babagan ex desain mentas ditambahakeample.
• Ganti jeneng HDMI Intel FPGA IP Design Example Katrangan rinci kanggo Katrangan rinci kanggo HDMI 2.0 Design Example kanggo gamblang luwih.
2019.10.31 18.1 18.1 • Added kui files ing folder tx_control_src: ti_i2c.c lan ti_i2c.h.
• Added support kanggo revisi kertu putri FMC 11 ing Hardware lan Software Requirements lan Compiling lan Testing bagean Design.
• Dibusak bagean Watesan Desain. Watesan babagan nglanggar wektu ing watesan skew maksimum wis ditanggulangi ing versi
18.1 saka HDMI Intel FPGA IP.
• Added parameter RTL anyar, BITEC_DAUGHTER_CARD_REV, supaya sampeyan bisa milih revisi saka kertu putri Bitec HDMI.
terus…
Versi Dokumen Versi Intel Quartus Prime Versi IP Owah-owahan
• Nganyari katrangan kanggo sinyal fmcb_dp_m2c_p lan fmcb_dp_c2m_p kanggo nyakup informasi babagan revisi kertu putri FMC 11, 6, lan 4.
• Nambahake sinyal anyar ing ngisor iki kanggo revisi kertu putri Bitec 11:
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a ddress
— oc_i2c_master_ti_avalon_anti_slave_w ritus
— oc_i2c_master_ti_avalon_anti_slave_r eaddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• Nambahake bagean babagan Nganyarke Desain Panjenengan.
2017.11.06 17.1 17.1 • Ganti jeneng HDMI IP inti kanggo HDMI Intel FPGA IP minangka saben rebranding Intel.
• Ngganti istilah Qsys dadi Desainer Platform.
• Ditambahake informasi babagan Dynamic Range lan Mastering InfoFrame (HDR) fitur sisipan lan nyaring.
• Dianyari struktur direktori:
- Added script lan folder lunak lan files.
- Dianyari umum lan hdr files.
- Dibusak atx files.
- Dibedakake files kanggo Intel Quartus Prime Standard Edition lan Intel Quartus Prime Pro Edition.
• Dianyari bagean Nggawe Desain kanggo nambah piranti digunakake minangka 10AX115S2F4I1SG.
• Diowahi tingkat data transceiver kanggo frekuensi jam 50-100 MHz TMDS kanggo 2550-5000 Mbps.
• Dianyari informasi link RX-TX sing bisa ngeculake tombol user_pb [2] kanggo mateni nyaring external.
• Dianyari diagram aliran piranti lunak Nios II sing melu kontrol kanggo master I2C lan sumber HDMI.
• informasi Added babagan Desain Example paramèter GUI.
• Added HDMI RX lan TX Paramèter desain Top.
• Nambahake sinyal tingkat paling dhuwur HDMI RX lan TX iki:
— mgmt_clk
- ngreset
— i2c_clk
— hdmi_clk_in
— Mbusak sinyal tingkat paling dhuwur HDMI RX lan TX iki:
• versi
• i2c_clk
terus…
Versi Dokumen Versi Intel Quartus Prime Versi IP Owah-owahan
• Added cathetan sing setelan analog transceiver dites kanggo Intel Arria 10 FPGA Development Kit lan Bitec HDMI 2.0 kertu Putri. Sampeyan bisa ngowahi setelan analog kanggo papan sampeyan.
• Added link kanggo workaround supaya jitter saka PLL cascading utawa jalur jam non-khusus kanggo Intel Arria 10 jam referensi PLL.
• Added cathetan sing ora bisa nggunakake transceiver RX pin minangka CDR refclk kanggo HDMI RX utawa minangka TX PLL refclk kanggo HDMI TX.
• Added cathetan bab carane nambah set_max_skew alangan kanggo desain sing nggunakake TX PMA lan PCS iketan.
2017.05.08 17.0 17.0 • Rebranded minangka Intel.
• Diganti nomer part.
• Dianyari struktur direktori:
- Ditambahake hdr files.
- Ngganti qsys_vip_passthrough.qsys dadi nios.qsys.
- Ditambahake files ditetepake kanggo Intel Quartus Prime Pro Edition.
• Informasi sing dianyari yen blok Link RX-TX uga nindakake panyaring eksternal ing High Dynamic Range (HDR) Infoframe saka data tambahan HDMI RX lan nglebokake mantanample HDR Infoframe kanggo data tambahan saka HDMI TX liwat Avalon ST multiplexer.
• Ditambahake cathetan kanggo katrangan Transceiver Native PHY sing kanggo nyukupi syarat skew antar saluran HDMI TX, sampeyan kudu nyetel pilihan mode ikatan saluran TX ing editor parameter Arria 10 Transceiver Native PHY menyang ikatan PMA lan PCS.
• Dianyari gambaran kanggo os lan sinyal ukuran.
• Diowahi oversampfaktor ling kanggo tingkat data transceiver beda ing saben sawetara frekuensi jam TMDS kanggo ndhukung TX FPLL rencana jam langsung.
• Diganti TX IOPLL kanggo TX FPLL cascade clocking rencana kanggo TX FPLL rencana langsung.
• Added TX PMA sinyal reconfiguration.
• Diowahi USER_LED [7] oversampstatus ling. 1 nuduhake oversampdipimpin (tingkat data <1,000 Mbps ing piranti Arria 10).
• Dianyari HDMI Design ExampTabel Simulator sing Didhukung. VHDL ora didhukung kanggo NCSim.
• Added link kanggo versi diarsipaké Arria 10 HDMI IP inti Design Example Pandhuan pangguna.
2016.10.31 16.1 16.1 Rilis wiwitan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

intel HDMI Arria 10 FPGA IP Design Example - lambang 1 Versi Online
intel HDMI Arria 10 FPGA IP Design Example - lambang Kirimi Umpan Balik
Nomer Kode : 683156
Versi: 2022.12.27

Dokumen / Sumber Daya

intel HDMI Arria 10 FPGA IP Design Example [pdf] Pandhuan pangguna
HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Desain Example

Referensi

Kiriman sing gegandhengan

Ninggalake komentar

Alamat email sampeyan ora bakal diterbitake. Kolom sing dibutuhake ditandhani *