HDMI Arria 10 FPGA IP Design Halample
Gabay sa GumagamitHDMI Intel® Arria 10 FPGA IP
Disenyo Halample Gabay sa Gumagamit
Na-update para sa Intel®Quartus®
Prime Design Suite: 22.4
Bersyon ng IP: 19.7.1

HDMI Intel® FPGA IP Design Halample Quick Start Guide para sa Intel® Arria® 10 Devices

Nagtatampok ang mga HDMI Intel® 10 device ng simulating testbench at disenyo ng hardware na sumusuporta sa compilation at hardware testing.
FPGA IP na disenyo halample para sa Intel Arria®
Ang HDMI Intel FPGA IP ay nag-aalok ng sumusunod na disenyo halamples:

• HDMI 2.1 RX-TX retransmit na disenyo na may naka-enable na fixed rate link (FRL) mode
• HDMI 2.0 RX-TX retransmit na disenyo na may naka-disable na FRL mode
• HDCP sa HDMI 2.0 na disenyo

Tandaan: Ang tampok na HDCP ay hindi kasama sa software ng Intel® Quartus Prime Pro Edition.
Upang ma-access ang tampok na HDCP, makipag-ugnayan sa Intel sa https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Kapag bumuo ka ng isang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware.
Larawan 1. Mga Hakbang sa Pag-unladKaugnay na Impormasyon
Gabay sa Gumagamit ng HDMI Intel FPGA IP
1.1. Pagbuo ng Disenyo
Gamitin ang HDMI Intel FPGA IP parameter editor sa Intel Quartus Prime software para buuin ang disenyo examples. Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Simula sa Nios® II EDS sa Intel Quartus Prime Pro Edition software version 19.2 at Intel Quartus Prime Standard Edition software version 19.1, inalis ng Intel ang Cygwin component sa Windows* na bersyon ng Nios II EDS, pinalitan ito ng Windows* Subsytem for Linux (WSL). Kung isa kang Windows* user, kailangan mong i-install ang WSL bago gawin ang iyong design example.
Figure 2. Pagbuo ng Daloy ng Disenyo

1. Gumawa ng proyektong nagta-target sa pamilya ng Intel Arria 10 device at piliin ang gustong device.
2. Sa IP Catalog, hanapin at i-double click ang Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. Ang Bagong IP Variant o Bagong IP Variation window ay lilitaw.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip o .qsys.
4. I-click ang OK. Lumilitaw ang editor ng parameter.
5. Sa tab na IP, i-configure ang nais na mga parameter para sa parehong TX at RX.
6. I-on ang parameter ng Support FRL para buuin ang HDMI 2.1 na disenyo halample sa FRL mode. I-off ito para bumuo ng HDMI 2.0 na disenyo halample walang FRL.
7. Sa Disenyo Halampsa tab, piliin ang Arria 10 HDMI RX-TX Retransmit.
8. Piliin ang Simulation para buuin ang testbench, at piliin ang Synthesis para buuin ang hardware design halample.Dapat kang pumili ng hindi bababa sa isa sa mga opsyong ito upang makabuo ng disenyo halample files. Kung pipiliin mo pareho, mas mahaba ang oras ng henerasyon.
9. Para sa Bumuo File I-format, piliin ang Verilog o VHDL.
10. Para sa Target Development Kit, piliin ang Intel Arria 10 GX FPGA Development Kit. Kung pipili ka ng development kit, magbabago ang target na device (pinili sa hakbang 4) upang tumugma sa device sa target board. Para sa Intel Arria 10 GX FPGA Development Kit, ang default na device ay 10AX115S2F4I1SG.
11. I-click ang Bumuo ng Halample Disenyo.

Kaugnay na Impormasyon
Paano i-install ang Windows* Subsystem para sa Linux* (WSL) sa Windows* OS?
1.2. Pagtulad sa Disenyo
Ginagaya ng HDMI testbench ang isang serial loopback na disenyo mula sa isang TX instance hanggang sa isang RX instance. Panloob na video pattern generator, audio sampAng generator, sideband data generator, at auxiliary data generator module ay nagtutulak sa HDMI TX instance at ang serial output mula sa TX instance ay kumokonekta sa RX instance sa testbench.
Larawan 3. Daloy ng Simulation ng Disenyo

1. Pumunta sa nais na folder ng simulation.
2. Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator.
3. Pag-aralan ang mga resulta.

Talahanayan 1. Mga Hakbang sa Pagpapatakbo ng Simulation

Simulator	Direktoryo ng Paggawa	Mga tagubilin
Riviera-PRO*	/simulation/aldec	Sa command line, i-type
		vsim -c -do aldec.do
ModelSim*	/simulation/mentor	Sa command line, i-type
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	Sa command line, i-type
		pinagmulan vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	Sa command line, i-type
		pinagmulan vcsmx_sim.sh
Xcelium* Parallel	/simulation/xcelium	Sa command line, i-type
		pinagmulan xcelium_sim.sh

Ang isang matagumpay na simulation ay nagtatapos sa sumusunod na mensahe:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulation pass
1.3. Pag-compile at Pagsubok sa Disenyo

Upang mag-compile at magpatakbo ng isang demonstration test sa hardware halampang disenyo, sundin ang mga hakbang na ito:

1. Tiyaking hardware halampKumpleto na ang pagbuo ng disenyo.
2. Ilunsad ang Intel Quartus Prime software at buksan ang .qpf file.
   • disenyo ng HDMI 2.1 halampkasama ang Support FRL na pinagana: direktoryo ng proyekto/quartus/a10_hdmi21_frl_demo.qpf
   • disenyo ng HDMI 2.0 halample na may Support FRL na hindi pinagana: projected irectory/quartus/a10_hdmi2_demo.qpf
3. I-click ang Processing ➤ Simulan ang Compilation.
4. Pagkatapos ng matagumpay na compilation, isang .sof file ay bubuo sa quartus/output_files direktoryo.
5. Kumonekta sa on-board FMC port B (J2):
   • disenyo ng HDMI 2.1 halample with Support FRL enabled: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Tandaan: Maaari mong piliin ang rebisyon ng iyong Bitec HDMI daughter card. Sa ilalim ng Disenyo Halampsa tab, itakda ang HDMI Daughter Card Revision sa alinman sa Revision 9, Revision o walang daughter card. Ang default na halaga ay Rebisyon 9.
   • disenyo ng HDMI 2.0 halample with Support FRL disabled: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Ikonekta ang TX (P1) ng Bitec FMC daughter card sa isang external na video source.
7. Ikonekta ang RX (P2) ng Bitec FMC daughter card sa isang panlabas na lababo ng video o video analyzer.
8. Tiyaking nasa default na posisyon ang lahat ng switch sa development board.
9. I-configure ang napiling Intel Arria 10 device sa development board gamit ang nabuong .sof file (Mga Tool ➤ Programmer ).
10. Dapat ipakita ng analyzer ang video na nabuo mula sa pinagmulan.

Kaugnay na Impormasyon
Gabay sa Gumagamit ng Intel Arria 10 FPGA Development Kit
1.4. HDMI Intel FPGA IP Design Halample Mga Parameter
Talahanayan 2.
HDMI Intel FPGA IP Design Halample Parameters para sa Intel Arria 10 Device Available lang ang mga opsyong ito para sa Intel Arria 10 device.

Parameter	Halaga	Paglalarawan
Magagamit na Disenyo Halample
Piliin ang Disenyo	Arria 10 HDMI RX-TX Retransmit	Piliin ang disenyo halample na mabubuo.

Disenyo Halample Files
Simulation	Sa, off	I-on ang opsyong ito para mabuo ang kinakailangan files para sa simulation testbench.
Synthesis	Sa, off	I-on ang opsyong ito para mabuo ang kinakailangan filepara sa Intel Quartus Prime compilation at hardware demonstration.

Binuo na HDL na Format
Bumuo File Format	Verilog, VHDL	Piliin ang gusto mong format ng HDL para sa nabuong disenyo halample fileitakda. Tandaan: Tinutukoy lamang ng opsyong ito ang format para sa nabuong pinakamataas na antas ng IP files. Lahat ng iba pa files (halample testbenches at pinakamataas na antas files para sa hardware demonstration) ay nasa Verilog HDL na format

Target Development Kit
Piliin ang Lupon	Walang Development Kit,	Piliin ang board para sa naka-target na disenyo halample.
	Arria 10 GX FPGA Development Kit, Custom Development Kit	• Walang Development Kit: Ang opsyong ito ay hindi kasama ang lahat ng aspeto ng hardware para sa disenyo halample. Itinatakda ng IP core ang lahat ng mga pagtatalaga ng pin sa mga virtual na pin. • Arria 10 GX FPGA Development Kit: Awtomatikong pinipili ng opsyong ito ang target na device ng proyekto upang tumugma sa device sa development kit na ito. Maaari mong baguhin ang target na device gamit ang Baguhin ang Target na Device parameter kung may ibang variant ng device ang iyong board revision. Itinatakda ng IP core ang lahat ng pin assignment ayon sa development kit.
		•Custom Development Kit: Ang opsyong ito ay nagbibigay-daan sa disenyo halamppara masuri sa isang third party development kit na may Intel FPGA. Maaaring kailanganin mong itakda ang mga pagtatalaga ng pin nang mag-isa.

Target na Device
Baguhin ang Target na Device	Sa, off	I-on ang opsyong ito at piliin ang gustong variant ng device para sa development kit.

HDMI 2.1 Disenyo Halample (Suporta sa FRL = 1)

Ang disenyo ng HDMI 2.1 halampAng sa FRL mode ay nagpapakita ng isang HDMI instance parallel loopback na binubuo ng apat na RX channel at apat na TX channel.
Talahanayan 3. HDMI 2.1 Disenyo Halample para sa Intel Arria 10 Devices

Disenyo Halample	Rate ng Data	Channel Mode	Uri ng Loopback
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Parallel sa FIFO buffer

Mga tampok

• Ang disenyo ay nagbibigay-daan sa mga buffer ng FIFO upang magsagawa ng direktang HDMI video stream passthrough sa pagitan ng HDMI 2.1 lababo at pinagmulan.
• Ang disenyo ay may kakayahang lumipat sa pagitan ng FRL mode at TMDS mode sa oras ng pagtakbo.
• Ang disenyo ay gumagamit ng LED status para sa maagang pag-debug ng mga stage.
• Ang disenyo ay may kasamang HDMI RX at TX instance.
• Ang disenyo ay nagpapakita ng pagpapasok at pag-filter ng Dynamic Range and Mastering (HDR) InfoFrame sa RX-TX link module.
• Ang disenyo ay nakikipag-usap sa FRL rate sa pagitan ng lababo na konektado sa TX at ang pinagmulang konektado sa RX. Ang disenyo ay dumadaan sa EDID mula sa panlabas na lababo patungo sa on-board RX sa default na configuration. Ang Nios II processor ay nakikipag-usap sa link base sa kakayahan ng lababo na konektado sa TX. Maaari mo ring i-toggle ang user_dipsw on-board switch upang manu-manong kontrolin ang mga kakayahan ng TX at RX FRL.
• Kasama sa disenyo ang ilang mga tampok sa pag-debug.
  Ang RX instance ay tumatanggap ng isang video source mula sa external video generator, at ang data ay dumaan sa isang loopback FIFO bago ito mailipat sa TX instance. Kailangan mong ikonekta ang isang panlabas na video analyzer, monitor, o isang telebisyon na may koneksyon sa HDMI sa TX core upang i-verify ang functionality.

2.1. HDMI 2.1 RX-TX Retransmit Design Block Diagram
Ang disenyong muling ipinadala ng HDMI RX-TX halample ay nagpapakita ng parallel loopback sa simplex channel mode para sa HDMI 2.1 na may naka-enable na Support FRL.
Larawan 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. Gumagawa ng RX-Only o TX-Only na Designs
Para sa mga advanced na user, maaari mong gamitin ang HDMI 2.1 na disenyo para gumawa ng TX- o RX-only na disenyo.
Figure 5. Mga Bahagi na Kinakailangan para sa RX-Only o TX-Only na DisenyoUpang gumamit ng mga bahaging RX- o TX-only, alisin ang mga hindi nauugnay na bloke sa disenyo.
Talahanayan 4. RX-Only at TX-Only na Mga Kinakailangan sa Disenyo

Mga Kinakailangan ng Gumagamit	Pangalagaan	Alisin	Idagdag
HDMI RX lang	RX Top	• TX Top • RX-TX Link • CPU Subsystem • Tagapamagitan ng Transceiver	–
HDMI TX lang	•TX Top •CPU Sub-System	•RX Top • RX-TX Link • Tagapamagitan ng Transceiver	Video Pattern Generator(custom na module o nabuo mula sa Video and Image Processing (VIP) Suite)

Bukod sa mga pagbabago sa RTL, kailangan mo ring i-edit ang main.c script.
• Para sa mga disenyong HDMI TX-only, ihiwalay ang paghihintay para sa status ng lock ng HDMI RX sa pamamagitan ng pag-alis sa mga sumusunod na linya at palitan ng
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
habang (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx pagkatapos ma-lock ang rx
kung (rx_hdmi_lock == 1) {
kung (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} iba {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Para sa mga disenyong HDMI RX-only, panatilihin lamang ang mga sumusunod na linya sa main.c script:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Mga Kinakailangan sa Hardware at Software
Ginagamit ng Intel ang sumusunod na hardware at software upang subukan ang disenyo halample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• HDMI 2.1 Source (Quantum Data 980 48G Generator)
• HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
• Bitec HDMI FMC 2.1 daughter card (Rebisyon 9)
• Mga cable ng HDMI 2.1 Kategorya 3 (nasubok gamit ang Belkin 48Gbps HDMI 2.1 Cable)

Software

• Intel Quartus Prime Pro Edition software na bersyon 20.1

2.4. Istruktura ng Direktoryo
Ang mga direktoryo ay naglalaman ng nabuong files para sa HDMI Intel FPGA IP na disenyo halample.
Figure 6. Istruktura ng Direktoryo para sa Disenyo HalampleTalahanayan 5. Binuo ng RTL Files

Mga folder	Files/Mga Subfolder
karaniwan	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Talahanayan 6. Binuo na Simulation Files
Sumangguni sa Simulation Testbench seksyon para sa karagdagang impormasyon

Mga folder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
indayog	/cds.lib
	/hdl.var
tagapagturo	/mentor.do
	/msim_setup.tcl
mga synopsy	/vcs/filelistahan.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
karaniwan	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Talahanayan 7. Binuo na Software Files

Mga folder	Files
tx_control_src Tandaan: Ang tx_control folder ay naglalaman din ng mga duplicate ng mga ito files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	pangunahing.c
	pio_read_write.c
	pio_read_write.h

2.5. Mga Bahagi ng Disenyo
Ang disenyo ng HDMI Intel FPGA IP halampBinubuo ang le ng mga karaniwang top-level na bahagi at HDMI TX at RX na nangungunang mga bahagi.
2.5.1. Mga Bahagi ng HDMI TX
Kasama sa nangungunang mga bahagi ng HDMI TX ang TX core top-level na mga bahagi, at ang IOPLL, transceiver PHY reset controller, transceiver native PHY, TX PLL, TX reconfiguration management, at ang output buffer blocks.
Larawan 7. Mga Nangungunang Bahagi ng HDMI TXTalahanayan 8. Mga Nangungunang Bahagi ng HDMI TX

Module	Paglalarawan
HDMI TX Core	Ang IP ay tumatanggap ng data ng video mula sa pinakamataas na antas at nagsasagawa ng auxiliary data encoding, audio data encoding, video data encoding, scrambling, TMDS encoding o packetization.
IOPLL	Ang IOPLL (iopll_frl) ay bumubuo ng FRL na orasan para sa TX core. Ang reference clock na ito ay tumatanggap ng TX FPLL output clock. FRL clock frequency = Rate ng data bawat lane x 4 / (FRL character bawat orasan x 18)
Transceiver PHY Reset Controller	Tinitiyak ng Transceiver PHY reset controller ang maaasahang pagsisimula ng mga TX transceiver. Ang reset input ng controller na ito ay na-trigger mula sa pinakamataas na antas, at ito ay bumubuo ng katumbas na analog at digital reset signal sa Transceiver Native PHY block ayon sa reset sequencing sa loob ng block. Ang tx_ready output signal mula sa block na ito ay gumagana din bilang isang reset signal sa HDMI Intel FPGA IP upang ipahiwatig na ang transceiver ay gumagana at handa na tumanggap ng data mula sa core.
Transceiver Native PHY	Hard transceiver block na tumatanggap ng parallel data mula sa HDMI TX core at nagse-serialize ng data mula sa pagpapadala nito. Tandaan: Para matugunan ang HDMI TX inter-channel skew na kinakailangan, itakda ang opsyong TX channel bonding mode sa editor ng parameter ng Intel Arria 10 Transceiver Native PHY sa PMA at PCS bonding. Kailangan mo ring idagdag ang maximum skew (set_max_skew) constraint na kinakailangan sa digital reset signal mula sa transceiver reset controller (tx_digitalreset) gaya ng inirerekomenda sa Gabay sa Gumagamit ng Intel Arria 10 Transceiver PHY.
TX PLL	Ang transmitter PLL block ay nagbibigay ng serial fast clock sa Transceiver Native PHY block. Para sa disenyong ito ng HDMI Intel FPGA IP halample, fPLL ay ginagamit bilang TX PLL. Ang TX PLL ay may dalawang reference na orasan. • Ang reference na orasan 0 ay konektado sa programmable oscillator (na may TMDS clock frequency) para sa TMDS mode. Sa ganitong disenyo halample, RX TMDS clock ay ginagamit para kumonekta sa reference clock 0 para sa TMDS mode. Inirerekomenda ka ng Intel na gumamit ng programmable oscillator na may TMDS clock frequency para sa reference na orasan 0. • Ang reference na orasan 1 ay konektado sa isang nakapirming 100 MHz na orasan para sa FRL mode.
Pamamahala ng Reconfiguration ng TX	•Sa TMDS mode, muling iko-configure ng TX reconfiguration management block ang TX PLL para sa iba't ibang output clock frequency ayon sa TMDS clock frequency ng partikular na video. •Sa FRL mode, muling kino-configure ng TX reconfiguration management block ang TX PLL para ibigay ang serial fast clock para sa 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps at 12 Gbps ayon sa FRL_Rate field sa 0x31 SCDC register. • Ang TX reconfiguration management block ay inililipat ang TX PLL reference clock sa pagitan ng reference clock 0 para sa TMDS mode at reference clock 1 para sa FRL mode.
Buffer ng output	Ang buffer na ito ay gumaganap bilang isang interface upang makipag-ugnayan sa I2C interface ng HDMI DDC at mga bahagi ng redriver.

Talahanayan 9.Transceiver Data Rate at Oversampling Factor Bawat Saklaw ng Dalas ng Orasan

Mode	Rate ng Data	Oversampler 1 (2x oversample)	Oversampler 2 (4x oversample)	Oversample Salik	Oversamphumantong Data Rate (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Naka-off	2	2000–12000
FRL	3000	Naka-off	Naka-off	1	3000
FRL	6000	Naka-off	Naka-off	1	6000

FRL	8000	Naka-off	Naka-off	1	8000
FRL	10000	Naka-off	Naka-off	1	10000
FRL	12000	Naka-off	Naka-off	1	12000

Figure 8. Daloy ng Pagkakasunud-sunod ng TX Reconfiguration2.5.2. Mga Bahagi ng HDMI RX
Kasama sa nangungunang mga bahagi ng HDMI RX ang RX core top-level na mga bahagi, opsyonal na I²C slave at EDID RAM, IOPLL, transceiver PHY reset controller, RX native PHY, at ang RX reconfiguration management blocks.
Larawan 9. Mga Nangungunang Bahagi ng HDMI RXTalahanayan 10. Mga Nangungunang Bahagi ng HDMI RX

Module	Paglalarawan
HDMI RX Core	Natatanggap ng IP ang serial data mula sa Transceiver Native PHY at nagsasagawa ng data alignment, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, at descrambling.
I2C Alipin	Ang I2C ay ang interface na ginagamit para sa Sink Display Data Channel (DDC) at Status and Data Channel (SCDC). Ginagamit ng HDMI source ang DDC upang matukoy ang mga kakayahan at katangian ng lababo sa pamamagitan ng pagbabasa sa istruktura ng data ng Enhanced Extended Display Identification Data (E-EDID). Ang 8-bit na I2C slave address para sa E-EDID ay 0xA0 at 0xA1. Ang LSB ay nagpapahiwatig ng uri ng pag-access: 1 para sa read at 0 para sa write. Kapag may nangyaring HPD event, ang I2C slave ay tumutugon sa E-EDID data sa pamamagitan ng pagbabasa mula sa on-chip Sinusuportahan din ng I2C slave-only controller ang SCDC para sa HDMI 2.0 at 2.1 Ang 9-bit na I2C na slave address para sa SCDC ay 0xA8 at 0xA9. Kapag may nangyaring HPD event, ang I2C slave ay nagsasagawa ng write o read na transaksyon papunta o mula sa SCDC interface ng HDMI RX core. Ang proseso ng pagsasanay sa link para sa Fixed Rate Link (FRL) ay nangyayari din sa pamamagitan ng I2C Sa panahon ng isang kaganapan sa HPD o kapag ang pinagmulan ay nagsusulat ng ibang FRL rate sa rehistro ng FRL Rate (nagrerehistro ang SCDC ng 0x31 bit[3:0]), magsisimula ang proseso ng pagsasanay sa link. Tandaan: Ang I2C slave-only na controller na ito para sa SCDC ay hindi kinakailangan kung ang HDMI 2.0 o HDMI 2.1 ay hindi nilayon

EDID RAM

Iniimbak ng disenyo ang impormasyon ng EDID gamit ang RAM 1-Port IP. Isang karaniwang two-wire (orasan at data) serial bus protocol (I2C slave-only controller) ang naglilipat ng CEA-861-D Compliant E-EDID na istraktura ng data. Ang EDID RAM na ito ay nag-iimbak ng impormasyon ng E-EDID. • Kapag nasa TMDS mode, sinusuportahan ng disenyo ang EDID passthrough mula TX hanggang RX. Sa panahon ng EDID passthrough, kapag nakakonekta ang TX sa external sink, binabasa ng Nios II processor ang EDID mula sa external sink at nagsusulat sa EDID RAM. • Kapag nasa FRL mode, isinusulat ng Nios II processor ang paunang na-configure na EDID para sa bawat rate ng link batay sa parameter na HDMI_RX_MAX_FRL_RATE sa global.h script. Gamitin ang sumusunod na HDMI_RX_MAX_FRL_RATE input para sa sinusuportahang FRL rate: • 1: 3G 3 Lane • 2: 6G 3 Lane •3: 6G 4 na Lane • 4: 8G 4 Lane •5: 10G 4 na Lane (default) •6: 12G 4 na Lane

IOPLL

Gumagamit ang HDMI RX ng dalawang IOPLL. • Ang unang IOPLL (pll_tmds) ay bumubuo ng RX CDR reference clock. Ang IOPLL na ito ay ginagamit lamang sa TMDS mode. Ang reference na orasan ng IOPLL na ito ay tumatanggap ng TMDS na orasan. Ginagamit ng TMDS mode ang IOPLL na ito dahil hindi makakatanggap ang CDR ng mga reference na orasan na mas mababa sa 50 MHz at ang frequency ng TMDS na orasan ay mula 25 MHz hanggang 340 MHz. Ang IOPLL na ito ay nagbibigay ng clock frequency na 5 beses ng input reference clock para sa frequency range sa pagitan ng 25 MHz hanggang 50 MHz at nagbibigay ng parehong clock frequency bilang input reference clock para sa frequency range sa pagitan ng 50 MHz hanggang 340 MHz. • Ang pangalawang IOPLL (iopll_frl) ay bumubuo ng FRL na orasan para sa RX core. Ang reference na orasan na ito ay tumatanggap ng CDR na na-recover na orasan. FRL clock frequency = Rate ng data bawat lane x 4 / (FRL character bawat orasan x 18)

Transceiver PHY Reset Controller	Tinitiyak ng Transceiver PHY reset controller ang maaasahang pagsisimula ng mga RX transceiver. Ang reset input ng controller na ito ay na-trigger ng RX reconfiguration, at ito ay bumubuo ng katumbas na analog at digital reset signal sa Transceiver Native PHY block ayon sa reset sequencing sa loob ng block.
RX Native PHY	Hard transceiver block na tumatanggap ng serial data mula sa isang external na video source. Ide-deserialize nito ang serial data sa parallel data bago ipasa ang data sa HDMI RX core. Gumagana ang block na ito sa Enhanced PCS para sa FRL mode. Ang RX CDR ay may dalawang reference na orasan. • Ang reference clock 0 ay konektado sa output clock ng IOPLL TMDS (pll_tmds), na hinango mula sa TMDS clock. • Ang reference na orasan 1 ay konektado sa isang nakapirming 100 MHz na orasan. Sa TMDS mode, ang RX CDR ay muling na-configure upang piliin ang reference na orasan 0, at sa FRL mode, ang RX CDR ay muling na-configure upang piliin ang reference na orasan 1.
Pamamahala ng Reconfiguration ng RX	Sa TMDS mode, ang RX reconfiguration management block ay nagpapatupad ng rate detection circuitry gamit ang HDMI PLL upang himukin ang RX transceiver na gumana sa anumang arbitrary na mga rate ng link na mula 250 Mbps hanggang 6,000 Mbps. Sa FRL mode, muling kino-configure ng RX reconfiguration management block ang RX transceiver upang gumana sa 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, o 12 Gbps depende sa FRL rate sa SCDC_FRL_RATE register field (0x31[3:0]). Ang RX reconfiguration management block ay lumilipat sa pagitan ng Standard PCS/RX para sa TMDS mode at Enhanced PCS para sa FRL mode. Sumangguni sa Larawan 10 sa pahina 22.

Figure 10. Daloy ng Pagkakasunud-sunod ng Reconfiguration ng RX
Inilalarawan ng figure ang multi-rate reconfiguration sequence flow ng controller kapag nakatanggap ito ng input data stream at reference clock frequency, o kapag naka-unlock ang transceiver.2.5.3. Top-Level Common Blocks
Kasama sa pinakamataas na antas na karaniwang mga bloke ang transceiver arbiter, ang RX-TX link component, at ang CPU subsystem.
Talahanayan 11. Top-Level Common Blocks

Module

Paglalarawan

Tagapamagitan ng Transceiver

Pinipigilan ng generic na functional block na ito ang mga transceiver na muling i-calibrate nang sabay-sabay kapag ang alinman sa RX o TX transceiver sa loob ng parehong pisikal na channel ay nangangailangan ng muling pagsasaayos. Ang sabay-sabay na recalibration ay nakakaapekto sa mga application kung saan ang mga RX at TX transceiver sa loob ng parehong channel ay itinalaga sa mga independiyenteng pagpapatupad ng IP. Ang transceiver arbiter na ito ay isang extension sa resolution na inirerekomenda para sa pagsasama ng simplex TX at simplex RX sa parehong pisikal na channel. Tumutulong din ang transceiver arbiter na ito sa pagsasanib at pag-arbitrasyon ng mga kahilingan sa reconfiguration na RX at TX na naka-mapa ng Avalon® sa memorya na nagta-target ng mga simplex na RX at TX transceiver sa loob ng isang channel dahil ang reconfiguration interface port ng mga transceiver ay maaari lamang ma-access nang sunud-sunod. Ang koneksyon ng interface sa pagitan ng transceiver arbiter at TX/RX Native PHY/PHY Reset Controller block sa disenyong ito example ay nagpapakita ng generic na mode na nalalapat para sa anumang kumbinasyon ng IP gamit ang transceiver arbiter. Hindi kailangan ang transceiver arbiter kapag RX o TX transceiver lang ang ginagamit sa isang channel. Tinutukoy ng transceiver arbiter ang humihiling ng reconfiguration sa pamamagitan ng Avalon memory-mapped reconfiguration interface nito at tinitiyak na ang kaukulang tx_reconfig_cal_busy o rx_reconfig_cal_busy ay naka-gate nang naaayon. Para sa mga HDMI application, ang RX lang ang nagpasimula ng reconfiguration. Sa pamamagitan ng pag-channel ng Avalon memory-mapped reconfiguration request sa pamamagitan ng arbiter, kinikilala ng arbiter na ang reconfiguration request ay nagmumula sa RX, na pagkatapos ay pinipigilan ang tx_reconfig_cal_busy mula sa paggigiit at pinapayagan ang rx_reconfig_cal_busy na igiit. Pinipigilan ng gating ang TX transceiver na ilipat sa mode ng pagkakalibrate nang hindi sinasadya. Tandaan: Dahil ang HDMI ay nangangailangan lamang ng RX reconfiguration, ang tx_reconfig_mgmt_* signal ay nakatali. Gayundin, hindi kinakailangan ang Avalon memory-mapped interface sa pagitan ng arbiter at ng TX Native PHY block. Ang mga bloke ay itinalaga sa interface sa disenyo halample para ipakita ang generic na transceiver arbiter na koneksyon sa TX/RX Native PHY/PHY Reset Controller

Link ng RX-TX

• Ang output ng data ng video at mga signal ng pag-synchronize mula sa HDMI RX core loop sa pamamagitan ng DCFIFO sa mga domain ng video clock ng RX at TX. • Kinokontrol ng auxiliary data port ng HDMI TX core ang auxiliary data na dumadaloy sa DCFIFO sa pamamagitan ng backpressure. Tinitiyak ng backpressure na walang hindi kumpletong auxiliary packet sa auxiliary data port. • Nagsasagawa rin ang block na ito ng panlabas na pag-filter: — Sinasala ang audio data at audio clock regeneration packet mula sa auxiliary data stream bago i-transmit sa HDMI TX core auxiliary data port. — Sinasala ang High Dynamic Range (HDR) InfoFrame mula sa HDMI RX auxiliary data at naglalagay ng example HDR InfoFrame sa auxiliary data ng HDMI TX sa pamamagitan ng Avalon streaming multiplexer.

Subsystem ng CPU

Ang CPU subsystem ay gumagana bilang SCDC at DDC controllers, at source reconfiguration controller. • Ang source SCDC controller ay naglalaman ng I2C master controller. Inililipat ng master controller ng I2C ang istruktura ng data ng SCDC mula sa pinagmulan ng FPGA patungo sa panlabas na lababo para sa operasyon ng HDMI 2.0. Para kay exampAt, kung ang papalabas na stream ng data ay 6,000 Mbps, inuutusan ng Nios II processor ang I2C master controller na i-update ang TMDS_BIT_CLOCK_RATIO at SCRAMBLER_ENABLE bits ng sink TMDS configuration register sa 1. • Ang parehong I2C master ay naglilipat din ng DDC data structure (E-EDID) sa pagitan ng HDMI source at external sink. • Ang Nios II CPU ay gumaganap bilang ang reconfiguration controller para sa HDMI source. Ang CPU ay umaasa sa periodic rate detection mula sa RX Reconfiguration Management module upang matukoy kung ang TX ay nangangailangan ng reconfiguration. Ang Avalon memory-mapped slave translator ay nagbibigay ng interface sa pagitan ng Nios II processor na Avalon memory-mapped master interface at ang Avalon memory-mapped na mga slave interface ng externally instantiated HDMI source's IOPLL at TX Native PHY. • Magsagawa ng link training sa pamamagitan ng I2C master interface na may external sink

2.6. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
Ang disenyo ng HDMI Intel FPGA IP halampKasama sa le ang isang pagpapakita ng HDR InfoFrame insertion sa isang RX-TX loopback system.
Ang bersyon ng HDMI Specification 2.0b ay nagbibigay-daan sa Dynamic Range at Mastering InfoFrame na maipadala sa pamamagitan ng HDMI auxiliary stream. Sa demonstrasyon, sinusuportahan ng Auxiliary Packet Generator block ang HDR insertion. Kailangan mo lang i-format ang hinahangad na HDR InfoFrame packet gaya ng tinukoy sa talahanayan ng listahan ng signal ng module at ang pagpasok ng HDR InfoFrame ay nangyayari nang isang beses sa bawat video frame.
Sa ex na itoampAng configuration, sa mga pagkakataon kung saan ang papasok na auxiliary stream ay kasama na ang HDR InfoFrame, ang na-stream na HDR na content ay sinasala. Iniiwasan ng pag-filter ang magkasalungat na HDR InfoFrames na maipadala at sinisigurado na ang mga value lang na tinukoy sa HDR Sample Data module ang ginagamit.
Figure 11. RX-TX Link na may Dynamic Range at Mastering InfoFrame Insertion
Ipinapakita ng figure ang block diagram ng RX-TX link kasama ang Dynamic Range at Mastering InfoFrame insertion sa HDMI TX core auxiliary stream.Talahanayan 12. Mga Senyales ng Pantulong na Pagpapasok ng Data (aux_retransmit).

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset
clk	Input	1	Input ng orasan. Ang orasan na ito ay dapat na konektado sa video clock.
i-reset	Input	1	I-reset ang input.

Mga Pantulong na Packet Signal
tx_aux_data	Output	72	TX Auxiliary packet output mula sa multiplexer.
tx_aux_valid	Output	1
tx_aux_ready	Output	1
tx_aux_sop	Output	1
tx_aux_eop	Output	1
rx_aux_data	Input	72	Ang RX Auxiliary data ay ipinasa sa packet filter module bago ipasok ang multiplexer.
rx_aux_valid	Input	1
rx_aux_sop	Input	1
rx_aux_eop	Input	1

Control Signal
hdmi_tx_vsync	Input	1	HDMI TX Video Vsync. Ang signal na ito ay dapat na naka-synchronize sa link speed clock domain. Inilalagay ng core ang HDR InfoFrame sa auxiliary stream sa tumataas na gilid ng signal na ito

Talahanayan 13. HDR Data Module (altera_hdmi_hdr_infoframe) Signals

Signal	Direksyon	Lapad	Paglalarawan
hb0	Output	8	Header byte 0 ng Dynamic Range at Mastering InfoFrame: InfoFrame type code.
hb1	Output	8	Header byte 1 ng Dynamic Range at Mastering InfoFrame: InfoFrame version number.
hb2	Output	8	Header byte 2 ng Dynamic Range at Mastering InfoFrame: Haba ng InfoFrame.
pb	Input	224	Data byte ng Dynamic Range at Mastering InfoFrame.

Talahanayan 14. Dynamic Range at Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	Kahulugan	Uri ng Static Metadata 1
7:0	Byte ng Data 1: {5'h0, EOTF[2:0]}
15:8	Byte ng Data 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte ng Data 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Byte ng Data 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Byte ng Data 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Byte ng Data 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Byte ng Data 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Byte ng Data 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Byte ng Data 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Byte ng Data 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Byte ng Data 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Byte ng Data 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Byte ng Data 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Byte ng Data 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Byte ng Data 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Byte ng Data 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Byte ng Data 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Byte ng Data 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Byte ng Data 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Byte ng Data 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte ng Data 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte ng Data 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte ng Data 23: Static_Metadata_Descriptor	Pinakamataas na Antas ng Liwanag ng Nilalaman, LSB
191:184	Byte ng Data 24: Static_Metadata_Descriptor	Pinakamataas na Antas ng Liwanag ng Nilalaman, MSB
199:192	Byte ng Data 25: Static_Metadata_Descriptor	Maximum Frame-average na Light Level, LSB
207:200	Byte ng Data 26: Static_Metadata_Descriptor	Maximum Frame-average na Light Level, MSB
215:208	Nakareserba
223:216	Nakareserba

Hindi pagpapagana ng HDR Insertion at Filtering
Ang pag-disable ng HDR insertion at filter ay nagbibigay-daan sa iyong i-verify ang muling pagpapadala ng HDR content na available na sa source auxiliary stream nang walang anumang pagbabago sa RX-TX Retransmit design example.
Upang hindi paganahin ang HDR InfoFrame insertion at filtering:

1. Itakda ang block_ext_hdr_infoframe sa 1'b0 sa rxtx_link.v file upang maiwasan ang pag-filter ng HDR InfoFrame mula sa Auxiliary stream.
2. Itakda ang multiplexer_in0_valid ng avalon_st_multiplexer instance sa altera_hdmi_aux_hdr.v file hanggang 1'b0 upang pigilan ang Auxiliary Packet Generator mula sa pagbuo at pagpasok ng karagdagang HDR InfoFrame sa TX Auxiliary stream.

2.7. Daloy ng Software ng Disenyo
Sa pangunahing daloy ng software ng disenyo, kino-configure ng Nios II processor ang setting ng TI redriver at sinisimulan ang mga landas ng TX at RX sa power-up.
Figure 12. Daloy ng Software sa main.c Script
Ang software ay nagsasagawa ng isang while loop upang subaybayan ang mga pagbabago sa sink at pinagmulan, at upang tumugon sa mga pagbabago. Ang software ay maaaring mag-trigger ng TX reconfiguration, TX link training at simulan ang pagpapadala ng video.
Figure 13. TX Path Initialization Flowchart Initialize TX PathFigure 14. RX Path Initialization FlowchartFigure 15. Flowchart ng Pagsasaayos ng TX at Link TrainingFigure 16. Link Training LTS:3 Proseso sa Tiyak na FRL Rate FlowchartFigure 17. Flowchart ng Pagpapadala ng Video ng HDMI TX2.8. Pagpapatakbo ng Disenyo sa Iba't ibang FRL Rate
Maaari mong patakbuhin ang iyong disenyo sa iba't ibang mga rate ng FRL, maliban sa default na rate ng FRL ng panlabas na lababo.
Upang patakbuhin ang disenyo sa iba't ibang mga rate ng FRL:

1. I-toggle ang on-board user_dipsw0 switch sa ON na posisyon.
2. Buksan ang Nios II command shell, pagkatapos ay i-type ang nios2-terminal
3. Ipasok ang sumusunod na mga utos at pindutin ang Enter upang maisagawa.

Utos	Paglalarawan
h	Ipakita ang menu ng tulong.
r0	I-update ang RX maximum FRL na kakayahan sa FRL rate 0 (TMDS lang).
r1	I-update ang RX maximum FRL na kakayahan sa FRL rate 1 (3 Gbps).
r2	I-update ang RX maximum FRL na kakayahan sa FRL rate 2 (6 Gbps, 3 lane).
r3	I-update ang RX maximum FRL na kakayahan sa FRL rate 3 (6 Gbps, 4 lane).
r4	I-update ang RX maximum FRL na kakayahan sa FRL rate 4 (8 Gbps).
r5	I-update ang RX maximum FRL na kakayahan sa FRL rate 5 (10 Gbps).
r6	I-update ang RX maximum FRL na kakayahan sa FRL rate 6 (12 Gbps).
t1	Kino-configure ng TX ang link rate sa FRL rate 1 (3 Gbps).
t2	Kino-configure ng TX ang link rate sa FRL rate 2 (6 Gbps, 3 lane).
t3	Kino-configure ng TX ang link rate sa FRL rate 3 (6 Gbps, 4 lane).
t4	Kino-configure ng TX ang link rate sa FRL rate 4 (8 Gbps).
t5	Kino-configure ng TX ang link rate sa FRL rate 5 (10 Gbps).
t6	Kino-configure ng TX ang link rate sa FRL rate 6 (12 Gbps).

2.9. Clocking Scheme
Inilalarawan ng clocking scheme ang mga domain ng orasan sa HDMI Intel FPGA IP design example.
Larawan 18. HDMI 2.1 Disenyo Halample Clocking SchemeTalahanayan 15. Mga Signal ng Clocking Scheme

orasan	Pangalan ng Signal sa Disenyo	Paglalarawan
Orasan ng Pamamahala	mgmt_clk	Isang libreng tumatakbong 100 MHz na orasan para sa mga bahaging ito: • Mga interface ng Avalon-MM para sa muling pagsasaayos — Ang kinakailangan sa hanay ng dalas ay nasa pagitan ng 100–125 MHz. • PHY reset controller para sa transceiver reset sequence — Ang kinakailangan sa hanay ng dalas ay nasa pagitan ng 1–500 MHz. • IOPLL Reconfiguration — Ang maximum na dalas ng orasan ay 100 MHz. • Pamamahala ng Reconfiguration ng RX • Pamamahala ng Reconfiguration ng TX • CPU • I2C Master
I2C na Orasan	i2c_clk	Isang 100 MHz clock input na nag-orasan ng I2C slave, output buffer, SCDC registers, at link na proseso ng pagsasanay sa HDMI RX core, at EDID RAM.
TX PLL Reference Clock 0	tx_tmds_clk	Reference clock 0 sa TX PLL. Ang dalas ng orasan ay pareho sa inaasahang dalas ng orasan ng TMDS mula sa channel ng orasan ng HDMI TX TMDS. Ang reference na orasan na ito ay ginagamit sa TMDS mode. Para sa disenyong ito ng HDMI halampAng orasan na ito ay konektado sa RX TMDS na orasan para sa layunin ng pagpapakita. Sa iyong aplikasyon, kailangan mong magbigay ng nakalaang orasan na may dalas ng orasan ng TMDS mula sa isang programmable oscillator para sa mas mahusay na pagganap ng jitter.

		Tandaan: Huwag gumamit ng transceiver RX pin bilang TX PLL reference clock. Ang iyong disenyo ay hindi magkakasya kung ilalagay mo ang HDMI TX refclk sa isang RX pin.
TX PLL Reference Clock 1	txfpll_refclk1/ rxphy_cdr_refclk1	Reference clock sa TX PLL at RX CDR, pati na rin sa IOPLL para sa vid_clk. Ang dalas ng orasan ay 100 MHz.
Serial Clock ng TX PLL	tx_bonding_clock	Serial fast clock na nabuo ng TX PLL. Ang dalas ng orasan ay itinakda batay sa rate ng data.
TX Transceiver Clock Out	tx_clk	Nabawi ang clock out mula sa transceiver, at nag-iiba ang frequency depende sa rate ng data at mga simbolo sa bawat orasan. TX transceiver clock out frequency = Transceiver data rate/ Transceiver width Para sa disenyong ito ng HDMI halampAng TX transceiver clock out mula sa channel 0 clocks ang TX transceiver core input (tx_coreclkin), link speed IOPLL (pll_hdmi) reference clock, at ang video at FRL IOPLL (pll_vid_frl) reference clock.
Video Clock	tx_vid_clk/rx_vid_clk	Video clock sa TX at RX core. Ang orasan ay tumatakbo sa isang nakapirming dalas na 225 MHz.
TX/RX FRL Clock	tx_frl_clk/rx_frl_clk	FRL na orasan para sa TX at RX core.
RX TMDS Clock	rx_tmds_clk	TMDS clock channel mula sa HDMI RX connector at kumokonekta sa isang IOPLL para buuin ang reference clock para sa CDR reference clock 0. Ginagamit ng core ang orasan na ito kapag ito ay nasa TMDS mode.
RX CDR Reference Clock 0	rxphy_cdr_refclk0	Reference clock 0 hanggang RX CDR. Ang orasan na ito ay nagmula sa RX TMDS na orasan. Ang dalas ng orasan ng RX TMDS ay mula 25 MHz hanggang 340 MHz habang ang RX CDR na pinakamababang reference na dalas ng orasan ay 50 MHz. Ang IOPLL ay ginagamit upang bumuo ng 5 clock frequency para sa TMDS clock sa pagitan ng 25 MHz hanggang 50 MHz at bumuo ng parehong clock frequency para sa TMDS clock sa pagitan ng 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Nabawi ang clock out mula sa transceiver, at nag-iiba ang frequency depende sa rate ng data at lapad ng transceiver. RX transceiver clock out frequency = Transceiver data rate/ Transceiver width Para sa disenyong ito ng HDMI halampAt, ang RX transceiver clock out mula sa channel 1 clock ang RX transceiver core input (rx_coreclkin) at FRL IOPLL (pll_frl) reference clock.

2.10. Mga Signal ng Interface
Inililista ng mga talahanayan ang mga signal para sa disenyo ng HDMI halample na naka-enable ang FRL.
Talahanayan 16. Mga Top-Level na Signal

Signal	Direksyon	Lapad	Paglalarawan
On-board na Oscillator Signal
clk_fpga_b3_p	Input	1	100 MHz libreng running clock para sa core reference clock.
refclk4_p	Input	1	100 MHz libreng running clock para sa transceiver reference clock.

Mga Push Button at LED ng User
user_pb	Input	3	Push button para kontrolin ang HDMI Intel FPGA IP design functionality.
cpu_resetn	Input	1	Pandaigdigang pag-reset.
user_led_g	Output	8	Green LED display. Sumangguni sa Pag-setup ng Hardware sa pahina 48 para sa karagdagang impormasyon tungkol sa mga LED function.
user_dipsw	Input	1	DIP switch na tinukoy ng user. Sumangguni sa Pag-setup ng Hardware sa pahina 48 para sa karagdagang impormasyon tungkol sa mga function ng DIP switch.

Mga Pin ng HDMI FMC Daughter Card sa FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS na orasan.
fmcb_dp_m2c_p	Input	4	HDMI RX clock, pula, berde, at asul na mga channel ng data.
fmcb_dp_c2m_p	Output	4	HDMI TX clock, pula, berde, at asul na mga channel ng data.
fmcb_la_rx_p_9	Input	1	HDMI RX +5V power detect.
fmcb_la_rx_p_8	Output	1	Na-detect ang hot plug ng HDMI RX.
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA para sa DDC at SCDC.
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL para sa DDC at SCDC.
fmcb_la_tx_p_12	Input	1	Na-detect ang hot plug ng HDMI TX.
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA para sa DDC at SCDC.
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL para sa DDC at SCDC.
fmcb_la_tx_n_9	Input	1	HDMI I2C SDA para sa redriver control.
fmcb_la_rx_p_11	Input	1	HDMI I2C SCL para sa redriver control.
fmcb_la_tx_n_13	Output	1	HDMI TX +5V Tandaan: Magagamit lamang kapag Bitec HDMI Daughter Card Revision 9 ay pinili.

Talahanayan 17. HDMI RX Top-Level Signals

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset ang Mga Signal
mgmt_clk	Input	1	Input ng orasan ng system (100 MHz).
i-reset	Input	1	Input ng pag-reset ng system.
rx_tmds_clk	Input	1	HDMI RX TMDS na orasan.
i2c_clk	Input	1	Clock input para sa DDC at SCDC interface.

Orasan at I-reset ang Mga Signal
rxphy_cdr_refclk1	Input	1	Clock input para sa RX CDR reference clock 1. Ang clock frequency ay 100 MHz.
rx_vid_clk	Output	1	Output ng orasan ng video.
sys_init	Output	1	System initialization para i-reset ang system sa power-up.

RX Transceiver at IOPLL Signals
rxpll_tmds_locked	Output	1	Isinasaad na ang orasan ng TMDS na IOPLL ay naka-lock.
rxpll_frl_locked	Output	1	Isinasaad na naka-lock ang orasan ng FRL na IOPLL.
rxphy_serial_data	Input	4	HDMI serial data sa RX Native PHY.
rxphy_ready	Output	1	Isinasaad na handa na ang RX Native PHY.
rxphy_cal_busy_raw	Output	4	RX Native PHY calibration abala sa transceiver arbiter.
rxphy_cal_busy_gated	Input	4	Calibration busy signal mula sa transceiver arbiter papunta sa RX Native PHY.
rxphy_rcfg_slave_write	Input	4	Transceiver reconfiguration Avalon memory-mapped interface mula sa RX Native PHY hanggang sa transceiver arbiter.
rxphy_rcfg_slave_read	Input	4
rxphy_rcfg_slave_address	Input	40
rxphy_rcfg_slave_writedata	Input	128
rxphy_rcfg_slave_readdata	Output	128
rxphy_rcfg_slave_waitrequest	Output	4

Pamamahala ng Reconfiguration ng RX
rxphy_rcfg_busy	Output	1	Abala ang signal ng RX Reconfiguration.
rx_tmds_freq	Output	24	Pagsukat ng dalas ng orasan ng HDMI RX TMDS (sa 10 ms).
rx_tmds_freq_valid	Output	1	Isinasaad na valid ang pagsukat ng dalas ng orasan ng RX TMDS.
rxphy_os	Output	1	Oversampling factor: •0: 1x oversampling • 1: 5× oversampling
rxphy_rcfg_master_write	Output	1	RX reconfiguration management Avalon memory-mapped interface sa transceiver arbiter.
rxphy_rcfg_master_read	Output	1
rxphy_rcfg_master_address	Output	12
rxphy_rcfg_master_writedata	Output	32
rxphy_rcfg_master_readdata	Input	32
rxphy_rcfg_master_waitrequest	Input	1

Mga Pangunahing Senyales ng HDMI RX
rx_vid_clk_locked	Input	1	Isinasaad na stable ang vid_clk.
rxcore_frl_rate	Output	4	Isinasaad ang rate ng FRL na tumatakbo ang RX core. • 0: Legacy Mode (TMDS) • 1: 3 Gbps 3 lane • 2: 6 Gbps 4 lane • 3: 6 Gbps 4 lane • 4: 8 Gbps 4 lane • 5: 10 Gbps 4 lane • 6: 12 Gbps 4 lane • 7-15: Nakalaan
rxcore_frl_locked	Output	4	Ang bawat bit ay nagpapahiwatig ng partikular na lane na nakamit ang FRL lock. Naka-lock ang FRL kapag matagumpay na naisagawa ng RX core ang alignment, deskew, at nakamit ang lane lock. • Para sa 3-lane mode, ang lane lock ay makakamit kapag ang RX core ay nakatanggap ng Scrambler Reset (SR) o Start-Super-Block (SSB) para sa bawat 680 FRL character period nang hindi bababa sa 3 beses. • Para sa 4-lane mode, ang lane lock ay makakamit kapag ang RX core ay nakatanggap ng Scrambler Reset (SR) o Start-Super-Block (SSB) para sa bawat 510 FRL character period nang hindi bababa sa 3 beses.
rxcore_frl_ffe_levels	Output	4	Tumutugma sa FFE_level bit sa SCDC 0x31 register bit [7:4] sa RX core.
rxcore_frl_flt_ready	Input	1	Iginiit na nagpapahiwatig na handa na ang RX para magsimula ang proseso ng pagsasanay sa link. Kapag iginiit, ang FLT_ready bit sa SCDC register 0x40 bit 6 ay iginiit din.
rxcore_frl_src_test_config	Input	8	Tinutukoy ang source na mga configuration ng pagsubok. Ang halaga ay nakasulat sa SCDC Test Configuration register sa SCDC register 0x35.
rxcore_tbcr	Output	1	Isinasaad ang TMDS bit sa clock ratio; tumutugma sa TMDS_Bit_Clock_Ratio na rehistro sa rehistro ng SCDC na 0x20 bit 1. • Kapag tumatakbo sa HDMI 2.0 mode, ang bit na ito ay iginiit. Isinasaad ang TMDS bit sa clock ratio na 40:1. • Kapag tumatakbo sa HDMI 1.4b, hindi iginiit ang bit na ito. Isinasaad ang TMDS bit sa clock ratio na 10:1. • Ang bit na ito ay hindi ginagamit para sa FRL mode.
rxcore_scrambler_enable	Output	1	Nagsasaad kung ang natanggap na data ay pinipiga; tumutugma sa field na Scrambling_Enable sa SCDC register 0x20 bit 0.
rxcore_audio_de	Output	1	HDMI RX core audio interface Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
rxcore_audio_data	Output	256
rxcore_audio_info_ai	Output	48

rxcore_audio_N	Output	20
rxcore_audio_CTS	Output	20
rxcore_audio_metadata	Output	165
rxcore_audio_format	Output	5
rxcore_aux_pkt_data	Output	72	HDMI RX core auxiliary interface Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
rxcore_aux_pkt_addr	Output	6
rxcore_aux_pkt_wr	Output	1
rxcore_aux_data	Output	72
rxcore_aux_sop	Output	1
rxcore_aux_eop	Output	1
rxcore_aux_valid	Output	1
rxcore_aux_error	Output	1
rxcore_gcp	Output	6	Mga signal ng HDMI RX core sideband Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
rxcore_info_avi	Output	123
rxcore_info_vsi	Output	61
rxcore_locked	Output	1	Mga pangunahing video port ng HDMI RX Tandaan: N = mga pixel bawat orasan Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
rxcore_vid_data	Output	N*48
rxcore_vid_vsync	Output	N
rxcore_vid_hsync	Output	N
rxcore_vid_de	Output	N
rxcore_vid_valid	Output	1
rxcore_vid_lock	Output	1
rxcore_mode	Output	1	HDMI RX core control at mga status port. Tandaan: N = mga simbolo sa bawat orasan Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
rxcore_ctrl	Output	N*6
rxcore_color_depth_sync	Output	2
hdmi_5v_detect	Input	1	HDMI RX 5V detect at hotplug detect. Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
hdmi_rx_hpd	Output	1
rx_hpd_trigger	Input	1

I2C Mga Senyales
hdmi_rx_i2c_sda	Input	1	HDMI RX DDC at SCDC interface.
hdmi_rx_i2c_scl	Input	1

Mga Signal ng RX EDID RAM
edid_ram_access	Input	1	HDMI RX EDID RAM access interface.

edid_ram_address	Input	8	Igiit ang edid_ram_access kapag gusto mong magsulat o magbasa mula sa EDID RAM, kung hindi ay dapat panatilihing mababa ang signal na ito. Kapag iginiit mo ang edid_ram_access, humihinto ang signal ng hotplug na payagan ang pagsulat o pagbabasa sa EDID RAM. Kapag nakumpleto ang pag-access sa EDID RAM, dapat mong i-deassert ang edid_ram_assess at igiit ang signal ng hotplug. Babasahin ng source ang bagong EDID dahil sa pag-toggling ng signal ng hotplug.
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Output	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Output	1

Talahanayan 18. HDMI TX Top-Level Signals

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset ang Mga Signal
mgmt_clk	Input	1	Input ng orasan ng system (100 MHz).
i-reset	Input	1	Input ng pag-reset ng system.
tx_tmds_clk	Input	1	HDMI RX TMDS na orasan.
txfpll_refclk1	Input	1	Clock input para sa TX PLL reference clock 1. Ang clock frequency ay 100 MHz.
tx_vid_clk	Output	1	Output ng orasan ng video.
tx_frl_clk	Output	1	Output ng orasan ng FRL.
sys_init	Input	1	System initialization para i-reset ang system sa power-up.
tx_init_done	Input	1	TX initialization para i-reset ang TX reconfiguration management block at transceiver reconfiguration interface.

TX Transceiver at IOPLL Signals
txpll_frl_locked	Output	1	Isinasaad ang link speed clock at FRL clock IOPLL ay naka-lock.
txfpll_locked	Output	1	Isinasaad na naka-lock ang TX PLL.
txphy_serial_data	Output	4	HDMI serial data mula sa TX Native PHY.
txphy_ready	Output	1	Isinasaad na handa na ang TX Native PHY.
txphy_cal_busy	Output	1	TX Native PHY calibration busy signal.
txphy_cal_busy_raw	Output	4	Calibration busy signal sa transceiver arbiter.
txphy_cal_busy_gated	Input	4	Calibration busy signal mula sa transceiver arbiter papunta sa TX Native PHY.
txphy_rcfg_busy	Output	1	Isinasaad na ang TX PHY reconfiguration ay isinasagawa.
txphy_rcfg_slave_write	Input	4	Transceiver reconfiguration Avalon memory-mapped interface mula sa TX Native PHY hanggang sa transceiver arbiter.
txphy_rcfg_slave_read	Input	4
txphy_rcfg_slave_address	Input	40
txphy_rcfg_slave_writedata Input 128 txphy_rcfg_slave_readdata Output 128 txphy_rcfg_slave_waitrequest Output 4

Pamamahala ng Reconfiguration ng TX
tx_tmds_freq	Input	24	Halaga ng dalas ng orasan ng HDMI TX TMDS (sa 10 ms).
tx_os	Output	2	Oversampling factor: • 0: 1x oversampling •1: 2× oversampling •2: 8x oversampling
txphy_rcfg_master_write	Output	1	TX reconfiguration management Avalon memory-mapped interface sa transceiver arbiter.
txphy_rcfg_master_read	Output	1
txphy_rcfg_master_address	Output	12
txphy_rcfg_master_writedata	Output	32
txphy_rcfg_master_readdata	Input	32
txphy_rcfg_master_waitrequest	Input	1
tx_reconfig_done	Output	1	Ipinapahiwatig na ang proseso ng muling pagsasaayos ng TX ay nakumpleto.

Mga Pangunahing Senyales ng HDMI TX
tx_vid_clk_locked	Input	1	Isinasaad na stable ang vid_clk.
txcore_ctrl	Input	N*6	HDMI TX core control interface. Tandaan: N = mga pixel bawat orasan Sumangguni sa Mga Interface ng Pinagmulan seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
txcore_mode	Input	1
txcore_audio_de	Input	1	HDMI TX core audio interface. Sumangguni sa Mga Interface ng Pinagmulan seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
txcore_audio_mute	Input	1
txcore_audio_data	Input	256
txcore_audio_info_ai	Input	49
txcore_audio_N	Input	20
txcore_audio_CTS	Input	20
txcore_audio_metadata	Input	166
txcore_audio_format	Input	5
txcore_aux_ready	Output	1	HDMI TX core auxiliary interface. Sumangguni sa Mga Interface ng Pinagmulan seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
txcore_aux_data	Input	72
txcore_aux_sop	Input	1
txcore_aux_eop	Input	1

txcore_aux_valid	Input	1
txcore_gcp	Input	6	Mga signal ng HDMI TX core sideband. Sumangguni sa Mga Interface ng Pinagmulan seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
txcore_info_avi	Input	123
txcore_info_vsi	Input	62
txcore_i2c_master_write	Input	1	TX I2C master Avalon memory-mapped interface sa I2C master sa loob ng TX core. Tandaan: Available lang ang mga signal na ito kapag binuksan mo ang Isama ang I2C parameter.
txcore_i2c_master_read	Input	1
txcore_i2c_master_address	Input	4
txcore_i2c_master_writedata	Input	32
txcore_i2c_master_readdata	Output	32
txcore_vid_data	Input	N*48	Mga pangunahing video port ng HDMI TX. Tandaan: N = mga pixel bawat orasanRef ay sa Mga Interface ng Pinagmulan seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
txcore_vid_vsync	Input	N
txcore_vid_hsync	Input	N
txcore_vid_de	Input	N
txcore_vid_ready	Output	1
txcore_vid_overflow	Output	1
txcore_vid_valid	Input	1
txcore_frl_rate	Input	4	Mga interface ng rehistro ng SCDC.
txcore_frl_pattern	Input	16
txcore_frl_start	Input	1
txcore_scrambler_enable	Input	1
txcore_tbcr	Input	1

I2C Mga Senyales
nios_tx_i2c_sda_in	Output	1	TX I2C Master interface para sa SCDC at DDC mula sa Nios II processor hanggang sa output buffer. Tandaan: Kung bubuksan mo ang Isama ang I2C parameter, ang mga signal na ito ay ilalagay sa loob ng TX core at hindi makikita sa antas na ito.
nios_tx_i2c_scl_in	Output	1
nios_tx_i2c_sda_oe	Input	1
nios_tx_i2c_scl_oe	Input	1
nios_ti_i2c_sda_in	Output	1	TX I2C Master interface mula sa Nios II processor hanggang sa output buffer para makontrol ang TI redriver sa Bitec HDMI 2.1 FMC daughter card.
nios_ti_i2c_scl_in	Output	1
nios_ti_i2c_sda_oe	Input	1
nios_ti_i2c_scl_oe	Input	1
hdmi_tx_i2c_sda	Input	1	Mga interface ng TX I2C para sa mga interface ng SCDC at DDC mula sa buffer ng output hanggang sa konektor ng HDMI TX.
hdmi_tx_i2c_scl	Input	1
hdmi_tx_ti_i2c_sda	Input	1	Nag-iinterface ang TX I2C mula sa output buffer hanggang sa TI redriver sa Bitec HDMI 2.1 FMC daughter card.
hdmi_tx_ti_i2c_scl	Input	1

tx_hpd_req	Output	1	Naka-detect ng mga interface ng HDMI TX hotplug.
hdmi_tx_hpd_n	Input	1

Talahanayan 19. Transceiver Arbiter Signals

Signal	Direksyon	Lapad	Paglalarawan
clk	Input	1	Re-configure na orasan. Ang orasan na ito ay dapat na kapareho ng orasan sa mga bloke ng pamamahala ng reconfiguration.
i-reset	Input	1	I-reset ang signal. Ang pag-reset na ito ay dapat magbahagi ng parehong pag-reset sa mga bloke ng pamamahala ng reconfiguration.
rx_rcfg_en	Input	1	RX reconfiguration paganahin ang signal.
tx_rcfg_en	Input	1	TX reconfiguration paganahin ang signal.
rx_rcfg_ch	Input	2	Isinasaad kung aling channel ang muling iko-configure sa RX core. Ang signal na ito ay dapat palaging manatiling iginiit.
tx_rcfg_ch	Input	2	Isinasaad kung aling channel ang muling iko-configure sa TX core. Ang signal na ito ay dapat palaging manatiling iginiit.
rx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon memory-mapped interface mula sa RX reconfiguration management.
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon memory-mapped interface mula sa TX reconfiguration management.
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Reconfiguration Avalon memory-mapped interface sa transceiver.
reconfig_read	Output	1
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1

rx_cal_busy	Input	1	Signal ng katayuan ng pagkakalibrate mula sa RX transceiver.
tx_cal_busy	Input	1	Signal ng katayuan ng pagkakalibrate mula sa TX transceiver.
rx_reconfig_cal_busy	Output	1	Signal ng status ng pagkakalibrate sa RX transceiver PHY reset control.
tx_reconfig_cal_busy	Output	1	Signal ng katayuan ng pagkakalibrate mula sa TX transceiver PHY reset control.

Talahanayan 20. RX-TX Link Signals

Signal	Direksyon	Lapad	Paglalarawan
vid_clk	Input	1	HDMI video clock.
rx_vid_lock	Input	3	Isinasaad ang status ng lock ng video ng HDMI RX.
rx_vid_valid	Input	1	Mga interface ng video ng HDMI RX.
rx_vid_de	Input	N
rx_vid_hsync	Input	N
rx_vid_vsync	Input	N
rx_vid_data	Input	N*48
rx_aux_eop	Input	1	Mga pantulong na interface ng HDMI RX.
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
tx_vid_de	Output	N	Mga interface ng video ng HDMI TX. Tandaan: N = mga pixel bawat orasan
tx_vid_hsync	Output	N
tx_vid_vsync	Output	N
tx_vid_data	Output	N * 48
tx_vid_valid	Output	1
tx_vid_ready	Input	1
tx_aux_eop	Output	1	Mga pantulong na interface ng HDMI TX.
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_ready	Input	1

Talahanayan 21. Mga Signal ng System Designer ng Platform

Signal	Direksyon	Lapad	Paglalarawan
cpu_clk_in_clk_clk	Input	1	CPU clock.
cpu_rst_in_reset_reset	Input	1	Pag-reset ng CPU.

edid_ram_slave_translator_avalon_anti_slave_0_address	Output	8	Mga interface ng pag-access ng EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Output	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Input	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Output	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Input	1
hdmi_i2c_master_i2c_serial_sda_in	Input	1	I2C Master interface mula sa Nios II processor sa output buffer para sa DDC at SCDC control.
hdmi_i2c_master_i2c_serial_scl_in	Input	1
hdmi_i2c_master_i2c_serial_sda_oe	Output	1
hdmi_i2c_master_i2c_serial_scl_oe	Output	1
redriver_i2c_master_i2c_serial_sda_in	Input	1	I2C Master interface mula sa Nios II processor sa output buffer para sa TI redriver setting configuration.
redriver_i2c_master_i2c_serial_scl_in	Input	1
redriver_i2c_master_i2c_serial_sda_oe	Output	1
redriver_i2c_master_i2c_serial_scl_oe	Output	1
pio_in0_external_connection_export	Input	32	Parallel input output interface. • Bit 0: Nakakonekta sa user_dipsw signal para kontrolin ang EDID passthrough mode. •Bit 1: Kahilingan sa TX HPD •Bit 2: Handa na ang TX transceiver • Bits 3: TX reconfiguration tapos na •Bit 4–7: Nakalaan • Bits 8–11: RX FRL rate • Bit 12: RX TMDS bit clock ratio • Bits 13–16: Naka-lock ang RX FRL • Bits 17–20: Mga antas ng RX FFE • Bit 21: Naka-lock ang alignment ng RX

Signal	Direksyon	Lapad	Paglalarawan
			•Bit 22: RX video lock • Bit 23: Push button 2 ng user para basahin ang mga rehistro ng SCDC mula sa external sink •Bit 24–31: Nakalaan
pio_out0_external_connection_export	Output	32	Parallel input output interface. •Bit 0: TX HPD na pagkilala •Bit 1: Ang pagsisimula ng TX ay tapos na • Bits 2–7: Nakalaan • Bits 8–11: TX FRL rate •Bit 12–27: Pattern ng pagsasanay sa link ng TX FRL • Bit 28: Pagsisimula ng TX FRL • Bits 29–31: Nakalaan
pio_out1_external_connection_export	Output	32	Parallel input output interface. • Bit 0: RX EDID RAM access • Bit 1: RX FLT handa na • Bits 2–7: Nakalaan • Bits 8–15: RX FRL source test configuration •Bit 16–31: Nakalaan

2.1. 1. Disenyo ng Mga Parameter ng RTL
Gamitin ang mga parameter ng HDMI TX at RX Top RTL para i-customize ang disenyo halample.
Karamihan sa mga parameter ng disenyo ay magagamit sa Disenyo Halample tab ng HDMI Intel FPGA IP parameter editor. Maaari mo pa ring baguhin ang disenyo exampMga setting na ginawa mo sa editor ng parameter sa pamamagitan ng mga parameter ng RTL.
Talahanayan 22. Mga Nangungunang Parameter ng HDMI RX

Parameter	Halaga	Paglalarawan
SUPPORT_DEEP_COLOR	• 0: Walang malalim na kulay • : Malalim na kulay	Tinutukoy kung ang core ay maaaring mag-encode ng malalim na mga format ng kulay.
SUPPORT_AUXILIARY	• 0: Walang AUX •1: AUX	Tinutukoy kung kasama ang auxiliary channel encoding.
SYMBOLS_PER_CLOCK	8	Sinusuportahan ang 8 mga simbolo sa bawat orasan para sa mga Intel Arria 10 device.
SUPPORT_AUDIO	• 0: Walang audio • 1: Audio	Tinutukoy kung ang core ay maaaring mag-encode ng audio.

EDID_RAM_ADDR_WIDTH	8 (Default na halaga)	Mag-log base 2 ng laki ng EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Hindi nagta-target ng anumang Bitec HDMI daughter card •4: Sinusuportahan ang rebisyon ng Bitec HDMI daughter card 4 •6: Pag-target sa Bitec HDMI daughter card revision 6 • 11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Tinutukoy ang rebisyon ng Bitec HDMI daughter card na ginamit. Kapag binago mo ang rebisyon, maaaring palitan ng disenyo ang mga channel ng transceiver at baligtarin ang polarity ayon sa mga kinakailangan sa Bitec HDMI daughter card. Kung itatakda mo ang parameter na BITEC_DAUGHTER_CARD_REV sa 0, hindi gagawa ng anumang pagbabago ang disenyo sa mga channel ng transceiver at sa polarity.
POLARITY_INVERSION	• 0: Baligtarin ang polarity • 1: Huwag baligtarin ang polarity	Itakda ang parameter na ito sa 1 upang baligtarin ang halaga ng bawat bit ng input data. Ang pagtatakda ng parameter na ito sa 1 ay nagtatalaga ng 4'b1111 sa rx_polinv port ng RX transceiver.

Talahanayan 23. Mga Nangungunang Parameter ng HDMI TX

Parameter	Halaga	Paglalarawan
USE_FPLL	1	Sinusuportahan ang fPLL bilang TX PLL para lamang sa mga Intel Arria 10 device. Palaging itakda ang parameter na ito sa 1.
SUPPORT_DEEP_COLOR	•0: Walang malalim na kulay • 1: Malalim na kulay	Tinutukoy kung ang core ay maaaring mag-encode ng malalim na mga format ng kulay.
SUPPORT_AUXILIARY	• 0: Walang AUX • 1: AUX	Tinutukoy kung kasama ang auxiliary channel encoding.
SYMBOLS_PER_CLOCK	8	Sinusuportahan ang 8 mga simbolo sa bawat orasan para sa mga Intel Arria 10 device.
SUPPORT_AUDIO	• 0: Walang audio • 1: Audio	Tinutukoy kung ang core ay maaaring mag-encode ng audio.
BITEC_DAUGHTER_CARD_REV	• 0: Hindi nagta-target ng anumang Bitec HDMI daughter card • 4: Sinusuportahan ang rebisyon ng Bitec HDMI daughter card 4 • 6: Pag-target sa Bitec HDMI daughter card revision 6 • 11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Tinutukoy ang rebisyon ng Bitec HDMI daughter card na ginamit. Kapag binago mo ang rebisyon, maaaring palitan ng disenyo ang mga channel ng transceiver at baligtarin ang polarity ayon sa mga kinakailangan sa Bitec HDMI daughter card. Kung itatakda mo ang parameter na BITEC_DAUGHTER_CARD_REV sa 0, hindi gagawa ng anumang pagbabago ang disenyo sa mga channel ng transceiver at sa polarity.
POLARITY_INVERSION	• 0: Baligtarin ang polarity • 1: Huwag baligtarin ang polarity	Itakda ang parameter na ito sa 1 upang baligtarin ang halaga ng bawat bit ng input data. Ang pagtatakda ng parameter na ito sa 1 ay nagtatalaga ng 4'b1111 sa tx_polinv port ng TX transceiver.

2.12. Pag-setup ng Hardware
Ang disenyong naka-enable sa HDMI FRL halampAng le ay may kakayahang HDMI 2.1 at nagsasagawa ng loopthrough demonstration para sa isang karaniwang HDMI video stream.
Upang patakbuhin ang pagsubok sa hardware, ikonekta ang isang HDMI-enabled na device—gaya ng isang graphics card na may HDMI interface—sa HDMI sink input. Sinusuportahan ng disenyo ang parehong HDMI 2.1 o HDMI 2.0/1.4b source at sink.

1. Ang HDMI sink ay nagde-decode ng port sa isang karaniwang video stream at ipinapadala ito sa clock recovery core.
2. Ang HDMI RX core ay nagde-decode ng video, auxiliary, at audio data na i-loop pabalik nang kahanay sa HDMI TX core sa pamamagitan ng DCFIFO.
3. Ang HDMI source port ng FMC daughter card ay nagpapadala ng imahe sa isang monitor.

Tandaan:
Kung gusto mong gumamit ng isa pang Intel FPGA development board, dapat mong baguhin ang mga pagtatalaga ng device at ang mga pagtatalaga ng pin. Ang transceiver analog setting ay sinubukan para sa Intel Arria 10 FPGA development kit at Bitec HDMI 2.1 daughter card. Maaari mong baguhin ang mga setting para sa iyong sariling board.
Talahanayan 24. On-board Push Button at User LED Functions

Push Button/LED	Function
cpu_resetn	Pindutin nang isang beses upang isagawa ang pag-reset ng system.
user_dipsw	DIP switch na tinukoy ng user para i-toggle ang passthrough mode. •OFF (default na posisyon) = Passthrough Nakukuha ng HDMI RX sa FPGA ang EDID mula sa panlabas na lababo at inilalahad ito sa panlabas na pinagmulan kung saan ito konektado. • ON = Maaari mong kontrolin ang RX maximum FRL rate mula sa Nios II terminal. Binabago ng command ang RX EDID sa pamamagitan ng pagmamanipula sa maximum na halaga ng rate ng FRL. Sumangguni sa Pagpapatakbo ng Disenyo sa Iba't ibang FRL Rate sa pahina 33 para sa karagdagang impormasyon tungkol sa pagtatakda ng iba't ibang FRL rate.
user_pb[0]	Pindutin nang isang beses upang i-toggle ang signal ng HPD sa karaniwang pinagmulan ng HDMI.
user_pb[1]	Nakareserba.
user_pb[2]	Pindutin nang isang beses upang basahin ang mga rehistro ng SCDC mula sa lababo na konektado sa TX ng Bitec HDMI 2.1 FMC daughter card. Tandaan: Upang paganahin ang pagbabasa, dapat mong itakda ang DEBUG_MODE sa 1 sa software.
USER_LED[0]	Katayuan ng lock ng PLL na orasan ng RX TMDS. •0 = Naka-unlock • 1 = Naka-lock
USER_LED[1]	RX transceiver ready status. •0 = Hindi handa • 1 = Handa na
USER_LED[2]	RX link speed clock PLL, at RX video at FRL clock PLL lock status. • 0 = Alinman sa isa sa RX clock na PLL ay naka-unlock • 1 = Ang parehong RX clock PLL ay naka-lock
USER_LED[3]	RX HDMI core alignment at deskew lock status. • 0 = Hindi bababa sa 1 channel ang naka-unlock • 1 = Lahat ng channel ay naka-lock
USER_LED[4]	Katayuan ng lock ng video ng RX HDMI. • 0 = Naka-unlock • 1 = Naka-lock
USER_LED[5]	TX link speed clock PLL, at TX video at FRL clock PLL lock status. •0 = Ang alinman sa TX clock na PLL ay naka-unlock • 1 = Ang parehong TX clock PLL ay naka-lock
USER_LED[6] USER_LED[7]	TX transceiver ready status. • 0 = Hindi handa • 1 = Handa na Status ng pagsasanay sa link ng TX. • 0 = Nabigo • 1 = Pumasa

2.13. Simulation Testbench
Ginagaya ng simulation testbench ang HDMI TX serial loopback sa RX core.
Tandaan:
Ang simulation testbench na ito ay hindi suportado para sa mga disenyo na may naka-enable na parameter na Isama ang I2C.
Larawan 19. HDMI Intel FPGA IP Simulation Testbench Block DiagramTalahanayan 25. Mga Bahagi ng Testbench

Component	Paglalarawan
Video TPG	Ang video test pattern generator (TPG) ay nagbibigay ng video stimulus.
Audio Sample Gen	Ang audio sampAng generator ay nagbibigay ng mga audioampang pampasigla. Ang generator ay bumubuo ng isang dumaraming pattern ng data ng pagsubok na ipapadala sa pamamagitan ng audio channel.
Aux Sample Gen	Ang aux sample generator ay nagbibigay ng auxiliary sampang pampasigla. Ang generator ay bumubuo ng isang nakapirming data na ipapadala mula sa transmitter.

Pagsusuri ng CRC	Ang checker na ito ay nagbe-verify kung ang TX transceiver na nabawi ang dalas ng orasan ay tumutugma sa nais na rate ng data.
Pagsusuri ng Data ng Audio	Inihahambing ng pagsusuri sa data ng audio kung natanggap at na-decode nang tama ang dumaraming pattern ng data ng pagsubok.
Aux Data Check	Ang pagsusuri sa aux data ay naghahambing kung ang inaasahang aux data ay natanggap at na-decode nang tama sa gilid ng tatanggap.

Ginagawa ng HDMI simulation testbench ang mga sumusunod na pagsubok sa pag-verify:

Tampok ng HDMI	Pagpapatunay
Data ng video	• Ang testbench ay nagpapatupad ng CRC checking sa input at output na video. • Sinusuri nito ang halaga ng CRC ng ipinadalang data laban sa CRC na kinakalkula sa natanggap na data ng video. • Isinasagawa ng testbench ang pagsusuri pagkatapos matukoy ang 4 na stable na V-SYNC signal mula sa receiver.
Pantulong na data	• Ang aux sampAng generator ay bumubuo ng isang nakapirming data na ipapadala mula sa transmitter. • Sa panig ng receiver, inihahambing ng generator kung ang inaasahang auxiliary data ay natanggap at na-decode nang tama.
Data ng audio	• Ang audio sampAng generator ay bumubuo ng isang dumaraming pattern ng data ng pagsubok na ipapadala sa pamamagitan ng audio channel. • Sa gilid ng receiver, ang audio data checker ay nagsusuri at naghahambing kung ang dumaraming pattern ng data ng pagsubok ay natanggap at na-decode nang tama.

Ang isang matagumpay na simulation ay nagtatapos sa sumusunod na mensahe:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulation pass
Talahanayan 26. HDMI Intel FPGA IP Design HalampMga Sinusuportahang Simulator

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Oo	Oo
VCS/VCS MX	Oo	Oo
Riviera-PRO	Oo	Oo
Xcelium Parallel	Oo	Hindi

2.14. Mga Limitasyon sa Disenyo
Kailangan mong isaalang-alang ang ilang mga limitasyon kapag ini-instantiate ang HDMI 2.1 na disenyo halample.

• Hindi gumana ang TX sa TMDS mode kapag nasa non-passthrough mode. Upang subukan sa TMDS mode, i-toggle ang user_dipsw switch pabalik sa passthrough mode.
• Ang Nios II processor ay dapat maghatid ng TX link training hanggang sa matapos nang walang anumang pagkaantala mula sa iba pang mga proseso.

2.15. Mga Tampok sa Pag-debug
Itong design exampNagbibigay ang le ng ilang partikular na tampok sa pag-debug upang tulungan ka.
2.15.1. Mensahe sa Pag-debug ng Software
Maaari mong i-on ang mensahe sa pag-debug sa software para mabigyan ka ng tulong sa run-time.
Upang i-on ang mensahe sa pag-debug sa software, sundin ang mga hakbang na ito:

1. Baguhin ang DEBUG_MODE sa 1 sa global.h script.
2. Patakbuhin ang script/build_sw.sh sa Nios II Command Shell.
3. I-reprogram ang nabuong software/tx_control/tx_control.elf file sa pamamagitan ng pagpapatakbo ng command sa Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Patakbuhin ang Nios II terminal command sa Nios II Command Shell:
   nios2-terminal

Kapag na-on mo ang mensahe sa pag-debug, ipi-print out ang sumusunod na impormasyon:

• Ang mga setting ng TI redriver sa parehong TX at RX ay binabasa at ipinapakita nang isang beses pagkatapos ng programming ELF file.
• Mensahe ng katayuan para sa pagsasaayos ng RX EDID at proseso ng hotplug
• Resolution na mayroon o walang impormasyon sa suporta sa FRL na nakuha mula sa EDID sa lababo na konektado sa TX. Ang impormasyong ito ay ipinapakita para sa bawat TX hotplug.
• Mensahe ng katayuan para sa proseso ng pagsasanay sa link ng TX sa panahon ng pagsasanay sa link ng TX.

2.15.2. Impormasyon ng SCDC mula sa Sink na Nakakonekta sa TX
Maaari mong gamitin ang tampok na ito upang makakuha ng impormasyon ng SCDC.

1. Patakbuhin ang Nios II terminal command sa Nios II Command Shell: nios2-terminal
2. Pindutin ang user_pb[2] sa Intel Arria 10 FPGA development kit.

Binabasa at ipinapakita ng software ang impormasyon ng SCDC sa lababo na konektado sa TX sa terminal ng Nios II.
2.15.3. Pagsukat ng Dalas ng Orasan
Gamitin ang feature na ito upang suriin ang dalas ng iba't ibang orasan.

1. Sa hdmi_rx_top at hdmi_tx_top files, alisin sa komento ang “//`define DEBUG_EN 1”.
2. Idagdag ang refclock_measure signal mula sa bawat mr_rate_detect instance sa Signal Tap Logic Analyzer upang makuha ang dalas ng orasan ng bawat orasan (sa tagal ng 10 ms).
3. I-compile ang disenyo gamit ang Signal Tap Logic Analyzer.
4. Programa ang SOF file at patakbuhin ang Signal Tap Logic Analyzer.

Talahanayan 27. Mga Orasan

Module	mr_rate_detect Instance	Orasan na susukatin
hdmi_rx_top	rx_pll_tmds	RX CDR reference na orasan 0
	rx_clk0_freq	RX transceiver clock out mula sa channel 0
	rx_vid_clk_freq	RX video clock
	rx_frl_clk_freq	RX FRL na orasan
	rx_hsync_freq	Hsync frequency ng natanggap na video frame
hdmi_tx_top	tx_clk0_freq	TX transceiver clock out mula sa channel 0
	vid_clk_freq	TX video clock
	frl_clk_freq	TX FRL na orasan
	tx_hsync_freq	Hsync frequency ng video frame na ipapadala

2.16. Pag-upgrade ng Iyong Disenyo
Talahanayan 28. Disenyo ng HDMI HalampAng pagiging tugma sa Nakaraang Bersyon ng Software ng Intel Quartus Prime Pro Edition

Disenyo Halample Variant	Kakayahang Mag-upgrade sa Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Disenyo Halample (Suporta sa FRL = 1)	Hindi

Para sa anumang hindi tugmang disenyo halamples, kailangan mong gawin ang mga sumusunod:

1. Bumuo ng bagong disenyo halampsa kasalukuyang bersyon ng software ng Intel Quartus Prime Pro Edition gamit ang parehong mga configuration ng iyong kasalukuyang disenyo.
2. Ihambing ang buong disenyo halample direktoryo na may disenyo halampnabuo gamit ang nakaraang bersyon ng software ng Intel Quartus Prime Pro Edition. I-port ang mga nakitang pagbabago.

HDMI 2.0 Disenyo Halample (Suporta sa FRL = 0)

Ang disenyo ng HDMI Intel FPGA IP halample ay nagpapakita ng isang HDMI instance parallel loopback na binubuo ng tatlong RX channel at apat na TX channel.
Talahanayan 29. HDMI Intel FPGA IP Design Halample para sa Intel Arria 10 Devices

Disenyo Halample	Rate ng Data	Channel Mode	Uri ng Loopback
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	Simplex	Parallel sa FIFO buffer

Mga tampok

• Ginagawa ng disenyo ang mga buffer ng FIFO upang magsagawa ng direktang HDMI video stream passthrough sa pagitan ng lababo at pinagmulan ng HDMI.
  
• Ang disenyo ay gumagamit ng LED status para sa maagang pag-debug ng mga stage.
• Ang disenyo ay may mga opsyon lamang na RX at TX.
• Ang disenyo ay nagpapakita ng pagpapasok at pag-filter ng Dynamic Range and Mastering (HDR) InfoFrame sa RX-TX link module.
• Ang disenyo ay nagpapakita ng pamamahala ng EDID passthrough mula sa isang panlabas na lababo sa HDMI patungo sa isang panlabas na pinagmulan ng HDMI kapag na-trigger ng isang TX hot-plug na kaganapan.
• Ang disenyo ay nagpapahintulot sa run-time na kontrol sa pamamagitan ng DIP switch at push-button upang pamahalaan ang HDMI TX core signal:
  — signal ng mode para piliin ang DVI o HDMI na naka-encode na video frame
  — info_avi[47], info_vsi[61], at audio_info_ai[48] signal para piliin ang auxiliary packet transmission sa pamamagitan ng sidebands o auxiliary data port

Ang RX instance ay tumatanggap ng isang video source mula sa external video generator, at ang data ay dumaan sa isang loopback FIFO bago ito mailipat sa TX instance.
Kailangan mong ikonekta ang isang panlabas na video analyzer, monitor, o isang telebisyon na may koneksyon sa HDMI sa TX core upang i-verify ang functionality.
3.1. HDMI 2.0 RX-TX Retransmit Design Block Diagram
Ang disenyong muling ipinapadala ng HDMI 2.0 RX-TX halample ay nagpapakita ng parallel loopback sa simplex channel mode para sa HDMI Intel FPGA IP.
Figure 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Figure 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)Kaugnay na Impormasyon
Jitter ng PLL Cascading o Non-Dedicated Clock Path para sa Arria 10 PLL Reference Clock Sumangguni sa solusyon na ito para sa workaround kung ang iyong disenyo ng mga orasan ay nakakaranas ng karagdagang
nerbiyos.
3.2. Mga Kinakailangan sa Hardware at Software
Ginagamit ng Intel ang sumusunod na hardware at software upang subukan ang disenyo halample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• Pinagmulan ng HDMI (Graphics Processor Unit (GPU))
• HDMI Sink (Monitor)
• Bitec HDMI FMC 2.0 daughter card (Rebisyon 11)
• Mga kable ng HDMI

Tandaan:
Maaari mong piliin ang rebisyon ng iyong Bitec HDMI daughter card. Itakda ang lokal na parameter na BITEC_DAUGHTER_CARD_REV sa 4, 6, o 11 sa pinakamataas na antas file (a10_hdmi2_demo.v). Kapag binago mo ang rebisyon, maaaring palitan ng disenyo ang mga channel ng transceiver at baligtarin ang polarity ayon sa mga kinakailangan sa Bitec HDMI daughter card. Kung itatakda mo ang parameter na BITEC_DAUGHTER_CARD_REV sa 0, hindi gagawa ng anumang pagbabago ang disenyo sa mga channel ng transceiver at sa polarity. Para sa HDMI 2.1 na disenyo halamples, sa ilalim ng Design Exampsa tab, itakda ang HDMI Daughter Card Revision sa alinman sa Revision 9, Revision 4, o walang daughter card. Ang default na halaga ay Rebisyon 9.
Software

• Intel Quartus Prime bersyon 18.1 at mas bago (para sa pagsubok ng hardware)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL lang)/VCS MX, o Xcelium Parallel simulator

3.3. Istruktura ng Direktoryo
Ang mga direktoryo ay naglalaman ng nabuong files para sa HDMI Intel FPGA IP na disenyo halample.
Figure 22. Istruktura ng Direktoryo para sa Disenyo HalampleTalahanayan 30. Binuo ng RTL Files

Mga folder	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
karaniwan	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Talahanayan 31. Binuo na Simulation Files
Sumangguni sa seksyong Simulation Testbench para sa higit pang impormasyon.

Mga folder	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
indayog	/cds.lib
	/hdl.var
	<cds_libs folder>

tagapagturo	/mentor.do
	/msim_setup.tcl
mga synopsy	/vcs/filelistahan.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
karaniwan (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Talahanayan 32. Binuo na Software Files

Mga folder	Files
tx_control_src Tandaan: Ang tx_control folder ay naglalaman din ng mga duplicate ng mga ito files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Mga Bahagi ng Disenyo
Ang disenyo ng HDMI Intel FPGA IP halampkailangan ng mga sangkap na ito.
Talahanayan 33. Mga Nangungunang Bahagi ng HDMI RX

Module	Paglalarawan
HDMI RX Core	Natatanggap ng IP ang serial data mula sa Transceiver Native PHY at nagsasagawa ng data alignment, channel deskew, TMDS decoding, auxiliary data decoding, video data decoding, audio data decoding, at descrambling.
I2	Ang I2C ay ang interface na ginagamit para sa Sink Display Data Channel (DDC) at Status and Data Channel (SCDC). Ginagamit ng HDMI source ang DDC upang matukoy ang mga kakayahan at katangian ng lababo sa pamamagitan ng pagbabasa sa istruktura ng data ng Enhanced Extended Display Identification Data (E-EDID). • Ang 8-bit na I2C na mga slave address para sa E-EDID ay 0xA0 at 0xA1. Ang LSB ay nagpapahiwatig ng uri ng pag-access: 1 para sa read at 0 para sa write. Kapag nangyari ang isang kaganapan sa HPD, ang I2C slave ay tumugon sa E-EDID data sa pamamagitan ng pagbabasa mula sa on-chip RAM. • Sinusuportahan din ng I2C slave-only controller ang SCDC para sa HDMI 2.0 operations. Ang 8-bit na I2C na slave address para sa SCDC ay 0xA8 at 0xA9. Kapag may nangyaring HPD event, ang I2C slave ay nagsasagawa ng write o read na transaksyon papunta o mula sa SCDC interface ng HDMI RX core. Tandaan: Ang I2C slave-only na controller na ito para sa SCDC ay hindi kinakailangan kung ang HDMI 2.0b ay hindi nilayon. Kung bubuksan mo ang Isama ang I2C parameter, ang block na ito ay isasama sa loob ng core at hindi makikita sa antas na ito.
EDID RAM	Iniimbak ng disenyo ang impormasyon ng EDID gamit ang RAM 1-port IP core. Isang karaniwang two-wire (clock at data) serial bus protocol (I2C slave-only controller) ang naglilipat ng CEA-861-D Compliant E-EDID na istraktura ng data. Ang EDID RAM na ito ay nag-iimbak ng impormasyon ng E-EDID. Tandaan: Kung bubuksan mo ang Isama ang EDID RAM parameter, ang block na ito ay isasama sa loob ng core at hindi makikita sa antas na ito.
IOPLL	Ang IOPLL ay bumubuo ng RX CDR reference clock, link speed clock, at video clock para sa papasok na TMDS clock. • Output clock 0 (CDR reference clock) • Output clock 1 (Link speed clock) • Output clock 2 (Video clock) Tandaan: Ang default na configuration ng IOPLL ay hindi wasto para sa anumang HDMI resolution. Ang IOPLL ay muling na-configure sa naaangkop na mga setting sa power up.
Transceiver PHY Reset Controller	Tinitiyak ng Transceiver PHY reset controller ang maaasahang pagsisimula ng mga RX transceiver. Ang reset input ng controller na ito ay na-trigger ng RX reconfiguration, at ito ay bumubuo ng katumbas na analog at digital reset signal sa Transceiver Native PHY block ayon sa reset sequencing sa loob ng block.
RX Native PHY	Hard transceiver block na tumatanggap ng serial data mula sa isang external na video source. Ide-deserialize nito ang serial data sa parallel data bago ipasa ang data sa HDMI RX core.
Pamamahala ng Reconfiguration ng RX	RX reconfiguration management na nagpapatupad ng rate detection circuitry gamit ang HDMI PLL para himukin ang RX transceiver na gumana sa anumang arbitrary na mga rate ng link na mula 250 Mbps hanggang 6,000 Mbps. Sumangguni sa Figure 23 sa pahina 63 sa ibaba.

IOPLL Reconfiguration

Pinapadali ng IOPLL reconfiguration block ang dynamic na real-time na reconfiguration ng mga PLL sa mga Intel FPGA. Ina-update ng block na ito ang dalas ng orasan ng output at PLL bandwidth sa real time, nang hindi muling kino-configure ang buong FPGA. Ang block na ito ay tumatakbo sa 100 MHz sa mga Intel Arria 10 na device. Dahil sa limitasyon ng reconfiguration ng IOPLL, ilapat ang Quartus INI permit_nf_pll_reconfig_out_of_lock=on sa panahon ng pagbuo ng IP ng reconfiguration ng IOPLL. Para ilapat ang Quartus INI, isama ang “permit_nf_pll_reconfig_out_of_lock=on” sa quartus.ini file at lugar sa file ang direktoryo ng proyekto ng Intel Quartus Prime. Dapat kang makakita ng mensahe ng babala kapag na-edit mo ang IOPLL reconfiguration block (pll_hdmi_reconfig) sa Quartus Prime software na may INI. Tandaan: Kung wala itong Quartus INI, hindi makukumpleto ang reconfiguration ng IOPLL kung mawawalan ng lock ang IOPLL sa panahon ng reconfiguration.

PIO

Ang parallel input/output (PIO) block ay gumagana bilang control, status at reset interface papunta o mula sa CPU sub-system.

Figure 23. Multi-Rate Reconfiguration Sequence Flow
Inilalarawan ng figure ang multi-rate reconfiguration sequence flow ng controller kapag nakatanggap ito ng input data stream at reference clock frequency, o kapag naka-unlock ang transceiver.Talahanayan 34. Mga Nangungunang Bahagi ng HDMI TX

Module	Paglalarawan
HDMI TX Core	Ang IP core ay tumatanggap ng data ng video mula sa pinakamataas na antas at nagsasagawa ng TMDS encoding, auxiliary data encoding, audio data encoding, video data encoding, at scrambling.
I2C Master	Ang I2C ay ang interface na ginagamit para sa Sink Display Data Channel (DDC) at Status and Data Channel (SCDC). Ginagamit ng HDMI source ang DDC upang matukoy ang mga kakayahan at katangian ng lababo sa pamamagitan ng pagbabasa sa istruktura ng data ng Enhanced Extended Display Identification Data (E-EDID). • Bilang DDC, binabasa ng I2C Master ang EDID mula sa external sink para i-configure ang EDID information na EDID RAM sa HDMI RX Top o para sa pagpoproseso ng video. • Bilang SCDC, inililipat ng master ng I2C ang istraktura ng data ng SCDC mula sa pinagmulan ng FPGA patungo sa panlabas na lababo para sa pagpapatakbo ng HDMI 2.0b. Para kay exampAt, kung ang papalabas na stream ng data ay higit sa 3,400 Mbps, inuutusan ng Nios II processor ang master ng I2C na i-update ang TMDS_BIT_CLOCK_RATIO at SCRAMBLER_ENABLE na mga bit ng sink SCDC configuration register sa 1.
IOPLL	Ang IOPLL ay nagbibigay ng link speed clock at video clock mula sa papasok na TMDS clock. • Output clock 1 (Link speed clock) • Output clock 2 (Video clock) Tandaan: Ang default na configuration ng IOPLL ay hindi wasto para sa anumang HDMI resolution. Ang IOPLL ay muling na-configure sa naaangkop na mga setting sa power up.
Transceiver PHY Reset Controller	Tinitiyak ng Transceiver PHY reset controller ang maaasahang pagsisimula ng mga TX transceiver. Ang reset input ng controller na ito ay na-trigger mula sa pinakamataas na antas, at ito ay bumubuo ng katumbas na analog at digital reset signal sa Transceiver Native PHY block ayon sa reset sequencing sa loob ng block. Ang tx_ready output signal mula sa block na ito ay gumagana din bilang isang reset signal sa HDMI Intel FPGA IP upang ipahiwatig na ang transceiver ay gumagana at handa na tumanggap ng data mula sa core.
Transceiver Native PHY	Hard transceiver block na tumatanggap ng parallel data mula sa HDMI TX core at nagse-serialize ng data mula sa pagpapadala nito. Ang interface ng reconfiguration ay pinagana sa TX Native PHY block upang ipakita ang koneksyon sa pagitan ng TX Native PHY at transceiver arbiter. Walang muling pagsasaayos na isinasagawa para sa TX Native PHY. Tandaan: Para matugunan ang HDMI TX inter-channel skew na kinakailangan, itakda ang opsyong TX channel bonding mode sa editor ng parameter ng Intel Arria 10 Transceiver Native PHY sa PMA at PCS bonding. Kailangan mo ring idagdag ang maximum skew (set_max_skew) constraint na kinakailangan sa digital reset signal mula sa transceiver reset controller (tx_digitalreset) gaya ng inirerekomenda sa Gabay sa Gumagamit ng Intel Arria 10 Transceiver PHY.
TX PLL	Ang transmitter PLL block ay nagbibigay ng serial fast clock sa Transceiver Native PHY block. Para sa disenyong ito ng HDMI Intel FPGA IP halample, fPLL ay ginagamit bilang TX PLL.
IOPLL Reconfiguration	Pinapadali ng IOPLL reconfiguration block ang dynamic na real-time na reconfiguration ng mga PLL sa mga Intel FPGA. Ina-update ng block na ito ang dalas ng orasan ng output at PLL bandwidth sa real time, nang hindi muling kino-configure ang buong FPGA. Ang block na ito ay tumatakbo sa 100 MHz sa mga Intel Arria 10 na device. Dahil sa limitasyon ng reconfiguration ng IOPLL, ilapat ang Quartus INI permit_nf_pll_reconfig_out_of_lock=on sa panahon ng pagbuo ng IP ng reconfiguration ng IOPLL. Para ilapat ang Quartus INI, isama ang “permit_nf_pll_reconfig_out_of_lock=on” sa quartus.ini file at lugar sa file ang direktoryo ng proyekto ng Intel Quartus Prime. Dapat kang makakita ng mensahe ng babala kapag na-edit mo ang IOPLL reconfiguration block (pll_hdmi_reconfig) sa Intel Quartus Prime software na may INI. Tandaan: Kung wala itong Quartus INI, hindi makukumpleto ang reconfiguration ng IOPLL kung mawawalan ng lock ang IOPLL sa panahon ng reconfiguration.
PIO	Ang parallel input/output (PIO) block ay gumagana bilang control, status at reset interface papunta o mula sa CPU sub-system.

Talahanayan 35. Transceiver Data Rate at Oversampling Factor para sa Bawat TMDS Clock Frequency Range

Dalas ng Orasan ng TMDS (MHz)	TMDS Bit clock Ratio	Oversampling Salik	Rate ng Data ng Transceiver (Mbps)
85–150	1	Hindi naaangkop	3400–6000
100–340	0	Hindi naaangkop	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Talahanayan 36. Top-Level Common Blocks

Module

Paglalarawan

Tagapamagitan ng Transceiver

Pinipigilan ng generic na functional block na ito ang mga transceiver na muling i-calibrate nang sabay-sabay kapag ang alinman sa RX o TX transceiver sa loob ng parehong pisikal na channel ay nangangailangan ng muling pagsasaayos. Ang sabay-sabay na recalibration ay nakakaapekto sa mga application kung saan ang mga RX at TX transceiver sa loob ng parehong channel ay itinalaga sa mga independiyenteng pagpapatupad ng IP. Ang transceiver arbiter na ito ay isang extension sa resolution na inirerekomenda para sa pagsasama ng simplex TX at simplex RX sa parehong pisikal na channel. Tumutulong din ang transceiver arbiter na ito sa pagsasama at pag-arbitrasyon ng mga kahilingan sa muling pagsasaayos ng Avalon-MM RX at TX na nagta-target ng mga simplex na RX at TX transceiver sa loob ng isang channel dahil ang reconfiguration interface port ng mga transceiver ay maaari lamang ma-access nang sunud-sunod. Ang koneksyon ng interface sa pagitan ng transceiver arbiter at TX/RX Native PHY/PHY Reset Controller block sa disenyong ito example ay nagpapakita ng isang generic na mode na nalalapat para sa anumang kumbinasyon ng IP gamit ang transceiver arbiter. Hindi kailangan ang transceiver arbiter kapag RX o TX transceiver lang ang ginagamit sa isang channel. Tinutukoy ng transceiver arbiter ang humihiling ng reconfiguration sa pamamagitan ng Avalon-MM reconfiguration interface nito at tinitiyak na ang kaukulang tx_reconfig_cal_busy o rx_reconfig_cal_busy ay naka-gate nang naaayon. Para sa HDMI application, ang RX lang ang nagpasimula ng reconfiguration. Sa pamamagitan ng pag-channel ng kahilingan sa reconfiguration ng Avalon-MM sa pamamagitan ng arbiter, tinutukoy ng arbiter na ang kahilingan sa reconfiguration ay nagmula sa RX, na pagkatapos ay pinipigilan ang tx_reconfig_cal_busy mula sa paggigiit at pinapayagan ang rx_reconfig_cal_busy na igiit. Pinipigilan ng gating ang TX transceiver na ilipat sa mode ng pagkakalibrate nang hindi sinasadya.

	Tandaan: Dahil ang HDMI ay nangangailangan lamang ng RX reconfiguration, ang tx_reconfig_mgmt_* signal ay nakatali. Gayundin, hindi kinakailangan ang interface ng Avalon-MM sa pagitan ng arbiter at ng TX Native PHY block. Ang mga bloke ay itinalaga sa interface sa disenyo halample upang ipakita ang generic na transceiver arbiter na koneksyon sa TX/RX Native PHY/PHY Reset Controller.
Link ng RX-TX	• Ang output ng data ng video at mga signal ng pag-synchronize mula sa HDMI RX core loop sa pamamagitan ng DCFIFO sa mga domain ng video clock ng RX at TX. • Ang General Control Packet (GCP), InfoFrames (AVI, VSI at AI), auxiliary data, at audio data loop sa pamamagitan ng mga DCFIFO sa buong RX at TX link speed clock domain. • Kinokontrol ng auxiliary data port ng HDMI TX core ang auxiliary data na dumadaloy sa DCFIFO sa pamamagitan ng backpressure. Tinitiyak ng backpressure na walang hindi kumpletong auxiliary packet sa auxiliary data port. • Nagsasagawa rin ang block na ito ng panlabas na pag-filter: — Sinasala ang audio data at audio clock regeneration packet mula sa auxiliary data stream bago i-transmit sa HDMI TX core auxiliary data port. Tandaan: Upang huwag paganahin ang pag-filter na ito, pindutin ang user_pb[2]. I-enable ang pag-filter na ito para matiyak na walang duplication ng audio data at audio clock regeneration packet sa retransmitted auxiliary data stream. — Sinasala ang High Dynamic Range (HDR) InfoFrame mula sa HDMI RX auxiliary data at naglalagay ng example HDR InfoFrame sa auxiliary data ng HDMI TX sa pamamagitan ng Avalon ST multiplexer.
Sub-System ng CPU	Ang CPU sub-system ay gumagana bilang SCDC at DDC controllers, at source reconfiguration controller. • Ang source SCDC controller ay naglalaman ng I2C master controller. Inililipat ng master controller ng I2C ang istraktura ng data ng SCDC mula sa pinagmulan ng FPGA patungo sa panlabas na lababo para sa pagpapatakbo ng HDMI 2.0b. Para kay exampAt, kung ang papalabas na stream ng data ay 6,000 Mbps, inuutusan ng Nios II processor ang I2C master controller na i-update ang TMDS_BIT_CLOCK_RATIO at SCRAMBLER_ENABLE bits ng sink TMDS configuration register sa 1. • Ang parehong I2C master ay naglilipat din ng DDC data structure (E-EDID) sa pagitan ng HDMI source at external sink. • Ang Nios II CPU ay gumaganap bilang ang reconfiguration controller para sa HDMI source. Ang CPU ay umaasa sa periodic rate detection mula sa RX Reconfiguration Management module upang matukoy kung ang TX ay nangangailangan ng reconfiguration. Nagbibigay ang Avalon-MM slave translator ng interface sa pagitan ng Nios II processor Avalon-MM master interface at ng Avalon-MM slave interface ng externally instantiated HDMI source's IOPLL at TX Native PHY. • Ang daloy ng reconfiguration sequence para sa TX ay kapareho ng RX, maliban na ang PLL at transceiver reconfiguration at ang reset sequence ay isinasagawa nang sunud-sunod. Sumangguni sa Figure 24 sa pahina 67.

Figure 24. Reconfiguration Sequence Flow
Inilalarawan ng figure ang daloy ng software ng Nios II na kinabibilangan ng mga kontrol para sa I2C master at HDMI source.3.5. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
Ang disenyo ng HDMI Intel FPGA IP halampKasama sa le ang isang pagpapakita ng HDR InfoFrame insertion sa isang RX-TX loopback system.
Ang bersyon ng HDMI Specification 2.0b ay nagbibigay-daan sa Dynamic Range at Mastering InfoFrame na maipadala sa pamamagitan ng HDMI auxiliary stream. Sa demonstration, sinusuportahan ng Auxiliary Data Insertion block ang HDR insertion. Kailangan mo lang i-format ang hinahangad na HDR InfoFrame packet gaya ng tinukoy sa talahanayan ng listahan ng signal ng module at gamitin ang ibinigay na AUX Insertion Control module upang iiskedyul ang pagpasok ng HDR InfoFrame isang beses sa bawat video frame.
Sa ex na itoampAng configuration, sa mga pagkakataon kung saan ang papasok na auxiliary stream ay kasama na ang HDR InfoFrame, ang na-stream na HDR na content ay sinasala. Iniiwasan ng pag-filter ang magkasalungat na HDR InfoFrames na maipadala at sinisigurado na ang mga value lang na tinukoy sa HDR Sample Data module ang ginagamit.
Figure 25. RX-TX Link na may Dynamic Range at Mastering InfoFrame Insertion
Ipinapakita ng figure ang block diagram ng RX-TX link kasama ang Dynamic Range at Mastering InfoFrame insertion sa HDMI TX core auxiliary stream.
Talahanayan 37. Mga Senyales ng Pantulong na Pagpapasok ng Data (altera_hdmi_aux_hdr)

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset
clk	Input	1	Input ng orasan. Ang orasan na ito ay dapat na konektado sa link speed clock.
i-reset	Input	1	I-reset ang input.

Auxiliary Packet Generator at Multiplexer Signals
multiplexer_out_data	Output	72	Avalon streaming output mula sa multiplexer.
multiplexer_out_valid	Output	1
multiplexer_out_ready	Output	1
multiplexer_out_startofpacket	Output	1
multiplexer_out_endofpacket	Output	1
multiplexer_out_channel	Output	11
multiplexer_in_data	Input	72	Avalon streaming input sa In1 port ng multiplexer. HDMI TX Video Vsync. Dapat na naka-synchronize ang signal na ito sa domain ng orasan ng bilis ng link. Inilalagay ng core ang HDR InfoFrame sa auxiliary stream sa tumataas na gilid ng signal na ito.
multiplexer_in_valid	Input	1
multiplexer_in_ready	Input	1
multiplexer_in_startofpacket	Input	1
multiplexer_in_endofpacket hdmi_tx_vsync	Input Input	1 1

Talahanayan 38. HDR Data Module (altera_hdmi_hdr_infoframe) Signals

Signal	Direksyon	Lapad	Paglalarawan
hb0	Output	8	Header byte 0 ng Dynamic Range at Mastering InfoFrame: InfoFrame type code.
hb1	Output	8	Header byte 1 ng Dynamic Range at Mastering InfoFrame: InfoFrame version number.
hb2	Output	8	Header byte 2 ng Dynamic Range at Mastering InfoFrame: Haba ng InfoFrame.
pb	Input	224	Data byte ng Dynamic Range at Mastering InfoFrame.

Talahanayan 39. Dynamic Range at Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	Kahulugan	Uri ng Static Metadata 1
7:0	Byte ng Data 1: {5'h0, EOTF[2:0]}
15:8	Byte ng Data 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte ng Data 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Byte ng Data 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Byte ng Data 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Byte ng Data 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Byte ng Data 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Byte ng Data 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Byte ng Data 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Byte ng Data 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Byte ng Data 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Byte ng Data 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Byte ng Data 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Byte ng Data 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Byte ng Data 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Byte ng Data 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Byte ng Data 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Byte ng Data 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Byte ng Data 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Byte ng Data 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte ng Data 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte ng Data 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte ng Data 23: Static_Metadata_Descriptor	Pinakamataas na Antas ng Liwanag ng Nilalaman, LSB
191:184	Byte ng Data 24: Static_Metadata_Descriptor	Pinakamataas na Antas ng Liwanag ng Nilalaman, MSB
199:192	Byte ng Data 25: Static_Metadata_Descriptor	Maximum Frame-average na Light Level, LSB
207:200	Byte ng Data 26: Static_Metadata_Descriptor	Maximum Frame-average na Light Level, MSB
215:208	Nakareserba
223:216	Nakareserba

Hindi pagpapagana ng HDR Insertion at Filtering
Ang pag-disable ng HDR insertion at filter ay nagbibigay-daan sa iyong i-verify ang muling pagpapadala ng HDR content na available na sa source auxiliary stream nang walang anumang pagbabago sa RX-TX Retransmit design example.
Upang hindi paganahin ang HDR InfoFrame insertion at filtering:

1. Itakda ang block_ext_hdr_infoframe sa 1'b0 sa rxtx_link.v file upang maiwasan ang pag-filter ng HDR InfoFrame mula sa Auxiliary stream.
2. Itakda ang multiplexer_in0_valid ng avalon_st_multiplexer instance sa altera_hdmi_aux_hdr.v file hanggang 1'b0 upang pigilan ang Auxiliary Packet Generator mula sa pagbuo at pagpasok ng karagdagang HDR InfoFrame sa TX Auxiliary stream.
   

3.6. Clocking Scheme
Inilalarawan ng clocking scheme ang mga domain ng orasan sa HDMI Intel FPGA IP design example.
Larawan 26. HDMI Intel FPGA IP Design Halample Clocking Scheme (Intel Quartus Prime Pro Edition)Larawan 27. HDMI Intel FPGA IP Design Halample Clocking Scheme (Intel Quartus Prime Standard Edition)Talahanayan 40. Mga Signal ng Clocking Scheme

orasan	Pangalan ng Signal sa Disenyo	Paglalarawan
TX IOPLL/TX PLL Reference Clock 1	hdmi_clk_in	Reference clock sa TX IOPLL at TX PLL. Ang dalas ng orasan ay pareho sa inaasahang dalas ng orasan ng TMDS mula sa channel ng orasan ng HDMI TX TMDS. Para sa disenyong ito ng HDMI Intel FPGA IP halampAng orasan na ito ay konektado sa RX TMDS na orasan para sa layunin ng pagpapakita. Sa iyong aplikasyon, kailangan mong magbigay ng nakalaang orasan na may dalas ng orasan ng TMDS mula sa isang programmable oscillator para sa mas mahusay na pagganap ng jitter. Tandaan: Huwag gumamit ng transceiver RX pin bilang TX PLL reference clock. Ang iyong disenyo ay hindi magkakasya kung ilalagay mo ang HDMI TX refclk sa isang RX pin.
TX Transceiver Clock Out	tx_clk	Nabawi ang clock out mula sa transceiver, at nag-iiba ang frequency depende sa rate ng data at mga simbolo sa bawat orasan. TX transceiver clock out frequency = Transceiver data rate/ (Simbolo bawat orasan*10)
Serial Clock ng TX PLL	tx_bonding_clock	Serial fast clock na nabuo ng TX PLL. Ang dalas ng orasan ay itinakda batay sa rate ng data.
TX/RX Link Speed ​​Clock	ls_clk	I-link ang bilis ng orasan. Ang dalas ng orasan ng bilis ng link ay nakasalalay sa inaasahang dalas ng orasan ng TMDS, oversampling factor, mga simbolo sa bawat orasan, at TMDS bit clock ratio.

		TMDS Bit Clock Ratio	Dalas ng Orasan ng Bilis ng Link
		0	Dalas ng orasan ng TMDS/ Simbolo sa bawat orasan
		1	Dalas ng orasan ng TMDS *4 / Simbolo bawat orasan
TX/RX Video Clock	vid_clk	Orasan ng data ng video. Ang dalas ng orasan ng data ng video ay nagmula sa TX link speed clock batay sa lalim ng kulay.
		TMDS Bit Clock Ratio	Dalas ng Orasan ng Data ng Video
		0	TMDS na orasan/ Simbolo sa bawat orasan/ Salik ng lalim ng kulay
		1	TMDS clock *4 / Symbol per clock/ Color depth factor
		Bits bawat Kulay	Salik ng Lalim ng Kulay
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS Clock	tmds_clk_in	TMDS clock channel mula sa HDMI RX at kumokonekta sa reference na orasan sa IOPLL.
RX CDR Reference Clock 0 /TX PLL Reference Clock 0	fr_clk	Libreng tumatakbong reference na orasan sa RX CDR at TX PLL. Ang orasan na ito ay kinakailangan para sa power-up calibration.
RX CDR Reference Clock 1	iopll_outclk0	Reference clock sa RX CDR ng RX transceiver.
		Rate ng Data	RX Reference Clock Frequency
		Rate ng data <1 Gbps	5× dalas ng orasan ng TMDS
		1 Gbps< Rate ng data <3.4 Gbps	Dalas ng orasan ng TMDS
		Rate ng data >3.4 Gbps	4× dalas ng orasan ng TMDS
		• Rate ng Data <1 Gbps: Para sa mga oversampling upang matugunan ang minimum na kinakailangan sa rate ng data ng transceiver. • Rate ng Data >3.4 Gbps: Upang mabayaran ang TMDS bit rate sa clock ratio na 1/40 upang mapanatili ang transceiver data rate sa clock ratio sa 1/10. Tandaan: Huwag gumamit ng transceiver RX pin bilang CDR reference clock. Hindi magkakasya ang iyong disenyo kung ilalagay mo ang HDMI RX refclk sa isang RX pin.
RX Transceiver Clock Out	rx_clk	Nabawi ang clock out mula sa transceiver, at nag-iiba ang frequency depende sa rate ng data at mga simbolo sa bawat orasan. RX transceiver clock out frequency = Transceiver data rate/ (Simbolo sa bawat orasan*10)
Orasan ng Pamamahala	mgmt_clk	Isang libreng tumatakbong 100 MHz na orasan para sa mga bahaging ito:

		• Mga interface ng Avalon-MM para sa muling pagsasaayos — Ang kinakailangan sa hanay ng dalas ay nasa pagitan ng 100–125 MHz. •, PHY reset controller para sa transceiver reset sequence — Ang kinakailangan sa hanay ng dalas ay nasa pagitan ng 1–500 MHz. • IOPLL Reconfiguration — Ang maximum na dalas ng orasan ay 100 MHz. • RX Reconfiguration para sa pamamahala • CPU • I2C Master
I2C na Orasan	i2c_clk	Isang 100 MHz clock input na nag-orasan ng I2C slave, SCDC registers sa HDMI RX core, at EDID RAM.

Kaugnay na Impormasyon

• Paggamit ng Transceiver RX Pin bilang CDR Reference Clock
• Paggamit ng Transceiver RX Pin bilang TX PLL Reference Clock

3.7. Mga Signal ng Interface
Ang mga talahanayan ay naglilista ng mga signal para sa HDMI Intel FPGA IP na disenyo halample.
Talahanayan 41. Mga Top-Level na Signal

Signal	Direksyon	Lapad	Paglalarawan
On-board na Oscillator Signal
clk_fpga_b3_p	Input	1	100 MHz libreng running clock para sa core reference clock
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Input	1	625 MHz libreng running clock para sa transceiver reference clock; ang orasan na ito ay maaaring maging anumang dalas

Mga Push Button at LED ng User
user_pb	Input	1	Push button para kontrolin ang HDMI Intel FPGA IP design functionality
cpu_resetn	Input	1	Pandaigdigang pag-reset
user_led_g	Output	4	Green LED display Sumangguni sa Hardware Setup sa pahina 89 para sa karagdagang impormasyon tungkol sa mga LED function.
user_led_r	Output	4	Red LED display Sumangguni sa Hardware Setup sa pahina 89 para sa karagdagang impormasyon tungkol sa mga LED function.

Mga Pin ng HDMI FMC Daughter Card sa FMC Port B
fmcb_gbtclk_m2c_p_0	Input	1	HDMI RX TMDS na orasan
fmcb_dp_m2c_p	Input	3	HDMI RX pula, berde, at asul na mga channel ng data • Rebisyon ng Bitec daughter card 11 — [0]: RX TMDS Channel 1 (Berde) — [1]: RX TMDS Channel 2 (Pula) — [2]: RX TMDS Channel 0 (Asul) • Bitec daughter card revision 4 o 6 — [0]: RX TMDS Channel 1 (Berde)— baligtad ang polarity — [1]: RX TMDS Channel 0 (Blue)— baligtad ang polarity — [2]: RX TMDS Channel 2 (Pula)— baligtad ang polarity
fmcb_dp_c2m_p	Output	4	HDMI TX clock, pula, berde, at asul na mga channel ng data • Rebisyon ng Bitec daughter card 11 — [0]: TX TMDS Channel 2 (Pula) — [1]: TX TMDS Channel 1 (Berde) — [2]: TX TMDS Channel 0 (Asul) — [3]: TX TMDS Clock Channel • Bitec daughter card revision 4 o 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS Channel 0 (Asul) — [2]: TX TMDS Channel 1 (Berde) — [3]: TX TMDS Channel 2 (Pula)
fmcb_la_rx_p_9	Input	1	HDMI RX +5V power detect
fmcb_la_rx_p_8	Inout	1	Na-detect ang hot plug ng HDMI RX
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA para sa DDC at SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL para sa DDC at SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX hot plug detect
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA para sa DDC at SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL para sa DDC at SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA para sa redriver control
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL para sa redriver control

Talahanayan 42. HDMI RX Top-Level Signals

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset ang Mga Signal
mgmt_clk	Input	1	System clock input (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Libreng running clock (625 MHz) para sa pangunahing transceiver reference clock. Ang orasan na ito ay kinakailangan para sa pagkakalibrate ng transceiver sa panahon ng power-up state. Ang orasan na ito ay maaaring maging anumang dalas.
i-reset	Input	1	Input ng pag-reset ng system

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset ang Mga Signal
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Input	1	Input sa pag-reset ng transceiver. Ang signal na ito ay iginiit sa panahon ng proseso ng paglipat ng mga reference na orasan (mula sa libreng tumatakbong orasan patungo sa orasan ng TMDS) sa estado ng power-up.
tmds_clk_in	Input	1	HDMI RX TMDS na orasan
i2c_clk	Input	1	Clock input para sa DDC at SCDC interface
vid_clk_out	Output	1	Output ng orasan ng video
ls_clk_out	Output	1	I-link ang output ng bilis ng orasan
sys_init	Output	1	System initialization para i-reset ang system sa power-up

RX Transceiver at IOPLL Signals
rx_serial_data	Input	3	HDMI serial data sa RX Native PHY
gxb_rx_ready	Output	1	Isinasaad na handa na ang RX Native PHY
gxb_rx_cal_busy_out	Output	3	RX Native PHY calibration abala sa transceiver arbiter
gxb_rx_cal_busy_in	Input	3	Calibration busy signal mula sa transceiver arbiter patungo sa RX Native PHY
iopll_locked	Output	1	Ipahiwatig ang IOPLL ay naka-lock
gxb_reconfig_write	Input	3	Transceiver reconfiguration Avalon-MM interface mula sa RX Native PHY hanggang sa transceiver arbiter
gxb_reconfig_read	Input	3
gxb_reconfig_address	Input	30
gxb_reconfig_writedata	Input	96
gxb_reconfig_readdata	Output	96
gxb_reconfig_waitrequest	Output	3

Pamamahala ng Reconfiguration ng RX
rx_reconfig_en	Output	1	Ang RX Reconfiguration ay nagbibigay-daan sa signal
sukatin	Output	24	Pagsukat ng dalas ng orasan ng HDMI RX TMDS (sa 10 ms)
sukat_bisa	Output	1	Isinasaad na wasto ang signal ng panukat
os	Output	1	Oversampling factor: • 0: Walang oversampling • 1: 5× oversampling
reconfig_mgmt_write	Output	1	RX reconfiguration management Avalon memory-mapped interface sa transceiver arbiter
reconfig_mgmt_read	Output	1
reconfig_mgmt_address	Output	12

reconfig_mgmt_writedata	Output	32
reconfig_mgmt_readdata	Input	32
reconfig_mgmt_waitrequest	Input	1

Mga Pangunahing Senyales ng HDMI RX
TMDS_Bit_clock_Ratio	Output	1	Mga interface ng rehistro ng SCDC
audio_de	Output	1	HDMI RX core audio interface Sumangguni sa seksyong Mga Sink Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
audio_data	Output	256
audio_info_ai	Output	48
audio_N	Output	20
audio_CTS	Output	20
audio_metadata	Output	165
audio_format	Output	5
aux_pkt_data	Output	72	HDMI RX core auxiliary interface Sumangguni sa seksyong Mga Sink Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
aux_pkt_addr	Output	6
aux_pkt_wr	Output	1
aux_data	Output	72
aux_sop	Output	1
aux_eop	Output	1
aux_valid	Output	1
aux_error	Output	1
gcp	Output	6	Mga signal ng HDMI RX core sideband Sumangguni sa seksyong Mga Sink Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
info_avi	Output	112
info_vsi	Output	61
colordepth_mgmt_sync	Output	2
vid_data	Output	N*48	Mga pangunahing video port ng HDMI RX Tandaan: N = mga simbolo sa bawat orasan Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
vid_vsync	Output	N
vid_hsync	Output	N
vid_de	Output	N
mode	Output	1	HDMI RX core control at mga status port Tandaan: N = mga simbolo sa bawat orasan Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
ctrl	Output	N*6
naka-lock	Output	3
vid_lock	Output	1
sa_5v_power	Input	1	HDMI RX 5V detect at hotplug detect Sumangguni sa Mga Interface ng Lababo seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC at SCDC interface
hdmi_rx_i2c_scl	Inout	1

Mga Signal ng RX EDID RAM
edid_ram_access	Input	1	HDMI RX EDID RAM access interface. Igiit ang edid_ram_access kapag gusto mong magsulat o magbasa mula sa EDID RAM, kung hindi ay dapat panatilihing mababa ang signal na ito.
edid_ram_address	Input	8
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Output	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Output	1

Talahanayan 43. HDMI TX Top-Level Signals

Signal	Direksyon	Lapad	Paglalarawan
Orasan at I-reset ang Mga Signal
mgmt_clk	Input	1	System clock input (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Libreng running clock (625 MHz) para sa pangunahing transceiver reference clock. Ang orasan na ito ay kinakailangan para sa pagkakalibrate ng transceiver sa panahon ng power-up state. Ang orasan na ito ay maaaring maging anumang dalas.
i-reset	Input	1	Input ng pag-reset ng system
hdmi_clk_in	Input	1	Reference clock sa TX IOPLL at TX PLL. Ang dalas ng orasan ay kapareho ng dalas ng orasan ng TMDS.
vid_clk_out	Output	1	Output ng orasan ng video
ls_clk_out	Output	1	I-link ang output ng bilis ng orasan
sys_init	Output	1	System initialization para i-reset ang system sa power-up
reset_xcvr	Input	1	I-reset sa TX transceiver
reset_pll	Input	1	I-reset sa IOPLL at TX PLL
reset_pll_reconfig	Output	1	I-reset sa PLL reconfiguration

TX Transceiver at IOPLL Signals
tx_serial_data	Output	4	HDMI serial data mula sa TX Native PHY
gxb_tx_ready	Output	1	Isinasaad na handa na ang TX Native PHY
gxb_tx_cal_busy_out	Output	4	TX Native PHY calibration busy signal sa transceiver arbiter
gxb_tx_cal_busy_in	Input	4	Calibration busy signal mula sa transceiver arbiter papunta sa TX Native PHY

TX Transceiver at IOPLL Signals
iopll_locked	Output	1	Ipahiwatig ang IOPLL ay naka-lock
txpll_locked	Output	1	Ipahiwatig ang TX PLL ay naka-lock
gxb_reconfig_write	Input	4	Transceiver reconfiguration Avalon memory-mapped interface mula sa TX Native PHY hanggang sa transceiver arbiter
gxb_reconfig_read	Input	4
gxb_reconfig_address	Input	40
gxb_reconfig_writedata	Input	128
gxb_reconfig_readdata	Output	128
gxb_reconfig_waitrequest	Output	4

TX IOPLL at TX PLL Reconfiguration Signals
pll_reconfig_write/ tx_pll_reconfig_write	Input	1	TX IOPLL/TX PLL reconfiguration Avalon memory-mapped interface
pll_reconfig_read/ tx_pll_reconfig_read	Input	1
pll_reconfig_address/ tx_pll_reconfig_address	Input	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Input	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Output	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Output	1
os	Input	2	Oversampling factor: • 0: Walang oversampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
sukatin	Input	24	Ipinapahiwatig ang dalas ng orasan ng TMDS ng resolution ng pagpapadala ng video.

Mga Pangunahing Senyales ng HDMI TX
ctrl	Input	6*N	HDMI TX core control interface Tandaan: N = Mga simbolo sa bawat orasan Sumangguni sa seksyong Source Interfaces sa HDMI Intel FPGA IP User Guide para sa karagdagang impormasyon.
mode	Input	1
TMDS_Bit_clock_Ratio	Input	1	SCMga interface ng rehistro ng DC Sumangguni sa seksyong Mga Source Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
Scrambler_Enable	Input	1
audio_de	Input	1	HDMI TX core audio interface Sumangguni sa Mga Interface ng Pinagmulan seksyon sa Gabay sa Gumagamit ng HDMI Intel FPGA IP para sa karagdagang impormasyon.
audio_mute	Input	1
audio_data	Input	256
nagpatuloy...

Mga Pangunahing Senyales ng HDMI TX
audio_info_ai	Input	49
audio_N	Input	22
audio_CTS	Input	22
audio_metadata	Input	166
audio_format	Input	5
i2c_master_write	Input	1	TX I2C master Avalon memory-mapped interface sa I2C master sa loob ng TX core. Tandaan: Available lang ang mga signal na ito kapag binuksan mo ang Isama ang I2C parameter.
i2c_master_read	Input	1
i2c_master_address	Input	4
i2c_master_writedata	Input	32
i2c_master_readdata	Output	32
aux_ready	Output	1	HDMI TX core auxiliary interface Sumangguni sa seksyong Mga Source Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
aux_data	Input	72
aux_sop	Input	1
aux_eop	Input	1
aux_valid	Input	1
gcp	Input	6	Mga signal ng HDMI TX core sideband Sumangguni sa seksyong Mga Source Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
info_avi	Input	113
info_vsi	Input	62
vid_data	Input	N*48	Mga pangunahing video port ng HDMI TX Tandaan: N = mga simbolo sa bawat orasan Sumangguni sa seksyong Mga Source Interface sa HDMI Intel FPGA IP User Guide para sa higit pang impormasyon.
vid_vsync	Input	N
vid_hsync	Input	N
vid_de	Input	N

I2C at Hot Plug Detect Signals
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Tandaan: Kapag binuksan mo ang Isama ang I2C parameter, ang signal na ito ay inilalagay sa TX core at hindi makikita sa antas na ito.	Output	1	I2C Master Avalon na memory-mapped na mga interface
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Tandaan: Kapag binuksan mo ang Isama ang I2C parameter, ang signal na ito ay inilalagay sa TX core at hindi makikita sa antas na ito.	Output	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Tandaan: Kapag binuksan mo ang Isama ang I2C parameter, ang signal na ito ay inilalagay sa TX core at hindi makikita sa antas na ito.	Input	1
nagpatuloy...

I2C at Hot Plug Detect Signals
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Tandaan: Kapag binuksan mo ang Isama ang I2C parameter, ang signal na ito ay inilalagay sa TX core at hindi makikita sa antas na ito.	Input	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Output	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Input	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Input	1
hdmi_tx_i2c_sda	Inout	1	Mga interface ng HDMI TX DDC at SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C interface para sa Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Output	1	Avalon memory-mapped interface ng I2C master
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Output	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Output	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Output	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Output	8
nagpatuloy...

I2C at Hot Plug Detect Signals
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Output	1
hdmi_tx_hpd_n	Input	1	Naka-detect ng mga interface ng HDMI TX hotplug
tx_hpd_ack	Input	1
tx_hpd_req	Output	1

Talahanayan 44. Transceiver Arbiter Signals

Signal	Direksyon	Lapad	Paglalarawan
clk	Input	1	Re-configure na orasan. Ang orasan na ito ay dapat na kapareho ng orasan sa mga bloke ng pamamahala ng reconfiguration.
i-reset	Input	1	I-reset ang signal. Ang pag-reset na ito ay dapat magbahagi ng parehong pag-reset sa mga bloke ng pamamahala ng reconfiguration.
rx_rcfg_en	Input	1	RX reconfiguration paganahin ang signal
tx_rcfg_en	Input	1	TX reconfiguration paganahin ang signal
rx_rcfg_ch	Input	2	Isinasaad kung aling channel ang muling iko-configure sa RX core. Ang signal na ito ay dapat palaging manatiling iginiit.
tx_rcfg_ch	Input	2	Isinasaad kung aling channel ang muling iko-configure sa TX core. Ang signal na ito ay dapat palaging manatiling iginiit.
rx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon-MM interface mula sa RX reconfiguration management
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_address	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Output	32
rx_reconfig_mgmt_waitrequest	Output	1
tx_reconfig_mgmt_write	Input	1	Reconfiguration Avalon-MM interface mula sa TX reconfiguration management
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_address	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Output	32
tx_reconfig_mgmt_waitrequest	Output	1
reconfig_write	Output	1	Muling pagsasaayos ng mga interface ng Avalon-MM sa transceiver
reconfig_read	Output	1
nagpatuloy...

Signal	Direksyon	Lapad	Paglalarawan
reconfig_address	Output	10
reconfig_writedata	Output	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1
rx_cal_busy	Input	1	Signal ng katayuan ng pagkakalibrate mula sa RX transceiver
tx_cal_busy	Input	1	Signal ng katayuan ng pagkakalibrate mula sa TX transceiver
rx_reconfig_cal_busy	Output	1	Signal ng status ng pagkakalibrate sa RX transceiver PHY reset control
tx_reconfig_cal_busy	Output	1	Signal ng katayuan ng pagkakalibrate mula sa TX transceiver PHY reset control

Talahanayan 45. RX-TX Link Signals

Signal	Direksyon	Lapad	Paglalarawan
i-reset	Input	1	I-reset sa video/audio/auxiliary/ sidebands na FIFO buffer.
hdmi_tx_ls_clk	Input	1	HDMI TX link speed clock
hdmi_rx_ls_clk	Input	1	HDMI RX link speed clock
hdmi_tx_vid_clk	Input	1	HDMI TX video clock
hdmi_rx_vid_clk	Input	1	HDMI RX video clock
hdmi_rx_locked	Input	3	Isinasaad ang HDMI RX lock status
hdmi_rx_de	Input	N	Mga interface ng video ng HDMI RX Tandaan: N = mga simbolo sa bawat orasan
hdmi_rx_hsync	Input	N
hdmi_rx_vsync	Input	N
hdmi_rx_data	Input	N * 48
rx_audio_format	Input	5	Mga interface ng audio ng HDMI RX
rx_audio_metadata	Input	165
rx_audio_info_ai	Input	48
rx_audio_CTS	Input	20
rx_audio_N	Input	20
rx_audio_de	Input	1
rx_audio_data	Input	256
rx_gcp	Input	6	Mga interface ng sideband ng HDMI RX
rx_info_avi	Input	112
rx_info_vsi	Input	61
nagpatuloy...

Signal	Direksyon	Lapad	Paglalarawan
rx_aux_eop	Input	1	Mga pantulong na interface ng HDMI RX
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
hdmi_tx_de	Output	N	Mga interface ng video ng HDMI TX Tandaan: N = mga simbolo sa bawat orasan
hdmi_tx_hsync	Output	N
hdmi_tx_vsync	Output	N
hdmi_tx_data	Output	N * 48
tx_audio_format	Output	5	Mga interface ng audio ng HDMI TX
tx_audio_metadata	Output	165
tx_audio_info_ai	Output	48
tx_audio_CTS	Output	20
tx_audio_N	Output	20
tx_audio_de	Output	1
tx_audio_data	Output	256
tx_gcp	Output	6	Mga interface ng sideband ng HDMI TX
tx_info_avi	Output	112
tx_info_vsi	Output	61
tx_aux_eop	Output	1	Mga pantulong na interface ng HDMI TX
tx_aux_sop	Output	1
tx_aux_valid	Output	1
tx_aux_data	Output	72
tx_aux_ready	Output	1

Talahanayan 46. Mga Signal ng System Designer ng Platform

Signal	Direksyon	Lapad	Paglalarawan
cpu_clk (Intel Quartus Prime Standard Edition)	Input	1	CPU clock
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Input	1	Pag-reset ng CPU
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Input	1	TMDS bit clock ratio
sukat_pio_external_connection_export	Input	24	Inaasahang dalas ng orasan ng TMDS
nagpatuloy...

Signal	Direksyon	Lapad	Paglalarawan
sukat_valid_pio_external_connection_expor t	Input	1	Isinasaad ang sukat na PIO ay wasto
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1	Mga interface ng I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Output	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Output	3	I2C Master Avalon na memory-mapped na mga interface para sa DDC at SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Input	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Output	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Output	3	I2C Master Avalon memory-mapped interface para sa Bitec daughter card revision 11, T1181 control
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Output	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Input	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Output	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Input	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Output	1
nagpatuloy...

Signal	Direksyon	Lapad	Paglalarawan
edid_ram_access_pio_external_connection_exp ort	Output	1	Mga interface ng pag-access ng EDID RAM. Igiit ang edid_ram_access_pio_ external_connection_ export kapag gusto mong sumulat o magbasa mula sa EDID RAM sa tuktok ng RX. Ikonekta ang EDID RAM access Avalon-MM slave sa Platform Designer sa EDID RAM interface sa top-level na RX modules.
edid_ram_slave_translator_address	Output	8
edid_ram_slave_translator_write	Output	1
edid_ram_slave_translator_read	Output	1
edid_ram_slave_translator_readdata	Input	8
edid_ram_slave_translator_writedata	Output	8
edid_ram_slave_translator_waitrequest	Input	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Input	1	RX PMA Reconfiguration Avalon memory-mapped interface
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Output	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Output	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Output	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Output	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Input	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Output	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Input	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Output	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1	TX PLL Reconfiguration Avalon memory-mapped interface
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
nagpatuloy...

Signal	Direksyon	Lapad	Paglalarawan
tx_pll_waitrequest_pio_external_connection_ export	Input	1	Waitrequest ng TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Output	12	TX PMA Reconfiguration Avalon memory-mapped interface
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Output	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Output	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1
tx_pma_waitrequest_pio_external_connection_ export	Input	1	Waitrequest ng TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Input	1	TX PMA Recalibration Busy
tx_pma_ch_export	Output	2	Mga Channel ng TX PMA
tx_rcfg_en_pio_external_connection_export	Output	1	Paganahin ang Reconfiguration ng TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Output	32	TX IOPLL Reconfiguration Avalon memory-mapped interface
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Input	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Input	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Output	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Output	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Output	1
tx_os_pio_external_connection_export	Output	2	Oversampling factor: • 0: Walang oversampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export	Output	1	I-reset sa IOPLL at TX PLL
tx_rst_xcvr_pio_external_connection_export	Output	1	I-reset sa TX Native PHY
wd_timer_resetrequest_reset	Output	1	Pag-reset ng watchdog timer
color_depth_pio_external_connection_export	Input	2	Lalim ng kulay
tx_hpd_ack_pio_external_connection_export	Output	1	Para sa TX hotplug detect handshaking
tx_hpd_req_pio_external_connection_export	Input	1

3.8. Disenyo ng Mga Parameter ng RTL
Gamitin ang mga parameter ng HDMI TX at RX Top RTL para i-customize ang disenyo halample.
Karamihan sa mga parameter ng disenyo ay available sa Design Example tab ng HDMI Intel FPGA IP parameter editor. Maaari mo pa ring baguhin ang disenyo example settings mo
ginawa sa editor ng parameter sa pamamagitan ng mga parameter ng RTL.

Talahanayan 47. Mga Nangungunang Parameter ng HDMI RX

Parameter	Halaga	Paglalarawan
SUPPORT_DEEP_COLOR	• 0: Walang malalim na kulay • 1: Malalim na kulay	Tinutukoy kung ang core ay maaaring mag-encode ng malalim na mga format ng kulay.
SUPPORT_AUXILIARY	• 0: Walang AUX • 1: AUX	Tinutukoy kung kasama ang auxiliary channel encoding.
SYMBOLS_PER_CLOCK	8	Sinusuportahan ang 8 mga simbolo sa bawat orasan para sa mga Intel Arria 10 device.
SUPPORT_AUDIO	• 0: Walang audio • 1: Audio	Tinutukoy kung ang core ay maaaring mag-encode ng audio.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Default na halaga)	Mag-log base 2 ng laki ng EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Hindi nagta-target ng anumang Bitec HDMI daughter card • 4: Sinusuportahan ang rebisyon ng Bitec HDMI daughter card 4 • 6: Pag-target sa Bitec HDMI daughter card revision 6 •11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Tinutukoy ang rebisyon ng Bitec HDMI daughter card na ginamit. Kapag binago mo ang rebisyon, maaaring palitan ng disenyo ang mga channel ng transceiver at baligtarin ang polarity ayon sa mga kinakailangan sa Bitec HDMI daughter card. Kung itatakda mo ang parameter na BITEC_DAUGHTER_CARD_REV sa 0, hindi gagawa ng anumang pagbabago ang disenyo sa mga channel ng transceiver at sa polarity.
POLARITY_INVERSION	• 0: Baligtarin ang polarity • 1: Huwag baligtarin ang polarity	Itakda ang parameter na ito sa 1 upang baligtarin ang halaga ng bawat bit ng input data. Ang pagtatakda ng parameter na ito sa 1 ay nagtatalaga ng 4'b1111 sa rx_polinv port ng RX transceiver.

Talahanayan 48. Mga Nangungunang Parameter ng HDMI TX

Parameter	Halaga	Paglalarawan
USE_FPLL	1	Sinusuportahan ang fPLL bilang TX PLL para lang sa mga Intel Cyclone® 10 GX device. Palaging itakda ang parameter na ito sa 1.
SUPPORT_DEEP_COLOR	• 0: Walang malalim na kulay • 1: Malalim na kulay	Tinutukoy kung ang core ay maaaring mag-encode ng malalim na mga format ng kulay.
SUPPORT_AUXILIARY	• 0: Walang AUX • 1: AUX	Tinutukoy kung kasama ang auxiliary channel encoding.
SYMBOLS_PER_CLOCK	8	Sinusuportahan ang 8 mga simbolo sa bawat orasan para sa mga Intel Arria 10 device.
nagpatuloy...

Parameter	Halaga	Paglalarawan
SUPPORT_AUDIO	• 0: Walang audio • 1: Audio	Tinutukoy kung ang core ay maaaring mag-encode ng audio.
BITEC_DAUGHTER_CARD_REV	• 0: Hindi nagta-target ng anumang Bitec HDMI daughter card • 4: Sinusuportahan ang rebisyon ng Bitec HDMI daughter card 4 • 6: Pag-target sa Bitec HDMI daughter card revision 6 • 11: Pag-target sa Bitec HDMI daughter card revision 11 (default)	Tinutukoy ang rebisyon ng Bitec HDMI daughter card na ginamit. Kapag binago mo ang rebisyon, maaaring palitan ng disenyo ang mga channel ng transceiver at baligtarin ang polarity ayon sa mga kinakailangan sa Bitec HDMI daughter card. Kung itatakda mo ang parameter na BITEC_DAUGHTER_CARD_REV sa 0, hindi gagawa ng anumang pagbabago ang disenyo sa mga channel ng transceiver at sa polarity.
POLARITY_INVERSION	• 0: Baligtarin ang polarity • 1: Huwag baligtarin ang polarity	Itakda ang parameter na ito sa 1 upang baligtarin ang halaga ng bawat bit ng input data. Ang pagtatakda ng parameter na ito sa 1 ay nagtatalaga ng 4'b1111 sa tx_polinv port ng TX transceiver.

3.9. Pag-setup ng Hardware
Ang disenyo ng HDMI Intel FPGA IP halampAng le ay may kakayahang HDMI 2.0b at nagsasagawa ng loopthrough demonstration para sa isang karaniwang HDMI video stream.
Upang patakbuhin ang pagsubok sa hardware, ikonekta ang isang HDMI-enabled na device—gaya ng isang graphics card na may HDMI interface—sa Transceiver Native PHY RX block, at ang HDMI sink
input.

1. Ang HDMI sink ay nagde-decode ng port sa isang karaniwang video stream at ipinapadala ito sa clock recovery core.
2. Ang HDMI RX core ay nagde-decode ng video, auxiliary, at audio data na i-loop pabalik nang kahanay sa HDMI TX core sa pamamagitan ng DCFIFO.
3. Ang HDMI source port ng FMC daughter card ay nagpapadala ng imahe sa isang monitor.

Tandaan:
Kung gusto mong gumamit ng isa pang Intel FPGA development board, dapat mong baguhin ang mga pagtatalaga ng device at ang mga pagtatalaga ng pin. Ang transceiver analog setting ay sinubukan para sa Intel Arria 10 FPGA development kit at Bitec HDMI 2.0 daughter card. Maaari mong baguhin ang mga setting para sa iyong sariling board.

Talahanayan 49. On-board Push Button at User LED Functions

Push Button/LED	Function
cpu_resetn	Pindutin nang isang beses upang isagawa ang pag-reset ng system.
user_pb[0]	Pindutin nang isang beses upang i-toggle ang signal ng HPD sa karaniwang pinagmulan ng HDMI.
user_pb[1]	• Pindutin nang matagal upang turuan ang TX core na ipadala ang DVI na naka-encode na signal. • Bitawan para ipadala ang signal na naka-encode ng HDMI.
user_pb[2]	• Pindutin nang matagal upang turuan ang TX core na ihinto ang pagpapadala ng InfoFrames mula sa mga signal ng sideband. • I-release upang ipagpatuloy ang pagpapadala ng InfoFrames mula sa mga sideband signal.
USER_LED[0]	Katayuan ng lock ng RX HDMI PLL. • 0 = Naka-unlock • 1 = Naka-lock
USER_LED[1]	RX transceiver ready status.
nagpatuloy...

Push Button/LED	Function
	• 0 = Hindi handa • 1 = Handa na
USER_LED[2]	Katayuan ng RX HDMI core lock. • 0 = Hindi bababa sa 1 channel ang naka-unlock • 1 = Lahat ng 3 channel ay naka-lock
USER_LED[3]	RX oversampkatayuan ng ling. • 0 = Non-oversampled (data rate > 1,000 Mbps sa Intel Arria 10 device) • 1 = Oversampled (data rate < 100 Mbps sa Intel Arria 10 device)
USER_LED[4]	Katayuan ng lock ng TX HDMI PLL. • 0 = Naka-unlock • 1 = Naka-lock
USER_LED[5]	TX transceiver ready status. • 0 = Hindi handa • 1 = Handa na
USER_LED[6]	Katayuan ng lock ng TX transceiver PLL. • 0 = Naka-unlock • 1 = Naka-lock
USER_LED[7]	TX oversampkatayuan ng ling. • 0 = Non-oversampled (data rate > 1,000 Mbps sa Intel Arria 10 device) • 1 = Oversampled (data rate < 1,000 Mbps sa Intel Arria 10 device)

3.10. Simulation Testbench
Ginagaya ng simulation testbench ang HDMI TX serial loopback sa RX core.
Tandaan:
Ang simulation testbench na ito ay hindi suportado para sa mga disenyo na may naka-enable na parameter na Isama ang I2C.

3. Disenyo ng HDMI 2.0 Halample (Suporta sa FRL = 0)
683156 | 2022.12.27
Larawan 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

Talahanayan 50. Mga Bahagi ng Testbench

Component	Paglalarawan
Video TPG	Ang video test pattern generator (TPG) ay nagbibigay ng video stimulus.
Audio Sample Gen	Ang audio sampAng generator ay nagbibigay ng mga audioampang pampasigla. Ang generator ay bumubuo ng isang dumaraming pattern ng data ng pagsubok na ipapadala sa pamamagitan ng audio channel.
Aux Sample Gen	Ang aux sample generator ay nagbibigay ng auxiliary sampang pampasigla. Ang generator ay bumubuo ng isang nakapirming data na ipapadala mula sa transmitter.
Pagsusuri ng CRC	Ang checker na ito ay nagbe-verify kung ang TX transceiver na nabawi ang dalas ng orasan ay tumutugma sa nais na rate ng data.
Pagsusuri ng Data ng Audio	Inihahambing ng pagsusuri sa data ng audio kung natanggap at na-decode nang tama ang dumaraming pattern ng data ng pagsubok.
Aux Data Check	Ang pagsusuri sa aux data ay naghahambing kung ang inaasahang aux data ay natanggap at na-decode nang tama sa gilid ng tatanggap.

Ginagawa ng HDMI simulation testbench ang mga sumusunod na pagsubok sa pag-verify:

Tampok ng HDMI	Pagpapatunay
Data ng video	• Ang testbench ay nagpapatupad ng CRC checking sa input at output na video. • Sinusuri nito ang halaga ng CRC ng ipinadalang data laban sa CRC na kinakalkula sa natanggap na data ng video. • Isinasagawa ng testbench ang pagsusuri pagkatapos matukoy ang 4 na stable na V-SYNC signal mula sa receiver.
Pantulong na data	• Ang aux sampAng generator ay bumubuo ng isang nakapirming data na ipapadala mula sa transmitter. • Sa panig ng receiver, inihahambing ng generator kung ang inaasahang auxiliary data ay natanggap at na-decode nang tama.
Data ng audio	• Ang mga audio sampAng generator ay bumubuo ng isang dumaraming pattern ng data ng pagsubok na ipapadala sa pamamagitan ng audio channel. • Sa gilid ng receiver, ang audio data checker ay nagsusuri at naghahambing kung ang dumaraming pattern ng data ng pagsubok ay natanggap at na-decode nang tama.

Ang isang matagumpay na simulation ay nagtatapos sa sumusunod na mensahe:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulation pass

Talahanayan 51. HDMI Intel FPGA IP Design HalampMga Sinusuportahang Simulator

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Oo	Oo
VCS/VCS MX	Oo	Oo
Riviera-PRO	Oo	Oo
Xcelium Parallel	Oo	Hindi

3.11. Pag-upgrade ng Iyong Disenyo
Talahanayan 52. Disenyo ng HDMI HalampAng pagiging tugma sa Nakaraang Bersyon ng Software ng Intel Quartus Prime Pro Edition

Disenyo Halample Variant	Kakayahang Mag-upgrade sa Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Disenyo Halample (Suporta sa FRL = 0)	Hindi

Para sa anumang hindi tugmang disenyo halamples, kailangan mong gawin ang mga sumusunod:

1. Bumuo ng bagong disenyo halampsa kasalukuyang bersyon ng software ng Intel Quartus Prime Pro Edition gamit ang parehong mga configuration ng iyong kasalukuyang disenyo.
2. Ihambing ang buong disenyo halample direktoryo na may disenyo halampnabuo gamit ang nakaraang bersyon ng software ng Intel Quartus Prime Pro Edition. I-port ang mga nakitang pagbabago.

HDCP Over HDMI 2.0/2.1 Design Halample

Ang HDCP over HDMI na disenyo ng hardware halampTinutulungan ka nitong suriin ang functionality ng feature na HDCP at binibigyang-daan kang gamitin ang feature sa iyong mga disenyo ng Intel Arria 10.
Tandaan:
Ang tampok na HDCP ay hindi kasama sa software ng Intel Quartus Prime Pro Edition. Upang ma-access ang tampok na HDCP, makipag-ugnayan sa Intel sa https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. High-bandwidth na Digital Content Protection (HDCP)
Ang High-bandwidth Digital Content Protection (HDCP) ay isang paraan ng proteksyon ng mga digital na karapatan upang lumikha ng isang secure na koneksyon sa pagitan ng pinagmulan sa display.
Ginawa ng Intel ang orihinal na teknolohiya, na lisensyado ng grupong Digital Content Protection LLC. Ang HDCP ay isang paraan ng proteksyon ng kopya kung saan naka-encrypt ang audio/video stream sa pagitan ng transmitter at ng receiver, na pinoprotektahan ito laban sa ilegal na pagkopya.
Ang HDCP feature ay sumusunod sa HDCP Specification version 1.4 at HDCP Specification version 2.3.
Ginagawa ng HDCP 1.4 at HDCP 2.3 IP ang lahat ng pag-compute sa loob ng hardware core logic na walang mga kumpidensyal na halaga (tulad ng pribadong key at session key) na naa-access mula sa labas ng naka-encrypt na IP.

Talahanayan 53. Mga Pag-andar ng HDCP IP

HDCP IP	Mga pag-andar
HDCP 1.4 IP	• Pagpapalitan ng pagpapatunay — Pagkalkula ng master key (Km) — Pagbuo ng random na An — Pag-compute ng session key (Ks), M0 at R0. • Authentication gamit ang repeater — Pagkalkula at pagpapatunay ng V at V' • Pag-verify ng integridad ng link — Pag-compute ng frame key (Ki), Mi at Ri.
nagpatuloy...

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

ISO
9001:2015
Nakarehistro

HDCP IP	Mga pag-andar
	• Lahat ng cipher mode kabilang ang hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, at hdcpRngCipher • Original encryption status signaling (DVI) at enhanced encryption status signaling (HDMI) • True random number generator (TRNG) — Batay sa hardware, buong digital na pagpapatupad at di-tiyak na random na generator ng numero
HDCP 2.3 IP	• pagbuo ng Master Key (km), Session Key (ks) at nonce (rn, riv). — Sumusunod sa NIST.SP800-90A random na pagbuo ng numero • Pagpapatunay at pagpapalitan ng susi — Pagbuo ng mga random na numero para sa rtx at rrx na sumusunod sa NIST.SP800-90A random na pagbuo ng numero — Signature verification ng receiver certificate (certrx) gamit ang DCP public key (kpubdcp) — 3072 bits RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) encryption at decryption ng Master Key (km) — Derivation ng kd (dkey0, dkey1) gamit ang AES-CTR mode — Pagkalkula at pagpapatunay ng H at H' — Pagkalkula ng Ekh(km) at km (pagpapares) • Authentication gamit ang repeater — Pagkalkula at pagpapatunay ng V at V' — Pagkalkula at pagpapatunay ng M at M' • System renewability (SRM) — SRM signature verification gamit ang kpubdcp — 3072 bits RSASSA-PKCS#1 v1.5 • Pagpapalitan ng Session Key • Pagbuo at pag-compute ng Edkey(ks) at riv. • Derivation ng dkey2 gamit ang AES-CTR mode • Pagsusuri sa Lokalidad — Pagkalkula at pagpapatunay ng L at L' — Pagbuo ng nonce (rn) • Pamamahala ng stream ng data — AES-CTR mode based key stream generation • Asymmetric crypto algorithm — RSA na may haba ng modulus na 1024 (kpubrx) at 3072 (kpubdcp) bits — RSA-CRT (Chinese Remainder Theorem) na may modulus length na 512 (kprivrx) bits at exponent length ng 512 (kprivrx) bits • Mababang antas ng cryptographic function — Symmetric crypto algorithm • AES-CTR mode na may haba ng key na 128 bits — Hash, MGF at HMAC algorithm • SHA256 • HMAC-SHA256 • MGF1-SHA256 — True random number generator (TRNG) • Sumusunod ang NIST.SP800-90A • Batay sa hardware, ganap na digital na pagpapatupad at hindi deterministikong random number generator

4.1.1. HDCP Over HDMI Design Halample Arkitektura
Pinoprotektahan ng feature ng HDCP ang data habang ipinapadala ang data sa pagitan ng mga device na konektado sa pamamagitan ng HDMI o iba pang mga digital na interface na protektado ng HDCP.
Kasama sa mga sistemang protektado ng HDCP ang tatlong uri ng mga device:

4. HDCP Over HDMI 2.0/2.1 Design Halample
683156 | 2022.12.27
• Mga Pinagmumulan (TX)
• Mga lababo (RX)
• Mga repeater
Itong design exampIpinapakita ng le ang HDCP system sa isang repeater device kung saan tumatanggap ito ng data, nagde-decrypt, pagkatapos ay muling nag-encrypt ng data, at sa wakas ay muling nagpapadala ng data. Ang mga repeater ay may parehong HDMI input at output. Ginagawa nito ang mga buffer ng FIFO upang magsagawa ng direktang HDMI video stream pass-through sa pagitan ng lababo at pinagmulan ng HDMI. Maaari itong magsagawa ng ilang pagpoproseso ng signal, tulad ng pag-convert ng mga video sa mas mataas na resolution na format sa pamamagitan ng pagpapalit sa mga FIFO buffer ng mga IP core ng Video at Image Processing (VIP) Suite.

Figure 29. HDCP Over HDMI Design Halampang Block Diagram

Ang mga sumusunod na paglalarawan tungkol sa arkitektura ng disenyo halample tumutugma sa HDCP sa paglipas ng HDMI disenyo halampang block diagram. Kapag SUPPORT FRL = 1 o
SUPPORT HDCP KEY MANAGEMENT = 1, ang disenyo halampAng hierarchy ay bahagyang naiiba sa Figure 29 sa pahina 95 ngunit ang pinagbabatayan na mga function ng HDCP ay nananatiling
pareho.

1. Ang HDCP1x at HDCP2x ay mga IP na available sa pamamagitan ng HDMI Intel FPGA IP parameter editor. Kapag na-configure mo ang HDMI IP sa editor ng parameter, maaari mong paganahin at isama ang alinman sa HDCP1x o HDCP2x o parehong mga IP bilang bahagi ng subsystem. Sa parehong HDCP IP na pinagana, ang HDMI IP ay nagko-configure sa sarili nito sa cascade topology kung saan ang HDCP2x at HDCP1x IP ay konektado nang pabalik-balik.
   • Ang HDCP egress interface ng HDMI TX ay nagpapadala ng hindi naka-encrypt na data ng audio video.
   • Ang hindi naka-encrypt na data ay nai-encrypt ng aktibong bloke ng HDCP at ipinadala pabalik sa HDMI TX sa interface ng HDCP Ingress para sa paghahatid sa link.
   • Tinitiyak ng subsystem ng CPU bilang master controller ng authentication na isa lang sa mga HDCP TX IP ang aktibo sa anumang oras at ang isa ay passive.
   • Katulad nito, ang HDCP RX ay nagde-decrypt din ng data na natanggap sa link mula sa isang panlabas na HDCP TX.
2. Kailangan mong i-program ang mga HDCP IP na may mga production key na ibinigay ng Digital Content Protection (DCP). I-load ang mga sumusunod na key:
   Talahanayan 54. Mga Susi ng Produksyon na ibinigay ng DCP
   

   HDCP	TX / RX	Mga susi
   HDCP2x	TX	16 byte: Global Constant (lc128)
   	RX	• 16 byte (katulad ng TX): Global Constant (lc128) • 320 bytes: RSA Private Key (kprivrx) • 522 bytes: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 byte: TX Key Selection Vector (Aksv) • 280 bytes: TX Pribadong Device Keys (Akeys)
   	RX	• 5 byte: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   Ang disenyo exampipinapatupad ang mga pangunahing alaala bilang simpleng dual-port, dual-clock synchronous RAM. Para sa maliit na sukat ng key tulad ng HDCP2x TX, ipinapatupad ng IP ang key memory gamit ang mga register sa regular na lohika.
   Tandaan: Hindi ibinibigay ng Intel ang mga susi sa produksyon ng HDCP kasama ng disenyo na halample o Intel FPGA IP sa ilalim ng anumang mga pangyayari. Upang gamitin ang mga HDCP IP o ang disenyo halampKaya, dapat kang maging isang tagapag-ampon ng HDCP at kunin ang mga production key nang direkta mula sa Digital Content Protection LLC (DCP).
   Upang patakbuhin ang disenyo halample, i-edit mo ang key memory files sa oras ng pag-compile upang isama ang mga production key o ipatupad ang mga logic block upang secure na basahin ang mga production key mula sa isang external na storage device at isulat ang mga ito sa mga pangunahing alaala sa oras ng pagtakbo.

3. Maaari mong i-clock ang mga cryptographic function na ipinatupad sa HDCP2x IP na may anumang dalas na hanggang 200 MHz. Tinutukoy ng dalas ng orasan na ito kung gaano kabilis ang
   Gumagana ang pagpapatunay ng HDCP2x. Maaari kang mag-opt na ibahagi ang 100 MHz clock na ginamit para sa Nios II processor ngunit ang latency ng pagpapatotoo ay madodoble kumpara sa paggamit ng 200 MHz clock.
4. Ang mga halaga na dapat palitan sa pagitan ng HDCP TX at ng HDCP RX ay ipinapaalam sa pamamagitan ng HDMI DDC interface (I2 C serial interface) ng HDCP-
   protektadong interface. Ang HDCP RX ay dapat magpakita ng lohikal na aparato sa I2C bus para sa bawat link na sinusuportahan nito. Ang I2C slave ay nadoble para sa HDCP port na may address ng device na 0x74. Ito ang nagtutulak sa HDCP register port (Avalon-MM) ng parehong HDCP2x at HDCP1x RX IP.
5. Ang HDMI TX ay gumagamit ng IC master para basahin ang EDID mula sa RX at ilipat ang SCDC data na kinakailangan para sa HDMI 2.0 na operasyon sa RX. Ang parehong master ng I2C na pinapatakbo ng Nios II processor ay ginagamit din upang ilipat ang mga mensahe ng HDCP sa pagitan ng TX at RX. Ang I2C master ay naka-embed sa CPU subsystem.
6. Ang Nios II processor ay gumaganap bilang master sa authentication protocol at nagtutulak sa control at status registers (Avalon-MM) ng parehong HDCP2x at HDCP1x TX
   Mga IP. Ang mga driver ng software ay nagpapatupad ng authentication protocol state machine kabilang ang certificate signature verification, master key exchange, locality check, session key exchange, pagpapares, link integrity check (HDCP1x), at authentication gamit ang mga repeater, gaya ng topology information propagation at stream management information propagation. Ang mga driver ng software ay hindi nagpapatupad ng alinman sa mga cryptographic na function na kinakailangan ng protocol ng pagpapatunay. Sa halip, ipinapatupad ng HDCP IP hardware ang lahat ng cryptographic function na tinitiyak na walang mga kumpidensyal na halaga ang maa-access.
   7. Sa isang tunay na repeater demonstration kung saan kinakailangan ang pagpapalaganap ng impormasyon sa topology upstream, ang Nios II processor ay nagda-drive ng Repeater Message Port (Avalon-MM) ng parehong HDCP2x at HDCP1x RX IP. Ni-clear ng Nios II processor ang RX REPEATER bit sa 0 kapag nakita nitong hindi HDCPcapable ang nakakonektang downstream o kapag walang nakakonektang downstream. Kung walang koneksyon sa ibaba ng agos, ang RX system ay isa na ngayong end-point receiver, sa halip na isang repeater. Sa kabaligtaran, itinatakda ng Nios II processor ang RX REPEATER bit sa 1 kapag natukoy na ang downstream ay HDCP-capable.

4.2. Daloy ng Software ng Nios II Processor
Kasama sa flowchart ng software ng Nios II ang mga kontrol sa pagpapatunay ng HDCP sa HDMI application.
Figure 30. Flowchart ng Nios II Processor Software

1. Ang Nios II software ay nagpapasimula at ni-reset ang HDMI TX PLL, TX transceiver PHY, I2C master at ang external na TI retimer.
2. Ang Nios II software ay nag-poll ng periodic rate detection valid signal mula sa RX rate detection circuit upang matukoy kung nagbago ang resolution ng video at kung kinakailangan ang TX reconfiguration. Binoboto rin ng software ang TX hot-plug detect signal upang matukoy kung naganap ang isang TX hot-plug na kaganapan.
3. Kapag may natanggap na valid na signal mula sa RX rate detection circuit, binabasa ng Nios II software ang SCDC at clock depth values ​​mula sa HDMI RX at kinukuha ang clock frequency band batay sa natukoy na rate para matukoy kung kinakailangan ang HDMI TX PLL at transceiver PHY reconfiguration. Kung kinakailangan ang muling pagsasaayos ng TX, inuutusan ng software ng Nios II ang master ng I2C na ipadala ang halaga ng SCDC sa panlabas na RX. Pagkatapos ay nag-uutos itong muling i-configure ang HDMI TX PLL at TX transceiver
   PHY, na sinusundan ng pag-recalibrate ng device, at sequence ng pag-reset. Kung hindi magbabago ang rate, hindi kinakailangan ang reconfiguration ng TX o ang muling pagpapatotoo ng HDCP.
4. Kapag naganap ang isang TX hot-plug event, inuutusan ng Nios II software ang I2C master na ipadala ang halaga ng SCDC sa panlabas na RX, at pagkatapos ay basahin ang EDID mula sa RX
   at i-update ang panloob na EDID RAM. Ang software pagkatapos ay nagpapalaganap ng impormasyon ng EDID sa upstream.
5. Sinisimulan ng Nios II software ang aktibidad ng HDCP sa pamamagitan ng pag-uutos sa master ng I2C na basahin ang offset na 0x50 mula sa panlabas na RX upang makita kung ang downstream ay HDCP-capable, o
   kung hindi:
   • Kung ang ibinalik na halaga ng HDCP2Version ay 1, ang downstream ay HDCP2xcapable.
   • Kung ang ibinalik na halaga ng buong 0x50 reads ay 0, ang downstream ay HDCP1x-capable.
   • Kung ang ibinalik na halaga ng buong 0x50 reads ay 1, ang downstream ay maaaring hindi HDCP-capable o hindi aktibo.
   • Kung ang downstream ay dating hindi HDCP-capable o hindi aktibo ngunit kasalukuyang HDCP-capable, itinatakda ng software ang REPEATER bit ng repeater upstream (RX) sa 1 upang ipahiwatig na ang RX ay repeater na ngayon.
   • Kung ang downstream ay dating HDCP-capable ngunit kasalukuyang hindi HDCPcapable o hindi aktibo, itinatakda ng software ang REPEATER bit ng sa 0 upang ipahiwatig na ang RX ay isa na ngayong endpoint receiver.
6. Ang software ay nagpasimula ng HDCP2x authentication protocol na kinabibilangan ng RX certificate signature verification, master key exchange, locality check, session key exchange, pagpapares, authentication sa mga repeater gaya ng topology information propagation.
7. Kapag nasa authenticated state, inuutusan ng Nios II software ang master ng I2C na i-poll ang RxStatus register mula sa external RX, at kung nakita ng software na nakatakda ang REAUTH_REQ bit, sinisimulan nito ang muling pagpapatotoo at idi-disable ang TX encryption.
8. Kapag ang downstream ay isang repeater at ang READY bit ng RxStatus register ay nakatakda sa 1, ito ay karaniwang nagpapahiwatig na ang downstream topology ay nagbago. Kaya, inuutusan ng software ng Nios II ang master ng I2C na basahin ang ReceiverID_List mula sa ibaba ng agos at i-verify ang listahan. Kung wasto ang listahan at walang nakitang error sa topology, magpapatuloy ang software sa module ng Content Stream Management. Kung hindi, sinisimulan nito ang muling pagpapatotoo at hindi pinapagana ang pag-encrypt ng TX.
9. Inihahanda ng software ng Nios II ang mga halaga ng ReceiverID_List at RxInfo at pagkatapos ay magsusulat sa Avalon-MM Repeater Message port ng repeater upstream (RX). Ang RX pagkatapos ay nagpapalaganap ng listahan sa panlabas na TX (upstream).
10. Kumpleto na ang pagpapatotoo sa puntong ito. Ang software ay nagbibigay-daan sa TX encryption.
11. Pinasimulan ng software ang HDCP1x authentication protocol na kinabibilangan ng key exchange at authentication sa mga repeater.
12. Ang Nios II software ay nagsasagawa ng link integrity check sa pamamagitan ng pagbabasa at paghahambing ng Ri' at Ri mula sa panlabas na RX (downstream) at HDCP1x TX ayon sa pagkakabanggit. Kung ang mga halaga
    hindi tumutugma, ito ay nagpapahiwatig ng pagkawala ng pag-synchronize at ang software ay nagpasimula ng muling pagpapatotoo at hindi pinapagana ang TX encryption.
13. Kung ang downstream ay isang repeater at ang READY bit ng Bcaps register ay nakatakda sa 1, ito ay karaniwang nagpapahiwatig na ang downstream topology ay nagbago. Kaya, inuutusan ng software ng Nios II ang master ng I2C na basahin ang halaga ng listahan ng KSV mula sa ibaba ng agos at i-verify ang listahan. Kung valid ang listahan at walang natukoy na error sa topology, inihahanda ng software ang listahan ng KSV at Bstatus value at nagsusulat sa Avalon-MM Repeater Message port ng repeater upstream (RX). Ang RX pagkatapos ay nagpapalaganap ng listahan sa panlabas na TX (upstream). Kung hindi, sinisimulan nito ang muling pagpapatotoo at hindi pinapagana ang pag-encrypt ng TX.

4.3. Walkthrough sa Disenyo
Pagse-set up at pagpapatakbo ng HDCP sa pamamagitan ng disenyo ng HDMI halample ay binubuo ng limang stages.

1. I-set up ang hardware.
2. Bumuo ng disenyo.
3. I-edit ang HDCP key memory files upang isama ang iyong mga HDCP production key.
   a. Mag-imbak ng mga plain HDCP production key sa FPGA (Support HDCP Key Management = 0)
   b. Mag-imbak ng mga naka-encrypt na HDCP production key sa external flash memory o EEPROM (Suporta sa HDCP Key Management = 1)
4. I-compile ang disenyo.
5. View ang mga resulta.

4.3.1. I-set Up ang Hardware
Ang unang stage ng demonstrasyon ay i-set up ang hardware.
Kapag SUPPORT FRL = 0, sundin ang mga hakbang na ito para i-set up ang hardware para sa demonstration:

1. Ikonekta ang Bitec HDMI 2.0 FMC daughter card (rebisyon 11) sa Arria 10 GX development kit sa FMC port B.
2. Ikonekta ang Arria 10 GX development kit sa iyong PC gamit ang USB cable.
3. Ikonekta ang isang HDMI cable mula sa HDMI RX connector sa Bitec HDMI 2.0 FMC daughter card sa isang HDCP-enabled HDMI device, gaya ng isang graphic card na may HDMI output.
4. Ikonekta ang isa pang HDMI cable mula sa HDMI TX connector sa Bitec HDMI 2.0 FMC daughter card sa isang HDCP-enabled HDMI device, gaya ng telebisyon na may HDMI input.

Kapag SUPPORT FRL = 1, sundin ang mga hakbang na ito para i-set up ang hardware para sa pagpapakita:

1. Ikonekta ang Bitec HDMI 2.1 FMC daughter card (Rebisyon 9) sa Arria 10 GX development kit sa FMC port B.
2. Ikonekta ang Arria 10 GX development kit sa iyong PC gamit ang USB cable.
3. Ikonekta ang isang HDMI 2.1 Category 3 cable mula sa HDMI RX connector sa Bitec HDMI 2.1 FMC daughter card sa isang HDCP-enabled HDMI 2.1 source, gaya ng Quantum Data 980 48G Generator.
4. Ikonekta ang isa pang HDMI 2.1 Category 3 cable mula sa HDMI TX connector sa Bitec HDMI 2.1 FMC daughter card sa isang HDCP-enabled HDMI 2.1 sink, gaya ng
   Quantum Data 980 48G Analyzer.

4.3.2. Bumuo ng Disenyo
Pagkatapos i-set up ang hardware, kailangan mong bumuo ng disenyo.
Bago ka magsimula, tiyaking i-install ang tampok na HDCP sa software ng Intel Quartus Prime Pro Edition.

1. I-click ang Tools ➤ IP Catalog, at piliin ang Intel Arria 10 bilang target na pamilya ng device.
   Tandaan: Ang disenyo ng HDCP halampSinusuportahan lang ng le ang mga Intel Arria 10 at Intel Stratix® 10 device.
2. Sa IP Catalog, hanapin at i-double click ang HDMI Intel FPGA IP. Lumilitaw ang bagong window ng variation ng IP.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .qsys o .ip.
4. I-click ang OK. Lumilitaw ang editor ng parameter.
5. Sa tab na IP, i-configure ang nais na mga parameter para sa parehong TX at RX.
6. I-on ang parameter na Suporta sa HDCP 1.4 o Suporta sa HDCP 2.3 para buuin ang disenyo ng HDCP halample.
7. I-on ang parameter ng Support HDCP Key Management kung gusto mong iimbak ang production key ng HDCP sa isang naka-encrypt na format sa external flash memory o EEPROM. Kung hindi, i-off ang parameter ng Support HDCP Key Management para i-store ang production key ng HDCP sa plain format sa FPGA.
8. Sa Disenyo Halampsa tab, piliin ang Arria 10 HDMI RX-TX Retransmit.
9. Piliin ang Synthesis para buuin ang disenyo ng hardware halample.
10. Para sa Bumuo File I-format, piliin ang Verilog o VHDL.
11. Para sa Target Development Kit, piliin ang Arria 10 GX FPGA Development Kit. Kung pipiliin mo ang development kit, magbabago ang target na device (pinili sa hakbang 4) upang tumugma sa device sa development kit. Para sa Arria 10 GX FPGA Development Kit, ang default na device ay 10AX115S2F45I1SG.
12. I-click ang Bumuo ng Halample Design para makabuo ng proyekto files at ang software na Executable and Linking Format (ELF) programming file.

4.3.3. Isama ang HDCP Production Keys
4.3.3.1. Mag-imbak ng mga plain HDCP production key sa FPGA (Support HDCP Key Pamamahala = 0)
Pagkatapos mabuo ang disenyo, i-edit ang HDCP key memory files upang isama ang iyong mga production key.
Para isama ang mga production key, sundin ang mga hakbang na ito.

1. Hanapin ang sumusunod na key memory files sa /rtl/hdcp/ direktoryo:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Buksan ang hdcp2x_rx_kmem.v file at hanapin ang paunang natukoy na facsimile key R1 para sa Receiver Public Certificate at RX Private Key at Global Constant tulad ng ipinapakita sa examples sa ibaba.
   Figure 31. Wire Array ng Facsimile Key R1 para sa Receiver Public Certificate
   Figure 32. Wire Array ng Facsimile Key R1 para sa RX Private Key at Global Constant
   
3. Hanapin ang placeholder para sa mga production key at palitan ng sarili mong production key sa kani-kanilang wire array sa malaking endian na format.
   Figure 33. Wire Array ng HDCP Production Keys (Placeholder)
   
4. Ulitin ang Hakbang 3 para sa lahat ng iba pang key memory files. Kapag natapos mo nang isama ang iyong mga production key sa lahat ng key memory files, tiyaking ang parameter ng USE_FACSIMILE ay nakatakda sa 0 sa disenyo halampang pinakamataas na antas file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping mula sa DCP Key Files
Inilalarawan ng mga sumusunod na seksyon ang pagmamapa ng mga HDCP production key na nakaimbak sa DCP key files sa wire array ng HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v at hdcp1x_rx_kmem.v files
Para sa hdcp1x_tx_kmem.v at hdcp1x_rx_kmem.v files

• Ang dalawang ito files ay nagbabahagi ng parehong format.
• Upang matukoy ang tamang HDCP1 TX DCP key file para sa hdcp1x_tx_kmem.v, siguraduhin na ang unang 4 na byte ng file ay “0x01, 0x00, 0x00, 0x00”.
• Upang matukoy ang tamang HDCP1 RX DCP key file para sa hdcp1x_rx_kmem.v, siguraduhin na ang unang 4 na byte ng file ay “0x02, 0x00, 0x00, 0x00”.
• Ang mga susi sa DCP key files ay nasa little-endian na format. Upang gamitin sa kmem files, dapat mong i-convert ang mga ito sa big-endian.

Figure 34. Byte mapping mula sa HDCP1 TX DCP key file sa hdcp1x_tx_kmem.v

Tandaan:
Ang byte number ay ipinapakita sa ibabang format:

• Sukat ng key sa byte * key number + byte number sa kasalukuyang row + constant offset + row size sa bytes * row number.
• Ang 308*n ay nagpapahiwatig na ang bawat key set ay may 308 byte.
• Ang 7*y ay nagpapahiwatig na ang bawat hilera ay may 7 byte.

Larawan 35. HDCP1 TX DCP key file pagpuno ng mga junk value

Larawan 36. Mga Wire Array ng hdcp1x_tx_kmem.v
Example ng hdcp1x_tx_kmem.v at kung paano nagmamapa ang wire arrays nito sa example ng HDCP1 TX DCP key file sa Figure 35 sa pahina 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Para sa hdcp2x_rx_kmem.v file

• Upang matukoy ang tamang HDCP2 RX DCP key file para sa hdcp2x_rx_kmem.v, siguraduhin na ang unang 4 na byte ng file ay “0x00, 0x00, 0x00, 0x02”.
• Ang mga susi sa DCP key files ay nasa little-endian na format.

Figure 37. Byte mapping mula sa HDCP2 RX DCP key file sa hdcp2x_rx_kmem.v
Ipinapakita ng figure sa ibaba ang eksaktong byte na pagmamapa mula sa HDCP2 RX DCP key file sa hdcp2x_rx_kmem.v.

Tandaan:
Ang byte number ay ipinapakita sa ibabang format:

• Sukat ng key sa byte * key number + byte number sa kasalukuyang row + constant offset + row size sa bytes * row number.
• Ang 862*n ay nagpapahiwatig na ang bawat key set ay may 862 byte.
• Ang 16*y ay nagpapahiwatig na ang bawat hilera ay may 16 na byte. May exception sa cert_rx_prod kung saan ang ROW 32 ay may 10 bytes lang.

Larawan 38. HDCP2 RX DCP key file pagpuno ng mga junk value

Larawan 39. Mga Wire Array ng hdcp2x_rx_kmem.v
Ipinapakita ng figure na ito ang mga wire array para sa hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, at lc128_prod) na mapa sa example ng HDCP2 RX DCP key file in
Larawan 38 sa pahina 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Para sa hdcp2x_tx_kmem.v file:

• Upang matukoy ang tamang HDCP2 TX DCP key file para sa hdcp2x_tx_kmem.v, siguraduhin na ang unang 4 na byte ng file ay “0x00, 0x00, 0x00, 0x01”.
• Ang mga susi sa DCP key files ay nasa little-endian na format.
• Bilang kahalili, maaari mong ilapat ang lc128_prod mula sa hdcp2x_rx_kmem.v nang direkta sa hdcp2x_tx_kmem.v. Ang mga susi ay may parehong mga halaga.

Figure 40. Wire array ng hdcp2x_tx_kmem.v
Ipinapakita ng figure na ito ang eksaktong byte mapping mula sa HDCP2 TX DCP key file sa hdcp2x_tx_kmem.v.

4.3.3.2. Mag-imbak ng naka-encrypt na HDCP production key sa external flash memory o EEPROM (Suporta sa HDCP Key Management = 1)
Figure 41. High Level Overview ng HDCP Key Management

Kapag naka-on ang parameter na Suporta sa HDCP Key Management, hawak mo ang kontrol ng HDCP production key encryption sa pamamagitan ng paggamit ng key encryption software utility (KEYENC) at key programmer design na ibinibigay ng Intel. Dapat mong ibigay ang HDCP production key at 128 bits HDCP protection key. Ang susi ng proteksyon ng HDCP
ine-encrypt ang production key ng HDCP at iniimbak ang key sa external flash memory (para sa halample, EEPROM) sa HDMI daughter card.
I-on ang parameter ng Support HDCP Key Management at ang key decryption feature (KEYDEC) ay magiging available sa mga HDCP IP core. Ang parehong proteksyon ng HDCP
key ay dapat gamitin sa KEYDEC upang kunin ang HDCP production keys sa oras ng pagtakbo para sa pagproseso ng mga makina. Sinusuportahan ng KEYENC at KEYDEC ang Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM at mga katugmang I2C EEPROM device na may hindi bababa sa 16-Kbit na laki ng rom.

Tandaan:

1. Para sa HDMI 2.0 FMC daughter card Revision 11, tiyaking ang EEPROM sa daughter card ay Atmel AT24CS32. Mayroong dalawang magkaibang laki ng EEPROM na ginagamit sa Bitec HDMI 2.0 FMC daughter card Revision 11.
2. Kung dati mong ginamit ang KEYENC upang i-encrypt ang mga HDCP production key at i-on ang Suporta sa HDCP Key Management sa bersyon 21.2 o mas maaga, kailangan mong muling i-encrypt ang HDCP production key gamit ang KEYENC software utility at muling buuin ang HDCP IP mula sa bersyon 21.3
   pasulong.

4.3.3.2.1. Intel KEYENC
Ang KEYENC ay isang command line software utility na ginagamit ng Intel para i-encrypt ang mga HDCP production key na may 128 bits na HDCP protection key na ibinibigay mo. Ang KEYENC ay naglalabas ng mga naka-encrypt na HDCP production key sa hex o bin o header file pormat. Ang KEYENC ay bumubuo rin ng mif file naglalaman ng iyong ibinigay na 128 bits HDCP protection key. KEYDEC
nangangailangan ng mif file.

Kinakailangan ng System:

1. x86 64-bit na makina na may Windows 10 OS
2. Visual C++ Redistributable package para sa Visual Studio 2019(x64)

Tandaan:
Dapat mong i-install ang Microsoft Visual C++ para sa VS 2019. Maaari mong suriin kung ang Visual C++ na muling maipamahagi ay naka-install mula sa Windows ➤ Control Panel ➤ Mga Programa at Tampok. Kung naka-install ang Microsoft Visual C++, makikita mo ang Visual C++ xxxx
Naipapamahagi muli (x64). Kung hindi, maaari mong i-download at i-install ang Visual C++
Naipapamahagi muli mula sa Microsoft website. Sumangguni sa kaugnay na impormasyon para sa download link.

Talahanayan 55. KEYENC Command Line Options

Mga Pagpipilian sa Command Line	Pangangatwiran/Paglalarawan
-k	<HDCP protection key file> Text file naglalaman lamang ng 128 bits HDCP protection key sa hexadecimal. Halample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 transmitter production key file mula sa DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 receiver production key file mula sa DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 transmitter production key file mula sa DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 receiver production key file mula sa DCP (.bin file)
-hdcp1txkeys	Tukuyin ang hanay ng key para sa napiling input (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm kung saan n = key start (1 o >1) m = key end (n o >n) Halample: Pumili ng 1 hanggang 1000 key mula sa bawat HDCP 1.4 TX, HDCP 1.4 RX at HCDP 2.3 RX production key file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
nagpatuloy...

Mga Pagpipilian sa Command Line	Pangangatwiran/Paglalarawan
	Tandaan: 1. Kung hindi ka gumagamit ng anumang HDCP production key file, hindi mo kakailanganin ang hanay ng HDCP key. Kung hindi mo ginagamit ang argumento sa command line, ang default na hanay ng key ay 0. 2. Maaari ka ring pumili ng iba't ibang index ng mga key para sa mga HDCP production key file. Gayunpaman, dapat tumugma ang bilang ng mga susi sa mga napiling opsyon. Example: Pumili ng iba't ibang 100 key Pumili ng unang 100 key mula sa HDCP 1.4 TX production keys file “-hdcp1txkeys 1-100” Pumili ng mga key 300 hanggang 400 para sa HDCP 1.4 RX production key file “-hdcp1rxkeys 300-400” Pumili ng mga key 600 hanggang 700 para sa HDCP 2.3 RX production key file “-hdcp2rxkeys 600-700”
-o	Output file pormat . Ang default ay hex file. Bumuo ng naka-encrypt na HDCP production key sa binary file format: -o bin Bumuo ng mga naka-encrypt na HDCP production key sa hex file format: -o hex Bumuo ng mga naka-encrypt na HDCP production key sa header file format: -oh
– mga check-key	I-print ang bilang ng mga key na available sa input files. Halample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-key
	Tandaan: gumamit ng parameter –check-keys sa dulo ng command line tulad ng nabanggit sa itaas halample.
–bersyon	I-print ang numero ng bersyon ng KEYENC

Maaari mong piliing piliin ang HDCP 1.4 at/o HDCP 2.3 production key upang i-encrypt. Para kay example, para gumamit lang ng HDCP 2.3 RX production key para i-encrypt, gamitin lang -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys sa mga parameter ng command line.
Talahanayan 56. Gabay sa Mensahe ng Karaniwang Error ng KEYENC

Mensahe ng Error	Patnubay
ERROR: HDCP protection key file nawawala	Nawawala ang parameter ng command line -k file>
ERROR: dapat na 32 hex digit ang key (hal. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Susi ng proteksyon ng HDCP file dapat ay naglalaman lamang ng HDCP protection key sa 32 hexadecimal digit.
ERROR: Mangyaring tukuyin ang hanay ng key	Ang hanay ng key ay hindi tinukoy para sa ibinigay na input na mga key ng produksyon ng HDCP file.
ERROR: Di-wastong hanay ng key	Ang hanay ng key na tinukoy para sa -hdcp1txkeys o -hdcp1rxkeys o -hdcp2rxkeys ay hindi tama.
ERROR: hindi makagawaFilepangalan>	Suriin ang pahintulot ng folder mula sa keyenc.exe ay pinapatakbo.
ERROR: -hdcp1txkeys input ay hindi wasto	Di-wasto ang format ng hanay ng input key para sa mga production key ng HDCP 1.4 TX. Ang tamang format ay “-hdcp1txkeys nm” kung saan n >= 1, m >= n
ERROR: -hdcp1rxkeys input ay hindi wasto	Di-wasto ang format ng hanay ng input key para sa mga production key ng HDCP 1.4 RX. Ang tamang format ay “-hdcp1rxkeys nm” kung saan n >= 1, m >= n
ERROR: -hdcp2rxkeys input ay hindi wasto	Di-wasto ang format ng hanay ng input key para sa mga production key ng HDCP 2.3 RX. Ang tamang format ay “-hdcp2rxkeys nm” kung saan n >= 1, m >= n
nagpatuloy...

Mensahe ng Error	Patnubay
ERROR: Di-wasto file <filepangalan>	Di-wastong mga production key ng HDCP file.
ERROR: file nawawala ang uri para sa -o na opsyon	Nawawala ang parameter ng command line para sa –o .
ERROR: hindi wasto filepangalan -filepangalan>	<filepangalan> ay hindi wasto, mangyaring gamitin ang wasto filepangalan na walang mga espesyal na karakter.

I-encrypt ang Single Key para sa Single EEPROM
Patakbuhin ang sumusunod na command line mula sa command prompt ng Windows upang i-encrypt ang solong key ng HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX at HDCP 2.3 RX na may output file format ng header file para sa solong EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

I-encrypt ang N Keys para sa N EEPROMs
Patakbuhin ang sumusunod na command line mula sa command prompt ng Windows upang i-encrypt ang N key (simula sa key 1) ng HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX at HDCP 2.3 RX na may output file format ng hex file para sa N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex kung saan ang N ay >= 1 at dapat tumugma sa lahat ng opsyon.

Kaugnay na Impormasyon
Microsoft Visual C++ para sa Visual Studio 2019
Nagbibigay ng Microsoft Visual C++ x86 redistributable package (vc_redist.x86.exe) para sa pag-download. Kung magbabago ang link, inirerekomenda ka ng Intel na maghanap sa "Visual C++ na maipamahagi muli" mula sa Microsoft search engine.

4.3.3.2.2. Key Programmer
Upang i-program ang naka-encrypt na HDCP production key sa EEPROM, sundin ang mga hakbang na ito:

1. Kopyahin ang pangunahing disenyo ng programmer filemula sa sumusunod na landas patungo sa iyong gumaganang direktoryo: /hdcp2x/hw_demo/key_programmer/
2. Kopyahin ang header ng software file (hdcp_key .h) na nabuo mula sa KEYENC software utility (seksyon I-encrypt ang Single Key para sa Single EEPROM sa pahina 113 ) sa software/key_programmer_src/ directory at palitan ang pangalan nito bilang hdcp_key.h.
3. Patakbuhin ang ./runall.tcl. Isinasagawa ng script na ito ang mga sumusunod na utos:
   • Bumuo ng IP catalog files
   • Bumuo ng sistema ng Platform Designer
   • Gumawa ng proyekto ng Intel Quartus Prime
   • Gumawa ng software workspace at buuin ang software
   • Magsagawa ng buong compilation
4. I-download ang Software Object File (.sof) sa FPGA para i-program ang naka-encrypt na HDCP production key sa EEPROM.

Buuin ang disenyo ng Stratix 10 HDMI RX-TX Retransmit halampna may mga parameter na Support HDCP 2.3 at Support HDCP 1.4 na naka-on, pagkatapos ay sundin ang sumusunod na hakbang upang isama ang HDCP protection key.

• Kopyahin ang mif file (hdcp_kmem.mif) na nabuo mula sa KEYENC software utility (seksyon I-encrypt ang Single Key para sa Single EEPROM sa pahina 113) hanggang sa /quartus/hdcp/ direktoryo.

4.3.4. I-compile ang Disenyo
Pagkatapos mong isama ang iyong sariling plain HDCP production key sa FPGA o i-program ang naka-encrypt na HDCP production key sa EEPROM, maaari mo na ngayong i-compile ang disenyo.

1. Ilunsad ang software ng Intel Quartus Prime Pro Edition at buksan /quartus/a10_hdmi2_demo.qpf.
2. I-click ang Processing ➤ Simulan ang Compilation.

4.3.5. View ang mga Resulta
Sa pagtatapos ng demonstrasyon, magagawa mong view ang mga resulta sa HDCPenabled HDMI external sink.
Upang view ang mga resulta ng demonstrasyon, sundin ang mga hakbang na ito:

1. Paganahin ang Intel FPGA board.
2. Palitan ang direktoryo sa /quartus/.
3. I-type ang sumusunod na command sa Nios II Command Shell upang i-download ang Software Object File (.sof) sa FPGA. nios2-configure-sof output_files/ .sof
4. I-power up ang HDCP-enabled HDMI external source at sink (kung hindi mo pa nagagawa). Ipinapakita ng HDMI external sink ang output ng iyong HDMI external source.

4.3.5.1. Mga Push Button at LED Function
Gamitin ang mga push button at LED function sa board para kontrolin ang iyong demonstrasyon.

Talahanayan 57. Push Button at LED Indicators (SUPPORT FRL = 0)

Push Button/LED	Mga pag-andar
cpu_resetn	Pindutin nang isang beses upang isagawa ang pag-reset ng system.
user_pb[0]	Pindutin nang isang beses upang i-toggle ang signal ng HPD sa karaniwang pinagmulan ng HDMI.
user_pb[1]	• Pindutin nang matagal upang turuan ang TX core na ipadala ang DVI na naka-encode na signal. • Bitawan para ipadala ang signal na naka-encode ng HDMI. • Tiyaking nasa 8 bpc RGB color space ang papasok na video.
user_pb[2]	• Pindutin nang matagal upang turuan ang TX core na ihinto ang pagpapadala ng InfoFrames mula sa mga signal ng sideband. • I-release upang ipagpatuloy ang pagpapadala ng InfoFrames mula sa mga sideband signal.
pinangungunahan ng user[0]	Katayuan ng lock ng RX HDMI PLL. • 0: Naka-unlock • 1: Naka-lock
pinangungunahan ng user[1]	Katayuan ng RX HDMI core lock • 0: Hindi bababa sa 1 channel ang naka-unlock • 1: Naka-lock ang lahat ng 3 channel
pinangungunahan ng user[2]	RX HDCP1x IP decryption status. • 0: Hindi aktibo • 1: Aktibo
pinangungunahan ng user[3]	RX HDCP2x IP decryption status. • 0: Hindi aktibo • 1: Aktibo
pinangungunahan ng user[4]	Katayuan ng lock ng TX HDMI PLL. • 0: Naka-unlock • 1: Naka-lock
pinangungunahan ng user[5]	Katayuan ng lock ng TX transceiver PLL. • 0: Naka-unlock • 1: Naka-lock
pinangungunahan ng user[6]	TX HDCP1x IP encryption status. • 0: Hindi aktibo • 1: Aktibo
pinangungunahan ng user[7]	TX HDCP2x IP encryption status. • 0: Hindi aktibo • 1: Aktibo

Talahanayan 58. Push Button at LED Indicators (SUPPORT FRL = 1)

Push Button/LED	Mga pag-andar
cpu_resetn	Pindutin nang isang beses upang isagawa ang pag-reset ng system.
user_dipsw	DIP switch na tinukoy ng user para i-toggle ang passthrough mode. • OFF (default na posisyon) = Passthrough Nakukuha ng HDMI RX sa FPGA ang EDID mula sa panlabas na lababo at inilalahad ito sa panlabas na pinagmulan kung saan ito konektado. • ON = Maaari mong kontrolin ang RX maximum FRL rate mula sa Nios II terminal. Binabago ng command ang RX EDID sa pamamagitan ng pagmamanipula sa maximum na halaga ng rate ng FRL. Sumangguni sa Pagpapatakbo ng Disenyo sa Iba't ibang FRL Rate sa pahina 33 para sa karagdagang impormasyon tungkol sa pagtatakda ng iba't ibang mga rate ng FRL.
nagpatuloy...

Push Button/LED	Mga pag-andar
user_pb[0]	Pindutin nang isang beses upang i-toggle ang signal ng HPD sa karaniwang pinagmulan ng HDMI.
user_pb[1]	Nakareserba.
user_pb[2]	Pindutin nang isang beses upang basahin ang mga rehistro ng SCDC mula sa lababo na konektado sa TX ng Bitec HDMI 2.1 FMC daughter card. Tandaan: Upang paganahin ang pagbabasa, dapat mong itakda ang DEBUG_MODE sa 1 sa software.
user_led_g[0]	Katayuan ng lock ng PLL na orasan ng RX FRL. • 0: Naka-unlock • 1: Naka-lock
user_led_g[1]	Katayuan ng lock ng video ng RX HDMI. • 0: Naka-unlock • 1: Naka-lock
user_led_g[2]	RX HDCP1x IP decryption status. • 0: Hindi aktibo • 1: Aktibo
user_led_g[3]	RX HDCP2x IP decryption status. • 0: Hindi aktibo • 1: Aktibo
user_led_g[4]	TX FRL clock PLL lock status. • 0: Naka-unlock • 1: Naka-lock
user_led_g[5]	TX HDMI video lock status. • 0 = Naka-unlock • 1 = Naka-lock
user_led_g[6]	TX HDCP1x IP encryption status. • 0: Hindi aktibo • 1: Aktibo
user_led_g[7]	TX HDCP2x IP encryption status. • 0: Hindi aktibo • 1: Aktibo

4.4. Proteksyon ng Encryption Key na Naka-embed sa FPGA Design
Maraming mga disenyo ng FPGA ang nagpapatupad ng encryption, at madalas na kailangang mag-embed ng mga lihim na key sa bitstream ng FPGA. Sa mga mas bagong pamilya ng device, gaya ng Intel Stratix 10 at Intel Agilex, mayroong block ng Secure Device Manager na secure na makakapagbigay at makakapamahala ng mga sikretong key na ito. Kung saan ang mga tampok na ito ay hindi umiiral, maaari mong i-secure ang nilalaman ng FPGA bitstream, kabilang ang anumang naka-embed na lihim na mga key ng user, na may encryption.
Ang mga susi ng user ay dapat na panatilihing secure sa loob ng iyong kapaligiran sa disenyo, at perpektong idagdag sa disenyo gamit ang isang awtomatikong secure na proseso. Ipinapakita ng mga sumusunod na hakbang kung paano mo maipapatupad ang naturang proseso gamit ang mga tool ng Intel Quartus Prime.

1. Bumuo at i-optimize ang HDL sa Intel Quartus Prime sa isang hindi secure na kapaligiran.
2. Ilipat ang disenyo sa isang secure na kapaligiran at ipatupad ang isang automated na proseso upang i-update ang sikretong key. Ang on-chip memory ay naka-embed sa key value. Kapag ang key ay na-update, ang memory initialization file (.mif) ay maaaring magbago at ang “quartus_cdb –update_mif” na daloy ng assembler ay maaaring baguhin ang HDCP protection key nang hindi muling kino-compile. Ang hakbang na ito ay napakabilis na tumakbo at pinapanatili ang orihinal na timing.
3. Ang Intel Quartus Prime bitstream pagkatapos ay i-encrypt gamit ang FPGA key bago ilipat ang naka-encrypt na bitstream pabalik sa hindi secure na kapaligiran para sa huling pagsubok at pag-deploy.

Inirerekomenda na huwag paganahin ang lahat ng pag-access sa pag-debug na maaaring mabawi ang sikretong key mula sa FPGA. Maaari mong ganap na hindi paganahin ang mga kakayahan sa pag-debug sa pamamagitan ng hindi pagpapagana ng JTAG port, o piliing huwag paganahin at mulingview na walang mga feature sa pag-debug gaya ng in-system memory editor o Signal Tap ang makakabawi sa key. Sumangguni sa AN 556: Paggamit ng Design Security Features sa Intel FPGAs para sa karagdagang impormasyon sa paggamit ng FPGA security features kabilang ang mga partikular na hakbang kung paano i-encrypt ang FPGA bitstream at i-configure ang mga opsyon sa seguridad tulad ng hindi pagpapagana ng JTAG access.

Tandaan:
Maaari mong isaalang-alang ang karagdagang hakbang ng obfuscation o pag-encrypt gamit ang isa pang key ng secret key sa MIF storage.
Kaugnay na Impormasyon
AN 556: Paggamit ng Design Security Features sa mga Intel FPGA

4.5. Mga Pagsasaalang-alang sa Seguridad
Kapag ginagamit ang tampok na HDCP, tandaan ang mga sumusunod na pagsasaalang-alang sa seguridad.

• Kapag nagdidisenyo ng repeater system, dapat mong harangan ang natanggap na video mula sa pagpasok sa TX IP sa mga sumusunod na kondisyon:
  — Kung ang natanggap na video ay HDCP-encrypted (ibig sabihin, encryption status hdcp1_enabled o hdcp2_enabled mula sa RX IP ay iginiit) at ang ipinadalang video ay hindi HDCP-encrypted (ibig sabihin, encryption status hdcp1_enabled o hdcp2_enabled mula sa TX IP ay hindi iginiit).
  — Kung ang natanggap na video ay HDCP TYPE 1 (ibig sabihin, ang streamid_type mula sa RX IP ay iginiit) at ang ipinadalang video ay HDCP 1.4 na naka-encrypt (ibig sabihin, ang encryption status hdcp1_enabled mula sa TX IP ay iginiit)
• Dapat mong panatilihin ang pagiging kumpidensyal at integridad ng iyong mga susi sa produksyon ng HDCP, at anumang mga susi sa pag-encrypt ng user.
• Lubos na inirerekomenda ng Intel na bumuo ng anumang mga proyekto at pinagmulan ng disenyo ng Intel Quartus Prime files na naglalaman ng mga encryption key sa isang secure na compute environment para protektahan ang mga key.
• Lubos na inirerekomenda ng Intel na gamitin mo ang mga tampok na panseguridad ng disenyo sa mga FPGA para protektahan ang disenyo, kabilang ang anumang naka-embed na encryption key, mula sa hindi awtorisadong pagkopya, reverse engineering, at tampering

Kaugnay na Impormasyon
AN 556: Paggamit ng Design Security Features sa mga Intel FPGA

4.6. Mga Alituntunin sa Pag-debug
Inilalarawan ng seksyong ito ang kapaki-pakinabang na signal ng status ng HDCP at mga parameter ng software na maaaring magamit para sa pag-debug. Naglalaman din ito ng mga madalas itanong (FAQ) tungkol sa pagpapatakbo ng disenyo halample.

4.6.1. Mga Senyales ng Katayuan ng HDCP
Mayroong ilang mga signal na kapaki-pakinabang upang matukoy ang gumaganang kondisyon ng mga HDCP IP core. Ang mga signal na ito ay magagamit sa disenyo halample top-level at nakatali sa onboard LEDs:

Pangalan ng Signal	Function
hdcp1_enabled_rx	RX HDCP1x IP Decryption Status 0: Hindi Aktibo 1: Aktibo
hdcp2_enabled_rx	RX HDCP2x IP Decryption Status 0: Hindi Aktibo 1: Aktibo
hdcp1_enabled_tx	TX HDCP1x IP Encryption Status 0: Hindi Aktibo 1: Aktibo
hdcp2_enabled_tx	TX HDCP2x IP Encryption Status 0: Hindi Aktibo 1: Aktibo

Sumangguni sa Talahanayan 57 sa pahina 115 at Talahanayan 58 sa pahina 115 para sa kani-kanilang mga pagkakalagay ng LED.
Ang aktibong estado ng mga signal na ito ay nagpapahiwatig na ang HDCP IP ay napatotohanan at tumatanggap/nagpapadala ng naka-encrypt na video stream. Para sa bawat direksyon, HDCP1x o HDCP2x lang
aktibo ang mga signal ng status ng encryption/decryption. Para kay exampKung gayon, kung ang hdcp1_enabled_rx o hdcp2_enabled_rx ay aktibo, ang HDCP sa gilid ng RX ay pinagana at ide-decrypt ang naka-encrypt na video stream mula sa panlabas na pinagmulan ng video.

4.6.2. Pagbabago ng HDCP Software Parameter
Upang mapadali ang proseso ng pag-debug ng HDCP, maaari mong baguhin ang mga parameter sa hdcp.c.
Ang talahanayan sa ibaba ay nagbubuod sa listahan ng mga na-configure na parameter at ang kanilang mga function.

Parameter	Function
SUPPORT_HDCP1X	Paganahin ang HDCP 1.4 sa gilid ng TX
SUPPORT_HDCP2X	Paganahin ang HDCP 2.3 sa gilid ng TX
DEBUG_MODE_HDCP	Paganahin ang mga mensahe sa pag-debug para sa TX HDCP
REPEATER_MODE	Paganahin ang repeater mode para sa disenyo ng HDCP halample

Para baguhin ang mga parameter, baguhin ang mga value sa mga gustong value sa hdcp.c. Bago simulan ang compilation, gawin ang sumusunod na pagbabago sa build_sw_hdcp.sh:

1. Hanapin ang sumusunod na linya at ikomento ito upang maiwasan ang binagong software file pinapalitan ng orihinal files mula sa landas ng pag-install ng Intel Quartus Prime Software.
   
2.  Patakbuhin ang "./build_sw_hdcp.sh" upang i-compile ang na-update na software.
3. Ang nabuong .elf file maaaring isama sa disenyo sa pamamagitan ng dalawang pamamaraan:
   a. Patakbuhin ang "nios2-download -g file pangalan>". I-reset ang system pagkatapos makumpleto ang proseso ng pag-download upang matiyak ang wastong paggana.
   b. Patakbuhin ang "quartus_cdb --update_mif" upang i-update ang pagsisimula ng memorya files. Patakbuhin ang assembler upang makabuo ng bagong .sof file na kinabibilangan ng na-update na software.

4.6.3. Mga Madalas Itanong (FAQ)
Talahanayan 59. Mga Sintomas at Alituntunin ng Pagkabigo

Numero	Sintomas ng Pagkabigo	Patnubay
1.	Ang RX ay tumatanggap ng naka-encrypt na video, ngunit ang TX ay nagpapadala ng isang static na video sa asul o itim na kulay.	Ito ay dahil sa hindi matagumpay na pagpapatotoo ng TX na may panlabas na lababo. Ang isang repeater na may kakayahang HDCP ay hindi dapat magpadala ng video sa hindi naka-encrypt na format kung ang papasok na video mula sa upstream ay naka-encrypt. Upang makamit ito, pinapalitan ng static na video na may asul o itim na kulay ang papalabas na video kapag hindi aktibo ang signal ng status ng TX HDCP encryption habang aktibo ang signal ng status ng RX HDCP decryption. Para sa eksaktong mga alituntunin, sumangguni sa Mga Pagsasaalang-alang sa Seguridad sa pahina 117. Gayunpaman, ang gawi na ito ay maaaring hadlangan ang proseso ng pag-debug kapag pinapagana ang disenyo ng HDCP. Nasa ibaba ang paraan upang hindi paganahin ang pagharang ng video sa disenyo halample: 1. Hanapin ang sumusunod na koneksyon sa port sa tuktok na antas ng disenyo halample. Ang port na ito ay kabilang sa hdmi_tx_top module. 2. Baguhin ang koneksyon sa port sa sumusunod na linya:
2.	Aktibo ang signal ng status ng TX HDCP encryption ngunit ipinapakita ang larawan ng snow sa downstream sink.	Ito ay dahil sa hindi nai-decrypt ng downstream na lababo ang papalabas na naka-encrypt na video nang tama. Tiyaking ibibigay mo ang global constant (LC128) sa TX HDCP IP. Ang halaga ay dapat na ang halaga ng produksyon at tama.
3.	Ang TX HDCP encryption status signal ay hindi matatag o palaging hindi aktibo.	Ito ay dahil sa hindi matagumpay na pagpapatotoo ng TX na may downstream sink. Upang mapadali ang proseso ng pag-debug, maaari mong paganahin ang DEBUG_MODE_HDCP parameter sa hdcp.c. Sumangguni sa Pagbabago ng HDCP Software Parameter sa pahina 118 sa mga alituntunin. Ang sumusunod na 3a-3c ay maaaring ang mga posibleng dahilan ng hindi matagumpay na pagpapatotoo ng TX.
3a.	Ang log ng software debug ay patuloy na nagpi-print ng mensaheng ito "Ang HDCP 1.4 ay hindi suportado ng downstream (Rx)".	Ang mensahe ay nagpapahiwatig na ang downstream sink ay hindi sumusuporta sa parehong HDCP 2.3 at HDCP 1.4. Tiyaking sinusuportahan ng downstream sink ang HDCP 2.3 o HDCP 1.4.
3b.	Nabigo ang pagpapatotoo ng TX sa kalahati.	Ito ay dahil sa anumang bahagi ng TX authentication tulad ng signature verification, locality check atbp ay maaaring mabigo. Siguraduhin na ang downstream sink ay gumagamit ng production key ngunit hindi facsimile key.
3c.	Ang log ng software debug ay patuloy na nagpi-print ng “Muling pagpapatunay	Ang mensaheng ito ay nagpapahiwatig na ang downstream sink ay humiling ng muling pagpapatotoo dahil ang natanggap na video ay hindi na-decrypt nang tama. Tiyaking ibibigay mo ang global constant (LC128) sa TX HDCP IP. Ang halaga ay dapat na ang halaga ng produksyon at ang halaga ay tama.
nagpatuloy...

Numero	Sintomas ng Pagkabigo	Patnubay
	ay kinakailangan” pagkatapos makumpleto ang pagpapatunay ng HDCP.
4.	Hindi aktibo ang signal ng status ng decryption ng RX HDCP bagama't pinagana ng upstream source ang HDCP.	Ito ay nagpapahiwatig na ang RX HDCP IP ay hindi nakamit ang napatotohanan na estado. Bilang default, ang REPEATER_MODE ang parameter ay pinagana sa disenyo halample. Kung ang REPEATER_MODE ay pinagana, tiyaking napatotohanan ang TX HDCP IP. Kapag ang REPEATER_MODE Ang parameter ay pinagana, ang RX HDCP IP ay sumusubok sa pagpapatunay bilang isang repeater kung ang TX ay konektado sa isang lababo na may kakayahang HDCP. Ang pagpapatotoo ay humihinto sa kalagitnaan habang naghihintay para sa TX HDCP IP na makumpleto ang pagpapatotoo sa downstream sink at ipasa ang RECEIVERID_LIST sa RX HDCP IP. Ang timeout gaya ng tinukoy sa Detalye ng HDCP ay 2 segundo. Kung hindi makumpleto ng TX HDCP IP ang authentication sa panahong ito, ituturing ng upstream source ang authentication bilang nabigo at sinisimulan ang muling pagpapatotoo gaya ng tinukoy sa HDCP Specification.
		Tandaan: • Sumangguni sa Pagbabago ng HDCP Software Parameter sa pahina 118 para sa paraan upang hindi paganahin ang REPEATER_MODE parameter para sa layunin ng pag-debug. Matapos i-disable ang REPEATER_MODE parameter, palaging sinusubukan ng RX HDCP IP ang pagpapatunay bilang isang endpoint receiver. Ang TX HDCP IP ay hindi gate ang proseso ng pagpapatunay.
		• Kung ang REPEATER_MODE parameter ay hindi pinagana, siguraduhin na ang HDCP key na ibinigay sa HDCP IP ay ang halaga ng produksyon at ang halaga ay tama.
5.	Ang signal ng status ng decryption ng RX HDCP ay hindi matatag.	Nangangahulugan ito na ang RX HDCP IP ay humiling ng muling pagpapatotoo pagkatapos na makamit ang na-authenticate na estado. Marahil ito ay dahil sa ang papasok na naka-encrypt na video ay hindi na-decrypt ng tama ng RX HDCP IP. Tiyaking ang global constant (LC128) na ibinigay sa RX HDCP IP core ay production value at tama ang value.

HDMI Intel Arria 10 FPGA IP Design Halample User Guide Archives

Para sa pinakabago at nakaraang mga bersyon ng gabay sa gumagamit na ito, sumangguni sa HDMI Intel® Arria 10 FPGA IP Design Example Gabay sa Gumagamit. Kung hindi nakalista ang isang IP o bersyon ng software, nalalapat ang gabay sa gumagamit para sa nakaraang bersyon ng IP o software.
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, IP
ang mga core ay may bagong IP versioning scheme.

Kasaysayan ng Pagbabago para sa HDMI Intel Arria 10 FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2022.12.27	22.4	19.7.1	Nagdagdag ng bagong parameter para sa pagpili ng HDMI daughter card revision sa seksyong Hardware and Software Requirements ng design example para sa HDMI 2.0 (non-FRL mode).
2022.07.29	22.2	19.7.0	• Abiso ng pag-alis ng bahagi ng Cygwin mula sa bersyon ng Windows* ng Nios II EDS at ang pangangailangang mag-install ng WSL para sa mga user ng Windows*. • Na-update na bersyon ng daughter card mula sa Rebisyon 4 hanggang 9 kung saan naaangkop sa buong dokumento.
2021.11.12	21.3	19.6.1	• Na-update ang subsection I-store ang naka-encrypt na HDCP production key sa external flash memory o EEPROM (Support HDCP Key Management = 1) upang ilarawan ang bagong key encryption software utility (KEYENC). • Inalis ang mga sumusunod na figure: — Data array ng Facsimile Key R1 para sa RX Private Key — Mga array ng data ng HDCP Production Keys (Placeholder) — Data array ng HDCP Protection Key (Predefined key) — Pinasimulan ang key ng proteksyon ng HDCP sa hdcp2x_tx_kmem.mif — Pinasimulan ang key ng proteksyon ng HDCP sa hdcp1x_rx_kmem.mif — Pinasimulan ang key ng proteksyon ng HDCP sa hdcp1x_tx_kmem.mif • Inilipat ang subsection na HDCP Key Mapping mula sa DCP Key Files mula sa Debug Guidelines to Store plain HDCP production keys sa FPGA (Support HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Inalis ang reference sa ncsim
2021.05.12	21.1	19.6.0	• Idinagdag Kapag SUPPORT FRL = 1 o SUPPORT HDCP KEY MANAGEMENT = 1 sa paglalarawan para sa Figure 29 HDCP Over HDMI Design Exampang Block Diagram. • Idinagdag ang mga hakbang sa HDCP key memory files sa Design Walkthrough. • Idinagdag Kapag SUPPORT FRL = 0 sa seksyong I-setup ang ardware. • Idinagdag ang hakbang upang i-on ang parameter ng Support HDCP Key Management sa Bumuo ng Disenyo. • Nagdagdag ng bagong subsection I-store ang naka-encrypt na HDCP production key sa external flash memory o EEPROM (Support HDCP Key Management = 1).
nagpatuloy...

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
			• Pinalitan ang pangalan ng Table Push Button at LED Indicator sa Push Button at LED Indicator (SUPPORT FRL = 0). • Nagdagdag ng Table Push Button at LED Indicators (SUPPORT FRL = 1). • Nagdagdag ng bagong kabanata Proteksyon ng Encryption Key na Naka-embed sa FPGA Design. • Nagdagdag ng bagong kabanata Mga Alituntunin sa Pag-debug at mga subseksyon Mga Signal ng Katayuan ng HDCP, Pagbabago ng Parameter ng Software ng HDCP at Mga Madalas Itanong.
2021.04.01	21.1	19.6.0	• Kinakailangan ang Na-update na Mga Bahagi ng Figure para sa RX-Only o TX-Only na Disenyo. • Na-update na Talaan na Binuo ng RTL Files. • Updated Figure HDMI RX Top Components. • Inalis ang Proseso ng Pagsasanay sa Nangungunang Link ng HDMI RX. • Na-update ang mga hakbang sa Pagpapatakbo ng Disenyo sa Iba't ibang FRL Rate. • Na-update na Larawan HDMI 2.1 Disenyo Halample Clocking Scheme. • Nai-update na Mga Signal ng Table Clocking Scheme. • Na-update na Figure HDMI RX-TX Block Diagram upang magdagdag ng koneksyon mula sa Transceiver Arbiter patungo sa TX sa itaas.
2020.09.28	20.3	19.5.0	• Inalis ang tala na ang disenyo ng HDMI 2.1 halampAng sa FRL mode ay sumusuporta lamang sa speed grade –1 na device sa HDMI Intel FPGA IP Design ExampGabay sa Mabilis na Pagsisimula para sa Mga Intel Arria 10 Device at HDMI 2.1 Design Halample (Suporta sa FRL = 1) na mga seksyon. Sinusuportahan ng disenyo ang lahat ng mga grado ng bilis. • Inalis ang impormasyon ng ls_clk mula sa lahat ng disenyo ng HDMI 2.1 halampmga kaugnay na seksyon. Ang ls_clk domain ay hindi na ginagamit sa disenyo halample. • Na-update ang mga block diagram para sa HDMI 2.1 na disenyo halample sa FRL mode sa HDMI 2.1 Design Halample (Suporta sa FRL = 1), Paglikha ng RX- Only o TX-Only na Mga Disenyong Bahagi ng Disenyo, at mga seksyon ng Clocking Scheme. • Na-update ang mga direktoryo at nabuo files listahan sa mga seksyon ng Istruktura ng Direktoryo. • Inalis ang mga hindi nauugnay na signal, at idinagdag o na-edit ang paglalarawan ng sumusunod na disenyo ng HDMI 2.1 halampmga signal sa seksyong Interface Signals: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* signal — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Idinagdag ang mga sumusunod na parameter sa seksyong Mga Parameter ng Disenyo ng RTL: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — GAMITIN ang FPLL — POLARITY_INVERSION
nagpatuloy...

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
			• Na-update ang mga block diagram para sa HDMI 2.0 na disenyo halample para sa software ng Intel Quartus Prime Pro Edition sa HDMI 2.0 Design Example (Suporta sa FRL = 0), Paglikha ng RX-Only o TX-Only na Mga Bahagi ng Disenyo ng Disenyo, at mga seksyon ng Clocking Scheme. • Na-update ang orasan at i-reset ang mga pangalan ng signal sa Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering section. • Inalis ang mga hindi nauugnay na signal, at idinagdag o na-edit ang paglalarawan ng sumusunod na disenyo ng HDMI 2.0 halampmga signal sa seksyong Interface Signals: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — mga signal ng nios_tx_i2c* — mga signal ng hdmi_ti_i2c* — tx_i2c_avalon* signal — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — mga signal ng i2c_master* — mga signal ng nios_tx_i2c* — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* signal — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* signal • Nagdagdag ng tala na ang simulation testbench ay hindi suportado para sa mga disenyo na may Isama ang I2C na-enable ang parameter at na-update ang mensahe ng simulation sa seksyong Simulation Testbench. • Na-update ang seksyong Pag-upgrade ng Iyong Disenyo.
2020.04.13	20.1	19.4.0	• Nagdagdag ng tala na ang disenyo ng HDMI 2.1 halampAng sa FRL mode ay sumusuporta lamang sa speed grade –1 na device sa HDMI Intel FPGA IP Design ExampGabay sa Mabilis na Pagsisimula para sa Mga Intel Arria 10 Device at Detalyadong Paglalarawan para sa HDMI 2.1 Design Halample (Suporta sa FRL = 1) na mga seksyon. • Inilipat ang HDCP Over HDMI Design Halamppara sa seksyong Intel Arria 10 Devices mula sa HDMI Intel FPGA IP User Guide. • In-edit ang seksyong Simulating the Design para isama ang mga audio sample generator, sideband data generator, at auxiliary data generator at na-update ang matagumpay na simulation message. • Inalis ang tala na ang nakasaad na simulation ay magagamit lamang para sa Suportahan ang FRL tala ng mga disenyong may kapansanan. Ang simulation ay magagamit na ngayon para sa Suportahan ang FRL naka-enable din ang mga disenyo. • Na-update ang paglalarawan ng tampok sa Detalyadong Paglalarawan para sa HDMI 2.1 Design Halample (Support FRL Enabled) na seksyon.
nagpatuloy...

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
			• Na-edit ang block diagram sa HDMI 2.1 RX-TX Design Block Diagram, Mga Bahagi ng Disenyo, at Paggawa ng mga seksyong RX-Only o TX-Only Designs para sa HDMI 2.1 na disenyo example. Nagdagdag ng mga bagong bahagi at inalis na mga bahagi na hindi na naaangkop. • Na-edit ang main.c script na pagtuturo sa seksyong Paglikha ng RX-Only o TX-Only na Mga Disenyo. • Na-update ang mga seksyon ng Directory Structure para magdagdag ng mga bagong folder at filepara sa parehong HDMI 2.0 at HDMI 2.1 disenyo halamples. • Na-update ang seksyong Mga Kinakailangan sa Hardware at Software para sa disenyo ng HDMI 2.1 halample. • Na-update ang block diagram at ang mga paglalarawan ng signal sa Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering section para sa HDMI 2.1 na disenyo example. • Nagdagdag ng bagong seksyon, Running the Design in different FRL Rate, para sa HDMI 2.1 design examples. • Na-update ang block diagram at ang mga paglalarawan ng signal sa seksyong Clocking Scheme para sa HDMI 2.1 na disenyo example. • Nagdagdag ng paglalarawan tungkol sa switch ng DIP ng user sa seksyong Hardware Setup para sa disenyo ng HDMI 2.1 halample. • Na-update ang seksyong Mga Limitasyon sa Disenyo para sa disenyo ng HDMI 2.1 halample. • Na-update ang seksyong Pag-upgrade ng Iyong Disenyo. • Na-update ang mga seksyon ng Simulation Testbench para sa parehong disenyo ng HDMI 2.0 at HDMI 2.1 halamples.
2020.01.16	19.4	19.3.0	• Na-update ang HDMI Intel FPGA IP Design Example Quick Start Guide para sa Intel Arria 10 Devices section na may impormasyon tungkol sa bagong idinagdag na HDMI 2.1 na disenyo example may FRL mode. • Nagdagdag ng bagong kabanata, Detalyadong Paglalarawan para sa HDMI 2.1 Design Halample (Support FRL Enabled) na naglalaman ng lahat ng nauugnay na impormasyon tungkol sa bagong idinagdag na disenyo halample. • Pinalitan ang pangalan ng HDMI Intel FPGA IP Design Example Detalyadong Paglalarawan sa Detalyadong Paglalarawan para sa HDMI 2.0 Design Halample para mas malinaw.
2019.10.31	18.1	18.1	• Idinagdag nabuo files sa tx_control_src folder: ti_i2c.c at ti_i2c.h. • Nagdagdag ng suporta para sa rebisyon 11 ng FMC daughter card sa Mga Kinakailangan sa Hardware at Software at Pag-compile at Pagsubok sa mga seksyon ng Disenyo. • Inalis ang seksyong Limitasyon sa Disenyo. Ang limitasyon tungkol sa paglabag sa tiyempo sa maximum skew constraints ay nalutas sa bersyon 18.1 ng HDMI Intel FPGA IP. • Nagdagdag ng bagong parameter ng RTL, BITEC_DAUGHTER_CARD_REV, upang bigyang-daan kang pumili ng rebisyon ng Bitec HDMI daughter card.
nagpatuloy...

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
			• Na-update ang paglalarawan para sa mga signal ng fmcb_dp_m2c_p at fmcb_dp_c2m_p upang isama ang impormasyon tungkol sa mga rebisyon 11, 6, at 4 ng FMC daughter card. • Idinagdag ang mga sumusunod na bagong signal para sa rebisyon 11 ng Bitec daughter card: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Nagdagdag ng seksyon tungkol sa Pag-upgrade ng Iyong Disenyo.
2017.11.06	17.1	17.1	• Pinalitan ang pangalan ng HDMI IP core sa HDMI Intel FPGA IP ayon sa rebranding ng Intel. • Pinalitan ang terminong Qsys sa Platform Designer. • Nagdagdag ng impormasyon tungkol sa Dynamic Range at Mastering InfoFrame (HDR) insertion and filtering feature. • Na-update ang istraktura ng direktoryo: — Nagdagdag ng mga folder ng script at software at files. - Nai-update na karaniwan at hdr files. — Inalis ang atx files. — Naiiba filepara sa Intel Quartus Prime Standard Edition at Intel Quartus Prime Pro Edition. • Na-update ang seksyong Pagbuo ng Disenyo upang idagdag ang device na ginamit bilang 10AX115S2F4I1SG. • Na-edit ang transceiver data rate para sa 50-100 MHz TMDS clock frequency sa 2550-5000 Mbps. • Na-update ang impormasyon ng link ng RX-TX na maaari mong bitawan ang user_pb[2] na button upang huwag paganahin ang panlabas na pag-filter. • Na-update ang diagram ng daloy ng software ng Nios II na kinabibilangan ng mga kontrol para sa I2C master at HDMI source. • Nagdagdag ng impormasyon tungkol sa Disenyo Halample Mga parameter ng GUI. • Nagdagdag ng HDMI RX at TX Top na mga parameter ng disenyo. • Idinagdag itong mga signal sa nangungunang antas ng HDMI RX at TX: — mgmt_clk — i-reset — i2c_clk — hdmi_clk_in — Inalis ang mga pinakamataas na antas ng signal ng HDMI RX at TX na ito: • bersyon • i2c_clk
nagpatuloy...

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
			• Nagdagdag ng tala na ang transceiver analog setting ay sinubukan para sa Intel Arria 10 FPGA Development Kit at Bitec HDMI 2.0 Daughter card. Maaari mong baguhin ang analog na setting para sa iyong board. • Nagdagdag ng link para sa workaround upang maiwasan ang jitter ng PLL cascading o non-dedicated clock path para sa Intel Arria 10 PLL reference clock. • Nagdagdag ng tala na hindi ka maaaring gumamit ng transceiver RX pin bilang isang CDR refclk para sa HDMI RX o bilang isang TX PLL refclk para sa HDMI TX. • Nagdagdag ng tala tungkol sa kung paano magdagdag ng set_max_skew constraint para sa mga disenyo na gumagamit ng TX PMA at PCS bonding.
2017.05.08	17.0	17.0	• Na-rebrand bilang Intel. • Pinalitan ang numero ng bahagi. • Na-update ang istraktura ng direktoryo: - Nagdagdag ng hdr files. — Binago ang qsys_vip_passthrough.qsys sa nios.qsys. — Idinagdag files itinalaga para sa Intel Quartus Prime Pro Edition. • Na-update na impormasyon na ang RX-TX Link block ay nagsasagawa rin ng panlabas na pag-filter sa High Dynamic Range (HDR) Infoframe mula sa HDMI RX auxiliary data at naglalagay ng example HDR Infoframe sa auxiliary data ng HDMI TX sa pamamagitan ng Avalon ST multiplexer. • Nagdagdag ng tala para sa paglalarawan ng Transceiver Native PHY na para matugunan ang HDMI TX inter-channel skew na kinakailangan, kailangan mong itakda ang TX channel bonding mode na opsyon sa Arria 10 Transceiver Native PHY parameter editor sa PMA at PCS bonding. • Nai-update na paglalarawan para sa os at mga signal ng pagsukat. • Binago ang mga oversampling factor para sa iba't ibang transceiver data rate sa bawat TMDS clock frequency range upang suportahan ang TX FPLL direct clock scheme. • Binago ang TX IOPLL sa TX FPLL cascade clocking scheme sa TX FPLL direct scheme. • Nagdagdag ng TX PMA reconfiguration signal. • Na-edit na USER_LED[7] oversampkatayuan ng ling. 1 ay nagpapahiwatig ng oversampled (data rate < 1,000 Mbps sa Arria 10 device). • Na-update na HDMI Design Halample talahanayan ng Mga Sinusuportahang Simulator. Hindi suportado ang VHDL para sa NCSim. • Nagdagdag ng link sa naka-archive na bersyon ng Arria 10 HDMI IP Core Design Example Gabay sa Gumagamit.
2016.10.31	16.1	16.1	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.

Online na Bersyon
Magpadala ng Feedback
ID: 683156
Bersyon: 2022.12.27

Mga Dokumento / Mga Mapagkukunan

intel HDMI Arria 10 FPGA IP Design Halample [pdf] Gabay sa Gumagamit HDMI Arria 10 FPGA IP Design Halample, HDMI Arria, 10 FPGA IP Design Halample, Disenyo Halample

Mga sanggunian

• User Manual