英特爾 HDMI Arria 10 FPGA IP 設計實例amp用戶指南

HDMI Arria 10 FPGA IP 設計Example
使用者指南HDMI 英特爾® Arria 10 FPGA IP
設計防爆amp用戶指南
針對英特爾®Quartus® 進行了更新
Prime 設計套件：22.4
IP 版本：19.7.1

內容隱藏

1 HDMI 英特爾® FPGA IP 設計Examp英特爾® Arria® 10 設備快速入門指南

2 HDMI 2.1 設計Example（支持 FRL = 1）

3 HDMI 2.0 設計Example（支持 FRL = 0）

4 HDMI 2.0/2.1 上的 HDCP 設計Example

5 HDMI Intel Arria 10 FPGA IP 設計Examp用戶指南檔案

6 HDMI Intel Arria 10 FPGA IP Design Ex 的修訂歷史amp用戶指南

7 文件/資源

7.1 參考

8 相關貼文

HDMI 英特爾® FPGA IP 設計Examp英特爾® Arria® 10 設備快速入門指南

HDMI Intel® 10 裝置具有類比測試平台和支援編譯和硬體測試的硬體設計。
FPGA IP設計擴展amp英特爾 Arria® 文件
HDMI Intel FPGA IP 提供以下設計擴展amp萊斯：

HDMI 2.1 RX-TX 重傳設計，啟用固定速率連結 (FRL) 模式

停用 FRL 模式的 HDMI 2.0 RX-TX 重送設計
HDCP over HDMI 2.0 設計

筆記： 英特爾® Quartus Prime 專業版軟體中不包含 HDCP 功能。
若要存取 HDCP 功能，請聯絡英特爾： https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
當您生成設計前ampLE，參數編輯器自動創建 file在硬件中模擬、編譯和測試設計是必需的。
圖 1. 開發步驟相關資訊
HDMI Intel FPGA IP 用戶指南
1.1. 生成設計
使用 Intel Quartus Prime 軟體中的 HDMI Intel FPGA IP 參數編輯器產生設計擴展amp萊斯。英特爾公司。版權所有。英特爾、英特爾標誌和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標準保固保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。除非英特爾明確書面同意，英特爾不承擔因應用或使用本文所述的任何資訊、產品或服務而產生的任何責任或義務。建議英特爾客戶在依賴任何已發佈的資訊以及訂購產品或服務之前先取得最新版本的設備規格。 *其他名稱和品牌可能被聲稱為其他人的財產。
從 Nios 開始® 在英特爾 Quartus Prime 專業版軟體版本 19.2 和英特爾 Quartus Prime 標準版軟體版本 19.1 中，英特爾刪除了 Windows* 版本 Nios II EDS 中的 Cygwin 元件，代之以 Windows* Subsytem for Linux (WSL)。如果您是 Windows* 用戶，則需要在生成設計之前安裝 WSLamp勒。
圖 2. 生成設計流程

創建一個針對英特爾 Arria 10 設備系列的項目並選擇所需的設備。

在 IP 目錄中，找到並雙擊 Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP。將出現「新 IP 變體」或「新 IP 變體」視窗。
為您的自定義 IP 變體指定頂級名稱。參數編輯器將 IP 變化設置保存在一個 file 命名的.ip 或.qsys。

單擊確定。出現參數編輯器。
在 IP 標籤上，配置 TX 和 RX 所需的參數。
開啟Support FRL參數以產生HDMI 2.1設計examp文件處於 FRL 模式。關閉它以產生 HDMI 2.0 設計 examp沒有 FRL 的 le。

關於設計實例ample 選項卡，選擇 Arria 10 HDMI RX-TX Retransmit。
選擇Simulation生成testbench，選擇Synthesis生成hardware design example.您必須至少選擇這些選項之一才能產生設計 example file秒。如果兩者都選擇，則生成時間較長。

對於生成 File 格式，選擇Verilog或VHDL。
對於目標開發套件，選擇 Intel Arria 10 GX FPGA 開發套件。如果您選擇開發套件，則目標元件（在步驟 4 中選擇）將發生變更以符合目標板上的裝置。對於 Intel Arria 10 GX FPGA 開發套件，預設元件為 10AX115S2F4I1SG。
單擊生成示例amp樂設計。

相關資訊
如何在 Windows* 作業系統上安裝適用於 Linux* 的 Windows* 子系統 (WSL)？
1.2. 模擬設計
HDMI 測試平台模擬從 TX 實例到 RX 實例的串列環回設計。內部視訊模式產生器、音訊訊號amp文件產生器、邊帶資料產生器和輔助資料產生器模組驅動 HDMI TX 實例，TX 實例的串列輸出連接到測試台中的 RX 實例。
圖 3. 設計仿真流程

轉到所需的模擬資料夾。
為您選擇的支援的模擬器執行模擬腳本。該腳本在模擬器中編譯並執行測試平台。
分析結果。

表 1. 運行仿真的步驟

模擬器	工作目錄	指示
裡維埃拉-PRO*	/模擬/aldec	在命令行中，鍵入
		vsim -c -do aldec.do
模型模擬*	/模擬/導師	在命令行中，鍵入
		vsim -c -do 導師.do
風控系統*	/模擬/synopsys/vcs	在命令行中，鍵入
		來源vcs_sim.sh
風控系統MX	/模擬/synopsys/ vcsmx	在命令行中，鍵入
		來源vcsmx_sim.sh
Xcelium* 並行	/模擬/xcelium	在命令行中，鍵入
		源xcelium_sim.sh

成功的模擬以以下消息結束：
# 每個時鐘符號 = 2
# 維克 = 4
# FRL_RATE = 0
# BPP = 0
# 音頻頻率（kHz）= 48
# 音訊頻道 = 8
# 類比通行證
1.3.編譯和測試設計

在硬件 ex 上編譯和運行演示測試ample 設計，請按照下列步驟操作：

確保硬件防爆ample 設計生成完成。
啟動 Intel Quartus Prime 軟體並開啟 .qpf file.
• HDMI 2.1 設計擴展amp啟用支援 FRL 的檔案：專案目錄/quartus/a10_hdmi21_frl_demo.qpf
• HDMI 2.0 設計擴展amp停用支援 FRL 的檔案：projectd ictory/quartus/a10_hdmi2_demo.qpf

單擊處理 ➤ 開始編譯。
編譯成功後，一個.sof file 將在 quartus/output_ 中生成file目錄。
連接到板載 FMC 連接埠 B (J2)：
• HDMI 2.1 設計擴展amp啟用支援 FRL 的檔案：Bitec HDMI 2.1 FMC 子卡 Rev 9
筆記： 您可以選擇 Bitec HDMI 子卡的版本。在設計Ex下amp在標籤中，將 HDMI 子卡修訂版設定為修訂版 9、修訂版或無子卡。預設值為修訂版 9。
• HDMI 2.0 設計擴展amp停用支援 FRL 的檔案：Bitec HDMI 2.0 FMC 子卡 Rev 11

將 Bitec FMC 子卡的 TX (P1) 連接到外部視頻源。
將 Bitec FMC 子卡的 RX (P2) 連接到外部視頻接收器或視頻分析儀。

確保開發板上的所有開關都處於默認位置。
使用生成的 .sof 在開發板上配置選定的英特爾 Arria 10 設備 file （工具 ➤ 程式設計師）。

分析儀應顯示從來源產生的視訊。

相關資訊
英特爾 Arria 10 FPGA 開發套件用戶指南
1.4. HDMI 英特爾 FPGA IP 設計Examp文件參數
表 2.
HDMI 英特爾 FPGA IP 設計ExampIntel Arria 10 裝置的檔案參數這些選項僅適用於 Intel Arria 10 元件。

範圍	價值	描述
可用的設計實例ample
選擇設計	Arria 10 HDMI RX-TX 重傳	選擇設計前amp要生成的文件。

設計防爆ample Files
模擬	開關	打開此選項以生成必要的 files 為模擬測試平台。
合成	開關	打開此選項以生成必要的 files 用於 Intel Quartus Prime 編譯和硬件演示。

生成的 HDL 格式
產生 File 格式	語言、VHDL	為生成的設計示例選擇您喜歡的 HDL 格式ample file放。筆記：此選項僅確定生成的頂級 IP 的格式 file秒。所有其他 file小號（例如前ample testbenches 和頂層 file用於硬體簡報）採用 Verilog HDL 格式

目標開發套件
選擇董事會	沒有開發工具包，	為目標設計前選擇電路板amp勒。
	Arria 10 GX FPGA 開發套件，定制開發套件	• 無開發工具包：此選項不包括設計前的所有硬件方面amp樂。 IP 內核將所有管腳分配設置為虛擬管腳。 • Arria 10 GX FPGA 開發套件：此選項會自動選擇專案的目標元件以符合該開發套件上的裝置。您可以使用以下命令更改目標設備更改目標設備如果您的電路板版本具有不同的設備變體，則為參數。 IP 核根據開發套件設置所有管腳分配。
		•客製化開發套件：此選項可設計擴展amp文件將在帶有英特爾 FPGA 的第三方開發套件上進行測試。您可能需要自行設置引腳分配。

目標設備
更改目標設備	開關	打開此選項並為開發套件選擇首選設備變體。

HDMI 2.1 設計Example（支持 FRL = 1）

HDMI 2.1 設計擴展ampFRL 模式下的檔案示範了一個 HDMI 實例並行環回，包括四個 RX 通道和四個 TX 通道。
表 3. HDMI 2.1 設計實施例ampIntel Arria 10 裝置的文件

設計防爆ample	數據速率	頻道模式	環回類型
Arria 10 HDMI RX-TX 重傳	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps（FRL） • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	單純形	與 FIFO 緩衝區並行

特徵

此設計實例化 FIFO 緩衝區，以在 HDMI 2.1 接收器和來源之間執行直接 HDMI 視訊串流直通。

此設計能夠在運行時在 FRL 模式和 TMDS 模式之間切換。
該設計使用 LED 狀態進行早期調試tage.
此設計附帶 HDMI RX 和 TX 實例。
此設計演示了 RX-TX 鏈路模組中動態範圍和母帶處理 (HDR) InfoFrame 的插入和過濾。

此設計在連接到 TX 的接收器和連接到 RX 的來源之間協商 FRL 速率。此設計在預設配置下將 EDID 從外部接收器傳遞到板載 RX。 Nios II 處理器根據連接到 TX 的接收器的能力來協商連結。您也可以切換 user_dipsw 板載開關來手動控制 TX 和 RX FRL 功能。
該設計包括多種調試功能。
RX 執行個體從外部視訊產生器接收視訊來源，然後資料在傳輸到 TX 執行個體之前經過環回 FIFO。您需要將外部視訊分析儀、顯示器或具有 HDMI 連接的電視連接到 TX 核心以驗證功能。

2.1. HDMI 2.1 RX-TX 重傳設計框圖
HDMI RX-TX 重傳設計 examp該文件演示了啟用了支援 FRL 的 HDMI 2.1 單工通道模式上的並行環回。
圖 4. HDMI 2.1 RX-TX 重傳框圖2.2.創建僅 RX 或僅 TX 設計ns
對於進階用戶，您可以使用 HDMI 2.1 設計來建立僅 TX 或 RX 設計。
圖 5. 僅 RX 或僅 TX 設計所需的組件若要使用僅 RX 或 TX 組件，請從設計中刪除不相關的模組。
表 4. 僅 RX 和僅 TX 設計要求

使用者需求	儲存	消除	添加
僅 HDMI 接收	接收頂部	• TX 頂部 • RX-TX 連結 • CPU 子系統 • 收發器仲裁器	–
僅 HDMI TX	•TX 頂部 •CPU子系統	•接收頂部 • RX-TX 連結 •收發器仲裁器	視訊模式產生器（自訂模組或從視訊和影像處理 (VIP) 套件產生）

除了 RTL 變更之外，您還需要編輯 main.c 腳本。
• 對於僅 HDMI TX 設計，透過刪除以下行來解耦 HDMI RX 鎖定狀態的等待並替換為
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH）；
而（rx_hdmi_lock == 0）{
如果 (check_hpd_isr()) { 中斷; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH）；
// rx 鎖定後重新配置 Tx
如果（rx_hdmi_lock == 1）{
如果（READ_PIO（PIO_IN0_BASE，PIO_LOOPBACK_MODE_OFFSET，
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} 別的 {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• 對於僅 HDMI RX 設計，僅在 main.c 腳本中保留以下行：
REDRIVER_INIT();
hdmi_rx_init();
2.3. 硬件和軟件要求
Intel 使用以下硬件和軟件來測試 design examp勒。
硬體

英特爾 Arria 10 GX FPGA 開發套件
HDMI 2.1 來源（Quantum Data 98048 XNUMXG 產生器）
HDMI 2.1 接收器（Quantum Data 98048 XNUMXG 分析儀）
Bitec HDMI FMC 2.1 子卡（修訂版 9）
HDMI 2.1 3 類電纜（使用 Belkin 48Gbps HDMI 2.1 電纜進行測試）

軟體

英特爾 Quartus Prime 專業版軟件版本 20.1

2.4. 目錄結構
目錄包含生成的 file用於 HDMI 英特爾 FPGA IP 設計擴展amp勒。
圖 6. Design Ex 的目錄結構ample表 5. 產生的 RTL Files

資料夾	Files/子資料夾
常見的	時鐘控制.ip
	時鐘交叉器.v
	dcfifo_inst.v
	邊緣偵測器.sv
	先進先出IP
	輸出_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
廣西	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	松下.hex
hdmi_tx	hdmi_tx.ip
hdmi_tx	hdmi_tx_top.v
i2c_從機	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
鎖相環	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
RXTX_連結	altera_hdmi_hdr_infoframe.v
	輔助復用器.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
重新配置	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
SDDC	a10_hdmi2.sdc
SDDC	jtag.sdc

表 6. 產生的仿真 Files
請參閱 模擬測試台 部分了解更多信息

資料夾	Files
阿爾德克	/aldec.do
阿爾德克	/rivierapro_setup.tcl
節奏	/cds.lib
	/hdl.var

導師	/mentor.do
導師	/msim_setup.tcl
新思科技	/vcs/file列表.f
新思科技	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
西利姆	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh

常見的	/modelsim_filetcl
	/裡維埃拉_filetcl
	/vcs_filetcl
	/vcsmx_filetcl
	/xcelium_filetcl
hdmi_rx	/hdmi_rx.ip
hdmi_rx	/松下.hex
hdmi_tx	/hdmi_tx.ip

表 7. 產生的軟體 Files

資料夾	Files
tx_control_src 筆記： tx_control 資料夾也包含這些的重複項 files.	全域.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	英特爾_fpga_i2c.c
	英特爾_fpga_i2c.h
	主文件
	pio_read_write.c
	pio_read_write.h

2.5. 設計組件
HDMI Intel FPGA IP 設計擴展amp此檔案由通用頂層組件和 HDMI TX 和 RX 頂層組件組成。
2.5.1. HDMI TX 組件
HDMI TX 頂層元件包括 TX 核心頂層元件、IOPLL、收發器 PHY 重設控制器、收發器本機 PHY、TX PLL、TX 重新配置管理和輸出緩衝區塊。
圖 7. HDMI TX 頂部組件表 8. HDMI TX 頂級組件

模組	描述
HDMI TX核心	IP從頂層接收視訊資料並執行輔助資料編碼、音訊資料編碼、視訊資料編碼、加擾、TMDS編碼或分組化。
IOPLL	IOPLL (iopll_frl) 為 TX 內核產生 FRL 時脈。此參考時脈接收 TX FPLL 輸出時脈。 FRL 時脈頻率 = 每通道資料速率 x 4 /（每個時脈 FRL 字元 x 18）
收發器 PHY 重設控制器	收發器 PHY 重設控制器確保 TX 收發器的可靠初始化。此控制器的重設輸入從頂層觸發，並根據區塊內的重設順序向 Transceiver Native PHY 區塊產生相應的類比和數位重設訊號。此模組的 tx_ready 輸出訊號也可用作 HDMI Intel FPGA IP 的重設訊號，以指示收發器已啟動並正在運行，並準備好從核心接收資料。
收發器本機 PHY	硬收發器模組，接收來自 HDMI TX 核心的平行數據，並對傳輸的數據進行串行化。筆記：為了滿足 HDMI TX 頻道間偏移要求，請將 Arria 10 Transceiver Native PHY 參數編輯器中的 TX 頻道綁定模式選項設為 PMA 和 PCS 黏合。您還需要將最大偏斜 (set_max_skew) 約束需求新增至來自收發器重設控制器 (tx_digitalreset) 的數位重設訊號，如英特爾 Arria 10 收發器 PHY 使用者指南。
發射鎖相環	發送器 PLL 模組為收發器 Native PHY 模組提供串列快速時脈。對於此 HDMI Intel FPGA IP 設計擴展ample，fPLL用作TX PLL。 TX PLL 有兩個參考時脈。 • 參考時脈0 連接至TMDS 模式的可程式振盪器（具有TMDS 時脈頻率）。在這個設計中amp例如，RX TMDS 時脈用於連接到 TMDS 模式的參考時脈 0。 Intel 建議您使用具有 TMDS 時脈頻率的可程式振盪器作為參考時脈 0。 • 對於FRL 模式，參考時脈1 連接到固定的100 MHz 時脈。
TX 重配置管理	• 在TMDS 模式下，TX 重配置管理區塊會根據特定視訊的TMDS 時脈頻率將TX PLL 重新配置為不同的輸出時脈頻率。 • 在FRL 模式下，TX 重配置管理模組根據3x6 SCDC 暫存器中的FRL_Rate 欄位重配置TX PLL，以提供8 Gbps、10 Gbps、12 Gbps、0 Gbps 和31 Gbps 的序列快速時脈。 • TX 重配置管理模組在TMDS 模式的參考時脈0 和FRL 模式的參考時脈1 之間切換TX PLL 參考時脈。
輸出緩衝器	此緩衝器可作為與 HDMI DDC 和轉接驅動器組件的 I2C 介面互動的介面。

表 9. 收發器資料速率與傳輸次數amp每個時脈頻率範圍的靈因數

模式	數據速率	旁白amp勒 1（2 次以上ample）	旁白amp勒 2（4 次以上ample）	旁白ample 因素	旁白ampLED 資料速率 (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	離開	2	2000–12000
FRL	3000	離開	離開	1	3000
FRL	6000	離開	離開	1	6000

FRL	8000	離開	離開	1	8000
FRL	10000	離開	離開	1	10000
FRL	12000	離開	離開	1	12000

圖 8. TX 重新配置序列流程2.5.2. HDMI 接收組件
HDMI RX 頂級組件包括 RX 核心頂級組件、可選的 I²C 從機和 EDID RAM、IOPLL、收發器 PHY 重設控制器、RX 本機 PHY 以及 RX 重新配置管理區塊。
圖 9. HDMI RX 頂部組件表 10. HDMI RX 頂部組件

模組	描述
HDMI 接收核心	IP 接收來自 Transceiver Native PHY 的串行數據，並執行數據對齊、通道相差校正、TMDS 解碼、輔助數據解碼、視訊數據解碼、音訊數據解碼和解碼。
I2C 從機	I2C 是用於接收器顯示資料通道 (DDC) 以及狀態和資料通道 (SCDC) 的介面。 HDMI 來源使用 DDC 透過讀取增強擴展顯示識別資料 (E-EDID) 資料結構來確定接收器的功能和特性。 E-EDID 的 8 位元 I2C 從機位址為 0xA0 和 0xA1。 LSB 指示存取類型：1 表示讀取，0 表示寫入。當 HPD 事件發生時，I2C 從機透過讀取片上 E-EDID 資料來回應 E-EDID 資料。僅 I2C 從控制器也支援 HDMI 2.0 和 2.1 的 SCDC SCDC 的 9 位元 I2C 從位址為 0xA8 和 0xA9。當 HPD 事件發生時，I2C 從裝置執行向 HDMI RX 核心的 SCDC 介面寫入或讀取事務。固定速率鏈路(FRL) 的鏈路訓練過程也透過I2C 進行。鏈路訓練過程啟動。筆記：如果不打算使用 HDMI 2 或 HDMI 2.0，則不需要用於 SCDC 的 I2.1C 僅從屬控制器

EDID內存

此設計使用 RAM 1 連接埠 IP 儲存 EDID 資訊。標準兩線（時脈和資料）序列匯流排協定（I2C 僅從控制器）傳輸符合 CEA-861-D 的 E-EDID 資料結構。此EDID RAM儲存E-EDID資訊。
• 當處於TMDS 模式時，此設計支援從TX 到RX 的EDID 直通。在 EDID 直通期間，當 TX 連接到外部接收器時，Nios II 處理器會從外部接收器讀取 EDID 並寫入 EDID RAM。
• 當處於FRL 模式時，Nios II 處理器會根據global.h 腳本中的HDMI_RX_MAX_FRL_RATE 參數為每個連結速率寫入預先配置的EDID。
使用以下 HDMI_RX_MAX_FRL_RATE 輸入來取得支援的 FRL 速率：
• 1：3G 3 通道
• 2：6G 3 通道
•3：6G 4 通道
• 4：8G 4 通道
•5：10G 4 通道（預設）
•6：12G 4 通道

IOPLL

HDMI RX 使用兩個 IOPLL。
• 第一台IOPLL (pll_tmds) 產生RX CDR 參考時脈。此IOPLL僅在TMDS模式下使用。此 IOPLL 的參考時脈接收 TMDS 時脈。 TMDS 模式使用此 IOPLL，因為 CDR 無法接收低於 50 MHz 的參考時鐘，且 TMDS 時脈頻率範圍為 25 MHz 至 340 MHz。此 IOPLL 提供的時脈頻率是 5 MHz 至 25 MHz 之間的頻率範圍內輸入參考時脈的 50 倍，並在 50 MHz 至 340 MHz 之間的頻率範圍內提供與輸入參考時脈相同的時脈頻率。
•第二個IOPLL (iopll_frl) 為RX 核心產生FRL 時脈。此參考時脈接收 CDR 恢復時脈。
FRL 時脈頻率 = 每通道資料速率 x 4 /（每個時脈 FRL 字元 x 18）

收發器 PHY 重設控制器	收發器 PHY 重設控制器確保 RX 收發器的可靠初始化。此控制器的重設輸入由 RX 重配置觸發，並根據 Transceiver Native PHY 區塊內部的重設順序產生相應的類比和數位重設訊號。
RX 本機 PHY	從外部視訊來源接收串列資料的硬收發器模組。在將資料傳遞到 HDMI RX 核心之前，它將串列資料反序列化為平行資料。該區塊在 FRL 模式的增強型 PCS 上運作。 RX CDR 有兩個參考時脈。 • 參考時鐘0 連接到IOPLL TMDS (pll_tmds) 的輸出時鐘，該時鐘源自TMDS 時鐘。 • 參考時脈1 連接到固定的100 MHz 時脈。在TMDS模式下，RX CDR被重新配置為選擇參考時脈0，在FRL模式下，RX CDR被重新配置為選擇參考時脈1。
接收重配置管理	在 TMDS 模式下，RX 重配置管理區塊透過 HDMI PLL 實現速率偵測電路，以驅動 RX 收發器以 250 Mbps 至 6,000 Mbps 範圍內的任意連結速率運作。在 FRL 模式下，RX 重新配置管理模組根據 SCDC_FRL_RATE 暫存器欄位 (3x6[8:10]) 中的 FRL 速率將 RX 收發器重新配置為以 12 Gbps、0 Gbps、31 Gbps、3 Gbps 或 0 Gbps 運作。 RX 重配置管理區塊在 Standard PCS/RX 之間切換有關 TMDS 模式和 FRL 模式的增強型 PCS。圖10 第 22 頁。

圖 10. RX 重新配置序列流程
該圖說明了控制器在接收到輸入數據流和參考時鐘頻率時，或收發器解鎖時的多速率重配置序列流。2.5.3.頂級公共區塊
頂層公共模組包括收發器仲裁器、RX-TX 連結組件和 CPU 子系統。
表 11. 頂級公共區塊

模組

描述

收發器仲裁器

當同一實體通道內的 RX 或 TX 收發器需要重新配置時，此通用功能塊可防止收發器同時重新校準。同時重新校準會影響同一通道內的 RX 和 TX 收發器被指派給獨立 IP 實現的應用。
此收發器仲裁器是建議將單工 TX 和單工 RX 合併到同一實體通道的解析度的擴展。此收發器仲裁器還有助於合併和仲裁針對通道內單工 RX 和 TX 收發器的 Avalon® 記憶體映射 RX 和 TX 重配置請求，因為收發器的重配置介面連接埠只能按順序存取。
本設計中收發器仲裁器與 TX/RX Native PHY/PHY Reset Controller 模組之間的介面連接amp文件演示了適用於使用收發器仲裁器的任何 IP 組合的通用模式。當頻道中僅使用 RX 或 TX 收發器時，不需要收發器仲裁器。
收發器仲裁器透過其 Avalon 記憶體對映重新配置介面識別重新配置請求者，並確保對應的 tx_reconfig_cal_busy 或 rx_reconfig_cal_busy 被門控。
對於 HDMI 應用，只有 RX 啟動重新配置。透過仲裁器引導 Avalon 記憶體對映重新配置請求，仲裁器識別出重新配置請求源自 RX，然後 RX 阻止 tx_reconfig_cal_busy 置位，並允許 rx_reconfig_cal_busy 置位。門控可防止 TX 收發器無意中進入校準模式。
筆記： 由於 HDMI 僅需要 RX 重新配置，因此 tx_reconfig_mgmt_* 訊號被捆綁。此外，仲裁器和 TX Native PHY 模組之間不需要 Avalon 記憶體映射介面。這些區塊被指派給設計ex中的介面amp文件示範通用收發器仲裁器與 TX/RX Native PHY/PHY 重設控制器的連接

接收-發送鏈路

• 來自HDMI RX 核心的視訊資料輸出和同步訊號通過跨RX 和TX 視訊時脈域的DCFIFO 循環。
• HDMI TX 核心的輔助資料連接埠透過反壓控制流經DCFIFO 的輔助資料。反壓確保輔助資料連接埠上不存在不完整的輔助資料包。
• 該區塊也執行外部過濾：
— 在傳輸到 HDMI TX 核心輔助資料連接埠之前，請從輔助資料流中過濾音訊資料和音訊時脈再生資料包。
— 從 HDMI RX 輔助資料中過濾高動態範圍 (HDR) InfoFrame 並插入 examp透過 Avalon 流復用器將 HDR InfoFrame 傳輸至 HDMI TX 的輔助資料。

中央處理器子系統

CPU子系統可作為SCDC和DDC控制器以及來源重配置控制器。
• 來源SCDC 控制器包含I2C 主控制器。 I2C 主控制器將 SCDC 資料結構從 FPGA 來源傳輸到外部接收器以進行 HDMI 2.0 操作。對於前amp例如，如果傳出資料流為 6,000 Mbps，Nios II 處理器命令 I2C 主控制器將接收器 TMDS 設定暫存器的 TMDS_BIT_CLOCK_RATIO 和 SCRAMBLER_ENABLE 位元更新為 1。
• 同一個I2C 主設備也會在HDMI 來源和外部接收器之間傳送DDC 資料結構(E-EDID)。
• Nios II CPU 充當HDMI 來源的重新配置控制器。 CPU 依靠 RX 重新配置管理模組的定期速率偵測來確定 TX 是否需要重新配置。 Avalon 記憶體映射從轉換器提供 Nios II 處理器 Avalon 記憶體映射主介面與外部實例化 HDMI 來源 IOPLL 和 TX Native PHY 的 Avalon 記憶體映射從介面之間的介面。
• 透過具有外部接收器的 I2C 主介面執行連結訓練

2.6。動態範圍和母帶處理 (HDR) InfoFrame 插入和過濾
HDMI Intel FPGA IP 設計擴展amp該檔案包含 RX-TX 環回系統中 HDR InfoFrame 插入的示範。
HDMI 規格版本 2.0b 允許透過 HDMI 輔助串流傳輸動態範圍和主控訊息訊框。在演示中，輔助資料包產生器區塊支援 HDR 插入。您只需按照模組訊號清單中指定的方式格式化預期的 HDR InfoFrame 封包，並且每個視訊訊框都會插入一次 HDR InfoFrame。
在這個前amp檔案配置中，在傳入輔助流已包含 HDR InfoFrame 的情況下，串流傳輸的 HDR 內容將會被過濾。過濾避免了要傳輸的 HDR InfoFrame 衝突，並確保僅 HDR S 中指定的值amp使用 le 資料模組。
圖 11. 具有動態範圍和主控資訊訊框插入的 RX-TX 連結
此圖顯示了 RX-TX 連結的框圖，包括插入 HDMI TX 核心輔助流的動態範圍和掌握資訊幀。表 12. 輔助資料插入區塊 (aux_retransmit) 訊號

訊號	方向	寬度	描述
時鐘和復位
時鐘	輸入	1	時鐘輸入。此時鐘應連接到視頻時鐘。
重置	輸入	1	復位輸入。

輔助資料包訊號
tx_aux_數據	輸出	72	TX 多工器的輔助資料包輸出。
tx_aux_valid	輸出	1
tx_aux_ready	輸出	1
tx_aux_sop	輸出	1
tx_aux_eop	輸出	1
rx_aux_數據	輸入	72	RX 輔助資料在進入復用器之前傳遞到資料包過濾器模組。
rx_aux_valid	輸入	1
rx_aux_sop	輸入	1
rx_aux_eop	輸入	1

控制信號
hdmi_tx_vsync	輸入	1	HDMI TX 視訊垂直同步。此訊號應與鏈路速度時脈域同步。

表 13. HDR 資料模組 (altera_hdmi_hdr_infoframe) 訊號

訊號	方向	寬度	描述
HB0	輸出	8	動態範圍和主控 InfoFrame 的標頭位元組 0：InfoFrame 類型代碼。
HB1	輸出	8	動態範圍和主控 InfoFrame 的標頭位元組 1：InfoFrame 版本號。
HB2	輸出	8	動態範圍和主控資訊幀的標頭位元組 2：資訊幀的長度。
pb	輸入	224	動態範圍和主控資訊幀的資料位元組。

表 14. 動態範圍與主控 InfoFrame 資料位元組束位字段

位元域	定義	靜態元資料型態 1
7:0	資料位元組 1：{5'h0，EOTF[2:0]}
15:8	資料位元組 2：{5'h0，Static_Metadata_Descriptor_ID[2:0]}
23:16	資料位元組 3：Static_Metadata_Descriptor	顯示_primaries_x[0]，LSB
31:24	資料位元組 4：Static_Metadata_Descriptor	顯示_primaries_x[0]，MSB
39:32	資料位元組 5：Static_Metadata_Descriptor	顯示_primaries_y[0]，LSB
47:40	資料位元組 6：Static_Metadata_Descriptor	顯示_primaries_y[0]，MSB
55:48	資料位元組 7：Static_Metadata_Descriptor	顯示_primaries_x[1]，LSB
63:56	資料位元組 8：Static_Metadata_Descriptor	顯示_primaries_x[1]，MSB
71:64	資料位元組 9：Static_Metadata_Descriptor	顯示_primaries_y[1]，LSB
79:72	資料位元組 10：Static_Metadata_Descriptor	顯示_primaries_y[1]，MSB
87:80	資料位元組 11：Static_Metadata_Descriptor	顯示_primaries_x[2]，LSB
95:88	資料位元組 12：Static_Metadata_Descriptor	顯示_primaries_x[2]，MSB
103:96	資料位元組 13：Static_Metadata_Descriptor	顯示_primaries_y[2]，LSB
111:104	資料位元組 14：Static_Metadata_Descriptor	顯示_primaries_y[2]，MSB
119:112	資料位元組 15：Static_Metadata_Descriptor	白點x，LSB
127:120	資料位元組 16：Static_Metadata_Descriptor	白點_x，MSB
135:128	資料位元組 17：Static_Metadata_Descriptor	白點 y，LSB
143:136	資料位元組 18：Static_Metadata_Descriptor	白點 y，MSB
151:144	資料位元組 19：Static_Metadata_Descriptor	最大顯示主控亮度，LSB

159:152	資料位元組 20：Static_Metadata_Descriptor	最大顯示主控亮度，MSB
167:160	資料位元組 21：Static_Metadata_Descriptor	最小顯示主控亮度，LSB
175:168	資料位元組 22：Static_Metadata_Descriptor	最小顯示主控亮度，MSB
183:176	資料位元組 23：Static_Metadata_Descriptor	最大內容亮度，LSB
191:184	資料位元組 24：Static_Metadata_Descriptor	最大內容亮度，MSB
199:192	資料位元組 25：Static_Metadata_Descriptor	最大幀平均亮度，LSB
207:200	資料位元組 26：Static_Metadata_Descriptor	最大幀平均亮度，MSB
215:208	預訂的
223:216	預訂的

禁用 HDR 插入和過濾
停用 HDR 插入和篩選器可讓您驗證來源輔助流中已有的 HDR 內容的重傳，而無需對 RX-TX 重傳設計進行任何修改amp勒。
若要停用 HDR InfoFrame 插入和過濾：

在 rxtx_link.v 中將 block_ext_hdr_infoframe 設定為 1'b0 file 以防止從輔助流過濾 HDR InfoFrame。
在 altera_hdmi_aux_hdr.v 中設定 avalon_st_多工器實例的 Multiplexer_in0_valid file 到 1'b0 以防止輔助資料包產生器形成附加 HDR InfoFrame 並將其插入到 TX 輔助流中。

2.7.設計軟體流程
在設計主軟體流程中，Nios II 處理器配置 TI 轉接驅動器設定並在上電時初始化 TX 和 RX 路徑。
圖 12. main.c 腳本中的軟體流程
軟體執行 while 迴圈來監視接收器和來源的變化，並對變化做出反應。該軟體可以觸發TX重新配置、TX鏈路訓練並開始傳輸影片。
圖 13. TX 路徑初始化流程圖初始化 TX 路徑圖 14. RX 路徑初始化流程圖圖 15. TX 重新配置和連結訓練流程圖圖 16. 特定 FRL 速率下的連結訓練 LTS:3 流程流程圖圖 17. HDMI TX 視訊傳輸流程圖2.8.以不同的 FRL 速率運行設計
您可以以不同的 FRL 速率運行您的設計，而不是外部接收器的預設 FRL 速率。
要以不同的 FRL 速率運行設計：

將板載 user_dipsw0 開關切換至 ON 位置。
開啟 Nios II 指令 shell，然後輸入 nios2-terminal
鍵入以下命令並按 Enter 執行。

命令	描述
h	顯示幫助選單。
r0	將 RX 最大 FRL 能力更新為 FRL 速率 0（僅限 TMDS）。
r1	將 RX 最大 FRL 能力更新為 FRL 速率 1 (3 Gbps)。
r2	將 RX 最大 FRL 功能更新為 FRL 速率 2（6 Gbps，3 通道）。
r3	將 RX 最大 FRL 功能更新為 FRL 速率 3（6 Gbps，4 通道）。
r4	將 RX 最大 FRL 能力更新為 FRL 速率 4 (8 Gbps)。
r5	將 RX 最大 FRL 能力更新為 FRL 速率 5 (10 Gbps)。
r6	將 RX 最大 FRL 能力更新為 FRL 速率 6 (12 Gbps)。
t1	TX 將連結速率配置為 FRL 速率 1 (3 Gbps)。
t2	TX 將連結速率配置為 FRL 速率 2（6 Gbps，3 通道）。
t3	TX 將連結速率配置為 FRL 速率 3（6 Gbps，4 通道）。
t4	TX 將連結速率配置為 FRL 速率 4 (8 Gbps)。
t5	TX 將連結速率配置為 FRL 速率 5 (10 Gbps)。
t6	TX 將連結速率配置為 FRL 速率 6 (12 Gbps)。

2.9. 計時方案
時脈方案說明了 HDMI Intel FPGA IP 設計 ex 中的時脈域amp勒。
圖 18. HDMI 2.1 設計實例amp文件時鐘方案表 15. 時鐘方案信號

鐘	設計中的訊號名稱	描述
管理時鐘	管理時鐘	這些組件的自由運作 100 MHz 時脈： • 用於重新配置的 Avalon-MM 接口 — 頻率範圍需求在 100–125 MHz 之間。 • 用於收發器重設序列的 PHY 重設控制器 — 頻率範圍要求在 1–500 MHz 之間。 • IOPLL 重新配置 — 最大時脈頻率為 100 MHz。 • RX 重配置管理 • TX 重新設定管理 • 中央處理器 • I2C 主控
I2C 時鐘	i2c_時鐘	100 MHz 時脈輸入，為 HDMI RX 核心和 EDID RAM 中的 I2C 從機、輸出緩衝器、SCDC 暫存器和鏈路訓練過程提供時脈。
TX PLL 參考時脈 0	tx_tmds_clk	TX PLL 的參考時脈 0。時脈頻率與 HDMI TX TMDS 時脈通道的預期 TMDS 時脈頻率相同。此參考時鐘用於 TMDS 模式。對於這個 HDMI 設計 examp如圖所示，此時鐘連接到 RX TMDS 時鐘以用於演示目的。在您的應用中，您需要透過可程式振盪器提供具有 TMDS 時脈頻率的專用時鐘，以獲得更好的抖動性能。

		筆記：不要使用收發器 RX 接腳作為 TX PLL 參考時脈。如果您將 HDMI TX refclk 放置在 RX 接腳上，您的設計將不適合。
TX PLL 參考時脈 1	txfpll_refclk1/rxphy_cdr_refclk1	TX PLL 和 RX CDR 的參考時鐘，以及 vid_clk 的 IOPLL。時脈頻率為100 MHz。
TX PLL 串行時鐘	tx_bonding_時鐘	由 TX PLL 產生的串行快速時脈。時脈頻率根據資料速率設定。
TX 收發器時脈輸出	發送時鐘	時脈輸出從收發器恢復，頻率根據資料速率和每個時脈的符號而變化。 TX 收發器時脈輸出頻率 = 收發器資料速率/ 收發器寬度對於這個 HDMI 設計 examp在檔案中，來自通道 0 的 TX 收發器時脈輸出為 TX 收發器核心輸入 (tx_coreclkin)、連結速度 IOPLL (pll_hdmi) 參考時脈以及視訊和 FRL IOPLL (pll_vid_frl) 參考時脈提供時脈。
視訊時鐘	tx_vid_clk/rx_vid_clk	TX 和 RX 核心的視訊時脈。時脈以 225 MHz 的固定頻率運作。
TX/RX FRL 時鐘	tx_frl_clk/rx_frl_clk	FRL 時脈用於 TX 和 RX 核心。
RX TMDS 時鐘	rx_tmds_clk	來自 HDMI RX 連接器的 TMDS 時脈通道連接到 IOPLL，為 CDR 參考時脈 0 產生參考時脈。
RX CDR 參考時脈 0	rxphy_cdr_refclk0	參考時脈 0 至 RX CDR。此時鐘源自 RX TMDS 時鐘。 RX TMDS 時脈頻率範圍為 25 MHz 至 340 MHz，而 RX CDR 最小參考時脈頻率為 50 MHz。 IOPLL 用於為 5 MHz 至 25 MHz 之間的 TMDS 時脈產生 50 個時脈頻率，並為 50 MHz 至 340 MHz 之間的 TMDS 時脈產生相同的時脈頻率。
RX 收發器時脈輸出	接收時鐘	時脈輸出從收發器恢復，頻率根據資料速率和收發器寬度而變化。 RX 收發器時脈輸出頻率 = 收發器資料速率/ 收發器寬度對於這個 HDMI 設計 examp如圖 1e 所示，來自通道 XNUMX 的 RX 收發器時脈輸出為 RX 收發器核心輸入 (rx_coreclkin) 和 FRL IOPLL (pll_frl) 參考時脈提供時脈。

2.10. 接口信號
下表列出了 HDMI 設計 ex 的訊號amp啟用 FRL 的檔案。
表 16. 頂層信號

訊號	方向	寬度	描述
板載振盪器信號
時鐘_fpga_b3_p	輸入	1	100 MHz 自由運轉時脈作為核心參考時脈。
refclk4_p	輸入	1	用於收發器參考時脈的 100 MHz 自由運轉時脈。

用戶按鈕和 LED
使用者_pb	輸入	3	用於控制 HDMI Intel FPGA IP 設計功能的按鈕。
cpu_resetn	輸入	1	全域重置。
user_led_g	輸出	8	綠色 LED 顯示。參考硬體設定有關 LED 功能的更多信息，請參見第 48 頁。
用戶_dipsw	輸入	1	使用者定義的DIP開關。參考硬體設定有關 DIP 開關功能的更多信息，請參見第 48 頁。

FMC 端口 B 上的 HDMI FMC 子卡引腳
fmcb_gbtclk_m2c_p_0	輸入	1	HDMI RX TMDS 時脈。
fmcb_dp_m2c_p	輸入	4	HDMI RX 時鐘、紅、綠、藍色資料通道。
fmcb_dp_c2m_p	輸出	4	HDMI TX 時脈、紅、綠、藍色資料通道。
fmcb_la_rx_p_9	輸入	1	HDMI RX +5V 電源偵測。
fmcb_la_rx_p_8	輸出	1	HDMI RX 熱插拔檢測。
fmcb_la_rx_n_8	輸入	1	用於 DDC 和 SCDC 的 HDMI RX I2C SDA。
fmcb_la_tx_p_10	輸入	1	用於 DDC 和 SCDC 的 HDMI RX I2C SCL。
fmcb_la_tx_p_12	輸入	1	HDMI TX 熱插拔偵測。
fmcb_la_tx_n_12	輸入	1	用於 DDC 和 SCDC 的 HDMI I2C SDA。
fmcb_la_rx_p_10	輸入	1	用於 DDC 和 SCDC 的 HDMI I2C SCL。
fmcb_la_tx_n_9	輸入	1	用於轉接驅動器控制的 HDMI I2C SDA。
fmcb_la_rx_p_11	輸入	1	用於轉接驅動器控制的 HDMI I2C SCL。
fmcb_la_tx_n_13	輸出	1	HDMI傳輸+5V 筆記：僅當 Bitec HDMI 子卡修訂版 9 被選中。

表 17. HDMI RX 頂級訊號

訊號	方向	寬度	描述
時脈和重設訊號
管理時鐘	輸入	1	系統時脈輸入（100 MHz）。
重置	輸入	1	系統重設輸入。
rx_tmds_clk	輸入	1	HDMI RX TMDS 時脈。
i2c_時鐘	輸入	1	DDC和SCDC介面的時脈輸入。

時脈和重設訊號
rxphy_cdr_refclk1	輸入	1	RX CDR 參考時脈 1 的時脈輸入。
rx_vid_時鐘	輸出	1	視訊時鐘輸出。
系統初始化	輸出	1	系統初始化以在加電時重置系統。

RX 收發器和 IOPLL 訊號
rxpll_tmds_locked	輸出	1	指示 TMDS 時脈 IOPLL 已鎖定。
rxpll_frl_locked	輸出	1	指示 FRL 時脈 IOPLL 已鎖定。
rxphy_串行_數據	輸入	4	HDMI 串列資料傳輸至 RX Native PHY。
rxphy_ready	輸出	1	指示 RX Native PHY 已準備就緒。
rxphy_cal_busy_raw	輸出	4	RX Native PHY 校準忙於收發器仲裁器。
rxphy_cal_busy_gate	輸入	4	從收發器仲裁器到 RX Native PHY 的校準忙線訊號。
rxphy_rcfg_slave_write	輸入	4	收發器重新配置 Avalon 記憶體映射接口，從 RX Native PHY 到收發器仲裁器。
rxphy_rcfg_slave_read	輸入	4
rxphy_rcfg_slave_address	輸入	40
rxphy_rcfg_slave_writedata	輸入	128
rxphy_rcfg_slave_readdata	輸出	128
rxphy_rcfg_slave_waitrequest	輸出	4

接收重配置管理
rxphy_rcfg_busy	輸出	1	RX 重新配置忙線訊號。
rx_tmds_freq	輸出	24	HDMI RX TMDS 時脈頻率測量（以 10 毫秒為單位）。
rx_tmds_freq_valid	輸出	1	指示 RX TMDS 時脈頻率測量有效。
rxphy_os	輸出	1	旁白amp林係數： •0：1x 輪amp令 • 1：5× 輪amp令
rxphy_rcfg_master_write	輸出	1	RX 重配置管理 Avalon 記憶體映射介面至收發器仲裁器。
rxphy_rcfg_master_read	輸出	1
rxphy_rcfg_master_地址	輸出	12
rxphy_rcfg_master_writedata	輸出	32
rxphy_rcfg_master_readdata	輸入	32
rxphy_rcfg_master_waitrequest	輸入	1

HDMI RX 核心訊號
rx_vid_clk_locked	輸入	1	表示vid_clk穩定。
rxcore_frl_rate	輸出	4	指示 RX 核心正在運作的 FRL 速率。 • 0：傳統模式（TMDS） • 1：3 Gbps 3 頻道 • 2：6 Gbps 4 頻道 • 3：6 Gbps 4 頻道 • 4：8 Gbps 4 頻道 • 5：10 Gbps 4 頻道 • 6：12 Gbps 4 頻道 • 7-15：保留
rxcore_frl_locked	輸出	4	每一位表示已實現 FRL 鎖定的特定通道。當 RX 核心成功執行對齊、相差校正並實現通道鎖定時，FRL 被鎖定。 • 對於3 通道模式，當RX 核心在每680 個FRL 字元週期接收擾頻器重設(SR) 或啟動超級區塊(SSB) 至少3 次時，即可實現通道鎖定。 • 對於4 通道模式，當RX 核心在每510 個FRL 字元週期接收擾頻器重設(SR) 或啟動超級區塊(SSB) 至少3 次時，即可實現通道鎖定。
rxcore_frl_ffe_levels	輸出	4	對應於RX核心中SCDC 0x31暫存器位元[7:4]中的FFE_level位元。
rxcore_frl_flt_ready	輸入	1	斷言表明 RX 已準備好開始鏈路訓練過程。置位後，SCDC 暫存器 0x40 位元 6 中的 FLT_ready 位元也會置位。
rxcore_frl_src_test_config	輸入	8	指定來源測試配置。該值被寫入 SCDC 暫存器 0x35 中的 SCDC 測試配置暫存器。
rxcore_tbcr	輸出	1	表示TMDS位元與時鐘的比率；對應SCDC暫存器0x20中TMDS_Bit_Clock_Ratio暫存器的bit 1。 • 在HDMI 2.0 模式下運作時，該位元被置位。表示 TMDS 位元與時脈的比率為 40:1。 • 在HDMI 1.4b 中運作時，該位元不置位。表示 TMDS 位元與時脈的比率為 10:1。 • 此位元不用於FRL 模式。
rxcore_scrambler_enable	輸出	1	指示接收到的資料是否加擾；對應於 SCDC 暫存器 0x20 位元 0 中的 Scrambling_Enable 欄位。
rxcore_audio_de	輸出	1	HDMI RX 核心音訊接口請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
rxcore_音訊_數據	輸出	256
rxcore_audio_info_ai	輸出	48

rxcore_audio_N	輸出	20
rxcore_audio_CTS	輸出	20
rxcore_音訊_元數據	輸出	165
rxcore_音訊_格式	輸出	5
rxcore_aux_pkt_data	輸出	72	HDMI RX核心輔助接口請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
rxcore_aux_pkt_addr	輸出	6
rxcore_aux_pkt_wr	輸出	1
rxcore_aux_數據	輸出	72
rxcore_aux_sop	輸出	1
rxcore_aux_eop	輸出	1
rxcore_aux_valid	輸出	1
rxcore_aux_錯誤	輸出	1
rxcore_gcp	輸出	6	HDMI RX 核心邊帶訊號請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
rxcore_info_avi	輸出	123
rxcore_info_vsi	輸出	61
rxcore_鎖定	輸出	1	HDMI RX 核心視訊端口沒有10 = 每個時脈的像素請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
rxcore_vid_數據	輸出	N*48
rxcore_vid_vsync	輸出	N
rxcore_vid_hsync	輸出	N
rxcore_vid_de	輸出	N
rxcore_vid_valid	輸出	1
rxcore_vid_lock	輸出	1
rxcore_模式	輸出	1	HDMI RX 核心控制和狀態連接埠。沒有10 = 每個時鐘的符號請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
rxcore_ctrl	輸出	N*6
rxcore_color_depth_sync	輸出	2
hdmi_5v_檢測	輸入	1	HDMI RX 5V 檢測和熱插拔檢測。請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
hdmi_rx_hpd	輸出	1
rx_hpd_trigger	輸入	1

I2C 訊號
hdmi_rx_i2c_sda	輸入	1	HDMI RX DDC 和 SCDC 介面。
hdmi_rx_i2c_scl	輸入	1	HDMI RX DDC 和 SCDC 介面。

RX EDID RAM 訊號
edid_ram_access	輸入	1	HDMI RX EDID RAM 存取介面。

edid_ram_地址	輸入	8	當您想要寫入或讀取 EDID RAM 時，置位 edid_ram_access，否則該訊號應保持低電平。當您置位 edid_ram_access 時，熱插拔訊號將置低以允許寫入或讀取 EDID RAM。當 EDID RAM 存取完成後，您應該取消置位 edid_ram_assess 並置位熱插拔訊號。由於熱插拔訊號切換，來源將讀取新的 EDID。
edid_ram_write	輸入	1
edid_ram_read	輸入	1
edid_ram_readdata	輸出	8
edid_ram_writedata	輸入	8
edid_ram_waitrequest	輸出	1

表 18.HDMI TX 頂級訊號

訊號	方向	寬度	描述
時脈和重設訊號
管理時鐘	輸入	1	系統時脈輸入（100 MHz）。
重置	輸入	1	系統重設輸入。
tx_tmds_clk	輸入	1	HDMI RX TMDS 時脈。
txfpll_refclk1	輸入	1	TX PLL 參考時脈 1 的時脈輸入。
tx_vid_時鐘	輸出	1	視訊時鐘輸出。
tx_frl_時鐘	輸出	1	FRL時脈輸出。
系統初始化	輸入	1	系統初始化以在加電時重置系統。
tx_init_done	輸入	1	TX 初始化以重設 TX 重新配置管理區塊和收發器重新配置介面。

TX 收發器和 IOPLL 訊號

txpll_frl_locked

輸出

指示鏈路速度時脈和 FRL 時脈 IOPLL 已鎖定。

txfpll_鎖定

輸出

指示 TX PLL 已鎖定。

txphy_串行_數據

輸出

來自 TX Native PHY 的 HDMI 串列資料。

txphy_ready

輸出

指示 TX Native PHY 已準備就緒。

txphy_cal_busy

輸出

TX Native PHY 校準忙碌訊號。

txphy_cal_busy_raw

輸出

發送至收發器仲裁器的校準忙線訊號。

txphy_cal_busy_gate

輸入

從收發器仲裁器到 TX Native PHY 的校準忙線訊號。

txphy_rcfg_busy

輸出

指示 TX PHY 重新配置正在進行中。

txphy_rcfg_slave_write

輸入

收發器重新配置 Avalon 記憶體映射接口，從 TX Native PHY 到收發器仲裁器。

txphy_rcfg_slave_read

輸入

txphy_rcfg_slave_address

輸入

txphy_rcfg_slave_writedata	輸入	128
txphy_rcfg_slave_readdata	輸出	128
txphy_rcfg_slave_waitrequest	輸出	4

TX 重配置管理
tx_tmds_freq	輸入	24	HDMI TX TMDS 時脈頻率值（以 10 毫秒為單位）。
tx_os	輸出	2	旁白amp林係數： • 0：1x 輪amp令 •1: 2× 輪amp令 •2：8x 輪amp令
txphy_rcfg_master_write	輸出	1	TX 重配置管理 Avalon 記憶體映射介面至收發器仲裁器。
txphy_rcfg_master_read	輸出	1
txphy_rcfg_master_地址	輸出	12
txphy_rcfg_master_writedata	輸出	32
txphy_rcfg_master_readdata	輸入	32
txphy_rcfg_master_waitrequest	輸入	1
tx_reconfig_done	輸出	1	表明TX重配置過程已完成。

HDMI TX 核心訊號
tx_vid_clk_locked	輸入	1	表示vid_clk穩定。
txcore_ctrl	輸入	N*6	HDMI TX 核心控制介面。沒有10 = 每個時脈的像素請參閱來源介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
txcore_模式	輸入	1
txcore_audio_de	輸入	1	HDMI TX 核心音訊介面。請參閱來源介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
txcore_音訊_靜音	輸入	1
txcore_音訊_數據	輸入	256
txcore_audio_info_ai	輸入	49
txcore_audio_N	輸入	20
txcore_audio_CTS	輸入	20
txcore_音訊_元數據	輸入	166
txcore_音訊_格式	輸入	5
txcore_aux_ready	輸出	1	HDMI TX 核心輔助介面。請參閱來源介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
txcore_aux_data	輸入	72
txcore_aux_sop	輸入	1
txcore_aux_eop	輸入	1

txcore_aux_valid	輸入	1
txcore_gcp	輸入	6	HDMI TX 核心邊帶訊號。請參閱來源介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
txcore_info_avi	輸入	123
txcore_info_vsi	輸入	62
txcore_i2c_master_write	輸入	1	TX I2C 主設備 Avalon 記憶體映射接口，連接到 TX 核心內部的 I2C 主設備。筆記：這些訊號僅在您開啟電源時才可用包括 I2C 範圍。
txcore_i2c_master_read	輸入	1
txcore_i2c_master_位址	輸入	4
txcore_i2c_master_writedata	輸入	32
txcore_i2c_master_readdata	輸出	32
txcore_vid_data	輸入	N*48	HDMI TX 核心視訊連接埠。沒有10 = 每個時脈參考像素呃到來源介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
txcore_vid_vsync	輸入	N
txcore_vid_hsync	輸入	N
txcore_vid_de	輸入	N
txcore_vid_ready	輸出	1
txcore_vid_overflow	輸出	1
txcore_vid_valid	輸入	1
txcore_frl_rate	輸入	4	SCDC寄存器介面。
txcore_frl_pattern	輸入	16
txcore_frl_start	輸入	1
txcore_scrambler_enable	輸入	1
txcore_tbcr	輸入	1

I2C 訊號
nios_tx_i2c_sda_in	輸出	1	TX I2C 主接口，用於從 Nios II 處理器到輸出緩衝器的 SCDC 和 DDC。筆記：如果您打開包括 I2C 參數時，這些訊號將被放置在 TX 核心內部，並且在此層級不可見。
nios_tx_i2c_scl_in	輸出	1
nios_tx_i2c_sda_oe	輸入	1
nios_tx_i2c_scl_oe	輸入	1
nios_ti_i2c_sda_in	輸出	1	從 Nios II 處理器到輸出緩衝器的 TX I2C 主接口，用於控制 Bitec HDMI 2.1 FMC 子卡上的 TI 轉接驅動器。
nios_ti_i2c_scl_in	輸出	1
nios_ti_i2c_sda_oe	輸入	1
nios_ti_i2c_scl_oe	輸入	1
hdmi_tx_i2c_sda	輸入	1	TX I2C 接口，用於從輸出緩衝器到 HDMI TX 連接器的 SCDC 和 DDC 介面。
hdmi_tx_i2c_scl	輸入	1	TX I2C 接口，用於從輸出緩衝器到 HDMI TX 連接器的 SCDC 和 DDC 介面。
hdmi_tx_ti_i2c_sda	輸入	1	TX I2C 介面從輸出緩衝器連接到 Bitec HDMI 2.1 FMC 子卡上的 TI 轉接驅動器。
hdmi_tx_ti_i2c_scl	輸入	1	TX I2C 介面從輸出緩衝器連接到 Bitec HDMI 2.1 FMC 子卡上的 TI 轉接驅動器。

tx_hpd_請求	輸出	1	HDMI TX 熱插拔偵測介面。
hdmi_tx_hpd_n	輸入	1	HDMI TX 熱插拔偵測介面。

表 19. 收發器仲裁器訊號

訊號	方向	寬度	描述
時鐘	輸入	1	重新配置時脈。此時鐘必須與重配置管理區塊共用相同的時鐘。
重置	輸入	1	復位信號。此重設必須與重配置管理區塊共用相同的重設。
rx_rcfg_cn	輸入	1	RX 重配置啟用訊號。
tx_rcfg_cn	輸入	1	TX 重配置啟用訊號。
rx_rcfg_ch	輸入	2	指示要在 RX 核心上重新配置哪個通道。此訊號必須始終保持有效。
tx_rcfg_ch	輸入	2	指示要在 TX 核心上重新配置哪個通道。此訊號必須始終保持有效。
rx_reconfig_mgmt_write	輸入	1	重新配置 Avalon 記憶體映射介面由 RX 重新配置管理。
rx_reconfig_mgmt_read	輸入	1
rx_reconfig_mgmt_位址	輸入	10
rx_reconfig_mgmt_writedata	輸入	32
rx_reconfig_mgmt_readdata	輸出	32
rx_reconfig_mgmt_waitrequest	輸出	1
tx_reconfig_mgmt_write	輸入	1	重新配置 Avalon 記憶體映射介面由 TX 重新配置管理。
tx_reconfig_mgmt_read	輸入	1
tx_reconfig_mgmt_位址	輸入	10
tx_reconfig_mgmt_writedata	輸入	32
tx_reconfig_mgmt_readdata	輸出	32
tx_reconfig_mgmt_waitrequest	輸出	1
重新配置_寫入	輸出	1	重新配置 Avalon 記憶體對應到收發器的介面。
重新配置讀取	輸出	1
重新配置地址	輸出	10
重新配置_寫入數據	輸出	32
rx_reconfig_readdata	輸入	32
rx_reconfig_waitrequest	輸入	1
tx_reconfig_readdata	輸入	1
tx_reconfig_waitrequest	輸入	1

rx_cal_busy	輸入	1	來自 RX 收發器的校準狀態訊號。
tx_cal_busy	輸入	1	來自 TX 收發器的校準狀態訊號。
rx_reconfig_cal_busy	輸出	1	發送至 RX 收發器 PHY 重設控制的校準狀態訊號。
tx_reconfig_cal_busy	輸出	1	來自 TX 收發器 PHY 重設控制的校準狀態訊號。

表 20. RX-TX 鏈路訊號

訊號	方向	寬度	描述
視訊時鐘	輸入	1	HDMI 視訊時鐘。
rx_vid_鎖	輸入	3	指示 HDMI RX 視訊鎖定狀態。
rx_vid_valid	輸入	1	HDMI RX 視訊介面。
rx_vid_de	輸入	N
rx_vid_hsync	輸入	N
rx_vid_垂直同步	輸入	N
rx_vid_數據	輸入	N*48
rx_aux_eop	輸入	1	HDMI RX 輔助介面。
rx_aux_sop	輸入	1
rx_aux_valid	輸入	1
rx_aux_數據	輸入	72
tx_vid_de	輸出	N	HDMI TX 視訊介面。沒有10 = 每個時脈的像素
tx_vid_hsync	輸出	N
tx_vid_垂直同步	輸出	N
tx_vid_數據	輸出	N48個*
tx_vid_valid	輸出	1
tx_vid_ready	輸入	1
tx_aux_eop	輸出	1	HDMI TX 輔助介面。
tx_aux_sop	輸出	1
tx_aux_valid	輸出	1
tx_aux_數據	輸出	72
tx_aux_ready	輸入	1

表 21. Platform Designer 系統訊號

訊號	方向	寬度	描述
cpu_clk_in_clk_clk	輸入	1	CPU時脈。
cpu_rst_in_reset_reset	輸入	1	CPU重設。

edid_ram_slave_translator_avalon_anti_slave_0_address	輸出	8	EDID RAM 存取介面。
edid_ram_slave_translator_avalon_anti_slave_0_write	輸出	1
edid_ram_slave_translator_avalon_anti_slave_0_read	輸出	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	輸入	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	輸出	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	輸入	1
hdmi_i2c_master_i2c_serial_sda_in	輸入	1	I2C 主介面從 Nios II 處理器到用於 DDC 和 SCDC 控制的輸出緩衝器。
hdmi_i2c_master_i2c_serial_scl_in	輸入	1
hdmi_i2c_master_i2c_serial_sda_oe	輸出	1
hdmi_i2c_master_i2c_serial_scl_oe	輸出	1
redriver_i2c_master_i2c_serial_sda_in	輸入	1	I2C 主介面從 Nios II 處理器到輸出緩衝器，用於 TI 轉接驅動器設定配置。
redriver_i2c_master_i2c_serial_scl_in	輸入	1
redriver_i2c_master_i2c_serial_sda_oe	輸出	1
redriver_i2c_master_i2c_serial_scl_oe	輸出	1
pio_in0_external_connection_export	輸入	32	並行輸入輸出介面。 • 位元0：連接到user_dipsw 訊號以控制EDID 直通模式。 •位元1：TX HPD 請求 •位元2：TX 收發器就緒 •位元3：TX 重新配置完成 • 位 4–7：保留 • 位 8–11：RX FRL 速率 • 位元 12：RX TMDS 位元時鐘比率 • 位 13–16：RX FRL 鎖定 • 位 17–20：RX FFE 級別 • 位 21：RX 對齊鎖定

訊號	方向	寬度	描述
			•位22：RX視訊鎖定 • 位元 23：使用者按鈕 2 從外部接收器讀取 SCDC 暫存器 • 位 24–31：保留
pio_out0_external_connection_export	輸出	32	並行輸入輸出介面。 •位元0：TX HPD 確認 •位元1：TX初始化完成 • 位 2–7：保留 • 位元 8–11：TX FRL 速率 •位元 12–27：TX FRL 連結訓練模式 • 位元 28：TX FRL 啟動 • 位 29–31：保留
pio_out1_external_connection_export	輸出	32	並行輸入輸出介面。 • 位元 0：RX EDID RAM 訪問 • 位元 1：RX FLT 就緒 • 位 2–7：保留 • 位元 8–15：RX FRL 來源測試配置 • 位 16–31：保留

2.1. 1. 設計RTL參數
使用 HDMI TX 和 RX Top RTL 參數來客製化設計amp勒。
大多數設計參數都可以在 設計防爆ample HDMI Intel FPGA IP 參數編輯器的選項卡。您仍然可以更改設計amp您透過 RTL 參數在參數編輯器中進行的檔案設定。
表 22. HDMI RX 主要參數

範圍	價值	描述
支援_深_顏色	• 0：無深色 • ：深色	確定核心是否可以編碼深色格式。
支援輔助	• 0：無 AUX •1：輔助	確定是否包含輔助通道編碼。
SYMBOLS_PER_CLOCK	8	對於 Intel Arria 8 裝置，每個時脈支援 10 個符號。
支援音訊	• 0：無音訊 • 1：音頻	確定內核是否可以編碼音訊。

EDID_RAM_ADDR_WIDTH	8（預設值）	以 2 為底記錄 EDID RAM 大小。
BITEC_DAUGHTER_CARD_REV	•0：不針對任何 Bitec HDMI 子卡 •4：支援 Bitec HDMI 子卡修訂版 4 •6：針對 Bitec HDMI 子卡修訂版 6 • 11：針對 Bitec HDMI 子卡修訂版 11（預設）	指定所使用的 Bitec HDMI 子卡的版本。當您變更版本時，設計可能會根據 Bitec HDMI 子卡的要求交換收發器通道並反轉極性。如果將 BITEC_DAUGHTER_CARD_REV 參數設為 0，則設計不會對收發器通道和極性進行任何變更。
極性反轉	• 0：反轉極性 • 1：不反轉極性	將此參數設為 1 可反轉輸入資料的每一位值。將此參數設為 1 會將 4'b1111 指派給 RX 收發器的 rx_polinv 連接埠。

表 23. HDMI TX 主要參數

範圍	價值	描述
使用_FPLL	1	僅支援 fPLL 作為 Intel Arria 10 裝置的 TX PLL。始終將此參數設為 1。
支援_深_顏色	•0：無深色 • 1：深色	確定核心是否可以編碼深色格式。
支援輔助	• 0：無 AUX • 1：輔助	確定是否包含輔助通道編碼。
SYMBOLS_PER_CLOCK	8	對於 Intel Arria 8 裝置，每個時脈支援 10 個符號。
支援音訊	• 0：無音訊 • 1：音頻	確定內核是否可以編碼音訊。
BITEC_DAUGHTER_CARD_REV	• 0：不針對任何 Bitec HDMI 子卡 • 4：支援 Bitec HDMI 子卡修訂版 4 • 6：針對 Bitec HDMI 子卡修訂版 6 • 11：針對 Bitec HDMI 子卡修訂版 11（預設）	指定所使用的 Bitec HDMI 子卡的版本。當您變更版本時，設計可能會根據 Bitec HDMI 子卡的要求交換收發器通道並反轉極性。如果將 BITEC_DAUGHTER_CARD_REV 參數設為 0，則設計不會對收發器通道和極性進行任何變更。
極性反轉	• 0：反轉極性 • 1：不反轉極性	將此參數設為 1 可反轉輸入資料的每一位值。將此參數設為 1 會將 4'b1111 指派給 TX 收發器的 tx_poliv 連接埠。

2.12. 硬件設置
支援 HDMI FRL 的設計擴展amp此檔案支援 HDMI 2.1，並對標準 HDMI 視訊串流執行循環演示。
若要執行硬體測試，請將支援 HDMI 的裝置（例如具有 HDMI 介面的顯示卡）連接至 HDMI 接收器輸入。此設計支援 HDMI 2.1 或 HDMI 2.0/1.4b 來源和接收器。

HDMI 接收器將端口解碼為標準視頻流，並將其發送到時鐘恢復核心。
HDMI RX 核心對視訊、輔助和音訊資料進行解碼，並透過 DCFIFO 並行環回 HDMI TX 核心。
FMC 子卡的 HDMI 源端口將圖像傳輸到監視器。

筆記：
如果您想使用另一個 Intel FPGA 開發板，您必須更改設備分配和引腳分配。收發器模擬設置針對英特爾 Arria 10 FPGA 開發套件和 Bitec HDMI 2.1 子卡進行了測試。您可以修改自己的板的設置。
表 24. 板載按鈕與使用者 LED 功能

按鈕/LED	功能
cpu_resetn	按一下即可執行系統重置。
用戶_dipsw	使用者定義的 DIP 開關用於切換直通模式。 •OFF（預設位置）= 直通 FPGA 上的 HDMI RX 從外部接收器取得 EDID，並將其呈現給所連接的外部來源。 • ON = 您可以從Nios II 終端控制RX 最大FRL 速率。此指令透過操作最大 FRL 速率值來修改 RX EDID。有關設定不同 FRL 速率的更多信息，請參閱第 33 頁的以不同 FRL 速率運行設計。
使用者_pb[0]	按一次可將 HPD 訊號切換到標準 HDMI 來源。
使用者_pb[1]	預訂的。
使用者_pb[2]	按下一次可從連接到 Bitec HDMI 2.1 FMC 子卡 TX 的接收器讀取 SCDC 暫存器。筆記：若要啟用讀取，必須在軟體中將 DEBUG_MODE 設定為 1。
使用者_LED[0]	RX TMDS 時脈 PLL 鎖定狀態。 •0 = 解鎖 • 1 = 鎖定
使用者_LED[1]	RX 收發器就緒狀態。 •0 = 未準備好 • 1 = 就緒
使用者_LED[2]	RX 連結速度時脈 PLL 以及 RX 視訊和 FRL 時脈 PLL 鎖定狀態。 • 0 = 任一 RX 時鐘 PLL 已解鎖 • 1 = 兩個 RX 時脈 PLL 均被鎖定
使用者_LED[3]	RX HDMI 核心對齊和相差校正鎖定狀態。 • 0 = 至少 1 個通道已解鎖 • 1 = 所有頻道均已鎖定
使用者_LED[4]	RX HDMI 視訊鎖定狀態。 • 0 = 已解鎖 • 1 = 鎖定
使用者_LED[5]	TX 連結速度時脈 PLL 以及 TX 視訊和 FRL 時脈 PLL 鎖定狀態。 •0 = 任一 TX 時鐘 PLL 已解鎖 • 1 = 兩個 TX 時脈 PLL 皆被鎖定
USER_LED[6] USER_LED[7]	TX 收發器就緒狀態。 • 0 = 未準備好 • 1 = 就緒 TX 連結訓練狀態。 • 0 = 失敗 • 1 = 透過

2.13. 仿真試驗台
模擬測試台模擬 HDMI TX 串列環回至 RX 核心。
筆記：
啟用了 Include I2C 參數的設計不支援此模擬測試平台。
圖 19. HDMI Intel FPGA IP 模擬測試台框圖表 25. 測試平台組件

成分	描述
視訊TPG	視訊測試模式產生器 (TPG) 提供視訊刺激。
音頻amp勒根	音頻ample 生成器提供音頻amp勒刺激。發生器產生要透過音訊通道傳輸的遞增測試資料模式。
輔助 Samp勒根	輔助線ample發電機提供輔助功能amp勒刺激。生成器產生要從發送器發送的固定資料。

CRC校驗	該檢查器驗證 TX 收發器恢復的時鐘頻率是否與所需的數據速率匹配。
音訊資料檢查	音訊資料檢查比較遞增測試資料模式是否被正確接收和解碼。
輔助數據檢查	輔助資料檢查比較接收器端是否正確接收和解碼預期的輔助資料。

HDMI模擬測試台進行以下驗證測試：

HDMI 功能	確認
視頻數據	• 測試平台對輸入和輸出影片實施CRC 檢查。 • 它會根據接收的視訊資料中計算出的CRC 來檢查傳輸資料的CRC 值。 • 測試台在偵測到來自接收器的4 個穩定的V-SYNC 訊號後執行檢查。
輔助數據	• 輔助功能amp文件產生器產生要從發送器發送的固定資料。 • 在接收器側，產生器比較是否正確接收和解碼了預期的輔助資料。
音頻數據	•音訊amp文件產生器產生要透過音訊通道傳輸的遞增測試資料模式。 • 在接收器側，音訊資料檢查器檢查並比較增量測試資料模式是否被正確接收和解碼。

成功的模擬以以下消息結束：
# 每個時鐘符號 = 2
# 維克 = 4
# FRL_RATE = 0
# BPP = 0
# 音頻頻率（kHz）= 48
# 音訊頻道 = 8
# 類比通行證
表 26. HDMI Intel FPGA IP 設計Examp支援的模擬器

模擬器	Verilog HDL	超高畫質描述語言
ModelSim – 英特爾 FPGA 版/ ModelSim – 英特爾 FPGA 入門版	是的	是的
VCS/VCS MX	是的	是的
裡維埃拉-PRO	是的	是的
Xcelium 平行	是的	不

2.14.設計限制
實例化 HDMI 2.1 設計 ex 時需要考慮一些限制amp勒。

在非直通模式下，TX 無法在 TMDS 模式下運作。若要在 TMDS 模式下進行測試，請將 user_dipsw 開關切換回直通模式。
Nios II 處理器必須完成 TX 連結訓練，而不會受到其他處理的任何干擾。

2.15。偵錯功能
這個設計前ample 提供了某些調試功能來幫助您。
2.15.1.軟體偵錯資訊
您可以開啟軟體中的偵錯訊息來為您提供執行時間協助。
若要開啟軟體中的偵錯訊息，請依照下列步驟操作：

在 global.h 腳本中將 DEBUG_MODE 變更為 1。
在 Nios II 命令外殼上執行 script/build_sw.sh。
重新編程產生的 software/tx_control/tx_control.elf file 透過在 Nios II Command Shell 上執行命令：
nios2-download -r -g software/tx_control/tx_control.elf
在 Nios II Command Shell 上執行 Nios II 終端命令：
nios2-終端

開啟偵錯資訊後，列印以下資訊：

編程 ELF 後，讀取並顯示 TX 和 RX 上的 TI 轉接驅動器設定 file.
RX EDID 配置和熱插拔過程的狀態訊息
具有或不具有從連接到 TX 的接收器上的 EDID 中提取的 FRL 支援資訊的分辨率。每個 TX 熱插拔都會顯示此資訊。

TX 連結訓練期間 TX 連結訓練過程的狀態訊息。

2.15.2.來自連接到 TX 的接收器的 SCDC 訊息
您可以使用此功能來獲取 SCDC 資訊。

在 Nios II Command Shell 上執行 Nios II 終端命令：nios2-terminal

按 Intel Arria 2 FPGA 開發套件上的 user_pb[10]。

軟體讀取並顯示與 Nios II 終端機上的 TX 連接的接收器上的 SCDC 資訊。
2.15.3。時脈頻率測量
使用此功能可以檢查不同時脈的頻率。

在 hdmi_rx_top 和 hdmi_tx_top files，取消註解「//`define DEBUG_EN 1」。

將來自每個 mr_rate_detect 實例的 refclock_measure 訊號新增至 Signal Tap Logic Analyzer，以取得每個時脈的時脈頻率（持續時間為 10 ms）。
使用 Signal Tap 邏輯分析器編譯設計。
對 SOF 進行編程 file 並運行 Signal Tap 邏輯分析器。

表 27. 時鐘

模組	mr_rate_detect 實例	待測時鐘
hdmi_rx_top	rx_pll_tmds	RX CDR 參考時脈 0
	rx_clk0_freq	RX 收發器時脈從通道 0 輸出
	rx_vid_clk_freq	RX視訊時鐘
	rx_frl_clk_freq	RX FRL 時鐘
	rx_hsync_freq	接收的視訊幀的水平同步頻率
hdmi_tx_top	tx_clk0_頻率	TX 收發器時脈從頻道 0 輸出
	視訊時鐘頻率	TX視訊時鐘
	frl_clk_freq	TX FRL 時鐘
	tx_hsync_freq	待傳輸視訊幀的水平同步頻率

2.16。升級您的設計
表 28. HDMI 設計擴展amp與先前 Intel Quartus Prime Pro Edition 軟體版本的兼容性

設計防爆amp變體	能夠升級到 Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 設計Example（支持 FRL = 1）	不

對於任何不相容的設計amples，您需要執行以下操作：

產生一個新的設計examp使用與現有設計相同的配置在目前 Intel Quartus Prime Pro Edition 軟體版本中安裝該檔案。
比較整個設計前amp帶有設計 ex 的 le 目錄amp使用先前的 Intel Quartus Prime Pro Edition 軟體版本產生的檔案。移植發現的更改。

HDMI 2.0 設計Example（支持 FRL = 0）

HDMI Intel FPGA IP 設計擴展amp該檔案演示了一個 HDMI 實例並行環回，包括三個 RX 通道和四個 TX 通道。
表 29. HDMI Intel FPGA IP 設計ExampIntel Arria 10 裝置的文件

設計防爆ample	數據速率	頻道模式	環回類型
Arria 10 HDMI RX-TX 重傳	< 6,000 Mbps	單純形	與 FIFO 緩衝區並行

特徵

此設計實例化 FIFO 緩衝區，以在 HDMI 接收器和來源之間執行直接 HDMI 視訊串流直通。
該設計使用 LED 狀態進行早期調試tage.
此設計僅提供 RX 和 TX 選項。
此設計演示了 RX-TX 鏈路模組中動態範圍和母帶處理 (HDR) InfoFrame 的插入和過濾。

此設計示範了當 TX 熱插拔事件觸發時，如何管理從外部 HDMI 接收器到外部 HDMI 來源的 EDID 直通。
此設計允許透過 DIP 開關和按鈕進行運行時控制，以管理 HDMI TX 核心訊號：
— 用於選擇 DVI 或 HDMI 編碼視訊幀的模式訊號
— info_avi[47]、info_vsi[61]和audio_info_ai[48]訊號用於選擇透過邊帶或輔助資料連接埠進行輔助資料包傳輸

RX 執行個體從外部視訊產生器接收視訊來源，然後資料在傳輸到 TX 執行個體之前經過環回 FIFO。
您需要將外部視訊分析儀、顯示器或具有 HDMI 連接的電視連接到 TX 核心以驗證功能。
3.1. HDMI 2.0 RX-TX 重傳設計框圖
HDMI 2.0 RX-TX 重傳設計amp此文件示範了 HDMI Intel FPGA IP 單工通道模式上的平行環回。
圖 20. HDMI RX-TX 重傳框圖（Intel Quartus Prime 專業版）圖 21. HDMI RX-TX 重傳框圖（Intel Quartus Prime 標準版）相關資訊
Arria 10 PLL 參考時脈的 PLL 級聯或非專用時脈路徑的抖動如果您的設計時脈遇到額外的抖動，請參閱此解決方案以取得解決方法
抖動。
3.2. 硬件和軟件要求
Intel 使用以下硬件和軟件來測試 design examp勒。
硬體

英特爾 Arria 10 GX FPGA 開發套件
HDMI 來源（圖形處理器單元 (GPU)）
HDMI 接收器（顯示器）
Bitec HDMI FMC 2.0 子卡（修訂版 11）
HDMI 電纜

筆記：
您可以選擇 Bitec HDMI 子卡的版本。在頂層將本地參數 BITEC_DAUGHTER_CARD_REV 設定為 4、6 或 11 file （a10_hdmi2_demo.v）。當您變更版本時，設計可能會根據 Bitec HDMI 子卡的要求交換收發器通道並反轉極性。如果將 BITEC_DAUGHTER_CARD_REV 參數設為 0，則設計不會對收發器通道和極性進行任何變更。針對 HDMI 2.1 設計amples，根據 Design Examp在標籤中，將 HDMI 子卡修訂版設定為修訂版 9、修訂版 4 或無子卡。預設值為修訂版 9。
軟體

Intel Quartus Prime 版本 18.1 及更高版本（用於硬體測試）
ModelSim – Intel FPGA 版、ModelSim – Intel FPGA 入門版、RivieraPRO、VCS（僅限 Verilog HDL）/VCS MX 或 Xcelium 平行模擬器

3.3. 目錄結構
目錄包含生成的 file用於 HDMI 英特爾 FPGA IP 設計擴展amp勒。
圖 22. Design Ex 的目錄結構ample表 30. 產生的 RTL Files

資料夾	Files
廣西	• /gxb_rx.qsys（Intel Quartus Prime 標準版） • /gxb_rx.ip（Intel Quartus Prime 專業版）
	• /gxb_rx_reset.qsys（Intel Quartus Prime 標準版） • /gxb_rx_reset.ip（Intel Quartus Prime 專業版）
	• /gxb_tx.qsys（Intel Quartus Prime 標準版） • /gxb_tx.ip（Intel Quartus Prime 專業版）
	• /gxb_tx_fpll.qsys（Intel Quartus Prime 標準版） • /gxb_tx_fpll.ip（Intel Quartus Prime 專業版）
	• /gxb_tx_reset.qsys（Intel Quartus Prime 標準版） • /gxb_tx_reset.ip（Intel Quartus Prime 專業版）
hdmi_rx	•/hdmi_rx.qsys（Intel Quartus Prime 標準版） •/hdmi_rx.ip（Intel Quartus Prime 專業版）
	/hdmi_rx_top.v
	/mr_clock_sync.v（Intel Quartus Prime 標準版）
	/mr_hdmi_rx_core_top.v（Intel Quartus Prime 標準版）
	/mr_rx_oversample.v（Intel Quartus Prime 標準版）
	/symbol_aligner.v
	Panasonic.hex（Intel Quartus Prime 專業版）
hdmi_tx	• /hdmi_tx.qsys（Intel Quartus Prime 標準版） •/hdmi_tx.ip（Intel Quartus Prime 專業版）

	/hdmi_tx_top.v
	/mr_ce.v（Intel Quartus Prime 標準版）
	/mr_hdmi_tx_core_top.v（Intel Quartus Prime 標準版）
	/mr_tx_oversample.v（Intel Quartus Prime 標準版）
i2c_master （Intel Quartus Prime 標準版）	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_從機	/edid_ram.qsys（Intel Quartus Prime 標準版）
	/Panasonic.hex（Intel Quartus Prime 標準版）
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
鎖相環	• /pll_hdmi.qsys（Intel Quartus Prime 標準版） • /pll_hdmi.ip（Intel Quartus Prime 專業版）
	• /pll_hdmi_reconfig.qsys（英特爾 Quartus Prime 標準版） • /pll_hdmi_reconfig.ip（Intel Quartus Prime 專業版）
	quartus.ini
常見的	• /clock_control.qsys（Intel Quartus Prime 標準版） • /clock_control.ip（Intel Quartus Prime 專業版）
	• /fifo.qsys（Intel Quartus Prime 標準版） • /fifo.ip（Intel Quartus Prime 專業版）
	• /output_buf_i2c.qsys（Intel Quartus Prime 標準版） •/output_buf_i2c.ip（Intel Quartus Prime 專業版）
	/reset_controller.qsys（Intel Quartus Prime 標準版）
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv（Intel Quartus Prime 專業版）
人類發展報告	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
重新配置管理	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
SDDC	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc（Intel Quartus Prime 標準版）

表 31. 產生的仿真 Files
有關更多信息，請參閱模擬測試台部分。

資料夾	Files
阿爾德克	/aldec.do
阿爾德克	/rivierapro_setup.tcl
節奏	/cds.lib
	/hdl.var
	<cds_libs資料夾>

導師	/mentor.do
導師	/msim_setup.tcl
新思科技	/vcs/file列表.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
西利姆（Intel Quartus Prime 專業版）	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh

常見的（Intel Quartus Prime 專業版）	/modelsim_filetcl
	/裡維埃拉_filetcl
	/vcs_filetcl
	/vcsmx_filetcl
	/xcelium_filetcl
hdmi_rx	• /hdmi_rx.qsys（Intel Quartus Prime 標準版） • /hdmi_rx.ip（Intel Quartus Prime 專業版）
	/hdmi_rx.sopcinfo（Intel Quartus Prime 標準版）
	/Panasonic.hex（Intel Quartus Prime 專業版）
	/symbol_aligner.v（Intel Quartus Prime 專業版）
hdmi_tx	• /hdmi_tx.qsys（Intel Quartus Prime 標準版） • /hdmi_tx.ip（Intel Quartus Prime 專業版）
hdmi_tx	/hdmi_tx.sopcinfo（Intel Quartus Prime 標準版）

表 32. 產生的軟體 Files

資料夾	Files
tx_control_src 筆記： tx_control 資料夾也包含這些的重複項 files.	/intel_fpga_i2c.c（Intel Quartus Prime 專業版）
	/intel_fpga_i2c.h（Intel Quartus Prime 專業版）
	/i2c.c（Intel Quartus Prime 標準版）
	/i2c.h（Intel Quartus Prime 標準版）
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c（Intel Quartus Prime 標準版） /ti_i2c.h（Intel Quartus Prime 標準版）

3.4. 設計組件
HDMI Intel FPGA IP 設計擴展ample 需要這些組件。
表 33. HDMI RX 頂部組件

模組	描述
HDMI 接收核心	IP 接收來自 Transceiver Native PHY 的串行數據，並執行數據對齊、通道相差校正、TMDS 解碼、輔助數據解碼、視訊數據解碼、音訊數據解碼和解碼。
I2	I2C 是用於接收器顯示資料通道 (DDC) 以及狀態和資料通道 (SCDC) 的介面。 HDMI 來源使用 DDC 透過讀取增強擴展顯示識別資料 (E-EDID) 資料結構來確定接收器的功能和特性。 • E-EDID 的8 位元I2C 從機位址為0xA0 和0xA1。 LSB 指示存取類型：1 表示讀取，0 表示寫入。當 HPD 事件發生時，I2C 從機透過讀取片上 RAM 來回應 E-EDID 資料。 • I2C 僅從控制器也支援 HDMI 2.0 操作的 SCDC。 SCDC 的 8 位 I2C 從機位址為 0xA8 和 0xA9。當 HPD 事件發生時，I2C 從裝置執行向 HDMI RX 核心的 SCDC 介面寫入或讀取事務。筆記：如果不打算使用 HDMI 2b，則不需要用於 SCDC 的 I2.0C 僅從屬控制器。如果您打開包括 I2C 參數，該區塊將包含在核心內部，並且在此層級不可見。
EDID內存	此設計使用 RAM 1 連接埠 IP 核儲存 EDID 資訊。標準兩線（時脈和資料）序列匯流排協定（I2C 僅從控制器）傳輸符合 CEA-861-D 的 E-EDID 資料結構。此EDID RAM儲存E-EDID資訊。筆記：如果您打開包括 EDID 內存參數，該區塊將包含在核心內部，並且在此層級不可見。
IOPLL	IOPLL 為傳入的 TMDS 時脈產生 RX CDR 參考時脈、連結速度時脈和視訊時脈。 • 輸出時脈0（CDR參考時脈） • 輸出時脈1（連結速度時脈） • 輸出時鐘2（視訊時鐘）筆記：預設 IOPLL 配置對於任何 HDMI 解析度都無效。 IOPLL 在上電時被重新配置為適當的設定。
收發器 PHY 重設控制器	收發器 PHY 重設控制器確保 RX 收發器的可靠初始化。此控制器的重設輸入由 RX 重配置觸發，並根據 Transceiver Native PHY 區塊內部的重設順序產生相應的類比和數位重設訊號。
RX 本機 PHY	從外部視訊來源接收串列資料的硬收發器模組。在將資料傳遞到 HDMI RX 核心之前，它將串列資料反序列化為平行資料。
接收重配置管理	RX 重配置管理透過 HDMI PLL 實現速率檢測電路，以驅動 RX 收發器以 250 Mbps 至 6,000 Mbps 範圍內的任意鏈路速率運作。請參閱下面第 23 頁的圖 63。

IOPLL 重新配置

IOPLL 重配置模組有助於對 Intel FPGA 中的 PLL 進行動態即時重配置。此模組即時更新輸出時脈頻率和 PLL 頻寬，無需重新配置整個 FPGA。此模組在 Intel Arria 100 裝置中以 10 MHz 運作。
由於 IOPLL 重新配置限制，請在 IOPLL 重新配置 IP 產生期間套用 Quartus INI Permit_nf_pll_reconfig_out_of_lock=on。
若要套用 Quartus INI，請在 quartus.ini 中包含“permit_nf_pll_reconfig_out_of_lock=on” file 並放置在 file Intel Quartus Prime 專案目錄。當您使用 INI 編輯 Quartus Prime 軟體中的 IOPLL 重新配置模組 (pll_hdmi_reconfig) 時，您應該會看到警告訊息。
筆記： 如果沒有此 Quartus INI，如果 IOPLL 在重新配置期間失去鎖定，則無法完成 IOPLL 重新配置。

聚氧乙烯醚

並行輸入/輸出 (PIO) 區塊可作為與 CPU 子系統之間的控制、狀態和重設介面。

圖 23. 多速率重配置序列流程
該圖說明了控制器在接收到輸入數據流和參考時鐘頻率時，或收發器解鎖時的多速率重配置序列流。表 34. HDMI TX 頂級組件

模組	描述
HDMI TX核心	IP核從頂層接收視訊數據，並執行TMDS編碼、輔助資料編碼、音訊資料編碼、視訊資料編碼和加擾。
I2C 主機	I2C 是用於接收器顯示資料通道 (DDC) 以及狀態和資料通道 (SCDC) 的介面。 HDMI 來源使用 DDC 透過讀取增強擴展顯示識別資料 (E-EDID) 資料結構來確定接收器的功能和特性。 • 作為DDC，I2C 主設備從外部接收器讀取EDID，以配置HDMI RX Top 中的EDID 資訊EDID RAM 或用於視訊處理。 • 作為SCDC，I2C 主設備將SCDC 資料結構從FPGA 來源傳輸到外部接收器以進行HDMI 2.0b 操作。對於前amp如圖所示，如果傳出資料流高於 3,400 Mbps，Nios II 處理器指令 I2C 主裝置將接收器 SCDC 設定暫存器的 TMDS_BIT_CLOCK_RATIO 和 SCRAMBLER_ENABLE 位元更新為 1。
IOPLL	IOPLL 從傳入的 TMDS 時脈提供鏈路速度時脈和視訊時脈。 • 輸出時脈1（連結速度時脈） • 輸出時鐘2（視訊時鐘）筆記：預設 IOPLL 配置對於任何 HDMI 解析度都無效。 IOPLL 在上電時被重新配置為適當的設定。
收發器 PHY 重設控制器	收發器 PHY 重設控制器確保 TX 收發器的可靠初始化。此控制器的重設輸入從頂層觸發，並根據區塊內的重設順序向 Transceiver Native PHY 區塊產生相應的類比和數位重設訊號。此模組的 tx_ready 輸出訊號也可用作 HDMI Intel FPGA IP 的重設訊號，以指示收發器已啟動並正在運行，並準備好從核心接收資料。
收發器本機 PHY	硬收發器模組，接收來自 HDMI TX 核心的平行數據，並對傳輸的數據進行串行化。 TX Native PHY 模組中啟用了重配置接口，以演示 TX Native PHY 和收發器仲裁器之間的連接。未對 TX Native PHY 執行重新配置。筆記：為了滿足 HDMI TX 頻道間偏移要求，請將 Arria 10 Transceiver Native PHY 參數編輯器中的 TX 頻道綁定模式選項設為 PMA 和 PCS 黏合。您還需要將最大偏斜 (set_max_skew) 約束需求新增至來自收發器重設控制器 (tx_digitalreset) 的數位重設訊號，如英特爾 Arria 10 收發器 PHY 使用者指南。
發射鎖相環	發送器 PLL 模組為收發器 Native PHY 模組提供串列快速時脈。對於此 HDMI Intel FPGA IP 設計擴展ample，fPLL用作TX PLL。
IOPLL 重新配置	IOPLL 重配置模組有助於對 Intel FPGA 中的 PLL 進行動態即時重配置。此模組即時更新輸出時脈頻率和 PLL 頻寬，無需重新配置整個 FPGA。此模組在 Intel Arria 100 裝置中以 10 MHz 運作。由於 IOPLL 重新配置限制，請在 IOPLL 重新配置 IP 產生期間套用 Quartus INI Permit_nf_pll_reconfig_out_of_lock=on。若要套用 Quartus INI，請在 quartus.ini 中包含“permit_nf_pll_reconfig_out_of_lock=on” file 並放置在 file Intel Quartus Prime 專案目錄。當您使用 INI 編輯 Intel Quartus Prime 軟體中的 IOPLL 重新配置模組 (pll_hdmi_reconfig) 時，您應該會看到一條警告訊息。筆記：如果沒有此 Quartus INI，如果 IOPLL 在重新配置期間失去鎖定，則無法完成 IOPLL 重新配置。
聚氧乙烯醚	並行輸入/輸出 (PIO) 區塊可作為與 CPU 子系統之間的控制、狀態和重設介面。

表 35. 收發器資料速率與溢出amp每個 TMDS 時脈頻率範圍的 ling 因子

TMDS 時脈頻率 (MHz)	TMDS 位元時鐘比	旁白amp林因子	收發器資料速率 (Mbps)
85–150	1	不適用	3400–6000
100–340	0	不適用	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

表 36. 頂級公共區塊

模組

描述

收發器仲裁器

當同一實體通道內的 RX 或 TX 收發器需要重新配置時，此通用功能塊可防止收發器同時重新校準。同時重新校準會影響同一通道內的 RX 和 TX 收發器被指派給獨立 IP 實現的應用。
此收發器仲裁器是建議將單工 TX 和單工 RX 合併到同一實體通道的解析度的擴展。此收發器仲裁器還有助於合併和仲裁針對通道內單工 RX 和 TX 收發器的 Avalon-MM RX 和 TX 重配置請求，因為收發器的重配置介面連接埠只能按順序存取。
本設計中收發器仲裁器與 TX/RX Native PHY/PHY Reset Controller 模組之間的介面連接amp文件演示了適用於使用收發器仲裁器的任何 IP 組合的通用模式。當頻道中僅使用 RX 或 TX 收發器時，不需要收發器仲裁器。
收發器仲裁器透過其 Avalon-MM 重新配置介面識別重新配置請求者，並確保對應的 tx_reconfig_cal_busy 或 rx_reconfig_cal_busy 被門控。對於 HDMI 應用，只有 RX 啟動重新配置。透過仲裁器傳送 Avalon-MM 重新配置請求，仲裁器識別出重新配置請求源自 RX，然後 RX 阻止 tx_reconfig_cal_busy 置位，並允許 rx_reconfig_cal_busy 置位。門控可防止 TX 收發器無意中進入校準模式。

	筆記：由於 HDMI 僅需要 RX 重新配置，因此 tx_reconfig_mgmt_* 訊號被捆綁。此外，仲裁器和 TX Native PHY 模組之間不需要 Avalon-MM 介面。這些區塊被指派給設計ex中的介面amp此文件示範了通用收發器仲裁器與 TX/RX Native PHY/PHY 重設控制器的連接。
接收-發送鏈路	• 來自HDMI RX 核心的視訊資料輸出和同步訊號通過跨RX 和TX 視訊時脈域的DCFIFO 循環。 • 通用控制資料包(GCP)、InfoFrames（AVI、VSI 和AI）、輔助資料和音訊資料透過跨RX 和TX 鏈路速度時脈域的DCFIFO 循環。 • HDMI TX 核心的輔助資料連接埠透過反壓控制流經DCFIFO 的輔助資料。反壓確保輔助資料連接埠上不存在不完整的輔助資料包。 • 該區塊也執行外部過濾： — 在傳輸到 HDMI TX 核心輔助資料連接埠之前，請從輔助資料流中過濾音訊資料和音訊時脈再生資料包。筆記：若要停用此篩選，請按 user_pb[2]。啟用此過濾可確保重傳的輔助資料流中不存在重複的音訊資料和音訊時鐘再生資料包。 — 從 HDMI RX 輔助資料中過濾高動態範圍 (HDR) InfoFrame 並插入 examp透過 Avalon ST 復用器將 HDR InfoFrame 傳輸到 HDMI TX 的輔助資料。
CPU子系統	CPU子系統可作為SCDC和DDC控制器以及來源重配置控制器。 • 來源SCDC 控制器包含I2C 主控制器。 I2C 主控制器將 SCDC 資料結構從 FPGA 來源傳輸到外部接收器以進行 HDMI 2.0b 操作。對於前amp例如，如果傳出資料流為 6,000 Mbps，Nios II 處理器命令 I2C 主控制器將接收器 TMDS 設定暫存器的 TMDS_BIT_CLOCK_RATIO 和 SCRAMBLER_ENABLE 位元更新為 1。 • 同一個I2C 主設備也會在HDMI 來源和外部接收器之間傳送DDC 資料結構(E-EDID)。 • Nios II CPU 充當HDMI 來源的重新配置控制器。 CPU 依靠 RX 重新配置管理模組的定期速率偵測來確定 TX 是否需要重新配置。 Avalon-MM 從轉換器提供 Nios II 處理器 Avalon-MM 主介面與外部實例化 HDMI 來源 IOPLL 和 TX Native PHY 的 Avalon-MM 從介面之間的介面。 • TX 的重配置序列流程與RX 相同，不同之處在於PLL 和收發器重配置以及重設序列是按順序執行的。請參閱第 24 頁的圖 67。

圖 24. 重新配置序列流程
該圖說明了涉及 I2C 主設備和 HDMI 來源控制的 Nios II 軟體流程。3.5。動態範圍和母帶處理 (HDR) InfoFrame 插入和過濾
HDMI Intel FPGA IP 設計擴展amp該檔案包含 RX-TX 環回系統中 HDR InfoFrame 插入的示範。
HDMI 規格版本 2.0b 允許透過 HDMI 輔助串流傳輸動態範圍和主控訊息訊框。在演示中，輔助資料插入區塊支援 HDR 插入。您只需按照模組訊號清單中指定的方式格式化預期的 HDR InfoFrame 封包，並使用提供的 AUX 插入控制模組安排每個視訊訊框插入一次 HDR InfoFrame。
在這個前amp檔案配置中，在傳入輔助流已包含 HDR InfoFrame 的情況下，串流傳輸的 HDR 內容將會被過濾。過濾避免了要傳輸的 HDR InfoFrame 衝突，並確保僅 HDR S 中指定的值amp使用 le 資料模組。
圖 25. 具有動態範圍和主控資訊訊框插入的 RX-TX 連結
此圖顯示了 RX-TX 連結的框圖，包括插入 HDMI TX 核心輔助流的動態範圍和掌握資訊幀。
表 37. 輔助資料插入模組 (altera_hdmi_aux_hdr) 訊號

訊號	方向	寬度	描述
時鐘和復位
時鐘	輸入	1	時鐘輸入。此時鐘應連接到鏈路速度時鐘。
重置	輸入	1	復位輸入。

輔助資料包產生器和多工器訊號
多工器輸出數據	輸出	72	來自多工器的 Avalon 流輸出。
多工器_輸出_有效	輸出	1
多工器輸出就緒	輸出	1
多工器_out_startofpacket	輸出	1
多工器_out_endofpacket	輸出	1
多工器輸出通道	輸出	11
資料復用器	輸入	72	Avalon 串流輸入到多工器的 In1 連接埠。 HDMI TX 視訊垂直同步。此訊號應與鏈路速度時脈域同步。核心在此訊號的上升沿將 HDR InfoFrame 插入到輔助流中。
多工器有效	輸入	1
多路復用器就緒	輸入	1
多工器_in_startofpacket	輸入	1
多工器_in_endofpacket hdmi_tx_vsync	輸入輸入	1 1

表 38. HDR 資料模組 (altera_hdmi_hdr_infoframe) 訊號

訊號	方向	寬度	描述
HB0	輸出	8	動態範圍和主控 InfoFrame 的標頭位元組 0：InfoFrame 類型代碼。
HB1	輸出	8	動態範圍和主控 InfoFrame 的標頭位元組 1：InfoFrame 版本號。
HB2	輸出	8	動態範圍和主控資訊幀的標頭位元組 2：資訊幀的長度。
pb	輸入	224	動態範圍和主控資訊幀的資料位元組。

表 39. 動態範圍與主控 InfoFrame 資料位元組束位字段

位元域	定義	靜態元資料型態 1
7:0	資料位元組 1：{5'h0，EOTF[2:0]}
15:8	資料位元組 2：{5'h0，Static_Metadata_Descriptor_ID[2:0]}
23:16	資料位元組 3：Static_Metadata_Descriptor	顯示_primaries_x[0]，LSB
31:24	資料位元組 4：Static_Metadata_Descriptor	顯示_primaries_x[0]，MSB
39:32	資料位元組 5：Static_Metadata_Descriptor	顯示_primaries_y[0]，LSB
47:40	資料位元組 6：Static_Metadata_Descriptor	顯示_primaries_y[0]，MSB
55:48	資料位元組 7：Static_Metadata_Descriptor	顯示_primaries_x[1]，LSB
63:56	資料位元組 8：Static_Metadata_Descriptor	顯示_primaries_x[1]，MSB
71:64	資料位元組 9：Static_Metadata_Descriptor	顯示_primaries_y[1]，LSB
79:72	資料位元組 10：Static_Metadata_Descriptor	顯示_primaries_y[1]，MSB
87:80	資料位元組 11：Static_Metadata_Descriptor	顯示_primaries_x[2]，LSB
95:88	資料位元組 12：Static_Metadata_Descriptor	顯示_primaries_x[2]，MSB
103:96	資料位元組 13：Static_Metadata_Descriptor	顯示_primaries_y[2]，LSB
111:104	資料位元組 14：Static_Metadata_Descriptor	顯示_primaries_y[2]，MSB
119:112	資料位元組 15：Static_Metadata_Descriptor	白點x，LSB
127:120	資料位元組 16：Static_Metadata_Descriptor	白點_x，MSB
135:128	資料位元組 17：Static_Metadata_Descriptor	白點 y，LSB

143:136	資料位元組 18：Static_Metadata_Descriptor	白點 y，MSB
151:144	資料位元組 19：Static_Metadata_Descriptor	最大顯示主控亮度，LSB
159:152	資料位元組 20：Static_Metadata_Descriptor	最大顯示主控亮度，MSB
167:160	資料位元組 21：Static_Metadata_Descriptor	最小顯示主控亮度，LSB
175:168	資料位元組 22：Static_Metadata_Descriptor	最小顯示主控亮度，MSB
183:176	資料位元組 23：Static_Metadata_Descriptor	最大內容亮度，LSB
191:184	資料位元組 24：Static_Metadata_Descriptor	最大內容亮度，MSB
199:192	資料位元組 25：Static_Metadata_Descriptor	最大幀平均亮度，LSB
207:200	資料位元組 26：Static_Metadata_Descriptor	最大幀平均亮度，MSB
215:208	預訂的
223:216	預訂的

禁用 HDR 插入和過濾
停用 HDR 插入和篩選器可讓您驗證來源輔助流中已有的 HDR 內容的重傳，而無需對 RX-TX 重傳設計進行任何修改amp勒。
若要停用 HDR InfoFrame 插入和過濾：

在 rxtx_link.v 中將 block_ext_hdr_infoframe 設定為 1'b0 file 以防止從輔助流過濾 HDR InfoFrame。

在 altera_hdmi_aux_hdr.v 中設定 avalon_st_多工器實例的 Multiplexer_in0_valid file 到 1'b0 以防止輔助資料包產生器形成附加 HDR InfoFrame 並將其插入到 TX 輔助流中。

3.6. 計時方案
時脈方案說明了 HDMI Intel FPGA IP 設計 ex 中的時脈域amp勒。
圖 26. HDMI Intel FPGA IP 設計Examp文件時脈方案（Intel Quartus Prime Pro Edition）圖 27. HDMI Intel FPGA IP 設計Examp文件時鐘方案（Intel Quartus Prime 標準版）表 40. 時鐘方案信號

鐘	設計中的訊號名稱	描述
TX IOPLL/ TX PLL 參考時脈 1	hdmi_時脈_輸入	TX IOPLL 和 TX PLL 的參考時脈。時脈頻率與 HDMI TX TMDS 時脈通道的預期 TMDS 時脈頻率相同。對於此 HDMI Intel FPGA IP 設計擴展amp如圖所示，此時鐘連接到 RX TMDS 時鐘以用於演示目的。在您的應用中，您需要透過可程式振盪器提供具有 TMDS 時脈頻率的專用時鐘，以獲得更好的抖動性能。筆記：不要使用收發器 RX 接腳作為 TX PLL 參考時脈。如果您將 HDMI TX refclk 放置在 RX 接腳上，您的設計將不適合。
TX 收發器時脈輸出	發送時鐘	時脈輸出從收發器恢復，頻率根據資料速率和每個時脈的符號而變化。 TX 收發器時脈輸出頻率 = 收發器資料速率/（每個時脈的符號*10）
TX PLL 串行時鐘	tx_bonding_時鐘	由 TX PLL 產生的串行快速時脈。時脈頻率根據資料速率設定。
TX/RX 鏈路速度時鐘	ls_clk	鏈路速度時脈。鏈路速度時脈頻率取決於預期的 TMDS 時脈頻率，超過ampling 因子、每個時鐘的符號和 TMDS 位元時鐘比。


		TMDS 位元時鐘比	鏈路速度時脈頻率
		0	TMDS 時脈頻率/每個時脈符號
		1	TMDS 時脈頻率 *4 / 每個時鐘的符號

TX/RX 視訊時鐘	視訊時鐘	視訊資料時鐘。視訊資料時脈頻率源自於基於色彩深度的 TX 鏈路速度時脈。
		TMDS 位元時鐘比	視訊數據時鐘頻率
		0	TMDS 時鐘/每個時鐘的符號/顏色深度因子
		1	TMDS 時鐘 *4 / 每個時鐘的符號 / 色彩深度因子

		每顏色位數	色彩深度係數
		8	1
		10	1.25
		12	1.5
		16	2.0

RX TMDS 時鐘	tmds_clk_in	來自 HDMI RX 的 TMDS 時脈通道連接到 IOPLL 的參考時脈。
RX CDR 參考時脈 0 /TX PLL 參考時脈 0	fr_clk	RX CDR 和 TX PLL 的自由運行參考時脈。上電校準需要該時鐘。
RX CDR 參考時脈 1	iopll_outclk0	RX 收發器的 RX CDR 的參考時脈。
		數據速率	RX 參考時脈頻率
		數據速率 <1 Gbps	5× TMDS 時脈頻率
		1 Gbps< 數據速率 <3.4 Gbps	TMDS時脈頻率
		數據速率 >3.4 Gbps	4× TMDS 時脈頻率
		• 資料速率<1 Gbps：對於超過amp靈以滿足收發器最低資料速率要求。 • 資料速率>3.4 Gbps：補償1/40 的TMDS 位元速率與時脈比，以將收發器資料速率與時脈比維持在1/10。筆記：請勿使用收發器 RX 接腳作為 CDR 參考時脈。如果您將 HDMI RX refclk 放置在 RX 接腳上，您的設計將不適合。
RX 收發器時脈輸出	接收時鐘	時脈輸出從收發器恢復，頻率根據資料速率和每個時脈的符號而變化。 RX 收發器時脈輸出頻率 = 收發器資料速率/（每個時脈的符號*10）
管理時鐘	管理時鐘	這些組件的自由運作 100 MHz 時脈：

		• 用於重新配置的 Avalon-MM 接口 — 頻率範圍需求在 100–125 MHz 之間。 •，用於收發器重設序列的 PHY 重設控制器 — 頻率範圍要求在 1–500 MHz 之間。 • IOPLL 重新配置 — 最大時脈頻率為 100 MHz。 • 用於管理的 RX 重新配置 • 中央處理器 • I2C 主控
I2C 時鐘	i2c_時鐘	100 MHz 時脈輸入，為 I2C 從裝置、HDMI RX 核心中的 SCDC 暫存器和 EDID RAM 提供時脈。

相關資訊

使用收發器 RX 接腳作為 CDR 參考時鐘
使用收發器 RX 接腳作為 TX PLL 參考時鐘

3.7. 接口信號
下表列出了 HDMI Intel FPGA IP 設計擴充的訊號amp勒。
表 41. 頂層信號

訊號	方向	寬度	描述
板載振盪器信號
時鐘_fpga_b3_p	輸入	1	用於內核參考時鐘的 100 MHz 自由運行時鐘
REFCLK_FMCB_P（Intel Quartus Prime 專業版）	輸入	1	625 MHz 自由運轉時脈作為收發器參考時脈；這個時鐘可以是任何頻率

用戶按鈕和 LED
使用者_pb	輸入	1	用於控制 HDMI Intel FPGA IP 設計功能的按鈕
cpu_resetn	輸入	1	全局重置
user_led_g	輸出	4	綠色LED顯示屏有關 LED 功能的更多信息，請參閱第 89 頁的硬體設定。
user_led_r	輸出	4	紅色LED顯示器有關 LED 功能的更多信息，請參閱第 89 頁的硬體設定。

FMC 端口 B 上的 HDMI FMC 子卡引腳
fmcb_gbtclk_m2c_p_0	輸入	1	HDMI RX TMDS 時鐘
fmcb_dp_m2c_p	輸入	3	HDMI RX 紅綠藍數據通道 • Bitec 子卡修訂版 11 — [0]：RX TMDS 通道 1（綠色） — [1]：RX TMDS 通道 2（紅色） — [2]：RX TMDS 通道 0（藍色） • Bitec 子卡修訂版 4 或 6 — [0]：RX TMDS 通道 1（綠色）— 極性反轉 — [1]：RX TMDS 通道 0（藍色）— 極性反轉 — [2]：RX TMDS 通道 2（紅色）— 極性反轉
fmcb_dp_c2m_p	輸出	4	HDMI TX 時鐘、紅色、綠色和藍色數據通道 • Bitec 子卡修訂版 11 — [0]：TX TMDS 通道 2（紅色） — [1]：TX TMDS 通道 1（綠色） — [2]：TX TMDS 通道 0（藍色） — [3]：TX TMDS 時鐘通道 • Bitec 子卡修訂版 4 或 6 — [0]：TX TMDS 時鐘通道 — [1]：TX TMDS 通道 0（藍色） — [2]：TX TMDS 通道 1（綠色） — [3]：TX TMDS 通道 2（紅色）
fmcb_la_rx_p_9	輸入	1	HDMI RX +5V 電源檢測
fmcb_la_rx_p_8	輸入輸出	1	HDMI RX 熱插拔檢測
fmcb_la_rx_n_8	輸入輸出	1	用於 DDC 和 SCDC 的 HDMI RX I2C SDA
fmcb_la_tx_p_10	輸入	1	用於 DDC 和 SCDC 的 HDMI RX I2C SCL
fmcb_la_tx_p_12	輸入	1	HDMI TX 熱插拔檢測
fmcb_la_tx_n_12	輸入輸出	1	用於 DDC 和 SCDC 的 HDMI I2C SDA
fmcb_la_rx_p_10	輸入輸出	1	用於 DDC 和 SCDC 的 HDMI I2C SCL
fmcb_la_tx_p_11	輸入輸出	1	用於轉接驅動器控制的 HDMI I2C SDA
fmcb_la_rx_n_9	輸入輸出	1	用於轉接驅動器控制的 HDMI I2C SCL

表 42. HDMI RX 頂級訊號

訊號	方向	寬度	描述
時脈和重設訊號
管理時鐘	輸入	1	系統時脈輸入（100 MHz）
fr_clk（Intel Quartus Prime 專業版）	輸入	1	主收發器參考時脈的自由運轉時脈 (625 MHz)。上電狀態期間的收發器校準需要該時鐘。此時鐘可以是任何頻率。
重置	輸入	1	系統重設輸入

訊號	方向	寬度	描述
時脈和重設訊號
reset_xcvr_powerup（Intel Quartus Prime 專業版）	輸入	1	收發器重設輸入。此訊號在上電狀態下的參考時脈切換過程（從自由運轉時脈到 TMDS 時脈）期間會被置位。
tmds_clk_in	輸入	1	HDMI RX TMDS 時鐘
i2c_時鐘	輸入	1	DDC和SCDC介面的時脈輸入
視訊時鐘輸出	輸出	1	視訊時鐘輸出
ls_clk_out	輸出	1	鏈路速度時脈輸出
系統初始化	輸出	1	系統初始化以在上電時重置系統

RX 收發器和 IOPLL 訊號
rx_串行_數據	輸入	3	HDMI 串列資料傳輸至 RX Native PHY
gxb_rx_ready	輸出	1	指示 RX Native PHY 已就緒
gxb_rx_cal_busy_out	輸出	3	RX Native PHY 校準忙於收發器仲裁器
gxb_rx_cal_busy_in	輸入	3	從收發器仲裁器到 RX Native PHY 的校準忙線訊號
iopll_locked	輸出	1	指示 IOPLL 已鎖定
gxb_reconfig_write	輸入	3	收發器重新配置 Avalon-MM 介面從 RX Native PHY 到收發器仲裁器
gxb_reconfig_read	輸入	3
gxb_重新配置_位址	輸入	30
gxb_reconfig_writedata	輸入	96
gxb_reconfig_readdata	輸出	96
gxb_reconfig_waitrequest	輸出	3

接收重配置管理
rx_reconfig_cn	輸出	1	RX 重配置啟用訊號
措施	輸出	24	HDMI RX TMDS 時脈頻率測量（10 毫秒內）
測量有效	輸出	1	表示測量訊號有效
os	輸出	1	旁白amp林係數： • 0：沒有輪次amp令 • 1：5× 輪amp令
重新配置管理寫入	輸出	1	RX 重新配置管理 Avalon 記憶體映射介面至收發器仲裁器
重新配置管理讀取	輸出	1
重新配置管理地址	輸出	12

重新配置管理寫入數據	輸出	32
重新配置_管理_讀取數據	輸入	32
重新配置_管理_等待請求	輸入	1

HDMI RX 核心訊號
TMDS_位元_時脈_比率	輸出	1	SCDC寄存器介面
音訊_德	輸出	1	HDMI RX 核心音訊接口有關更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的接收器介面部分。
音訊數據	輸出	256
音訊訊息_ai	輸出	48
音訊_N	輸出	20
音訊_CTS	輸出	20
音訊元數據	輸出	165
音訊格式	輸出	5
輔助包數據	輸出	72	HDMI RX核心輔助接口有關更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的接收器介面部分。
輔助包位址	輸出	6
輔助包_wr	輸出	1
輔助數據	輸出	72
輔助訊號	輸出	1
輔助結束符	輸出	1
輔助有效	輸出	1
輔助錯誤	輸出	1
通用控制協議	輸出	6	HDMI RX 核心邊帶訊號有關更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的接收器介面部分。
訊息_avi	輸出	112
訊息_vsi	輸出	61
顏色深度_管理_同步	輸出	2
視訊數據	輸出	N*48	HDMI RX 核心視訊端口沒有10 = 每個時鐘的符號請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
影片垂直同步	輸出	N
視訊同步	輸出	N
視訊德	輸出	N
模式	輸出	1	HDMI RX 核心控制和狀態端口沒有10 = 每個時鐘的符號請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
控制鍵	輸出	N*6
鎖定	輸出	3
視訊鎖	輸出	1
in_5v_電源	輸入	1	HDMI RX 5V 檢測與熱插拔檢測請參閱接收器介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
hdmi_rx_hpd_n	輸入輸出	1

hdmi_rx_i2c_sda	輸入輸出	1	HDMI RX DDC 和 SCDC 接口
hdmi_rx_i2c_scl	輸入輸出	1	HDMI RX DDC 和 SCDC 接口

RX EDID RAM 訊號
edid_ram_access	輸入	1	HDMI RX EDID RAM 存取介面。當您想要寫入或讀取 EDID RAM 時，置位 edid_ram_access，否則該訊號應保持低電平。
edid_ram_地址	輸入	8
edid_ram_write	輸入	1
edid_ram_read	輸入	1
edid_ram_readdata	輸出	8
edid_ram_writedata	輸入	8
edid_ram_waitrequest	輸出	1

表 43. HDMI TX 頂級訊號

訊號	方向	寬度	描述
時脈和重設訊號
管理時鐘	輸入	1	系統時脈輸入（100 MHz）
fr_clk（Intel Quartus Prime 專業版）	輸入	1	主收發器參考時脈的自由運轉時脈 (625 MHz)。上電狀態期間的收發器校準需要該時鐘。此時鐘可以是任何頻率。
重置	輸入	1	系統重設輸入
hdmi_時脈_輸入	輸入	1	TX IOPLL 和 TX PLL 的參考時脈。時脈頻率與TMDS時脈頻率相同。
視訊時鐘輸出	輸出	1	視訊時鐘輸出
ls_clk_out	輸出	1	鏈路速度時脈輸出
系統初始化	輸出	1	系統初始化以在上電時重置系統
重置_xcvr	輸入	1	重設為 TX 收發器
復位鎖相環	輸入	1	重設至 IOPLL 和 TX PLL
復位鎖相環重新配置	輸出	1	重設至 PLL 重配置

TX 收發器和 IOPLL 訊號
tx_串行_數據	輸出	4	來自 TX Native PHY 的 HDMI 串行數據
gxb_tx_ready	輸出	1	指示 TX Native PHY 已準備就緒
gxb_tx_cal_busy_out	輸出	4	發送到收發器仲裁器的 TX Native PHY 校準忙線訊號
gxb_tx_cal_busy_in	輸入	4	從收發器仲裁器到 TX Native PHY 的校準忙線訊號

TX 收發器和 IOPLL 訊號
iopll_locked	輸出	1	指示 IOPLL 已鎖定
txpll_locked	輸出	1	指示 TX PLL 已鎖定
gxb_reconfig_write	輸入	4	收發器重配置從 TX Native PHY 到收發器仲裁器的 Avalon 記憶體對映接口
gxb_reconfig_read	輸入	4
gxb_重新配置_位址	輸入	40
gxb_reconfig_writedata	輸入	128
gxb_reconfig_readdata	輸出	128
gxb_reconfig_waitrequest	輸出	4

TX IOPLL 和 TX PLL 重配置訊號
pll_reconfig_write/tx_pll_reconfig_write	輸入	1	TX IOPLL/TX PLL 重配置 Avalon 記憶體映射接口
pll_reconfig_read/tx_pll_reconfig_read	輸入	1
pll_reconfig_address/ tx_pll_reconfig_address	輸入	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	輸入	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	輸出	32
pll_reconfig_waitrequest/tx_pll_reconfig_waitrequest	輸出	1
os	輸入	2	旁白amp林係數： • 0：沒有輪次amp令 • 1：3× 輪amp令 • 2：4× 輪amp令 • 3：5× 輪amp令
措施	輸入	24	傳輸視訊解析度的TMDS時脈頻率。

HDMI TX 核心訊號
控制鍵	輸入	6*N	HDMI TX 核心控制介面沒有10 = 每個時鐘的符號請參閱來源介面部分 HDMI 英特爾 FPGA IP 使用者指南以了解更多資訊。
模式	輸入	1
TMDS_位元_時脈_比率	輸入	1	SCDC暫存器介面如需了解更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的來源介面部分。
加擾器_啟用	輸入	1	SCDC暫存器介面如需了解更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的來源介面部分。
音訊_德	輸入	1	HDMI TX 核心音訊介面請參閱來源介面部分中的 HDMI Intel FPGA IP 用戶指南了解更多。
音訊靜音	輸入	1
音訊數據	輸入	256
持續…

HDMI TX 核心訊號
音訊訊息_ai	輸入	49
音訊_N	輸入	22
音訊_CTS	輸入	22
音訊元數據	輸入	166
音訊格式	輸入	5
i2c_master_write	輸入	1	TX I2C 主設備 Avalon 記憶體映射接口，連接到 TX 核心內部的 I2C 主設備。筆記：這些訊號僅在您開啟電源時才可用包括 I2C 範圍。
i2c_master_read	輸入	1
i2c_主位址	輸入	4
i2c_master_writedata	輸入	32
i2c_master_readdata	輸出	32
輔助就緒	輸出	1	HDMI TX核心輔助介面如需了解更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的來源介面部分。
輔助數據	輸入	72
輔助訊號	輸入	1
輔助結束符	輸入	1
輔助有效	輸入	1
通用控制協議	輸入	6	HDMI TX 核心邊帶訊號如需了解更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的來源介面部分。
訊息_avi	輸入	113
訊息_vsi	輸入	62
視訊數據	輸入	N*48	HDMI TX 核心視訊端口註：N = 每個時鐘的符號如需了解更多信息，請參閱 HDMI Intel FPGA IP 使用者指南中的來源介面部分。
影片垂直同步	輸入	N
視訊同步	輸入	N
視訊德	輸入	N

I2C 和熱插拔檢測訊號
nios_tx_i2c_sda_in（Intel Quartus Prime 專業版）筆記：當您打開包括 I2C 參數，該訊號被放置在 TX 核心中，並且在此層級不可見。	輸出	1	I2C Master Avalon 記憶體映射介面
nios_tx_i2c_scl_in（Intel Quartus Prime 專業版）筆記：當您打開包括 I2C 參數，該訊號被放置在 TX 核心中，並且在此層級不可見。	輸出	1
nios_tx_i2c_sda_oe（Intel Quartus Prime 專業版）筆記：當您打開包括 I2C 參數，該訊號被放置在 TX 核心中，並且在此層級不可見。	輸入	1
持續…

I2C 和熱插拔檢測訊號
nios_tx_i2c_scl_oe（Intel Quartus Prime 專業版）筆記：當您打開包括 I2C 參數，該訊號被放置在 TX 核心中，並且在此層級不可見。	輸入	1
nios_ti_i2c_sda_in（Intel Quartus Prime 專業版）	輸出	1
nios_ti_i2c_scl_in（Intel Quartus Prime 專業版）	輸出	1
nios_ti_i2c_sda_oe（Intel Quartus Prime 專業版）	輸入	1
nios_ti_i2c_scl_oe（Intel Quartus Prime 專業版）	輸入	1
hdmi_tx_i2c_sda	輸入輸出	1	HDMI TX DDC 和 SCDC 介面
hdmi_tx_i2c_scl	輸入輸出	1	HDMI TX DDC 和 SCDC 介面
hdmi_ti_i2c_sda（Intel Quartus Prime 專業版）	輸入輸出	1	Bitec 子卡修訂版 2 TI11 控制的 I181C 介面
hdmi_tx_ti_i2c_sda（Intel Quartus Prime 標準版）	輸入輸出	1
hdmi_ti_i2c_scl（Intel Quartus Prime 專業版）	輸入輸出	1
hdmi_tx_ti_i2c_scl（英特爾 Quartus Prime 標準版）	輸入輸出	1
tx_i2c_avalon_waitrequest	輸出	1	I2C 主設備的 Avalon 記憶體映射介面
tx_i2c_avalon_address（Intel Quartus Prime 標準版）	輸入	3
tx_i2c_avalon_writedata（Intel Quartus Prime 標準版）	輸入	8
tx_i2c_avalon_readdata（Intel Quartus Prime 標準版）	輸出	8
tx_i2c_avalon_chipselect（Intel Quartus Prime 標準版）	輸入	1
tx_i2c_avalon_write（Intel Quartus Prime 標準版）	輸入	1
tx_i2c_irq（Intel Quartus Prime 標準版）	輸出	1
tx_ti_i2c_avalon_waitrequest （Intel Quartus Prime 標準版）	輸出	1
tx_ti_i2c_avalon_address（Intel Quartus Prime 標準版）	輸入	3
tx_ti_i2c_avalon_writedata（Intel Quartus Prime 標準版）	輸入	8
tx_ti_i2c_avalon_readdata（Intel Quartus Prime 標準版）	輸出	8
持續…

I2C 和熱插拔檢測訊號
tx_ti_i2c_avalon_chipselect（Intel Quartus Prime 標準版）	輸入	1
tx_ti_i2c_avalon_write（Intel Quartus Prime 標準版）	輸入	1
tx_ti_i2c_irq（Intel Quartus Prime 標準版）	輸出	1
hdmi_tx_hpd_n	輸入	1	HDMI TX 熱插拔偵測介面
tx_hpd_ack	輸入	1
tx_hpd_請求	輸出	1

表 44. 收發器仲裁器訊號

訊號	方向	寬度	描述
時鐘	輸入	1	重新配置時脈。此時鐘必須與重配置管理區塊共用相同的時鐘。
重置	輸入	1	復位信號。此重設必須與重配置管理區塊共用相同的重設。
rx_rcfg_cn	輸入	1	RX 重配置啟用訊號
tx_rcfg_cn	輸入	1	TX 重配置啟用訊號
rx_rcfg_ch	輸入	2	指示要在 RX 核心上重新配置哪個通道。此訊號必須始終保持有效。
tx_rcfg_ch	輸入	2	指示要在 TX 核心上重新配置哪個通道。此訊號必須始終保持有效。
rx_reconfig_mgmt_write	輸入	1	從 RX 重新配置管理重新配置 Avalon-MM 接口
rx_reconfig_mgmt_read	輸入	1
rx_reconfig_mgmt_位址	輸入	10
rx_reconfig_mgmt_writedata	輸入	32
rx_reconfig_mgmt_readdata	輸出	32
rx_reconfig_mgmt_waitrequest	輸出	1
tx_reconfig_mgmt_write	輸入	1	從 TX 重新設定管理重新配置 Avalon-MM 接口
tx_reconfig_mgmt_read	輸入	1
tx_reconfig_mgmt_位址	輸入	10
tx_reconfig_mgmt_writedata	輸入	32
tx_reconfig_mgmt_readdata	輸出	32
tx_reconfig_mgmt_waitrequest	輸出	1
重新配置_寫入	輸出	1	重新配置與收發器的 Avalon-MM 接口
重新配置讀取	輸出	1	重新配置與收發器的 Avalon-MM 接口
持續…

訊號	方向	寬度	描述
重新配置地址	輸出	10
重新配置_寫入數據	輸出	32
rx_reconfig_readdata	輸入	32
rx_reconfig_waitrequest	輸入	1
tx_reconfig_readdata	輸入	1
tx_reconfig_waitrequest	輸入	1
rx_cal_busy	輸入	1	來自 RX 收發器的校準狀態訊號
tx_cal_busy	輸入	1	來自 TX 收發器的校準狀態訊號
rx_reconfig_cal_busy	輸出	1	發送至 RX 收發器 PHY 重設控制的校準狀態訊號
tx_reconfig_cal_busy	輸出	1	來自 TX 收發器 PHY 重設控制的校準狀態訊號

表 45. RX-TX 鏈路訊號

訊號	方向	寬度	描述
重置	輸入	1	重置視訊/音訊/輔助/邊帶 FIFO 緩衝區。
hdmi_tx_ls_clk	輸入	1	HDMI TX 連結速度時鐘
hdmi_rx_ls_clk	輸入	1	HDMI RX 鏈路速度時鐘
hdmi_tx_vid_clk	輸入	1	HDMI TX 視訊時鐘
hdmi_rx_vid_clk	輸入	1	HDMI RX 視訊時鐘
hdmi_rx_鎖定	輸入	3	指示 HDMI RX 鎖定狀態
hdmi_rx_de	輸入	N	HDMI RX 視訊介面沒有10 = 每個時鐘的符號
hdmi_rx_hsync	輸入	N
hdmi_rx_垂直同步	輸入	N
hdmi_rx_數據	輸入	N48個*
rx_音訊_格式	輸入	5	HDMI RX 音訊接口
rx_音訊_元數據	輸入	165
rx_audio_info_ai	輸入	48
rx_音訊_CTS	輸入	20
rx_音訊_N	輸入	20
rx_音訊_de	輸入	1
rx_音訊_數據	輸入	256
rx_gcp	輸入	6	HDMI RX 邊帶接口
rx_info_avi	輸入	112
rx_info_vsi	輸入	61
持續…

訊號	方向	寬度	描述
rx_aux_eop	輸入	1	HDMI RX 輔助介面
rx_aux_sop	輸入	1
rx_aux_valid	輸入	1
rx_aux_數據	輸入	72
hdmi_tx_de	輸出	N	HDMI TX 視訊介面沒有10 = 每個時鐘的符號
hdmi_tx_hsync	輸出	N
hdmi_tx_vsync	輸出	N
hdmi_tx_數據	輸出	N48個*
tx_音訊_格式	輸出	5	HDMI TX 音訊介面
tx_音訊_元數據	輸出	165
tx_audio_info_ai	輸出	48
tx_音訊_CTS	輸出	20
tx_音訊_N	輸出	20
tx_音訊_de	輸出	1
tx_音訊_數據	輸出	256
tx_gcp	輸出	6	HDMI TX 邊帶接口
tx_info_avi	輸出	112
tx_info_vsi	輸出	61
tx_aux_eop	輸出	1	HDMI TX 輔助介面
tx_aux_sop	輸出	1
tx_aux_valid	輸出	1
tx_aux_數據	輸出	72
tx_aux_ready	輸出	1

表 46. Platform Designer 系統訊號

訊號	方向	寬度	描述
cpu_clk（Intel Quartus Prime 標準版）	輸入	1	CPU時鐘
Clock_bridge_0_in_clk_clk（Intel Quartus Prime 專業版）
cpu_clk_reset_n（Intel Quartus Prime 標準版）	輸入	1	CPU重置
reset_bridge_0_reset_reset_n（Intel Quartus Prime 專業版）
tmds_bit_clock_ratio_pio_external_connectio n_export	輸入	1	TMDS 位元時鐘比
measure_pio_external_connection_export	輸入	24	預期 TMDS 時脈頻率
持續…

訊號	方向	寬度	描述
measure_valid_pio_external_connection_export	輸入	1	表示測量 PIO 有效
i2c_master_i2c_serial_sda_in（Intel Quartus Prime 專業版）	輸入	1	I2C 主介面
i2c_master_i2c_serial_scl_in（Intel Quartus Prime 專業版）	輸入	1
i2c_master_i2c_serial_sda_oe（Intel Quartus Prime 專業版）	輸出	1
i2c_master_i2c_serial_scl_oe（Intel Quartus Prime 專業版）	輸出	1
i2c_master_ti_i2c_serial_sda_in（Intel Quartus Prime 專業版）	輸入	1
i2c_master_ti_i2c_serial_scl_in（Intel Quartus Prime 專業版）	輸入	1
i2c_master_ti_i2c_serial_sda_oe（Intel Quartus Prime 專業版）	輸出	1
i2c_master_ti_i2c_serial_scl_oe（Intel Quartus Prime 專業版）	輸出	1
oc_i2c_master_av_slave_translator_avalon_ant ti_slave_0_address（Intel Quartus Prime 專業版）	輸出	3	用於 DDC 和 SCDC 的 I2C Master Avalon 記憶體映射接口
oc_i2c_master_av_slave_translator_avalon_ant ti_slave_0_write（Intel Quartus Prime 專業版）	輸出	1
oc_i2c_master_av_slave_translator_avalon_ant ti_slave_0_readdata（Intel Quartus Prime 專業版）	輸入	32
oc_i2c_master_av_slave_translator_avalon_ant ti_slave_0_writedata（Intel Quartus Prime 專業版）	輸出	32
oc_i2c_master_av_slave_translator_avalon_ant ti_slave_0_waitrequest（Intel Quartus Prime 專業版）	輸入	1
oc_i2c_master_av_slave_translator_avalon_ant ti_slave_0_chipselect（Intel Quartus Prime 專業版）	輸出	1
oc_i2c_master_ti_avalon_anti_slave_address（Intel Quartus Prime 標準版）	輸出	3	用於 Bitec 子卡修訂版 2、T11 控制的 I1181C Master Avalon 記憶體映射接口
oc_i2c_master_ti_avalon_anti_slave_write（Intel Quartus Prime 標準版）	輸出	1
oc_i2c_master_ti_avalon_anti_slave_readdata（Intel Quartus Prime 標準版）	輸入	32
oc_i2c_master_ti_avalon_anti_slave_writedat a（Intel Quartus Prime 標準版）	輸出	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est（Intel Quartus Prime 標準版）	輸入	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct（Intel Quartus Prime 標準版）	輸出	1
持續…

訊號	方向	寬度	描述
edid_ram_access_pio_external_connection_exp ort	輸出	1	EDID RAM 存取介面。當您想要寫入或讀取 RX 頂部的 EDID RAM 時，請置位 edid_ram_access_pio_external_connection_export。將 Platform Designer 中的 EDID RAM 存取 Avalon-MM 從裝置連接到頂層 RX 模組上的 EDID RAM 介面。
edid_ram_slave_translator_位址	輸出	8
edid_ram_slave_translator_write	輸出	1
edid_ram_slave_translator_read	輸出	1
edid_ram_slave_translator_readdata	輸入	8
edid_ram_slave_translator_writedata	輸出	8
edid_ram_slave_translator_waitrequest	輸入	1
powerup_cal_done_export（Intel Quartus Prime 專業版）	輸入	1	RX PMA 重新配置 Avalon 記憶體映射接口
rx_pma_cal_busy_export（Intel Quartus Prime 專業版）	輸入	1
rx_pma_ch_export（Intel Quartus Prime 專業版）	輸出	2
rx_pma_rcfg_mgmt_address（Intel Quartus Prime 專業版）	輸出	12
rx_pma_rcfg_mgmt_write（Intel Quartus Prime 專業版）	輸出	1
rx_pma_rcfg_mgmt_read（Intel Quartus Prime 專業版）	輸出	1
rx_pma_rcfg_mgmt_readdata（Intel Quartus Prime 專業版）	輸入	32
rx_pma_rcfg_mgmt_writedata（Intel Quartus Prime 專業版）	輸出	32
rx_pma_rcfg_mgmt_waitrequest（Intel Quartus Prime 專業版）	輸入	1
rx_pma_waitrequest_export（Intel Quartus Prime 專業版）	輸入	1
rx_rcfg_en_export（Intel Quartus Prime 專業版）	輸出	1
rx_rst_xcvr_export（Intel Quartus Prime 專業版）	輸出	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	輸入	1	TX PLL 重配置 Avalon 記憶體映射接口
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	輸出	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	輸出	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	輸出	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	輸出	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	輸入	32
持續…

訊號	方向	寬度	描述
tx_pll_waitrequest_pio_external_connection_ 匯出	輸入	1	TX PLL 等待請求
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	輸出	12	TX PMA 重新配置 Avalon 記憶體映射介面
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	輸出	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	輸出	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	輸入	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	輸出	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	輸入	1
tx_pma_waitrequest_pio_external_connection_ 匯出	輸入	1	TX PMA 等待請求
tx_pma_cal_busy_pio_external_connection_exp ort	輸入	1	TX PMA 重新校準忙
tx_pma_ch_導出	輸出	2	TX PMA 頻道
tx_rcfg_en_pio_external_connection_export	輸出	1	TX PMA 重配置啟用
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	輸出	32	TX IOPLL 重新配置 Avalon 記憶體映射接口
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	輸入	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	輸入	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	輸出	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	輸出	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	輸出	1
tx_os_pio_external_connection_export	輸出	2	旁白amp林係數： • 0：沒有輪次amp令 • 1：3× 輪amp令 • 2：4× 輪amp令 • 3：5× 輪amp令
tx_rst_pll_pio_external_connection_export	輸出	1	重設至 IOPLL 和 TX PLL
tx_rst_xcvr_pio_external_connection_export	輸出	1	重設為 TX Native PHY
wd_timer_reset請求_重置	輸出	1	看門狗定時器復位
color_depth_pio_external_connection_export	輸入	2	色彩深度
tx_hpd_ack_pio_external_connection_export	輸出	1	對於 TX 熱插拔偵測握手
tx_hpd_req_pio_external_connection_export	輸入	1	對於 TX 熱插拔偵測握手

3.8.設計RTL參數
使用 HDMI TX 和 RX Top RTL 參數來客製化設計amp勒。
大多數設計參數都可以在 Design Ex 中找到ampHDMI Intel FPGA IP 參數編輯器的檔案標籤。您仍然可以更改設計前amp你的設定
透過 RTL 參數在參數編輯器中建立。

表 47. HDMI RX 主要參數

範圍	價值	描述
支援_深_顏色	• 0：無深色 • 1：深色	確定核心是否可以編碼深色格式。
支援輔助	• 0：無 AUX • 1：輔助	確定是否包含輔助通道編碼。
SYMBOLS_PER_CLOCK	8	對於 Intel Arria 8 裝置，每個時脈支援 10 個符號。
支援音訊	• 0：無音訊 • 1：音頻	確定內核是否可以編碼音訊。
EDID_RAM_ADDR_WIDTH（Intel Quartus Prime 標準版）	8（預設值）	以 2 為底記錄 EDID RAM 大小。
BITEC_DAUGHTER_CARD_REV	• 0：不針對任何 Bitec HDMI 子卡 • 4：支援 Bitec HDMI 子卡修訂版 4 • 6：針對 Bitec HDMI 子卡修訂版 6 •11：針對 Bitec HDMI 子卡修訂版 11（預設）	指定所使用的 Bitec HDMI 子卡的版本。當您變更版本時，設計可能會根據 Bitec HDMI 子卡的要求交換收發器通道並反轉極性。如果將 BITEC_DAUGHTER_CARD_REV 參數設為 0，則設計不會對收發器通道和極性進行任何變更。
極性反轉	• 0：反轉極性 • 1：不反轉極性	將此參數設為 1 可反轉輸入資料的每一位值。將此參數設為 1 會將 4'b1111 指派給 RX 收發器的 rx_polinv 連接埠。

表 48. HDMI TX 主要參數

範圍	價值	描述
使用_FPLL	1	僅支援 fPLL 作為 Intel Cyclone® 10 GX 裝置的 TX PLL。始終將此參數設為 1。
支援_深_顏色	• 0：無深色 • 1：深色	確定核心是否可以編碼深色格式。
支援輔助	• 0：無 AUX • 1：輔助	確定是否包含輔助通道編碼。
SYMBOLS_PER_CLOCK	8	對於 Intel Arria 8 裝置，每個時脈支援 10 個符號。
持續…

範圍	價值	描述
支援音訊	• 0：無音訊 • 1：音頻	確定內核是否可以編碼音訊。
BITEC_DAUGHTER_CARD_REV	• 0：不針對任何 Bitec HDMI 子卡 • 4：支援 Bitec HDMI 子卡修訂版 4 • 6：針對 Bitec HDMI 子卡修訂版 6 • 11：針對 Bitec HDMI 子卡修訂版 11（預設）	指定所使用的 Bitec HDMI 子卡的版本。當您變更版本時，設計可能會根據 Bitec HDMI 子卡的要求交換收發器通道並反轉極性。如果將 BITEC_DAUGHTER_CARD_REV 參數設為 0，則設計不會對收發器通道和極性進行任何變更。
極性反轉	• 0：反轉極性 • 1：不反轉極性	將此參數設為 1 可反轉輸入資料的每一位值。將此參數設為 1 會將 4'b1111 指派給 TX 收發器的 tx_poliv 連接埠。

3.9. 硬件設置
HDMI Intel FPGA IP 設計擴展amp此檔案支援 HDMI 2.0b，並對標準 HDMI 視訊串流執行循環演示。
若要執行硬體測試，請將支援 HDMI 的裝置（例如具有 HDMI 介面的顯示卡）連接至 Transceiver Native PHY RX 模組和 HDMI 接收器
輸入。

HDMI 接收器將端口解碼為標準視頻流，並將其發送到時鐘恢復核心。

HDMI RX 核心對視訊、輔助和音訊資料進行解碼，並透過 DCFIFO 並行環回 HDMI TX 核心。
FMC 子卡的 HDMI 源端口將圖像傳輸到監視器。

筆記：
如果您想使用另一個 Intel FPGA 開發板，您必須更改設備分配和引腳分配。收發器模擬設置針對英特爾 Arria 10 FPGA 開發套件和 Bitec HDMI 2.0 子卡進行了測試。您可以修改自己的板的設置。

表 49. 板載按鈕與使用者 LED 功能

按鈕/LED	功能
cpu_resetn	按一下即可執行系統重置。
使用者_pb[0]	按一次可將 HPD 訊號切換到標準 HDMI 來源。
使用者_pb[1]	• 按住可指示TX 核心發送DVI 編碼訊號。 • 放開即可發送HDMI 編碼訊號。
使用者_pb[2]	• 按住可指示TX 核心停止從邊帶訊號發送InfoFrame。 • 釋放以恢復從邊帶訊號發送InfoFrame。
使用者_LED[0]	RX HDMI PLL 鎖定狀態。 • 0 = 已解鎖 • 1 = 鎖定
使用者_LED[1]	RX 收發器就緒狀態。
持續…

按鈕/LED	功能
	• 0 = 未準備好 • 1 = 就緒
使用者_LED[2]	RX HDMI 核心鎖定狀態。 • 0 = 至少 1 個通道已解鎖 • 1 = 所有 3 個頻道均已鎖定
使用者_LED[3]	RX 逾時amp凌狀態。 • 0 = 未超過ampled（Intel Arria 1,000 裝置中的資料速率 > 10 Mbps） • 1 = 回合ampled（Intel Arria 100 裝置中的資料速率 < 10 Mbps）
使用者_LED[4]	TX HDMI PLL 鎖定狀態。 • 0 = 已解鎖 • 1 = 鎖定
使用者_LED[5]	TX 收發器就緒狀態。 • 0 = 未準備好 • 1 = 就緒
使用者_LED[6]	TX 收發器 PLL 鎖定狀態。 • 0 = 已解鎖 • 1 = 鎖定
使用者_LED[7]	TX 輪數amp凌狀態。 • 0 = 未超過ampled（Intel Arria 1,000 裝置中的資料速率 > 10 Mbps） • 1 = 回合ampled（Intel Arria 1,000 裝置中的資料速率 < 10 Mbps）

3.10. 仿真試驗台
模擬測試台模擬 HDMI TX 串列環回至 RX 核心。
筆記：
啟用了 Include I2C 參數的設計不支援此模擬測試平台。

3. HDMI 2.0 設計實例ample（支持 FRL = 0）
683156 | 2022.12.27
圖 28. HDMI Intel FPGA IP 模擬測試台框圖

表 50. 測試平台組件

成分	描述
視訊TPG	視訊測試模式產生器 (TPG) 提供視訊刺激。
音頻amp勒根	音頻ample 生成器提供音頻amp勒刺激。發生器產生要透過音訊通道傳輸的遞增測試資料模式。
輔助 Samp勒根	輔助線ample發電機提供輔助功能amp勒刺激。生成器產生要從發送器發送的固定資料。
CRC校驗	該檢查器驗證 TX 收發器恢復的時鐘頻率是否與所需的數據速率匹配。
音訊資料檢查	音訊資料檢查比較遞增測試資料模式是否被正確接收和解碼。
輔助數據檢查	輔助資料檢查比較接收器端是否正確接收和解碼預期的輔助資料。

HDMI模擬測試台進行以下驗證測試：

HDMI 功能	確認
視頻數據	• 測試平台對輸入和輸出影片實施CRC 檢查。 • 它會根據接收的視訊資料中計算出的CRC 來檢查傳輸資料的CRC 值。 • 測試台在偵測到來自接收器的4 個穩定的V-SYNC 訊號後執行檢查。
輔助數據	• 輔助功能amp文件產生器產生要從發送器發送的固定資料。 • 在接收器側，產生器比較是否正確接收和解碼了預期的輔助資料。
音頻數據	• 音訊amp文件產生器產生要透過音訊通道傳輸的遞增測試資料模式。 • 在接收器側，音訊資料檢查器檢查並比較增量測試資料模式是否被正確接收和解碼。

成功的模擬以以下消息結束：
# 每個時鐘符號 = 2
# 維克 = 4
# FRL_RATE = 0
# BPP = 0
# 音頻頻率（kHz）= 48
# 音訊頻道 = 8
# 類比通行證

表 51. HDMI Intel FPGA IP 設計Examp支援的模擬器

模擬器	Verilog HDL	超高畫質描述語言
ModelSim – 英特爾 FPGA 版/ ModelSim – 英特爾 FPGA 入門版	是的	是的
VCS/VCS MX	是的	是的
裡維埃拉-PRO	是的	是的
Xcelium 平行	是的	不

3.11。升級您的設計
表 52. HDMI 設計擴展amp與先前 Intel Quartus Prime Pro Edition 軟體版本的兼容性

設計防爆amp變體	能夠升級到 Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 設計Example（支持 FRL = 0）	不

對於任何不相容的設計amples，您需要執行以下操作：

產生一個新的設計examp使用與現有設計相同的配置在目前 Intel Quartus Prime Pro Edition 軟體版本中安裝該檔案。
比較整個設計前amp帶有設計 ex 的 le 目錄amp使用先前的 Intel Quartus Prime Pro Edition 軟體版本產生的檔案。移植發現的更改。

HDMI 2.0/2.1 上的 HDCP 設計Example

HDCP over HDMI 硬體設計擴展amp該文件可協助您評估 HDCP 特性的功能，並使您能夠在 Intel Arria 10 設計中使用該特性。
筆記：
Intel Quartus Prime Pro Edition 軟體中不包含 HDCP 功能。若要存取 HDCP 功能，請聯絡英特爾： https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1.高頻寬數位內容保護 (HDCP)
高頻寬數位內容保護 (HDCP) 是一種數位版權保護形式，用於在來源與顯示器之間建立安全連接。
英特爾創建了原始技術，並獲得了數位內容保護有限責任公司 (Digital Content Protection LLC) 集團的許可。 HDCP 是一種複製保護方法，音訊/視訊串流在傳送器和接收器之間進行加密，以防止非法複製。
HDCP 功能遵循 HDCP 規格版本 1.4 和 HDCP 規格版本 2.3。
HDCP 1.4 和 HDCP 2.3 IP 在硬體核心邏輯內執行所有運算，無法從加密 IP 外部存取機密值（例如私鑰和會話金鑰）。

表 53. HDCP IP 功能

高清控制IP	功能
HDCP 1.4 IP	• 身分驗證交換 — 主密鑰（Km）的計算 — 產生隨機 An — 計算會話金鑰 (Ks)、M0 和 R0。 • 使用中繼器進行身份驗證 — V 和 V' 的計算與驗證 • 連結完整性驗證 — 幀密鑰 (Ki)、Mi 和 Ri 的計算。
持續…

英特爾公司。版權所有。英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。建議英特爾客戶在依賴任何已發布的信息以及為產品或服務下訂單之前獲取最新版本的設備規格。
*其他名稱和品牌可能被聲稱為其他人的財產。

國際標準化組織
9001:2015
掛號的

高清控制IP	功能
	• 所有密碼模式，包括 hdcpBlockCipher、hdcpStreamCipher、hdcpRekeyCipher 和 hdcpRngCipher、hdcpStreamCipher、hdcpRekeyCipher 和 hdcpRngCipher • 原始加密狀態訊號(DVI) 與增強加密狀態訊號(HDMI) • 真隨機數產生器 (TRNG) — 基於硬體的全數位實現和非確定性隨機數產生器
HDCP 2.3 IP	• 主密鑰 (km)、會話密鑰 (ks) 和隨機數 (rn, riv) 生成 — 符合 NIST.SP800-90A 隨機數生成 • 身份驗證與金鑰交換 — 為 rtx 和 rrx 產生符合 NIST.SP800-90A 隨機數產生的隨機數 — 使用 DCP 公鑰 (kpubdcp) 對接收者憑證 (certrx) 進行簽章驗證 — 30721 位元 RSASSA-PKCS#1.5 vXNUMX — 主金鑰的 RSAES-OAEP (PKCS#1 v2.1) 加密與解密 (km) — 使用 AES-CTR 模式推導 kd (dkey0, dkey1) — H和H'的計算與驗證 — Ekh(km) 和 km（配對）的計算 • 使用中繼器進行身份驗證 — V 和 V' 的計算與驗證 — M和M'的計算與驗證 • 系統可更新性（SRM） — 使用 kpubdcp 進行 SRM 簽章驗證 — 30721 位元 RSASSA-PKCS#1.5 vXNUMX • 會話金鑰交換 • Edkey(ks) 和riv 的產生和計算。 • 使用 AES-CTR 模式派生 dkey2 • 地點檢查 — L 和 L' 的計算與驗證 — 隨機數的產生 (rn) • 資料流管理 — 基於 AES-CTR 模式的密鑰流生成 • 非對稱加密演算法 — 模數長度為 1024 (kpubrx) 和 3072 (kpubdcp) 位的 RSA — RSA-CRT（中國餘數定理），模數長度為 512 (kprivrx) 位，指數長度為 512 (kprivrx) 位 • 低階加密功能 — 對稱密碼演算法 • AES-CTR 模式，金鑰長度為 128 位元 — 哈希、MGF 和 HMAC 演算法 • SHA256 • HMAC-SHA256 • MGF1-SHA256 — 真隨機數產生器 (TRNG) • 符合 NIST.SP800-90A 標準 • 基於硬體的全數位實施與非確定性隨機數產生器

4.1.1. HDMI 上的 HDCP 設計擴展amp建築學
當資料在透過 HDMI 或其他受 HDCP 保護的數位介面連接的裝置之間傳輸時，HDCP 功能可保護資料。
HDCP 保護的系統包括三種類型的設備：

4. HDMI 2.0/2.1 上的 HDCP 設計Example
683156 | 2022.12.27
• 來源（德克薩斯州）
• 接收器 (RX)
• 中繼器
這個設計前amp該文件演示了中繼器設備中的 HDCP 系統，該系統接受數據、解密、然後重新加密數據，最後重新傳輸數據。中繼器具有 HDMI 輸入和輸出。它實例化 FIFO 緩衝區以在 HDMI 接收器和來源之間執行直接 HDMI 視訊串流傳輸。它可以執行一些訊號處理，例如透過視訊和影像處理 (VIP) 套件 IP 核替換 FIFO 緩衝區，將視訊轉換為更高解析度的格式。

圖 29. HDMI 上的 HDCP 設計實施例amp框圖

以下介紹本設計的架構ample對應於HDCP over HDMI設計examp樂框圖。當支持 FRL = 1 或
SUPPORT HDCP KEY MANAGEMENT = 1，設計examp檔案層次結構與第 29 頁的圖 95 略有不同，但底層 HDCP 功能仍是
相同的。

HDCP1x 和 HDCP2x 是可透過 HDMI Intel FPGA IP 參數編輯器使用的 IP。在參數編輯器中設定 HDMI IP 時，您可以啟用 HDCP1x 或 HDCP2x 或這兩個 IP 並將其包含在子系統中。啟用兩個 HDCP IP 後，HDMI IP 將在級聯拓撲中自行配置，其中 HDCP2x 和 HDCP1x IP 背對背連接。
• HDMI TX 的HDCP 出口介面發送未加密的音訊視訊資料。
• 未加密的資料由活動HDCP 區塊加密，並透過HDCP 入口介面傳送回HDMI TX，以便透過連結進行傳輸。
• 作為身分驗證主控制器的CPU 子系統確保在任何給定時間只有一個HDCP TX IP 處於活動狀態，而另一個處於被動狀態。
• 同樣，HDCP RX 也會解密透過連結從外部HDCP TX 接收的資料。

您需要使用數位內容保護 (DCP) 頒發的生產金鑰對 HDCP IP 進行程式設計。載入以下鍵：
表 54. DCP 頒發的生產金鑰

HDCP	發送/接收	按鍵
高清CP2x	TX	16位元組：全域常數（lc128）
高清CP2x	RX	• 16 位元組（與 TX 相同）：全域常數 (lc128) • 320 位元組：RSA 私鑰 (kprivrx) • 522 位元組：RSA 公鑰憑證 (certrx)
高清CP1x	TX	• 5 個位元組：TX 金鑰選擇向量 (Aksv) • 280 位元組：TX 私有裝置金鑰 (Akeys)
高清CP1x	RX	• 5 個位元組：RX 金鑰選擇向量 (Bksv) • 280 位元組：RX 私有設備金鑰 (Bkey)

設計前ample 將關鍵記憶體實作為簡單的雙埠、雙時脈同步 RAM。對於像 HDCP2x TX 這樣的小密鑰大小，IP 使用常規邏輯中的暫存器來實現密鑰記憶體。
注意：英特爾不隨設計 ex 提供 HDCP 生產金鑰amp文件或英特爾 FPGA IP 在任何情況下。使用 HDCP IP 或設計擴展amp文件中，您必須成為 HDCP 採用者並直接從 Digital Content Protection LLC (DCP) 取得生產金鑰。
運行設計example，您可以編輯金鑰記憶體 file在編譯時包含生產金鑰或實作邏輯區塊以從外部儲存裝置安全地讀取生產金鑰並在執行時間將它們寫入金鑰記憶體。

您可以使用高達 2 MHz 的任意頻率為 HDCP200x IP 中實現的加密功能提供時脈。該時鐘的頻率決定了
HDCP2x 驗證運行。您可以選擇共用 Nios II 處理器使用的 100 MHz 時鐘，但與使用 200 MHz 時脈相比，身份驗證延遲會加倍。

HDCP TX 和 HDCP RX 之間必須交換的值透過 HDCP-的 HDMI DDC 介面（I2 C 串列介面）進行通訊。
受保護的接口。 HDCP RX 必須在 I2C 總線上為其支援的每個連結提供一個邏輯設備。 I2C 從裝置複製到裝置位址為 0x74 的 HDCP 連接埠。它驅動 HDCP2x 和 HDCP1x RX IP 的 HDCP 暫存器連接埠 (Avalon-MM)。
HDMI TX 使用 I2.0C 主設備從 RX 讀取 EDID，並將 HDMI 2 操作所需的 SCDC 資料傳輸到 RX。由 Nios II 處理器驅動的同一個 I2C 主設備也用於在 TX 和 RX 之間傳輸 HDCP 訊息。 IXNUMXC 主設備嵌入在 CPU 子系統中。
Nios II 處理器可作為驗證協定中的主機，並驅動 HDCP2x 和 HDCP1x TX 的控制和狀態暫存器 (Avalon-MM)
IP。軟體驅動程式實作驗證協定狀態機，包括憑證簽章驗證、主金鑰交換、位置檢查、會話金鑰交換、配對、連結完整性檢查(HDCP1x) 以及中繼器身分驗證，例如拓樸資訊傳播和流管理訊息傳播。軟體驅動程式不會實現身份驗證協定所需的任何加密功能。相反，HDCP IP 硬體實現了所有加密功能，確保無法存取機密值。
7. 在需要向上游傳播拓樸資訊的真實轉發器示範中，Nios II 處理器驅動 HDCP2x 和 HDCP1x RX IP 的轉發器訊息連接埠 (Avalon-MM)。當 Nios II 處理器偵測到連接的下游不支援 HDCP 或沒有連接下游時，會將 RX REPEATER 位元清除。如果沒有下游連接，RX 系統現在是一個端點接收器，而不是中繼器。相反，Nios II 處理器在偵測到下游支援 HDCP 後將 RX REPEATER 位元設為 0。

4.2. Nios II 處理器軟體流程
Nios II 軟體流程圖包括對 HDMI 應用程式的 HDCP 驗證控制。
圖 30. Nios II 處理器軟體流程圖

Nios II 軟體初始化並重設 HDMI TX PLL、TX 收發器 PHY、I2C 主控器和外部 TI 重定時器。
Nios II 軟體輪詢來自 RX 速率檢測電路的週期性速率檢測有效訊號，以確定視訊解析度是否已更改以及是否需要 TX 重新配置。該軟體還輪詢 TX 熱插拔偵測訊號以確定是否發生了 TX 熱插拔事件。

當從 RX 速率偵測電路接收到有效訊號時，Nios II 軟體會從 HDMI RX 讀取 SCDC 和時脈深度值，並根據偵測到的速率擷取時脈頻帶，以確定是否需要 HDMI TX PLL 和收發器 PHY 重新配置。如果需要重新設定 TX，Nios II 軟體會命令 I2C 主設備將 SCDC 值傳送到外部 RX。然後它命令重新配置 HDMI TX PLL 和 TX 收發器
PHY，然後是設備重新校準和重置序列。如果速率沒有變化，則不需要TX重新配置，也不需要HDCP重新認證。
當發生 TX 熱插拔事件時，Nios II 軟體指令 I2C 主裝置將 SCDC 值傳送到外部 RX，然後從 RX 讀取 EDID
並更新內部 EDID RAM。然後軟體將 EDID 訊息傳播到上游。
Nios II 軟體透過命令 I2C 主設備從外部 RX 讀取偏移量 0x50 來偵測下游是否支援 HDCP，從而啟動 HDCP 活動，或者
否則：
• 如果傳回的HDCP2Version 值為1，則下游支援HDCP2x。
• 如果整個0x50 讀取的回傳值為0，則下游支援HDCP1x。
• 如果整個0x50 讀取的回傳值為1，則下游不支援HDCP 或處於非活動狀態。
• 如果下游先前不支援HDCP 或處於非活動狀態，但目前支援HDCP，軟體將上游轉發器(RX) 的REPEATER 位元設為1，以指示RX 現在是轉發器。
• 如果下游之前支援HDCP，但目前不支援HDCP 或處於非活動狀態，則軟體將REPEATER 位元設為0，以指示RX 現在是端點接收器。

軟體啟動 HDCP2x 身份驗證協議，包括 RX 憑證簽署驗證、主金鑰交換、位置檢查、會話金鑰交換、配對、中繼器身份驗證（例如拓撲資訊傳播）。
當處於認證狀態時，Nios II 軟體指令 I2C 主裝置從外部 RX 輪詢 RxStatus 暫存器，如果軟體偵測到 REAUTH_REQ 位元被置位，則會啟動重新認證並停用 TX 加密。
當下游是中繼器且 RxStatus 暫存器的 READY 位元設定為 1 時，這通常表示下游拓撲已變更。因此，Nios II 軟體命令 I2C 主設備從下游讀取 ReceiverID_List 並驗證該清單。如果清單有效且未偵測到拓撲錯誤，則軟體將繼續執行內容流管理模組。否則，它會啟動重新驗證並停用 TX 加密。

Nios II 軟體準備 ReceiverID_List 和 RxInfo 值，然後寫入中繼器上游 (RX) 的 Avalon-MM Repeater Message 連接埠。然後 RX 將清單傳播到外部 TX（上游）。
至此認證完成。該軟體啟用 TX 加密。
該軟體啟動 HDCP1x 身份驗證協議，其中包括密鑰交換和中繼器身份驗證。

Nios II 軟體透過分別讀取和比較來自外部 RX（下游）和 HDCP1x TX 的 Ri' 和 Ri 來執行鏈路完整性檢查。如果值
不匹配，這表示同步丟失，軟體將啟動重新身份驗證並停用 TX 加密。
如果下游是中繼器且Bcaps暫存器的READY位元設定為1，這通常表示下游拓樸已經改變。因此，Nios II 軟體命令 I2C 主設備從下游讀取 KSV 清單值並驗證該清單。如果清單有效且未偵測到拓撲錯誤，則軟體準備 KSV 清單和 Bstatus 值，並將其寫入中繼器上游 (RX) 的 Avalon-MM Repeater Message 連接埠。然後 RX 將清單傳播到外部 TX（上游）。否則，它會啟動重新驗證並停用 TX 加密。

4.3.設計演練
設定並運行 HDCP over HDMI 設計擴展ample 由 5 個 s 組成tages.

設定硬體。
生成設計。
編輯 HDCP 密鑰記憶體 file包括您的 HDCP 製作金鑰。
A。將普通 HDCP 生產金鑰儲存在 FPGA 中（支援 HDCP 金鑰管理 = 0）
b.將加密的 HDCP 生產金鑰儲存在外部快閃記憶體或 EEPROM 中（支援 HDCP 金鑰管理 = 1）
編譯設計。
View 結果。

4.3.1.設定硬體
第一個tag演示的重點是設定硬體。
當 SUPPORT FRL = 0 時，請依照下列步驟設定示範硬體：

將 Bitec HDMI 2.0 FMC 子卡（修訂版 11）連接到 FMC 連接埠 B 處的 Arria 10 GX 開發套件。

使用 USB 連接線將 Arria 10 GX 開發套件連接到您的 PC。
將 HDMI 連接線從 Bitec HDMI 2.0 FMC 子卡上的 HDMI RX 連接器連接到支援 HDCP 的 HDMI 設備，例如具有 HDMI 輸出的顯示卡。
將另一根 HDMI 連接線從 Bitec HDMI 2.0 FMC 子卡上的 HDMI TX 連接器連接到支援 HDCP 的 HDMI 設備，例如具有 HDMI 輸入的電視。

當 SUPPORT FRL = 1 時，請依照下列步驟設定硬體 示範：

將 Bitec HDMI 2.1 FMC 子卡（修訂版 9）連接到 FMC 連接埠 B 處的 Arria 10 GX 開發套件。
使用 USB 連接線將 Arria 10 GX 開發套件連接到您的 PC。

將 HDMI 2.1 3 類電纜從 Bitec HDMI 2.1 FMC 子卡上的 HDMI RX 連接器連接到支援 HDCP 的 HDMI 2.1 來源，例如 Quantum Data 98048 XNUMXG 產生器。
將另一根 HDMI 2.1 3 類電纜從 Bitec HDMI 2.1 FMC 子卡上的 HDMI TX 連接器連接到支援 HDCP 的 HDMI 2.1 接收器，例如
Quantum Data 98048 XNUMXG 分析儀。

4.3.2.生成設計
設定硬體後，您需要產生設計。
在開始之前，請確保在 Intel Quartus Prime Pro Edition 軟體中安裝 HDCP 功能。

按一下 Tools > IP Catalog，然後選擇 Intel Arria 10 作為目標元件系列。
筆記： HDCP設計擴展amp該文件僅支援 Intel Arria 10 和 Intel Stratix® 10 裝置。
在 IP 目錄中，找到並雙擊 HDMI Intel FPGA IP。將出現「新 IP 變體」視窗。
為您的自定義 IP 變體指定頂級名稱。參數編輯器將 IP 變化設置保存在一個 file 命名的.qsys 或.ip。

單擊確定。出現參數編輯器。
在 IP 標籤上，配置 TX 和 RX 所需的參數。
開啟Support HDCP 1.4或Support HDCP 2.3參數以產生HDCP設計examp勒。
如果您想要將 HDCP 生產金鑰以加密格式儲存在外部快閃記憶體或 EEPROM 中，請開啟支援 HDCP 金鑰管理參數。否則，關閉支援 HDCP 金鑰管理參數以將 HDCP 生產金鑰以純格式儲存在 FPGA 中。
關於設計實例ample 選項卡，選擇 Arria 10 HDMI RX-TX Retransmit。
選擇 Synthesis 產生硬體設計 examp勒。
對於生成 File 格式，選擇Verilog或VHDL。
對於目標開發套件，選擇 Arria 10 GX FPGA 開發套件。如果您選擇開發套件，則目標裝置（在步驟 4 中選擇）將發生變更以符合開發套件上的裝置。對於 Arria 10 GX FPGA 開發套件，預設元件是 10AX115S2F45I1SG。
單擊生成示例ample Design 生成項目 file和軟體可執行和連結格式（ELF）編程 file.

4.3.3.包括 HDCP 生產金鑰
4.3.3.1.在 FPGA 中儲存普通 HDCP 生產密鑰（支援 HDCP 密鑰 管理=0)
產生設計後，編輯HDCP金鑰記憶體 files 包含您的生產金鑰。
若要包含生產密鑰，請按照下列步驟操作。

找到以下關鍵內存 file是在/rtl/hdcp/目錄：
• hdcp2x_tx_kmem.v
• hdcp2x_rx_kmem.v
• hdcp1x_tx_kmem.v
• hdcp1x_rx_kmem.v
開啟 hdcp2x_rx_kmem.v file 並找到接收方公共憑證和接收私鑰以及全域常數的預定義傳真金鑰 R1，如前所示amp下面。
圖 31. 接收方公共憑證的傳真金鑰 R1 的線性陣列
圖 32. 用於 RX 私鑰和全域常數的傳真金鑰 R1 的接線陣列
尋找生產金鑰的佔位符，並以大端格式在各自的線性陣列中替換為您自己的生產金鑰。
圖 33. HDCP 生產密鑰線陣列（佔位符）
對所有其他密鑰記憶體重複步驟 3 files。當您完成將生產金鑰包含在所有金鑰記憶體中後 files，確保設計時將USE_FACSIMILE參數設為0amp頂級 file (a10_hdmi2_demo.v)

4.3.3.1.1。從 DCP 密鑰映射 HDCP 密鑰 Files
以下部分描述了儲存在 DCP 金鑰中的 HDCP 生產金鑰的映射 file插入 HDCP kmem 的線陣中 files.
4.3.3.1.2。 hdcp1x_tx_kmem.v 和 hdcp1x_rx_kmem.v files
對於 hdcp1x_tx_kmem.v 和 hdcp1x_rx_kmem.v files

這兩個 files 共享相同的格式。
識別正確的 HDCP1 TX DCP 金鑰 file 對於 hdcp1x_tx_kmem.v，請確保前 4 個位元組 file 是「0x01、0x00、0x00、0x00」。
辨識正確的 HDCP1 RX DCP 金鑰 file 對於 hdcp1x_rx_kmem.v，請確保前 4 個位元組 file 是「0x02、0x00、0x00、0x00」。
DCP密鑰中的密鑰 files 採用小端格式。在 kmem 中使用 files，您必須將它們轉換為大端字節序。

圖 34. HDCP1 TX DCP 金鑰的位元組映射 file 進入 hdcp1x_tx_kmem.v

筆記：
位元組數按以下格式顯示：

鍵大小（以位元組為單位）* 鍵編號 + 目前行中的位元組數 + 常數偏移量 + 行大小（以位元組為單位）* 行號。
308*n表示每個密鑰集有308位元組。
7*y表示每行有7個位元組。

圖 35. HDCP1 TX DCP 金鑰 file 充滿垃圾值

圖 36. hdcp1x_tx_kmem.v 的線性陣列
Examphdcp1x_tx_kmem.v 檔案及其線性陣列如何對應到 exampHDCP1 TX DCP 金鑰文件 file 請參閱第 35 頁的圖 105。

4.3.3.1.3。 hdcp2x_rx_kmem.v file
對於 hdcp2x_rx_kmem.v file

辨識正確的 HDCP2 RX DCP 金鑰 file 對於 hdcp2x_rx_kmem.v，請確保前 4 個位元組 file 是「0x00、0x00、0x00、0x02」。
DCP密鑰中的密鑰 files 採用小端格式。

圖 37. HDCP2 RX DCP 金鑰的位元組映射 file 進入 hdcp2x_rx_kmem.v
下圖顯示了 HDCP2 RX DCP 金鑰的確切位元組映射 file 進入 hdcp2x_rx_kmem.v。

筆記：
位元組數按以下格式顯示：

鍵大小（以位元組為單位）* 鍵編號 + 目前行中的位元組數 + 常數偏移量 + 行大小（以位元組為單位）* 行號。
862*n表示每個密鑰集有862位元組。
16*y表示每行有16個位元組。 cert_rx_prod 中有一個例外，其中 ROW 32 只有 10 個位元組。

圖 38. HDCP2 RX DCP 金鑰 file 充滿垃圾值

圖 39. hdcp2x_rx_kmem.v 的線性陣列
此圖顯示了 hdcp2x_rx_kmem.v（cert_rx_prod、kprivrx_qinv_prod 和 lc128_prod）對應到 ex 的線路陣列ampHDCP2 RX DCP 金鑰文件 file in
圖 38（第 108 頁）。

4.3.3.1.4。 hdcp2x_tx_kmem.v file
對於 hdcp2x_tx_kmem.v file:

識別正確的 HDCP2 TX DCP 金鑰 file 對於 hdcp2x_tx_kmem.v，請確保前 4 個位元組 file 是「0x00、0x00、0x00、0x01」。
DCP密鑰中的密鑰 files 採用小端格式。
或者，您可以將 hdcp128x_rx_kmem.v 中的 lc2_prod 直接套用到 hdcp2x_tx_kmem.v 中。這些鍵共享相同的值。

圖 40. hdcp2x_tx_kmem.v 的線性陣列
該圖顯示了 HDCP2 TX DCP 密鑰的確切位元組映射 file 進入 hdcp2x_tx_kmem.v。

4.3.3.2.將加密的 HDCP 生產金鑰儲存在外部快閃記憶體或 EEPROM（支援 HDCP 金鑰管理 = 1）
圖 41. 高電位結束view HDCP金鑰管理

當「支援 HDCP 金鑰管理」參數開啟時，您可以使用英特爾提供的金鑰加密軟體實用程式 (KEYENC) 和金鑰編程器設計來控制 HDCP 生產金鑰加密。您必須提供 HDCP 生產金鑰和 128 位元 HDCP 保護金鑰。 HDCP保護金鑰
加密 HDCP 生產金鑰並將金鑰儲存在外部快閃記憶體中（例如ampHDMI 子卡上的檔案、EEPROM）。
開啟支援 HDCP 金鑰管理參數，金鑰解密功能 (KEYDEC) 在 HDCP IP 核中可用。相同的HDCP保護
key 應該在 KEYDEC 中使用，以便在處理引擎運作時擷取 HDCP 生產金鑰。 KEYENC 和 KEYDEC 支援 Atmel AT24CS32 32-Kbit 串列 EEPROM、Atmel AT24C16A 16-Kbit 串列 EEPROM 以及至少 2-Kbit ROM 大小的相容 I16C EEPROM 元件。

筆記：

對於 HDMI 2.0 FMC 子卡修訂版 11，請確保子卡上的 EEPROM 為 Atmel AT24CS32。 Bitec HDMI 2.0 FMC 子卡修訂版 11 上使用兩種不同大小的 EEPROM。
如果您之前使用 KEYENC 加密 HDCP 生產金鑰並在版本 21.2 或更早版本中開啟支援 HDCP 金鑰管理，則需要使用 KEYENC 軟體公用程式重新加密 HDCP 生產金鑰，並從版本 21.3 重新產生 HDCP IP
以後。

4.3.3.2.1.英特爾KEYENC
KEYENC 是一個命令列軟體實用程序，英特爾使用它透過您提供的 128 位元 HDCP 保護金鑰來加密 HDCP 生產金鑰。 KEYENC 以十六進位、二進位或標頭形式輸出加密的 HDCP 生產金鑰 file 格式。 KEYENC 也產生 mif file 包含您提供的 128 位元 HDCP 保護金鑰。基德克
需要 MIF file.

系統需求：

裝有 Windows 86 作業系統的 x64 10 位元機器
適用於 Visual Studio 2019(x64) 的 Visual C++ 可再發行元件包

筆記：
您必須安裝 Microsoft Visual C++ for VS 2019。如果安裝了Microsoft Visual C++，您可以看到Visual C++ xxxx
可再發行 (x64)。否則，您可以下載並安裝 Visual C++
可從 Microsoft 重新散佈 web地點。下載連結請參閱相關資訊。

表 55. KEYENC 命令列選項

命令列選項	論證/描述
-k	<HDCP protection key file> 文字 file 僅包含 128 位元十六進位 HDCP 保護金鑰。前任ample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 發射機生產金鑰 file 來自 DCP（.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 接收器生產金鑰 file 來自 DCP（.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 發射機生產金鑰 file 來自 DCP（.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 接收器生產金鑰 file 來自 DCP（.bin file)
-hdcp1txkeys	指定所選輸入 (.bin) 的鍵範圍 files -hdcp1txkeys\|hdcp1rxkeys\|hdcp2rxkeys nm 其中 n = 鍵開始（1 或 >1） m = 鍵結束（n 或 >n） Examp樂：從每個 HDCP 1 TX、HDCP 1000 RX 和 HCDP 中選擇 1.4 到 1.4 個金鑰 2.3 RX 製作密鑰 file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
持續…

命令列選項	論證/描述
	筆記： 1. 如果您沒有使用任何 HDCP 製作密鑰 file，您將不需要 HDCP 金鑰範圍。如果您不在命令列中使用參數，則預設鍵範圍為 0。 2.您也可以為HDCP製作金鑰選擇不同的金鑰索引 file。但是，按鍵數量應與所選選項相符。 Example: 選擇不同的100個鍵從 HDCP 100 TX 製作金鑰中選擇前 1.4 個金鑰 file “-hdcp1txkeys 1-100” 選擇 HDCP 300 RX 生產金鑰的金鑰 400 至 1.4 file “-hdcp1rxkeys 300-400” 選擇 HDCP 600 RX 生產金鑰的金鑰 700 至 2.3 file “-hdcp2rxkeys 600-700”
-o	輸出 file 格式。預設為十六進位 file. 以二進位形式產生加密的 HDCP 生產金鑰 file 格式：-o bin 產生十六進位加密 HDCP 生產金鑰 file 格式：-o hex 在標頭中產生加密的 HDCP 生產金鑰 file 格式：-哦
–檢查鍵	列印輸入中可用的鍵數 files。前任amp樂：
	keyenc.exe-hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –檢查鍵
	筆記：如上面所述，在命令列末尾使用參數 –check-keysamp勒。
-版本	列印 KEYENC 版本號

您可以選擇性地選擇 HDCP 1.4 和/或 HDCP 2.3 生產金鑰進行加密。對於前ample，若要僅使用 HDCP 2.3 RX 生產金鑰進行加密，請僅使用 -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys在命令列參數中。
表 56. KEYENC 常見錯誤訊息指南

錯誤訊息	指南
錯誤：HDCP 保護金鑰 file 遺失的	缺少命令列參數 -k file>
錯誤：金鑰應為 32 個十六進位數字（例如 f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff）	HDCP保護金鑰 file 應僅包含 32 個十六進位數字的 HDCP 保護金鑰。
錯誤：請指定鍵範圍	未為給定輸入 HDCP 製作密鑰指定密鑰範圍 file.
錯誤：鍵範圍無效	為 -hdcp1txkeys 或 -hdcp1rxkeys 或 -hdcp2rxkeys 指定的金鑰範圍不正確。
錯誤：無法創建File名稱>	檢查正在執行的 keyenc.exe 的資料夾權限。
錯誤：-hdcp1txkeys 輸入無效	HDCP 1.4 TX 製作密鑰的輸入密鑰範圍格式無效。正確的格式是“-hdcp1txkeys nm”，其中 n >= 1，m >= n
錯誤：-hdcp1rxkeys 輸入無效	HDCP 1.4 RX 製作金鑰的輸入金鑰範圍格式無效。正確的格式是“-hdcp1rxkeys nm”，其中 n >= 1，m >= n
錯誤：-hdcp2rxkeys 輸入無效	HDCP 2.3 RX 製作金鑰的輸入金鑰範圍格式無效。正確的格式是“-hdcp2rxkeys nm”，其中 n >= 1，m >= n
持續…

錯誤訊息	指南
錯誤：無效 file <file名稱>	無效的 HDCP 生產金鑰 file.
錯誤： file -o 選項缺少類型	–o 缺少命令列參數。
錯誤：無效 file姓名 -file名稱>	<file名稱> 無效，請使用有效的 file不含特殊字元的名稱。

為單一 EEPROM 加密單一金鑰
從 Windows 命令提示字元執行以下命令列，對 HDCP 1.4 TX、HDCP 1.4 RX、HDCP 2.3 TX 和 HDCP 2.3 RX 的單一金鑰進行加密並輸出 file 標題格式 file 對於單一 EEPROM：
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

加密 N 個 EEPROM 的 N 個金鑰
從 Windows 命令提示字元執行下列命令列，加密 HDCP 1 TX、HDCP 1.4 RX、HDCP 1.4 TX 和 HDCP 2.3 RX 的 N 個金鑰（從金鑰 2.3 開始）並輸出 file 十六進位格式 file 對於 N 個 EEPROM：
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex 其中 N >= 1 並且應該匹配所有選項。

相關資訊
適用於 Visual Studio 2019 的 Microsoft Visual C++
提供 Microsoft Visual C++ x86 可再發行元件包 (vc_redist.x86.exe) 供下載。如果連結發生變化，英特爾建議您從 Microsoft 搜尋引擎搜尋「Visual C++ redistributable」。

4.3.3.2.2。關鍵程式設計師
若要將加密的 HDCP 生產金鑰程式設計到 EEPROM 中，請執行下列步驟：

複製關鍵程式設計器設計 file從以下路徑到您的工作目錄： /hdcp2x/hw_demo/key_programmer/
複製軟體頭 file （hdcp_key .h）從 KEYENC 軟體實用程式（第 113 頁的加密單一 EEPROM 的單一金鑰部分）產生到 software/key_programmer_src/ 目錄，並將其重新命名為 hdcp_key.h。
運行./runall.tcl。該腳本執行以下命令：
• 產生IP目錄 files
• 產生Platform Designer 系統
• 建立 Intel Quartus Prime 項目
• 建立軟體工作區並建置軟體
• 執行完整編譯
下載軟體對象 File (.sof) 到 FPGA，將加密的 HDCP 生產金鑰編程到 EEPROM 中。

產生 Stratix 10 HDMI RX-TX 重傳設計 examp開啟支援 HDCP 2.3 和支援 HDCP 1.4 參數的文件，然後按照以下步驟新增 HDCP 保護金鑰。

複製mif file (hdcp_kmem.mif) 從 KEYENC 軟體實用程式（第 113 頁的為單一 EEPROM 加密單一金鑰部分）產生到/quartus/hdcp/ 目錄。

4.3.4.編譯設計
將您自己的普通 HDCP 生產金鑰包含在 FPGA 中或將加密的 HDCP 生產金鑰編程到 EEPROM 後，您現在可以編譯設計。

啟動 Intel Quartus Prime Pro Edition 軟體並打開/quartus/a10_hdmi2_demo.qpf。
單擊處理 ➤ 開始編譯。

4.3.5. View 結果
演示結束後，您將能夠 view 啟用 HDCP 的 HDMI 外部接收器上的結果。
到 view 示範結果，請依照下列步驟操作：

為英特爾 FPGA 板加電。
將目錄更改為/quartus/。
在 Nios II Command Shell 上鍵入以下命令以下載軟體對象 File (.sof) 到 FPGA。 nios2-configure-sof 輸出_files/ .sof
啟動支援 HDCP 的 HDMI 外部來源和接收器（如果您尚未這樣做）。 HDMI 外部接收器顯示 HDMI 外部來源的輸出。

4.3.5.1.按鈕和 LED 功能
使用板上的按鈕和 LED 功能來控制演示。

表 57. 按鈕和 LED 指示燈（SUPPORT FRL = 0）

按鈕/LED	功能
cpu_resetn	按一下即可執行系統重置。
使用者_pb[0]	按一次可將 HPD 訊號切換到標準 HDMI 來源。
使用者_pb[1]	• 按住可指示TX 核心發送DVI 編碼訊號。 • 放開即可發送HDMI 編碼訊號。 • 確保傳入影片採用8 bpc RGB 色彩空間。
使用者_pb[2]	• 按住可指示TX 核心停止從邊帶訊號發送InfoFrame。 • 釋放以恢復從邊帶訊號發送InfoFrame。
用戶主導[0]	RX HDMI PLL 鎖定狀態。 • 0：解鎖 • 1：鎖定
用戶主導[1]	RX HDMI 核心鎖定狀態 • 0：至少 1 個通道已解鎖 • 1：所有 3 個頻道已鎖定
用戶主導[2]	RX HDCP1x IP 解密狀態。 • 0：不活動 • 1：活動
用戶主導[3]	RX HDCP2x IP 解密狀態。 • 0：不活動 • 1：活動
用戶主導[4]	TX HDMI PLL 鎖定狀態。 • 0：解鎖 • 1：鎖定
用戶主導[5]	TX 收發器 PLL 鎖定狀態。 • 0：解鎖 • 1：鎖定
用戶主導[6]	TX HDCP1x IP 加密狀態。 • 0：不活動 • 1：活動
用戶主導[7]	TX HDCP2x IP 加密狀態。 • 0：不活動 • 1：活動

表 58. 按鈕和 LED 指示燈（SUPPORT FRL = 1）

按鈕/LED	功能
cpu_resetn	按一下即可執行系統重置。
用戶_dipsw	使用者定義的 DIP 開關用於切換直通模式。 • 關閉（預設位置）= 直通 FPGA 上的 HDMI RX 從外部接收器取得 EDID，並將其呈現給所連接的外部來源。 • ON = 您可以從Nios II 終端控制RX 最大FRL 速率。此指令透過操作最大 FRL 速率值來修改 RX EDID。參考以不同的 FRL 速率運行設計有關設定不同 FRL 費率的更多信息，請參見第 33 頁。
持續…

按鈕/LED	功能
使用者_pb[0]	按一次可將 HPD 訊號切換到標準 HDMI 來源。
使用者_pb[1]	預訂的。
使用者_pb[2]	按下一次可從連接到 Bitec HDMI 2.1 FMC 子卡 TX 的接收器讀取 SCDC 暫存器。筆記：若要啟用讀取，必須在軟體中將 DEBUG_MODE 設定為 1。
user_led_g[0]	RX FRL 時脈 PLL 鎖定狀態。 • 0：解鎖 • 1：鎖定
user_led_g[1]	RX HDMI 視訊鎖定狀態。 • 0：解鎖 • 1：鎖定
user_led_g[2]	RX HDCP1x IP 解密狀態。 • 0：不活動 • 1：活動
user_led_g[3]	RX HDCP2x IP 解密狀態。 • 0：不活動 • 1：活動
user_led_g[4]	TX FRL 時脈 PLL 鎖定狀態。 • 0：解鎖 • 1：鎖定
user_led_g[5]	TX HDMI 視訊鎖定狀態。 • 0 = 已解鎖 • 1 = 鎖定
user_led_g[6]	TX HDCP1x IP 加密狀態。 • 0：不活動 • 1：活動
user_led_g[7]	TX HDCP2x IP 加密狀態。 • 0：不活動 • 1：活動

4.4. FPGA 設計中嵌入的加密金鑰的保護
許多 FPGA 設計都實現了加密，並且經常需要在 FPGA 位元流中嵌入金鑰。在較新的設備系列中，例如英特爾 Stratix 10 和英特爾 Agilex，有一個安全設備管理器區塊可以安全地配置和管理這些金鑰。如果不存在這些功能，您可以透過加密來保護 FPGA 位元流的內容，包括任何嵌入的秘密使用者金鑰。
使用者金鑰應在設計環境中保持安全，並且最好使用自動化安全流程新增至設計。以下步驟顯示如何使用 Intel Quartus Prime 工具實現這樣的流程。

在非安全環境中開發和最佳化 Intel Quartus Prime 中的 HDL。
將設計轉移到安全環境並實施自動化流程來更新金鑰。片上記憶體嵌入鍵值。當金鑰更新時，記憶體初始化 file (.mif) 可以更改，並且「quartus_cdb –update_mif」彙編程式流程可以更改 HDCP 保護金鑰，而無需重新編譯。此步驟運行速度非常快，並且保留了原始計時。
然後，Intel Quartus Prime 位元流使用 FPGA 金鑰進行加密，然後將加密的比特流傳回非安全環境以進行最終測試和部署。

建議停用所有可以從 FPGA 恢復金鑰的調試存取。您可以透過停用 J 來完全停用調試功能TAG 端口，或選擇性地禁用並重新view 系統記憶體編輯器或 Signal Tap 等調試功能無法恢復金鑰。請參閱 AN 556：使用英特爾 FPGA 中的設計安全功能，以了解有關使用 FPGA 安全功能的更多信息，包括如何加密 FPGA 位元流和配置安全選項（例如停用 J）的具體步驟。TAG 使用權。

筆記：
您可以考慮使用 MIF 儲存中的金鑰的另一個金鑰進行混淆或加密的附加步驟。
相關資訊
AN 556：使用英特爾 FPGA 中的設計安全特性

4.5.安全注意事項
使用 HDCP 功能時，請注意以下安全注意事項。

在設計中繼器系統時，在下列情況下必須阻止接收到的視訊進入TX IP：
— 如果接收到的視訊經過 HDCP 加密（即，來自 RX IP 的加密狀態 hdcp1_enabled 或 hdcp2_enabled 已生效），且傳輸的視訊未經過 HDCP 加密（即來自 TX IP 的加密狀態 hdcp1_enabled 或 hdcp2_enabled 未生效）。
— 如果接收到的視訊為 HDCP 類型 1（即斷言 RX IP 中的 Streamid_type）且傳輸視訊採用 HDCP 1.4 加密（即斷言 TX IP 的加密狀態 hdcp1_enabled）
您應該維護 HDCP 生產金鑰以及任何使用者加密金鑰的機密性和完整性。
英特爾強烈建議您開發任何英特爾 Quartus Prime 專案和設計來源 file在安全運算環境中包含加密金鑰以保護金鑰。
英特爾強烈建議您使用 FPGA 中的設計安全功能來保護設計（包括任何嵌入式加密金鑰）免遭未經授權的複製、逆向工程和非法複製。amp靈。

相關資訊
AN 556：使用英特爾 FPGA 中的設計安全特性

4.6。調試指南
本節介紹可用於調試的有用 HDCP 狀態訊號和軟體參數。它還包含有關運行設計擴充功能的常見問題 (FAQ)amp勒。

4.6.1. HDCP 狀態訊號
有多種訊號可用於識別 HDCP IP 核的工作狀態。這些訊號可在設計時獲得ample 頂層並與板載 LED 相關聯：

訊號名稱	功能
hdcp1_enabled_rx	RX HDCP1x IP 解密狀態 0：非活動 1：活躍
hdcp2_enabled_rx	RX HDCP2x IP 解密狀態 0：非活動 1：活躍
hdcp1_enabled_tx	TX HDCP1x IP 加密狀態 0：無效 1：活躍
hdcp2_enabled_tx	TX HDCP2x IP 加密狀態 0：無效 1：活躍

請參閱第 57 頁的表 115 和第 58 頁的表 115 以了解各自的 LED 位置。
這些訊號的活動狀態表示 HDCP IP 已通過身份驗證並正在接收/發送加密視訊串流。對於每個方向，僅 HDCP1x 或 HDCP2x
加密/解密狀態訊號處於活動狀態。對於前amp檔案中，如果 hdcp1_enabled_rx 或 hdcp2_enabled_rx 處於活動狀態，則 RX 側的 HDCP 將啟用並解密來自外部視訊來源的加密視訊串流。

4.6.2.修改HDCP軟體參數
為了方便HDCP調試過程，可以修改hdcp.c中的參數。
下表總結了可配置參數及其功能的清單。

範圍	功能
支援_HDCP1X	在 TX 端啟用 HDCP 1.4
支援_HDCP2X	在 TX 端啟用 HDCP 2.3
偵錯_模式_HDCP	啟用 TX HDCP 的偵錯訊息
REPEATER_MODE	為 HDCP 設計擴充啟用中繼器模式ample

若要修改參數，請在 hdcp.c 中將值變更為所需的值。在開始編譯之前，請在build_sw_hdcp.sh中進行以下變更：

找到以下行並將其註解掉，以防止修改軟體 file 被原來的替換 file來自 Intel Quartus Prime 軟體安裝路徑。
執行“./build_sw_hdcp.sh”編譯更新的軟體。
生成的.elf file 可以透過兩種方法納入設計：
A。執行“nios2-download -g file 名稱>”。下載過程完成後重置系統以確保正常功能。
b.執行“quartus_cdb --update_mif”來更新記憶體初始化 files。運行彙編程式產生新的.sof file 其中包括更新的軟體。

4.6.3. 常見問題（FAQ）
表 59. 故障症狀與指南

數位	故障症狀	指南
1.	RX 正在接收加密視頻，但 TX 正在發送藍色或黑色的靜態視頻。	這是由於外部接收器的 TX 身份驗證不成功。如果來自上游的傳入視訊已加密，支援 HDCP 的中繼器不得以未加密格式傳輸視訊。為了實現這一點，當 TX HDCP 加密狀態訊號處於非活動狀態而 RX HDCP 解密狀態訊號處於活動狀態時，藍色或黑色的靜態視訊將取代輸出視訊。有關確切的指南，請參閱安全考慮第 117 頁。以下是在設計例中停用視訊阻止的方法amp樂： 1. 在設計頂層找到以下連接埠連接amp勒。該連接埠屬於 hdmi_tx_top 模組。 2. 將連接埠連線修改為以下行：
2.	TX HDCP 加密狀態訊號處於活動狀態，但下游接收器顯示雪花圖片。	這是由於下游接收器未正確解密傳出的加密影片。確保向 TX HDCP IP 提供全域常數 (LC128)。該值必須是生產值且正確。
3.	TX HDCP 加密狀態訊號不穩定或始終處於非活動狀態。	這是由於與下游接收器的 TX 驗證不成功所造成的。為了方便調試過程，您可以啟用偵錯_模式_HDCP hdcp.c 中的參數。參考修改HDCP軟體參數請參閱第 118 頁的指南。以下3a-3c可能是TX認證不成功的可能原因。
3a.	軟體偵錯日誌不斷列印此訊息「下游不支援 HDCP 1.4 (Rx)」。	此訊息指示下游宿不支援HDCP 2.3 和HDCP 1.4。確保下游接收器支援 HDCP 2.3 或 HDCP 1.4。
3b.	TX認證中途失敗。	這是因為 TX 身份驗證的任何部分（例如簽名驗證、位置檢查等）都可能失敗。確保下游接收器使用生產密鑰而不是傳真密鑰。
3c.	軟體調試日誌一直印出“Re-authentication	此訊息表示下游接收器已要求重新身份驗證，因為接收到的視訊未正確解密。確保向 TX HDCP IP 提供全域常數 (LC128)。該值必須是生產值且該值是正確的。
持續…

數位	故障症狀	指南
	HDCP認證完成後需要」。
4.	儘管上游來源已啟用 HDCP，但 RX HDCP 解密狀態訊號仍處於非活動狀態。	這表示 RX HDCP IP 尚未達到經過驗證的狀態。預設情況下， REPEATER_MODE 參數在設計 ex 中啟用amp勒。如果 REPEATER_MODE 啟用後，請確保 TX HDCP IP 已通過身份驗證。當 REPEATER_MODE 參數啟用後，如果 TX 連接到支援 HDCP 的接收器，則 RX HDCP IP 會嘗試以中繼器進行驗證。身份驗證中途停止，等待 TX HDCP IP 完成與下游接收器的身份驗證並將 RECEIVERID_LIST 傳遞給 RX HDCP IP。 HDCP 規格中定義的逾時為 2 秒。如果TX HDCP IP在此時間內無法完成認證，則上游來源將視為認證失敗，並依照HDCP規格中的規定啟動重新認證。
		筆記： • 參考修改HDCP軟體參數有關停用該功能的方法，請參閱第 118 頁 REPEATER_MODE 用於調試目的的參數。禁用後 REPEATER_MODE 參數，RX HDCP IP 始終嘗試作為端點接收器進行身份驗證。 TX HDCP IP 不會控制身份驗證過程。
		• 如果 REPEATER_MODE 參數未啟用，請確保提供給 HDCP IP 的 HDCP 金鑰是生產值且該值正確。
5.	RX HDCP解密狀態訊號不穩定。	這表示 RX HDCP IP 在達到驗證狀態後立即要求重新驗證。這可能是由於 RX HDCP IP 未正確解密傳入的加密影片。確保提供給 RX HDCP IP 核的全域常數 (LC128) 是生產值且該值正確。

HDMI Intel Arria 10 FPGA IP 設計Examp用戶指南檔案

有關本使用者指南的最新版本和先前版本，請參閱 HDMI 英特爾® Arria 10 FPGA IP Design Examp使用者指南。如果未列出 IP 或軟體版本，則適用先前 IP 或軟體版本的使用者指南。
IP 版本與 Intel Quartus Prime Design Suite 軟體版本相同（最高 v19.1）。從 Intel Quartus Prime Design Suite 軟體版本 19.2 或更高版本開始，IP
核心具有新的 IP 版本控制方案。

HDMI Intel Arria 10 FPGA IP Design Ex 的修訂歷史amp用戶指南

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
2022.12.27	22.4	19.7.1	在設計擴充的硬體和軟體需求部分新增了一個用於選擇 HDMI 子卡版本的新參數ampHDMI 2.0（非 FRL 模式）的檔案。
2022.07.29	22.2	19.7.0	• 關於從 Windows* 版本的 Nios II EDS 中刪除 Cygwin 元件以及要求 Windows* 使用者安裝 WSL 的通知。 • 將整個文件中適用的子卡版本從修訂版 4 更新到修訂版 9。
2021.11.12	21.3	19.6.1	• 更新了將加密的HDCP 生產金鑰儲存在外部快閃記憶體或EEPROM 中（支援HDCP 金鑰管理= 1）小節，以描述新的金鑰加密軟體公用程式(KEYENC)。 • 刪除了以下數字： — 用於接收私鑰的傳真金鑰 R1 的資料數組 — HDCP 生產金鑰的資料數組（佔位符） — HDCP保護金鑰（預先定義金鑰）的資料數組 — HDCP 保護金鑰在 hdcp2x_tx_kmem.mif 中初始化 — HDCP 保護金鑰在 hdcp1x_rx_kmem.mif 中初始化 — HDCP 保護金鑰在 hdcp1x_tx_kmem.mif 中初始化 • 將 HDCP 金鑰對映小節從 DCP 金鑰移至 File調試指南中的在 FPGA 中儲存普通 HDCP 生產密鑰（支援 HDCP 密鑰管理 = 0）。
2021.09.15	21.1	19.6.0	刪除了對 ncsim 的引用
2021.05.12	21.1	19.6.0	• 新增了當SUPPORT FRL = 1 或SUPPORT HDCP KEY MANAGEMENT = 1 時對圖29 HDCP Over HDMI 設計Ex 的描述amp框圖。 • 新增了HDCP金鑰記憶體中的步驟 file設計演練中的 s。 • 新增了當SUPPORT FRL = 0 時設定硬體部分。 • 新增了在生成設計中開啟支援HDCP 金鑰管理參數的步驟。 • 新增了新的小節「將加密的HDCP 生產金鑰儲存在外部快閃記憶體或EEPROM 中（支援HDCP 金鑰管理= 1）」。
持續…

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
			• 將表格按鈕和LED 指示器重新命名為按鈕和LED 指示器（SUPPORT FRL = 0）。 • 新增了表按鈕和LED 指示燈（SUPPORT FRL = 1）。 • 新增了新章節「FPGA 設計中嵌入的加密金鑰的保護」。 • 新增了新章節「偵錯指南」和「HDCP 狀態訊號」、「修改HDCP 軟體參數」和「常見問題」小節。
2021.04.01	21.1	19.6.0	• 更新了僅RX 或僅TX 設計所需的圖形組件。 • 更新表格產生的RTL Files. • 更新了圖HDMI RX 頂部組件。 • 刪除了「HDMI RX 頂部連結訓練流程」部分。 • 更新了以不同FRL 速率運作設計中的步驟。 • 更新了 HDMI 2.1 設計Ex 圖ample 時鐘方案。 • 更新了表時脈方案訊號。 • 更新了 HDMI RX-TX 框圖，新增了從收發器仲裁器到 TX 頂部的連接。
2020.09.28	20.3	19.5.0	• 刪除了 HDMI 2.1 設計 ex 的註釋ampFRL 模式下的檔案僅支援 HDMI Intel FPGA IP Design Ex 中的速度等級 –1 設備ampIntel Arria 10 裝置與 HDMI 2.1 Design Ex 快速入門指南ample（支持 FRL = 1）部分。此設計支援所有速度等級。 • 從所有 HDMI 2.1 設計 ex 中刪除了 ls_clk 訊息ample 相關部分。設計 ex 中不再使用 ls_clk 域amp勒。 • 更新了 HDMI 2.1 設計擴充的框圖ampHDMI 2.1 Design Ex 中 FRL 模式下的文件amp文件（支援 FRL = 1）、建立僅 RX 或僅 TX 設計、設計組件和時脈方案部分。 • 更新目錄並生成 file目錄結構部分中的列表。 • 刪除了不相關的訊號，並新增或編輯了以下 HDMI 2.1 設計範例的說明amp介面訊號部分中的檔案訊號： — 系統初始化 — txpll_frl_locked — tx_os — txphy_rcfg* 訊號 — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • 在設計RTL 參數部分新增了以下參數： — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — 使用 FPLL — 極性反轉
*持續…*

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
			• 更新了 HDMI 2.0 設計擴充的框圖ampHDMI 2.0 Design Ex 中 Intel Quartus Prime Pro Edition 軟體的文件amp文件（支援 FRL = 0）、建立僅 RX 或僅 TX 設計、設計組件和時脈方案部分。 • 更新了動態範圍和掌握(HDR) InfoFrame 插入和過濾部分中的時脈和重設訊號名稱。 • 刪除了不相關的訊號，並新增或編輯了以下 HDMI 2.0 設計範例的說明amp介面訊號部分中的檔案訊號： — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck —reset_xcvr_powerup — nios_tx_i2c* 訊號 — hdmi_ti_i2c* 訊號 — tx_i2c_avalon* 訊號 —clock_bridge_0_in_clk_clk —reset_bridge_0_reset_reset_n — i2c_master* 訊號 — nios_tx_i2c* 訊號 —measure_valid_pio_external_connection_export — oc_i2c_av_slave_translator_avalon_ant ti_slave_0* 訊號 — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* 訊號 • 新增了一條註釋，即模擬測試平台不支援具有以下特性的設計：包括 I2C 參數啟用並更新了模擬測試平台部分中的模擬訊息。 • 更新了升級您的設計部分。
2020.04.13	20.1	19.4.0	• 新增了 HDMI 2.1 設計 ex 的註釋ampFRL 模式下的檔案僅支援 HDMI Intel FPGA IP Design Ex 中的速度等級 –1 設備ampIntel Arria 10 裝置快速入門指南和 HDMI 2.1 Design Ex 詳細說明ample（支持 FRL = 1）部分。 • 將 HDCP 移至 HDMI 設計 ExampHDMI Intel FPGA IP 使用者指南中 Intel Arria 10 設備部分的檔案。 • 編輯了模擬設計部分以包含音頻amp檔案產生器、邊帶資料產生器和輔助資料產生器並更新了成功的模擬訊息。 • 刪除了說明模擬僅適用於支援FRL 禁用設計註釋。模擬現在可用於支援FRL 也啟用了設計。 • 更新了 HDMI 2.1 Design Ex 詳細說明中的功能說明amp文件（支援 FRL 已啟用）部分。
持續…

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
			• 編輯了 HDMI 2.1 RX-TX 設計框圖、設計組件和創建僅 RX 或僅 TX 設計部分中的框圖，用於 HDMI 2.1 設計擴展amp勒。新增了新組件並刪除了不再適用的組件。 • 編輯了建立僅RX 或僅TX 設計部分中的main.c 腳本指令。 • 更新了目錄結構部分以新增資料夾和 file適用於 HDMI 2.0 和 HDMI 2.1 設計前amp萊斯。 • 更新了 HDMI 2.1 設計擴充的硬體和軟體需求部分amp勒。 • 更新了 HDMI 2.1 設計擴展的動態範圍和母帶處理 (HDR) InfoFrame 插入和濾波部分中的框圖和訊號描述amp勒。 • 為 HDMI 2.1 設計擴展添加了新部分“以不同 FRL 速率運行設計”amp萊斯。 • 更新了 HDMI 2.1 設計擴展時脈方案部分中的框圖和訊號描述amp勒。 • 在 HDMI 2.1 設計 ex 的硬體設定部分新增了使用者 DIP 開關的描述amp勒。 • 更新了 HDMI 2.1 設計擴充的設計限制部分amp勒。 • 更新了升級您的設計部分。 • 更新了 HDMI 2.0 和 HDMI 2.1 設計擴充的類比測試台部分amp萊斯。
2020.01.16	19.4	19.3.0	• 更新了 HDMI Intel FPGA IP 設計ExampIntel Arria 10 設備快速入門指南部分，其中包含有關新添加的 HDMI 2.1 設計擴展的信息amp文件與 FRL 模式。 • 新增了新章節“HDMI 2.1 設計Ex 詳細說明”amp文件（支援 FRL 已啟用）包含有關新添加的設計 ex 的所有相關信息amp勒。 • 更名為 HDMI Intel FPGA IP Design ExampHDMI 2.0 設計Ex 詳細說明至詳細說明ample 為了更清楚。
2019.10.31	18.1	18.1	• 新增了生成的 filetx_control_src 資料夾中：ti_i2c.c 和 ti_i2c.h。 • 在硬體和軟體需求以及編譯和測試設計部分中新增了對FMC 子卡修訂版11 的支援。 • 刪除了設計限制部分。版本中解決了有關最大偏差約束的時序違規的限制 HDMI Intel FPGA IP 的 18.1。 • 新增了新的RTL 參數BITEC_DAUGHTER_CARD_REV，使您能夠選擇Bitec HDMI 子卡的版本。
持續…

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
			• 更新了 fmcb_dp_m2c_p 和 fmcb_dp_c2m_p 訊號的說明，以包含有關 FMC 子卡修訂版 11、6 和 4 的資訊。 • 為 Bitec 子卡修訂版 11 新增了以下新訊號： — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a 位址 — oc_i2c_master_ti_avalon_anti_slave_write — oc_i2c_master_ti_avalon_anti_slave_readdata — oc_i2c_master_ti_avalon_anti_slave_writedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • 新增了有關升級您的設計的部分。
2017.11.06	17.1	17.1	• 依據英特爾品牌重塑，將 HDMI IP 核心重新命名為 HDMI Intel FPGA IP。 • 將術語Qsys 更改為Platform Designer。 • 新增了有關動態範圍和掌握InfoFrame (HDR) 插入和過濾功能的資訊。 • 更新了目錄結構： — 新增了腳本和軟體資料夾以及 files. — 更新了常見和 hdr files. — 刪除了 atx files. — 差異化 file適用於 Intel Quartus Prime 標準版和 Intel Quartus Prime 專業版。 • 更新了產生設計部分以新增用作10AX115S2F4I1SG 的裝置。 • 將50-100 MHz TMDS 時脈頻率的收發器資料速率編輯為2550-5000 Mbps。 • 更新了RX-TX 連結訊息，您可以釋放user_pb[2] 按鈕來停用外部過濾。 • 更新了涉及I2C 主設備和HDMI 來源控制的Nios II 軟體流程圖。 • 增加了有關設計防爆ample 圖形使用者介面參數。 • 新增了HDMI RX 和TX Top 設計參數。 • 新增了以下 HDMI RX 和 TX 頂級訊號： — mgmt_clk - 重置 — i2c_時鐘 — hdmi_clk_in — 刪除了這些 HDMI RX 和 TX 頂級訊號： • 版本 • i2c_clk
持續…

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
			• 新增了註釋，說明針對 Intel Arria 10 FPGA 開發套件和 Bitec HDMI 2.0 子卡測試了收發器類比設定。您可以修改您的主機板的模擬設定。 • 新增了解決方法的鏈接，以避免 Intel Arria 10 PLL 參考時脈的 PLL 級聯或非專用時脈路徑的抖動。 • 新增了註解：您不能將收發器RX 接腳用作HDMI RX 的CDR refclk 或用作HDMI TX 的TX PLL refclk。 • 新增了有關如何為使用TX PMA 和PCS 綁定的設計添加set_max_skew 約束的註解。
2017.05.08	17.0	17.0	• 更名為英特爾。 • 更改了零件號碼。 • 更新了目錄結構： — 新增了 hdr files. — 將 qsys_vip_passthrough.qsys 改為 nios.qsys。 - 添加 file指定用於 Intel Quartus Prime Pro Edition。 • 更新了 RX-TX 連結塊也對來自 HDMI RX 輔助資料的高動態範圍 (HDR) 資訊幀執行外部過濾並插入一個 example HDR Infoframe 透過 Avalon ST 復用器傳送至 HDMI TX 的輔助資料。 • 為 Transceiver Native PHY 描述新增了註釋，為了滿足 HDMI TX 頻道間偏移要求，您需要將 Arria 10 Transceiver Native PHY 參數編輯器中的 TX 頻道綁定模式選項設為 PMA 和 PCS 黏合. • 更新了作業系統和測量訊號的描述。 • 修改了輪次amp每個 TMDS 時脈頻率範圍內不同收發器資料速率的 ling 因子，以支援 TX FPLL 直接時脈方案。 • 將TX IOPLL 變更為TX FPLL 級聯時脈方案為TX FPLL 直接方案。 • 新增了TX PMA 重新配置訊號。 • 編輯了 USER_LED[7] 範圍amp凌狀態。 1表示結束ampled（Arria 1,000 裝置中的資料速率 < 10 Mbps）。 • 更新了 HDMI 設計擴展amp支援的模擬器表。 NCSim 不支援 VHDL。 • 新增了 Arria 10 HDMI IP Core Design Ex 存檔版本的鏈接amp用戶指南。
2016.10.31	16.1	16.1	初次發布。

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編號：683156
版本：2022.12.27