HDMI Arria 10 FPGA IP Design Example
BrûkersgidsHDMI Intel® Arria 10 FPGA IP
Design Example User Guide
Bywurke foar Intel®Quartus®
Prime Design Suite: 22.4
IP Ferzje: 19.7.1

HDMI Intel® FPGA IP Design Example Quick Start Guide foar Intel® Arria® 10-apparaten

De HDMI Intel® 10-apparaten hawwe in simulearjende testbank en in hardware-ûntwerp dat kompilaasje en hardwaretesten stipet.
FPGA IP-ûntwerp bglample foar Intel Arria®
De HDMI Intel FPGA IP biedt it folgjende ûntwerp bglamples:

• HDMI 2.1 RX-TX retransmit ûntwerp mei fêste taryf keppeling (FRL) modus ynskeakele
• HDMI 2.0 RX-TX retransmit ûntwerp mei FRL modus útskeakele
• HDCP oer HDMI 2.0 ûntwerp

Noat: De HDCP-funksje is net opnommen yn 'e Intel® Quartus Prime Pro Edition-software.
Om tagong te krijen ta de HDCP-funksje, nim dan kontakt op mei Intel op https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
As jo ​​​​in ûntwerp generearje eksample, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen.
figuer 1. Development StepsRelated Information
HDMI Intel FPGA IP User Guide
1.1. It generearjen fan it ûntwerp
Brûk de HDMI Intel FPGA IP-parameterbewurker yn 'e Intel Quartus Prime-software om it ûntwerp bglamples. Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten. * Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
Te begjinnen mei de Nios® II EDS yn de Intel Quartus Prime Pro Edition software ferzje 19.2 en Intel Quartus Prime Standard Edition software ferzje 19.1, hat Intel fuortsmiten de Cygwin komponint yn de Windows * ferzje fan Nios II EDS, ferfangt it mei Windows * Subsytem foar Linux (WSL). As jo ​​​​in Windows * brûker binne, moatte jo WSL ynstallearje foardat jo jo ûntwerp eksample.
figuer 2. It generearjen fan de Design Flow

1. Meitsje in projekt rjochte op Intel Arria 10 apparaatfamylje en selektearje it winske apparaat.
2. Yn de IP Catalog, sykje en dûbelklikke Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. It finster Nije IP-fariaasje of Nije IP-fariaasje ferskynt.
3. Spesifisearje in namme op it heechste nivo foar jo oanpaste IP-fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .ip of .qsys.
4. Klik OK. De parameter bewurker ferskynt.
5. Konfigurearje op it ljepblêd IP de winske parameters foar sawol TX as RX.
6. Skeakelje de Stipe FRL-parameter yn om it HDMI 2.1-ûntwerp te generearjen bglample in FRL-modus. Skeakelje it út om it HDMI 2.0-ûntwerp te generearjen bglample sûnder FRL.
7. Op it ûntwerp Example ljepper, selektearje Arria 10 HDMI RX-TX Retransmit.
8. Selektearje Simulaasje om de testbank te generearjen, en selektearje Synthesis om it hardware-ûntwerp te generearjen bglample.Jo moatte op syn minst ien fan dizze opsjes selektearje om it ûntwerp bglample files. As jo ​​beide selektearje, is de generaasjetiid langer.
9. Foar Generate File Opmaak, selektearje Verilog of VHDL.
10. Foar Target Development Kit, selektearje Intel Arria 10 GX FPGA Development Kit. As jo ​​in ûntwikkelingskit selektearje, dan feroaret it doelapparaat (selekteare yn stap 4) om oerien te kommen mei it apparaat op doelboerd. Foar Intel Arria 10 GX FPGA Development Kit is it standertapparaat 10AX115S2F4I1SG.
11. Klik Generearje Example Design.

Related Information
Hoe kinne jo it Windows * Subsysteem foar Linux * (WSL) ynstallearje op Windows * OS?
1.2. Simulearje it ûntwerp
De HDMI-testbank simulearret in serial loopback-ûntwerp fan in TX-eksimplaar nei in RX-eksimplaar. Ynterne fideopatroangenerator, audio sample generator, sideband data generator, en auxiliary data generator modules ride de HDMI TX eksimplaar en de seriële útfier fan de TX eksimplaar ferbynt mei de RX eksimplaar yn de testbank.
figuer 3. Design Simulaasje Flow

1. Gean nei de winske simulaasjemap.
2. Run it simulaasjeskript foar de stipe simulator fan jo kar. It skript kompilearret en rint de testbank yn 'e simulator.
3. Analysearje de resultaten.

Tabel 1. Stappen om simulaasje út te fieren

Simulator	Working Directory	Ynstruksjes
Riviera-PRO*	/simulaasje/aldec	Typ yn 'e kommandorigel
		vsim -c -do aldec.do
ModelSim*	/simulaasje/mentor	Typ yn 'e kommandorigel
		vsim -c -do mentor.do
VCS*	/simulaasje/synopsys/vcs	Typ yn 'e kommandorigel
		boarne vcs_sim.sh
VCS MX	/simulaasje/synopsys/ vcsmx	Typ yn 'e kommandorigel
		boarne vcsmx_sim.sh
Xcelium* Parallel	/simulaasje/xcelium	Typ yn 'e kommandorigel
		boarne xcelium_sim.sh

In suksesfolle simulaasje einiget mei it folgjende berjocht:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
#BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulaasjepas
1.3. Kompilearjen en testen fan it ûntwerp

Om in demonstraasjetest te kompilearjen en út te fieren op 'e hardware bglampfoar ûntwerp, folgje dizze stappen:

1. Soargje foar hardware bglample design generaasje is kompleet.
2. Starte de Intel Quartus Prime-software en iepenje de .qpf file.
   • HDMI 2.1 design example mei Support FRL ynskeakele: project directory/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 design example mei Support FRL útskeakele: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Klik op Ferwurkjen ➤ Start kompilaasje.
4. Nei suksesfolle kompilaasje, in .sof file sil wurde generearre yn 'e quartus / output_files triemtafel.
5. Ferbine mei de onboard FMC-poarte B (J2):
   • HDMI 2.1 design example mei Support FRL ynskeakele: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Noat: Jo kinne de revyzje fan jo Bitec HDMI-dochterkaart selektearje. Under it ûntwerp Example ljepper, set HDMI Daughter Card Revision oan beide Revision 9, Revision of gjin dochter card. De standertwearde is Revision 9.
   • HDMI 2.0 design example mei Stipe FRL útskeakele: Bitec HDMI 2.0 FMC Dochterkaart Rev 11
6. Ferbine TX (P1) fan 'e Bitec FMC-dochterkaart mei in eksterne fideoboarne.
7. Ferbine RX (P2) fan 'e Bitec FMC-dochterkaart oan in eksterne fideo-sink of fideo-analyzer.
8. Soargje derfoar dat alle skeakels op it ûntwikkelingsboerd yn standertposysje binne.
9. Konfigurearje de selektearre Intel Arria 10 apparaat op de ûntwikkeling board mei help fan de oanmakke .sof file (Tools ➤ Programmer ).
10. De analysator moat de fideo sjen litte generearre fan 'e boarne.

Related Information
Intel Arria 10 FPGA Development Kit User Guide
1.4. HDMI Intel FPGA IP Design Example Parameters
Tabel 2.
HDMI Intel FPGA IP Design Example Parameters foar Intel Arria 10-apparaten Dizze opsjes binne allinich beskikber foar Intel Arria 10-apparaten.

Parameter	Wearde	Beskriuwing
Beskikber Design Example
Selektearje Design	Arria 10 HDMI RX-TX Retransmit	Selektearje it ûntwerp bglample te generearjen.

Design Example Files
Simulaasje	Oan út	Skeakelje dizze opsje oan om de nedige te generearjen files foar de simulaasje testbench.
Synteze	Oan út	Skeakelje dizze opsje oan om de nedige te generearjen files foar Intel Quartus Prime kompilaasje en hardware demonstraasje.

Generearre HDL-formaat
Generearje File Formaat	Verilog, VHDL	Selektearje jo foarkar HDL-opmaak foar it generearre ûntwerp eksample fileset. Noat: Dizze opsje bepaalt allinich it formaat foar de generearre IP-topnivo files. Alle oare files (bglample testbenches en topnivo files foar hardware demonstraasje) binne yn Verilog HDL-formaat

Target Development Kit
Selektearje Board	Gjin ûntwikkelingskit,	Selektearje it boerd foar it rjochte ûntwerp bglample.
	Arria 10 GX FPGA Development Kit, Oanpaste ûntwikkeling Kit	• Gjin Development Kit: Dizze opsje slút alle hardware aspekten foar it ûntwerp eksample. De IP-kearn stelt alle pin-opdrachten yn op firtuele pins. • Arria 10 GX FPGA Development Kit: Dizze opsje selektearret automatysk it doelapparaat fan it projekt om it apparaat op dizze ûntwikkelingskit te passen. Jo kinne it doelapparaat feroarje mei de Feroarje doelapparaat parameter as jo bestjoersferzje in oare apparaatfariant hat. De IP-kearn stelt alle pin-opdrachten yn neffens de ûntwikkelingskit.
		• Custom Development Kit: Dizze opsje lit it ûntwerp eksample wurde hifke op in tredde partij ûntwikkeling kit mei in Intel FPGA. Jo moatte miskien de pin-opdrachten op jo eigen ynstelle.

Doelapparaat
Feroarje doelapparaat	Oan út	Skeakelje dizze opsje oan en selektearje de foarkar apparaatfariant foar de ûntwikkelingskit.

HDMI 2.1 Untwerp Example (Stipe FRL = 1)

It HDMI 2.1-ûntwerp bglample yn FRL-modus toant ien HDMI-eksimplaar parallelle loopback besteande út fjouwer RX-kanalen en fjouwer TX-kanalen.
tabel 3. HDMI 2.1 Design Example foar Intel Arria 10 Apparaten

Design Example	Data Rate	Kanaalmodus	Loopback Type
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Parallel mei FIFO buffer

Features

• It ûntwerp instantiearret FIFO-buffers om in direkte HDMI-fideostream troch te fieren tusken de HDMI 2.1-sink en boarne.
• It ûntwerp is by steat om te wikseljen tusken FRL modus en TMDS modus tidens run tiid.
• It ûntwerp brûkt LED status foar iere debuggen stage.
• It ûntwerp komt mei HDMI RX- en TX-eksimplaren.
• It ûntwerp toant it ynfoegje en filterjen fan Dynamic Range and Mastering (HDR) InfoFrame yn RX-TX-linkmodule.
• It ûntwerp ûnderhannelet de FRL taryf tusken de sink ferbûn oan TX en de boarne ferbûn oan RX. It ûntwerp giet troch de EDID fan 'e eksterne sink nei de on-board RX yn standert konfiguraasje. De Nios II-prosessor ûnderhannelet de linkbasis oer de mooglikheid fan 'e sink ferbûn mei TX. Jo kinne ek de user_dipsw on-board switch wikselje om de TX- en RX FRL-mooglikheden mei de hân te kontrolearjen.
• It ûntwerp omfettet ferskate debuggen funksjes.
  De RX-eksimplaar ûntfangt in fideoboarne fan 'e eksterne fideogenerator, en de gegevens geane dan troch in loopback FIFO foardat se wurde oerbrocht nei de TX-eksimplaar. Jo moatte in eksterne fideoanalysator, monitor, as in televyzje mei HDMI-ferbining ferbine mei de TX-kearn om de funksjonaliteit te ferifiearjen.

2.1. HDMI 2.1 RX-TX Retransmit Design Block Diagram
It HDMI RX-TX opnij-ûntwerp bglample toant parallelle loopback op simplex-kanaalmodus foar HDMI 2.1 mei Support FRL ynskeakele.
figuer 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. It meitsjen fan RX-Only of TX-Only Designs
Foar avansearre brûkers kinne jo it HDMI 2.1-ûntwerp brûke om in TX- of RX-ûntwerp te meitsjen.
figuer 5. Components Required for RX-Only of TX-Only DesignFoar in gebrûk RX- of TX-allinnich komponinten, fuortsmite de irrelevante blokken út it ûntwerp.
tabel 4. RX-Allinne en TX-Allinne Design Requirements

User Requirements	Bewarje	Fuortsmite	Add
HDMI RX allinne	De heechste wearde fan RX	• TX Top • RX-TX Link • CPU Subsystem • Transceiver Arbiter	–
Allinnich HDMI TX	•TX Top • CPU Sub-System	•RX Top • RX-TX Link • Transceiver Arbiter	Video Pattern Generator (oanpaste module as generearre út 'e Video and Image Processing (VIP) Suite)

Neist de RTL-feroarings moatte jo ek it main.c-skript bewurkje.
• Foar HDMI TX-allinich ûntwerpen, ûntkoppele it wachtsjen foar de HDMI RX-slotstatus troch de folgjende rigels te ferwiderjen en te ferfangen mei
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
wylst (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx neidat rx is beskoattele
if (rx_hdmi_lock == 1) {
if (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} oars {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• Foar HDMI RX-ûntwerpen, hâld allinich de folgjende rigels yn it main.c-skript:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Hardware en software easken
Intel brûkt de folgjende hardware en software om it ûntwerp te testen bglample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• HDMI 2.1 Boarne (Quantum Data 980 48G Generator)
• HDMI 2.1 Sink (Quantum Data 980 48G Analyzer)
• Bitec HDMI FMC 2.1 dochterkaart (ferzje 9)
• HDMI 2.1 Category 3-kabels (test mei Belkin 48Gbps HDMI 2.1-kabel)

Software

• Intel Quartus Prime Pro Edition software ferzje 20.1

2.4. Directory Struktuer
De mappen befetsje de oanmakke files foar de HDMI Intel FPGA IP-ûntwerp example.
figuer 6. Directory Struktuer foar it ûntwerp Exampletabel 5. Generearre RTL Files

Mappen	Files / Submappen
gewoan	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

tabel 6. Generearre simulaasje Files
Ferwize nei de Simulaasje Testbench seksje foar mear ynformaasje

Mappen	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadens	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
gewoan	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

tabel 7. Generearre Software Files

Mappen	Files
tx_control_src Noat: De map tx_control befettet ek duplikaten fan dizze files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_read_write.c
	pio_read_write.h

2.5. Untwerp komponinten
It HDMI Intel FPGA IP-ûntwerp bglample bestiet út de mienskiplike top-nivo komponinten en HDMI TX en RX top komponinten.
2.5.1. HDMI TX Components
De HDMI TX-topkomponinten omfetsje de TX-kearn-topnivo-komponinten, en de IOPLL, transceiver PHY-resetcontroller, transceiver native PHY, TX PLL, TX-rekonfiguraasjebehear, en de útfierbufferblokken.
figuer 7. HDMI TX Top Componentstabel 8. HDMI TX Top Components

Module	Beskriuwing
HDMI TX Core	De IP ûntfangt fideogegevens fan it boppeste nivo en fiert auxiliary data-kodearring, audiodatakodearring, fideodatakodearring, scrambling, TMDS-kodearring of packetization.
IOPLL	De IOPLL (iopll_frl) genereart de FRL-klok foar de TX-kearn. Dizze referinsjeklok ûntfangt de TX FPLL-útfierklok. FRL-klokfrekwinsje = Datarate per banen x 4 / (FRL-tekens per klok x 18)
Transceiver PHY Reset Controller	De Transceiver PHY-resetcontroller soarget foar in betroubere inisjalisaasje fan 'e TX-transceivers. De reset-ynput fan dizze kontrôler wurdt trigger út it boppeste nivo, en it genereart it korrespondearjende analoge en digitale reset-sinjaal nei it Transceiver Native PHY-blok neffens de reset-sekwinsje binnen it blok. It tx_ready-útfiersinjaal fan dit blok funksjonearret ek as in reset-sinjaal nei de HDMI Intel FPGA IP om oan te jaan dat de transceiver op en rint, en klear om gegevens fan 'e kearn te ûntfangen.
Transceiver Native PHY	Hurde transceiverblok dat de parallelle gegevens ûntfangt fan 'e HDMI TX-kearn en serialisearret de gegevens fan it oerdragen. Noat: Om te foldwaan oan de HDMI TX ynter-kanaal skew eask, set de opsje TX kanaal bonding modus yn de Intel Arria 10 Transceiver Native PHY parameter editor op PMA en PCS bonding. Jo moatte ek de maksimale skew (set_max_skew) beheining eask taheakje oan it digitale reset sinjaal fan de transceiver reset controller (tx_digitalreset) lykas oanrikkemandearre yn de Intel Arria 10 Transceiver PHY User Guide.
TX PLL	It PLL-blok fan 'e stjoerder leveret de serial snelle klok oan it Transceiver Native PHY-blok. Foar dizze HDMI Intel FPGA IP-ûntwerp example, fPLL wurdt brûkt as TX PLL. TX PLL hat twa referinsje klokken. • Referinsjeklok 0 is ferbûn mei de programmeerbere oscillator (mei TMDS-klokfrekwinsje) foar TMDS-modus. Yn dit ûntwerp eksample, RX TMDS klok wurdt brûkt om te ferbinen mei referinsje klok 0 foar TMDS modus. Intel advisearret jo om programmeerbere oscillator te brûken mei TMDS-klokfrekwinsje foar referinsjeklok 0. • Referinsjeklok 1 is ferbûn mei in fêste 100 MHz klok foar FRL-modus.
TX Rekonfiguraasje Management	• Yn TMDS-modus konfigurearret it TX-rekonfiguraasjebehearblok de TX PLL foar ferskate útfierklokfrekwinsje neffens de TMDS-klokfrekwinsje fan 'e spesifike fideo. • Yn FRL-modus konfigurearret it TX-rekonfiguraasjebehearblok de TX PLL om de seriële snelle klok te leverjen foar 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps en 12 Gbps neffens FRL_Rate-fjild yn it 0x31 SCDC-register. •It TX-rekonfiguraasjebehearblok skeakelt de TX PLL-referinsjeklok tusken referinsjeklok 0 foar TMDS-modus en referinsjeklok 1 foar FRL-modus.
Utfierbuffer	Dizze buffer fungearret as in ynterface foar ynteraksje mei de I2C-ynterface fan 'e HDMI DDC en redriver-komponinten.

Tabel 9. Transceiver Data Rate en Oversampling Factor Elts Clock Frequency Range

Wize	Data Rate	oversampler 1 (2x oersample)	oversampler 2 (4x oersample)	oversample Faktor	oversampled data rate (Mbps)
TMDS	250-1000	On	On	8	2000-8000
TMDS	1000-6000	On	Út	2	2000-12000
FRL	3000	Út	Út	1	3000
FRL	6000	Út	Út	1	6000

FRL	8000	Út	Út	1	8000
FRL	10000	Út	Út	1	10000
FRL	12000	Út	Út	1	12000

figuer 8. TX Reconfiguration Sequence Flow2.5.2. HDMI RX Components
De HDMI RX-topkomponinten omfetsje de RX-kearn-topnivo-komponinten, opsjonele I²C-slave en EDID RAM, IOPLL, transceiver PHY-resetcontroller, RX-native PHY, en de RX-rekonfiguraasjebehearblokken.
figuer 9. HDMI RX Top Componentstabel 10. HDMI RX Top Components

Module	Beskriuwing
HDMI RX Core	De IP ûntfangt de seriële gegevens fan 'e Transceiver Native PHY en fiert gegevensôfstimming, kanaaldeskew, TMDS-dekodearring, auxiliary data-dekodearring, fideo-data-dekodearring, audiodata-dekodearring, en descrambling.
I2C Slave	I2C is de ynterface brûkt foar Sink Display Data Channel (DDC) en Status en Data Channel (SCDC). De HDMI-boarne brûkt de DDC om de mooglikheden en skaaimerken fan 'e sink te bepalen troch it lêzen fan' e Enhanced Extended Display Identification Data (E-EDID) gegevensstruktuer. De 8-bit I2C-slaveadressen foar E-EDID binne 0xA0 en 0xA1. De LSB jout it tagongstype oan: 1 foar lêzen en 0 foar skriuwen. As in HPD-evenemint foarkomt, reagearret de I2C-slave op E-EDID-gegevens troch te lêzen fan 'e on-chip De I2C-slave-allinich-controller stipet ek SCDC foar HDMI 2.0 en 2.1. It 9-bit I2C-slaveadres foar de SCDC binne 0xA8 en 0xA9. As in HPD-evenemint foarkomt, fiert de I2C-slave skriuw- of lêstransaksje nei of fan SCDC-ynterface fan 'e HDMI RX-kearn. Link training proses foar Fixed Rate Link (FRL) bart ek fia I2C Tidens in HPD evenemint of as de boarne skriuwt in oare FRL taryf nei de FRL Rate register (SCDC registers 0x31 bit[3:0]), begjint it link training proses. Noat: Dizze I2C-slave-allinich controller foar SCDC is net fereaske as HDMI 2.0 of HDMI 2.1 net bedoeld is

EDID RAM

It ûntwerp bewarret de EDID-ynformaasje mei de RAM 1-Port IP. In standert twa-draad (klok en gegevens) serial bus protokol (I2C slave-only controller) draacht de CEA-861-D Compliant E-EDID gegevensstruktuer. Dizze EDID RAM bewarret de E-EDID-ynformaasje. • As yn TMDS modus, it ûntwerp stipet EDID passthrough fan TX nei RX. Tidens EDID-passthrough, as de TX is ferbûn mei de eksterne sink, lêst de Nios II-prosessor de EDID fan 'e eksterne sink en skriuwt nei de EDID RAM. • Wannear't yn FRL modus, skriuwt de Nios II prosessor de foarôf ynstelde EDID foar eltse keppeling taryf basearre op de HDMI_RX_MAX_FRL_RATE parameter yn de global.h skript. Brûk de folgjende HDMI_RX_MAX_FRL_RATE-ynputen foar de stipe FRL-taryf: • 1: 3G 3 Lanen • 2: 6G 3 Lanen •3: 6G 4 Lanen • 4: 8G 4 Lanen •5: 10G 4 banen (standert) •6: 12G 4 Lanen

IOPLL

De HDMI RX brûkt twa IOPLL's. • De earste IOPLL (pll_tmds) genereart de RX CDR referinsjeklok. Dizze IOPLL wurdt allinich brûkt yn TMDS-modus. De referinsjeklok fan dizze IOPLL ûntfangt de TMDS-klok. De TMDS-modus brûkt dizze IOPLL om't de CDR gjin referinsjeklokken ûnder 50 MHz kin ûntfange en de TMDS-klokfrekwinsje farieart fan 25 MHz oant 340 MHz. Dit IOPLL jout klok frekwinsje dat is 5 kear fan de ynfier referinsje klok foar frekwinsje berik tusken 25 MHz oan 50 MHz en jout deselde klok frekwinsje as input referinsje klok foar frekwinsje berik tusken 50 MHz oan 340 MHz. •De twadde IOPLL (iopll_frl) genereart de FRL-klok foar de RX-kearn. Dizze referinsjeklok ûntfangt de CDR-werhelle klok. FRL-klokfrekwinsje = Datarate per banen x 4 / (FRL-tekens per klok x 18)

Transceiver PHY Reset Controller	De Transceiver PHY-resetcontroller soarget foar in betroubere inisjalisaasje fan 'e RX-transceivers. De reset-ynfier fan dizze kontrôler wurdt trigger troch de RX-rekonfiguraasje, en it genereart it oerienkommende analoge en digitale reset-sinjaal nei it Transceiver Native PHY-blok neffens de reset-sekwinsje binnen it blok.
RX Native PHY	Hurde transceiverblok dat de seriële gegevens ûntfangt fan in eksterne fideoboarne. It deserialisearret de seriële gegevens nei parallelle gegevens foardat de gegevens nei de HDMI RX-kearn trochjûn wurde. Dit blok rint op Enhanced PCS foar FRL-modus. RX CDR hat twa referinsje klokken. • Referinsje klok 0 is ferbûn mei útfier klok fan IOPLL TMDS (pll_tmds), dat is ôflaat fan de TMDS klok. • Referinsjeklok 1 is ferbûn mei in fêste 100 MHz klok. Yn TMDS-modus wurdt RX CDR opnij konfigureare om referinsjeklok 0 te selektearjen, en yn FRL-modus wurdt RX CDR opnij konfigureare om referinsjeklok 1 te selektearjen.
RX Rekonfiguraasje Management	Yn TMDS-modus implementeart it RX-herkonfiguraasjebehearblok taryfdeteksje-sirkels mei de HDMI PLL om de RX-transceiver te riden om te operearjen op elke willekeurige keppelingsraten fariearjend fan 250 Mbps oant 6,000 Mbps. Yn FRL-modus konfigurearret it RX-herkonfiguraasjebehearblok de RX-transceiver om te wurkjen mei 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, of 12 Gbps ôfhinklik fan de FRL-taryf yn it SCDC_FRL_RATE-registerfjild (0x31[3:0]). De RX rekonfiguraasje behear blok skeakelt tusken Standert PCS / RX foar TMDS-modus en Enhanced PCS foar FRL-modus figuer 10 op side 22.

figuer 10. RX Reconfiguration Sequence Flow
De figuer yllustrearret de multi-rate rekonfiguraasje folchoarder flow fan de controller as it ûntfangt input data stream en referinsje klok frekwinsje, of as de transceiver wurdt ûntskoattele.2.5.3. Top-nivo Common Blocks
De mienskiplike blokken op boppeste nivo omfetsje de transceiver-arbiter, de RX-TX-keppelingskomponinten, en it CPU-subsysteem.
Tabel 11. Top-Level Common Blocks

Module

Beskriuwing

Transceiver Arbiter

Dit generike funksjonele blok foarkomt dat transceivers tagelyk opnij kalibrearje as RX- as TX-transceivers binnen itselde fysike kanaal rekonfiguraasje nedich binne. De simultane werkalibraasje hat ynfloed op applikaasjes wêrby't RX- en TX-transceivers binnen itselde kanaal wurde tawiisd oan unôfhinklike IP-ymplemintaasjes. Dizze transceiver-arbiter is in útwreiding fan 'e resolúsje oanrikkemandearre foar it gearfoegjen fan simplex TX en simplex RX yn itselde fysike kanaal. Dizze transceiver-arbiter helpt ek by it gearfoegjen en arbitrearjen fan de Avalon®-ûnthâld-mapte RX- en TX-rekonfiguraasje-oanfragen dy't rjochte binne op simplex RX- en TX-transceivers binnen in kanaal, om't de rekonfiguraasje-ynterface-poarte fan 'e transceivers allinich sequentieel tagonklik wurde kin. De ynterfaceferbining tusken de transceiver-arbiter en TX/RX Native PHY/PHY Reset Controller-blokken yn dit ûntwerp eks.ample toant in generike modus dy't jildt foar elke IP-kombinaasje mei de transceiver-arbiter. De transceiver-arbiter is net fereaske as allinich RX- as TX-transceiver wurdt brûkt yn in kanaal. De transceiver arbiter identifisearret de oanfreger fan in rekonfiguraasje fia syn Avalon ûnthâld-mapped rekonfiguraasje ynterfaces en soarget derfoar dat de oerienkommende tx_reconfig_cal_busy of rx_reconfig_cal_busy wurdt gated accordingly. Foar HDMI-applikaasjes inisjearret allinich RX rekonfiguraasje. Troch it kanalisearjen fan it Avalon-ûnthâld-mapte rekonfiguraasjefersyk fia de arbiter, identifisearret de arbiter dat it rekonfiguraasjefersyk komt fan 'e RX, dy't dan tx_reconfig_cal_busy poarten fan asserting en lit rx_reconfig_cal_busy beweare. De poarte foarkomt dat de TX-transceiver ûnbedoeld wurdt ferpleatst nei kalibraasjemodus. Noat: Om't HDMI allinich RX-rekonfiguraasje fereasket, wurde de tx_reconfig_mgmt_*-sinjalen bûn. Ek is de Avalon-memory-maped interface net fereaske tusken de arbiter en it TX Native PHY-blok. De blokken wurde tawiisd oan de ynterface yn it ûntwerp example om generyske transceiver-arbiterferbining te demonstrearjen mei TX / RX Native PHY / PHY Reset Controller

RX-TX Link

• De video gegevens útfier en syngronisaasje sinjalen út HDMI RX kearn loop troch in DCFIFO oer de RX en TX video klok domeinen. • De auxiliary data haven fan 'e HDMI TX kearn kontrolearret de auxiliary data dy't troch de DCFIFO troch efterdruk streame. De efterdruk soarget derfoar dat d'r gjin ûnfolsleine helppakket is op 'e helpgegevenspoarte. • Dit blok fiert ek eksterne filtering: - Filtert it audiogegevens- en audioklokregeneraasjepakket fan 'e auxiliary gegevensstream foardat it oerstjoert nei de HDMI TX-kearn auxiliary gegevenspoarte. - Filtert it High Dynamic Range (HDR) InfoFrame fan 'e HDMI RX-helpgegevens en foeget in eks ynample HDR InfoFrame nei de helpgegevens fan 'e HDMI TX fia de Avalon streaming multiplexer.

CPU Subsysteem

De CPU subsysteem funksjonearret as SCDC en DDC controllers, en boarne rekonfiguraasje controller. • De boarne SCDC controller befettet de I2C master controller. De I2C-masterkontrôler draacht de SCDC-gegevensstruktuer oer fan 'e FPGA-boarne nei de eksterne sink foar HDMI 2.0-operaasje. Bygelyksample, as de útgeande gegevensstream 6,000 Mbps is, befelet de Nios II-prosessor de I2C-masterkontrôler om de TMDS_BIT_CLOCK_RATIO- en SCRAMBLER_ENABLE-bits fan it sink TMDS-konfiguraasjeregister te aktualisearjen nei 1. • Deselde I2C-master bringt ek de DDC-gegevensstruktuer (E-EDID) oer tusken de HDMI-boarne en eksterne sink. • De Nios II CPU fungearret as de rekonfiguraasjekontrôler foar de HDMI-boarne. De CPU fertrout op 'e periodike taryfdeteksje fan' e module RX Reconfiguration Management om te bepalen as de TX rekonfiguraasje fereasket. De Avalon-memory-mapped slave-oersetter leveret de ynterface tusken de Nios II-prosessor Avalon memory-mapped master-ynterface en de Avalon-memory-mapped slave-ynterfaces fan 'e ekstern instantiearre HDMI-boarne's IOPLL en TX Native PHY. • Utfiere link training fia I2C master ynterface mei eksterne sink

2.6. Dynamic Range and Mastering (HDR) InfoFrame-ynfoegje en filterjen
It HDMI Intel FPGA IP-ûntwerp bglample befettet in demonstraasje fan HDR InfoFrame ynfoegje yn in RX-TX loopback systeem.
HDMI Spesifikaasje ferzje 2.0b lit Dynamic Range en Mastering InfoFrame wurde oerdroegen fia HDMI helpstream. Yn 'e demonstraasje stipet it Auxiliary Packet Generator-blok de HDR-ynfoegje. Jo hoege allinich it bedoelde HDR InfoFrame-pakket te formatterjen lykas spesifisearre yn 'e sinjaallisttabel fan' e module en it ynfoegjen fan 'e HDR InfoFrame bart ienris elk fideoframe.
Yn dizze eksample konfiguraasje, yn gefallen dêr't de ynkommende helpstream al omfiemet HDR InfoFrame, wurdt de streamed HDR ynhâld filtere. It filterjen foarkomt dat konfliktende HDR InfoFrames wurde oerdroegen en soarget derfoar dat allinich de wearden spesifisearre binne yn 'e HDR Sample Data module wurde brûkt.
figuer 11. RX-TX Link mei Dynamic Range en Mastering InfoFrame Ynfoegje
De figuer toant it blokdiagram fan RX-TX-keppeling ynklusyf Dynamic Range en Mastering InfoFrame-ynfoegje yn 'e HDMI TX-kearn-helpstream.Tabel 12. Auxiliary Data Insertion Block (aux_retransmit) sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette
klk	Ynfier	1	Klok ynfier. Dizze klok moat ferbûn wêze mei de fideoklok.
weromsette	Ynfier	1	Ynput weromsette.

Auxiliary pakket sinjalen
tx_aux_data	Utfier	72	TX Auxiliary pakketútfier fan 'e multiplexer.
tx_aux_valid	Utfier	1
tx_aux_ready	Utfier	1
tx_aux_sop	Utfier	1
tx_aux_eop	Utfier	1
rx_aux_data	Ynfier	72	RX Auxiliary gegevens trochjûn oan de pakket filter module foardat jo ynfiere de multiplexer.
rx_aux_valid	Ynfier	1
rx_aux_sop	Ynfier	1
rx_aux_eop	Ynfier	1

Control Signal
hdmi_tx_vsync	Ynfier	1	HDMI TX Video Vsync. Dit sinjaal moat syngronisearre wurde mei it domein fan 'e keppeling snelheid klok.

Tabel 13. HDR Data Module (altera_hdmi_hdr_infoframe) sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
hb0	Utfier	8	Koptekst byte 0 fan de Dynamic Range en Mastering InfoFrame: InfoFrame type koade.
hb1	Utfier	8	Koptekst byte 1 fan it Dynamic Range en Mastering InfoFrame: InfoFrame ferzjenûmer.
hb2	Utfier	8	Koptekstbyte 2 fan it Dynamic Range en Mastering InfoFrame: Lengte fan InfoFrame.
pb	Ynfier	224	Gegevensbyte fan it Dynamic Range en Mastering InfoFrame.

Tabel 14. Dynamic Range en Mastering InfoFrame Data Byte Bundle Bit-fjilden

Bit-Field	Definysje	Statyske Metadata Type 1
7:0	Gegevensbyte 1: {5'h0, EOTF[2:0]}
15:8	Gegevensbyte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Gegevensbyte 3: Static_Metadata_Descriptor	display_primarys_x[0], LSB
31:24	Gegevensbyte 4: Static_Metadata_Descriptor	display_primarys_x[0], MSB
39:32	Gegevensbyte 5: Static_Metadata_Descriptor	display_primarys_y[0], LSB
47:40	Gegevensbyte 6: Static_Metadata_Descriptor	display_primarys_y[0], MSB
55:48	Gegevensbyte 7: Static_Metadata_Descriptor	display_primarys_x[1], LSB
63:56	Gegevensbyte 8: Static_Metadata_Descriptor	display_primarys_x[1], MSB
71:64	Gegevensbyte 9: Static_Metadata_Descriptor	display_primarys_y[1], LSB
79:72	Gegevensbyte 10: Static_Metadata_Descriptor	display_primarys_y[1], MSB
87:80	Gegevensbyte 11: Static_Metadata_Descriptor	display_primarys_x[2], LSB
95:88	Gegevensbyte 12: Static_Metadata_Descriptor	display_primarys_x[2], MSB
103:96	Gegevensbyte 13: Static_Metadata_Descriptor	display_primarys_y[2], LSB
111:104	Gegevensbyte 14: Static_Metadata_Descriptor	display_primarys_y[2], MSB
119:112	Gegevensbyte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Gegevensbyte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Gegevensbyte 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Gegevensbyte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Gegevensbyte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Gegevensbyte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Gegevensbyte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Gegevensbyte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Gegevensbyte 23: Static_Metadata_Descriptor	Maksimum ynhâld Light Level, LSB
191:184	Gegevensbyte 24: Static_Metadata_Descriptor	Maksimum ynhâld ljochtnivo, MSB
199:192	Gegevensbyte 25: Static_Metadata_Descriptor	Maksimum Frame-gemiddelde ljochtnivo, LSB
207:200	Gegevensbyte 26: Static_Metadata_Descriptor	Maksimum Frame-gemiddelde ljochtnivo, MSB
215:208	Reservearre
223:216	Reservearre

HDR-ynfoegje en filterjen útskeakelje
It útskeakeljen fan HDR-ynfoegje en -filter stelt jo yn steat om de werútstjoering fan HDR-ynhâld te ferifiearjen dy't al beskikber is yn 'e boarne-helpstream sûnder wiziging yn it RX-TX Retransmit-ûntwerp ex.ample.
Om ynfoegje en filterjen fan HDR InfoFrame út te skeakeljen:

1. Stel block_ext_hdr_infoframe yn op 1'b0 yn 'e rxtx_link.v file om it filterjen fan it HDR InfoFrame fan 'e Auxiliary-stream te foarkommen.
2. Set multiplexer_in0_valid fan 'e avalon_st_multiplexer-eksimplaar yn 'e altera_hdmi_aux_hdr.v file nei 1'b0 om te foarkommen dat de Auxiliary Packet Generator ekstra HDR InfoFrame foarmje en ynfoegje yn 'e TX Auxiliary stream.

2.7. Design Software Flow
Yn 'e haadsoftwarestream fan ûntwerp konfigureart de Nios II-prosessor de TI-redriver-ynstelling en initialisearret de TX- en RX-paden by opstart.
figuer 12. Software Flow yn main.c Script
De software fiert in skoft loop út om sink- en boarnewizigingen te kontrolearjen, en te reagearjen op de feroarings. De software kin TX-rekonfiguraasje, TX-keppelingstraining triggerje en fideo begjinne te ferstjoeren.
figuer 13. TX Paad Inisjalisaasje Flowchart Inisjalisearje TX Paadfiguer 14. RX Paad inisjalisaasje Flowchartfiguer 15. TX Rekonfiguraasje en Link Training Flowchartfiguer 16. Link Training LTS: 3 Proses by spesifike FRL Rate Flowchartfiguer 17. HDMI TX Video Transmission Flowchart2.8. It ûntwerp útfiere yn ferskillende FRL-tariven
Jo kinne jo ûntwerp útfiere yn ferskate FRL-tariven, oars as de standert FRL-taryf fan 'e eksterne sink.
Om it ûntwerp út te fieren yn ferskate FRL-tariven:

1. Skeakelje de onboard user_dipsw0 switch nei ON posysje.
2. Iepenje de Nios II kommando shell, dan type nios2-terminal
3. Toets de folgjende kommando's yn en druk op Enter om út te fieren.

Befel	Beskriuwing
h	Lit it helpmenu sjen.
r0	Update de RX maksimale FRL-mooglikheid nei FRL-rate 0 (allinich TMDS).
r1	Update de maksimale FRL-mooglikheid fan RX nei FRL-rate 1 (3 Gbps).
r2	Update de maksimale FRL-mooglikheid fan RX nei FRL-rate 2 (6 Gbps, 3 banen).
r3	Update de maksimale FRL-mooglikheid fan RX nei FRL-rate 3 (6 Gbps, 4 banen).
r4	Update de maksimale FRL-mooglikheid fan RX nei FRL-rate 4 (8 Gbps).
r5	Update de maksimale FRL-mooglikheid fan RX nei FRL-rate 5 (10 Gbps).
r6	Update de maksimale FRL-mooglikheid fan RX nei FRL-rate 6 (12 Gbps).
t1	TX konfigurearret keppeling rate nei FRL rate 1 (3 Gbps).
t2	TX konfigurearret keppelingsrate nei FRL-rate 2 (6 Gbps, 3 banen).
t3	TX konfigurearret keppelingsrate nei FRL-rate 3 (6 Gbps, 4 banen).
t4	TX konfigurearret keppeling rate nei FRL rate 4 (8 Gbps).
t5	TX konfigurearret keppeling rate nei FRL rate 5 (10 Gbps).
t6	TX konfigurearret keppeling rate nei FRL rate 6 (12 Gbps).

2.9. Clocking Scheme
It klokskema yllustrearret de klokdomeinen yn it HDMI Intel FPGA IP-ûntwerp example.
figuer 18. HDMI 2.1 Design Example Clocking SchemeTabel 15. Clocking Scheme Signals

Klok	Sinjaal Namme yn Design	Beskriuwing
Management Klok	mgmt_clk	In fergees rinnende 100 MHz klok foar dizze komponinten: • Avalon-MM Schnittstellen foar rekonfiguraasje - De eask foar frekwinsjeberik is tusken 100-125 MHz. • PHY reset controller foar transceiver reset sequence - De eask foar frekwinsjeberik is tusken 1–500 MHz. • IOPLL Reconfiguration - De maksimale klokfrekwinsje is 100 MHz. • RX Reconfiguration Management • TX Reconfiguration Management • CPU • I2C Master
I2C Klok	i2c_clk	In 100 MHz klok ynfier dy't klokt I2C slave, útfier buffers, SCDC registers, en keppele training proses yn de HDMI RX kearn, en EDID RAM.
TX PLL Referinsjeklok 0	tx_tmds_clk	Ferwize klok 0 nei de TX PLL. De klokfrekwinsje is itselde as de ferwachte TMDS-klokfrekwinsje fan it HDMI TX TMDS-klokkanaal. Dizze referinsjeklok wurdt brûkt yn TMDS-modus. Foar dit HDMI-ûntwerp example, dizze klok is ferbûn mei de RX TMDS klok foar demonstraasje doel. Yn jo applikaasje moatte jo in tawijd klok leverje mei TMDS-klokfrekwinsje fan in programmeerbere oscillator foar bettere jitterprestaasjes.

		Noat: Brûk gjin transceiver RX-pin as in TX PLL-referinsjeklok. Jo ûntwerp sil net passe as jo de HDMI TX-refclk op in RX-pin pleatse.
TX PLL Referinsjeklok 1	txfpll_refclk1/ rxphy_cdr_refclk1	Referinsjeklok nei de TX PLL en RX CDR, lykas IOPLL foar vid_clk. De klokfrekwinsje is 100 MHz.
TX PLL Serial Clock	tx_bonding_klokken	Serial snelle klok oanmakke troch TX PLL. De klokfrekwinsje wurdt ynsteld op basis fan de gegevensrate.
TX Transceiver Clock Out	tx_clk	Klok út hersteld út de transceiver, en de frekwinsje fariearret ôfhinklik fan de gegevens taryf en symboalen per klok. TX transceiver klok út frekwinsje = Transceiver gegevens rate / Transceiver breedte Foar dit HDMI-ûntwerp example, de TX transceiver klok út kanaal 0 klokken de TX transceiver kearn input (tx_coreclkin), link snelheid IOPLL (pll_hdmi) referinsje klok, en de fideo en FRL IOPLL (pll_vid_frl) referinsje klok.
Video Klok	tx_vid_clk/rx_vid_clk	Videoklok nei TX en RX kearn. De klok rint op in fêste frekwinsje fan 225 MHz.
TX/RX FRL-klok	tx_frl_clk/rx_frl_clk	FRL klok oan foar TX en RX kearn.
RX TMDS klok	rx_tmds_clk	TMDS klok kanaal út de HDMI RX connector en ferbynt mei in IOPLL foar it generearjen fan de referinsje klok foar CDR referinsje klok 0. De kearn brûkt dizze klok as it is yn TMDS modus.
RX CDR Referinsjeklok 0	rxphy_cdr_refclk0	Referinsjeklok 0 nei RX CDR. Dizze klok is ôflaat fan 'e RX TMDS-klok. De RX TMDS-klokfrekwinsje farieart fan 25 MHz oant 340 MHz, wylst de minimale referinsjeklokfrekwinsje fan RX CDR 50 MHz is. In IOPLL wurdt brûkt om in 5-klokfrekwinsje te generearjen foar de TMDS-klok tusken 25 MHz oant 50 MHz en deselde klokfrekwinsje te generearjen foar de TMDS-klok tusken 50 MHz - 340 MHz.
RX Transceiver Clock Out	rx_clk	Clock out hersteld út de transceiver, en de frekwinsje fariearret ôfhinklik fan de gegevens taryf en transceiver breedte. RX-transceiver-klokfrekwinsje = Transceiver-gegevensrate / Transceiver-breedte Foar dit HDMI-ûntwerp example, de RX transceiver klok út kanaal 1 klokken de RX transceiver kearn input (rx_coreclkin) en FRL IOPLL (pll_frl) referinsje klok.

2.10. Interface Sinjalen
De tabellen listje de sinjalen foar it HDMI-ûntwerp example mei FRL ynskeakele.
Tabel 16. Top-Level Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
On-board Oscillator Signal
clk_fpga_b3_p	Ynfier	1	100 MHz frije rinnende klok foar kearnreferinsjeklok.
refclk4_p	Ynfier	1	100 MHz frije rinnende klok foar transceiver referinsjeklok.

Brûker Push Buttons en LEDs
brûker_pb	Ynfier	3	Drukknop om de funksjonaliteit fan it HDMI Intel FPGA IP-ûntwerp te kontrolearjen.
cpu_resetn	Ynfier	1	Global weromsette.
brûker_led_g	Utfier	8	Griene LED display. Ferwize nei Hardware opset op side 48 foar mear ynformaasje oer de LED funksjes.
user_dipsw	Ynfier	1	Meidogger-definiearre DIP switch. Ferwize nei Hardware opset op side 48 foar mear ynformaasje oer de DIP switch funksjes.

HDMI FMC-dochterkaartpins op FMC-poarte B
fmcb_gbtclk_m2c_p_0	Ynfier	1	HDMI RX TMDS klok.
fmcb_dp_m2c_p	Ynfier	4	HDMI RX-klok, reade, griene en blauwe gegevenskanalen.
fmcb_dp_c2m_p	Utfier	4	HDMI TX-klok, reade, griene en blauwe gegevenskanalen.
fmcb_la_rx_p_9	Ynfier	1	HDMI RX + 5V macht detect.
fmcb_la_rx_p_8	Utfier	1	HDMI RX hot plug detect.
fmcb_la_rx_n_8	Ynfier	1	HDMI RX I2C SDA foar DDC en SCDC.
fmcb_la_tx_p_10	Ynfier	1	HDMI RX I2C SCL foar DDC en SCDC.
fmcb_la_tx_p_12	Ynfier	1	HDMI TX hot plug detect.
fmcb_la_tx_n_12	Ynfier	1	HDMI I2C SDA foar DDC en SCDC.
fmcb_la_rx_p_10	Ynfier	1	HDMI I2C SCL foar DDC en SCDC.
fmcb_la_tx_n_9	Ynfier	1	HDMI I2C SDA foar redriver kontrôle.
fmcb_la_rx_p_11	Ynfier	1	HDMI I2C SCL foar redriver kontrôle.
fmcb_la_tx_n_13	Utfier	1	HDMI TX + 5V Noat: Allinnich beskikber wannear Bitec HDMI-dochterkaartferzje 9 selektearre is.

tabel 17. HDMI RX Top-Level Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette sinjalen
mgmt_clk	Ynfier	1	Systeem klok ynfier (100 MHz).
weromsette	Ynfier	1	Systeem weromsette ynfier.
rx_tmds_clk	Ynfier	1	HDMI RX TMDS klok.
i2c_clk	Ynfier	1	Klok ynfier foar DDC en SCDC ynterface.

Klok en weromsette sinjalen
rxphy_cdr_refclk1	Ynfier	1	Clock input foar RX CDR reference klok 1. De klok frekwinsje is 100 MHz.
rx_vid_clk	Utfier	1	Video klok útfier.
sys_init	Utfier	1	Systeeminisjalisaasje om it systeem werom te setten by it opstarten.

RX Transceiver en IOPLL sinjalen
rxpll_tmds_locked	Utfier	1	Jout oan dat de TMDS-klok IOPLL is beskoattele.
rxpll_frl_locked	Utfier	1	Jout oan dat de FRL-klok IOPLL beskoattele is.
rxphy_serial_data	Ynfier	4	HDMI serial gegevens nei de RX Native PHY.
rxphy_ready	Utfier	1	Jout oan dat de RX Native PHY klear is.
rxphy_cal_busy_raw	Utfier	4	RX Native PHY kalibraasje drok oan de transceiver arbiter.
rxphy_cal_busy_gated	Ynfier	4	Kalibraasje drok sinjaal fan de transceiver arbiter nei de RX Native PHY.
rxphy_rcfg_slave_write	Ynfier	4	Transceiver rekonfiguraasje Avalon ûnthâld-mapped ynterface fan de RX Native PHY nei de transceiver arbiter.
rxphy_rcfg_slave_read	Ynfier	4
rxphy_rcfg_slave_address	Ynfier	40
rxphy_rcfg_slave_writedata	Ynfier	128
rxphy_rcfg_slave_readdata	Utfier	128
rxphy_rcfg_slave_waitrequest	Utfier	4

RX Rekonfiguraasje Management
rxphy_rcfg_busy	Utfier	1	RX Rekonfiguraasje drok sinjaal.
rx_tmds_freq	Utfier	24	HDMI RX TMDS klok frekwinsje mjitting (yn 10 ms).
rx_tmds_freq_valid	Utfier	1	Jout oan dat de RX TMDS-klokfrekwinsjemjitting jildich is.
rxphy_os	Utfier	1	oversampling faktor: •0: 1x oersampling • 1: 5× oersampling
rxphy_rcfg_master_write	Utfier	1	RX rekonfiguraasje behear Avalon ûnthâld-mapped ynterface oan transceiver arbiter.
rxphy_rcfg_master_read	Utfier	1
rxphy_rcfg_master_address	Utfier	12
rxphy_rcfg_master_writedata	Utfier	32
rxphy_rcfg_master_readdata	Ynfier	32
rxphy_rcfg_master_waitrequest	Ynfier	1

HDMI RX Core sinjalen
rx_vid_clk_locked	Ynfier	1	Jout oan dat vid_clk stabyl is.
rxcore_frl_rate	Utfier	4	Jout de FRL-taryf oan dat de RX-kearn rint. • 0: Legacy Mode (TMDS) • 1: 3 Gbps 3 leanen • 2: 6 Gbps 4 leanen • 3: 6 Gbps 4 leanen • 4: 8 Gbps 4 leanen • 5: 10 Gbps 4 leanen • 6: 12 Gbps 4 leanen • 7-15: Reservearre
rxcore_frl_locked	Utfier	4	Elts bit jout de spesifike baan dat hat berikt FRL slot. FRL is beskoattele as de RX-kearn mei súkses útfiert alignment, deskew, en berikt lane lock. • Foar 3-lane modus wurdt lane lock berikt as de RX kearn ûntfangt Scrambler Reset (SR) of Start-Super-Block (SSB) foar eltse 680 FRL karakter perioaden foar op syn minst 3 kear. • Foar 4-lane modus wurdt lane lock berikt as de RX kearn ûntfangt Scrambler Reset (SR) of Start-Super-Block (SSB) foar eltse 510 FRL karakter perioaden foar op syn minst 3 kear.
rxcore_frl_ffe_levels	Utfier	4	Komt oerien mei de FFE_level bit yn de SCDC 0x31 register bit [7:4] yn de RX kearn.
rxcore_frl_flt_ready	Ynfier	1	Asserts om oan te jaan dat de RX klear is foar it begjin fan it linktrainingsproses. As beweard wurdt, wurdt it FLT_ready-bit yn it SCDC-register 0x40 bit 6 ek beweard.
rxcore_frl_src_test_config	Ynfier	8	Spesifisearret de boarne test konfiguraasjes. De wearde wurdt skreaun yn it SCDC-testkonfiguraasjeregister yn it SCDC-register 0x35.
rxcore_tbcr	Utfier	1	Jout de TMDS bit to klok ratio oan; komt oerien mei it TMDS_Bit_Clock_Ratio-register yn it SCDC-register 0x20 bit 1. • By it rinnen yn HDMI 2.0-modus, wurdt dit bit beweard. Jout de TMDS-bit oant klokferhâlding fan 40:1 oan. • As jo ​​rinne yn HDMI 1.4b, dit bytsje wurdt net asserted. Jout de TMDS-bit oant klokferhâlding fan 10:1 oan. • Dit bit wurdt net brûkt foar FRL modus.
rxcore_scrambler_enable	Utfier	1	Jout oan as de ûntfongen gegevens is scrambled; komt oerien mei it Scrambling_Enable-fjild yn it SCDC-register 0x20 bit 0.
rxcore_audio_de	Utfier	1	HDMI RX core audio ynterfaces Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
rxcore_audio_data	Utfier	256
rxcore_audio_info_ai	Utfier	48

rxcore_audio_N	Utfier	20
rxcore_audio_CTS	Utfier	20
rxcore_audio_metadata	Utfier	165
rxcore_audio_format	Utfier	5
rxcore_aux_pkt_data	Utfier	72	HDMI RX core auxiliary ynterfaces Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
rxcore_aux_pkt_addr	Utfier	6
rxcore_aux_pkt_wr	Utfier	1
rxcore_aux_data	Utfier	72
rxcore_aux_sop	Utfier	1
rxcore_aux_eop	Utfier	1
rxcore_aux_valid	Utfier	1
rxcore_aux_error	Utfier	1
rxcore_gcp	Utfier	6	HDMI RX core sideband sinjalen Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
rxcore_info_avi	Utfier	123
rxcore_info_vsi	Utfier	61
rxcore_locked	Utfier	1	HDMI RX kearn video havens Opmerking: N = piksels per klok Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
rxcore_vid_data	Utfier	N*48
rxcore_vid_vsync	Utfier	N
rxcore_vid_hsync	Utfier	N
rxcore_vid_de	Utfier	N
rxcore_vid_valid	Utfier	1
rxcore_vid_lock	Utfier	1
rxcore_mode	Utfier	1	HDMI RX kearn kontrôle en status havens. Opmerking: N = symboalen per klok Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
rxcore_ctrl	Utfier	N*6
rxcore_color_depth_sync	Utfier	2
hdmi_5v_detect	Ynfier	1	HDMI RX 5V detect en hotplug detect. Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
hdmi_rx_hpd	Utfier	1
rx_hpd_trigger	Ynfier	1

I2C sinjalen
hdmi_rx_i2c_sda	Ynfier	1	HDMI RX DDC en SCDC ynterface.
hdmi_rx_i2c_scl	Ynfier	1

RX EDID RAM sinjalen
edid_ram_access	Ynfier	1	HDMI RX EDID RAM tagong ynterface.

edid_ram_address	Ynfier	8	Befestigje edid_ram_access as jo wolle skriuwe of lêze fan 'e EDID RAM, oars moat dit sinjaal leech wurde hâlden. As jo ​​​​edid_ram_access beweare, wurdt it hotplug-sinjaal deasserts om skriuwen of lêzen nei de EDID RAM te tastean. As EDID RAM tagong is foltôge, moatte jo edid_ram_assess deassert en it hotplug-sinjaal beweart. De boarne sil de nije EDID lêze fanwegen it wikseljen fan it hotplug-sinjaal.
edid_ram_write	Ynfier	1
edid_ram_read	Ynfier	1
edid_ram_readdata	Utfier	8
edid_ram_writedata	Ynfier	8
edid_ram_waitrequest	Utfier	1

Tabel 18.HDMI TX Top-Level Sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette sinjalen
mgmt_clk	Ynfier	1	Systeem klok ynfier (100 MHz).
weromsette	Ynfier	1	Systeem weromsette ynfier.
tx_tmds_clk	Ynfier	1	HDMI RX TMDS klok.
txfpll_refclk1	Ynfier	1	Clock input foar TX PLL referinsje klok 1. De klok frekwinsje is 100 MHz.
tx_vid_clk	Utfier	1	Video klok útfier.
tx_frl_clk	Utfier	1	FRL klok útfier.
sys_init	Ynfier	1	Systeeminisjalisaasje om it systeem werom te setten by it opstarten.
tx_init_done	Ynfier	1	TX-initialisaasje om it TX-rekonfiguraasjebehearblok en transceiver-rekonfiguraasje-ynterface werom te setten.

TX Transceiver en IOPLL sinjalen
txpll_frl_locked	Utfier	1	Jout de keppeling snelheid klok en FRL klok IOPLL is beskoattele.
txfpll_locked	Utfier	1	Jout oan dat de TX PLL is beskoattele.
txphy_serial_data	Utfier	4	HDMI-seriële gegevens fan 'e TX Native PHY.
txphy_ready	Utfier	1	Jout oan dat de TX Native PHY klear is.
txphy_cal_busy	Utfier	1	TX Native PHY kalibraasje drok sinjaal.
txphy_cal_busy_raw	Utfier	4	Kalibraasje drok sinjaal nei de transceiver arbiter.
txphy_cal_busy_gated	Ynfier	4	Kalibraasje drok sinjaal fan de transceiver arbiter nei de TX Native PHY.
txphy_rcfg_busy	Utfier	1	Jout oan dat de TX PHY-rekonfiguraasje oan 'e gong is.
txphy_rcfg_slave_write	Ynfier	4	Transceiver rekonfiguraasje Avalon ûnthâld-mapped ynterface fan de TX Native PHY nei de transceiver arbiter.
txphy_rcfg_slave_read	Ynfier	4
txphy_rcfg_slave_address	Ynfier	40
txphy_rcfg_slave_writedata Ynfier 128 txphy_rcfg_slave_readdata Utfier 128 txphy_rcfg_slave_waitrequest Utfier 4

TX Rekonfiguraasje Management
tx_tmds_freq	Ynfier	24	HDMI TX TMDS klok frekwinsje wearde (yn 10 ms).
tx_os	Utfier	2	oversampling faktor: • 0: 1x oersampling •1: 2× oersampling •2: 8x oersampling
txphy_rcfg_master_write	Utfier	1	TX rekonfiguraasje behear Avalon ûnthâld-mapped ynterface oan transceiver arbiter.
txphy_rcfg_master_read	Utfier	1
txphy_rcfg_master_address	Utfier	12
txphy_rcfg_master_writedata	Utfier	32
txphy_rcfg_master_readdata	Ynfier	32
txphy_rcfg_master_waitrequest	Ynfier	1
tx_reconfig_done	Utfier	1	Jout oan dat it TX-rekonfiguraasjeproses foltôge is.

HDMI TX Core Sinjalen
tx_vid_clk_locked	Ynfier	1	Jout oan dat vid_clk stabyl is.
txcore_ctrl	Ynfier	N*6	HDMI TX kearn kontrôle Schnittstellen. Opmerking: N = piksels per klok Ferwize nei de Boarne Schnittstellen seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
txcore_mode	Ynfier	1
txcore_audio_de	Ynfier	1	HDMI TX core audio ynterfaces. Ferwize nei de Boarne Schnittstellen seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
txcore_audio_mute	Ynfier	1
txcore_audio_data	Ynfier	256
txcore_audio_info_ai	Ynfier	49
txcore_audio_N	Ynfier	20
txcore_audio_CTS	Ynfier	20
txcore_audio_metadata	Ynfier	166
txcore_audio_format	Ynfier	5
txcore_aux_ready	Utfier	1	HDMI TX core auxiliary ynterfaces. Ferwize nei de Boarne Schnittstellen seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
txcore_aux_data	Ynfier	72
txcore_aux_sop	Ynfier	1
txcore_aux_eop	Ynfier	1

txcore_aux_valid	Ynfier	1
txcore_gcp	Ynfier	6	HDMI TX core sideband sinjalen. Ferwize nei de Boarne Schnittstellen seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
txcore_info_avi	Ynfier	123
txcore_info_vsi	Ynfier	62
txcore_i2c_master_write	Ynfier	1	TX I2C master Avalon ûnthâld-maped ynterface nei I2C master binnen de TX kearn. Noat: Dizze sinjalen binne beskikber allinne as jo ynskeakelje de Omfettet I2C parameter.
txcore_i2c_master_read	Ynfier	1
txcore_i2c_master_address	Ynfier	4
txcore_i2c_master_writedata	Ynfier	32
txcore_i2c_master_readdata	Utfier	32
txcore_vid_data	Ynfier	N*48	HDMI TX kearn video havens. Opmerking: N = piksels per klokRef er oan Boarne Schnittstellen seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
txcore_vid_vsync	Ynfier	N
txcore_vid_hsync	Ynfier	N
txcore_vid_de	Ynfier	N
txcore_vid_ready	Utfier	1
txcore_vid_overflow	Utfier	1
txcore_vid_valid	Ynfier	1
txcore_frl_rate	Ynfier	4	SCDC register Schnittstellen.
txcore_frl_pattern	Ynfier	16
txcore_frl_start	Ynfier	1
txcore_scrambler_enable	Ynfier	1
txcore_tbcr	Ynfier	1

I2C sinjalen
nios_tx_i2c_sda_in	Utfier	1	TX I2C Master ynterface foar SCDC en DDC út de Nios II prosessor oan de útfier buffer. Noat: As jo ​​oansette de Omfettet I2C parameter, dizze sinjalen wurde pleatst binnen de TX kearn en sil net sichtber op dit nivo.
nios_tx_i2c_scl_in	Utfier	1
nios_tx_i2c_sda_oe	Ynfier	1
nios_tx_i2c_scl_oe	Ynfier	1
nios_ti_i2c_sda_in	Utfier	1	TX I2C Master-ynterface fan 'e Nios II-prosessor nei de útfierbuffer om TI-redriver te kontrolearjen op' e Bitec HDMI 2.1 FMC-dochterkaart.
nios_ti_i2c_scl_in	Utfier	1
nios_ti_i2c_sda_oe	Ynfier	1
nios_ti_i2c_scl_oe	Ynfier	1
hdmi_tx_i2c_sda	Ynfier	1	TX I2C-ynterfaces foar SCDC- en DDC-ynterfaces fan 'e útfierbuffer nei de HDMI TX-ferbining.
hdmi_tx_i2c_scl	Ynfier	1
hdmi_tx_ti_i2c_sda	Ynfier	1	TX I2C ynterfaces fan de útfier buffer nei de TI redriver op de Bitec HDMI 2.1 FMC dochter card.
hdmi_tx_ti_i2c_scl	Ynfier	1

tx_hpd_req	Utfier	1	HDMI TX hotplug detect Schnittstellen.
hdmi_tx_hpd_n	Ynfier	1

tabel 19. Transceiver Arbiter Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
klk	Ynfier	1	Rekonfiguraasje klok. Dizze klok moat deselde klok diele mei de rekonfiguraasjebehearblokken.
weromsette	Ynfier	1	Weromsette sinjaal. Dizze reset moat deselde reset diele mei de rekonfiguraasjebehearblokken.
rx_rcfg_en	Ynfier	1	RX rekonfiguraasje ynskeakelje sinjaal.
tx_rcfg_en	Ynfier	1	TX rekonfiguraasje ynskeakelje sinjaal.
rx_rcfg_ch	Ynfier	2	Jout oan hokker kanaal wurde opnij konfigurearre op de RX kearn. Dit sinjaal moat altyd beweard bliuwe.
tx_rcfg_ch	Ynfier	2	Jout oan hokker kanaal wurde opnij konfigurearre op de TX kearn. Dit sinjaal moat altyd beweard bliuwe.
rx_reconfig_mgmt_write	Ynfier	1	Rekonfiguraasje Avalon ûnthâld-mapped ynterfaces út de RX rekonfiguraasje behear.
rx_reconfig_mgmt_read	Ynfier	1
rx_reconfig_mgmt_address	Ynfier	10
rx_reconfig_mgmt_writedata	Ynfier	32
rx_reconfig_mgmt_readdata	Utfier	32
rx_reconfig_mgmt_waitrequest	Utfier	1
tx_reconfig_mgmt_write	Ynfier	1	Rekonfiguraasje Avalon ûnthâld-mapped ynterfaces út de TX rekonfiguraasje behear.
tx_reconfig_mgmt_read	Ynfier	1
tx_reconfig_mgmt_address	Ynfier	10
tx_reconfig_mgmt_writedata	Ynfier	32
tx_reconfig_mgmt_readdata	Utfier	32
tx_reconfig_mgmt_waitrequest	Utfier	1
reconfig_write	Utfier	1	Rekonfiguraasje Avalon ûnthâld-mapped ynterfaces nei de transceiver.
reconfig_read	Utfier	1
reconfig_address	Utfier	10
reconfig_writedata	Utfier	32
rx_reconfig_readdata	Ynfier	32
rx_reconfig_waitrequest	Ynfier	1
tx_reconfig_readdata	Ynfier	1
tx_reconfig_waitrequest	Ynfier	1

rx_cal_busy	Ynfier	1	Kalibraasjestatussinjaal fan 'e RX-transceiver.
tx_cal_busy	Ynfier	1	Kalibraasjestatussinjaal fan 'e TX-transceiver.
rx_reconfig_cal_busy	Utfier	1	Kalibraasjestatussinjaal nei de RX-transceiver PHY-resetkontrôle.
tx_reconfig_cal_busy	Utfier	1	Kalibraasjestatussinjaal fan 'e TX-transceiver PHY-resetkontrôle.

tabel 20. RX-TX Link sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
vid_clk	Ynfier	1	HDMI fideoklok.
rx_vid_lock	Ynfier	3	Jout HDMI RX video lock status oan.
rx_vid_valid	Ynfier	1	HDMI RX-fideo-ynterfaces.
rx_vid_de	Ynfier	N
rx_vid_hsync	Ynfier	N
rx_vid_vsync	Ynfier	N
rx_vid_data	Ynfier	N*48
rx_aux_eop	Ynfier	1	HDMI RX auxiliary ynterfaces.
rx_aux_sop	Ynfier	1
rx_aux_valid	Ynfier	1
rx_aux_data	Ynfier	72
tx_vid_de	Utfier	N	HDMI TX video Schnittstellen. Opmerking: N = piksels per klok
tx_vid_hsync	Utfier	N
tx_vid_vsync	Utfier	N
tx_vid_data	Utfier	N * 48
tx_vid_valid	Utfier	1
tx_vid_ready	Ynfier	1
tx_aux_eop	Utfier	1	HDMI TX auxiliary ynterfaces.
tx_aux_sop	Utfier	1
tx_aux_valid	Utfier	1
tx_aux_data	Utfier	72
tx_aux_ready	Ynfier	1

tabel 21. Platfoarm Designer System Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
cpu_clk_in_clk_clk	Ynfier	1	CPU klok.
cpu_rst_in_reset_reset	Ynfier	1	CPU weromsette.

edid_ram_slave_translator_avalon_anti_slave_0_address	Utfier	8	EDID RAM tagong ynterfaces.
edid_ram_slave_translator_avalon_anti_slave_0_write	Utfier	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Utfier	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Ynfier	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Utfier	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Ynfier	1
hdmi_i2c_master_i2c_serial_sda_in	Ynfier	1	I2C Master Schnittstellen út de Nios II prosessor oan de útfier buffer foar DDC en SCDC kontrôle.
hdmi_i2c_master_i2c_serial_scl_in	Ynfier	1
hdmi_i2c_master_i2c_serial_sda_oe	Utfier	1
hdmi_i2c_master_i2c_serial_scl_oe	Utfier	1
redriver_i2c_master_i2c_serial_sda_in	Ynfier	1	I2C Master Schnittstellen út de Nios II prosessor oan de útfier buffer foar TI redriver ynstelling konfiguraasje.
redriver_i2c_master_i2c_serial_scl_in	Ynfier	1
redriver_i2c_master_i2c_serial_sda_oe	Utfier	1
redriver_i2c_master_i2c_serial_scl_oe	Utfier	1
pio_in0_external_connection_export	Ynfier	32	Parallelle input output ynterfaces. • Bit 0: Ferbûn mei de user_dipsw sinjaal foar in kontrôle EDID passthrough modus. •Bit 1: TX HPD fersyk • Bit 2: TX transceiver klear • Bits 3: TX rekonfiguraasje dien •Bits 4–7: Reservearre • Bits 8-11: RX FRL taryf • Bit 12: RX TMDS bit klok ratio • Bits 13–16: RX FRL beskoattele • Bits 17–20: RX FFE-nivo's • Bit 21: RX alignment beskoattele

Sinjaal	Rjochting	Breedte	Beskriuwing
			• Bit 22: RX video slot • Bit 23: Brûkerknop 2 om SCDC-registers te lêzen fan eksterne sink •Bits 24–31: Reservearre
pio_out0_external_connection_export	Utfier	32	Parallelle input output ynterfaces. •Bit 0: TX HPD-erkenning •Bit 1: TX inisjalisaasje is dien • Bits 2-7: Reservearre • Bits 8-11: TX FRL taryf •Bits 12–27: TX FRL link training patroan • Bit 28: TX FRL start • Bits 29-31: Reservearre
pio_out1_external_connection_export	Utfier	32	Parallelle input output ynterfaces. • Bit 0: RX EDID RAM tagong • Bit 1: RX FLT klear • Bits 2-7: Reservearre • Bits 8-15: RX FRL boarne test konfiguraasje •Bits 16–31: Reservearre

2.1. 1. Untwerp RTL Parameters
Brûk de HDMI TX en RX Top RTL parameters om it ûntwerp oan te passen bvample.
It grutste part fan it ûntwerp parameters binne beskikber yn de Design Example ljepper fan 'e HDMI Intel FPGA IP parameter bewurker. Jo kinne noch feroarje it ûntwerp example ynstellings dy't jo makke hawwe yn de parameter bewurker fia de RTL parameters.
tabel 22. HDMI RX Top Parameters

Parameter	Wearde	Beskriuwing
SUPPORT_DEEP_COLOR	• 0: Gjin djippe kleur • : Djippe kleur	Bepaalt as de kearn djippe kleurformaten kodearje kin.
SUPPORT_AUXILIARY	• 0: Gjin AUX •1: AUX	Bepaalt as de kodearring foar helpkanaal is opnommen.
SYMBOLS_PER_CLOCK	8	Unterstützt 8 symboalen per klok foar Intel Arria 10-apparaten.
SUPPORT_AUDIO	• 0: Gjin audio • 1: Audio	Bepaalt as de kearn audio kodearje kin.

EDID_RAM_ADDR_WIDTH	8 (standertwearde)	Log basis 2 fan de EDID RAM grutte.
BITEC_DAUGHTER_CARD_REV	•0: Net rjochte op in Bitec HDMI dochter card •4: Unterstützt Bitec HDMI dochterkaartferzje 4 •6: Targeting Bitec HDMI dochterkaartferzje 6 • 11: Targeting Bitec HDMI dochter card revyzje 11 (standert)	Spesifiseart de revyzje fan 'e brûkte Bitec HDMI-dochterkaart. As jo ​​​​de revyzje feroarje, kin it ûntwerp de transceiverkanalen wikselje en de polariteit omkeare neffens de Bitec HDMI-dochterkaarteasken. As jo ​​de parameter BITEC_DAUGHTER_CARD_REV op 0 ynstelle, makket it ûntwerp gjin feroaringen oan 'e transceiverkanalen en de polariteit.
POLARITY_INVERSION	• 0: Invert polarity • 1: Net invert polarity	Stel dizze parameter op 1 om de wearde fan elke bit fan 'e ynfiergegevens om te kearen. It ynstellen fan dizze parameter op 1 jout 4'b1111 ta oan de rx_polinv-poarte fan 'e RX-transceiver.

tabel 23. HDMI TX Top Parameters

Parameter	Wearde	Beskriuwing
USE_FPLL	1	Unterstützt fPLL as TX PLL allinich foar Intel Arria 10-apparaten. Stel dizze parameter altyd yn op 1.
SUPPORT_DEEP_COLOR	•0: Gjin djippe kleur • 1: Djippe kleur	Bepaalt as de kearn djippe kleurformaten kodearje kin.
SUPPORT_AUXILIARY	• 0: Gjin AUX • 1: AUX	Bepaalt as de kodearring foar helpkanaal is opnommen.
SYMBOLS_PER_CLOCK	8	Unterstützt 8 symboalen per klok foar Intel Arria 10-apparaten.
SUPPORT_AUDIO	• 0: Gjin audio • 1: Audio	Bepaalt as de kearn audio kodearje kin.
BITEC_DAUGHTER_CARD_REV	• 0: Net rjochte op alle Bitec HDMI dochter card • 4: Unterstützt Bitec HDMI dochter card revyzje 4 • 6: Targeting Bitec HDMI dochter card revyzje 6 • 11: Targeting Bitec HDMI dochter card revyzje 11 (standert)	Spesifiseart de revyzje fan 'e brûkte Bitec HDMI-dochterkaart. As jo ​​​​de revyzje feroarje, kin it ûntwerp de transceiverkanalen wikselje en de polariteit omkeare neffens de Bitec HDMI-dochterkaarteasken. As jo ​​de parameter BITEC_DAUGHTER_CARD_REV op 0 ynstelle, makket it ûntwerp gjin feroaringen oan 'e transceiverkanalen en de polariteit.
POLARITY_INVERSION	• 0: Invert polarity • 1: Net invert polarity	Stel dizze parameter op 1 om de wearde fan elke bit fan 'e ynfiergegevens om te kearen. It ynstellen fan dizze parameter op 1 jout 4'b1111 ta oan de tx_polinv-poarte fan 'e TX-transceiver.

2.12. Hardware ynstelle
It HDMI FRL-ynskeakele ûntwerp bglample is HDMI 2.1 steat en fiert in loopthrough demonstraasje foar in standert HDMI video stream.
Om de hardwaretest út te fieren, ferbine jo in HDMI-ynskeakele apparaat - lykas in grafyske kaart mei HDMI-ynterface - oan 'e HDMI-sink-ynput. It ûntwerp stipet sawol HDMI 2.1 as HDMI 2.0/1.4b boarne en sink.

1. De HDMI-sink dekodearret de poarte yn in standert fideostream en stjoert it nei de klokherstelkearn.
2. De HDMI RX-kearn dekodearret de fideo-, auxiliary- en audiogegevens dy't parallel oan 'e HDMI TX-kearn moatte wurde looped troch de DCFIFO.
3. De HDMI-boarnepoarte fan 'e FMC-dochterkaart stjoert it byld oer nei in monitor.

Noat:
As jo ​​​​in oare Intel FPGA-ûntwikkelingsboerd wolle brûke, moatte jo de apparaatopdrachten en de pinopdrachten feroarje. De transceiver analoge ynstelling wurdt hifke foar de Intel Arria 10 FPGA ûntwikkeling kit en Bitec HDMI 2.1 dochter card. Jo kinne de ynstellings foar jo eigen boerd wizigje.
tabel 24. On-board Push Button en brûker LED Funksjes

Drukknop / LED	Funksje
cpu_resetn	Druk ien kear om systeem weromsette út te fieren.
user_dipsw	Mei de brûker definieare DIP-skeakel om de passthrough-modus te wikseljen. • OFF (standert posysje) = Passthrough HDMI RX op 'e FPGA krijt de EDID fan eksterne sink en presintearret it oan' e eksterne boarne wêrmei't it is ferbûn. • ON = Jo kinne de RX maksimale FRL-taryf kontrolearje fanút de Nios II-terminal. It kommando feroaret de RX EDID troch it manipulearjen fan de maksimale FRL-taryfwearde. Ferwize nei it útfieren fan it ûntwerp yn ferskillende FRL-tariven op side 33 foar mear ynformaasje oer it ynstellen fan de ferskate FRL-tariven.
brûker_pb[0]	Druk ien kear om it HPD-sinjaal te wikseljen nei de standert HDMI-boarne.
brûker_pb[1]	Reservearre.
brûker_pb[2]	Druk ien kear om de SCDC-registers te lêzen fan 'e sink ferbûn mei de TX fan' e Bitec HDMI 2.1 FMC-dochterkaart. Noat: Om it lêzen yn te skeakeljen, moatte jo DEBUG_MODE ynstelle op 1 yn 'e software.
USER_LED[0]	RX TMDS klok PLL lock status. •0 = Untskoattele • 1 = Beskoattele
USER_LED[1]	RX transceiver klear status. •0 = Net klear • 1 = Klear
USER_LED[2]	RX link snelheid klok PLL, en RX video en FRL klok PLL lock status. • 0 = Ien fan 'e RX-klok PLL is ûntskoattele • 1 = Beide RX klok PLLs wurde beskoattele
USER_LED[3]	RX HDMI core alignment en deskew lock status. • 0 = Op syn minst 1 kanaal is ûntskoattele • 1 = Alle kanalen binne beskoattele
USER_LED[4]	RX HDMI video lock status. • 0 = Untskoattele • 1 = Beskoattele
USER_LED[5]	TX link snelheid klok PLL, en TX fideo en FRL klok PLL lock status. •0 = Ien fan 'e TX-klok PLL is ûntskoattele • 1 = Beide TX klok PLLs binne beskoattele
USER_LED[6] USER_LED[7]	TX transceiver klear status. • 0 = Net klear • 1 = Klear TX link training status. • 0 = Mislearre • 1 = Passearre

2.13. Simulaasje Testbench
De simulaasjetestbank simulearret de HDMI TX-seriële loopback nei de RX-kearn.
Noat:
Dizze simulaasjetestbank wurdt net stipe foar ûntwerpen mei de I2C-parameter opnimme ynskeakele.
figuer 19. HDMI Intel FPGA IP Simulaasje Testbench Block Diagramtabel 25. Testbench Components

Komponint	Beskriuwing
Fideo TPG	De fideotestpatroangenerator (TPG) leveret de fideostimulus.
Audio S.ample Gen	De audio sample generator jout audio sample stimulus. De generator genereart in tanimmend testgegevenspatroan dat wurdt oerdroegen fia it audiokanaal.
Oer Sample Gen	De aux sample generator jout de helptiidwurd sample stimulus. De generator genereart in fêste gegevens dy't moatte wurde oerdroegen fan 'e stjoerder.

CRC kontrolearje	Dizze kontrôler ferifiearret as de TX-transceiver herstelde klokfrekwinsje oerienkomt mei de winske gegevensrate.
Kontrolearje audiogegevens	De kontrôle foar audiogegevens fergeliket oft it tanimmende testgegevenspatroan goed ûntfongen en dekodearre is.
Aux Data Check	De aux-gegevenskontrôle fergeliket oft de ferwachte aux-gegevens goed ûntfongen en dekodearre wurde oan 'e ûntfangerkant.

De HDMI-simulaasjetestbank docht de folgjende ferifikaasjetests:

HDMI Feature	Ferifikaasje
Fideo gegevens	• De testbench ymplementearret CRC-kontrôle op 'e ynfier- en útfierfideo. • It kontrolearret de CRC wearde fan de oerdroegen gegevens tsjin de CRC berekkene yn de ûntfongen fideo gegevens. • De testbank fiert dan de kontrôle nei it opspoaren fan 4 stabile V-SYNC-sinjalen fan 'e ûntfanger.
Auxiliary gegevens	• De aux sample generator generearret in fêste gegevens wurde oerdroegen út de stjoerder. • Oan de ûntfanger kant fergeliket de generator oft de ferwachte helptiidwurd gegevens ûntfongen en dekodearre korrekt.
Audio data	• De audio sample generator genereart in tanimmend testgegevenspatroan dat wurdt oerdroegen fia it audiokanaal. • Oan 'e ûntfangerkant kontrolearret en fergeliket de audiogegevenskontrôler oft it tanimmende testgegevenspatroan goed ûntfongen en dekodearre is.

In suksesfolle simulaasje einiget mei it folgjende berjocht:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
#BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulaasjepas
tabel 26. HDMI Intel FPGA IP Design Example Stipe Simulators

Simulator	Verilog HDL	VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition	Ja	Ja
VCS/VCS MX	Ja	Ja
Riviera-PRO	Ja	Ja
Xcelium Parallel	Ja	Nee

2.14. Design beheinings
Jo moatte wat beheiningen beskôgje as jo it HDMI 2.1-ûntwerp eksimplaarjeample.

• TX is net yn steat om te operearjen yn TMDS-modus as yn net-passthrough-modus. Om te testen yn TMDS-modus, skeakelje de user_dipsw-skeakel werom nei passthrough-modus.
• De Nios II-prosessor moat de TX-keppelingstraining tsjinje oant foltôging sûnder ûnderbrekking fan oare prosessen.

2.15. Debuggen Features
Dit ûntwerp eksample biedt bepaalde debuggen funksjes om jo te helpen.
2.15.1. Software Debuggen Berjocht
Jo kinne it debuggen berjocht yn 'e software ynskeakelje om jo run-time assistinsje te jaan.
Om it debuggen berjocht yn 'e software yn te skeakeljen, folgje dizze stappen:

1. Feroarje de DEBUG_MODE nei 1 yn it global.h skript.
2. Run script/build_sw.sh op de Nios II Command Shell.
3. Reprogrammearje de oanmakke software/tx_control/tx_control.elf file troch it kommando út te fieren op 'e Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Laad it Nios II terminalkommando op de Nios II Command Shell:
   nios2-terminal

As jo ​​it debuggen berjocht ynskeakelje, wurdt de folgjende ynformaasje printe:

• TI redriver ynstellings op sawol TX en RX wurde lêzen en werjûn ien kear nei programmearring ELF file.
• Statusberjocht foar RX EDID-konfiguraasje en hotplug-proses
• Resolúsje mei of sûnder FRL-stipe-ynformaasje ekstrahearre fan EDID op 'e sink ferbûn mei de TX. Dizze ynformaasje wurdt werjûn foar elke TX hotplug.
• Statusberjocht foar it TX-keppelingsproses tidens TX-keppelingstraining.

2.15.2. SCDC-ynformaasje fan 'e Sink ferbûn mei TX
Jo kinne dizze funksje brûke om SCDC-ynformaasje te krijen.

1. Laad it kommando Nios II terminal op 'e Nios II Command Shell: nios2-terminal
2. Druk op user_pb[2] op 'e Intel Arria 10 FPGA-ûntwikkelingskit.

De software lêst en toant de SCDC-ynformaasje oer de wask dy't ferbûn is mei TX op 'e Nios II-terminal.
2.15.3. Clock Frequency Measurement
Brûk dizze funksje om de frekwinsje foar de ferskate klokken te kontrolearjen.

1. Yn 'e hdmi_rx_top en hdmi_tx_top files, uncomment "//`define DEBUG_EN 1".
2. Foegje it refclock_measure-sinjaal fan elke mr_rate_detect-eksimplaar ta oan 'e Signal Tap Logic Analyzer om de klokfrekwinsje fan elke klok te krijen (yn 10 ms doer).
3. Kompilearje it ûntwerp mei Signal Tap Logic Analyzer.
4. Programma de SOF file en rinne de Signal Tap Logic Analyzer.

Tabel 27. Klokken

Module	mr_rate_detect Instance	Klok te mjitten
hdmi_rx_top	rx_pll_tmds	RX CDR referinsjeklok 0
	rx_clk0_freq	RX transceiver klok út kanaal 0
	rx_vid_clk_freq	RX fideoklok
	rx_frl_clk_freq	RX FRL klok
	rx_hsync_freq	Hsync-frekwinsje fan it ûntfongen fideoframe
hdmi_tx_top	tx_clk0_freq	TX transceiver klok út fan kanaal 0
	vid_clk_freq	TX fideoklok
	frl_clk_freq	TX FRL klok
	tx_hsync_freq	Hsync-frekwinsje fan it te ferstjoeren fideoframe

2.16. It opwurdearjen fan jo ûntwerp
tabel 28. HDMI Design Example Kompatibiliteit mei foarige Intel Quartus Prime Pro Edition Software Ferzje

Design Example Fariant	Mooglikheid om te upgrade nei Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Untwerp Example (Stipe FRL = 1)	Nee

Foar elk net-kompatibel ûntwerp examples, jo moatte it folgjende dwaan:

1. Generearje in nij ûntwerp example yn 'e hjoeddeistige Intel Quartus Prime Pro Edition-softwareferzje mei deselde konfiguraasjes fan jo besteande ûntwerp.
2. Ferlykje it hiele ûntwerp example map mei it ûntwerp example generearre mei de foarige Intel Quartus Prime Pro Edition-softwareferzje. Port oer de wizigingen fûn.

HDMI 2.0 Untwerp Example (Stipe FRL = 0)

It HDMI Intel FPGA IP-ûntwerp bglample toant ien HDMI-eksimplaar parallelle loopback besteande út trije RX-kanalen en fjouwer TX-kanalen.
tabel 29. HDMI Intel FPGA IP Design Example foar Intel Arria 10 Apparaten

Design Example	Data Rate	Kanaalmodus	Loopback Type
Arria 10 HDMI RX-TX Retransmit	<6,000 Mbps	Simplex	Parallel mei FIFO buffer

Features

• It ûntwerp instantiearret FIFO-buffers om in direkte HDMI-fideostream troch te fieren tusken de HDMI-sink en boarne.
  
• It ûntwerp brûkt LED status foar iere debuggen stage.
• It ûntwerp komt mei allinich opsjes foar RX en TX.
• It ûntwerp toant it ynfoegje en filterjen fan Dynamic Range and Mastering (HDR) InfoFrame yn RX-TX-linkmodule.
• It ûntwerp toant it behear fan EDID-trochgong fan in eksterne HDMI-sink nei in eksterne HDMI-boarne as trigger troch in TX hot-plug-evenemint.
• It ûntwerp lit run-time kontrôle troch DIP-switch en drukknop om de HDMI TX-kearnsinjalen te behearjen:
  - modussinjaal om DVI- as HDMI-kodearre fideoframe te selektearjen
  - info_avi[47], info_vsi[61], en audio_info_ai[48] sinjalen om ekstra pakkettransmission te selektearjen fia sydbânnen of helpgegevensports

De RX-eksimplaar ûntfangt in fideoboarne fan 'e eksterne fideogenerator, en de gegevens geane dan troch in loopback FIFO foardat se wurde oerbrocht nei de TX-eksimplaar.
Jo moatte in eksterne fideoanalysator, monitor, as in televyzje mei HDMI-ferbining ferbine mei de TX-kearn om de funksjonaliteit te ferifiearjen.
3.1. HDMI 2.0 RX-TX Retransmit Design Block Diagram
It HDMI 2.0 RX-TX opnij-ûntwerp bglample toant parallelle loopback op simplex kanaal modus foar HDMI Intel FPGA IP.
Ofbylding 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Ofbylding 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)Related Information
Jitter fan PLL Cascading of net-tawiisd klokpaad foar Arria 10 PLL Referinsjeklok Ferwize nei dizze oplossing foar oplossing as jo ûntwerpklokken ekstra ûnderfine
jitter.
3.2. Hardware en software easken
Intel brûkt de folgjende hardware en software om it ûntwerp te testen bglample.
Hardware

• Intel Arria 10 GX FPGA Development Kit
• HDMI-boarne (Graphics Processor Unit (GPU))
• HDMI Sink (Monitor)
• Bitec HDMI FMC 2.0 dochterkaart (ferzje 11)
• HDMI kabels

Noat:
Jo kinne de revyzje fan jo Bitec HDMI-dochterkaart selektearje. Stel de lokale parameter BITEC_DAUGHTER_CARD_REV yn op 4, 6, of 11 yn it boppeste nivo file (a10_hdmi2_demo.v). As jo ​​​​de revyzje feroarje, kin it ûntwerp de transceiverkanalen wikselje en de polariteit omkeare neffens de Bitec HDMI-dochterkaarteasken. As jo ​​de parameter BITEC_DAUGHTER_CARD_REV op 0 ynstelle, makket it ûntwerp gjin feroaringen oan 'e transceiverkanalen en de polariteit. Foar HDMI 2.1-ûntwerp bglamples, ûnder de Design Example ljepper, set HDMI Daughter Card Revision oan beide Revision 9, Revision 4, of gjin dochter card. De standertwearde is Revision 9.
Software

• Intel Quartus Prime ferzje 18.1 en letter (foar hardware testen)
• ModelSim - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, , RivieraPRO, VCS (allinich Verilog HDL) / VCS MX, of Xcelium Parallel simulator

3.3. Directory Struktuer
De mappen befetsje de oanmakke files foar de HDMI Intel FPGA IP-ûntwerp example.
figuer 22. Directory Struktuer foar it ûntwerp Exampletabel 30. Generearre RTL Files

Mappen	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
gewoan	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

tabel 31. Generearre simulaasje Files
Ferwize nei de seksje Simulaasje Testbench foar mear ynformaasje.

Mappen	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadens	/cds.lib
	/hdl.var
	<cds_libs map>

mentor	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
gewoan (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabel 32. Generated Software Files

Mappen	Files
tx_control_src Noat: De map tx_control befettet ek duplikaten fan dizze files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Untwerp komponinten
It HDMI Intel FPGA IP-ûntwerp bglample fereasket dizze komponinten.
tabel 33. HDMI RX Top Components

Module	Beskriuwing
HDMI RX Core	De IP ûntfangt de seriële gegevens fan 'e Transceiver Native PHY en fiert gegevensôfstimming, kanaaldeskew, TMDS-dekodearring, auxiliary data-dekodearring, fideo-data-dekodearring, audiodata-dekodearring, en descrambling.
I2	I2C is de ynterface brûkt foar Sink Display Data Channel (DDC) en Status en Data Channel (SCDC). De HDMI-boarne brûkt de DDC om de mooglikheden en skaaimerken fan 'e sink te bepalen troch it lêzen fan' e Enhanced Extended Display Identification Data (E-EDID) gegevensstruktuer. • De 8-bit I2C-slaveadressen foar E-EDID binne 0xA0 en 0xA1. De LSB jout it tagongstype oan: 1 foar lêzen en 0 foar skriuwen. As in HPD-evenemint foarkomt, reagearret de I2C-slave op E-EDID-gegevens troch te lêzen fan 'e on-chip RAM. • De I2C-slave-allinich kontrôler stipet ek SCDC foar HDMI 2.0-operaasjes. It 8-bit I2C-slaveadres foar de SCDC binne 0xA8 en 0xA9. As in HPD-evenemint foarkomt, fiert de I2C-slave skriuw- of lêstransaksje út nei of fan SCDC-ynterface fan 'e HDMI RX-kearn. Noat: Dizze I2C-slave-allinich controller foar SCDC is net fereaske as HDMI 2.0b net bedoeld is. As jo ​​oansette de Omfettet I2C parameter, dit blok wurdt opnaam binnen de kearn en sil net sichtber op dit nivo.
EDID RAM	It ûntwerp bewarret de EDID-ynformaasje mei de RAM 1-poarte IP-kearn. In standert twa-wire (klok en gegevens) serial bus protokol (I2C slave-allinich controller) ferpleatst de CEA-861-D Compliant E-EDID gegevensstruktuer. Dizze EDID RAM bewarret de E-EDID-ynformaasje. Noat: As jo ​​oansette de Omfettet EDID RAM parameter, dit blok wurdt opnaam binnen de kearn en sil net sichtber op dit nivo.
IOPLL	De IOPLL genereart de RX CDR-referinsjeklok, linksnelheidsklok en fideoklok foar de ynkommende TMDS-klok. • Utfierklok 0 (CDR referinsjeklok) • Utfierklok 1 (Kloksnelheidsklok) • Utfierklok 2 (fideoklok) Noat: De standert IOPLL-konfiguraasje is net jildich foar elke HDMI-resolúsje. De IOPLL wurdt opnij konfigureare nei de passende ynstellings by it opstarten.
Transceiver PHY Reset Controller	De Transceiver PHY-resetcontroller soarget foar in betroubere inisjalisaasje fan 'e RX-transceivers. De reset-ynfier fan dizze kontrôler wurdt trigger troch de RX-rekonfiguraasje, en it genereart it oerienkommende analoge en digitale reset-sinjaal nei it Transceiver Native PHY-blok neffens de reset-sekwinsje binnen it blok.
RX Native PHY	Hurde transceiverblok dat de seriële gegevens ûntfangt fan in eksterne fideoboarne. It deserialisearret de seriële gegevens nei parallelle gegevens foardat de gegevens nei de HDMI RX-kearn trochjûn wurde.
RX Rekonfiguraasje Management	RX-herkonfiguraasjebehear dat taryfdeteksje-sirkels ymplementearret mei de HDMI PLL om de RX-transceiver te riden om te operearjen op elke willekeurige keppelingsraten fariearjend fan 250 Mbps oant 6,000 Mbps. Ferwize nei figuer 23 op side 63 hjirûnder.

IOPLL Rekonfiguraasje

IOPLL rekonfiguraasje blok fasilitearret dynamyske real-time rekonfiguraasje fan PLLs yn Intel FPGAs. Dit blok fernijt de útfierklokfrekwinsje en PLL-bânbreedte yn echte tiid, sûnder de folsleine FPGA opnij te konfigurearjen. Dit blok rint op 100 MHz yn Intel Arria 10-apparaten. Fanwege IOPLL-rekonfiguraasjebeheining, tapasse de Quartus INI permit_nf_pll_reconfig_out_of_lock=on tidens de IOPLL-rekonfiguraasje-IP-generaasje. Om de Quartus INI oan te passen, befetsje "permit_nf_pll_reconfig_out_of_lock=on" yn 'e quartus.ini file en plak yn 'e file de projektmap fan Intel Quartus Prime. Jo moatte in warskôgingsberjocht sjen as jo it IOPLL-rekonfiguraasjeblok (pll_hdmi_reconfig) bewurkje yn 'e Quartus Prime-software mei de INI. Noat: Sûnder dizze Quartus INI kin IOPLL-rekonfiguraasje net foltôge wurde as de IOPLL slûs ferliest by rekonfiguraasje.

PIO

De parallelle ynfier / útfier (PIO) blok funksjonearret as kontrôle, status en weromsette ynterface nei of fan de CPU sub-systeem.

figuer 23. Multi-Rate Reconfiguration Sequence Flow
De figuer yllustrearret de multi-rate rekonfiguraasje folchoarder flow fan de controller as it ûntfangt input data stream en referinsje klok frekwinsje, of as de transceiver wurdt ûntskoattele.tabel 34. HDMI TX Top Components

Module	Beskriuwing
HDMI TX Core	De IP-kearn ûntfangt fideogegevens fan it boppeste nivo en fiert TMDS-kodearring, auxiliary data-kodearring, audiodatakodearring, fideo-datakodearring, en scrambling.
I2C Master	I2C is de ynterface brûkt foar Sink Display Data Channel (DDC) en Status en Data Channel (SCDC). De HDMI-boarne brûkt de DDC om de mooglikheden en skaaimerken fan 'e sink te bepalen troch it lêzen fan' e Enhanced Extended Display Identification Data (E-EDID) gegevensstruktuer. • As DDC, I2C Master lêst de EDID fan 'e eksterne sink om de EDID-ynformaasje EDID RAM yn' e HDMI RX Top of foar fideoferwurking te konfigurearjen. • As SCDC ferpleatst I2C-master de SCDC-gegevensstruktuer fan 'e FPGA-boarne nei de eksterne sink foar HDMI 2.0b-operaasje. Bygelyksample, as de útgeande gegevensstream boppe 3,400 Mbps is, befelet de Nios II-prosessor de I2C-master om de TMDS_BIT_CLOCK_RATIO- en SCRAMBLER_ENABLE-bits fan it sink SCDC-konfiguraasjeregister te aktualisearjen nei 1.
IOPLL	De IOPLL leveret de keppelingssnelheidsklok en fideoklok fan 'e ynkommende TMDS-klok. • Utfierklok 1 (Kloksnelheidsklok) • Utfierklok 2 (fideoklok) Noat: De standert IOPLL-konfiguraasje is net jildich foar elke HDMI-resolúsje. De IOPLL wurdt opnij konfigureare nei de passende ynstellings by it opstarten.
Transceiver PHY Reset Controller	De Transceiver PHY-resetcontroller soarget foar in betroubere inisjalisaasje fan 'e TX-transceivers. De reset-ynput fan dizze kontrôler wurdt trigger út it boppeste nivo, en it genereart it korrespondearjende analoge en digitale reset-sinjaal nei it Transceiver Native PHY-blok neffens de reset-sekwinsje binnen it blok. It tx_ready-útfiersinjaal fan dit blok funksjonearret ek as in reset-sinjaal nei de HDMI Intel FPGA IP om oan te jaan dat de transceiver op en rint, en klear om gegevens fan 'e kearn te ûntfangen.
Transceiver Native PHY	Hurde transceiverblok dat de parallelle gegevens ûntfangt fan 'e HDMI TX-kearn en serialisearret de gegevens fan it oerdragen. Rekonfiguraasje-ynterface is ynskeakele yn it TX Native PHY-blok om de ferbining te demonstrearjen tusken TX Native PHY en transceiver-arbiter. Gjin rekonfiguraasje wurdt útfierd foar TX Native PHY. Noat: Om te foldwaan oan de HDMI TX ynter-kanaal skew eask, set de opsje TX kanaal bonding modus yn de Intel Arria 10 Transceiver Native PHY parameter editor op PMA en PCS bonding. Jo moatte ek de maksimale skew (set_max_skew) beheining eask taheakje oan it digitale reset sinjaal fan de transceiver reset controller (tx_digitalreset) lykas oanrikkemandearre yn de Intel Arria 10 Transceiver PHY User Guide.
TX PLL	It PLL-blok fan 'e stjoerder leveret de serial snelle klok oan it Transceiver Native PHY-blok. Foar dizze HDMI Intel FPGA IP-ûntwerp example, fPLL wurdt brûkt as TX PLL.
IOPLL Rekonfiguraasje	IOPLL rekonfiguraasje blok fasilitearret dynamyske real-time rekonfiguraasje fan PLLs yn Intel FPGAs. Dit blok fernijt de útfierklokfrekwinsje en PLL-bânbreedte yn echte tiid, sûnder de folsleine FPGA opnij te konfigurearjen. Dit blok rint op 100 MHz yn Intel Arria 10-apparaten. Fanwege IOPLL-rekonfiguraasjebeheining, tapasse de Quartus INI permit_nf_pll_reconfig_out_of_lock=on tidens de IOPLL-rekonfiguraasje-IP-generaasje. Om de Quartus INI oan te passen, befetsje "permit_nf_pll_reconfig_out_of_lock=on" yn 'e quartus.ini file en plak yn 'e file de projektmap fan Intel Quartus Prime. Jo moatte in warskôgingsberjocht sjen as jo it IOPLL-rekonfiguraasjeblok (pll_hdmi_reconfig) bewurkje yn 'e Intel Quartus Prime-software mei de INI. Noat: Sûnder dizze Quartus INI kin IOPLL-rekonfiguraasje net foltôge wurde as de IOPLL slûs ferliest by rekonfiguraasje.
PIO	De parallelle ynfier / útfier (PIO) blok funksjonearret as kontrôle, status en weromsette ynterface nei of fan de CPU sub-systeem.

tabel 35. Transceiver Data Rate en Oversampling Factor foar eltse TMDS Clock Frequency Range

TMDS-klokfrekwinsje (MHz)	TMDS Bit klok Ratio	oversampling Faktor	Transceiver Data Rate (Mbps)
85-150	1	Net fan tapassing	3400-6000
100-340	0	Net fan tapassing	1000-3400
50-100	0	5	2500-5000
35-50	0	3	1050-1500
30-35	0	4	1200-1400
25-30	0	5	1250-1500

Tabel 36. Top-Level Common Blocks

Module

Beskriuwing

Transceiver Arbiter

Dit generike funksjonele blok foarkomt dat transceivers tagelyk opnij kalibrearje as RX- as TX-transceivers binnen itselde fysike kanaal rekonfiguraasje nedich binne. De simultane werkalibraasje hat ynfloed op applikaasjes wêrby't RX- en TX-transceivers binnen itselde kanaal wurde tawiisd oan unôfhinklike IP-ymplemintaasjes. Dizze transceiver-arbiter is in útwreiding fan 'e resolúsje oanrikkemandearre foar it gearfoegjen fan simplex TX en simplex RX yn itselde fysike kanaal. Dizze transceiver-arbiter helpt ek by it gearfoegjen en arbitrearjen fan de Avalon-MM RX- en TX-rekonfiguraasje-oanfragen dy't rjochte binne op simplex RX- en TX-transceivers binnen in kanaal, om't de rekonfiguraasje-ynterface-poarte fan 'e transceivers allinich sekwinsjele tagong kin wurde. De ynterfaceferbining tusken de transceiver-arbiter en TX/RX Native PHY/PHY Reset Controller-blokken yn dit ûntwerp eks.ample toant in generike modus dy't jilde foar elke IP-kombinaasje mei de transceiver-arbiter. De transceiver-arbiter is net fereaske as allinich RX- as TX-transceiver wurdt brûkt yn in kanaal. De transceiver-arbiter identifisearret de oanfreger fan in rekonfiguraasje fia syn Avalon-MM-rekonfiguraasje-ynterfaces en soarget derfoar dat de korrespondearjende tx_reconfig_cal_busy of rx_reconfig_cal_busy dêrmei gated wurdt. Foar HDMI-applikaasje inisjearret allinich RX rekonfiguraasje. Troch it kanalisearjen fan it Avalon-MM-rekonfiguraasje-fersyk fia de arbiter, identifisearret de arbiter dat it rekonfiguraasje-fersyk komt fan 'e RX, dy't dan tx_reconfig_cal_busy poarten fan asserting en lit rx_reconfig_cal_busy beweare. De poarte foarkomt dat de TX-transceiver ûnbedoeld wurdt ferpleatst nei kalibraasjemodus.

	Noat: Om't HDMI allinich RX-rekonfiguraasje fereasket, wurde de tx_reconfig_mgmt_*-sinjalen bûn. Ek is de Avalon-MM-ynterface net fereaske tusken de arbiter en it TX Native PHY-blok. De blokken wurde tawiisd oan de ynterface yn it ûntwerp example te demonstrearjen generic transceiver arbiter ferbining mei TX / RX Native PHY / PHY Reset Controller.
RX-TX Link	• De video gegevens útfier en syngronisaasje sinjalen út HDMI RX kearn loop troch in DCFIFO oer de RX en TX video klok domeinen. • It Algemiene Control Packet (GCP), InfoFrames (AVI, VSI en AI), auxiliary data, en audio data loop troch DCFIFOs oer de RX en TX link snelheid klok domeinen. • De auxiliary data haven fan 'e HDMI TX kearn kontrolearret de auxiliary data dy't troch de DCFIFO troch efterdruk streame. De efterdruk soarget derfoar dat d'r gjin ûnfolsleine helppakket is op 'e helpgegevenspoarte. • Dit blok fiert ek eksterne filtering: - Filtert it audiogegevens- en audioklokregeneraasjepakket fan 'e auxiliary gegevensstream foardat it oerstjoert nei de HDMI TX-kearn auxiliary gegevenspoarte. Noat: Om dizze filtering út te skeakeljen, druk op user_pb[2]. Aktivearje dit filterjen om te soargjen dat d'r gjin duplikaasje is fan audiogegevens en audioklokregeneraasjepakket yn 'e opnij oerbrochte helpgegevensstream. - Filtert it High Dynamic Range (HDR) InfoFrame fan 'e HDMI RX-helpgegevens en foeget in eks ynample HDR InfoFrame nei de helpgegevens fan 'e HDMI TX fia de Avalon ST multiplexer.
CPU sub-systeem	It CPU-subsysteem funksjonearret as SCDC- en DDC-controllers, en boarne rekonfiguraasjekontrôler. • De boarne SCDC controller befettet de I2C master controller. De I2C-masterkontrôler draacht de SCDC-gegevensstruktuer oer fan 'e FPGA-boarne nei de eksterne sink foar HDMI 2.0b-operaasje. Bygelyksample, as de útgeande gegevensstream 6,000 Mbps is, befelet de Nios II-prosessor de I2C-masterkontrôler om de TMDS_BIT_CLOCK_RATIO- en SCRAMBLER_ENABLE-bits fan it sink TMDS-konfiguraasjeregister te aktualisearjen nei 1. • Deselde I2C-master bringt ek de DDC-gegevensstruktuer (E-EDID) oer tusken de HDMI-boarne en eksterne sink. • De Nios II CPU fungearret as de rekonfiguraasjekontrôler foar de HDMI-boarne. De CPU fertrout op 'e periodike taryfdeteksje fan' e module RX Reconfiguration Management om te bepalen as de TX rekonfiguraasje fereasket. De Avalon-MM-slave-oersetter leveret de ynterface tusken de Nios II-prosessor Avalon-MM-master-ynterface en de Avalon-MM-slave-ynterfaces fan 'e ekstern instantiearre HDMI-boarne's IOPLL en TX Native PHY. • De reconfiguration sequence flow foar TX is itselde as RX, útsein dat de PLL en transceiver rekonfiguraasje en de reset folchoarder wurdt útfierd sequentially. Ferwize nei figuer 24 op side 67.

figuer 24. Rekonfiguraasje Sequence Flow
De figuer yllustrearret de Nios II software flow dy't omfiemet de kontrôles foar I2C master en HDMI boarne.3.5. Dynamic Range and Mastering (HDR) InfoFrame-ynfoegje en filterjen
It HDMI Intel FPGA IP-ûntwerp bglample befettet in demonstraasje fan HDR InfoFrame ynfoegje yn in RX-TX loopback systeem.
HDMI Spesifikaasje ferzje 2.0b lit Dynamic Range en Mastering InfoFrame wurde oerdroegen fia HDMI helpstream. Yn 'e demonstraasje stipet it Auxiliary Data Insertion-blok de HDR-ynfoegje. Jo hoege allinich it beëage HDR InfoFrame-pakket te formatterjen lykas spesifisearre yn 'e sinjaallisttabel fan' e module en brûk de levere AUX-ynfoegjekontrôlemodule om it ynfoegjen fan 'e HDR InfoFrame ienris elk fideoframe te plannen.
Yn dizze eksample konfiguraasje, yn gefallen dêr't de ynkommende helpstream al omfiemet HDR InfoFrame, wurdt de streamed HDR ynhâld filtere. It filterjen foarkomt dat konfliktende HDR InfoFrames wurde oerdroegen en soarget derfoar dat allinich de wearden spesifisearre binne yn 'e HDR Sample Data module wurde brûkt.
figuer 25. RX-TX Link mei Dynamic Range en Mastering InfoFrame Ynfoegje
De figuer toant it blokdiagram fan RX-TX-keppeling ynklusyf Dynamic Range en Mastering InfoFrame-ynfoegje yn 'e HDMI TX-kearn-helpstream.
Tabel 37. Ynfoegblok foar helpgegevens (altera_hdmi_aux_hdr) sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette
klk	Ynfier	1	Klok ynfier. Dizze klok moat ferbûn wêze mei de keppelingssnelheidsklok.
weromsette	Ynfier	1	Ynput weromsette.

Auxiliary Packet Generator en multiplexersignalen
multiplexer_out_data	Utfier	72	Avalon streaming útfier fan 'e multiplexer.
multiplexer_out_valid	Utfier	1
multiplexer_out_ready	Utfier	1
multiplexer_out_startofpacket	Utfier	1
multiplexer_out_endofpacket	Utfier	1
multiplexer_út_kanaal	Utfier	11
multiplexer_in_data	Ynfier	72	Avalon streaming-ynput nei de In1-poarte fan 'e multiplexer. HDMI TX Video Vsync. Dit sinjaal moat syngronisearre wurde mei it domein fan 'e keppeling snelheid klok. De kearn foeget it HDR InfoFrame yn yn 'e helpstream by de opkommende râne fan dit sinjaal.
multiplexer_in_valid	Ynfier	1
multiplexer_in_ready	Ynfier	1
multiplexer_in_startofpacket	Ynfier	1
multiplexer_in_endofpacket hdmi_tx_vsync	Ynfier Ynfier	1 1

Tabel 38. HDR Data Module (altera_hdmi_hdr_infoframe) sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
hb0	Utfier	8	Koptekst byte 0 fan de Dynamic Range en Mastering InfoFrame: InfoFrame type koade.
hb1	Utfier	8	Koptekst byte 1 fan it Dynamic Range en Mastering InfoFrame: InfoFrame ferzjenûmer.
hb2	Utfier	8	Koptekstbyte 2 fan it Dynamic Range en Mastering InfoFrame: Lengte fan InfoFrame.
pb	Ynfier	224	Gegevensbyte fan it Dynamic Range en Mastering InfoFrame.

Tabel 39. Dynamic Range en Mastering InfoFrame Data Byte Bundle Bit-fjilden

Bit-Field	Definysje	Statyske Metadata Type 1
7:0	Gegevensbyte 1: {5'h0, EOTF[2:0]}
15:8	Gegevensbyte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Gegevensbyte 3: Static_Metadata_Descriptor	display_primarys_x[0], LSB
31:24	Gegevensbyte 4: Static_Metadata_Descriptor	display_primarys_x[0], MSB
39:32	Gegevensbyte 5: Static_Metadata_Descriptor	display_primarys_y[0], LSB
47:40	Gegevensbyte 6: Static_Metadata_Descriptor	display_primarys_y[0], MSB
55:48	Gegevensbyte 7: Static_Metadata_Descriptor	display_primarys_x[1], LSB
63:56	Gegevensbyte 8: Static_Metadata_Descriptor	display_primarys_x[1], MSB
71:64	Gegevensbyte 9: Static_Metadata_Descriptor	display_primarys_y[1], LSB
79:72	Gegevensbyte 10: Static_Metadata_Descriptor	display_primarys_y[1], MSB
87:80	Gegevensbyte 11: Static_Metadata_Descriptor	display_primarys_x[2], LSB
95:88	Gegevensbyte 12: Static_Metadata_Descriptor	display_primarys_x[2], MSB
103:96	Gegevensbyte 13: Static_Metadata_Descriptor	display_primarys_y[2], LSB
111:104	Gegevensbyte 14: Static_Metadata_Descriptor	display_primarys_y[2], MSB
119:112	Gegevensbyte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Gegevensbyte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Gegevensbyte 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Gegevensbyte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Gegevensbyte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Gegevensbyte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Gegevensbyte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Gegevensbyte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Gegevensbyte 23: Static_Metadata_Descriptor	Maksimum ynhâld Light Level, LSB
191:184	Gegevensbyte 24: Static_Metadata_Descriptor	Maksimum ynhâld ljochtnivo, MSB
199:192	Gegevensbyte 25: Static_Metadata_Descriptor	Maksimum Frame-gemiddelde ljochtnivo, LSB
207:200	Gegevensbyte 26: Static_Metadata_Descriptor	Maksimum Frame-gemiddelde ljochtnivo, MSB
215:208	Reservearre
223:216	Reservearre

HDR-ynfoegje en filterjen útskeakelje
It útskeakeljen fan HDR-ynfoegje en -filter stelt jo yn steat om de werútstjoering fan HDR-ynhâld te ferifiearjen dy't al beskikber is yn 'e boarne-helpstream sûnder wiziging yn it RX-TX Retransmit-ûntwerp ex.ample.
Om ynfoegje en filterjen fan HDR InfoFrame út te skeakeljen:

1. Stel block_ext_hdr_infoframe yn op 1'b0 yn 'e rxtx_link.v file om it filterjen fan it HDR InfoFrame fan 'e Auxiliary-stream te foarkommen.
2. Set multiplexer_in0_valid fan 'e avalon_st_multiplexer-eksimplaar yn 'e altera_hdmi_aux_hdr.v file nei 1'b0 om te foarkommen dat de Auxiliary Packet Generator ekstra HDR InfoFrame foarmje en ynfoegje yn 'e TX Auxiliary stream.
   

3.6. Clocking Scheme
It klokskema yllustrearret de klokdomeinen yn it HDMI Intel FPGA IP-ûntwerp example.
figuer 26. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Pro Edition)figuer 27. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Standard Edition)Tabel 40. Clocking Scheme Signals

Klok	Sinjaal Namme yn Design	Beskriuwing
TX IOPLL/ TX PLL Referinsjeklok 1	hdmi_clk_in	Referinsjeklok nei de TX IOPLL en TX PLL. De klokfrekwinsje is itselde as de ferwachte TMDS-klokfrekwinsje fan it HDMI TX TMDS-klokkanaal. Foar dizze HDMI Intel FPGA IP-ûntwerp example, dizze klok is ferbûn mei de RX TMDS klok foar demonstraasje doel. Yn jo applikaasje moatte jo in tawijd klok leverje mei TMDS-klokfrekwinsje fan in programmeerbere oscillator foar bettere jitterprestaasjes. Noat: Brûk gjin transceiver RX-pin as in TX PLL-referinsjeklok. Jo ûntwerp sil net passe as jo de HDMI TX-refclk op in RX-pin pleatse.
TX Transceiver Clock Out	tx_clk	Klok út hersteld út de transceiver, en de frekwinsje fariearret ôfhinklik fan de gegevens taryf en symboalen per klok. TX transceiver klok út frekwinsje = Transceiver data rate/ (Symboal per klok*10)
TX PLL Serial Clock	tx_bonding_klokken	Serial snelle klok oanmakke troch TX PLL. De klokfrekwinsje wurdt ynsteld op basis fan de gegevensrate.
TX / RX Link Speed ​​Clock	ls_clk	Link snelheid klok. De link snelheid klok frekwinsje hinget ôf fan de ferwachte TMDS klok frekwinsje, oversampling faktor, symboalen per klok, en TMDS bit klok ratio.

		TMDS Bit Klokferhâlding	Link Speed ​​Clock Frequency
		0	TMDS klok frekwinsje / Symboal per klok
		1	TMDS klok frekwinsje * 4 / Symboal per klok
TX / RX fideoklok	vid_clk	Video data klok. De klokfrekwinsje fan fideogegevens wurdt ôflaat fan 'e TX-keppelingssnelheidsklok basearre op de kleurdjipte.
		TMDS Bit Klokferhâlding	Video Data Clock Frequency
		0	TMDS klok / Symboal per klok / Kleur djipte faktor
		1	TMDS klok *4 / Symboal per klok / Kleur djipte faktor
		Bits per kleur	Kleur djipte faktor
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS klok	tmds_clk_in	TMDS-klokkanaal fan 'e HDMI RX en ferbynt mei de referinsjeklok nei de IOPLL.
RX CDR Referinsjeklok 0 /TX PLL Referinsjeklok 0	fr_clk	Fergees rinnende referinsjeklok nei RX CDR en TX PLL. Dizze klok is nedich foar power-up kalibraasje.
RX CDR Referinsjeklok 1	iopll_outclk0	Ferwizing klok nei de RX CDR fan RX transceiver.
		Data Rate	RX Reference Clock Frequency
		Data rate <1 Gbps	5 × TMDS klok frekwinsje
		1 Gbps< Data rate <3.4 Gbps	TMDS klok frekwinsje
		Gegevensrate >3.4 Gbps	4 × TMDS klok frekwinsje
		• Data Rate <1 Gbps: Foar oversampling te foldwaan transceiver minimale gegevens taryf eask. • Data Rate> 3.4 Gbps: Om te kompensearjen foar de TMDS bitrate nei klok ratio fan 1/40 te behâlden de transceiver data rate to klok ratio op 1/10. Noat: Net brûke in transceiver RX pin as in CDR referinsje klok. Jo ûntwerp sil net passe as jo de HDMI RX-refclk op in RX-pin pleatse.
RX Transceiver Clock Out	rx_clk	Klok út hersteld út de transceiver, en de frekwinsje fariearret ôfhinklik fan de gegevens taryf en symboalen per klok. RX transceiver klok út frekwinsje = Transceiver data rate/ (Symboal per klok * 10)
Management Klok	mgmt_clk	In fergees rinnende 100 MHz klok foar dizze komponinten:

		• Avalon-MM Schnittstellen foar rekonfiguraasje - De eask foar frekwinsjeberik is tusken 100-125 MHz. •, PHY reset controller foar transceiver reset sequence - De eask foar frekwinsjeberik is tusken 1–500 MHz. • IOPLL Reconfiguration - De maksimale klokfrekwinsje is 100 MHz. • RX Rekonfiguraasje foar behear • CPU • I2C Master
I2C Klok	i2c_clk	In 100 MHz klok input dy't klokt I2C slave, SCDC registers yn de HDMI RX kearn, en EDID RAM.

Related Information

• Mei help fan Transceiver RX Pin as CDR Reference Clock
• Mei help fan Transceiver RX Pin as TX PLL Reference Clock

3.7. Interface Sinjalen
De tabellen listje de sinjalen foar it HDMI Intel FPGA IP-ûntwerp example.
Tabel 41. Top-Level Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
On-board Oscillator Signal
clk_fpga_b3_p	Ynfier	1	100 MHz frije rinnende klok foar kearnreferinsjeklok
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Ynfier	1	625 MHz frije rinnende klok foar transceiver referinsjeklok; dizze klok kin fan elke frekwinsje wêze

Brûker Push Buttons en LEDs
brûker_pb	Ynfier	1	Drukknop om de funksjonaliteit fan it HDMI Intel FPGA IP-ûntwerp te kontrolearjen
cpu_resetn	Ynfier	1	Global weromsette
brûker_led_g	Utfier	4	Griene LED display Ferwize nei Hardware Setup op side 89 foar mear ynformaasje oer de LED funksjes.
user_led_r	Utfier	4	Red LED display Ferwize nei Hardware Setup op side 89 foar mear ynformaasje oer de LED funksjes.

HDMI FMC-dochterkaartpins op FMC-poarte B
fmcb_gbtclk_m2c_p_0	Ynfier	1	HDMI RX TMDS klok
fmcb_dp_m2c_p	Ynfier	3	HDMI RX reade, griene en blauwe gegevenskanalen • Bitec dochterkaart revyzje 11 — [0]: RX TMDS Channel 1 (Grien) — [1]: RX TMDS Channel 2 (Read) — [2]: RX TMDS-kanaal 0 (blau) • Bitec dochterkaart revyzje 4 of 6 - [0]: RX TMDS Channel 1 (Grien) - polariteit omkeard - [1]: RX TMDS Channel 0 (Blauw) - polariteit omkeard - [2]: RX TMDS Channel 2 (Red) - polarity omkeard
fmcb_dp_c2m_p	Utfier	4	HDMI TX-klok, reade, griene en blauwe gegevenskanalen • Bitec dochterkaart revyzje 11 — [0]: TX TMDS-kanaal 2 (read) — [1]: TX TMDS Channel 1 (Grien) — [2]: TX TMDS-kanaal 0 (blau) - [3]: TX TMDS Clock Channel • Bitec dochterkaart revyzje 4 of 6 - [0]: TX TMDS Clock Channel — [1]: TX TMDS-kanaal 0 (blau) — [2]: TX TMDS Channel 1 (Grien) — [3]: TX TMDS-kanaal 2 (read)
fmcb_la_rx_p_9	Ynfier	1	HDMI RX + 5V macht detect
fmcb_la_rx_p_8	Inout	1	HDMI RX hot plug detect
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA foar DDC en SCDC
fmcb_la_tx_p_10	Ynfier	1	HDMI RX I2C SCL foar DDC en SCDC
fmcb_la_tx_p_12	Ynfier	1	HDMI TX hot plug detect
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA foar DDC en SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL foar DDC en SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA foar redriver kontrôle
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL foar redriver kontrôle

tabel 42. HDMI RX Top-Level Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette sinjalen
mgmt_clk	Ynfier	1	Systeem klok ynfier (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Ynfier	1	Fergees rinnende klok (625 MHz) foar primêre transceiver-referinsjeklok. Dizze klok is nedich foar kalibraasje fan 'e transceiver yn' e opstartstatus. Dizze klok kin fan elke frekwinsje wêze.
weromsette	Ynfier	1	Systeem weromsette ynfier

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette sinjalen
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Ynfier	1	Transceiver weromsette ynfier. Dit sinjaal wurdt beweard tidens it wikseljen fan referinsjeklokken (fan frije rinnende klok nei TMDS-klok) yn opstartstatus.
tmds_clk_in	Ynfier	1	HDMI RX TMDS klok
i2c_clk	Ynfier	1	Klok ynfier foar DDC en SCDC ynterface
vid_clk_out	Utfier	1	Video klok útfier
ls_clk_út	Utfier	1	Link snelheid klok útfier
sys_init	Utfier	1	Systeeminisjalisaasje om it systeem werom te setten by it opstarten

RX Transceiver en IOPLL sinjalen
rx_serial_data	Ynfier	3	HDMI serial gegevens nei de RX Native PHY
gxb_rx_ready	Utfier	1	Jout oan dat RX Native PHY klear is
gxb_rx_cal_busy_out	Utfier	3	RX Native PHY kalibraasje drok oan de transceiver arbiter
gxb_rx_cal_busy_in	Ynfier	3	Kalibraasje drok sinjaal fan de transceiver arbiter nei de RX Native PHY
iopll_locked	Utfier	1	Jou oan dat IOPLL is beskoattele
gxb_reconfig_write	Ynfier	3	Transceiver rekonfiguraasje Avalon-MM ynterface fan de RX Native PHY nei de transceiver arbiter
gxb_reconfig_read	Ynfier	3
gxb_reconfig_address	Ynfier	30
gxb_reconfig_writedata	Ynfier	96
gxb_reconfig_readdata	Utfier	96
gxb_reconfig_waitrequest	Utfier	3

RX Rekonfiguraasje Management
rx_reconfig_en	Utfier	1	RX Reconfiguration makket sinjaal mooglik
maatregel	Utfier	24	HDMI RX TMDS-klokfrekwinsjemjitting (yn 10 ms)
maat_jildich	Utfier	1	Jout oan dat it maatregelsinjaal jildich is
os	Utfier	1	oversampling faktor: • 0: Gjin oversampling • 1: 5× oersampling
reconfig_mgmt_write	Utfier	1	RX rekonfiguraasje behear Avalon ûnthâld-mapped ynterface oan transceiver arbiter
reconfig_mgmt_read	Utfier	1
reconfig_mgmt_address	Utfier	12

reconfig_mgmt_writedata	Utfier	32
reconfig_mgmt_readdata	Ynfier	32
reconfig_mgmt_waitrequest	Ynfier	1

HDMI RX Core sinjalen
TMDS_Bit_clock_Ratio	Utfier	1	SCDC register Schnittstellen
audio_de	Utfier	1	HDMI RX core audio ynterfaces Ferwize nei de seksje Sink Interfaces yn 'e HDMI Intel FPGA IP User Guide foar mear ynformaasje.
audio_data	Utfier	256
audio_info_ai	Utfier	48
audio_N	Utfier	20
audio_CTS	Utfier	20
audio_metadata	Utfier	165
audio_format	Utfier	5
aux_pkt_data	Utfier	72	HDMI RX core auxiliary ynterfaces Ferwize nei de seksje Sink Interfaces yn 'e HDMI Intel FPGA IP User Guide foar mear ynformaasje.
aux_pkt_addr	Utfier	6
aux_pkt_wr	Utfier	1
aux_data	Utfier	72
aux_sop	Utfier	1
aux_eop	Utfier	1
aux_valid	Utfier	1
aux_error	Utfier	1
gcp	Utfier	6	HDMI RX core sideband sinjalen Ferwize nei de seksje Sink Interfaces yn 'e HDMI Intel FPGA IP User Guide foar mear ynformaasje.
info_avi	Utfier	112
info_vsi	Utfier	61
colordepth_mgmt_sync	Utfier	2
vid_data	Utfier	N*48	HDMI RX kearn video havens Opmerking: N = symboalen per klok Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
vid_vsync	Utfier	N
vid_hsync	Utfier	N
vid_de	Utfier	N
wize	Utfier	1	HDMI RX kearn kontrôle en status havens Opmerking: N = symboalen per klok Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
ctrl	Utfier	N*6
op slot	Utfier	3
vid_lock	Utfier	1
yn_5v_power	Ynfier	1	HDMI RX 5V detect en hotplug detect Ferwize nei de Sink Interfaces seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC en SCDC ynterface
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM sinjalen
edid_ram_access	Ynfier	1	HDMI RX EDID RAM tagong ynterface. Befestigje edid_ram_access as jo wolle skriuwe of lêze fan 'e EDID RAM, oars moat dit sinjaal leech wurde hâlden.
edid_ram_address	Ynfier	8
edid_ram_write	Ynfier	1
edid_ram_read	Ynfier	1
edid_ram_readdata	Utfier	8
edid_ram_writedata	Ynfier	8
edid_ram_waitrequest	Utfier	1

tabel 43. HDMI TX Top-Level Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
Klok en weromsette sinjalen
mgmt_clk	Ynfier	1	Systeem klok ynfier (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Ynfier	1	Fergees rinnende klok (625 MHz) foar primêre transceiver-referinsjeklok. Dizze klok is nedich foar kalibraasje fan 'e transceiver yn' e opstartstatus. Dizze klok kin fan elke frekwinsje wêze.
weromsette	Ynfier	1	Systeem weromsette ynfier
hdmi_clk_in	Ynfier	1	Referinsjeklok nei TX IOPLL en TX PLL. De klokfrekwinsje is itselde as de TMDS-klokfrekwinsje.
vid_clk_out	Utfier	1	Video klok útfier
ls_clk_út	Utfier	1	Link snelheid klok útfier
sys_init	Utfier	1	Systeeminisjalisaasje om it systeem werom te setten by it opstarten
reset_xcvr	Ynfier	1	Weromsette nei TX transceiver
reset_pll	Ynfier	1	Weromsette nei IOPLL en TX PLL
reset_pll_reconfig	Utfier	1	Weromsette nei PLL rekonfiguraasje

TX Transceiver en IOPLL sinjalen
tx_serial_data	Utfier	4	HDMI-seriële gegevens fan 'e TX Native PHY
gxb_tx_ready	Utfier	1	Jout oan dat TX Native PHY klear is
gxb_tx_cal_busy_out	Utfier	4	TX Native PHY kalibraasje drok sinjaal nei de transceiver arbiter
gxb_tx_cal_busy_in	Ynfier	4	Kalibraasje drok sinjaal fan de transceiver arbiter nei de TX Native PHY

TX Transceiver en IOPLL sinjalen
iopll_locked	Utfier	1	Jou oan dat IOPLL is beskoattele
txpll_locked	Utfier	1	Jou oan dat TX PLL is beskoattele
gxb_reconfig_write	Ynfier	4	Transceiver rekonfiguraasje Avalon ûnthâld-kaart ynterface fan de TX Native PHY nei de transceiver arbiter
gxb_reconfig_read	Ynfier	4
gxb_reconfig_address	Ynfier	40
gxb_reconfig_writedata	Ynfier	128
gxb_reconfig_readdata	Utfier	128
gxb_reconfig_waitrequest	Utfier	4

TX IOPLL en TX PLL Rekonfiguraasje sinjalen
pll_reconfig_write/ tx_pll_reconfig_write	Ynfier	1	TX IOPLL / TX PLL rekonfiguraasje Avalon ûnthâld-mapped Schnittstellen
pll_reconfig_read/ tx_pll_reconfig_read	Ynfier	1
pll_reconfig_address/ tx_pll_reconfig_address	Ynfier	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Ynfier	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Utfier	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Utfier	1
os	Ynfier	2	oversampling faktor: • 0: Gjin oversampling • 1: 3× oersampling • 2: 4× oersampling • 3: 5× oersampling
maatregel	Ynfier	24	Jout de TMDS-klokfrekwinsje oan fan 'e útstjoerende fideo-resolúsje.

HDMI TX Core Sinjalen
ctrl	Ynfier	6*N	HDMI TX kearn kontrôle Schnittstellen Opmerking: N = Symboalen per klok Ferwize nei de boarne Interfaces seksje yn 'e HDMI Intel FPGA IP User Guide foar mear ynformaasje.
wize	Ynfier	1
TMDS_Bit_clock_Ratio	Ynfier	1	SCDC register Schnittstellen Ferwize nei de boarne-ynterfaces seksje yn 'e HDMI Intel FPGA IP-brûkersgids foar mear ynformaasje.
Scrambler_Enable	Ynfier	1
audio_de	Ynfier	1	HDMI TX core audio ynterfaces Ferwize nei de Boarne Schnittstellen seksje yn de HDMI Intel FPGA IP User Guide foar mear ynformaasje.
audio_mute	Ynfier	1
audio_data	Ynfier	256
fierder…

HDMI TX Core Sinjalen
audio_info_ai	Ynfier	49
audio_N	Ynfier	22
audio_CTS	Ynfier	22
audio_metadata	Ynfier	166
audio_format	Ynfier	5
i2c_master_write	Ynfier	1	TX I2C master Avalon ûnthâld-maped ynterface nei I2C master binnen de TX kearn. Noat: Dizze sinjalen binne beskikber allinne as jo ynskeakelje de Omfettet I2C parameter.
i2c_master_read	Ynfier	1
i2c_master_adres	Ynfier	4
i2c_master_writedata	Ynfier	32
i2c_master_readdata	Utfier	32
aux_ready	Utfier	1	HDMI TX core auxiliary ynterfaces Ferwize nei de boarne-ynterfaces seksje yn 'e HDMI Intel FPGA IP-brûkersgids foar mear ynformaasje.
aux_data	Ynfier	72
aux_sop	Ynfier	1
aux_eop	Ynfier	1
aux_valid	Ynfier	1
gcp	Ynfier	6	HDMI TX core sideband sinjalen Ferwize nei de boarne-ynterfaces seksje yn 'e HDMI Intel FPGA IP-brûkersgids foar mear ynformaasje.
info_avi	Ynfier	113
info_vsi	Ynfier	62
vid_data	Ynfier	N*48	HDMI TX kearn video havens Opmerking: N = symboalen per klok Ferwize nei de boarne-ynterfaces seksje yn 'e HDMI Intel FPGA IP-brûkersgids foar mear ynformaasje.
vid_vsync	Ynfier	N
vid_hsync	Ynfier	N
vid_de	Ynfier	N

I2C en Hot Plug Detect sinjalen
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Noat: As jo ​​oansette de Omfettet I2C parameter, dit sinjaal wurdt pleatst yn de TX kearn en sil net sichtber op dit nivo.	Utfier	1	I2C Master Avalon ûnthâld-mapped ynterfaces
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Noat: As jo ​​oansette de Omfettet I2C parameter, dit sinjaal wurdt pleatst yn de TX kearn en sil net sichtber op dit nivo.	Utfier	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Noat: As jo ​​oansette de Omfettet I2C parameter, dit sinjaal wurdt pleatst yn de TX kearn en sil net sichtber op dit nivo.	Ynfier	1
fierder…

I2C en Hot Plug Detect sinjalen
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Noat: As jo ​​oansette de Omfettet I2C parameter, dit sinjaal wurdt pleatst yn de TX kearn en sil net sichtber op dit nivo.	Ynfier	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Utfier	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Utfier	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Ynfier	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Ynfier	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC en SCDC ynterfaces
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C ynterface foar Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Utfier	1	Avalon ûnthâld-maped ynterfaces fan I2C master
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Ynfier	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Ynfier	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Utfier	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Ynfier	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Ynfier	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Utfier	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Utfier	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Ynfier	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Ynfier	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Utfier	8
fierder…

I2C en Hot Plug Detect sinjalen
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Ynfier	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Ynfier	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Utfier	1
hdmi_tx_hpd_n	Ynfier	1	HDMI TX hotplug detect Schnittstellen
tx_hpd_ack	Ynfier	1
tx_hpd_req	Utfier	1

tabel 44. Transceiver Arbiter Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
klk	Ynfier	1	Rekonfiguraasje klok. Dizze klok moat deselde klok diele mei de rekonfiguraasjebehearblokken.
weromsette	Ynfier	1	Weromsette sinjaal. Dizze reset moat deselde reset diele mei de rekonfiguraasjebehearblokken.
rx_rcfg_en	Ynfier	1	RX rekonfiguraasje ynskeakelje sinjaal
tx_rcfg_en	Ynfier	1	TX rekonfiguraasje ynskeakelje sinjaal
rx_rcfg_ch	Ynfier	2	Jout oan hokker kanaal wurde opnij konfigurearre op de RX kearn. Dit sinjaal moat altyd beweard bliuwe.
tx_rcfg_ch	Ynfier	2	Jout oan hokker kanaal wurde opnij konfigurearre op de TX kearn. Dit sinjaal moat altyd beweard bliuwe.
rx_reconfig_mgmt_write	Ynfier	1	Rekonfiguraasje Avalon-MM ynterfaces út de RX rekonfiguraasje behear
rx_reconfig_mgmt_read	Ynfier	1
rx_reconfig_mgmt_address	Ynfier	10
rx_reconfig_mgmt_writedata	Ynfier	32
rx_reconfig_mgmt_readdata	Utfier	32
rx_reconfig_mgmt_waitrequest	Utfier	1
tx_reconfig_mgmt_write	Ynfier	1	Rekonfiguraasje Avalon-MM ynterfaces út de TX rekonfiguraasje behear
tx_reconfig_mgmt_read	Ynfier	1
tx_reconfig_mgmt_address	Ynfier	10
tx_reconfig_mgmt_writedata	Ynfier	32
tx_reconfig_mgmt_readdata	Utfier	32
tx_reconfig_mgmt_waitrequest	Utfier	1
reconfig_write	Utfier	1	Rekonfiguraasje Avalon-MM ynterfaces nei de transceiver
reconfig_read	Utfier	1
fierder…

Sinjaal	Rjochting	Breedte	Beskriuwing
reconfig_address	Utfier	10
reconfig_writedata	Utfier	32
rx_reconfig_readdata	Ynfier	32
rx_reconfig_waitrequest	Ynfier	1
tx_reconfig_readdata	Ynfier	1
tx_reconfig_waitrequest	Ynfier	1
rx_cal_busy	Ynfier	1	Kalibraasjestatussinjaal fan 'e RX-transceiver
tx_cal_busy	Ynfier	1	Kalibraasjestatussinjaal fan 'e TX-transceiver
rx_reconfig_cal_busy	Utfier	1	Kalibraasjestatussinjaal nei de RX-transceiver PHY-resetkontrôle
tx_reconfig_cal_busy	Utfier	1	Kalibraasjestatussinjaal fan 'e TX-transceiver PHY-resetkontrôle

tabel 45. RX-TX Link sinjalen

Sinjaal	Rjochting	Breedte	Beskriuwing
weromsette	Ynfier	1	Weromsette nei de fideo / audio / auxiliary / sidebands FIFO buffer.
hdmi_tx_ls_clk	Ynfier	1	HDMI TX link snelheid klok
hdmi_rx_ls_clk	Ynfier	1	HDMI RX link snelheid klok
hdmi_tx_vid_clk	Ynfier	1	HDMI TX fideoklok
hdmi_rx_vid_clk	Ynfier	1	HDMI RX fideoklok
hdmi_rx_locked	Ynfier	3	Jout HDMI RX beskoattele status oan
hdmi_rx_de	Ynfier	N	HDMI RX-fideo-ynterfaces Opmerking: N = symboalen per klok
hdmi_rx_hsync	Ynfier	N
hdmi_rx_vsync	Ynfier	N
hdmi_rx_data	Ynfier	N * 48
rx_audio_format	Ynfier	5	HDMI RX audio ynterfaces
rx_audio_metadata	Ynfier	165
rx_audio_info_ai	Ynfier	48
rx_audio_CTS	Ynfier	20
rx_audio_N	Ynfier	20
rx_audio_de	Ynfier	1
rx_audio_data	Ynfier	256
rx_gcp	Ynfier	6	HDMI RX sideband ynterfaces
rx_info_avi	Ynfier	112
rx_info_vsi	Ynfier	61
fierder…

Sinjaal	Rjochting	Breedte	Beskriuwing
rx_aux_eop	Ynfier	1	HDMI RX auxiliary ynterfaces
rx_aux_sop	Ynfier	1
rx_aux_valid	Ynfier	1
rx_aux_data	Ynfier	72
hdmi_tx_de	Utfier	N	HDMI TX video Schnittstellen Opmerking: N = symboalen per klok
hdmi_tx_hsync	Utfier	N
hdmi_tx_vsync	Utfier	N
hdmi_tx_data	Utfier	N * 48
tx_audio_format	Utfier	5	HDMI TX audio ynterfaces
tx_audio_metadata	Utfier	165
tx_audio_info_ai	Utfier	48
tx_audio_CTS	Utfier	20
tx_audio_N	Utfier	20
tx_audio_de	Utfier	1
tx_audio_data	Utfier	256
tx_gcp	Utfier	6	HDMI TX sideband ynterfaces
tx_info_avi	Utfier	112
tx_info_vsi	Utfier	61
tx_aux_eop	Utfier	1	HDMI TX auxiliary ynterfaces
tx_aux_sop	Utfier	1
tx_aux_valid	Utfier	1
tx_aux_data	Utfier	72
tx_aux_ready	Utfier	1

tabel 46. Platfoarm Designer System Signals

Sinjaal	Rjochting	Breedte	Beskriuwing
cpu_clk (Intel Quartus Prime Standard Edition)	Ynfier	1	CPU klok
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Ynfier	1	CPU weromsette
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Ynfier	1	TMDS bit klok ferhâlding
measure_pio_external_connection_export	Ynfier	24	Ferwachte TMDS-klokfrekwinsje
fierder…

Sinjaal	Rjochting	Breedte	Beskriuwing
measure_valid_pio_external_connection_export t	Ynfier	1	Jout oan dat maatregel PIO jildich is
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Ynfier	1	I2C Master Schnittstellen
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Ynfier	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Utfier	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Utfier	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Ynfier	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Ynfier	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Utfier	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Utfier	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Utfier	3	I2C Master Avalon ûnthâld-mapped ynterfaces foar DDC en SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Utfier	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Ynfier	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Utfier	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Ynfier	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Utfier	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Utfier	3	I2C Master Avalon-ynterface yn kaart brocht foar Bitec-dochterkaartferzje 11, T1181-kontrôle
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Utfier	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Ynfier	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Utfier	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Ynfier	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Utfier	1
fierder…

Sinjaal	Rjochting	Breedte	Beskriuwing
edid_ram_access_pio_external_connection_exp ort	Utfier	1	EDID RAM tagong ynterfaces. Assert edid_ram_access_pio_ external_connection_ eksportearje as jo wolle skriuwe nei of lêze fan 'e EDID RAM op' e RX-top. Ferbine EDID RAM tagong Avalon-MM slave yn Platform Designer oan de EDID RAM ynterface op de top-nivo RX modules.
edid_ram_slave_translator_address	Utfier	8
edid_ram_slave_translator_write	Utfier	1
edid_ram_slave_translator_read	Utfier	1
edid_ram_slave_translator_readdata	Ynfier	8
edid_ram_slave_translator_writedata	Utfier	8
edid_ram_slave_translator_waitrequest	Ynfier	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Ynfier	1	RX PMA Rekonfiguraasje Avalon ûnthâld-mapped Schnittstellen
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Ynfier	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Utfier	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Utfier	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Utfier	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Utfier	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Ynfier	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Utfier	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Ynfier	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Ynfier	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Utfier	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Utfier	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Ynfier	1	TX PLL Rekonfiguraasje Avalon ûnthâld-mapped Schnittstellen
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Utfier	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Utfier	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Utfier	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Utfier	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Ynfier	32
fierder…

Sinjaal	Rjochting	Breedte	Beskriuwing
tx_pll_waitrequest_pio_external_connection_ eksportearje	Ynfier	1	TX PLL waitrequest
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Utfier	12	TX PMA Rekonfiguraasje Avalon ûnthâld-mapped Schnittstellen
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Utfier	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Utfier	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Ynfier	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Utfier	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Ynfier	1
tx_pma_waitrequest_pio_external_connection_ eksport	Ynfier	1	TX PMA waitrequest
tx_pma_cal_busy_pio_external_connection_exp ort	Ynfier	1	TX PMA Rekalibraasje drok
tx_pma_ch_export	Utfier	2	TX PMA Channels
tx_rcfg_en_pio_external_connection_export	Utfier	1	TX PMA Rekonfiguraasje ynskeakelje
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Utfier	32	TX IOPLL Rekonfiguraasje Avalon ûnthâld-mapped ynterfaces
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Ynfier	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Ynfier	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Utfier	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Utfier	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Utfier	1
tx_os_pio_external_connection_export	Utfier	2	oversampling faktor: • 0: Gjin oversampling • 1: 3× oersampling • 2: 4× oersampling • 3: 5× oersampling
tx_rst_pll_pio_external_connection_export	Utfier	1	Weromsette nei IOPLL en TX PLL
tx_rst_xcvr_pio_external_connection_export	Utfier	1	Weromsette nei TX Native PHY
wd_timer_resetrequest_reset	Utfier	1	Watchdog timer weromsette
color_depth_pio_external_connection_export	Ynfier	2	Kleur djipte
tx_hpd_ack_pio_external_connection_export	Utfier	1	Foar TX hotplug detect handshaking
tx_hpd_req_pio_external_connection_export	Ynfier	1

3.8. Untwerp RTL Parameters
Brûk de HDMI TX en RX Top RTL parameters om it ûntwerp oan te passen bvample.
De measte ûntwerpparameters binne te krijen yn 'e Design Exampljepper fan 'e HDMI Intel FPGA IP-parameterbewurker. Jo kinne noch feroarje it ûntwerp example ynstellings dy
makke yn de parameter bewurker fia de RTL parameters.

tabel 47. HDMI RX Top Parameters

Parameter	Wearde	Beskriuwing
SUPPORT_DEEP_COLOR	• 0: Gjin djippe kleur • 1: Djippe kleur	Bepaalt as de kearn djippe kleurformaten kodearje kin.
SUPPORT_AUXILIARY	• 0: Gjin AUX • 1: AUX	Bepaalt as de kodearring foar helpkanaal is opnommen.
SYMBOLS_PER_CLOCK	8	Unterstützt 8 symboalen per klok foar Intel Arria 10-apparaten.
SUPPORT_AUDIO	• 0: Gjin audio • 1: Audio	Bepaalt as de kearn audio kodearje kin.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (standertwearde)	Log basis 2 fan de EDID RAM grutte.
BITEC_DAUGHTER_CARD_REV	• 0: Net rjochte op alle Bitec HDMI dochter card • 4: Unterstützt Bitec HDMI dochter card revyzje 4 • 6: Targeting Bitec HDMI dochter card revyzje 6 •11: Targeting Bitec HDMI dochter card revision 11 (standert)	Spesifiseart de revyzje fan 'e brûkte Bitec HDMI-dochterkaart. As jo ​​​​de revyzje feroarje, kin it ûntwerp de transceiverkanalen wikselje en de polariteit omkeare neffens de Bitec HDMI-dochterkaarteasken. As jo ​​de parameter BITEC_DAUGHTER_CARD_REV op 0 ynstelle, makket it ûntwerp gjin feroaringen oan 'e transceiverkanalen en de polariteit.
POLARITY_INVERSION	• 0: Invert polarity • 1: Net invert polarity	Stel dizze parameter op 1 om de wearde fan elke bit fan 'e ynfiergegevens om te kearen. It ynstellen fan dizze parameter op 1 jout 4'b1111 ta oan de rx_polinv-poarte fan 'e RX-transceiver.

tabel 48. HDMI TX Top Parameters

Parameter	Wearde	Beskriuwing
USE_FPLL	1	Unterstützt fPLL as TX PLL allinich foar Intel Cyclone® 10 GX-apparaten. Stel dizze parameter altyd yn op 1.
SUPPORT_DEEP_COLOR	• 0: Gjin djippe kleur • 1: Djippe kleur	Bepaalt as de kearn djippe kleurformaten kodearje kin.
SUPPORT_AUXILIARY	• 0: Gjin AUX • 1: AUX	Bepaalt as de kodearring foar helpkanaal is opnommen.
SYMBOLS_PER_CLOCK	8	Unterstützt 8 symboalen per klok foar Intel Arria 10-apparaten.
fierder…

Parameter	Wearde	Beskriuwing
SUPPORT_AUDIO	• 0: Gjin audio • 1: Audio	Bepaalt as de kearn audio kodearje kin.
BITEC_DAUGHTER_CARD_REV	• 0: Net rjochte op alle Bitec HDMI dochter card • 4: Unterstützt Bitec HDMI dochter card revyzje 4 • 6: Targeting Bitec HDMI dochter card revyzje 6 • 11: Targeting Bitec HDMI dochter card revyzje 11 (standert)	Spesifiseart de revyzje fan 'e brûkte Bitec HDMI-dochterkaart. As jo ​​​​de revyzje feroarje, kin it ûntwerp de transceiverkanalen wikselje en de polariteit omkeare neffens de Bitec HDMI-dochterkaarteasken. As jo ​​de parameter BITEC_DAUGHTER_CARD_REV op 0 ynstelle, makket it ûntwerp gjin feroaringen oan 'e transceiverkanalen en de polariteit.
POLARITY_INVERSION	• 0: Invert polarity • 1: Net invert polarity	Stel dizze parameter op 1 om de wearde fan elke bit fan 'e ynfiergegevens om te kearen. It ynstellen fan dizze parameter op 1 jout 4'b1111 ta oan de tx_polinv-poarte fan 'e TX-transceiver.

3.9. Hardware ynstelle
It HDMI Intel FPGA IP-ûntwerp bglample is HDMI 2.0b steat en fiert in loopthrough demonstraasje foar in standert HDMI video stream.
Om de hardwaretest út te fieren, ferbine in HDMI-ynskeakele apparaat - lykas in grafyske kaart mei HDMI-ynterface - oan it Transceiver Native PHY RX-blok, en de HDMI-sink
ynfier.

1. De HDMI-sink dekodearret de poarte yn in standert fideostream en stjoert it nei de klokherstelkearn.
2. De HDMI RX-kearn dekodearret de fideo-, auxiliary- en audiogegevens dy't parallel oan 'e HDMI TX-kearn moatte wurde looped troch de DCFIFO.
3. De HDMI-boarnepoarte fan 'e FMC-dochterkaart stjoert it byld oer nei in monitor.

Noat:
As jo ​​​​in oare Intel FPGA-ûntwikkelingsboerd wolle brûke, moatte jo de apparaatopdrachten en de pinopdrachten feroarje. De transceiver analoge ynstelling wurdt hifke foar de Intel Arria 10 FPGA ûntwikkeling kit en Bitec HDMI 2.0 dochter card. Jo kinne de ynstellings foar jo eigen boerd wizigje.

tabel 49. On-board Push Button en brûker LED Funksjes

Drukknop / LED	Funksje
cpu_resetn	Druk ien kear om systeem weromsette út te fieren.
brûker_pb[0]	Druk ien kear om it HPD-sinjaal te wikseljen nei de standert HDMI-boarne.
brûker_pb[1]	• Druk en hâld om de TX-kearn te ynstruearjen om it DVI-kodearre sinjaal te stjoeren. • Release te stjoeren de HDMI kodearre sinjaal.
brûker_pb[2]	• Druk en hâld om de TX-kearn te ynstruearjen om te stopjen mei it ferstjoeren fan de InfoFrames fan 'e sydbânsinjalen. • Loslitte om it ferstjoeren fan de InfoFrames fan 'e sydbânsinjalen te ferfoljen.
USER_LED[0]	RX HDMI PLL lock status. • 0 = Untskoattele • 1 = Beskoattele
USER_LED[1]	RX transceiver klear status.
fierder…

Drukknop / LED	Funksje
	• 0 = Net klear • 1 = Klear
USER_LED[2]	RX HDMI core lock status. • 0 = Op syn minst 1 kanaal ûntskoattele • 1 = Alle 3 kanalen beskoattele
USER_LED[3]	RX oerampling status. • 0 = Non-oversampled (gegevensrate> 1,000 Mbps yn Intel Arria 10-apparaat) • 1 = Oversampled (gegevensrate <100 Mbps yn Intel Arria 10-apparaat)
USER_LED[4]	TX HDMI PLL lock status. • 0 = Untskoattele • 1 = Beskoattele
USER_LED[5]	TX transceiver klear status. • 0 = Net klear • 1 = Klear
USER_LED[6]	TX transceiver PLL lock status. • 0 = Untskoattele • 1 = Beskoattele
USER_LED[7]	TX oerampling status. • 0 = Non-oversampled (gegevensrate> 1,000 Mbps yn Intel Arria 10-apparaat) • 1 = Oversampled (gegevensrate <1,000 Mbps yn Intel Arria 10-apparaat)

3.10. Simulaasje Testbench
De simulaasjetestbank simulearret de HDMI TX-seriële loopback nei de RX-kearn.
Noat:
Dizze simulaasjetestbank wurdt net stipe foar ûntwerpen mei de I2C-parameter opnimme ynskeakele.

3. HDMI 2.0 Design Example (Stipe FRL = 0)
683156 | 2022.12.27
figuer 28. HDMI Intel FPGA IP Simulaasje Testbench Block Diagram

tabel 50. Testbench Components

Komponint	Beskriuwing
Fideo TPG	De fideotestpatroangenerator (TPG) leveret de fideostimulus.
Audio S.ample Gen	De audio sample generator jout audio sample stimulus. De generator genereart in tanimmend testgegevenspatroan dat wurdt oerdroegen fia it audiokanaal.
Oer Sample Gen	De aux sample generator jout de helptiidwurd sample stimulus. De generator genereart in fêste gegevens dy't moatte wurde oerdroegen fan 'e stjoerder.
CRC kontrolearje	Dizze kontrôler ferifiearret as de TX-transceiver herstelde klokfrekwinsje oerienkomt mei de winske gegevensrate.
Kontrolearje audiogegevens	De kontrôle foar audiogegevens fergeliket oft it tanimmende testgegevenspatroan goed ûntfongen en dekodearre is.
Aux Data Check	De aux-gegevenskontrôle fergeliket oft de ferwachte aux-gegevens goed ûntfongen en dekodearre wurde oan 'e ûntfangerkant.

De HDMI-simulaasjetestbank docht de folgjende ferifikaasjetests:

HDMI Feature	Ferifikaasje
Fideo gegevens	• De testbench ymplementearret CRC-kontrôle op 'e ynfier- en útfierfideo. • It kontrolearret de CRC wearde fan de oerdroegen gegevens tsjin de CRC berekkene yn de ûntfongen fideo gegevens. • De testbank fiert dan de kontrôle nei it opspoaren fan 4 stabile V-SYNC-sinjalen fan 'e ûntfanger.
Auxiliary gegevens	• De aux sample generator generearret in fêste gegevens wurde oerdroegen út de stjoerder. • Oan de ûntfanger kant fergeliket de generator oft de ferwachte helptiidwurd gegevens ûntfongen en dekodearre korrekt.
Audio data	• De audio sample generator genereart in tanimmend testgegevenspatroan dat wurdt oerdroegen fia it audiokanaal. • Oan 'e ûntfangerkant kontrolearret en fergeliket de audiogegevenskontrôler oft it tanimmende testgegevenspatroan goed ûntfongen en dekodearre is.

In suksesfolle simulaasje einiget mei it folgjende berjocht:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
#BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulaasjepas

tabel 51. HDMI Intel FPGA IP Design Example Stipe Simulators

Simulator	Verilog HDL	VHDL
ModelSim - Intel FPGA Edition / ModelSim - Intel FPGA Starter Edition	Ja	Ja
VCS/VCS MX	Ja	Ja
Riviera-PRO	Ja	Ja
Xcelium Parallel	Ja	Nee

3.11. It opwurdearjen fan jo ûntwerp
tabel 52. HDMI Design Example Kompatibiliteit mei foarige Intel Quartus Prime Pro Edition Software Ferzje

Design Example Fariant	Mooglikheid om te upgrade nei Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Untwerp Example (Stipe FRL = 0)	Nee

Foar elk net-kompatibel ûntwerp examples, jo moatte it folgjende dwaan:

1. Generearje in nij ûntwerp example yn 'e hjoeddeistige Intel Quartus Prime Pro Edition-softwareferzje mei deselde konfiguraasjes fan jo besteande ûntwerp.
2. Ferlykje it hiele ûntwerp example map mei it ûntwerp example generearre mei de foarige Intel Quartus Prime Pro Edition-softwareferzje. Port oer de wizigingen fûn.

HDCP Over HDMI 2.0/2.1 Design Example

De HDCP oer HDMI hardware-ûntwerp bglample helpt jo om de funksjonaliteit fan 'e HDCP-funksje te evaluearjen en kinne jo de funksje brûke yn jo Intel Arria 10-ûntwerpen.
Noat:
De HDCP-funksje is net opnommen yn 'e Intel Quartus Prime Pro Edition-software. Om tagong te krijen ta de HDCP-funksje, nim dan kontakt op mei Intel op https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Digital Content Protection (HDCP) mei hege bânbreedte
High-bandwidth Digital Content Protection (HDCP) is in foarm fan beskerming fan digitale rjochten om in feilige ferbining te meitsjen tusken de boarne nei it display.
Intel makke de orizjinele technology, dy't lisinsearre is troch de groep Digital Content Protection LLC. HDCP is in metoade foar kopieerbeskerming wêrby't de audio-/fideostream fersifere is tusken de stjoerder en de ûntfanger, en beskermet it tsjin yllegaal kopiearjen.
De HDCP-funksjes folget HDCP-spesifikaasjeferzje 1.4 en HDCP-spesifikaasjeferzje 2.3.
De HDCP 1.4 en HDCP 2.3 IP's fiere alle berekkeningen binnen de hardware-kearnlogika sûnder fertroulike wearden (lykas priveekaai en sesjekaai) dy't tagonklik binne fan bûten it fersifere IP.

tabel 53. HDCP IP Funksjes

HDCP IP	Funksjes
HDCP 1.4 IP	• Autentikaasje útwikseling - Berekkening fan haadkaai (Km) - Generaasje fan willekeurige An - Berekkening fan sesjekaai (Ks), M0 en R0. • Autentikaasje mei repeater - Berekkening en ferifikaasje fan V en V' • Link yntegriteit ferifikaasje - Berekkening fan frame-kaai (Ki), Mi en Ri.
fierder…

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

ISO
9001:2015
Registrearre

HDCP IP	Funksjes
	• Alle kodearingsmodi ynklusyf hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher en hdcpRngCipher • Orizjinele fersifering status signaling (DVI) en ferbettere fersifering status signaling (HDMI) • True random number generator (TRNG) - Hardware basearre, folsleine digitale ymplemintaasje en net-deterministyske willekeurige getallengenerator
HDCP 2.3 IP	• Master Key (km), Session Key (ks) en nonce (rn, riv) generaasje - Compliant to NIST.SP800-90A willekeurige getal generaasje • Autentikaasje en kaai útwikseling - Generaasje fan willekeurige nûmers foar rtx en rrx konform oan NIST.SP800-90A generaasje fan willekeurige nûmers - Hântekeningferifikaasje fan ûntfangersertifikaat (certrx) mei DCP iepenbiere kaai (kpubdcp) - 3072 bits RSASSA-PKCS#1 v1.5 - RSAES-OAEP (PKCS#1 v2.1) fersifering en ûntsifering fan Master Key (km) - Oflieding fan kd (dkey0, dkey1) mei AES-CTR-modus - Berekkening en ferifikaasje fan H en H' - Berekkening fan Ekh (km) en km (pairing) • Autentikaasje mei repeater - Berekkening en ferifikaasje fan V en V' - Berekkening en ferifikaasje fan M en M' • Systeemfernijberens (SRM) - SRM-hantekeningferifikaasje mei kpubdcp - 3072 bits RSASSA-PKCS#1 v1.5 • Sesje Key útwikseling • Generaasje en berekkening fan Edkey (ks) en riv. • Oflieding fan dkey2 mei help fan AES-CTR modus • Locality Check - Berekkening en ferifikaasje fan L en L' - Generaasje fan nonce (rn) • Datastream behear - AES-CTR-modus basearre kaaistreamgeneraasje • Asymmetryske krypto-algoritmen - RSA mei modulus lingte fan 1024 (kpubrx) en 3072 (kpubdcp) bits - RSA-CRT (Sineeske reststelling) mei moduluslingte fan 512 (kprivrx) bits en eksponintlingte fan 512 (kprivrx) bits • Low-nivo kryptographic funksje - Symmetryske krypto-algoritmen • AES-CTR modus mei in kaai lingte fan 128 bits - Hash, MGF en HMAC algoritmen • SHA256 • HMAC-SHA256 • MGF1-SHA256 - True random number generator (TRNG) • NIST.SP800-90A compliant • Hardware basearre, folsleine digitale ymplemintaasje en net-deterministyske willekeurige getallengenerator

4.1.1. HDCP Over HDMI Design Example Arsjitektuer
De HDCP-funksje beskermet gegevens as de gegevens wurde oerbrocht tusken apparaten ferbûn fia in HDMI of oare HDCP-beskerme digitale ynterfaces.
De HDCP-beskerme systemen omfetsje trije soarten apparaten:

4. HDCP Over HDMI 2.0 / 2.1 Design Example
683156 | 2022.12.27
• Boarnen (TX)
• Sinks (RX)
• Repeaters
Dit ûntwerp eksample demonstrearret it HDCP-systeem yn in repeater-apparaat wêr't it gegevens akseptearret, ûntsiferet, dan de gegevens opnij fersiferet, en úteinlik gegevens opnij ferstjoert. Repeaters hawwe sawol HDMI-ynputen as útgongen. It instantiearret de FIFO-buffers om in direkte HDMI-fideostreampass-through út te fieren tusken de HDMI-sink en boarne. It kin wat sinjaalferwurking útfiere, lykas it konvertearjen fan fideo's yn in formaat mei hegere resolúsje troch de FIFO-buffers te ferfangen mei de IP-kearnen fan 'e Video and Image Processing (VIP) Suite.

figuer 29. HDCP Over HDMI Design Example Blokdiagram

De folgjende beskriuwingen oer de arsjitektuer fan it ûntwerp example oerienkomt mei de HDCP oer HDMI design exampit blokdiagram. Wannear SUPPORT FRL = 1 of
SUPPORT HDCP KEY MANAGEMENT = 1, it ûntwerp exampde hiërargy is wat oars as figuer 29 op side 95, mar de ûnderlizzende HDCP-funksjes bliuwe de
selde.

1. De HDCP1x en HDCP2x binne IP's dy't beskikber binne fia de HDMI Intel FPGA IP-parameterbewurker. As jo ​​de HDMI IP ynstelle yn de parameter bewurker, kinne jo ynskeakelje en befetsje of HDCP1x of HDCP2x of beide IPs as ûnderdiel fan it subsysteem. Mei beide HDCP IP's ynskeakele, konfigurearret de HDMI IP himsels yn 'e kaskadetopology wêr't de HDCP2x en HDCP1x IP's efterinoar ferbûn binne.
   • De HDCP-útgong-ynterface fan 'e HDMI TX stjoert unfersifere audiofideogegevens.
   • De net-fersifere gegevens wurde fersifere troch it aktive HDCP-blok en weromstjoerd yn 'e HDMI TX oer de HDCP Ingress-ynterface foar oerdracht oer de keppeling.
   • It CPU-subsysteem as de autentikaasjemasterkontrôler soarget derfoar dat allinich ien fan 'e HDCP TX IP's op elk momint aktyf is en de oare is passyf.
   • Lykas de HDCP RX ek ûntsiferje gegevens ûntfongen oer de keppeling fan in eksterne HDCP TX.
2. Jo moatte de HDCP IP's programmearje mei Digital Content Protection (DCP) útjûn produksjekaaien. Laad de folgjende kaaien:
   tabel 54. DCP-útjûn Production Keys
   

   HDCP	TX / RX	Keys
   HDCP2x	TX	16 bytes: Global Constant (lc128)
   	RX	• 16 bytes (itselde as TX): Global Constant (lc128) • 320 bytes: RSA Private Key (kprivrx) • 522 bytes: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 bytes: TX Key Selection Vector (Aksv) • 280 bytes: TX Private Device Keys (Akeys)
   	RX	• 5 bytes: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   It ûntwerp eksample ymplemintearret de kaai oantinkens as ienfâldige dual-port, dual-clock syngroane RAM. Foar lytse kaaigrutte lykas HDCP2x TX ymplementearret de IP it kaaiûnthâld mei registers yn reguliere logika.
   Opmerking: Intel leveret de HDCP-produksjekaaien net mei it ûntwerp example of Intel FPGA IPs ûnder alle omstannichheden. Om de HDCP IP's te brûken as it ûntwerp bglample, jo moatte in HDCP-adopter wurde en de produksjekaaien direkt krije fan 'e Digital Content Protection LLC (DCP).
   Om it ûntwerp út te fieren example, jo of bewurkje de kaai ûnthâld files op kompilaasjetiid om de produksjekaaien op te nimmen of logyske blokken te ymplementearjen om de produksjekaaien feilich te lêzen fan in ekstern opslachapparaat en se te skriuwen yn 'e kaai oantinkens by run tiid.

3. Jo kinne de kryptografyske funksjes yn 'e HDCP2x IP klokje mei elke frekwinsje oant 200 MHz. De frekwinsje fan dizze klok bepaalt hoe fluch de
   HDCP2x-ferifikaasje wurket. Jo kinne kieze om de 100 MHz-klok te dielen dy't brûkt wurdt foar Nios II-prosessor, mar de autentikaasjelatens soe ferdûbele wurde yn ferliking mei it brûken fan in 200 MHz-klok.
4. De wearden dy't moatte wurde útwiksele tusken de HDCP TX en de HDCP RX wurde kommunisearre oer de HDMI DDC ynterface (I2 C serial ynterface) fan de HDCP-
   beskerme ynterface. De HDCP RX moat in logysk apparaat op 'e I2C-bus presintearje foar elke keppeling dy't it stipet. De I2C-slave wurdt duplisearre foar HDCP-poarte mei apparaatadres fan 0x74. It rydt de HDCP-registerpoarte (Avalon-MM) fan sawol de HDCP2x as HDCP1x RX IP's.
5. De HDMI TX brûkt de IC-master om de EDID fan RX te lêzen en de SCDC-gegevens oer te bringen dy't nedich binne foar HDMI 2.0-operaasje nei RX. Deselde I2C-master dy't wurdt dreaun troch de Nios II-prosessor wurdt ek brûkt om de HDCP-berjochten oer te bringen tusken TX en RX. De I2C-master is ynbêde yn it CPU-subsysteem.
6. De Nios II-prosessor fungearret as de master yn it autentikaasjeprotokol en driuwt de kontrôle- en statusregisters (Avalon-MM) fan sawol de HDCP2x as HDCP1x TX
   IPs. De softwarebestjoerders ymplementearje de steatmasine foar ferifikaasjeprotokol ynklusyf ferifikaasje fan sertifikaatûndertekening, masterkaai-útwikseling, lokaasjekontrôle, sesje-kaai-útwikseling, pairing, kontrôle fan linkintegriteit (HDCP1x), en autentikaasje mei repeaters, lykas propagaasje fan topologyynformaasje en propagaasje fan streambehearynformaasje. De softwarebestjoerders ymplementearje gjin fan 'e kryptografyske funksjes nedich troch it autentikaasjeprotokol. Ynstee implementeart de HDCP IP-hardware alle kryptografyske funksjes dy't garandearje dat gjin fertroulike wearden tagonklik wurde kinne.
   7. Yn in wiere repeater-demonstraasje wêr't propagearjen fan topology-ynformaasje streamôfwerts fereaske is, driuwt de Nios II-prosessor de Repeater Message Port (Avalon-MM) fan sawol HDCP2x as HDCP1x RX IPs. De Nios II-prosessor wisket de RX REPEATER-bit nei 0 as it detektearret dat de ferbûne streamôfwerts net HDCP-kapabel is of as gjin streamôfwerts ferbûn is. Sûnder streamôfwertsferbining is it RX-systeem no in einpuntûntfanger, ynstee fan in repeater. Oarsom set de Nios II-prosessor de RX REPEATER-bit yn op 1 by it opspoaren fan de streamôfwerts is HDCP-kapabel.

4.2. Nios II Prozessor Software Flow
It Nios II-softwareflowchart omfettet de HDCP-ferifikaasjekontrôles oer HDMI-applikaasje.
figuer 30. Nios II Prozessor Software Flowchart

1. De Nios II-software initialisearret en reset de HDMI TX PLL, TX-transceiver PHY, I2C-master en de eksterne TI-retimer.
2. De Nios II-software ûndersiket periodyk taryfdeteksje jildich sinjaal fan RX-rate-deteksjekring om te bepalen oft fideoresolúsje is feroare en as TX-rekonfiguraasje fereaske is. De software ûndersiket ek it TX hot-plug-deteksjesinjaal om te bepalen oft in TX hot-plug-evenemint bard is.
3. As in jildich sinjaal ûntfongen is fan RX-rate-deteksje-sirkwy, lêst de Nios II-software de SCDC- en klokdjiptewearden fan 'e HDMI RX en helje de klokfrekwinsjeband op basearre op it ûntdutsen taryf om te bepalen oft HDMI TX PLL en transceiver PHY-rekonfiguraasje nedich binne. As TX-rekonfiguraasje fereaske is, befelt de Nios II-software de I2C-master om de SCDC-wearde oer te stjoeren nei eksterne RX. It kommando dan om de HDMI TX PLL en TX-transceiver opnij te konfigurearjen
   PHY, folge troch apparaat opnij kalibraasje, en reset folchoarder. As it taryf net feroaret, is gjin TX-rekonfiguraasje noch HDCP-re-autentikaasje nedich.
4. As in TX hot-plug-evenemint bard is, befelet de Nios II-software de I2C-master om de SCDC-wearde oer te stjoeren nei eksterne RX, en dan EDID fan RX te lêzen
   en update de ynterne EDID RAM. De software propagearret dan de EDID-ynformaasje nei de streamop.
5. De Nios II-software begjint de HDCP-aktiviteit troch de I2C-master te befeljen om offset 0x50 te lêzen fan eksterne RX om te detektearjen as de streamôfwert HDCP-kapabel is, of
   oars:
   • As de weromjûn HDCP2Version wearde is 1, is de streamôfwerts HDCP2xcapable.
   • As de weromkommende wearde fan 'e hiele 0x50-lêzen 0's binne, is de streamôfwert HDCP1x-kapabel.
   • As de weromkommende wearde fan 'e hiele 0x50-lêzen 1's binne, is de streamôfwerts of net HDCP-kapabel of ynaktyf.
   • As de streamôfwerts earder net HDCP-kapabel of ynaktyf is, mar op it stuit HDCP-kapabel is, set de software de REPEATER-bit fan 'e repeater streamop (RX) op 1 om oan te jaan dat de RX no in repeater is.
   • As de streamôfwerts earder HDCP-kapabel is, mar op it stuit net HDCP-kapabel of ynaktyf is, stelt de software de REPEATER-bit fan op 0 om oan te jaan dat de RX no in einpuntûntfanger is.
6. De software inisjearret it HDCP2x-ferifikaasjeprotokol dat ferifikaasje fan RX-sertifikaat-hântekening, masterkaai-útwikseling, lokaasjekontrôle, sesje-kaai-útwikseling, pairing, autentikaasje mei repeaters omfettet, lykas propagaasje fan topology-ynformaasje.
7. Wannear't yn authentisearre steat, de Nios II-software de I2C-master opdracht om it RxStatus-register te ûndersiikjen fan eksterne RX, en as de software detektearret dat it REAUTH_REQ-bit is ynsteld, inisjearret it opnij autentikaasje en skeakelet TX-fersifering út.
8. As de streamôfwerts in repeater is en it READY-bit fan it RxStatus-register is ynsteld op 1, jout dit normaal oan dat de streamôfwerts topology feroare is. Dat, de Nios II-software befelt de I2C-master om de ReceiverID_List fan streamôf te lêzen en de list te ferifiearjen. As de list jildich is en gjin topologyflater wurdt ûntdutsen, giet de software troch nei de module Content Stream Management. Oars, inisjearret it opnij autentikaasje en skeakelet TX-fersifering út.
9. De Nios II-software taret de ReceiverID_List- en RxInfo-wearden op en skriuwt dan nei de Avalon-MM Repeater-berjochtpoarte fan 'e repeater streamop (RX). De RX propagearret dan de list nei eksterne TX (streamop).
10. Ferifikaasje is op dit punt foltôge. De software makket TX-fersifering mooglik.
11. De software inisjearret it HDCP1x-ferifikaasjeprotokol dat kaai-útwikseling en autentikaasje omfettet mei repeaters.
12. De Nios II-software fiert kontrôle fan keppelingsintegriteit út troch Ri' en Ri te lêzen en te fergelykjen fan respektivelik eksterne RX (streamôf) en HDCP1x TX. As de wearden
    net oerien, dit jout ferlies fan syngronisaasje en de software inisjearret reauthentication en skeakelet TX fersifering.
13. As de streamôfwerts in repeater is en it READY-bit fan it Bcaps-register is ynsteld op 1, jout dit meastentiids oan dat de streamôfwerts topology feroare is. Dat, de Nios II-software beveelt de I2C-master om de KSV-listwearde fan streamôf te lêzen en de list te ferifiearjen. As de list is jildich en gjin topology flater wurdt ûntdutsen, de software taret de KSV list en Bstatus wearde en skriuwt nei de Avalon-MM Repeater Berjocht haven fan de repeater streamop (RX). De RX propagearret dan de list nei eksterne TX (streamop). Oars, inisjearret it reautentikaasje en skeakelet TX-fersifering út.

4.3. Design Walkthrough
It ynstellen en útfieren fan it HDCP oer HDMI-ûntwerp bglample bestiet út fiif stages.

1. Stel de hardware yn.
2. Generearje it ûntwerp.
3. Bewurkje de HDCP kaai ûnthâld files om jo HDCP-produksjekaaien op te nimmen.
   in. Bewarje gewoane HDCP-produksjekaaien yn 'e FPGA (Support HDCP Key Management = 0)
   b. Bewarje fersifere HDCP-produksjekaaien yn it eksterne flashûnthâld as EEPROM (Support HDCP Key Management = 1)
4. Kompilearje it ûntwerp.
5. View de resultaten.

4.3.1. Set de Hardware yn
De earste stage fan de demonstraasje is it ynstellen fan de hardware.
As SUPPORT FRL = 0, folgje dizze stappen om de hardware foar de demonstraasje yn te stellen:

1. Ferbine de Bitec HDMI 2.0 FMC-dochterkaart (ferzje 11) mei de Arria 10 GX-ûntwikkelingskit by FMC-poarte B.
2. Ferbine de Arria 10 GX-ûntwikkelingskit oan jo PC mei in USB-kabel.
3. Ferbine in HDMI-kabel fan 'e HDMI RX-ferbining op' e Bitec HDMI 2.0 FMC-dochterkaart nei in HDCP-ynskeakele HDMI-apparaat, lykas in grafyske kaart mei HDMI-útfier.
4. Ferbine in oare HDMI-kabel fan 'e HDMI TX-ferbining op' e Bitec HDMI 2.0 FMC-dochterkaart nei in HDCP-ynskeakele HDMI-apparaat, lykas in televyzje mei HDMI-ynfier.

Wannear SUPPORT FRL = 1, folgje dizze stappen foar it ynstellen fan de hardware foar de demonstraasje:

1. Ferbine de Bitec HDMI 2.1 FMC-dochterkaart (ferzje 9) mei de Arria 10 GX-ûntwikkelingskit by FMC-poarte B.
2. Ferbine de Arria 10 GX-ûntwikkelingskit oan jo PC mei in USB-kabel.
3. Ferbine in HDMI 2.1 Category 3-kabels fan HDMI RX-ferbining op 'e Bitec HDMI 2.1 FMC-dochterkaart nei in HDCP-ynskeakele HDMI 2.1-boarne, lykas Quantum Data 980 48G Generator.
4. Ferbine in oare HDMI 2.1-kategory 3-kabel fan 'e HDMI TX-ferbining op' e Bitec HDMI 2.1 FMC-dochterkaart nei in HDCP-ynskeakele HDMI 2.1-sink, lykas
   Quantum Data 980 48G Analyzer.

4.3.2. Generearje it ûntwerp
Nei it ynstellen fan de hardware, moatte jo it ûntwerp generearje.
Foardat jo begjinne, soargje derfoar dat jo de HDCP-funksje ynstalleare yn 'e Intel Quartus Prime Pro Edition-software.

1. Klik Tools ➤ IP Catalog, en selektearje Intel Arria 10 as de doelapparaatfamylje.
   Noat: It HDCP-ûntwerp example stipet allinnich Intel Arria 10 en Intel Stratix® 10 apparaten.
2. Yn 'e IP-katalogus sykje en dûbelklikje op HDMI Intel FPGA IP. It finster Nije IP-fariaasje ferskynt.
3. Spesifisearje in namme op it heechste nivo foar jo oanpaste IP-fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .qsys of .ip.
4. Klik OK. De parameter bewurker ferskynt.
5. Konfigurearje op it ljepblêd IP de winske parameters foar sawol TX as RX.
6. Skeakelje de Support HDCP 1.4 of Support HDCP 2.3 parameter yn om it HDCP-ûntwerp te generearjen, bygelyksample.
7. Skeakelje de Support HDCP Key Management parameter as jo de HDCP-produksjekaai opslaan wolle yn in fersifere formaat yn it eksterne flashûnthâld as EEPROM. Skeakelje oars de parameter Support HDCP Key Management út om de HDCP-produksjekaai yn gewoan formaat yn 'e FPGA op te slaan.
8. Op it ûntwerp Example ljepper, selektearje Arria 10 HDMI RX-TX Retransmit.
9. Selektearje Synthesis om it hardware-ûntwerp te generearjen bglample.
10. Foar Generate File Opmaak, selektearje Verilog of VHDL.
11. Foar Target Development Kit, selektearje Arria 10 GX FPGA Development Kit. As jo ​​​​de ûntwikkelingskit selektearje, dan feroaret it doelapparaat (selekteare yn stap 4) om te passen by it apparaat op 'e ûntwikkelingskit. Foar Arria 10 GX FPGA Development Kit is it standertapparaat 10AX115S2F45I1SG.
12. Klik Generearje Example Untwerp om it projekt te generearjen files en de software Executable and Linking Format (ELF) programmearring file.

4.3.3. Omfetsje HDCP-produksjekaaien
4.3.3.1. Bewarje gewoane HDCP-produksjekaaien yn 'e FPGA (Support HDCP Key Management = 0)
Nei it generearjen fan it ûntwerp, bewurkje it HDCP-kaaiûnthâld files om jo produksjekaaien op te nimmen.
Om de produksjekaaien op te nimmen, folgje dizze stappen.

1. Sykje de folgjende kaai ûnthâld files yn de /rtl/hdcp/ map:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Iepenje de hdcp2x_rx_kmem.v file en sykje de foarôf definieare faks-kaai R1 foar Iepenbier sertifikaat fan ûntfanger en RX Private Key en Global Constant lykas werjûn yn 'e examples ûnder.
   figuer 31. Wire Array fan Faksimile Key R1 foar Receiver Iepenbier Sertifikaat
   figuer 32. Wire Array fan Faksimile Key R1 foar RX Private Key en Global Constant
   
3. Sykje de plakhâlder foar de produksjekaaien en ferfange mei jo eigen produksjekaaien yn har respektivelike draadarray yn grutte endian-formaat.
   figuer 33. Wire Array fan HDCP Production Keys (Placeholder)
   
4. Werhelje stap 3 foar alle oare kaai ûnthâld files. As jo ​​klear binne mei it opnimmen fan jo produksjekaaien yn al it kaaiûnthâld files, soargje derfoar dat de USE_FACSIMILE parameter is ynsteld op 0 by it ûntwerp exampit boppeste nivo file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping fan DCP Key Files
De folgjende seksjes beskriuwt de mapping fan de HDCP produksje kaaien opslein yn DCP kaai files yn 'e wire array fan de HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v en hdcp1x_rx_kmem.v files
Foar hdcp1x_tx_kmem.v en hdcp1x_rx_kmem.v files

• Dizze twa files diele itselde formaat.
• Om de juste HDCP1 TX DCP-kaai te identifisearjen file foar hdcp1x_tx_kmem.v, soargje derfoar dat de earste 4 bytes fan de file binne "0x01, 0x00, 0x00, 0x00".
• Om de juste HDCP1 RX DCP-kaai te identifisearjen file foar hdcp1x_rx_kmem.v, soargje derfoar dat de earste 4 bytes fan de file binne "0x02, 0x00, 0x00, 0x00".
• De kaaien yn 'e DCP-kaai files binne yn lyts-endian formaat. Te brûken yn kmem files, jo moatte omsette se yn big-endian.

figuer 34. Byte mapping út HDCP1 TX DCP kaai file yn hdcp1x_tx_kmem.v

Noat:
It bytenûmer wurdt werjûn yn ûndersteande opmaak:

• Kaaigrutte yn bytes * kaainûmer + bytenûmer yn hjoeddeistige rige + konstante offset + rigegrutte yn bytes * rigenûmer.
• 308 * n jout oan dat elke kaai set hat 308 bytes.
• 7 * y jout oan dat elke rige hat 7 bytes.

figuer 35. HDCP1 TX DCP kaai file folje mei junk wearden

figuer 36. Wire Arrays fan hdcp1x_tx_kmem.v
Example fan hdcp1x_tx_kmem.v en hoe't syn draadarrays kaartsje nei de eksample fan HDCP1 TX DCP kaai file yn figuer 35 op side 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Foar hdcp2x_rx_kmem.v file

• Om de juste HDCP2 RX DCP-kaai te identifisearjen file foar hdcp2x_rx_kmem.v, soargje derfoar dat de earste 4 bytes fan de file binne "0x00, 0x00, 0x00, 0x02".
• De kaaien yn 'e DCP-kaai files binne yn lyts-endian formaat.

figuer 37. Byte mapping út HDCP2 RX DCP kaai file yn hdcp2x_rx_kmem.v
Ofbylding hjirûnder toant de krekte byte-mapping fan HDCP2 RX DCP-kaai file yn hdcp2x_rx_kmem.v.

Noat:
It bytenûmer wurdt werjûn yn ûndersteande opmaak:

• Kaaigrutte yn bytes * kaainûmer + bytenûmer yn hjoeddeistige rige + konstante offset + rigegrutte yn bytes * rigenûmer.
• 862 * n jout oan dat elke kaai set hat 862 bytes.
• 16 * y jout oan dat elke rige hat 16 bytes. Der is in útsûndering yn cert_rx_prod dêr't ROW 32 hat mar 10 bytes.

figuer 38. HDCP2 RX DCP kaai file folje mei junk wearden

figuer 39. Wire Arrays fan hdcp2x_rx_kmem.v
Dizze figuer toant de wire arrays foar hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, en lc128_prod) kaart nei de eksample fan HDCP2 RX DCP kaai file in
Figuer 38 op side 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Foar hdcp2x_tx_kmem.v file:

• Om de juste HDCP2 TX DCP-kaai te identifisearjen file foar hdcp2x_tx_kmem.v, soargje derfoar dat de earste 4 bytes fan de file binne "0x00, 0x00, 0x00, 0x01".
• De kaaien yn 'e DCP-kaai files binne yn lyts-endian formaat.
• As alternatyf kinne jo de lc128_prod fan hdcp2x_rx_kmem.v direkt tapasse yn hdcp2x_tx_kmem.v. De kaaien diele deselde wearden.

figuer 40. Wire array fan hdcp2x_tx_kmem.v
Dizze figuer toant de krekte byte mapping út HDCP2 TX DCP kaai file yn hdcp2x_tx_kmem.v.

4.3.3.2. Bewarje fersifere HDCP produksje kaaien yn de eksterne flash ûnthâld of EEPROM (Stipe HDCP Key Management = 1)
figuer 41. High Level Overview fan HDCP Key Management

As Support HDCP Key Management parameter ynskeakele is, hâlde jo kontrôle oer HDCP-produksjekaaifersifering troch it brûken fan it kaaifersiferingssoftwareprogramma (KEYENC) en kaaiprogrammeurûntwerp dat Intel leveret. Jo moatte leverje de HDCP produksje kaaien en in 128 bits HDCP beskerming kaai. De HDCP beskerming kaai
fersiferet de HDCP-produksjekaai en bewarje de kaai yn it eksterne flashûnthâld (bglample, EEPROM) op HDMI dochter card.
Skeakelje de Stipe HDCP Key Management parameter oan en de kaai ûntsiferje funksje (KEYDEC) wurdt beskikber yn de HDCP IP kearnen. Deselde HDCP beskerming
kaai ​​moat brûkt wurde yn 'e KEYDEC om de HDCP-produksjekaaien op te heljen by runtiid foar ferwurkingsmotoren. KEYENC en KEYDEC stypje Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM en kompatibele I2C EEPROM apparaten mei op syn minst 16-Kbit rom grutte.

Noat:

1. Foar HDMI 2.0 FMC dochterkaart Revision 11, soargje derfoar dat de EEPROM op 'e dochterkaart Atmel AT24CS32 is. D'r binne twa ferskillende maten fan EEPROM brûkt op Bitec HDMI 2.0 FMC dochterkaart Revision 11.
2. As jo ​​earder KEYENC hawwe brûkt om de HDCP-produksjekaaien te fersiferjen en stipe HDCP-kaaibehear yn ferzje 21.2 of earder ynskeakele hawwe, moatte jo de HDCP-produksjekaaien opnij fersiferje mei it KEYENC-softwareprogramma en de HDCP-IP's regenerearje fanút ferzje 21.3
   fierder.

4.3.3.2.1. Intel KEYENC
KEYENC is in programma foar kommandorigel dat Intel brûkt om de HDCP-produksjekaaien te fersiferjen mei in 128 bits HDCP-beskermingskaai dy't jo leverje. KEYENC útfiert fersifere HDCP-produksjekaaien yn hex as bin of koptekst file formaat. KEYENC genereart ek mif file befettet jo foarsjoen 128 bits HDCP beskerming kaai. KEYDEC
fereasket de mif file.

Systeem eask:

1. x86 64-bit masine mei Windows 10 OS
2. Visual C++ Redistributable pakket foar Visual Studio 2019 (x64)

Noat:
Jo moatte ynstallearje Microsoft Visual C ++ foar VS 2019. Jo kinne kontrolearje oft Visual C ++ redistributable is ynstallearre út Windows ➤ Control Panel ➤ Programs and Features. As Microsoft Visual C ++ is ynstalleare, kinne jo Visual C ++ xxxx sjen
Redistributable (x64). Oars kinne jo Visual C ++ downloade en ynstallearje
Redistributable fan Microsoft website. Ferwize nei de relatearre ynformaasje foar de downloadlink.

Tabel 55. KEYENC Kommandorigel opsjes

Kommandorigelopsjes	Argumint / Beskriuwing
-k	<HDCP protection key file> Tekst file befettet allinnich de 128 bits HDCP beskerming kaai yn heksadesimale. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 stjoerder produksje kaaien file fan DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 ûntfanger produksje kaaien file fan DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 stjoerder produksje kaaien file fan DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 ûntfanger produksje kaaien file fan DCP (.bin file)
-hdcp1txkeys	Spesifisearje it kaaiberik foar selekteare ynfier (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm wêr n = toetsbegjin (1 of >1) m = toetsein (n of >n) Example: Selektearje 1 oant 1000 kaaien fan elke HDCP 1.4 TX, HDCP 1.4 RX en HCDP 2.3 RX produksje kaaien file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
fierder…

Kommandorigelopsjes	Argumint / Beskriuwing
	Noat: 1. As jo ​​net brûke gjin HDCP produksje kaaien file, jo sille it HDCP-kaaiberik net fereaskje. As jo ​​​​it argumint net yn 'e kommandorigel brûke, is it standertkaaiberik 0. 2. Jo kinne ek selektearje ferskillende yndeks fan de kaaien foar HDCP produksje kaaien file. It oantal toetsen moat lykwols oerienkomme mei de selektearre opsjes. Example: Selektearje ferskillende 100 kaaien Selektearje earste 100 kaaien út HDCP 1.4 TX produksje kaaien file "-hdcp1txkeys 1-100" Selektearje kaaien 300 oan 400 foar HDCP 1.4 RX produksje kaaien file "-hdcp1rxkeys 300-400" Selektearje kaaien 600 oan 700 foar HDCP 2.3 RX produksje kaaien file "-hdcp2rxkeys 600-700"
-o	Utfier file formaat . Standert is hex file. Generearje fersifere HDCP-produksjekaaien yn binêr file opmaak: -o bin Generearje fersifere HDCP produksje kaaien yn hex file opmaak: -o hex Generearje fersifere HDCP produksje kaaien yn koptekst file format: -o
-kontrôle-toetsen	Print oantal kaaien beskikber yn ynfier files. Example:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -kontrôle-toetsen
	Noat: brûk parameter -check-toetsen oan 'e ein fan' e kommandorigel lykas neamd yn hjirboppe bglample.
-ferzje	Print KEYENC ferzjenûmer

Jo kinne selektyf kieze HDCP 1.4 en / of HDCP 2.3 produksje kaaien te fersiferjen. Bygelyksample, om allinich HDCP 2.3 RX-produksjekaaien te brûken om te fersiferjen, brûk allinich -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys yn kommandorigelparameters.
tabel 56. KEYENC Common Flater Berjocht Guideline

Flaterberjocht	Guideline
FOUT: HDCP beskerming kaai file mist	Untbrekkende kommandorigelparameter -k file>
FOUT: kaai moat 32 hex sifers wêze (bygelyks f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP beskerming kaai file moat allinich de HDCP-beskermingskaai befetsje yn 32 heksadesimale sifers.
FOUT: Spesifisearje asjebleaft it kaaiberik	Key berik is net oantsjutte foar de opjûne ynfier HDCP produksje kaaien file.
FOUT: Unjildich kaaiberik	Key berik oantsjutte foar -hdcp1txkeys of -hdcp1rxkeys of -hdcp2rxkeys is net korrekt.
FOUT: kin net oanmeitsjeFilenamme >	Kontrolearje de map tastimming fan de keyenc.exe wurdt útfierd.
FOUT: -hdcp1txkeys ynfier is ûnjildich	Ynfier kaai berik opmaak foar HDCP 1.4 TX produksje kaaien is ûnjildich. De juste opmaak is "-hdcp1txkeys nm" wêrby n >= 1, m >= n
FOUT: -hdcp1rxkeys ynfier is ûnjildich	Ynfier kaai berik opmaak foar HDCP 1.4 RX produksje kaaien is ûnjildich. De juste opmaak is "-hdcp1rxkeys nm" wêrby n >= 1, m >= n
FOUT: -hdcp2rxkeys ynfier is ûnjildich	Ynfier kaai berik opmaak foar HDCP 2.3 RX produksje kaaien is ûnjildich. De juste opmaak is "-hdcp2rxkeys nm" wêrby n >= 1, m >= n
fierder…

Flaterberjocht	Guideline
FOUT: Unjildich file <filenamme >	Unjildige HDCP-produksjekaaien file.
FERSIN: file type ûntbrekt foar -o opsje	Kommandorigelparameter ûntbrekt foar -o .
FOUT: ûnjildich filenamme -filenamme >	<filenamme> is ûnjildich, brûk asjebleaft de jildige filenamme sûnder spesjale tekens.

Fersiferje Single Key foar Single EEPROM
Laad de folgjende kommandorigel út fan Windows-kommandoprompt om ien kaai fan HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX en HDCP 2.3 RX te fersiferjen mei útfier file opmaak fan koptekst file foar inkele EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Fersiferje N kaaien foar N EEPROMs
Rinne de folgjende kommandorigel út fan Windows-kommandoprompt om N-kaaien te fersiferjen (begjinnend fan kaai 1) fan HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX en HDCP 2.3 RX mei útfier file opmaak fan hex file foar N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex wêr N is >= 1 en moat oerienkomme foar alle opsjes.

Related Information
Microsoft Visual C++ foar Visual Studio 2019
Biedt it Microsoft Visual C++ x86 redistributable pakket (vc_redist.x86.exe) foar download. As de keppeling feroaret, advisearret Intel jo om te sykjen "Visual C ++ redistributable" fan Microsoft sykmasine.

4.3.3.2.2. Key Programmer
Om de fersifere HDCP-produksjekaaien op 'e EEPROM te programmearjen, folgje dizze stappen:

1. Kopiearje de kaai programmeur design files fan it folgjende paad nei jo wurkmap: /hdcp2x/hw_demo/key_programmer/
2. Kopiearje de softwarekoptekst file (hdcp_key .h) oanmakke út de KEYENC software utility (seksje Fersiferje Single Key foar Single EEPROM op side 113) nei de software / key_programmer_src/ triemtafel en omneame it as hdcp_key.h.
3. Run ./runall.tcl. Dit skript fiert de folgjende kommando's út:
   • Generearje IP katalogus files
   • Generearje de Platform Designer systeem
   • Meitsje in Intel Quartus Prime projekt
   • Meitsje in software wurkromte en bouwe de software
   • Fier in folsleine kompilaasje
4. Download it Software Object File (.sof) nei de FPGA om de fersifere HDCP-produksjekaaien te programmearjen op de EEPROM.

Generearje it Stratix 10 HDMI RX-TX Retransmit-ûntwerp bglample mei Support HDCP 2.3 en Support HDCP 1.4 parameters ynskeakele, folgje dan de folgjende stap om de HDCP-beskermingskaai op te nimmen.

• Kopiearje de mif file (hdcp_kmem.mif) oanmakke fan it KEYENC-softwareprogramma (seksje Fersiferje ien kaai foar ienige EEPROM op side 113) nei de /quartus/hdcp/ directory.

4.3.4. Kompilearje it ûntwerp
Nei't jo jo eigen gewoane HDCP-produksjekaaien yn 'e FPGA hawwe opnommen of de fersifere HDCP-produksjekaaien nei de EEPROM programmearje, kinne jo no it ûntwerp kompilearje.

1. Starte de Intel Quartus Prime Pro Edition-software en iepenje /quartus/a10_hdmi2_demo.qpf.
2. Klik op Ferwurkjen ➤ Start kompilaasje.

4.3.5. View de Resultaten
Oan 'e ein fan' e demonstraasje, do silst kinne view de resultaten op de HDCPenabled HDMI eksterne sink.
Nei view de resultaten fan 'e demonstraasje folgje dizze stappen:

1. Meitsje it Intel FPGA-board oan.
2. Feroarje de map nei /quartus/.
3. Typ it folgjende kommando op 'e Nios II Command Shell om it Software Object te downloaden File (.sof) oan de FPGA. nios2-configure-sof output_files/ .sof
4. Power de HDCP-ynskeakele HDMI eksterne boarne en sink (as jo dat net hawwe dien). De HDMI eksterne sink toant de útfier fan jo HDMI eksterne boarne.

4.3.5.1. Drukknoppen en LED-funksjes
Brûk de drukknoppen en LED-funksjes op it boerd om jo demonstraasje te kontrolearjen.

Tabel 57. Drukknop- en LED-yndikatoaren (SUPPORT FRL = 0)

Drukknop / LED	Funksjes
cpu_resetn	Druk ien kear om systeem weromsette út te fieren.
brûker_pb[0]	Druk ien kear om it HPD-sinjaal te wikseljen nei de standert HDMI-boarne.
brûker_pb[1]	• Druk en hâld om de TX-kearn te ynstruearjen om it DVI-kodearre sinjaal te stjoeren. • Release te stjoeren de HDMI kodearre sinjaal. • Soargje derfoar dat de ynkommende fideo is yn 8 bpc RGB kleur romte.
brûker_pb[2]	• Druk en hâld om de TX-kearn te ynstruearjen om te stopjen mei it ferstjoeren fan de InfoFrames fan 'e sydbânsinjalen. • Loslitte om it ferstjoeren fan de InfoFrames fan 'e sydbânsinjalen te ferfoljen.
user_led[0]	RX HDMI PLL lock status. • 0: Untskoattele • 1: Beskoattele
user_led[1]	RX HDMI core lock status • 0: Op syn minst 1 kanaal ûntskoattele • 1: Alle 3 kanalen beskoattele
user_led[2]	RX HDCP1x IP-ûntsiferingsstatus. • 0: Ynaktyf • 1: Aktyf
user_led[3]	RX HDCP2x IP-ûntsiferingsstatus. • 0: Ynaktyf • 1: Aktyf
user_led[4]	TX HDMI PLL lock status. • 0: Untskoattele • 1: Beskoattele
user_led[5]	TX transceiver PLL lock status. • 0: Untskoattele • 1: Beskoattele
user_led[6]	TX HDCP1x IP fersifering status. • 0: Ynaktyf • 1: Aktyf
user_led[7]	TX HDCP2x IP fersifering status. • 0: Ynaktyf • 1: Aktyf

Tabel 58. Drukknop- en LED-yndikatoaren (SUPPORT FRL = 1)

Drukknop / LED	Funksjes
cpu_resetn	Druk ien kear om systeem weromsette út te fieren.
user_dipsw	Mei de brûker definieare DIP-skeakel om de passthrough-modus te wikseljen. • OFF (standert posysje) = Passthrough HDMI RX op 'e FPGA krijt de EDID fan eksterne sink en presintearret it oan' e eksterne boarne wêrmei't it is ferbûn. • ON = Jo kinne de RX maksimale FRL-taryf kontrolearje fanút de Nios II-terminal. It kommando feroaret de RX EDID troch it manipulearjen fan de maksimale FRL-taryfwearde. Ferwize nei It ûntwerp útfiere yn ferskillende FRL-tariven op side 33 foar mear ynformaasje oer it ynstellen fan de ferskillende FRL tariven.
fierder…

Drukknop / LED	Funksjes
brûker_pb[0]	Druk ien kear om it HPD-sinjaal te wikseljen nei de standert HDMI-boarne.
brûker_pb[1]	Reservearre.
brûker_pb[2]	Druk ien kear om de SCDC-registers te lêzen fan 'e sink ferbûn mei de TX fan' e Bitec HDMI 2.1 FMC-dochterkaart. Noat: Om it lêzen yn te skeakeljen, moatte jo DEBUG_MODE ynstelle op 1 yn 'e software.
user_led_g[0]	RX FRL klok PLL lock status. • 0: Untskoattele • 1: Beskoattele
user_led_g[1]	RX HDMI video lock status. • 0: Untskoattele • 1: Beskoattele
user_led_g[2]	RX HDCP1x IP-ûntsiferingsstatus. • 0: Ynaktyf • 1: Aktyf
user_led_g[3]	RX HDCP2x IP-ûntsiferingsstatus. • 0: Ynaktyf • 1: Aktyf
user_led_g[4]	TX FRL klok PLL lock status. • 0: Untskoattele • 1: Beskoattele
user_led_g[5]	TX HDMI video lock status. • 0 = Untskoattele • 1 = Beskoattele
user_led_g[6]	TX HDCP1x IP fersifering status. • 0: Ynaktyf • 1: Aktyf
user_led_g[7]	TX HDCP2x IP fersifering status. • 0: Ynaktyf • 1: Aktyf

4.4. Beskerming fan fersifering kaai ynbêde yn FPGA Design
In protte FPGA-ûntwerpen implementearje fersifering, en d'r is faaks de needsaak om geheime kaaien yn 'e FPGA-bitstream yn te foegjen. Yn nijere apparaatfamyljes, lykas Intel Stratix 10 en Intel Agilex, is d'r in Secure Device Manager-blok dat dizze geheime kaaien feilich kin leverje en beheare. Wêr't dizze funksjes net besteane, kinne jo de ynhâld fan 'e FPGA-bitstream befeiligje, ynklusyf alle ynbêde geheime brûkerskaaien, mei fersifering.
De brûkerskaaien moatte feilich wurde hâlden yn jo ûntwerpomjouwing, en ideaal tafoegje oan it ûntwerp mei in automatisearre feilich proses. De folgjende stappen litte sjen hoe't jo sa'n proses kinne ymplementearje mei Intel Quartus Prime-ark.

1. Untwikkelje en optimalisearje de HDL yn Intel Quartus Prime yn in net-feilige omjouwing.
2. Oermeitsje it ûntwerp nei in feilige omjouwing en ymplemintearje in automatisearre proses om de geheime kaai te aktualisearjen. It ûnthâld op chip ynbêde de kaaiwearde yn. As de kaai wurdt fernijd, it ûnthâld inisjalisaasje file (.mif) kin feroarje en de "quartus_cdb -update_mif" assembler flow kin feroarje de HDCP beskerming kaai sûnder re-compiling. Dizze stap is heul fluch om te rinnen en behâldt de oarspronklike timing.
3. De Intel Quartus Prime bitstream fersiferje dan mei de FPGA-kaai foardat de fersifere bitstream werom nei de net-feilige omjouwing wurdt oerbrocht foar definitive testen en ynset.

It is oan te rieden om alle debug tagong te skeakeljen dy't de geheime kaai fan 'e FPGA weromhelje kinne. Jo kinne de debugmooglikheden folslein útskeakelje troch de JTAG haven, of selektyf útskeakelje en review dat gjin debug-funksjes lykas in-systeem-ûnthâldbewurker of Signal Tap de kaai kinne herstellen. Ferwize nei AN 556: Gebrûk fan de ûntwerpfeiligensfunksjes yn Intel FPGA's foar fierdere ynformaasje oer it brûken fan FPGA-befeiligingsfunksjes ynklusyf spesifike stappen oer hoe't jo de FPGA-bitstream kinne fersiferje en befeiligingsopsjes konfigurearje lykas it útskeakeljen fan JTAG tagong.

Noat:
Jo kinne de ekstra stap fan obfuscaasje of fersifering beskôgje mei in oare kaai fan 'e geheime kaai yn' e MIF-opslach.
Related Information
AN 556: It brûken fan de ûntwerpfeiligensfunksjes yn Intel FPGA's

4.5. Feiligens oerwagings
As jo ​​​​de HDCP-funksje brûke, hâld dan rekken mei de folgjende befeiligingsoerwagings.

• By it ûntwerpen fan in repeatersysteem moatte jo de ûntfongen fideo blokkearje fan it ynfieren fan 'e TX IP ûnder de folgjende betingsten:
  - As de ûntfongen fideo HDCP-fersifere is (d.w.s. fersiferingsstatus hdcp1_enabled of hdcp2_enabled fan 'e RX IP wurdt beweard) en de útstjoerde fideo is net HDCP-fersifere (dws fersiferingsstatus hdcp1_enabled of hdcp2_enabled fan 'e TX IP wurdt net beweard).
  - As de ûntfongen fideo HDCP TYPE 1 is (dus streamid_type fan 'e RX IP wurdt beweard) en de oerstjoerde fideo is HDCP 1.4 fersifere (dat wol sizze dat fersiferingsstatus hdcp1_enabled is fan' e TX IP wurdt beweard)
• Jo moatte de fertroulikens en yntegriteit behâlde fan jo HDCP-produksjekaaien, en alle fersiferingskaaien fan brûkers.
• Intel riedt jo sterk oan om elke Intel Quartus Prime-projekten en ûntwerpboarne te ûntwikkeljen files dy't befetsje fersifering kaaien yn in feilige compute omjouwing te beskermjen de kaaien.
• Intel riedt jo sterk oan om de ûntwerpfeiligensfunksjes yn FPGA's te brûken om it ûntwerp te beskermjen, ynklusyf alle ynbêde fersiferingskaaien, tsjin net autorisearre kopiearjen, reverse engineering, en tampering.

Related Information
AN 556: It brûken fan de ûntwerpfeiligensfunksjes yn Intel FPGA's

4.6. Debug Rjochtlinen
Dizze seksje beskriuwt de nuttige HDCP-statussinjaal en softwareparameters dy't brûkt wurde kinne foar debuggen. It befettet ek faak stelde fragen (FAQ) oer it útfieren fan it ûntwerp eksample.

4.6.1. HDCP Status sinjalen
D'r binne ferskate sinjalen dy't nuttich binne om de wurktastân fan 'e HDCP IP-kearnen te identifisearjen. Dizze sinjalen binne beskikber by it ûntwerp example top-nivo en binne bûn oan de onboard LED's:

Sinjaal Namme	Funksje
hdcp1_enabled_rx	RX HDCP1x IP-ûntsiferingsstatus 0: ynaktyf 1: aktyf
hdcp2_enabled_rx	RX HDCP2x IP-ûntsiferingsstatus 0: ynaktyf 1: aktyf
hdcp1_enabled_tx	TX HDCP1x IP-fersiferingsstatus 0: ynaktyf 1: aktyf
hdcp2_enabled_tx	TX HDCP2x IP-fersiferingsstatus 0: ynaktyf 1: aktyf

Ferwize nei Tabel 57 op side 115 en Tabel 58 op side 115 foar harren respektive LED-pleatsingen.
De aktive steat fan dizze sinjalen jout oan dat de HDCP IP is authentisearre en ûntfangt / ferstjoert fersifere fideostream. Foar elke rjochting, allinnich HDCP1x of HDCP2x
fersifering- / dekodearring status sinjalen is aktyf. Bygelyksample, as beide hdcp1_enabled_rx of hdcp2_enabled_rx aktyf is, is de HDCP oan 'e RX-kant ynskeakele en ûntsiferje de fersifere fideostream fan 'e eksterne fideoboarne.

4.6.2. It feroarjen fan HDCP Software Parameters
Om it HDCP-debuggenproses te fasilitearjen, kinne jo de parameters yn hdcp.c.
De tabel hjirûnder gearfettet de list mei konfigurearbere parameters en har funksjes.

Parameter	Funksje
SUPPORT_HDCP1X	Ynskeakelje HDCP 1.4 op TX kant
SUPPORT_HDCP2X	Ynskeakelje HDCP 2.3 op TX kant
DEBUG_MODE_HDCP	Debug-berjochten ynskeakelje foar TX HDCP
REPEATER_MODE	Ynskeakelje repeater modus foar HDCP design example

Om de parameters te feroarjen, feroarje de wearden nei de winske wearden yn hdcp.c. Foardat jo de kompilaasje begjinne, meitsje de folgjende feroaring yn 'e build_sw_hdcp.sh:

1. Sykje de folgjende rigel en kommintaar it út om de wizige software te foarkommen file wurdt ferfongen troch it orizjineel files fan it ynstallaasjepaad fan Intel Quartus Prime Software.
   
2.  Run "./build_sw_hdcp.sh" om de bywurke software te kompilearjen.
3. De oanmakke .elf file kin wurde opnommen yn it ûntwerp troch twa metoaden:
   in. Run "nios2-download -g file namme>". Reset it systeem neidat it ynlaadproses foltôge is om goede funksjonaliteit te garandearjen.
   b. Rinne "quartus_cdb --update_mif" om de initialisaasje fan it ûnthâld te aktualisearjen files. Run assembler te generearjen nije .sof file dy't de bywurke software omfettet.

4.6.3. Faak stelde fragen (FAQ)
Tabel 59. Mislearring Symptomen en rjochtlinen

Nûmer	Symptom fan mislearring	Guideline
1.	De RX ûntfangt fersifere fideo, mar de TX stjoert in statyske fideo yn blauwe of swarte kleur.	Dit komt troch de mislearre TX-ferifikaasje mei eksterne sink. In HDCP-kapabele repeater moat de fideo net ferstjoere yn net-fersifere formaat as de ynkommende fideo fan 'e streamop is fersifere. Om dit te berikken, ferfangt in statyske fideo yn blauwe of swarte kleur de útgeande fideo as it TX HDCP-fersiferingsstatussinjaal ynaktyf is, wylst it RX HDCP-ûntsiferingsstatussinjaal aktyf is. Foar de krekte rjochtlinen, ferwize nei Feiligens oerwagings op side 117. Lykwols, dit gedrach kin deter it debuggen proses by it ynskeakeljen fan de HDCP design. Hjirûnder is de metoade om de fideoblokkering yn it ûntwerp út te skeakeljen bglample: 1. Sykje de folgjende havenferbining op it boppeste nivo fan it ûntwerp eksample. Dizze poarte heart ta de hdmi_tx_top-module. 2. Feroarje de poarteferbining yn 'e folgjende rigel:
2.	TX HDCP fersifering status sinjaal is aktyf, mar snie foto wurdt werjûn by de streamôfwerts sink.	Dit komt trochdat de streamôfwerts sink de útgeande fersifere fideo net goed ûntsiferet. Soargje derfoar dat jo de globale konstante (LC128) leverje oan 'e TX HDCP IP. De wearde moat de produksjewearde wêze en korrekt.
3.	TX HDCP-fersiferingsstatussinjaal is ynstabyl of altyd ynaktyf.	Dit komt troch de mislearre TX-ferifikaasje mei streamôfwerts sink. Om it debuggenproses te fasilitearjen, kinne jo de DEBUG_MODE_HDCP parameter yn hdcp.c. Ferwize nei It feroarjen fan HDCP Software Parameters op side 118 oer de rjochtlinen. De folgjende 3a-3c kinne de mooglike oarsaken wêze fan mislearre TX-ferifikaasje.
3a.	It software-debug-log bliuwt dit berjocht drukke "HDCP 1.4 wurdt net stipe troch de streamôfwerts (Rx)".	It berjocht jout oan dat de streamôfwerts sink net stipet sawol HDCP 2.3 as HDCP 1.4. Soargje derfoar dat de streamôfwerts sink stipet HDCP 2.3 of HDCP 1.4.
3b.	TX-ferifikaasje mislearret healwei.	Dit komt trochdat elk diel fan 'e TX-ferifikaasje, lykas ferifikaasje fan hantekening, lokaasjekontrôle, ensfh. Soargje derfoar dat de streamôfwerts sink is mei help fan produksje kaai, mar net facsimile kaai.
3c.	It software-debug-log bliuwt "Re-autentikaasje	Dit berjocht jout oan dat de downstream sink opnij ferifikaasje frege hat, om't de ûntfongen fideo net goed ûntsifere is. Soargje derfoar dat jo de globale konstante (LC128) leverje oan 'e TX HDCP IP. De wearde moat de produksjewearde wêze en de wearde is korrekt.
fierder…

Nûmer	Symptom fan mislearring	Guideline
	is fereaske" neidat de HDCP-ferifikaasje is foltôge.
4.	RX HDCP-ûntsiferingsstatussinjaal is ynaktyf, hoewol de streamop boarne HDCP hat ynskeakele.	Dit jout oan dat de RX HDCP IP de authentisearre steat net hat berikt. Standert is de REPEATER_MODE parameter is ynskeakele yn it ûntwerp bglample. As de REPEATER_MODE is ynskeakele, soargje derfoar dat de TX HDCP IP is authentisearre. Wannear't de REPEATER_MODE parameter is ynskeakele, de RX HDCP IP besiket autentikaasje as in repeater as de TX is ferbûn mei in HDCP-kapabele sink. De autentikaasje stopt healwei wylst it wachtet op de TX HDCP IP om de autentikaasje te foltôgjen mei streamôfwerts sink en de RECEIVERID_LIST trochjaan oan de RX HDCP IP. Timeout lykas definiearre yn 'e HDCP-spesifikaasje is 2 sekonden. As de TX HDCP IP de autentikaasje net yn dizze perioade kin foltôgje, behannelet de streamopboarne de autentikaasje as mislearre en begjint de re-autentikaasje lykas spesifisearre yn 'e HDCP-spesifikaasje.
		Noat: • Ferwize nei It feroarjen fan HDCP Software Parameters op side 118 foar de metoade te skeakeljen de REPEATER_MODE parameter foar debuggen doel. Nei it útskeakeljen fan de REPEATER_MODE parameter, besykje de RX HDCP IP altyd autentikaasje as in einpuntûntfanger. De TX HDCP IP gate it autentikaasjeproses net.
		• As de REPEATER_MODE parameter is net ynskeakele, soargje derfoar dat de HDCP-kaai levere oan de HDCP IP is de produksje wearde en de wearde is korrekt.
5.	RX HDCP-ûntsiferingsstatussinjaal is ynstabyl.	Dit betsjut dat de RX HDCP IP re-autentikaasje frege hat direkt nei't de authentisearre steat is berikt. Dit komt wierskynlik trochdat de ynkommende fersifere fideo net goed is ûntsifere troch de RX HDCP IP. Soargje derfoar dat de globale konstante (LC128) levere oan de RX HDCP IP-kearn is produksjewearde en de wearde is korrekt.

HDMI Intel Arria 10 FPGA IP Design Example User Guide Archives

Foar de lêste en foarige ferzjes fan dizze brûker hantlieding, ferwize nei HDMI Intel® Arria 10 FPGA IP Design Example User Guide. As in IP- of softwareferzje net op 'e list stiet, jildt de brûkersgids foar de foarige IP- of softwareferzje.
IP-ferzjes binne itselde as de Intel Quartus Prime Design Suite-softwareferzjes oant v19.1. Fan Intel Quartus Prime Design Suite software ferzje 19.2 of letter, IP
kearnen hawwe in nij IP-ferzjeskema.

Ferzjeskiednis foar HDMI Intel Arria 10 FPGA IP Design Example User Guide

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
2022.12.27	22.4	19.7.1	In nije parameter tafoege foar it selektearjen fan HDMI-dochterkaartferzje oan 'e seksje Hardware en Software Requirements fan it ûntwerp eksample foar HDMI 2.0 (net-FRL-modus).
2022.07.29	22.2	19.7.0	• Notifikaasje fan it fuortheljen fan Cygwin komponint út de Windows * ferzje fan Nios II EDS en de eask om te ynstallearjen WSL foar Windows * brûkers. • Updated dochter card ferzje fan Revision 4 oan 9 wêr fan tapassing yn it hiele dokumint.
2021.11.12	21.3	19.6.1	• Updated de subseksje Store fersifere HDCP produksje kaaien yn de eksterne flash ûnthâld of EEPROM (Support HDCP Key Management = 1) te beskriuwen de nije kaai fersifering software utility (KEYENC). • Fuortsmite de folgjende sifers: - Gegevensarray fan Faksimile Key R1 foar RX Private Key - Gegevensarrays fan HDCP-produksjekaaien (plakhâlder) - Gegevensarray fan HDCP-beskermingskaai (foarôf definieare kaai) - HDCP beskerming kaai inisjalisearre yn hdcp2x_tx_kmem.mif - HDCP beskerming kaai inisjalisearre yn hdcp1x_rx_kmem.mif - HDCP beskerming kaai inisjalisearre yn hdcp1x_tx_kmem.mif • Ferpleatst subseksje HDCP Key Mapping út DCP Key Files fan Debug Rjochtlinen foar Store plain HDCP produksje kaaien yn de FPGA (Support HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Fuortsmite ferwizing nei ncsim
2021.05.12	21.1	19.6.0	• Added When SUPPORT FRL = 1 of SUPPORT HDCP KEY MANAGEMENT = 1 oan de beskriuwing foar figuer 29 HDCP Over HDMI Design Example Blokdiagram. • Added de stappen yn HDCP kaai ûnthâld files yn Design Walkthrough. • Added When SUPPORT FRL = 0 oan de seksje Setup de ardware. • De stap tafoege om Support HDCP Key Management parameter yn te skeakeljen yn Generate the Design. • Added a new subsection Store fersifere HDCP produksje kaaien yn de eksterne flash ûnthâld of EEPROM (Support HDCP Key Management = 1).
fierder…

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
			• Omdoopt Tabel Push Button en LED Yndikatoaren te Push Button en LED Indicators (SUPPORT FRL = 0). • Added Tabel Push Button en LED Yndikatoaren (SUPPORT FRL = 1). • Added in nij haadstik Beskerming fan fersifering kaai ynbêde yn FPGA Design. • Added in nij haadstik Debug Rjochtlinen en subseksjes HDCP Status Signals, wizigjen fan HDCP Software Parameter en Faak stelde fragen.
2021.04.01	21.1	19.6.0	• Updated Figure Components Required for RX-Only of TX-Only Design. • Updated Tabel Generated RTL Files. • Updated Figure HDMI RX Top Components. • Removed Seksje HDMI RX Top Link Training Process. • Bywurke de stappen yn it útfieren fan it ûntwerp yn ferskillende FRL-tariven. • Updated Figure HDMI 2.1 Design Example Clocking Scheme. • Updated Tabel Clocking Scheme Signals. • Updated Figure HDMI RX-TX Block Diagram te foegjen in ferbining fan Transceiver Arbiter nei TX top.
2020.09.28	20.3	19.5.0	• Fuortsmite de notysje dat de HDMI 2.1 design example yn FRL-modus stipet allinich apparaten fan snelheidsklasse -1 yn 'e HDMI Intel FPGA IP Design Example Quick Start Guide foar Intel Arria 10-apparaten en HDMI 2.1 Design Example (Stipe FRL = 1) seksjes. It ûntwerp stipet alle snelheidsklassen. • Removed ls_clk ynformaasje fan alle HDMI 2.1 design example relatearre seksjes. It ls_clk-domein wurdt net mear brûkt yn it ûntwerp example. • Updated de blokdiagrammen foar it HDMI 2.1-ûntwerp example yn FRL-modus yn 'e HDMI 2.1 Design Example (Stipe FRL = 1), It meitsjen fan RX- Allinnich of TX-Only Designs Design Components, en Clocking Scheme seksjes. • Updated de mappen en generearre files list yn 'e Directory Struktuer seksjes. • Fuortsmite irrelevante sinjalen, en tafoege of bewurke de beskriuwing fan de folgjende HDMI 2.1 design example sinjalen yn 'e seksje Interface Signals: — sys_init — txpll_frl_locked — tx_os - txphy_rcfg * sinjalen — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • De folgjende parameters tafoege yn 'e seksje Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - GEBRUK FPLL — POLARITY_INVERSION
fierder…

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
			• Updated de blokdiagrammen foar it HDMI 2.0-ûntwerp example foar Intel Quartus Prime Pro Edition-software yn 'e HDMI 2.0 Design Example (Stypje FRL = 0), Creating RX-Only of TX-Only Designs Design Components, en Clocking Scheme seksjes. • Updated de klok en reset sinjaal nammen yn de Dynamic Range en Mastering (HDR) InfoFrame Ynfoegje en Filtering seksje. • Fuortsmite irrelevante sinjalen, en tafoege of bewurke de beskriuwing fan de folgjende HDMI 2.0 design example sinjalen yn 'e seksje Interface Signals: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup - nios_tx_i2c * sinjalen - hdmi_ti_i2c * sinjalen - tx_i2c_avalon * sinjalen — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n - i2c_master * sinjalen - nios_tx_i2c * sinjalen - measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* sinjalen - powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_eksport - rx_pma_rcfg_mgmt* sinjalen • Added in notysje dat de simulaasje testbench wurdt net stipe foar ûntwerpen mei de Omfettet I2C parameter ynskeakele en bywurke de simulaasje berjocht yn de Simulaasje Testbench seksje. • Updated de seksje Jo ûntwerp opwurdearje.
2020.04.13	20.1	19.4.0	• Added in notysje dat de HDMI 2.1 design example yn FRL-modus stipet allinich apparaten fan snelheidsklasse -1 yn 'e HDMI Intel FPGA IP Design Example Quick Start Guide foar Intel Arria 10-apparaten en detaillearre beskriuwing foar HDMI 2.1 Design Example (Stipe FRL = 1) seksjes. • Ferpleatst de HDCP Over HDMI Design Example foar Intel Arria 10 Apparaten seksje út de HDMI Intel FPGA IP User Guide. • Bewurke de seksje Simulearje it ûntwerp om de audio s op te nimmenample generator, sideband data generator, en auxiliary data generator en bywurke de suksesfolle simulaasje berjocht. • Fuortsmite de notysje dat neamd simulaasje is beskikber allinne foar Stypje FRL útskeakele ûntwerpen notysje. Simulaasje is no beskikber foar Stypje FRL ynskeakele ûntwerpen ek. • Updated de funksje beskriuwing yn de Detaillearre beskriuwing foar HDMI 2.1 Design Example (Stipe FRL ynskeakele) seksje.
fierder…

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
			• Bewurke it blokdiagram yn 'e HDMI 2.1 RX-TX Design Block Diagram, Design Components, and Creating RX-Only or TX-Only Designs sections for HDMI 2.1 design example. Nije komponinten tafoege en komponinten fuortsmiten dy't net mear fan tapassing binne. • Bewurke de main.c skript ynstruksje yn de Creating RX-Only of TX-Only Designs seksje. • Updated de Directory Struktuer seksjes te foegjen nije mappen en files foar sawol HDMI 2.0 as HDMI 2.1 ûntwerp bglamples. • Updated de Hardware en Software Requirements seksje foar HDMI 2.1 design example. • Updated it blokdiagram en de sinjaalbeskriuwingen yn 'e Dynamic Range and Mastering (HDR) InfoFrame-ynfoegje en filtering seksje foar HDMI 2.1-ûntwerp ex.ample. • In nije seksje tafoege, it ûntwerp útfiere yn ferskillende FRL-tariven, foar it HDMI 2.1-ûntwerp eks.amples. • Updated it blok diagram en de sinjaal beskriuwingen yn de Clocking Scheme seksje foar HDMI 2.1 design example. • Added beskriuwing oer brûker DIP switch yn de Hardware Setup seksje foar HDMI 2.1 design example. • Updated de Design beheinings seksje foar HDMI 2.1 design example. • Updated de seksje Jo ûntwerp opwurdearje. • Updated de Simulaasje Testbench seksjes foar sawol HDMI 2.0 en HDMI 2.1 design examples.
2020.01.16	19.4	19.3.0	• Updated de HDMI Intel FPGA IP Design Example Quick Start Guide foar Intel Arria 10-apparaten seksje mei ynformaasje oer it nij tafoege HDMI 2.1-ûntwerp eks.ample mei FRL modus. • Added in nij haadstik, Detaillearre beskriuwing foar HDMI 2.1 Design Example (Support FRL Enabled) dat befettet alle relevante ynformaasje oer de nij tafoege design example. • Omneame de HDMI Intel FPGA IP Design Example Detaillearre beskriuwing nei detaillearre beskriuwing foar HDMI 2.0 Design Example foar bettere dúdlikens.
2019.10.31	18.1	18.1	• Added generated files yn de map tx_control_src: ti_i2c.c en ti_i2c.h. • Added stipe foar FMC dochter card revision 11 yn de Hardware en Software Requirements en Compiling en Testing de Design seksjes. • Fuortsmite de Design beheining seksje. De beheining oangeande de timing oertreding op de maksimale skew beheinings waard oplost yn ferzje 18.1 fan 'e HDMI Intel FPGA IP. • In nije RTL-parameter tafoege, BITEC_DAUGHTER_CARD_REV, om jo de revyzje fan 'e Bitec HDMI-dochterkaart te selektearjen.
fierder…

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
			• Updated de beskriuwing foar fmcb_dp_m2c_p en fmcb_dp_c2m_p sinjalen om ynformaasje oer de FMC dochter card ferzjes 11, 6, en 4. • De folgjende nije sinjalen tafoege foar Bitec-dochterkaartferzje 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a-dress — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • In seksje tafoege oer it opwurdearjen fan jo ûntwerp.
2017.11.06	17.1	17.1	• Omdoopt HDMI IP kearn nei HDMI Intel FPGA IP as per Intel rebranding. • Feroare de term Qsys nei Platfoarm Designer. • Added ynformaasje oer Dynamic Range en Mastering InfoFrame (HDR) ynfoegje en filterfunksje. • Bywurke de triemtafelstruktuer: - Skript- en softwaremappen tafoege en files. - Updated mienskiplik en hdr files. - Fuortsmite atx files. - Differinsearre files foar Intel Quartus Prime Standard Edition en Intel Quartus Prime Pro Edition. • Updated it Generearjen fan it ûntwerp seksje om it apparaat ta te foegjen dat brûkt wurdt as 10AX115S2F4I1SG. • Bewurke de transceiver gegevens taryf foar 50-100 MHz TMDS klok frekwinsje oan 2550-5000 Mbps. • Updated de RX-TX keppeling ynformaasje dy't jo kinne loslitte de user_pb[2] knop te skeakeljen eksterne filterjen. • Updated de Nios II software flow diagram dat giet it om de kontrôles foar I2C master en HDMI boarne. • Added ynformaasje oer de Design Example GUI parameters. • Added HDMI RX en TX Top design parameters. • Dizze HDMI RX- en TX-topnivo-sinjalen tafoege: — mgmt_clk - weromsette — i2c_clk — hdmi_clk_in - Dizze HDMI RX- en TX-topnivo-sinjalen fuortsmiten: • ferzje • i2c_clk
fierder…

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
			• Added in notysje dat de transceiver analoge ynstelling wurdt hifke foar de Intel Arria 10 FPGA Development Kit en Bitec HDMI 2.0 Daughter card. Jo kinne de analoge ynstelling foar jo boerd wizigje. • In keppeling tafoege foar workaround om jitter fan PLL-kaskaden of net-tawijde klokpaden foar Intel Arria 10 PLL-referinsjeklok te foarkommen. • Added in notysje dat jo gjin transceiver RX pin brûke kinne as in CDR refclk foar HDMI RX of as in TX PLL refclk foar HDMI TX. • Added in notysje oer hoe te foegjen set_max_skew beheining foar ûntwerpen dy't brûke TX PMA en PCS bonding.
2017.05.08	17.0	17.0	• Rebranded as Intel. • Feroare part number. • Bywurke de triemtafelstruktuer: - Added hdr files. - Feroare qsys_vip_passthrough.qsys oan nios.qsys. - Taheakke files oanwiisd foar Intel Quartus Prime Pro Edition. • Bywurke ynformaasje dat it RX-TX Link-blok ek eksterne filterjen útfiert op it High Dynamic Range (HDR) Infoframe fan 'e HDMI RX-helpgegevens en ynfoegje in eks.ample HDR Infoframe nei de helpgegevens fan 'e HDMI TX fia Avalon ST multiplexer. • In notysje tafoege foar de Transceiver Native PHY-beskriuwing dat om te foldwaan oan 'e HDMI TX ynter-kanaal skew-eask, moatte jo de opsje foar TX-kanaalbondingmodus yn' e Arria 10 Transceiver Native PHY-parameterbewurker ynstelle op PMA en PCS bonding. • Updated beskriuwing foar os en mjitte sinjalen. • Wizige de oversampling faktor foar ferskillende transceiver gegevens taryf op elk TMDS klok frekwinsje berik te stypjen TX FPLL direkte klok skema. • Feroare TX IOPLL nei TX FPLL cascade clocking skema nei TX FPLL direkte skema. • Added TX PMA rekonfiguraasje sinjalen. • Bewurke USER_LED[7] oersampling status. 1 jout oersampled (gegevensrate <1,000 Mbps yn Arria 10-apparaat). • Updated HDMI Design Example Stipe Simulators tabel. VHDL net stipe foar NCSim. • Added link nei argyf ferzje fan de Arria 10 HDMI IP Core Design Example User Guide.
2016.10.31	16.1	16.1	Inisjele release.

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten. * Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

Online Ferzje
Stjoer Feedback
ID: 683156
Ferzje: 2022.12.27

Dokuminten / Resources

intel HDMI Arria 10 FPGA IP Design Example [pdf] Brûkersgids HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

Referinsjes

• User Manual