HDMI Arria 10 FPGA IP Design Example
UzantgvidiloHDMI Intel® Arria 10 FPGA IP
Dezajno Ekzample Uzantgvidilo
Ĝisdatigita por Intel®Quartus®
Prime Design Suite: 22.4
IP-Versio: 19.7.1

HDMI Intel® FPGA IP Design Example Rapida Komenca Gvidilo por Aparatoj Intel® Arria® 10

La HDMI Intel® 10-aparatoj havas simulan testbenkon kaj aparatardezajnon, kiu subtenas kompilon kaj hardvartestadon.
FPGA IP-dezajno ekzample por Intel Arria®
La HDMI Intel FPGA IP ofertas la jenan dezajnon ekzamples:

• HDMI 2.1 RX-TX retransdona dezajno kun fiksa kurzo-ligo (FRL) reĝimo ebligita
• HDMI 2.0 RX-TX retransdona dezajno kun FRL-reĝimo malŝaltita
• HDCP super HDMI 2.0 dezajno

Notu: La funkcio HDCP ne estas inkluzivita en la programaro Intel® Quartus Prime Pro Edition.
Por aliri la HDCP-funkcion, kontaktu Intel ĉe https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Kiam vi generas dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro.
Figuro 1. Evoluaj PaŝojRilataj Informoj
HDMI Intel FPGA IP Uzantgvidilo
1.1. Generante la Dezajnon
Uzu la HDMI Intel FPGA IP-parametroredaktilon en la programaro Intel Quartus Prime por generi la dezajnon ekzamples. Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias rendimenton de siaj FPGA kaj duonkonduktaĵoproduktoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Komencante kun la Nios® II EDS en la Intel Quartus Prime Pro Edition programaro versio 19.2 kaj Intel Quartus Prime Standard Edition programaro versio 19.1, Intel forigis la Cygwin-komponenton en la Vindozo* versio de Nios II EDS, anstataŭigante ĝin kun Windows* Subsytem por Linukso (WSL). Se vi estas uzanto de Vindozo*, vi devas instali WSL antaŭ generi vian dezajnon ekzample.
Figuro 2. Generante la Dezajnan Fluon

1. Kreu projekton celantan Intel Arria 10-aparatan familion kaj elektu la deziratan aparaton.
2. En la IP Katalogo, lokalizu kaj duoble alklaku Interfaco-Protokolojn ➤ Aŭdio & Video ➤ HDMI Intel FPGA IP. La fenestro Nova IP Vario aŭ Nova IP Variaĵo aperas.
3. Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip aŭ .qsys.
4. Klaku OK. La parametra redaktilo aperas.
5. Sur la IP-langeto, agordu la deziratajn parametrojn por kaj TX kaj RX.
6. Enŝaltu la Subtenan FRL-parametron por generi la HDMI 2.1-dezajnon ekzample en FRL-reĝimo. Malŝaltu ĝin por generi la HDMI 2.0-dezajnon ekzample sen FRL.
7. Sur la Dezajno Eksample langeto, elektu Arria 10 HDMI RX-TX Retransmit.
8. Elektu Simuladon por generi la testbenkon, kaj elektu Sintezon por generi la aparatardezajnon ekzample.Vi devas elekti almenaŭ unu el ĉi tiuj opcioj por generi la dezajnon ekzample files. Se vi elektas ambaŭ, la tempo de generacio estas pli longa.
9. Por Generate File Formatu, elektu Verilog aŭ VHDL.
10. Por Target Development Kit, elektu Intel Arria 10 GX FPGA Development Kit. Se vi elektas disvolvan ilaron, tiam la cela aparato (elektita en paŝo 4) ŝanĝiĝas por kongrui kun la aparato sur cela tabulo. Por Intel Arria 10 GX FPGA Development Kit, la defaŭlta aparato estas 10AX115S2F4I1SG.
11. Klaku Generi Ekzample Dezajno.

Rilataj Informoj
Kiel instali la Vindozan* Subsistemon por Linukso* (WSL) sur Vindoza* OS?
1.2. Simulante la Dezajnon
La HDMI-testbenko simulas serian loopback dezajnon de TX-instanco al RX-instanco. Interna video ŝablono generatoro, audio sample generatoro, flankbenda datumgeneratoro kaj helpaj datumgeneratormoduloj kondukas la HDMI TX-instancon kaj la seria eligo de la TX-instanco ligas al la RX-instanco en la testbenko.
Figuro 3. Dezajna Simula Fluo

1. Iru al la dezirata simulada dosierujo.
2. Rulu la simulan skripton por la subtenata simulilo de via elekto. La skripto kompilas kaj funkciigas la testbenkon en la simulilo.
3. Analizu la rezultojn.

Tabelo 1. Paŝoj por Ruli Simuladon

Simulilo	Labora Adresaro	Instrukcioj
Riviera-PRO*	/simulado/aldec	En la komandlinio, tajpu
		vsim -c -do aldec.do
ModelSim*	/simulado/mentoro	En la komandlinio, tajpu
		vsim -c -do mentoro.do
VCS*	/simulation/synopsys/vcs	En la komandlinio, tajpu
		fonto vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	En la komandlinio, tajpu
		fonto vcsmx_sim.sh
Xcelium* Paralela	/simulado/xcelium	En la komandlinio, tajpu
		fonto xcelium_sim.sh

Sukcesa simulado finiĝas per la sekva mesaĝo:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREKVENCO (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulado-paso
1.3. Kompilado kaj Testado de la Dezajno

Por kompili kaj ruli pruvan teston sur la aparataro ekzampla dezajno, sekvu ĉi tiujn paŝojn:

1. Certigu aparataron ekzampla dezajnogeneracio estas kompleta.
2. Lanĉu la Intel Quartus Prime-programaron kaj malfermu la .qpf file.
   • HDMI 2.1 dezajno ekzample kun Subteno FRL ebligita: projekta dosierujo/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 dezajno ekzample kun Subteno FRL malŝaltita: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Alklaku Prilaboradon ➤ Komencu Kompiladon.
4. Post sukcesa kompilo, .sof file estos generita en la quartus/output_files dosierujo.
5. Konekti al la surŝipa FMC-haveno B (J2):
   • HDMI 2.1 dezajno ekzample kun Subteno FRL ebligita: Bitec HDMI 2.1 FMC Filina Karto Rev 9
   Notu: Vi povas elekti la revizion de via filinkarto Bitec HDMI. Sub la Dezajno Eksample langeto, agordu HDMI-Filino-Karton-Revizion al aŭ Revision 9, Revision aŭ neniu filinkarto. La defaŭlta valoro estas Revizio 9.
   • HDMI 2.0 dezajno ekzample kun Subteno FRL malebligita: Bitec HDMI 2.0 FMC Filina Karto Rev 11
6. Konektu TX (P1) de la filinkarto Bitec FMC al ekstera videofonto.
7. Konektu RX (P2) de la filinkarto Bitec FMC al ekstera videolavujo aŭ video-analizilo.
8. Certigu, ke ĉiuj ŝaltiloj sur la evolutabulo estas en defaŭlta pozicio.
9. Agordu la elektitan Intel Arria 10-aparaton sur la evolutabulo uzante la generitan .sof file (Iloj ➤ Programisto ).
10. La analizilo devus montri la videon generitan de la fonto.

Rilataj Informoj
Intel Arria 10 FPGA Development Kit User Guide
1.4. HDMI Intel FPGA IP Design Example Parametroj
Tabelo 2.
HDMI Intel FPGA IP Design ExampParametroj por Intel Arria 10-aparatoj Ĉi tiuj opcioj disponeblas nur por Intel Arria 10-aparatoj.

Parametro	Valoro	Priskribo
Disponebla Dezajno Ekzample
Elektu Dezajno	Arria 10 HDMI RX-TX Retransmit	Elektu la dezajnon ekzample esti generita.

Dezajno Ekzample Files
Simulado	On, Off	Enŝaltu ĉi tiun opcion por generi la necesan files por la simulada testbenko.
Sintezo	On, Off	Enŝaltu ĉi tiun opcion por generi la necesan files por Intel Quartus Prime kompilo kaj aparatara pruvo.

Generita HDL-Formato
Generu File Formato	Verilog, VHDL	Elektu vian preferatan HDL-formaton por la generita dezajno ekzample filearo. Notu: Ĉi tiu opcio nur determinas la formaton por la generita plej alta nivelo IP files. Ĉiuj aliaj files (ekzample testbenkoj kaj pinta nivelo files por aparatara pruvo) estas en Verilog HDL-formato

Cela Disvolva Ilaro
Elektu Estraron	Neniu Disvolva Ilaro,	Elektu la tabulon por la celita dezajno ekzample.
	Arria 10 GX FPGA Development Kit, Propra Disvolva Ilaro	• Neniu Disvolva Ilaro: Ĉi tiu opcio ekskludas ĉiujn aparatarajn aspektojn por la dezajno ekzample. La IP-kerno metas ĉiujn pinglajn taskojn al virtualaj pingloj. • Arria 10 GX FPGA Development Kit: Ĉi tiu opcio aŭtomate elektas la celan aparaton de la projekto por kongrui kun la aparato sur ĉi tiu evoluilo. Vi povas ŝanĝi la celan aparaton uzante la Ŝanĝu Cela Aparato parametron se via tabulrevizio havas malsaman aparatan varianton. La IP-kerno fiksas ĉiujn pintajn taskojn laŭ la evolukompleto.
		• Propra Disvolva Ilaro: Ĉi tiu opcio permesas la dezajnon ekzample por esti testita sur triapartnera disvolva kompleto kun Intel FPGA. Vi eble bezonos agordi la pintajn taskojn memstare.

Cela Aparato
Ŝanĝu Cela Aparato	On, Off	Enŝaltu ĉi tiun opcion kaj elektu la preferatan aparatan varianton por la disvolva kompleto.

HDMI 2.1 Dezajno Ekzample (Subteno FRL = 1)

La dezajno HDMI 2.1 ekzample en FRL-reĝimo montras unu HDMI-ekstanca paralela loopback konsistanta el kvar RX-kanaloj kaj kvar TX-kanaloj.
Tabelo 3. HDMI 2.1 Dezajno Ekzample por Intel Arria 10 Aparatoj

Dezajno Ekzample	Datumkurso	Kanala Reĝimo	Loopback Tipo
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Paralele kun FIFO-bufro

Karakterizaĵoj

• La dezajno instanciigas FIFO-bufrojn por plenumi rektan HDMI-videofluon tra la HDMI 2.1-lavujo kaj fonto.
• La dezajno kapablas ŝanĝi inter FRL-reĝimo kaj TMDS-reĝimo dum rultempo.
• La dezajno uzas LED-statuson por frua senararigado stage.
• La dezajno venas kun HDMI RX kaj TX-instancoj.
• La dezajno montras la enmeton kaj filtradon de Dinamika Gamo kaj Majstrado (HDR) InfoFrame en RX-TX-liga modulo.
• La dezajno negocas la FRL-indico inter la lavujo ligita al TX kaj la fonto ligita al RX. La dezajno pasas tra la EDID de la ekstera lavujo al la enkonstruita RX en defaŭlta agordo. La Nios II-procesoro negocas la ligan bazon sur la kapablo de la lavujo konektita al TX. Vi ankaŭ povas ŝanĝi la surŝipan ŝaltilon user_dipsw por mane kontroli la kapablojn de TX kaj RX FRL.
• La dezajno inkluzivas plurajn sencimigajn funkciojn.
  La RX-instanco ricevas videofonton de la ekstera videogeneratoro, kaj la datenoj tiam pasas tra loopback FIFO antaŭ ol ĝi estas elsendita al la TX-instanco. Vi devas konekti eksteran video-analizilon, monitoron aŭ televidilon kun HDMI-konekto al la TX-kerno por kontroli la funkciecon.

2.1. HDMI 2.1 RX-TX Retransmit Dezajna Blokdiagramo
La HDMI RX-TX retransdona dezajno ekzample montras paralelan loopback sur simpla kanala reĝimo por HDMI 2.1 kun Subteno FRL ebligita.
Figuro 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. Kreante RX-Nur aŭ TX-Nur Designs
Por progresintaj uzantoj, vi povas uzi la HDMI 2.1-dezajnon por krei nur TX- aŭ RX-dezajnon.
Figuro 5. Komponentoj Bezonataj por RX-Nur aŭ TX-Nur DezajnoPor uzi nur RX- aŭ TX-komponentojn, forigu la palajn blokojn de la dezajno.
Tabelo 4. Kondiĉoj pri RX-Nur kaj TX-Nur-Dezajno

Uzanto Postuloj	Konservu	Forigi	Aldoni
HDMI RX nur	RX Supre	• TX Top • RX-TX Ligo • CPU Subsistemo • Transceiver Arbiter	–
HDMI TX nur	•TX Top •CPU Sub-Sistemo	•RX Supre • RX-TX Ligo •Transceiver Arbiter	Vid-ŝablona Generatoro (persona modulo aŭ generita de la Vid- kaj Bilda Prilaborado (VIP) Suite)

Krom la RTL-ŝanĝoj, vi devas ankaŭ redakti la main.c-skripton.
• Por HDMI TX-nur-dezajnoj, malkunigu la atendon por la HDMI RX-ŝlosita stato forigante la sekvajn liniojn kaj anstataŭigu per
tx_xcvr_reconfig (tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
dum (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx post kiam rx estas ŝlosita
if (rx_hdmi_lock == 1) {
se (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} alia {
tx_xcvr_reconfig (tx_frl_rate);
}}}
• Por HDMI RX-nur-dezajnoj, konservu nur la sekvajn liniojn en la main.c-skripto:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Postuloj pri aparataro kaj programaro
Intel uzas la sekvan aparataron kaj programaron por testi la dezajnon ekzample.
Aparataro

• Intel Arria 10 GX FPGA Development Kit
• Fonto HDMI 2.1 (Kvantuma Datumo 980 48G Generatoro)
• HDMI 2.1 Lavujo (Kvantuma Datumo 980 48G Analizilo)
• Bitec HDMI FMC 2.1 filinkarto (Revizio 9)
• HDMI 2.1 Kategorio 3 kabloj (provitaj kun Belkin 48Gbps HDMI 2.1 Kablo)

Programaro

• Versio de programaro Intel Quartus Prime Pro Edition 20.1

2.4. Dosierujo Strukturo
La dosierujoj enhavas la generitan files por la HDMI Intel FPGA IP-dezajno ekzample.
Figuro 6. Adresa Strukturo por la Dezajno EkzampleTabelo 5. Generita RTL Files

Dosierujoj	Files/Subdosierujoj
komuna	horloĝo_kontrolo.ip
	horloĝo_krucisto.v
	dcfifo_inst.v
	edge_detektilo.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tabelo 6. Generita Simulado Files
Raportu al la Simulada Testbenko sekcio por pliaj informoj

Dosierujoj	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadenco	/cds.lib
	/hdl.var
mentoro	/mentoro.do
	/msim_setup.tcl
sinopsis	/vcs/filelisto.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xceliumo	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komuna	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tablo 7. Produktita Programaro Files

Dosierujoj	Files
tx_control_src Notu: La dosierujo tx_control ankaŭ enhavas duplikatojn de ĉi tiuj files.	tutmonda.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	ĉefa.c
	pio_legi_skribi.c
	pio_legi_skribi.h

2.5. Dezajnaj Komponentoj
La HDMI Intel FPGA IP-dezajno ekzampLe konsistas el la komunaj altnivelaj komponantoj kaj HDMI TX kaj RX-supraj komponantoj.
2.5.1. HDMI TX Komponantoj
La ĉefaj komponantoj de HDMI TX inkluzivas la TX-kernajn altnivelajn komponentojn, kaj la IOPLL, transceiver PHY-restarigregilon, transceiver-indiĝenan PHY, TX PLL, TX-rekonfiguradadministradon, kaj la eligajn bufroblokojn.
Figuro 7. HDMI TX Supraj KomponentojTablo 8. HDMI TX Supraj Komponentoj

Modulo	Priskribo
HDMI TX Kerno	La IP ricevas video-datumojn de la plej alta nivelo kaj plenumas helpan datuman kodigon, aŭdan datuman kodigon, video-datumojn, kodigon, TMDS-kodigon aŭ paketigon.
IOPLL	La IOPLL (iopll_frl) generas la FRL-horloĝon por la TX-kerno. Tiu referenchorloĝo ricevas la TX FPLL-produktaĵhorloĝon. FRL-horloĝfrekvenco = datumrapideco po lenoj x 4 / (FRL-signoj po horloĝo x 18)
Transceiver PHY Restarigi Regilo	La rekomencigita regilo de Transceiver PHY certigas fidindan inicialigon de la TX-transceptoroj. La rekomencigita enigo de ĉi tiu regilo estas ekigita de la supra nivelo, kaj ĝi generas la respondan analogan kaj ciferecan rekomencigitan signalon al la Transceiver Native PHY-bloko laŭ la rekomencigita sinsekvo ene de la bloko. La tx_ready eliga signalo de ĉi tiu bloko ankaŭ funkcias kiel rekomencigita signalo al la HDMI Intel FPGA IP por indiki, ke la transceptor funkcias kaj pretas ricevi datumojn de la kerno.
Transceiver Denaska PHY	Malmola dissendila bloko, kiu ricevas la paralelajn datumojn de la HDMI TX-kerno kaj seriigas la datumojn de transsendo de ĝi. Notu: Por plenumi la HDMI TX-inter-kanalan skew-postulon, agordu la opcion de TX-kanala kunliga reĝimo en la Intel Arria 10 Transceiver Native PHY-parametroredaktilo al PMA kaj PCS-ligado. Vi ankaŭ devas aldoni la maksimuman skew (set_max_skew) limigan postulon al la cifereca rekomencigita signalo de la transceptora rekomencigita regilo (tx_digitalreset) kiel rekomendite en la Intel Arria 10 Transceiver PHY User Guide.
TX PLL	La dissendila PLL-bloko disponigas la serian rapidan horloĝon al la Transceiver Native PHY-bloko. Por ĉi tiu HDMI Intel FPGA IP-dezajno ekzample, fPLL estas uzata kiel TX PLL. TX PLL havas du referencajn horloĝojn. • Referenca horloĝo 0 estas konektita al la programebla oscilatoro (kun TMDS-horloĝfrekvenco) por TMDS-reĝimo. En ĉi tiu dezajno ekzample, RX TMDS-horloĝo estas uzata por konekti al referenca horloĝo 0 por TMDS-reĝimo. Intel rekomendas vin uzi programeblan oscilatoron kun TMDS-horloĝfrekvenco por referenca horloĝo 0. • Referenca horloĝo 1 estas konektita al fiksa 100 MHz-horloĝo por FRL-reĝimo.
TX Rekonfigura Administrado	•En TMDS-reĝimo, la TX-reagorda administra bloko reagordas la TX PLL por malsama eliga horloĝfrekvenco laŭ la TMDS-horloĝfrekvenco de la specifa video. •En FRL-reĝimo, la TX-rekonfigura administradbloko reagordas la TX PLL por provizi la serian rapidan horloĝon por 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps kaj 12 Gbps laŭ FRL_Rate-kampo en la 0x31 SCDC-registro. •La TX-reagorda administra bloko ŝanĝas la referenchorloĝon de TX PLL inter referenca horloĝo 0 por TMDS-reĝimo kaj referenca horloĝo 1 por FRL-reĝimo.
Eliga bufro	Ĉi tiu bufro funkcias kiel interfaco por interagi la I2C-interfacon de la HDMI DDC kaj redriver-komponentoj.

Tabelo 9.Transceiver Datumkurso kaj Oversampling Faktoro Ĉiu Horloĝo Frekvenca Gamo

Reĝimo	Datumkurso	oversampler 1 (2x oversample)	oversampler 2 (4x oversample)	oversample Faktoro	oversampgvidita datumrapideco (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Malŝaltita	2	2000–12000
FRL	3000	Malŝaltita	Malŝaltita	1	3000
FRL	6000	Malŝaltita	Malŝaltita	1	6000

FRL	8000	Malŝaltita	Malŝaltita	1	8000
FRL	10000	Malŝaltita	Malŝaltita	1	10000
FRL	12000	Malŝaltita	Malŝaltita	1	12000

Figuro 8. TX Reconfiguration Sequence Flow2.5.2. HDMI RX Komponantoj
La supraj komponantoj de HDMI RX inkluzivas la RX-kernajn altnivelajn komponentojn, laŭvolan I²C-sklavon kaj EDID-RAM, IOPLL, transceiver PHY-restarigregilon, RX-denaskan PHY, kaj la RX-rekonfigurajn administradblokojn.
Figuro 9. HDMI RX Supraj KomponentojTablo 10. HDMI RX Supraj Komponentoj

Modulo	Priskribo
HDMI RX Kerno	La IP ricevas la seriajn datumojn de la Transceiver Native PHY kaj elfaras datuman vicigon, kanalan deskew, TMDS-malkodigon, helpdatummalkodigon, vide-datuman malkodigon, sondatummalkodigon kaj malkodigon.
I2C Sklavo	I2C estas la interfaco uzata por Sink Display Data Channel (DDC) kaj Status and Data Channel (SCDC). La HDMI-fonto uzas la DDC por determini la kapablojn kaj karakterizaĵojn de la lavujo legante la Plibonigitan Plilongigitan Display Identification Data (E-EDID) datumstrukturon. La 8-bitaj I2C sklavadresoj por E-EDID estas 0xA0 kaj 0xA1. La LSB indikas la alirspecon: 1 por legado kaj 0 por skribado. Kiam HPD-okazaĵo okazas, la I2C-sklavo respondas al E-EDID-datenoj per legado de la sur-blato. La nur-sklava regilo I2C ankaŭ subtenas SCDC por HDMI 2.0 kaj 2.1 La 9-bita I2C-sklava adreso por la SCDC estas 0xA8 kaj 0xA9. Kiam okazas HPD-okazaĵo, la I2C-sklavo faras skriban aŭ legan transakcion al aŭ de SCDC-interfaco de la HDMI RX-kerno. Ligo-trejnadprocezo por Fixed Rate Link (FRL) ankaŭ okazas tra I2C Dum HPD-okazaĵo aŭ kiam la fonto skribas malsaman FRL-indico al la FRL Rate-registro (SCDC registras 0x31 biton [3:0]), la ligo-trejnadprocezo komenciĝas. Notu: Ĉi tiu I2C-sklav-regilo por SCDC ne estas bezonata se HDMI 2.0 aŭ HDMI 2.1 ne estas celitaj

EDID RAM

La dezajno stokas la EDID-informojn uzante la RAM 1-Port IP. Norma dudrata (horloĝo kaj datenoj) seria busprotokolo (I2C-sklav-regilo) transdonas la CEA-861-D Observema E-EDID-datumstrukturo. Ĉi tiu EDID-RAM konservas la E-EDID-informojn. •Kiam en TMDS-reĝimo, la dezajno subtenas EDID-pasadon de TX al RX. Dum EDID-trapaso, kiam la TX estas ligita al la ekstera lavujo, la Nios II-procesoro legas la EDID de la ekstera lavujo kaj skribas al la EDID-RAM. • Kiam en FRL-reĝimo, la Nios II-procesoro skribas la antaŭ-agorditan EDID por ĉiu ligrapideco bazita sur la HDMI_RX_MAX_FRL_RATE parametro en la global.h skripto. Uzu la jenajn HDMI_RX_MAX_FRL_RATE-enigojn por la subtenata FRL-indico: • 1: 3G 3 Lenoj • 2: 6G 3 Lenoj •3: 6G 4 Lenoj • 4: 8G 4 Lenoj •5: 10G 4 Lenoj (defaŭlte) •6: 12G 4 Lenoj

IOPLL

La HDMI RX uzas du IOPLL-ojn. • La unua IOPLL (pll_tmds) generas la RX CDR-referenchorloĝon. Ĉi tiu IOPLL estas uzata nur en TMDS-reĝimo. La referenca horloĝo de ĉi tiu IOPLL ricevas la TMDS-horloĝon. La TMDS-reĝimo uzas tiun IOPLL ĉar la CDR ne povas ricevi referenchorloĝojn sub 50 MHz kaj la TMDS-horloĝfrekvenco intervalas de 25 MHz ĝis 340 MHz. Tiu IOPLL disponigas horloĝfrekvencon kiu estas 5 fojojn de la eniga referenchorloĝo por frekvencintervalo inter 25 MHz ĝis 50 MHz kaj disponigas la saman horloĝfrekvencon kiel eniga referenchorloĝo por frekvencintervalo inter 50 MHz ĝis 340 MHz. •La dua IOPLL (iopll_frl) generas la FRL-horloĝon por la RX-kerno. Ĉi tiu referenca horloĝo ricevas la CDR-reakiritan horloĝon. FRL-horloĝfrekvenco = datumrapideco po lenoj x 4 / (FRL-signoj po horloĝo x 18)

Transceiver PHY Restarigi Regilo	La rekomencigita regilo de Transceiver PHY certigas fidindan inicialigon de la RX-riceviloj. La rekomencigita enigo de ĉi tiu regilo estas ekigita de la RX-reagordo, kaj ĝi generas la respondan analogan kaj ciferecan rekomencigitan signalon al la Transceiver Native PHY-bloko laŭ la rekomencigita sinsekvo ene de la bloko.
RX Denaska PHY	Malmola elsendilobloko kiu ricevas la seriajn datumojn de ekstera videofonto. Ĝi deserialigas la seriajn datumojn al paralelaj datumoj antaŭ ol transdoni la datumojn al la HDMI RX-kerno. Ĉi tiu bloko funkcias per Plibonigita PCS por FRL-reĝimo. RX CDR havas du referencajn horloĝojn. • Referenca horloĝo 0 estas konektita al eliga horloĝo de IOPLL TMDS (pll_tmds), kiu estas derivita de la TMDS-horloĝo. • Referenca horloĝo 1 estas konektita al fiksa 100 MHz-horloĝo. En TMDS-reĝimo, RX CDR estas reagordita por elekti referenchorloĝon 0, kaj en FRL-reĝimo, RX CDR estas reagordita por elekti referenchorloĝon 1.
Administrado pri Rekonfiguracio de RX	En TMDS-reĝimo, la RX-rekonfigura administradbloko efektivigas imposto-detektan cirkuladon kun la HDMI PLL por movi la RX-radio-ricevilon por funkcii je ajnaj arbitraj ligrapidecoj intervalantaj de 250 Mbps ĝis 6,000 Mbps. En FRL-reĝimo, la RX-rekonfigura administradbloko reagordas la RX-radio-ricevilon por funkcii ĉe 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, aŭ 12 Gbps depende de la FRL-indico en la SCDC_FRL_RATE-registra kampo (0x31[3:0]). La RX-agorda administra bloko ŝanĝas inter Standard PCS/RX por TMDS-reĝimo kaj Plibonigita PCS por FRL-reĝimo.Referu al Figuro 10 sur paĝo 22.

Figuro 10. RX-Reagorda Sekvenca Fluo
La figuro ilustras la multi-indician reagordan sekvencofluon de la regilo kiam ĝi ricevas enigan datenfluon kaj referenchorloĝfrekvencon, aŭ kiam la dissendilo estas malŝlosita.2.5.3. Supraj Nivelaj Komunaj Blokoj
La plej altnivelaj oftaj blokoj inkludas la radioricevilarbitraciiston, la RX-TX-ligkomponentojn, kaj la CPU-subsistemon.
Tablo 11. Supraj Nivelaj Komunaj Blokoj

Modulo

Priskribo

Transceiver Arbiter

Tiu senmarka funkcia bloko malhelpas radioricevilojn rekalibradi samtempe kiam aŭ RX aŭ TX-elsendiloj ene de la sama fizika kanalo postulas reagordon. La samtempa rekalibrado influas aplikojn kie RX kaj TX-radioriceviloj ene de la sama kanalo estas asignitaj al sendependaj IP-efektivigoj. Ĉi tiu transceptora arbitracianto estas etendaĵo al la rezolucio rekomendita por kunfandi simplan TX kaj simplekson RX en la saman fizikan kanalon. Ĉi tiu transceiver-arbitraciisto ankaŭ helpas kunfandi kaj arbitracii la memor-mapitajn RX- kaj TX-rekonfigurajn petojn celantajn simplajn RX- kaj TX-radio-ricevilojn ene de kanalo, ĉar la reagorda interfaca haveno de la transceptoroj nur povas esti alirita sinsekve. La interfaca konekto inter la transceiver-arbitro kaj TX/RX Native PHY/PHY Reset Controller-blokoj en ĉi tiu dezajno eksample pruvas senmarkan reĝimon kiu validas por ajna IP-kombinaĵo uzante la transceiver-arbitraciisto. La dissendila arbitracianto ne estas postulata kiam nur aŭ RX aŭ TX-elsendilo estas uzitaj en kanalo. La transceptor-arbitraciisto identigas la petanton de reagordo tra siaj Avalon-memor-mapitaj reagordaj interfacoj kaj certigas ke la ekvivalenta tx_reconfig_cal_busy aŭ rx_reconfig_cal_busy estas pordigita sekve. Por HDMI-aplikoj, nur RX iniciatas reagordon. Enkanaligante la Avalon-memor-mapitan reagordan peton tra la arbitracianto, la arbitro identigas ke la reagorda peto originas de la RX, kiu tiam pordegas tx_reconfig_cal_busy de asertado kaj permesas al rx_reconfig_cal_busy aserti. La enirpordego malhelpas la TX-radio-ricevilon esti movita al alĝustigreĝimo neintence. Notu: Ĉar HDMI nur postulas RX-reagordon, la tx_reconfig_mgmt_*-signaloj estas ligitaj. Ankaŭ, la Avalon-memor-mapita interfaco ne estas postulata inter la arbitracianto kaj la TX Native PHY-bloko. La blokoj estas asignitaj al la interfaco en la dezajno ekzample por montri senmarkan transceiver-arbitracikonekton al TX/RX Denaska PHY/PHY Restarigi Regilon

RX-TX Ligo

• La video-datuma eligo kaj sinkronigaj signaloj de HDMI RX-kernbuklo tra DCFIFO tra la RX kaj TX-video-horloĝdomajnoj. • La helpdatuma haveno de la HDMI TX-kerno kontrolas la helpajn datumojn, kiuj fluas tra la DCFIFO per kontraŭpremo. La kontraŭpremo certigas, ke ne estas nekompleta helpa pako sur la helpdatumpordeto. • Ĉi tiu bloko ankaŭ plenumas eksteran filtradon: — Filtras la aŭd-datumojn kaj aŭd-horloĝan regeneran pakaĵon de la helpdatumfluo antaŭ ol transdoni al la kerna helpdatumporto HDMI TX. — Filtrigas la InfoFramon de Alta Dinamika Intervalo (HDR) el la helpaj datumoj de HDMI RX kaj enmetas eksanample HDR InfoFrame al la helpaj datumoj de la HDMI TX per la Avalon-flua multipleksilo.

CPU Subsistemo

La CPU-subsistemo funkcias kiel SCDC kaj DDC-regiloj, kaj fonta reagordoregilo. • La fonta SCDC-regilo enhavas la majstran regilon I2C. La majstra regilo I2C transdonas la SCDC-datumstrukturon de la FPGA-fonto al la ekstera lavujo por HDMI 2.0 operacio. Por ekzample, se la eliranta datumfluo estas 6,000 Mbps, la Nios II-procesoro ordonas al la majstra regilo I2C ĝisdatigi la TMDS_BIT_CLOCK_RATIO kaj SCRAMBLER_ENABLE-bitojn de la sinka TMDS-agorda registro al 1. • La sama I2C-majstro ankaŭ transdonas la DDC-datumstrukturon (E-EDID) inter la HDMI-fonto kaj ekstera lavujo. • La CPU Nios II funkcias kiel la reagorda regilo por la fonto HDMI. La CPU dependas de la perioda indico detekto de la RX Reconfiguration Management-modulo por determini ĉu la TX postulas reagordon. La Avalon-memor-mapita sklava tradukisto disponigas la interfacon inter la Nios II-procesoro Avalon-memor-mapita majstra interfaco kaj la Avalon-memor-mapitaj sklavinterfacoj de la IOPLL de la ekstere instantiigita HDMI-fonto kaj TX Native PHY. • Faru ligan trejnadon per I2C majstra interfaco kun ekstera lavujo

2.6. Dinamika Gamo kaj Majstrado (HDR) InfoFrame Enmeto kaj Filtrado
La HDMI Intel FPGA IP-dezajno ekzample inkludas pruvon de HDR InfoFrame enmeto en RX-TX loopback sistemo.
HDMI Specifo versio 2.0b permesas Dynamic Range kaj Mastering InfoFrame esti elsenditaj per HDMI-helpa fluo. En la manifestacio, la bloko de Helpa Paka Generatoro subtenas la HDR-enmeton. Vi devas nur formati la celitan HDR InfoFrame-pakaĵon kiel specifite en la signallisttabelo de la modulo kaj la enmeto de la HDR InfoFrame okazas unufoje ĉiu videokadro.
En ĉi tiu ekzampla agordo, en kazoj kie la envenanta helpa fluo jam inkluzivas HDR InfoFrame, la elsendita HDR-enhavo estas filtrita. La filtrado evitas konfliktajn HDR-Informkadrojn por esti transdonitaj kaj certigas, ke nur la valoroj specifitaj en la HDR S.ample Datummodulo estas uzata.
Figuro 11. RX-TX-Ligo kun Dinamika Gamo kaj Majstrado de InfoFrame-Inserto
La figuro montras la blokdiagramon de RX-TX-ligo inkluzive de Dinamika Gamo kaj Mastering InfoFrame-enmeto en la kerna helpa fluo de HDMI TX.Tablo 12. Helpa Datuma Enmeta Bloko (aux_retransmit) Signaloj

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi
clk	Enigo	1	Enigo de horloĝo. Ĉi tiu horloĝo devus esti konektita al la video-horloĝo.
restarigi	Enigo	1	Restarigi enigon.

Helpaj Pakaj Signaloj
tx_aux_data	Eligo	72	TX Helppaka eligo de la multipleksilo.
tx_aux_valid	Eligo	1
tx_aux_preta	Eligo	1
tx_aux_sop	Eligo	1
tx_aux_eop	Eligo	1
rx_aux_data	Enigo	72	RX Helpaj datumoj pasis al la paka filtrila modulo antaŭ enirado de la multipleksilo.
rx_aux_valid	Enigo	1
rx_aux_sop	Enigo	1
rx_aux_eop	Enigo	1

Kontrola Signalo
hdmi_tx_vsync	Enigo	1	HDMI TX Video Vsync. Ĉi tiu signalo devas esti sinkronigita al la liga rapidhorloĝdomajno. La kerno enigas la HDR-Informon al la helpa fluo ĉe la levrando de ĉi tiu signalo.

Tablo 13. Signaloj de HDR-Datumodulo (altera_hdmi_hdr_infoframe)

Signalo	Direkto	Larĝo	Priskribo
hb0	Eligo	8	Kapa bajto 0 de la Dinamika Intervalo kaj Majstrado de InfoFrame: InfoFrame-tipkodo.
hb1	Eligo	8	Kapa bajto 1 de la Dinamika Intervalo kaj Majstrado de InfoFrame: InfoFrame-versionumero.
hb2	Eligo	8	Kapa bajto 2 de la Dinamika Intervalo kaj Majstrado de InfoFrame: Longo de InfoFrame.
pb	Enigo	224	Datumbajto de la Dinamika Intervalo kaj Majstrado de InfoFrame.

Tablo 14. Dinamika Gamo kaj Majstrado de InfoFrame Data Byte Bundle Bit-Fields

Bit-Kampo	Difino	Statika Metadatumo Tipo 1
7:0	Datuma bajto 1: {5'h0, EOTF[2:0]}
15:8	Datumbajto 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Datuma Bajto 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Datuma Bajto 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Datuma Bajto 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Datuma Bajto 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Datuma Bajto 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Datuma Bajto 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Datuma Bajto 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Datuma Bajto 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Datuma Bajto 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Datuma Bajto 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Datuma Bajto 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Datuma Bajto 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Datuma Bajto 15: Static_Metadata_Descriptor	blanka_punkto_x, LSB
127:120	Datuma Bajto 16: Static_Metadata_Descriptor	blanka_punkto_x, MSB
135:128	Datuma Bajto 17: Static_Metadata_Descriptor	blanka_punkto_y, LSB
143:136	Datuma Bajto 18: Static_Metadata_Descriptor	blanka_punkto_y, MSB
151:144	Datuma Bajto 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Datuma Bajto 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Datuma Bajto 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Datuma Bajto 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Datuma Bajto 23: Static_Metadata_Descriptor	Maksimuma Enhava Luma Nivelo, LSB
191:184	Datuma Bajto 24: Static_Metadata_Descriptor	Maksimuma Enhava Luma Nivelo, MSB
199:192	Datuma Bajto 25: Static_Metadata_Descriptor	Maksimuma Kadro-averaĝa Lumnivelo, LSB
207:200	Datuma Bajto 26: Static_Metadata_Descriptor	Maksimuma Kadro-averaĝa Lumnivelo, MSB
215:208	Rezervita
223:216	Rezervita

Malebligante HDR-Enmeton kaj Filtrilon
Malŝalti HDR-enmeton kaj filtrilon ebligas vin kontroli la retranssendon de HDR-enhavo jam disponebla en la fonta helpa fluo sen ajna modifo en la RX-TX Retransmit-dezajno eksample.
Por malŝalti HDR InfoFrame-enmeton kaj filtradon:

1. Agordu block_ext_hdr_infoframe al 1'b0 en la rxtx_link.v file por malhelpi la filtradon de la HDR InfoFrame de la Helpa fluo.
2. Agordu multiplexer_in0_valid de la kazo avalon_st_multiplexer en la altera_hdmi_aux_hdr.v file al 1'b0 por malhelpi la Helpan Pako-Generatoron formiĝi kaj enmeti plian HDR InfoFrame en la TX Auxiliary-rivereton.

2.7. Dezajna Programaro Fluo
En la dezajna ĉefa softvarfluo, la Nios II-procesoro agordas la TI-redifilan agordon kaj pravigigas la TX- kaj RX-vojojn post ekfunkciigo.
Figuro 12. Softvara Fluo en main.c Skripto
La programaro efektivigas tempan buklon por monitori lavujon kaj fontoŝanĝojn, kaj por reagi al la ŝanĝoj. La programaro povas ekigi TX-reagordon, TX-linktrejnadon kaj komenci elsendi videon.
Figuro 13. TX Path Initialization Fludiagramo Initialize TX PathFiguro 14. Fluodiagramo de RX Path InitializationFiguro 15. Fluodiagramo pri Reagordo kaj Ligo de TXFiguro 16. Link Training LTS:3 Process at Specific FRL Rate FlowchartFiguro 17. Fluodiagramo de Transsendo de Video HDMI TX2.8. Kurante la Dezajnon en Malsamaj FRL-Kotizoj
Vi povas ruli vian dezajnon en malsamaj FRL-kurzoj, krom la defaŭlta FRL-kurzo de la ekstera lavujo.
Por ruli la dezajnon en malsamaj FRL-tarifoj:

1. Ŝaltu la surŝipan user_dipsw0-ŝaltilon al ON-pozicio.
2. Malfermu la komandan ŝelon de Nios II, tiam tajpu nios2-terminal
3. Enigu la sekvajn komandojn kaj premu Enter por efektivigi.

Komando	Priskribo
h	Montru la helpmenuon.
r0	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 0 (TMDS nur).
r1	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 1 (3 Gbps).
r2	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 2 (6 Gbps, 3 lenoj).
r3	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 3 (6 Gbps, 4 lenoj).
r4	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 4 (8 Gbps).
r5	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 5 (10 Gbps).
r6	Ĝisdatigu la RX-maksimuman FRL-kapablon al FRL-indico 6 (12 Gbps).
t1	TX agordas ligan indicon al FRL-indico 1 (3 Gbps).
t2	TX agordas ligan indicon al FRL-indico 2 (6 Gbps, 3 lenoj).
t3	TX agordas ligan indicon al FRL-indico 3 (6 Gbps, 4 lenoj).
t4	TX agordas ligan indicon al FRL-indico 4 (8 Gbps).
t5	TX agordas ligan indicon al FRL-indico 5 (10 Gbps).
t6	TX agordas ligan indicon al FRL-indico 6 (12 Gbps).

2.9. Horloĝskemo
La horloĝskemo ilustras la horloĝdomajnojn en la HDMI Intel FPGA IP-dezajno ekzample.
Figuro 18. HDMI 2.1 Dezajno Ekzample HorloĝskemoTabelo 15. Horloĝskemo-Signaloj

Horloĝo	Signala Nomo en Dezajno	Priskribo
Administra Horloĝo	mgmt_clk	Senpaga 100 MHz-horloĝo por ĉi tiuj komponentoj: • Avalon-MM-interfacoj por reagordo — La postulo de ofteco estas inter 100–125 MHz. • PHY rekomencigita regilo por transceiver reset sekvenco — La postulo de ofteco estas inter 1–500 MHz. • IOPLL Rekonfiguracio — La maksimuma horloĝfrekvenco estas 100 MHz. • Administrado pri Rekonfiguracio de RX • TX Rekonfigura Administrado • CPU • I2C Majstro
I2C-Horloĝo	i2c_clk	100 MHz-horloĝa enigo, kiu horloĝas I2C-sklavon, eligajn bufrojn, SCDC-registrojn kaj ligan trejnadon en la HDMI RX-kerno kaj EDID-RAM.
TX PLL Referenca Horloĝo 0	tx_tmds_clk	Referenca horloĝo 0 al la TX PLL. La horloĝfrekvenco estas la sama kiel la atendata TMDS-horloĝfrekvenco de la HDMI TX TMDS-horloĝkanalo. Ĉi tiu referenca horloĝo estas uzata en TMDS-reĝimo. Por ĉi tiu HDMI-dezajno ekzample, ĉi tiu horloĝo estas konektita al la RX TMDS-horloĝo por pruva celo. En via aplikaĵo, vi devas provizi dediĉitan horloĝon kun TMDS-horloĝfrekvenco de programebla oscilatoro por pli bona agado de tremo.

		Notu: Ne uzu transceptoran RX-stifton kiel TX PLL-referencan horloĝon. Via dezajno malsukcesos se vi metas la HDMI TX refclk sur RX-stifton.
TX PLL Referenca Horloĝo 1	txfpll_refclk1/ rxphy_cdr_refclk1	Referenca horloĝo al la TX PLL kaj RX CDR, same kiel IOPLL por vid_clk. La horloĝfrekvenco estas 100 MHz.
TX PLL Seria Horloĝo	tx_bonding_horloĝoj	Seria rapida horloĝo generita de TX PLL. La horloĝfrekvenco estas fiksita surbaze de la datumrapideco.
TX Transceiver Clock Out	tx_clk	Horloĝo eksteren reakirita de la radioricevilo, kaj la frekvenco varias depende de la datumrapideco kaj simboloj per horloĝo. TX transceiver clock out of frekvenco = Transceiver datumrapideco/ Transceiver-larĝo Por ĉi tiu HDMI-dezajno ekzample, la TX-elsendilo-horloĝo eksteren de kanalo 0 horloĝas la TX-elsendilo-kernenigaĵon (tx_coreclkin), ligo-rapidecon IOPLL (pll_hdmi) referenca horloĝo, kaj la video kaj FRL IOPLL (pll_vid_frl) referenca horloĝo.
Video Horloĝo	tx_vid_clk/rx_vid_clk	Videohorloĝo al TX kaj RX-kerno. La horloĝo funkcias je fiksa frekvenco de 225 MHz.
TX/RX FRL Horloĝo	tx_frl_clk/rx_frl_clk	FRL-horloĝo al por TX kaj RX-kerno.
RX TMDS Horloĝo	rx_tmds_clk	TMDS-horloĝkanalo de la HDMI RX-konektilo kaj konektas al IOPLL por generi la referenchorloĝon por CDR-referenca horloĝo 0. La kerno uzas ĉi tiun horloĝon kiam ĝi estas en TMDS-reĝimo.
RX CDR Referenca Horloĝo 0	rxphy_cdr_refclk0	Referenca horloĝo 0 al RX CDR. Ĉi tiu horloĝo estas derivita de la RX TMDS-horloĝo. La RX TMDS-horloĝfrekvenco intervalas de 25 MHz ĝis 340 MHz dum la RX CDR minimuma referenca horloĝfrekvenco estas 50 MHz. IOPLL kutimas generi 5-horloĝfrekvencon por la TMDS-horloĝo inter 25 MHz ĝis 50 MHz kaj generi la saman horloĝfrekvencon por la TMDS-horloĝo inter 50 MHz - 340 MHz.
RX Transceiver Clock Out	rx_clk	Horloĝo ekstere reakirita de la radioricevilo, kaj la frekvenco varias depende de la datumfrekvenco kaj larĝo de la radioricevilo. RX transceiver clock out of frekvenco = Transceiver datumrapideco/ Transceiver-larĝo Por ĉi tiu HDMI-dezajno ekzample, la RX-sendila horloĝo eksteren de kanalo 1 horloĝas la RX-elsendilo-kernenigaĵon (rx_coreclkin) kaj FRL IOPLL (pll_frl) referenca horloĝo.

2.10. Interfaco Signaloj
La tabeloj listigas la signalojn por la HDMI-dezajno ekzample kun FRL ebligita.
Tabelo 16. Supraj Nivelaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
Surŝipe Oscilatora Signalo
clk_fpga_b3_p	Enigo	1	100 MHz senpaga horloĝo por kerna referenca horloĝo.
refclk4_p	Enigo	1	100 MHz senpaga horloĝo por transceptora referenca horloĝo.

Uzantaj Puŝbutonoj kaj LEDoj
uzanto_pb	Enigo	3	Premu butonon por kontroli la funkciojn de dezajno de HDMI Intel FPGA IP.
cpu_resetn	Enigo	1	Tutmonda restarigo.
uzanto_led_g	Eligo	8	Verda LED-ekrano. Riferu al Aparataro sur paĝo 48 por pliaj informoj pri la LED-funkcioj.
uzanto_dipsw	Enigo	1	Uzant-difinita DIP-ŝaltilo. Riferu al Aparataro sur paĝo 48 por pliaj informoj pri la funkcioj de DIP-ŝaltilo.

HDMI-FMC-Filino-Kartaj Stiftoj sur FMC-Haveno B
fmcb_gbtclk_m2c_p_0	Enigo	1	HDMI RX TMDS-horloĝo.
fmcb_dp_m2c_p	Enigo	4	HDMI RX-horloĝo, ruĝaj, verdaj kaj bluaj datumkanaloj.
fmcb_dp_c2m_p	Eligo	4	HDMI TX-horloĝo, ruĝaj, verdaj kaj bluaj datumkanaloj.
fmcb_la_rx_p_9	Enigo	1	HDMI RX +5V potenco detekti.
fmcb_la_rx_p_8	Eligo	1	HDMI RX varma ŝtopilo detekti.
fmcb_la_rx_n_8	Enigo	1	HDMI RX I2C SDA por DDC kaj SCDC.
fmcb_la_tx_p_10	Enigo	1	HDMI RX I2C SCL por DDC kaj SCDC.
fmcb_la_tx_p_12	Enigo	1	HDMI TX varma ŝtopilo detekti.
fmcb_la_tx_n_12	Enigo	1	HDMI I2C SDA por DDC kaj SCDC.
fmcb_la_rx_p_10	Enigo	1	HDMI I2C SCL por DDC kaj SCDC.
fmcb_la_tx_n_9	Enigo	1	HDMI I2C SDA por reŝoforkontrolo.
fmcb_la_rx_p_11	Enigo	1	HDMI I2C SCL por reŝoforkontrolo.
fmcb_la_tx_n_13	Eligo	1	HDMI TX +5V Notu: Nur havebla kiam Bitec HDMI Filina Karto Revizio 9 estas elektita.

Tablo 17. HDMI RX Supra Nivelaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi Signalojn
mgmt_clk	Enigo	1	Sistemhorloĝo-enigo (100 MHz).
restarigi	Enigo	1	Sistemo rekomencigita enigo.
rx_tmds_clk	Enigo	1	HDMI RX TMDS-horloĝo.
i2c_clk	Enigo	1	Enigo de horloĝo por interfaco DDC kaj SCDC.

Horloĝo kaj Restarigi Signalojn
rxphy_cdr_refclk1	Enigo	1	Enigo de horloĝo por referenca horloĝo RX CDR 1. La horloĝfrekvenco estas 100 MHz.
rx_vid_clk	Eligo	1	Eligo de videohorloĝo.
sys_init	Eligo	1	Sisteminicialigo por restarigi la sistemon post ekfunkciigo.

RX Transceiver kaj IOPLL Signaloj
rxpll_tmds_locked	Eligo	1	Indikas ke la TMDS-horloĝo IOPLL estas ŝlosita.
rxpll_frl_locked	Eligo	1	Indikas ke la FRL-horloĝo IOPLL estas ŝlosita.
rxphy_serial_data	Enigo	4	HDMI-serialaj datumoj al la RX Native PHY.
rxphy_preta	Eligo	1	Indikas, ke la RX Denaska PHY estas preta.
rxphy_cal_busy_raw	Eligo	4	RX-indiĝena PHY-kalibrado okupata al la transceptora arbitracianto.
rxphy_cal_busy_gated	Enigo	4	Kalibrado okupata signalo de la radioricevila arbitracianto ĝis la RX Native PHY.
rxphy_rcfg_slave_write	Enigo	4	Dissendilo-reagordo Avalon-memor-mapita interfaco de la RX Native PHY ĝis la radioricevila arbitracianto.
rxphy_rcfg_slave_read	Enigo	4
rxphy_rcfg_slave_address	Enigo	40
rxphy_rcfg_slave_writedata	Enigo	128
rxphy_rcfg_slave_readdata	Eligo	128
rxphy_rcfg_slave_waitrequest	Eligo	4

Administrado pri Rekonfiguracio de RX
rxphy_rcfg_busy	Eligo	1	RX Reagordo okupata signalo.
rx_tmds_freq	Eligo	24	HDMI RX TMDS-horloĝfrekvenca mezurado (en 10 ms).
rx_tmds_freq_valid	Eligo	1	Indikas ke la RX TMDS-horloĝfrekvenca mezurado validas.
rxphy_os	Eligo	1	oversampling-faktoro: •0: 1x oversampling • 1: 5× oversampling
rxphy_rcfg_master_write	Eligo	1	RX-reagorda administrado Avalon-memor-mapita interfaco al radioricevila arbitracianto.
rxphy_rcfg_master_read	Eligo	1
rxphy_rcfg_master_address	Eligo	12
rxphy_rcfg_master_writedata	Eligo	32
rxphy_rcfg_master_readdata	Enigo	32
rxphy_rcfg_master_waitrequest	Enigo	1

HDMI RX Kernaj Signaloj
rx_vid_clk_locked	Enigo	1	Indikas vid_clk estas stabila.
rxcore_frl_rate	Eligo	4	Indikas la FRL-indico, ke la RX-kerno funkcias. • 0: Hereda Reĝimo (TMDS) • 1: 3 Gbps 3 vojoj • 2: 6 Gbps 4 vojoj • 3: 6 Gbps 4 vojoj • 4: 8 Gbps 4 vojoj • 5: 10 Gbps 4 vojoj • 6: 12 Gbps 4 vojoj • 7-15: Rezervita
rxcore_frl_locked	Eligo	4	Ĉiu bito indikas la specifan lenon kiu atingis FRL-seruron. FRL estas ŝlosita kiam la RX-kerno sukcese elfaras vicigon, dekliniĝon kaj atingas lenseruron. • Por 3-lena reĝimo, lena seruro estas atingita kiam la RX-kerno ricevas Scrambler Reset (SR) aŭ Start-Super-Block (SSB) por ĉiu 680 FRL-karakterperiodoj por almenaŭ 3 fojojn. • Por 4-lena reĝimo, lena seruro estas atingita kiam la RX-kerno ricevas Scrambler Reset (SR) aŭ Start-Super-Block (SSB) por ĉiu 510 FRL-karakterperiodoj por almenaŭ 3 fojojn.
rxcore_frl_ffe_levels	Eligo	4	Korespondas al la FFE_level-bito en la SCDC 0x31-registrbito [7:4] en la RX-kerno.
rxcore_frl_flt_preta	Enigo	1	Asertas por indiki ke la RX estas preta por komenci la procezon de trejnado de ligo. Se asertita, la FLT_preta bito en la SCDC-registro 0x40 bito 6 estas asertita ankaŭ.
rxcore_frl_src_test_config	Enigo	8	Specifas la fontajn testajn agordojn. La valoro estas skribita en la SCDC Test Configuration-registron en la SCDC-registro 0x35.
rxcore_tbcr	Eligo	1	Indikas la TMDS-bit-horloĝproporcion; respondas al la registro TMDS_Bit_Clock_Ratio en la registro SCDC 0x20 bito 1. • Kiam funkcias en HDMI 2.0-reĝimo, ĉi tiu bito estas asertita. Indikas la TMDS-bit-horloĝproporcion de 40:1. • Kiam vi funkcias en HDMI 1.4b, ĉi tiu bito ne estas asertita. Indikas la TMDS-bit-horloĝproporcion de 10:1. • Ĉi tiu bito estas neuzata por FRL-reĝimo.
rxcore_scrambler_enable	Eligo	1	Indikas ĉu la ricevitaj datumoj estas miksitaj; respondas al la kampo Scrambling_Enable en la SCDC-registro 0x20 bito 0.
rxcore_audio_de	Eligo	1	HDMI RX-kernaj soninterfacoj Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
rxcore_audio_data	Eligo	256
rxcore_audio_info_ai	Eligo	48

rxcore_audio_N	Eligo	20
rxcore_audio_CTS	Eligo	20
rxcore_audio_metadata	Eligo	165
rxcore_audio_format	Eligo	5
rxcore_aux_pkt_data	Eligo	72	HDMI RX-kernaj helpinterfacoj Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
rxcore_aux_pkt_addr	Eligo	6
rxcore_aux_pkt_wr	Eligo	1
rxcore_aux_data	Eligo	72
rxcore_aux_sop	Eligo	1
rxcore_aux_eop	Eligo	1
rxcore_aux_valid	Eligo	1
rxcore_aux_error	Eligo	1
rxcore_gcp	Eligo	6	HDMI RX-kernaj flankaj signaloj Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
rxcore_info_avi	Eligo	123
rxcore_info_vsi	Eligo	61
rxcore_locked	Eligo	1	HDMI RX-kernaj video-havenoj Notu: N = pikseloj per horloĝo Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
rxcore_vid_data	Eligo	N*48
rxcore_vid_vsync	Eligo	N
rxcore_vid_hsync	Eligo	N
rxcore_vid_de	Eligo	N
rxcore_vid_valid	Eligo	1
rxcore_vid_lock	Eligo	1
rxcore_mode	Eligo	1	HDMI RX kerna kontrolo kaj statushavenoj. Notu: N = simboloj po horloĝo Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
rxcore_ctrl	Eligo	N*6
rxcore_color_depth_sync	Eligo	2
hdmi_5v_detekti	Enigo	1	Detekti HDMI RX 5V kaj detekti varmŝtopilon. Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
hdmi_rx_hpd	Eligo	1
rx_hpd_trigger	Enigo	1

I2C Signaloj
hdmi_rx_i2c_sda	Enigo	1	HDMI RX DDC kaj SCDC-interfaco.
hdmi_rx_i2c_scl	Enigo	1

RX EDID RAM Signaloj
edid_ram_access	Enigo	1	HDMI RX EDID RAM-alira interfaco.

edid_ram_address	Enigo	8	Aserti edid_ram_access kiam vi volas skribi aŭ legi el la EDID-RAM, alie ĉi tiu signalo devus esti malalta. Kiam vi asertas edid_ram_access, la varmkonektila signalo malasertas por permesi skribi aŭ legi al la EDID-RAM. Kiam EDID-RAM-aliro estas finita, vi devus malaktivigi edid_ram_assess kaj la varmŝtopilo asertas. La fonto legos la novan EDID pro la varmŝtopilo-signalo.
edid_ram_write	Enigo	1
edid_ram_read	Enigo	1
edid_ram_readdata	Eligo	8
edid_ram_writedata	Enigo	8
edid_ram_waitrequest	Eligo	1

Tabelo 18.HDMI TX-Altnivelaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi Signalojn
mgmt_clk	Enigo	1	Sistemhorloĝo-enigo (100 MHz).
restarigi	Enigo	1	Sistemo rekomencigita enigo.
tx_tmds_clk	Enigo	1	HDMI RX TMDS-horloĝo.
txfpll_refclk1	Enigo	1	Enigo de horloĝo por referenca horloĝo TX PLL 1. La horloĝfrekvenco estas 100 MHz.
tx_vid_clk	Eligo	1	Eligo de videohorloĝo.
tx_frl_clk	Eligo	1	FRL-horloĝa eligo.
sys_init	Enigo	1	Sisteminicialigo por restarigi la sistemon post ekfunkciigo.
tx_init_farita	Enigo	1	TX-inicialigo por restarigi la TX-rekonfiguran administradblokon kaj transceiver-reagordan interfacon.

TX Transceiver kaj IOPLL Signaloj
txpll_frl_locked	Eligo	1	Indikas la ligan rapidhorloĝon kaj FRL-horloĝon IOPLL estas ŝlositaj.
txfpll_locked	Eligo	1	Indikas, ke la TX PLL estas ŝlosita.
txphy_serial_data	Eligo	4	HDMI-seriaj datenoj de la TX Native PHY.
txphy_preta	Eligo	1	Indikas, ke la TX Denaska PHY estas preta.
txphy_cal_busy	Eligo	1	TX Indiĝena PHY-kalibrado okupata signalo.
txphy_cal_busy_raw	Eligo	4	Kalibrado okupata signalo al la transceptora arbitracianto.
txphy_cal_busy_gated	Enigo	4	Kalibrado okupata signalo de la radioricevila arbitracianto ĝis la TX Native PHY.
txphy_rcfg_busy	Eligo	1	Indikas ke la TX PHY-reagordo estas en progreso.
txphy_rcfg_slave_write	Enigo	4	Dissendilo-reagordo Avalon-memor-mapita interfaco de la TX Native PHY ĝis la radioricevila arbitracianto.
txphy_rcfg_slave_read	Enigo	4
txphy_rcfg_slave_address	Enigo	40
txphy_rcfg_slave_writedata Enigo 128 txphy_rcfg_slave_readdata Eligo 128 txphy_rcfg_slave_waitrequest Eligo 4

TX Rekonfigura Administrado
tx_tmds_freq	Enigo	24	HDMI TX TMDS horloĝfrekvenca valoro (en 10 ms).
tx_os	Eligo	2	oversampling-faktoro: • 0: 1x oversampling •1: 2× oversampling •2: 8x oversampling
txphy_rcfg_master_write	Eligo	1	Tx-rekonfigura administrado Avalon-memor-mapita interfaco al radioricevila arbitracianto.
txphy_rcfg_master_read	Eligo	1
txphy_rcfg_master_address	Eligo	12
txphy_rcfg_master_writedata	Eligo	32
txphy_rcfg_master_readdata	Enigo	32
txphy_rcfg_master_waitrequest	Enigo	1
tx_reconfig_farita	Eligo	1	Indikas, ke la procezo de reagordo de TX estas finita.

HDMI TX Kernaj Signaloj
tx_vid_clk_locked	Enigo	1	Indikas vid_clk estas stabila.
txcore_ctrl	Enigo	N*6	HDMI TX-kernkontrolinterfacoj. Notu: N = pikseloj per horloĝo Raportu al la Fontaj Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
txcore_mode	Enigo	1
txcore_audio_de	Enigo	1	HDMI TX-kernaj soninterfacoj. Raportu al la Fontaj Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
txcore_audio_mute	Enigo	1
txcore_audio_data	Enigo	256
txcore_audio_info_ai	Enigo	49
txcore_audio_N	Enigo	20
txcore_audio_CTS	Enigo	20
txcore_audio_metadata	Enigo	166
txcore_audio_format	Enigo	5
txcore_aux_preta	Eligo	1	HDMI TX-kernaj helpinterfacoj. Raportu al la Fontaj Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
txcore_aux_data	Enigo	72
txcore_aux_sop	Enigo	1
txcore_aux_eop	Enigo	1

txcore_aux_valid	Enigo	1
txcore_gcp	Enigo	6	HDMI TX-kernaj flankbendaj signaloj. Raportu al la Fontaj Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
txcore_info_avi	Enigo	123
txcore_info_vsi	Enigo	62
txcore_i2c_master_write	Enigo	1	TX I2C-majstro Avalon-memor-mapita interfaco al I2C-majstro ene de la TX-kerno. Notu: Ĉi tiuj signaloj disponeblas nur kiam vi ŝaltas la Inkluzivi I2C parametro.
txcore_i2c_master_read	Enigo	1
txcore_i2c_master_address	Enigo	4
txcore_i2c_master_writedata	Enigo	32
txcore_i2c_master_readdata	Eligo	32
txcore_vid_data	Enigo	N*48	HDMI TX-kernaj video-havenoj. Notu: N = pikseloj per horloĝoRef er al la Fontaj Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
txcore_vid_vsync	Enigo	N
txcore_vid_hsync	Enigo	N
txcore_vid_de	Enigo	N
txcore_vid_preta	Eligo	1
txcore_vid_overflow	Eligo	1
txcore_vid_valid	Enigo	1
txcore_frl_rate	Enigo	4	SCDC-registraj interfacoj.
txcore_frl_pattern	Enigo	16
txcore_frl_start	Enigo	1
txcore_scrambler_enable	Enigo	1
txcore_tbcr	Enigo	1

I2C Signaloj
nios_tx_i2c_sda_in	Eligo	1	TX I2C Master-interfaco por SCDC kaj DDC de la Nios II-procesoro ĝis la produktaĵbufro. Notu: Se vi ŝaltas la Inkluzivi I2C parametro, ĉi tiuj signaloj estos metitaj en la TX-kernon kaj ne estos videblaj ĉe ĉi tiu nivelo.
nios_tx_i2c_scl_in	Eligo	1
nios_tx_i2c_sda_oe	Enigo	1
nios_tx_i2c_scl_oe	Enigo	1
nios_ti_i2c_sda_in	Eligo	1	TX I2C Master-interfaco de la Nios II-procesoro ĝis la eliga bufro por kontroli TI-redukilon sur la filinkarto Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Eligo	1
nios_ti_i2c_sda_oe	Enigo	1
nios_ti_i2c_scl_oe	Enigo	1
hdmi_tx_i2c_sda	Enigo	1	TX I2C-interfacoj por SCDC kaj DDC-interfacoj de la produktaĵbufro ĝis la HDMI TX-konektilo.
hdmi_tx_i2c_scl	Enigo	1
hdmi_tx_ti_i2c_sda	Enigo	1	TX I2C-interfacoj de la eligo-bufro al la TI-redrilo sur la filinkarto Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Enigo	1

tx_hpd_req	Eligo	1	HDMI TX-hotplug detektas interfacojn.
hdmi_tx_hpd_n	Enigo	1

Tablo 19. Transceiver Arbiter Signaloj

Signalo	Direkto	Larĝo	Priskribo
clk	Enigo	1	Rekonfigura horloĝo. Ĉi tiu horloĝo devas dividi la saman horloĝon kun la reagordaj administradblokoj.
restarigi	Enigo	1	Restarigi signalon. Ĉi tiu restarigo devas kunhavigi la saman restarigon kun la reagordaj administradblokoj.
rx_rcfg_en	Enigo	1	RX-reagordo ebligas signalon.
tx_rcfg_en	Enigo	1	TX-reagordo ebligas signalon.
rx_rcfg_ch	Enigo	2	Indikas kiun kanalon reagordanta sur la RX-kerno. Ĉi tiu signalo devas ĉiam resti asertita.
tx_rcfg_ch	Enigo	2	Indikas kiun kanalon reagordanta sur la TX-kerno. Ĉi tiu signalo devas ĉiam resti asertita.
rx_reconfig_mgmt_write	Enigo	1	Reagordo Avalon memor-mapitaj interfacoj de la RX-rekonfigura administrado.
rx_reconfig_mgmt_read	Enigo	1
rx_reconfig_mgmt_adreso	Enigo	10
rx_reconfig_mgmt_writedata	Enigo	32
rx_reconfig_mgmt_readdata	Eligo	32
rx_reconfig_mgmt_waitrequest	Eligo	1
tx_reconfig_mgmt_write	Enigo	1	Reagordo Avalon-memor-mapitaj interfacoj de la TX-rekonfigura administrado.
tx_reconfig_mgmt_read	Enigo	1
tx_reconfig_mgmt_adreso	Enigo	10
tx_reconfig_mgmt_writedata	Enigo	32
tx_reconfig_mgmt_readdata	Eligo	32
tx_reconfig_mgmt_waitrequest	Eligo	1
reconfig_write	Eligo	1	Rekonfiguracio Avalon-memor-mapitaj interfacoj al la radioricevilo.
reconfig_read	Eligo	1
reconfig_adreso	Eligo	10
reconfig_writedata	Eligo	32
rx_reconfig_readdata	Enigo	32
rx_reconfig_waitrequest	Enigo	1
tx_reconfig_readdata	Enigo	1
tx_reconfig_waitrequest	Enigo	1

rx_cal_busy	Enigo	1	Kalibra statussignalo de la RX-radio-ricevilo.
tx_cal_busy	Enigo	1	Kalibra statussignalo de la TX-radio-ricevilo.
rx_reconfig_cal_busy	Eligo	1	Kalibra statusa signalo al la RX-ricevilo PHY rekomencigita kontrolo.
tx_reconfig_cal_busy	Eligo	1	Kalibra statusa signalo de la TX-ricevilo PHY rekomencigita kontrolo.

Tablo 20. RX-TX-Ligaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
vid_clk	Enigo	1	HDMI video-horloĝo.
rx_vid_lock	Enigo	3	Indikas staton de videoŝlosado de HDMI RX.
rx_vid_valid	Enigo	1	HDMI RX videointerfacoj.
rx_vid_de	Enigo	N
rx_vid_hsync	Enigo	N
rx_vid_vsync	Enigo	N
rx_vid_data	Enigo	N*48
rx_aux_eop	Enigo	1	Helpaj interfacoj HDMI RX.
rx_aux_sop	Enigo	1
rx_aux_valid	Enigo	1
rx_aux_data	Enigo	72
tx_vid_de	Eligo	N	HDMI TX-video-interfacoj. Notu: N = pikseloj per horloĝo
tx_vid_hsync	Eligo	N
tx_vid_vsync	Eligo	N
tx_vid_data	Eligo	N * 48
tx_vid_valid	Eligo	1
tx_vid_preta	Enigo	1
tx_aux_eop	Eligo	1	Helpaj interfacoj HDMI TX.
tx_aux_sop	Eligo	1
tx_aux_valid	Eligo	1
tx_aux_data	Eligo	72
tx_aux_preta	Enigo	1

Tabelo 21. Sistemo-Signaloj de Platform Designer

Signalo	Direkto	Larĝo	Priskribo
cpu_clk_in_clk_clk	Enigo	1	CPU-horloĝo.
cpu_rst_in_reset_reset	Enigo	1	CPU rekomencigita.

edid_ram_slave_translator_avalon_anti_slave_0_address	Eligo	8	EDID-RAM alirinterfacoj.
edid_ram_slave_translator_avalon_anti_slave_0_write	Eligo	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Eligo	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Enigo	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Eligo	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Enigo	1
hdmi_i2c_master_i2c_serial_sda_in	Enigo	1	I2C Master-interfacoj de la Nios II-procesoro ĝis la produktaĵbufro por DDC kaj SCDC-kontrolo.
hdmi_i2c_master_i2c_serial_scl_in	Enigo	1
hdmi_i2c_master_i2c_serial_sda_oe	Eligo	1
hdmi_i2c_master_i2c_serial_scl_oe	Eligo	1
redriver_i2c_master_i2c_serial_sda_in	Enigo	1	I2C Master-interfacoj de la Nios II-procesoro ĝis la produktaĵbufro por TI-reduliga agorda agordo.
redriver_i2c_master_i2c_serial_scl_in	Enigo	1
redriver_i2c_master_i2c_serial_sda_oe	Eligo	1
redriver_i2c_master_i2c_serial_scl_oe	Eligo	1
pio_in0_external_connection_export	Enigo	32	Paralela eniga eligo interfacoj. • Bito 0: Konektita al la user_dipsw-signalo por kontroli EDID-transirmanieron. •Bit 1: TX HPD-peto •Bit 2: TX-transceptoro preta • Bitoj 3: TX-reagordo farita •Bitoj 4–7: Rezervitaj • Bitoj 8–11: RX FRL-indico • Bito 12: RX TMDS bita horloĝproporcio • Bitoj 13–16: RX FRL ŝlosita • Bitoj 17–20: RX FFE-niveloj • Bito 21: RX vicigo ŝlosita

Signalo	Direkto	Larĝo	Priskribo
			•Bit 22: RX-video-seruro • Bito 23: Uzanto-prembutono 2 por legi SCDC-registrojn de ekstera lavujo •Bitoj 24–31: Rezervitaj
pio_out0_external_connection_export	Eligo	32	Paralela eniga eligo interfacoj. •Bit 0: TX HPD-agnosko •Bit 1: TX-komencigo estas farita • Bitoj 2–7: Rezervitaj • Bitoj 8–11: TX FRL-indico • Bitoj 12–27: TX FRL-liga trejnada ŝablono • Bito 28: TX FRL komenci • Bitoj 29–31: Rezervitaj
pio_out1_external_connection_export	Eligo	32	Paralela eniga eligo interfacoj. • Bito 0: RX EDID RAM-aliro • Bito 1: RX FLT preta • Bitoj 2–7: Rezervitaj • Bitoj 8–15: RX FRL-fonta testa agordo •Bitoj 16–31: Rezervitaj

2.1. 1. Dezajni RTL-Parametrojn
Uzu la HDMI TX kaj RX Top RTL-parametrojn por personecigi la dezajnon ekzample.
La plej multaj el la dezajnaj parametroj estas haveblaj en la Dezajno Ekzample langeto de la HDMI Intel FPGA IP-parametroredaktilo. Vi ankoraŭ povas ŝanĝi la dezajnon ekzample-agordojn, kiujn vi faris en la parametra redaktilo per la RTL-parametroj.
Tabelo 22. Supraj Parametroj de HDMI RX

Parametro	Valoro	Priskribo
SUPPORT_DEEP_COLOR	• 0: Neniu profunda koloro • : Profunda koloro	Determinas ĉu la kerno povas ĉifri profundajn kolorformatojn.
SUPPORT_AUXILIARY	• 0: Neniu AUX •1: AUX	Determinas ĉu la helpkanala kodigo estas inkluzivita.
SYMBOLS_PER_CLOCK	8	Elportas 8 simbolojn per horloĝo por Intel Arria 10-aparatoj.
SUPPORT_AUDIO	• 0: Neniu audio • 1: Aŭdio	Determinas ĉu la kerno povas kodi aŭdion.

EDID_RAM_ADDR_WIDTH	8 (Apriora valoro)	Logbazo 2 de la grandeco de EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Ne celante ajnan filinkarton Bitec HDMI •4: Subtenas Bitec HDMI-filinkarto revizio 4 •6: Celanta Bitec HDMI-filinkarto revizio 6 • 11: Celanta Bitec HDMI-filinkarto revizio 11 (defaŭlte)	Specifas la revizion de la filinkarto Bitec HDMI uzita. Kiam vi ŝanĝas la revizion, la dezajno povas interŝanĝi la transceptorajn kanalojn kaj inversigi la polusecon laŭ la postuloj de la filinkarto de Bitec HDMI. Se vi agordas la parametron BITEC_DAUGHTER_CARD_REV al 0, la dezajno ne faras ajnajn ŝanĝojn al la transcepto-kanaloj kaj la poluseco.
POLARITY_INVERSION	• 0: Inverti polusecon • 1: Ne inversigu polusecon	Agordu ĉi tiun parametron al 1 por inversigi la valoron de ĉiu bito de la eniga datumo. Agordante ĉi tiun parametron al 1 asignas 4'b1111 al la rx_polinv-haveno de la RX-ricevilo.

Tablo 23. HDMI TX Supraj Parametroj

Parametro	Valoro	Priskribo
USE_FPLL	1	Elportas fPLL kiel TX PLL nur por Intel Arria 10-aparatoj. Ĉiam agordu ĉi tiun parametron al 1.
SUPPORT_DEEP_COLOR	•0: Neniu profunda koloro • 1: Profunda koloro	Determinas ĉu la kerno povas ĉifri profundajn kolorformatojn.
SUPPORT_AUXILIARY	• 0: Neniu AUX • 1: AUX	Determinas ĉu la helpkanala kodigo estas inkluzivita.
SYMBOLS_PER_CLOCK	8	Elportas 8 simbolojn per horloĝo por Intel Arria 10-aparatoj.
SUPPORT_AUDIO	• 0: Neniu audio • 1: Aŭdio	Determinas ĉu la kerno povas kodi aŭdion.
BITEC_DAUGHTER_CARD_REV	• 0: Ne celante ajnan filinkarton Bitec HDMI • 4: Subtenas Bitec HDMI-filinkarto revizio 4 • 6: Celanta Bitec HDMI-filinkarto revizio 6 • 11: Celanta Bitec HDMI-filinkarto revizio 11 (defaŭlte)	Specifas la revizion de la filinkarto Bitec HDMI uzita. Kiam vi ŝanĝas la revizion, la dezajno povas interŝanĝi la transceptorajn kanalojn kaj inversigi la polusecon laŭ la postuloj de la filinkarto de Bitec HDMI. Se vi agordas la parametron BITEC_DAUGHTER_CARD_REV al 0, la dezajno ne faras ajnajn ŝanĝojn al la transcepto-kanaloj kaj la poluseco.
POLARITY_INVERSION	• 0: Inverti polusecon • 1: Ne inversigu polusecon	Agordu ĉi tiun parametron al 1 por inversigi la valoron de ĉiu bito de la eniga datumo. Agordi ĉi tiun parametron al 1 asignas 4'b1111 al la tx_polinv-haveno de la TX-ricevilo.

2.12. Aparataro
La HDMI FRL-ebligita dezajno ekzample estas HDMI 2.1 kapabla kaj faras loopthrough pruvon por norma HDMI videofluo.
Por fari la aparatan teston, konektu HDMI-ebligitan aparaton - kiel grafikan karton kun HDMI-interfaco - al la HDMI-lavujo-enigo. La dezajno subtenas ambaŭ fonton kaj lavujon HDMI 2.1 aŭ HDMI 2.0/1.4b.

1. La HDMI-lavujo malkodas la havenon en norman videofluon kaj sendas ĝin al la horloĝa reakiro.
2. La HDMI RX-kerno malkodas la vidbendajn, helpajn, kaj aŭdajn datumojn por esti buklo reen paralele al la HDMI TX-kerno tra la DCFIFO.
3. La fonta haveno HDMI de la filinkarto FMC transdonas la bildon al ekrano.

Notu:
Se vi volas uzi alian Intel FPGA-disvolvan tabulon, vi devas ŝanĝi la aparatajn taskojn kaj la pintajn taskojn. La analoga agordo de radioricevilo estas provita por la disvolva ilaro Intel Arria 10 FPGA kaj filinkarto Bitec HDMI 2.1. Vi povas modifi la agordojn por via propra tabulo.
Tablo 24. Enkonstruitaj Puŝbutono kaj Uzanta LED-Funkcioj

Puŝbutono/LED	Funkcio
cpu_resetn	Premu unufoje por fari sisteman restarigi.
uzanto_dipsw	Uzant-difinita DIP-ŝaltilo por ŝanĝi la trapasan reĝimon. •OFF (defaŭlta pozicio) = Trapaso HDMI RX sur la FPGA ricevas la EDID de ekstera lavujo kaj prezentas ĝin al la ekstera fonto al kiu ĝi estas konektita. • ON = Vi povas kontroli la maksimuman FRL-kurzon de RX de la terminalo Nios II. La komando modifas la RX EDID manipulante la maksimuman FRL-indician valoron. Vidu al Kurado de la Dezajno en Malsamaj FRL-tarifoj sur paĝo 33 por pliaj informoj pri agordo de la malsamaj FRL-tarifoj.
uzanto_pb[0]	Premu unufoje por ŝanĝi la HPD-signalon al la norma HDMI-fonto.
uzanto_pb[1]	Rezervita.
uzanto_pb[2]	Premu unufoje por legi la SCDC-registrojn de la lavujo konektita al la TX de la filinkarto Bitec HDMI 2.1 FMC. Notu: Por ebligi legadon, vi devas agordi DEBUG_MODE al 1 en la programaro.
USER_LED[0]	RX TMDS-horloĝo PLL-ŝlosostato. •0 = Malŝlosita • 1 = Ŝlosita
USER_LED[1]	RX-ricevilo preta stato. •0 = Ne preta • 1 = Preta
USER_LED[2]	RX-liga rapideco-horloĝo PLL, kaj RX-video kaj FRL-horloĝo PLL-ŝlosita stato. • 0 = Aŭ unu el la RX-horloĝo PLL estas malŝlosita • 1 = Ambaŭ RX-horloĝo PLL-oj estas ŝlositaj
USER_LED[3]	RX HDMI-kerna vicigo kaj deskew-ŝlosita stato. • 0 = Almenaŭ 1 kanalo estas malŝlosita • 1 = Ĉiuj kanaloj estas ŝlositaj
USER_LED[4]	RX HDMI-video-ŝlosita stato. • 0 = Malŝlosita • 1 = Ŝlosita
USER_LED[5]	TX-liga rapideco-horloĝo PLL, kaj TX-video kaj FRL-horloĝo PLL-ŝlosita stato. •0 = Ĉiu el la TX-horloĝo PLL estas malŝlosita • 1 = Ambaŭ TX-horloĝaj PLL-oj estas ŝlositaj
USER_LED[6] USER_LED[7]	TX-ricevilo preta stato. • 0 = Ne preta • 1 = Preta TX-ligo-trejnada stato. • 0 = Malsukcesis • 1 = Pasita

2.13. Simulada Testbenko
La simuladtestbenko simulas la HDMI TX-serialan loopback al la RX-kerno.
Notu:
Ĉi tiu simulada testbenko ne estas subtenata por dezajnoj kun la parametro Inkluzivi I2C ebligita.
Figuro 19. HDMI Intel FPGA IP Simulation Testbench BlokdiagramoTablo 25. Testbench Komponantoj

Komponanto	Priskribo
Video TPG	La videotestpadrongeneratoro (TPG) disponigas la videostimulon.
Aŭdio Sample Gen	La audio sample generatoro provizas audio sample stimulo. La generatoro generas pliiĝantan testan datumpadronon por esti elsendita tra la sonkanalo.
Aŭ Sample Gen	La aux sample generatoro provizas la helpan sample stimulo. La generatoro generas fiksajn datumojn por esti elsendita de la dissendilo.

CRC Kontrolo	Ĉi tiu kontrolilo kontrolas ĉu la TX-ricevilo retrovita horloĝfrekvenco kongruas kun la dezirata datumfrekvenco.
Kontrolo de Aŭda Datumo	La sondatumkontrolo komparas ĉu la pligrandiĝanta testdatumpadrono estas ricevita kaj malkodita ĝuste.
Aux Datuma Kontrolo	La aux-datuma kontrolo komparas ĉu la atendataj aux-datumoj estas ricevitaj kaj malkoditaj ĝuste ĉe la ricevilo.

La testbenko de simulado de HDMI faras la sekvajn konfirmtestojn:

HDMI Feature	Konfirmo
Videodatenoj	• La testbenko efektivigas CRC-kontroladon pri la enigo kaj eligo-video. • Ĝi kontrolas la CRC-valoron de la transdonitaj datumoj kontraŭ la CRC kalkulita en la ricevitaj videodatenoj. • La testbenko tiam faras la kontrolon post detektado de 4 stabilaj V-SYNC-signaloj de la ricevilo.
Helpaj datumoj	• La aux sampla generatoro generas fiksan datumon por esti transdonita de la dissendilo. • Ĉe la ricevilo, la generatoro komparas ĉu la atendataj helpaj datumoj estas ricevitaj kaj malkoditaj ĝuste.
Sondatumoj	•La audio sampla generatoro generas pliiĝan testdatumpadronon por esti elsendita tra la sonkanalo. • Sur la ricevilo-flanko, la sondatumkontrolilo kontrolas kaj komparas ĉu la pligrandiĝanta testdatumpadrono estas ricevita kaj malkodita ĝuste.

Sukcesa simulado finiĝas per la sekva mesaĝo:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREKVENCO (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulado-paso
Tablo 26. HDMI Intel FPGA IP Design Example Subtenataj Simuliloj

Simulilo	Verilog HDL	VHDL
ModelSim - Intel FPGA Edition/ ModelSim - Intel FPGA Starter Edition	Jes	Jes
VCS/VCS MX	Jes	Jes
Riviera-PRO	Jes	Jes
Xcelium Paralelo	Jes	Ne

2.14. Dezajnaj Limigoj
Vi devas konsideri iujn limigojn kiam vi kreas la dezajnon HDMI 2.1 ekzample.

• TX estas nekapabla funkcii en TMDS-reĝimo kiam en ne-pasa reĝimo. Por testi en TMDS-reĝimo, ŝaltu la user_dipsw-ŝaltilon reen al trapasa reĝimo.
• La Nios II-procesoro devas servi la TX-ligo-trejnadon ĝis kompletigo sen ajna interrompo de aliaj procezoj.

2.15. Sencimigaj Trajtoj
Ĉi tiu dezajno ekzample provizas iujn sencimigajn funkciojn por helpi vin.
2.15.1. Mesaĝo pri Sencimiga Programaro
Vi povas ŝalti la sencimigan mesaĝon en la programaro por provizi al vi rultempan helpon.
Por ŝalti la sencimigan mesaĝon en la programaro, sekvu ĉi tiujn paŝojn:

1. Ŝanĝu la DEBUG_MODE al 1 en la global.h skripto.
2. Rulu script/build_sw.sh sur la Nios II Command Shell.
3. Reprogramu la generitan softvaron/tx_control/tx_control.elf file rulante la komandon sur la Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Rulu la komandon de terminalo Nios II sur la Komando Ŝelo de Nios II:
   nios2-terminalo

Kiam vi ŝaltas la sencimigan mesaĝon, la sekvaj informoj presiĝas:

• La agordoj de TI-reŝoforoj ĉe kaj TX kaj RX estas legitaj kaj montrataj unufoje post programado de ELF file.
• Statusa mesaĝo por agordo de RX EDID kaj procezo de varma ŝtopilo
• Rezolucio kun aŭ sen FRL-subteninformoj ĉerpitaj de EDID sur la lavujo konektita al la TX. Ĉi tiu informo estas montrata por ĉiu TX-hotplug.
• Statusmesaĝo por la TX-liga trejnadprocezo dum TX-liga trejnado.

2.15.2. SCDC Informoj de la Lavujo Konektita al TX
Vi povas uzi ĉi tiun funkcion por akiri SCDC-informojn.

1. Rulu la komandon de terminalo Nios II sur la Komando-Ŝelo de Nios II: nios2-terminal
2. Premu user_pb[2] sur la disvolva ilaro Intel Arria 10 FPGA.

La programaro legas kaj montras la SCDC-informojn pri la lavujo konektita al TX sur la terminalo Nios II.
2.15.3. Mezurado de Frekvenco de Horloĝo
Uzu ĉi tiun funkcion por kontroli la frekvencon por la malsamaj horloĝoj.

1. En la hdmi_rx_top kaj hdmi_tx_top files, malkomento “//`difini DEBUG_EN 1”.
2. Aldonu la refclock_measure-signalon de ĉiu mr_rate_detect-instanco al la Signal Tap Logic Analyzer por akiri la horloĝfrekvencon de ĉiu horloĝo (en 10 ms daŭro).
3. Kompilu la dezajnon per Signal Tap Logic Analyzer.
4. Programu la SOF file kaj rulu la Signal Tap Logic Analyzer.

Tablo 27. Horloĝoj

Modulo	mr_rate_detect Instanco	Horloĝo mezurota
hdmi_rx_top	rx_pll_tmds	RX CDR-referenca horloĝo 0
	rx_clk0_freq	RX-elsendilo horloĝo el kanalo 0
	rx_vid_clk_freq	RX videohorloĝo
	rx_frl_clk_freq	RX FRL horloĝo
	rx_hsync_freq	Hsync-frekvenco de la ricevita videokadro
hdmi_tx_top	tx_clk0_freq	TX-elsendilo horloĝo el kanalo 0
	vid_clk_freq	TX videohorloĝo
	frl_clk_freq	TX FRL-horloĝo
	tx_hsync_freq	Hsync-frekvenco de la videokadro transdonota

2.16. Altgradigo de Via Dezajno
Tablo 28. HDMI Design Example Kongrueco kun Antaŭa Intel Quartus Prime Pro Edition Programaro-Versio

Dezajno Ekzample Variant	Kapablo ĝisdatigi al Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Dezajno Ekzample (Subteno FRL = 1)	Ne

Por ajna nekongrua dezajno ekzamples, vi devas fari la jenajn:

1. Generu novan dezajnon ekzample en la nuna programaro versio de Intel Quartus Prime Pro Edition uzante la samajn agordojn de via ekzistanta dezajno.
2. Komparu la tutan dezajnon ekzample dosierujo kun la dezajno ekzample generita uzante la antaŭan Intel Quartus Prime Pro Edition softvarversion. Port super la ŝanĝoj trovitaj.

HDMI 2.0 Dezajno Ekzample (Subteno FRL = 0)

La HDMI Intel FPGA IP-dezajno ekzample montras unu HDMI-ekstanca paralela loopback konsistanta el tri RX-kanaloj kaj kvar TX-kanaloj.
Tablo 29. HDMI Intel FPGA IP Design Example por Intel Arria 10 Aparatoj

Dezajno Ekzample	Datumkurso	Kanala Reĝimo	Loopback Tipo
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	Simplex	Paralele kun FIFO-bufro

Karakterizaĵoj

• La dezajno instanciigas FIFO-bufrojn por plenumi rektan HDMI-videofluon tra la HDMI-lavujo kaj fonto.
  
• La dezajno uzas LED-statuson por frua senararigado stage.
• La dezajno venas kun RX kaj TX nur opcioj.
• La dezajno montras la enmeton kaj filtradon de Dinamika Gamo kaj Majstrado (HDR) InfoFrame en RX-TX-liga modulo.
• La dezajno montras la administradon de EDID-trapaso de ekstera HDMI-lavujo al ekstera HDMI-fonto kiam ekigita de TX-varm-konekta evento.
• La dezajno permesas rultempan kontrolon per DIP-ŝaltilo kaj prembutono por administri la kernsignalojn HDMI TX:
  — reĝima signalo por elekti DVI aŭ HDMI kodita videokadro
  — info_avi[47], info_vsi[61], kaj audio_info_ai[48] signaloj por elekti helpan pakaĵetan transdonon tra flankaj bandoj aŭ helpaj datumportoj

La RX-instanco ricevas videofonton de la ekstera videogeneratoro, kaj la datenoj tiam pasas tra loopback FIFO antaŭ ol ĝi estas elsendita al la TX-instanco.
Vi devas konekti eksteran video-analizilon, monitoron aŭ televidilon kun HDMI-konekto al la TX-kerno por kontroli la funkciecon.
3.1. HDMI 2.0 RX-TX Retransmit Dezajna Blokdiagramo
La HDMI 2.0 RX-TX retransdona dezajno ekzample montras paralelan loopback sur simpla kanala reĝimo por HDMI Intel FPGA IP.
Figuro 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)Figuro 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)Rilataj Informoj
Tremo de PLL-Kaskada aŭ Ne-Dediĉita Horloĝo Vojo por Arria 10 PLL-Referenca Horloĝo Riferu al ĉi tiu solvo por solvo se viaj dezajnaj horloĝoj spertas pliajn
tremo.
3.2. Postuloj pri aparataro kaj programaro
Intel uzas la sekvan aparataron kaj programaron por testi la dezajnon ekzample.
Aparataro

• Intel Arria 10 GX FPGA Development Kit
• HDMI Fonto (Grafika Procesoro-Unuo (GPU))
• HDMI Lavujo (Ekrano)
• Bitec HDMI FMC 2.0 filinkarto (Revizio 11)
• HDMI-kabloj

Notu:
Vi povas elekti la revizion de via filinkarto Bitec HDMI. Agordu la lokan parametron BITEC_DAUGHTER_CARD_REV al 4, 6 aŭ 11 en la plej alta nivelo file (a10_hdmi2_demo.v). Kiam vi ŝanĝas la revizion, la dezajno povas interŝanĝi la transceptorajn kanalojn kaj inversigi la polusecon laŭ la postuloj de la filino de Bitec HDMI. Se vi agordas la parametron BITEC_DAUGHTER_CARD_REV al 0, la dezajno ne faras ajnajn ŝanĝojn al la transcepto-kanaloj kaj la poluseco. Por HDMI 2.1 dezajno ekzamples, sub la Dezajno Eksample langeto, agordu HDMI-Filinkarto-Revizion al aŭ Revizio 9, Revizio 4, aŭ neniu filinkarto. La defaŭlta valoro estas Revizio 9.
Programaro

• Intel Quartus Prime versio 18.1 kaj poste (por hardvartestado)
• ModelSim - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL nur)/VCS MX, aŭ Xcelium Parallel-simulilo

3.3. Dosierujo Strukturo
La dosierujoj enhavas la generitan files por la HDMI Intel FPGA IP-dezajno ekzample.
Figuro 22. Adresa Strukturo por la Dezajno EkzampleTabelo 30. Generita RTL Files

Dosierujoj	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/temposkalo.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
komuna	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabelo 31. Generita Simulado Files
Vidu al la sekcio de Simulado-Provbenko por pliaj informoj.

Dosierujoj	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadenco	/cds.lib
	/hdl.var
	<cds_libs dosierujo>

mentoro	/mentoro.do
	/msim_setup.tcl
sinopsis	/vcs/filelisto.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xceliumo (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
komuna (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tablo 32.Generita Programaro Files

Dosierujoj	Files
tx_control_src Notu: La dosierujo tx_control ankaŭ enhavas duplikatojn de ĉi tiuj files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/ĉefa.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Dezajnaj Komponentoj
La HDMI Intel FPGA IP-dezajno ekzample postulas ĉi tiujn komponantojn.
Tablo 33. HDMI RX Supraj Komponentoj

Modulo	Priskribo
HDMI RX Kerno	La IP ricevas la seriajn datumojn de la Transceiver Native PHY kaj elfaras datuman vicigon, kanalan deskew, TMDS-malkodigon, helpdatummalkodigon, vide-datuman malkodigon, sondatummalkodigon kaj malkodigon.
I2	I2C estas la interfaco uzata por Sink Display Data Channel (DDC) kaj Status and Data Channel (SCDC). La HDMI-fonto uzas la DDC por determini la kapablojn kaj karakterizaĵojn de la lavujo legante la Plibonigitan Plilongigitan Display Identification Data (E-EDID) datumstrukturon. • La 8-bitaj I2C-sklavaj adresoj por E-EDID estas 0xA0 kaj 0xA1. La LSB indikas la alirspecon: 1 por legado kaj 0 por skribado. Kiam HPD-okazaĵo okazas, la I2C-sklavo respondas al E-EDID-datenoj per legado de la sur-blata RAM. • La nur-sklava regilo I2C ankaŭ subtenas SCDC por operacioj HDMI 2.0. La 8-bita I2C sklavadreso por la SCDC estas 0xA8 kaj 0xA9. Kiam HPD-okazaĵo okazas, la I2C-sklavo faras skriban aŭ legan transakcion al aŭ de SCDC-interfaco de la HDMI RX-kerno. Notu: Ĉi tiu I2C-sklav-regilo por SCDC ne estas bezonata se HDMI 2.0b ne estas celita. Se vi ŝaltas la Inkluzivi I2C parametro, ĉi tiu bloko estos inkluzivita en la kerno kaj ne estos videbla ĉe ĉi tiu nivelo.
EDID RAM	La dezajno stokas la EDID-informojn uzante la RAM-1-havenan IP-kernon. Norma dudrata (horloĝo kaj datenoj) seria busprotokolo (I2C-sklav-regilo) transdonas la CEA-861-D Observema E-EDID-datumstrukturo. Ĉi tiu EDID-RAM stokas la E-EDID-informojn. Notu: Se vi ŝaltas la Inkluzivi EDID-RAM parametro, ĉi tiu bloko estos inkluzivita en la kerno kaj ne estos videbla ĉe ĉi tiu nivelo.
IOPLL	La IOPLL generas la RX CDR-referenchorloĝon, ligan rapidechorloĝon, kaj videohorloĝon por la envenanta TMDS-horloĝo. • Eliga horloĝo 0 (CDR-referenca horloĝo) • Eliga horloĝo 1 (Link-rapida horloĝo) • Eliga horloĝo 2 (Video-horloĝo) Notu: La defaŭlta IOPLL-agordo ne validas por ajna HDMI-rezolucio. La IOPLL estas reagordita al la taŭgaj agordoj post ekfunkciigo.
Transceiver PHY Restarigi Regilo	La rekomencigita regilo de Transceiver PHY certigas fidindan inicialigon de la RX-riceviloj. La rekomencigita enigo de ĉi tiu regilo estas ekigita de la RX-reagordo, kaj ĝi generas la respondan analogan kaj ciferecan rekomencigitan signalon al la Transceiver Native PHY-bloko laŭ la rekomencigita sinsekvo ene de la bloko.
RX Denaska PHY	Malmola elsendilobloko kiu ricevas la seriajn datumojn de ekstera videofonto. Ĝi deserialigas la seriajn datumojn al paralelaj datumoj antaŭ ol transdoni la datumojn al la HDMI RX-kerno.
Administrado pri Rekonfiguracio de RX	RX-rekonfigura administrado, kiu efektivigas kurtenan detektan cirkuladon kun la HDMI PLL por movi la RX-radio-ricevilon por funkcii je ajnaj arbitraj ligrapidecoj intervalantaj de 250 Mbps ĝis 6,000 Mbps. Vidu al Figuro 23 sur paĝo 63 sube.

IOPLL Rekonfiguracio

IOPLL-reagordbloko faciligas dinamikan realtempan reagordon de PLLoj en Intel FPGAoj. Ĉi tiu bloko ĝisdatigas la eligan horloĝfrekvencon kaj PLL-bendolarĝon en reala tempo, sen reagordi la tutan FPGA. Ĉi tiu bloko funkcias je 100 MHz en Intel Arria 10-aparatoj. Pro IOPLL-reagorda limigo, apliku la Quartus INI permit_nf_pll_reconfig_out_of_lock=on dum la IOPLL-reagorda IP-generacio. Por apliki la Quartus INI, inkludu "permit_nf_pll_reconfig_out_of_lock=on" en la quartus.ini file kaj loko en la file la projekta dosierujo Intel Quartus Prime. Vi devus vidi avertan mesaĝon kiam vi redaktas la reagordan blokon de IOPLL (pll_hdmi_reconfig) en la programaro Quartus Prime kun la INI. Notu: Sen ĉi tiu Quartus INI, IOPLL-reagordo ne povas esti kompletigita se la IOPLL perdas seruron dum reagordo.

PIO

La paralela enigo/eligo (PIO) bloko funkcias kiel kontrolo, statuso kaj restarigi interfacojn al aŭ de la CPU-subsistemo.

Figuro 23. Multi-Rate Reconfiguration Sequence Flow
La figuro ilustras la multi-indician reagordan sekvencofluon de la regilo kiam ĝi ricevas enigan datenfluon kaj referenchorloĝfrekvencon, aŭ kiam la dissendilo estas malŝlosita.Tablo 34. HDMI TX Supraj Komponentoj

Modulo	Priskribo
HDMI TX Kerno	La IP-kerno ricevas videajn datumojn de la plej alta nivelo kaj plenumas TMDS-kodigon, helpajn datumojn-kodigojn, aŭdajn kodigojn, video-datumojn kaj kodigon.
I2C Majstro	I2C estas la interfaco uzata por Sink Display Data Channel (DDC) kaj Status and Data Channel (SCDC). La HDMI-fonto uzas la DDC por determini la kapablojn kaj karakterizaĵojn de la lavujo legante la Plibonigitan Plilongigitan Display Identification Data (E-EDID) datumstrukturon. • Kiel DDC, I2C Majstro legas la EDID de la ekstera lavujo por agordi la EDID-informojn EDID RAM en la HDMI RX Top aŭ por videoprilaborado. • Kiel SCDC, I2C-majstro transdonas la SCDC-datumstrukturon de la FPGA-fonto al la ekstera lavujo por HDMI 2.0b operacio. Por ekzample, se la eliranta datumfluo estas super 3,400 Mbps, la Nios II-procesoro ordonas al la I2C-majstro ĝisdatigi la TMDS_BIT_CLOCK_RATIO kaj SCRAMBLER_ENABLE-bitojn de la sink SCDC-agorda registro al 1.
IOPLL	La IOPLL liveras la ligan rapidechorloĝon kaj videohorloĝon de la envenanta TMDS-horloĝo. • Eliga horloĝo 1 (Link-rapida horloĝo) • Eliga horloĝo 2 (Video-horloĝo) Notu: La defaŭlta IOPLL-agordo ne validas por ajna HDMI-rezolucio. La IOPLL estas reagordita al la taŭgaj agordoj post ekfunkciigo.
Transceiver PHY Restarigi Regilo	La rekomencigita regilo de Transceiver PHY certigas fidindan inicialigon de la TX-transceptoroj. La rekomencigita enigo de ĉi tiu regilo estas ekigita de la supra nivelo, kaj ĝi generas la respondan analogan kaj ciferecan rekomencigitan signalon al la Transceiver Native PHY-bloko laŭ la rekomencigita sinsekvo ene de la bloko. La tx_ready eliga signalo de ĉi tiu bloko ankaŭ funkcias kiel rekomencigita signalo al la HDMI Intel FPGA IP por indiki, ke la transceptor funkcias kaj pretas ricevi datumojn de la kerno.
Transceiver Denaska PHY	Malmola dissendila bloko, kiu ricevas la paralelajn datumojn de la HDMI TX-kerno kaj seriigas la datumojn de transsendo de ĝi. Reagorda interfaco estas ebligita en la TX Native PHY-bloko por montri la ligon inter TX Native PHY kaj radioricevila arbitracianto. Neniu reagordo estas farita por TX Native PHY. Notu: Por plenumi la HDMI TX-inter-kanalan skew-postulon, agordu la opcion de TX-kanala kunliga reĝimo en la Intel Arria 10 Transceiver Native PHY-parametroredaktilo al PMA kaj PCS-ligado. Vi ankaŭ devas aldoni la maksimuman skew (set_max_skew) limigan postulon al la cifereca rekomencigita signalo de la transceptora rekomencigita regilo (tx_digitalreset) kiel rekomendite en la Intel Arria 10 Transceiver PHY User Guide.
TX PLL	La dissendila PLL-bloko disponigas la serian rapidan horloĝon al la Transceiver Native PHY-bloko. Por ĉi tiu HDMI Intel FPGA IP-dezajno ekzample, fPLL estas uzata kiel TX PLL.
IOPLL Rekonfiguracio	IOPLL-reagordbloko faciligas dinamikan realtempan reagordon de PLLoj en Intel FPGAoj. Ĉi tiu bloko ĝisdatigas la eligan horloĝfrekvencon kaj PLL-bendolarĝon en reala tempo, sen reagordi la tutan FPGA. Ĉi tiu bloko funkcias je 100 MHz en Intel Arria 10-aparatoj. Pro IOPLL-reagorda limigo, apliku la Quartus INI permit_nf_pll_reconfig_out_of_lock=on dum la IOPLL-reagorda IP-generacio. Por apliki la Quartus INI, inkludu "permit_nf_pll_reconfig_out_of_lock=on" en la quartus.ini file kaj loko en la file la projekta dosierujo Intel Quartus Prime. Vi devus vidi avertan mesaĝon kiam vi redaktas la reagordan blokon IOPLL (pll_hdmi_reconfig) en la programaro Intel Quartus Prime kun la INI. Notu: Sen ĉi tiu Quartus INI, IOPLL-reagordo ne povas esti kompletigita se la IOPLL perdas seruron dum reagordo.
PIO	La paralela enigo/eligo (PIO) bloko funkcias kiel kontrolo, statuso kaj restarigi interfacojn al aŭ de la CPU-subsistemo.

Tablo 35. Transceiver Data Rate kaj Oversampling Faktoro por Ĉiu TMDS Horloĝa Frekvenca Gamo

TMDS Horloĝfrekvenco (MHz)	TMDS Bit-horloĝo Proporcio	oversampling Faktoro	Transricevila Datumrapideco (Mbps)
85–150	1	Ne aplikebla	3400–6000
100–340	0	Ne aplikebla	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tablo 36. Supraj Nivelaj Komunaj Blokoj

Modulo

Priskribo

Transceiver Arbiter

Tiu senmarka funkcia bloko malhelpas radioricevilojn rekalibradi samtempe kiam aŭ RX aŭ TX-elsendiloj ene de la sama fizika kanalo postulas reagordon. La samtempa rekalibrado influas aplikojn kie RX kaj TX-radioriceviloj ene de la sama kanalo estas asignitaj al sendependaj IP-efektivigoj. Ĉi tiu transceptora arbitracianto estas etendaĵo al la rezolucio rekomendita por kunfandi simplan TX kaj simplekson RX en la saman fizikan kanalon. Ĉi tiu transceiver-arbitraciisto ankaŭ helpas en kunfandado kaj arbitracio de la Avalon-MM RX kaj TX-reagordaj petoj celantaj simplajn RX- kaj TX-elsendilojn ene de kanalo, ĉar la reagorda interfachaveno de la radio-riceviloj nur povas esti alirita sinsekve. La interfaca konekto inter la transceiver-arbitro kaj TX/RX Native PHY/PHY Reset Controller-blokoj en ĉi tiu dezajno eksample pruvas senmarkan reĝimon kiu validas por ajna IP-kombinaĵo uzante la transceiver arbitraciisto. La dissendila arbitracianto ne estas postulata kiam nur aŭ RX aŭ TX-elsendilo estas uzitaj en kanalo. La transceiver-arbitraciisto identigas la petanton de reagordo tra siaj Avalon-MM-rekonfiguraj interfacoj kaj certigas ke la ekvivalenta tx_reconfig_cal_busy aŭ rx_reconfig_cal_busy estas pordigita sekve. Por HDMI-aplikaĵo, nur RX iniciatas reagordon. Enkanaligante la Avalon-MM reagordan peton tra la arbitracianto, la arbitro identigas ke la reagorda peto originas de la RX, kiu tiam pordegas tx_reconfig_cal_busy de asertado kaj permesas al rx_reconfig_cal_busy aserti. La enirpordego malhelpas la TX-radio-ricevilon esti movita al kalibra reĝimo neintence.

	Notu: Ĉar HDMI nur postulas RX-reagordon, la tx_reconfig_mgmt_*-signaloj estas ligitaj. Ankaŭ, la Avalon-MM-interfaco ne estas postulata inter la arbitracianto kaj la TX Native PHY-bloko. La blokoj estas asignitaj al la interfaco en la dezajno ekzample por montri senmarkan transceiver-arbitracikonekton al TX/RX Denaska PHY/PHY Restarigi Regilon.
RX-TX Ligo	• La video-datuma eligo kaj sinkronigaj signaloj de HDMI RX-kernbuklo tra DCFIFO tra la RX kaj TX-video-horloĝdomajnoj. • La Ĝenerala Kontrola Pako (GCP), InfoFrames (AVI, VSI kaj AI), helpaj datumoj kaj audio-datumoj cirkulas tra DCFIFO-oj tra la RX- kaj TX-ligaj rapidhorloĝaj domajnoj. • La helpdatuma haveno de la HDMI TX-kerno kontrolas la helpajn datumojn, kiuj fluas tra la DCFIFO per kontraŭpremo. La kontraŭpremo certigas, ke ne estas nekompleta helpa pako sur la helpdatumpordeto. • Ĉi tiu bloko ankaŭ plenumas eksteran filtradon: — Filtras la aŭd-datumojn kaj aŭd-horloĝan regeneran pakaĵon de la helpdatumfluo antaŭ ol transdoni al la kerna helpdatumporto HDMI TX. Notu: Por malŝalti ĉi tiun filtradon, premu user_pb[2]. Ebligu ĉi tiun filtradon por certigi, ke ne ekzistas duobligo de sondatumoj kaj aŭdhorloĝa regenera pako en la retranssenditaj helpdatumfluoj. — Filtrigas la InfoFramon de Alta Dinamika Intervalo (HDR) el la helpaj datumoj de HDMI RX kaj enmetas eksanample HDR InfoFrame al la helpaj datumoj de la HDMI TX per la multipleksilo Avalon ST.
CPU-Subsistemo	La CPU-subsistemo funkcias kiel SCDC kaj DDC-regiloj, kaj fonta reagordoregilo. • La fonta SCDC-regilo enhavas la majstran regilon I2C. La majstra regilo I2C transdonas la SCDC-datumstrukturon de la FPGA-fonto al la ekstera lavujo por HDMI 2.0b operacio. Por ekzample, se la eliranta datumfluo estas 6,000 Mbps, la Nios II-procesoro ordonas al la majstra regilo I2C ĝisdatigi la TMDS_BIT_CLOCK_RATIO kaj SCRAMBLER_ENABLE-bitojn de la sinka TMDS-agorda registro al 1. • La sama I2C-majstro ankaŭ transdonas la DDC-datumstrukturon (E-EDID) inter la HDMI-fonto kaj ekstera lavujo. • La CPU Nios II funkcias kiel la reagorda regilo por la fonto HDMI. La CPU dependas de la perioda indico detekto de la RX Reconfiguration Management-modulo por determini ĉu la TX postulas reagordon. La Avalon-MM-sklava tradukisto disponigas la interfacon inter la Nios II-procesoro Avalon-MM-majstra interfaco kaj la Avalon-MM-sklava interfaco de la IOPLL de la ekstere instantiigita HDMI-fonto kaj TX Native PHY. • La reagorda sekvencofluo por TX estas sama kiel RX, krom ke la PLL kaj transceiver reconfiguration kaj la rekomencigita sekvenco estas farita sinsekve. Vidu al Figuro 24 sur paĝo 67.

Figuro 24. Rekonfigura Sekvenca Fluo
La figuro ilustras la Nios II-programaran fluon, kiu implikas la kontrolojn por I2C-majstro kaj HDMI-fonto.3.5. Dinamika Gamo kaj Majstrado (HDR) InfoFrame Enmeto kaj Filtrado
La HDMI Intel FPGA IP-dezajno ekzample inkludas pruvon de HDR InfoFrame enmeto en RX-TX loopback sistemo.
HDMI Specifo versio 2.0b permesas Dynamic Range kaj Mastering InfoFrame esti elsenditaj per HDMI-helpa fluo. En la manifestacio, la bloko de Helpa Datuma Enmeto subtenas la HDR-enmeton. Vi devas nur formati la celitan HDR InfoFrame-pakon kiel specifite en la signallisttabelo de la modulo kaj uzi la provizitan AUX Insertion Control-modulon por plani la enmeton de la HDR InfoFrame unufoje ĉiun videokadron.
En ĉi tiu ekzampla agordo, en kazoj kie la envenanta helpa fluo jam inkluzivas HDR InfoFrame, la elsendita HDR-enhavo estas filtrita. La filtrado evitas konfliktajn HDR-Informkadrojn por esti transdonitaj kaj certigas, ke nur la valoroj specifitaj en la HDR S.ample Datummodulo estas uzata.
Figuro 25. RX-TX-Ligo kun Dinamika Gamo kaj Majstrado de InfoFrame-Inserto
La figuro montras la blokdiagramon de RX-TX-ligo inkluzive de Dinamika Gamo kaj Mastering InfoFrame-enmeto en la kerna helpa fluo de HDMI TX.
Tabelo 37. Signaloj de Helpa Datuma Enmeta Bloko (altera_hdmi_aux_hdr

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi
clk	Enigo	1	Enigo de horloĝo. Ĉi tiu horloĝo devus esti konektita al la liga rapidhorloĝo.
restarigi	Enigo	1	Restarigi enigon.

Helpa Pakaĵeto Generatoro kaj Multipleksilo Signaloj
multiplexer_out_data	Eligo	72	Avalon fluanta eligo de la multipleksilo.
multiplexer_out_valid	Eligo	1
multiplexer_el_preta	Eligo	1
multiplexer_out_startofpacket	Eligo	1
multiplexer_out_endofpacket	Eligo	1
multiplexer_el_kanalo	Eligo	11
multiplexer_en_data	Enigo	72	Avalon-flua enigo al la In1-haveno de la multipleksilo. HDMI TX Video Vsync. Ĉi tiu signalo devus esti sinkronigita al la liga rapidhorloĝdomajno. La kerno enigas la HDR InfoFrame al la helpa fluo ĉe la altiĝanta rando de ĉi tiu signalo.
multiplexer_en_valid	Enigo	1
multiplexer_en_preta	Enigo	1
multiplexer_en_startofpacket	Enigo	1
multiplexer_en_endofpacket hdmi_tx_vsync	Enigo Enigo	1 1

Tablo 38. Signaloj de HDR-Datumodulo (altera_hdmi_hdr_infoframe)

Signalo	Direkto	Larĝo	Priskribo
hb0	Eligo	8	Kapa bajto 0 de la Dinamika Intervalo kaj Majstrado de InfoFrame: InfoFrame-tipkodo.
hb1	Eligo	8	Kapa bajto 1 de la Dinamika Intervalo kaj Majstrado de InfoFrame: InfoFrame-versionumero.
hb2	Eligo	8	Kapa bajto 2 de la Dinamika Intervalo kaj Majstrado de InfoFrame: Longo de InfoFrame.
pb	Enigo	224	Datumbajto de la Dinamika Intervalo kaj Majstrado de InfoFrame.

Tablo 39. Dinamika Gamo kaj Majstrado de InfoFrame Data Byte Bundle Bit-Fields

Bit-Kampo	Difino	Statika Metadatumo Tipo 1
7:0	Datuma bajto 1: {5'h0, EOTF[2:0]}
15:8	Datumbajto 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Datuma Bajto 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Datuma Bajto 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Datuma Bajto 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Datuma Bajto 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Datuma Bajto 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Datuma Bajto 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Datuma Bajto 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Datuma Bajto 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Datuma Bajto 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Datuma Bajto 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Datuma Bajto 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Datuma Bajto 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Datuma Bajto 15: Static_Metadata_Descriptor	blanka_punkto_x, LSB
127:120	Datuma Bajto 16: Static_Metadata_Descriptor	blanka_punkto_x, MSB
135:128	Datuma Bajto 17: Static_Metadata_Descriptor	blanka_punkto_y, LSB

143:136	Datuma Bajto 18: Static_Metadata_Descriptor	blanka_punkto_y, MSB
151:144	Datuma Bajto 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Datuma Bajto 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Datuma Bajto 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Datuma Bajto 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Datuma Bajto 23: Static_Metadata_Descriptor	Maksimuma Enhava Luma Nivelo, LSB
191:184	Datuma Bajto 24: Static_Metadata_Descriptor	Maksimuma Enhava Luma Nivelo, MSB
199:192	Datuma Bajto 25: Static_Metadata_Descriptor	Maksimuma Kadro-averaĝa Lumnivelo, LSB
207:200	Datuma Bajto 26: Static_Metadata_Descriptor	Maksimuma Kadro-averaĝa Lumnivelo, MSB
215:208	Rezervita
223:216	Rezervita

Malebligante HDR-Enmeton kaj Filtrilon
Malŝalti HDR-enmeton kaj filtrilon ebligas vin kontroli la retranssendon de HDR-enhavo jam disponebla en la fonta helpa fluo sen ajna modifo en la RX-TX Retransmit-dezajno eksample.
Por malŝalti HDR InfoFrame-enmeton kaj filtradon:

1. Agordu block_ext_hdr_infoframe al 1'b0 en la rxtx_link.v file por malhelpi la filtradon de la HDR InfoFrame de la Helpa fluo.
2. Agordu multiplexer_in0_valid de la kazo avalon_st_multiplexer en la altera_hdmi_aux_hdr.v file al 1'b0 por malhelpi la Helpan Pako-Generatoron formiĝi kaj enmeti plian HDR InfoFrame en la TX Auxiliary-rivereton.
   

3.6. Horloĝskemo
La horloĝskemo ilustras la horloĝdomajnojn en la HDMI Intel FPGA IP-dezajno ekzample.
Figuro 26. HDMI Intel FPGA IP Design Exampla Horloĝskemo (Intel Quartus Prime Pro Edition)Figuro 27. HDMI Intel FPGA IP Design Exampla Horloĝskemo (Intel Quartus Prime Standard Edition)Tabelo 40. Horloĝskemo-Signaloj

Horloĝo	Signala Nomo en Dezajno	Priskribo
TX IOPLL/ TX PLL Referenca Horloĝo 1	hdmi_clk_in	Referenca horloĝo al la TX IOPLL kaj TX PLL. La horloĝfrekvenco estas la sama kiel la atendata TMDS-horloĝfrekvenco de la HDMI TX TMDS-horloĝkanalo. Por ĉi tiu HDMI Intel FPGA IP-dezajno ekzample, ĉi tiu horloĝo estas konektita al la RX TMDS-horloĝo por pruva celo. En via aplikaĵo, vi devas provizi dediĉitan horloĝon kun TMDS-horloĝfrekvenco de programebla oscilatoro por pli bona agado de tremo. Notu: Ne uzu transceptoran RX-stifton kiel TX PLL-referencan horloĝon. Via dezajno malsukcesos se vi metas la HDMI TX refclk sur RX-stifton.
TX Transceiver Clock Out	tx_clk	Horloĝo eksteren reakirita de la radioricevilo, kaj la frekvenco varias depende de la datumrapideco kaj simboloj per horloĝo. TX-elsendilo-horloĝfrekvenco = Transceiver-datumrapideco/ (Simbolo per horloĝo*10)
TX PLL Seria Horloĝo	tx_bonding_horloĝoj	Seria rapida horloĝo generita de TX PLL. La horloĝfrekvenco estas fiksita surbaze de la datumrapideco.
TX/RX-Liga Rapida Horloĝo	ls_clk	Ligo-rapida horloĝo. La ligo-rapida horloĝfrekvenco dependas de la atendata TMDS-horloĝfrekvenco, oversampling faktoro, simboloj per horloĝo, kaj TMDS-bithorloĝproporcio.

		TMDS Bit Horloĝo Proporcio	Ligo Rapida Horloĝo Frekvenco
		0	TMDS-horloĝfrekvenco/Simbolo per horloĝo
		1	TMDS-horloĝfrekvenco *4 / Simbolo per horloĝo
TX/RX Video Horloĝo	vid_clk	Video-datuma horloĝo. La videodatenhorloĝfrekvenco estas derivita de la TX-liga rapidechorloĝo bazita sur la kolorprofundo.
		TMDS Bit Horloĝo Proporcio	Video Datumoj Horloĝo Ofteco
		0	TMDS-horloĝo/ Simbolo per horloĝo/ Kolora profundfaktoro
		1	TMDS-horloĝo * 4 / Simbolo per horloĝo / Kolora profundfaktoro
		Bitoj por Koloro	Kolora Profundfaktoro
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS Horloĝo	tmds_clk_in	TMDS-horloĝkanalo de la HDMI RX kaj ligas al la referenca horloĝo al la IOPLL.
RX CDR Referenca Horloĝo 0 /TX PLL Referenca Horloĝo 0	fr_clk	Senpaga referenca horloĝo al RX CDR kaj TX PLL. Ĉi tiu horloĝo estas bezonata por ŝaltita kalibrado.
RX CDR Referenca Horloĝo 1	iopll_outclk0	Referenca horloĝo al la RX CDR de RX-ricevilo.
		Datumkurso	RX-Referenca Horloĝa Frekvenco
		Datumrapideco <1 Gbps	5× TMDS-horloĝfrekvenco
		1 Gbps< Datumrapideco <3.4 Gbps	TMDS-horloĝfrekvenco
		Datumrapideco > 3.4 Gbps	4× TMDS-horloĝfrekvenco
		• Datuma Rapido <1 Gbps: Por oversampling plenumi la minimuman datumrapidan postulon. • Datumrapideco> 3.4 Gbps: Por kompensi la TMDS-bitrapidecon al horloĝproporcio de 1/40 por konservi la transceptoran datumrapidecon al horloĝproporcio ĉe 1/10. Notu: Ne uzu transceptoran RX-stifton kiel CDR-referencan horloĝon. Via dezajno malsukcesos se vi metas la HDMI RX refclk sur RX-stifton.
RX Transceiver Clock Out	rx_clk	Horloĝo eksteren reakirita de la radioricevilo, kaj la frekvenco varias depende de la datumrapideco kaj simboloj per horloĝo. RX-elsendilo-horloĝfrekvenco = Transceiver-datumrapideco/ (Simbolo per horloĝo*10)
Administra Horloĝo	mgmt_clk	Senpaga 100 MHz-horloĝo por ĉi tiuj komponentoj:

		• Avalon-MM-interfacoj por reagordo — La postulo de ofteco estas inter 100–125 MHz. •, PHY rekomencigita regilo por transceiver reset sekvenco — La postulo de ofteco estas inter 1–500 MHz. • IOPLL Rekonfiguracio — La maksimuma horloĝfrekvenco estas 100 MHz. • RX-Reagordo por administrado • CPU • I2C Majstro
I2C-Horloĝo	i2c_clk	100 MHz-horloĝenigo kiu horloĝas I2C-sklavon, SCDC-registrojn en la HDMI RX-kerno, kaj EDID-RAM.

Rilataj Informoj

• Uzante Transceiver RX Pin kiel CDR Referenca Horloĝo
• Uzante Transceiver RX Pin kiel TX PLL Referenca Horloĝo

3.7. Interfaco Signaloj
La tabeloj listigas la signalojn por la HDMI Intel FPGA IP-dezajno ekzample.
Tabelo 41. Supraj Nivelaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
Surŝipe Oscilatora Signalo
clk_fpga_b3_p	Enigo	1	100 MHz senpaga horloĝo por kerna referenca horloĝo
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Enigo	1	625 MHz libera kuranta horloĝo por transceptora referenca horloĝo; ĉi tiu horloĝo povas esti de ajna frekvenco

Uzantaj Puŝbutonoj kaj LEDoj
uzanto_pb	Enigo	1	Premu butonon por kontroli la funkciojn de dezajno de HDMI Intel FPGA IP
cpu_resetn	Enigo	1	Tutmonda restarigo
uzanto_led_g	Eligo	4	Verda LED-ekrano Vidu al Aparataro sur paĝo 89 por pliaj informoj pri la LED-funkcioj.
uzanto_led_r	Eligo	4	Ruĝa LED-ekrano Vidu al Aparataro sur paĝo 89 por pliaj informoj pri la LED-funkcioj.

HDMI-FMC-Filino-Kartaj Stiftoj sur FMC-Haveno B
fmcb_gbtclk_m2c_p_0	Enigo	1	HDMI RX TMDS-horloĝo
fmcb_dp_m2c_p	Enigo	3	HDMI RX ruĝaj, verdaj kaj bluaj datumkanaloj • Bitec-filinkarto revizio 11 — [0]: RX TMDS Kanalo 1 (Verda) — [1]: RX TMDS Kanalo 2 (Ruĝa) — [2]: RX TMDS Kanalo 0 (Blua) • Bitec-filinkarto revizio 4 aŭ 6 — [0]: RX TMDS Kanalo 1 (Verda)— poluseco inversigita — [1]: RX TMDS Kanalo 0 (Blua)— poluseco inversigita — [2]: RX TMDS Kanalo 2 (Ruĝa)— poluseco inversigita
fmcb_dp_c2m_p	Eligo	4	HDMI TX-horloĝo, ruĝaj, verdaj kaj bluaj datumkanaloj • Bitec-filinkarto revizio 11 — [0]: TX TMDS Kanalo 2 (Ruĝa) — [1]: TX TMDS Kanalo 1 (Verda) — [2]: TX TMDS Kanalo 0 (Blua) — [3]: TX TMDS Horloĝo-Kanalo • Bitec-filinkarto revizio 4 aŭ 6 — [0]: TX TMDS Horloĝo-Kanalo — [1]: TX TMDS Kanalo 0 (Blua) — [2]: TX TMDS Kanalo 1 (Verda) — [3]: TX TMDS Kanalo 2 (Ruĝa)
fmcb_la_rx_p_9	Enigo	1	HDMI RX +5V potenco detekti
fmcb_la_rx_p_8	Inout	1	HDMI RX varma ŝtopilo detekti
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA por DDC kaj SCDC
fmcb_la_tx_p_10	Enigo	1	HDMI RX I2C SCL por DDC kaj SCDC
fmcb_la_tx_p_12	Enigo	1	HDMI TX varma ŝtopilo detekti
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA por DDC kaj SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL por DDC kaj SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA por reŝoforkontrolo
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL por reŝoforkontrolo

Tablo 42. HDMI RX Supra Nivelaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi Signalojn
mgmt_clk	Enigo	1	Enigo de la sistema horloĝo (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Enigo	1	Senpaga kuranta horloĝo (625 MHz) por primara elsendila referenchorloĝo. Ĉi tiu horloĝo estas postulata por kalibrado de radioricevilo dum ŝaltita stato. Ĉi tiu horloĝo povas esti de ajna ofteco.
restarigi	Enigo	1	Sistemo rekomencigita enigo

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi Signalojn
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Enigo	1	Dissendilo rekomencigita enigo. Ĉi tiu signalo estas asertita dum la referenca horloĝo ŝanĝprocezo (de libera kuranta horloĝo ĝis TMDS-horloĝo) en potenco-supren stato.
tmds_clk_in	Enigo	1	HDMI RX TMDS-horloĝo
i2c_clk	Enigo	1	Enigo de horloĝo por interfaco DDC kaj SCDC
vid_clk_out	Eligo	1	Eligo de videohorloĝo
ls_clk_out	Eligo	1	Ligo rapida horloĝo eligo
sys_init	Eligo	1	Sisteminicialigo por restarigi la sistemon post ekfunkciigo

RX Transceiver kaj IOPLL Signaloj
rx_seriaj_datumoj	Enigo	3	HDMI-serialaj datumoj al la RX Native PHY
gxb_rx_preta	Eligo	1	Indikas RX Native PHY estas preta
gxb_rx_cal_busy_out	Eligo	3	RX-indiĝena PHY-kalibrado okupata al la transceptora arbitracianto
gxb_rx_cal_busy_in	Enigo	3	Kalibrado okupata signalo de la radioricevila arbitracianto ĝis la RX Native PHY
iopll_ŝlosita	Eligo	1	Indiku ke IOPLL estas ŝlosita
gxb_reconfig_write	Enigo	3	Dissendilo-reagordo Avalon-MM-interfaco de la RX Native PHY ĝis la radioricevila arbitracianto
gxb_reconfig_read	Enigo	3
gxb_reconfig_adreso	Enigo	30
gxb_reconfig_writedata	Enigo	96
gxb_reconfig_readdata	Eligo	96
gxb_reconfig_waitrequest	Eligo	3

Administrado pri Rekonfiguracio de RX
rx_reconfig_eo	Eligo	1	RX-Reagordo ebligas signalon
mezuri	Eligo	24	HDMI RX TMDS-horloĝfrekvenca mezurado (en 10 ms)
mezuro_valida	Eligo	1	Indikas, ke la mezursignalo estas valida
os	Eligo	1	oversampling-faktoro: • 0: Neniuj superojampling • 1: 5× oversampling
reconfig_mgmt_write	Eligo	1	RX-reagorda administrado Avalon-memor-mapita interfaco al radioricevila arbitracianto
reconfig_mgmt_read	Eligo	1
reconfig_mgmt_adreso	Eligo	12

reconfig_mgmt_writedata	Eligo	32
reconfig_mgmt_readdata	Enigo	32
reconfig_mgmt_waitrequest	Enigo	1

HDMI RX Kernaj Signaloj
TMDS_Bit_clock_Ratio	Eligo	1	SCDC-registraj interfacoj
audio_de	Eligo	1	HDMI RX-kernaj soninterfacoj Vidu al la sekcio de Sink Interfacoj en la HDMI Intel FPGA IP User Guide por pliaj informoj.
audio_datenoj	Eligo	256
audio_info_ai	Eligo	48
audio_N	Eligo	20
audio_CTS	Eligo	20
audio_metadatumoj	Eligo	165
audio_formato	Eligo	5
aux_pkt_data	Eligo	72	HDMI RX-kernaj helpinterfacoj Vidu al la sekcio de Sink Interfacoj en la HDMI Intel FPGA IP User Guide por pliaj informoj.
aux_pkt_addr	Eligo	6
aux_pkt_wr	Eligo	1
aux_data	Eligo	72
aux_sop	Eligo	1
aux_eop	Eligo	1
aux_valid	Eligo	1
aux_eraro	Eligo	1
gcp	Eligo	6	HDMI RX-kernaj flankaj signaloj Vidu al la sekcio de Sink Interfacoj en la HDMI Intel FPGA IP User Guide por pliaj informoj.
info_avi	Eligo	112
info_vsi	Eligo	61
colordepth_mgmt_sync	Eligo	2
vid_datenoj	Eligo	N*48	HDMI RX-kernaj video-havenoj Notu: N = simboloj po horloĝo Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
vid_vsync	Eligo	N
vid_hsync	Eligo	N
vid_de	Eligo	N
reĝimo	Eligo	1	HDMI RX kerna kontrolo kaj statushavenoj Notu: N = simboloj po horloĝo Raportu al la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
ctrl	Eligo	N*6
ŝlosita	Eligo	3
vid_lock	Eligo	1
en_5v_potenco	Enigo	1	HDMI RX 5V detekti kaj varmŝtopilo detekti Raportu la Sink Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC kaj SCDC-interfaco
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM Signaloj
edid_ram_access	Enigo	1	HDMI RX EDID RAM-alira interfaco. Aserti edid_ram_access kiam vi volas skribi aŭ legi el la EDID-RAM, alie ĉi tiu signalo devus esti malalta.
edid_ram_address	Enigo	8
edid_ram_write	Enigo	1
edid_ram_read	Enigo	1
edid_ram_readdata	Eligo	8
edid_ram_writedata	Enigo	8
edid_ram_waitrequest	Eligo	1

Tablo 43. HDMI TX-Altnivelaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
Horloĝo kaj Restarigi Signalojn
mgmt_clk	Enigo	1	Enigo de la sistema horloĝo (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Enigo	1	Senpaga kuranta horloĝo (625 MHz) por primara elsendila referenchorloĝo. Ĉi tiu horloĝo estas postulata por kalibrado de radioricevilo dum ŝaltita stato. Ĉi tiu horloĝo povas esti de ajna ofteco.
restarigi	Enigo	1	Sistemo rekomencigita enigo
hdmi_clk_in	Enigo	1	Referenca horloĝo al TX IOPLL kaj TX PLL. La horloĝfrekvenco estas la sama kiel la TMDS-horloĝfrekvenco.
vid_clk_out	Eligo	1	Eligo de videohorloĝo
ls_clk_out	Eligo	1	Ligo rapida horloĝo eligo
sys_init	Eligo	1	Sisteminicialigo por restarigi la sistemon post ekfunkciigo
restarigi_xcvr	Enigo	1	Restarigi al TX-ricevilo
restarigi_pll	Enigo	1	Restarigi al IOPLL kaj TX PLL
reset_pll_reconfig	Eligo	1	Restarigi al PLL-reagordo

TX Transceiver kaj IOPLL Signaloj
tx_seriaj_datumoj	Eligo	4	HDMI-seriaj datenoj de la TX Native PHY
gxb_tx_preta	Eligo	1	Indikas TX Native PHY estas preta
gxb_tx_cal_busy_out	Eligo	4	TX Indiĝena PHY-kalibrado okupata signalo al la radioricevila arbitracianto
gxb_tx_cal_busy_in	Enigo	4	Kalibrado okupata signalo de la radioricevila arbitracianto ĝis la TX Native PHY

TX Transceiver kaj IOPLL Signaloj
iopll_ŝlosita	Eligo	1	Indiku ke IOPLL estas ŝlosita
txpll_locked	Eligo	1	Indiku TX PLL estas ŝlosita
gxb_reconfig_write	Enigo	4	Dissendila reagordo Avalon-memor-mapita interfaco de la TX Indiĝena PHY ĝis la radioricevila arbitracianto
gxb_reconfig_read	Enigo	4
gxb_reconfig_adreso	Enigo	40
gxb_reconfig_writedata	Enigo	128
gxb_reconfig_readdata	Eligo	128
gxb_reconfig_waitrequest	Eligo	4

TX IOPLL kaj TX PLL Rekonfiguraciaj Signaloj
pll_reconfig_write/ tx_pll_reconfig_write	Enigo	1	TX IOPLL/TX PLL-reagordo Avalon-memor-mapitaj interfacoj
pll_reconfig_read/ tx_pll_reconfig_read	Enigo	1
pll_reconfig_adreso/ tx_pll_reconfig_adreso	Enigo	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Enigo	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Eligo	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Eligo	1
os	Enigo	2	oversampling-faktoro: • 0: Neniuj superojampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
mezuri	Enigo	24	Indikas la TMDS-horloĝfrekvencon de la elsenda videorezolucio.

HDMI TX Kernaj Signaloj
ctrl	Enigo	6*N	HDMI TX-kernkontrolinterfacoj Notu: N = Simboloj po horloĝo Vidu al la sekcio de Fontaj Interfacoj en la HDMI Intel FPGA IP User Guide por pliaj informoj.
reĝimo	Enigo	1
TMDS_Bit_clock_Ratio	Enigo	1	SCDC-registraj interfacoj Raportu la sekcion de Fontaj Interfacoj en la Gvidilo de Uzanto de HDMI Intel FPGA IP por pliaj informoj.
Scrambler_Enable	Enigo	1
audio_de	Enigo	1	HDMI TX-kernaj soninterfacoj Raportu al la Fontaj Interfacoj sekcio en la HDMI Intel FPGA IP Uzantgvidilo por pliaj informoj.
audio_mute	Enigo	1
audio_datenoj	Enigo	256
daŭrigis…

HDMI TX Kernaj Signaloj
audio_info_ai	Enigo	49
audio_N	Enigo	22
audio_CTS	Enigo	22
audio_metadatumoj	Enigo	166
audio_formato	Enigo	5
i2c_master_write	Enigo	1	TX I2C-majstro Avalon-memor-mapita interfaco al I2C-majstro ene de la TX-kerno. Notu: Ĉi tiuj signaloj disponeblas nur kiam vi ŝaltas la Inkluzivi I2C parametro.
i2c_master_read	Enigo	1
i2c_master_adreso	Enigo	4
i2c_master_writedata	Enigo	32
i2c_master_readdata	Eligo	32
aux_preta	Eligo	1	HDMI TX-kernaj helpinterfacoj Raportu la sekcion de Fontaj Interfacoj en la Gvidilo de Uzanto de HDMI Intel FPGA IP por pliaj informoj.
aux_data	Enigo	72
aux_sop	Enigo	1
aux_eop	Enigo	1
aux_valid	Enigo	1
gcp	Enigo	6	HDMI TX-kernaj flankbendaj signaloj Raportu la sekcion de Fontaj Interfacoj en la Gvidilo de Uzanto de HDMI Intel FPGA IP por pliaj informoj.
info_avi	Enigo	113
info_vsi	Enigo	62
vid_datenoj	Enigo	N*48	HDMI TX-kernaj video-havenoj Noto: N = simboloj per horloĝo Raportu la sekcion de Fontaj Interfacoj en la Gvidilo de Uzanto de HDMI Intel FPGA IP por pliaj informoj.
vid_vsync	Enigo	N
vid_hsync	Enigo	N
vid_de	Enigo	N

I2C kaj Varma Ŝtopilo Detektas Signalojn
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Notu: Kiam vi ŝaltas la Inkluzivi I2C parametro, ĉi tiu signalo estas metita en la TX-kernon kaj ne estos videbla ĉe ĉi tiu nivelo.	Eligo	1	I2C Master Avalon memor-mapitaj interfacoj
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Notu: Kiam vi ŝaltas la Inkluzivi I2C parametro, ĉi tiu signalo estas metita en la TX-kernon kaj ne estos videbla ĉe ĉi tiu nivelo.	Eligo	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Notu: Kiam vi ŝaltas la Inkluzivi I2C parametro, ĉi tiu signalo estas metita en la TX-kernon kaj ne estos videbla ĉe ĉi tiu nivelo.	Enigo	1
daŭrigis…

I2C kaj Varma Ŝtopilo Detektas Signalojn
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Notu: Kiam vi ŝaltas la Inkluzivi I2C parametro, ĉi tiu signalo estas metita en la TX-kernon kaj ne estos videbla ĉe ĉi tiu nivelo.	Enigo	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Eligo	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Eligo	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Enigo	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Enigo	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC kaj SCDC-interfacoj
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	I2C-interfaco por Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Eligo	1	Avalon-memor-mapitaj interfacoj de I2C-majstro
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Enigo	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Enigo	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Eligo	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Enigo	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Enigo	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Eligo	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Eligo	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Enigo	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Enigo	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Eligo	8
daŭrigis…

I2C kaj Varma Ŝtopilo Detektas Signalojn
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Enigo	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Enigo	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Eligo	1
hdmi_tx_hpd_n	Enigo	1	HDMI TX-hotplug detektas interfacojn
tx_hpd_ack	Enigo	1
tx_hpd_req	Eligo	1

Tablo 44. Transceiver Arbiter Signaloj

Signalo	Direkto	Larĝo	Priskribo
clk	Enigo	1	Rekonfigura horloĝo. Ĉi tiu horloĝo devas dividi la saman horloĝon kun la reagordaj administradblokoj.
restarigi	Enigo	1	Restarigi signalon. Ĉi tiu restarigo devas kunhavigi la saman restarigon kun la reagordaj administradblokoj.
rx_rcfg_en	Enigo	1	RX-reagordo ebligas signalon
tx_rcfg_en	Enigo	1	TX-reagordo ebligas signalon
rx_rcfg_ch	Enigo	2	Indikas kiun kanalon reagordanta sur la RX-kerno. Ĉi tiu signalo devas ĉiam resti asertita.
tx_rcfg_ch	Enigo	2	Indikas kiun kanalon reagordanta sur la TX-kerno. Ĉi tiu signalo devas ĉiam resti asertita.
rx_reconfig_mgmt_write	Enigo	1	Reagordo Avalon-MM-interfacoj de la RX-rekonfigura administrado
rx_reconfig_mgmt_read	Enigo	1
rx_reconfig_mgmt_adreso	Enigo	10
rx_reconfig_mgmt_writedata	Enigo	32
rx_reconfig_mgmt_readdata	Eligo	32
rx_reconfig_mgmt_waitrequest	Eligo	1
tx_reconfig_mgmt_write	Enigo	1	Reagordo Avalon-MM-interfacoj de la TX-rekonfigura administrado
tx_reconfig_mgmt_read	Enigo	1
tx_reconfig_mgmt_adreso	Enigo	10
tx_reconfig_mgmt_writedata	Enigo	32
tx_reconfig_mgmt_readdata	Eligo	32
tx_reconfig_mgmt_waitrequest	Eligo	1
reconfig_write	Eligo	1	Reagordo Avalon-MM-interfacoj al la radioricevilo
reconfig_read	Eligo	1
daŭrigis…

Signalo	Direkto	Larĝo	Priskribo
reconfig_adreso	Eligo	10
reconfig_writedata	Eligo	32
rx_reconfig_readdata	Enigo	32
rx_reconfig_waitrequest	Enigo	1
tx_reconfig_readdata	Enigo	1
tx_reconfig_waitrequest	Enigo	1
rx_cal_busy	Enigo	1	Kalibra statussignalo de la RX-radio-ricevilo
tx_cal_busy	Enigo	1	Kalibra statussignalo de la TX-radio-ricevilo
rx_reconfig_cal_busy	Eligo	1	Kalibra statusa signalo al la RX-ricevilo PHY rekomencigita kontrolo
tx_reconfig_cal_busy	Eligo	1	Kalibra statusa signalo de la TX-ricevilo PHY rekomencigita kontrolo

Tablo 45. RX-TX-Ligaj Signaloj

Signalo	Direkto	Larĝo	Priskribo
restarigi	Enigo	1	Restarigu al la video/aŭdio/helpa/flanka bando FIFO-bufro.
hdmi_tx_ls_clk	Enigo	1	HDMI TX-liga rapidhorloĝo
hdmi_rx_ls_clk	Enigo	1	HDMI RX-liga rapidhorloĝo
hdmi_tx_vid_clk	Enigo	1	HDMI TX videohorloĝo
hdmi_rx_vid_clk	Enigo	1	HDMI RX videohorloĝo
hdmi_rx_ŝlosita	Enigo	3	Indikas HDMI RX ŝlositan staton
hdmi_rx_de	Enigo	N	HDMI RX videointerfacoj Notu: N = simboloj po horloĝo
hdmi_rx_hsync	Enigo	N
hdmi_rx_vsync	Enigo	N
hdmi_rx_data	Enigo	N * 48
rx_audio_format	Enigo	5	Audio-interfacoj HDMI RX
rx_audio_metadatumoj	Enigo	165
rx_audio_info_ai	Enigo	48
rx_audio_CTS	Enigo	20
rx_audio_N	Enigo	20
rx_audio_de	Enigo	1
rx_audio_datenoj	Enigo	256
rx_gcp	Enigo	6	HDMI RX flankbendaj interfacoj
rx_info_avi	Enigo	112
rx_info_vsi	Enigo	61
daŭrigis…

Signalo	Direkto	Larĝo	Priskribo
rx_aux_eop	Enigo	1	Helpaj interfacoj HDMI RX
rx_aux_sop	Enigo	1
rx_aux_valid	Enigo	1
rx_aux_data	Enigo	72
hdmi_tx_de	Eligo	N	HDMI TX-video-interfacoj Notu: N = simboloj po horloĝo
hdmi_tx_hsync	Eligo	N
hdmi_tx_vsync	Eligo	N
hdmi_tx_data	Eligo	N * 48
tx_audio_format	Eligo	5	HDMI TX soninterfacoj
tx_audio_metadatumoj	Eligo	165
tx_audio_info_ai	Eligo	48
tx_audio_CTS	Eligo	20
tx_audio_N	Eligo	20
tx_audio_de	Eligo	1
tx_audio_datenoj	Eligo	256
tx_gcp	Eligo	6	HDMI TX flankaj interfacoj
tx_info_avi	Eligo	112
tx_info_vsi	Eligo	61
tx_aux_eop	Eligo	1	Helpaj interfacoj HDMI TX
tx_aux_sop	Eligo	1
tx_aux_valid	Eligo	1
tx_aux_data	Eligo	72
tx_aux_preta	Eligo	1

Tabelo 46. Sistemo-Signaloj de Platform Designer

Signalo	Direkto	Larĝo	Priskribo
cpu_clk (Intel Quartus Prime Standard Edition)	Enigo	1	CPU-horloĝo
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Enigo	1	CPU-reagordo
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Enigo	1	TMDS-bithorloĝproporcio
mezuri_pio_ekstera_konekto_eksporto	Enigo	24	Atendita TMDS-horloĝfrekvenco
daŭrigis…

Signalo	Direkto	Larĝo	Priskribo
mezuro_valida_pio_ekstera_konekto_eksportado	Enigo	1	Indikas mezuron PIO validas
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Enigo	1	I2C Majstraj interfacoj
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Enigo	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Eligo	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Eligo	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Enigo	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Enigo	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Eligo	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Eligo	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Eligo	3	I2C Master Avalon memor-mapitaj interfacoj por DDC kaj SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Eligo	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Enigo	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Eligo	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Enigo	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Eligo	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Eligo	3	I2C Master Avalon memor-mapitaj interfacoj por Bitec-filinkarto revizio 11, T1181-kontrolo
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Eligo	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Enigo	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Eligo	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Enigo	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Eligo	1
daŭrigis…

Signalo	Direkto	Larĝo	Priskribo
edid_ram_access_pio_external_connection_exp ort	Eligo	1	EDID-RAM alirinterfacoj. Aserti edid_ram_access_pio_ external_connection_ eksportado kiam vi volas skribi aŭ legi de la EDID-RAM sur la RX-supro. Konektu EDID RAM-aliron Avalon-MM-sklavon en Platform Designer al la EDID RAM-interfaco sur la altnivelaj RX-moduloj.
edid_ram_slave_translator_address	Eligo	8
edid_ram_slave_translator_write	Eligo	1
edid_ram_slave_translator_read	Eligo	1
edid_ram_slave_translator_readdata	Enigo	8
edid_ram_slave_translator_writedata	Eligo	8
edid_ram_slave_translator_waitrequest	Enigo	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Enigo	1	RX PMA Reconfiguration Avalon-memor-mapitaj interfacoj
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Enigo	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Eligo	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Eligo	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Eligo	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Eligo	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Enigo	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Eligo	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Enigo	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Enigo	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Eligo	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Eligo	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Enigo	1	TX PLL Reconfiguration Avalon-memor-mapitaj interfacoj
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Eligo	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Eligo	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Eligo	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Eligo	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Enigo	32
daŭrigis…

Signalo	Direkto	Larĝo	Priskribo
tx_pll_waitrequest_pio_external_connection_ eksporto	Enigo	1	TX PLL atendpeto
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Eligo	12	TX PMA Reconfiguration Avalon-memor-mapitaj interfacoj
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Eligo	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Eligo	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Enigo	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Eligo	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Enigo	1
tx_pma_waitrequest_pio_external_connection_ eksporto	Enigo	1	TX PMA-kelnerpeto
tx_pma_cal_busy_pio_external_connection_exp ort	Enigo	1	TX PMA Rekalibrado Okupita
tx_pma_ch_export	Eligo	2	TX PMA-Kanaloj
tx_rcfg_en_pio_external_connection_export	Eligo	1	TX PMA Rekonfiguracio Ebligi
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Eligo	32	TX IOPLL Reconfiguration Avalon-memor-mapitaj interfacoj
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Enigo	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Enigo	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Eligo	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Eligo	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Eligo	1
tx_os_pio_external_connection_export	Eligo	2	oversampling-faktoro: • 0: Neniuj superojampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export	Eligo	1	Restarigi al IOPLL kaj TX PLL
tx_rst_xcvr_pio_external_connection_export	Eligo	1	Restarigi al TX Denaska PHY
wd_timer_resetrequest_reset	Eligo	1	Restarigo de gardhorloĝo
koloro_profundo_pio_ekstera_konekto_eksporto	Enigo	2	Kolora profundo
tx_hpd_ack_pio_external_connection_export	Eligo	1	Por TX-hotplug detekti manpremon
tx_hpd_req_pio_external_connection_export	Enigo	1

3.8. Dezajni RTL-Parametrojn
Uzu la HDMI TX kaj RX Top RTL-parametrojn por personecigi la dezajnon ekzample.
La plej multaj el la dezajnoparametroj estas haveblaj en la Dezajno-Eksampla langeto de la HDMI Intel FPGA IP-parametroredaktilo. Vi ankoraŭ povas ŝanĝi la dezajnon ekzample fiksas vin
farita en la parametra redaktilo per la RTL-parametroj.

Tabelo 47. Supraj Parametroj de HDMI RX

Parametro	Valoro	Priskribo
SUPPORT_DEEP_COLOR	• 0: Neniu profunda koloro • 1: Profunda koloro	Determinas ĉu la kerno povas ĉifri profundajn kolorformatojn.
SUPPORT_AUXILIARY	• 0: Neniu AUX • 1: AUX	Determinas ĉu la helpkanala kodigo estas inkluzivita.
SYMBOLS_PER_CLOCK	8	Elportas 8 simbolojn per horloĝo por Intel Arria 10-aparatoj.
SUPPORT_AUDIO	• 0: Neniu audio • 1: Aŭdio	Determinas ĉu la kerno povas kodi aŭdion.
EDID_RAM_ADDR_WIDTH (Norma Eldono Intel Quartus Prime)	8 (Apriora valoro)	Logbazo 2 de la grandeco de EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Ne celante ajnan filinkarton Bitec HDMI • 4: Subtenas Bitec HDMI-filinkarto revizio 4 • 6: Celanta Bitec HDMI-filinkarto revizio 6 •11: Celanta Bitec HDMI-filinkarto revizio 11 (defaŭlte)	Specifas la revizion de la filinkarto Bitec HDMI uzita. Kiam vi ŝanĝas la revizion, la dezajno povas interŝanĝi la transceptorajn kanalojn kaj inversigi la polusecon laŭ la postuloj de la filinkarto de Bitec HDMI. Se vi agordas la parametron BITEC_DAUGHTER_CARD_REV al 0, la dezajno ne faras ajnajn ŝanĝojn al la transcepto-kanaloj kaj la poluseco.
POLARITY_INVERSION	• 0: Inverti polusecon • 1: Ne inversigu polusecon	Agordu ĉi tiun parametron al 1 por inversigi la valoron de ĉiu bito de la eniga datumo. Agordante ĉi tiun parametron al 1 asignas 4'b1111 al la rx_polinv-haveno de la RX-ricevilo.

Tablo 48. HDMI TX Supraj Parametroj

Parametro	Valoro	Priskribo
USE_FPLL	1	Subtenas fPLL kiel TX PLL nur por Intel Cyclone® 10 GX-aparatoj. Ĉiam agordu ĉi tiun parametron al 1.
SUPPORT_DEEP_COLOR	• 0: Neniu profunda koloro • 1: Profunda koloro	Determinas ĉu la kerno povas ĉifri profundajn kolorformatojn.
SUPPORT_AUXILIARY	• 0: Neniu AUX • 1: AUX	Determinas ĉu la helpkanala kodigo estas inkluzivita.
SYMBOLS_PER_CLOCK	8	Elportas 8 simbolojn per horloĝo por Intel Arria 10-aparatoj.
daŭrigis…

Parametro	Valoro	Priskribo
SUPPORT_AUDIO	• 0: Neniu audio • 1: Aŭdio	Determinas ĉu la kerno povas kodi aŭdion.
BITEC_DAUGHTER_CARD_REV	• 0: Ne celante ajnan filinkarton Bitec HDMI • 4: Subtenas Bitec HDMI-filinkarto revizio 4 • 6: Celanta Bitec HDMI-filinkarto revizio 6 • 11: Celanta Bitec HDMI-filinkarto revizio 11 (defaŭlte)	Specifas la revizion de la filinkarto Bitec HDMI uzita. Kiam vi ŝanĝas la revizion, la dezajno povas interŝanĝi la transceptorajn kanalojn kaj inversigi la polusecon laŭ la postuloj de la filinkarto de Bitec HDMI. Se vi agordas la parametron BITEC_DAUGHTER_CARD_REV al 0, la dezajno ne faras ajnajn ŝanĝojn al la transcepto-kanaloj kaj la poluseco.
POLARITY_INVERSION	• 0: Inverti polusecon • 1: Ne inversigu polusecon	Agordu ĉi tiun parametron al 1 por inversigi la valoron de ĉiu bito de la eniga datumo. Agordi ĉi tiun parametron al 1 asignas 4'b1111 al la tx_polinv-haveno de la TX-ricevilo.

3.9. Aparataro
La HDMI Intel FPGA IP-dezajno ekzample estas HDMI 2.0b kapabla kaj faras loopthrough pruvon por norma HDMI videofluo.
Por fari la aparatan teston, konektu HDMI-ebligitan aparaton - kiel grafikan karton kun HDMI-interfaco - al la Transceiver Native PHY RX-bloko kaj la HDMI-lavujo.
enigo.

1. La HDMI-lavujo malkodas la havenon en norman videofluon kaj sendas ĝin al la horloĝa reakiro.
2. La HDMI RX-kerno malkodas la vidbendajn, helpajn, kaj aŭdajn datumojn por esti buklo reen paralele al la HDMI TX-kerno tra la DCFIFO.
3. La fonta haveno HDMI de la filinkarto FMC transdonas la bildon al ekrano.

Notu:
Se vi volas uzi alian Intel FPGA-disvolvan tabulon, vi devas ŝanĝi la aparatajn taskojn kaj la pintajn taskojn. La analoga agordo de radioricevilo estas provita por la disvolva ilaro Intel Arria 10 FPGA kaj filinkarto Bitec HDMI 2.0. Vi povas modifi la agordojn por via propra tabulo.

Tablo 49. Enkonstruitaj Puŝbutono kaj Uzanta LED-Funkcioj

Puŝbutono/LED	Funkcio
cpu_resetn	Premu unufoje por fari sisteman restarigi.
uzanto_pb[0]	Premu unufoje por ŝanĝi la HPD-signalon al la norma HDMI-fonto.
uzanto_pb[1]	• Premu kaj tenu por instrukcii la TX-kernon sendi la DVI-koditan signalon. • Liberigu por sendi la HDMI kodita signalo.
uzanto_pb[2]	• Premu kaj tenu por instrukcii la TX-kernon ĉesi sendi la InfoFrames de la flankaj signaloj. • Liberigu por rekomenci sendi la InfoFrames de la flankaj signaloj.
USER_LED[0]	RX HDMI PLL-ŝlosa stato. • 0 = Malŝlosita • 1 = Ŝlosita
USER_LED[1]	RX-ricevilo preta stato.
daŭrigis…

Puŝbutono/LED	Funkcio
	• 0 = Ne preta • 1 = Preta
USER_LED[2]	RX HDMI kerna seruro statuso. • 0 = Almenaŭ 1 kanalo malŝlosita • 1 = Ĉiuj 3 kanaloj ŝlositaj
USER_LED[3]	RX oversampling statuso. • 0 = Ne-superajampled (datumrapideco > 1,000 Mbps en Intel Arria 10-aparato) • 1 = Oversampled (datumrapideco < 100 Mbps en Intel Arria 10-aparato)
USER_LED[4]	TX HDMI PLL-ŝlosa stato. • 0 = Malŝlosita • 1 = Ŝlosita
USER_LED[5]	TX-ricevilo preta stato. • 0 = Ne preta • 1 = Preta
USER_LED[6]	TX-ricevilo PLL-ŝlosa stato. • 0 = Malŝlosita • 1 = Ŝlosita
USER_LED[7]	TX oversampling statuso. • 0 = Ne-superajampled (datumrapideco > 1,000 Mbps en Intel Arria 10-aparato) • 1 = Oversampled (datumrapideco < 1,000 Mbps en Intel Arria 10-aparato)

3.10. Simulada Testbenko
La simuladtestbenko simulas la HDMI TX-serialan loopback al la RX-kerno.
Notu:
Ĉi tiu simulada testbenko ne estas subtenata por dezajnoj kun la parametro Inkluzivi I2C ebligita.

3. HDMI 2.0 Dezajno Ekzample (Subteno FRL = 0)
683156 | 2022.12.27
Figuro 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

Tablo 50. Testbench Komponantoj

Komponanto	Priskribo
Video TPG	La videotestpadrongeneratoro (TPG) disponigas la videostimulon.
Aŭdio Sample Gen	La audio sample generatoro provizas audio sample stimulo. La generatoro generas pliiĝantan testan datumpadronon por esti elsendita tra la sonkanalo.
Aŭ Sample Gen	La aux sample generatoro provizas la helpan sample stimulo. La generatoro generas fiksajn datumojn por esti elsendita de la dissendilo.
CRC Kontrolo	Ĉi tiu kontrolilo kontrolas ĉu la TX-ricevilo retrovita horloĝfrekvenco kongruas kun la dezirata datumfrekvenco.
Kontrolo de Aŭda Datumo	La sondatumkontrolo komparas ĉu la pligrandiĝanta testdatumpadrono estas ricevita kaj malkodita ĝuste.
Aux Datuma Kontrolo	La aux-datuma kontrolo komparas ĉu la atendataj aux-datumoj estas ricevitaj kaj malkoditaj ĝuste ĉe la ricevilo.

La testbenko de simulado de HDMI faras la sekvajn konfirmtestojn:

HDMI Feature	Konfirmo
Videodatenoj	• La testbenko efektivigas CRC-kontroladon pri la enigo kaj eligo-video. • Ĝi kontrolas la CRC-valoron de la transdonitaj datumoj kontraŭ la CRC kalkulita en la ricevitaj videodatenoj. • La testbenko tiam faras la kontrolon post detektado de 4 stabilaj V-SYNC-signaloj de la ricevilo.
Helpaj datumoj	• La aux sampla generatoro generas fiksan datumon por esti transdonita de la dissendilo. • Ĉe la ricevilo, la generatoro komparas ĉu la atendataj helpaj datumoj estas ricevitaj kaj malkoditaj ĝuste.
Sondatumoj	• La audio sampla generatoro generas pliiĝan testdatumpadronon por esti elsendita tra la sonkanalo. • Sur la ricevilo-flanko, la sondatumkontrolilo kontrolas kaj komparas ĉu la pligrandiĝanta testdatumpadrono estas ricevita kaj malkodita ĝuste.

Sukcesa simulado finiĝas per la sekva mesaĝo:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREKVENCO (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulado-paso

Tablo 51. HDMI Intel FPGA IP Design Example Subtenataj Simuliloj

Simulilo	Verilog HDL	VHDL
ModelSim - Intel FPGA Edition/ ModelSim - Intel FPGA Starter Edition	Jes	Jes
VCS/VCS MX	Jes	Jes
Riviera-PRO	Jes	Jes
Xcelium Paralelo	Jes	Ne

3.11. Altgradigo de Via Dezajno
Tablo 52. HDMI Design Example Kongrueco kun Antaŭa Intel Quartus Prime Pro Edition Programaro-Versio

Dezajno Ekzample Variant	Kapablo ĝisdatigi al Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Dezajno Ekzample (Subteno FRL = 0)	Ne

Por ajna nekongrua dezajno ekzamples, vi devas fari la jenajn:

1. Generu novan dezajnon ekzample en la nuna programaro versio de Intel Quartus Prime Pro Edition uzante la samajn agordojn de via ekzistanta dezajno.
2. Komparu la tutan dezajnon ekzample dosierujo kun la dezajno ekzample generita uzante la antaŭan Intel Quartus Prime Pro Edition softvarversion. Port super la ŝanĝoj trovitaj.

HDCP Super HDMI 2.0/2.1 Dezajno Ekzample

La HDCP super HDMI aparataro dezajno ekzampLe helpas vin taksi la funkciecon de la HDCP-trajto kaj ebligas vin uzi la funkcion en viaj Intel Arria 10-dezajnoj.
Notu:
La HDCP-trajto ne estas inkluzivita en la programaro Intel Quartus Prime Pro Edition. Por aliri la HDCP-funkcion, kontaktu Intel ĉe https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Altlarĝa Cifereca Enhava Protekto (HDCP)
Altlarĝa Cifereca Enhava Protekto (HDCP) estas formo de protekto de ciferecaj rajtoj por krei sekuran ligon inter la fonto al la ekrano.
Intel kreis la originalan teknologion, kiu estas licencita de la grupo Digital Content Protection LLC. HDCP estas kopiprotekta metodo kie la audio/video rivereto estas ĉifrita inter la dissendilo kaj la ricevilo, protektante ĝin kontraŭ kontraŭleĝa kopiado.
La HDCP-ecoj aliĝas al HDCP Specification versio 1.4 kaj HDCP Specification versio 2.3.
La IP-oj HDCP 1.4 kaj HDCP 2.3 elfaras ĉiun komputadon ene de la hardvara kernlogiko kun neniuj konfidencaj valoroj (kiel privata ŝlosilo kaj sesioŝlosilo) alireblaj de ekster la ĉifrita IP.

Tabelo 53. HDCP IP Funkcioj

IP HDCP	Funkcioj
HDCP 1.4 IP	• Aŭtentiga interŝanĝo — Komputado de ĉefŝlosilo (Km) — Generacio de hazarda An — Komputado de sesioŝlosilo (Ks), M0 kaj R0. • Aŭtentigo per ripetilo — Komputado kaj konfirmo de V kaj V' • Kontrolo de integreco de ligilo — Komputado de kadra klavo (Ki), Mi kaj Ri.
daŭrigis…

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.

ISO
9001:2015
Registrita

IP HDCP	Funkcioj
	• Ĉiuj ĉifrreĝimoj inkluzive de hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher kaj hdcpRngCipher • Originala ĉifrada statussignalado (DVI) kaj plibonigita ĉifrada statussignalado (HDMI) • Vera hazarda nombro-generatoro (TRNG) — Aparataro bazita, plena cifereca efektivigo kaj ne-determinisma hazarda nombro-generatoro
HDCP 2.3 IP	• Ĉefŝlosilo (km), Session Key (ks) kaj nonce (rn, riv) generacio — Konforma al NIST.SP800-90A hazarda nombrogeneracio • Aŭtentikigo kaj ŝlosilo interŝanĝo — Generacio de hazardaj nombroj por rtx kaj rrx konforma al NIST.SP800-90A hazarda nombrogeneracio — Konfirmo de subskribo de ricevila atestilo (certrx) per publika ŝlosilo de DCP (kpubdcp) — 3072 bitoj RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) ĉifrado kaj malĉifrado de Ĉefŝlosilo (km) — Derivado de kd (dkey0, dkey1) uzante AES-CTR-reĝimon — Komputado kaj konfirmo de H kaj H' — Komputado de Ekh (km) kaj km (pariĝo) • Aŭtentigo per ripetilo — Komputado kaj konfirmo de V kaj V' — Komputado kaj konfirmo de M kaj M' • Sistemrenovigebleco (SRM) — SRM-signatura konfirmo per kpubdcp — 3072 bitoj RSASSA-PKCS#1 v1.5 • Sesio Ŝlosilo interŝanĝo • Generacio kaj komputado de Edkey(ks) kaj riv. • Derivado de dkey2 uzante AES-CTR-reĝimon • Kontrolo de Loko — Komputado kaj konfirmo de L kaj L' — Generacio de nonce (rn) • Administrado de fluo de datumoj — AES-CTR-reĝimo bazita ŝlosila fluo-generado • Malsimetriaj kriptaj algoritmoj - RSA kun modullongo de 1024 (kpubrx) kaj 3072 (kpubdcp) bitoj — RSA-CRT (ĉina Restoteoremo) kun modullongo de 512 (kprivrx) bitoj kaj eksponentlongo de 512 (kprivrx) bitoj • Malaltnivela kripta funkcio — Simetriaj kriptaj algoritmoj • AES-CTR-reĝimo kun ŝlosila longo de 128 bitoj — Hash, MGF kaj HMAC-algoritmoj • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Vera hazarda nombro-generatoro (TRNG) • Konforma al NIST.SP800-90A • Aparataro bazita, plena cifereca efektivigo kaj ne-determinisma hazarda nombro-generatoro

4.1.1. HDCP Over HDMI Design Example Arkitekturo
La HDCP-trajto protektas datumojn ĉar la datumoj estas transdonitaj inter aparatoj konektitaj per HDMI aŭ aliaj ciferecaj interfacoj HDCP-protektitaj.
La HDCP-protektitaj sistemoj inkluzivas tri specojn de aparatoj:

4. HDCP Super HDMI 2.0/2.1 Dezajno Ekzample
683156 | 2022.12.27
• Fontoj (TX)
• Lavujoj (RX)
• Ripetiloj
Ĉi tiu dezajno ekzample montras la HDCP-sistemon en ripetila aparato kie ĝi akceptas datumojn, malĉifras, poste re-ĉifras la datumojn, kaj finfine retransdonas datumojn. Ripetiloj havas kaj HDMI-enigojn kaj elirojn. Ĝi instantigas la FIFO-bufrojn por plenumi rektan HDMI-videofluon tra la HDMI-lavujo kaj fonto. Ĝi povas fari iun signalan prilaboradon, kiel konverti filmetojn en pli altan rezolucian formaton anstataŭigante la FIFO-bufrojn per la IP-kernoj de Video kaj Bilda Prilaborado (VIP).

Figuro 29. HDCP Over HDMI Design Example Blokdiagramo

La sekvaj priskriboj pri la arkitekturo de la dezajno ekzample respondas al la HDCP super HDMI-dezajno ekzample blokdiagramo. Kiam SUBTENO FRL = 1 aŭ
SUBTENO HDCP Ŝlosilo Administrado = 1, la dezajno ekzampla hierarkio iomete malsamas de Figuro 29 sur paĝo 95 sed la subestaj HDCP-funkcioj restas la
sama.

1. La HDCP1x kaj HDCP2x estas IP-oj disponeblaj per la HDMI Intel FPGA IP-parametroredaktilo. Kiam vi agordas la HDMI-IP en la parametra redaktilo, vi povas ebligi kaj inkluzivi aŭ HDCP1x aŭ HDCP2x aŭ ambaŭ IP-ojn kiel parton de la subsistemo. Kun ambaŭ HDCP-IP-oj ebligitaj, la HDMI-IP agordas sin en la kaskada topologio, kie la HDCP2x kaj HDCP1x-IP-oj estas konektitaj dors-al-dorse.
   • La HDCP-elirinterfaco de la HDMI TX sendas neĉifritajn son-video-datenojn.
   • La neĉifritaj datumoj estas ĉifritaj per la aktiva HDCP-bloko kaj resenditaj en la HDMI TX per la HDCP Ingress-interfaco por transsendo per la ligo.
   • La CPU-subsistemo kiel la aŭtentikiga majstra regilo certigas, ke nur unu el la IP-oj de HDCP TX estas aktiva en ajna momento kaj la alia estas pasiva.
   • Simile, la HDCP RX ankaŭ deĉifras datumojn ricevitajn per la ligo de ekstera HDCP TX.
2. Vi devas programi la HDCP-IP-ojn per Cifereca Enhava Protekto (DCP) eldonitaj produktaj ŝlosiloj. Ŝarĝu la sekvajn ŝlosilojn:
   Tablo 54. DCP-eldonitaj Produktaj Ŝlosiloj
   

   HDCP	TX / RX	Ŝlosiloj
   HDCP2x	TX	16 bajtoj: Tutmonda Konstanto (lc128)
   	RX	• 16 bajtoj (same kiel TX): Tutmonda Konstanto (lc128) • 320 bajtoj: RSA Privata Ŝlosilo (kprivrx) • 522 bajtoj: RSA Publika Ŝlosila Atestilo (certrx)
   HDCP1x	TX	• 5 bajtoj: TX Ŝlosilelekta Vektoro (Aksv) • 280 bajtoj: Ŝlosiloj pri Privataj Aparato de TX (Akeys)
   	RX	• 5 bajtoj: RX Ŝlosila Elekto-Vektoro (Bksv) • 280 bajtoj: Ŝlosiloj pri Privataj Aparato RX (Bklavoj)

   La dezajno ekzample efektivigas la ŝlosilajn memorojn kiel simplan du-havenan, du-horloĝan sinkronan RAM. Por malgranda ŝlosila grandeco kiel HDCP2x TX, la IP efektivigas la ŝlosilan memoron uzante registrojn en regula logiko.
   Noto: Intel ne provizas la HDCP-produktadŝlosilojn kun la dezajno ekzample aŭ Intel FPGA IP-oj en ajna cirkonstanco. Por uzi la HDCP-IPojn aŭ la dezajnon ekzampvi devas fariĝi adoptanto de HDCP kaj akiri la produktajn ŝlosilojn rekte de la Digital Content Protection LLC (DCP).
   Por ruli la dezajnon ekzample, vi aŭ redaktas la ŝlosilmemoron files je kompilo por inkluzivi la produktadŝlosilojn aŭ efektivigi logikajn blokojn por sekure legi la produktadŝlosilojn de ekstera stoka aparato kaj skribi ilin en la ŝlosilmemorojn ĉe rultempo.

3. Vi povas horloĝi la kriptografajn funkciojn efektivigitajn en la HDCP2x IP kun ajna ofteco ĝis 200 MHz. La ofteco de ĉi tiu horloĝo determinas kiom rapide la
   HDCP2x-aŭtentikigo funkcias. Vi povas elekti dividi la 100 MHz-horloĝon uzatan por Nios II-procesoro sed la aŭtentikiga latenco estus duobligita kompare kun uzado de 200 MHz-horloĝo.
4. La valoroj kiuj devas esti interŝanĝitaj inter la HDCP TX kaj la HDCP RX estas komunikitaj tra la HDMI DDC-interfaco (I2 C seria interfaco) de la HDCP-
   protektita interfaco. La HDCP RX devas prezenti logikan aparaton sur la I2C-buso por ĉiu ligo kiun ĝi subtenas. La I2C-sklavo estas duobligita por HDCP-haveno kun aparatadreso de 0x74. Ĝi veturas la HDCP-registran havenon (Avalon-MM) de kaj la IP-oj HDCP2x kaj HDCP1x RX.
5. La HDMI TX uzas la IC-mastro por legi la EDID de RX kaj transdoni la SCDC-datumojn necesajn por HDMI 2.0-operacio al RX. La sama I2C-majstro, kiu estas pelita de la Nios II-procesoro, ankaŭ estas uzata por transdoni la HDCP-mesaĝojn inter TX kaj RX. La I2C-majstro estas enigita en la CPU-subsistemo.
6. La Nios II-procesoro funkcias kiel la majstro en la aŭtentikiga protokolo kaj stiras la kontrolon kaj statusajn registrojn (Avalon-MM) de kaj la HDCP2x kaj HDCP1x TX.
   IP-oj. La programaraj ŝoforoj efektivigas la aŭtentikigprotokolan ŝtatmaŝinon inkluzive de atestsignarkonfirmo, majstra ŝlosilŝanĝo, lokkontrolo, sesioŝlosilo interŝanĝo, pariĝo, ligo integreckontrolo (HDCP1x), kaj aŭtentikigadon kun ripetiloj, kiel ekzemple topologia informdisvastigo kaj fluo-administrada informdisvastigo. La programaraj ŝoforoj ne efektivigas iujn ajn el la ĉifrikaj funkcioj postulataj de la aŭtentikiga protokolo. Anstataŭe, la HDCP IP-aparataro efektivigas ĉiujn kriptajn funkciojn certigante ke neniuj konfidencaj valoroj povas esti aliritaj.
   7. En vera ripetila pruvo, kie disvastigo de topologiaj informoj kontraŭflue estas postulata, la Nios II-procesoro veturas la Repeater Message Port (Avalon-MM) de ambaŭ IP-oj HDCP2x kaj HDCP1x RX. La Nios II-procesoro purigas la RX REPEATER-biton al 0 kiam ĝi detektas, ke la konektita laŭflue ne kapablas HDCP aŭ kiam neniu laŭflua estas konektita. Sen kontraŭflua konekto, la RX-sistemo nun estas finpunkta ricevilo, prefere ol ripetilo. Male, la Nios II-procesoro metas la RX REPEATER-biton al 1 post detektado, ke laŭflue estas HDCP-kapabla.

4.2. Nios II Processor Software Flow
La fludiagramo de programaro Nios II inkluzivas la HDCP-aŭtentikigkontrolojn super HDMI-apliko.
Figuro 30. Fluodiagramo de Nios II Processor Software

1. La Nios II-programaro pravalorigas kaj restarigas la HDMI TX PLL, TX-transceiver PHY, I2C-majstro kaj la ekstera TI-retempigilo.
2. La Nios II-programaro sondas periodan indicon detekto valida signalo de RX imposto detekto cirkvito por determini ĉu video rezolucio ŝanĝiĝis kaj se TX reagordo estas postulata. La programaro ankaŭ sondas la TX-varm-konektan detektan signalon por determini ĉu TX-varm-konekta evento okazis.
3. Kiam valida signalo ricevita de RX-indico-detektocirkvito, la Nios II-softvaro legas la SCDC- kaj horloĝprofundvalorojn de la HDMI RX kaj reakiras la horloĝan frekvencbendon bazitan sur la detektita indico por determini ĉu HDMI TX PLL kaj transceiver PHY reagordo estas postulataj. Se TX-reagordo estas postulata, la programaro Nios II ordonas al la I2C-mastro sendi la SCDC-valoron al ekstera RX. Ĝi tiam ordonas reagordi la HDMI TX PLL kaj TX-ricevilon
   PHY, sekvita de aparato rekalibrado, kaj rekomencigita sekvenco. Se la tarifo ne ŝanĝiĝas, nek TX-reagordo nek HDCP-reafirmiĝo estas bezonata.
4. Kiam okazis TX-varmŝtopilo, la programaro Nios II ordonas al la I2C-majstro sendi la SCDC-valoron al ekstera RX, kaj poste legi EDID de RX.
   kaj ĝisdatigi la internan EDID-RAM. La programaro tiam disvastigas la EDID-informojn al la kontraŭfluo.
5. La programaro Nios II komencas la HDCP-agadon ordonante al la I2C-mastro legi ofseton 0x50 de ekstera RX por detekti ĉu la laŭflua estas HDCP-kapabla, aŭ
   alie:
   • Se la redonita HDCP2Version-valoro estas 1, la subflua estas HDCP2xkapabla.
   • Se la redonita valoro de la tutaj 0x50 legoj estas 0-oj, la subflua estas HDCP1x-kapabla.
   • Se la redonita valoro de la tutaj 0x50 legaĵoj estas 1, la laŭflua aŭ ne HDCP-kapabla aŭ neaktiva.
   • Se la kontraŭfluo antaŭe ne estas HDCP-kapabla aŭ neaktiva sed estas nuntempe HDCP-kapabla, la programaro fiksas la RIPETILAN-biton de la ripetilo kontraŭflue (RX) al 1 por indiki ke la RX nun estas ripetilo.
   • Se la kontraŭfluo antaŭe estas HDCP-kapabla sed estas nuntempe ne HDCPkapabla aŭ neaktiva, la programaro metas la RIPETILAN-biton de al 0 por indiki ke la RX nun estas finpunktoricevilo.
6. La programaro iniciatas la HDCP2x-konfirmoprotokolon kiu inkluzivas RX-atestilsignaturkonfirmon, majstran ŝlosilŝanĝon, lokkontrolon, seanŝlosilŝanĝon, pariĝon, aŭtentikigon kun ripetiloj kiel topologia informdisvastigo.
7. Kiam en aŭtentikigita stato, la Nios II-programaro ordonas al la I2C-majstro baloti la RxStatus-registron de ekstera RX, kaj se la programaro detektas, ke la REAUTH_REQ-bito estas agordita, ĝi komencas re-aŭtentikigon kaj malŝaltas TX-ĉifradon.
8. Kiam la kontraŭflua estas ripetilo kaj la PRETA bito de la RxStatus-registro estas metita al 1, tio kutime indikas ke la kontraŭflua topologio ŝanĝiĝis. Do, la Nios II-programaro ordonas al la I2C-mastro legi la ReceiverID_List de malsupre kaj kontroli la liston. Se la listo validas kaj neniu topologia eraro estas detektita, la programaro iras al la modulo Content Stream Management. Alie, ĝi iniciatas re-aŭtentikigon kaj malŝaltas TX-ĉifradon.
9. La Nios II-programaro preparas la ReceiverID_List kaj RxInfo-valorojn kaj tiam skribas al la Avalon-MM Repeater Message-haveno de la ripetilo kontraŭflue (RX). La RX tiam disvastigas la liston al ekstera TX (kontraŭflue).
10. Aŭtentikigo estas kompleta ĉe ĉi tiu punkto. La programaro ebligas TX-ĉifradon.
11. La programaro iniciatas la HDCP1x-konfirmprotokolon, kiu inkluzivas ŝlosilan interŝanĝon kaj aŭtentikigon per ripetiloj.
12. La programaro Nios II plenumas kontrolon de integreco de ligo legante kaj komparante Ri' kaj Ri de ekstera RX (laŭflue) kaj HDCP1x TX respektive. Se la valoroj
    ne kongruas, tio indikas perdon de sinkronigado kaj la programaro iniciatas reaŭtentikigon kaj malŝaltas TX-ĉifradon.
13. Se la laŭflua estas ripetilo kaj la PRETA bito de la Bcaps-registro estas metita al 1, tio kutime indikas ke la kontraŭflua topologio ŝanĝiĝis. Do, la Nios II-programaro ordonas al la I2C-mastro legi la KSV-listvaloron el la malfluo kaj kontroli la liston. Se la listo validas kaj neniu topologia eraro estas detektita, la programaro preparas la KSV-liston kaj Bstatus-valoron kaj skribas al la Avalon-MM Repeater Message-haveno de la ripetilo kontraŭflue (RX). La RX tiam disvastigas la liston al ekstera TX (kontraŭflue). Alie, ĝi iniciatas reaŭtentikigon kaj malŝaltas TX-ĉifradon.

4.3. Dezajna Prokuroro
Agordi kaj funkcii la HDCP per HDMI-dezajno ekzample konsistas el kvin stages.

1. Agordu la aparataron.
2. Generu la dezajnon.
3. Redaktu la HDCP-ŝlosilmemoron files inkluzivi viajn HDCP-produktadŝlosilojn.
   a. Konservu simplajn HDCP-produktadŝlosilojn en la FPGA (Subteno HDCP Key Management = 0)
   b. Konservu ĉifritajn HDCP-produktadŝlosilojn en la ekstera fulmmemoro aŭ EEPROM (Subteno HDCP Key Management = 1)
4. Kompilu la dezajnon.
5. View la rezultojn.

4.3.1. Agordu la Aparataro
La unua stage de la manifestacio estas agordi la aparataron.
Kiam SUPPORT FRL = 0, sekvu ĉi tiujn paŝojn por agordi la aparataron por la pruvo:

1. Konektu la filinkarton Bitec HDMI 2.0 FMC (revizio 11) al la disvolva ilaro Arria 10 GX ĉe FMC-haveno B.
2. Konektu la disvolvan ilaron Arria 10 GX al via komputilo per USB-kablo.
3. Konektu HDMI-kablon de la HDMI RX-konektilo sur la filinkarto Bitec HDMI 2.0 FMC al HDCP-ebligita HDMI-aparato, kiel grafika karto kun HDMI-eligo.
4. Konektu alian HDMI-kablon de la HDMI TX-konektilo sur la filinkarto Bitec HDMI 2.0 FMC al HDCP-ebligita HDMI-aparato, kiel televidilo kun HDMI-enigo.

Kiam SUBTENO FRL = 1, sekvu ĉi tiujn paŝojn por agordi la aparataron por la pruvo:

1. Konektu la filinkarton Bitec HDMI 2.1 FMC (Revizio 9) al la disvolva ilaro Arria 10 GX ĉe FMC-haveno B.
2. Konektu la disvolvan ilaron Arria 10 GX al via komputilo per USB-kablo.
3. Konektu HDMI 2.1 Kategorio 3 kablojn de HDMI RX konektilo sur la Bitec HDMI 2.1 FMC filinkarto al HDCP-ebligita HDMI 2.1 fonto, kiel Quantum Data 980 48G Generatoro.
4. Konektu aliajn kablojn HDMI 2.1 Kategorio 3 de la konektilo HDMI TX sur la filinkarto Bitec HDMI 2.1 FMC al HDCP-ebligita HDMI 2.1 lavujo, kiel ekzemple
   Kvantuma Datumo 980 48G Analizilo.

4.3.2. Generu la Dezajnon
Post agordo de la aparataro, vi devas generi la dezajnon.
Antaŭ ol komenci, certigu instali la funkcion HDCP en la programaro Intel Quartus Prime Pro Edition.

1. Alklaku Ilojn ➤ IP Katalogo, kaj elektu Intel Arria 10 kiel la cela aparato familio.
   Notu: La HDCP-dezajno ekzample subtenas nur aparatojn Intel Arria 10 kaj Intel Stratix® 10.
2. En la IP Katalogo, lokalizu kaj duoble alklaku HDMI Intel FPGA IP. La Nova IP-varia fenestro aperas.
3. Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .qsys aŭ .ip.
4. Klaku OK. La parametra redaktilo aperas.
5. Sur la IP-langeto, agordu la deziratajn parametrojn por kaj TX kaj RX.
6. Ŝaltu la parametron Subteno HDCP 1.4 aŭ Subteno HDCP 2.3 por generi la HDCP-dezajnon ekzample.
7. Ŝaltu la parametron Subtenu HDCP Key Management se vi volas konservi la HDCP-produktadŝlosilon en ĉifrita formato en la ekstera fulmmemoro aŭ EEPROM. Alie, malŝaltu la parametron Subtenu HDCP Key Management por stoki la HDCP-produktadŝlosilon en simpla formato en la FPGA.
8. Sur la Dezajno Eksample langeto, elektu Arria 10 HDMI RX-TX Retransmit.
9. Elektu Sintezon por generi la aparatardezajnon ekzample.
10. Por Generate File Formatu, elektu Verilog aŭ VHDL.
11. Por Target Development Kit, elektu Arria 10 GX FPGA Development Kit. Se vi elektas la disvolvan ilaron, tiam la cela aparato (elektita en paŝo 4) ŝanĝiĝas por kongrui kun la aparato sur la disvolva ilaro. Por Arria 10 GX FPGA Development Kit, la defaŭlta aparato estas 10AX115S2F45I1SG.
12. Klaku Generi Ekzample Design por generi la projekton files kaj la programado de Efektivigebla kaj Ligoformato (ELF). file.

4.3.3. Inkluzivi HDCP-Produktado-Ŝlosilojn
4.3.3.1. Konservu simplajn HDCP-produktadŝlosilojn en la FPGA (Subtena HDCP-Ŝlosilo Administrado = 0)
Post generi la dezajnon, redaktu la HDCP-ŝlosilmemoron files inkluzivi viajn produktajn ŝlosilojn.
Por inkluzivi la produktajn ŝlosilojn, sekvu ĉi tiujn paŝojn.

1. Trovu la sekvan ŝlosilan memoron files en la /rtl/hdcp/ dosierujo:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Malfermu la hdcp2x_rx_kmem.v file kaj lokalizu la antaŭdifinitan faksimilan ŝlosilon R1 por Publika Atestilo de Ricevilo kaj Privata Ŝlosilo RX kaj Tutmonda Konstanto kiel montrite en la eksa.amples sube.
   Figuro 31. Drata Tablo de Faksimila Ŝlosilo R1 por Ricevilo Publika Atestilo
   Figuro 32. Drata Tablo de Faksimile Ŝlosilo R1 por RX Privata Ŝlosilo kaj Tutmonda Konstanto
   
3. Trovu la lokokupilon por la produktadŝlosiloj kaj anstataŭigu per viaj propraj produktadŝlosiloj en ilia respektiva drataro en big endian formato.
   Figuro 33. Drata Tablo de HDCP-Produktado-Ŝlosiloj (Anstataŭilo)
   
4. Ripetu Paŝon 3 por ĉiuj aliaj ŝlosilaj memoroj files. Kiam vi finos inkluzivi viajn produktajn ŝlosilojn en la tuta ŝlosilmemoro files, certigu, ke la parametro USE_FACSIMILE estas agordita al 0 ĉe la dezajno ekzample pinta nivelo file (a10_hdmi2_demo.v)

4.3.3.1.1. Mapo de HDCP-ŝlosilo de DCP-ŝlosilo Files
La sekvaj sekcioj priskribas la mapadon de la HDCP-produktadŝlosiloj stokitaj en DCP-ŝlosilo files en la drataron de la HDCP-kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v kaj hdcp1x_rx_kmem.v files
Por hdcp1x_tx_kmem.v kaj hdcp1x_rx_kmem.v files

• Ĉi tiuj du files dividas la saman formaton.
• Por identigi la ĝustan HDCP1 TX DCP-ŝlosilon file por hdcp1x_tx_kmem.v, certigu la unuajn 4 bajtojn de la file estas "0x01, 0x00, 0x00, 0x00".
• Por identigi la ĝustan HDCP1 RX DCP-ŝlosilon file por hdcp1x_rx_kmem.v, certigu la unuajn 4 bajtojn de la file estas "0x02, 0x00, 0x00, 0x00".
• La ŝlosiloj en la DCP-ŝlosilo files estas en eta-endian formato. Por uzi en kmem files, vi devas konverti ilin en big-endian.

Figuro 34. Bajta mapado de HDCP1 TX DCP-ŝlosilo file en hdcp1x_tx_kmem.v

Notu:
La bajta nombro montriĝas en la suba formato:

• Ŝlosilgrandeco en bajtoj * ŝlosilnumero + bajtnombro en nuna vico + konstanta ofseto + vicograndeco en bajtoj * vicnumero.
• 308*n indikas ke ĉiu klavoaro havas 308 bajtojn.
• 7*y indikas ke ĉiu vico havas 7 bajtojn.

Figuro 35. HDCP1 TX DCP-ŝlosilo file plenigante per rubvaloroj

Figuro 36. Drataj Tabeloj de hdcp1x_tx_kmem.v
Example de hdcp1x_tx_kmem.v kaj kiel ĝiaj drataj tabeloj mapas al la eksample de HDCP1 TX DCP-ŝlosilo file en Figuro 35 sur paĝo 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Por hdcp2x_rx_kmem.v file

• Por identigi la ĝustan HDCP2 RX DCP-ŝlosilon file por hdcp2x_rx_kmem.v, certigu la unuajn 4 bajtojn de la file estas "0x00, 0x00, 0x00, 0x02".
• La ŝlosiloj en la DCP-ŝlosilo files estas en eta-endian formato.

Figuro 37. Bajta mapado de HDCP2 RX DCP-ŝlosilo file en hdcp2x_rx_kmem.v
Malsupra figuro montras la precizan bajtan mapadon de HDCP2 RX DCP-ŝlosilo file en hdcp2x_rx_kmem.v.

Notu:
La bajta nombro montriĝas en la suba formato:

• Ŝlosilgrandeco en bajtoj * ŝlosilnumero + bajtnombro en nuna vico + konstanta ofseto + vicograndeco en bajtoj * vicnumero.
• 862*n indikas ke ĉiu klavoaro havas 862 bajtojn.
• 16*y indikas, ke ĉiu vico havas 16 bajtojn. Estas escepto en cert_rx_prod kie ROW 32 havas nur 10 bajtojn.

Figuro 38. HDCP2 RX DCP-ŝlosilo file plenigante per rubvaloroj

Figuro 39. Drataj Tabeloj de hdcp2x_rx_kmem.v
Ĉi tiu figuro montras la dratajn tabelojn por hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, kaj lc128_prod) mapon al la eksample de HDCP2 RX DCP-ŝlosilo file in
Figuro 38 sur paĝo 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Por hdcp2x_tx_kmem.v file:

• Por identigi la ĝustan HDCP2 TX DCP-ŝlosilon file por hdcp2x_tx_kmem.v, certigu la unuajn 4 bajtojn de la file estas "0x00, 0x00, 0x00, 0x01".
• La ŝlosiloj en la DCP-ŝlosilo files estas en eta-endian formato.
• Alternative, vi povas apliki la lc128_prod de hdcp2x_rx_kmem.v rekte en hdcp2x_tx_kmem.v. La ŝlosiloj kunhavas la samajn valorojn.

Figuro 40. Drata aro de hdcp2x_tx_kmem.v
Ĉi tiu figuro montras la precizan bajtan mapadon de HDCP2 TX DCP-ŝlosilo file en hdcp2x_tx_kmem.v.

4.3.3.2. Konservu ĉifritajn HDCP-produktadŝlosilojn en la ekstera fulmmemoro aŭ EEPROM (Subteno HDCP Ŝlosila Administrado = 1)
Figuro 41. High Level Overview de HDCP Ŝlosila Administrado

Kiam la parametro Subtenu HDCP Key Management estas ŝaltita, vi tenas kontrolon de HDCP-produktadŝlosila ĉifrado uzante la ŝlosilan ĉifradan programaron (KEYENC) kaj ŝlosilprogramdezajnon kiujn Intel provizas. Vi devas provizi la HDCP-produktadŝlosilojn kaj 128-bitan HDCP-protektan ŝlosilon. La HDCP-protekta ŝlosilo
ĉifras la HDCP-produktadŝlosilon kaj konservas la ŝlosilon en la ekstera fulmmemoro (ekzample, EEPROM) sur HDMI-filinkarto.
Ŝaltu la parametron Subteno HDCP Ŝlosiladministrado kaj la ŝlosila malĉifra funkcio (KEYDEC) fariĝas disponebla en la HDCP IP-kernoj. La sama HDCP-protekto
ŝlosilo devus esti uzita en la KEYDEC por preni la HDCP-produktadŝlosilojn ĉe rultempo por prilaborado de motoroj. KEYENC kaj KEYDEC subtenas Atmel AT24CS32 32-Kbit serian EEPROM, Atmel AT24C16A 16-Kbit serian EEPROM kaj kongruajn I2C EEPROM-aparatojn kun almenaŭ 16-Kbit rom-grandeco.

Notu:

1. Por HDMI 2.0 FMC-filinkarto Revizio 11, certigu, ke la EEPROM sur la filinkarto estas Atmel AT24CS32. Estas du malsamaj grandecoj de EEPROM uzataj sur Bitec HDMI 2.0 FMC filinkarto Revizio 11.
2. Se vi antaŭe uzis KEYENC por ĉifri la HDCP-produktadŝlosilojn kaj ŝaltis Subtenon HDCP Key Management en versio 21.2 aŭ pli frue, vi devas re-ĉifri la HDCP-produktadŝlosilojn uzante la KEYENC-programaran utilecon kaj regeneri la HDCP-IP-ojn de versio 21.3.
   pluen.

4.3.3.2.1. Intel KEYENC
KEYENC estas komandlinia programaro, kiun Intel uzas por ĉifri la HDCP-produktadŝlosilojn per 128-bita HDCP-protekta ŝlosilo, kiun vi provizas. KEYENC eligas ĉifritajn HDCP-produktadŝlosilojn en heks aŭ rubujo aŭ kaplinio file formato. KEYENC ankaŭ generas mif file enhavanta vian provizitan 128-bitan HDCP-protektan ŝlosilon. KEYDEC
postulas la mif file.

Sistema Postulo:

1. x86 64-bita maŝino kun Windows 10 OS
2. Vida C++ Redistribuebla pako por Visual Studio 2019 (x64)

Notu:
Vi devas instali Microsoft Visual C++ por VS 2019. Vi povas kontroli ĉu Visual C++ redistribuebla estas instalita de Vindozo ➤ Kontrolpanelo ➤ Programoj kaj Trajtoj. Se Microsoft Visual C++ estas instalita, vi povas vidi Visual C++ xxxx
Redistribuebla (x64). Alie, vi povas elŝuti kaj instali Visual C++
Redistribuebla de Microsoft webretejo. Rigardu la rilatajn informojn por la elŝuta ligilo.

Tablo 55. KEYENC Komandliniaj Opcioj

Komandliniaj Opcioj	Argumento/Priskribo
-k	<HDCP protection key file> Teksto file enhavante nur la 128-bitan HDCP-protektan ŝlosilon en deksesuma. Ekzample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 dissendilaj produktadŝlosiloj file de DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 riceviloproduktadŝlosiloj file de DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 dissendilaj produktadŝlosiloj file de DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 riceviloproduktadŝlosiloj file de DCP (.bin file)
-hdcp1txkeys	Specifu la klavintervalon por elektita enigo (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm kie n = klavokomenco (1 aŭ >1) m = klavofino (n aŭ >n) Ekzample: Elektu 1 ĝis 1000 klavojn el ĉiu HDCP 1.4 TX, HDCP 1.4 RX kaj HCDP 2.3 RX-produktadŝlosiloj file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
daŭrigis…

Komandliniaj Opcioj	Argumento/Priskribo
	Notu: 1. Se vi ne uzas iujn ajn HDCP-produktadŝlosilojn file, vi ne postulos la HDCP-ŝlosilon. Se vi ne uzas la argumenton en komandlinio, la defaŭlta klavintervalo estas 0. 2. Vi ankaŭ povas elekti malsaman indekson de la ŝlosiloj por HDCP-produktadŝlosiloj file. Tamen, nombro da ŝlosiloj devus kongrui kun la elektitaj opcioj. Example: Elektu malsamajn 100 klavojn Elektu la unuajn 100 ŝlosilojn el HDCP 1.4 TX-produktadŝlosiloj file "-hdcp1txkeys 1-100" Elektu ŝlosilojn 300 ĝis 400 por produktadŝlosiloj HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Elektu ŝlosilojn 600 ĝis 700 por produktadŝlosiloj HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Eligo file formato . Defaŭlte estas heks file. Generu ĉifritajn HDCP-produktadŝlosilojn en duuma file formato: -o bin Generu ĉifritajn HDCP-produktadŝlosilojn en heks file formato: -o hex Generu ĉifritajn HDCP-produktadŝlosilojn en kaplinio file formato: -ho
– kontrolŝlosiloj	Presu nombron da klavoj disponeblaj en enigo files. Ekzample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –kontrol-klavoj
	Notu: uzu parametron -check-klavojn ĉe la fino de la komandlinio kiel menciite en supre ekzample.
–versio	Presi KEYENC-versionumeron

Vi povas elekte elekti produktajn ŝlosilojn HDCP 1.4 kaj/aŭ HDCP 2.3 por ĉifri. Por ekzample, por uzi nur HDCP 2.3 RX-produktadŝlosilojn por ĉifri, uzu nur -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys en komandliniaj parametroj.
Tabelo 56. Gvidlinio pri Komuna Erara Mesaĝo de KEYENC

Erara Mesaĝo	Gvidlinio
ERARO: HDCP-protekta ŝlosilo file mankas	Mankas komandlinia parametro -k file>
ERARO: ŝlosilo devus esti 32 seksciferoj (ekz. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP-protekta ŝlosilo file devus enhavi nur la HDCP-protektan ŝlosilon en 32 deksesuma ciferoj.
ERARO: Bonvolu specifi la ŝlosilaron	Ŝlosilintervalo ne estas specifita por la donitaj enigo HDCP-produktadŝlosiloj file.
ERARO: Nevalida ŝlosilintervalo	Ŝlosilintervalo specifita por -hdcp1txkeys aŭ -hdcp1rxkeys aŭ -hdcp2rxkeys ne estas ĝusta.
ERARO: ne povas kreiFilenomo>	Kontrolu, ke la dosierujo-permeso de la keyenc.exe ruliĝas.
ERARO: -hdcp1txkeys enigo estas nevalida	Eniga ŝlosila intervalformato por produktaj ŝlosiloj HDCP 1.4 TX estas nevalida. Ĝusta formato estas "-hdcp1txkeys nm" kie n >= 1, m >= n
ERARO: -hdcp1rxkeys enigo estas nevalida	Eniga ŝlosila intervalformato por produktaj ŝlosiloj HDCP 1.4 RX estas nevalida. Ĝusta formato estas "-hdcp1rxkeys nm" kie n >= 1, m >= n
ERARO: -hdcp2rxkeys enigo estas nevalida	Eniga ŝlosila intervalformato por produktaj ŝlosiloj HDCP 2.3 RX estas nevalida. Ĝusta formato estas "-hdcp2rxkeys nm" kie n >= 1, m >= n
daŭrigis…

Erara Mesaĝo	Gvidlinio
ERARO: Nevalida file <filenomo>	Nevalidaj HDCP-produktadŝlosiloj file.
ERARO: file tajpu mankas por -o opcio	Mankas komandlinia parametro por –o .
ERARO: nevalida filenomo -filenomo>	<filenomo> estas nevalida, bonvolu uzi la validan filenomo sen specialaj signoj.

Ĉifri Ununura Ŝlosilo por Ununura EEPROM
Rulu la sekvan komandlinion de Vindoza komandpromeso por ĉifri ununuran ŝlosilon de HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX kaj HDCP 2.3 RX kun eligo file formato de kaplinio file por ununura EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Ĉifri N Ŝlosilojn por N EEPROM-oj
Rulu la sekvan komandlinion de Vindoza komandpromeso por ĉifri N-ŝlosilojn (komencante de ŝlosilo 1) de HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX kaj HDCP 2.3 RX kun eligo file formato de heks file por N EEPROM-oj:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex kie N estas >= 1 kaj devus kongrui por ĉiuj opcioj.

Rilataj Informoj
Microsoft Visual C++ por Visual Studio 2019
Disponigas la redistribueblan pakaĵon Microsoft Visual C++ x86 (vc_redist.x86.exe) por elŝuto. Se la ligilo ŝanĝiĝas, Intel rekomendas al vi serĉi "Visual C++ redistribuable" el Microsoft-serĉilo.

4.3.3.2.2. Ŝlosila Programisto
Por programi la ĉifritajn HDCP-produktadŝlosilojn sur la EEPROM, sekvu ĉi tiujn paŝojn:

1. Kopiu la dezajnon de ŝlosila programisto files de la sekva vojo al via labordosierujo: /hdcp2x/hw_demo/key_programmer/
2. Kopiu la kaplinion de la programaro file (hdcp_key .h) generita de la programara utileco KEYENC (sekcio Ĉifri Single Key for Single EEPROM sur paĝo 113 ) al la dosierujo software/key_programmer_src/ kaj renomu ĝin kiel hdcp_key.h.
3. Kuru ./runall.tcl. Ĉi tiu skripto efektivigas la jenajn komandojn:
   • Generu IP-katalogon files
   • Generu la Platform Designer-sistemon
   • Krei projekton Intel Quartus Prime
   • Kreu programaran laborspacon kaj konstruu la programaron
   • Faru plenan kompilon
4. Elŝutu la Programaron Objekton File (.sof) al la FPGA por programi la ĉifritajn HDCP-produktadŝlosilojn sur la EEPROM.

Generu la Stratix 10 HDMI RX-TX Retransmit-dezajnon ekzample kun Subteno HDCP 2.3 kaj Subteno HDCP 1.4 parametroj ŝaltitaj, tiam sekvu la sekvan paŝon por inkluzivi la HDCP-protektan ŝlosilon.

• Kopiu la mif file (hdcp_kmem.mif) generita de la programaro KEYENC (sekcio Ĉifri Single Key for Single EEPROM sur paĝo 113) al la dosierujo /quartus/hdcp/.

4.3.4. Kompilu la Dezajnon
Post kiam vi inkluzivas viajn proprajn simplajn HDCP-produktadŝlosilojn en la FPGA aŭ programu la ĉifritajn HDCP-produktadŝlosilojn al la EEPROM, vi nun povas kompili la dezajnon.

1. Lanĉu la programaron Intel Quartus Prime Pro Edition kaj malfermu /quartus/a10_hdmi2_demo.qpf.
2. Alklaku Prilaboradon ➤ Komencu Kompiladon.

4.3.5. View la Rezultoj
Je la fino de la manifestacio, vi povos view la rezultoj sur la HDCPenabled HDMI ekstera lavujo.
Al view la rezultoj de la manifestacio, sekvu ĉi tiujn paŝojn:

1. Enŝaltu la Intel FPGA-tabulon.
2. Ŝanĝu la dosierujon al /quartus/.
3. Tajpu la sekvan komandon sur la Nios II Command Shell por elŝuti la Programaron File (.sof) al la FPGA. nios2-configure-sof output_files/ .sof
4. Enŝaltu la HDCP-ebligitan HDMI eksteran fonton kaj lavujon (se vi ne faris tion). La ekstera lavujo HDMI montras la eligon de via ekstera fonto HDMI.

4.3.5.1. Puŝbutonoj kaj LED-Funkcioj
Uzu la puŝbutonojn kaj LED-funkciojn sur la tabulo por kontroli vian pruvon.

Tablo 57. Puŝbutono kaj LED-Indikiloj (SUBTENO FRL = 0)

Puŝbutono/LED	Funkcioj
cpu_resetn	Premu unufoje por fari sisteman restarigi.
uzanto_pb[0]	Premu unufoje por ŝanĝi la HPD-signalon al la norma HDMI-fonto.
uzanto_pb[1]	• Premu kaj tenu por instrukcii la TX-kernon sendi la DVI-koditan signalon. • Liberigu por sendi la HDMI kodita signalo. • Certiĝu, ke la envenanta video estas en 8 bpc RGB-kolorspaco.
uzanto_pb[2]	• Premu kaj tenu por instrukcii la TX-kernon ĉesi sendi la InfoFrames de la flankaj signaloj. • Liberigu por rekomenci sendi la InfoFrames de la flankaj signaloj.
gvidata_uzanto[0]	RX HDMI PLL-ŝlosa stato. • 0: Malŝlosita • 1: Ŝlosita
gvidata_uzanto[1]	RX HDMI kerna seruro statuso • 0: Almenaŭ 1 kanalo malŝlosita • 1: Ĉiuj 3 kanaloj ŝlositaj
gvidata_uzanto[2]	RX HDCP1x IP-malĉifra statuso. • 0: Neaktiva • 1: Aktiva
gvidata_uzanto[3]	RX HDCP2x IP-malĉifra statuso. • 0: Neaktiva • 1: Aktiva
gvidata_uzanto[4]	TX HDMI PLL-ŝlosa stato. • 0: Malŝlosita • 1: Ŝlosita
gvidata_uzanto[5]	TX-ricevilo PLL-ŝlosa stato. • 0: Malŝlosita • 1: Ŝlosita
gvidata_uzanto[6]	TX HDCP1x IP-ĉifrada stato. • 0: Neaktiva • 1: Aktiva
gvidata_uzanto[7]	TX HDCP2x IP-ĉifrada stato. • 0: Neaktiva • 1: Aktiva

Tablo 58. Puŝbutono kaj LED-Indikiloj (SUBTENO FRL = 1)

Puŝbutono/LED	Funkcioj
cpu_resetn	Premu unufoje por fari sisteman restarigi.
uzanto_dipsw	Uzant-difinita DIP-ŝaltilo por ŝanĝi la trapasan reĝimon. • OFF (defaŭlta pozicio) = Passthrough HDMI RX sur la FPGA ricevas la EDID de ekstera lavujo kaj prezentas ĝin al la ekstera fonto al kiu ĝi estas konektita. • ON = Vi povas kontroli la maksimuman FRL-kurzon de RX de la terminalo Nios II. La komando modifas la RX EDID manipulante la maksimuman FRL-indician valoron. Riferu al Kurante la Dezajnon en Malsamaj FRL-Kotizoj sur paĝo 33 por pliaj informoj pri agordo de la malsamaj FRL-tarifoj.
daŭrigis…

Puŝbutono/LED	Funkcioj
uzanto_pb[0]	Premu unufoje por ŝanĝi la HPD-signalon al la norma HDMI-fonto.
uzanto_pb[1]	Rezervita.
uzanto_pb[2]	Premu unufoje por legi la SCDC-registrojn de la lavujo konektita al la TX de la filinkarto Bitec HDMI 2.1 FMC. Notu: Por ebligi legadon, vi devas agordi DEBUG_MODE al 1 en la programaro.
uzanto_led_g[0]	RX FRL-horloĝo PLL-ŝlosita stato. • 0: Malŝlosita • 1: Ŝlosita
uzanto_led_g[1]	RX HDMI-video-ŝlosita stato. • 0: Malŝlosita • 1: Ŝlosita
uzanto_led_g[2]	RX HDCP1x IP-malĉifra statuso. • 0: Neaktiva • 1: Aktiva
uzanto_led_g[3]	RX HDCP2x IP-malĉifra statuso. • 0: Neaktiva • 1: Aktiva
uzanto_led_g[4]	TX FRL-horloĝo PLL-ŝlosita stato. • 0: Malŝlosita • 1: Ŝlosita
uzanto_led_g[5]	TX HDMI-video-ŝlosita stato. • 0 = Malŝlosita • 1 = Ŝlosita
uzanto_led_g[6]	TX HDCP1x IP-ĉifrada stato. • 0: Neaktiva • 1: Aktiva
uzanto_led_g[7]	TX HDCP2x IP-ĉifrada stato. • 0: Neaktiva • 1: Aktiva

4.4. Protekto de Ĉifrada Ŝlosilo Enigita en FPGA-Dezajno
Multaj FPGA-dezajnoj efektivigas ĉifradon, kaj ekzistas ofte la bezono enigi sekretajn ŝlosilojn en la FPGA-bitfluo. En pli novaj aparatfamilioj, kiel Intel Stratix 10 kaj Intel Agilex, ekzistas Secure Device Manager bloko kiu povas sekure provizi kaj administri ĉi tiujn sekretajn ŝlosilojn. Kie ĉi tiuj funkcioj ne ekzistas, vi povas sekurigi la enhavon de la FPGA-bitfluo, inkluzive de iuj enigitaj sekretaj uzantŝlosiloj, per ĉifrado.
La uzantŝlosiloj devas esti sekuraj ene de via desegna medio, kaj ideale aldoni al la dezajno per aŭtomatigita sekura procezo. La sekvaj paŝoj montras kiel vi povas efektivigi tian procezon per Intel Quartus Prime-iloj.

1. Disvolvu kaj optimumigu la HDL en Intel Quartus Prime en nesekura medio.
2. Transdonu la dezajnon al sekura medio kaj efektivigu aŭtomatan procezon por ĝisdatigi la sekretan ŝlosilon. La sur-blata memoro enkonstruas la ŝlosilan valoron. Kiam la ŝlosilo estas ĝisdatigita, la memorinicialigo file (.mif) povas ŝanĝiĝi kaj la "quartus_cdb –update_mif" asemblerfluo povas ŝanĝi la HDCP-protektan ŝlosilon sen re-kompilo. Ĉi tiu paŝo estas tre rapida por funkcii kaj konservas la originan tempigon.
3. La Intel Quartus Prime-bitfluo tiam ĉifri per la FPGA-ŝlosilo antaŭ translokigo de la ĉifrita bitfluo reen al la ne-sekura medio por fina testado kaj deplojo.

Oni rekomendas malebligi ĉian sencimigan aliron, kiu povas reakiri la sekretan ŝlosilon de la FPGA. Vi povas tute malŝalti la sencimigajn kapablojn malŝaltante la JTAG haveno, aŭ elekte malŝalti kaj review ke neniu sencimiga funkcioj kiel en-sistema memorredaktilo aŭ Signal Tap povas reakiri la ŝlosilon. Raportu AN 556: Uzante la Dezajnaj Sekurecaj Trajtoj en Intel FPGA-oj por pliaj informoj pri uzado de FPGA-sekurecaj funkcioj inkluzive de specifaj paŝoj pri kiel ĉifri la FPGA-bitfluon kaj agordi sekurecajn elektojn kiel malŝalti J.TAG aliro.

Notu:
Vi povas konsideri la plian paŝon de malklarigado aŭ ĉifrado kun alia ŝlosilo de la sekreta ŝlosilo en la MIF-stokado.
Rilataj Informoj
AN 556: Uzante la Dezajnaj Sekurecaj Trajtoj en Intel FPGAoj

4.5. Sekurecaj Konsideroj
Kiam vi uzas la HDCP-funkcion, atentu la jenajn sekurecajn konsiderojn.

• Dum desegnado de ripetila sistemo, vi devas malhelpi la ricevitan videon eniri la TX-IP en la sekvaj kondiĉoj:
  — Se la ricevita video estas HDCP-ĉifrita (t.e. ĉifrada stato hdcp1_enabled aŭ hdcp2_enabled de la RX IP estas asertita) kaj la elsendita video ne estas HDCP-ĉifrita (te ĉifrada stato hdcp1_enabled aŭ hdcp2_enabled de la TX IP ne estas asertita).
  — Se la ricevita video estas HDCP TIPO 1 (t.e. streamid_type de la RX IP estas asertita) kaj la elsendita video estas HDCP 1.4 ĉifrita (te ĉifrada stato hdcp1_enabled de la TX IP estas asertita)
• Vi devus konservi la konfidencon kaj integrecon de viaj HDCP-produktaj ŝlosiloj, kaj ajnaj uzantaj ĉifradŝlosiloj.
• Intel forte rekomendas al vi evoluigi ajnajn projektojn kaj projektfonton de Intel Quartus Prime files kiuj enhavas ĉifrajn ŝlosilojn en sekura komputila medio por protekti la ŝlosilojn.
• Intel forte rekomendas vin uzi la projektajn sekurecajn funkciojn en FPGA-oj por protekti la dezajnon, inkluzive de enigitaj ĉifradaj ŝlosiloj, kontraŭ neaŭtorizita kopiado, inversa inĝenierado kaj t.ampering.

Rilataj Informoj
AN 556: Uzante la Dezajnaj Sekurecaj Trajtoj en Intel FPGAoj

4.6. Sencimigaj Gvidlinioj
Ĉi tiu sekcio priskribas la utilajn HDCP-statussignalon kaj softvarajn parametrojn kiuj povas esti uzataj por senararigado. Ĝi ankaŭ enhavas oftajn demandojn (FAQ) pri funkciado de la dezajno ekzample.

4.6.1. HDCP-Statusaj Signaloj
Estas pluraj signaloj, kiuj utilas por identigi la funkcian kondiĉon de la HDCP IP-kernoj. Ĉi tiuj signaloj estas disponeblaj ĉe la dezajno ekzample plej altnivelaj kaj estas ligitaj al la enkonstruitaj LED-oj:

Signala Nomo	Funkcio
hdcp1_enabled_rx	RX HDCP1x IP-Malĉifra Stato 0: Neaktiva 1: Aktiva
hdcp2_enabled_rx	RX HDCP2x IP-Malĉifra Stato 0: Neaktiva 1: Aktiva
hdcp1_enabled_tx	TX HDCP1x IP Ĉifrada Statuso 0: Neaktiva 1: Aktiva
hdcp2_enabled_tx	TX HDCP2x IP Ĉifrada Statuso 0: Neaktiva 1: Aktiva

Rigardu al Tabelo 57 sur paĝo 115 kaj Tablo 58 sur paĝo 115 por iliaj respektivaj LED-lokigoj.
La aktiva stato de ĉi tiuj signaloj indikas ke la HDCP IP estas aŭtentikigita kaj ricevanta/sendanta ĉifritan videofluon. Por ĉiu direkto, nur HDCP1x aŭ HDCP2x
ĉifrado/malĉifrado statussignaloj estas aktivaj. Por ekzample, se aŭ hdcp1_enabled_rx aŭ hdcp2_enabled_rx estas aktivaj, la HDCP ĉe la RX-flanko estas ebligita kaj malĉifri la ĉifritan videofluon de la ekstera videofonto.

4.6.2. Modifante HDCP-Programarajn Parametrojn
Por faciligi la HDCP-sencimigan procezon, vi povas modifi la parametrojn en hdcp.c.
La suba tabelo resumas la liston de agordeblaj parametroj kaj iliaj funkcioj.

Parametro	Funkcio
SUPPORT_HDCP1X	Ebligu HDCP 1.4 ĉe TX-flanko
SUPPORT_HDCP2X	Ebligu HDCP 2.3 ĉe TX-flanko
DEBUG_MODE_HDCP	Ebligu sencimigajn mesaĝojn por TX HDCP
REPEATER_MODE	Ebligu ripetilan reĝimon por HDCP-dezajno ekzample

Por modifi la parametrojn, ŝanĝu la valorojn al la dezirataj valoroj en hdcp.c. Antaŭ ol komenci la kompilon, faru la sekvan ŝanĝon en la build_sw_hdcp.sh:

1. Trovu la sekvan linion kaj komentu ĝin por malhelpi la modifitan programaron file estante anstataŭigita per la originalo files de la instalvojo Intel Quartus Prime Software.
   
2.  Rulu "./build_sw_hdcp.sh" por kompili la ĝisdatigitan programaron.
3. La generita .elf file povas esti inkluzivita en la dezajnon per du metodoj:
   a. Rulu “nios2-download -g file nomo>”. Restarigi la sistemon post la elŝuta procezo estas finita por certigi taŭgan funkcion.
   b. Rulu "quartus_cdb --update_mif" por ĝisdatigi la memorkomencigon files. Rulu asembleron por generi novan .sof file kiu inkluzivas la ĝisdatigitan programaron.

4.6.3. Oftaj Demandoj (FAQ)
Tabelo 59. Fiaskaj Simptomoj kaj Gvidlinioj

Numero	Fiasko Simptomo	Gvidlinio
1.	La RX ricevas ĉifritan filmeton, sed la TX sendas senmovan filmeton en blua aŭ nigra koloro.	Ĉi tio estas pro la malsukcesa TX-konfirmo kun ekstera lavujo. HDCP-kapabla ripetilo ne devas elsendi la vidbendon en neĉifrita formato se la envenanta vidbendo de la kontraŭfluo estas ĉifrita. Por atingi tion, senmova vidbendo en blua aŭ nigra koloro anstataŭigas la eksiĝintan vidbendon kiam la TX HDCP-ĉifrada statussignalo estas neaktiva dum la RX HDCP-malĉifrada statussignalo estas aktiva. Por la precizaj gvidlinioj, referu al Sekurecaj Konsideroj sur paĝo 117. Tamen, ĉi tiu konduto povas malhelpi la sencimigan procezon ebligante la HDCP-dezajnon. Malsupre estas la metodo por malŝalti la videoblokadon en la dezajno ekzample: 1. Loku la sekvan havenkonekton ĉe la supra nivelo de la dezajno ekzample. Ĉi tiu haveno apartenas al la modulo hdmi_tx_top. 2. Modifi la havenkonekton en la jenan linion:
2.	TX HDCP-ĉifrada statussignalo estas aktiva sed neĝbildo estas montrita ĉe la kontraŭflua lavujo.	Ĉi tio estas pro la kontraŭflua lavujo ne malĉifras la eksiĝintan ĉifritan videon ĝuste. Certigu, ke vi provizas la tutmondan konstanto (LC128) al la TX HDCP IP. La valoro devas esti la produktadvaloro kaj ĝusta.
3.	TX HDCP-ĉifrada statusa signalo estas malstabila aŭ ĉiam neaktiva.	Ĉi tio estas pro la malsukcesa TX-konfirmo kun kontraŭflua lavujo. Por faciligi la sencimigan procezon, vi povas ebligi la DEBUG_MODE_HDCP parametro en hdcp.c. Vidu al Modifante HDCP-Programarajn Parametrojn sur paĝo 118 pri la gvidlinioj. La sekvaj 3a-3c povus esti la eblaj kaŭzoj de malsukcesa TX-aŭtentikigo.
3a.	La programara sencimprotokolo daŭre presas ĉi tiun mesaĝon "HDCP 1.4 ne estas subtenata de la subflua (Rx)".	La mesaĝo indikas, ke la kontraŭflua lavujo ne subtenas kaj HDCP 2.3 kaj HDCP 1.4. Certigu, ke la kontraŭflua lavujo subtenas HDCP 2.3 aŭ HDCP 1.4.
3b.	TX-aŭtentikigo malsukcesas duonvoje.	Ĉi tio ŝuldiĝas al iu ajn parto de la TX-aŭtentikigo kiel subskriba konfirmo, lokkontrolo ktp povas malsukcesi. Certigu, ke la kontraŭflua lavujo uzas produktadŝlosilon sed ne faksimilan ŝlosilon.
3c.	La protokolo pri sencimiga programaro daŭre presas "Reaŭtentikigon	Ĉi tiu mesaĝo indikas, ke la kontraŭflua lavujo petis re-aŭtentikigon ĉar la ricevita video ne estis deĉifrita ĝuste. Certigu, ke vi provizas la tutmondan konstanto (LC128) al la TX HDCP IP. La valoro devas esti la produktadvaloro kaj la valoro estas ĝusta.
daŭrigis…

Numero	Fiasko Simptomo	Gvidlinio
	estas postulata” post kiam la HDCP-aŭtentikigo estas finita.
4.	RX HDCP-malĉifra statusa signalo estas neaktiva kvankam la kontraŭflua fonto ebligis HDCP.	Ĉi tio indikas, ke la RX HDCP IP ne atingis la aŭtentikigitan staton. Defaŭlte, la REPEATER_MODE parametro estas ebligita en la dezajno ekzample. Se la REPEATER_MODE estas ebligita, certigu, ke la TX HDCP IP estas aŭtentikigita. Kiam la REPEATER_MODE parametro estas ebligita, la RX HDCP IP provas aŭtentikigon kiel ripetilo se la TX estas konektita al HDCP-kapabla lavujo. La aŭtentikigo ĉesas duonvoje atendante ke la TX HDCP IP kompletigu la aŭtentikigon kun kontraŭflua lavujo kaj pasu la RECEIVERID_LIST al la RX HDCP IP. Tempo kiel difinita en la HDCP Specifo estas 2 sekundoj. Se la TX HDCP IP estas nekapabla kompletigi la konfirmon en ĉi tiu periodo, la kontraŭflua fonto traktas la konfirmon kiel malsukceson kaj iniciatas re-aŭtentikigon kiel specifite en la HDCP Specifo.
		Notu: • Raportu al Modifante HDCP-Programarajn Parametrojn sur paĝo 118 por la metodo por malŝalti la REPEATER_MODE parametro por sencimiga celo. Post malŝalto de la REPEATER_MODE parametro, la RX HDCP IP ĉiam provas aŭtentikigon kiel finpunktoricevilo. La TX HDCP IP ne pordas la aŭtentikigprocezon.
		• Se la REPEATER_MODE parametro ne estas ebligita, certigu, ke la HDCP-ŝlosilo provizita al la HDCP IP estas la produktadvaloro kaj la valoro estas ĝusta.
5.	RX HDCP-malĉifra statusa signalo estas malstabila.	Ĉi tio signifas, ke la RX HDCP IP petis re-aŭtentikigon tuj post kiam la aŭtentikigita stato estas atingita. Ĉi tio verŝajne estas pro la envenanta ĉifrita video ne estas malĉifrita ĝuste de la RX HDCP IP. Certigu, ke la tutmonda konstanto (LC128) provizita al la RX HDCP IP-kerno estas produktadvaloro kaj la valoro estas ĝusta.

HDMI Intel Arria 10 FPGA IP Design Example Arkivoj de Uzantgvidilo

Por la plej novaj kaj antaŭaj versioj de ĉi tiu uzantgvidilo, raportu al HDMI Intel® Arria 10 FPGA IP Design Example Uzantgvidilo. Se IP aŭ programara versio ne estas listigita, validas la uzantgvidilo por la antaŭa IP aŭ programara versio.
IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ poste, IP
kernoj havas novan IP-versiadskemon.

Reviziohistorio por HDMI Intel Arria 10 FPGA IP Design Example Uzantgvidilo

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
2022.12.27	22.4	19.7.1	Aldonis novan parametron por elekti revizion de HDMI-filinkarto al la sekcio de Aparataro kaj Programaro Postuloj de la dezajno eksample por HDMI 2.0 (ne-FRL-reĝimo).
2022.07.29	22.2	19.7.0	• Sciigo pri forigo de Cygwin-komponento de la Vindoza* versio de Nios II EDS kaj la postulo instali WSL por Vindozo*-uzantoj. • Ĝisdatigita filinkartversio de Revizio 4 ĝis 9 kie aplikebla tra la dokumento.
2021.11.12	21.3	19.6.1	• Ĝisdatigis la subsekcion Konservu ĉifritajn HDCP-produktadŝlosilojn en la ekstera fulmmemoro aŭ EEPROM (Subteno HDCP Key Management = 1) por priskribi la novan ŝlosilan ĉifradan programaron utilecon (KEYENC). • Forigis la sekvajn figurojn: — Datuma aro de Faksimila Ŝlosilo R1 por Privata Ŝlosilo RX - Datumaj aroj de HDCP-Produktado-Ŝlosiloj (Anstataŭilo) - Datuma aro de HDCP-Protekta Ŝlosilo (Predifinita ŝlosilo) — HDCP-protekta ŝlosilo pravigita en hdcp2x_tx_kmem.mif — HDCP-protekta ŝlosilo pravigita en hdcp1x_rx_kmem.mif — HDCP-protekta ŝlosilo pravigita en hdcp1x_tx_kmem.mif • Movis subsekcion HDCP-Ŝlosilo-Mapado de DCP-Ŝlosilo Files de Debug Guidelines al Stoki simplajn HDCP-produktadŝlosilojn en la FPGA (Subteno HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	Forigita referenco al ncsim
2021.05.12	21.1	19.6.0	• Aldonita Kiam SUPPORT FRL = 1 aŭ SUBPORT HDCP KEY MANAGEMENT = 1 al la priskribo por Figuro 29 HDCP Over HDMI Design Example Blokdiagramo. • Aldonita la paŝoj en HDCP ŝlosila memoro files en Design Walkthrough. • Aldonita Kiam SUBTENO FRL = 0 al la sekcio Agordu la ardware. • Aldonis la paŝon por ŝalti Subtenan HDCP-Ŝlosiladministradon parametron en Generu la Dezajnon. • Aldonita nova subsekcio Stoki ĉifritajn HDCP-produktadŝlosilojn en la ekstera fulmmemoro aŭ EEPROM (Subteno HDCP Key Management = 1).
daŭrigis…

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
			• Renomita Tabla Puŝbutono kaj LED-Indikiloj al Puŝbutono kaj LED-Indikiloj (SUBTENO FRL = 0). • Aldonita Tabla Puŝbutono kaj LED-Indikiloj (SUBTENO FRL = 1). • Aldonita nova ĉapitro Protekto de Ĉifrada Ŝlosilo Enigita en FPGA Dezajno. • Aldonita nova ĉapitro Sencimiga Gvidlinioj kaj subsekcioj HDCP Status Signaloj, Modifanta HDCP Programaro Parametro kaj Oftaj Demandoj.
2021.04.01	21.1	19.6.0	• Ĝisdatigitaj Figuraj Komponentoj Bezonataj por RX-Nur aŭ TX-Nur Dezajno. • Ĝisdatigita Tabelo Generita RTL Files. • Ĝisdatigita Figuro HDMI RX Supraj Komponentoj. • Forigita Sekcio HDMI RX Top Link Trejnada Procezo. • Ĝisdatigis la paŝojn en Kurado de la Dezajno en Malsamaj FRL Tarifoj. • Ĝisdatigita Figuro HDMI 2.1 Dezajno Ekzample Horloĝskemo. • Ĝisdatigita Tablo Horloĝa Skemo Signaloj. • Ĝisdatigita Figuro HDMI RX-TX-Blokdiagramo por aldoni konekton de Transceiver Arbiter al TX-supro.
2020.09.28	20.3	19.5.0	• Forigita la noto ke la HDMI 2.1 dezajno ekzample en FRL-reĝimo subtenas nur rapidan gradon -1-aparatojn en la HDMI Intel FPGA IP Design Example Rapida Komenca Gvidilo por Intel Arria 10 Aparatoj kaj HDMI 2.1 Design Example (Subteno FRL = 1) sekcioj. La dezajno subtenas ĉiujn rapidajn gradojn. • Forigita ls_clk informoj de ĉiuj HDMI 2.1 dezajno ekzample rilataj sekcioj. La ls_clk-domajno ne plu estas uzata en la dezajno ekzample. • Ĝisdatigis la blokdiagramojn por la dezajno HDMI 2.1 ekzample en FRL-reĝimo en la HDMI 2.1 Design Example (Subteno FRL = 1), Kreante RX-Nur aŭ TX-Nur Desegnoj Dezajnaj Komponentoj, kaj Clocking Scheme sekcioj. • Ĝisdatigis la dosierujojn kaj generis files listo en la sekcioj de Adresaro Strukturo. • Forigis negravajn signalojn, kaj aldonis aŭ redaktis la priskribon de la sekva dezajno HDMI 2.1 ekzample signaloj en la sekcio de Interfaco Signaloj: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* signaloj — tx_reconfig_farita — txcore_tbcr — pio_in0_external_connection_export • Aldonis la sekvajn parametrojn en la sekcio Dezajno RTL-Parametroj: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — UZU FPLL — POLARITY_INVERSION
daŭrigis…

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
			• Ĝisdatigis la blokdiagramojn por la dezajno HDMI 2.0 ekzample por Intel Quartus Prime Pro Edition-programaro en la HDMI 2.0 Design Example (Subteno FRL = 0), Kreante RX-Nur aŭ TX-Nur Desegnoj Dezajnaj Komponantoj, kaj Clocking Scheme sekcioj. • Ĝisdatigis la horloĝon kaj restarigi signalnomojn en la sekcio de Enigo kaj Filtrado de InfoFrame de Dinamika Gamo kaj Majstrado (HDR). • Forigis negravajn signalojn, kaj aldonis aŭ redaktis la priskribon de la sekva dezajno HDMI 2.0 ekzample signaloj en la sekcio de Interfaco Signaloj: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — nios_tx_i2c* signaloj — hdmi_ti_i2c* signaloj — tx_i2c_avalon* signaloj — horloĝo_ponto_0_en_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* signalas — nios_tx_i2c* signaloj — mezuro_valida_pio_ekstera_konekto n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* signaloj — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* signaloj • Aldonis noton, ke la simulada testbenko ne estas subtenata por dezajnoj kun la Inkluzivi I2C parametro ebligis kaj ĝisdatigis la simulan mesaĝon en la sekcio Simulation Testbench. • Ĝisdatigis la sekcion Altgradigo de Via Dezajno.
2020.04.13	20.1	19.4.0	• Aldonis noton, ke la HDMI 2.1 dezajno ekzample en FRL-reĝimo subtenas nur rapidan gradon -1-aparatojn en la HDMI Intel FPGA IP Design Example Rapida Komenca Gvidilo por Aparatoj Intel Arria 10 kaj Detala Priskribo por HDMI 2.1 Design Example (Subteno FRL = 1) sekcioj. • Movis la HDCP Over HDMI Design Example por Intel Arria 10-aparatoj sekcio de la HDMI Intel FPGA IP Uzantgvidilo. • Redaktis la sekcion Simulado de la Dezajno por inkluzivi la audio-sample generatoro, flankbenda datumgeneratoro, kaj helpdatumgeneratoro kaj ĝisdatigis la sukcesan simuladmesaĝon. • Forigis la noton, ke deklarita simulado disponeblas nur por Subtenu FRL noto pri malfunkciigitaj dezajnoj. Simulado nun disponeblas por Subtenu FRL ebligitaj dezajnoj ankaŭ. • Ĝisdatigis la ĉefpriskribon en la Detala Priskribo por HDMI 2.1 Design Example (Subteno FRL Ebligita) sekcio.
daŭrigis…

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
			• Redaktis la blokdiagramon en la HDMI 2.1 RX-TX Design Block Diagram, Design Components, and Creating RX-Only aŭ TX-Only Designs sekcioj por HDMI 2.1-dezajno eksample. Aldonitaj novaj komponantoj kaj forigitaj komponantoj, kiuj ne plu aplikeblas. • Redaktis la main.c-skripton en la sekcio Krei RX-Nur aŭ TX-Nur Desegnojn. • Ĝisdatigis la Dosierujon Strukturo sekcioj aldoni novajn dosierujojn kaj files por kaj HDMI 2.0 kaj HDMI 2.1 dezajno ekzamples. • Ĝisdatigis la sekcion pri Aparataro kaj Programaro Postuloj por HDMI 2.1-dezajno ekzample. • Ĝisdatigis la blokdiagramon kaj la signalajn priskribojn en la sekcio de Enigo kaj Filtrado de InfoFrame de Dinamika Gamo kaj Majstrado (HDR) por dezajno HDMI 2.1 eksample. • Aldonis novan sekcion, Kurante la Dezajnon en Malsamaj FRL-Kotizoj, por la dezajno HDMI 2.1 eksamples. • Ĝisdatigis la blokdiagramon kaj la signalajn priskribojn en la sekcio de Clocking Scheme por HDMI 2.1-dezajno ekzample. • Aldonita priskribo pri DIP-ŝaltilo de uzanto en la sekcio de Aparataro por HDMI 2.1-dezajno ekzample. • Ĝisdatigis la sekcion pri Dezajnaj Limoj por HDMI 2.1-dezajno ekzample. • Ĝisdatigis la sekcion Altgradigo de Via Dezajno. • Ĝisdatigis la sekciojn de Simulation Testbench por ambaŭ dezajnoj HDMI 2.0 kaj HDMI 2.1 ekzamples.
2020.01.16	19.4	19.3.0	• Ĝisdatigita la HDMI Intel FPGA IP Design Example Rapida Komenca Gvidilo por Intel Arria 10-aparatoj sekcio kun informoj pri la lastatempe aldonita HDMI 2.1-dezajno eksample kun FRL-reĝimo. • Aldonita nova ĉapitro, Detala Priskribo por HDMI 2.1 Design Example (Subteno FRL Ebligita) kiu enhavas ĉiujn koncernajn informojn pri la lastatempe aldonita dezajno ekzample. • Renomis la HDMI Intel FPGA IP Design Example Detala Priskribo al Detala Priskribo por HDMI 2.0 Design Example por pli bona klareco.
2019.10.31	18.1	18.1	• Aldonita generita files en la dosierujo tx_control_src: ti_i2c.c kaj ti_i2c.h. • Aldonita subteno por FMC-filinkarto revizio 11 en la Aparataro kaj Programaro Postuloj kaj Kompilado kaj Testado la Dezajno sekcioj. • Forigita la sekcio Limigo de Dezajno. La limigo koncerne la tempigmalobservon sur la maksimumaj oblikvaj limoj estis solvita en versio 18.1 de la HDMI Intel FPGA IP. • Aldonis novan RTL-parametron, BITEC_DAUGHTER_CARD_REV, por ebligi al vi elekti la revizion de la filinkarto Bitec HDMI.
daŭrigis…

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
			• Ĝisdatigis la priskribon por signaloj fmcb_dp_m2c_p kaj fmcb_dp_c2m_p por inkluzivi informojn pri la revizioj 11, 6 kaj 4 de la filinkarto de FMC. • Aldonis la sekvajn novajn signalojn por la revizio 11 de la filino de Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a adreso — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Aldonis sekcion pri Altgradigo de Via Dezajno.
2017.11.06	17.1	17.1	• Renomita HDMI IP-kerno al HDMI Intel FPGA IP laŭ Intel-remarkado. • Ŝanĝis la terminon Qsys al Platform Designer. • Aldonita informo pri Dinamika Gamo kaj Majstrado InfoFrame (HDR) enmeto kaj filtrado funkcio. • Ĝisdatigis la dosierujon: — Aldonita skripto kaj programaro dosierujoj kaj files. — Ĝisdatigita komuna kaj hdr files. — Forigita atx files. — Diferencigita files por Intel Quartus Prime Standard Edition kaj Intel Quartus Prime Pro Edition. • Ĝisdatigis la sekcion Generado de la Dezajno por aldoni la aparaton uzatan kiel 10AX115S2F4I1SG. • Redaktis la transceiver datumfrekvenco por 50-100 MHz TMDS horloĝfrekvenco al 2550-5000 Mbps. • Ĝisdatigis la informojn pri ligilo RX-TX, ke vi povas liberigi la butonon user_pb[2] por malŝalti eksteran filtradon. • Ĝisdatigita la fludiagramo de la programaro Nios II, kiu implikas la kontrolojn por I2C-majstro kaj HDMI-fonto. • Aldonita informo pri la Dezajno Ekzample GUI-parametroj. • Aldonita HDMI RX kaj TX Supraj dezajnaj parametroj. • Aldonis ĉi tiujn altnivelajn signalojn HDMI RX kaj TX: — mgmt_clk — restarigi — i2c_clk — hdmi_clk_in — Forigis ĉi tiujn altnivelajn signalojn HDMI RX kaj TX: • versio • i2c_clk
daŭrigis…

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
			• Aldonis noton, ke la analoga agordo de transceptor estas provita por la Intel Arria 10 FPGA Development Kit kaj Bitec HDMI 2.0 Daughter-karto. Vi povas modifi la analogan agordon por via tabulo. • Aldonis ligon por solvo por eviti tremiĝon de PLL-kaskadaj aŭ nediligentaj horloĝvojoj por Intel Arria 10 PLL-referenca horloĝo. • Aldonis noton ke vi ne povas uzi transceiver RX pinglo kiel CDR refclk por HDMI RX aŭ kiel TX PLL refclk por HDMI TX. • Aldonis noton pri kiel aldoni set_max_skew-limon por dezajnoj, kiuj uzas TX PMA kaj PCS-ligon.
2017.05.08	17.0	17.0	• Remarkita kiel Intel. • Ŝanĝita partnumero. • Ĝisdatigis la dosierujon: — Aldonita hdr files. — Ŝanĝita qsys_vip_passthrough.qsys al nios.qsys. — Aldonita fileestas destinitaj por Intel Quartus Prime Pro Edition. • Ĝisdatigita informo, ke la RX-TX Link-bloko ankaŭ plenumas eksteran filtradon sur la High Dynamic Range (HDR) Infokadro de la HDMI RX-helpa datumo kaj enmetas eksan.ample HDR Infoframe al la helpaj datumoj de la HDMI TX per Avalon ST-multiplexilo. • Aldonis noton por la Transceiver Native PHY-priskribo, ke por plenumi la HDMI TX-inter-kanalan skew-postulon, vi devas agordi la TX-kanalan ligan reĝimon opcion en la Arria 10 Transceiver Native PHY-parametroredaktilo al PMA kaj PCS-ligado. • Ĝisdatigita priskribo por os kaj mezursignaloj. • Modifis la oversampling-faktoro por malsama transceiver-datumrapideco ĉe ĉiu TMDS-horloĝfrekvenca gamo por subteni TX FPLL rektan horloĝskemon. • Ŝanĝita TX IOPLL al TX FPLL kaskada horloĝskemo al TX FPLL rekta skemo. • Aldonitaj signaloj de reagordo de TX PMA. • Redaktita USER_LED[7] oversampling statuso. 1 indikas superojnampled (datumrapideco < 1,000 Mbps en aparato Arria 10). • Ĝisdatigita HDMI Design Example Subtenataj Simuliloj tablo. VHDL ne subtenata por NCSim. • Aldonita ligo al arkivita versio de Arria 10 HDMI IP Core Design Example Uzantgvidilo.
2016.10.31	16.1	16.1	Komenca eldono.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.

Enreta versio
Sendu Rimarkojn
ID: 683156
Versio: 2022.12.27

Dokumentoj/Rimedoj

intel HDMI Arria 10 FPGA IP Design Example [pdf] Uzantogvidilo HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

Referencoj

• Uzanto Manlibro