HDMI Arria 10 FPGA IP Design Example
ຄູ່ມືຜູ້ໃຊ້HDMI Intel® Arria 10 FPGA IP
ການອອກແບບ Example ຄູ່ມືຜູ້ໃຊ້
ອັບເດດສໍາລັບ Intel®Quartus®
Prime Design Suite: 22.4
ເວີຊັນ IP: 19.7.1

HDMI Intel® FPGA IP Design Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນສຳລັບອຸປະກອນ Intel® Arria® 10

ອຸ​ປະ​ກອນ HDMI Intel® 10 ມີ​ການ​ທົດ​ສອບ​ຈໍາ​ລອງ​ແລະ​ການ​ອອກ​ແບບ​ຮາດ​ແວ​ທີ່​ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ລວບລວມ​ແລະ​ການ​ທົດ​ສອບ​ຮາດ​ແວ​.
ການອອກແບບ FPGA IP example ສໍາລັບ Intel Arria®
HDMI Intel FPGA IP ສະຫນອງການອອກແບບຕໍ່ໄປນີ້ examples:

• HDMI 2.1 RX-TX retransmit ອອກ​ແບບ​ທີ່​ມີ​ການ​ເປີດ​ໃຊ້​ງານ​ຮູບ​ແບບ​ການ​ເຊື່ອມ​ຕໍ່​ອັດ​ຕາ​ຄົງ​ທີ່ (FRL​)​
• ການອອກແບບ HDMI 2.0 RX-TX retransmit ກັບໂໝດ FRL ປິດໃຊ້ງານ
• ການອອກແບບ HDCP ຜ່ານ HDMI 2.0

ໝາຍເຫດ: ຄຸນສົມບັດ HDCP ບໍ່ໄດ້ລວມຢູ່ໃນຊອບແວ Intel® Quartus Prime Pro Edition.
ເພື່ອເຂົ້າເຖິງຄຸນສົມບັດ HDCP, ຕິດຕໍ່ Intel ທີ່ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ.
ຮູບທີ 1. ຂັ້ນຕອນການພັດທະນາຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP
1.1. ການສ້າງການອອກແບບ
ໃຊ້ຕົວແກ້ໄຂພາຣາມິເຕີ HDMI Intel FPGA IP ໃນຊອບແວ Intel Quartus Prime ເພື່ອສ້າງການອອກແບບ examples. ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ເລີ່ມຕົ້ນດ້ວຍ Nios® II EDS ໃນຊອຟແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 19.2 ແລະຊອຟແວ Intel Quartus Prime Standard Edition ເວີຊັ່ນ 19.1, Intel ໄດ້ເອົາອົງປະກອບ Cygwin ໃນ Windows* ລຸ້ນ Nios II EDS, ແທນທີ່ມັນດ້ວຍ Windows* Subsytem ສໍາລັບ Linux (WSL). ຖ້າ​ຫາກ​ທ່ານ​ເປັນ​ຜູ້​ໃຊ້ Windows*​, ທ່ານ​ຈໍາ​ເປັນ​ຕ້ອງ​ໄດ້​ຕິດ​ຕັ້ງ WSL ກ່ອນ​ທີ່​ຈະ​ສ້າງ​ການ​ອອກ​ແບບ ex ຂອງ​ທ່ານ​ampເລ.
ຮູບທີ 2. ການສ້າງກະແສການອອກແບບ

1. ສ້າງໂຄງການແນໃສ່ຄອບຄົວອຸປະກອນ Intel Arria 10 ແລະເລືອກອຸປະກອນທີ່ຕ້ອງການ.
2. ຢູ່ໃນລາຍການ IP, ຊອກຫາ ແລະຄລິກສອງຄັ້ງທີ່ Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. New IP Variant ຫຼື New IP Variation window ປະກົດຂຶ້ນ.
3. ລະບຸຊື່ລະດັບສູງສຸດສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip ຫຼື .qsys.
4. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
5. ໃນແຖບ IP, ຕັ້ງຄ່າພາລາມິເຕີທີ່ຕ້ອງການສໍາລັບທັງ TX ແລະ RX.
6. ເປີດໃຊ້ຕົວກໍານົດການ Support FRL ເພື່ອສ້າງ HDMI 2.1 design exampໃນໂຫມດ FRL. ປິດມັນເພື່ອສ້າງ HDMI 2.0 design example ໂດຍບໍ່ມີການ FRL.
7. ກ່ຽວກັບການອອກແບບ Exampໃນແຖບ, ເລືອກ Arria 10 HDMI RX-TX Retransmit.
8. ເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກ Synthesis ເພື່ອສ້າງຮາດແວອອກແບບ example.You ຕ້ອງເລືອກຢ່າງຫນ້ອຍຫນຶ່ງໃນທາງເລືອກເຫຼົ່ານີ້ເພື່ອສ້າງ example fileດ. ຖ້າທ່ານເລືອກທັງສອງ, ເວລາການຜະລິດແມ່ນຍາວກວ່າ.
9. ສໍາລັບການສ້າງ File ຮູບແບບ, ເລືອກ Verilog ຫຼື VHDL.
10. ສຳລັບຊຸດພັດທະນາເປົ້າໝາຍ, ເລືອກຊຸດພັດທະນາ Intel Arria 10 GX FPGA. ຖ້າທ່ານເລືອກຊຸດການພັດທະນາ, ຫຼັງຈາກນັ້ນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວ (ເລືອກໃນຂັ້ນຕອນ 4) ມີການປ່ຽນແປງເພື່ອໃຫ້ກົງກັບອຸປະກອນໃນກະດານເປົ້າຫມາຍ. ສໍາລັບຊຸດພັດທະນາ Intel Arria 10 GX FPGA, ອຸປະກອນເລີ່ມຕົ້ນແມ່ນ 10AX115S2F4I1SG.
11. ກົດ Generate Example ການອອກແບບ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ວິທີການຕິດຕັ້ງລະບົບຍ່ອຍຂອງ Windows* ສໍາລັບ Linux* (WSL) ໃນ Windows* OS?
1.2. ຈໍາ​ລອງ​ການ​ອອກ​ແບບ​
HDMI testbench simulates ການອອກແບບ loopback serial ຈາກຕົວຢ່າງ TX ໄປຫາຕົວຢ່າງ RX. ເຄື່ອງກໍາເນີດຮູບແບບວິດີໂອພາຍໃນ, ສຽງ sample generator, sideband data generator, and auxiliary data generator modules drive the HDMI TX instance and the serial output from TX instance connects to the RX instance in the testbench.
ຮູບທີ 3. ການອອກແບບການໄຫຼວຽນຂອງຈໍາລອງ

1. ໄປທີ່ໂຟນເດີ simulation ທີ່ຕ້ອງການ.
2. ແລ່ນສະຄຣິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator.
3. ວິເຄາະຜົນໄດ້ຮັບ.

ຕາຕະລາງ 1. ຂັ້ນຕອນການດໍາເນີນການຈໍາລອງ

ເຄື່ອງຈຳລອງ	ໄດເລກະທໍລີເຮັດວຽກ	ຄໍາແນະນໍາ
Riviera-PRO*	/simulation/aldec	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ
		vsim -c -do aldec.do
ModelSim*	/simulation/mentor	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ
		ແຫຼ່ງ vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ
		ແຫຼ່ງ vcsmx_sim.sh
Xcelium* ຂະໜານ	/simulation/xcelium	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ
		ແຫຼ່ງ xcelium_sim.sh

ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# ຜ່ານ simulation
1.3. ການລວບລວມແລະການທົດສອບການອອກແບບ

ເພື່ອລວບລວມແລະດໍາເນີນການທົດສອບການສາທິດກ່ຽວກັບຮາດແວ exampການອອກແບບ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ຮັບປະກັນຮາດແວ exampການຜະລິດການອອກແບບແມ່ນສໍາເລັດ.
2. ເປີດໃຊ້ຊອບແວ Intel Quartus Prime ແລະເປີດ .qpf file.
   • ການອອກແບບ HDMI 2.1 example ກັບ Support FRL ເປີດໃຊ້ງານ: project directory/quartus/a10_hdmi21_frl_demo.qpf
   • ການອອກແບບ HDMI 2.0 example with Support FRL disabled: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. ຄລິກການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມຂໍ້ມູນ.
4. ຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ, a .sof file ຈະຖືກສ້າງຂື້ນໃນ quartus/output_files ໄດເລກະທໍລີ.
5. ເຊື່ອມຕໍ່ຫາພອດ FMC ເທິງເຮືອ B (J2):
   • ການອອກແບບ HDMI 2.1 example ທີ່ຮອງຮັບ FRL ເປີດໃຊ້ງານ: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   ໝາຍເຫດ: ທ່ານສາມາດເລືອກການແກ້ໄຂບັດລູກສາວ Bitec HDMI ຂອງທ່ານໄດ້. ພາຍໃຕ້ການອອກແບບ Exampໃນແຖບນັ້ນ, ຕັ້ງ HDMI Daughter Card Revision ເປັນ Revision 9, Revision ຫຼືບໍ່ມີບັດລູກສາວ. ຄ່າເລີ່ມຕົ້ນແມ່ນການແກ້ໄຂ 9.
   • ການອອກແບບ HDMI 2.0 example with Support FRL disabled: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. ເຊື່ອມຕໍ່ TX (P1) ຂອງບັດລູກສາວ Bitec FMC ກັບແຫຼ່ງວິດີໂອພາຍນອກ.
7. ເຊື່ອມຕໍ່ RX (P2) ຂອງບັດລູກສາວ Bitec FMC ກັບອ່າງລ້າງວິດີໂອພາຍນອກ ຫຼືເຄື່ອງວິເຄາະວິດີໂອ.
8. ໃຫ້ແນ່ໃຈວ່າສະວິດທັງໝົດຢູ່ໃນກະດານພັດທະນາຢູ່ໃນຕຳແໜ່ງເລີ່ມຕົ້ນ.
9. ຕັ້ງຄ່າອຸປະກອນ Intel Arria 10 ທີ່ເລືອກຢູ່ໃນກະດານພັດທະນາໂດຍໃຊ້ .sof file (Tools ➤ Programmer ).
10. ເຄື່ອງວິເຄາະຄວນສະແດງວິດີໂອທີ່ສ້າງມາຈາກແຫຼ່ງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຄູ່ມືຜູ້ໃຊ້ Intel Arria 10 FPGA Development Kit
1.4. HDMI Intel FPGA IP Design Example Parameters
ຕາຕະລາງ 2.
HDMI Intel FPGA IP Design Example Parameters ສໍາລັບອຸປະກອນ Intel Arria 10 ທາງເລືອກເຫຼົ່ານີ້ແມ່ນມີໃຫ້ສໍາລັບອຸປະກອນ Intel Arria 10 ເທົ່ານັ້ນ.

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
ການອອກແບບທີ່ມີຢູ່ Example
ເລືອກການອອກແບບ	Arria 10 HDMI RX-TX Retransmit	ເລືອກການອອກແບບ example ທີ່​ຈະ​ໄດ້​ຮັບ​ການ​ຜະ​ລິດ​.

ການອອກແບບ Example Files
ການຈຳລອງ	ເປີດ, ປິດ	ເປີດຕົວເລືອກນີ້ເພື່ອສ້າງສິ່ງທີ່ຈໍາເປັນ files ສໍາລັບ simulation testbench.
ການສັງເຄາະ	ເປີດ, ປິດ	ເປີດຕົວເລືອກນີ້ເພື່ອສ້າງສິ່ງທີ່ຈໍາເປັນ files ສໍາລັບການລວບລວມ Intel Quartus Prime ແລະການສາທິດຮາດແວ.

ຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ
ສ້າງ File ຮູບແບບ	Verilog, VHDL	ເລືອກຮູບແບບ HDL ທີ່ທ່ານຕ້ອງການສໍາລັບການອອກແບບທີ່ສ້າງຂຶ້ນ example fileຕັ້ງ. ໝາຍເຫດ: ຕົວເລືອກນີ້ພຽງແຕ່ກໍານົດຮູບແບບສໍາລັບ IP ລະດັບເທິງທີ່ສ້າງຂຶ້ນ fileດ. ອື່ນໆທັງໝົດ files (ຕົວຢ່າງເຊັ່ນample testbenches ແລະລະດັບເທິງ files ສໍາລັບການສາທິດຮາດແວ) ແມ່ນຢູ່ໃນຮູບແບບ Verilog HDL

ຊຸດການພັດທະນາເປົ້າໝາຍ
ເລືອກກະດານ	ບໍ່ມີຊຸດພັດທະນາ,	ເລືອກກະດານສໍາລັບການອອກແບບເປົ້າຫມາຍ exampເລ.
	ຊຸດພັດທະນາ Arria 10 GX FPGA, ຊຸດການພັດທະນາແບບກຳນົດເອງ	• ບໍ່ມີຊຸດພັດທະນາ: ທາງເລືອກນີ້ບໍ່ລວມທຸກດ້ານຂອງຮາດແວສໍາລັບການອອກແບບ exampເລ. ຫຼັກ IP ກໍານົດການມອບຫມາຍ pin ທັງຫມົດໃຫ້ກັບ pins virtual. • ຊຸດພັດທະນາ Arria 10 GX FPGA: ຕົວເລືອກນີ້ຈະເລືອກອຸປະກອນເປົ້າໝາຍຂອງໂຄງການໂດຍອັດຕະໂນມັດເພື່ອໃຫ້ກົງກັບອຸປະກອນໃນຊຸດພັດທະນານີ້. ທ່ານອາດຈະປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວໂດຍໃຊ້ ປ່ຽນອຸປະກອນເປົ້າໝາຍ ພາລາມິເຕີຖ້າການແກ້ໄຂກະດານຂອງທ່ານມີອຸປະກອນທີ່ແຕກຕ່າງກັນ. ຫຼັກ IP ກໍານົດການມອບຫມາຍ pin ທັງຫມົດຕາມຊຸດການພັດທະນາ.
		•ຊຸດການພັດທະນາແບບກໍາຫນົດເອງ: ທາງເລືອກນີ້ອະນຸຍາດໃຫ້ອອກແບບ exampຈະໄດ້ຮັບການທົດສອບໃນຊຸດການພັດທະນາພາກສ່ວນທີສາມທີ່ມີ Intel FPGA. ທ່ານອາດຈະຈໍາເປັນຕ້ອງໄດ້ກໍານົດການມອບຫມາຍ PIN ດ້ວຍຕົວທ່ານເອງ.

ອຸປະກອນເປົ້າໝາຍ
ປ່ຽນອຸປະກອນເປົ້າໝາຍ	ເປີດ, ປິດ	ເປີດຕົວເລືອກນີ້ ແລະເລືອກຕົວແປອຸປະກອນທີ່ຕ້ອງການສຳລັບຊຸດພັດທະນາ.

HDMI 2.1 ການອອກແບບ Example (ສະຫນັບສະຫນູນ FRL = 1)

ການອອກແບບ HDMI 2.1 example ໃນ FRL mode ສະແດງໃຫ້ເຫັນຫນຶ່ງ HDMI instance loopback ຂະຫນານທີ່ປະກອບດ້ວຍສີ່ຊ່ອງ RX ແລະສີ່ຊ່ອງ TX.
ຕາຕະລາງ 3. HDMI 2.1 Design Example ສໍາລັບອຸປະກອນ Intel Arria 10

ການອອກແບບ Example	ອັດຕາຂໍ້ມູນ	ແບບ Channel	ປະເພດ Loopback
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	ງ່າຍດາຍ	ຂະຫນານກັບ FIFO buffer

ຄຸນສົມບັດ

• ການອອກແບບ instantiates FIFO buffers ເພື່ອປະຕິບັດການຖ່າຍທອດວິດີໂອ HDMI ໂດຍກົງລະຫວ່າງບ່ອນຫລົ້ມຈົມຂອງ HDMI 2.1 ແລະແຫຼ່ງ.
• ການອອກແບບແມ່ນສາມາດປ່ຽນລະຫວ່າງໂຫມດ FRL ແລະໂຫມດ TMDS ໃນເວລາແລ່ນ.
• ການອອກແບບໃຊ້ສະຖານະ LED ສໍາລັບການ debugging ຕົ້ນ stage.
• ການອອກແບບມາພ້ອມກັບ HDMI RX ແລະ TX instances.
• ການອອກແບບສະແດງໃຫ້ເຫັນເຖິງການແຊກ ແລະການກັ່ນຕອງຂອງ Dynamic Range and Mastering (HDR) InfoFrame ໃນໂມດູນລິ້ງ RX-TX.
• ການອອກແບບເຈລະຈາອັດຕາ FRL ລະຫວ່າງບ່ອນຫລົ້ມຈົມທີ່ເຊື່ອມຕໍ່ກັບ TX ແລະແຫຼ່ງທີ່ເຊື່ອມຕໍ່ກັບ RX. ການອອກແບບຜ່ານ EDID ຈາກອ່າງລ້າງພາຍນອກໄປຫາ RX ເທິງເຮືອໃນການຕັ້ງຄ່າເລີ່ມຕົ້ນ. ໂປເຊດເຊີ Nios II ເຈລະຈາກ່ຽວກັບການເຊື່ອມໂຍງໂດຍອີງໃສ່ຄວາມສາມາດຂອງບ່ອນຫລົ້ມຈົມທີ່ເຊື່ອມຕໍ່ກັບ TX. ນອກນັ້ນທ່ານຍັງສາມາດສະຫຼັບ user_dipsw ໃນກະດານເພື່ອຄວບຄຸມຄວາມສາມາດ TX ແລະ RX FRL ດ້ວຍຕົນເອງ.
• ການອອກແບບປະກອບມີຄຸນນະສົມບັດ debugging ຫຼາຍ.
  ຕົວຢ່າງ RX ໄດ້ຮັບແຫຼ່ງວິດີໂອຈາກເຄື່ອງສ້າງວິດີໂອພາຍນອກ, ແລະຂໍ້ມູນຈາກນັ້ນຈະຜ່ານ FIFO loopback ກ່ອນທີ່ມັນຈະຖືກສົ່ງໄປຫາຕົວຢ່າງ TX. ທ່ານຈໍາເປັນຕ້ອງເຊື່ອມຕໍ່ເຄື່ອງວິເຄາະວິດີໂອພາຍນອກ, ຈໍພາບ, ຫຼືໂທລະພາບທີ່ມີການເຊື່ອມຕໍ່ HDMI ກັບຫຼັກ TX ເພື່ອກວດສອບການເຮັດວຽກ.

2.1. HDMI 2.1 RX-TX Retransmit Design Diagram
ການອອກແບບ HDMI RX-TX retransmit example ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ loopback ຂະ​ຫນານ​ໃນ​ຮູບ​ແບບ​ຊ່ອງ simplex ສໍາ​ລັບ HDMI 2.1 ທີ່​ມີ​ການ​ສະ​ຫນັບ​ສະ​ຫນູນ FRL ເປີດ​ໃຊ້​ງານ​.
ຮູບ 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. ການສ້າງ RX-Only ຫຼື TX-Only Designs
ສໍາລັບຜູ້ໃຊ້ຂັ້ນສູງ, ທ່ານສາມາດນໍາໃຊ້ການອອກແບບ HDMI 2.1 ເພື່ອສ້າງການອອກແບບ TX- ຫຼື RX-ເທົ່ານັ້ນ.
ຮູບ 5. ອົງປະກອບທີ່ຕ້ອງການສໍາລັບການອອກແບບ RX-Only ຫຼື TX-Onlyເພື່ອໃຊ້ອົງປະກອບ RX- ຫຼື TX-ເທົ່ານັ້ນ, ເອົາບລັອກທີ່ບໍ່ກ່ຽວຂ້ອງອອກຈາກການອອກແບບ.
ຕາຕະລາງ 4. RX-Only ແລະ TX-Only ຄວາມຕ້ອງການການອອກແບບ

ຄວາມຕ້ອງການຂອງຜູ້ໃຊ້	ຮັກສາ	ເອົາອອກ	ເພີ່ມ
HDMI RX ເທົ່ານັ້ນ	RX ເທິງ	• TX ເທິງ • RX-TX Link • ລະບົບຍ່ອຍ CPU • Transceiver Arbiter	–
HDMI TX ເທົ່ານັ້ນ	•TX ເທິງ •ລະບົບຍ່ອຍ CPU	•RX ເທິງ • RX-TX Link • Transceiver Arbiter	ເຄື່ອງມືສ້າງຮູບແບບວິດີໂອ(ໂມດູນແບບກຳນົດເອງ ຫຼືສ້າງຂຶ້ນຈາກການປະມວນຜົນວິດີໂອ ແລະຮູບພາບ (VIP) Suite)

ນອກເໜືອໄປຈາກການປ່ຽນແປງ RTL, ເຈົ້າຕ້ອງແກ້ໄຂສະຄຣິບ main.c ນຳ.
• ສຳລັບການອອກແບບສະເພາະ HDMI TX, ຜ່ອນເວລາລໍຖ້າສະຖານະລັອກ HDMI RX ໂດຍການຖອດສາຍຕໍ່ໄປນີ້ອອກ ແລະປ່ຽນແທນດ້ວຍ.
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
ໃນຂະນະທີ່ (rx_hdmi_lock == 0) {
ຖ້າ (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx ຫຼັງຈາກ rx ຖືກລັອກ
ຖ້າ (rx_hdmi_lock == 1) {
ຖ້າ (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} ອື່ນ {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• ສຳລັບການອອກແບບສະເພາະ HDMI RX, ໃຫ້ໃຊ້ສະເພາະສາຍຕໍ່ໄປນີ້ໃນສະຄຣິບ main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
Intel ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້ເພື່ອທົດສອບການອອກແບບ exampເລ.
ຮາດແວ

• ຊຸດພັດທະນາ Intel Arria 10 GX FPGA
• ແຫຼ່ງ HDMI 2.1 (Quantum Data 980 48G Generator)
• HDMI 2.1 Sink (ຕົວວິເຄາະຂໍ້ມູນ Quantum 980 48G)
• ບັດລູກສາວ Bitec HDMI FMC 2.1 (ສະບັບປັບປຸງ 9)
• ສາຍ HDMI 2.1 ປະເພດ 3 ສາຍ (ທົດສອບດ້ວຍສາຍ HDMI 48 Belkin 2.1Gbps)

ຊອບແວ

• ຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 20.1

2.4. ໂຄງສ້າງໄດເລກະທໍລີ
ໄດເລກະທໍລີປະກອບດ້ວຍສິ່ງທີ່ສ້າງຂຶ້ນ files ສໍາລັບການອອກແບບ HDMI Intel FPGA IP exampເລ.
ຮູບທີ 6. ໂຄງສ້າງໄດເລກະທໍລີສໍາລັບການອອກແບບ Exampleຕາຕະລາງ 5. ສ້າງ RTL Files

ໂຟນເດີ	Files/ໂຟເດີຍ່ອຍ
ທົ່ວໄປ	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_sksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopl_tmds/
	mr_rxphy/
	mr_tx_fpl/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopl.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

ຕາຕະລາງ 6. Generated Simulation Files
ອ້າງເຖິງ Simulation Testbench ສ່ວນ ສຳ ລັບຂໍ້ມູນເພີ່ມເຕີມ

ໂຟນເດີ	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
ພີ່ລ້ຽງ	/mentor.do
	/msim_setup.tcl
ບົດສະຫຼຸບ	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
ທົ່ວໄປ	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

ຕາຕະລາງ 7. ຊອບແວທີ່ສ້າງຂຶ້ນ Files

ໂຟນເດີ	Files
tx_control_src ໝາຍເຫດ: ໂຟນເດີ tx_control ຍັງມີການຊໍ້າກັນຂອງສິ່ງເຫຼົ່ານີ້ files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_read_write.c
	pio_read_write.h

2.5. ອົງປະກອບອອກແບບ
ການອອກແບບ HDMI Intel FPGA IP example ປະກອບດ້ວຍອົງປະກອບລະດັບເທິງທົ່ວໄປແລະອົງປະກອບດ້ານເທິງ HDMI TX ແລະ RX.
2.5.1. ອົງປະກອບ HDMI TX
ອົງປະກອບດ້ານເທິງຂອງ HDMI TX ປະກອບມີອົງປະກອບລະດັບສູງສຸດຂອງ TX core, ແລະ IOPLL, ຕົວຄວບຄຸມການຣີເຊັດ PHY ຂອງຕົວຮັບສັນຍານ, ເຄື່ອງຮັບສັນຍານເດີມ PHY, TX PLL, ການຈັດການການຕັ້ງຄ່າ TX, ແລະ ຕັນ buffer ຜົນຜະລິດ.
ຮູບ 7. ອົງປະກອບດ້ານເທິງ HDMI TXຕາຕະລາງ 8. HDMI TX ອົງປະກອບດ້ານເທິງ

ໂມດູນ	ລາຍລະອຽດ
HDMI TX Core	IP ໄດ້ຮັບຂໍ້ມູນວິດີໂອຈາກລະດັບເທິງແລະປະຕິບັດການເຂົ້າລະຫັດຂໍ້ມູນຊ່ວຍ, ການເຂົ້າລະຫັດຂໍ້ມູນສຽງ, ການເຂົ້າລະຫັດຂໍ້ມູນວິດີໂອ, ການຂູດ, ການເຂົ້າລະຫັດ TMDS ຫຼືການຫຸ້ມຫໍ່.
IOPLL	IOPLL (iopl_frl) ສ້າງໂມງ FRL ສໍາລັບຫຼັກ TX. ໂມງອ້າງອີງນີ້ໄດ້ຮັບໂມງອອກ TX FPLL. ຄວາມຖີ່ໂມງ FRL = ອັດຕາຂໍ້ມູນຕໍ່ເລນ x 4 / (ຕົວອັກສອນ FRL ຕໍ່ໂມງ x 18)
Transceiver PHY Reset Controller	ຕົວຄວບຄຸມການຣີເຊັດ Transceiver PHY ຮັບປະກັນການເລີ່ມຕົ້ນທີ່ເຊື່ອຖືໄດ້ຂອງເຄື່ອງຮັບສັນຍານ TX. ການປ້ອນຂໍ້ມູນການຣີເຊັດຂອງຕົວຄວບຄຸມນີ້ຖືກກະຕຸ້ນຈາກລະດັບເທິງ, ແລະມັນສ້າງສັນຍານການຣີເຊັດແບບອະນາລັອກ ແລະ ດິຈິຕອລທີ່ສອດຄ້ອງກັນໃຫ້ກັບ ບລ໋ອກ Transceiver Native PHY ຕາມລໍາດັບການຣີເຊັດພາຍໃນບລັອກ. ສັນຍານຜົນຜະລິດ tx_ready ຈາກບລັອກນີ້ຍັງເຮັດຫນ້າທີ່ເປັນສັນຍານການຕັ້ງຄືນໃຫມ່ໃຫ້ກັບ HDMI Intel FPGA IP ເພື່ອຊີ້ບອກວ່າຕົວຮັບສັນຍານແມ່ນຂຶ້ນແລະເຮັດວຽກ, ແລະພ້ອມທີ່ຈະຮັບຂໍ້ມູນຈາກຫຼັກ.
Transceiver Native PHY	ຕັນ transceiver ແຂງທີ່ຮັບຂໍ້ມູນຂະຫນານຈາກຫຼັກ HDMI TX ແລະ serializes ຂໍ້ມູນຈາກການສົ່ງມັນ. ໝາຍເຫດ: ເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການ HDMI TX inter-channel skew, ຕັ້ງຄ່າຕົວເລືອກຮູບແບບການຜູກມັດຊ່ອງ TX ໃນຕົວແກ້ໄຂພາລາມິເຕີ Intel Arria 10 Transceiver Native PHY ເປັນ ການເຊື່ອມໂຍງ PMA ແລະ PCS. ນອກນັ້ນທ່ານຍັງຈໍາເປັນຕ້ອງໄດ້ເພີ່ມຄວາມຕ້ອງການຈໍາກັດ skew ສູງສຸດ (set_max_skew) ກັບສັນຍານການປັບຄ່າດິຈິຕອນຈາກຕົວຄວບຄຸມການປັບຄ່າ transceiver (tx_digitalreset) ຕາມທີ່ແນະນໍາໃນ ຄູ່ມືຜູ້ໃຊ້ Intel Arria 10 Transceiver PHY.
TX PLL	ບລັອກເຄື່ອງສົ່ງສັນຍານ PLL ສະໜອງໂມງໄວ serial ໃຫ້ກັບ Transceiver Native PHY block. ສໍາລັບນີ້ HDMI Intel FPGA IP ການອອກແບບ example, fPLL ຖືກນໍາໃຊ້ເປັນ TX PLL. TX PLL ມີສອງໂມງອ້າງອີງ. • ໂມງອ້າງອິງ 0 ແມ່ນເຊື່ອມຕໍ່ກັບ oscillator ທີ່ຕັ້ງໂປຣແກຣມໄດ້ (ດ້ວຍຄວາມຖີ່ໂມງ TMDS) ສໍາລັບໂໝດ TMDS. ໃນການອອກແບບນີ້ example, ໂມງ RX TMDS ຖືກໃຊ້ເພື່ອເຊື່ອມຕໍ່ກັບໂມງອ້າງອີງ 0 ສໍາລັບໂຫມດ TMDS. Intel ແນະນໍາໃຫ້ທ່ານໃຊ້ oscillator programmable ກັບຄວາມຖີ່ຂອງໂມງ TMDS ສໍາລັບໂມງອ້າງອີງ 0. • ໂມງອ້າງອີງ 1 ແມ່ນເຊື່ອມຕໍ່ກັບໂມງ 100 MHz ຄົງທີ່ສຳລັບໂໝດ FRL.
ການຈັດການການຕັ້ງຄ່າ TX	•ໃນໂຫມດ TMDS, ບລັອກການຈັດການການຕັ້ງຄ່າ TX ປັບຄ່າ TX PLL ຄືນໃໝ່ສໍາລັບຄວາມຖີ່ໂມງຜົນຜະລິດທີ່ແຕກຕ່າງກັນອີງຕາມຄວາມຖີ່ໂມງ TMDS ຂອງວິດີໂອສະເພາະ. •ໃນໂຫມດ FRL, ບລັອກການຈັດການການຕັ້ງຄ່າ TX ປັບຄ່າ TX PLL ຄືນໃໝ່ເພື່ອສະໜອງໂມງໄວ serial ສໍາລັບ 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ແລະ 12 Gbps ຕາມ FRL_Rate field ໃນ 0x31 SCDC register. •ບລັອກການຈັດການການຕັ້ງຄ່າ TX ປ່ຽນໂມງອ້າງອີງ TX PLL ລະຫວ່າງໂມງອ້າງອີງ 0 ສຳລັບໂໝດ TMDS ແລະໂມງອ້າງອີງ 1 ສຳລັບໂໝດ FRL.
ຜົນບັງຄັບໃຊ້ຜົນຜະລິດ	ບັຟເຟີນີ້ເຮັດຫນ້າທີ່ເປັນການໂຕ້ຕອບກັບການໂຕ້ຕອບ I2C ຂອງ HDMI DDC ແລະອົງປະກອບ redriver.

ຕາຕະລາງ 9.Transceiver Data Rate ແລະ Oversampປັດໄຈແຕ່ລະຊ່ວງຄວາມຖີ່ຂອງໂມງ

ໂໝດ	ອັດຕາຂໍ້ມູນ	oversampler 1 (2x oversampເລ)	oversampler 2 (4x oversampເລ)	oversample ປັດໄຈ	oversampອັດຕາຂໍ້ມູນນໍາພາ (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	ປິດ	2	2000–12000
FRL	3000	ປິດ	ປິດ	1	3000
FRL	6000	ປິດ	ປິດ	1	6000

FRL	8000	ປິດ	ປິດ	1	8000
FRL	10000	ປິດ	ປິດ	1	10000
FRL	12000	ປິດ	ປິດ	1	12000

ຮູບ 8. TX Reconfiguration Sequence Flow2.5.2. ອົງປະກອບ HDMI RX
ອົງປະກອບດ້ານເທິງຂອງ HDMI RX ປະກອບມີອົງປະກອບລະດັບສູງສຸດຂອງ RX core, I²C slave ທາງເລືອກແລະ EDID RAM, IOPLL, transceiver PHY reset controller, RX native PHY, ແລະ RX reconfiguration blocks.
ຮູບ 9. ອົງປະກອບດ້ານເທິງ HDMI RXຕາຕະລາງ 10. HDMI RX ອົງປະກອບດ້ານເທິງ

ໂມດູນ	ລາຍລະອຽດ
HDMI RX Core	IP ໄດ້ຮັບຂໍ້ມູນ serial ຈາກ Transceiver Native PHY ແລະປະຕິບັດການຈັດລໍາດັບຂໍ້ມູນ, channel deskew, ການຖອດລະຫັດ TMDS, ການຖອດລະຫັດຂໍ້ມູນຊ່ວຍ, ການຖອດລະຫັດຂໍ້ມູນວິດີໂອ, ການຖອດລະຫັດຂໍ້ມູນສຽງ ແລະ descrambling.
ຂ້າທາດ I2C	I2C ແມ່ນສ່ວນຕິດຕໍ່ທີ່ໃຊ້ສໍາລັບ Sink Display Data Channel (DDC) ແລະ Status and Data Channel (SCDC). ແຫຼ່ງ HDMI ໃຊ້ DDC ເພື່ອກໍານົດຄວາມສາມາດແລະຄຸນລັກສະນະຂອງບ່ອນຫລົ້ມຈົມໂດຍການອ່ານໂຄງສ້າງຂໍ້ມູນການກໍານົດການສະແດງຜົນທີ່ເພີ່ມຂຶ້ນ (E-EDID). ທີ່ຢູ່ສໍາລອງ 8-bit I2C ສໍາລັບ E-EDID ແມ່ນ 0xA0 ແລະ 0xA1. LSB ຊີ້ບອກປະເພດການເຂົ້າເຖິງ: 1 ສໍາລັບການອ່ານແລະ 0 ສໍາລັບການຂຽນ. ເມື່ອເຫດການ HPD ເກີດຂຶ້ນ, ທາດ I2C ຈະຕອບສະໜອງຂໍ້ມູນ E-EDID ໂດຍການອ່ານຈາກເທິງຊິບ. ຕົວຄວບຄຸມ I2C ເທົ່ານັ້ນຍັງຮອງຮັບ SCDC ສໍາລັບ HDMI 2.0 ແລະ 2.1 ທີ່ຢູ່ສໍາລອງ 9-bit I2C ສໍາລັບ SCDC ແມ່ນ 0xA8 ແລະ 0xA9. ເມື່ອເຫດການ HPD ເກີດຂື້ນ, I2C slave ດໍາເນີນການຂຽນຫຼືອ່ານການເຮັດທຸລະກໍາໄປຫາຫຼືຈາກ SCDC interface ຂອງຫຼັກ HDMI RX. ຂະບວນການຝຶກອົບຮົມການເຊື່ອມໂຍງສໍາລັບອັດຕາຄົງທີ່ Link (FRL) ຍັງເກີດຂຶ້ນໂດຍຜ່ານ I2C ໃນລະຫວ່າງເຫດການ HPD ຫຼືເມື່ອແຫຼ່ງຂຽນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນກັບ FRL Rate register (SCDC ລົງທະບຽນ 0x31 bit[3:0]), ຂະບວນການຝຶກອົບຮົມການເຊື່ອມຕໍ່ເລີ່ມຕົ້ນ. ໝາຍເຫດ: I2C slave-only controller ນີ້ບໍ່ຈໍາເປັນຖ້າຫາກວ່າ HDMI 2.0 ຫຼື HDMI 2.1 ບໍ່ໄດ້ມີຈຸດປະສົງ.

EDID RAM

ການອອກແບບເກັບຮັກສາຂໍ້ມູນ EDID ໂດຍໃຊ້ RAM 1-Port IP. ໂປຣໂຕຄໍລົດເມ serial ສອງສາຍ (ໂມງ ແລະຂໍ້ມູນ) ມາດຕະຖານ (ຕົວຄວບຄຸມສຳລັບທາດ I2C) ຈະໂອນໂຄງສ້າງຂໍ້ມູນ CEA-861-D Compliant E-EDID. EDID RAM ນີ້ເກັບຮັກສາຂໍ້ມູນ E-EDID. •ເມື່ອຢູ່ໃນໂໝດ TMDS, ການອອກແບບຮອງຮັບ EDID passthrough ຈາກ TX ໄປ RX. ໃນລະຫວ່າງການຜ່ານ EDID, ເມື່ອ TX ເຊື່ອມຕໍ່ກັບບ່ອນຫລົ້ມຈົມພາຍນອກ, ໂປເຊດເຊີ Nios II ອ່ານ EDID ຈາກອ່າງລ້າງພາຍນອກແລະຂຽນໃສ່ EDID RAM. • ເມື່ອຢູ່ໃນໂໝດ FRL, ໂປເຊດເຊີ Nios II ຈະຂຽນ EDID ທີ່ກຳນົດຄ່າໄວ້ລ່ວງໜ້າສຳລັບແຕ່ລະອັດຕາການເຊື່ອມໂຍງໂດຍອີງໃສ່ພາລາມິເຕີ HDMI_RX_MAX_FRL_RATE ໃນສະຄຣິບ global.h. ໃຊ້ອິນພຸດ HDMI_RX_MAX_FRL_RATE ຕໍ່ໄປນີ້ສຳລັບອັດຕາ FRL ທີ່ຮອງຮັບ: • 1: 3G 3 ເລນ • 2: 6G 3 ເລນ •3: 6G 4 ເລນ • 4: 8G 4 ເລນ • 5: 10G 4 ເລນ (ຄ່າເລີ່ມຕົ້ນ) •6: 12G 4 ເລນ

IOPLL

HDMI RX ໃຊ້ສອງ IOLLs. • IOPLL ທໍາອິດ (pll_tmds) ສ້າງໂມງອ້າງອີງ RX CDR. IOPLL ນີ້ໃຊ້ໃນໂໝດ TMDS ເທົ່ານັ້ນ. ໂມງອ້າງອີງຂອງ IOPLL ນີ້ໄດ້ຮັບໂມງ TMDS. ໂໝດ TMDS ໃຊ້ IOPLL ນີ້ເພາະວ່າ CDR ບໍ່ສາມາດຮັບໂມງອ້າງອີງຕໍ່າກວ່າ 50 MHz ແລະຄວາມຖີ່ຂອງໂມງ TMDS ຕັ້ງແຕ່ 25 MHz ຫາ 340 MHz. IOPLL ນີ້ສະຫນອງຄວາມຖີ່ໂມງທີ່ເປັນ 5 ເທົ່າຂອງໂມງອ້າງອີງການປ້ອນຂໍ້ມູນສໍາລັບຊ່ວງຄວາມຖີ່ລະຫວ່າງ 25 MHz ຫາ 50 MHz ແລະໃຫ້ຄວາມຖີ່ໂມງດຽວກັນກັບໂມງອ້າງອີງການປ້ອນຂໍ້ມູນສໍາລັບຊ່ວງຄວາມຖີ່ລະຫວ່າງ 50 MHz ຫາ 340 MHz. • IOPLL ທີສອງ (iopll_frl) ສ້າງໂມງ FRL ສໍາລັບຫຼັກ RX. ໂມງອ້າງອິງນີ້ໄດ້ຮັບໂມງ CDR ທີ່ກູ້ຄືນມາ. ຄວາມຖີ່ໂມງ FRL = ອັດຕາຂໍ້ມູນຕໍ່ເລນ x 4 / (ຕົວອັກສອນ FRL ຕໍ່ໂມງ x 18)

Transceiver PHY Reset Controller	ຕົວຄວບຄຸມການຣີເຊັດ Transceiver PHY ຮັບປະກັນການເລີ່ມຕົ້ນທີ່ເຊື່ອຖືໄດ້ຂອງ RX transceivers. ການປ້ອນຂໍ້ມູນການຣີເຊັດຂອງຕົວຄວບຄຸມນີ້ຖືກກະຕຸ້ນໂດຍການປັບຄ່າ RX, ແລະມັນສ້າງສັນຍານການຣີເຊັດແບບອະນາລັອກ ແລະດິຈິຕອລທີ່ສອດຄ້ອງກັນກັບບລ໋ອກ Transceiver Native PHY ຕາມລໍາດັບການຣີເຊັດພາຍໃນບລັອກ.
RX ເດີມ PHY	ຕັນ transceiver ແຂງທີ່ໄດ້ຮັບຂໍ້ມູນ serial ຈາກແຫຼ່ງວິດີໂອພາຍນອກ. ມັນ deserializes ຂໍ້ມູນ serial ກັບຂໍ້ມູນຂະຫນານກ່ອນທີ່ຈະຖ່າຍທອດຂໍ້ມູນໄປຍັງຫຼັກ HDMI RX. ຕັນນີ້ເຮັດວຽກຢູ່ໃນ Enhanced PCS ສໍາລັບໂຫມດ FRL. RX CDR ມີສອງໂມງອ້າງອີງ. •ໂມງອ້າງອີງ 0 ແມ່ນເຊື່ອມຕໍ່ກັບໂມງອອກຂອງ IOPLL TMDS (pll_tmds), ເຊິ່ງໄດ້ມາຈາກໂມງ TMDS. • ໂມງອ້າງອີງ 1 ແມ່ນເຊື່ອມຕໍ່ກັບໂມງ 100 MHz ຄົງທີ່. ໃນໂຫມດ TMDS, RX CDR ຖືກປັບຕັ້ງຄືນໃຫມ່ເພື່ອເລືອກໂມງອ້າງອີງ 0, ແລະໃນໂຫມດ FRL, RX CDR ຖືກປັບຕັ້ງຄືນໃຫມ່ເພື່ອເລືອກໂມງອ້າງອີງ 1.
ການຈັດການການຕັ້ງຄ່າ RX	ໃນໂຫມດ TMDS, ຕັນການຄຸ້ມຄອງການປັບຕັ້ງຄ່າ RX ປະຕິບັດວົງຈອນການກວດສອບອັດຕາທີ່ມີ HDMI PLL ເພື່ອຂັບ RX transceiver ດໍາເນີນການໃນອັດຕາການເຊື່ອມໂຍງທີ່ມັກຕັ້ງແຕ່ 250 Mbps ຫາ 6,000 Mbps. ໃນໂໝດ FRL, ບລັອກການຈັດການການຕັ້ງຄ່າ RX reconfigure RX transceiver ເພື່ອເຮັດວຽກຢູ່ທີ່ 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps, ຫຼື 12 Gbps ຂຶ້ນກັບອັດຕາ FRL ໃນຊ່ອງລົງທະບຽນ SCDC_FRL_RATE (0x31[3:0]). ບລັອກການຈັດການການຕັ້ງຄ່າ RX ປ່ຽນລະຫວ່າງ PCS/RX ມາດຕະຖານ ສໍາ​ລັບ​ຮູບ​ແບບ TMDS ແລະ PCS ທີ່​ປັບ​ປຸງ​ສໍາ​ລັບ​ຮູບ​ແບບ FRL.Refer to ຮູບ 10 ໃນໜ້າທີ 22.

ຮູບທີ 10. RX Reconfiguration Sequence Flow
ຕົວເລກສະແດງໃຫ້ເຫັນເຖິງການໄຫຼວຽນຂອງລໍາດັບການຕັ້ງຄ່າຫຼາຍອັດຕາຂອງຕົວຄວບຄຸມ ເມື່ອມັນໄດ້ຮັບກະແສຂໍ້ມູນປ້ອນຂໍ້ມູນ ແລະຄວາມຖີ່ໂມງອ້າງອີງ, ຫຼືເມື່ອເຄື່ອງຮັບສັນຍານຖືກປົດລັອກ.2.5.3. ບລັອກທົ່ວໄປລະດັບສູງສຸດ
ຕັນທົ່ວໄປລະດັບສູງສຸດປະກອບມີ arbiter transceiver, ອົງປະກອບເຊື່ອມຕໍ່ RX-TX, ແລະລະບົບຍ່ອຍ CPU.
ຕາຕະລາງ 11. Top-Level Common Blocks

ໂມດູນ

ລາຍລະອຽດ

Transceiver Arbiter

ຕັນທີ່ມີປະໂຫຍດທົ່ວໄປນີ້ປ້ອງກັນບໍ່ໃຫ້ transceivers ຈາກການ recalibrating ພ້ອມໆກັນໃນເວລາທີ່ RX ຫຼື TX transceivers ພາຍໃນຊ່ອງທາງກາຍະພາບດຽວກັນຕ້ອງການ reconfiguration. ການ recalibration ພ້ອມໆກັນຜົນກະທົບຕໍ່ຄໍາຮ້ອງສະຫມັກທີ່ RX ແລະ TX transceivers ພາຍໃນຊ່ອງດຽວກັນໄດ້ຖືກມອບຫມາຍໃຫ້ການປະຕິບັດ IP ເອກະລາດ. ໂຕຕັດການຮັບສັນຍານນີ້ແມ່ນສ່ວນຂະຫຍາຍໄປສູ່ຄວາມລະອຽດທີ່ແນະນຳສຳລັບການລວມຕົວ simplex TX ແລະ simplex RX ເຂົ້າໄປໃນຊ່ອງທາງກາຍະພາບອັນດຽວກັນ. ຕົວຊີ້ຂາດການສົ່ງສັນຍານນີ້ຍັງຊ່ວຍໃນການລວມກັນແລະການຕັດສິນຊີ້ຂາດຂອງຄວາມຊົງຈໍາທີ່ແຜນທີ່ RX ແລະ TX reconfiguration ຂອງ Avalon® ຮ້ອງຂໍການກໍາຫນົດເປົ້າຫມາຍ transceivers simplex RX ແລະ TX ພາຍໃນຊ່ອງທາງຫນຶ່ງຍ້ອນວ່າພອດການໂຕ້ຕອບການປັບຄ່າຂອງ transceivers ສາມາດເຂົ້າເຖິງໄດ້ຕາມລໍາດັບເທົ່ານັ້ນ. ການເຊື່ອມຕໍ່ອິນເຕີເຟດລະຫວ່າງ transceiver arbiter ແລະ TX/RX Native PHY/PHY Reset Controller blocks ໃນການອອກແບບນີ້ example ສະ​ແດງ​ໃຫ້​ເຫັນ​ຮູບ​ແບບ​ທົ່ວ​ໄປ​ທີ່​ນໍາ​ໃຊ້​ສໍາ​ລັບ​ການ​ປະ​ສົມ IP ໃດ​ຫນຶ່ງ​ໂດຍ​ການ​ນໍາ​ໃຊ້ arbiter transceiver​. ເຄື່ອງມືຕັດສັນຍານ transceiver ແມ່ນບໍ່ຈໍາເປັນໃນເວລາທີ່ພຽງແຕ່ RX ຫຼື TX transceiver ຖືກນໍາໃຊ້ໃນຊ່ອງໃດຫນຶ່ງ. ຕົວຊີ້ຂາດ transceiver ກໍານົດຜູ້ຮ້ອງຂໍການປັບຄ່າຄືນໃຫມ່ໂດຍຜ່ານການໂຕ້ຕອບການກໍາຫນົດຄ່າໃຫມ່ທີ່ມີແຜນທີ່ Avalon ຫນ່ວຍຄວາມຈໍາຂອງຕົນແລະຮັບປະກັນວ່າ tx_reconfig_cal_busy ຫຼື rx_reconfig_cal_busy ທີ່ສອດຄ້ອງກັນແມ່ນຖືກປິດຕາມຄວາມເຫມາະສົມ. ສໍາລັບຄໍາຮ້ອງສະຫມັກ HDMI, ພຽງແຕ່ RX ເລີ່ມຕົ້ນການປັບຄ່າ. ໂດຍການສົ່ງຕໍ່ຄໍາຮ້ອງຂໍການກໍາຫນົດຄ່າໃຫມ່ທີ່ມີແຜນທີ່ Avalon ຫນ່ວຍຄວາມຈໍາໂດຍຜ່ານ arbiter, arbiter ກໍານົດວ່າຄໍາຮ້ອງຂໍການປັບຄ່າໃຫມ່ແມ່ນມາຈາກ RX, ເຊິ່ງຫຼັງຈາກນັ້ນເຮັດໃຫ້ປະຕູ tx_reconfig_cal_busy ຈາກການຢືນຢັນແລະອະນຸຍາດໃຫ້ rx_reconfig_cal_busy ຢືນຢັນ. ປະຕູຮົ້ວປ້ອງກັນຕົວຮັບສັນຍານ TX ຈາກການເຄື່ອນຍ້າຍໄປສູ່ໂຫມດການປັບທຽບໂດຍບໍ່ໄດ້ຕັ້ງໃຈ. ໝາຍເຫດ: ເນື່ອງຈາກວ່າ HDMI ພຽງແຕ່ຕ້ອງການການປັບຄ່າ RX, ສັນຍານ tx_reconfig_mgmt_* ຖືກຜູກມັດ. ນອກຈາກນີ້, Avalon memory-maped interface ແມ່ນບໍ່ຈໍາເປັນລະຫວ່າງ arbiter ແລະ TX Native PHY block. ຕັນໄດ້ຖືກມອບຫມາຍໃຫ້ກັບການໂຕ້ຕອບໃນການອອກແບບ example ເພື່ອສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ arbiter transceiver ທົ່ວໄປກັບ TX/RX Native PHY/PHY Reset Controller

ລິ້ງ RX-TX

• ການສົ່ງຂໍ້ມູນວິດີໂອ ແລະສັນຍານການຊິງໂຄຣໄນຈາກ HDMI RX core loop ຜ່ານ DCFIFO ໃນທົ່ວໂດເມນໂມງວິດີໂອ RX ແລະ TX. • ພອດຂໍ້ມູນຊ່ວຍຂອງຫຼັກ HDMI TX ຄວບຄຸມຂໍ້ມູນຊ່ວຍທີ່ໄຫຼຜ່ານ DCFIFO ຜ່ານຄວາມກົດດັນດ້ານຫຼັງ. ຄວາມກົດດັນດ້ານຫຼັງຮັບປະກັນວ່າບໍ່ມີແພັກເກັດຊ່ວຍເຫຼືອທີ່ບໍ່ຄົບຖ້ວນຢູ່ໃນພອດຂໍ້ມູນຊ່ວຍ. • ບລັອກນີ້ຍັງເຮັດການກັ່ນຕອງພາຍນອກ: — ກັ່ນຕອງຂໍ້ມູນສຽງ ແລະຊຸດການເກີດໃໝ່ຂອງໂມງສຽງຈາກກະແສຂໍ້ມູນຊ່ວຍ ກ່ອນທີ່ຈະສົ່ງໄປຫາພອດຂໍ້ມູນຊ່ວຍຫຼັກ HDMI TX. — ກັ່ນ​ຕອງ High Dynamic Range (HDR) InfoFrame ຈາກ​ຂໍ້​ມູນ​ຊ່ວຍ HDMI RX ແລະ​ໃສ່ example HDR InfoFrame ໄປຫາຂໍ້ມູນເສີມຂອງ HDMI TX ຜ່ານຕົວ multiplexer streaming Avalon.

ລະບົບຍ່ອຍ CPU

ລະບົບຍ່ອຍຂອງ CPU ເຮັດໜ້າທີ່ເປັນຕົວຄວບຄຸມ SCDC ແລະ DDC, ແລະຕົວຄວບຄຸມການກຳນົດຄ່າແຫຼ່ງທີ່ມາ. • ແຫຼ່ງທີ່ມາຂອງຕົວຄວບຄຸມ SCDC ປະກອບດ້ວຍຕົວຄວບຄຸມແມ່ບົດ I2C. ຕົວຄວບຄຸມແມ່ບົດ I2C ໂອນໂຄງສ້າງຂໍ້ມູນ SCDC ຈາກແຫຼ່ງ FPGA ໄປຫາບ່ອນຫລົ້ມຈົມພາຍນອກສໍາລັບການເຮັດວຽກຂອງ HDMI 2.0. ຕົວຢ່າງample, ຖ້າການຖ່າຍທອດຂໍ້ມູນອອກແມ່ນ 6,000 Mbps, ໂປເຊດເຊີ Nios II ຈະສັ່ງໃຫ້ I2C master controller ປັບປຸງ TMDS_BIT_CLOCK_RATIO ແລະ SCRAMBLER_ENABLE bits ຂອງ sink configuration TMDS ລົງທະບຽນເປັນ 1. •ແມ່ບົດ I2C ດຽວກັນຍັງໂອນໂຄງສ້າງຂໍ້ມູນ DDC (E-EDID) ລະຫວ່າງແຫຼ່ງ HDMI ແລະບ່ອນຫລົ້ມຈົມພາຍນອກ. • CPU Nios II ເຮັດໜ້າທີ່ເປັນຕົວຄວບຄຸມການຕັ້ງຄ່າຄືນໃໝ່ສຳລັບແຫຼ່ງ HDMI. CPU ອາໄສການກວດພົບອັດຕາແຕ່ລະໄລຍະຈາກໂມດູນ RX Reconfiguration Management ເພື່ອກໍານົດວ່າ TX ຕ້ອງການການປັບຄ່າຄືນໃໝ່. ຕົວແປ slave ທີ່ເຮັດແຜນທີ່ຄວາມຊົງຈໍາ Avalon ສະຫນອງການໂຕ້ຕອບລະຫວ່າງໂປເຊດເຊີ Nios II Avalon memory-mapped master interfaces ແລະການໂຕ້ຕອບ slave-mapped Avalon memory ຂອງ IOPLL ແລະ TX Native PHY ຂອງແຫຼ່ງ HDMI ພາຍນອກທັນທີ. •ປະຕິບັດການຝຶກອົບຮົມການເຊື່ອມຕໍ່ໂດຍຜ່ານການໂຕ້ຕອບຕົ້ນສະບັບ I2C ກັບ sink ພາຍນອກ

2.6. ການແຊກ ແລະການກັ່ນຕອງ InfoFrame (HDR) Dynamic Range and Mastering
ການອອກແບບ HDMI Intel FPGA IP example ປະກອບມີການສາທິດການແຊກ HDR InfoFrame ໃນລະບົບ RX-TX loopback.
HDMI Specification ເວີຊັ່ນ 2.0b ອະນຸຍາດໃຫ້ສົ່ງຕໍ່ Dynamic Range ແລະ Mastering InfoFrame ຜ່ານຊ່ອງສຽບ HDMI. ໃນການສາທິດ, Auxiliary Packet Generator block ສະຫນັບສະຫນູນການແຊກ HDR. ທ່ານຕ້ອງການຈັດຮູບແບບແພັກເກັດ HDR InfoFrame ທີ່ຕັ້ງໄວ້ຕາມທີ່ລະບຸໄວ້ໃນຕາຕະລາງລາຍການສັນຍານຂອງໂມດູນ ແລະການແຊກຂອງ HDR InfoFrame ເກີດຂຶ້ນທຸກໆກອບວິດີໂອ.
ໃນນີ້ example ການຕັ້ງຄ່າ, ໃນກໍລະນີທີ່ກະແສການຊ່ວຍເຫຼືອທີ່ເຂົ້າມາມີ HDR InfoFrame ແລ້ວ, ເນື້ອຫາ HDR streamed ຈະຖືກກັ່ນຕອງ. ການກັ່ນຕອງຫຼີກເວັ້ນການຂັດກັນ HDR InfoFrames ທີ່ຈະສົ່ງແລະຮັບປະກັນວ່າພຽງແຕ່ຄ່າທີ່ລະບຸໄວ້ໃນ HDR Sample ໂມດູນຂໍ້ມູນຖືກນໍາໃຊ້.
ຮູບທີ 11. RX-TX Link with Dynamic Range and Mastering InfoFrame Insertion
ຕົວເລກສະແດງໃຫ້ເຫັນແຜນຜັງບລັອກຂອງການເຊື່ອມຕໍ່ RX-TX ລວມທັງ Dynamic Range ແລະການແຊກ InfoFrame Mastering ເຂົ້າໄປໃນສາຍນ້ໍາການຊ່ວຍເຫຼືອຫຼັກ HDMI TX.ຕາຕະລາງ 12. Auxiliary Data Insertion Block (aux_retransmit) ສັນຍານ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດ
ຄກ	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງ. ໂມງນີ້ຄວນເຊື່ອມຕໍ່ກັບໂມງວິດີໂອ.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ຕັ້ງຄ່າການປ້ອນຂໍ້ມູນຄືນໃໝ່.

ສັນຍານ Packet ຊ່ວຍເຫຼືອ
tx_aux_data	ຜົນຜະລິດ	72	TX Auxiliary packet output ຈາກ multiplexer.
tx_aux_ຖືກຕ້ອງ	ຜົນຜະລິດ	1
tx_aux_ພ້ອມ	ຜົນຜະລິດ	1
tx_aux_sop	ຜົນຜະລິດ	1
tx_aux_eop	ຜົນຜະລິດ	1
rx_aux_data	ປ້ອນຂໍ້ມູນ	72	ຂໍ້ມູນຕົວຊ່ວຍ RX ຖືກສົ່ງໄປຫາໂມດູນຕົວກອງແພັກເກັດກ່ອນທີ່ຈະເຂົ້າໄປໃນຕົວຄູນ.
rx_aux_ຖືກຕ້ອງ	ປ້ອນຂໍ້ມູນ	1
rx_aux_sop	ປ້ອນຂໍ້ມູນ	1
rx_aux_eop	ປ້ອນຂໍ້ມູນ	1

ສັນຍານຄວບຄຸມ
hdmi_tx_vsync	ປ້ອນຂໍ້ມູນ	1	HDMI TX Video Vsync. ສັນຍານນີ້ຄວນຈະຖືກ synchronized ກັບ domain clock speed link. ຫຼັກຈະແຊກ HDR InfoFrame ໄປຫາກະແສໄຟຟ້າຊ່ວຍຢູ່ທີ່ຂອບທີ່ເພີ່ມຂຶ້ນຂອງສັນຍານນີ້.

ຕາຕະລາງ 13. ໂມດູນຂໍ້ມູນ HDR (altera_hdmi_hdr_infoframe) ສັນຍານ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
hb0	ຜົນຜະລິດ	8	header byte 0 ຂອງ Dynamic Range ແລະ Mastering InfoFrame: ລະຫັດປະເພດ InfoFrame.
hb1	ຜົນຜະລິດ	8	Header byte 1 ຂອງ Dynamic Range ແລະ Mastering InfoFrame: ໝາຍເລກເວີຊັນຂອງ InfoFrame.
hb2	ຜົນຜະລິດ	8	header byte 2 ຂອງ Dynamic Range ແລະ Mastering InfoFrame: Length of InfoFrame.
pb	ປ້ອນຂໍ້ມູນ	224	ໄບຕ໌ຂໍ້ມູນຂອງຊ່ວງໄດນາມິກ ແລະ ເຟຣມຂໍ້ມູນຫຼັກ.

ຕາຕະລາງ 14. Dynamic Range ແລະ Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	ຄໍານິຍາມ	Static Metadata ປະເພດ 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງຂອງເນື້ອຫາສູງສຸດ, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງຂອງເນື້ອຫາສູງສຸດ, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງສະເລ່ຍສູງສຸດຂອງກອບ, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງສະເລ່ຍສູງສຸດຂອງກອບ, MSB
215:208	ສະຫງວນໄວ້
223:216	ສະຫງວນໄວ້

ການປິດການແຊກ HDR ແລະການກັ່ນຕອງ
ການປິດການແຊກ ແລະຕົວກອງ HDR ຊ່ວຍໃຫ້ທ່ານສາມາດກວດສອບການສົ່ງຄືນເນື້ອຫາ HDR ທີ່ມີແລ້ວຢູ່ໃນກະແສການຊ່ວຍເຫຼືອແຫຼ່ງໂດຍບໍ່ມີການດັດແກ້ໃດໆໃນການອອກແບບ RX-TX Retransmit exampເລ.
ເພື່ອປິດການແຊກ ແລະການກັ່ນຕອງ HDR InfoFrame:

1. ຕັ້ງ block_ext_hdr_infoframe ເປັນ 1'b0 ໃນ rxtx_link.v file ເພື່ອປ້ອງກັນການກັ່ນຕອງຂອງ HDR InfoFrame ຈາກກະແສການຊ່ວຍ.
2. ຕັ້ງ multiplexer_in0_valid ຂອງ avalon_st_multiplexer instance ໃນ altera_hdmi_aux_hdr.v file ເປັນ 1'b0 ເພື່ອປ້ອງກັນບໍ່ໃຫ້ Auxiliary Packet Generator ປະກອບ ແລະໃສ່ HDR InfoFrame ເພີ່ມເຕີມເຂົ້າໃນສະຕຣີມ TX Auxiliary.

2.7. ການອອກແບບກະແສຊອບແວ
ໃນການໄຫຼຂອງຊອບແວຕົ້ນຕໍໃນການອອກແບບ, ໂປເຊດເຊີ Nios II ຕັ້ງຄ່າການຕັ້ງຄ່າ TI redriver ແລະເລີ່ມຕົ້ນເສັ້ນທາງ TX ແລະ RX ເມື່ອພະລັງງານຂຶ້ນ.
ຮູບທີ 12. ການໄຫຼຂອງຊອບແວໃນ main.c Script
ຊອບ​ແວ​ປະ​ຕິ​ບັດ​ການ loop ໃນ​ຂະ​ນະ​ທີ່​ເພື່ອ​ຕິດ​ຕາມ​ກວດ​ກາ​ການ​ຫລົ້ມ​ຈົມ​ແລະ​ການ​ປ່ຽນ​ແປງ​ແຫຼ່ງ​, ແລະ​ການ​ໂຕ້​ຕອບ​ກັບ​ການ​ປ່ຽນ​ແປງ​. ຊອບ​ແວ​ອາດ​ຈະ​ກະ​ຕຸ້ນ​ໃຫ້​ມີ​ການ​ປັບ​ຕັ້ງ​ໃຫມ່ TX​, ການ​ຝຶກ​ອົບ​ຮົມ​ການ​ເຊື່ອມ​ຕໍ່ TX ແລະ​ເລີ່ມ​ຕົ້ນ​ການ​ສົ່ງ​ວິ​ດີ​ໂອ​.
ຮູບທີ 13. TX Path Initialization Flowchart Initialize TX Pathຮູບທີ 14. RX Path Initialization Flowchartຮູບທີ 15. TX Reconfiguration and Link Training Flowchartຮູບທີ 16. Link Training LTS:3 ຂະບວນການທີ່ສະເພາະ FRL Rate Flowchartຮູບທີ 17. ຕາຕະລາງການຖ່າຍທອດວິດີໂອ HDMI TX2.8. ແລ່ນການອອກແບບໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ
ທ່ານອາດຈະດໍາເນີນການອອກແບບຂອງທ່ານໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ, ນອກເຫນືອຈາກອັດຕາ FRL ເລີ່ມຕົ້ນຂອງອ່າງລ້າງພາຍນອກ.
ເພື່ອດໍາເນີນການອອກແບບໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ:

1. ສະຫຼັບປຸ່ມ user_dipsw0 ເທິງກະດານໄປຫາຕຳແໜ່ງ ON.
2. ເປີດ Shell ຄໍາສັ່ງ Nios II, ຈາກນັ້ນພິມ nios2-terminal
3. ກົດປຸ່ມໃນຄໍາສັ່ງຕໍ່ໄປນີ້ແລະກົດ Enter ເພື່ອປະຕິບັດ.

ຄໍາສັ່ງ	ລາຍລະອຽດ
h	ສະແດງເມນູຊ່ວຍເຫຼືອ.
r0	ອັບເດດຄວາມສາມາດຂອງ FRL ສູງສຸດ RX ເປັນອັດຕາ FRL 0 (TMDS ເທົ່ານັ້ນ).
r1	ອັບເດດຄວາມສາມາດ FRL ສູງສຸດ RX ເປັນອັດຕາ FRL 1 (3 Gbps).
r2	ອັບເດດຄວາມສາມາດ RX ສູງສຸດ FRL ເປັນອັດຕາ FRL 2 (6 Gbps, 3 ເລນ).
r3	ອັບເດດຄວາມສາມາດ RX ສູງສຸດ FRL ເປັນອັດຕາ FRL 3 (6 Gbps, 4 ເລນ).
r4	ອັບເດດຄວາມສາມາດ FRL ສູງສຸດ RX ເປັນອັດຕາ FRL 4 (8 Gbps).
r5	ອັບເດດຄວາມສາມາດ FRL ສູງສຸດ RX ເປັນອັດຕາ FRL 5 (10 Gbps).
r6	ອັບເດດຄວາມສາມາດ FRL ສູງສຸດ RX ເປັນອັດຕາ FRL 6 (12 Gbps).
t1	TX ກຳນົດຄ່າການເຊື່ອມຕໍ່ເປັນອັດຕາ FRL 1 (3 Gbps).
t2	TX ກຳນົດຄ່າການເຊື່ອມຕໍ່ກັບອັດຕາ FRL 2 (6 Gbps, 3 ເລນ).
t3	TX ກຳນົດຄ່າການເຊື່ອມຕໍ່ກັບອັດຕາ FRL 3 (6 Gbps, 4 ເລນ).
t4	TX ກຳນົດຄ່າການເຊື່ອມຕໍ່ເປັນອັດຕາ FRL 4 (8 Gbps).
t5	TX ກຳນົດຄ່າການເຊື່ອມຕໍ່ເປັນອັດຕາ FRL 5 (10 Gbps).
t6	TX ກຳນົດຄ່າການເຊື່ອມຕໍ່ເປັນອັດຕາ FRL 6 (12 Gbps).

2.9. ໂຄງ​ການ​ໂມງ​
ຮູບແບບໂມງສະແດງໃຫ້ເຫັນເຖິງໂດເມນໂມງໃນ HDMI Intel FPGA IP ການອອກແບບ exampເລ.
ຮູບທີ 18. HDMI 2.1 Design Example ໂຄງ​ການ​ໂມງຕາຕະລາງ 15. ສັນຍານລະບົບໂມງ

ໂມງ	ຊື່ສັນຍານໃນການອອກແບບ	ລາຍລະອຽດ
ໂມງບໍລິຫານ	mgmt_clk	ໂມງແລ່ນຟຣີ 100 MHz ສໍາລັບອົງປະກອບເຫຼົ່ານີ້: • ການໂຕ້ຕອບ Avalon-MM ສໍາລັບການຕັ້ງຄ່າຄືນໃໝ່ — ຄວາມ​ຕ້ອງ​ການ​ລະ​ດັບ​ຄວາມ​ຖີ່​ໃນ​ລະ​ຫວ່າງ 100 – 125 MHz​. • PHY reset controller ສໍາລັບລໍາດັບ reset transceiver — ຄວາມ​ຕ້ອງ​ການ​ລະ​ດັບ​ຄວາມ​ຖີ່​ໃນ​ລະ​ຫວ່າງ 1-500 MHz​. • ການຕັ້ງຄ່າ IOPLL ຄືນໃໝ່ - ຄວາມຖີ່ໂມງສູງສຸດແມ່ນ 100 MHz. • ການຄຸ້ມຄອງການປັບຄ່າ RX • ການຈັດການການຕັ້ງຄ່າ TX • CPU • ປະລິນຍາໂທ I2C
ໂມງ I2C	i2c_clk	ການປ້ອນຂໍ້ມູນໂມງ 100 MHz ທີ່ໃຊ້ໂມງ I2C slave, output buffers, SCDC registers, ແລະ link process training in the HDMI RX core, and EDID RAM.
TX PLL ໂມງອ້າງອີງ 0	tx_tmds_clk	ໂມງອ້າງອີງ 0 ເຖິງ TX PLL. ຄວາມຖີ່ຂອງໂມງແມ່ນຄືກັນກັບຄວາມຖີ່ໂມງ TMDS ທີ່ຄາດໄວ້ຈາກຊ່ອງໂມງ HDMI TX TMDS. ໂມງອ້າງອີງນີ້ຖືກໃຊ້ໃນໂໝດ TMDS. ສໍາລັບການອອກແບບ HDMI ນີ້ exampດັ່ງນັ້ນ, ໂມງນີ້ແມ່ນເຊື່ອມຕໍ່ກັບໂມງ RX TMDS ສໍາລັບຈຸດປະສົງການສາທິດ. ໃນຄໍາຮ້ອງສະຫມັກຂອງທ່ານ, ທ່ານຈໍາເປັນຕ້ອງໄດ້ສະຫນອງໂມງທີ່ອຸທິດຕົນທີ່ມີຄວາມຖີ່ຂອງໂມງ TMDS ຈາກ oscillator ທີ່ສາມາດດໍາເນີນໂຄງການໄດ້ສໍາລັບການປະຕິບັດງານທີ່ດີຂຶ້ນ.

		ໝາຍເຫດ: ຢ່າໃຊ້ສາຍສັນຍານ RX ເປັນໂມງອ້າງອີງ TX PLL. ການອອກແບບຂອງທ່ານຈະລົ້ມເຫລວຖ້າທ່ານວາງ HDMI TX refclk ໃສ່ pin RX.
TX PLL ໂມງອ້າງອີງ 1	txfpll_refclk1/ rxphy_cdr_refclk1	ໂມງອ້າງອີງເຖິງ TX PLL ແລະ RX CDR, ເຊັ່ນດຽວກັນກັບ IOPLL ສໍາລັບ vid_clk. ຄວາມຖີ່ຂອງໂມງແມ່ນ 100 MHz.
TX PLL Serial ໂມງ	tx_bonding_clocks	ໂມງໄວຕາມລໍາດັບທີ່ສ້າງຂຶ້ນໂດຍ TX PLL. ຄວາມຖີ່ໂມງຖືກຕັ້ງໂດຍອີງໃສ່ອັດຕາຂໍ້ມູນ.
TX Transceiver ໂມງອອກ	tx_clk	ໂມງອອກໄດ້ຟື້ນຕົວຈາກເຄື່ອງຮັບສັນຍານ, ແລະຄວາມຖີ່ແຕກຕ່າງກັນຂຶ້ນກັບອັດຕາຂໍ້ມູນແລະສັນຍາລັກຕໍ່ໂມງ. TX transceiver clock out frequency = ອັດຕາການສົ່ງຂໍ້ມູນ/ ຄວາມກວ້າງຂອງຕົວຮັບສັນຍານ ສໍາລັບການອອກແບບ HDMI ນີ້ example, ໂມງຮັບສັນຍານ TX ອອກຈາກຊ່ອງ 0 ເປັນໂມງການປ້ອນຂໍ້ມູນຫຼັກຂອງ TX transceiver (tx_coreclkin), ຄວາມໄວເຊື່ອມຕໍ່ IOPLL (pll_hdmi) ໂມງອ້າງອີງ, ແລະວິດີໂອ ແລະ FRL IOPLL (pll_vid_frl) ໂມງອ້າງອີງ.
ໂມງວິດີໂອ	tx_vid_clk/rx_vid_clk	ໂມງວິດີໂອເປັນ TX ແລະ RX core. ໂມງແລ່ນຢູ່ທີ່ຄວາມຖີ່ຄົງທີ່ຂອງ 225 MHz.
ໂມງ TX/RX FRL	tx_frl_clk/rx_frl_clk	ໂມງ FRL ຫາສໍາລັບ TX ແລະ RX core.
ໂມງ RX TMDS	rx_tmds_clk	ຊ່ອງໂມງ TMDS ຈາກຕົວເຊື່ອມຕໍ່ HDMI RX ແລະເຊື່ອມຕໍ່ກັບ IOPLL ເພື່ອສ້າງໂມງອ້າງອີງສໍາລັບໂມງອ້າງອີງ CDR 0. ຫຼັກໃຊ້ໂມງນີ້ເມື່ອມັນຢູ່ໃນໂໝດ TMDS.
ໂມງອ້າງອີງ RX CDR 0	rxphy_cdr_refclk0	ໂມງອ້າງອີງ 0 ເຖິງ RX CDR. ໂມງນີ້ແມ່ນໄດ້ມາຈາກໂມງ RX TMDS. ຄວາມຖີ່ໂມງ RX TMDS ຕັ້ງແຕ່ 25 MHz ຫາ 340 MHz ໃນຂະນະທີ່ຄວາມຖີ່ໂມງອ້າງອີງຂັ້ນຕ່ຳ RX CDR ແມ່ນ 50 MHz. IOPLL ຖືກນໍາໃຊ້ເພື່ອສ້າງຄວາມຖີ່ 5 ໂມງສໍາລັບໂມງ TMDS ລະຫວ່າງ 25 MHz ຫາ 50 MHz ແລະສ້າງຄວາມຖີ່ຂອງໂມງດຽວກັນສໍາລັບໂມງ TMDS ລະຫວ່າງ 50 MHz - 340 MHz.
RX Transceiver ໂມງອອກ	rx_clk	ໂມງອອກທີ່ຟື້ນຕົວຈາກເຄື່ອງຮັບສັນຍານ, ແລະຄວາມຖີ່ແຕກຕ່າງກັນໄປຕາມອັດຕາຂໍ້ມູນແລະຄວາມກວ້າງຂອງຕົວຮັບສັນຍານ. RX transceiver clock out frequency = ອັດຕາການສົ່ງຂໍ້ມູນ/ ຄວາມກວ້າງຂອງຕົວຮັບສັນຍານ ສໍາລັບການອອກແບບ HDMI ນີ້ example, ໂມງຮັບສົ່ງສັນຍານ RX ອອກຈາກຊ່ອງ 1 ເປັນໂມງຂອງ RX transceiver core input (rx_coreclkin) ແລະ FRL IOPLL (pll_frl) ໂມງອ້າງອີງ.

2.10. ສັນຍານການໂຕ້ຕອບ
ຕາຕະລາງລາຍຊື່ສັນຍານສໍາລັບການອອກແບບ HDMI example ກັບ FRL ເປີດ.
ຕາຕະລາງ 16. ສັນຍານລະດັບສູງສຸດ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ສັນຍານ Oscillator ໃນເຮືອ
clk_fpga_b3_p	ປ້ອນຂໍ້ມູນ	1	ໂມງແລ່ນຟຣີ 100 MHz ສໍາລັບໂມງອ້າງອີງຫຼັກ.
refclk4_p	ປ້ອນຂໍ້ມູນ	1	ໂມງແລ່ນຟຣີ 100 MHz ສໍາລັບໂມງອ້າງອີງ transceiver.

ປຸ່ມກົດຂອງຜູ້ໃຊ້ແລະ LEDs
user_pb	ປ້ອນຂໍ້ມູນ	3	ກົດປຸ່ມເພື່ອຄວບຄຸມການທໍາງານການອອກແບບ HDMI Intel FPGA IP.
cpu_resetn	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດທົ່ວໂລກ.
user_led_g	ຜົນຜະລິດ	8	ຈໍ LED ສີຂຽວ. ອ້າງເຖິງ ການຕິດຕັ້ງຮາດແວ ໃນຫນ້າ 48 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຫນ້າທີ່ LED.
user_dipsw	ປ້ອນຂໍ້ມູນ	1	ສະຫຼັບ DIP ທີ່ກຳນົດໂດຍຜູ້ໃຊ້. ອ້າງເຖິງ ການຕິດຕັ້ງຮາດແວ ໃນໜ້າທີ 48 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຟັງຊັນສະວິດ DIP.

HDMI FMC Daughter Card Pins on FMC Port B
fmcb_gbtclk_m2c_p_0	ປ້ອນຂໍ້ມູນ	1	ໂມງ HDMI RX TMDS.
fmcb_dp_m2c_p	ປ້ອນຂໍ້ມູນ	4	ຊ່ອງຂໍ້ມູນ HDMI RX, ສີແດງ, ສີຂຽວ, ແລະສີຟ້າ.
fmcb_dp_c2m_p	ຜົນຜະລິດ	4	ຊ່ອງຂໍ້ມູນ HDMI TX, ສີແດງ, ສີຂຽວ, ແລະສີຟ້າ.
fmcb_la_rx_p_9	ປ້ອນຂໍ້ມູນ	1	ກວດພົບພະລັງງານ HDMI RX +5V.
fmcb_la_rx_p_8	ຜົນຜະລິດ	1	ກວດພົບປລັກສຽບຮ້ອນ HDMI RX.
fmcb_la_rx_n_8	ປ້ອນຂໍ້ມູນ	1	HDMI RX I2C SDA ສໍາລັບ DDC ແລະ SCDC.
fmcb_la_tx_p_10	ປ້ອນຂໍ້ມູນ	1	HDMI RX I2C SCL ສໍາລັບ DDC ແລະ SCDC.
fmcb_la_tx_p_12	ປ້ອນຂໍ້ມູນ	1	ກວດພົບປລັກສຽບຮ້ອນ HDMI TX.
fmcb_la_tx_n_12	ປ້ອນຂໍ້ມູນ	1	HDMI I2C SDA ສໍາລັບ DDC ແລະ SCDC.
fmcb_la_rx_p_10	ປ້ອນຂໍ້ມູນ	1	HDMI I2C SCL ສໍາລັບ DDC ແລະ SCDC.
fmcb_la_tx_n_9	ປ້ອນຂໍ້ມູນ	1	HDMI I2C SDA ສໍາລັບການຄວບຄຸມ redriver.
fmcb_la_rx_p_11	ປ້ອນຂໍ້ມູນ	1	HDMI I2C SCL ສໍາລັບການຄວບຄຸມ redriver.
fmcb_la_tx_n_13	ຜົນຜະລິດ	1	HDMI TX +5V ໝາຍເຫດ: ໃຊ້ໄດ້ເມື່ອເທົ່ານັ້ນ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 9 ຖືກເລືອກ.

ຕາຕະລາງ 17. HDMI RX ສັນຍານລະດັບສູງສຸດ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດສັນຍານ
mgmt_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງລະບົບ (100 MHz).
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ການ​ປ້ອນ​ຂໍ້​ມູນ​ປັບ​ລະ​ບົບ​.
rx_tmds_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງ HDMI RX TMDS.
i2c_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງສໍາລັບການໂຕ້ຕອບ DDC ແລະ SCDC.

ໂມງ ແລະ ຣີເຊັດສັນຍານ
rxphy_cdr_refclk1	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງສໍາລັບໂມງອ້າງອີງ RX CDR 1. ຄວາມຖີ່ຂອງໂມງແມ່ນ 100 MHz.
rx_vid_clk	ຜົນຜະລິດ	1	ຜົນຜະລິດໂມງວິດີໂອ.
sys_init	ຜົນຜະລິດ	1	ການເລີ່ມຕົ້ນລະບົບເພື່ອຣີເຊັດລະບົບເມື່ອເປີດເຄື່ອງ.

RX Transceiver ແລະ IOPLL ສັນຍານ
rxpl_tmds_locked	ຜົນຜະລິດ	1	ຊີ້ບອກໂມງ TMDS IOPLL ຖືກລັອກ.
rxpl_frl_locked	ຜົນຜະລິດ	1	ຊີ້ບອກໂມງ FRL IOPLL ຖືກລັອກ.
rxphy_serial_data	ປ້ອນຂໍ້ມູນ	4	ຂໍ້ມູນ Serial HDMI ກັບ RX Native PHY.
rxphy_ພ້ອມ	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າ RX Native PHY ແມ່ນພ້ອມແລ້ວ.
rxphy_cal_busy_raw	ຜົນຜະລິດ	4	RX Native PHY calibration busy to the transceiver arbiter.
rxphy_cal_busy_gated	ປ້ອນຂໍ້ມູນ	4	ການ​ປັບ​ທຽບ​ສັນ​ຍານ​ບໍ່​ຫວ່າງ​ຈາກ arbiter transceiver ກັບ RX Native PHY.
rxphy_rcfg_slave_write	ປ້ອນຂໍ້ມູນ	4	ການປັບຄ່າເຄື່ອງຮັບສັນຍານຄືນໃໝ່ Avalon memory-mapped interface ຈາກ RX Native PHY ໄປຫາ transceiver arbiter.
rxphy_rcfg_slave_read	ປ້ອນຂໍ້ມູນ	4
rxphy_rcfg_slave_address	ປ້ອນຂໍ້ມູນ	40
rxphy_rcfg_slave_writedata	ປ້ອນຂໍ້ມູນ	128
rxphy_rcfg_slave_readdata	ຜົນຜະລິດ	128
rxphy_rcfg_slave_waitrequest	ຜົນຜະລິດ	4

ການຈັດການການຕັ້ງຄ່າ RX
rxphy_rcfg_busy	ຜົນຜະລິດ	1	RX Reconfiguration signal busy.
rx_tmds_freq	ຜົນຜະລິດ	24	ການວັດແທກຄວາມຖີ່ໂມງ HDMI RX TMDS (ໃນ 10 ms).
rx_tmds_freq_valid	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າການວັດແທກຄວາມຖີ່ໂມງ RX TMDS ແມ່ນຖືກຕ້ອງ.
rxphy_os	ຜົນຜະລິດ	1	oversampປັດ​ໄຈ​ຂອງ​ຕົນ​: •0: 1x ຫຼາຍກວ່າampລີງ • 1:5× oversampລີງ
rxphy_rcfg_master_write	ຜົນຜະລິດ	1	ການຈັດການການຕັ້ງຄ່າ RX ຄືນໃໝ່ Avalon memory-mapped interface ກັບ transceiver arbiter.
rxphy_rcfg_master_read	ຜົນຜະລິດ	1
rxphy_rcfg_master_address	ຜົນຜະລິດ	12
rxphy_rcfg_master_writedata	ຜົນຜະລິດ	32
rxphy_rcfg_master_readdata	ປ້ອນຂໍ້ມູນ	32
rxphy_rcfg_master_waitrequest	ປ້ອນຂໍ້ມູນ	1

ສັນຍານ HDMI RX Core
rx_vid_clk_locked	ປ້ອນຂໍ້ມູນ	1	ຊີ້ໃຫ້ເຫັນວ່າ vid_clk ມີຄວາມຫມັ້ນຄົງ.
rxcore_frl_rate	ຜົນຜະລິດ	4	ຊີ້ໃຫ້ເຫັນອັດຕາ FRL ທີ່ RX core ກໍາລັງແລ່ນ. • 0: ໂໝດເດີມ (TMDS) • 1: 3 Gbps 3 ເລນ • 2: 6 Gbps 4 ເລນ • 3: 6 Gbps 4 ເລນ • 4: 8 Gbps 4 ເລນ • 5: 10 Gbps 4 ເລນ • 6: 12 Gbps 4 ເລນ • 7-15: ສະຫງວນໄວ້
rxcore_frl_locked	ຜົນຜະລິດ	4	ແຕ່ລະບິດຊີ້ໃຫ້ເຫັນເສັ້ນທາງສະເພາະທີ່ບັນລຸ FRL lock. FRL ຖືກລັອກເມື່ອຫຼັກ RX ປະຕິບັດການສອດຄ່ອງ, deskew, ແລະບັນລຸການລັອກເສັ້ນທາງຢ່າງສໍາເລັດຜົນ. • ສຳລັບໂໝດ 3 ເລນ, ການລັອກເລນແມ່ນບັນລຸໄດ້ເມື່ອຫຼັກ RX ໄດ້ຮັບ Scrambler Reset (SR) ຫຼື Start-Super-Block (SSB) ສໍາລັບທຸກໆ 680 FRL ຕົວອັກສອນຢ່າງໜ້ອຍ 3 ເທື່ອ. • ສຳລັບໂໝດ 4 ເລນ, ການລັອກເລນແມ່ນບັນລຸໄດ້ເມື່ອຫຼັກ RX ໄດ້ຮັບ Scrambler Reset (SR) ຫຼື Start-Super-Block (SSB) ສໍາລັບທຸກໆ 510 FRL ຕົວອັກສອນຢ່າງໜ້ອຍ 3 ເທື່ອ.
rxcore_frl_ffe_levels	ຜົນຜະລິດ	4	ກົງກັບບິດ FFE_level ໃນ SCDC 0x31 register bit [7:4] ໃນຫຼັກ RX.
rxcore_frl_flt_ພ້ອມແລ້ວ	ປ້ອນຂໍ້ມູນ	1	ຢືນຢັນເພື່ອຊີ້ບອກ RX ແມ່ນກຽມພ້ອມສໍາລັບຂະບວນການຝຶກອົບຮົມການເຊື່ອມຕໍ່ເລີ່ມຕົ້ນ. ເມື່ອຢືນຢັນ, FLT_ready bit ໃນທະບຽນ SCDC 0x40 bit 6 ຖືກຢືນຢັນເຊັ່ນກັນ.
rxcore_frl_src_test_config	ປ້ອນຂໍ້ມູນ	8	ລະບຸການຕັ້ງຄ່າການທົດສອບແຫຼ່ງ. ຄ່າຖືກຂຽນລົງໃນທະບຽນ SCDC Test Configuration register ໃນ SCDC register 0x35.
rxcore_tbcr	ຜົນຜະລິດ	1	ຊີ້ບອກອັດຕາສ່ວນ TMDS ກັບໂມງ; ເທົ່າກັບການລົງທະບຽນ TMDS_Bit_Clock_Ratio ໃນທະບຽນ SCDC 0x20 bit 1. • ເມື່ອແລ່ນຢູ່ໃນໂໝດ HDMI 2.0, ບິດນີ້ຖືກຢືນຢັນ. ຊີ້ບອກອັດຕາບິດຂອງ TMDS ກັບໂມງຂອງ 40:1. • ເມື່ອແລ່ນຢູ່ໃນ HDMI 1.4b, ບິດນີ້ບໍ່ໄດ້ຖືກຢືນຢັນ. ຊີ້ບອກອັດຕາບິດຂອງ TMDS ກັບໂມງຂອງ 10:1. • ບິດນີ້ບໍ່ໄດ້ໃຊ້ສຳລັບໂໝດ FRL.
rxcore_scrambler_enable	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າຂໍ້ມູນທີ່ໄດ້ຮັບແມ່ນ scrambled; ກົງກັບພາກສະຫນາມ Scrambling_Enable ໃນ SCDC ລົງທະບຽນ 0x20 bit 0.
rxcore_audio_de	ຜົນຜະລິດ	1	ການໂຕ້ຕອບສຽງຫຼັກ HDMI RX ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
rxcore_audio_data	ຜົນຜະລິດ	256
rxcore_audio_info_ai	ຜົນຜະລິດ	48

rxcore_audio_N	ຜົນຜະລິດ	20
rxcore_audio_CTS	ຜົນຜະລິດ	20
rxcore_audio_metadata	ຜົນຜະລິດ	165
rxcore_audio_format	ຜົນຜະລິດ	5
rxcore_aux_pkt_data	ຜົນຜະລິດ	72	ການໂຕ້ຕອບຕົວຊ່ວຍຫຼັກຂອງ HDMI RX ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
rxcore_aux_pkt_addr	ຜົນຜະລິດ	6
rxcore_aux_pkt_wr	ຜົນຜະລິດ	1
rxcore_aux_data	ຜົນຜະລິດ	72
rxcore_aux_sop	ຜົນຜະລິດ	1
rxcore_aux_eop	ຜົນຜະລິດ	1
rxcore_aux_valid	ຜົນຜະລິດ	1
rxcore_aux_error	ຜົນຜະລິດ	1
rxcore_gcp	ຜົນຜະລິດ	6	ສັນຍານດ້ານຂ້າງ HDMI RX ຫຼັກ ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
rxcore_info_avi	ຜົນຜະລິດ	123
rxcore_info_vsi	ຜົນຜະລິດ	61
rxcore_locked	ຜົນຜະລິດ	1	ພອດວິດີໂອຫຼັກ HDMI RX ໝາຍເຫດ: ນ = pixels ຕໍ່ໂມງ ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
rxcore_vid_data	ຜົນຜະລິດ	N*48
rxcore_vid_vsync	ຜົນຜະລິດ	N
rxcore_vid_hsync	ຜົນຜະລິດ	N
rxcore_vid_de	ຜົນຜະລິດ	N
rxcore_vid_valid	ຜົນຜະລິດ	1
rxcore_vid_lock	ຜົນຜະລິດ	1
rxcore_mode	ຜົນຜະລິດ	1	ການຄວບຄຸມຫຼັກ HDMI RX ແລະພອດສະຖານະ. ໝາຍເຫດ: ນ = ສັນຍາລັກຕໍ່ໂມງ ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
rxcore_ctrl	ຜົນຜະລິດ	N*6
rxcore_color_depth_sync	ຜົນຜະລິດ	2
hdmi_5v_detect	ປ້ອນຂໍ້ມູນ	1	HDMI RX 5V ກວດພົບ ແລະກວດຫາປລັກສຽບໄຟ. ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
hdmi_rx_hpd	ຜົນຜະລິດ	1
rx_hpd_trigger	ປ້ອນຂໍ້ມູນ	1

I2C ສັນຍານ
hdmi_rx_i2c_sda	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບ HDMI RX DDC ແລະ SCDC.
hdmi_rx_i2c_scl	ປ້ອນຂໍ້ມູນ	1

RX EDID RAM ສັນຍານ
edid_ram_access	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບການເຂົ້າເຖິງ HDMI RX EDID RAM.

edid_ram_address	ປ້ອນຂໍ້ມູນ	8	ຢືນຢັນ edid_ram_access ເມື່ອທ່ານຕ້ອງການຂຽນ ຫຼືອ່ານຈາກ EDID RAM, ຖ້າບໍ່ດັ່ງນັ້ນສັນຍານນີ້ຄວນຈະຖືກຮັກສາໄວ້ຕໍ່າ. ເມື່ອທ່ານຢືນຢັນ edid_ram_access, ສັນຍານ hotplug ຈະເຊົາອະນຸຍາດໃຫ້ຂຽນ ຫຼືອ່ານໃສ່ EDID RAM. ເມື່ອການເຂົ້າເຖິງ EDID RAM ສໍາເລັດ, ທ່ານຄວນປະຕິເສດ edid_ram_assess ແລະສັນຍານ hotplug ຢືນຢັນ. ແຫຼ່ງທີ່ມາຈະອ່ານ EDID ໃໝ່ເນື່ອງຈາກການປິດສັນຍານຂອງປລັກສຽບໄຟ.
edid_ram_write	ປ້ອນຂໍ້ມູນ	1
edid_ram_read	ປ້ອນຂໍ້ມູນ	1
edid_ram_readdata	ຜົນຜະລິດ	8
edid_ram_writedata	ປ້ອນຂໍ້ມູນ	8
edid_ram_waitrequest	ຜົນຜະລິດ	1

ຕາຕະລາງ 18.HDMI TX ສັນຍານລະດັບສູງສຸດ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດສັນຍານ
mgmt_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງລະບົບ (100 MHz).
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ການ​ປ້ອນ​ຂໍ້​ມູນ​ປັບ​ລະ​ບົບ​.
tx_tmds_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງ HDMI RX TMDS.
txfpl_refclk1	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງສຳລັບໂມງອ້າງອີງ TX PLL 1. ຄວາມຖີ່ຂອງໂມງແມ່ນ 100 MHz.
tx_vid_clk	ຜົນຜະລິດ	1	ຜົນຜະລິດໂມງວິດີໂອ.
tx_frl_clk	ຜົນຜະລິດ	1	ຜົນຜະລິດໂມງ FRL.
sys_init	ປ້ອນຂໍ້ມູນ	1	ການເລີ່ມຕົ້ນລະບົບເພື່ອຣີເຊັດລະບົບເມື່ອເປີດເຄື່ອງ.
tx_init_done	ປ້ອນຂໍ້ມູນ	1	ການເລີ່ມຕົ້ນ TX ເພື່ອຣີເຊັດບລັອກການຈັດການການຕັ້ງຄ່າ TX ແລະການໂຕ້ຕອບການປັບຕັ້ງຄ່າຕົວຮັບໃໝ່.

TX Transceiver ແລະ IOPLL ສັນຍານ
txpll_frl_locked	ຜົນຜະລິດ	1	ຊີ້ບອກໂມງຄວາມໄວເຊື່ອມຕໍ່ ແລະໂມງ FRL IOPLL ຖືກລັອກ.
txfpl_locked	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າ TX PLL ຖືກລັອກ.
txphy_serial_data	ຜົນຜະລິດ	4	ຂໍ້ມູນ Serial HDMI ຈາກ TX Native PHY.
txphy_ພ້ອມ	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າ TX Native PHY ແມ່ນພ້ອມແລ້ວ.
txphy_cal_busy	ຜົນຜະລິດ	1	TX Native PHY calibration busy signal.
txphy_cal_busy_raw	ຜົນຜະລິດ	4	ການ​ປັບ​ທຽບ​ສັນ​ຍານ​ບໍ່​ຄ່ອຍ​ມີ​ເວ​ລາ​ກັບ arbiter transceiver​.
txphy_cal_busy_gated	ປ້ອນຂໍ້ມູນ	4	ການ​ປັບ​ທຽບ​ສັນ​ຍານ​ບໍ່​ຄ່ອຍ​ມີ​ເວ​ລາ​ຈາກ arbiter transceiver ກັບ TX Native PHY.
txphy_rcfg_busy	ຜົນຜະລິດ	1	ຊີ້ໃຫ້ເຫັນວ່າການປັບຄ່າ TX PHY ກໍາລັງດໍາເນີນຢູ່.
txphy_rcfg_slave_write	ປ້ອນຂໍ້ມູນ	4	ການປັບຄ່າເຄື່ອງຮັບສັນຍານຄືນໃໝ່ Avalon memory-mapped interface ຈາກ TX Native PHY ໄປຫາ transceiver arbiter.
txphy_rcfg_slave_read	ປ້ອນຂໍ້ມູນ	4
txphy_rcfg_slave_address	ປ້ອນຂໍ້ມູນ	40
txphy_rcfg_slave_writedata ປ້ອນຂໍ້ມູນ 128 txphy_rcfg_slave_readdata ຜົນຜະລິດ 128 txphy_rcfg_slave_waitrequest ຜົນຜະລິດ 4

ການຈັດການການຕັ້ງຄ່າ TX
tx_tmds_freq	ປ້ອນຂໍ້ມູນ	24	HDMI TX TMDS ຄ່າຄວາມຖີ່ໂມງ (ໃນ 10 ms).
tx_os	ຜົນຜະລິດ	2	oversampປັດ​ໄຈ​ຂອງ​ຕົນ​: • 0: 1x ຫຼາຍກວ່າampລີງ •1:2× ເກີນampລີງ •2: 8x ຫຼາຍກວ່າampລີງ
txphy_rcfg_master_write	ຜົນຜະລິດ	1	ການຈັດການການປັບຄ່າ TX ຂອງ Avalon memory-mapped interface ກັບ transceiver arbiter.
txphy_rcfg_master_read	ຜົນຜະລິດ	1
txphy_rcfg_master_address	ຜົນຜະລິດ	12
txphy_rcfg_master_writedata	ຜົນຜະລິດ	32
txphy_rcfg_master_readdata	ປ້ອນຂໍ້ມູນ	32
txphy_rcfg_master_waitrequest	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_done	ຜົນຜະລິດ	1	ຊີ້ໃຫ້ເຫັນວ່າຂະບວນການປັບຄ່າ TX ແມ່ນສໍາເລັດ.

ສັນຍານ HDMI TX Core
tx_vid_clk_locked	ປ້ອນຂໍ້ມູນ	1	ຊີ້ໃຫ້ເຫັນວ່າ vid_clk ມີຄວາມຫມັ້ນຄົງ.
txcore_ctrl	ປ້ອນຂໍ້ມູນ	N*6	ການໂຕ້ຕອບການຄວບຄຸມຫຼັກ HDMI TX. ໝາຍເຫດ: ນ = pixels ຕໍ່ໂມງ ອ້າງເຖິງ ການໂຕ້ຕອບແຫຼ່ງ ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
txcore_mode	ປ້ອນຂໍ້ມູນ	1
txcore_audio_de	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບສຽງຫຼັກ HDMI TX. ອ້າງເຖິງ ການໂຕ້ຕອບແຫຼ່ງ ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
txcore_audio_mute	ປ້ອນຂໍ້ມູນ	1
txcore_audio_data	ປ້ອນຂໍ້ມູນ	256
txcore_audio_info_ai	ປ້ອນຂໍ້ມູນ	49
txcore_audio_N	ປ້ອນຂໍ້ມູນ	20
txcore_audio_CTS	ປ້ອນຂໍ້ມູນ	20
txcore_audio_metadata	ປ້ອນຂໍ້ມູນ	166
txcore_audio_format	ປ້ອນຂໍ້ມູນ	5
txcore_aux_ພ້ອມ	ຜົນຜະລິດ	1	ການໂຕ້ຕອບຕົວຊ່ວຍຫຼັກ HDMI TX. ອ້າງເຖິງ ການໂຕ້ຕອບແຫຼ່ງ ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
txcore_aux_data	ປ້ອນຂໍ້ມູນ	72
txcore_aux_sop	ປ້ອນຂໍ້ມູນ	1
txcore_aux_eop	ປ້ອນຂໍ້ມູນ	1

txcore_aux_valid	ປ້ອນຂໍ້ມູນ	1
txcore_gcp	ປ້ອນຂໍ້ມູນ	6	ສັນຍານດ້ານຂ້າງຫຼັກ HDMI TX. ອ້າງເຖິງ ການໂຕ້ຕອບແຫຼ່ງ ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
txcore_info_avi	ປ້ອນຂໍ້ມູນ	123
txcore_info_vsi	ປ້ອນຂໍ້ມູນ	62
txcore_i2c_master_write	ປ້ອນຂໍ້ມູນ	1	TX I2C master Avalon ການໂຕ້ຕອບທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາກັບ I2C master ພາຍໃນຫຼັກ TX. ໝາຍເຫດ: ສັນຍານເຫຼົ່ານີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ໃນເວລາທີ່ທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ.
txcore_i2c_master_read	ປ້ອນຂໍ້ມູນ	1
txcore_i2c_master_address	ປ້ອນຂໍ້ມູນ	4
txcore_i2c_master_writedata	ປ້ອນຂໍ້ມູນ	32
txcore_i2c_master_readdata	ຜົນຜະລິດ	32
txcore_vid_data	ປ້ອນຂໍ້ມູນ	N*48	ຮູສຽບວິດີໂອຫຼັກ HDMI TX. ໝາຍເຫດ: ນ = pixels ຕໍ່ໂມງRef er ກັບ ການໂຕ້ຕອບແຫຼ່ງ ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
txcore_vid_vsync	ປ້ອນຂໍ້ມູນ	N
txcore_vid_hsync	ປ້ອນຂໍ້ມູນ	N
txcore_vid_de	ປ້ອນຂໍ້ມູນ	N
txcore_vid_ready	ຜົນຜະລິດ	1
txcore_vid_overflow	ຜົນຜະລິດ	1
txcore_vid_valid	ປ້ອນຂໍ້ມູນ	1
txcore_frl_rate	ປ້ອນຂໍ້ມູນ	4	SCDC ການໂຕ້ຕອບການລົງທະບຽນ.
txcore_frl_pattern	ປ້ອນຂໍ້ມູນ	16
txcore_frl_start	ປ້ອນຂໍ້ມູນ	1
txcore_scrambler_enable	ປ້ອນຂໍ້ມູນ	1
txcore_tbcr	ປ້ອນຂໍ້ມູນ	1

I2C ສັນຍານ
nios_tx_i2c_sda_in	ຜົນຜະລິດ	1	TX I2C Master interface ສໍາລັບ SCDC ແລະ DDC ຈາກໂປເຊດເຊີ Nios II ໄປຫາ buffer ຜົນຜະລິດ. ໝາຍເຫດ: ຖ້າທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ, ສັນຍານເຫຼົ່ານີ້ຈະຖືກວາງໄວ້ພາຍໃນຫຼັກ TX ແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.
nios_tx_i2c_scl_in	ຜົນຜະລິດ	1
nios_tx_i2c_sda_oe	ປ້ອນຂໍ້ມູນ	1
nios_tx_i2c_scl_oe	ປ້ອນຂໍ້ມູນ	1
nios_ti_i2c_sda_in	ຜົນຜະລິດ	1	ການໂຕ້ຕອບ TX I2C Master ຈາກໂປເຊດເຊີ Nios II ໄປຫາ buffer ຜົນຜະລິດເພື່ອຄວບຄຸມ TI redriver ໃນບັດລູກສາວ Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	ຜົນຜະລິດ	1
nios_ti_i2c_sda_oe	ປ້ອນຂໍ້ມູນ	1
nios_ti_i2c_scl_oe	ປ້ອນຂໍ້ມູນ	1
hdmi_tx_i2c_sda	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບ TX I2C ສໍາລັບການໂຕ້ຕອບ SCDC ແລະ DDC ຈາກບັຟເຟີຜົນຜະລິດໄປຫາຕົວເຊື່ອມຕໍ່ HDMI TX.
hdmi_tx_i2c_scl	ປ້ອນຂໍ້ມູນ	1
hdmi_tx_ti_i2c_sda	ປ້ອນຂໍ້ມູນ	1	TX I2C ເຊື່ອມຕໍ່ຈາກບັຟເຟີຜົນຜະລິດໄປຫາ TI redriver ໃນບັດລູກສາວ Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	ປ້ອນຂໍ້ມູນ	1

tx_hpd_req	ຜົນຜະລິດ	1	HDMI TX hotplug ກວດພົບສ່ວນຕິດຕໍ່.
hdmi_tx_hpd_n	ປ້ອນຂໍ້ມູນ	1

ຕາຕະລາງ 19. Transceiver Arbiter Signals

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ຄກ	ປ້ອນຂໍ້ມູນ	1	ໂມງປັບຄ່າ. ໂມງນີ້ຕ້ອງແບ່ງປັນໂມງດຽວກັນກັບບລັອກການຈັດການການຕັ້ງຄ່າຄືນໃໝ່.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດສັນຍານ. ຣີເຊັດນີ້ຕ້ອງແບ່ງປັນການຣີເຊັດດຽວກັນກັບບລັອກການຈັດການການຕັ້ງຄ່າຄືນໃໝ່.
rx_rcfg_en	ປ້ອນຂໍ້ມູນ	1	RX reconfiguration ເປີດໃຊ້ສັນຍານ.
tx_rcfg_en	ປ້ອນຂໍ້ມູນ	1	ການປັບຄ່າ TX ເປີດໃຊ້ສັນຍານ.
rx_rcfg_ch	ປ້ອນຂໍ້ມູນ	2	ຊີ້ບອກວ່າຊ່ອງໃດຈະຖືກປັບຄ່າຄືນໃໝ່ໃນຫຼັກ RX. ສັນຍານນີ້ຕ້ອງຢືນຢັນຢູ່ສະເໝີ.
tx_rcfg_ch	ປ້ອນຂໍ້ມູນ	2	ຊີ້ບອກວ່າຊ່ອງໃດຈະຖືກປັບຄ່າໃໝ່ໃນຫຼັກ TX. ສັນຍານນີ້ຕ້ອງຢືນຢັນຢູ່ສະເໝີ.
rx_reconfig_mgmt_write	ປ້ອນຂໍ້ມູນ	1	Reconfiguration Avalon memory-mapped interfaces from RX reconfiguration management.
rx_reconfig_mgmt_read	ປ້ອນຂໍ້ມູນ	1
rx_reconfig_mgmt_address	ປ້ອນຂໍ້ມູນ	10
rx_reconfig_mgmt_writedata	ປ້ອນຂໍ້ມູນ	32
rx_reconfig_mgmt_readdata	ຜົນຜະລິດ	32
rx_reconfig_mgmt_waitrequest	ຜົນຜະລິດ	1
tx_reconfig_mgmt_write	ປ້ອນຂໍ້ມູນ	1	Reconfiguration Avalon memory-mapped interfaces ຈາກການຈັດການການຕັ້ງຄ່າ TX.
tx_reconfig_mgmt_read	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_mgmt_address	ປ້ອນຂໍ້ມູນ	10
tx_reconfig_mgmt_writedata	ປ້ອນຂໍ້ມູນ	32
tx_reconfig_mgmt_readdata	ຜົນຜະລິດ	32
tx_reconfig_mgmt_waitrequest	ຜົນຜະລິດ	1
reconfig_write	ຜົນຜະລິດ	1	Reconfiguration Avalon memory-mapped interfaces to the transceiver.
reconfig_read	ຜົນຜະລິດ	1
reconfig_address	ຜົນຜະລິດ	10
reconfig_writedata	ຜົນຜະລິດ	32
rx_reconfig_readdata	ປ້ອນຂໍ້ມູນ	32
rx_reconfig_waitrequest	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_readdata	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_waitrequest	ປ້ອນຂໍ້ມູນ	1

rx_cal_busy	ປ້ອນຂໍ້ມູນ	1	ສັນຍານສະຖານະການປັບທຽບຈາກຕົວຮັບສັນຍານ RX.
tx_cal_busy	ປ້ອນຂໍ້ມູນ	1	ສັນຍານສະຖານະຂອງການປັບທຽບຈາກຕົວຮັບສັນຍານ TX.
rx_reconfig_cal_busy	ຜົນຜະລິດ	1	ສັນ​ຍານ​ສະ​ຖາ​ນະ​ການ​ປັບ​ທຽບ​ກັບ RX transceiver PHY reset ການ​ຄວບ​ຄຸມ​.
tx_reconfig_cal_busy	ຜົນຜະລິດ	1	ສັນຍານສະຖານະຂອງການປັບທຽບຈາກຕົວຮັບສັນຍານ TX PHY ຄວບຄຸມການຣີເຊັດ.

ຕາຕະລາງ 20. RX-TX Link Signals

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
vid_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງວິດີໂອ HDMI.
rx_vid_lock	ປ້ອນຂໍ້ມູນ	3	ຊີ້ບອກສະຖານະການລັອກວິດີໂອ HDMI RX.
rx_vid_valid	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບວິດີໂອ HDMI RX.
rx_vid_de	ປ້ອນຂໍ້ມູນ	N
rx_vid_hsync	ປ້ອນຂໍ້ມູນ	N
rx_vid_vsync	ປ້ອນຂໍ້ມູນ	N
rx_vid_data	ປ້ອນຂໍ້ມູນ	N*48
rx_aux_eop	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບຊ່ວຍ HDMI RX.
rx_aux_sop	ປ້ອນຂໍ້ມູນ	1
rx_aux_ຖືກຕ້ອງ	ປ້ອນຂໍ້ມູນ	1
rx_aux_data	ປ້ອນຂໍ້ມູນ	72
tx_vid_de	ຜົນຜະລິດ	N	ການໂຕ້ຕອບວິດີໂອ HDMI TX. ໝາຍເຫດ: ນ = pixels ຕໍ່ໂມງ
tx_vid_hsync	ຜົນຜະລິດ	N
tx_vid_vsync	ຜົນຜະລິດ	N
tx_vid_data	ຜົນຜະລິດ	N*48
tx_vid_valid	ຜົນຜະລິດ	1
tx_vid_ພ້ອມ	ປ້ອນຂໍ້ມູນ	1
tx_aux_eop	ຜົນຜະລິດ	1	ການໂຕ້ຕອບຊ່ວຍ HDMI TX.
tx_aux_sop	ຜົນຜະລິດ	1
tx_aux_ຖືກຕ້ອງ	ຜົນຜະລິດ	1
tx_aux_data	ຜົນຜະລິດ	72
tx_aux_ພ້ອມ	ປ້ອນຂໍ້ມູນ	1

ຕາຕະລາງ 21. ສັນຍານລະບົບຜູ້ອອກແບບເວທີ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
cpu_clk_in_clk_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງ CPU.
cpu_rst_in_reset_reset	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດ CPU.

edid_ram_slave_translator_avalon_anti_slave_0_ທີ່ຢູ່	ຜົນຜະລິດ	8	EDID RAM ການໂຕ້ຕອບການເຂົ້າເຖິງ.
edid_ram_slave_translator_avalon_anti_slave_0_write	ຜົນຜະລິດ	1
edid_ram_slave_translator_avalon_anti_slave_0_ອ່ານ	ຜົນຜະລິດ	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	ປ້ອນຂໍ້ມູນ	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	ຜົນຜະລິດ	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	ປ້ອນຂໍ້ມູນ	1
hdmi_i2c_master_i2c_serial_sda_in	ປ້ອນຂໍ້ມູນ	1	I2C Master interfaces ຈາກໂປເຊດເຊີ Nios II ໄປຫາ buffer ຜົນຜະລິດສໍາລັບການຄວບຄຸມ DDC ແລະ SCDC.
hdmi_i2c_master_i2c_serial_scl_in	ປ້ອນຂໍ້ມູນ	1
hdmi_i2c_master_i2c_serial_sda_oe	ຜົນຜະລິດ	1
hdmi_i2c_master_i2c_serial_scl_oe	ຜົນຜະລິດ	1
redriver_i2c_master_i2c_serial_sda_in	ປ້ອນຂໍ້ມູນ	1	I2C Master interfaces ຈາກໂປເຊດເຊີ Nios II ໄປຫາ buffer ຜົນຜະລິດສໍາລັບການຕັ້ງຄ່າການຕັ້ງຄ່າ TI redriver.
redriver_i2c_master_i2c_serial_scl_in	ປ້ອນຂໍ້ມູນ	1
redriver_i2c_master_i2c_serial_sda_oe	ຜົນຜະລິດ	1
redriver_i2c_master_i2c_serial_scl_oe	ຜົນຜະລິດ	1
pio_in0_external_connection_export	ປ້ອນຂໍ້ມູນ	32	ການໂຕ້ຕອບການປ້ອນຂໍ້ມູນແບບຂະຫນານ. • ບິດ 0: ເຊື່ອມຕໍ່ກັບສັນຍານ user_dipsw ເພື່ອຄວບຄຸມໂໝດຜ່ານ EDID. •Bit 1: ການຮ້ອງຂໍ TX HPD •ບິດ 2: ເຄື່ອງຮັບສັນຍານ TX ພ້ອມແລ້ວ •Bits 3: ການປັບຄ່າ TX ສຳເລັດແລ້ວ •Bits 4–7: ສະຫງວນໄວ້ • Bits 8–11: ອັດຕາ RX FRL • Bit 12: ອັດຕາສ່ວນໂມງບິດ RX TMDS • ບິດ 13–16: RX FRL ຖືກລັອກ • Bits 17–20: ລະດັບ RX FFE • ບິດ 21: ລັອກການຈັດຮຽງ RX ແລ້ວ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
			•Bit 22: ລັອກວິດີໂອ RX • Bit 23: ຜູ້ໃຊ້ກົດປຸ່ມ 2 ເພື່ອອ່ານການລົງທະບຽນ SCDC ຈາກອ່າງລ້າງພາຍນອກ •Bits 24–31: ສະຫງວນໄວ້
pio_out0_external_connection_export	ຜົນຜະລິດ	32	ການໂຕ້ຕອບການປ້ອນຂໍ້ມູນແບບຂະຫນານ. •Bit 0: ການຮັບຮູ້ TX HP •Bit 1: ການເລີ່ມຕົ້ນ TX ສຳເລັດແລ້ວ • ບິດ 2–7: ສະຫງວນໄວ້ • ບິດ 8–11: ອັດຕາ TX FRL •Bits 12–27: ຮູບແບບການຝຶກອົບຮົມການເຊື່ອມໂຍງ TX FRL • Bit 28: TX FRL ເລີ່ມ • ບິດ 29–31: ສະຫງວນໄວ້
pio_out1_external_connection_export	ຜົນຜະລິດ	32	ການໂຕ້ຕອບການປ້ອນຂໍ້ມູນແບບຂະຫນານ. • ບິດ 0: ການເຂົ້າເຖິງ RX EDID RAM • Bit 1: RX FLT ພ້ອມແລ້ວ • ບິດ 2–7: ສະຫງວນໄວ້ • Bits 8–15: ການກຳນົດຄ່າການທົດສອບແຫຼ່ງ RX FRL •Bits 16–31: ສະຫງວນໄວ້

2.1. 1. ອອກແບບພາລາມິເຕີ RTL
ໃຊ້ຕົວກໍານົດການ HDMI TX ແລະ RX Top RTL ເພື່ອປັບແຕ່ງການອອກແບບ exampເລ.
ສ່ວນໃຫຍ່ຂອງຕົວກໍານົດການອອກແບບແມ່ນມີຢູ່ໃນ ການອອກແບບ Example ແຖບຂອງຕົວແກ້ໄຂພາລາມິເຕີ HDMI Intel FPGA IP. ທ່ານຍັງສາມາດປ່ຽນການອອກແບບ example ການຕັ້ງຄ່າທີ່ທ່ານເຮັດໃນຕົວແກ້ໄຂພາລາມິເຕີຜ່ານຕົວກໍານົດການ RTL.
ຕາຕະລາງ 22. HDMI RX ຕົວກໍານົດການເທິງ

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
SUPPORT_DEEP_COLOR	• 0: ບໍ່ມີສີເລິກ • : ສີເລິກ	ກຳນົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດຮູບແບບສີເລິກໄດ້ຫຼືບໍ່.
SUPPORT_AUXILIARY	• 0: ບໍ່ມີ AUX •1: AUX	ກຳນົດວ່າມີການເຂົ້າລະຫັດຊ່ອງຊ່ວຍຫຼືບໍ່.
SYMBOLS_PER_CLOCK	8	ຮອງຮັບ 8 ສັນຍາລັກຕໍ່ໂມງສຳລັບອຸປະກອນ Intel Arria 10.
SUPPORT_AUDIO	• 0: ບໍ່ມີສຽງ • 1: ສຽງ	ກໍານົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດສຽງໄດ້.

EDID_RAM_ADDR_WIDTH	8 (ຄ່າເລີ່ມຕົ້ນ)	ບັນທຶກພື້ນຖານ 2 ຂອງຂະຫນາດ EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: ບໍ່ໄດ້ຕັ້ງເປົ້າໝາຍໃສ່ບັດລູກສາວ Bitec HDMI •4: ຮອງຮັບ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 4 •6: ກຳນົດເປົ້າໝາຍການດັດແກ້ບັດລູກສາວຂອງ Bitec HDMI 6 • 11: ກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 11 (ຄ່າເລີ່ມຕົ້ນ)	ລະບຸການແກ້ໄຂບັດລູກສາວ Bitec HDMI ທີ່ໃຊ້. ເມື່ອທ່ານປ່ຽນການດັດແກ້, ການອອກແບບອາດຈະປ່ຽນຊ່ອງຮັບສັນຍານ ແລະປ່ຽນຂົ້ວຕາມຄວາມຕ້ອງການຂອງບັດລູກສາວ Bitec HDMI. ຖ້າທ່ານຕັ້ງພາລາມິເຕີ BITEC_DAUGHTER_CARD_REV ເປັນ 0, ການອອກແບບບໍ່ມີການປ່ຽນແປງໃດໆຕໍ່ກັບຊ່ອງຮັບສັນຍານ ແລະຂົ້ວ.
POLARITY_INVERSION	• 0: ຂົ້ວຂົ້ວ • 1: ຢ່າປີ້ນຂົ້ວ	ຕັ້ງພາລາມິເຕີນີ້ເປັນ 1 ເພື່ອປ່ຽນຄ່າຂອງແຕ່ລະບິດຂອງຂໍ້ມູນປ້ອນຂໍ້ມູນ. ການຕັ້ງຄ່າພາລາມິເຕີນີ້ເປັນ 1 ມອບໝາຍ 4'b1111 ໃຫ້ກັບພອດ rx_polinv ຂອງຕົວຮັບສັນຍານ RX.

ຕາຕະລາງ 23. HDMI TX ຕົວກໍານົດການເທິງ

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
USE_FPLL	1	ຮອງຮັບ fPLL ເປັນ TX PLL ສໍາລັບອຸປະກອນ Intel Arria 10 ເທົ່ານັ້ນ. ຕັ້ງພາລາມິເຕີນີ້ເປັນ 1 ສະເໝີ.
SUPPORT_DEEP_COLOR	•0: ບໍ່ມີສີເລິກ • 1: ສີເລິກ	ກຳນົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດຮູບແບບສີເລິກໄດ້ຫຼືບໍ່.
SUPPORT_AUXILIARY	• 0: ບໍ່ມີ AUX • 1: AUX	ກຳນົດວ່າມີການເຂົ້າລະຫັດຊ່ອງຊ່ວຍຫຼືບໍ່.
SYMBOLS_PER_CLOCK	8	ຮອງຮັບ 8 ສັນຍາລັກຕໍ່ໂມງສຳລັບອຸປະກອນ Intel Arria 10.
SUPPORT_AUDIO	• 0: ບໍ່ມີສຽງ • 1: ສຽງ	ກໍານົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດສຽງໄດ້.
BITEC_DAUGHTER_CARD_REV	• 0: ບໍ່ໄດ້ຕັ້ງເປົ້າໝາຍໃສ່ບັດລູກສາວ Bitec HDMI • 4: ຮອງຮັບ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 4 • 6: ການກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 6 • 11: ກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 11 (ຄ່າເລີ່ມຕົ້ນ)	ລະບຸການແກ້ໄຂບັດລູກສາວ Bitec HDMI ທີ່ໃຊ້. ເມື່ອທ່ານປ່ຽນການດັດແກ້, ການອອກແບບອາດຈະປ່ຽນຊ່ອງຮັບສັນຍານ ແລະປ່ຽນຂົ້ວຕາມຄວາມຕ້ອງການຂອງບັດລູກສາວ Bitec HDMI. ຖ້າທ່ານຕັ້ງພາລາມິເຕີ BITEC_DAUGHTER_CARD_REV ເປັນ 0, ການອອກແບບບໍ່ມີການປ່ຽນແປງໃດໆຕໍ່ກັບຊ່ອງຮັບສັນຍານ ແລະຂົ້ວ.
POLARITY_INVERSION	• 0: ຂົ້ວຂົ້ວ • 1: ຢ່າປີ້ນຂົ້ວ	ຕັ້ງພາລາມິເຕີນີ້ເປັນ 1 ເພື່ອປ່ຽນຄ່າຂອງແຕ່ລະບິດຂອງຂໍ້ມູນປ້ອນຂໍ້ມູນ. ການຕັ້ງຄ່າພາລາມິເຕີນີ້ເປັນ 1 ມອບໝາຍ 4'b1111 ໃຫ້ກັບພອດ tx_polinv ຂອງເຄື່ອງຮັບສັນຍານ TX.

2.12. ການຕັ້ງຄ່າຮາດແວ
ການອອກແບບທີ່ເປີດໃຊ້ HDMI FRL example ແມ່ນ HDMI 2.1 ມີຄວາມສາມາດແລະປະຕິບັດການສາທິດ loopthrough ສໍາລັບການຖ່າຍທອດວິດີໂອ HDMI ມາດຕະຖານ.
ເພື່ອດໍາເນີນການທົດສອບຮາດແວ, ເຊື່ອມຕໍ່ອຸປະກອນທີ່ເປີດໃຊ້ HDMI—ເຊັ່ນ: ກາດກຣາບຟິກທີ່ມີສ່ວນຕິດຕໍ່ HDMI—ກັບຊ່ອງສຽບ HDMI. ການອອກແບບສະຫນັບສະຫນູນທັງ HDMI 2.1 ຫຼື HDMI 2.0/1.4b ແຫຼ່ງແລະບ່ອນຫລົ້ມຈົມ.

1. ອ່າງ HDMI ຖອດລະຫັດຜອດເຂົ້າໄປໃນສະຕຣີມວິດີໂອມາດຕະຖານ ແລະສົ່ງໄປທີ່ຫຼັກການກູ້ຂໍ້ມູນໂມງ.
2. ຫຼັກ HDMI RX ຖອດລະຫັດວິດີໂອ, ຕົວຊ່ວຍ, ແລະຂໍ້ມູນສຽງໃຫ້ຖືກຫມຸນຄືນໃນຂະໜານກັບຫຼັກ HDMI TX ຜ່ານ DCFIFO.
3. ພອດແຫຼ່ງ HDMI ຂອງບັດລູກສາວ FMC ສົ່ງຮູບພາບໄປຍັງຈໍພາບ.

ໝາຍເຫດ:
ຖ້າທ່ານຕ້ອງການໃຊ້ກະດານພັດທະນາ Intel FPGA ອື່ນ, ທ່ານຕ້ອງປ່ຽນການກໍາຫນົດອຸປະກອນແລະການມອບຫມາຍ pin. ການຕັ້ງຄ່າອະນາລັອກຕົວຮັບສັນຍານແມ່ນທົດສອບສໍາລັບຊຸດພັດທະນາ Intel Arria 10 FPGA ແລະບັດລູກສາວ Bitec HDMI 2.1. ທ່ານ​ສາ​ມາດ​ປັບ​ປຸງ​ແກ້​ໄຂ​ການ​ຕັ້ງ​ຄ່າ​ສໍາ​ລັບ​ຄະ​ນະ​ຂອງ​ທ່ານ​ເອງ​.
ຕາຕະລາງ 24. on-board Push Button and User LED Functions

ປຸ່ມກົດ / LED	ຟັງຊັນ
cpu_resetn	ກົດຫນຶ່ງຄັ້ງເພື່ອດໍາເນີນການປັບລະບົບ.
user_dipsw	ສະຫຼັບ DIP ທີ່ກຳນົດໂດຍຜູ້ໃຊ້ເພື່ອສະຫຼັບໂໝດຜ່ານ. •OFF (ຕໍາແຫນ່ງເລີ່ມຕົ້ນ) = ຜ່ານ HDMI RX ໃນ FPGA ໄດ້ຮັບ EDID ຈາກອ່າງລ້າງພາຍນອກແລະນໍາສະເຫນີມັນກັບແຫຼ່ງພາຍນອກທີ່ມັນເຊື່ອມຕໍ່. • ON = ທ່ານອາດຈະຄວບຄຸມອັດຕາ FRL ສູງສຸດ RX ຈາກ Nios II terminal. ຄໍາສັ່ງດັດແກ້ RX EDID ໂດຍການຈັດການຄ່າອັດຕາ FRL ສູງສຸດ. ເບິ່ງການດໍາເນີນການອອກແບບໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນໃນຫນ້າ 33 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການກໍານົດອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ.
user_pb[0]	ກົດຄັ້ງດຽວເພື່ອສະຫຼັບສັນຍານ HPD ໄປຫາແຫຼ່ງ HDMI ມາດຕະຖານ.
user_pb[1]	ສະຫງວນໄວ້.
user_pb[2]	ກົດຄັ້ງດຽວເພື່ອອ່ານການລົງທະບຽນ SCDC ຈາກບ່ອນຫລົ້ມຈົມທີ່ເຊື່ອມຕໍ່ກັບ TX ຂອງບັດລູກສາວ Bitec HDMI 2.1 FMC. ໝາຍເຫດ: ເພື່ອເປີດໃຊ້ການອ່ານ, ທ່ານຕ້ອງຕັ້ງ DEBUG_MODE ເປັນ 1 ໃນຊອບແວ.
USER_LED[0]	RX TMDS ໂມງ PLL ສະຖານະລັອກ. •0 = ປົດລັອກ • 1 = ລັອກ
USER_LED[1]	RX transceiver ສະຖານະກຽມພ້ອມ. •0 = ບໍ່ພ້ອມ • 1 = ພ້ອມ
USER_LED[2]	RX ເຊື່ອມຕໍ່ຄວາມໄວໂມງ PLL, ແລະວິດີໂອ RX ແລະ FRL ໂມງ PLL ສະຖານະການລັອກ. • 0 = ໜຶ່ງໃນໂມງ RX PLL ຖືກປົດລັອກ • 1 = ທັງສອງໂມງ RX PLLs ຖືກລັອກ
USER_LED[3]	ການຈັດຮຽງຫຼັກ RX HDMI ແລະສະຖານະລັອກຂອງໜ້າຕ່າງ. • 0 = ຢ່າງໜ້ອຍ 1 ຊ່ອງຖືກປົດລັອກ • 1 = ຊ່ອງທັງຫມົດຖືກລັອກ
USER_LED[4]	ສະຖານະການລັອກວິດີໂອ RX HDMI. • 0 = ປົດລັອກ • 1 = ລັອກ
USER_LED[5]	TX link speedclock PLL, ແລະ TX video ແລະ FRL ໂມງ PLL lock status. •0 = ໜຶ່ງໃນໂມງ TX PLL ຖືກປົດລັອກ • 1 = ທັງສອງໂມງ TX PLLs ຖືກລັອກ
USER_LED[6] USER_LED[7]	TX ສະຖານະພ້ອມແລ້ວ. • 0 = ບໍ່ພ້ອມ • 1 = ພ້ອມ TX link ສະຖານະການຝຶກອົບຮົມ. • 0 = ລົ້ມເຫລວ • 1 = ຜ່ານ

2.13. Simulation Testbench
ການທົດລອງ simulation simulates HDMI TX serial loopback ກັບຫຼັກ RX.
ໝາຍເຫດ:
ເຄື່ອງທົດສອບ simulation ນີ້ບໍ່ຖືກຮອງຮັບສໍາລັບການອອກແບບທີ່ມີພາລາມິເຕີ Include I2C ເປີດໃຊ້ງານ.
ຮູບທີ 19. HDMI Intel FPGA IP Simulation Testbench Block Diagramຕາຕະລາງ 25. ອົງປະກອບ Testbench

ອົງປະກອບ	ລາຍລະອຽດ
ວິດີໂອ TPG	ເຄື່ອງສ້າງຮູບແບບການທົດສອບວິດີໂອ (TPG) ສະຫນອງການກະຕຸ້ນວິດີໂອ.
ສຽງ S.ample Gen	ສຽງ sample generator ສະຫນອງສຽງ sample ກະຕຸ້ນ. ເຄື່ອງກໍາເນີດໄຟຟ້າສ້າງຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນເພື່ອສົ່ງຜ່ານຊ່ອງທາງສຽງ.
Aux Sample Gen	aux sample generator ສະຫນອງການຊ່ວຍເຫຼືອ sample ກະຕຸ້ນ. ເຄື່ອງກໍາເນີດໄຟຟ້າຈະສ້າງຂໍ້ມູນຄົງທີ່ທີ່ຈະສົ່ງອອກຈາກເຄື່ອງສົ່ງ.

ການກວດສອບ CRC	ຕົວກວດສອບນີ້ກວດສອບວ່າຄວາມຖີ່ຂອງໂມງຮັບຜ່ານ TX transceiver ກົງກັບອັດຕາຂໍ້ມູນທີ່ຕ້ອງການ.
ກວດສອບຂໍ້ມູນສຽງ	ການກວດສອບຂໍ້ມູນສຽງປຽບທຽບວ່າຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນແມ່ນໄດ້ຮັບ ແລະຖອດລະຫັດຢ່າງຖືກຕ້ອງຫຼືບໍ່.
ການກວດສອບຂໍ້ມູນ Aux	ການກວດສອບຂໍ້ມູນ aux ປຽບທຽບວ່າຂໍ້ມູນ aux ຄາດວ່າຈະໄດ້ຮັບ ແລະຖອດລະຫັດຢ່າງຖືກຕ້ອງຢູ່ດ້ານຜູ້ຮັບຫຼືບໍ່.

HDMI simulation testbench ເຮັດການທົດສອບການຢັ້ງຢືນດັ່ງຕໍ່ໄປນີ້:

ຄຸນສົມບັດ HDMI	ການຢັ້ງຢືນ
ຂໍ້ມູນວິດີໂອ	• testbench ປະຕິບັດການກວດສອບ CRC ໃນວິດີໂອຂາເຂົ້າແລະຜົນຜະລິດ. • ມັນກວດສອບຄ່າ CRC ຂອງຂໍ້ມູນທີ່ສົ່ງຕໍ່ກັບ CRC ທີ່ຄິດໄລ່ໃນຂໍ້ມູນວິດີໂອທີ່ໄດ້ຮັບ. • testbench ຫຼັງຈາກນັ້ນດໍາເນີນການກວດສອບຫຼັງຈາກກວດພົບ 4 ສັນຍານ V-SYNC ທີ່ຫມັ້ນຄົງຈາກເຄື່ອງຮັບ.
ຂໍ້ມູນຊ່ວຍ	• aux sample generator ສ້າງຂໍ້ມູນຄົງທີ່ທີ່ຈະສົ່ງອອກຈາກເຄື່ອງສົ່ງສັນຍານ. • ຢູ່ດ້ານຜູ້ຮັບ, ເຄື່ອງກໍາເນີດໄຟຟ້າຈະປຽບທຽບວ່າຂໍ້ມູນການຊ່ວຍເຫຼືອທີ່ຄາດວ່າຈະໄດ້ຮັບ ແລະຖອດລະຫັດຖືກຕ້ອງຫຼືບໍ່.
ຂໍ້ມູນສຽງ	•​ສຽງ sample generator ສ້າງຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນທີ່ຈະສົ່ງຜ່ານຊ່ອງທາງສຽງ. • ຢູ່ດ້ານຜູ້ຮັບ, ຕົວກວດສອບຂໍ້ມູນສຽງຈະກວດສອບ ແລະ ປຽບທຽບວ່າຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນແມ່ນໄດ້ຮັບ ແລະຖອດລະຫັດຢ່າງຖືກຕ້ອງຫຼືບໍ່.

ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# ຜ່ານ simulation
ຕາຕະລາງ 26. HDMI Intel FPGA IP Design Example ສະຫນັບສະຫນູນ Simulators

ເຄື່ອງຈຳລອງ	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ແມ່ນແລ້ວ	ແມ່ນແລ້ວ
VCS/VCS MX	ແມ່ນແລ້ວ	ແມ່ນແລ້ວ
Riviera-PRO	ແມ່ນແລ້ວ	ແມ່ນແລ້ວ
Xcelium ຂະຫນານ	ແມ່ນແລ້ວ	ບໍ່

2.14. ຂໍ້ຈໍາກັດການອອກແບບ
ທ່ານຈໍາເປັນຕ້ອງພິຈາລະນາຂໍ້ຈໍາກັດບາງຢ່າງໃນເວລາທີ່ເຮັດໃຫ້ HDMI 2.1 ອອກແບບທັນທີampເລ.

• TX ບໍ່ສາມາດເຮັດວຽກຢູ່ໃນໂໝດ TMDS ເມື່ອຢູ່ໃນໂໝດບໍ່ຜ່ານ. ເພື່ອທົດສອບໃນໂຫມດ TMDS, ໃຫ້ສະຫຼັບ user_dipsw ກັບໄປໂໝດ passthrough.
• ໂປເຊດເຊີ Nios II ຕ້ອງໃຫ້ບໍລິການການຝຶກອົບຮົມການເຊື່ອມໂຍງ TX ທີ່ຈະສໍາເລັດໂດຍບໍ່ມີການຂັດຂວາງຈາກຂະບວນການອື່ນໆ.

2.15. ຄຸນສົມບັດດີບັກ
ການອອກແບບນີ້ example ສະຫນອງຄຸນສົມບັດການດີບັກທີ່ແນ່ນອນເພື່ອຊ່ວຍທ່ານ.
2.15.1. ຂໍ້ຄວາມ Debugging ຊອບແວ
ທ່ານ​ສາ​ມາດ​ເປີດ​ຂໍ້​ຄວາມ​ແກ້​ໄຂ​ບັນ​ຫາ​ໃນ​ຊອບ​ແວ​ທີ່​ຈະ​ໃຫ້​ການ​ຊ່ວຍ​ເຫຼືອ​ໃນ​ການ​ດໍາ​ເນີນ​ງານ​.
ເພື່ອເປີດໃຊ້ຂໍ້ຄວາມດີບັກໃນຊອບແວ, ໃຫ້ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ປ່ຽນ DEBUG_MODE ເປັນ 1 ໃນສະຄຣິບ global.h.
2. ແລ່ນ script/build_sw.sh ໃນ Nios II Command Shell.
3. Reprogram ຊອບແວທີ່ສ້າງຂຶ້ນ/tx_control/tx_control.elf file ໂດຍການແລ່ນຄໍາສັ່ງໃນ Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. ດໍາເນີນການຄໍາສັ່ງ Nios II terminal ໃນ Nios II Command Shell:
   nios2-terminal

ເມື່ອ​ທ່ານ​ເປີດ​ຂໍ້​ຄວາມ​ແກ້​ໄຂ​ບັນ​ຫາ​, ຂໍ້​ມູນ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​ພິມ​ອອກ​:

• ການຕັ້ງຄ່າ TI redriver ທັງ TX ແລະ RX ຖືກອ່ານແລະສະແດງຫນຶ່ງຄັ້ງຫຼັງຈາກການຂຽນໂປຼແກຼມ ELF file.
• ຂໍ້ຄວາມສະຖານະສໍາລັບການຕັ້ງຄ່າ RX EDID ແລະຂະບວນການ hotplug
• ການແກ້ໄຂທີ່ມີຫຼືບໍ່ມີຂໍ້ມູນສະຫນັບສະຫນູນ FRL ທີ່ສະກັດຈາກ EDID ຢູ່ໃນບ່ອນຫລົ້ມຈົມທີ່ເຊື່ອມຕໍ່ກັບ TX. ຂໍ້​ມູນ​ນີ້​ແມ່ນ​ສະ​ແດງ​ໃຫ້​ເຫັນ​ສໍາ​ລັບ​ທຸກ​ສຽບ TX hotplug​.
• ຂໍ້ຄວາມສະຖານະສໍາລັບຂະບວນການຝຶກອົບຮົມ TX link ໃນລະຫວ່າງການຝຶກອົບຮົມ TX link.

2.15.2. SCDC ຂໍ້ມູນຈາກ Sink ເຊື່ອມຕໍ່ກັບ TX
ທ່ານສາມາດໃຊ້ຄຸນສົມບັດນີ້ເພື່ອຮັບຂໍ້ມູນ SCDC.

1. ດໍາເນີນການຄໍາສັ່ງ Nios II terminal ໃນ Nios II Command Shell: nios2-terminal
2. ກົດ user_pb[2] ໃນຊຸດພັດທະນາ Intel Arria 10 FPGA.

ຊອບແວຈະອ່ານ ແລະສະແດງຂໍ້ມູນ SCDC ຢູ່ໃນອ່າງລ້າງມືທີ່ເຊື່ອມຕໍ່ກັບ TX ຢູ່ໃນສະຖານີ Nios II.
2.15.3. ການວັດແທກຄວາມຖີ່ຂອງໂມງ
ໃຊ້ຄຸນສົມບັດນີ້ເພື່ອກວດເບິ່ງຄວາມຖີ່ຂອງໂມງທີ່ແຕກຕ່າງກັນ.

1. ໃນ hdmi_rx_top ແລະ hdmi_tx_top files, uncomment “//`define DEBUG_EN 1”.
2. ເພີ່ມສັນຍານ refclock_measure ຈາກແຕ່ລະ mr_rate_detect instance ໃສ່ Signal Tap Logic Analyzer ເພື່ອໃຫ້ໄດ້ຮັບຄວາມຖີ່ຂອງໂມງຂອງແຕ່ລະໂມງ (ໃນໄລຍະເວລາ 10 ms).
3. ລວບລວມການອອກແບບດ້ວຍ Signal Tap Logic Analyzer.
4. ໂຄງການ SOF file ແລະດໍາເນີນການ Signal Tap Logic Analyzer.

ຕາຕະລາງ 27. ໂມງ

ໂມດູນ	mr_rate_detect ຕົວຢ່າງ	ໂມງທີ່ຈະວັດແທກ
hdmi_rx_top	rx_pll_tmds	ໂມງອ້າງອີງ RX CDR 0
	rx_clk0_freq	ໂມງຮັບສັນຍານ RX ອອກຈາກຊ່ອງ 0
	rx_vid_clk_freq	ໂມງວິດີໂອ RX
	rx_frl_clk_freq	ໂມງ RX FRL
	rx_hsync_freq	ຄວາມຖີ່ Hsync ຂອງກອບວິດີໂອທີ່ໄດ້ຮັບ
hdmi_tx_top	tx_clk0_freq	ໂມງຮັບສັນຍານ TX ອອກຈາກຊ່ອງ 0
	vid_clk_freq	ໂມງວິດີໂອ TX
	frl_clk_freq	ໂມງ TX FRL
	tx_hsync_freq	ຄວາມຖີ່ Hsync ຂອງກອບວິດີໂອທີ່ຈະສົ່ງ

2.16. ການຍົກລະດັບການອອກແບບຂອງທ່ານ
ຕາຕະລາງ 28. HDMI Design Exampຄວາມເຂົ້າກັນໄດ້ກັບ Intel Quartus Prime Pro Edition Software Version ທີ່ຜ່ານມາ

ການອອກແບບ Example Variant	ຄວາມສາມາດໃນການອັບເກຣດເປັນ Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 ການອອກແບບ Example (ສະຫນັບສະຫນູນ FRL = 1)	ບໍ່

ສໍາລັບການອອກແບບທີ່ບໍ່ເຂົ້າກັນໄດ້ examples, ທ່ານຈໍາເປັນຕ້ອງເຮັດດັ່ງຕໍ່ໄປນີ້:

1. ສ້າງການອອກແບບໃຫມ່ example ໃນລຸ້ນຊອຟແວ Intel Quartus Prime Pro Edition ປະຈຸບັນໂດຍໃຊ້ການຕັ້ງຄ່າດຽວກັນກັບການອອກແບບທີ່ມີຢູ່ຂອງເຈົ້າ.
2. ປຽບທຽບການອອກແບບທັງໝົດ example directory ກັບການອອກແບບ exampໄດ້ຜະລິດໂດຍໃຊ້ Intel Quartus Prime Pro Edition ເວີຊັ່ນຊອບແວກ່ອນໜ້ານີ້. ພອດໃນໄລຍະການປ່ຽນແປງທີ່ພົບເຫັນ.

HDMI 2.0 ການອອກແບບ Example (ສະຫນັບສະຫນູນ FRL = 0)

ການອອກແບບ HDMI Intel FPGA IP example ສະແດງໃຫ້ເຫັນຫນຶ່ງ HDMI instance loopback ຂະຫນານປະກອບດ້ວຍສາມຊ່ອງ RX ແລະສີ່ຊ່ອງ TX.
ຕາຕະລາງ 29. HDMI Intel FPGA IP Design Example ສໍາລັບອຸປະກອນ Intel Arria 10

ການອອກແບບ Example	ອັດຕາຂໍ້ມູນ	ແບບ Channel	ປະເພດ Loopback
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	ງ່າຍດາຍ	ຂະຫນານກັບ FIFO buffer

ຄຸນສົມບັດ

• ການອອກແບບ instantiates FIFO buffers ເພື່ອປະຕິບັດການຖ່າຍທອດວິດີໂອ HDMI ໂດຍກົງລະຫວ່າງ sink HDMI ແລະແຫຼ່ງ.
  
• ການອອກແບບໃຊ້ສະຖານະ LED ສໍາລັບການ debugging ຕົ້ນ stage.
• ການອອກແບບມາພ້ອມກັບທາງເລືອກ RX ແລະ TX ເທົ່ານັ້ນ.
• ການອອກແບບສະແດງໃຫ້ເຫັນເຖິງການແຊກ ແລະການກັ່ນຕອງຂອງ Dynamic Range and Mastering (HDR) InfoFrame ໃນໂມດູນລິ້ງ RX-TX.
• ການອອກແບບສະແດງໃຫ້ເຫັນການຄຸ້ມຄອງ EDID passthrough ຈາກບ່ອນຫລົ້ມຈົມ HDMI ພາຍນອກໄປຫາແຫຼ່ງ HDMI ພາຍນອກເມື່ອຖືກກະຕຸ້ນໂດຍເຫດການສຽບຮ້ອນ TX.
• ການອອກແບບອະນຸຍາດໃຫ້ຄວບຄຸມເວລາແລ່ນຜ່ານປຸ່ມ DIP ແລະປຸ່ມກົດເພື່ອຈັດການສັນຍານຫຼັກ HDMI TX:
  — ສັນ​ຍານ​ຮູບ​ແບບ​ທີ່​ຈະ​ເລືອກ​ເອົາ DVI ຫຼື HDMI ເຂົ້າ​ລະ​ຫັດ​ເຟຣມ​ວິ​ດີ​ໂອ​
  — info_avi[47], info_vsi[61], ແລະ audio_info_ai[48] ສັນຍານເພື່ອເລືອກການສົ່ງແພັກເກັດຊ່ວຍເຫຼືອຜ່ານແຖບດ້ານຂ້າງ ຫຼືພອດຂໍ້ມູນຊ່ວຍ.

ຕົວຢ່າງ RX ໄດ້ຮັບແຫຼ່ງວິດີໂອຈາກເຄື່ອງສ້າງວິດີໂອພາຍນອກ, ແລະຂໍ້ມູນຈາກນັ້ນຈະຜ່ານ FIFO loopback ກ່ອນທີ່ມັນຈະຖືກສົ່ງໄປຫາຕົວຢ່າງ TX.
ທ່ານຈໍາເປັນຕ້ອງເຊື່ອມຕໍ່ເຄື່ອງວິເຄາະວິດີໂອພາຍນອກ, ຈໍພາບ, ຫຼືໂທລະພາບທີ່ມີການເຊື່ອມຕໍ່ HDMI ກັບຫຼັກ TX ເພື່ອກວດສອບການເຮັດວຽກ.
3.1. HDMI 2.0 RX-TX Retransmit Design Diagram
ການອອກແບບ HDMI 2.0 RX-TX retransmit example ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ loopback ຂະ​ຫນານ​ໃນ​ຮູບ​ແບບ​ຊ່ອງ simplex ສໍາ​ລັບ HDMI Intel FPGA IP​.
ຮູບ 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)ຮູບທີ 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Jitter ຂອງ PLL Cascading ຫຼືເສັ້ນທາງໂມງທີ່ບໍ່ອຸທິດຕົນສໍາລັບໂມງອ້າງອີງ Arria 10 PLL ອ້າງອີງເຖິງການແກ້ໄຂນີ້ສໍາລັບການແກ້ໄຂຖ້າໂມງອອກແບບຂອງທ່ານມີປະສົບການເພີ່ມເຕີມ
ສັ່ນ.
3.2. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
Intel ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້ເພື່ອທົດສອບການອອກແບບ exampເລ.
ຮາດແວ

• ຊຸດພັດທະນາ Intel Arria 10 GX FPGA
• ແຫຼ່ງ HDMI (ຫນ່ວຍປະມວນຜົນກຣາຟິກ (GPU))
• HDMI Sink (ຈໍພາບ)
• ບັດລູກສາວ Bitec HDMI FMC 2.0 (ສະບັບປັບປຸງ 11)
• ສາຍ HDMI

ໝາຍເຫດ:
ທ່ານສາມາດເລືອກການແກ້ໄຂບັດລູກສາວ Bitec HDMI ຂອງທ່ານໄດ້. ຕັ້ງພາຣາມິເຕີທ້ອງຖິ່ນ BITEC_DAUGHTER_CARD_REV ເປັນ 4, 6, ຫຼື 11 ໃນລະດັບສູງສຸດ. file (a10_hdmi2_demo.v). ເມື່ອທ່ານປ່ຽນການດັດແກ້, ການອອກແບບອາດຈະປ່ຽນຊ່ອງຮັບສັນຍານ ແລະປ່ຽນຂົ້ວຕາມຄວາມຕ້ອງການຂອງ Bitec HDMI ລູກສາວ. ຖ້າທ່ານຕັ້ງພາລາມິເຕີ BITEC_DAUGHTER_CARD_REV ເປັນ 0, ການອອກແບບບໍ່ມີການປ່ຽນແປງໃດໆຕໍ່ກັບຊ່ອງຮັບສັນຍານ ແລະຂົ້ວ. ສໍາລັບການອອກແບບ HDMI 2.1 examples, ພາຍໃຕ້ການອອກແບບ Exampໃນແຖບນັ້ນ, ຕັ້ງ HDMI Daughter Card Revision ເປັນ Revision 9, Revision 4, ຫຼືບໍ່ມີບັດລູກສາວ. ຄ່າເລີ່ມຕົ້ນແມ່ນການແກ້ໄຂ 9.
ຊອບແວ

• Intel Quartus Prime ຮຸ່ນ 18.1 ແລະຕໍ່ມາ (ສໍາລັບການທົດສອບຮາດແວ)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL ເທົ່ານັ້ນ)/VCS MX, ຫຼື Xcelium Parallel simulator

3.3. ໂຄງສ້າງໄດເລກະທໍລີ
ໄດເລກະທໍລີປະກອບດ້ວຍສິ່ງທີ່ສ້າງຂຶ້ນ files ສໍາລັບການອອກແບບ HDMI Intel FPGA IP exampເລ.
ຮູບທີ 22. ໂຄງສ້າງໄດເລກະທໍລີສໍາລັບການອອກແບບ Exampleຕາຕະລາງ 30. ສ້າງ RTL Files

ໂຟນເດີ	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_sksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
ທົ່ວໄປ	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

ຕາຕະລາງ 31. Generated Simulation Files
ເບິ່ງພາກ Simulation Testbench ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.

ໂຟນເດີ	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
	<cds_libs ໂຟນເດີ>

ພີ່ລ້ຽງ	/mentor.do
	/msim_setup.tcl
ບົດສະຫຼຸບ	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
ທົ່ວໄປ (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

ຕາຕະລາງ 32.Generated Software Files

ໂຟນເດີ	Files
tx_control_src ໝາຍເຫດ: ໂຟນເດີ tx_control ຍັງມີການຊໍ້າກັນຂອງສິ່ງເຫຼົ່ານີ້ files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. ອົງປະກອບອອກແບບ
ການອອກແບບ HDMI Intel FPGA IP example ຕ້ອງການອົງປະກອບເຫຼົ່ານີ້.
ຕາຕະລາງ 33. HDMI RX ອົງປະກອບດ້ານເທິງ

ໂມດູນ	ລາຍລະອຽດ
HDMI RX Core	IP ໄດ້ຮັບຂໍ້ມູນ serial ຈາກ Transceiver Native PHY ແລະປະຕິບັດການຈັດລໍາດັບຂໍ້ມູນ, channel deskew, ການຖອດລະຫັດ TMDS, ການຖອດລະຫັດຂໍ້ມູນຊ່ວຍ, ການຖອດລະຫັດຂໍ້ມູນວິດີໂອ, ການຖອດລະຫັດຂໍ້ມູນສຽງ ແລະ descrambling.
I2	I2C ແມ່ນສ່ວນຕິດຕໍ່ທີ່ໃຊ້ສໍາລັບ Sink Display Data Channel (DDC) ແລະ Status and Data Channel (SCDC). ແຫຼ່ງ HDMI ໃຊ້ DDC ເພື່ອກໍານົດຄວາມສາມາດແລະຄຸນລັກສະນະຂອງບ່ອນຫລົ້ມຈົມໂດຍການອ່ານໂຄງສ້າງຂໍ້ມູນການກໍານົດການສະແດງຜົນທີ່ເພີ່ມຂຶ້ນ (E-EDID). • ທີ່ຢູ່ສໍາລອງ 8-bit I2C ສໍາລັບ E-EDID ແມ່ນ 0xA0 ແລະ 0xA1. LSB ຊີ້ບອກປະເພດການເຂົ້າເຖິງ: 1 ສໍາລັບການອ່ານແລະ 0 ສໍາລັບການຂຽນ. ເມື່ອເຫດການ HPD ເກີດຂຶ້ນ, ທາດ I2C ຈະຕອບສະໜອງຂໍ້ມູນ E-EDID ໂດຍການອ່ານຈາກ RAM ໃນຊິບ. • ຕົວຄວບຄຸມແບບຂ້າທາດ I2C ຍັງຮອງຮັບ SCDC ສໍາລັບການເຮັດວຽກຂອງ HDMI 2.0. ທີ່ຢູ່ສໍາລອງ 8-bit I2C ສໍາລັບ SCDC ແມ່ນ 0xA8 ແລະ 0xA9. ເມື່ອເຫດການ HPD ເກີດຂື້ນ, I2C slave ດໍາເນີນການຂຽນຫຼືອ່ານການເຮັດທຸລະກໍາໄປຫາຫຼືຈາກ SCDC interface ຂອງຫຼັກ HDMI RX. ໝາຍເຫດ: I2C slave-only controller ສໍາລັບ SCDC ແມ່ນບໍ່ຈໍາເປັນຖ້າຫາກວ່າ HDMI 2.0b ບໍ່ໄດ້ມີຈຸດປະສົງ. ຖ້າທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ, ຕັນນີ້ຈະຖືກລວມຢູ່ໃນຫຼັກແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.
EDID RAM	ການອອກແບບເກັບຮັກສາຂໍ້ມູນ EDID ໂດຍໃຊ້ RAM 1-port IP core. ໂປຣໂຕຄໍລົດເມ serial ສອງສາຍ (ໂມງ ແລະຂໍ້ມູນ) ມາດຕະຖານ (ຕົວຄວບຄຸມສຳລັບຂ້າທາດ I2C) ຈະໂອນໂຄງສ້າງຂໍ້ມູນ CEA-861-D Compliant E-EDID. EDID RAM ນີ້ເກັບຮັກສາຂໍ້ມູນ E- EDID. ໝາຍເຫດ: ຖ້າທ່ານເປີດ ລວມມີ EDID RAM ພາລາມິເຕີ, ຕັນນີ້ຈະຖືກລວມຢູ່ໃນຫຼັກແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.
IOPLL	IOPLL ສ້າງໂມງອ້າງອີງ RX CDR, ໂມງຄວາມໄວເຊື່ອມຕໍ່, ແລະໂມງວິດີໂອສໍາລັບໂມງ TMDS ທີ່ເຂົ້າມາ. • ໂມງອອກ 0 (ໂມງອ້າງອີງ CDR) • ໂມງອອກ 1 (ໂມງຄວາມໄວເຊື່ອມຕໍ່) • ໂມງອອກ 2 (ໂມງວິດີໂອ) ໝາຍເຫດ: ການຕັ້ງຄ່າ IOPLL ເລີ່ມຕົ້ນບໍ່ຖືກຕ້ອງສໍາລັບຄວາມລະອຽດ HDMI ໃດໆ. IOPLL ໄດ້ຖືກປັບຕັ້ງຄ່າຄືນໃໝ່ໃຫ້ກັບການຕັ້ງຄ່າທີ່ເໝາະສົມເມື່ອເປີດເຄື່ອງ.
Transceiver PHY Reset Controller	ຕົວຄວບຄຸມການຣີເຊັດ Transceiver PHY ຮັບປະກັນການເລີ່ມຕົ້ນທີ່ເຊື່ອຖືໄດ້ຂອງ RX transceivers. ການປ້ອນຂໍ້ມູນການຣີເຊັດຂອງຕົວຄວບຄຸມນີ້ຖືກກະຕຸ້ນໂດຍການປັບຄ່າ RX, ແລະມັນສ້າງສັນຍານການຣີເຊັດແບບອະນາລັອກ ແລະດິຈິຕອລທີ່ສອດຄ້ອງກັນກັບບລ໋ອກ Transceiver Native PHY ຕາມລໍາດັບການຣີເຊັດພາຍໃນບລັອກ.
RX ເດີມ PHY	ຕັນ transceiver ແຂງທີ່ໄດ້ຮັບຂໍ້ມູນ serial ຈາກແຫຼ່ງວິດີໂອພາຍນອກ. ມັນ deserializes ຂໍ້ມູນ serial ກັບຂໍ້ມູນຂະຫນານກ່ອນທີ່ຈະຖ່າຍທອດຂໍ້ມູນໄປຍັງຫຼັກ HDMI RX.
ການຈັດການການຕັ້ງຄ່າ RX	ການຈັດການການປັບຕັ້ງຄ່າ RX ທີ່ປະຕິບັດວົງຈອນການກວດສອບອັດຕາກັບ HDMI PLL ເພື່ອຂັບ RX transceiver ເຮັດວຽກຢູ່ໃນອັດຕາການເຊື່ອມໂຍງທີ່ມັກຕັ້ງແຕ່ 250 Mbps ຫາ 6,000 Mbps. ເບິ່ງຮູບທີ 23 ໃນໜ້າ 63 ຂ້າງລຸ່ມນີ້.

ການຕັ້ງຄ່າ IOPLL ຄືນໃໝ່

IOPLL reconfiguration block ອໍານວຍຄວາມສະດວກໃນການຕັ້ງຄ່າເວລາຈິງແບບເຄື່ອນໄຫວຂອງ PLLs ໃນ Intel FPGAs. ຕັນນີ້ປັບປຸງຄວາມຖີ່ຂອງໂມງຜົນຜະລິດແລະແບນວິດ PLL ໃນເວລາຈິງ, ໂດຍບໍ່ມີການ configure FPGA ທັງຫມົດ. ຕັນນີ້ແລ່ນຢູ່ທີ່ 100 MHz ໃນອຸປະກອນ Intel Arria 10. ເນື່ອງຈາກການຈຳກັດການປັບຕັ້ງຄ່າ IOPLL, ນຳໃຊ້ Quartus INI permit_nf_pll_reconfig_out_of_lock=on ໃນລະຫວ່າງການສ້າງ IP ການຕັ້ງຄ່າ IOPLL. ເພື່ອນຳໃຊ້ Quartus INI, ໃຫ້ໃສ່ “permit_nf_pll_reconfig_out_of_lock=on” ໃນ quartus.ini file ແລະສະຖານທີ່ຢູ່ໃນ file ໄດເລກະທໍລີໂຄງການ Intel Quartus Prime. ທ່ານຄວນເຫັນຂໍ້ຄວາມເຕືອນເມື່ອທ່ານແກ້ໄຂ IOPLL reconfiguration block (pll_hdmi_reconfig) ໃນຊອບແວ Quartus Prime ກັບ INI. ໝາຍເຫດ: ຖ້າບໍ່ມີ Quartus INI ນີ້, IOPLL reconfiguration ບໍ່ສາມາດສໍາເລັດໄດ້ຖ້າຫາກວ່າ IOPLL ສູນເສຍການລັອກໃນລະຫວ່າງການ configuration.

PIO

ຕັນ input/output ຂະຫນານ (PIO) ປະຕິບັດຫນ້າທີ່ເປັນການຄວບຄຸມ, ສະຖານະແລະການຕັ້ງຄ່າການໂຕ້ຕອບກັບຫຼືຈາກລະບົບຍ່ອຍຂອງ CPU.

ຮູບທີ 23. Multi-Rate Reconfiguration Sequence Flow
ຕົວເລກສະແດງໃຫ້ເຫັນເຖິງການໄຫຼວຽນຂອງລໍາດັບການຕັ້ງຄ່າຫຼາຍອັດຕາຂອງຕົວຄວບຄຸມ ເມື່ອມັນໄດ້ຮັບກະແສຂໍ້ມູນປ້ອນຂໍ້ມູນ ແລະຄວາມຖີ່ໂມງອ້າງອີງ, ຫຼືເມື່ອເຄື່ອງຮັບສັນຍານຖືກປົດລັອກ.ຕາຕະລາງ 34. HDMI TX ອົງປະກອບດ້ານເທິງ

ໂມດູນ	ລາຍລະອຽດ
HDMI TX Core	ຫຼັກ IP ໄດ້ຮັບຂໍ້ມູນວິດີໂອຈາກລະດັບເທິງແລະປະຕິບັດການເຂົ້າລະຫັດ TMDS, ການເຂົ້າລະຫັດຂໍ້ມູນຊ່ວຍ, ການເຂົ້າລະຫັດຂໍ້ມູນສຽງ, ການເຂົ້າລະຫັດຂໍ້ມູນວິດີໂອ, ແລະ scrambling.
ປະລິນຍາໂທ I2C	I2C ແມ່ນສ່ວນຕິດຕໍ່ທີ່ໃຊ້ສໍາລັບ Sink Display Data Channel (DDC) ແລະ Status and Data Channel (SCDC). ແຫຼ່ງ HDMI ໃຊ້ DDC ເພື່ອກໍານົດຄວາມສາມາດແລະຄຸນລັກສະນະຂອງບ່ອນຫລົ້ມຈົມໂດຍການອ່ານໂຄງສ້າງຂໍ້ມູນການກໍານົດການສະແດງຜົນທີ່ເພີ່ມຂຶ້ນ (E-EDID). • ໃນຖານະເປັນ DDC, I2C Master ອ່ານ EDID ຈາກອ່າງລ້າງພາຍນອກເພື່ອກໍານົດຂໍ້ມູນ EDID EDID RAM ໃນ HDMI RX Top ຫຼືສໍາລັບການປະມວນຜົນວິດີໂອ. • ໃນຖານະເປັນ SCDC, I2C master ຈະໂອນໂຄງສ້າງຂໍ້ມູນ SCDC ຈາກແຫຼ່ງ FPGA ໄປຫາບ່ອນຫລົ້ມຈົມພາຍນອກສໍາລັບການເຮັດວຽກຂອງ HDMI 2.0b. ຕົວຢ່າງample, ຖ້າກະແສຂໍ້ມູນຂາອອກສູງກວ່າ 3,400 Mbps, ໂປເຊດເຊີ Nios II ຈະສັ່ງໃຫ້ແມ່ບົດ I2C ປັບປຸງ TMDS_BIT_CLOCK_RATIO ແລະ SCRAMBLER_ENABLE bits ຂອງການຕັ້ງຄ່າ sink SCDC ລົງທະບຽນເປັນ 1.
IOPLL	IOPLL ສະໜອງໂມງຄວາມໄວເຊື່ອມຕໍ່ ແລະໂມງວິດີໂອຈາກໂມງ TMDS ທີ່ເຂົ້າມາ. • ໂມງອອກ 1 (ໂມງຄວາມໄວເຊື່ອມຕໍ່) • ໂມງອອກ 2 (ໂມງວິດີໂອ) ໝາຍເຫດ: ການຕັ້ງຄ່າ IOPLL ເລີ່ມຕົ້ນບໍ່ຖືກຕ້ອງສໍາລັບຄວາມລະອຽດ HDMI ໃດໆ. IOPLL ໄດ້ຖືກປັບຕັ້ງຄ່າຄືນໃໝ່ໃຫ້ກັບການຕັ້ງຄ່າທີ່ເໝາະສົມເມື່ອເປີດເຄື່ອງ.
Transceiver PHY Reset Controller	ຕົວຄວບຄຸມການຣີເຊັດ Transceiver PHY ຮັບປະກັນການເລີ່ມຕົ້ນທີ່ເຊື່ອຖືໄດ້ຂອງເຄື່ອງຮັບສັນຍານ TX. ການປ້ອນຂໍ້ມູນການຣີເຊັດຂອງຕົວຄວບຄຸມນີ້ຖືກກະຕຸ້ນຈາກລະດັບເທິງ, ແລະມັນສ້າງສັນຍານການຣີເຊັດແບບອະນາລັອກ ແລະ ດິຈິຕອລທີ່ສອດຄ້ອງກັນໃຫ້ກັບ ບລ໋ອກ Transceiver Native PHY ຕາມລໍາດັບການຣີເຊັດພາຍໃນບລັອກ. ສັນຍານຜົນຜະລິດ tx_ready ຈາກບລັອກນີ້ຍັງເຮັດຫນ້າທີ່ເປັນສັນຍານການຕັ້ງຄືນໃຫມ່ໃຫ້ກັບ HDMI Intel FPGA IP ເພື່ອຊີ້ບອກວ່າຕົວຮັບສັນຍານແມ່ນຂຶ້ນແລະເຮັດວຽກ, ແລະພ້ອມທີ່ຈະຮັບຂໍ້ມູນຈາກຫຼັກ.
Transceiver Native PHY	ຕັນ transceiver ແຂງທີ່ຮັບຂໍ້ມູນຂະຫນານຈາກຫຼັກ HDMI TX ແລະ serializes ຂໍ້ມູນຈາກການສົ່ງມັນ. ການໂຕ້ຕອບການປັບຕັ້ງຄ່າຖືກເປີດໃຊ້ໃນບລັອກ TX Native PHY ເພື່ອສະແດງການເຊື່ອມຕໍ່ລະຫວ່າງ TX Native PHY ແລະ transceiver arbiter. ບໍ່ມີການກຳນົດຄ່າຄືນໃໝ່ສຳລັບ TX Native PHY. ໝາຍເຫດ: ເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການ HDMI TX inter-channel skew, ຕັ້ງຄ່າຕົວເລືອກຮູບແບບການຜູກມັດຊ່ອງ TX ໃນຕົວແກ້ໄຂພາລາມິເຕີ Intel Arria 10 Transceiver Native PHY ເປັນ ການເຊື່ອມໂຍງ PMA ແລະ PCS. ນອກນັ້ນທ່ານຍັງຈໍາເປັນຕ້ອງໄດ້ເພີ່ມຄວາມຕ້ອງການຈໍາກັດ skew ສູງສຸດ (set_max_skew) ກັບສັນຍານການປັບຄ່າດິຈິຕອນຈາກຕົວຄວບຄຸມການປັບຄ່າ transceiver (tx_digitalreset) ຕາມທີ່ແນະນໍາໃນ ຄູ່ມືຜູ້ໃຊ້ Intel Arria 10 Transceiver PHY.
TX PLL	ບລັອກເຄື່ອງສົ່ງສັນຍານ PLL ສະໜອງໂມງໄວ serial ໃຫ້ກັບ Transceiver Native PHY block. ສໍາລັບນີ້ HDMI Intel FPGA IP ການອອກແບບ example, fPLL ຖືກນໍາໃຊ້ເປັນ TX PLL.
ການຕັ້ງຄ່າ IOPLL ຄືນໃໝ່	IOPLL reconfiguration block ອໍານວຍຄວາມສະດວກໃນການຕັ້ງຄ່າເວລາຈິງແບບເຄື່ອນໄຫວຂອງ PLLs ໃນ Intel FPGAs. ຕັນນີ້ປັບປຸງຄວາມຖີ່ຂອງໂມງຜົນຜະລິດແລະແບນວິດ PLL ໃນເວລາຈິງ, ໂດຍບໍ່ມີການ configure FPGA ທັງຫມົດ. ຕັນນີ້ແລ່ນຢູ່ທີ່ 100 MHz ໃນອຸປະກອນ Intel Arria 10. ເນື່ອງຈາກການຈຳກັດການປັບຕັ້ງຄ່າ IOPLL, ນຳໃຊ້ Quartus INI permit_nf_pll_reconfig_out_of_lock=on ໃນລະຫວ່າງການສ້າງ IP ການຕັ້ງຄ່າ IOPLL. ເພື່ອນຳໃຊ້ Quartus INI, ໃຫ້ໃສ່ “permit_nf_pll_reconfig_out_of_lock=on” ໃນ quartus.ini file ແລະສະຖານທີ່ຢູ່ໃນ file ໄດເລກະທໍລີໂຄງການ Intel Quartus Prime. ທ່ານຄວນເຫັນຂໍ້ຄວາມເຕືອນເມື່ອທ່ານແກ້ໄຂ IOPLL reconfiguration block (pll_hdmi_reconfig) ໃນຊອບແວ Intel Quartus Prime ກັບ INI. ໝາຍເຫດ: ຖ້າບໍ່ມີ Quartus INI ນີ້, IOPLL reconfiguration ບໍ່ສາມາດສໍາເລັດໄດ້ຖ້າຫາກວ່າ IOPLL ສູນເສຍການລັອກໃນລະຫວ່າງການ configuration.
PIO	ຕັນ input/output ຂະຫນານ (PIO) ປະຕິບັດຫນ້າທີ່ເປັນການຄວບຄຸມ, ສະຖານະແລະການຕັ້ງຄ່າການໂຕ້ຕອບກັບຫຼືຈາກລະບົບຍ່ອຍຂອງ CPU.

ຕາຕະລາງ 35. ອັດຕາຂໍ້ມູນ Transceiver ແລະ Oversampປັດໄຈອັນດັບສໍາລັບແຕ່ລະຊ່ວງຄວາມຖີ່ຂອງໂມງ TMDS

TMDS ຄວາມຖີ່ໂມງ (MHz)	ອັດຕາສ່ວນໂມງບິດ TMDS	oversampປັດໄຈອັນດັບ	ອັດຕາການສົ່ງຂໍ້ມູນ (Mbps)
85–150	1	ບໍ່ສາມາດໃຊ້ໄດ້	3400–6000
100–340	0	ບໍ່ສາມາດໃຊ້ໄດ້	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

ຕາຕະລາງ 36. Top-Level Common Blocks

ໂມດູນ

ລາຍລະອຽດ

Transceiver Arbiter

ຕັນທີ່ມີປະໂຫຍດທົ່ວໄປນີ້ປ້ອງກັນບໍ່ໃຫ້ transceivers ຈາກການ recalibrating ພ້ອມໆກັນໃນເວລາທີ່ RX ຫຼື TX transceivers ພາຍໃນຊ່ອງທາງກາຍະພາບດຽວກັນຕ້ອງການ reconfiguration. ການ recalibration ພ້ອມໆກັນຜົນກະທົບຕໍ່ຄໍາຮ້ອງສະຫມັກທີ່ RX ແລະ TX transceivers ພາຍໃນຊ່ອງດຽວກັນໄດ້ຖືກມອບຫມາຍໃຫ້ການປະຕິບັດ IP ເອກະລາດ. ໂຕຕັດການຮັບສັນຍານນີ້ແມ່ນສ່ວນຂະຫຍາຍໄປສູ່ຄວາມລະອຽດທີ່ແນະນຳສຳລັບການລວມຕົວ simplex TX ແລະ simplex RX ເຂົ້າໄປໃນຊ່ອງທາງກາຍະພາບອັນດຽວກັນ. ຕົວຊີ້ຂາດຂອງ transceiver ນີ້ຍັງຊ່ວຍໃນການລວມແລະຊີ້ຂາດການຮ້ອງຂໍ reconfiguration Avalon-MM RX ແລະ TX ທີ່ຖືກເປົ້າຫມາຍແບບ simplex RX ແລະ TX transceivers ພາຍໃນຊ່ອງທາງຫນຶ່ງຍ້ອນວ່າ port interface reconfiguration ຂອງ transceivers ສາມາດເຂົ້າເຖິງໄດ້ຕາມລໍາດັບເທົ່ານັ້ນ. ການເຊື່ອມຕໍ່ອິນເຕີເຟດລະຫວ່າງ transceiver arbiter ແລະ TX/RX Native PHY/PHY Reset Controller blocks ໃນການອອກແບບນີ້ example ສະ​ແດງ​ໃຫ້​ເຫັນ​ເປັນ​ຮູບ​ແບບ​ທົ່ວ​ໄປ​ທີ່​ນໍາ​ໃຊ້​ສໍາ​ລັບ​ການ​ປະ​ສົມ IP ໃດ​ຫນຶ່ງ​ໂດຍ​ການ​ນໍາ​ໃຊ້ arbiter transceiver​. ບໍ່ຈໍາເປັນຕ້ອງໃຊ້ຕົວຕັດສັນຍານ transceiver ໃນເວລາທີ່ພຽງແຕ່ RX ຫຼື TX transceiver ຖືກນໍາໃຊ້ໃນຊ່ອງ. ຕົວຊີ້ຂາດ transceiver ກໍານົດຜູ້ຮ້ອງຂໍຂອງການຕັ້ງຄ່າຄືນໃຫມ່ໂດຍຜ່ານການໂຕ້ຕອບການປັບຄ່າ Avalon-MM ຂອງມັນແລະຮັບປະກັນວ່າ tx_reconfig_cal_busy ຫຼື rx_reconfig_cal_busy ທີ່ສອດຄ້ອງກັນແມ່ນຖືກປິດລ້ອມຕາມຄວາມເຫມາະສົມ. ສໍາລັບຄໍາຮ້ອງສະຫມັກ HDMI, ພຽງແຕ່ RX ເລີ່ມຕົ້ນການປັບຄ່າ. ໂດຍຊ່ອງທາງການຮ້ອງຂໍການປັບຄ່າ Avalon-MM ໂດຍຜ່ານ arbiter, arbiter ກໍານົດວ່າການຮ້ອງຂໍການປັບຄ່າໃຫມ່ແມ່ນມາຈາກ RX, ເຊິ່ງຫຼັງຈາກນັ້ນເຮັດໃຫ້ປະຕູ tx_reconfig_cal_busy ຈາກການຢືນຢັນແລະອະນຸຍາດໃຫ້ rx_reconfig_cal_busy ຢືນຢັນ. ປະຕູຮົ້ວປ້ອງກັນຕົວຮັບສັນຍານ TX ຈາກການເຄື່ອນຍ້າຍໄປສູ່ໂຫມດການປັບທຽບໂດຍບໍ່ໄດ້ຕັ້ງໃຈ.

	ໝາຍເຫດ: ເນື່ອງຈາກວ່າ HDMI ພຽງແຕ່ຕ້ອງການການປັບຄ່າ RX, ສັນຍານ tx_reconfig_mgmt_* ຖືກຜູກມັດ. ນອກຈາກນີ້, ການໂຕ້ຕອບ Avalon-MM ແມ່ນບໍ່ຈໍາເປັນລະຫວ່າງ arbiter ແລະ TX Native PHY block. ຕັນໄດ້ຖືກມອບຫມາຍໃຫ້ກັບການໂຕ້ຕອບໃນການອອກແບບ example ເພື່ອສະແດງໃຫ້ເຫັນການເຊື່ອມຕໍ່ arbiter transceiver ທົ່ວໄປກັບ TX/RX Native PHY/PHY Reset Controller.
ລິ້ງ RX-TX	• ການສົ່ງຂໍ້ມູນວິດີໂອ ແລະສັນຍານການຊິງໂຄຣໄນຈາກ HDMI RX core loop ຜ່ານ DCFIFO ໃນທົ່ວໂດເມນໂມງວິດີໂອ RX ແລະ TX. • ຊຸດຄວບຄຸມທົ່ວໄປ (GCP), InfoFrames (AVI, VSI ແລະ AI), ຂໍ້ມູນຊ່ວຍ, ແລະຂໍ້ມູນສຽງຜ່ານ DCFIFOs ໃນທົ່ວ RX ແລະ TX ເຊື່ອມຕໍ່ໂດເມນໂມງຄວາມໄວ. • ພອດຂໍ້ມູນຊ່ວຍຂອງຫຼັກ HDMI TX ຄວບຄຸມຂໍ້ມູນຊ່ວຍທີ່ໄຫຼຜ່ານ DCFIFO ຜ່ານຄວາມກົດດັນດ້ານຫຼັງ. ຄວາມກົດດັນດ້ານຫຼັງຮັບປະກັນວ່າບໍ່ມີແພັກເກັດຊ່ວຍເຫຼືອທີ່ບໍ່ຄົບຖ້ວນຢູ່ໃນພອດຂໍ້ມູນຊ່ວຍ. • ບລັອກນີ້ຍັງເຮັດການກັ່ນຕອງພາຍນອກ: — ກັ່ນຕອງຂໍ້ມູນສຽງ ແລະຊຸດການເກີດໃໝ່ຂອງໂມງສຽງຈາກກະແສຂໍ້ມູນຊ່ວຍ ກ່ອນທີ່ຈະສົ່ງໄປຫາພອດຂໍ້ມູນຊ່ວຍຫຼັກ HDMI TX. ໝາຍເຫດ: ເພື່ອປິດການກັ່ນຕອງນີ້, ໃຫ້ກົດ user_pb[2]. ເປີດໃຊ້ການກັ່ນຕອງນີ້ເພື່ອຮັບປະກັນວ່າບໍ່ມີການຊໍ້າຊ້ອນຂອງຂໍ້ມູນສຽງ ແລະຊຸດການສືບພັນຂອງໂມງສຽງຢູ່ໃນກະແສຂໍ້ມູນຊ່ວຍສົ່ງຄືນ. — ກັ່ນ​ຕອງ High Dynamic Range (HDR) InfoFrame ຈາກ​ຂໍ້​ມູນ​ຊ່ວຍ HDMI RX ແລະ​ໃສ່ example HDR InfoFrame ໄປຫາຂໍ້ມູນເສີມຂອງ HDMI TX ຜ່ານຕົວຄູນ Avalon ST.
ລະບົບຍ່ອຍ CPU	ລະບົບຍ່ອຍຂອງ CPU ເຮັດໜ້າທີ່ເປັນຕົວຄວບຄຸມ SCDC ແລະ DDC, ແລະຕົວຄວບຄຸມການກຳນົດຄ່າແຫຼ່ງທີ່ມາ. • ແຫຼ່ງທີ່ມາຂອງຕົວຄວບຄຸມ SCDC ປະກອບດ້ວຍຕົວຄວບຄຸມແມ່ບົດ I2C. ຕົວຄວບຄຸມແມ່ບົດ I2C ໂອນໂຄງສ້າງຂໍ້ມູນ SCDC ຈາກແຫຼ່ງ FPGA ໄປຫາບ່ອນຫລົ້ມຈົມພາຍນອກສໍາລັບການເຮັດວຽກຂອງ HDMI 2.0b. ຕົວຢ່າງample, ຖ້າການຖ່າຍທອດຂໍ້ມູນອອກແມ່ນ 6,000 Mbps, ໂປເຊດເຊີ Nios II ຈະສັ່ງໃຫ້ I2C master controller ປັບປຸງ TMDS_BIT_CLOCK_RATIO ແລະ SCRAMBLER_ENABLE bits ຂອງ sink configuration TMDS ລົງທະບຽນເປັນ 1. •ແມ່ບົດ I2C ດຽວກັນຍັງໂອນໂຄງສ້າງຂໍ້ມູນ DDC (E-EDID) ລະຫວ່າງແຫຼ່ງ HDMI ແລະບ່ອນຫລົ້ມຈົມພາຍນອກ. • CPU Nios II ເຮັດໜ້າທີ່ເປັນຕົວຄວບຄຸມການຕັ້ງຄ່າຄືນໃໝ່ສຳລັບແຫຼ່ງ HDMI. CPU ອາໄສການກວດພົບອັດຕາແຕ່ລະໄລຍະຈາກໂມດູນ RX Reconfiguration Management ເພື່ອກໍານົດວ່າ TX ຕ້ອງການການປັບຄ່າຄືນໃໝ່. Avalon-MM slave translator ສະຫນອງການໂຕ້ຕອບລະຫວ່າງໂປເຊດເຊີ Nios II Avalon-MM master interfaces ແລະສ່ວນຕິດຕໍ່ສໍາລອງຂອງ Avalon-MM ຂອງ IOPLL ແລະ TX Native PHY ຂອງແຫຼ່ງ HDMI ພາຍນອກທັນທີ. • ລຳດັບການກຳນົດຄ່າຄືນໃໝ່ສຳລັບ TX ແມ່ນຄືກັນກັບ RX, ຍົກເວັ້ນການກຳນົດຄ່າ PLL ແລະ transceiver ແລະລຳດັບການຣີເຊັດແມ່ນດຳເນີນຕາມລຳດັບ. ເບິ່ງຮູບທີ 24 ໃນໜ້າ 67.

ຮູບທີ 24. Reconfiguration Sequence Flow
ຕົວເລກສະແດງໃຫ້ເຫັນການໄຫຼວຽນຂອງຊອບແວ Nios II ທີ່ກ່ຽວຂ້ອງກັບການຄວບຄຸມສໍາລັບຕົ້ນສະບັບ I2C ແລະແຫຼ່ງ HDMI.3.5. ການແຊກ ແລະການກັ່ນຕອງ InfoFrame (HDR) Dynamic Range and Mastering
ການອອກແບບ HDMI Intel FPGA IP example ປະກອບມີການສາທິດການແຊກ HDR InfoFrame ໃນລະບົບ RX-TX loopback.
HDMI Specification ເວີຊັ່ນ 2.0b ອະນຸຍາດໃຫ້ສົ່ງຕໍ່ Dynamic Range ແລະ Mastering InfoFrame ຜ່ານຊ່ອງສຽບ HDMI. ໃນການສາທິດ, ບລັອກການແຊກຂໍ້ມູນເສີມສະໜັບສະໜູນການແຊກ HDR. ທ່ານຕ້ອງການຈັດຮູບແບບແພັກເກັດ HDR InfoFrame ທີ່ຕັ້ງໄວ້ຕາມທີ່ລະບຸໄວ້ໃນຕາຕະລາງລາຍການສັນຍານຂອງໂມດູນ ແລະໃຊ້ໂມດູນ AUX Insertion Control ທີ່ສະໜອງໃຫ້ເພື່ອຈັດຕາຕະລາງການໃສ່ HDR InfoFrame ທຸກໆກອບວິດີໂອ.
ໃນນີ້ example ການຕັ້ງຄ່າ, ໃນກໍລະນີທີ່ກະແສການຊ່ວຍເຫຼືອທີ່ເຂົ້າມາມີ HDR InfoFrame ແລ້ວ, ເນື້ອຫາ HDR streamed ຈະຖືກກັ່ນຕອງ. ການກັ່ນຕອງຫຼີກເວັ້ນການຂັດກັນ HDR InfoFrames ທີ່ຈະສົ່ງແລະຮັບປະກັນວ່າພຽງແຕ່ຄ່າທີ່ລະບຸໄວ້ໃນ HDR Sample ໂມດູນຂໍ້ມູນຖືກນໍາໃຊ້.
ຮູບທີ 25. RX-TX Link with Dynamic Range and Mastering InfoFrame Insertion
ຕົວເລກສະແດງໃຫ້ເຫັນແຜນຜັງບລັອກຂອງການເຊື່ອມຕໍ່ RX-TX ລວມທັງ Dynamic Range ແລະການແຊກ InfoFrame Mastering ເຂົ້າໄປໃນສາຍນ້ໍາການຊ່ວຍເຫຼືອຫຼັກ HDMI TX.
ຕາຕະລາງ 37. Auxiliary Data Insertion Block (altera_hdmi_aux_hdr) ສັນຍານ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດ
ຄກ	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງ. ໂມງນີ້ຄວນຈະເຊື່ອມຕໍ່ກັບໂມງຄວາມໄວເຊື່ອມຕໍ່.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ຕັ້ງຄ່າການປ້ອນຂໍ້ມູນຄືນໃໝ່.

Auxiliary Packet Generator ແລະສັນຍານ Multiplexer
multiplexer_out_data	ຜົນຜະລິດ	72	Avalon streaming output ຈາກ multiplexer.
multiplexer_out_valid	ຜົນຜະລິດ	1
multiplexer_out_ready	ຜົນຜະລິດ	1
multiplexer_out_startofpacket	ຜົນຜະລິດ	1
multiplexer_out_endofpacket	ຜົນຜະລິດ	1
multiplexer_out_channel	ຜົນຜະລິດ	11
multiplexer_in_data	ປ້ອນຂໍ້ມູນ	72	Avalon streaming input ໄປຫາຜອດ In1 ຂອງ multiplexer. HDMI TX Video Vsync. ສັນຍານນີ້ຄວນຈະຖືກ synchronized ກັບໂດເມນໂມງຄວາມໄວເຊື່ອມຕໍ່. ຫຼັກສຽບ HDR InfoFrame ໄປຫາສາຍກະແສເສີມຢູ່ທີ່ຂອບທີ່ເພີ່ມຂຶ້ນຂອງສັນຍານນີ້.
multiplexer_in_valid	ປ້ອນຂໍ້ມູນ	1
multiplexer_in_ready	ປ້ອນຂໍ້ມູນ	1
multiplexer_in_startofpacket	ປ້ອນຂໍ້ມູນ	1
multiplexer_in_endofpacket hdmi_tx_vsync	ປ້ອນຂໍ້ມູນ ປ້ອນຂໍ້ມູນ	1 1

ຕາຕະລາງ 38. ໂມດູນຂໍ້ມູນ HDR (altera_hdmi_hdr_infoframe) ສັນຍານ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
hb0	ຜົນຜະລິດ	8	header byte 0 ຂອງ Dynamic Range ແລະ Mastering InfoFrame: ລະຫັດປະເພດ InfoFrame.
hb1	ຜົນຜະລິດ	8	Header byte 1 ຂອງ Dynamic Range ແລະ Mastering InfoFrame: ໝາຍເລກເວີຊັນຂອງ InfoFrame.
hb2	ຜົນຜະລິດ	8	header byte 2 ຂອງ Dynamic Range ແລະ Mastering InfoFrame: Length of InfoFrame.
pb	ປ້ອນຂໍ້ມູນ	224	ໄບຕ໌ຂໍ້ມູນຂອງຊ່ວງໄດນາມິກ ແລະ ເຟຣມຂໍ້ມູນຫຼັກ.

ຕາຕະລາງ 39. Dynamic Range ແລະ Mastering InfoFrame Data Byte Bundle Bit-Fields

Bit-Field	ຄໍານິຍາມ	Static Metadata ປະເພດ 1
7:0	Data Byte 1: {5'h0, EOTF[2:0]}
15:8	Data Byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Data Byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Data Byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Data Byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Data Byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Data Byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Data Byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Data Byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Data Byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Data Byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Data Byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Data Byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Data Byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Data Byte 15: Static_Metadata_Descriptor	white_point_x, LSB
127:120	Data Byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Data Byte 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Data Byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Data Byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Data Byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Data Byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Data Byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Data Byte 23: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງຂອງເນື້ອຫາສູງສຸດ, LSB
191:184	Data Byte 24: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງຂອງເນື້ອຫາສູງສຸດ, MSB
199:192	Data Byte 25: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງສະເລ່ຍສູງສຸດຂອງກອບ, LSB
207:200	Data Byte 26: Static_Metadata_Descriptor	ລະດັບຄວາມສະຫວ່າງສະເລ່ຍສູງສຸດຂອງກອບ, MSB
215:208	ສະຫງວນໄວ້
223:216	ສະຫງວນໄວ້

ການປິດການແຊກ HDR ແລະການກັ່ນຕອງ
ການປິດການແຊກ ແລະຕົວກອງ HDR ຊ່ວຍໃຫ້ທ່ານສາມາດກວດສອບການສົ່ງຄືນເນື້ອຫາ HDR ທີ່ມີແລ້ວຢູ່ໃນກະແສການຊ່ວຍເຫຼືອແຫຼ່ງໂດຍບໍ່ມີການດັດແກ້ໃດໆໃນການອອກແບບ RX-TX Retransmit exampເລ.
ເພື່ອປິດການແຊກ ແລະການກັ່ນຕອງ HDR InfoFrame:

1. ຕັ້ງ block_ext_hdr_infoframe ເປັນ 1'b0 ໃນ rxtx_link.v file ເພື່ອປ້ອງກັນການກັ່ນຕອງຂອງ HDR InfoFrame ຈາກກະແສການຊ່ວຍ.
2. ຕັ້ງ multiplexer_in0_valid ຂອງ avalon_st_multiplexer instance ໃນ altera_hdmi_aux_hdr.v file ເປັນ 1'b0 ເພື່ອປ້ອງກັນບໍ່ໃຫ້ Auxiliary Packet Generator ປະກອບ ແລະໃສ່ HDR InfoFrame ເພີ່ມເຕີມເຂົ້າໃນສະຕຣີມ TX Auxiliary.
   

3.6. ໂຄງ​ການ​ໂມງ​
ຮູບແບບໂມງສະແດງໃຫ້ເຫັນເຖິງໂດເມນໂມງໃນ HDMI Intel FPGA IP ການອອກແບບ exampເລ.
ຮູບທີ 26. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Pro Edition)ຮູບທີ 27. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Standard Edition)ຕາຕະລາງ 40. ສັນຍານລະບົບໂມງ

ໂມງ	ຊື່ສັນຍານໃນການອອກແບບ	ລາຍລະອຽດ
ໂມງອ້າງອີງ TX IOPLL/ TX PLL 1	hdmi_clk_in	ໂມງອ້າງອີງເຖິງ TX IOPLL ແລະ TX PLL. ຄວາມຖີ່ຂອງໂມງແມ່ນຄືກັນກັບຄວາມຖີ່ໂມງ TMDS ທີ່ຄາດໄວ້ຈາກຊ່ອງໂມງ HDMI TX TMDS. ສໍາລັບນີ້ HDMI Intel FPGA IP ການອອກແບບ exampດັ່ງນັ້ນ, ໂມງນີ້ແມ່ນເຊື່ອມຕໍ່ກັບໂມງ RX TMDS ສໍາລັບຈຸດປະສົງການສາທິດ. ໃນຄໍາຮ້ອງສະຫມັກຂອງທ່ານ, ທ່ານຈໍາເປັນຕ້ອງໄດ້ສະຫນອງໂມງທີ່ອຸທິດຕົນທີ່ມີຄວາມຖີ່ຂອງໂມງ TMDS ຈາກ oscillator ທີ່ສາມາດດໍາເນີນໂຄງການໄດ້ສໍາລັບການປະຕິບັດງານທີ່ດີຂຶ້ນ. ໝາຍເຫດ: ຢ່າໃຊ້ສາຍສັນຍານ RX ເປັນໂມງອ້າງອີງ TX PLL. ການອອກແບບຂອງທ່ານຈະລົ້ມເຫລວຖ້າທ່ານວາງ HDMI TX refclk ໃສ່ pin RX.
TX Transceiver ໂມງອອກ	tx_clk	ໂມງອອກໄດ້ຟື້ນຕົວຈາກເຄື່ອງຮັບສັນຍານ, ແລະຄວາມຖີ່ແຕກຕ່າງກັນຂຶ້ນກັບອັດຕາຂໍ້ມູນແລະສັນຍາລັກຕໍ່ໂມງ. TX transceiver clock out frequency = ອັດຕາການສົ່ງຂໍ້ມູນ/ (ສັນຍາລັກຕໍ່ໂມງ*10)
TX PLL Serial ໂມງ	tx_bonding_clocks	ໂມງໄວຕາມລໍາດັບທີ່ສ້າງຂຶ້ນໂດຍ TX PLL. ຄວາມຖີ່ໂມງຖືກຕັ້ງໂດຍອີງໃສ່ອັດຕາຂໍ້ມູນ.
TX/RX Link Speed ​​Clock	ls_clk	ເຊື່ອມຕໍ່ໂມງຄວາມໄວ. ຄວາມຖີ່ໂມງຄວາມໄວເຊື່ອມຕໍ່ແມ່ນຂຶ້ນກັບຄວາມຖີ່ໂມງ TMDS ທີ່ຄາດໄວ້, oversampປັດໄຈ ling, ສັນຍາລັກຕໍ່ໂມງ, ແລະອັດຕາສ່ວນໂມງບິດ TMDS.

		ອັດຕາສ່ວນໂມງບິດ TMDS	ຄວາມຖີ່ຂອງໂມງຄວາມໄວເຊື່ອມຕໍ່
		0	ຄວາມຖີ່ໂມງ TMDS / ສັນຍາລັກຕໍ່ໂມງ
		1	TMDS ຄວາມຖີ່ໂມງ *4 / ສັນຍາລັກຕໍ່ໂມງ
TX/RX ໂມງວິດີໂອ	vid_clk	ໂມງຂໍ້ມູນວິດີໂອ. ຄວາມຖີ່ຂອງໂມງຂໍ້ມູນວິດີໂອແມ່ນມາຈາກໂມງຄວາມໄວການເຊື່ອມຕໍ່ TX ໂດຍອີງໃສ່ຄວາມເລິກຂອງສີ.
		ອັດຕາສ່ວນໂມງບິດ TMDS	ຄວາມຖີ່ຂອງໂມງຂໍ້ມູນວິດີໂອ
		0	ໂມງ TMDS / ສັນຍາລັກຕໍ່ໂມງ / ປັດໄຈຄວາມເລິກຂອງສີ
		1	ໂມງ TMDS *4 / ສັນຍາລັກຕໍ່ໂມງ / ປັດໄຈຄວາມເລິກຂອງສີ
		ບິດຕໍ່ສີ	ປັດໄຈຄວາມເລິກຂອງສີ
		8	1
		10	1.25
		12	1.5
		16	2.0
ໂມງ RX TMDS	tmds_clk_in	ຊ່ອງໂມງ TMDS ຈາກ HDMI RX ແລະເຊື່ອມຕໍ່ກັບໂມງອ້າງອີງເຖິງ IOPLL.
ໂມງອ້າງອີງ RX CDR 0 /TX PLL ໂມງອ້າງອີງ 0	fr_clk	ໂມງອ້າງອິງແລ່ນຟຣີໄປຫາ RX CDR ແລະ TX PLL. ໂມງນີ້ແມ່ນຕ້ອງການສຳລັບການປັບປ່ຽນພະລັງງານ.
ໂມງອ້າງອີງ RX CDR 1	iopl_outclk0	ໂມງອ້າງອີງເຖິງ RX CDR ຂອງ RX transceiver.
		ອັດຕາຂໍ້ມູນ	ຄວາມຖີ່ຂອງໂມງອ້າງອີງ RX
		ອັດຕາຂໍ້ມູນ <1 Gbps	5× ຄວາມຖີ່ໂມງ TMDS
		1 Gbps< ອັດຕາຂໍ້ມູນ <3.4 Gbps	TMDS ຄວາມຖີ່ໂມງ
		ອັດຕາຂໍ້ມູນ > 3.4 Gbps	4× ຄວາມຖີ່ໂມງ TMDS
		• ອັດຕາຂໍ້ມູນ <1 Gbps: ສໍາລັບ oversampເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການອັດຕາຂໍ້ມູນຂັ້ນຕ່ໍາຂອງ transceiver. • ອັດຕາຂໍ້ມູນ > 3.4 Gbps: ເພື່ອຊົດເຊີຍອັດຕາບິດຂອງ TMDS ກັບອັດຕາສ່ວນໂມງຂອງ 1/40 ເພື່ອຮັກສາອັດຕາຂໍ້ມູນຕົວຮັບສັນຍານຕໍ່ກັບອັດຕາສ່ວນໂມງຢູ່ທີ່ 1/10. ໝາຍເຫດ: ຢ່າໃຊ້ PIN RX ຂອງຕົວຮັບສັນຍານເປັນໂມງອ້າງອີງ CDR. ການອອກແບບຂອງທ່ານຈະລົ້ມເຫລວຖ້າທ່ານວາງ HDMI RX refclk ໃສ່ pin RX.
RX Transceiver ໂມງອອກ	rx_clk	ໂມງອອກໄດ້ຟື້ນຕົວຈາກເຄື່ອງຮັບສັນຍານ, ແລະຄວາມຖີ່ແຕກຕ່າງກັນຂຶ້ນກັບອັດຕາຂໍ້ມູນແລະສັນຍາລັກຕໍ່ໂມງ. RX transceiver ໂມງອອກຄວາມຖີ່ = ອັດຕາການສົ່ງຂໍ້ມູນ/ (ສັນຍາລັກຕໍ່ໂມງ*10)
ໂມງບໍລິຫານ	mgmt_clk	ໂມງແລ່ນຟຣີ 100 MHz ສໍາລັບອົງປະກອບເຫຼົ່ານີ້:

		• ການໂຕ້ຕອບ Avalon-MM ສໍາລັບການຕັ້ງຄ່າຄືນໃໝ່ — ຄວາມ​ຕ້ອງ​ການ​ລະ​ດັບ​ຄວາມ​ຖີ່​ໃນ​ລະ​ຫວ່າງ 100 – 125 MHz​. •, PHY reset controller ສໍາລັບລໍາດັບ reset transceiver — ຄວາມ​ຕ້ອງ​ການ​ລະ​ດັບ​ຄວາມ​ຖີ່​ໃນ​ລະ​ຫວ່າງ 1-500 MHz​. • ການຕັ້ງຄ່າ IOPLL ຄືນໃໝ່ - ຄວາມຖີ່ໂມງສູງສຸດແມ່ນ 100 MHz. • RX Reconfiguration ສໍາລັບການຄຸ້ມຄອງ • CPU • ປະລິນຍາໂທ I2C
ໂມງ I2C	i2c_clk	ການປ້ອນຂໍ້ມູນໂມງ 100 MHz ທີ່ໃຊ້ໂມງ I2C slave, SCDC ລົງທະບຽນໃນຫຼັກ HDMI RX, ແລະ EDID RAM.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ການໃຊ້ Transceiver RX Pin ເປັນໂມງອ້າງອີງ CDR
• ໃຊ້ Transceiver RX Pin ເປັນ TX PLL Reference Clock

3.7. ສັນຍານການໂຕ້ຕອບ
ຕາຕະລາງລາຍຊື່ສັນຍານສໍາລັບ HDMI Intel FPGA IP ການອອກແບບ exampເລ.
ຕາຕະລາງ 41. ສັນຍານລະດັບສູງສຸດ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ສັນຍານ Oscillator ໃນເຮືອ
clk_fpga_b3_p	ປ້ອນຂໍ້ມູນ	1	ໂມງແລ່ນຟຣີ 100 MHz ສໍາລັບໂມງອ້າງອີງຫຼັກ
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1	ໂມງແລ່ນຟຣີ 625 MHz ສໍາລັບໂມງອ້າງອີງ transceiver; ໂມງນີ້ສາມາດມີຄວາມຖີ່ໃດນຶ່ງ

ປຸ່ມກົດຂອງຜູ້ໃຊ້ແລະ LEDs
user_pb	ປ້ອນຂໍ້ມູນ	1	ກົດປຸ່ມເພື່ອຄວບຄຸມການທໍາງານການອອກແບບ HDMI Intel FPGA IP
cpu_resetn	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດທົ່ວໂລກ
user_led_g	ຜົນຜະລິດ	4	ຈໍ LED ສີຂຽວ ເບິ່ງການຕັ້ງຄ່າຮາດແວໃນໜ້າ 89 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຟັງຊັນ LED.
user_led_r	ຜົນຜະລິດ	4	ຈໍ LED ສີແດງ ເບິ່ງການຕັ້ງຄ່າຮາດແວໃນໜ້າ 89 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຟັງຊັນ LED.

HDMI FMC Daughter Card Pins on FMC Port B
fmcb_gbtclk_m2c_p_0	ປ້ອນຂໍ້ມູນ	1	ໂມງ HDMI RX TMDS
fmcb_dp_m2c_p	ປ້ອນຂໍ້ມູນ	3	ຊ່ອງຂໍ້ມູນ HDMI RX ສີແດງ, ສີຂຽວ ແລະສີຟ້າ • Bitec ການແກ້ໄຂບັດລູກສາວ 11 — [0]: RX TMDS ຊ່ອງ 1 (ສີຂຽວ) — [1]: RX TMDS ຊ່ອງ 2 (ສີແດງ) — [2]: RX TMDS Channel 0 (ສີຟ້າ) • Bitec ການແກ້ໄຂບັດລູກສາວ 4 ຫຼື 6 — [0]: RX TMDS Channel 1 (ສີຂຽວ)— ຂົ້ວຂົ້ວ — [1]: RX TMDS Channel 0 (ສີຟ້າ)— ຂົ້ວຂົ້ວ — [2]: RX TMDS Channel 2 (ສີແດງ)— ຂົ້ວຂົ້ວ
fmcb_dp_c2m_p	ຜົນຜະລິດ	4	ຊ່ອງຂໍ້ມູນ HDMI TX, ສີແດງ, ສີຂຽວ, ແລະສີຟ້າ • Bitec ການແກ້ໄຂບັດລູກສາວ 11 — [0]: TX TMDS ຊ່ອງ 2 (ສີແດງ) — [1]: TX TMDS ຊ່ອງ 1 (ສີຂຽວ) — [2]: TX TMDS ຊ່ອງ 0 (ສີຟ້າ) — [3]: TX TMDS Clock Channel • Bitec ການແກ້ໄຂບັດລູກສາວ 4 ຫຼື 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS ຊ່ອງ 0 (ສີຟ້າ) — [2]: TX TMDS ຊ່ອງ 1 (ສີຂຽວ) — [3]: TX TMDS ຊ່ອງ 2 (ສີແດງ)
fmcb_la_rx_p_9	ປ້ອນຂໍ້ມູນ	1	ກວດພົບພະລັງງານ HDMI RX +5V
fmcb_la_rx_p_8	Inout	1	ກວດພົບປລັກສຽບຮ້ອນ HDMI RX
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA ສໍາລັບ DDC ແລະ SCDC
fmcb_la_tx_p_10	ປ້ອນຂໍ້ມູນ	1	HDMI RX I2C SCL ສໍາລັບ DDC ແລະ SCDC
fmcb_la_tx_p_12	ປ້ອນຂໍ້ມູນ	1	ກວດພົບປລັກສຽບຮ້ອນ HDMI TX
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA ສໍາລັບ DDC ແລະ SCDC
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL ສໍາລັບ DDC ແລະ SCDC
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA ສໍາລັບການຄວບຄຸມ redriver
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL ສໍາລັບການຄວບຄຸມ redriver

ຕາຕະລາງ 42. HDMI RX ສັນຍານລະດັບສູງສຸດ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດສັນຍານ
mgmt_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງລະບົບ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1	ໂມງແລ່ນຟຣີ (625 MHz) ສໍາລັບໂມງອ້າງອີງການຮັບສັນຍານຕົ້ນຕໍ. ໂມງນີ້ແມ່ນຕ້ອງການສໍາລັບການປັບຕົວຮັບສັນຍານໃນລະຫວ່າງສະຖານະເປີດເຄື່ອງ. ໂມງນີ້ສາມາດມີຄວາມຖີ່ໃດນຶ່ງ.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ການ​ປ້ອນ​ຂໍ້​ມູນ​ປັບ​ລະ​ບົບ​

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດສັນຍານ
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດການປ້ອນຂໍ້ມູນ Transceiver. ສັນຍານນີ້ຖືກຢືນຢັນໃນລະຫວ່າງຂະບວນການປ່ຽນໂມງອ້າງອີງ (ຈາກໂມງແລ່ນຟຣີໄປຫາໂມງ TMDS) ຢູ່ໃນສະຖານະເປີດເຄື່ອງ.
tmds_clk_in	ປ້ອນຂໍ້ມູນ	1	ໂມງ HDMI RX TMDS
i2c_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງສໍາລັບການໂຕ້ຕອບ DDC ແລະ SCDC
vid_clk_out	ຜົນຜະລິດ	1	ຜົນຜະລິດໂມງວິດີໂອ
ls_clk_out	ຜົນຜະລິດ	1	ເຊື່ອມຕໍ່ຄວາມໄວໂມງອອກ
sys_init	ຜົນຜະລິດ	1	ການເລີ່ມຕົ້ນລະບົບເພື່ອຣີເຊັດລະບົບເມື່ອເປີດເຄື່ອງ

RX Transceiver ແລະ IOPLL ສັນຍານ
rx_serial_data	ປ້ອນຂໍ້ມູນ	3	ຂໍ້ມູນ Serial HDMI ກັບ RX Native PHY
gxb_rx_ພ້ອມ	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າ RX Native PHY ແມ່ນພ້ອມແລ້ວ
gxb_rx_cal_busy_out	ຜົນຜະລິດ	3	RX Native PHY calibration busy to the transceiver arbiter
gxb_rx_cal_busy_in	ປ້ອນຂໍ້ມູນ	3	ການ​ປັບ​ທຽບ​ສັນ​ຍານ​ບໍ່​ຫວ່າງ​ຈາກ arbiter transceiver ກັບ RX Native PHY
iopl_locked	ຜົນຜະລິດ	1	ລະບຸ IOPLL ຖືກລັອກ
gxb_reconfig_write	ປ້ອນຂໍ້ມູນ	3	ການໂຕ້ຕອບ Avalon-MM reconfiguration Transceiver ຈາກ RX Native PHY ໄປຫາ transceiver arbiter
gxb_reconfig_read	ປ້ອນຂໍ້ມູນ	3
gxb_reconfig_address	ປ້ອນຂໍ້ມູນ	30
gxb_reconfig_writedata	ປ້ອນຂໍ້ມູນ	96
gxb_reconfig_readdata	ຜົນຜະລິດ	96
gxb_reconfig_waitrequest	ຜົນຜະລິດ	3

ການຈັດການການຕັ້ງຄ່າ RX
rx_reconfig_en	ຜົນຜະລິດ	1	RX Reconfiguration ເປີດໃຊ້ສັນຍານ
ມາດຕະການ	ຜົນຜະລິດ	24	ການວັດແທກຄວາມຖີ່ໂມງ HDMI RX TMDS (ໃນ 10 ms)
Measure_valid	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າສັນຍານວັດແທກຖືກຕ້ອງ
os	ຜົນຜະລິດ	1	oversampປັດ​ໄຈ​ຂອງ​ຕົນ​: • 0: ບໍ່ເກີນampລີງ • 1:5× oversampລີງ
reconfig_mgmt_write	ຜົນຜະລິດ	1	ການຈັດການການຕັ້ງຄ່າ RX ຄືນໃໝ່ Avalon memory-mapped interface ກັບ transceiver arbiter
reconfig_mgmt_read	ຜົນຜະລິດ	1
reconfig_mgmt_address	ຜົນຜະລິດ	12

reconfig_mgmt_writedata	ຜົນຜະລິດ	32
reconfig_mgmt_readdata	ປ້ອນຂໍ້ມູນ	32
reconfig_mgmt_waitrequest	ປ້ອນຂໍ້ມູນ	1

ສັນຍານ HDMI RX Core
TMDS_Bit_clock_Ratio	ຜົນຜະລິດ	1	SCDC ການໂຕ້ຕອບການລົງທະບຽນ
audio_de	ຜົນຜະລິດ	1	ການໂຕ້ຕອບສຽງຫຼັກ HDMI RX ເບິ່ງພາກ Sink Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
audio_data	ຜົນຜະລິດ	256
audio_info_ai	ຜົນຜະລິດ	48
audio_N	ຜົນຜະລິດ	20
audio_CTS	ຜົນຜະລິດ	20
audio_metadata	ຜົນຜະລິດ	165
audio_format	ຜົນຜະລິດ	5
aux_pkt_data	ຜົນຜະລິດ	72	ການໂຕ້ຕອບຕົວຊ່ວຍຫຼັກຂອງ HDMI RX ເບິ່ງພາກ Sink Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
aux_pkt_addr	ຜົນຜະລິດ	6
aux_pkt_wr	ຜົນຜະລິດ	1
aux_data	ຜົນຜະລິດ	72
aux_sop	ຜົນຜະລິດ	1
aux_eop	ຜົນຜະລິດ	1
aux_valid	ຜົນຜະລິດ	1
aux_error	ຜົນຜະລິດ	1
gcp	ຜົນຜະລິດ	6	ສັນຍານດ້ານຂ້າງ HDMI RX ຫຼັກ ເບິ່ງພາກ Sink Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
info_avi	ຜົນຜະລິດ	112
info_vsi	ຜົນຜະລິດ	61
colordepth_mgmt_sync	ຜົນຜະລິດ	2
vid_data	ຜົນຜະລິດ	N*48	ພອດວິດີໂອຫຼັກ HDMI RX ໝາຍເຫດ: ນ = ສັນຍາລັກຕໍ່ໂມງ ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
vid_vsync	ຜົນຜະລິດ	N
vid_hsync	ຜົນຜະລິດ	N
vid_de	ຜົນຜະລິດ	N
ໂໝດ	ຜົນຜະລິດ	1	ການຄວບຄຸມຫຼັກ HDMI RX ແລະພອດສະຖານະ ໝາຍເຫດ: ນ = ສັນຍາລັກຕໍ່ໂມງ ອ້າງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
ctrl	ຜົນຜະລິດ	N*6
ລັອກ	ຜົນຜະລິດ	3
vid_lock	ຜົນຜະລິດ	1
in_5v_power	ປ້ອນຂໍ້ມູນ	1	HDMI RX 5V ກວດພົບ ແລະກວດຫາປລັກສຽບໄຟ ອ້າງອີງເຖິງ Sink Interfaces ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	ການໂຕ້ຕອບ HDMI RX DDC ແລະ SCDC
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM ສັນຍານ
edid_ram_access	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບການເຂົ້າເຖິງ HDMI RX EDID RAM. ຢືນຢັນ edid_ram_access ເມື່ອທ່ານຕ້ອງການຂຽນ ຫຼືອ່ານຈາກ EDID RAM, ຖ້າບໍ່ດັ່ງນັ້ນສັນຍານນີ້ຄວນຈະຖືກຮັກສາໄວ້ຕໍ່າ.
edid_ram_address	ປ້ອນຂໍ້ມູນ	8
edid_ram_write	ປ້ອນຂໍ້ມູນ	1
edid_ram_read	ປ້ອນຂໍ້ມູນ	1
edid_ram_readdata	ຜົນຜະລິດ	8
edid_ram_writedata	ປ້ອນຂໍ້ມູນ	8
edid_ram_waitrequest	ຜົນຜະລິດ	1

ຕາຕະລາງ 43. HDMI TX ສັນຍານລະດັບສູງສຸດ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ໂມງ ແລະ ຣີເຊັດສັນຍານ
mgmt_clk	ປ້ອນຂໍ້ມູນ	1	ການປ້ອນຂໍ້ມູນໂມງລະບົບ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1	ໂມງແລ່ນຟຣີ (625 MHz) ສໍາລັບໂມງອ້າງອີງການຮັບສັນຍານຕົ້ນຕໍ. ໂມງນີ້ແມ່ນຕ້ອງການສໍາລັບການປັບຕົວຮັບສັນຍານໃນລະຫວ່າງສະຖານະເປີດເຄື່ອງ. ໂມງນີ້ສາມາດມີຄວາມຖີ່ໃດນຶ່ງ.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ການ​ປ້ອນ​ຂໍ້​ມູນ​ປັບ​ລະ​ບົບ​
hdmi_clk_in	ປ້ອນຂໍ້ມູນ	1	ໂມງອ້າງອີງເຖິງ TX IOPLL ແລະ TX PLL. ຄວາມຖີ່ຂອງໂມງແມ່ນຄືກັນກັບຄວາມຖີ່ໂມງ TMDS.
vid_clk_out	ຜົນຜະລິດ	1	ຜົນຜະລິດໂມງວິດີໂອ
ls_clk_out	ຜົນຜະລິດ	1	ເຊື່ອມຕໍ່ຄວາມໄວໂມງອອກ
sys_init	ຜົນຜະລິດ	1	ການເລີ່ມຕົ້ນລະບົບເພື່ອຣີເຊັດລະບົບເມື່ອເປີດເຄື່ອງ
reset_xcvr	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດເປັນຕົວຮັບສັນຍານ TX
reset_pll	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດເປັນ IOPLL ແລະ TX PLL
reset_pll_reconfig	ຜົນຜະລິດ	1	ຣີເຊັດເປັນ PLL reconfiguration

TX Transceiver ແລະ IOPLL ສັນຍານ
tx_serial_data	ຜົນຜະລິດ	4	ຂໍ້ມູນ Serial HDMI ຈາກ TX Native PHY
gxb_tx_ພ້ອມແລ້ວ	ຜົນຜະລິດ	1	ຊີ້ບອກວ່າ TX Native PHY ແມ່ນພ້ອມແລ້ວ
gxb_tx_cal_busy_out	ຜົນຜະລິດ	4	TX Native PHY calibration busy signal to the transceiver arbiter
gxb_tx_cal_busy_in	ປ້ອນຂໍ້ມູນ	4	ການ​ປັບ​ທຽບ​ສັນ​ຍານ​ບໍ່​ຄ່ອຍ​ມີ​ເວ​ລາ​ຈາກ arbiter transceiver ກັບ TX Native PHY

TX Transceiver ແລະ IOPLL ສັນຍານ
iopl_locked	ຜົນຜະລິດ	1	ລະບຸ IOPLL ຖືກລັອກ
txpl_locked	ຜົນຜະລິດ	1	ລະບຸ TX PLL ຖືກລັອກ
gxb_reconfig_write	ປ້ອນຂໍ້ມູນ	4	ການປັບຄ່າເຄື່ອງຮັບສັນຍານຄືນໃໝ່ Avalon memory-mapped interface ຈາກ TX Native PHY ໄປຫາ transceiver arbiter
gxb_reconfig_read	ປ້ອນຂໍ້ມູນ	4
gxb_reconfig_address	ປ້ອນຂໍ້ມູນ	40
gxb_reconfig_writedata	ປ້ອນຂໍ້ມູນ	128
gxb_reconfig_readdata	ຜົນຜະລິດ	128
gxb_reconfig_waitrequest	ຜົນຜະລິດ	4

TX IOPLL ແລະ TX PLL Reconfiguration Signals
pll_reconfig_write/ tx_pll_reconfig_write	ປ້ອນຂໍ້ມູນ	1	TX IOPLL/TX PLL reconfiguration Avalon memory-mapped interfaces
pll_reconfig_read/ tx_pll_reconfig_read	ປ້ອນຂໍ້ມູນ	1
pll_reconfig_address/ tx_pll_reconfig_address	ປ້ອນຂໍ້ມູນ	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	ປ້ອນຂໍ້ມູນ	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	ຜົນຜະລິດ	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	ຜົນຜະລິດ	1
os	ປ້ອນຂໍ້ມູນ	2	oversampປັດ​ໄຈ​ຂອງ​ຕົນ​: • 0: ບໍ່ເກີນampລີງ • 1:3× oversampລີງ • 2:4× oversampລີງ • 3:5× oversampລີງ
ມາດຕະການ	ປ້ອນຂໍ້ມູນ	24	ຊີ້ບອກຄວາມຖີ່ໂມງ TMDS ຂອງຄວາມລະອຽດການຖ່າຍທອດວິດີໂອ.

ສັນຍານ HDMI TX Core
ctrl	ປ້ອນຂໍ້ມູນ	6*N	ການໂຕ້ຕອບການຄວບຄຸມຫຼັກ HDMI TX ໝາຍເຫດ: ນ = ສັນຍາລັກຕໍ່ໂມງ ອ້າງເຖິງສ່ວນການຕິດຕໍ່ແຫຼ່ງທີ່ມາໃນ HDMI ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
ໂໝດ	ປ້ອນຂໍ້ມູນ	1
TMDS_Bit_clock_Ratio	ປ້ອນຂໍ້ມູນ	1	SCDC ການໂຕ້ຕອບການລົງທະບຽນ ອ້າງອີງໃສ່ພາກສ່ວນ Source Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
Scrambler_Enable	ປ້ອນຂໍ້ມູນ	1
audio_de	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບສຽງຫຼັກ HDMI TX ອ້າງເຖິງ ການໂຕ້ຕອບແຫຼ່ງ ພາກ​ສ່ວນ​ໃນ​ ຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
audio_mute	ປ້ອນຂໍ້ມູນ	1
audio_data	ປ້ອນຂໍ້ມູນ	256
ສືບຕໍ່…

ສັນຍານ HDMI TX Core
audio_info_ai	ປ້ອນຂໍ້ມູນ	49
audio_N	ປ້ອນຂໍ້ມູນ	22
audio_CTS	ປ້ອນຂໍ້ມູນ	22
audio_metadata	ປ້ອນຂໍ້ມູນ	166
audio_format	ປ້ອນຂໍ້ມູນ	5
i2c_master_write	ປ້ອນຂໍ້ມູນ	1	TX I2C master Avalon ການໂຕ້ຕອບທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາກັບ I2C master ພາຍໃນຫຼັກ TX. ໝາຍເຫດ: ສັນຍານເຫຼົ່ານີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ໃນເວລາທີ່ທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ.
i2c_master_read	ປ້ອນຂໍ້ມູນ	1
i2c_master_address	ປ້ອນຂໍ້ມູນ	4
i2c_master_writedata	ປ້ອນຂໍ້ມູນ	32
i2c_master_readdata	ຜົນຜະລິດ	32
aux_ພ້ອມ	ຜົນຜະລິດ	1	ການໂຕ້ຕອບຕົວຊ່ວຍຫຼັກ HDMI TX ອ້າງອີງໃສ່ພາກສ່ວນ Source Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
aux_data	ປ້ອນຂໍ້ມູນ	72
aux_sop	ປ້ອນຂໍ້ມູນ	1
aux_eop	ປ້ອນຂໍ້ມູນ	1
aux_valid	ປ້ອນຂໍ້ມູນ	1
gcp	ປ້ອນຂໍ້ມູນ	6	ສັນຍານດ້ານຂ້າງຫຼັກ HDMI TX ອ້າງອີງໃສ່ພາກສ່ວນ Source Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
info_avi	ປ້ອນຂໍ້ມູນ	113
info_vsi	ປ້ອນຂໍ້ມູນ	62
vid_data	ປ້ອນຂໍ້ມູນ	N*48	ຜອດວິດີໂອຫຼັກ HDMI TX ໝາຍເຫດ: N = ສັນຍາລັກຕໍ່ໂມງ ອ້າງອີງໃສ່ພາກສ່ວນ Source Interfaces ໃນຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
vid_vsync	ປ້ອນຂໍ້ມູນ	N
vid_hsync	ປ້ອນຂໍ້ມູນ	N
vid_de	ປ້ອນຂໍ້ມູນ	N

I2C ແລະ Hot Plug ກວດພົບສັນຍານ
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) ໝາຍເຫດ: ເມື່ອທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ, ສັນຍານນີ້ຖືກວາງໄວ້ໃນຫຼັກ TX ແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.	ຜົນຜະລິດ	1	I2C Master Avalon ການໂຕ້ຕອບທີ່ສ້າງແຜນທີ່ຫນ່ວຍຄວາມຈໍາ
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) ໝາຍເຫດ: ເມື່ອທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ, ສັນຍານນີ້ຖືກວາງໄວ້ໃນຫຼັກ TX ແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.	ຜົນຜະລິດ	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) ໝາຍເຫດ: ເມື່ອທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ, ສັນຍານນີ້ຖືກວາງໄວ້ໃນຫຼັກ TX ແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.	ປ້ອນຂໍ້ມູນ	1
ສືບຕໍ່…

I2C ແລະ Hot Plug ກວດພົບສັນຍານ
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) ໝາຍເຫດ: ເມື່ອທ່ານເປີດ ລວມມີ I2C ພາລາມິເຕີ, ສັນຍານນີ້ຖືກວາງໄວ້ໃນຫຼັກ TX ແລະຈະບໍ່ເຫັນໄດ້ໃນລະດັບນີ້.	ປ້ອນຂໍ້ມູນ	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
hdmi_tx_i2c_sda	Inout	1	ການໂຕ້ຕອບ HDMI TX DDC ແລະ SCDC
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	ການໂຕ້ຕອບ I2C ສໍາລັບ Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	ຜົນຜະລິດ	1	ການໂຕ້ຕອບທີ່ສ້າງແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ Avalon ຂອງແມ່ບົດ I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	8
ສືບຕໍ່…

I2C ແລະ Hot Plug ກວດພົບສັນຍານ
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	1
hdmi_tx_hpd_n	ປ້ອນຂໍ້ມູນ	1	HDMI TX hotplug ກວດພົບສ່ວນຕິດຕໍ່
tx_hpd_ack	ປ້ອນຂໍ້ມູນ	1
tx_hpd_req	ຜົນຜະລິດ	1

ຕາຕະລາງ 44. Transceiver Arbiter Signals

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ຄກ	ປ້ອນຂໍ້ມູນ	1	ໂມງປັບຄ່າ. ໂມງນີ້ຕ້ອງແບ່ງປັນໂມງດຽວກັນກັບບລັອກການຈັດການການຕັ້ງຄ່າຄືນໃໝ່.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດສັນຍານ. ຣີເຊັດນີ້ຕ້ອງແບ່ງປັນການຣີເຊັດດຽວກັນກັບບລັອກການຈັດການການຕັ້ງຄ່າຄືນໃໝ່.
rx_rcfg_en	ປ້ອນຂໍ້ມູນ	1	RX reconfiguration ເປີດໃຊ້ສັນຍານ
tx_rcfg_en	ປ້ອນຂໍ້ມູນ	1	ການປັບຄ່າ TX ເປີດໃຊ້ສັນຍານ
rx_rcfg_ch	ປ້ອນຂໍ້ມູນ	2	ຊີ້ບອກວ່າຊ່ອງໃດຈະຖືກປັບຄ່າຄືນໃໝ່ໃນຫຼັກ RX. ສັນຍານນີ້ຕ້ອງຢືນຢັນຢູ່ສະເໝີ.
tx_rcfg_ch	ປ້ອນຂໍ້ມູນ	2	ຊີ້ບອກວ່າຊ່ອງໃດຈະຖືກປັບຄ່າໃໝ່ໃນຫຼັກ TX. ສັນຍານນີ້ຕ້ອງຢືນຢັນຢູ່ສະເໝີ.
rx_reconfig_mgmt_write	ປ້ອນຂໍ້ມູນ	1	Reconfiguration Avalon-MM interfaces ຈາກການຈັດການການປັບຄ່າ RX
rx_reconfig_mgmt_read	ປ້ອນຂໍ້ມູນ	1
rx_reconfig_mgmt_address	ປ້ອນຂໍ້ມູນ	10
rx_reconfig_mgmt_writedata	ປ້ອນຂໍ້ມູນ	32
rx_reconfig_mgmt_readdata	ຜົນຜະລິດ	32
rx_reconfig_mgmt_waitrequest	ຜົນຜະລິດ	1
tx_reconfig_mgmt_write	ປ້ອນຂໍ້ມູນ	1	Reconfiguration Avalon-MM interfaces ຈາກການຈັດການການຕັ້ງຄ່າ TX
tx_reconfig_mgmt_read	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_mgmt_address	ປ້ອນຂໍ້ມູນ	10
tx_reconfig_mgmt_writedata	ປ້ອນຂໍ້ມູນ	32
tx_reconfig_mgmt_readdata	ຜົນຜະລິດ	32
tx_reconfig_mgmt_waitrequest	ຜົນຜະລິດ	1
reconfig_write	ຜົນຜະລິດ	1	Reconfiguration Avalon-MM interfaces ກັບ transceiver ໄດ້
reconfig_read	ຜົນຜະລິດ	1
ສືບຕໍ່…

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
reconfig_address	ຜົນຜະລິດ	10
reconfig_writedata	ຜົນຜະລິດ	32
rx_reconfig_readdata	ປ້ອນຂໍ້ມູນ	32
rx_reconfig_waitrequest	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_readdata	ປ້ອນຂໍ້ມູນ	1
tx_reconfig_waitrequest	ປ້ອນຂໍ້ມູນ	1
rx_cal_busy	ປ້ອນຂໍ້ມູນ	1	ສັນຍານສະຖານະການປັບທຽບຈາກຕົວຮັບສັນຍານ RX
tx_cal_busy	ປ້ອນຂໍ້ມູນ	1	ສັນຍານສະຖານະຂອງການປັບທຽບຈາກຕົວຮັບສັນຍານ TX
rx_reconfig_cal_busy	ຜົນຜະລິດ	1	ສັນ​ຍານ​ສະ​ຖາ​ນະ​ການ​ປັບ​ທຽບ​ກັບ RX transceiver PHY reset ການ​ຄວບ​ຄຸມ​
tx_reconfig_cal_busy	ຜົນຜະລິດ	1	ສັນຍານສະຖານະຂອງການປັບທຽບຈາກຕົວຮັບສັນຍານ TX PHY ຄວບຄຸມການຣີເຊັດ

ຕາຕະລາງ 45. RX-TX Link Signals

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	1	ຣີເຊັດເປັນວິດີໂອ/ສຽງ/ຕົວຊ່ວຍ/ sidebands FIFO buffer.
hdmi_tx_ls_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງຄວາມໄວເຊື່ອມຕໍ່ HDMI TX
hdmi_rx_ls_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງຄວາມໄວເຊື່ອມຕໍ່ HDMI RX
hdmi_tx_vid_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງວິດີໂອ HDMI TX
hdmi_rx_vid_clk	ປ້ອນຂໍ້ມູນ	1	ໂມງວິດີໂອ HDMI RX
hdmi_rx_locked	ປ້ອນຂໍ້ມູນ	3	ຊີ້ບອກສະຖານະການລັອກ HDMI RX
hdmi_rx_de	ປ້ອນຂໍ້ມູນ	N	ການໂຕ້ຕອບວິດີໂອ HDMI RX ໝາຍເຫດ: ນ = ສັນຍາລັກຕໍ່ໂມງ
hdmi_rx_hsync	ປ້ອນຂໍ້ມູນ	N
hdmi_rx_vsync	ປ້ອນຂໍ້ມູນ	N
hdmi_rx_data	ປ້ອນຂໍ້ມູນ	N*48
rx_audio_format	ປ້ອນຂໍ້ມູນ	5	ການໂຕ້ຕອບສຽງ HDMI RX
rx_audio_metadata	ປ້ອນຂໍ້ມູນ	165
rx_audio_info_ai	ປ້ອນຂໍ້ມູນ	48
rx_audio_CTS	ປ້ອນຂໍ້ມູນ	20
rx_audio_N	ປ້ອນຂໍ້ມູນ	20
rx_audio_de	ປ້ອນຂໍ້ມູນ	1
rx_audio_data	ປ້ອນຂໍ້ມູນ	256
rx_gcp	ປ້ອນຂໍ້ມູນ	6	ການໂຕ້ຕອບດ້ານຂ້າງ HDMI RX
rx_info_avi	ປ້ອນຂໍ້ມູນ	112
rx_info_vsi	ປ້ອນຂໍ້ມູນ	61
ສືບຕໍ່…

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
rx_aux_eop	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບຊ່ວຍ HDMI RX
rx_aux_sop	ປ້ອນຂໍ້ມູນ	1
rx_aux_ຖືກຕ້ອງ	ປ້ອນຂໍ້ມູນ	1
rx_aux_data	ປ້ອນຂໍ້ມູນ	72
hdmi_tx_de	ຜົນຜະລິດ	N	ການໂຕ້ຕອບວິດີໂອ HDMI TX ໝາຍເຫດ: ນ = ສັນຍາລັກຕໍ່ໂມງ
hdmi_tx_hsync	ຜົນຜະລິດ	N
hdmi_tx_vsync	ຜົນຜະລິດ	N
hdmi_tx_data	ຜົນຜະລິດ	N*48
tx_audio_format	ຜົນຜະລິດ	5	ການໂຕ້ຕອບສຽງ HDMI TX
tx_audio_metadata	ຜົນຜະລິດ	165
tx_audio_info_ai	ຜົນຜະລິດ	48
tx_audio_CTS	ຜົນຜະລິດ	20
tx_audio_N	ຜົນຜະລິດ	20
tx_audio_de	ຜົນຜະລິດ	1
tx_audio_data	ຜົນຜະລິດ	256
tx_gcp	ຜົນຜະລິດ	6	ການໂຕ້ຕອບດ້ານຂ້າງ HDMI TX
tx_info_avi	ຜົນຜະລິດ	112
tx_info_vsi	ຜົນຜະລິດ	61
tx_aux_eop	ຜົນຜະລິດ	1	ການໂຕ້ຕອບຊ່ວຍ HDMI TX
tx_aux_sop	ຜົນຜະລິດ	1
tx_aux_ຖືກຕ້ອງ	ຜົນຜະລິດ	1
tx_aux_data	ຜົນຜະລິດ	72
tx_aux_ພ້ອມ	ຜົນຜະລິດ	1

ຕາຕະລາງ 46. ສັນຍານລະບົບຜູ້ອອກແບບເວທີ

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
cpu_clk (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1	ໂມງ CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1	ການຕັ້ງຄ່າ CPU ຄືນ ໃໝ່
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	ປ້ອນຂໍ້ມູນ	1	ອັດຕາສ່ວນໂມງບິດ TMDS
Measure_pio_external_connection_export	ປ້ອນຂໍ້ມູນ	24	ຄວາມຖີ່ໂມງ TMDS ທີ່ຄາດໄວ້
ສືບຕໍ່…

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
Measure_valid_pio_external_connection_expor t	ປ້ອນຂໍ້ມູນ	1	ຊີ້ໃຫ້ເຫັນມາດຕະການ PIO ແມ່ນຖືກຕ້ອງ
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1	ການໂຕ້ຕອບ I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	3	I2C Master Avalon ອິນເຕີເຟດທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາສໍາລັບ DDC ແລະ SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	3	I2C Master Avalon ການໂຕ້ຕອບທີ່ສ້າງແຜນທີ່ຫນ່ວຍຄວາມຈໍາສໍາລັບ Bitec ການແກ້ໄຂບັດລູກສາວ 11, ການຄວບຄຸມ T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	ປ້ອນຂໍ້ມູນ	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	ຜົນຜະລິດ	1
ສືບຕໍ່…

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
edid_ram_access_pio_external_connection_exp ort	ຜົນຜະລິດ	1	EDID RAM ການໂຕ້ຕອບການເຂົ້າເຖິງ. ຢືນຢັນ edid_ram_access_pio_external_connection_ ສົ່ງອອກເມື່ອທ່ານຕ້ອງການຂຽນຫາ ຫຼືອ່ານຈາກ EDID RAM ຢູ່ເທິງ RX. ເຊື່ອມຕໍ່ EDID RAM ເຂົ້າເຖິງ Avalon-MM slave ໃນ Platform Designer ກັບອິນເຕີເຟດ EDID RAM ໃນໂມດູນ RX ລະດັບສູງສຸດ.
edid_ram_slave_translator_address	ຜົນຜະລິດ	8
edid_ram_slave_translator_write	ຜົນຜະລິດ	1
edid_ram_slave_translator_read	ຜົນຜະລິດ	1
edid_ram_slave_translator_readdata	ປ້ອນຂໍ້ມູນ	8
edid_ram_slave_translator_writedata	ຜົນຜະລິດ	8
edid_ram_slave_translator_waitrequest	ປ້ອນຂໍ້ມູນ	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1	RX PMA Reconfiguration Avalon ການໂຕ້ຕອບທີ່ສ້າງແຜນທີ່ຫນ່ວຍຄວາມຈໍາ
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	ປ້ອນຂໍ້ມູນ	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	ຜົນຜະລິດ	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	ປ້ອນຂໍ້ມູນ	1	TX PLL Reconfiguration Avalon interfaces memory-mapped
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	ຜົນຜະລິດ	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	ຜົນຜະລິດ	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	ຜົນຜະລິດ	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	ຜົນຜະລິດ	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	ປ້ອນຂໍ້ມູນ	32
ສືບຕໍ່…

ສັນຍານ	ທິດທາງ	ກວ້າງ	ລາຍລະອຽດ
tx_pl_waitrequest_pio_external_connection_ ສົ່ງອອກ	ປ້ອນຂໍ້ມູນ	1	ການຮ້ອງຂໍລໍຖ້າ TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	ຜົນຜະລິດ	12	TX PMA Reconfiguration Avalon interfaces memory-mapped
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	ຜົນຜະລິດ	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	ຜົນຜະລິດ	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	ປ້ອນຂໍ້ມູນ	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	ຜົນຜະລິດ	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	ປ້ອນຂໍ້ມູນ	1
tx_pma_waitrequest_pio_external_connection_ ສົ່ງອອກ	ປ້ອນຂໍ້ມູນ	1	ການຮ້ອງຂໍລໍຖ້າ TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	ປ້ອນຂໍ້ມູນ	1	TX PMA Recalibration Busy
tx_pma_ch_export	ຜົນຜະລິດ	2	ຊ່ອງ TX PMA
tx_rcfg_en_pio_external_connection_export	ຜົນຜະລິດ	1	ເປີດໃຊ້ TX PMA Reconfiguration
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_writedata	ຜົນຜະລິດ	32	TX IOPLL Reconfiguration Avalon interfaces memory-mapped
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_readdata	ປ້ອນຂໍ້ມູນ	32
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	ປ້ອນຂໍ້ມູນ	1
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_address	ຜົນຜະລິດ	9
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_write	ຜົນຜະລິດ	1
tx_iopl_rcfg_mgmt_translator_avalon_anti_s lave_read	ຜົນຜະລິດ	1
tx_os_pio_external_connection_export	ຜົນຜະລິດ	2	oversampປັດ​ໄຈ​ຂອງ​ຕົນ​: • 0: ບໍ່ເກີນampລີງ • 1:3× oversampລີງ • 2:4× oversampລີງ • 3:5× oversampລີງ
tx_rst_pll_pio_external_connection_export	ຜົນຜະລິດ	1	ຣີເຊັດເປັນ IOPLL ແລະ TX PLL
tx_rst_xcvr_pio_external_connection_export	ຜົນຜະລິດ	1	ຣີເຊັດເປັນ TX Native PHY
wd_timer_resetrequest_reset	ຜົນຜະລິດ	1	ຣີເຊັດໂມງຈັບເວລາ Watchdog
color_depth_pio_external_connection_export	ປ້ອນຂໍ້ມູນ	2	ຄວາມເລິກຂອງສີ
tx_hpd_ack_pio_external_connection_export	ຜົນຜະລິດ	1	ສໍາລັບ TX hotplug ກວດພົບການຈັບມື
tx_hpd_req_pio_external_connection_export	ປ້ອນຂໍ້ມູນ	1

3.8. ອອກແບບພາລາມິເຕີ RTL
ໃຊ້ຕົວກໍານົດການ HDMI TX ແລະ RX Top RTL ເພື່ອປັບແຕ່ງການອອກແບບ exampເລ.
ສ່ວນໃຫຍ່ຂອງຕົວກໍານົດການອອກແບບແມ່ນມີຢູ່ໃນ Design Exampແຖບຂອງຕົວແກ້ໄຂພາລາມິເຕີ HDMI Intel FPGA IP. ທ່ານຍັງສາມາດປ່ຽນການອອກແບບ exampຕັ້ງຄ່າໃຫ້ທ່ານ
ເຮັດໃນຕົວແກ້ໄຂພາລາມິເຕີຜ່ານຕົວກໍານົດການ RTL.

ຕາຕະລາງ 47. HDMI RX ຕົວກໍານົດການເທິງ

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
SUPPORT_DEEP_COLOR	• 0: ບໍ່ມີສີເລິກ • 1: ສີເລິກ	ກຳນົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດຮູບແບບສີເລິກໄດ້ຫຼືບໍ່.
SUPPORT_AUXILIARY	• 0: ບໍ່ມີ AUX • 1: AUX	ກຳນົດວ່າມີການເຂົ້າລະຫັດຊ່ອງຊ່ວຍຫຼືບໍ່.
SYMBOLS_PER_CLOCK	8	ຮອງຮັບ 8 ສັນຍາລັກຕໍ່ໂມງສຳລັບອຸປະກອນ Intel Arria 10.
SUPPORT_AUDIO	• 0: ບໍ່ມີສຽງ • 1: ສຽງ	ກໍານົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດສຽງໄດ້.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (ຄ່າເລີ່ມຕົ້ນ)	ບັນທຶກພື້ນຖານ 2 ຂອງຂະຫນາດ EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: ບໍ່ໄດ້ຕັ້ງເປົ້າໝາຍໃສ່ບັດລູກສາວ Bitec HDMI • 4: ຮອງຮັບ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 4 • 6: ການກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 6 •11: ການກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 11 (ຄ່າເລີ່ມຕົ້ນ)	ລະບຸການແກ້ໄຂບັດລູກສາວ Bitec HDMI ທີ່ໃຊ້. ເມື່ອທ່ານປ່ຽນການດັດແກ້, ການອອກແບບອາດຈະປ່ຽນຊ່ອງຮັບສັນຍານ ແລະປ່ຽນຂົ້ວຕາມຄວາມຕ້ອງການຂອງບັດລູກສາວ Bitec HDMI. ຖ້າທ່ານຕັ້ງພາລາມິເຕີ BITEC_DAUGHTER_CARD_REV ເປັນ 0, ການອອກແບບບໍ່ມີການປ່ຽນແປງໃດໆຕໍ່ກັບຊ່ອງຮັບສັນຍານ ແລະຂົ້ວ.
POLARITY_INVERSION	• 0: ຂົ້ວຂົ້ວ • 1: ຢ່າປີ້ນຂົ້ວ	ຕັ້ງພາລາມິເຕີນີ້ເປັນ 1 ເພື່ອປ່ຽນຄ່າຂອງແຕ່ລະບິດຂອງຂໍ້ມູນປ້ອນຂໍ້ມູນ. ການຕັ້ງຄ່າພາລາມິເຕີນີ້ເປັນ 1 ມອບໝາຍ 4'b1111 ໃຫ້ກັບພອດ rx_polinv ຂອງຕົວຮັບສັນຍານ RX.

ຕາຕະລາງ 48. HDMI TX ຕົວກໍານົດການເທິງ

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
USE_FPLL	1	ຮອງຮັບ fPLL ເປັນ TX PLL ສໍາລັບອຸປະກອນ Intel Cyclone® 10 GX ເທົ່ານັ້ນ. ຕັ້ງພາລາມິເຕີນີ້ເປັນ 1 ສະເໝີ.
SUPPORT_DEEP_COLOR	• 0: ບໍ່ມີສີເລິກ • 1: ສີເລິກ	ກຳນົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດຮູບແບບສີເລິກໄດ້ຫຼືບໍ່.
SUPPORT_AUXILIARY	• 0: ບໍ່ມີ AUX • 1: AUX	ກຳນົດວ່າມີການເຂົ້າລະຫັດຊ່ອງຊ່ວຍຫຼືບໍ່.
SYMBOLS_PER_CLOCK	8	ຮອງຮັບ 8 ສັນຍາລັກຕໍ່ໂມງສຳລັບອຸປະກອນ Intel Arria 10.
ສືບຕໍ່…

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
SUPPORT_AUDIO	• 0: ບໍ່ມີສຽງ • 1: ສຽງ	ກໍານົດວ່າຫຼັກສາມາດເຂົ້າລະຫັດສຽງໄດ້.
BITEC_DAUGHTER_CARD_REV	• 0: ບໍ່ໄດ້ຕັ້ງເປົ້າໝາຍໃສ່ບັດລູກສາວ Bitec HDMI • 4: ຮອງຮັບ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 4 • 6: ການກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 6 • 11: ກຳນົດເປົ້າໝາຍ Bitec HDMI ການແກ້ໄຂບັດລູກສາວ 11 (ຄ່າເລີ່ມຕົ້ນ)	ລະບຸການແກ້ໄຂບັດລູກສາວ Bitec HDMI ທີ່ໃຊ້. ເມື່ອທ່ານປ່ຽນການດັດແກ້, ການອອກແບບອາດຈະປ່ຽນຊ່ອງຮັບສັນຍານ ແລະປ່ຽນຂົ້ວຕາມຄວາມຕ້ອງການຂອງບັດລູກສາວ Bitec HDMI. ຖ້າທ່ານຕັ້ງພາລາມິເຕີ BITEC_DAUGHTER_CARD_REV ເປັນ 0, ການອອກແບບບໍ່ມີການປ່ຽນແປງໃດໆຕໍ່ກັບຊ່ອງຮັບສັນຍານ ແລະຂົ້ວ.
POLARITY_INVERSION	• 0: ຂົ້ວຂົ້ວ • 1: ຢ່າປີ້ນຂົ້ວ	ຕັ້ງພາລາມິເຕີນີ້ເປັນ 1 ເພື່ອປ່ຽນຄ່າຂອງແຕ່ລະບິດຂອງຂໍ້ມູນປ້ອນຂໍ້ມູນ. ການຕັ້ງຄ່າພາລາມິເຕີນີ້ເປັນ 1 ມອບໝາຍ 4'b1111 ໃຫ້ກັບພອດ tx_polinv ຂອງເຄື່ອງຮັບສັນຍານ TX.

3.9. ການຕັ້ງຄ່າຮາດແວ
ການອອກແບບ HDMI Intel FPGA IP example ແມ່ນ HDMI 2.0b ມີຄວາມສາມາດແລະປະຕິບັດການສາທິດ loopthrough ສໍາລັບການຖ່າຍທອດວິດີໂອ HDMI ມາດຕະຖານ.
ເພື່ອດໍາເນີນການທົດສອບຮາດແວ, ເຊື່ອມຕໍ່ອຸປະກອນທີ່ເປີດໃຊ້ HDMI—ເຊັ່ນ: ກາດກຣາບຟິກທີ່ມີສ່ວນຕິດຕໍ່ HDMI—ກັບບລ໋ອກ Transceiver Native PHY RX, ແລະ ອ່າງ HDMI.
ວັດສະດຸປ້ອນ.

1. ອ່າງ HDMI ຖອດລະຫັດຜອດເຂົ້າໄປໃນສະຕຣີມວິດີໂອມາດຕະຖານ ແລະສົ່ງໄປທີ່ຫຼັກການກູ້ຂໍ້ມູນໂມງ.
2. ຫຼັກ HDMI RX ຖອດລະຫັດວິດີໂອ, ຕົວຊ່ວຍ, ແລະຂໍ້ມູນສຽງໃຫ້ຖືກຫມຸນຄືນໃນຂະໜານກັບຫຼັກ HDMI TX ຜ່ານ DCFIFO.
3. ພອດແຫຼ່ງ HDMI ຂອງບັດລູກສາວ FMC ສົ່ງຮູບພາບໄປຍັງຈໍພາບ.

ໝາຍເຫດ:
ຖ້າທ່ານຕ້ອງການໃຊ້ກະດານພັດທະນາ Intel FPGA ອື່ນ, ທ່ານຕ້ອງປ່ຽນການກໍາຫນົດອຸປະກອນແລະການມອບຫມາຍ pin. ການຕັ້ງຄ່າອະນາລັອກຕົວຮັບສັນຍານແມ່ນທົດສອບສໍາລັບຊຸດພັດທະນາ Intel Arria 10 FPGA ແລະບັດລູກສາວ Bitec HDMI 2.0. ທ່ານ​ສາ​ມາດ​ປັບ​ປຸງ​ແກ້​ໄຂ​ການ​ຕັ້ງ​ຄ່າ​ສໍາ​ລັບ​ຄະ​ນະ​ຂອງ​ທ່ານ​ເອງ​.

ຕາຕະລາງ 49. on-board Push Button and User LED Functions

ປຸ່ມກົດ / LED	ຟັງຊັນ
cpu_resetn	ກົດຫນຶ່ງຄັ້ງເພື່ອດໍາເນີນການປັບລະບົບ.
user_pb[0]	ກົດຄັ້ງດຽວເພື່ອສະຫຼັບສັນຍານ HPD ໄປຫາແຫຼ່ງ HDMI ມາດຕະຖານ.
user_pb[1]	• ກົດຄ້າງໄວ້ເພື່ອສັ່ງໃຫ້ແກນ TX ສົ່ງສັນຍານເຂົ້າລະຫັດ DVI. • ປ່ອຍເພື່ອສົ່ງສັນຍານເຂົ້າລະຫັດ HDMI.
user_pb[2]	• ກົດຄ້າງໄວ້ເພື່ອສັ່ງໃຫ້ແກນ TX ຢຸດການສົ່ງ InfoFrames ຈາກສັນຍານດ້ານຂ້າງ. • ປ່ອຍເພື່ອສືບຕໍ່ສົ່ງ InfoFrames ຈາກສັນຍານ sideband.
USER_LED[0]	ສະຖານະລັອກ RX HDMI PLL. • 0 = ປົດລັອກ • 1 = ລັອກ
USER_LED[1]	RX transceiver ສະຖານະກຽມພ້ອມ.
ສືບຕໍ່…

ປຸ່ມກົດ / LED	ຟັງຊັນ
	• 0 = ບໍ່ພ້ອມ • 1 = ພ້ອມ
USER_LED[2]	ສະຖານະລັອກຫຼັກຂອງ RX HDMI. • 0 = ຢ່າງໜ້ອຍ 1 ຊ່ອງຖືກປົດລັອກ • 1 = ທັງໝົດ 3 ຊ່ອງຖືກລັອກ
USER_LED[3]	RX oversampສະຖານະພາບ. • 0 = ບໍ່ເກີນampled (ອັດຕາຂໍ້ມູນ > 1,000 Mbps ໃນອຸປະກອນ Intel Arria 10) • 1 = Oversampled (ອັດຕາຂໍ້ມູນ < 100 Mbps ໃນອຸປະກອນ Intel Arria 10)
USER_LED[4]	ສະຖານະການລັອກ TX HDMI PLL. • 0 = ປົດລັອກ • 1 = ລັອກ
USER_LED[5]	TX ສະຖານະພ້ອມແລ້ວ. • 0 = ບໍ່ພ້ອມ • 1 = ພ້ອມ
USER_LED[6]	TXL transceiver PLL ສະຖານະການລັອກ. • 0 = ປົດລັອກ • 1 = ລັອກ
USER_LED[7]	TX ຫຼາຍກວ່າampສະຖານະພາບ. • 0 = ບໍ່ເກີນampled (ອັດຕາຂໍ້ມູນ > 1,000 Mbps ໃນອຸປະກອນ Intel Arria 10) • 1 = Oversampled (ອັດຕາຂໍ້ມູນ < 1,000 Mbps ໃນອຸປະກອນ Intel Arria 10)

3.10. Simulation Testbench
ການທົດລອງ simulation simulates HDMI TX serial loopback ກັບຫຼັກ RX.
ໝາຍເຫດ:
ເຄື່ອງທົດສອບ simulation ນີ້ບໍ່ຖືກຮອງຮັບສໍາລັບການອອກແບບທີ່ມີພາລາມິເຕີ Include I2C ເປີດໃຊ້ງານ.

3. HDMI 2.0 Design Example (ສະຫນັບສະຫນູນ FRL = 0)
683156 | 2022.12.27
ຮູບທີ 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

ຕາຕະລາງ 50. ອົງປະກອບ Testbench

ອົງປະກອບ	ລາຍລະອຽດ
ວິດີໂອ TPG	ເຄື່ອງສ້າງຮູບແບບການທົດສອບວິດີໂອ (TPG) ສະຫນອງການກະຕຸ້ນວິດີໂອ.
ສຽງ S.ample Gen	ສຽງ sample generator ສະຫນອງສຽງ sample ກະຕຸ້ນ. ເຄື່ອງກໍາເນີດໄຟຟ້າສ້າງຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນເພື່ອສົ່ງຜ່ານຊ່ອງທາງສຽງ.
Aux Sample Gen	aux sample generator ສະຫນອງການຊ່ວຍເຫຼືອ sample ກະຕຸ້ນ. ເຄື່ອງກໍາເນີດໄຟຟ້າຈະສ້າງຂໍ້ມູນຄົງທີ່ທີ່ຈະສົ່ງອອກຈາກເຄື່ອງສົ່ງ.
ການກວດສອບ CRC	ຕົວກວດສອບນີ້ກວດສອບວ່າຄວາມຖີ່ຂອງໂມງຮັບຜ່ານ TX transceiver ກົງກັບອັດຕາຂໍ້ມູນທີ່ຕ້ອງການ.
ກວດສອບຂໍ້ມູນສຽງ	ການກວດສອບຂໍ້ມູນສຽງປຽບທຽບວ່າຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນແມ່ນໄດ້ຮັບ ແລະຖອດລະຫັດຢ່າງຖືກຕ້ອງຫຼືບໍ່.
ການກວດສອບຂໍ້ມູນ Aux	ການກວດສອບຂໍ້ມູນ aux ປຽບທຽບວ່າຂໍ້ມູນ aux ຄາດວ່າຈະໄດ້ຮັບ ແລະຖອດລະຫັດຢ່າງຖືກຕ້ອງຢູ່ດ້ານຜູ້ຮັບຫຼືບໍ່.

HDMI simulation testbench ເຮັດການທົດສອບການຢັ້ງຢືນດັ່ງຕໍ່ໄປນີ້:

ຄຸນສົມບັດ HDMI	ການຢັ້ງຢືນ
ຂໍ້ມູນວິດີໂອ	• testbench ປະຕິບັດການກວດສອບ CRC ໃນວິດີໂອຂາເຂົ້າແລະຜົນຜະລິດ. • ມັນກວດສອບຄ່າ CRC ຂອງຂໍ້ມູນທີ່ສົ່ງຕໍ່ກັບ CRC ທີ່ຄິດໄລ່ໃນຂໍ້ມູນວິດີໂອທີ່ໄດ້ຮັບ. • testbench ຫຼັງຈາກນັ້ນດໍາເນີນການກວດສອບຫຼັງຈາກກວດພົບ 4 ສັນຍານ V-SYNC ທີ່ຫມັ້ນຄົງຈາກເຄື່ອງຮັບ.
ຂໍ້ມູນຊ່ວຍ	• aux sample generator ສ້າງຂໍ້ມູນຄົງທີ່ທີ່ຈະສົ່ງອອກຈາກເຄື່ອງສົ່ງສັນຍານ. • ຢູ່ດ້ານຜູ້ຮັບ, ເຄື່ອງກໍາເນີດໄຟຟ້າຈະປຽບທຽບວ່າຂໍ້ມູນການຊ່ວຍເຫຼືອທີ່ຄາດວ່າຈະໄດ້ຮັບ ແລະຖອດລະຫັດຖືກຕ້ອງຫຼືບໍ່.
ຂໍ້ມູນສຽງ	• ສຽງ sample generator ສ້າງຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນທີ່ຈະສົ່ງຜ່ານຊ່ອງທາງສຽງ. • ຢູ່ດ້ານຜູ້ຮັບ, ຕົວກວດສອບຂໍ້ມູນສຽງຈະກວດສອບ ແລະ ປຽບທຽບວ່າຮູບແບບຂໍ້ມູນການທົດສອບທີ່ເພີ່ມຂຶ້ນແມ່ນໄດ້ຮັບ ແລະຖອດລະຫັດຢ່າງຖືກຕ້ອງຫຼືບໍ່.

ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# ຜ່ານ simulation

ຕາຕະລາງ 51. HDMI Intel FPGA IP Design Example ສະຫນັບສະຫນູນ Simulators

ເຄື່ອງຈຳລອງ	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	ແມ່ນແລ້ວ	ແມ່ນແລ້ວ
VCS/VCS MX	ແມ່ນແລ້ວ	ແມ່ນແລ້ວ
Riviera-PRO	ແມ່ນແລ້ວ	ແມ່ນແລ້ວ
Xcelium ຂະຫນານ	ແມ່ນແລ້ວ	ບໍ່

3.11. ການຍົກລະດັບການອອກແບບຂອງທ່ານ
ຕາຕະລາງ 52. HDMI Design Exampຄວາມເຂົ້າກັນໄດ້ກັບ Intel Quartus Prime Pro Edition Software Version ທີ່ຜ່ານມາ

ການອອກແບບ Example Variant	ຄວາມສາມາດໃນການອັບເກຣດເປັນ Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 ການອອກແບບ Example (ສະຫນັບສະຫນູນ FRL = 0)	ບໍ່

ສໍາລັບການອອກແບບທີ່ບໍ່ເຂົ້າກັນໄດ້ examples, ທ່ານຈໍາເປັນຕ້ອງເຮັດດັ່ງຕໍ່ໄປນີ້:

1. ສ້າງການອອກແບບໃຫມ່ example ໃນລຸ້ນຊອຟແວ Intel Quartus Prime Pro Edition ປະຈຸບັນໂດຍໃຊ້ການຕັ້ງຄ່າດຽວກັນກັບການອອກແບບທີ່ມີຢູ່ຂອງເຈົ້າ.
2. ປຽບທຽບການອອກແບບທັງໝົດ example directory ກັບການອອກແບບ exampໄດ້ຜະລິດໂດຍໃຊ້ Intel Quartus Prime Pro Edition ເວີຊັ່ນຊອບແວກ່ອນໜ້າ. ພອດໃນໄລຍະການປ່ຽນແປງທີ່ພົບເຫັນ.

HDCP ຜ່ານ HDMI 2.0/2.1 Design Example

ການອອກແບບຮາດແວ HDCP ຜ່ານ HDMI example ຊ່ວຍໃຫ້ທ່ານສາມາດປະເມີນການທໍາງານຂອງຄຸນສົມບັດ HDCP ແລະເຮັດໃຫ້ທ່ານສາມາດນໍາໃຊ້ຄຸນສົມບັດໃນການອອກແບບ Intel Arria 10 ຂອງທ່ານ.
ໝາຍເຫດ:
ຄຸນສົມບັດ HDCP ບໍ່ໄດ້ລວມຢູ່ໃນຊອບແວ Intel Quartus Prime Pro Edition. ເພື່ອເຂົ້າເຖິງຄຸນສົມບັດ HDCP, ຕິດຕໍ່ Intel ທີ່ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. ການປົກປ້ອງເນື້ອຫາດິຈິຕອນແບນວິດສູງ (HDCP)
ການປົກປ້ອງເນື້ອຫາດິຈິຕອນແບນວິດສູງ (HDCP) ແມ່ນຮູບແບບຂອງການປົກປ້ອງສິດທິດິຈິຕອນເພື່ອສ້າງການເຊື່ອມຕໍ່ທີ່ປອດໄພລະຫວ່າງແຫຼ່ງກັບຈໍສະແດງຜົນ.
Intel ສ້າງເທກໂນໂລຍີຕົ້ນສະບັບ, ເຊິ່ງໄດ້ຮັບອະນຸຍາດຈາກກຸ່ມ Digital Content Protection LLC. HDCP ແມ່ນວິທີການປ້ອງກັນການສຳເນົາທີ່ສະຕຣີມສຽງ/ວິດີໂອຖືກເຂົ້າລະຫັດລະຫວ່າງເຄື່ອງສົ່ງ ແລະເຄື່ອງຮັບ, ປົກປ້ອງມັນຈາກການສຳເນົາທີ່ຜິດກົດໝາຍ.
ຄຸນສົມບັດ HDCP ປະຕິບັດຕາມ HDCP Specification ລຸ້ນ 1.4 ແລະ HDCP Specification version 2.3.
IPs HDCP 1.4 ແລະ HDCP 2.3 ປະຕິບັດການຄິດໄລ່ທັງຫມົດພາຍໃນເຫດຜົນຫຼັກຂອງຮາດແວທີ່ບໍ່ມີຄ່າທີ່ເປັນຄວາມລັບ (ເຊັ່ນ: ກະແຈສ່ວນຕົວ ແລະລະຫັດເຊດຊັນ) ສາມາດເຂົ້າເຖິງໄດ້ຈາກພາຍນອກ IP ທີ່ເຂົ້າລະຫັດໄວ້.

ຕາຕະລາງ 53. ຟັງຊັນ HDCP IP

HDCP IP	ຟັງຊັນ
HDCP 1.4 IP	• ການແລກປ່ຽນການຢືນຢັນ - ການ​ຄິດ​ໄລ່​ຕົ້ນ​ສະ​ບັບ (Km​) - ການ​ຜະ​ລິດ​ຂອງ Random An​ — ການ​ຄິດ​ໄລ່​ຂອງ​ຫຼັກ​ກອງ​ປະ​ຊຸມ (Ks​)​, M0 ແລະ R0​. • ການພິສູດຢືນຢັນດ້ວຍຕົວເຮັດຊ້ຳ - ການ​ຄິດ​ໄລ່​ແລະ​ການ​ກວດ​ສອບ​ຂອງ V ແລະ V​. • ການຢືນຢັນຄວາມສົມບູນຂອງການເຊື່ອມຕໍ່ - ການ​ຄິດ​ໄລ່​ຂອງ​ກະ​ແຈ​ກອບ (Ki​)​, Mi ແລະ Ri​.
ສືບຕໍ່…

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

ISO
9001:2015
ລົງທະບຽນ

HDCP IP	ຟັງຊັນ
	• ໂໝດລະຫັດລັບທັງໝົດລວມທັງ hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, ແລະ hdcpRngCipher • ການໃຫ້ສັນຍານສະຖານະການເຂົ້າລະຫັດຕົ້ນສະບັບ (DVI) ແລະການປັບປຸງສັນຍານສະຖານະການເຂົ້າລະຫັດ (HDMI) • ຕົວສ້າງຕົວເລກແບບສຸ່ມແທ້ (TRNG) — ຮາດແວທີ່ອີງໃສ່, ການປະຕິບັດດິຈິຕອນເຕັມຮູບແບບແລະເຄື່ອງກໍາເນີດຕົວເລກແບບສຸ່ມທີ່ບໍ່ກໍານົດ
HDCP 2.3 IP	• Master Key (km), Session Key (ks) ແລະ nonce (rn, riv). — ສອດຄ້ອງກັບ NIST.SP800-90A ການສ້າງຕົວເລກແບບສຸ່ມ •ການພິສູດຢືນຢັນແລະການແລກປ່ຽນລະຫັດ - ການສ້າງຕົວເລກແບບສຸ່ມສຳລັບ rtx ແລະ rrx ທີ່ສອດຄ່ອງກັບ NIST.SP800-90A ການສ້າງຕົວເລກແບບສຸ່ມ - ການ​ຢັ້ງ​ຢືນ​ລາຍ​ເຊັນ​ຂອງ​ໃບ​ຢັ້ງ​ຢືນ​ການ​ຮັບ (certrx​) ການ​ນໍາ​ໃຊ້ DCP ສາ​ທາ​ລະ​ນະ​ກະ​ແຈ (kpubdcp​) — 3072 ບິດ RSASSA-PKCS#1 v1.5 — ການເຂົ້າລະຫັດ RSAES-OAEP (PKCS#1 v2.1) ແລະຖອດລະຫັດ Master Key (ກມ) — ການ​ສືບ​ພັນ​ຂອງ kd (dkey0​, dkey1​) ການ​ນໍາ​ໃຊ້​ຮູບ​ແບບ AES​-CTR​ - ການ​ຄິດ​ໄລ່​ແລະ​ການ​ກວດ​ສອບ​ຂອງ H ແລະ H​. - ການ​ຄິດ​ໄລ່​ຂອງ Ekh (ກມ​) ແລະ km (ຄູ່​) • ການພິສູດຢືນຢັນດ້ວຍຕົວເຮັດຊ້ຳ - ການ​ຄິດ​ໄລ່​ແລະ​ການ​ກວດ​ສອບ​ຂອງ V ແລະ V​. - ການ​ຄິດ​ໄລ່​ແລະ​ການ​ກວດ​ສອບ​ຂອງ M ແລະ M​. • ການຕໍ່ອາຍຸລະບົບ (SRM) - ການຢັ້ງຢືນລາຍເຊັນ SRM ໂດຍໃຊ້ kpubdcp — 3072 ບິດ RSASSA-PKCS#1 v1.5 • ການແລກປ່ຽນລະຫັດ Session •ການຜະລິດແລະການຄິດໄລ່ຂອງ Edkey(ks) ແລະ riv. • ການສືບທອດຂອງ dkey2 ໂດຍໃຊ້ໂຫມດ AES-CTR • ກວດສອບທ້ອງຖິ່ນ - ການ​ຄິດ​ໄລ່​ແລະ​ການ​ກວດ​ສອບ​ຂອງ L ແລະ L' - ການ​ຜະ​ລິດ​ຂອງ nonce (rn​) • ການຈັດການກະແສຂໍ້ມູນ — ການ​ຜະ​ລິດ​ສະ​ຕ​ຣີມ​ທີ່​ສໍາ​ຄັນ​ທີ່​ອີງ​ໃສ່​ຮູບ​ແບບ AES​-CTR​ • ສູດການຄິດໄລ່ crypto asymmetric - RSA ທີ່ມີຄວາມຍາວໂມດູລ 1024 (kpubrx) ແລະ 3072 (kpubdcp) bits — RSA-CRT (Chinese Remainder Theorem) ທີ່ມີຄວາມຍາວໂມດູລັສ 512 (kprivrx) bits ແລະຄວາມຍາວ exponent 512 (kprivrx) bits •ຟັງຊັນການເຂົ້າລະຫັດລັບລະດັບຕໍ່າ - ສູດການຄິດໄລ່ crypto Symmetric • ໂໝດ AES-CTR ທີ່ມີຄວາມຍາວກະແຈ 128 ບິດ - Hash, MGF ແລະ HMAC algorithms • SHA256 • HMAC-SHA256 • MGF1-SHA256 - ຕົວ​ສ້າງ​ຈໍາ​ນວນ Random ທີ່​ແທ້​ຈິງ (TRNG​) • ສອດຄ່ອງ NIST.SP800-90A • ອີງໃສ່ຮາດແວ, ການປະຕິບັດດິຈິຕອນເຕັມຮູບແບບ ແລະເຄື່ອງສ້າງຕົວເລກແບບສຸ່ມທີ່ບໍ່ໄດ້ກໍານົດ

4.1.1. HDCP Over HDMI Design Example ສະຖາປັດຕະຍະກໍາ
ຄຸນສົມບັດ HDCP ປົກປ້ອງຂໍ້ມູນຍ້ອນວ່າຂໍ້ມູນຖືກສົ່ງຜ່ານລະຫວ່າງອຸປະກອນທີ່ເຊື່ອມຕໍ່ຜ່ານ HDMI ຫຼືອິນເຕີເຟດດິຈິຕອລທີ່ປ້ອງກັນ HDCP ອື່ນໆ.
ລະບົບປ້ອງກັນ HDCP ປະກອບມີສາມປະເພດຂອງອຸປະກອນ:

4. HDCP ເກີນ HDMI 2.0/2.1 ການອອກແບບ Example
683156 | 2022.12.27
• ແຫຼ່ງຂໍ້ມູນ (TX)
• ອ່າງລ້າງມື (RX)
• ຊ້ຳ
ການອອກແບບນີ້ example ສະ​ແດງ​ໃຫ້​ເຫັນ​ລະ​ບົບ HDCP ໃນ​ອຸ​ປະ​ກອນ repeater ບ່ອນ​ທີ່​ມັນ​ຮັບ​ເອົາ​ຂໍ້​ມູນ, decrypts, ຫຼັງ​ຈາກ​ນັ້ນ re-encrypts ຂໍ້​ມູນ, ແລະ​ສຸດ​ທ້າຍ retransmits ຂໍ້​ມູນ. Repeaters ມີທັງ HDMI inputs ແລະ outputs. ມັນ instantiates FIFO buffers ເພື່ອປະຕິບັດການຖ່າຍທອດວິດີໂອ HDMI ໂດຍກົງລະຫວ່າງ sink HDMI ແລະແຫຼ່ງ. ມັນອາດຈະປະຕິບັດການປະມວນຜົນສັນຍານບາງອັນ, ເຊັ່ນ: ການແປງວິດີໂອເປັນຮູບແບບຄວາມລະອຽດທີ່ສູງຂຶ້ນໂດຍການປ່ຽນແທນ FIFO buffers ດ້ວຍ Video and Image Processing (VIP) Suite IP cores.

ຮູບທີ 29. HDCP Over HDMI Design Example Block Diagram

ຄໍາອະທິບາຍຕໍ່ໄປນີ້ກ່ຽວກັບສະຖາປັດຕະຍະກໍາຂອງການອອກແບບ example ສອດຄ້ອງກັບ HDCP ໃນໄລຍະການອອກແບບ HDMI example block diagram. ເມື່ອ SUPPORT FRL = 1 ຫຼື
ສະຫນັບສະຫນູນ HDCP KEY MANAGEMENT = 1, ການອອກແບບ example hierarchy ແມ່ນແຕກຕ່າງກັນເລັກນ້ອຍຈາກຮູບ 29 ໃນຫນ້າ 95 ແຕ່ຫນ້າທີ່ພື້ນຖານຂອງ HDCP ຍັງຄົງຢູ່.
ດຽວກັນ.

1. HDCP1x ແລະ HDCP2x ແມ່ນ IPs ທີ່ມີຜ່ານຕົວແກ້ໄຂພາລາມິເຕີ HDMI Intel FPGA IP. ເມື່ອທ່ານຕັ້ງຄ່າ HDMI IP ໃນຕົວແກ້ໄຂພາລາມິເຕີ, ທ່ານສາມາດເປີດໃຊ້ແລະລວມເອົາທັງ HDCP1x ຫຼື HDCP2x ຫຼືທັງສອງ IPs ເປັນສ່ວນຫນຶ່ງຂອງລະບົບຍ່ອຍ. ດ້ວຍທັງສອງ IPs HDCP ຖືກເປີດໃຊ້, HDMI IP ຈະຕັ້ງຄ່າຕົວມັນເອງໃນ topology cascade ບ່ອນທີ່ HDCP2x ແລະ HDCP1x IPs ຖືກເຊື່ອມຕໍ່ກັບກັບຄືນໄປບ່ອນ.
   • ການໂຕ້ຕອບ HDCP egress ຂອງ HDMI TX ສົ່ງຂໍ້ມູນວິດີໂອສຽງທີ່ບໍ່ໄດ້ເຂົ້າລະຫັດ.
   • ຂໍ້ມູນທີ່ບໍ່ໄດ້ເຂົ້າລະຫັດຈະຖືກເຂົ້າລະຫັດໂດຍບລັອກ HDCP ທີ່ໃຊ້ວຽກ ແລະສົ່ງກັບຄືນສູ່ HDMI TX ຜ່ານອິນເຕີເຟດ HDCP Ingress ສຳລັບການສົ່ງຜ່ານການເຊື່ອມຕໍ່.
   • ລະບົບຍ່ອຍຂອງ CPU ເປັນຕົວຄວບຄຸມຕົ້ນສະບັບຂອງການກວດສອບຄວາມຖືກຕ້ອງຮັບປະກັນວ່າມີພຽງແຕ່ຫນຶ່ງຂອງ HDCP TX IPs ທີ່ມີການເຄື່ອນໄຫວໃນເວລາໃດຫນຶ່ງແລະອີກອັນຫນຶ່ງແມ່ນ passive.
   • ເຊັ່ນດຽວກັນ, HDCP RX ຍັງຖອດລະຫັດຂໍ້ມູນທີ່ໄດ້ຮັບຜ່ານການເຊື່ອມຕໍ່ຈາກ HDCP TX ພາຍນອກ.
2. ທ່ານ​ຈໍາ​ເປັນ​ຕ້ອງ​ຕັ້ງ​ໂຄງ​ການ HDCP IPs ທີ່​ມີ​ການ​ປົກ​ປັກ​ຮັກ​ສາ​ເນື້ອ​ໃນ​ດິ​ຈິ​ຕອນ (DCP​) ອອກ​ກະ​ແຈ​ການ​ຜະ​ລິດ​. ໂຫຼດລະຫັດຕໍ່ໄປນີ້:
   ຕາຕະລາງ 54. ລະຫັດການຜະລິດທີ່ອອກໂດຍ DCP
   

   HDCP	TX / RX	ກະແຈ
   HDCP2x	TX	16 bytes: Global Constant (lc128)
   	RX	• 16 bytes (ຄືກັນກັບ TX): Global Constant (lc128) • 320 bytes: RSA Private Key (kprivrx) • 522 bytes: RSA Public Key Certificate (certrx)
   HDCP1x	TX	• 5 bytes: TX Key Vector (Aksv) • 280 bytes: TX Private Device Keys (Akeys)
   	RX	• 5 bytes: RX Key Selection Vector (Bksv) • 280 bytes: RX Private Device Keys (Bkeys)

   ການອອກແບບ example ປະຕິບັດຄວາມຊົງຈໍາທີ່ສໍາຄັນເປັນສອງພອດງ່າຍດາຍ, ສອງໂມງ synchronous RAM. ສໍາລັບຂະຫນາດກະແຈຂະຫນາດນ້ອຍເຊັ່ນ HDCP2x TX, IP ປະຕິບັດຫນ່ວຍຄວາມຈໍາທີ່ສໍາຄັນໂດຍໃຊ້ການລົງທະບຽນໃນເຫດຜົນປົກກະຕິ.
   ໝາຍເຫດ: Intel ບໍ່ໄດ້ໃຫ້ກະແຈການຜະລິດ HDCP ກັບການອອກແບບ example ຫຼື Intel FPGA IPs ພາຍໃຕ້ສະຖານະການໃດກໍ່ຕາມ. ເພື່ອໃຊ້ HDCP IPs ຫຼືການອອກແບບ exampດັ່ງນັ້ນ, ທ່ານຕ້ອງກາຍເປັນຜູ້ຮັບຮອງເອົາ HDCP ແລະໄດ້ຮັບກະແຈການຜະລິດໂດຍກົງຈາກ Digital Content Protection LLC (DCP).
   ເພື່ອດໍາເນີນການອອກແບບ exampແທ້ຈິງແລ້ວ, ເຈົ້າອາດຈະແກ້ໄຂຄວາມຊົງຈໍາທີ່ສໍາຄັນ files ໃນເວລາລວບລວມເພື່ອປະກອບມີກະແຈການຜະລິດຫຼືປະຕິບັດຕັນທາງເຫດຜົນເພື່ອອ່ານລະຫັດການຜະລິດຢ່າງປອດໄພຈາກອຸປະກອນເກັບຮັກສາພາຍນອກແລະຂຽນໄວ້ໃນຄວາມຊົງຈໍາທີ່ສໍາຄັນໃນເວລາແລ່ນ.

3. ທ່ານສາມາດໂມງຟັງຊັນການເຂົ້າລະຫັດລັບທີ່ປະຕິບັດຢູ່ໃນ HDCP2x IP ທີ່ມີຄວາມຖີ່ສູງສຸດເຖິງ 200 MHz. ຄວາມຖີ່ຂອງໂມງນີ້ກຳນົດວ່າໄວເທົ່າໃດ
   ການພິສູດຢືນຢັນ HDCP2x ດໍາເນີນການ. ທ່ານສາມາດເລືອກທີ່ຈະແບ່ງປັນໂມງ 100 MHz ທີ່ໃຊ້ສໍາລັບໂປເຊດເຊີ Nios II ແຕ່ການແຝງຂອງການກວດສອບຄວາມຖືກຕ້ອງຈະເພີ່ມຂຶ້ນສອງເທົ່າເມື່ອທຽບກັບການໃຊ້ໂມງ 200 MHz.
4. ຄ່າທີ່ຕ້ອງໄດ້ຮັບການແລກປ່ຽນລະຫວ່າງ HDCP TX ແລະ HDCP RX ແມ່ນສື່ສານຜ່ານທາງເຊື່ອມຕໍ່ HDMI DDC (ສ່ວນຕິດຕໍ່ I2 C serial) ຂອງ HDCP-
   ການໂຕ້ຕອບທີ່ມີການປ້ອງກັນ. HDCP RX ຕ້ອງນໍາສະເຫນີອຸປະກອນທີ່ມີເຫດຜົນຢູ່ໃນລົດເມ I2C ສໍາລັບແຕ່ລະເຊື່ອມຕໍ່ທີ່ມັນສະຫນັບສະຫນູນ. I2C slave ແມ່ນຊໍ້າກັນສໍາລັບພອດ HDCP ທີ່ມີທີ່ຢູ່ອຸປະກອນຂອງ 0x74. ມັນຂັບລົດຜອດລົງທະບຽນ HDCP (Avalon-MM) ຂອງທັງ HDCP2x ແລະ HDCP1x RX IPs.
5. HDMI TX ໃຊ້ແມ່ບົດ IC ເພື່ອອ່ານ EDID ຈາກ RX ແລະໂອນຂໍ້ມູນ SCDC ທີ່ຕ້ອງການສໍາລັບການດໍາເນີນການ HDMI 2.0 ໄປ RX. ແມ່ບົດ I2C ດຽວກັນທີ່ຂັບເຄື່ອນໂດຍໂປເຊດເຊີ Nios II ຍັງຖືກນໍາໃຊ້ເພື່ອໂອນຂໍ້ຄວາມ HDCP ລະຫວ່າງ TX ແລະ RX. ແມ່ບົດ I2C ຖືກຝັງຢູ່ໃນລະບົບຍ່ອຍຂອງ CPU.
6. ໂປເຊດເຊີ Nios II ເຮັດຫນ້າທີ່ເປັນແມ່ບົດໃນໂປໂຕຄອນການກວດສອບຄວາມຖືກຕ້ອງແລະຂັບລົດການຄວບຄຸມແລະທະບຽນສະຖານະພາບ (Avalon-MM) ຂອງທັງ HDCP2x ແລະ HDCP1x TX.
   IPs. ໄດເວີຊອຟແວປະຕິບັດການພິສູດຄວາມຖືກຕ້ອງຂອງເຄື່ອງຂອງລັດລວມທັງການຢັ້ງຢືນລາຍເຊັນຂອງໃບຢັ້ງຢືນ, ການແລກປ່ຽນລະຫັດຫຼັກ, ການກວດສອບທ້ອງຖິ່ນ, ການແລກປ່ຽນລະຫັດເຊດຊັນ, ການຈັບຄູ່, ການກວດສອບຄວາມຖືກຕ້ອງຂອງການເຊື່ອມຕໍ່ (HDCP1x), ແລະການພິສູດຢືນຢັນດ້ວຍເຄື່ອງເຮັດຊ້ໍາເຊັ່ນ: ການຂະຫຍາຍຂໍ້ມູນ topology ແລະການເຜີຍແຜ່ຂໍ້ມູນການຄຸ້ມຄອງການຖ່າຍທອດ. ໄດເວີຊອບແວບໍ່ໄດ້ປະຕິບັດຫນ້າທີ່ການເຂົ້າລະຫັດໃດໆທີ່ຕ້ອງການໂດຍໂປໂຕຄອນການກວດສອບຄວາມຖືກຕ້ອງ. ແທນທີ່ຈະ, ຮາດແວ HDCP IP ປະຕິບັດຫນ້າທີ່ການເຂົ້າລະຫັດລັບທັງຫມົດເພື່ອຮັບປະກັນວ່າບໍ່ມີຄ່າທີ່ເປັນຄວາມລັບສາມາດເຂົ້າເຖິງໄດ້.
   7. ໃນການສາທິດ repeater ທີ່ແທ້ຈິງບ່ອນທີ່ການຂະຫຍາຍຂໍ້ມູນ topology ຂຶ້ນນ້ໍາແມ່ນຕ້ອງການ, ໂປເຊດເຊີ Nios II ຂັບ Repeater Message Port (Avalon-MM) ຂອງທັງ HDCP2x ແລະ HDCP1x RX IPs. ໂປເຊດເຊີ Nios II ລ້າງບິດ RX REPEATER ເປັນ 0 ເມື່ອມັນກວດພົບວ່າສາຍລຸ່ມທີ່ເຊື່ອມຕໍ່ບໍ່ເປັນ HDCPcapable ຫຼືເມື່ອບໍ່ມີການເຊື່ອມຕໍ່ downstream. ຖ້າບໍ່ມີການເຊື່ອມຕໍ່ທາງລຸ່ມ, ລະບົບ RX ດຽວນີ້ເປັນຕົວຮັບຈຸດສິ້ນສຸດ, ແທນທີ່ຈະເປັນເຄື່ອງຊ້ຳ. ໃນທາງກັບກັນ, ໂປເຊດເຊີ Nios II ກໍານົດ RX REPEATER bit ເປັນ 1 ເມື່ອກວດພົບວ່າ downstream ແມ່ນ HDCP-capable.

4.2. Nios II Processor Software Flow
ແຜນຜັງຊອບແວ Nios II ລວມມີການຄວບຄຸມການກວດສອບຄວາມຖືກຕ້ອງຂອງ HDCP ຜ່ານແອັບພລິເຄຊັນ HDMI.
ຮູບທີ 30. ຕາຕະລາງຂັ້ນຕອນຂອງຊອບແວປະມວນຜົນ Nios II

1. ຊອບແວ Nios II ເລີ່ມຕົ້ນ ແລະຣີເຊັດ HDMI TX PLL, TX transceiver PHY, I2C master ແລະເຄື່ອງຈັບເວລາ TI ພາຍນອກ.
2. ຊອບແວ Nios II ສຳຫຼວດອັດຕາການກວດຫາສັນຍານທີ່ຖືກຕ້ອງເປັນໄລຍະຈາກວົງຈອນກວດຈັບອັດຕາ RX ເພື່ອກຳນົດວ່າຄວາມລະອຽດວິດີໂອມີການປ່ຽນແປງຫຼືບໍ່ ແລະຖ້າຕ້ອງການປັບຄ່າ TX. ຊອບແວຍັງສຳຫຼວດສັນຍານກວດຫາປລັກສຽບຮ້ອນ TX ເພື່ອກວດສອບວ່າມີເຫດການປລັກສຽບຮ້ອນ TX ເກີດຂຶ້ນຫຼືບໍ່.
3. ເມື່ອສັນຍານທີ່ຖືກຕ້ອງທີ່ໄດ້ຮັບຈາກວົງຈອນກວດຈັບອັດຕາ RX, ຊອບແວ Nios II ຈະອ່ານຄ່າ SCDC ແລະຄວາມເລິກຂອງໂມງຈາກ HDMI RX ແລະດຶງເອົາແຖບຄວາມຖີ່ຂອງໂມງໂດຍອີງໃສ່ອັດຕາທີ່ກວດພົບເພື່ອກໍານົດວ່າ HDMI TX PLL ແລະການຕັ້ງຄ່າ transceiver PHY ແມ່ນຕ້ອງການ. ຖ້າຕ້ອງການປັບຄ່າ TX, ຊອບແວ Nios II ສັ່ງໃຫ້ແມ່ບົດ I2C ສົ່ງຄ່າ SCDC ໄປຫາ RX ພາຍນອກ. ຈາກນັ້ນມັນສັ່ງໃຫ້ປັບຄ່າ HDMI TX PLL ແລະ TX transceiver
   PHY, ຕິດຕາມດ້ວຍການປັບອຸປະກອນຄືນໃໝ່, ແລະຕັ້ງລຳດັບຄືນໃໝ່. ຖ້າອັດຕາບໍ່ປ່ຽນແປງ, ບໍ່ຕ້ອງມີການປັບຄ່າ TX ຫຼື HDCP ຄືນໃໝ່.
4. ເມື່ອເຫດການປລັກສຽບຮ້ອນ TX ເກີດຂຶ້ນ, ຊອບແວ Nios II ສັ່ງໃຫ້ແມ່ບົດ I2C ສົ່ງຄ່າ SCDC ໄປຫາ RX ພາຍນອກ, ແລະຫຼັງຈາກນັ້ນອ່ານ EDID ຈາກ RX.
   ແລະປັບປຸງ RAM EDID ພາຍໃນ. ຫຼັງຈາກນັ້ນ, ຊອບແວຈະເຜີຍແຜ່ຂໍ້ມູນ EDID ໄປຫາຕົ້ນນ້ໍາ.
5. ຊອບແວ Nios II ເລີ່ມຕົ້ນກິດຈະກໍາ HDCP ໂດຍການສັ່ງໃຫ້ແມ່ບົດ I2C ອ່ານ offset 0x50 ຈາກ RX ພາຍນອກເພື່ອກວດພົບວ່າ downstream ແມ່ນ HDCP-capable, ຫຼື.
   ຖ້າບໍ່ດັ່ງນັ້ນ:
   • ຖ້າຄ່າ HDCP2Version ທີ່ສົ່ງມາແມ່ນ 1, ຄ່າ downstream ແມ່ນ HDCP2xcapable.
   • ຖ້າຄ່າສົ່ງຄືນຂອງ 0x50 ທັງໝົດແມ່ນ 0's, downstream ແມ່ນ HDCP1x-capable.
   • ຖ້າຄ່າທີ່ສົ່ງຄືນຂອງ 0x50 ທັງໝົດແມ່ນ 1's, downstream ບໍ່ແມ່ນ HDCP-capable ຫຼື inactive.
   • ຖ້າ​ຫາກ​ວ່າ​ໃນ​ເມື່ອ​ກ່ອນ​ບໍ່​ແມ່ນ HDCP-capable ຫຼື inactive ແຕ່​ປະ​ຈຸ​ບັນ HDCP-capable, ຊອບ​ແວ​ກໍາ​ນົດ REPEATER bit ຂອງ repeater upstream (RX) ເປັນ 1 ເພື່ອ​ຊີ້​ໃຫ້​ເຫັນ RX ເປັນ repeater ໃນ​ປັດ​ຈຸ​ບັນ.
   • ຖ້າທາງລຸ່ມແມ່ນ HDCP-capable ໃນເມື່ອກ່ອນແຕ່ປະຈຸບັນບໍ່ແມ່ນ HDCPcapable ຫຼື inactive, ຊອບແວກໍານົດ REPEATER bit ເປັນ 0 ເພື່ອຊີ້ບອກວ່າ RX ປະຈຸບັນເປັນ endpoint receiver.
6. ຊອບແວເລີ່ມຕົ້ນພິທີການຮັບຮອງ HDCP2x ທີ່ປະກອບມີການຢັ້ງຢືນລາຍເຊັນຂອງໃບຢັ້ງຢືນ RX, ການແລກປ່ຽນລະຫັດຫຼັກ, ການກວດສອບທ້ອງຖິ່ນ, ການແລກປ່ຽນລະຫັດເຊດຊັນ, ການຈັບຄູ່, ການພິສູດຢືນຢັນດ້ວຍຕົວເຮັດຊ້ຳເຊັ່ນ: ການຂະຫຍາຍຂໍ້ມູນດ້ານໂພລິຍະ.
7. ເມື່ອຢູ່ໃນສະຖານະທີ່ຖືກຕ້ອງ, ຊອບແວ Nios II ສັ່ງໃຫ້ແມ່ບົດ I2C ສຳຫຼວດສະຖານະ RxStatus ຈາກ RX ພາຍນອກ, ແລະຖ້າຊອບແວກວດພົບບິດ REAUTH_REQ ຖືກຕັ້ງ, ມັນຈະເລີ່ມການພິສູດຢືນຢັນຄືນໃໝ່ ແລະປິດການເຂົ້າລະຫັດ TX.
8. ເມື່ອ downstream ແມ່ນ repeater ແລະ READY bit ຂອງການລົງທະບຽນ RxStatus ຖືກຕັ້ງເປັນ 1, ນີ້ປົກກະຕິແລ້ວຊີ້ໃຫ້ເຫັນ topology downstream ໄດ້ມີການປ່ຽນແປງ. ດັ່ງນັ້ນ, ຊອບແວ Nios II ສັ່ງໃຫ້ແມ່ບົດ I2C ອ່ານ ReceiverID_List ຈາກລຸ່ມນ້ໍາແລະກວດສອບລາຍຊື່. ຖ້າລາຍຊື່ຖືກຕ້ອງແລະບໍ່ມີຂໍ້ຜິດພາດທາງ topology ຖືກກວດພົບ, ຊອບແວຈະດໍາເນີນໄປໃນໂມດູນການຄຸ້ມຄອງການຖ່າຍທອດເນື້ອຫາ. ຖ້າບໍ່ດັ່ງນັ້ນ, ມັນຈະເລີ່ມການພິສູດຢືນຢັນຄືນໃໝ່ ແລະປິດການເຂົ້າລະຫັດ TX.
9. ຊອບແວ Nios II ກະກຽມຄ່າ ReceiverID_List ແລະ RxInfo ແລະຫຼັງຈາກນັ້ນຂຽນໃສ່ພອດ Avalon-MM Repeater Message ຂອງ repeater upstream (RX). RX ຫຼັງຈາກນັ້ນຂະຫຍາຍລາຍຊື່ໄປຍັງ TX ພາຍນອກ (ຕົ້ນນ້ໍາ).
10. ການກວດສອບຄວາມຖືກຕ້ອງແມ່ນສໍາເລັດໃນຈຸດນີ້. ຊອບແວເປີດໃຊ້ການເຂົ້າລະຫັດ TX.
11. ຊອບແວລິເລີ່ມໂປຣໂຕຄໍການກວດສອບຄວາມຖືກຕ້ອງ HDCP1x ເຊິ່ງລວມມີການແລກປ່ຽນຫຼັກໆ ແລະການພິສູດຢືນຢັນດ້ວຍຕົວເຮັດຊ້ຳ.
12. ຊອບແວ Nios II ປະຕິບັດການກວດສອບຄວາມສົມບູນຂອງການເຊື່ອມຕໍ່ໂດຍການອ່ານແລະປຽບທຽບ Ri' ແລະ Ri ຈາກ RX ພາຍນອກ (ລຸ່ມນ້ໍາ) ແລະ HDCP1x TX ຕາມລໍາດັບ. ຖ້າຄຸນຄ່າ
    ບໍ່ກົງກັນ, ນີ້ສະແດງເຖິງການສູນເສຍການຊິງໂຄໄນແລະຊອບແວເລີ່ມຕົ້ນການກວດສອບຄວາມຖືກຕ້ອງແລະປິດການເຂົ້າລະຫັດ TX.
13. ຖ້າ downstream ແມ່ນ repeater ແລະ READY bit ຂອງການລົງທະບຽນ Bcaps ຖືກກໍານົດເປັນ 1, ນີ້ປົກກະຕິແລ້ວຊີ້ໃຫ້ເຫັນວ່າ topology downstream ໄດ້ມີການປ່ຽນແປງ. ດັ່ງນັ້ນ, ຊອບແວ Nios II ສັ່ງໃຫ້ແມ່ບົດ I2C ອ່ານມູນຄ່າລາຍຊື່ KSV ຈາກລຸ່ມນ້ໍາແລະກວດສອບລາຍຊື່. ຖ້າລາຍຊື່ຖືກຕ້ອງແລະບໍ່ມີຂໍ້ຜິດພາດທາງດ້ານ topology ຖືກກວດພົບ, ຊອບແວໄດ້ກະກຽມລາຍຊື່ KSV ແລະຄ່າ Bstatus ແລະຂຽນໃສ່ພອດ Avalon-MM Repeater Message ຂອງ repeater upstream (RX). RX ຫຼັງຈາກນັ້ນຂະຫຍາຍລາຍຊື່ໄປຍັງ TX ພາຍນອກ (ຕົ້ນນ້ໍາ). ຖ້າບໍ່ດັ່ງນັ້ນ, ມັນຈະເລີ່ມການພິສູດຢືນຢັນຄືນໃໝ່ ແລະປິດການເຂົ້າລະຫັດ TX.

4.3. ການອອກແບບ Walkthrough
ການ​ຕັ້ງ​ຄ່າ​ແລະ​ແລ່ນ HDCP ຜ່ານ​ການ​ອອກ​ແບບ HDMI example ປະກອບດ້ວຍຫ້າ stages.

1. ຕັ້ງຄ່າຮາດແວ.
2. ສ້າງການອອກແບບ.
3. ແກ້ໄຂຄວາມຊົງຈໍາຫຼັກ HDCP files ເພື່ອປະກອບມີກະແຈການຜະລິດ HDCP ຂອງທ່ານ.
   ກ. ເກັບຮັກສາກະແຈການຜະລິດ HDCP ທຳມະດາໃນ FPGA (ຮອງຮັບ HDCP Key Management = 0)
   ຂ. ເກັບຮັກສາລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃນຫນ່ວຍຄວາມຈໍາແຟດພາຍນອກຫຼື EEPROM (ຮອງຮັບ HDCP Key Management = 1)
4. ລວບລວມການອອກແບບ.
5. View ຜົນໄດ້ຮັບ.

4.3.1. ຕັ້ງຄ່າຮາດແວ
ທໍາອິດ stage ຂອງການສາທິດແມ່ນການຕິດຕັ້ງຮາດແວ.
ເມື່ອ SUPPORT FRL = 0, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຕັ້ງຄ່າຮາດແວສໍາລັບການສາທິດ:

1. ເຊື່ອມຕໍ່ບັດລູກສາວ Bitec HDMI 2.0 FMC (ສະບັບປັບປຸງ 11) ກັບຊຸດພັດທະນາ Arria 10 GX ຢູ່ FMC port B.
2. ເຊື່ອມຕໍ່ຊຸດພັດທະນາ Arria 10 GX ກັບ PC ຂອງທ່ານໂດຍໃຊ້ສາຍ USB.
3. ເຊື່ອມຕໍ່ສາຍ HDMI ຈາກຕົວເຊື່ອມຕໍ່ HDMI RX ຢູ່ໃນບັດລູກສາວ Bitec HDMI 2.0 FMC ໄປຫາອຸປະກອນ HDMI ທີ່ເປີດໃຊ້ HDCP, ເຊັ່ນ: ກາດກຣາຟິກທີ່ມີຜົນຜະລິດ HDMI.
4. ເຊື່ອມຕໍ່ສາຍ HDMI ອີກອັນໜຶ່ງຈາກຕົວເຊື່ອມຕໍ່ HDMI TX ຢູ່ໃນບັດລູກສາວ Bitec HDMI 2.0 FMC ໄປຫາອຸປະກອນ HDMI ທີ່ຮອງຮັບ HDCP, ເຊັ່ນ: ໂທລະພາບທີ່ມີອິນພຸດ HDMI.

ເມື່ອ SUPPORT FRL = 1, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຕັ້ງຄ່າຮາດແວສໍາລັບ ສາທິດ:

1. ເຊື່ອມຕໍ່ບັດລູກສາວ Bitec HDMI 2.1 FMC (Revision 9) ກັບຊຸດພັດທະນາ Arria 10 GX ຢູ່ FMC port B.
2. ເຊື່ອມຕໍ່ຊຸດພັດທະນາ Arria 10 GX ກັບ PC ຂອງທ່ານໂດຍໃຊ້ສາຍ USB.
3. ເຊື່ອມຕໍ່ສາຍ HDMI 2.1 ໝວດໝູ່ 3 ຈາກຕົວເຊື່ອມຕໍ່ HDMI RX ໃນບັດລູກສາວ Bitec HDMI 2.1 FMC ກັບແຫຼ່ງ HDMI 2.1 ທີ່ເປີດໃຊ້ HDCP, ເຊັ່ນ Quantum Data 980 48G Generator.
4. ເຊື່ອມຕໍ່ສາຍ HDMI 2.1 Category 3 ອື່ນຈາກຕົວເຊື່ອມຕໍ່ HDMI TX ຢູ່ໃນບັດລູກສາວ Bitec HDMI 2.1 FMC ໄປຫາບ່ອນຫລົ້ມຈົມ HDMI 2.1 ທີ່ເປີດໃຊ້ HDCP, ເຊັ່ນ:
   Quantum Data 980 48G Analyzer.

4.3.2. ສ້າງການອອກແບບ
ຫຼັງຈາກການຕັ້ງຄ່າຮາດແວ, ທ່ານຈໍາເປັນຕ້ອງສ້າງການອອກແບບ.
ກ່ອນທີ່ທ່ານຈະເລີ່ມຕົ້ນ, ໃຫ້ແນ່ໃຈວ່າການຕິດຕັ້ງຄຸນສົມບັດ HDCP ໃນຊອບແວ Intel Quartus Prime Pro Edition.

1. ຄລິກເຄື່ອງມື ➤ IP Catalog, ແລະເລືອກ Intel Arria 10 ເປັນຄອບຄົວອຸປະກອນເປົ້າໝາຍ.
   ໝາຍເຫດ: ການອອກແບບ HDCP example ຮອງຮັບພຽງແຕ່ອຸປະກອນ Intel Arria 10 ແລະ Intel Stratix® 10 ເທົ່ານັ້ນ.
2. ໃນລາຍການ IP, ຊອກຫາ ແລະຄລິກສອງຄັ້ງ HDMI Intel FPGA IP. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
3. ລະບຸຊື່ລະດັບສູງສຸດສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .qsys ຫຼື .ip.
4. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
5. ໃນແຖບ IP, ຕັ້ງຄ່າພາລາມິເຕີທີ່ຕ້ອງການສໍາລັບທັງ TX ແລະ RX.
6. ເປີດໃຊ້ຕົວກໍານົດການສະຫນັບສະຫນູນ HDCP 1.4 ຫຼືສະຫນັບສະຫນູນ HDCP 2.3 ເພື່ອສ້າງ HDCP ການອອກແບບ exampເລ.
7. ເປີດໃຊ້ຕົວກໍານົດການ Support HDCP Key Management ຖ້າທ່ານຕ້ອງການເກັບຮັກສາລະຫັດການຜະລິດ HDCP ໃນຮູບແບບທີ່ຖືກເຂົ້າລະຫັດໄວ້ໃນຫນ່ວຍຄວາມຈໍາ flash ພາຍນອກຫຼື EEPROM. ຖ້າບໍ່ດັ່ງນັ້ນ, ໃຫ້ປິດຕົວກໍານົດການ Support HDCP Key Management ເພື່ອເກັບຮັກສາລະຫັດການຜະລິດ HDCP ໃນຮູບແບບທໍາມະດາໃນ FPGA.
8. ກ່ຽວກັບການອອກແບບ Exampໃນແຖບ, ເລືອກ Arria 10 HDMI RX-TX Retransmit.
9. ເລືອກການສັງເຄາະເພື່ອສ້າງຮາດແວການອອກແບບ exampເລ.
10. ສໍາລັບການສ້າງ File ຮູບແບບ, ເລືອກ Verilog ຫຼື VHDL.
11. ສໍາລັບຊຸດການພັດທະນາເປົ້າຫມາຍ, ເລືອກຊຸດການພັດທະນາ Arria 10 GX FPGA. ຖ້າທ່ານເລືອກຊຸດການພັດທະນາ, ຫຼັງຈາກນັ້ນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວ (ເລືອກໃນຂັ້ນຕອນ 4) ມີການປ່ຽນແປງເພື່ອໃຫ້ກົງກັບອຸປະກອນໃນຊຸດການພັດທະນາ. ສໍາລັບຊຸດພັດທະນາ Arria 10 GX FPGA, ອຸປະກອນເລີ່ມຕົ້ນແມ່ນ 10AX115S2F45I1SG.
12. ກົດ Generate Example ການອອກແບບເພື່ອສ້າງໂຄງການ files ແລະຊອບແວການດໍາເນີນໂຄງການແລະການເຊື່ອມໂຍງຮູບແບບ (ELF). file.

4.3.3. ຮວມເອົາກະແຈການຜະລິດ HDCP
4.3.3.1. ເກັບຮັກສາກະແຈການຜະລິດ HDCP ທຳມະດາໃນ FPGA (ຮອງຮັບ HDCP Key ການຈັດການ = 0)
ຫຼັງຈາກການສ້າງການອອກແບບ, ແກ້ໄຂຫນ່ວຍຄວາມຈໍາທີ່ສໍາຄັນ HDCP files ເພື່ອປະກອບມີລະຫັດການຜະລິດຂອງທ່ານ.
ເພື່ອປະກອບມີກະແຈການຜະລິດ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້.

1. ຄົ້ນຫາຫນ່ວຍຄວາມຈໍາທີ່ສໍາຄັນຕໍ່ໄປນີ້ files ໃນ /rtl/hdcp/ ໄດເລກະທໍລີ:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. ເປີດ hdcp2x_rx_kmem.v file ແລະຊອກຫາລະຫັດ facsimile ທີ່ກໍານົດໄວ້ກ່ອນ R1 ສໍາລັບຜູ້ຮັບໃບຢັ້ງຢືນສາທາລະນະແລະ RX Private Key ແລະ Global Constant ດັ່ງທີ່ສະແດງຢູ່ໃນ ex.amples ຂ້າງລຸ່ມນີ້.
   ຮູບທີ 31. Wire Array ຂອງ Facsimile Key R1 ສໍາລັບຜູ້ຮັບໃບຢັ້ງຢືນສາທາລະນະ
   ຮູບທີ 32. Wire Array ຂອງ Facsimile Key R1 ສໍາລັບ RX Private Key ແລະ Global Constant
   
3. ຊອກຫາຕົວຍຶດບ່ອນສໍາລັບກະແຈການຜະລິດ ແລະປ່ຽນແທນດ້ວຍກະແຈການຜະລິດຂອງທ່ານເອງໃນຊຸດສາຍໄຟຕາມລຳດັບໃນຮູບແບບ endian ໃຫຍ່.
   ຮູບທີ 33. Wire Array ຂອງກະແຈການຜະລິດ HDCP (ຕົວຍຶດ)
   
4. ເຮັດຊ້ໍາຂັ້ນຕອນທີ 3 ສໍາລັບຫນ່ວຍຄວາມຈໍາທີ່ສໍາຄັນອື່ນໆທັງຫມົດ fileດ. ເມື່ອທ່ານສໍາເລັດການລວມເອົາກະແຈການຜະລິດຂອງທ່ານໃນຫນ່ວຍຄວາມຈໍາທີ່ສໍາຄັນທັງຫມົດ files, ໃຫ້ແນ່ໃຈວ່າພາລາມິເຕີ USE_FACSIMILE ຖືກຕັ້ງເປັນ 0 ຢູ່ທີ່ການອອກແບບ exampໃນລະດັບສູງສຸດ file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping ຈາກ DCP Key Files
ພາກສ່ວນຕໍ່ໄປນີ້ອະທິບາຍການສ້າງແຜນທີ່ຂອງກະແຈການຜະລິດ HDCP ທີ່ເກັບໄວ້ໃນລະຫັດ DCP files ເຂົ້າໄປໃນ array ສາຍຂອງ HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v ແລະ hdcp1x_rx_kmem.v files
ສໍາລັບ hdcp1x_tx_kmem.v ແລະ hdcp1x_rx_kmem.v files

• ສອງນີ້ files ກໍາລັງແບ່ງປັນຮູບແບບດຽວກັນ.
• ເພື່ອລະບຸລະຫັດ HDCP1 TX DCP ທີ່ຖືກຕ້ອງ file ສໍາລັບ hdcp1x_tx_kmem.v, ໃຫ້ແນ່ໃຈວ່າ 4 bytes ທໍາອິດຂອງ file ແມ່ນ “0x01, 0x00, 0x00, 0x00”.
• ເພື່ອລະບຸລະຫັດ HDCP1 RX DCP ທີ່ຖືກຕ້ອງ file ສໍາລັບ hdcp1x_rx_kmem.v, ໃຫ້ແນ່ໃຈວ່າ 4 bytes ທໍາອິດຂອງ file ແມ່ນ “0x02, 0x00, 0x00, 0x00”.
• ຄີໃນລະຫັດ DCP files ຢູ່ໃນຮູບແບບ little-endian. ການ​ນໍາ​ໃຊ້​ໃນ kmem​ files, ທ່ານຕ້ອງປ່ຽນພວກມັນເປັນ big-endian.

ຮູບທີ 34. ການສ້າງແຜນທີ່ Byte ຈາກປຸ່ມ HDCP1 TX DCP file ເຂົ້າໄປໃນ hdcp1x_tx_kmem.v

ໝາຍເຫດ:
ຕົວເລກ byte ສະແດງໃນຮູບແບບຂ້າງລຸ່ມນີ້:

• ຂະໜາດກະແຈໃນໄບຕ໌ * ເລກກະແຈ + ເລກໄບຕ໌ໃນແຖວປັດຈຸບັນ + ຄ່າຊົດເຊີຍຄົງທີ່ + ຂະໜາດແຖວໃນໄບຕ໌ * ເລກແຖວ.
• 308*n ຊີ້ໃຫ້ເຫັນວ່າແຕ່ລະຊຸດຄີມີ 308 bytes.
• 7*y ສະແດງວ່າແຕ່ລະແຖວມີ 7 bytes.

ຮູບທີ 35. HDCP1 TX DCP key file ການຕື່ມມູນຄ່າຂີ້ເຫຍື້ອ

ຮູບທີ 36. Wire Arrays ຂອງ hdcp1x_tx_kmem.v
Example ຂອງ hdcp1x_tx_kmem.v ແລະວິທີການ arrays ສາຍຂອງມັນເຮັດແຜນທີ່ກັບ example ຂອງລະຫັດ HDCP1 TX DCP file ໃນຮູບທີ 35 ໃນໜ້າທີ 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
ສໍາລັບ hdcp2x_rx_kmem.v file

• ເພື່ອລະບຸລະຫັດ HDCP2 RX DCP ທີ່ຖືກຕ້ອງ file ສໍາລັບ hdcp2x_rx_kmem.v, ໃຫ້ແນ່ໃຈວ່າ 4 bytes ທໍາອິດຂອງ file ແມ່ນ “0x00, 0x00, 0x00, 0x02”.
• ຄີໃນລະຫັດ DCP files ຢູ່ໃນຮູບແບບ little-endian.

ຮູບທີ 37. ການສ້າງແຜນທີ່ໄບຕ໌ຈາກຄີ HDCP2 RX DCP file ເຂົ້າໄປໃນ hdcp2x_rx_kmem.v
ຮູບຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນການສ້າງແຜນທີ່ byte ທີ່ແນ່ນອນຈາກລະຫັດ HDCP2 RX DCP file ເຂົ້າໄປໃນ hdcp2x_rx_kmem.v.

ໝາຍເຫດ:
ຕົວເລກ byte ສະແດງໃນຮູບແບບຂ້າງລຸ່ມນີ້:

• ຂະໜາດກະແຈໃນໄບຕ໌ * ເລກກະແຈ + ເລກໄບຕ໌ໃນແຖວປັດຈຸບັນ + ຄ່າຊົດເຊີຍຄົງທີ່ + ຂະໜາດແຖວໃນໄບຕ໌ * ເລກແຖວ.
• 862*n ຊີ້ໃຫ້ເຫັນວ່າແຕ່ລະຊຸດຄີມີ 862 bytes.
• 16*y ສະແດງວ່າແຕ່ລະແຖວມີ 16 bytes. ມີຂໍ້ຍົກເວັ້ນໃນ cert_rx_prod ທີ່ ROW 32 ມີພຽງແຕ່ 10 bytes.

ຮູບທີ 38. ຄີ HDCP2 RX DCP file ການຕື່ມມູນຄ່າຂີ້ເຫຍື້ອ

ຮູບທີ 39. Wire Arrays ຂອງ hdcp2x_rx_kmem.v
ຕົວເລກນີ້ສະແດງເສັ້ນລວດສໍາລັບ hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, ແລະ lc128_prod) ແຜນທີ່ກັບ ex.ample ຂອງລະຫັດ HDCP2 RX DCP file in
ຮູບທີ 38 ໃນໜ້າ 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
ສໍາລັບ hdcp2x_tx_kmem.v file:

• ເພື່ອລະບຸລະຫັດ HDCP2 TX DCP ທີ່ຖືກຕ້ອງ file ສໍາລັບ hdcp2x_tx_kmem.v, ໃຫ້ແນ່ໃຈວ່າ 4 bytes ທໍາອິດຂອງ file ແມ່ນ “0x00, 0x00, 0x00, 0x01”.
• ຄີໃນລະຫັດ DCP files ຢູ່ໃນຮູບແບບ little-endian.
• ອີກທາງເລືອກ, ທ່ານສາມາດສະຫມັກ lc128_prod ຈາກ hdcp2x_rx_kmem.v ໂດຍກົງເຂົ້າໄປໃນ hdcp2x_tx_kmem.v. ກະແຈມີຄ່າດຽວກັນ.

ຮູບທີ 40. Wire array ຂອງ hdcp2x_tx_kmem.v
ຕົວເລກນີ້ສະແດງໃຫ້ເຫັນແຜນທີ່ byte ທີ່ແນ່ນອນຈາກລະຫັດ HDCP2 TX DCP file ເຂົ້າໄປໃນ hdcp2x_tx_kmem.v.

4.3.3.2. ເກັບຮັກສາລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃນຫນ່ວຍຄວາມຈໍາ flash ພາຍນອກຫຼື EEPROM (ຮອງຮັບ HDCP Key Management = 1)
ຮູບ 41. ລະດັບສູງເກີນview ຂອງ HDCP Key Management

ເມື່ອຕົວກໍານົດການການຄຸ້ມຄອງຫຼັກຂອງສະຫນັບສະຫນູນ HDCP ເປີດ, ທ່ານຖືການຄວບຄຸມການເຂົ້າລະຫັດການຜະລິດ HDCP ໂດຍໃຊ້ຜົນປະໂຫຍດຊອບແວການເຂົ້າລະຫັດທີ່ສໍາຄັນ (KEYENC) ແລະການອອກແບບໂຄງການທີ່ສໍາຄັນທີ່ Intel ສະຫນອງ. ທ່ານຕ້ອງໃຫ້ກະແຈການຜະລິດ HDCP ແລະກະແຈປ້ອງກັນ HDCP 128 bits. ກະແຈປ້ອງກັນ HDCP
ເຂົ້າລະຫັດການຜະລິດ HDCP ແລະເກັບກະແຈໄວ້ໃນໜ່ວຍຄວາມຈຳແຟລດພາຍນອກ (ຕົວຢ່າງample, EEPROM) ໃນບັດລູກສາວ HDMI.
ເປີດໃຊ້ຕົວກໍານົດການຮອງຮັບ HDCP Key Management ແລະຄຸນສົມບັດການຖອດລະຫັດຫຼັກ (KEYDEC) ຈະມີຢູ່ໃນ HDCP IP cores. ການປົກປ້ອງ HDCP ດຽວກັນ
ກະແຈຄວນຖືກໃຊ້ໃນ KEYDEC ເພື່ອດຶງເອົາກະແຈການຜະລິດ HDCP ໃນເວລາແລ່ນສໍາລັບເຄື່ອງຈັກປະມວນຜົນ. KEYENC ແລະ KEYDEC ຮອງຮັບ Atmel AT24CS32 32-Kbit serial EEPROM, Atmel AT24C16A 16-Kbit serial EEPROM ແລະອຸປະກອນ I2C EEPROM ທີ່ເຂົ້າກັນໄດ້ທີ່ມີຂະໜາດ rom ຢ່າງໜ້ອຍ 16-Kbit.

ໝາຍເຫດ:

1. ສໍາລັບບັດລູກສາວ HDMI 2.0 FMC Revision 11, ໃຫ້ແນ່ໃຈວ່າ EEPROM ໃນບັດລູກສາວແມ່ນ Atmel AT24CS32. ມີສອງຂະຫນາດທີ່ແຕກຕ່າງກັນຂອງ EEPROM ທີ່ໃຊ້ໃນບັດລູກສາວ Bitec HDMI 2.0 FMC Revision 11.
2. ຖ້າທ່ານເຄີຍໃຊ້ KEYENC ເພື່ອເຂົ້າລະຫັດລະຫັດການຜະລິດ HDCP ແລະເປີດການຮອງຮັບ HDCP Key Management ໃນເວີຊັນ 21.2 ຫຼືກ່ອນໜ້ານັ້ນ, ທ່ານຕ້ອງໄດ້ເຂົ້າລະຫັດລະຫັດການຜະລິດ HDCP ຄືນໃໝ່ໂດຍໃຊ້ໂປຣແກຣມ KEYENC ແລະສ້າງ IPs HDCP ຄືນໃໝ່ຈາກເວີຊັນ 21.3.
   ເປັນຕົ້ນໄປ.

4.3.3.2.1. Intel KEYENC
KEYENC ເປັນຊອບແວສາຍຄໍາສັ່ງທີ່ Intel ໃຊ້ເພື່ອເຂົ້າລະຫັດລະຫັດການຜະລິດ HDCP ດ້ວຍລະຫັດປ້ອງກັນ HDCP 128 bits ທີ່ທ່ານໃຫ້. KEYENC ອອກລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃນ hex ຫຼື bin ຫຼື header file ຮູບແບບ. KEYENC ຍັງສ້າງ mif file ປະກອບດ້ວຍກະແຈການປົກປ້ອງ HDCP 128 bits ທີ່ທ່ານໃຫ້ມາ. KEYDEC
ຕ້ອງການ mif file.

ຄວາມຕ້ອງການລະບົບ:

1. x86 64-bit ເຄື່ອງທີ່ມີ Windows 10 OS
2. ແພັກເກດ Visual C++ Redistributable ສໍາລັບ Visual Studio 2019(x64)

ໝາຍເຫດ:
ທ່ານຕ້ອງຕິດຕັ້ງ Microsoft Visual C++ ສໍາລັບ VS 2019. ທ່ານສາມາດກວດເບິ່ງວ່າ Visual C++ redistributable ໄດ້ຖືກຕິດຕັ້ງຈາກ Windows ➤ Control Panel ➤ Programs and Features. ຖ້າຕິດຕັ້ງ Microsoft Visual C++, ທ່ານສາມາດເບິ່ງ Visual C++ xxxx
ສາມາດແຈກຢາຍຄືນໄດ້ (x64). ຖ້າບໍ່ດັ່ງນັ້ນ, ທ່ານສາມາດດາວໂຫລດແລະຕິດຕັ້ງ Visual C ++
ສາມາດແຈກຢາຍຄືນໄດ້ຈາກ Microsoft webເວັບໄຊ. ອ້າງອີງເຖິງຂໍ້ມູນທີ່ກ່ຽວຂ້ອງສໍາລັບການເຊື່ອມຕໍ່ດາວໂຫລດ.

ຕາຕະລາງ 55. ຕົວເລືອກແຖວຄໍາສັ່ງຂອງ KEYENC

ຕົວເລືອກແຖວຄໍາສັ່ງ	ການໂຕ້ຖຽງ / ຄໍາອະທິບາຍ
-k	<HDCP protection key file> ຂໍ້ຄວາມ file ປະກອບມີລະຫັດປ້ອງກັນ HDCP 128 bits ໃນເລກຖານສິບຫົກເທົ່ານັ້ນ. ຕົວຢ່າງample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> ກະແຈການຜະລິດເຄື່ອງສົ່ງສັນຍານ HDCP 1.4 file ຈາກ DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> ກະແຈການຜະລິດເຄື່ອງຮັບ HDCP 1.4 file ຈາກ DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> ກະແຈການຜະລິດເຄື່ອງສົ່ງສັນຍານ HDCP 2.3 file ຈາກ DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> ກະແຈການຜະລິດເຄື່ອງຮັບ HDCP 2.3 file ຈາກ DCP (.bin file)
-hdcp1txkeys	ລະບຸໄລຍະສຳຄັນສຳລັບການປ້ອນຂໍ້ມູນທີ່ເລືອກ (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm ຢູ່ໃສ n = key start (1 ຫຼື >1) m = key end (n ຫຼື >n) Example: ເລືອກປຸ່ມ 1 ຫາ 1000 ຈາກແຕ່ລະ HDCP 1.4 TX, HDCP 1.4 RX ແລະ HCDP 2.3 ກະແຈການຜະລິດ RX file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
ສືບຕໍ່…

ຕົວເລືອກແຖວຄໍາສັ່ງ	ການໂຕ້ຖຽງ / ຄໍາອະທິບາຍ
	ໝາຍເຫດ: 1. ຖ້າທ່ານບໍ່ໄດ້ໃຊ້ກະແຈການຜະລິດ HDCP ໃດໆ file, ທ່ານຈະບໍ່ຮຽກຮ້ອງໃຫ້ມີລະດັບທີ່ສໍາຄັນ HDCP. ຖ້າທ່ານບໍ່ໄດ້ໃຊ້ argument ໃນແຖວຄໍາສັ່ງ, ຊ່ວງຫຼັກເລີ່ມຕົ້ນແມ່ນ 0. 2. ທ່ານຍັງສາມາດເລືອກດັດຊະນີທີ່ແຕກຕ່າງກັນຂອງກະແຈສໍາລັບຄີການຜະລິດ HDCP file. ຢ່າງໃດກໍ່ຕາມ, ຈໍານວນກະແຈຄວນກົງກັບຕົວເລືອກທີ່ເລືອກ. Example: ເລືອກ 100 ກະແຈທີ່ແຕກຕ່າງກັນ ເລືອກກະແຈ 100 ອັນທຳອິດຈາກກະແຈການຜະລິດ HDCP 1.4 TX file “-hdcp1txkeys 1-100” ເລືອກປຸ່ມ 300 ຫາ 400 ສໍາລັບລະຫັດການຜະລິດ HDCP 1.4 RX file “-hdcp1rxkeys 300-400” ເລືອກປຸ່ມ 600 ຫາ 700 ສໍາລັບລະຫັດການຜະລິດ HDCP 2.3 RX file “-hdcp2rxkeys 600-700”
-o	ຜົນຜະລິດ file ຮູບແບບ . ຄ່າເລີ່ມຕົ້ນແມ່ນ hex file. ສ້າງລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ເປັນໄບນາຣີ file ຮູບແບບ: -o bin ສ້າງລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃນ hex file ຮູບແບບ: -o hex ສ້າງລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃນສ່ວນຫົວ file ຮູບແບບ: -oh
- ກະແຈກວດເຊັກ	ພິມຈໍານວນກະແຈທີ່ມີຢູ່ໃນການປ້ອນຂໍ້ມູນ files ຕົວຢ່າງample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -ກະແຈກວດເຊັກ
	ໝາຍເຫດ: ໃຊ້ພາລາມິເຕີ –check-keys ໃນຕອນທ້າຍຂອງເສັ້ນຄໍາສັ່ງດັ່ງທີ່ໄດ້ກ່າວມາຂ້າງເທິງ exampເລ.
- ສະ​ບັບ​	ພິມໝາຍເລກລຸ້ນ KEYENC

ທ່ານສາມາດເລືອກລະຫັດການຜະລິດ HDCP 1.4 ແລະ/ຫຼື HDCP 2.3 ເພື່ອເຂົ້າລະຫັດ. ຕົວຢ່າງample, ເພື່ອໃຊ້ພຽງແຕ່ລະຫັດການຜະລິດ HDCP 2.3 RX ເພື່ອເຂົ້າລະຫັດ, ໃຊ້ພຽງແຕ່ -hdcp2rx ເທົ່ານັ້ນ
<HDCP 2.3 RX production keys file> -hdcp2rxkeys ໃນຕົວກໍານົດການເສັ້ນຄໍາສັ່ງ.
ຕາຕະລາງ 56. KEYENC ຄໍາແນະນໍາຂໍ້ຄວາມຄວາມຜິດພາດທົ່ວໄປ

ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ຂໍ້ແນະນຳ
ຜິດພາດ: ກະແຈປ້ອງກັນ HDCP file ຫາຍ	ບໍ່ມີຕົວກໍານົດການເສັ້ນຄໍາສັ່ງ -k file>
ຂໍ້ຜິດພາດ: ລະຫັດຄວນຈະເປັນ 32 ຕົວເລກ hex (ເຊັ່ນ: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	ກະແຈປ້ອງກັນ HDCP file ຄວນມີລະຫັດປ້ອງກັນ HDCP ຢູ່ໃນ 32 ຕົວເລກເລກຖານສິບຫົກເທົ່ານັ້ນ.
ຜິດພາດ: ກະລຸນາລະບຸໄລຍະຄີ	ໄລຍະກະແຈບໍ່ໄດ້ລະບຸໄວ້ສໍາລັບລະຫັດການຜະລິດ HDCP ທີ່ປ້ອນໃຫ້ file.
ຜິດພາດ: ໄລຍະຄີບໍ່ຖືກຕ້ອງ	ໄລຍະກະແຈທີ່ລະບຸໄວ້ສຳລັບ -hdcp1txkeys ຫຼື -hdcp1rxkeys ຫຼື -hdcp2rxkeys ບໍ່ຖືກຕ້ອງ.
ຜິດພາດ: ບໍ່ສາມາດສ້າງໄດ້Fileຊື່>	ກວດເບິ່ງການອະນຸຍາດໂຟນເດີຈາກ keyenc.exe ກໍາລັງດໍາເນີນການ.
ຜິດພາດ: -hdcp1txkeys input ບໍ່ຖືກຕ້ອງ	ຮູບແບບໄລຍະລະຫັດການປ້ອນຂໍ້ມູນສໍາລັບລະຫັດການຜະລິດ HDCP 1.4 TX ບໍ່ຖືກຕ້ອງ. ຮູບແບບທີ່ຖືກຕ້ອງແມ່ນ “-hdcp1txkeys nm” ບ່ອນທີ່ n >= 1, m >= n
ຜິດພາດ: -hdcp1rxkeys input ບໍ່ຖືກຕ້ອງ	ຮູບແບບໄລຍະລະຫັດການປ້ອນຂໍ້ມູນສໍາລັບລະຫັດການຜະລິດ HDCP 1.4 RX ບໍ່ຖືກຕ້ອງ. ຮູບແບບທີ່ຖືກຕ້ອງແມ່ນ “-hdcp1rxkeys nm” ບ່ອນທີ່ n >= 1, m >= n
ຜິດພາດ: -hdcp2rxkeys input ບໍ່ຖືກຕ້ອງ	ຮູບແບບໄລຍະລະຫັດການປ້ອນຂໍ້ມູນສໍາລັບລະຫັດການຜະລິດ HDCP 2.3 RX ບໍ່ຖືກຕ້ອງ. ຮູບແບບທີ່ຖືກຕ້ອງແມ່ນ “-hdcp2rxkeys nm” ບ່ອນທີ່ n >= 1, m >= n
ສືບຕໍ່…

ຂໍ້​ຄວາມ​ຜິດ​ພາດ	ຂໍ້ແນະນຳ
ຜິດພາດ: ບໍ່ຖືກຕ້ອງ file <fileຊື່>	ກະແຈການຜະລິດ HDCP ບໍ່ຖືກຕ້ອງ file.
ຂໍ້ຜິດພາດ: file ພິມຂາດສໍາລັບ -o ທາງເລືອກ	ບໍ່ມີຕົວກໍານົດການເສັ້ນຄໍາສັ່ງສໍາລັບ -o .
ຜິດພາດ: ບໍ່ຖືກຕ້ອງ fileຊື່ -fileຊື່>	<filename> ບໍ່ຖືກຕ້ອງ, ກະລຸນາໃຊ້ທີ່ຖືກຕ້ອງ fileຊື່ທີ່ບໍ່ມີຕົວອັກສອນພິເສດ.

ເຂົ້າລະຫັດ Single Key ສໍາລັບ EEPROM ດຽວ
ແລ່ນບັນທັດຄໍາສັ່ງຕໍ່ໄປນີ້ຈາກຄໍາສັ່ງ Windows ເພື່ອເຂົ້າລະຫັດລະຫັດດຽວຂອງ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ແລະ HDCP 2.3 RX ທີ່ມີຜົນຜະລິດ. file ຮູບ​ແບບ​ຂອງ​ຫົວ​ຂໍ້​ file ສໍາລັບ EEPROM ດຽວ:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

ເຂົ້າລະຫັດ N Keys ສໍາລັບ N EEPROMs
ແລ່ນບັນທັດຄໍາສັ່ງຕໍ່ໄປນີ້ຈາກກ່ອງຄໍາສັ່ງ Windows ເພື່ອເຂົ້າລະຫັດ N (ເລີ່ມຕົ້ນຈາກກະແຈ 1) ຂອງ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ແລະ HDCP 2.3 RX ດ້ວຍຜົນຜະລິດ. file ຮູບແບບຂອງ hex file ສໍາລັບ N EEPROMs:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex ບ່ອນທີ່ N ແມ່ນ >= 1 ແລະຄວນຈະກົງກັບທຸກທາງເລືອກ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Microsoft Visual C++ ສໍາລັບ Visual Studio 2019
ສະໜອງຊຸດ Microsoft Visual C++ x86 redistributable (vc_redist.x86.exe) ສໍາລັບການດາວໂຫຼດ. ຖ້າການເຊື່ອມຕໍ່ມີການປ່ຽນແປງ, Intel ແນະນໍາໃຫ້ທ່ານຄົ້ນຫາ "Visual C++ redistributable" ຈາກເຄື່ອງຈັກຊອກຫາ Microsoft.

4.3.3.2.2. ໂປລແກລມທີ່ສໍາຄັນ
ເພື່ອຕັ້ງລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃສ່ EEPROM, ໃຫ້ເຮັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ຄັດລອກການອອກແບບໂປລແກລມທີ່ສໍາຄັນ files ຈາກເສັ້ນທາງຕໍ່ໄປນີ້ໄປຫາໄດເລກະທໍລີເຮັດວຽກຂອງທ່ານ: /hdcp2x/hw_demo/key_programmer/
2. ສຳເນົາສ່ວນຫົວຂອງຊອບແວ file (hdcp_key .h) ສ້າງຂຶ້ນຈາກໂປຼແກຼມໂປຼແກຼມ KEYENC (ສ່ວນເຂົ້າລະຫັດ Single Key ສໍາລັບ Single EEPROM ຢູ່ໜ້າ 113 ) ໄປຫາ software/key_programmer_src/ directory ແລະປ່ຽນຊື່ເປັນ hdcp_key.h.
3. ແລ່ນ ./runall.tcl. script ນີ້ປະຕິບັດຄໍາສັ່ງຕໍ່ໄປນີ້:
   • ສ້າງລາຍການ IP files
   • ສ້າງລະບົບ Platform Designer
   • ສ້າງໂຄງການ Intel Quartus Prime
   • ສ້າງພື້ນທີ່ເຮັດວຽກຂອງຊອບແວ ແລະສ້າງຊອບແວ
   • ດໍາເນີນການລວບລວມຂໍ້ມູນເຕັມຮູບແບບ
4. ດາວໂຫລດ Software Object File (.sof) ໄປຫາ FPGA ເພື່ອຂຽນໂປຣແກຣມລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃສ່ EEPROM.

ສ້າງ Stratix 10 HDMI RX-TX Retransmit design example ກັບຕົວກໍານົດການສະຫນັບສະຫນູນ HDCP 2.3 ແລະສະຫນັບສະຫນູນ HDCP 1.4, ຫຼັງຈາກນັ້ນປະຕິບັດຕາມຂັ້ນຕອນຕໍ່ໄປນີ້ເພື່ອປະກອບມີກະແຈການປົກປ້ອງ HDCP.

• ສຳເນົາ mif file (hdcp_kmem.mif) ທີ່ສ້າງຂຶ້ນຈາກຜົນປະໂຫຍດຊອບແວ KEYENC (ພາກເຂົ້າລະຫັດ Single Key ສໍາລັບ EEPROM ດຽວຢູ່ໃນຫນ້າ 113) ໄປຫາ /quartus/hdcp/ ໄດເລກະທໍລີ.

4.3.4. ລວບລວມການອອກແບບ
ຫຼັງຈາກທີ່ທ່ານລວມເອົາກະແຈການຜະລິດ HDCP ທໍາມະດາຂອງທ່ານເອງໃນ FPGA ຫຼືໂຄງການລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ກັບ EEPROM, ຕອນນີ້ທ່ານສາມາດລວບລວມການອອກແບບໄດ້.

1. ເປີດຕົວຊອບແວ Intel Quartus Prime Pro Edition ແລະເປີດ /quartus/a10_hdmi2_demo.qpf.
2. ຄລິກການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມຂໍ້ມູນ.

4.3.5. View ຜົນໄດ້ຮັບ
ໃນຕອນທ້າຍຂອງການສາທິດ, ທ່ານຈະສາມາດ view ຜົນໄດ້ຮັບໃນ HDCPenabled HDMI sink ພາຍນອກ.
ເຖິງ view ຜົນໄດ້ຮັບຂອງການສາທິດ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ເສີມສ້າງກະດານ Intel FPGA.
2. ປ່ຽນໄດເລກະທໍລີເປັນ /quartus/.
3. ພິມຄໍາສັ່ງຕໍ່ໄປນີ້ໃສ່ Nios II Command Shell ເພື່ອດາວໂຫລດ Software Object File (.sof) ກັບ FPGA. nios2-configure-sof output_fileວ/ .sof
4. ສຽບໄຟ HDCP-enabled HDMI ແຫຼ່ງພາຍນອກແລະ sink (ຖ້າຫາກວ່າທ່ານຍັງບໍ່ໄດ້ເຮັດແນວນັ້ນ). ອ່າງລ້າງ HDMI ພາຍນອກສະແດງຜົນອອກຂອງແຫຼ່ງພາຍນອກ HDMI ຂອງທ່ານ.

4.3.5.1. ປຸ່ມກົດແລະຟັງຊັນ LED
ໃຊ້ປຸ່ມກົດແລະຟັງຊັນ LED ໃນກະດານເພື່ອຄວບຄຸມການສາທິດຂອງທ່ານ.

ຕາຕະລາງ 57. ປຸ່ມກົດ ແລະ ຕົວຊີ້ວັດ LED (SUPPORT FRL = 0)

ປຸ່ມກົດ / LED	ຟັງຊັນ
cpu_resetn	ກົດຫນຶ່ງຄັ້ງເພື່ອດໍາເນີນການປັບລະບົບ.
user_pb[0]	ກົດຄັ້ງດຽວເພື່ອສະຫຼັບສັນຍານ HPD ໄປຫາແຫຼ່ງ HDMI ມາດຕະຖານ.
user_pb[1]	• ກົດຄ້າງໄວ້ເພື່ອສັ່ງໃຫ້ແກນ TX ສົ່ງສັນຍານເຂົ້າລະຫັດ DVI. • ປ່ອຍເພື່ອສົ່ງສັນຍານເຂົ້າລະຫັດ HDMI. • ໃຫ້ແນ່ໃຈວ່າວິດີໂອທີ່ເຂົ້າມາຢູ່ໃນພື້ນທີ່ສີ RGB 8 bpc.
user_pb[2]	• ກົດຄ້າງໄວ້ເພື່ອສັ່ງໃຫ້ແກນ TX ຢຸດການສົ່ງ InfoFrames ຈາກສັນຍານດ້ານຂ້າງ. • ປ່ອຍເພື່ອສືບຕໍ່ສົ່ງ InfoFrames ຈາກສັນຍານ sideband.
user_led[0]	ສະຖານະລັອກ RX HDMI PLL. • 0: ປົດລັອກ • 1: ລັອກ
user_led[1]	ສະຖານະລັອກຫຼັກຂອງ RX HDMI • 0: ຢ່າງໜ້ອຍ 1 ຊ່ອງຖືກປົດລັອກ • 1: ທັງໝົດ 3 ຊ່ອງຖືກລັອກ
user_led[2]	ສະຖານະການຖອດລະຫັດ IP RX HDCP1x. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ
user_led[3]	ສະຖານະການຖອດລະຫັດ IP RX HDCP2x. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ
user_led[4]	ສະຖານະການລັອກ TX HDMI PLL. • 0: ປົດລັອກ • 1: ລັອກ
user_led[5]	TXL transceiver PLL ສະຖານະການລັອກ. • 0: ປົດລັອກ • 1: ລັອກ
user_led[6]	TX HDCP1x ສະຖານະການເຂົ້າລະຫັດ IP. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ
user_led[7]	TX HDCP2x ສະຖານະການເຂົ້າລະຫັດ IP. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ

ຕາຕະລາງ 58. ປຸ່ມກົດ ແລະ ຕົວຊີ້ວັດ LED (SUPPORT FRL = 1)

ປຸ່ມກົດ / LED	ຟັງຊັນ
cpu_resetn	ກົດຫນຶ່ງຄັ້ງເພື່ອດໍາເນີນການປັບລະບົບ.
user_dipsw	ສະຫຼັບ DIP ທີ່ກຳນົດໂດຍຜູ້ໃຊ້ເພື່ອສະຫຼັບໂໝດຜ່ານ. • OFF (ຕໍາແຫນ່ງເລີ່ມຕົ້ນ) = Passthrough HDMI RX ໃນ FPGA ໄດ້ຮັບ EDID ຈາກອ່າງລ້າງພາຍນອກແລະນໍາສະເຫນີມັນກັບແຫຼ່ງພາຍນອກທີ່ມັນເຊື່ອມຕໍ່. • ON = ທ່ານອາດຈະຄວບຄຸມອັດຕາ FRL ສູງສຸດ RX ຈາກ Nios II terminal. ຄໍາສັ່ງດັດແກ້ RX EDID ໂດຍການຈັດການຄ່າອັດຕາ FRL ສູງສຸດ. ອ້າງເຖິງ ແລ່ນການອອກແບບໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ ໃນຫນ້າ 33 ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການກໍານົດອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ.
ສືບຕໍ່…

ປຸ່ມກົດ / LED	ຟັງຊັນ
user_pb[0]	ກົດຄັ້ງດຽວເພື່ອສະຫຼັບສັນຍານ HPD ໄປຫາແຫຼ່ງ HDMI ມາດຕະຖານ.
user_pb[1]	ສະຫງວນໄວ້.
user_pb[2]	ກົດຄັ້ງດຽວເພື່ອອ່ານການລົງທະບຽນ SCDC ຈາກບ່ອນຫລົ້ມຈົມທີ່ເຊື່ອມຕໍ່ກັບ TX ຂອງບັດລູກສາວ Bitec HDMI 2.1 FMC. ໝາຍເຫດ: ເພື່ອເປີດໃຊ້ການອ່ານ, ທ່ານຕ້ອງຕັ້ງ DEBUG_MODE ເປັນ 1 ໃນຊອບແວ.
user_led_g[0]	ໂມງ RX FRL PLL ສະຖານະລັອກ. • 0: ປົດລັອກ • 1: ລັອກ
user_led_g[1]	ສະຖານະການລັອກວິດີໂອ RX HDMI. • 0: ປົດລັອກ • 1: ລັອກ
user_led_g[2]	ສະຖານະການຖອດລະຫັດ IP RX HDCP1x. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ
user_led_g[3]	ສະຖານະການຖອດລະຫັດ IP RX HDCP2x. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ
user_led_g[4]	TX FRL ໂມງ PLL ສະຖານະລັອກ. • 0: ປົດລັອກ • 1: ລັອກ
user_led_g[5]	ສະຖານະການລັອກວິດີໂອ TX HDMI. • 0 = ປົດລັອກ • 1 = ລັອກ
user_led_g[6]	TX HDCP1x ສະຖານະການເຂົ້າລະຫັດ IP. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ
user_led_g[7]	TX HDCP2x ສະຖານະການເຂົ້າລະຫັດ IP. • 0: ບໍ່ເຄື່ອນໄຫວ • 1: ເຄື່ອນໄຫວ

4.4. ການປົກປ້ອງລະຫັດການເຂົ້າລະຫັດທີ່ຝັງຢູ່ໃນການອອກແບບ FPGA
ການອອກແບບ FPGA ຈໍານວນຫຼາຍປະຕິບັດການເຂົ້າລະຫັດ, ແລະມັກຈະມີຄວາມຕ້ອງການທີ່ຈະຝັງລະຫັດລັບໃນ FPGA bitstream. ໃນຄອບຄົວອຸປະກອນທີ່ໃໝ່ກວ່າ, ເຊັ່ນ Intel Stratix 10 ແລະ Intel Agilex, ມີຕົວຈັດການອຸປະກອນທີ່ປອດໄພທີ່ສາມາດສະໜອງ ແລະຈັດການກະແຈລັບເຫຼົ່ານີ້ຢ່າງປອດໄພ. ບ່ອນທີ່ຄຸນສົມບັດເຫຼົ່ານີ້ບໍ່ມີຢູ່, ທ່ານສາມາດຮັບປະກັນເນື້ອໃນຂອງ FPGA bitstream, ລວມທັງກະແຈຜູ້ໃຊ້ລັບທີ່ຝັງໄວ້, ດ້ວຍການເຂົ້າລະຫັດ.
ກະແຈຜູ້ໃຊ້ຄວນຈະຖືກຮັກສາໄວ້ຢ່າງປອດໄພພາຍໃນສະພາບແວດລ້ອມການອອກແບບຂອງເຈົ້າ, ແລະໂດຍສະເພາະຈະເພີ່ມການອອກແບບໂດຍໃຊ້ຂະບວນການທີ່ປອດໄພແບບອັດຕະໂນມັດ. ຂັ້ນຕອນຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນວິທີທີ່ທ່ານສາມາດປະຕິບັດຂະບວນການດັ່ງກ່າວດ້ວຍເຄື່ອງມື Intel Quartus Prime.

1. ພັດທະນາແລະເພີ່ມປະສິດທິພາບ HDL ໃນ Intel Quartus Prime ໃນສະພາບແວດລ້ອມທີ່ບໍ່ປອດໄພ.
2. ໂອນການອອກແບບໄປສູ່ສະພາບແວດລ້ອມທີ່ປອດໄພແລະປະຕິບັດຂະບວນການອັດຕະໂນມັດເພື່ອປັບປຸງລະຫັດລັບ. ໜ່ວຍຄວາມຈຳໃນຊິບຝັງຄ່າຫຼັກ. ເມື່ອລະຫັດຖືກປັບປຸງ, ການເລີ່ມຕົ້ນຫນ່ວຍຄວາມຈໍາ file (.mif) ສາມາດປ່ຽນແປງໄດ້ ແລະກະແສຕົວປະກອບ “quartus_cdb –update_mif” ສາມາດປ່ຽນລະຫັດປ້ອງກັນ HDCP ໂດຍບໍ່ຕ້ອງລວບລວມຂໍ້ມູນຄືນໃໝ່. ຂັ້ນຕອນນີ້ແມ່ນໄວຫຼາຍທີ່ຈະດໍາເນີນການແລະຮັກສາໄລຍະເວລາຕົ້ນສະບັບ.
3. Intel Quartus Prime bitstream ຫຼັງຈາກນັ້ນເຂົ້າລະຫັດດ້ວຍກະແຈ FPGA ກ່ອນທີ່ຈະໂອນ bitstream ທີ່ຖືກເຂົ້າລະຫັດກັບຄືນໄປບ່ອນສະພາບແວດລ້ອມທີ່ບໍ່ປອດໄພສໍາລັບການທົດສອບແລະການນໍາໃຊ້ສຸດທ້າຍ.

ຂໍແນະນຳໃຫ້ປິດການເຂົ້າເຖິງດີບັກທັງໝົດທີ່ສາມາດກູ້ລະຫັດລັບຈາກ FPGA ໄດ້. ທ່ານສາມາດປິດຄວາມສາມາດແກ້ໄຂໄດ້ຢ່າງສົມບູນໂດຍການປິດການທໍາງານ JTAG ພອດ, ຫຼືເລືອກປິດການໃຊ້ງານແລະ review ວ່າບໍ່ມີຄຸນສົມບັດດີບັກເຊັ່ນຕົວແກ້ໄຂຄວາມຊົງຈໍາໃນລະບົບ ຫຼື Signal Tap ສາມາດກູ້ລະຫັດຄືນມາໄດ້. ອ້າງອີງເຖິງ AN 556: ການນໍາໃຊ້ຄຸນສົມບັດຄວາມປອດໄພການອອກແບບໃນ Intel FPGAs ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການນໍາໃຊ້ຄຸນສົມບັດຄວາມປອດໄພ FPGA ລວມທັງຂັ້ນຕອນສະເພາະກ່ຽວກັບວິທີການເຂົ້າລະຫັດ FPGA bitstream ແລະກໍາຫນົດຄ່າທາງເລືອກຄວາມປອດໄພເຊັ່ນການປິດການໃຊ້ງານ J.TAG ການເຂົ້າເຖິງ.

ໝາຍເຫດ:
ທ່ານ​ສາ​ມາດ​ພິ​ຈາ​ລະ​ນາ​ຂັ້ນ​ຕອນ​ເພີ່ມ​ເຕີມ​ຂອງ obfuscation ຫຼື​ການ​ເຂົ້າ​ລະ​ຫັດ​ທີ່​ມີ​ກະ​ແຈ​ອື່ນ​ຂອງ​ລະ​ຫັດ​ລັບ​ໃນ​ການ​ເກັບ​ຮັກ​ສາ MIF​.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
AN 556: ການນໍາໃຊ້ຄຸນສົມບັດຄວາມປອດໄພການອອກແບບໃນ Intel FPGAs

4.5. ການພິຈາລະນາຄວາມປອດໄພ
ເມື່ອໃຊ້ຄຸນສົມບັດ HDCP, ຈົ່ງຄິດເຖິງການພິຈາລະນາຄວາມປອດໄພຕໍ່ໄປນີ້.

• ໃນ​ເວ​ລາ​ທີ່​ການ​ອອກ​ແບບ​ລະ​ບົບ repeater​, ທ່ານ​ຈະ​ຕ້ອງ​ຕັນ​ວິ​ດີ​ໂອ​ທີ່​ໄດ້​ຮັບ​ຈາກ​ການ​ເຂົ້າ TX IP ໃນ​ເງື່ອນ​ໄຂ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:
  — ຖ້າ​ວິ​ດີ​ໂອ​ທີ່​ໄດ້​ຮັບ​ແມ່ນ HDCP-encrypted (ເຊັ່ນ​: ສະ​ຖາ​ນະ​ການ​ເຂົ້າ​ລະ​ຫັດ hdcp1_enabled ຫຼື hdcp2_enabled ຈາກ RX IP ໄດ້​ຮັບ​ການ​ຢືນ​ຢັນ​) ແລະ​ວິ​ດີ​ໂອ​ທີ່​ໄດ້​ຮັບ​ແມ່ນ​ບໍ່ HDCP encrypted (ເຊັ່ນ​: ສະ​ຖາ​ນະ​ການ​ເຂົ້າ​ລະ​ຫັດ hdcp1_enabled ຫຼື hdcp2_enabled ຈາກ TX IP ແມ່ນ​ບໍ່​ໄດ້​ຮັບ​ການ​ຢືນ​ຢັນ​)​.
  — ຖ້າ​ຫາກ​ວ່າ​ວິ​ດີ​ໂອ​ທີ່​ໄດ້​ຮັບ​ແມ່ນ HDCP TYPE 1 (ເຊັ່ນ streamid_type ຈາກ RX IP ໄດ້​ຮັບ​ການ​ຢືນ​ຢັນ​) ແລະ​ວິ​ດີ​ໂອ​ທີ່​ສົ່ງ​ອອກ​ແມ່ນ HDCP 1.4 ເຂົ້າ​ລະ​ຫັດ (ເຊັ່ນ​: ສະ​ຖາ​ນະ​ການ​ເຂົ້າ​ລະ​ຫັດ hdcp1_enabled ຈາກ TX IP ແມ່ນ​ຢືນ​ຢັນ​)
• ທ່ານຄວນຮັກສາຄວາມລັບແລະຄວາມຊື່ສັດຂອງກະແຈການຜະລິດ HDCP ຂອງທ່ານ, ແລະກະແຈການເຂົ້າລະຫັດຜູ້ໃຊ້ໃດໆ.
• Intel ແນະນໍາໃຫ້ທ່ານພັດທະນາໂຄງການ Intel Quartus Prime ແລະແຫຼ່ງອອກແບບຢ່າງແຂງແຮງ files ທີ່ມີລະຫັດການເຂົ້າລະຫັດໃນສະພາບແວດລ້ອມຄອມພິວເຕີທີ່ປອດໄພເພື່ອປົກປ້ອງກະແຈ.
• Intel ແນະນໍາໃຫ້ທ່ານໃຊ້ຄຸນສົມບັດຄວາມປອດໄພຂອງການອອກແບບໃນ FPGAs ເພື່ອປົກປ້ອງການອອກແບບ, ລວມທັງກະແຈການເຂົ້າລະຫັດທີ່ຝັງໄວ້, ຈາກການຄັດລອກທີ່ບໍ່ໄດ້ຮັບອະນຸຍາດ, ວິສະວະກໍາຍ້ອນກັບ, ແລະ t.ampສຽບ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
AN 556: ການນໍາໃຊ້ຄຸນສົມບັດຄວາມປອດໄພການອອກແບບໃນ Intel FPGAs

4.6. ຂໍ້ແນະນຳການດີບັກ
ພາກນີ້ອະທິບາຍສັນຍານສະຖານະ HDCP ທີ່ເປັນປະໂຫຍດ ແລະຕົວກໍານົດການຊອບແວທີ່ສາມາດໃຊ້ສໍາລັບການດີບັກ. ມັນຍັງປະກອບດ້ວຍຄໍາຖາມທີ່ຖືກຖາມເລື້ອຍໆ (FAQ) ກ່ຽວກັບການດໍາເນີນການອອກແບບ exampເລ.

4.6.1. ສັນຍານສະຖານະ HDCP
ມີຫຼາຍສັນຍານທີ່ເປັນປະໂຫຍດເພື່ອກໍານົດສະພາບການເຮັດວຽກຂອງ HDCP IP cores. ສັນຍານເຫຼົ່ານີ້ແມ່ນມີຢູ່ໃນການອອກແບບ example ລະດັບສູງສຸດແລະຖືກຜູກມັດກັບ LEDs onboard:

ຊື່ສັນຍານ	ຟັງຊັນ
hdcp1_enabled_rx	RX HDCP1x IP ສະຖານະການຖອດລະຫັດ 0: ບໍ່ເຄື່ອນໄຫວ 1: ເຄື່ອນໄຫວ
hdcp2_enabled_rx	RX HDCP2x IP ສະຖານະການຖອດລະຫັດ 0: ບໍ່ເຄື່ອນໄຫວ 1: ເຄື່ອນໄຫວ
hdcp1_enabled_tx	TX HDCP1x IP ສະຖານະການເຂົ້າລະຫັດ 0: ບໍ່ເຄື່ອນໄຫວ 1: ເຄື່ອນໄຫວ
hdcp2_enabled_tx	TX HDCP2x IP ສະຖານະການເຂົ້າລະຫັດ 0: ບໍ່ເຄື່ອນໄຫວ 1: ເຄື່ອນໄຫວ

ເບິ່ງຕາຕະລາງ 57 ໃນຫນ້າ 115 ແລະຕາຕະລາງ 58 ໃນຫນ້າ 115 ສໍາລັບການຈັດວາງ LED ຂອງພວກເຂົາ.
ສະຖານະການເຄື່ອນໄຫວຂອງສັນຍານເຫຼົ່ານີ້ຊີ້ບອກວ່າ HDCP IP ໄດ້ຮັບການຢັ້ງຢືນ ແລະຮັບ/ສົ່ງການຖ່າຍທອດວິດີໂອທີ່ເຂົ້າລະຫັດໄວ້. ສໍາລັບແຕ່ລະທິດທາງ, ພຽງແຕ່ HDCP1x ຫຼື HDCP2x
ສັນຍານສະຖານະການເຂົ້າລະຫັດ/ຖອດລະຫັດແມ່ນເຮັດວຽກຢູ່. ຕົວຢ່າງampດັ່ງນັ້ນ, ຖ້າ hdcp1_enabled_rx ຫຼື hdcp2_enabled_rx ເຮັດວຽກຢູ່, HDCP ຢູ່ດ້ານ RX ຖືກເປີດໃຊ້ງານ ແລະຖອດລະຫັດການຖ່າຍທອດວິດີໂອທີ່ຖືກເຂົ້າລະຫັດຈາກແຫຼ່ງວິດີໂອພາຍນອກ.

4.6.2. ການແກ້ໄຂພາລາມິເຕີຊອບແວ HDCP
ເພື່ອອໍານວຍຄວາມສະດວກຂະບວນການດີບັກ HDCP, ທ່ານສາມາດດັດແປງພາລາມິເຕີໃນ hdcp.c.
ຕາຕະລາງຂ້າງລຸ່ມນີ້ສະຫຼຸບບັນຊີລາຍຊື່ຂອງຕົວກໍານົດການກໍານົດແລະຫນ້າທີ່ຂອງເຂົາເຈົ້າ.

ພາລາມິເຕີ	ຟັງຊັນ
SUPPORT_HDCP1X	ເປີດໃຊ້ HDCP 1.4 ຢູ່ດ້ານ TX
SUPPORT_HDCP2X	ເປີດໃຊ້ HDCP 2.3 ຢູ່ດ້ານ TX
DEBUG_MODE_HDCP	ເປີດໃຊ້ຂໍ້ຄວາມດີບັກສຳລັບ TX HDCP
REPEATER_MODE	ເປີດໃຊ້ໂໝດ repeater ສໍາລັບການອອກແບບ HDCP example

ເພື່ອແກ້ໄຂພາລາມິເຕີ, ປ່ຽນຄ່າເປັນຄ່າທີ່ຕ້ອງການໃນ hdcp.c. ກ່ອນທີ່ຈະເລີ່ມການລວບລວມ, ປ່ຽນແປງຕໍ່ໄປນີ້ໃນ build_sw_hdcp.sh:

1. ຄົ້ນຫາແຖວຕໍ່ໄປນີ້ແລະສະແດງຄວາມຄິດເຫັນເພື່ອປ້ອງກັນຊອບແວທີ່ຖືກດັດແປງ file ຖືກແທນທີ່ດ້ວຍຕົ້ນສະບັບ files ຈາກເສັ້ນທາງການຕິດຕັ້ງຊອບແວ Intel Quartus Prime.
   
2.  ແລ່ນ “./build_sw_hdcp.sh” ເພື່ອລວບລວມຊອບແວທີ່ອັບເດດແລ້ວ.
3. ການຜະລິດ .elf file ສາ​ມາດ​ລວມ​ເຂົ້າ​ໃນ​ການ​ອອກ​ແບບ​ໂດຍ​ຜ່ານ​ສອງ​ວິ​ທີ​ການ​:
   ກ. ແລ່ນ “nios2-download -g file ຊື່>”. ປັບລະບົບໃຫມ່ຫຼັງຈາກຂະບວນການດາວໂຫຼດສໍາເລັດເພື່ອຮັບປະກັນການເຮັດວຽກທີ່ເຫມາະສົມ.
   ຂ. ແລ່ນ “quartus_cdb –-update_mif” ເພື່ອອັບເດດການເລີ່ມຕົ້ນໜ່ວຍຄວາມຈຳ files. ແລ່ນຕົວປະກອບເພື່ອສ້າງ .sof ໃໝ່ file ເຊິ່ງລວມມີຊອບແວທີ່ອັບເດດແລ້ວ.

4.6.3. ຄຳຖາມທີ່ຖາມເລື້ອຍໆ (FAQ)
ຕາຕະລາງ 59. ອາການຂອງຄວາມລົ້ມເຫຼວ ແລະຂໍ້ແນະນໍາ

ເລກ	ອາການລົ້ມເຫຼວ	ຂໍ້ແນະນຳ
1.	RX ກໍາລັງໄດ້ຮັບວິດີໂອທີ່ຖືກເຂົ້າລະຫັດ, ແຕ່ TX ກໍາລັງສົ່ງວິດີໂອແບບຄົງທີ່ໃນສີຟ້າຫຼືສີດໍາ.	ນີ້ແມ່ນເນື່ອງມາຈາກການກວດສອບ TX ທີ່ບໍ່ປະສົບຜົນສໍາເລັດກັບບ່ອນຫລົ້ມຈົມພາຍນອກ. ເຄື່ອງຊ້ ຳ ທີ່ມີຄວາມສາມາດ HDCP ຈະຕ້ອງບໍ່ສົ່ງວິດີໂອໃນຮູບແບບທີ່ບໍ່ໄດ້ເຂົ້າລະຫັດຖ້າວິດີໂອທີ່ເຂົ້າມາຈາກທາງເທິງຈະຖືກເຂົ້າລະຫັດ. ເພື່ອບັນລຸສິ່ງດັ່ງກ່າວ, ວິດີໂອສະຖິດເປັນສີຟ້າ ຫຼືສີດຳຈະປ່ຽນແທນວິດີໂອທີ່ອອກມາເມື່ອສັນຍານສະຖານະການເຂົ້າລະຫັດ TX HDCP ບໍ່ເຄື່ອນໄຫວໃນຂະນະທີ່ສັນຍານສະຖານະຖອດລະຫັດ RX HDCP ເຮັດວຽກຢູ່. ສໍາລັບຄໍາແນະນໍາທີ່ແນ່ນອນ, ເບິ່ງ ການພິຈາລະນາຄວາມປອດໄພ ໃນໜ້າ 117. ແນວໃດກໍ່ຕາມ, ພຶດຕິກຳນີ້ອາດຈະຂັດຂວາງຂະບວນການແກ້ບັນຫາເມື່ອເປີດໃຊ້ການອອກແບບ HDCP. ຂ້າງລຸ່ມນີ້ແມ່ນວິທີການປິດການຂັດຂວາງວິດີໂອໃນການອອກແບບ example: 1. ຊອກຫາການເຊື່ອມຕໍ່ພອດຕໍ່ໄປນີ້ຢູ່ໃນລະດັບເທິງຂອງການອອກແບບ exampເລ. ພອດນີ້ເປັນຂອງໂມດູນ hdmi_tx_top. 2. ແກ້ໄຂການເຊື່ອມຕໍ່ພອດເປັນສາຍຕໍ່ໄປນີ້:
2.	ສັນຍານສະຖານະການເຂົ້າລະຫັດ TX HDCP ເຮັດວຽກຢູ່ ແຕ່ຮູບຫິມະຈະສະແດງຢູ່ບ່ອນຈົມລົງລຸ່ມ.	ນີ້ແມ່ນເນື່ອງມາຈາກການຫລົ້ມຈົມລົງລຸ່ມບໍ່ໄດ້ຖອດລະຫັດວິດີໂອທີ່ເຂົ້າລະຫັດອອກຢ່າງຖືກຕ້ອງ. ໃຫ້ແນ່ໃຈວ່າທ່ານສະຫນອງຄ່າຄົງທີ່ທົ່ວໂລກ (LC128) ໃຫ້ກັບ TX HDCP IP. ມູນຄ່າຕ້ອງເປັນມູນຄ່າການຜະລິດແລະຖືກຕ້ອງ.
3.	ສັນຍານສະຖານະການເຂົ້າລະຫັດ TX HDCP ບໍ່ສະຖຽນ ຫຼື ບໍ່ເຄື່ອນໄຫວສະເໝີ.	ນີ້ແມ່ນເນື່ອງມາຈາກການກວດສອບ TX ທີ່ບໍ່ປະສົບຜົນສໍາເລັດກັບການຈົມລົງລຸ່ມ. ເພື່ອອໍານວຍຄວາມສະດວກໃນຂະບວນການ debugging, ທ່ານສາມາດເປີດໃຊ້ໄດ້ DEBUG_MODE_HDCP ພາລາມິເຕີໃນ hdcp.c. ອ້າງເຖິງ ການແກ້ໄຂພາລາມິເຕີຊອບແວ HDCP ໃນໜ້າທີ 118 ກ່ຽວກັບຄຳແນະນຳ. 3a-3c ຕໍ່ໄປນີ້ອາດຈະເປັນສາເຫດທີ່ເປັນໄປໄດ້ຂອງການກວດສອບ TX ທີ່ບໍ່ປະສົບຜົນສໍາເລັດ.
3 ກ.	ບັນທຶກການດີບັ໊ກຂອງຊອບແວສືບຕໍ່ພິມຂໍ້ຄວາມນີ້ “HDCP 1.4 ບໍ່ຮອງຮັບໂດຍ downstream (Rx)”.	ຂໍ້ຄວາມລະບຸວ່າບ່ອນຈົມລົງລຸ່ມບໍ່ຮອງຮັບທັງ HDCP 2.3 ແລະ HDCP 1.4. ໃຫ້ແນ່ໃຈວ່າບ່ອນຈົມລົງລຸ່ມສະຫນັບສະຫນູນ HDCP 2.3 ຫຼື HDCP 1.4.
3 ຂ.	ການກວດສອບຄວາມຖືກຕ້ອງຂອງ TX ລົ້ມເຫລວເຄິ່ງທາງ.	ນີ້ແມ່ນເນື່ອງມາຈາກພາກສ່ວນໃດນຶ່ງຂອງການກວດສອບຄວາມຖືກຕ້ອງຂອງ TX ເຊັ່ນ: ການຢັ້ງຢືນລາຍເຊັນ, ການກວດສອບທ້ອງຖິ່ນ ແລະ ອື່ນໆສາມາດລົ້ມເຫລວ. ໃຫ້ແນ່ໃຈວ່າບ່ອນຈົມລົງລຸ່ມກໍາລັງໃຊ້ກະແຈການຜະລິດແຕ່ບໍ່ແມ່ນລະຫັດ facsimile.
3 ຄ.	ບັນທຶກການດີບັ໊ກຂອງຊອບແວສືບຕໍ່ພິມ “ການພິສູດຢືນຢັນຄືນໃໝ່	ຂໍ້ຄວາມນີ້ຊີ້ບອກວ່າການຈົມລົງລຸ່ມໄດ້ຮ້ອງຂໍໃຫ້ມີການກວດສອບຄວາມຖືກຕ້ອງຄືນໃໝ່ ເພາະວ່າວິດີໂອທີ່ໄດ້ຮັບນັ້ນບໍ່ໄດ້ຖືກຖອດລະຫັດຢ່າງຖືກຕ້ອງ. ໃຫ້ແນ່ໃຈວ່າທ່ານສະຫນອງຄ່າຄົງທີ່ທົ່ວໂລກ (LC128) ໃຫ້ກັບ TX HDCP IP. ມູນຄ່າຕ້ອງເປັນມູນຄ່າການຜະລິດແລະມູນຄ່າທີ່ຖືກຕ້ອງ.
ສືບຕໍ່…

ເລກ	ອາການລົ້ມເຫຼວ	ຂໍ້ແນະນຳ
	ຕ້ອງການ” ຫຼັງຈາກການກວດສອບ HDCP ສໍາເລັດ.
4.	ສັນຍານສະຖານະການຖອດລະຫັດ RX HDCP ບໍ່ເຄື່ອນໄຫວເຖິງແມ່ນວ່າແຫຼ່ງຕົ້ນສະບັບໄດ້ເປີດໃຊ້ HDCP.	ນີ້ຊີ້ໃຫ້ເຫັນວ່າ RX HDCP IP ຍັງບໍ່ທັນໄດ້ບັນລຸສະຖານະທີ່ຖືກຢືນຢັນ. ໂດຍຄ່າເລີ່ມຕົ້ນ, ໄດ້ REPEATER_MODE ພາລາມິເຕີຖືກເປີດໃຊ້ໃນການອອກແບບ exampເລ. ຖ້າ REPEATER_MODE ຖືກເປີດໃຊ້, ໃຫ້ແນ່ໃຈວ່າ TX HDCP IP ຖືກກວດສອບແລ້ວ. ເມື່ອ REPEATER_MODE ພາຣາມິເຕີຖືກເປີດໃຊ້, RX HDCP IP ພະຍາຍາມກວດສອບຄວາມຖືກຕ້ອງເປັນຕົວເຮັດຊ້ຳຖ້າ TX ເຊື່ອມຕໍ່ກັບບ່ອນຫລົ້ມຈົມທີ່ມີຄວາມສາມາດ HDCP. ການພິສູດຢືນຢັນຈະຢຸດລົງເຄິ່ງທາງໃນຂະນະທີ່ລໍຖ້າ TX HDCP IP ເພື່ອເຮັດການພິສູດຢືນຢັນໃຫ້ສຳເລັດດ້ວຍການຈົມລົງລຸ່ມ ແລະສົ່ງ RECEIVERID_LIST ໄປຫາ RX HDCP IP. ໝົດເວລາຕາມທີ່ກຳນົດໄວ້ໃນ HDCP Specification ແມ່ນ 2 ວິນາທີ. ຖ້າ TX HDCP IP ບໍ່ສາມາດເຮັດການພິສູດຢືນຢັນໃຫ້ສໍາເລັດໃນໄລຍະນີ້, ແຫຼ່ງຕົ້ນສະບັບປະຕິບັດການພິສູດຢືນຢັນເປັນຄວາມລົ້ມເຫລວ ແລະເລີ່ມການພິສູດຢືນຢັນຄືນໃໝ່ຕາມທີ່ລະບຸໄວ້ໃນ HDCP Specification.
		ໝາຍເຫດ: • ອ້າງ​ເຖິງ ການແກ້ໄຂພາລາມິເຕີຊອບແວ HDCP ໃນໜ້າທີ 118 ສໍາລັບວິທີການປິດການໃຊ້ງານ REPEATER_MODE ພາລາມິເຕີສໍາລັບຈຸດປະສົງ debugging. ຫຼັງຈາກປິດການໃຊ້ງານ REPEATER_MODE ພາຣາມິເຕີ, RX HDCP IP ພະຍາຍາມກວດສອບຄວາມຖືກຕ້ອງສະເໝີເປັນຕົວຮັບຈຸດສິ້ນສຸດ. TX HDCP IP ບໍ່ໄດ້ຜ່ານຂະບວນການກວດສອບຄວາມຖືກຕ້ອງ.
		• ຖ້າ REPEATER_MODE ພາລາມິເຕີບໍ່ໄດ້ຖືກເປີດໃຊ້, ໃຫ້ແນ່ໃຈວ່າລະຫັດ HDCP ທີ່ສະຫນອງໃຫ້ IP HDCP ແມ່ນມູນຄ່າການຜະລິດແລະຄ່າທີ່ຖືກຕ້ອງ.
5.	ສັນຍານສະຖານະການຖອດລະຫັດ RX HDCP ບໍ່ສະຖຽນ.	ນີ້ຫມາຍຄວາມວ່າ RX HDCP IP ໄດ້ຮ້ອງຂໍການພິສູດຢືນຢັນຄືນໃຫມ່ທັນທີຫຼັງຈາກລັດການພິສູດຢືນຢັນສໍາເລັດແລ້ວ. ອັນນີ້ອາດຈະເປັນຍ້ອນວິດີໂອທີ່ເຂົ້າລະຫັດບໍ່ໄດ້ຖືກຖອດລະຫັດຢ່າງຖືກຕ້ອງໂດຍ RX HDCP IP. ໃຫ້ແນ່ໃຈວ່າຄ່າຄົງທີ່ທົ່ວໂລກ (LC128) ທີ່ສະຫນອງໃຫ້ RX HDCP IP core ແມ່ນມູນຄ່າການຜະລິດແລະມູນຄ່າທີ່ຖືກຕ້ອງ.

HDMI Intel Arria 10 FPGA IP Design Example User Guide Archives

ສໍາລັບສະບັບຫລ້າສຸດແລະທີ່ຜ່ານມາຂອງຄູ່ມືຜູ້ໃຊ້ນີ້, ເບິ່ງ HDMI Intel® Arria 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້. ຖ້າ IP ຫຼືເວີຊັນຊອບແວບໍ່ໄດ້ຢູ່ໃນລາຍການ, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບ IP ຫຼືຮຸ່ນຊອບແວທີ່ຜ່ານມາຖືກນໍາໃຊ້.
ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັນ 19.2 ຫຼືໃໝ່ກວ່າ, IP
cores ມີໂຄງການສະບັບ IP ໃຫມ່.

ປະຫວັດການແກ້ໄຂສໍາລັບ HDMI Intel Arria 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2022.12.27	22.4	19.7.1	ເພີ່ມພາລາມິເຕີໃຫມ່ສໍາລັບການເລືອກການແກ້ໄຂບັດລູກສາວ HDMI ໃນສ່ວນຄວາມຕ້ອງການຮາດແວແລະຊອບແວຂອງການອອກແບບ example ສໍາລັບ HDMI 2.0 (ຮູບແບບທີ່ບໍ່ແມ່ນ FRL).
2022.07.29	22.2	19.7.0	• ການແຈ້ງເຕືອນການຖອນອົງປະກອບ Cygwin ອອກຈາກ Nios II EDS ເວີຊັນ Windows* ແລະຄວາມຕ້ອງການໃນການຕິດຕັ້ງ WSL ສໍາລັບຜູ້ໃຊ້ Windows*. • ອັບເດດບັດລູກສາວຈາກສະບັບທີ 4 ຫາ 9 ທີ່ສາມາດນຳໃຊ້ໄດ້ຕະຫຼອດເອກະສານ.
2021.11.12	21.3	19.6.1	• ອັບເດດພາກສ່ວນຍ່ອຍເກັບຮັກສາລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ໃນຫນ່ວຍຄວາມຈໍາແຟດພາຍນອກຫຼື EEPROM (ສະຫນັບສະຫນູນ HDCP Key Management = 1) ເພື່ອອະທິບາຍຜົນປະໂຫຍດຊອບແວການເຂົ້າລະຫັດລະຫັດໃຫມ່ (KEYENC). • ເອົາຕົວເລກຕໍ່ໄປນີ້ອອກແລ້ວ: — array ຂໍ້ມູນຂອງ Facsimile Key R1 ສໍາລັບ RX Private Key - ອາເຣຂໍ້ມູນຂອງກະແຈການຜະລິດ HDCP (ຕົວຍຶດ) - ຂໍ້​ມູນ​ຂອງ​ກະ​ແຈ​ປົກ​ປັກ​ຮັກ​ສາ HDCP (ກະ​ແຈ​ທີ່​ກໍາ​ນົດ​ໄວ້​ລ່ວງ​ຫນ້າ​) — ກະແຈການປົກປ້ອງ HDCP ເລີ່ມຕົ້ນໃນ hdcp2x_tx_kmem.mif — ກະແຈການປ້ອງກັນ HDCP ເລີ່ມຕົ້ນໃນ hdcp1x_rx_kmem.mif — ກະແຈການປົກປ້ອງ HDCP ເລີ່ມຕົ້ນໃນ hdcp1x_tx_kmem.mif • ຍ້າຍພາກສ່ວນຍ່ອຍ HDCP Key Mapping ຈາກ DCP Key Files ຈາກ Debug Guidelines ເພື່ອເກັບຮັກສາກະແຈການຜະລິດ HDCP ທຳມະດາໃນ FPGA (Support HDCP Key Management = 0).
2021.09.15	21.1	19.6.0	ລຶບການອ້າງອີງເຖິງ ncsim
2021.05.12	21.1	19.6.0	• ເພີ່ມເມື່ອ SUPPORT FRL = 1 ຫຼື SUPPORT HDCP KEY MANAGEMENT = 1 ໃສ່ຄຳອະທິບາຍສຳລັບຮູບ 29 HDCP Over HDMI Design Example Block Diagram. • ເພີ່ມຂັ້ນຕອນໃນໜ່ວຍຄວາມຈຳຫຼັກ HDCP ແລ້ວ files ໃນ Walkthrough ການອອກແບບ. • ເພີ່ມເມື່ອ SUPPORT FRL = 0 ໄປຫາພາກສ່ວນ ຕັ້ງຄ່າ ardware. • ເພີ່ມຂັ້ນຕອນເພື່ອເປີດໃຊ້ການຮອງຮັບ HDCP Key Management parameter ໃນ Generate the Design. • ເພີ່ມພາກສ່ວນຍ່ອຍໃໝ່ເກັບຮັກສາລະຫັດການຜະລິດ HDCP ທີ່ເຂົ້າລະຫັດໄວ້ຢູ່ໃນໜ່ວຍຄວາມຈຳແຟລດພາຍນອກ ຫຼື EEPROM (ຮອງຮັບ HDCP Key Management = 1).
ສືບຕໍ່…

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
			• ປ່ຽນຊື່ປຸ່ມ Push Table ແລະຕົວຊີ້ວັດ LED ເປັນປຸ່ມ Push ແລະຕົວຊີ້ວັດ LED (SUPPORT FRL = 0). • ເພີ່ມປຸ່ມຊຸກຍູ້ຕາຕະລາງ ແລະຕົວຊີ້ວັດ LED (SUPPORT FRL = 1). • ເພີ່ມບົດໃໝ່ການປົກປ້ອງລະຫັດການເຂົ້າລະຫັດທີ່ຝັງຢູ່ໃນການອອກແບບ FPGA. • ເພີ່ມບົດແນະນຳການດີບັ໊ກພາກໃໝ່ ແລະພາກສ່ວນຍ່ອຍສັນຍານສະຖານະ HDCP, ແກ້ໄຂພາລາມິເຕີຊອບແວ HDCP ແລະຄຳຖາມທີ່ມັກຖາມເລື້ອຍໆ.
2021.04.01	21.1	19.6.0	• ປັບປຸງອົງປະກອບຮູບທີ່ຕ້ອງການສໍາລັບການອອກແບບ RX-Only ຫຼື TX-ເທົ່ານັ້ນ. • ຕາຕະລາງປັບປຸງສ້າງ RTL Files. • ອັບເດດຮູບ HDMI RX ອົງປະກອບດ້ານເທິງ. • ຖອນພາກສ່ວນ HDMI RX Top Link ຂະບວນການຝຶກອົບຮົມ. • ປັບປຸງຂັ້ນຕອນໃນການດໍາເນີນການອອກແບບໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ. • ອັບເດດຮູບ HDMI 2.1 Design Example ໂຄງ​ການ​ໂມງ. • ອັບເດດສັນຍານຕາຕະລາງໂມງຂອງຕາຕະລາງ. • ອັບເດດຮູບ HDMI RX-TX Block Diagram ເພື່ອເພີ່ມການເຊື່ອມຕໍ່ຈາກ Transceiver Arbiter ໄປຫາ TX ເທິງ.
2020.09.28	20.3	19.5.0	• ເອົາຂໍ້ສັງເກດວ່າ HDMI 2.1 ອອກແບບ example ໃນໂໝດ FRL ຮອງຮັບພຽງແຕ່ອຸປະກອນລະດັບຄວາມໄວ –1 ໃນ HDMI Intel FPGA IP Design Example Quick Start Guide ສໍາລັບອຸປະກອນ Intel Arria 10 ແລະ HDMI 2.1 Design Example (ສະຫນັບສະຫນູນ FRL = 1) ພາກສ່ວນ. ການອອກແບບສະຫນັບສະຫນູນລະດັບຄວາມໄວທັງຫມົດ. • ເອົາຂໍ້ມູນ ls_clk ອອກຈາກທຸກ HDMI 2.1 design exampພາກສ່ວນທີ່ກ່ຽວຂ້ອງ. ໂດເມນ ls_clk ບໍ່ໄດ້ຖືກນໍາໃຊ້ໃນການອອກແບບ exampເລ. • ອັບເດດແຜນວາດບຼັອກສຳລັບ HDMI 2.1 design example ໃນໂໝດ FRL ໃນ HDMI 2.1 Design Example (ສະຫນັບສະຫນູນ FRL = 1), ການສ້າງ RX- ເທົ່ານັ້ນຫຼື TX-Only ການອອກແບບອົງປະກອບການອອກແບບ, ແລະພາກສ່ວນໂຄງການໂມງ. • ອັບເດດໄດເລກະທໍລີ ແລະສ້າງ files ບັນຊີລາຍຊື່ຢູ່ໃນພາກສ່ວນໂຄງສ້າງຂອງໄດເລກະທໍລີ. • ເອົາສັນຍານທີ່ບໍ່ກ່ຽວຂ້ອງອອກ, ແລະເພີ່ມ ຫຼືແກ້ໄຂລາຍລະອຽດຂອງ HDMI 2.1 ອອກແບບຕໍ່ໄປນີ້.ample ສັນຍານໃນສ່ວນສັນຍານການໂຕ້ຕອບ: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* ສັນຍານ — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • ເພີ່ມພາລາມິເຕີຕໍ່ໄປນີ້ໃນສ່ວນ Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - ໃຊ້ FPLL — POLARITY_INVERSION
ສືບຕໍ່…

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
			• ອັບເດດແຜນວາດບຼັອກສຳລັບ HDMI 2.0 design example ສໍາລັບຊອບແວ Intel Quartus Prime Pro Edition ໃນ HDMI 2.0 Design Example (ສະຫນັບສະຫນູນ FRL = 0), ການສ້າງ RX-Only ຫຼື TX-Only ການອອກແບບອົງປະກອບການອອກແບບ, ແລະພາກສ່ວນໂຄງການໂມງ. • ອັບເດດໂມງ ແລະ ຣີເຊັດຊື່ສັນຍານຢູ່ໃນພາກສ່ວນ Dynamic Range and Mastering (HDR) InfoFrame InfoFrame. • ເອົາສັນຍານທີ່ບໍ່ກ່ຽວຂ້ອງອອກ, ແລະເພີ່ມ ຫຼືແກ້ໄຂລາຍລະອຽດຂອງ HDMI 2.0 ອອກແບບຕໍ່ໄປນີ້.ample ສັນຍານໃນສ່ວນສັນຍານການໂຕ້ຕອບ: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — nios_tx_i2c* ສັນຍານ — ສັນຍານ hdmi_ti_i2c* — tx_i2c_avalon* ສັນຍານ — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* ສັນຍານ — nios_tx_i2c* ສັນຍານ — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* ສັນຍານ — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* ສັນຍານ •ເພີ່ມບັນທຶກວ່າ simulation testbench ບໍ່ໄດ້ຮັບການສະຫນັບສະຫນູນສໍາລັບການອອກແບບທີ່ມີ ລວມມີ I2C ພາລາມິເຕີເປີດໃຊ້ງານແລະປັບປຸງຂໍ້ຄວາມຈໍາລອງຢູ່ໃນພາກ Simulation Testbench. • ປັບປຸງພາກສ່ວນການຍົກລະດັບການອອກແບບຂອງທ່ານ.
2020.04.13	20.1	19.4.0	• ເພີ່ມບັນທຶກວ່າ HDMI 2.1 ການອອກແບບ example ໃນໂໝດ FRL ຮອງຮັບພຽງແຕ່ອຸປະກອນລະດັບຄວາມໄວ –1 ໃນ HDMI Intel FPGA IP Design Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນສໍາລັບອຸປະກອນ Intel Arria 10 ແລະລາຍລະອຽດລາຍລະອຽດສໍາລັບ HDMI 2.1 Design Example (ສະຫນັບສະຫນູນ FRL = 1) ພາກສ່ວນ. • ຍ້າຍ HDCP ຜ່ານ HDMI Design Example ສໍາລັບພາກສ່ວນອຸປະກອນ Intel Arria 10 ຈາກຄູ່ມືຜູ້ໃຊ້ HDMI Intel FPGA IP. • ແກ້ໄຂພາກການຈໍາລອງການອອກແບບເພື່ອປະກອບສຽງample generator, sideband data generator, and auxiliary data generator and update theສົບຜົນສໍາເລັດຂໍ້ຄວາມ simulation. • ເອົາບັນທຶກທີ່ຈໍາລອງທີ່ລະບຸໄວ້ແມ່ນສາມາດໃຊ້ໄດ້ສະເພາະ ສະຫນັບສະຫນູນ FRL ບັນທຶກການອອກແບບທີ່ພິການ. ການຈໍາລອງແມ່ນມີຢູ່ໃນປັດຈຸບັນສໍາລັບ ສະຫນັບສະຫນູນ FRL ການອອກແບບທີ່ເປີດໃຊ້ເຊັ່ນດຽວກັນ. • ອັບເດດລາຍລະອຽດຄຸນສົມບັດໃນລາຍລະອຽດສໍາລັບ HDMI 2.1 Design Example (Support FRL Enabled) ພາກ.
ສືບຕໍ່…

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
			• ແກ້ໄຂແຜນວາດບລັອກໃນແຜນວາດການອອກແບບຕັນ HDMI 2.1 RX-TX, ອົງປະກອບການອອກແບບ ແລະການສ້າງພາກສ່ວນການອອກແບບ RX-Only ຫຼື TX-Only ສໍາລັບການອອກແບບ HDMI 2.1 exampເລ. ເພີ່ມອົງປະກອບໃໝ່ ແລະອົງປະກອບທີ່ຖອດອອກ ທີ່ບໍ່ສາມາດໃຊ້ໄດ້ອີກຕໍ່ໄປ. • ແກ້ໄຂຄຳແນະນຳສະຄຣິບ main.c ໃນສ່ວນການສ້າງ RX-Only ຫຼື TX-Only Designs. • ປັບປຸງພາກສ່ວນໂຄງສ້າງຂອງ Directory ເພື່ອເພີ່ມໂຟນເດີໃໝ່ ແລະ files ສໍາລັບທັງສອງ HDMI 2.0 ແລະ HDMI 2.1 ການອອກແບບ examples. • ປັບປຸງພາກສ່ວນຄວາມຕ້ອງການດ້ານຮາດແວ ແລະຊອບແວສໍາລັບ HDMI 2.1 ການອອກແບບ exampເລ. • ອັບເດດແຜນວາດບລັອກ ແລະຄຳອະທິບາຍສັນຍານຢູ່ໃນພາກສ່ວນ Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering for HDMI 2.1 design exampເລ. • ເພີ່ມພາກສ່ວນໃໝ່, ແລ່ນການອອກແບບໃນອັດຕາ FRL ທີ່ແຕກຕ່າງກັນ, ສໍາລັບການອອກແບບ HDMI 2.1 examples. • ອັບເດດແຜນວາດບຼັອກ ແລະ ລາຍລະອຽດສັນຍານຢູ່ໃນພາກສ່ວນ clocking Scheme ສຳລັບ HDMI 2.1 design exampເລ. • ເພີ່ມລາຍລະອຽດກ່ຽວກັບສະວິດ DIP ຂອງຜູ້ໃຊ້ໃນພາກສ່ວນການຕັ້ງຄ່າຮາດແວສໍາລັບ HDMI 2.1 ການອອກແບບ exampເລ. • ອັບເດດພາກສ່ວນການຈຳກັດການອອກແບບສຳລັບ HDMI 2.1 design exampເລ. • ປັບປຸງພາກສ່ວນການຍົກລະດັບການອອກແບບຂອງເຈົ້າ. • ອັບເດດພາກສ່ວນ Simulation Testbench ສໍາລັບທັງ HDMI 2.0 ແລະ HDMI 2.1 ການອອກແບບ examples.
2020.01.16	19.4	19.3.0	• ອັບເດດ HDMI Intel FPGA IP Design Example ຄູ່ມືການເລີ່ມຕົ້ນດ່ວນສໍາລັບອຸປະກອນ Intel Arria 10 ພາກສ່ວນທີ່ມີຂໍ້ມູນກ່ຽວກັບການອອກແບບ HDMI 2.1 ທີ່ເພີ່ມໃຫມ່ample ກັບໂໝດ FRL. • ເພີ່ມບົດໃຫມ່, ລາຍລະອຽດສໍາລັບ HDMI 2.1 Design Example (Support FRL Enabled) ທີ່ມີຂໍ້ມູນທີ່ກ່ຽວຂ້ອງທັງໝົດກ່ຽວກັບການອອກແບບທີ່ເພີ່ມໃໝ່ exampເລ. • ປ່ຽນຊື່ HDMI Intel FPGA IP Design Example ລາຍລະອຽດລາຍລະອຽດເຖິງລາຍລະອຽດສໍາລັບ HDMI 2.0 Design Example ສໍາລັບຄວາມຊັດເຈນທີ່ດີກວ່າ.
2019.10.31	18.1	18.1	•ເພີ່ມທີ່ສ້າງຂຶ້ນ files ໃນໂຟນເດີ tx_control_src: ti_i2c.c ແລະ ti_i2c.h. • ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບການດັດແກ້ບັດລູກສາວ FMC 11 ໃນຂໍ້ກໍານົດຂອງຮາດແວແລະຊອບແວແລະການລວບລວມແລະການທົດສອບພາກສ່ວນການອອກແບບ. • ເອົາພາກສ່ວນຈໍາກັດການອອກແບບອອກ. ຂໍ້ຈໍາກັດກ່ຽວກັບການລະເມີດເວລາກ່ຽວກັບຂໍ້ຈໍາກັດ skew ສູງສຸດໄດ້ຖືກແກ້ໄຂໃນສະບັບ 18.1 ຂອງ HDMI Intel FPGA IP. • ເພີ່ມພາລາມິເຕີ RTL ໃໝ່, BITEC_DAUGHTER_CARD_REV, ເພື່ອເຮັດໃຫ້ເຈົ້າສາມາດເລືອກການແກ້ໄຂບັດລູກສາວຂອງ Bitec HDMI ໄດ້.
ສືບຕໍ່…

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
			• ອັບເດດຄຳອະທິບາຍສຳລັບສັນຍານ fmcb_dp_m2c_p ແລະ fmcb_dp_c2m_p ເພື່ອລວມເອົາຂໍ້ມູນກ່ຽວກັບການດັດແກ້ບັດລູກສາວ FMC ສະບັບ 11, 6, ແລະ 4. • ເພີ່ມສັນຍານໃໝ່ຕໍ່ໄປນີ້ສຳລັບການດັດແກ້ບັດລູກສາວ Bitec 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • ເພີ່ມພາກສ່ວນກ່ຽວກັບການຍົກລະດັບການອອກແບບຂອງທ່ານ.
2017.11.06	17.1	17.1	• ປ່ຽນຊື່ຫຼັກ HDMI IP ເປັນ HDMI Intel FPGA IP ຕາມການປ່ຽນຊື່ຂອງ Intel. • ປ່ຽນຄຳສັບ Qsys ເປັນ Platform Designer. • ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການແຊກ ແລະຄຸນສົມບັດການກັ່ນຕອງແບບໄດນາມິກ ແລະ Mastering InfoFrame (HDR). • ປັບປຸງໂຄງສ້າງໄດເລກະທໍລີ: — ເພີ່ມ script ແລະໂຟເດີຊອບແວແລະ files. - ອັບເດດທົ່ວໄປ ແລະ hdr files. - ເອົາ atx ອອກ files. - ແຕກ​ຕ່າງ files ສໍາລັບ Intel Quartus Prime Standard Edition ແລະ Intel Quartus Prime Pro Edition. • ອັບເດດພາກສ່ວນການສ້າງການອອກແບບເພື່ອເພີ່ມອຸປະກອນທີ່ໃຊ້ເປັນ 10AX115S2F4I1SG. • ແກ້ໄຂອັດຕາຂໍ້ມູນຕົວຮັບສັນຍານສໍາລັບ 50-100 MHz ຄວາມຖີ່ໂມງ TMDS ເປັນ 2550-5000 Mbps. • ອັບເດດຂໍ້ມູນການເຊື່ອມຕໍ່ RX-TX ທີ່ທ່ານສາມາດປ່ອຍປຸ່ມ user_pb[2] ເພື່ອປິດການກັ່ນຕອງພາຍນອກ. • ອັບເດດແຜນວາດການໄຫຼຂອງຊອບແວ Nios II ທີ່ກ່ຽວຂ້ອງກັບການຄວບຄຸມສຳລັບແມ່ບົດ I2C ແລະແຫຼ່ງ HDMI. •ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ ການອອກແບບ Example ຕົວກໍານົດການ GUI. • ເພີ່ມຕົວກໍານົດການອອກແບບສູງສຸດຂອງ HDMI RX ແລະ TX. • ເພີ່ມສັນຍານລະດັບສູງສຸດ HDMI RX ແລະ TX ເຫຼົ່ານີ້: — mgmt_clk — ປັບ​ຄ່າ​ໃຫມ່​ — i2c_clk — hdmi_clk_in — ເອົາສັນຍານລະດັບສູງສຸດຂອງ HDMI RX ແລະ TX ອອກແລ້ວ: • ສະບັບ • i2c_clk
ສືບຕໍ່…

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
			• ເພີ່ມບັນທຶກວ່າການຕັ້ງຄ່າອະນາລັອກຕົວຮັບສັນຍານຖືກທົດສອບສໍາລັບຊຸດພັດທະນາ Intel Arria 10 FPGA ແລະບັດ Bitec HDMI 2.0 Daughter. ທ່ານ​ສາ​ມາດ​ປັບ​ປຸງ​ແກ້​ໄຂ​ການ​ຕັ້ງ​ຄ່າ​ການ​ປຽບ​ທຽບ​ສໍາ​ລັບ​ຄະ​ນະ​ຂອງ​ທ່ານ​. • ເພີ່ມການເຊື່ອມຕໍ່ສໍາລັບການແກ້ໄຂເພື່ອຫຼີກເວັ້ນການ jitter ຂອງ PLL cascading ຫຼືເສັ້ນທາງໂມງທີ່ບໍ່ແມ່ນການອຸທິດສໍາລັບໂມງອ້າງອີງ Intel Arria 10 PLL. • ເພີ່ມບັນທຶກວ່າທ່ານບໍ່ສາມາດໃຊ້ transceiver RX pin ເປັນ CDR refclk ສໍາລັບ HDMI RX ຫຼືເປັນ TX PLL refclk ສໍາລັບ HDMI TX. •ເພີ່ມບັນທຶກກ່ຽວກັບວິທີການເພີ່ມຂໍ້ຈໍາກັດ set_max_skew ສໍາລັບການອອກແບບທີ່ໃຊ້ TX PMA ແລະ PCS bonding.
2017.05.08	17.0	17.0	• Rebranded ເປັນ Intel. • ປ່ຽນເລກສ່ວນ. • ປັບປຸງໂຄງສ້າງໄດເລກະທໍລີ: - ເພີ່ມ hdr files. — ປ່ຽນ qsys_vip_passthrough.qsys ເປັນ nios.qsys. — ເພີ່ມ files ກໍານົດສໍາລັບ Intel Quartus Prime Pro Edition. • ອັບເດດຂໍ້ມູນວ່າບລ໋ອກ RX-TX Link ຍັງເຮັດການກັ່ນຕອງພາຍນອກຢູ່ໃນຂໍ້ມູນ High Dynamic Range (HDR) ຈາກຂໍ້ມູນເສີມ HDMI RX ແລະໃສ່ example HDR Infoframe ກັບຂໍ້ມູນເສີມຂອງ HDMI TX ຜ່ານ Avalon ST multiplexer. • ເພີ່ມບັນທຶກສໍາລັບຄໍາອະທິບາຍ Transceiver Native PHY ວ່າເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການ HDMI TX inter-channel skew, ທ່ານຈໍາເປັນຕ້ອງໄດ້ກໍານົດຕົວເລືອກຮູບແບບການຜູກມັດຊ່ອງ TX ໃນຕົວແກ້ໄຂພາລາມິເຕີ Arria 10 Transceiver Native PHY ເປັນ ການເຊື່ອມໂຍງ PMA ແລະ PCS. • ອັບເດດລາຍລະອຽດສຳລັບ os ແລະສັນຍານວັດແທກ. • ດັດ ແກ້ overs ໄດ້ampປັດໄຈ ling ສໍາລັບອັດຕາຂໍ້ມູນ transceiver ທີ່ແຕກຕ່າງກັນໃນແຕ່ລະຊ່ວງຄວາມຖີ່ຂອງໂມງ TMDS ເພື່ອສະຫນັບສະຫນູນໂຄງການໂມງໂດຍກົງ TX FPLL. • ໄດ້ປ່ຽນຮູບແບບການກຳນົດເວລາຂອງ TX IOPLL ເປັນ TX FPLL cascade ເປັນໂຄງການໂດຍກົງຂອງ TX FPLL. • ເພີ່ມສັນຍານການຕັ້ງຄ່າ TX PMA ຄືນໃໝ່. • ດັດແກ້ USER_LED[7] oversampສະຖານະພາບ. 1 ຊີ້ໃຫ້ເຫັນເຖິງampled (ອັດຕາຂໍ້ມູນ < 1,000 Mbps ໃນອຸປະກອນ Arria 10). • ອັບເດດການອອກແບບ HDMI Example ສະຫນັບສະຫນູນຕາຕະລາງ Simulators. VHDL ບໍ່ຮອງຮັບ NCSim. • ເພີ່ມລິ້ງໄປຫາສະບັບທີ່ເກັບໄວ້ຂອງ Arria 10 HDMI IP Core Design Example ຄູ່ມືຜູ້ໃຊ້.
2016.10.31	16.1	16.1	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

Online Version
ສົ່ງຄຳຕິຊົມ
ID: 683156
ລຸ້ນ: 2022.12.27

ເອກະສານ / ຊັບພະຍາກອນ

intel HDMI Arria 10 FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, ການອອກແບບ Example

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້