intel loqosuHDMI Arria 10 FPGA IP Design Example
İstifadəçi təlimatıintel HDMI Arria 10 FPGA IP Design ExampleHDMI Intel® Arria 10 FPGA IP
Dizayn Exampİstifadəçi Təlimatı
Intel®Quartus® üçün yenilənib
Prime Design Suite: 22.4
IP Versiyası: 19.7.1

İçindəkilər gizlətmək
1 HDMI Intel® FPGA IP Design ExampIntel® Arria® 10 Cihazları üçün Tez Başlanğıc Bələdçisi
2 HDMI 2.1 Dizayn Məsample (Dəstək FRL = 1)
3 HDMI 2.0 Dizayn Məsample (Dəstək FRL = 0)
4 HDMI üzərində HDCP 2.0/2.1 Dizayn Örnample
5 HDMI Intel Arria 10 FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri
6 HDMI Intel Arria 10 FPGA IP Design Exampİstifadəçi Təlimatı
7 Sənədlər / Resurslar
7.1 İstinadlar
8 Əlaqədar Yazılar

HDMI Intel® FPGA IP Design ExampIntel® Arria® 10 Cihazları üçün Tez Başlanğıc Bələdçisi

HDMI Intel® 10 cihazları təqlidedici test masasına və kompilyasiya və aparat testini dəstəkləyən aparat dizaynına malikdir.
FPGA IP dizaynı, məsələnampIntel Arria® üçün
HDMI Intel FPGA IP aşağıdakı dizaynı təklif ediramples:

  • Sabit tarifli keçid (FRL) rejimi aktivləşdirilmiş HDMI 2.1 RX-TX təkrar ötürmə dizaynı
  • FRL rejimi deaktiv edilmiş HDMI 2.0 RX-TX təkrar ötürmə dizaynı
  • HDMI 2.0 dizaynı üzərində HDCP

Qeyd: HDCP xüsusiyyəti Intel® Quartus Prime Pro Edition proqram təminatına daxil edilməyib.
HDCP funksiyasına daxil olmaq üçün Intel ilə əlaqə saxlayın https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Bir dizayn yaratdığınız zaman example, parametr redaktoru avtomatik olaraq yaradır fileTəchizatda dizaynı simulyasiya etmək, tərtib etmək və sınaqdan keçirmək üçün lazımdır.
Şəkil 1. İnkişaf addımlarıintel HDMI Arria 10 FPGA IP Design Example - İnkişaf addımlarıƏlaqədar Məlumat
HDMI Intel FPGA IP İstifadəçi Təlimatı
1.1. Dizaynın yaradılması
Dizaynı yaratmaq üçün Intel Quartus Prime proqramında HDMI Intel FPGA IP parametr redaktorundan istifadə edinamples. Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
Niosdan başlayaraq® Intel Quartus Prime Pro Edition proqram təminatı versiyası 19.2 və Intel Quartus Prime Standard Edition proqram versiyası 19.1-də II EDS, Intel Nios II EDS-in Windows* versiyasında Cygwin komponentini silərək onu Linux üçün Windows* Alt Sistemi (WSL) ilə əvəz etdi. Əgər siz Windows* istifadəçisisinizsə, əvvəlki dizaynınızı yaratmazdan əvvəl WSL quraşdırmalısınızample.
Şəkil 2. Dizayn axınının yaradılmasıintel HDMI Arria 10 FPGA IP Design Example - Dizayn axınının yaradılması

  1. Intel Arria 10 cihaz ailəsini hədəfləyən layihə yaradın və istədiyiniz cihazı seçin.
  2. IP Kataloqda İnterfeys Protokollarını tapın və iki dəfə klikləyin ➤ Audio və Video ➤ HDMI Intel FPGA IP. New IP Variant və ya New IP Variation pəncərəsi görünür.
  3. Fərdi IP variasiyanız üçün yüksək səviyyəli ad təyin edin. Parametr redaktoru IP variasiya parametrlərini a-da saxlayır file adlı .ip və ya .qsys.
  4. OK düyməsini basın. Parametr redaktoru görünür.
  5. IP nişanında həm TX, həm də RX üçün istədiyiniz parametrləri konfiqurasiya edin.
  6. HDMI 2.1 dizaynını yaratmaq üçün Support FRL parametrini yandırınampFRL rejimində. HDMI 2.0 dizaynını yaratmaq üçün onu söndürünampFRL olmadan.
  7. Dizaynda Exampsekmesinde Arria 10 HDMI RX-TX Retransmit seçin.
  8. Test masasını yaratmaq üçün Simulyasiya seçin və hardware dizaynını yaratmaq üçün Sintez seçinample.Dizayn eks. yaratmaq üçün bu variantlardan ən azı birini seçməlisinizample files. Hər ikisini seçsəniz, generasiya müddəti daha uzun olar.
  9. Yaratmaq üçün File Format, Verilog və ya VHDL seçin.
  10. Hədəf İnkişaf Dəsti üçün Intel Arria 10 GX FPGA İnkişaf Kitini seçin. Əgər inkişaf dəsti seçsəniz, hədəf cihaz (4-cü addımda seçilmiş) hədəf lövhəsindəki cihaza uyğun olaraq dəyişir. Intel Arria 10 GX FPGA İnkişaf Dəsti üçün standart cihaz 10AX115S2F4I1SG-dir.
  11. Klikləyin Ex Yaratample Dizayn.

Əlaqədar Məlumat
Windows* OS-də Linux* (WSL) üçün Windows* Alt Sistemini necə quraşdırmaq olar?
1.2. Dizaynın simulyasiyası
HDMI test masası TX instansiyasından RX instansiyasına ardıcıl geri dönmə dizaynını simulyasiya edir. Daxili video model generatoru, audio sample generator, yan zolaqlı məlumat generatoru və köməkçi məlumat generatoru modulları HDMI TX instansiyasını idarə edir və TX instansiyasından seriya çıxışı test masasında RX instansiyasına qoşulur.
Şəkil 3. Dizayn Simulyasiya axınıintel HDMI Arria 10 FPGA IP Design Example - Dizayn axınının yaradılması 1

  1. İstədiyiniz simulyasiya qovluğuna keçin.
  2. Seçdiyiniz dəstəklənən simulyator üçün simulyasiya skriptini işə salın. Skript simulyatorda test masasını tərtib edir və işlədir.
  3. Nəticələri təhlil edin.

Cədvəl 1. Simulyasiyanı işə salmaq üçün addımlar

Simulyator İş kataloqu Təlimatlar
 Riviera-PRO*  /simulyasiya/aldec Komanda xəttində yazın
vsim -c -do aldec.do
ModelSim*  /simulyasiya/mentor Komanda xəttində yazın
vsim -c -do mentor.do
 VCS*  /simulation/synopsys/vcs Komanda xəttində yazın
mənbə vcs_sim.sh
 VCS MX  /simulation/synopsys/ vcsmx Komanda xəttində yazın
mənbə vcsmx_sim.sh
 Xcelium* Paralel  /simulyasiya/xcelium Komanda xəttində yazın
mənbə xcelium_sim.sh

Uğurlu simulyasiya aşağıdakı mesajla başa çatır:
# SAATƏ_SEMBOLLAR = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDİO_TEZLİK (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulyasiya keçidi
1.3. Dizaynın tərtib edilməsi və sınaqdan keçirilməsiintel HDMI Arria 10 FPGA IP Design Example - Dizaynın tərtib edilməsi və sınaqdan keçirilməsi

Aparatda nümayiş testini tərtib etmək və işə salmaq üçün, exampdizayn üçün bu addımları izləyin:

  1. hardware example dizayn generasiyası tamamlandı.
  2. Intel Quartus Prime proqramını işə salın və .qpf faylını açın file.
    • HDMI 2.1 dizaynı, məsələnampDəstək FRL ilə aktivləşdirildi: layihə kataloqu/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 dizaynı, məsələnampDəstək FRL ilə deaktiv edilib: proqnozlaşdırılan irectory/quartus/a10_hdmi2_demo.qpf
  3. Emal olunur ➤ Kompilyasiyaya başlayın.
  4. Uğurlu tərtibdən sonra, a .sof file kvarsda/çıxışda yaradılacaq_files kataloqu.
  5. Bortdakı FMC portuna B (J2) qoşulun:
    • HDMI 2.1 dizaynı, məsələnample Support FRL aktivləşdirilib: Bitec HDMI 2.1 FMC Daughter Card Rev 9
    Qeyd: Siz Bitec HDMI əlavə kartınızın təftişini seçə bilərsiniz. Dizayn altında Example sekmesinde, HDMI Daughter Card Revision-ı Revision 9, Revision və ya heç bir əlavə kart olaraq təyin edin. Defolt dəyər Revision 9-dur.
    • HDMI 2.0 dizaynı, məsələnampDəstək FRL ilə deaktiv edilib: Bitec HDMI 2.0 FMC Daughter Card Rev 11
  6. Bitec FMC əlavə kartının TX (P1)-ni xarici video mənbəyinə qoşun.
  7. Bitec FMC əlavə kartının RX (P2)-ni xarici video yuvasına və ya video analizatora qoşun.
  8. İnkişaf lövhəsindəki bütün açarların standart vəziyyətdə olduğundan əmin olun.
  9. Seçilmiş Intel Arria 10 cihazını yaradılan .sof-dan istifadə edərək inkişaf lövhəsində konfiqurasiya edin file (Alətlər ➤ Proqramçı ).
  10. Analizator mənbədən yaradılan videonu göstərməlidir.

Əlaqədar Məlumat
Intel Arria 10 FPGA İnkişaf Dəsti İstifadəçi Təlimatı
1.4. HDMI Intel FPGA IP Design Example Parametrlər
Cədvəl 2.
HDMI Intel FPGA IP Design Example Intel Arria 10 Cihazları üçün Parametrlər Bu seçimlər yalnız Intel Arria 10 cihazları üçün mövcuddur.

Parametr Dəyər

Təsvir
Mövcud Dizayn Example
Dizayn seçin Arria 10 HDMI RX-TX təkrar ötürmə Məsələn, dizaynı seçinampyaradılacaq.

Dizayn Example Files
Simulyasiya Yandırıb-söndürmə Lazım olanı yaratmaq üçün bu seçimi yandırın files simulyasiya test masası üçün.
Sintez Yandırıb-söndürmə Lazım olanı yaratmaq üçün bu seçimi yandırın files Intel Quartus Prime tərtibi və aparat nümayişi üçün.

Yaradılmış HDL Format
Yaratmaq File Format Verilog, VHDL Yaradılmış dizayn üçün üstünlük verdiyiniz HDL formatını seçin, məsələnample filetəyin edin.
Qeyd: Bu seçim yalnız yaradılan yüksək səviyyəli IP üçün formatı müəyyən edir files. Bütün digər files (məsample testbenches və üst səviyyə files hardware nümayişi üçün) Verilog HDL formatındadır

Hədəf İnkişaf Kiti
Lövhəni seçin İnkişaf dəsti yoxdur, Məqsədli dizayn üçün lövhəni seçin, məsələnample.
Arria 10 GX FPGA İnkişaf Dəsti,

Fərdi İnkişaf Kiti

 • İnkişaf Dəsti yoxdur: Bu seçim, keçmiş dizayn üçün bütün aparat aspektlərini istisna edirample. IP nüvəsi bütün pin təyinatlarını virtual pinlərə təyin edir.
• Arria 10 GX FPGA İnkişaf Dəsti: Bu seçim avtomatik olaraq layihənin hədəf cihazını bu inkişaf dəstindəki cihaza uyğunlaşdırmaq üçün seçir. istifadə edərək hədəf cihazı dəyişə bilərsiniz Hədəf Cihazını dəyişdirin board revizyonunuzda fərqli cihaz variantı varsa parametr. IP nüvəsi inkişaf dəstinə uyğun olaraq bütün pin təyinatlarını təyin edir.
• Xüsusi İnkişaf Dəsti: Bu seçim dizayna imkan verirampIntel FPGA ilə üçüncü tərəfin inkişaf dəstində sınaqdan keçirilməlidir. Sancaq təyinatlarını özünüz təyin etməli ola bilərsiniz.

Hədəf Cihazı
Hədəf Cihazını dəyişdirin Yandırıb-söndürmə Bu seçimi yandırın və inkişaf dəsti üçün üstünlük verilən cihaz variantını seçin.

HDMI 2.1 Dizayn Məsample (Dəstək FRL = 1)

HDMI 2.1 dizaynı örnəkampFRL rejimində dörd RX kanalı və dörd TX kanalından ibarət bir HDMI nümunəsi paralel geri dönmə nümayiş etdirir.
Cədvəl 3. HDMI 2.1 Dizayn ÖrampIntel Arria 10 Cihazları üçün

Dizayn Example Data Rate Kanal rejimi

Geri dönmə növü
Arria 10 HDMI RX-TX təkrar ötürmə • 12 Gbps (FRL)
• 10 Gbps (FRL)
• 8Gbps (FRL)
• 6 Gbps (FRL)
• 3 Gbps (FRL)
• <6 Gbps (TMDS)		 Simpleks FIFO buferi ilə paralel

Xüsusiyyətlər

  • Dizayn, HDMI 2.1 yuvası və mənbə arasında birbaşa HDMI video axınını yerinə yetirmək üçün FIFO buferlərini yaradır.
  • Dizayn işləmə zamanı FRL rejimi və TMDS rejimi arasında keçid edə bilir.
  • Dizayn erkən sazlama üçün LED statusundan istifadə edirtage.
  • Dizayn HDMI RX və TX nümunələri ilə gəlir.
  • Dizayn RX-TX keçid modulunda Dynamic Range və Mastering (HDR) InfoFrame-in daxil edilməsini və süzülməsini nümayiş etdirir.
  • Dizayn TX-ə qoşulmuş lavabo ilə RX-ə qoşulmuş mənbə arasında FRL dərəcəsini müzakirə edir. Dizayn standart konfiqurasiyada EDID-dən xarici lavabodan bortda olan RX-ə keçir. Nios II prosessoru TX-ə qoşulmuş lavabonun imkanları üzrə əlaqə bazasını müzakirə edir. TX və RX FRL imkanlarını əl ilə idarə etmək üçün user_dipsw bort keçidini də dəyişə bilərsiniz.
  • Dizayn bir neçə sazlama xüsusiyyətlərini ehtiva edir.
    RX nümunəsi xarici video generatorundan video mənbəyi alır və məlumatlar TX instansiyasına ötürülməzdən əvvəl geri dönmə FIFO-dan keçir. Funksionallığı yoxlamaq üçün xarici video analizatoru, monitoru və ya HDMI bağlantısı olan televizoru TX nüvəsinə qoşmalısınız.

2.1. HDMI 2.1 RX-TX Retransmit Dizayn Blok Diaqramı
HDMI RX-TX təkrar ötürmə dizaynı, məsələnample Support FRL aktivləşdirilmiş HDMI 2.1 üçün simpleks kanal rejimində paralel geri dönməni nümayiş etdirir.
Şəkil 4. HDMI 2.1 RX-TX Retransmit Blok Diaqramıintel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram2.2. RX-Only və ya TX-Only Design yaradılmasıns
Qabaqcıl istifadəçilər üçün yalnız TX və ya RX dizaynı yaratmaq üçün HDMI 2.1 dizaynından istifadə edə bilərsiniz.
Şəkil 5. Yalnız RX və ya Yalnız TX Dizaynı üçün Tələb olunan Komponentlərintel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 1Yalnız RX və ya TX komponentlərindən istifadə etmək üçün dizayndan uyğun olmayan blokları çıxarın.
Cədvəl 4. Yalnız RX və Yalnız TX Dizayn Tələbləri

İstifadəçi Tələbləri qoruyun Sil

əlavə et
Yalnız HDMI RX RX Üst • TX Üstü
• RX-TX Linki
• CPU Alt Sistemi
• Transceiver Arbiter		 –
Yalnız HDMI TX •TX Üst
• CPU Alt Sistemi		 •RX Üst
• RX-TX Linki
• Transceiver Arbiter		 Video Pattern Generator (xüsusi modul və ya Video və Şəkil Emalı (VIP) Suite-dən yaradılıb)

RTL dəyişikliklərindən başqa siz main.c skriptini də redaktə etməlisiniz.
• Yalnız HDMI TX dizaynları üçün aşağıdakı sətirləri silməklə HDMI RX kilidi statusu üçün gözləmə müddətini ayırın və ilə əvəz edin
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
isə (rx_hdmi_lock == 0) {
əgər (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Rx kilidləndikdən sonra Tx-i yenidən konfiqurasiya edin
əgər (rx_hdmi_lock == 1) {
əgər (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} başqa {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Yalnız HDMI RX dizaynları üçün main.c skriptində yalnız aşağıdakı sətirləri saxlayın:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Aparat və Proqram Tələbləri
Intel dizaynı sınaqdan keçirmək üçün aşağıdakı aparat və proqram təminatından istifadə edirample.
Aparat

  • Intel Arria 10 GX FPGA İnkişaf Dəsti
  • HDMI 2.1 Mənbə (Quantum Data 980 48G Generator)
  • HDMI 2.1 Sink (Quantum Data 980 48G Analizator)
  • Bitec HDMI FMC 2.1 qız kartı (Revision 9)
  • HDMI 2.1 Kateqoriya 3 kabelləri (Belkin 48Gbps HDMI 2.1 Kabel ilə sınaqdan keçirilmişdir)

Proqram təminatı

  • Intel Quartus Prime Pro Edition proqram təminatı versiyası 20.1

2.4. Kataloq strukturu
Kataloqlar yaradılanları ehtiva edir files HDMI Intel FPGA IP dizaynı üçün örnample.
Şəkil 6. Dizayn üçün Kataloq Strukturu Exampleintel HDMI Arria 10 FPGA IP Design Example - Dizayn ExampleCədvəl 5. Yaradılmış RTL Files

Qovluqlar Files/Alt qovluqlar
ümumi clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
gxb gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
yenidən konfiqurasiya edin mr_rx_iopll_tmds/
mr_rxphy/
mr_tx_fpll/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopll.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
sdc a10_hdmi2.sdc
jtag.sdc

Cədvəl 6. Yaradılmış Simulyasiya Files
-a istinad edin Simulyasiya test masası əlavə məlumat üçün bölmə

Qovluqlar Files
aldec /aldec.do
/rivierapro_setup.tcl
kadans /cds.lib
/hdl.var
mentor /mentor.do
/msim_setup.tcl
konspekt /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
xcelium /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
ümumi /model_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

Cədvəl 7. Yaradılmış proqram təminatı Files

Qovluqlar Files
tx_control_src
Qeyd: tx_control qovluğunda da bunların dublikatları var files.		 qlobal.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
əsas.c
pio_read_write.c
pio_read_write.h

2.5. Dizayn komponentləri
HDMI Intel FPGA IP dizaynı, məsələnample ümumi yüksək səviyyəli komponentlərdən və HDMI TX və RX üst komponentlərindən ibarətdir.
2.5.1. HDMI TX komponentləri
HDMI TX üst komponentlərinə TX nüvəsinin yüksək səviyyəli komponentləri və IOPLL, ötürücü PHY sıfırlama nəzarətçisi, qəbuledicinin yerli PHY, TX PLL, TX yenidən konfiqurasiya idarəetməsi və çıxış bufer blokları daxildir.
Şəkil 7. HDMI TX Üst Komponentləriintel HDMI Arria 10 FPGA IP Design Example - Üst KomponentlərCədvəl 8. HDMI TX Üst Komponentləri

Modul

Təsvir
HDMI TX nüvəsi IP yuxarı səviyyədən video məlumatı qəbul edir və köməkçi məlumat kodlaşdırması, audio məlumat kodlaşdırması, video məlumatların kodlaşdırılması, scrambling, TMDS kodlaşdırması və ya paketləşdirməni həyata keçirir.
IOPLL IOPLL (iopll_frl) TX nüvəsi üçün FRL saatını yaradır. Bu istinad saatı TX FPLL çıxış saatını qəbul edir.
FRL saat tezliyi = Hər zolaq üçün məlumat sürəti x 4 / (saat başına FRL simvolları x 18)
Transceiver PHY Reset Controller Transceiver PHY sıfırlama nəzarətçisi TX ötürücülərinin etibarlı işə salınmasını təmin edir. Bu nəzarətçinin sıfırlama girişi yuxarı səviyyədən işə salınır və blok daxilində sıfırlama ardıcıllığına uyğun olaraq Transceiver Native PHY blokuna müvafiq analoq və rəqəmsal sıfırlama siqnalını yaradır.
Bu blokdan olan tx_ready çıxış siqnalı, həmçinin ötürücünün işlək vəziyyətdə olduğunu və nüvədən məlumat almağa hazır olduğunu göstərmək üçün HDMI Intel FPGA IP-yə sıfırlama siqnalı kimi fəaliyyət göstərir.
Transceiver Native PHY HDMI TX nüvəsindən paralel məlumatları qəbul edən və məlumatların ötürülməsindən seriallaşdıran sərt ötürücü blok.
Qeyd: HDMI TX kanallararası əyilmə tələbini qarşılamaq üçün Intel Arria 10 Transceiver Native PHY parametr redaktorunda TX kanalı birləşdirmə rejimi seçimini təyin edin. PMA və PCS bağlantısı. Siz həmçinin qəbuledicinin sıfırlanması nəzarətçisindən (tx_digitalreset) rəqəmsal sıfırlama siqnalına maksimum əyilmə (set_max_skew) məhdudiyyət tələbini əlavə etməlisiniz. Intel Arria 10 Transceiver PHY İstifadəçi Təlimatı.
TX PLL Transmitter PLL bloku Transceiver Native PHY blokuna seriyalı sürətli saatı təmin edir. Bu HDMI Intel FPGA IP dizaynı üçün örnample, fPLL TX PLL kimi istifadə olunur.
TX PLL iki istinad saatına malikdir.
• İstinad saatı 0 TMDS rejimi üçün proqramlaşdırıla bilən osilatora (TMDS takt tezliyi ilə) qoşulub. Bu dizaynda örnample, RX TMDS saatı TMDS rejimi üçün 0 istinad saatına qoşulmaq üçün istifadə olunur. Intel sizə istinad saatı 0 üçün TMDS takt tezliyi ilə proqramlaşdırıla bilən osilatordan istifadə etməyi tövsiyə edir.
• İstinad saatı 1 FRL rejimi üçün sabit 100 MHz saata qoşulub.
TX Yenidən Konfiqurasiya İdarəetmə •TMDS rejimində TX yenidən konfiqurasiya idarəetmə bloku xüsusi videonun TMDS takt tezliyinə uyğun olaraq müxtəlif çıxış takt tezliyi üçün TX PLL-ni yenidən konfiqurasiya edir.
•FRL rejimində TX yenidən konfiqurasiya idarəetmə bloku TX PLL-ni 3x6 SCDC registrindəki FRL_Rate sahəsinə uyğun olaraq 8 Gbps, 10 Gbps, 12 Gbps, 0 Gbps və 31 Gbps üçün ardıcıl sürətli saat təmin etmək üçün yenidən konfiqurasiya edir.
•TX yenidən konfiqurasiya idarəetmə bloku TX PLL istinad saatını TMDS rejimi üçün istinad saatı 0 və FRL rejimi üçün istinad saatı 1 arasında dəyişir.
Çıxış tamponu Bu bufer HDMI DDC və redriver komponentlərinin I2C interfeysi ilə qarşılıqlı əlaqə yaratmaq üçün interfeys kimi çıxış edir.

Cədvəl 9. Transceiver Data Rate və Oversampling Faktor Hər Saat Tezlik Aralığı

Rejim Data Rate Oversampler 1 (2x artıqample) Oversampler 2 (4x artıqample) Oversample Amil Oversampled Data Rate (Mbps)
TMDS 250-1000 On On 8 2000-8000
TMDS 1000-6000 On Söndür 2 2000-12000
FRL 3000 Söndür Söndür 1 3000
FRL 6000 Söndür Söndür 1 6000
FRL 8000 Söndür Söndür 1 8000
FRL 10000 Söndür Söndür 1 10000
FRL 12000 Söndür Söndür 1 12000

Şəkil 8. TX Yenidən Konfiqurasiya ardıcıllığı axınıintel HDMI Arria 10 FPGA IP Design Example - Dizaynın tərtib edilməsi və sınaqdan keçirilməsi 12.5.2. HDMI RX komponentləri
HDMI RX üst komponentlərinə RX əsas yüksək səviyyəli komponentlər, isteğe bağlı I²C qul və EDID RAM, IOPLL, ötürücü PHY sıfırlama nəzarətçisi, RX doğma PHY və RX yenidən konfiqurasiya idarəetmə blokları daxildir.
Şəkil 9. HDMI RX Üst Komponentləriintel HDMI Arria 10 FPGA IP Design Example - Üst Komponentlər 1Cədvəl 10. HDMI RX Üst Komponentləri

Modul

Təsvir
HDMI RX nüvəsi IP Transceiver Native PHY-dən seriyalı məlumatları qəbul edir və məlumatların uyğunlaşdırılmasını, kanalın əyriliyini, TMDS-in deşifrəsini, köməkçi məlumatların dekodlanmasını, video məlumatların kodlaşdırılmasını, audio məlumatların dekodlaşdırılmasını və deşifrəni həyata keçirir.
I2C Slave I2C Sink Display Data Channel (DDC) və Status and Data Channel (SCDC) üçün istifadə olunan interfeysdir. HDMI mənbəyi Enhanced Extended Display Identification Data (E-EDID) məlumat strukturunu oxuyaraq lavabonun imkanlarını və xüsusiyyətlərini müəyyən etmək üçün DDC-dən istifadə edir.
E-EDID üçün 8 bitlik I2C kölə ünvanları 0xA0 və 0xA1-dir. LSB giriş növünü göstərir: oxumaq üçün 1 və yazmaq üçün 0. HPD hadisəsi baş verdikdə, I2C slave çipdən oxumaqla E-EDID məlumatlarına cavab verir.
Yalnız I2C nəzarətçi HDMI 2.0 və 2.1 üçün SCDC-ni dəstəkləyir SCDC üçün 9 bitlik I2C kölə ünvanı 0xA8 və 0xA9-dur. HPD hadisəsi baş verdikdə, I2C köləsi HDMI RX nüvəsinin SCDC interfeysinə və ya ondan yazma və ya oxuma əməliyyatını həyata keçirir.
Sabit Rate Link (FRL) üçün link təlim prosesi də I2C vasitəsilə baş verir HPD hadisəsi zamanı və ya mənbə FRL Rate reyestrinə fərqli bir FRL dərəcəsi yazdıqda (SCDC 0x31 bit[3:0] qeyd edir), link təlimi prosesi başlayır.
Qeyd: Əgər HDMI 2 və ya HDMI 2.0 nəzərdə tutulmayıbsa, SCDC üçün bu I2.1C yalnız kölə nəzarətçi tələb olunmur.
EDID RAM Dizayn RAM 1-Port IP-dən istifadə edərək EDID məlumatını saxlayır. Standart iki telli (saat və məlumat) serial avtobus protokolu (yalnız I2C nəzarətçi) CEA-861-D Uyğun E-EDID məlumat strukturunu ötürür. Bu EDID RAM E-EDID məlumatlarını saxlayır.
•TMDS rejimində olan zaman dizayn TX-dən RX-ə EDID keçidini dəstəkləyir. EDID keçidi zamanı TX xarici yuvaya qoşulduqda Nios II prosessoru EDID-i xarici sinkdən oxuyur və EDID RAM-a yazır.
• FRL rejimində olduqda, Nios II prosessoru qlobal.h skriptindəki HDMI_RX_MAX_FRL_RATE parametrinə əsasən hər bir keçid sürəti üçün əvvəlcədən konfiqurasiya edilmiş EDID-i yazır.
Dəstəklənən FRL dərəcəsi üçün aşağıdakı HDMI_RX_MAX_FRL_RATE girişlərindən istifadə edin:
• 1: 3G 3 Zolaq
• 2: 6G 3 Zolaq
•3: 6G 4 Zolaq
• 4: 8G 4 Zolaq
•5: 10G 4 zolaq (defolt)
•6: 12G 4 Zolaq
IOPLL HDMI RX iki IOPLL istifadə edir.
• İlk IOPLL (pll_tmds) RX CDR istinad saatını yaradır. Bu IOPLL yalnız TMDS rejimində istifadə olunur. Bu IOPLL-nin istinad saatı TMDS saatını qəbul edir. TMDS rejimi bu IOPLL-dən istifadə edir, çünki CDR 50 MHz-dən aşağı istinad saatlarını qəbul edə bilmir və TMDS takt tezliyi 25 MHz ilə 340 MHz arasında dəyişir. Bu IOPLL 5 MHz-dən 25 MHz-ə qədər tezlik diapazonu üçün giriş istinad saatının 50 qatı olan takt tezliyini təmin edir və 50 MHz ilə 340 MHz arasında tezlik diapazonu üçün giriş istinad saatı ilə eyni takt tezliyini təmin edir.
• İkinci IOPLL (iopll_frl) RX nüvəsi üçün FRL saatını yaradır. Bu istinad saatı CDR bərpa edilmiş saatı qəbul edir.
FRL saat tezliyi = Hər zolaq üçün məlumat sürəti x 4 / (saat başına FRL simvolları x 18)
Transceiver PHY Reset Controller Transceiver PHY sıfırlama nəzarətçisi RX ötürücülərinin etibarlı işə salınmasını təmin edir. Bu nəzarətçinin sıfırlama girişi RX yenidən konfiqurasiyası ilə işə salınır və blok daxilində sıfırlama ardıcıllığına uyğun olaraq Transceiver Native PHY blokuna müvafiq analoq və rəqəmsal sıfırlama siqnalını yaradır.
RX Native PHY Xarici video mənbəyindən serial məlumatları qəbul edən sərt ötürücü blok. Verilənləri HDMI RX nüvəsinə ötürməzdən əvvəl serial məlumatları paralel məlumatlara seriyasızlaşdırır. Bu blok FRL rejimi üçün Enhanced PCS-də işləyir.
RX CDR iki istinad saatına malikdir.
• İstinad saatı 0 TMDS saatından alınan IOPLL TMDS (pll_tmds) çıxış saatına bağlıdır.
• İstinad saatı 1 sabit 100 MHz saata qoşulub. TMDS rejimində RX CDR 0 istinad saatını seçmək üçün yenidən konfiqurasiya edilir və FRL rejimində RX CDR istinad saatı 1 seçmək üçün yenidən konfiqurasiya edilir.
RX Yenidən Konfiqurasiya İdarəetmə TMDS rejimində RX rekonfiqurasiya idarəetmə bloku 250 Mbit/s-dən 6,000 Mbit/s-ə qədər dəyişən istənilən ixtiyari keçid sürətlərində işləmək üçün RX ötürücüsünü idarə etmək üçün HDMI PLL ilə sürət aşkarlama sxemini həyata keçirir.
FRL rejimində RX yenidən konfiqurasiya idarəetmə bloku RX ötürücüsünü SCDC_FRL_RATE registr sahəsində (3x6[8:10]) FRL sürətindən asılı olaraq 12 Gbps, 0 Gbps, 31 Gbps, 3 Gbps və ya 0 Gbps-də işləmək üçün yenidən konfiqurasiya edir. RX yenidən konfiqurasiya idarəetmə bloku Standart PCS/RX arasında keçid edir
TMDS rejimi üçün və FRL rejimi üçün Təkmil PCS. Baxın Şəkil 10 səhifə 22.

Şəkil 10. RX Reconfiguration Sequence Flow
Şəkil, giriş məlumat axını və istinad saat tezliyini qəbul edərkən və ya ötürücü kiliddən çıxarıldıqda nəzarətçinin çox sürətli yenidən konfiqurasiya ardıcıllığı axını göstərir.intel HDMI Arria 10 FPGA IP Design Example - Dizaynın tərtib edilməsi və sınaqdan keçirilməsi 22.5.3. Yüksək Səviyyəli Ümumi Bloklar
Ən yüksək səviyyəli ümumi bloklara ötürücü arbitr, RX-TX keçid komponentləri və CPU alt sistemi daxildir.
Cədvəl 11. Yüksək Səviyyəli Ümumi Bloklar

Modul

Təsvir
Transceiver Arbiter Bu ümumi funksional blok eyni fiziki kanalda olan RX və ya TX ötürücüləri yenidən konfiqurasiya tələb etdikdə qəbuledicilərin eyni vaxtda yenidən kalibrlənməsinin qarşısını alır. Eyni vaxtda yenidən kalibrləmə eyni kanalda olan RX və TX ötürücülərinin müstəqil IP tətbiqetmələrinə təyin edildiyi tətbiqlərə təsir göstərir.
Bu ötürücü arbitr simplex TX və simplex RX-i eyni fiziki kanalda birləşdirmək üçün tövsiyə olunan qətnamənin uzadılmasıdır. Bu ötürücü arbitr həmçinin kanal daxilində sadə RX və TX ötürücülərini hədəfləyən Avalon® yaddaş xəritəli RX və TX yenidən konfiqurasiya sorğularını birləşdirməyə və arbitraj etməyə kömək edir, çünki ötürücülərin yenidən konfiqurasiya interfeysi portuna yalnız ardıcıl olaraq daxil olmaq olar.
Bu dizaynda ötürücü arbitr və TX/RX Native PHY/PHY Reset Controller blokları arasında interfeys əlaqəsiample qəbuledici arbitrdən istifadə edərək istənilən İP kombinasiyası üçün tətbiq olunan ümumi rejimi nümayiş etdirir. Kanalda yalnız RX və ya TX ötürücü istifadə edildikdə ötürücü arbitr tələb olunmur.
Transceiver arbitri özünün Avalon yaddaş xəritəli yenidən konfiqurasiya interfeysləri vasitəsilə yenidən konfiqurasiya tələbini müəyyən edir və müvafiq tx_reconfig_cal_busy və ya rx_reconfig_cal_busy-nin müvafiq olaraq bağlanmasını təmin edir.
HDMI proqramları üçün yalnız RX yenidən konfiqurasiyaya başlayır. Arbitr vasitəsilə Avalon yaddaş xəritəli yenidən konfiqurasiya sorğusunu yönləndirməklə, arbitr müəyyən edir ki, yenidən konfiqurasiya sorğusu RX-dən qaynaqlanır və o, tx_reconfig_cal_busy-ni təsdiq etməkdən kənarlaşdırır və rx_reconfig_cal_busy-nin təsdiq etməsinə imkan verir. Qapaq TX ötürücüsünün təsadüfən kalibrləmə rejiminə keçməsinin qarşısını alır.
Qeyd: HDMI yalnız RX yenidən konfiqurasiyasını tələb etdiyi üçün tx_reconfig_mgmt_* siqnalları bağlanır. Həmçinin, arbitr və TX Native PHY bloku arasında Avalon yaddaş xəritəli interfeys tələb olunmur. Bloklar, məsələn, dizaynda interfeysə təyin olunurampTX/RX Native PHY/PHY Sıfırlama Nəzarətçisinə ümumi ötürücü arbitr əlaqəsini nümayiş etdirmək üçün
RX-TX bağlantısı • HDMI RX nüvəsindən gələn video məlumat çıxışı və sinxronizasiya siqnalları RX və TX video saat domenləri arasında DCFIFO vasitəsilə dövr edir.
• HDMI TX nüvəsinin köməkçi məlumat portu əks təzyiq vasitəsilə DCFIFO vasitəsilə axan köməkçi məlumatları idarə edir. Arxa təzyiq yardımçı məlumat portunda natamam köməkçi paketin olmamasını təmin edir.
• Bu blok həmçinin xarici filtrləməni həyata keçirir:
— HDMI TX əsas köməkçi məlumat portuna ötürməzdən əvvəl köməkçi məlumat axınından audio məlumatı və audio saatın bərpası paketini süzür.
— Yüksək dinamik diapazonlu (HDR) InfoFrame-i HDMI RX köməkçi məlumatından süzür və keçmişampAvalon axın multipleksoru vasitəsilə HDMI TX-in köməkçi məlumatlarına HDR InfoFrame.
CPU alt sistemi CPU alt sistemi SCDC və DDC nəzarətçiləri və mənbənin yenidən konfiqurasiyası nəzarətçisi kimi fəaliyyət göstərir.
• Mənbə SCDC nəzarətçisində I2C master nəzarətçisi var. I2C master kontrolleri HDMI 2.0 əməliyyatı üçün SCDC məlumat strukturunu FPGA mənbəyindən xarici yuvaya ötürür. məsələnample, əgər gedən məlumat axını 6,000 Mbps-dirsə, Nios II prosessoru I2C master nəzarətçisinə sink TMDS konfiqurasiya registrinin TMDS_BIT_CLOCK_RATIO və SCRAMBLER_ENABLE bitlərini 1-ə yeniləməyi əmr edir.
• Eyni I2C master həmçinin DDC məlumat strukturunu (E-EDID) HDMI mənbəyi ilə xarici qəbuledici arasında ötürür.
• Nios II CPU HDMI mənbəyi üçün yenidən konfiqurasiya nəzarətçisi kimi çıxış edir. CPU TX-in yenidən konfiqurasiya tələb edib-etmədiyini müəyyən etmək üçün RX Yenidən Konfiqurasiya İdarəetmə modulundan dövri sürət aşkarlanmasına əsaslanır. Avalon yaddaş xəritəli kölə tərcüməçisi Nios II prosessoru Avalon yaddaş xəritəli master interfeysi ilə xaricdən yaradılmış HDMI mənbəyinin IOPLL və TX Native PHY-nin Avalon yaddaş xəritəli qul interfeysləri arasında interfeysi təmin edir.
• Xarici sink ilə I2C master interfeysi vasitəsilə keçid təlimini həyata keçirin

2.6. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
HDMI Intel FPGA IP dizaynı, məsələnample RX-TX geri dönmə sistemində HDR InfoFrame daxil edilməsinin nümayişini ehtiva edir.
HDMI Spesifikasiyasının 2.0b versiyası Dynamic Range və Mastering InfoFrame-in HDMI köməkçi axını vasitəsilə ötürülməsinə imkan verir. Nümayişdə Köməkçi Paket Generator bloku HDR daxil edilməsini dəstəkləyir. Siz yalnız modulun siqnal siyahısı cədvəlində göstərildiyi kimi nəzərdə tutulan HDR InfoFrame paketini formatlamalısınız və HDR InfoFrame-in daxil edilməsi hər video kadrda bir dəfə baş verir.
Bu keçmişdəampkonfiqurasiya ilə, daxil olan köməkçi axına artıq HDR InfoFrame daxil olduğu hallarda, axın edilmiş HDR məzmunu süzülür. Filtrləmə, ziddiyyətli HDR InfoFrames-in ötürülməsinin qarşısını alır və yalnız HDR S-də göstərilən dəyərlərin olmasını təmin edir.ample Data modulundan istifadə olunur.
Şəkil 11. Dynamic Range və Mastering InfoFrame Insertion ilə RX-TX Linki
Şəkildə RX-TX bağlantısının blok diaqramı, o cümlədən Dynamic Range və Mastering InfoFrame-in HDMI TX əsas köməkçi axınına daxil edilməsi göstərilir.intel HDMI Arria 10 FPGA IP Design Example - Dinamik diapazonCədvəl 12. Köməkçi verilənlərin daxil edilməsi bloku (aux_retransmit) siqnalları

Siqnal İstiqamət Genişlik

Təsvir
Saat və Sıfırla
clk Giriş 1 Saat girişi. Bu saat video saata qoşulmalıdır.
sıfırlayın Giriş 1 Girişi sıfırlayın.

Köməkçi paket siqnalları
tx_aux_data Çıxış 72 TX Multiplekserdən köməkçi paket çıxışı.
tx_aux_valid Çıxış 1
tx_aux_ready Çıxış 1
tx_aux_sop Çıxış 1
tx_aux_eop Çıxış 1
rx_aux_data Giriş 72 RX Köməkçi məlumatlar multipleksora daxil edilməzdən əvvəl paket filtri moduluna ötürülür.
rx_aux_valid Giriş 1
rx_aux_sop Giriş 1
rx_aux_eop Giriş 1
Nəzarət siqnalı
hdmi_tx_vsync Giriş 1 HDMI TX Video Vsync. Bu siqnal keçid sürəti saat domeninə sinxronlaşdırılmalıdır. Əsas HDR InfoFrame-i bu siqnalın yüksələn kənarındakı köməkçi axına daxil edir.

Cədvəl 13. HDR Məlumat Modulu (altera_hdmi_hdr_infoframe) Siqnalları

Siqnal

 İstiqamət Genişlik

Təsvir
hb0 Çıxış 8 Dynamic Range və Mastering InfoFrame-in başlıq baytı 0: InfoFrame tip kodu.
hb1 Çıxış 8 Dinamik Aralığın 1 başlıq baytı və InfoFrame mənimsəmə: InfoFrame versiya nömrəsi.
hb2 Çıxış 8 Dinamik diapazonun başlıq baytı 2 və InfoFrame-in mənimsənilməsi: InfoFrame-in uzunluğu.
pb Giriş 224 Dynamic Range və Mastering InfoFrame məlumat baytı.

Cədvəl 14. Dinamik diapazon və InfoFrame Data Bayt Paketinin Bit Sahələrinin Mənimsənilməsi

Bit sahəsi

 Tərif

Statik Metadata Növ 1
7:0 Data Baytı 1: {5'h0, EOTF[2:0]}
15:8 Data Baytı 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 Məlumat Baytı 3: Static_Metadata_Descriptor display_primaries_x[0], LSB
31:24 Məlumat Baytı 4: Static_Metadata_Descriptor display_primaries_x[0], MSB
39:32 Məlumat Baytı 5: Static_Metadata_Descriptor display_primaries_y[0], LSB
47:40 Məlumat Baytı 6: Static_Metadata_Descriptor display_primaries_y[0], MSB
55:48 Məlumat Baytı 7: Static_Metadata_Descriptor display_primaries_x[1], LSB
63:56 Məlumat Baytı 8: Static_Metadata_Descriptor display_primaries_x[1], MSB
71:64 Məlumat Baytı 9: Static_Metadata_Descriptor display_primaries_y[1], LSB
79:72 Məlumat Baytı 10: Static_Metadata_Descriptor display_primaries_y[1], MSB
87:80 Məlumat Baytı 11: Static_Metadata_Descriptor display_primaries_x[2], LSB
95:88 Məlumat Baytı 12: Static_Metadata_Descriptor display_primaries_x[2], MSB
103:96 Məlumat Baytı 13: Static_Metadata_Descriptor display_primaries_y[2], LSB
111:104 Məlumat Baytı 14: Static_Metadata_Descriptor display_primaries_y[2], MSB
119:112 Məlumat Baytı 15: Static_Metadata_Descriptor ağ_nöqtə_x, LSB
127:120 Məlumat Baytı 16: Static_Metadata_Descriptor ağ_nöqtə_x, MSB
135:128 Məlumat Baytı 17: Static_Metadata_Descriptor ağ_nöqtə_y, LSB
143:136 Məlumat Baytı 18: Static_Metadata_Descriptor ağ_nöqtə_y, MSB
151:144 Məlumat Baytı 19: Static_Metadata_Descriptor max_display_mastering_luminance, LSB
159:152 Məlumat Baytı 20: Static_Metadata_Descriptor max_display_mastering_luminance, MSB
167:160 Məlumat Baytı 21: Static_Metadata_Descriptor min_display_mastering_luminance, LSB
175:168 Məlumat Baytı 22: Static_Metadata_Descriptor min_display_mastering_luminance, MSB
183:176 Məlumat Baytı 23: Static_Metadata_Descriptor Maksimum Məzmun İşıq Səviyyəsi, LSB
191:184 Məlumat Baytı 24: Static_Metadata_Descriptor Maksimum Məzmun İşıq Səviyyəsi, MSB
199:192 Məlumat Baytı 25: Static_Metadata_Descriptor Maksimum Çərçivə Orta İşıq Səviyyəsi, LSB
207:200 Məlumat Baytı 26: Static_Metadata_Descriptor Maksimum Çərçivə Orta İşıq Səviyyəsi, MSB
215:208 Qorunur
223:216 Qorunur

HDR Yerləşdirmə və Filtrləmə deaktiv edilir
HDR daxil edilməsini və filtrini söndürmək sizə RX-TX Retransmit dizaynında heç bir dəyişiklik etmədən mənbə köməkçi axında artıq mövcud olan HDR məzmununun təkrar ötürülməsini yoxlamağa imkan verir.ample.
HDR InfoFrame-in daxil edilməsini və filtrlənməsini söndürmək üçün:

  1. rxtx_link.v-də block_ext_hdr_infoframe-i 1'b0-a təyin edin file HDR InfoFrame-in köməkçi axından filtrlənməsinin qarşısını almaq üçün.
  2. altera_hdmi_aux_hdr.v-də avalon_st_multiplexer instansiyasının multiplexer_in0_validini təyin edin. file Köməkçi Paket Generatorunun əlavə HDR InfoFrame formalaşdırmasının və TX Köməkçi axınına daxil etməsinin qarşısını almaq üçün 1'b0-a qədər.

2.7. Proqram təminatı axını dizaynı
Dizaynın əsas proqram axınında Nios II prosessoru TI redriver parametrini konfiqurasiya edir və işə salındıqdan sonra TX və RX yollarını işə salır.
Şəkil 12. main.c skriptində proqram axını
intel HDMI Arria 10 FPGA IP Design Example - Proqram axınıProqram sink və mənbə dəyişikliklərini izləmək və dəyişikliklərə reaksiya vermək üçün bir müddət dövrəni həyata keçirir. Proqram TX-in yenidən konfiqurasiyasına, TX link təliminə və videonun ötürülməsinə başlaya bilər.
Şəkil 13. TX Path Initialization Flowchart Initialize TX Pathintel HDMI Arria 10 FPGA IP Design Example - Blok diaqramıŞəkil 14. RX Path Initialization Flowchartintel HDMI Arria 10 FPGA IP Design Example - Blok-qrafik 1Şəkil 15. TX Yenidən Konfiqurasiya və Link Təliminin Blok-Sxemintel HDMI Arria 10 FPGA IP Design Example - Blok-qrafik 2Şəkil 16. Link Təlimi LTS:3 Xüsusi FRL Rate Flowchart-də Prosesintel HDMI Arria 10 FPGA IP Design Example - Blok-qrafik 3Şəkil 17. HDMI TX Video Ötürmə Blokuintel HDMI Arria 10 FPGA IP Design Example - Blok-qrafik 42.8. Dizaynı Fərqli FRL Qiymətlərində İşlətmək
Siz dizaynınızı xarici lavabonun standart FRL dərəcəsindən başqa fərqli FRL dərəcələrində işlədə bilərsiniz.
Dizaynı müxtəlif FRL dərəcələrində işə salmaq üçün:

  1. Bortda olan user_dipsw0 açarını ON vəziyyətinə keçirin.
  2. Nios II əmr qabığını açın, sonra nios2-terminal yazın
  3. Aşağıdakı əmrləri daxil edin və yerinə yetirmək üçün Enter düyməsini basın.
Əmr

Təsvir
h Kömək menyusunu göstərin.
r0 RX maksimum FRL qabiliyyətini FRL dərəcəsi 0-a yeniləyin (yalnız TMDS).
r1 RX maksimum FRL qabiliyyətini FRL dərəcəsi 1 (3 Gbps) üçün yeniləyin.
r2 RX maksimum FRL qabiliyyətini FRL dərəcəsi 2 (6 Gbps, 3 zolaq) üçün yeniləyin.
r3 RX maksimum FRL qabiliyyətini FRL dərəcəsi 3 (6 Gbps, 4 zolaq) üçün yeniləyin.
r4 RX maksimum FRL qabiliyyətini FRL dərəcəsi 4 (8 Gbps) üçün yeniləyin.
r5 RX maksimum FRL qabiliyyətini FRL dərəcəsi 5 (10 Gbps) üçün yeniləyin.
r6 RX maksimum FRL qabiliyyətini FRL dərəcəsi 6 (12 Gbps) üçün yeniləyin.
t1 TX əlaqə sürətini FRL dərəcəsi 1 (3 Gbps) ilə konfiqurasiya edir.
t2 TX keçid sürətini FRL dərəcəsi 2 (6 Gbps, 3 zolaq) ilə konfiqurasiya edir.
t3 TX keçid sürətini FRL dərəcəsi 3 (6 Gbps, 4 zolaq) ilə konfiqurasiya edir.
t4 TX əlaqə sürətini FRL dərəcəsi 4 (8 Gbps) ilə konfiqurasiya edir.
t5 TX əlaqə sürətini FRL dərəcəsi 5 (10 Gbps) ilə konfiqurasiya edir.
t6 TX əlaqə sürətini FRL dərəcəsi 6 (12 Gbps) ilə konfiqurasiya edir.

2.9. Saat sxemi
Saat sxemi HDMI Intel FPGA IP dizaynında saat domenlərini təsvir edirample.
Şəkil 18. HDMI 2.1 Dizayn Example Saat sxemiintel HDMI Arria 10 FPGA IP Design Example - Saat sxemiCədvəl 15. Saatlama sxemi siqnalları

Saat

 Dizaynda Siqnal Adı

Təsvir
İdarəetmə saatı mgmt_clk Bu komponentlər üçün pulsuz işləyən 100 MHz saat:
• Yenidən konfiqurasiya üçün Avalon-MM interfeysləri
— Tezlik diapazonu tələbi 100–125 MHz arasındadır.
• Transceiver sıfırlama ardıcıllığı üçün PHY sıfırlama nəzarətçisi
— Tezlik diapazonu tələbi 1-500 MHz arasındadır.
• IOPLL Yenidən Konfiqurasiyası
— Maksimum takt tezliyi 100 MHz-dir.
• RX Yenidən Konfiqurasiya İdarəetmə
• TX Yenidən Konfiqurasiya İdarəetməsi
• CPU
• I2C Master
I2C Saatı i2c_clk I100C qulunu, çıxış buferlərini, SCDC registrlərini və HDMI RX nüvəsindəki keçid təlimi prosesini və EDID RAM-ı saatlayan 2 MHz takt girişi.
TX PLL İstinad Saatı 0 tx_tmds_clk TX PLL-ə istinad saatı 0. Saat tezliyi HDMI TX TMDS saat kanalından gözlənilən TMDS saat tezliyi ilə eynidir. Bu istinad saatı TMDS rejimində istifadə olunur.
Bu HDMI dizaynı üçün örnample, bu saat nümayiş məqsədi ilə RX TMDS saatına qoşulmuşdur. Tətbiqinizdə daha yaxşı titrəmə performansı üçün proqramlaşdırıla bilən osilatordan TMDS saat tezliyi ilə xüsusi saat təmin etməlisiniz.
Qeyd: Transceiver RX pinindən TX PLL istinad saatı kimi istifadə etməyin. HDMI TX refclk-i RX pininə yerləşdirsəniz, dizaynınız uyğun gəlməyəcək.
TX PLL İstinad Saatı 1 txfpll_refclk1/ rxphy_cdr_refclk1 TX PLL və RX CDR-ə istinad saatı, həmçinin vid_clk üçün IOPLL. Saat tezliyi 100 MHz-dir.
TX PLL seriyalı saat tx_bonding_saatları TX PLL tərəfindən yaradılan seriyalı sürətli saat. Saat tezliyi məlumat sürətinə əsasən təyin olunur.
TX Transceiver Clock Out tx_clk Transceiverdən saat söndürülməsi bərpa edildi və tezlik məlumat sürətindən və saat başına simvollardan asılı olaraq dəyişir.
TX ötürücüsünün işləmə tezliyi = Transceiver məlumat sürəti/ Transceiver eni
Bu HDMI dizaynı üçün örnample, kanal 0-dan çıxan TX ötürücü saatı TX qəbuledicisinin əsas girişini (tx_coreclkin), keçid sürəti IOPLL (pll_hdmi) istinad saatını və video və FRL IOPLL (pll_vid_frl) istinad saatını təyin edir.
Video saat tx_vid_clk/rx_vid_clk TX və RX nüvəsinə video saat. Saat sabit 225 MHz tezliyində işləyir.
TX/RX FRL Saatı tx_frl_clk/rx_frl_clk TX və RX nüvəsi üçün FRL saatı.
RX TMDS saatı rx_tmds_clk HDMI RX konnektorundan TMDS saat kanalı və CDR istinad saatı 0 üçün istinad saatını yaratmaq üçün IOPLL-ə qoşulur. Əsas TMDS rejimində olduqda bu saatdan istifadə edir.
RX CDR İstinad Saatı 0 rxphy_cdr_refclk0 İstinad saatı 0-dan RX CDR-ə. Bu saat RX TMDS saatından götürülüb. RX TMDS takt tezliyi 25 MHz ilə 340 MHz arasında dəyişir, RX CDR minimum istinad takt tezliyi isə 50 MHz-dir.
IOPLL, 5 MHz-dən 25 MHz-ə qədər olan TMDS saatı üçün 50 takt tezliyi yaratmaq və 50 MHz - 340 MHz arasında olan TMDS saatı üçün eyni takt tezliyini yaratmaq üçün istifadə olunur.
RX Transceiver Clock Out rx_clk Transceiverdən saatdan kənar bərpa edildi və tezlik məlumat sürətindən və ötürücü enindən asılı olaraq dəyişir.
RX ötürücüsünün işləmə tezliyi = Transceiver məlumat sürəti/ Transceiver eni
Bu HDMI dizaynı üçün örnample, 1-ci kanaldan çıxan RX ötürücü saatı RX qəbuledicinin əsas girişini (rx_coreclkin) və FRL IOPLL (pll_frl) istinad saatını təyin edir.

2.10. İnterfeys siqnalları
Cədvəllərdə HDMI dizaynı üçün siqnallar verilmişdirample ilə FRL aktivdir.
Cədvəl 16. Ən yüksək səviyyəli siqnallar

Siqnal

 İstiqamət Genişlik

Təsvir
Bortda Osilator Siqnalı
clk_fpga_b3_p Giriş 1 Əsas istinad saatı üçün 100 MHz pulsuz işləyən saat.
refclk4_p Giriş 1 Transceiver istinad saatı üçün 100 MHz pulsuz işləyən saat.
İstifadəçi Push Buttons və LED
user_pb Giriş 3 HDMI Intel FPGA IP dizayn funksionallığını idarə etmək üçün düyməni basın.
cpu_resetn Giriş 1 Qlobal sıfırlama.
user_led_g Çıxış 8 Yaşıl LED displey.
istinad edin Avadanlıq Quraşdırma LED funksiyaları haqqında ətraflı məlumat üçün səhifə 48-də.
user_dipsw Giriş 1 İstifadəçi tərəfindən təyin edilmiş DIP açarı.
istinad edin Avadanlıq Quraşdırma DIP keçid funksiyaları haqqında ətraflı məlumat üçün səhifə 48-də.
FMC Port B-də HDMI FMC Qız Kartı Sancaqları
fmcb_gbtclk_m2c_p_0 Giriş 1 HDMI RX TMDS saatı.
fmcb_dp_m2c_p Giriş 4 HDMI RX saatı, qırmızı, yaşıl və mavi məlumat kanalları.
fmcb_dp_c2m_p Çıxış 4 HDMI TX saatı, qırmızı, yaşıl və mavi məlumat kanalları.
fmcb_la_rx_p_9 Giriş 1 HDMI RX +5V güc təyini.
fmcb_la_rx_p_8 Çıxış 1 HDMI RX isti plug aşkar.
fmcb_la_rx_n_8 Giriş 1 DDC və SCDC üçün HDMI RX I2C SDA.
fmcb_la_tx_p_10 Giriş 1 DDC və SCDC üçün HDMI RX I2C SCL.
fmcb_la_tx_p_12 Giriş 1 HDMI TX isti plug aşkar.
fmcb_la_tx_n_12 Giriş 1 DDC və SCDC üçün HDMI I2C SDA.
fmcb_la_rx_p_10 Giriş 1 DDC və SCDC üçün HDMI I2C SCL.
fmcb_la_tx_n_9 Giriş 1 Yenidən idarəetmə üçün HDMI I2C SDA.
fmcb_la_rx_p_11 Giriş 1 Yenidən sürücüyə nəzarət üçün HDMI I2C SCL.
fmcb_la_tx_n_13 Çıxış 1 HDMI TX +5V
Qeyd: Yalnız nə vaxt mövcuddur Bitec HDMI Daughter Card Revision 9 seçilir.

Cədvəl 17. HDMI RX Yüksək Səviyyə Siqnalları

Siqnal İstiqamət Genişlik Təsvir
Saat və Siqnalları Sıfırla
mgmt_clk Giriş 1 Sistem saatı girişi (100 MHz).
sıfırlayın Giriş 1 Sistem sıfırlama girişi.
rx_tmds_clk Giriş 1 HDMI RX TMDS saatı.
i2c_clk Giriş 1 DDC və SCDC interfeysi üçün saat girişi.
Saat və Siqnalları Sıfırla
rxphy_cdr_refclk1 Giriş 1 RX CDR istinad saatı üçün saat girişi 1. Saat tezliyi 100 MHz-dir.
rx_vid_clk Çıxış 1 Video saat çıxışı.
sys_init Çıxış 1 Sistemi işə saldıqdan sonra sistemi yenidən qurmaq üçün sistemin işə salınması.
RX Transceiver və IOPLL Siqnalları
rxpll_tmds_locked Çıxış 1 TMDS saatının IOPLL-nin kilidləndiyini göstərir.
rxpll_frl_locked Çıxış 1 FRL saatının IOPLL-nin kilidləndiyini göstərir.
rxphy_serial_data Giriş 4 RX Native PHY-ə HDMI seriya məlumatı.
rxphy_ready Çıxış 1 RX Native PHY-nin hazır olduğunu göstərir.
rxphy_cal_busy_raw Çıxış 4 RX Native PHY kalibrləmə ötürücü arbitrlə məşğuldur.
rxphy_cal_busy_gated Giriş 4 Transceiver arbitrindən RX Native PHY-ə kalibrləmə məşğul siqnalı.
rxphy_rcfg_slave_write Giriş 4 Transceiverin yenidən konfiqurasiyası RX Native PHY-dən ötürücü arbitrinə qədər Avalon yaddaş xəritəli interfeysi.
rxphy_rcfg_slave_read Giriş 4
rxphy_rcfg_slave_ünvanı Giriş 40
rxphy_rcfg_slave_writedata Giriş 128
rxphy_rcfg_slave_readdata Çıxış 128
rxphy_rcfg_slave_waitrequest Çıxış 4
RX Yenidən Konfiqurasiya İdarəetmə
rxphy_rcfg_məşgul Çıxış 1 RX Yenidən Konfiqurasiya məşğul siqnalı.
rx_tmds_tezlik Çıxış 24 HDMI RX TMDS saat tezliyinin ölçülməsi (10 ms-də).
rx_tmds_freq_valid Çıxış 1 RX TMDS saat tezliyinin ölçülməsinin etibarlı olduğunu göstərir.
rxphy_os Çıxış 1 Oversampling amili:
•0: 1x artıqlamaampling
• 1: 5× üstampling
rxphy_rcfg_master_write Çıxış 1 RX-in yenidən konfiqurasiyasının idarə edilməsi Avalon ötürücü arbitr üçün yaddaşa uyğunlaşdırılmış interfeys.
rxphy_rcfg_master_read Çıxış 1
rxphy_rcfg_master_ünvanı Çıxış 12
rxphy_rcfg_master_writedata Çıxış 32
rxphy_rcfg_master_readdata Giriş 32
rxphy_rcfg_master_waitrequest Giriş 1
HDMI RX əsas siqnalları
rx_vid_clk_locked Giriş 1 vid_clk sabit olduğunu göstərir.
rxcore_frl_rate Çıxış 4 RX nüvəsinin işlədiyi FRL dərəcəsini göstərir.
• 0: Köhnə rejim (TMDS)
• 1: 3 Gbps 3 zolaq
• 2: 6 Gbps 4 zolaq
• 3: 6 Gbps 4 zolaq
• 4: 8 Gbps 4 zolaq
• 5: 10 Gbps 4 zolaq
• 6: 12 Gbps 4 zolaq
• 7-15: Qorunur
rxcore_frl_locked Çıxış 4 Hər bir bit FRL kilidinə nail olan xüsusi zolağı göstərir. RX nüvəsi düzləşdirməni, əyriliyini və zolaq kilidini müvəffəqiyyətlə yerinə yetirdikdə FRL kilidlənir.
• 3 zolaqlı rejim üçün, RX nüvəsi ən azı 680 dəfə hər 3 FRL simvol dövrü üçün Scrambler Reset (SR) və ya Start-Super-Block (SSB) qəbul etdikdə zolaq kilidi əldə edilir.
• 4 zolaqlı rejim üçün, RX nüvəsi ən azı 510 dəfə hər 3 FRL simvol dövrü üçün Scrambler Reset (SR) və ya Start-Super-Block (SSB) qəbul etdikdə zolaq kilidi əldə edilir.
rxcore_frl_ffe_səviyyələri Çıxış 4 RX nüvəsindəki SCDC 0x31 registr bitində [7:4] FFE_level bitinə uyğun gəlir.
rxcore_frl_flt_ready Giriş 1 RX-in link təlimi prosesinin başlaması üçün hazır olduğunu göstərmək üçün təsdiq edir. Təsdiq edildikdə, SCDC registrindəki FLT_ready biti 0x40 bit 6 da təsdiqlənir.
rxcore_frl_src_test_config Giriş 8 Mənbə test konfiqurasiyalarını müəyyən edir. Qiymət SCDC 0x35 registrində SCDC Test Konfiqurasiya registrinə yazılır.
rxcore_tbcr Çıxış 1 TMDS bit-saat nisbətini göstərir; SCDC registrində TMDS_Bit_Clock_Ratio registrinə uyğundur 0x20 bit 1.
• HDMI 2.0 rejimində işləyərkən bu bit təsdiqlənir. 40:1 TMDS bit/saat nisbətini göstərir.
• HDMI 1.4b-də işləyərkən bu bit təsdiqlənmir. TMDS bit/saat nisbətini 10:1 göstərir.
• Bu bit FRL rejimi üçün istifadə edilmir.
rxcore_scrambler_enable Çıxış 1 Qəbul edilmiş məlumatın şifrələndiyini göstərir; SCDC registrindəki Scrambling_Enable sahəsinə uyğundur 0x20 bit 0.
rxcore_audio_de Çıxış 1 HDMI RX əsas audio interfeysləri
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
rxcore_audio_data Çıxış 256
rxcore_audio_info_ai Çıxış 48
rxcore_audio_N Çıxış 20
rxcore_audio_CTS Çıxış 20
rxcore_audio_metadata Çıxış 165
rxcore_audio_format Çıxış 5
rxcore_aux_pkt_data Çıxış 72 HDMI RX nüvəli köməkçi interfeyslər
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
rxcore_aux_pkt_addr Çıxış 6
rxcore_aux_pkt_wr Çıxış 1
rxcore_aux_data Çıxış 72
rxcore_aux_sop Çıxış 1
rxcore_aux_eop Çıxış 1
rxcore_aux_valid Çıxış 1
rxcore_aux_error Çıxış 1
rxcore_gcp Çıxış 6 HDMI RX əsas yan zolaq siqnalları
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
rxcore_info_avi Çıxış 123
rxcore_info_vsi Çıxış 61
rxcore_locked Çıxış 1 HDMI RX əsas video portları
Qeyd: N = saat başına piksel
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
rxcore_vid_data Çıxış N*48
rxcore_vid_vsync Çıxış N
rxcore_vid_hsync Çıxış N
rxcore_vid_de Çıxış N
rxcore_vid_valid Çıxış 1
rxcore_vid_lock Çıxış 1
rxcore_rejimi Çıxış 1 HDMI RX əsas nəzarət və status portları.
Qeyd: N = saat başına simvollar
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
rxcore_ctrl Çıxış N*6
rxcore_color_depth_sync Çıxış 2
hdmi_5v_detect Giriş 1 HDMI RX 5V aşkar edir və qaynar tıxac aşkarlayır. -a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
hdmi_rx_hpd Çıxış 1
rx_hpd_trigger Giriş 1
I2C siqnalları
hdmi_rx_i2c_sda Giriş 1 HDMI RX DDC və SCDC interfeysi.
hdmi_rx_i2c_scl Giriş 1
RX EDID RAM siqnalları
edid_ram_access Giriş 1 HDMI RX EDID RAM giriş interfeysi.
edid_ram_ünvanı Giriş 8 EDID RAM-dan yazmaq və ya oxumaq istədiyiniz zaman edid_ram_access-i təsdiq edin, əks halda bu siqnal aşağı səviyyədə saxlanılmalıdır.
Siz edid_ram_access-i təsdiq etdiyiniz zaman hotplug siqnalı EDID RAM-a yazmağa və ya oxumağa icazə vermək üçün desert edir. EDID RAM girişi başa çatdıqda, siz edid_ram_assess funksiyasını ləğv etməlisiniz və hotplug siqnalı təsdiqlənir. Mənbə qaynar qoşulma siqnalının dəyişməsi səbəbindən yeni EDID-i oxuyacaq.
edid_ram_write Giriş 1
edid_ram_oxu Giriş 1
edid_ram_readdata Çıxış 8
edid_ram_writedata Giriş 8
edid_ram_waitrequest Çıxış 1

Cədvəl 18. HDMI TX Yüksək Səviyyə Siqnalları

Siqnal İstiqamət Genişlik Təsvir
Saat və Siqnalları Sıfırla
mgmt_clk Giriş 1 Sistem saatı girişi (100 MHz).
sıfırlayın Giriş 1 Sistem sıfırlama girişi.
tx_tmds_clk Giriş 1 HDMI RX TMDS saatı.
txfpll_refclk1 Giriş 1 TX PLL istinad saatı üçün saat girişi 1. Takt tezliyi 100 MHz-dir.
tx_vid_clk Çıxış 1 Video saat çıxışı.
tx_frl_clk Çıxış 1 FRL saat çıxışı.
sys_init Giriş 1 Sistemi işə saldıqdan sonra sistemi yenidən qurmaq üçün sistemin işə salınması.
tx_init_done Giriş 1 TX yenidən konfiqurasiya idarəetmə blokunu və qəbuledicinin yenidən konfiqurasiya interfeysini sıfırlamaq üçün TX başlatma.
TX Transceiver və IOPLL Siqnalları
txpll_frl_locked Çıxış 1 Bağlantı sürət saatını və FRL saatının IOPLL-nin kilidləndiyini göstərir.
txfpll_locked Çıxış 1 TX PLL-nin kilidləndiyini göstərir.
txphy_serial_data Çıxış 4 TX Native PHY-dən HDMI seriya məlumatları.
txphy_ready Çıxış 1 TX Native PHY-nin hazır olduğunu göstərir.
txphy_cal_busy Çıxış 1 TX Native PHY kalibrləmə məşğul siqnalı.
txphy_cal_busy_raw Çıxış 4 Transceiver arbitrinə kalibrləmə məşğul siqnalı.
txphy_cal_busy_gated Giriş 4 Transceiver arbitrindən TX Native PHY-ə kalibrləmə məşğul siqnalı.
txphy_rcfg_məşgul Çıxış 1 TX PHY yenidən konfiqurasiyasının davam etdiyini göstərir.
txphy_rcfg_slave_write Giriş 4 Transceiverin yenidən konfiqurasiyası TX Native PHY-dən ötürücü arbitrinə qədər Avalon yaddaş xəritəli interfeys.
txphy_rcfg_slave_read Giriş 4
txphy_rcfg_slave_ünvanı Giriş 40
txphy_rcfg_slave_writedata Giriş 128
txphy_rcfg_slave_readdata Çıxış 128
txphy_rcfg_slave_waitrequest Çıxış 4
TX Yenidən Konfiqurasiya İdarəetmə
tx_tmds_tezlik Giriş 24 HDMI TX TMDS saat tezliyi dəyəri (10 ms ilə).
tx_os Çıxış 2 Oversampling amili:
• 0: 1x artıqlamaampling
•1: 2× artıqampling
•2: 8x artıqlamaampling
txphy_rcfg_master_write Çıxış 1 TX yenidən konfiqurasiya idarəçiliyi Transceiver arbitr üçün Avalon yaddaş xəritəli interfeys.
txphy_rcfg_master_read Çıxış 1
txphy_rcfg_master_ünvanı Çıxış 12
txphy_rcfg_master_writedata Çıxış 32
txphy_rcfg_master_readdata Giriş 32
txphy_rcfg_master_waitrequest Giriş 1
tx_reconfig_done Çıxış 1 TX yenidən konfiqurasiya prosesinin tamamlandığını göstərir.
HDMI TX əsas siqnalları
tx_vid_clk_locked Giriş 1 vid_clk sabit olduğunu göstərir.
txcore_ctrl Giriş N*6 HDMI TX əsas idarəetmə interfeysləri.
Qeyd: N = saat başına piksel
-a istinad edin Mənbə İnterfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
txcore_rejimi Giriş 1
txcore_audio_de Giriş 1 HDMI TX əsas audio interfeysləri.
-a istinad edin Mənbə İnterfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
txcore_audio_mute Giriş 1
txcore_audio_data Giriş 256
txcore_audio_info_ai Giriş 49
txcore_audio_N Giriş 20
txcore_audio_CTS Giriş 20
txcore_audio_metadata Giriş 166
txcore_audio_format Giriş 5
txcore_aux_ready Çıxış 1 HDMI TX əsas köməkçi interfeyslər.
-a istinad edin Mənbə İnterfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
txcore_aux_data Giriş 72
txcore_aux_sop Giriş 1
txcore_aux_eop Giriş 1
txcore_aux_valid Giriş 1
txcore_gcp Giriş 6 HDMI TX əsas yan zolaq siqnalları.
-a istinad edin Mənbə İnterfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
txcore_info_avi Giriş 123
txcore_info_vsi Giriş 62
txcore_i2c_master_write Giriş 1 TX I2C master Avalon yaddaş xəritəli interfeysi TX nüvəsindəki I2C master ilə.
Qeyd: Bu siqnallar yalnız siz yandırdığınız zaman mövcuddur I2C daxil edin parametr.
txcore_i2c_master_read Giriş 1
txcore_i2c_master_ünvanı Giriş 4
txcore_i2c_master_writedata Giriş 32
txcore_i2c_master_readdata Çıxış 32
txcore_vid_data Giriş N*48 HDMI TX əsas video portları.
Qeyd: N = saat başına pikselRef
üçün Mənbə İnterfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
txcore_vid_vsync Giriş N
txcore_vid_hsync Giriş N
txcore_vid_de Giriş N
txcore_vid_ready Çıxış 1
txcore_vid_overflow Çıxış 1
txcore_vid_valid Giriş 1
txcore_frl_rate Giriş 4 SCDC registr interfeysləri.
txcore_frl_pattern Giriş 16
txcore_frl_start Giriş 1
txcore_scrambler_enable Giriş 1
txcore_tbcr Giriş 1
I2C siqnalları
nios_tx_i2c_sda_in Çıxış 1 Nios II prosessorundan çıxış buferinə qədər SCDC və DDC üçün TX I2C Master interfeysi.
Qeyd: Əgər yandırsanız I2C daxil edin parametrinə görə, bu siqnallar TX nüvəsinin içərisinə yerləşdiriləcək və bu səviyyədə görünməyəcəkdir.
nios_tx_i2c_scl_in Çıxış 1
nios_tx_i2c_sda_oe Giriş 1
nios_tx_i2c_scl_oe Giriş 1
nios_ti_i2c_sda_in Çıxış 1 Bitec HDMI 2 FMC qız kartında TI redriverini idarə etmək üçün Nios II prosessorundan çıxış buferinə qədər TX I2.1C Master interfeysi.
nios_ti_i2c_scl_in Çıxış 1
nios_ti_i2c_sda_oe Giriş 1
nios_ti_i2c_scl_oe Giriş 1
hdmi_tx_i2c_sda Giriş 1 Çıxış buferindən HDMI TX konnektoruna qədər SCDC və DDC interfeysləri üçün TX I2C interfeysləri.
hdmi_tx_i2c_scl Giriş 1
hdmi_tx_ti_i2c_sda Giriş 1 TX I2C çıxış buferindən Bitec HDMI 2.1 FMC əlavə kartındakı TI redriverinə interfeyslər.
hdmi_tx_ti_i2c_scl Giriş 1
tx_hpd_req Çıxış 1 HDMI TX hotplug interfeysləri aşkar edir.
hdmi_tx_hpd_n Giriş 1

Cədvəl 19. Transceiver Arbiter Siqnalları

Siqnal İstiqamət Genişlik

Təsvir
clk Giriş 1 Yenidən konfiqurasiya saatı. Bu saat yenidən konfiqurasiya idarəetmə blokları ilə eyni saatı paylaşmalıdır.
sıfırlayın Giriş 1 Siqnalın sıfırlanması. Bu sıfırlama eyni sıfırlamanı yenidən konfiqurasiya idarəetmə blokları ilə paylaşmalıdır.
rx_rcfg_en Giriş 1 RX yenidən konfiqurasiyasını aktivləşdirmə siqnalı.
tx_rcfg_en Giriş 1 TX yenidən konfiqurasiyasını aktivləşdirmə siqnalı.
rx_rcfg_ch Giriş 2 RX nüvəsində hansı kanalın yenidən konfiqurasiya olunacağını göstərir. Bu siqnal həmişə etibarlı olaraq qalmalıdır.
tx_rcfg_ch Giriş 2 TX nüvəsində hansı kanalın yenidən konfiqurasiya olunacağını göstərir. Bu siqnal həmişə etibarlı olaraq qalmalıdır.
rx_reconfig_mgmt_write Giriş 1 Yenidən konfiqurasiya RX yenidən konfiqurasiya idarəetməsindən Avalon yaddaş xəritəli interfeyslər.
rx_reconfig_mgmt_read Giriş 1
rx_reconfig_mgmt_ünvanı Giriş 10
rx_reconfig_mgmt_writedata Giriş 32
rx_reconfig_mgmt_readdata Çıxış 32
rx_reconfig_mgmt_waitrequest Çıxış 1
tx_reconfig_mgmt_write Giriş 1 Yenidən konfiqurasiya TX yenidən konfiqurasiya idarəetməsindən Avalon yaddaş xəritəli interfeyslər.
tx_reconfig_mgmt_read Giriş 1
tx_reconfig_mgmt_ünvanı Giriş 10
tx_reconfig_mgmt_writedata Giriş 32
tx_reconfig_mgmt_readdata Çıxış 32
tx_reconfig_mgmt_waitrequest Çıxış 1
reconfig_write Çıxış 1 Yenidən konfiqurasiya Avalon yaddaşa uyğunlaşdırılmış interfeysləri ötürücüyə.
yenidən konfiqurasiya_oxu Çıxış 1
yenidən konfiqurasiya_ünvanı Çıxış 10
reconfig_writedata Çıxış 32
rx_reconfig_readdata Giriş 32
rx_reconfig_waitrequest Giriş 1
tx_reconfig_readdata Giriş 1
tx_reconfig_waitrequest Giriş 1
rx_cal_busy Giriş 1 RX ötürücüdən kalibrləmə statusu siqnalı.
tx_cal_busy Giriş 1 TX qəbuledicisindən kalibrləmə statusu siqnalı.
rx_reconfig_cal_busy Çıxış 1 RX ötürücü PHY sıfırlama nəzarətinə kalibrləmə statusu siqnalı.
tx_reconfig_cal_busy Çıxış 1 TX ötürücü PHY sıfırlama nəzarətindən kalibrləmə statusu siqnalı.

Cədvəl 20. RX-TX Bağlantı Siqnalları

Siqnal İstiqamət Genişlik

Təsvir
vid_clk Giriş 1 HDMI video saat.
rx_vid_lock Giriş 3 HDMI RX video kilidi statusunu göstərir.
rx_vid_valid Giriş 1 HDMI RX video interfeysləri.
rx_vid_de Giriş N
rx_vid_hsync Giriş N
rx_vid_vsync Giriş N
rx_vid_data Giriş N*48
rx_aux_eop Giriş 1 HDMI RX köməkçi interfeysləri.
rx_aux_sop Giriş 1
rx_aux_valid Giriş 1
rx_aux_data Giriş 72
tx_vid_de Çıxış N HDMI TX video interfeysləri.
Qeyd: N = saat başına piksel
tx_vid_hsync Çıxış N
tx_vid_vsync Çıxış N
tx_vid_data Çıxış N*48
tx_vid_valid Çıxış 1
tx_vid_ready Giriş 1
tx_aux_eop Çıxış 1 HDMI TX köməkçi interfeysləri.
tx_aux_sop Çıxış 1
tx_aux_valid Çıxış 1
tx_aux_data Çıxış 72
tx_aux_ready Giriş 1

Cədvəl 21. Platformanın konstruktor sisteminin siqnalları

Siqnal İstiqamət Genişlik

Təsvir
cpu_clk_in_clk_clk Giriş 1 CPU saatı.
cpu_rst_in_reset_reset Giriş 1 CPU sıfırlaması.
edid_ram_slave_translator_avalon_anti_slave_0_ünvanı Çıxış 8 EDID RAM giriş interfeysləri.
edid_ram_slave_translator_avalon_anti_slave_0_write Çıxış 1
edid_ram_slave_translator_avalon_anti_slave_0_oxu Çıxış 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata Giriş 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata Çıxış 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest Giriş 1
hdmi_i2c_master_i2c_serial_sda_in Giriş 1 Nios II prosessorundan DDC və SCDC nəzarəti üçün çıxış buferinə qədər I2C Master interfeysləri.
hdmi_i2c_master_i2c_serial_scl_in Giriş 1
hdmi_i2c_master_i2c_serial_sda_oe Çıxış 1
hdmi_i2c_master_i2c_serial_scl_oe Çıxış 1
redriver_i2c_master_i2c_serial_sda_in Giriş 1 Nios II prosessorundan TI redriver konfiqurasiyası üçün çıxış buferinə qədər I2C Master interfeysləri.
redriver_i2c_master_i2c_serial_scl_in Giriş 1
redriver_i2c_master_i2c_serial_sda_oe Çıxış 1
redriver_i2c_master_i2c_serial_scl_oe Çıxış 1
pio_in0_external_connection_export Giriş 32 Paralel giriş çıxışı interfeysləri.
• Bit 0: EDID keçid rejiminə nəzarət etmək üçün user_dipsw siqnalına qoşulub.
• Bit 1: TX HPD sorğusu
• Bit 2: TX ötürücü hazırdır
•Bit 3: TX yenidən konfiqurasiyası tamamlandı
• 4-7 bitləri: Qorunur
• 8-11 bitləri: RX FRL dərəcəsi
• Bit 12: RX TMDS bit saat nisbəti
• Bit 13–16: RX FRL kilidlənib
• Bit 17–20: RX FFE səviyyələri
• Bit 21: RX uyğunlaşdırılması kilidlənib
Siqnal İstiqamət Genişlik Təsvir
•Bit 22: RX video kilidi
• Bit 23: Xarici sinkdən SCDC registrlərini oxumaq üçün istifadəçi düyməsi 2
• 24-31 bitləri: Qorunur
pio_out0_external_connection_export Çıxış 32 Paralel giriş çıxışı interfeysləri.
•Bit 0: TX HPD təsdiqi
• Bit 1: TX işə salındı
• Bit 2–7: Qorunur
• 8-11 bitləri: TX FRL dərəcəsi
• 12–27 bitləri: TX FRL keçid təlim nümunəsi
• Bit 28: TX FRL başlanğıcı
• Bit 29–31: Qorunur
pio_out1_external_connection_export Çıxış 32 Paralel giriş çıxışı interfeysləri.
• Bit 0: RX EDID RAM girişi
• Bit 1: RX FLT hazırdır
• Bit 2–7: Qorunur
• Bit 8–15: RX FRL mənbə testi konfiqurasiyası
• 16-31 bitləri: Qorunur

2.1. 1. Dizayn RTL Parametrləri
Dizaynı fərdiləşdirmək üçün HDMI TX və RX Top RTL parametrlərindən istifadə edinample.
Dizayn parametrlərinin əksəriyyətində mövcuddur Dizayn Example HDMI Intel FPGA IP parametr redaktorunun nişanı. Siz hələ də köhnə dizaynı dəyişə bilərsinizampRTL parametrləri vasitəsilə parametr redaktorunda etdiyiniz parametrləri.
Cədvəl 22. HDMI RX Üst Parametrləri

Parametr

 Dəyər

Təsvir
SUPPORT_DEEP_COLOR • 0: Dərin rəng yoxdur
• : Tünd rəng		 Nüvənin dərin rəng formatlarını kodlaya biləcəyini müəyyən edir.
DƏSTƏK_YARDIMCI • 0: AUX yoxdur
•1: AUX		 Köməkçi kanal kodlaşdırmasının daxil olub-olmadığını müəyyən edir.
SİMBOLS_HER_SAAT 8 Intel Arria 8 cihazları üçün saat başına 10 simvolu dəstəkləyir.
SUPPORT_AUDIO • 0: Audio yoxdur
• 1: Audio		 Nüvənin səsi kodlaya biləcəyini müəyyən edir.
EDID_RAM_ADDR_WIDTH 8 (Varsayılan dəyər) EDID RAM ölçüsünün 2-ci əsasını qeyd edin.
BITEC_DAUGHTER_CARD_REV •0: Bitec HDMI əlavə kartını hədəf almır
•4: Bitec HDMI əlavə kartı revision 4-ü dəstəkləyir
•6: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 6
• 11: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 11 (defolt)		 İstifadə olunan Bitec HDMI əlavə kartının təftişini müəyyən edir. Revizyonu dəyişdirdiyiniz zaman dizayn Bitec HDMI əlavə kartı tələblərinə uyğun olaraq ötürücü kanalları dəyişdirə və polariteyi tərsinə çevirə bilər. BITEC_DAUGHTER_CARD_REV parametrini 0-a təyin etsəniz, dizayn ötürücü kanallarda və polaritedə heç bir dəyişiklik etmir.
POLARITY_INVERSION • 0: Qütblülüyün ters çevrilməsi
• 1: Qütbləri tərsinə çevirməyin		 Giriş məlumatının hər bitinin dəyərini çevirmək üçün bu parametri 1-ə təyin edin. Bu parametrin 1-ə təyin edilməsi RX ötürücüsünün rx_polinv portuna 4'b1111 təyin edir.

Cədvəl 23. HDMI TX Üst Parametrləri

Parametr

 Dəyər

Təsvir
USE_FPLL 1 Yalnız Intel Arria 10 cihazları üçün TX PLL kimi fPLL-i dəstəkləyir. Həmişə bu parametri 1-ə təyin edin.
SUPPORT_DEEP_COLOR •0: Dərin rəng yoxdur

• 1: Tünd rəng

 Nüvənin dərin rəng formatlarını kodlaya biləcəyini müəyyən edir.
DƏSTƏK_YARDIMCI • 0: AUX yoxdur
• 1: AUX		 Köməkçi kanal kodlaşdırmasının daxil olub-olmadığını müəyyən edir.
SİMBOLS_HER_SAAT 8 Intel Arria 8 cihazları üçün saat başına 10 simvolu dəstəkləyir.
SUPPORT_AUDIO • 0: Audio yoxdur
• 1: Audio		 Nüvənin səsi kodlaya biləcəyini müəyyən edir.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI əlavə kartını hədəf almır
• 4: Bitec HDMI əlavə kartı revision 4-ü dəstəkləyir
• 6: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 6
• 11: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 11 (defolt)		 İstifadə olunan Bitec HDMI əlavə kartının təftişini müəyyən edir. Revizyonu dəyişdirdiyiniz zaman dizayn Bitec HDMI əlavə kartı tələblərinə uyğun olaraq ötürücü kanalları dəyişdirə və polariteyi tərsinə çevirə bilər. BITEC_DAUGHTER_CARD_REV parametrini 0-a təyin etsəniz, dizayn ötürücü kanallarda və polaritedə heç bir dəyişiklik etmir.
POLARITY_INVERSION • 0: Qütblülüyün ters çevrilməsi
• 1: Qütbləri tərsinə çevirməyin		 Giriş məlumatının hər bitinin dəyərini çevirmək üçün bu parametri 1-ə təyin edin. Bu parametrin 1-ə təyin edilməsi TX ötürücüsünün tx_polinv portuna 4'b1111 təyin edir.

2.12. Avadanlıq Quraşdırma
HDMI FRL ilə təchiz edilmiş dizayn, məsələnample HDMI 2.1 qabiliyyətinə malikdir və standart HDMI video axını üçün dövrəli nümayişi həyata keçirir.
Avadanlıq testini həyata keçirmək üçün HDMI ilə təchiz edilmiş cihazı (məsələn, HDMI interfeysi olan qrafik kartı) HDMI yuvası girişinə qoşun. Dizayn həm HDMI 2.1, həm də HDMI 2.0/1.4b mənbəyini və yuvasını dəstəkləyir.

  1. HDMI yuvası portu standart video axınına deşifrə edir və onu saat bərpa nüvəsinə göndərir.
  2. HDMI RX nüvəsi DCFIFO vasitəsilə HDMI TX nüvəsinə paralel olaraq geri qaytarılacaq video, köməkçi və audio məlumatlarını deşifrə edir.
  3. FMC əlavə kartının HDMI mənbə portu təsviri monitora ötürür.

Qeyd:
Başqa bir Intel FPGA inkişaf lövhəsindən istifadə etmək istəyirsinizsə, cihaz təyinatlarını və pin təyinatlarını dəyişdirməlisiniz. Transceiver analoq parametri Intel Arria 10 FPGA inkişaf dəsti və Bitec HDMI 2.1 əlavə kartı üçün sınaqdan keçirilib. Siz öz lövhəniz üçün parametrləri dəyişdirə bilərsiniz.
Cədvəl 24. Bortda Push Button və İstifadəçi LED Funksiyaları

Düymə / LED

Funksiya
cpu_resetn Sistemi yenidən qurmaq üçün bir dəfə basın.
user_dipsw Keçid rejimini dəyişdirmək üçün istifadəçi tərəfindən müəyyən edilmiş DIP açarı.
•OFF (standart mövqe) = Keçid
FPGA-dakı HDMI RX xarici yuvadan EDID alır və onu qoşulduğu xarici mənbəyə təqdim edir.
• ON = Siz Nios II terminalından RX maksimum FRL dərəcəsinə nəzarət edə bilərsiniz. Komanda maksimum FRL dərəcəsi dəyərini manipulyasiya etməklə RX EDID-ni dəyişdirir.
Fərqli FRL dərəcələrinin təyin edilməsi haqqında ətraflı məlumat üçün 33-cü səhifədəki Dizaynın Fərqli FRL Qiymətlərində Çalıştırılmasına baxın.
user_pb[0] HPD siqnalını standart HDMI mənbəyinə keçirmək üçün bir dəfə basın.
user_pb[1] Qorunur.
user_pb[2] Bitec HDMI 2.1 FMC əlavə kartının TX-ə qoşulmuş yuvadan SCDC registrlərini oxumaq üçün bir dəfə basın.
Qeyd: Oxumağı aktivləşdirmək üçün proqramda DEBUG_MODE-u 1-ə təyin etməlisiniz.
USER_LED[0] RX TMDS saatı PLL kilid statusu.
•0 = Kilidi açılıb
• 1 = Kilidi
USER_LED[1] RX ötürücü hazır statusu.
•0 = Hazır deyil
• 1 = Hazır
USER_LED[2] RX keçid sürət saatı PLL və RX video və FRL saat PLL kilid statusu.
• 0 = RX saat PLL-dən hər hansı birinin kilidi açılıb
• 1 = Hər iki RX saat PLL-i kilidlənib
USER_LED[3] RX HDMI nüvəsinin düzülməsi və əyilmə kilidi statusu.
• 0 = Ən azı 1 kanal kiliddən çıxarılıb
• 1 = Bütün kanallar kilidlənib
USER_LED[4] RX HDMI video kilidi statusu.
• 0 = Kilidi açılıb
• 1 = Kilidi
USER_LED[5] TX keçid sürət saatı PLL və TX video və FRL saat PLL kilid statusu.
•0 = TX saat PLL-dən hər hansı biri kiliddən çıxarılıb
• 1 = Hər iki TX saat PLL-i kilidlənib
USER_LED[6] USER_LED[7] TX ötürücü hazır statusu.
• 0 = Hazır deyil
• 1 = Hazır
TX keçid təlim statusu.
• 0 = Uğursuz
• 1 = Keçildi

2.13. Simulyasiya test masası
Simulyasiya test masası RX nüvəsinə HDMI TX serial döngəsini simulyasiya edir.
Qeyd:
Bu simulyasiya test masası Include I2C parametrinin aktiv olduğu dizaynlar üçün dəstəklənmir.
Şəkil 19. HDMI Intel FPGA IP Simulyasiya Testbench Blok Diaqramıintel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 2Cədvəl 25. Testbench komponentləri

Komponent

Təsvir
Video TPG Video test nümunəsi generatoru (TPG) video stimulunu təmin edir.
Səsli Sample Gen Audio sample generator audio s təmin edirample stimul. Generator audio kanal vasitəsilə ötürülmək üçün artan test məlumat nümunəsi yaradır.
Aux Sample Gen köməkçi sample generator köməkçi s təmin edirample stimul. Generator ötürücüdən ötürüləcək sabit məlumat yaradır.
CRC yoxlanışı Bu yoxlayıcı TX qəbuledicisinin bərpa edilmiş saat tezliyinin istənilən məlumat sürətinə uyğun olub olmadığını yoxlayır.
Audio məlumatların yoxlanılması Audio məlumat yoxlanışı artan test məlumat modelinin düzgün qəbul edilib-edilmədiyini və deşifr olunduğunu müqayisə edir.
Aux Məlumat Yoxlanışı Köməkçi məlumatların yoxlanılması gözlənilən aux məlumatının qəbuledici tərəfdə düzgün qəbul edilib-edilmədiyini və şifrənin düzgün açıldığını müqayisə edir.

HDMI simulyasiya test masası aşağıdakı yoxlama testlərini həyata keçirir:

HDMI Xüsusiyyəti

Doğrulama
Video data • Testbench giriş və çıxış videolarında CRC yoxlamasını həyata keçirir.
• O, ötürülən məlumatların CRC dəyərini qəbul edilmiş video verilənlərdə hesablanmış CRC ilə müqayisə edir.
• Daha sonra test masası qəbuledicidən 4 sabit V-SYNC siqnalını aşkar etdikdən sonra yoxlamanı həyata keçirir.
Köməkçi məlumatlar • Köməkçiample generator ötürücüdən ötürüləcək sabit məlumat yaradır.
• Qəbuledici tərəfdə generator gözlənilən köməkçi məlumatların düzgün qəbul edilib-edilmədiyini və deşifrə olunmasını müqayisə edir.
Audio data • Audio sample generator audio kanalı vasitəsilə ötürülmək üçün artan test məlumat modelini yaradır.
• Qəbuledici tərəfdə audio məlumat yoxlayıcısı artan test məlumat modelinin düzgün qəbul edilib-edilmədiyini və deşifrə olunmasını yoxlayır və müqayisə edir.

Uğurlu simulyasiya aşağıdakı mesajla başa çatır:
# SAATƏ_SEMBOLLAR = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDİO_TEZLİK (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulyasiya keçidi
Cədvəl 26. HDMI Intel FPGA IP Design ExampDəstəklənən Simulyatorlar

Simulyator

 Verilog HDL

VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition Bəli Bəli
VCS/VCS MX Bəli Bəli
Riviera-PRO Bəli Bəli
Xcelium Paralel Bəli yox

2.14. Dizayn Məhdudiyyətləri
HDMI 2.1 dizaynını tətbiq edərkən bəzi məhdudiyyətləri nəzərə almalısınızample.

  • TX qeyri-keçid rejimində olduqda TMDS rejimində işləyə bilmir. TMDS rejimində test etmək üçün user_dipsw keçidini yenidən keçid rejiminə keçirin.
  • Nios II prosessoru digər proseslərdən heç bir kəsilmədən TX keçid təliminə xidmət etməlidir.

2.15. Sazlama Xüsusiyyətləri
Bu dizayn example sizə kömək etmək üçün müəyyən sazlama xüsusiyyətləri təqdim edir.
2.15.1. Proqram Sazlama Mesajı
Siz iş vaxtı yardımını təmin etmək üçün proqram təminatında sazlama mesajını yandıra bilərsiniz.
Proqramda sazlama mesajını aktiv etmək üçün bu addımları yerinə yetirin:

  1. Global.h skriptində DEBUG_MODE-u 1-ə dəyişin.
  2. Nios II Command Shell-də script/build_sw.sh-i işə salın.
  3. Yaradılmış proqramı/tx_control/tx_control.elf-i yenidən proqramlaşdırın file Nios II Command Shell-də əmri işlətməklə:
    nios2-download -r -g proqram təminatı/tx_control/tx_control.elf
  4. Nios II Command Shell-də Nios II terminal əmrini işə salın:
    nios2-terminal

Sazlama mesajını yandırdığınız zaman aşağıdakı məlumatlar çap olunur:

  • Həm TX, həm də RX-də TI redriver parametrləri ELF proqramlaşdırıldıqdan sonra bir dəfə oxunur və göstərilir file.
  • RX EDID konfiqurasiyası və hotplug prosesi üçün status mesajı
  • TX-ə qoşulmuş lavaboda EDID-dən çıxarılan FRL dəstəyi ilə və ya olmayan qətnamə. Bu məlumat hər bir TX hotplug üçün göstərilir.
  • TX keçid təlimi zamanı TX keçid təlim prosesi üçün status mesajı.

2.15.2. TX-ə qoşulmuş sinkdən SCDC məlumatı
SCDC məlumatını əldə etmək üçün bu funksiyadan istifadə edə bilərsiniz.

  1. Nios II Command Shell-də Nios II terminal əmrini işə salın: nios2-terminal
  2. Intel Arria 2 FPGA inkişaf dəstində user_pb[10] düyməsini basın.

Proqram Nios II terminalında TX-ə qoşulmuş lavaboda SCDC məlumatını oxuyur və göstərir.
2.15.3. Saat Tezliyinin Ölçüsü
Müxtəlif saatlar üçün tezliyi yoxlamaq üçün bu funksiyadan istifadə edin.

  1. hdmi_rx_top və hdmi_tx_top-da files, “//`define DEBUG_EN 1” şərhini silin.
  2. Hər saatın saat tezliyini (10 ms müddətində) əldə etmək üçün hər mr_rate_detect instansiyasından refclock_measure siqnalını Signal Tap Logic Analyzer-ə əlavə edin.
  3. Dizaynı Signal Tap Logic Analyzer ilə tərtib edin.
  4. SOF proqramı file və Signal Tap Logic Analyzer-i işə salın.

Cədvəl 27. Saatlar

Modul mr_rate_detect Nümunə

Ölçüləcək saat
hdmi_rx_top rx_pll_tmds RX CDR istinad saatı 0
rx_clk0_tezlik RX ötürücü saatı kanal 0-dan çıxır
rx_vid_clk_freq RX video saat
rx_frl_clk_freq RX FRL saatı
rx_hsync_tezlik Qəbul edilmiş video çərçivənin Hsync tezliyi
hdmi_tx_top tx_clk0_tezlik TX ötürücü saatı kanal 0-dan çıxdı
vid_clk_freq TX video saat
frl_clk_freq TX FRL saatı
tx_hsync_freq Ötürüləcək video çərçivənin Hsync tezliyi

2.16. Dizaynınızı Təkmilləşdirmək
Cədvəl 28. HDMI Design ExampƏvvəlki Intel Quartus Prime Pro Edition Proqram Versiyası ilə Uyğunluq

Dizayn Example Variant Intel Quartus Prime Pro Edition 20.3-ə yüksəltmək imkanı
HDMI 2.1 Dizayn Məsample (Dəstək FRL = 1) yox

Hər hansı bir uyğun olmayan dizayn üçün, məsələnamples, aşağıdakıları etməlisiniz:

  1. Yeni dizayn yaradın exampMövcud dizaynınızın eyni konfiqurasiyalarından istifadə edərək cari Intel Quartus Prime Pro Edition proqram versiyasında.
  2. Bütün dizaynı müqayisə edinampdizayn ilə le kataloq example əvvəlki Intel Quartus Prime Pro Edition proqram versiyasından istifadə etməklə yaradılmışdır. Tapılan dəyişikliklər üzərində port.

HDMI 2.0 Dizayn Məsample (Dəstək FRL = 0)

HDMI Intel FPGA IP dizaynı, məsələnample üç RX kanalı və dörd TX kanalından ibarət bir HDMI nümunəsi paralel geri dönməni nümayiş etdirir.
Cədvəl 29. HDMI Intel FPGA IP Design ExampIntel Arria 10 Cihazları üçün

Dizayn Example Data Rate Kanal rejimi Geri dönmə növü
Arria 10 HDMI RX-TX təkrar ötürmə < 6,000 Mbps Simpleks FIFO buferi ilə paralel

Xüsusiyyətlər

  • Dizayn, HDMI yuvası və mənbə arasında birbaşa HDMI video axınını yerinə yetirmək üçün FIFO buferlərini yaradır.
  • Dizayn erkən sazlama üçün LED statusundan istifadə edirtage.
  • Dizayn yalnız RX və TX variantları ilə gəlir.
  • Dizayn RX-TX keçid modulunda Dynamic Range və Mastering (HDR) InfoFrame-in daxil edilməsini və süzülməsini nümayiş etdirir.
  • Dizayn, TX hot-plug hadisəsi ilə işə salındıqda xarici HDMI yuvasından xarici HDMI mənbəyinə EDID keçidinin idarə edilməsini nümayiş etdirir.
  • Dizayn, HDMI TX əsas siqnallarını idarə etmək üçün DIP keçid və təkan düyməsi vasitəsilə iş vaxtına nəzarət etməyə imkan verir:
    — DVI və ya HDMI kodlu video çərçivəni seçmək üçün rejim siqnalı
    — info_avi[47], info_vsi[61] və audio_info_ai[48] siqnalları yan zolaqlar və ya köməkçi məlumat portları vasitəsilə köməkçi paket ötürülməsini seçmək üçün

RX nümunəsi xarici video generatorundan video mənbəyi alır və məlumatlar TX instansiyasına ötürülməzdən əvvəl geri dönmə FIFO-dan keçir.
Funksionallığı yoxlamaq üçün xarici video analizatoru, monitoru və ya HDMI bağlantısı olan televizoru TX nüvəsinə qoşmalısınız.
3.1. HDMI 2.0 RX-TX Retransmit Dizayn Blok Diaqramı
HDMI 2.0 RX-TX təkrar ötürmə dizaynı, məsələnample HDMI Intel FPGA IP üçün simpleks kanal rejimində paralel geri dönməni nümayiş etdirir.
Şəkil 20. HDMI RX-TX Yenidən Ötürmə Blok Diaqramı (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 3Şəkil 21. HDMI RX-TX Yenidən Ötürmə Blok Diaqramı (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 4Əlaqədar Məlumat
Arria 10 PLL Referans Saatı üçün PLL Kaskadlı və ya Qeyri-Adekvat Saat Yolunun titrəməsi Dizayn saatlarınız əlavə təcrübə ilə qarşılaşırsa, həll üçün bu həll yoluna baxın.
titrəmək.
3.2. Aparat və Proqram Tələbləri
Intel dizaynı sınaqdan keçirmək üçün aşağıdakı aparat və proqram təminatından istifadə edirample.
Aparat

  • Intel Arria 10 GX FPGA İnkişaf Dəsti
  • HDMI Mənbəsi (Qrafik Prosessor Vahidi (GPU))
  • HDMI Sink (Monitor)
  • Bitec HDMI FMC 2.0 qız kartı (Revision 11)
  • HDMI kabelləri

Qeyd:
Siz Bitec HDMI əlavə kartınızın təftişini seçə bilərsiniz. BITEC_DAUGHTER_CARD_REV yerli parametrini yuxarı səviyyədə 4, 6 və ya 11 olaraq təyin edin file (a10_hdmi2_demo.v). Revizyonu dəyişdirdiyiniz zaman dizayn Bitec HDMI əlavə kartı tələblərinə uyğun olaraq ötürücü kanalları dəyişdirə və polariteyi tərsinə çevirə bilər. BITEC_DAUGHTER_CARD_REV parametrini 0-a təyin etsəniz, dizayn ötürücü kanallarda və polaritedə heç bir dəyişiklik etmir. HDMI 2.1 dizaynı üçün məsələnamples, Design Ex altındaample tab, HDMI Daughter Card Revision-ı Revision 9, Revision 4 və ya heç bir əlavə kartı olmayan kimi təyin edin. Defolt dəyər Revision 9-dur.
Proqram təminatı

  • Intel Quartus Prime 18.1 və sonrakı versiya (avadanlığın sınaqdan keçirilməsi üçün)
  • ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (yalnız Verilog HDL)/VCS MX və ya Xcelium Parallel simulyatoru

3.3. Kataloq strukturu
Kataloqlar yaradılanları ehtiva edir files HDMI Intel FPGA IP dizaynı üçün örnample.
Şəkil 22. Dizayn üçün Kataloq Strukturu Exampleintel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 5Cədvəl 30. Yaradılmış RTL Files

Qovluqlar Files
gxb • /gxb_rx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx.ip (Intel Quartus Prime Pro Edition)
• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx •/hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx_top.v
/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
/symbol_aligner.v
Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx_top.v
/mr_ce.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master

(Intel Quartus Prime Standard Edition)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
quartus.ini
ümumi • /clock_control.qsys (Intel Quartus Prime Standard Edition)
• /clock_control.ip (Intel Quartus Prime Pro Edition)
• /fifo.qsys (Intel Quartus Prime Standard Edition)
• /fifo.ip (Intel Quartus Prime Pro Edition)
• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition)
•/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
/reset_controller.qsys (Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (Intel Quartus Prime Pro Edition)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
sdc /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Cədvəl 31. Yaradılmış Simulyasiya Files
Əlavə məlumat üçün Simulation Testbench bölməsinə baxın.

Qovluqlar Files
aldec /aldec.do
/rivierapro_setup.tcl
kadans /cds.lib
/hdl.var
<cds_libs qovluğu>
mentor /mentor.do
/msim_setup.tcl
konspekt /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
xcelium

(Intel Quartus Prime Pro Edition)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
ümumi

(Intel Quartus Prime Pro Edition)

 /model_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Pro Edition)
/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Cədvəl 32. Yaradılmış proqram təminatı Files

Qovluqlar Files
tx_control_src
Qeyd: tx_control qovluğunda da bunların dublikatları var files.		 /intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
/i2c.c (Intel Quartus Prime Standard Edition)
/i2c.h (Intel Quartus Prime Standard Edition)
/main.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (Intel Quartus Prime Standard Edition)
/ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Dizayn komponentləri
HDMI Intel FPGA IP dizaynı, məsələnample bu komponentləri tələb edir.
Cədvəl 33. HDMI RX Üst Komponentləri

Modul

Təsvir
HDMI RX nüvəsi IP Transceiver Native PHY-dən seriyalı məlumatları qəbul edir və məlumatların uyğunlaşdırılmasını, kanalın əyriliyini, TMDS-in deşifrəsini, köməkçi məlumatların dekodlanmasını, video məlumatların kodlaşdırılmasını, audio məlumatların dekodlaşdırılmasını və deşifrəni həyata keçirir.
I2 I2C Sink Display Data Channel (DDC) və Status and Data Channel (SCDC) üçün istifadə olunan interfeysdir. HDMI mənbəyi Enhanced Extended Display Identification Data (E-EDID) məlumat strukturunu oxuyaraq lavabonun imkanlarını və xüsusiyyətlərini müəyyən etmək üçün DDC-dən istifadə edir.
• E-EDID üçün 8 bitlik I2C kölə ünvanları 0xA0 və 0xA1-dir. LSB giriş növünü göstərir: oxumaq üçün 1 və yazmaq üçün 0. HPD hadisəsi baş verdikdə, I2C köləsi çipdəki RAM-dan oxumaqla E-EDID məlumatlarına cavab verir.
• Yalnız kölə olan I2C nəzarətçi həmçinin HDMI 2.0 əməliyyatları üçün SCDC-ni dəstəkləyir. SCDC üçün 8 bitlik I2C kölə ünvanı 0xA8 və 0xA9-dur. HPD hadisəsi baş verdikdə, I2C köləsi HDMI RX nüvəsinin SCDC interfeysinə və ya ondan yazma və ya oxuma əməliyyatını həyata keçirir.
Qeyd: Əgər HDMI 2b nəzərdə tutulmayıbsa, SCDC üçün bu I2.0C yalnız kölə nəzarətçi tələb olunmur. yandırsanız I2C daxil edin parametr, bu blok nüvənin içərisinə daxil ediləcək və bu səviyyədə görünməyəcəkdir.
EDID RAM Dizayn RAM 1 portlu IP nüvəsindən istifadə edərək EDID məlumatlarını saxlayır. Standart iki telli (saat və məlumat) serial avtobus protokolu (yalnız I2C nəzarətçi) CEA-861-D Uyğun E-EDID məlumat strukturunu ötürür. Bu EDID RAM E-EDID məlumatını saxlayır.
Qeyd: Əgər yandırsanız EDID RAM daxil edin parametr, bu blok nüvənin içərisinə daxil ediləcək və bu səviyyədə görünməyəcəkdir.
IOPLL IOPLL daxil olan TMDS saatı üçün RX CDR istinad saatını, keçid sürət saatını və video saatını yaradır.
• Çıxış saatı 0 (CDR istinad saatı)
• Çıxış saatı 1 (Link sürət saatı)
• Çıxış saatı 2 (Video saatı)
Qeyd: Defolt IOPLL konfiqurasiyası heç bir HDMI qətnaməsi üçün keçərli deyil. IOPLL işə salındıqdan sonra müvafiq parametrlərə yenidən konfiqurasiya edilir.
Transceiver PHY Reset Controller Transceiver PHY sıfırlama nəzarətçisi RX ötürücülərinin etibarlı işə salınmasını təmin edir. Bu nəzarətçinin sıfırlama girişi RX yenidən konfiqurasiyası ilə işə salınır və blok daxilində sıfırlama ardıcıllığına uyğun olaraq Transceiver Native PHY blokuna müvafiq analoq və rəqəmsal sıfırlama siqnalını yaradır.
RX Native PHY Xarici video mənbəyindən serial məlumatları qəbul edən sərt ötürücü blok. Verilənləri HDMI RX nüvəsinə ötürməzdən əvvəl serial məlumatları paralel məlumatlara seriyasızlaşdırır.
RX Yenidən Konfiqurasiya İdarəetmə RX ötürücüsünü 250 Mbit/s-dən 6,000 Mbit/s-ə qədər dəyişən istənilən ixtiyari keçid sürətlərində işləmək üçün idarə etmək üçün HDMI PLL ilə sürət aşkarlama sxemini həyata keçirən RX yenidən konfiqurasiya idarəetməsi.
Aşağıdakı 23-cü səhifədəki Şəkil 63-ə baxın.
IOPLL Yenidən Konfiqurasiyası IOPLL yenidən konfiqurasiya bloku Intel FPGA-larda PLL-lərin dinamik real vaxt rejimində yenidən konfiqurasiyasını asanlaşdırır. Bu blok bütün FPGA-nı yenidən konfiqurasiya etmədən real vaxt rejimində çıxış saat tezliyini və PLL bant genişliyini yeniləyir. Bu blok Intel Arria 100 cihazlarında 10 MHz tezliyində işləyir.
IOPLL yenidən konfiqurasiya məhdudiyyətinə görə, IOPLL yenidən konfiqurasiya IP generasiyası zamanı Quartus INI permit_nf_pll_reconfig_out_of_lock=on tətbiq edin.
Quartus INI tətbiq etmək üçün quartus.ini-yə “permit_nf_pll_reconfig_out_of_lock=on” daxil edin. file və yerləşdirin file Intel Quartus Prime layihə kataloqu. INI ilə Quartus Prime proqramında IOPLL yenidən konfiqurasiya blokunu (pll_hdmi_reconfig) redaktə edərkən xəbərdarlıq mesajı görməlisiniz.
Qeyd: Bu Quartus INI olmadan, IOPLL yenidən konfiqurasiya zamanı kilidi itirərsə, IOPLL yenidən konfiqurasiyası tamamlana bilməz.
PIO Paralel giriş/çıxış (PIO) bloku CPU alt sisteminə və ya ondan idarəetmə, status və sıfırlama interfeysləri kimi fəaliyyət göstərir.

Şəkil 23. Multi-Rate Reconfiguration Sequence Flow
Şəkil, giriş məlumat axını və istinad saat tezliyini qəbul edərkən və ya ötürücü kiliddən çıxarıldıqda nəzarətçinin çox sürətli yenidən konfiqurasiya ardıcıllığı axını göstərir.intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 6Cədvəl 34. HDMI TX Üst Komponentləri

Modul

Təsvir
HDMI TX nüvəsi IP nüvəsi yuxarı səviyyədən video məlumatı qəbul edir və TMDS kodlaşdırması, köməkçi məlumat kodlaşdırması, audio məlumat kodlaşdırması, video məlumat kodlaşdırması və scrambling həyata keçirir.
I2C Master I2C Sink Display Data Channel (DDC) və Status and Data Channel (SCDC) üçün istifadə olunan interfeysdir. HDMI mənbəyi Enhanced Extended Display Identification Data (E-EDID) məlumat strukturunu oxuyaraq lavabonun imkanlarını və xüsusiyyətlərini müəyyən etmək üçün DDC-dən istifadə edir.
• DDC olaraq, I2C Master HDMI RX Top-da EDID məlumatı EDID RAM-ı konfiqurasiya etmək və ya videonun işlənməsi üçün xarici yuvadan EDID oxuyur.
• SCDC olaraq, I2C master SCDC məlumat strukturunu FPGA mənbəyindən HDMI 2.0b əməliyyatı üçün xarici qəbulediciyə köçürür. məsələnample, əgər gedən məlumat axını 3,400 Mbps-dən yuxarı olarsa, Nios II prosessoru I2C master-a sink SCDC konfiqurasiya registrinin TMDS_BIT_CLOCK_RATIO və SCRAMBLER_ENABLE bitlərini 1-ə yeniləməyi əmr edir.
IOPLL IOPLL, gələn TMDS saatından keçid sürət saatını və video saatını təmin edir.
• Çıxış saatı 1 (Link sürət saatı)
• Çıxış saatı 2 (Video saatı)
Qeyd: Defolt IOPLL konfiqurasiyası heç bir HDMI qətnaməsi üçün keçərli deyil. IOPLL işə salındıqdan sonra müvafiq parametrlərə yenidən konfiqurasiya edilir.
Transceiver PHY Reset Controller Transceiver PHY sıfırlama nəzarətçisi TX ötürücülərinin etibarlı işə salınmasını təmin edir. Bu nəzarətçinin sıfırlama girişi yuxarı səviyyədən işə salınır və blok daxilində sıfırlama ardıcıllığına uyğun olaraq Transceiver Native PHY blokuna müvafiq analoq və rəqəmsal sıfırlama siqnalını yaradır.
Bu blokdan olan tx_ready çıxış siqnalı, həmçinin ötürücünün işlək vəziyyətdə olduğunu və nüvədən məlumat almağa hazır olduğunu göstərmək üçün HDMI Intel FPGA IP-yə sıfırlama siqnalı kimi fəaliyyət göstərir.
Transceiver Native PHY HDMI TX nüvəsindən paralel məlumatları qəbul edən və məlumatların ötürülməsindən seriallaşdıran sərt ötürücü blok.
Yenidən konfiqurasiya interfeysi TX Native PHY blokunda TX Native PHY və ötürücü arbitr arasında əlaqəni nümayiş etdirmək üçün aktiv edilib. TX Native PHY üçün heç bir yenidən konfiqurasiya həyata keçirilmir.
Qeyd: HDMI TX kanallararası əyilmə tələbini qarşılamaq üçün Intel Arria 10 Transceiver Native PHY parametr redaktorunda TX kanalı birləşdirmə rejimi seçimini təyin edin. PMA və PCS bağlantısı. Siz həmçinin qəbuledicinin sıfırlanması nəzarətçisindən (tx_digitalreset) rəqəmsal sıfırlama siqnalına maksimum əyilmə (set_max_skew) məhdudiyyət tələbini əlavə etməlisiniz. Intel Arria 10 Transceiver PHY İstifadəçi Təlimatı.
TX PLL Transmitter PLL bloku Transceiver Native PHY blokuna seriyalı sürətli saatı təmin edir. Bu HDMI Intel FPGA IP dizaynı üçün örnample, fPLL TX PLL kimi istifadə olunur.
IOPLL Yenidən Konfiqurasiyası IOPLL yenidən konfiqurasiya bloku Intel FPGA-larda PLL-lərin dinamik real vaxt rejimində yenidən konfiqurasiyasını asanlaşdırır. Bu blok bütün FPGA-nı yenidən konfiqurasiya etmədən real vaxt rejimində çıxış saat tezliyini və PLL bant genişliyini yeniləyir. Bu blok Intel Arria 100 cihazlarında 10 MHz tezliyində işləyir.
IOPLL yenidən konfiqurasiya məhdudiyyətinə görə, IOPLL yenidən konfiqurasiya IP generasiyası zamanı Quartus INI permit_nf_pll_reconfig_out_of_lock=on tətbiq edin.
Quartus INI tətbiq etmək üçün quartus.ini-yə “permit_nf_pll_reconfig_out_of_lock=on” daxil edin. file və yerləşdirin file Intel Quartus Prime layihə kataloqu. INI ilə Intel Quartus Prime proqramında IOPLL yenidən konfiqurasiya blokunu (pll_hdmi_reconfig) redaktə edərkən xəbərdarlıq mesajı görməlisiniz.
Qeyd: Bu Quartus INI olmadan, IOPLL yenidən konfiqurasiya zamanı kilidi itirərsə, IOPLL yenidən konfiqurasiyası tamamlana bilməz.
PIO Paralel giriş/çıxış (PIO) bloku CPU alt sisteminə və ya ondan idarəetmə, status və sıfırlama interfeysləri kimi fəaliyyət göstərir.

Cədvəl 35. Transceiver Data Rate and OversampHər TMDS Saat Tezlik Aralığı üçün ling Faktoru

TMDS Saat Tezliyi (MHz) TMDS Bit saat nisbəti Oversampling amili Transceiver Data Rate (Mbps)
85-150 1 Tətbiq edilmir 3400-6000
100-340 0 Tətbiq edilmir 1000-3400
50-100 0 5 2500-5000
35-50 0 3 1050-1500
30-35 0 4 1200-1400
25-30 0 5 1250-1500

Cədvəl 36. Yüksək Səviyyəli Ümumi Bloklar

Modul

Təsvir
Transceiver Arbiter Bu ümumi funksional blok eyni fiziki kanalda olan RX və ya TX ötürücüləri yenidən konfiqurasiya tələb etdikdə qəbuledicilərin eyni vaxtda yenidən kalibrlənməsinin qarşısını alır. Eyni vaxtda yenidən kalibrləmə eyni kanalda olan RX və TX ötürücülərinin müstəqil IP tətbiqetmələrinə təyin edildiyi tətbiqlərə təsir göstərir.
Bu ötürücü arbitr simplex TX və simplex RX-i eyni fiziki kanalda birləşdirmək üçün tövsiyə olunan qətnamənin uzadılmasıdır. Bu ötürücü arbitr həmçinin kanal daxilində sadə RX və TX ötürücülərini hədəfləyən Avalon-MM RX və TX yenidən konfiqurasiya sorğularının birləşdirilməsinə və arbitraj edilməsinə kömək edir, çünki ötürücülərin yenidən konfiqurasiya interfeysi portuna yalnız ardıcıl olaraq daxil olmaq mümkündür.
Bu dizaynda ötürücü arbitr və TX/RX Native PHY/PHY Reset Controller blokları arasında interfeys əlaqəsiample, ötürücü arbitrdən istifadə edərək istənilən İP kombinasiyası üçün tətbiq olunan ümumi rejimi nümayiş etdirir. Kanalda yalnız RX və ya TX ötürücü istifadə edildikdə ötürücü arbitr tələb olunmur.
Transceiver arbitri özünün Avalon-MM yenidən konfiqurasiya interfeysləri vasitəsilə yenidən konfiqurasiya tələb edəni müəyyən edir və müvafiq tx_reconfig_cal_busy və ya rx_reconfig_cal_busy-nin müvafiq olaraq bağlanmasını təmin edir. HDMI tətbiqi üçün yalnız RX yenidən konfiqurasiyaya başlayır. Avalon-MM yenidən konfiqurasiya sorğusunu arbitr vasitəsilə yönləndirməklə, arbitr müəyyən edir ki, yenidən konfiqurasiya sorğusu RX-dən qaynaqlanır, o, sonra tx_reconfig_cal_busy-ni təsdiqləməkdən kənarlaşdırır və rx_reconfig_cal_busy-nin təsdiq etməsinə imkan verir. Qapaq TX ötürücüsünün təsadüfən kalibrləmə rejiminə keçməsinin qarşısını alır.
Qeyd: HDMI yalnız RX yenidən konfiqurasiyasını tələb etdiyi üçün tx_reconfig_mgmt_* siqnalları bağlanır. Həmçinin, arbitr və TX Native PHY bloku arasında Avalon-MM interfeysi tələb olunmur. Bloklar, məsələn, dizaynda interfeysə təyin olunurampTX/RX Native PHY/PHY Sıfırlama Nəzarətçisinə ümumi ötürücü arbitr əlaqəsini nümayiş etdirmək üçün.
RX-TX bağlantısı • HDMI RX nüvəsindən gələn video məlumat çıxışı və sinxronizasiya siqnalları RX və TX video saat domenləri arasında DCFIFO vasitəsilə dövr edir.
• Ümumi Nəzarət Paketi (GCP), InfoFrames (AVI, VSI və AI), köməkçi məlumatlar və audio data RX və TX keçid sürəti saat domenləri üzrə DCFIFO-lar vasitəsilə dövrə.
• HDMI TX nüvəsinin köməkçi məlumat portu əks təzyiq vasitəsilə DCFIFO vasitəsilə axan köməkçi məlumatları idarə edir. Arxa təzyiq yardımçı məlumat portunda natamam köməkçi paketin olmamasını təmin edir.
• Bu blok həmçinin xarici filtrləməni həyata keçirir:
— HDMI TX əsas köməkçi məlumat portuna ötürməzdən əvvəl köməkçi məlumat axınından audio məlumatı və audio saatın bərpası paketini süzür.
Qeyd: Bu filtrləməni deaktiv etmək üçün user_pb[2] düyməsini basın. Yenidən ötürülən köməkçi məlumat axınında audio məlumatların və audio saatın bərpası paketinin təkrarlanmasının olmaması üçün bu filtrləməni aktiv edin.
— Yüksək dinamik diapazonlu (HDR) InfoFrame-i HDMI RX köməkçi məlumatından süzür və keçmişampAvalon ST multipleksoru vasitəsilə HDMI TX-in köməkçi məlumatlarına HDR InfoFrame.
CPU Alt Sistemi CPU alt sistemi SCDC və DDC nəzarətçiləri və mənbənin yenidən konfiqurasiya nəzarətçisi kimi fəaliyyət göstərir.
• Mənbə SCDC nəzarətçisində I2C master nəzarətçisi var. I2C master kontrolleri HDMI 2.0b əməliyyatı üçün SCDC məlumat strukturunu FPGA mənbəyindən xarici yuvaya köçürür. məsələnample, əgər gedən məlumat axını 6,000 Mbps-dirsə, Nios II prosessoru I2C master nəzarətçisinə sink TMDS konfiqurasiya registrinin TMDS_BIT_CLOCK_RATIO və SCRAMBLER_ENABLE bitlərini 1-ə yeniləməyi əmr edir.
• Eyni I2C master həmçinin DDC məlumat strukturunu (E-EDID) HDMI mənbəyi ilə xarici qəbuledici arasında ötürür.
• Nios II CPU HDMI mənbəyi üçün yenidən konfiqurasiya nəzarətçisi kimi çıxış edir. CPU TX-in yenidən konfiqurasiya tələb edib-etmədiyini müəyyən etmək üçün RX Yenidən Konfiqurasiya İdarəetmə modulundan dövri sürət aşkarlanmasına əsaslanır. Avalon-MM kölə tərcüməçisi Nios II prosessoru Avalon-MM master interfeysi ilə xaricdən yaradılmış HDMI mənbəyinin IOPLL və TX Native PHY-nin Avalon-MM kölə interfeysləri arasında interfeysi təmin edir.
• TX üçün yenidən konfiqurasiya ardıcıllığı axını RX ilə eynidir, yalnız PLL və qəbuledicinin yenidən konfiqurasiyası və sıfırlama ardıcıllığı ardıcıl olaraq yerinə yetirilir. 24-ci səhifədəki Şəkil 67-ə baxın.

Şəkil 24. Yenidən konfiqurasiya ardıcıllığı axını
Şəkil, I2C master və HDMI mənbəyi üçün idarəetmələri əhatə edən Nios II proqram axınını göstərir.intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 73.5. Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering
HDMI Intel FPGA IP dizaynı, məsələnample RX-TX geri dönmə sistemində HDR InfoFrame daxil edilməsinin nümayişini ehtiva edir.
HDMI Spesifikasiyasının 2.0b versiyası Dynamic Range və Mastering InfoFrame-in HDMI köməkçi axını vasitəsilə ötürülməsinə imkan verir. Nümayişdə Köməkçi Məlumatların daxil edilməsi bloku HDR daxil edilməsini dəstəkləyir. Sizə yalnız modulun siqnal siyahısı cədvəlində göstərildiyi kimi nəzərdə tutulan HDR InfoFrame paketini formatlaşdırmaq və HDR InfoFrame-in hər video kadrda bir dəfə daxil edilməsini planlaşdırmaq üçün təqdim edilmiş AUX Insertion Control modulundan istifadə etməlisiniz.
Bu keçmişdəampkonfiqurasiya ilə, daxil olan köməkçi axına artıq HDR InfoFrame daxil olduğu hallarda, axın edilmiş HDR məzmunu süzülür. Filtrləmə, ziddiyyətli HDR InfoFrames-in ötürülməsinin qarşısını alır və yalnız HDR S-də göstərilən dəyərlərin olmasını təmin edir.ample Data modulundan istifadə olunur.
Şəkil 25. Dynamic Range və Mastering InfoFrame Insertion ilə RX-TX Linki
Şəkildə RX-TX bağlantısının blok diaqramı, o cümlədən Dynamic Range və Mastering InfoFrame-in HDMI TX əsas köməkçi axınına daxil edilməsi göstərilir.
intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 8Cədvəl 37. Köməkçi verilənlərin daxil edilməsi bloku (altera_hdmi_aux_hdr) siqnalları

Siqnal İstiqamət Genişlik

Təsvir
Saat və Sıfırla
clk Giriş 1 Saat girişi. Bu saat keçid sürət saatına qoşulmalıdır.
sıfırlayın Giriş 1 Girişi sıfırlayın.
Köməkçi Paket Generatoru və Multiplekser Siqnalları
multiplexer_out_data Çıxış 72 Multiplekserdən Avalon axın çıxışı.
multiplexer_out_valid Çıxış 1
multiplexer_out_ready Çıxış 1
multiplexer_out_startofpacket Çıxış 1
multiplexer_out_endofpacket Çıxış 1
multipleksor_çıxış_kanalı Çıxış 11
çoxlayıcı_data Giriş 72 Multiplekserin In1 portuna Avalon axın girişi.
HDMI TX Video Vsync. Bu siqnal keçid sürəti saat domeninə sinxronlaşdırılmalıdır.
Əsas HDR InfoFrame-i bu siqnalın yüksələn kənarındakı köməkçi axına daxil edir.
multipleksor_in_valid Giriş 1
multipleksor_in_hazır Giriş 1
multipleksor_in_startofpacket Giriş 1
çoxlayıcı_in_endofpacket
hdmi_tx_vsync		 Giriş
Giriş		 1
1

Cədvəl 38. HDR Məlumat Modulu (altera_hdmi_hdr_infoframe) Siqnalları

Siqnal İstiqamət Genişlik

Təsvir
hb0 Çıxış 8 Dynamic Range və Mastering InfoFrame-in başlıq baytı 0: InfoFrame tip kodu.
hb1 Çıxış 8 Dinamik Aralığın 1 başlıq baytı və InfoFrame mənimsəmə: InfoFrame versiya nömrəsi.
hb2 Çıxış 8 Dinamik diapazonun başlıq baytı 2 və InfoFrame-in mənimsənilməsi: InfoFrame-in uzunluğu.
pb Giriş 224 Dynamic Range və Mastering InfoFrame məlumat baytı.

Cədvəl 39. Dinamik diapazon və InfoFrame Data Bayt Paketinin Bit Sahələrinin Mənimsənilməsi

Bit sahəsi

 Tərif

Statik Metadata Növ 1
7:0 Data Baytı 1: {5'h0, EOTF[2:0]}
15:8 Data Baytı 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 Məlumat Baytı 3: Static_Metadata_Descriptor display_primaries_x[0], LSB
31:24 Məlumat Baytı 4: Static_Metadata_Descriptor display_primaries_x[0], MSB
39:32 Məlumat Baytı 5: Static_Metadata_Descriptor display_primaries_y[0], LSB
47:40 Məlumat Baytı 6: Static_Metadata_Descriptor display_primaries_y[0], MSB
55:48 Məlumat Baytı 7: Static_Metadata_Descriptor display_primaries_x[1], LSB
63:56 Məlumat Baytı 8: Static_Metadata_Descriptor display_primaries_x[1], MSB
71:64 Məlumat Baytı 9: Static_Metadata_Descriptor display_primaries_y[1], LSB
79:72 Məlumat Baytı 10: Static_Metadata_Descriptor display_primaries_y[1], MSB
87:80 Məlumat Baytı 11: Static_Metadata_Descriptor display_primaries_x[2], LSB
95:88 Məlumat Baytı 12: Static_Metadata_Descriptor display_primaries_x[2], MSB
103:96 Məlumat Baytı 13: Static_Metadata_Descriptor display_primaries_y[2], LSB
111:104 Məlumat Baytı 14: Static_Metadata_Descriptor display_primaries_y[2], MSB
119:112 Məlumat Baytı 15: Static_Metadata_Descriptor ağ_nöqtə_x, LSB
127:120 Məlumat Baytı 16: Static_Metadata_Descriptor ağ_nöqtə_x, MSB
135:128 Məlumat Baytı 17: Static_Metadata_Descriptor ağ_nöqtə_y, LSB
143:136 Məlumat Baytı 18: Static_Metadata_Descriptor ağ_nöqtə_y, MSB
151:144 Məlumat Baytı 19: Static_Metadata_Descriptor max_display_mastering_luminance, LSB
159:152 Məlumat Baytı 20: Static_Metadata_Descriptor max_display_mastering_luminance, MSB
167:160 Məlumat Baytı 21: Static_Metadata_Descriptor min_display_mastering_luminance, LSB
175:168 Məlumat Baytı 22: Static_Metadata_Descriptor min_display_mastering_luminance, MSB
183:176 Məlumat Baytı 23: Static_Metadata_Descriptor Maksimum Məzmun İşıq Səviyyəsi, LSB
191:184 Məlumat Baytı 24: Static_Metadata_Descriptor Maksimum Məzmun İşıq Səviyyəsi, MSB
199:192 Məlumat Baytı 25: Static_Metadata_Descriptor Maksimum Çərçivə Orta İşıq Səviyyəsi, LSB
207:200 Məlumat Baytı 26: Static_Metadata_Descriptor Maksimum Çərçivə Orta İşıq Səviyyəsi, MSB
215:208 Qorunur
223:216 Qorunur

HDR Yerləşdirmə və Filtrləmə deaktiv edilir
HDR daxil edilməsini və filtrini söndürmək sizə RX-TX Retransmit dizaynında heç bir dəyişiklik etmədən mənbə köməkçi axında artıq mövcud olan HDR məzmununun təkrar ötürülməsini yoxlamağa imkan verir.ample.
HDR InfoFrame-in daxil edilməsini və filtrlənməsini söndürmək üçün:

  1. rxtx_link.v-də block_ext_hdr_infoframe-i 1'b0-a təyin edin file HDR InfoFrame-in köməkçi axından filtrlənməsinin qarşısını almaq üçün.
  2. altera_hdmi_aux_hdr.v-də avalon_st_multiplexer instansiyasının multiplexer_in0_validini təyin edin. file Köməkçi Paket Generatorunun əlavə HDR InfoFrame formalaşdırmasının və TX Köməkçi axınına daxil etməsinin qarşısını almaq üçün 1'b0-a qədər.

3.6. Saat sxemi
Saat sxemi HDMI Intel FPGA IP dizaynında saat domenlərini təsvir edirample.
Şəkil 26. HDMI Intel FPGA IP Design ExampSaat sxemi (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 9Şəkil 27. HDMI Intel FPGA IP Design ExampSaat sxemi (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 10Cədvəl 40. Saatlama sxemi siqnalları

Saat Dizaynda Siqnal Adı

Təsvir
TX IOPLL/TX PLL İstinad Saatı 1 hdmi_clk_in TX IOPLL və TX PLL-ə istinad saatı. Saat tezliyi HDMI TX TMDS saat kanalından gözlənilən TMDS saat tezliyi ilə eynidir.
Bu HDMI Intel FPGA IP dizaynı üçün örnample, bu saat nümayiş məqsədi ilə RX TMDS saatına qoşulmuşdur. Tətbiqinizdə daha yaxşı titrəmə performansı üçün proqramlaşdırıla bilən osilatordan TMDS saat tezliyi ilə xüsusi saat təmin etməlisiniz.
Qeyd: Transceiver RX pinindən TX PLL istinad saatı kimi istifadə etməyin. HDMI TX refclk-i RX pininə yerləşdirsəniz, dizaynınız uyğun gəlməyəcək.
TX Transceiver Clock Out tx_clk Transceiverdən saat söndürülməsi bərpa edildi və tezlik məlumat sürətindən və saat başına simvollardan asılı olaraq dəyişir.
TX qəbuledicisinin saatdan çıxma tezliyi = Transceiver məlumat sürəti/ (Hər saat üçün simvol*10)
TX PLL seriyalı saat tx_bonding_saatları TX PLL tərəfindən yaradılan seriyalı sürətli saat. Saat tezliyi məlumat sürətinə əsasən təyin olunur.
TX/RX Link Sürət Saatı ls_clk Bağlantı sürət saatı. Bağlantı sürətinin saat tezliyi gözlənilən TMDS takt tezliyindən asılıdırampling faktoru, hər saat üçün simvollar və TMDS bit saat nisbəti.
TMDS Bit Saat nisbəti Bağlantı Sürət Saat Tezliyi
0 TMDS saat tezliyi/ Saat başına simvol
1 TMDS saat tezliyi *4 / Saat üçün simvol
TX/RX Video Saat vid_clk Video məlumat saatı. Video məlumat saatının tezliyi rəng dərinliyinə əsaslanan TX keçid sürət saatından əldə edilir.
TMDS Bit Saat nisbəti Video Data Saat Tezliyi
0 TMDS saatı/ Saat başına simvol/ Rəng dərinliyi faktoru
1 TMDS saatı *4 / Hər saat üçün simvol/ Rəng dərinliyi faktoru
Rəng başına bit Rəng Dərinliyi Faktoru
8 1
10 1.25
12 1.5
16 2.0
RX TMDS saatı tmds_clk_in HDMI RX-dən TMDS saat kanalı və IOPLL-ə istinad saatına qoşulur.
RX CDR İstinad Saatı 0 /TX PLL İstinad Saatı 0 fr_clk RX CDR və TX PLL-ə pulsuz işləyən istinad saatı. Bu saat gücün kalibrlənməsi üçün tələb olunur.
RX CDR İstinad Saatı 1 iopll_outclk0 RX ötürücüsünün RX CDR-ə istinad saatı.
Data Rate RX Referans Saat Tezliyi
Məlumat sürəti <1 Gbps 5 × TMDS saat tezliyi
1 Gbps< Məlumat sürəti

<3.4 Gbit/s

 TMDS saat tezliyi
Məlumat sürəti >3.4 Gbps 4 × TMDS saat tezliyi
• Data Rate <1 Gbps: Overs üçünampqəbuledicinin minimum məlumat sürəti tələbini qarşılamaq üçün.
• Data Rate >3.4 Gbps: Transceiver məlumat sürətinin saat nisbətini 1/40 səviyyəsində saxlamaq üçün TMDS bit sürətinin saat nisbətinə 1/10 nisbətini kompensasiya etmək.
Qeyd: Transceiver RX pinini CDR istinad saatı kimi istifadə etməyin. HDMI RX refclk-i RX pininə yerləşdirsəniz, dizaynınız uyğun gəlməyəcək.
RX Transceiver Clock Out rx_clk Transceiverdən saat söndürülməsi bərpa edildi və tezlik məlumat sürətindən və saat başına simvollardan asılı olaraq dəyişir.

RX ötürücüsünün işləmə tezliyi = Transceiver məlumat sürəti/ (Saat üçün simvol*10)
İdarəetmə saatı mgmt_clk Bu komponentlər üçün pulsuz işləyən 100 MHz saat:
• Yenidən konfiqurasiya üçün Avalon-MM interfeysləri
— Tezlik diapazonu tələbi 100–125 MHz arasındadır.
•, qəbuledicinin sıfırlanması ardıcıllığı üçün PHY sıfırlama nəzarətçisi
— Tezlik diapazonu tələbi 1-500 MHz arasındadır.
• IOPLL Yenidən Konfiqurasiyası
— Maksimum takt tezliyi 100 MHz-dir.
• İdarəetmə üçün RX Yenidən Konfiqurasiyası
• CPU
• I2C Master
I2C Saatı i2c_clk I100C qulunu, SCDC HDMI RX nüvəsində qeydiyyatdan keçirən və EDID RAM-da işləyən 2 MHz takt girişi.

Əlaqədar Məlumat

  • Transceiver RX Pinindən CDR Referans Saatı kimi istifadə
  • Transceiver RX Pinindən TX PLL Referans Saatı kimi istifadə

3.7. İnterfeys siqnalları
Cədvəllərdə HDMI Intel FPGA IP dizaynı üçün siqnallar verilmişdirample.
Cədvəl 41. Ən yüksək səviyyəli siqnallar

Siqnal İstiqamət Genişlik

Təsvir
Bortda Osilator Siqnalı
clk_fpga_b3_p Giriş 1 Əsas istinad saatı üçün 100 MHz pulsuz işləyən saat
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition) Giriş 1 Transceiver istinad saatı üçün 625 MHz pulsuz işləyən saat; bu saat istənilən tezlikdə ola bilər
İstifadəçi Push Buttons və LED
user_pb Giriş 1 HDMI Intel FPGA IP dizayn funksionallığını idarə etmək üçün düyməni basın
cpu_resetn Giriş 1 Qlobal sıfırlama
user_led_g Çıxış 4 Yaşıl LED displey
LED funksiyaları haqqında ətraflı məlumat üçün 89-cu səhifədəki Hardware Setup-a baxın.
user_led_r Çıxış 4 Qırmızı LED displey
LED funksiyaları haqqında ətraflı məlumat üçün 89-cu səhifədəki Hardware Setup-a baxın.
FMC Port B-də HDMI FMC Qız Kartı Sancaqları
fmcb_gbtclk_m2c_p_0 Giriş 1 HDMI RX TMDS saatı
fmcb_dp_m2c_p Giriş 3 HDMI RX qırmızı, yaşıl və mavi məlumat kanalları
• Bitec qızı kartının təftişi 11
— [0]: RX TMDS Kanal 1 (Yaşıl)
— [1]: RX TMDS Kanal 2 (Qırmızı)
— [2]: RX TMDS Kanal 0 (Mavi)
• Bitec qızı kart revizyonu 4 və ya 6
— [0]: RX TMDS Kanal 1 (Yaşıl)— tərs polarite
— [1]: RX TMDS Kanal 0 (Mavi)— tərs polarite
— [2]: RX TMDS Kanal 2 (Qırmızı)— tərs polarite
fmcb_dp_c2m_p Çıxış 4 HDMI TX saatı, qırmızı, yaşıl və mavi məlumat kanalları
• Bitec qızı kartının təftişi 11
— [0]: TX TMDS Kanal 2 (Qırmızı)
— [1]: TX TMDS Kanal 1 (Yaşıl)
— [2]: TX TMDS Kanal 0 (Mavi)
— [3]: TX TMDS Saat Kanalı
• Bitec qızı kartının təftişi 4 və ya 6
— [0]: TX TMDS Saat Kanalı
— [1]: TX TMDS Kanal 0 (Mavi)
— [2]: TX TMDS Kanal 1 (Yaşıl)
— [3]: TX TMDS Kanal 2 (Qırmızı)
fmcb_la_rx_p_9 Giriş 1 HDMI RX +5V güc təyini
fmcb_la_rx_p_8 Giriş 1 HDMI RX isti plug aşkar
fmcb_la_rx_n_8 Giriş 1 DDC və SCDC üçün HDMI RX I2C SDA
fmcb_la_tx_p_10 Giriş 1 DDC və SCDC üçün HDMI RX I2C SCL
fmcb_la_tx_p_12 Giriş 1 HDMI TX isti plug aşkar
fmcb_la_tx_n_12 Giriş 1 DDC və SCDC üçün HDMI I2C SDA
fmcb_la_rx_p_10 Giriş 1 DDC və SCDC üçün HDMI I2C SCL
fmcb_la_tx_p_11 Giriş 1 Yenidən idarəetmə üçün HDMI I2C SDA
fmcb_la_rx_n_9 Giriş 1 Yenidən sürücüyə nəzarət üçün HDMI I2C SCL

Cədvəl 42. HDMI RX Yüksək Səviyyə Siqnalları

Siqnal İstiqamət Genişlik

Təsvir
Saat və Siqnalları Sıfırla
mgmt_clk Giriş 1 Sistem saatı girişi (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition) Giriş 1 Əsas ötürücü istinad saatı üçün pulsuz işləyən saat (625 MHz). Bu saat enerjinin işə salınması zamanı qəbuledicinin kalibrlənməsi üçün tələb olunur. Bu saat istənilən tezlikdə ola bilər.
sıfırlayın Giriş 1 Sistem sıfırlama girişi

Siqnal

 İstiqamət Genişlik

Təsvir
Saat və Siqnalları Sıfırla
reset_xcvr_powerup (Intel Quartus Prime Pro Edition) Giriş 1 Transceiver sıfırlama girişi. Bu siqnal işəsalma vəziyyətində istinad saatlarının dəyişdirilməsi (sərbəst işləyən saatdan TMDS saatına) zamanı təsdiqlənir.
tmds_clk_in Giriş 1 HDMI RX TMDS saatı
i2c_clk Giriş 1 DDC və SCDC interfeysi üçün saat girişi
vid_clk_out Çıxış 1 Video saat çıxışı
ls_clk_out Çıxış 1 Link sürət saatı çıxışı
sys_init Çıxış 1 Sistemi işə saldıqdan sonra sistemi yenidən qurmaq üçün sistemin işə salınması
RX Transceiver və IOPLL Siqnalları
rx_serial_data Giriş 3 RX Native PHY-ə HDMI seriya məlumatı
gxb_rx_ready Çıxış 1 RX Native PHY hazır olduğunu göstərir
gxb_rx_cal_busy_out Çıxış 3 RX Native PHY kalibrləmə ötürücü arbitrlə məşğuldur
gxb_rx_cal_busy_in Giriş 3 Transceiver arbitrindən RX Native PHY-ə kalibrləmə məşğul siqnalı
iopll_locked Çıxış 1 IOPLL-nin kilidləndiyini göstərin
gxb_reconfig_write Giriş 3 Transceiverin yenidən konfiqurasiyası Avalon-MM interfeysi RX Native PHY-dən ötürücü arbitrinə qədər
gxb_reconfig_read Giriş 3
gxb_reconfig_address Giriş 30
gxb_reconfig_writedata Giriş 96
gxb_reconfig_readdata Çıxış 96
gxb_reconfig_waitrequest Çıxış 3
RX Yenidən Konfiqurasiya İdarəetmə
rx_reconfig_en Çıxış 1 RX Yenidən Konfiqurasiyası siqnalı aktivləşdirir
ölçü Çıxış 24 HDMI RX TMDS saat tezliyinin ölçülməsi (10 ms-də)
ölçü_valid Çıxış 1 Ölçmə siqnalının etibarlı olduğunu göstərir
os Çıxış 1 Oversampling amili:
• 0: Aşırılıq yoxdurampling
• 1: 5× üstampling
reconfig_mgmt_write Çıxış 1 RX-in yenidən konfiqurasiyasının idarə edilməsi Avalon ötürücü arbitr üçün yaddaşa uyğunlaşdırılmış interfeys
reconfig_mgmt_read Çıxış 1
reconfig_mgmt_address Çıxış 12
reconfig_mgmt_writedata Çıxış 32
reconfig_mgmt_readdata Giriş 32
reconfig_mgmt_waitrequest Giriş 1
HDMI RX əsas siqnalları
TMDS_Bit_clock_Ratio Çıxış 1 SCDC registr interfeysləri
audio_de Çıxış 1 HDMI RX əsas audio interfeysləri
Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Sink İnterfeysləri bölməsinə baxın.
audio_data Çıxış 256
audio_info_ai Çıxış 48
audio_N Çıxış 20
audio_CTS Çıxış 20
audio_metadata Çıxış 165
audio_format Çıxış 5
aux_pkt_data Çıxış 72 HDMI RX nüvəli köməkçi interfeyslər
Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Sink İnterfeysləri bölməsinə baxın.
aux_pkt_addr Çıxış 6
aux_pkt_wr Çıxış 1
aux_data Çıxış 72
aux_sop Çıxış 1
aux_eop Çıxış 1
aux_valid Çıxış 1
aux_error Çıxış 1
gcp Çıxış 6 HDMI RX əsas yan zolaq siqnalları
Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Sink İnterfeysləri bölməsinə baxın.
info_avi Çıxış 112
info_vsi Çıxış 61
colordepth_mgmt_sync Çıxış 2
vid_data Çıxış N*48 HDMI RX əsas video portları
Qeyd: N = saat başına simvollar
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
vid_vsync Çıxış N
vid_hsync Çıxış N
vid_de Çıxış N
rejimi Çıxış 1 HDMI RX əsas nəzarət və status portları
Qeyd: N = saat başına simvollar
-a istinad edin Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
ctrl Çıxış N*6
kilidli Çıxış 3
vid_lock Çıxış 1
5v_gücdə Giriş 1 HDMI RX 5V aşkarlama və qaynar tıxac aşkarlama bölməsinə baxın Sink interfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
hdmi_rx_hpd_n Giriş 1
hdmi_rx_i2c_sda Giriş 1 HDMI RX DDC və SCDC interfeysi
hdmi_rx_i2c_scl Giriş 1
RX EDID RAM siqnalları
edid_ram_access Giriş 1 HDMI RX EDID RAM giriş interfeysi.
EDID RAM-dan yazmaq və ya oxumaq istədiyiniz zaman edid_ram_access-i təsdiq edin, əks halda bu siqnal aşağı səviyyədə saxlanılmalıdır.
edid_ram_ünvanı Giriş 8
edid_ram_write Giriş 1
edid_ram_oxu Giriş 1
edid_ram_readdata Çıxış 8
edid_ram_writedata Giriş 8
edid_ram_waitrequest Çıxış 1

Cədvəl 43. HDMI TX Yüksək Səviyyə Siqnalları

Siqnal İstiqamət Genişlik Təsvir
Saat və Siqnalları Sıfırla
mgmt_clk Giriş 1 Sistem saatı girişi (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition) Giriş 1 Əsas ötürücü istinad saatı üçün pulsuz işləyən saat (625 MHz). Bu saat enerjinin işə salınması zamanı qəbuledicinin kalibrlənməsi üçün tələb olunur. Bu saat istənilən tezlikdə ola bilər.
sıfırlayın Giriş 1 Sistem sıfırlama girişi
hdmi_clk_in Giriş 1 TX IOPLL və TX PLL-ə istinad saatı. Saat tezliyi TMDS saat tezliyi ilə eynidir.
vid_clk_out Çıxış 1 Video saat çıxışı
ls_clk_out Çıxış 1 Link sürət saatı çıxışı
sys_init Çıxış 1 Sistemi işə saldıqdan sonra sistemi yenidən qurmaq üçün sistemin işə salınması
reset_xcvr Giriş 1 TX qəbuledicisinə sıfırlayın
reset_pll Giriş 1 IOPLL və TX PLL-ə sıfırlayın
reset_pll_reconfig Çıxış 1 PLL yenidən konfiqurasiyasına sıfırlayın
TX Transceiver və IOPLL Siqnalları
tx_serial_data Çıxış 4 TX Native PHY-dən HDMI seriya məlumatları
gxb_tx_ready Çıxış 1 TX Native PHY-nin hazır olduğunu göstərir
gxb_tx_cal_busy_out Çıxış 4 Transceiver arbitrinə TX Native PHY kalibrləmə məşğul siqnalı
gxb_tx_cal_busy_in Giriş 4 Transceiver arbitrindən TX Native PHY-ə kalibrləmə məşğul siqnalı
TX Transceiver və IOPLL Siqnalları
iopll_locked Çıxış 1 IOPLL-nin kilidləndiyini göstərin
txpll_locked Çıxış 1 TX PLL-nin kilidləndiyini göstərin
gxb_reconfig_write Giriş 4 Transceiverin yenidən konfiqurasiyası TX Native PHY-dən ötürücü arbitrinə qədər Avalon yaddaş xəritəli interfeysi
gxb_reconfig_read Giriş 4
gxb_reconfig_address Giriş 40
gxb_reconfig_writedata Giriş 128
gxb_reconfig_readdata Çıxış 128
gxb_reconfig_waitrequest Çıxış 4
TX IOPLL və TX PLL Yenidən Konfiqurasiya Siqnalları
pll_reconfig_write/tx_pll_reconfig_write Giriş 1 TX IOPLL/TX PLL yenidən konfiqurasiyası Avalon yaddaşa uyğunlaşdırılmış interfeyslər
pll_reconfig_read/ tx_pll_reconfig_read Giriş 1
pll_reconfig_address/ tx_pll_reconfig_address Giriş 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata Giriş 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata Çıxış 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest Çıxış 1
os Giriş 2 Oversampling amili:
• 0: Aşırılıq yoxdurampling
• 1: 3× üstampling
• 2: 4× üstampling
• 3: 5× üstampling
ölçü Giriş 24 Ötürücü video rezolyusiyasının TMDS saat tezliyini göstərir.
HDMI TX əsas siqnalları
ctrl Giriş 6*N HDMI TX əsas idarəetmə interfeysləri
Qeyd: N = Saat başına simvollar
-də Mənbə İnterfeysləri bölməsinə baxın HDMI Əlavə məlumat üçün Intel FPGA IP İstifadəçi Təlimatı.
rejimi Giriş 1
TMDS_Bit_clock_Ratio Giriş 1 SCDC registr interfeysləri

Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Mənbə İnterfeysləri bölməsinə baxın.
Scrambler_Enable Giriş 1
audio_de Giriş 1 HDMI TX əsas audio interfeysləri

-a istinad edin Mənbə İnterfeysləri bölməsində HDMI Intel FPGA IP İstifadəçi Təlimatı əlavə məlumat üçün.
audio_səssiz Giriş 1
audio_data Giriş 256
davam etdi...
HDMI TX əsas siqnalları
audio_info_ai Giriş 49
audio_N Giriş 22
audio_CTS Giriş 22
audio_metadata Giriş 166
audio_format Giriş 5
i2c_master_write Giriş 1 TX I2C master Avalon yaddaş xəritəli interfeysi TX nüvəsindəki I2C master ilə.
Qeyd: Bu siqnallar yalnız siz yandırdığınız zaman mövcuddur I2C daxil edin parametr.
i2c_master_read Giriş 1
i2c_master_ünvanı Giriş 4
i2c_master_writeddata Giriş 32
i2c_master_readdata Çıxış 32
aux_hazır Çıxış 1 HDMI TX əsas köməkçi interfeyslər

Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Mənbə İnterfeysləri bölməsinə baxın.
aux_data Giriş 72
aux_sop Giriş 1
aux_eop Giriş 1
aux_valid Giriş 1
gcp Giriş 6 HDMI TX əsas yan zolaq siqnalları
Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Mənbə İnterfeysləri bölməsinə baxın.
info_avi Giriş 113
info_vsi Giriş 62
vid_data Giriş N*48 HDMI TX əsas video portları
Qeyd: N = saat başına simvollar
Ətraflı məlumat üçün HDMI Intel FPGA IP İstifadəçi Təlimatında Mənbə İnterfeysləri bölməsinə baxın.
vid_vsync Giriş N
vid_hsync Giriş N
vid_de Giriş N
I2C və İsti Plug Algılama Siqnalları
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition)
Qeyd: Açdığınız zaman I2C daxil edin parametr, bu siqnal TX nüvəsinə yerləşdirilir və bu səviyyədə görünməyəcəkdir.		 Çıxış 1 I2C Master Avalon yaddaş xəritəli interfeyslər
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition)
Qeyd: Açdığınız zaman I2C daxil edin parametr, bu siqnal TX nüvəsinə yerləşdirilir və bu səviyyədə görünməyəcəkdir.		 Çıxış 1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition)
Qeyd: Açdığınız zaman I2C daxil edin parametr, bu siqnal TX nüvəsinə yerləşdirilir və bu səviyyədə görünməyəcəkdir.		 Giriş 1
davam etdi...
I2C və İsti Plug Algılama Siqnalları
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition)
Qeyd: Açdığınız zaman I2C daxil edin parametr, bu siqnal TX nüvəsinə yerləşdirilir və bu səviyyədə görünməyəcəkdir.		 Giriş 1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition) Çıxış 1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition) Çıxış 1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition) Giriş 1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition) Giriş 1
hdmi_tx_i2c_sda Giriş 1 HDMI TX DDC və SCDC interfeysləri
hdmi_tx_i2c_scl Giriş 1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition) Giriş 1 Bitec Daughter Card Revision 2 TI11 Control üçün I181C interfeysi
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) Giriş 1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition) Giriş 1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition) Giriş 1
tx_i2c_avalon_waitrequest Çıxış 1 I2C master-in Avalon yaddaş xəritəli interfeysləri
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) Giriş 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) Giriş 8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) Çıxış 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) Giriş 1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition) Giriş 1
tx_i2c_irq (Intel Quartus Prime Standard Edition) Çıxış 1
tx_ti_i2c_avalon_waitrequest

(Intel Quartus Prime Standard Edition)

 Çıxış 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) Giriş 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) Giriş 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) Çıxış 8
davam etdi...
I2C və İsti Plug Algılama Siqnalları
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) Giriş 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) Giriş 1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition) Çıxış 1
hdmi_tx_hpd_n Giriş 1 HDMI TX hotplug interfeysləri aşkar edir
tx_hpd_ack Giriş 1
tx_hpd_req Çıxış 1

Cədvəl 44. Transceiver Arbiter Siqnalları

Siqnal İstiqamət Genişlik Təsvir
clk Giriş 1 Yenidən konfiqurasiya saatı. Bu saat yenidən konfiqurasiya idarəetmə blokları ilə eyni saatı paylaşmalıdır.
sıfırlayın Giriş 1 Siqnalın sıfırlanması. Bu sıfırlama eyni sıfırlamanı yenidən konfiqurasiya idarəetmə blokları ilə paylaşmalıdır.
rx_rcfg_en Giriş 1 RX yenidən konfiqurasiyasını aktivləşdirmə siqnalı
tx_rcfg_en Giriş 1 TX yenidən konfiqurasiyasını aktivləşdirmə siqnalı
rx_rcfg_ch Giriş 2 RX nüvəsində hansı kanalın yenidən konfiqurasiya olunacağını göstərir. Bu siqnal həmişə etibarlı olaraq qalmalıdır.
tx_rcfg_ch Giriş 2 TX nüvəsində hansı kanalın yenidən konfiqurasiya olunacağını göstərir. Bu siqnal həmişə etibarlı olaraq qalmalıdır.
rx_reconfig_mgmt_write Giriş 1 RX yenidən konfiqurasiya idarəetməsindən Avalon-MM interfeyslərinin yenidən konfiqurasiyası
rx_reconfig_mgmt_read Giriş 1
rx_reconfig_mgmt_ünvanı Giriş 10
rx_reconfig_mgmt_writedata Giriş 32
rx_reconfig_mgmt_readdata Çıxış 32
rx_reconfig_mgmt_waitrequest Çıxış 1
tx_reconfig_mgmt_write Giriş 1 TX yenidən konfiqurasiya idarəetməsindən Avalon-MM interfeyslərinin yenidən konfiqurasiyası
tx_reconfig_mgmt_read Giriş 1
tx_reconfig_mgmt_ünvanı Giriş 10
tx_reconfig_mgmt_writedata Giriş 32
tx_reconfig_mgmt_readdata Çıxış 32
tx_reconfig_mgmt_waitrequest Çıxış 1
reconfig_write Çıxış 1 Transceiverə Avalon-MM interfeyslərinin yenidən konfiqurasiyası
yenidən konfiqurasiya_oxu Çıxış 1
davam etdi...
Siqnal İstiqamət Genişlik Təsvir
yenidən konfiqurasiya_ünvanı Çıxış 10
reconfig_writedata Çıxış 32
rx_reconfig_readdata Giriş 32
rx_reconfig_waitrequest Giriş 1
tx_reconfig_readdata Giriş 1
tx_reconfig_waitrequest Giriş 1
rx_cal_busy Giriş 1 RX ötürücüdən kalibrləmə statusu siqnalı
tx_cal_busy Giriş 1 TX qəbuledicisindən kalibrləmə statusu siqnalı
rx_reconfig_cal_busy Çıxış 1 RX ötürücü PHY sıfırlama nəzarətinə kalibrləmə statusu siqnalı
tx_reconfig_cal_busy Çıxış 1 TX ötürücü PHY sıfırlama nəzarətindən kalibrləmə statusu siqnalı

Cədvəl 45. RX-TX Bağlantı Siqnalları

Siqnal İstiqamət Genişlik Təsvir
sıfırlayın Giriş 1 Video/audio/köməkçi/yan zolaqlar FIFO buferinə sıfırlayın.
hdmi_tx_ls_clk Giriş 1 HDMI TX keçid sürət saatı
hdmi_rx_ls_clk Giriş 1 HDMI RX keçid sürət saatı
hdmi_tx_vid_clk Giriş 1 HDMI TX video saat
hdmi_rx_vid_clk Giriş 1 HDMI RX video saat
hdmi_rx_locked Giriş 3 HDMI RX kilidli statusunu göstərir
hdmi_rx_de Giriş N HDMI RX video interfeysləri
Qeyd: N = saat başına simvollar
hdmi_rx_hsync Giriş N
hdmi_rx_vsync Giriş N
hdmi_rx_data Giriş N*48
rx_audio_format Giriş 5 HDMI RX audio interfeysləri
rx_audio_metadata Giriş 165
rx_audio_info_ai Giriş 48
rx_audio_CTS Giriş 20
rx_audio_N Giriş 20
rx_audio_de Giriş 1
rx_audio_data Giriş 256
rx_gcp Giriş 6 HDMI RX yan zolaq interfeysləri
rx_info_avi Giriş 112
rx_info_vsi Giriş 61
davam etdi...
Siqnal İstiqamət Genişlik Təsvir
rx_aux_eop Giriş 1 HDMI RX köməkçi interfeysləri
rx_aux_sop Giriş 1
rx_aux_valid Giriş 1
rx_aux_data Giriş 72
hdmi_tx_de Çıxış N HDMI TX video interfeysləri

Qeyd: N = saat başına simvollar
hdmi_tx_hsync Çıxış N
hdmi_tx_vsync Çıxış N
hdmi_tx_data Çıxış N*48
tx_audio_format Çıxış 5 HDMI TX audio interfeysləri
tx_audio_metadata Çıxış 165
tx_audio_info_ai Çıxış 48
tx_audio_CTS Çıxış 20
tx_audio_N Çıxış 20
tx_audio_de Çıxış 1
tx_audio_data Çıxış 256
tx_gcp Çıxış 6 HDMI TX yan zolaq interfeysləri
tx_info_avi Çıxış 112
tx_info_vsi Çıxış 61
tx_aux_eop Çıxış 1 HDMI TX köməkçi interfeysləri
tx_aux_sop Çıxış 1
tx_aux_valid Çıxış 1
tx_aux_data Çıxış 72
tx_aux_ready Çıxış 1

Cədvəl 46. Platformanın konstruktor sisteminin siqnalları

Siqnal İstiqamət Genişlik Təsvir
cpu_clk (Intel Quartus Prime Standard Edition) Giriş 1 CPU saatı
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition) Giriş 1 CPU sıfırlama
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export Giriş 1 TMDS bit saat nisbəti
ölçü_pio_xarici_bağlantı_eksport Giriş 24 Gözlənilən TMDS saat tezliyi
davam etdi...
Siqnal İstiqamət Genişlik Təsvir
ölçü_valid_pio_external_connection_export t Giriş 1 Ölçü PIO-nun etibarlı olduğunu göstərir
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) Giriş 1 I2C Master interfeysləri
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) Giriş 1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) Çıxış 1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) Çıxış 1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) Giriş 1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) Giriş 1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) Çıxış 1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) Çıxış 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_ünvanı (Intel Quartus Prime Pro Edition) Çıxış 3 DDC və SCDC üçün I2C Master Avalon yaddaş xəritəli interfeyslər
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) Çıxış 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) Giriş 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) Çıxış 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) Giriş 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) Çıxış 1
oc_i2c_master_ti_avalon_anti_slave_ünvanı (Intel Quartus Prime Standard Edition) Çıxış 3 Bitec əlavə kartı revision 2, T11 nəzarəti üçün I1181C Master Avalon yaddaş xəritəli interfeyslər
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) Çıxış 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) Giriş 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) Çıxış 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ (Intel Quartus Prime Standard Edition) Giriş 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) Çıxış 1
davam etdi...
Siqnal İstiqamət Genişlik Təsvir
edid_ram_access_pio_external_connection_exp or Çıxış 1 EDID RAM giriş interfeysləri.
RX yuxarısındakı EDID RAM-a yazmaq və ya ondan oxumaq istədiyiniz zaman edid_ram_access_pio_ external_connection_ ixracını təsdiq edin. Platform Designer-də EDID RAM girişi Avalon-MM qulunu ən yüksək səviyyəli RX modullarında EDID RAM interfeysinə qoşun.
edid_ram_slave_translator_ünvanı Çıxış 8
edid_ram_slave_translator_write Çıxış 1
edid_ram_slave_translator_read Çıxış 1
edid_ram_slave_translator_readdata Giriş 8
edid_ram_slave_translator_writedata Çıxış 8
edid_ram_slave_translator_waitrequest Giriş 1
powerup_cal_done_export (Intel Quartus Prime Pro Edition) Giriş 1 RX PMA Yenidən Konfiqurasiya Avalon yaddaş xəritəli interfeyslər
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition) Giriş 1
rx_pma_ch_export (Intel Quartus Prime Pro Edition) Çıxış 2
rx_pma_rcfg_mgmt_ünvanı (Intel Quartus Prime Pro Edition) Çıxış 12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition) Çıxış 1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition) Çıxış 1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition) Giriş 32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition) Çıxış 32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition) Giriş 1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition) Giriş 1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition) Çıxış 1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition) Çıxış 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla və_waitrequest Giriş 1 TX PLL Yenidən Konfiqurasiya Avalon yaddaş xəritəli interfeyslər
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata Çıxış 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_ünvanı Çıxış 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla və_yaz Çıxış 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla və_oxumaq Çıxış 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla və_readdata Giriş 32
davam etdi...
Siqnal İstiqamət Genişlik Təsvir
tx_pll_waitrequest_pio_external_connection_ ixracı Giriş 1 TX PLL gözləmə sorğusu
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_ünvanı Çıxış 12 TX PMA Yenidən Konfiqurasiya Avalon yaddaş xəritəli interfeyslər
tx_pma_rcfg_mgmt_translator_avalon_anti_sla və_yazın Çıxış 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla və_oxumaq Çıxış 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla və_readdata Giriş 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata Çıxış 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla və_waitrequest Giriş 1
tx_pma_waitrequest_pio_external_connection_ ixracı Giriş 1 TX PMA gözləmə sorğusu
tx_pma_cal_busy_pio_external_connection_exp ort Giriş 1 TX PMA Yenidən Kalibrləmə Məşğul
tx_pma_ch_export Çıxış 2 TX PMA Kanalları
tx_rcfg_en_pio_external_connection_export Çıxış 1 TX PMA Yenidən Konfiqurasiyasını Aktivləşdirin
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata Çıxış 32 TX IOPLL Yenidən Konfiqurasiya Avalon yaddaş xəritəli interfeyslər
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata Giriş 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest Giriş 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_ünvanı Çıxış 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write Çıxış 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read Çıxış 1
tx_os_pio_external_connection_export Çıxış 2 Oversampling amili:
• 0: Aşırılıq yoxdurampling
• 1: 3× üstampling
• 2: 4× üstampling
• 3: 5× üstampling
tx_rst_pll_pio_external_connection_export Çıxış 1 IOPLL və TX PLL-ə sıfırlayın
tx_rst_xcvr_pio_external_connection_export Çıxış 1 TX Native PHY-ə sıfırlayın
wd_timer_resetrequest_reset Çıxış 1 Watchdog timer sıfırlanır
color_depth_pio_external_connection_export Giriş 2 Rəng dərinliyi
tx_hpd_ack_pio_external_connection_export Çıxış 1 TX hotplug üçün əl sıxışmasını aşkar edin
tx_hpd_req_pio_external_connection_export Giriş 1

3.8. Dizayn RTL Parametrləri
Dizaynı fərdiləşdirmək üçün HDMI TX və RX Top RTL parametrlərindən istifadə edinample.
Dizayn parametrlərinin əksəriyyəti Design Ex-də mövcuddurampHDMI Intel FPGA IP parametr redaktorunun nişanı. Siz hələ də köhnə dizaynı dəyişə bilərsinizample siz ayarlar
RTL parametrləri vasitəsilə parametr redaktorunda hazırlanmışdır.

Cədvəl 47. HDMI RX Üst Parametrləri

Parametr Dəyər Təsvir
SUPPORT_DEEP_COLOR • 0: Dərin rəng yoxdur
• 1: Tünd rəng		 Nüvənin dərin rəng formatlarını kodlaya biləcəyini müəyyən edir.
DƏSTƏK_YARDIMCI • 0: AUX yoxdur
• 1: AUX		 Köməkçi kanal kodlaşdırmasının daxil olub-olmadığını müəyyən edir.
SİMBOLS_HER_SAAT 8 Intel Arria 8 cihazları üçün saat başına 10 simvolu dəstəkləyir.
SUPPORT_AUDIO • 0: Audio yoxdur
• 1: Audio		 Nüvənin səsi kodlaya biləcəyini müəyyən edir.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition) 8 (Varsayılan dəyər) EDID RAM ölçüsünün 2-ci əsasını qeyd edin.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI əlavə kartını hədəf almır
• 4: Bitec HDMI əlavə kartı revision 4-ü dəstəkləyir
• 6: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 6
•11: Bitec HDMI əlavə kartı revision 11 (defolt) hədəflənir		 İstifadə olunan Bitec HDMI əlavə kartının təftişini müəyyən edir. Revizyonu dəyişdirdiyiniz zaman dizayn Bitec HDMI əlavə kartı tələblərinə uyğun olaraq ötürücü kanalları dəyişdirə və polariteyi tərsinə çevirə bilər. BITEC_DAUGHTER_CARD_REV parametrini 0-a təyin etsəniz, dizayn ötürücü kanallarda və polaritedə heç bir dəyişiklik etmir.
POLARITY_INVERSION • 0: Qütblülüyün ters çevrilməsi
• 1: Qütbləri tərsinə çevirməyin		 Giriş məlumatının hər bitinin dəyərini çevirmək üçün bu parametri 1-ə təyin edin. Bu parametrin 1-ə təyin edilməsi RX ötürücüsünün rx_polinv portuna 4'b1111 təyin edir.

Cədvəl 48. HDMI TX Üst Parametrləri

Parametr Dəyər Təsvir
USE_FPLL 1 Yalnız Intel Cyclone® 10 GX cihazları üçün TX PLL kimi fPLL-i dəstəkləyir. Həmişə bu parametri 1-ə təyin edin.
SUPPORT_DEEP_COLOR • 0: Dərin rəng yoxdur
• 1: Tünd rəng		 Nüvənin dərin rəng formatlarını kodlaya biləcəyini müəyyən edir.
DƏSTƏK_YARDIMCI • 0: AUX yoxdur
• 1: AUX		 Köməkçi kanal kodlaşdırmasının daxil olub-olmadığını müəyyən edir.
SİMBOLS_HER_SAAT 8 Intel Arria 8 cihazları üçün saat başına 10 simvolu dəstəkləyir.
davam etdi...
Parametr Dəyər Təsvir
SUPPORT_AUDIO • 0: Audio yoxdur
• 1: Audio		 Nüvənin səsi kodlaya biləcəyini müəyyən edir.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI əlavə kartını hədəf almır
• 4: Bitec HDMI əlavə kartı revision 4-ü dəstəkləyir
• 6: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 6
• 11: Bitec HDMI əlavə kartı revizyonunun hədəflənməsi 11 (defolt)		 İstifadə olunan Bitec HDMI əlavə kartının təftişini müəyyən edir. Revizyonu dəyişdirdiyiniz zaman dizayn Bitec HDMI əlavə kartı tələblərinə uyğun olaraq ötürücü kanalları dəyişdirə və polariteyi tərsinə çevirə bilər. BITEC_DAUGHTER_CARD_REV parametrini 0-a təyin etsəniz, dizayn ötürücü kanallarda və polaritedə heç bir dəyişiklik etmir.
POLARITY_INVERSION • 0: Qütblülüyün ters çevrilməsi
• 1: Qütbləri tərsinə çevirməyin		 Giriş məlumatının hər bitinin dəyərini çevirmək üçün bu parametri 1-ə təyin edin. Bu parametrin 1-ə təyin edilməsi TX ötürücüsünün tx_polinv portuna 4'b1111 təyin edir.

3.9. Avadanlıq Quraşdırma
HDMI Intel FPGA IP dizaynı, məsələnample HDMI 2.0b qabiliyyətinə malikdir və standart HDMI video axını üçün dövrəli nümayişi həyata keçirir.
Avadanlıq testini həyata keçirmək üçün HDMI ilə təchiz edilmiş cihazı (məsələn, HDMI interfeysi olan qrafik kartı) Transceiver Native PHY RX blokuna və HDMI yuvasına qoşun
giriş.

  1. HDMI yuvası portu standart video axınına deşifrə edir və onu saat bərpa nüvəsinə göndərir.
  2. HDMI RX nüvəsi DCFIFO vasitəsilə HDMI TX nüvəsinə paralel olaraq geri qaytarılacaq video, köməkçi və audio məlumatlarını deşifrə edir.
  3. FMC əlavə kartının HDMI mənbə portu təsviri monitora ötürür.

Qeyd:
Başqa bir Intel FPGA inkişaf lövhəsindən istifadə etmək istəyirsinizsə, cihaz təyinatlarını və pin təyinatlarını dəyişdirməlisiniz. Transceiver analoq parametri Intel Arria 10 FPGA inkişaf dəsti və Bitec HDMI 2.0 əlavə kartı üçün sınaqdan keçirilib. Siz öz lövhəniz üçün parametrləri dəyişdirə bilərsiniz.

Cədvəl 49. Bortda Push Button və İstifadəçi LED Funksiyaları

Düymə / LED Funksiya
cpu_resetn Sistemi yenidən qurmaq üçün bir dəfə basın.
user_pb[0] HPD siqnalını standart HDMI mənbəyinə keçirmək üçün bir dəfə basın.
user_pb[1] • TX nüvəsinə DVI kodlu siqnalı göndərmək üçün göstəriş vermək üçün basıb saxlayın.
• HDMI kodlu siqnalı göndərmək üçün buraxın.
user_pb[2] • Yan zolaq siqnallarından InfoFrames göndərilməsini dayandırmaq üçün TX nüvəsinə göstəriş vermək üçün basıb saxlayın.
• Yan zolaq siqnallarından InfoFrames göndərilməsini davam etdirmək üçün buraxın.
USER_LED[0] RX HDMI PLL kilid statusu.
• 0 = Kilidi açılıb
• 1 = Kilidi
USER_LED[1] RX ötürücü hazır statusu.
davam etdi...
Düymə / LED Funksiya
• 0 = Hazır deyil
• 1 = Hazır
USER_LED[2] RX HDMI əsas kilid statusu.
• 0 = Ən azı 1 kanal kiliddən çıxarılıb
• 1 = Bütün 3 kanal kilidlənib
USER_LED[3] RX aşırampling statusu.
• 0 = Qeyri-aşkarampled (Intel Arria 1,000 cihazında məlumat sürəti > 10 Mbps)
• 1 = OversampLED (Intel Arria 100 cihazında məlumat sürəti < 10 Mbps)
USER_LED[4] TX HDMI PLL kilid statusu.
• 0 = Kilidi açılıb
• 1 = Kilidi
USER_LED[5] TX ötürücü hazır statusu.
• 0 = Hazır deyil
• 1 = Hazır
USER_LED[6] TX ötürücü PLL kilid statusu.
• 0 = Kilidi açılıb
• 1 = Kilidi
USER_LED[7] TX üzərindəampling statusu.
• 0 = Qeyri-aşkarampled (Intel Arria 1,000 cihazında məlumat sürəti > 10 Mbps)
• 1 = OversampLED (Intel Arria 1,000 cihazında məlumat sürəti < 10 Mbps)

3.10. Simulyasiya test masası
Simulyasiya test masası RX nüvəsinə HDMI TX serial döngəsini simulyasiya edir.
Qeyd:
Bu simulyasiya test masası Include I2C parametrinin aktiv olduğu dizaynlar üçün dəstəklənmir.

3. HDMI 2.0 Design Example (Dəstək FRL = 0)
683156 | 2022.12.27
Şəkil 28. HDMI Intel FPGA IP Simulyasiya Testbench Blok Diaqramı

intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 11

Cədvəl 50. Testbench komponentləri

Komponent Təsvir
Video TPG Video test nümunəsi generatoru (TPG) video stimulunu təmin edir.
Səsli Sample Gen Audio sample generator audio s təmin edirample stimul. Generator audio kanal vasitəsilə ötürülmək üçün artan test məlumat nümunəsi yaradır.
Aux Sample Gen köməkçi sample generator köməkçi s təmin edirample stimul. Generator ötürücüdən ötürüləcək sabit məlumat yaradır.
CRC yoxlanışı Bu yoxlayıcı TX qəbuledicisinin bərpa edilmiş saat tezliyinin istənilən məlumat sürətinə uyğun olub olmadığını yoxlayır.
Audio məlumatların yoxlanılması Audio məlumat yoxlanışı artan test məlumat modelinin düzgün qəbul edilib-edilmədiyini və deşifr olunduğunu müqayisə edir.
Aux Məlumat Yoxlanışı Köməkçi məlumatların yoxlanılması gözlənilən aux məlumatının qəbuledici tərəfdə düzgün qəbul edilib-edilmədiyini və şifrənin düzgün açıldığını müqayisə edir.

HDMI simulyasiya test masası aşağıdakı yoxlama testlərini həyata keçirir:

HDMI Xüsusiyyəti Doğrulama
Video data • Testbench giriş və çıxış videolarında CRC yoxlamasını həyata keçirir.
• O, ötürülən məlumatların CRC dəyərini qəbul edilmiş video verilənlərdə hesablanmış CRC ilə müqayisə edir.
• Daha sonra test masası qəbuledicidən 4 sabit V-SYNC siqnalını aşkar etdikdən sonra yoxlamanı həyata keçirir.
Köməkçi məlumatlar • Köməkçiample generator ötürücüdən ötürüləcək sabit məlumat yaradır.
• Qəbuledici tərəfdə generator gözlənilən köməkçi məlumatların düzgün qəbul edilib-edilmədiyini və deşifrə olunmasını müqayisə edir.
Audio data • Audio sample generator audio kanalı vasitəsilə ötürülmək üçün artan test məlumat modelini yaradır.
• Qəbuledici tərəfdə audio məlumat yoxlayıcısı artan test məlumat modelinin düzgün qəbul edilib-edilmədiyini və deşifrə olunmasını yoxlayır və müqayisə edir.

Uğurlu simulyasiya aşağıdakı mesajla başa çatır:
# SAATƏ_SEMBOLLAR = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDİO_TEZLİK (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulyasiya keçidi

Cədvəl 51. HDMI Intel FPGA IP Design ExampDəstəklənən Simulyatorlar

Simulyator Verilog HDL VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition Bəli Bəli
VCS/VCS MX Bəli Bəli
Riviera-PRO Bəli Bəli
Xcelium Paralel Bəli yox

3.11. Dizaynınızı Təkmilləşdirmək
Cədvəl 52. HDMI Design ExampƏvvəlki Intel Quartus Prime Pro Edition Proqram Versiyası ilə Uyğunluq

Dizayn Example Variant Intel Quartus Prime Pro Edition 20.3-ə yüksəltmək imkanı
HDMI 2.0 Dizayn Məsample (Dəstək FRL = 0) yox

Hər hansı bir uyğun olmayan dizayn üçün, məsələnamples, aşağıdakıları etməlisiniz:

  1. Yeni dizayn yaradın exampMövcud dizaynınızın eyni konfiqurasiyalarından istifadə edərək cari Intel Quartus Prime Pro Edition proqram versiyasında.
  2. Bütün dizaynı müqayisə edinampdizayn ilə le kataloq example əvvəlki Intel Quartus Prime Pro Edition proqram versiyasından istifadə etməklə yaradılmışdır. Tapılan dəyişikliklər üzərində port.

HDMI üzərində HDCP 2.0/2.1 Dizayn Örnample

HDCP üzərində HDMI aparat dizaynı, məsələnample HDCP funksiyasının funksionallığını qiymətləndirməyə kömək edir və bu xüsusiyyətdən Intel Arria 10 dizaynlarınızda istifadə etməyə imkan verir.
Qeyd:
HDCP xüsusiyyəti Intel Quartus Prime Pro Edition proqram təminatına daxil deyil. HDCP funksiyasına daxil olmaq üçün Intel ilə əlaqə saxlayın https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Yüksək Zolaqlı Rəqəmsal Məzmun Mühafizəsi (HDCP)
Yüksək bant genişliyinə malik Rəqəmsal Məzmun Mühafizəsi (HDCP) mənbə ilə ekran arasında təhlükəsiz əlaqə yaratmaq üçün rəqəmsal hüquqların qorunması formasıdır.
Intel, Digital Content Protection LLC qrupu tərəfindən lisenziyalaşdırılan orijinal texnologiyanı yaratdı. HDCP, audio/video axınının ötürücü və qəbuledici arasında şifrələndiyi və onu qeyri-qanuni surətdən çıxarmaqdan qoruduğu surətdən qorunma üsuludur.
HDCP xüsusiyyətləri HDCP Spesifikasiyasının 1.4 versiyasına və HDCP Spesifikasiyasının 2.3 versiyasına uyğundur.
HDCP 1.4 və HDCP 2.3 İP-ləri bütün hesablamaları hardware əsas məntiqi daxilində həyata keçirir, heç bir məxfi dəyərlər (məsələn, şəxsi açar və sessiya açarı) şifrələnmiş İP-dən kənardan əldə edilə bilər.

Cədvəl 53. HDCP IP Funksiyaları

HDCP IP Funksiyalar
HDCP 1.4 IP • Doğrulama mübadiləsi
— Əsas açarın hesablanması (Km)
— Təsadüfi An-ın yaranması
— Sessiya açarının (Ks), M0 və R0 hesablanması.
• Təkrarlayıcı ilə autentifikasiya
— V və V'nin hesablanması və yoxlanılması
• Linkin tamlığının yoxlanılması
— Çərçivə açarının (Ki), Mi və Ri hesablanması.
davam etdi...

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur.
*Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

ISO
9001:2015
Qeydiyyatdan keçib

HDCP IP Funksiyalar
• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher və hdcpRngCipher daxil olmaqla bütün şifrə rejimləri
• Orijinal şifrələmə statusu siqnalı (DVI) və təkmil şifrələmə statusu siqnalı (HDMI)
• Həqiqi təsadüfi ədədlər generatoru (TRNG)
— Aparat əsaslı, tam rəqəmsal tətbiq və qeyri-deterministik təsadüfi ədəd generatoru
HDCP 2.3 IP • Əsas Açar (km), Sessiya Açarı (ks) və birdən-birə (rn, riv) nəsil
— NIST.SP800-90A təsadüfi ədədlərin yaradılmasına uyğundur
• Doğrulama və açar mübadiləsi
— NIST.SP800-90A təsadüfi ədəd generasiyasına uyğun rtx və rrx üçün təsadüfi ədədlərin yaradılması
— DCP açıq açarından (kpubdcp) istifadə edərək qəbuledici sertifikatının (certrx) imzasının yoxlanılması
— 3072 bit RSASSA-PKCS#1 v1.5
— RSAES-OAEP (PKCS#1 v2.1) əsas açarın şifrələnməsi və deşifrə edilməsi (km)
— AES-CTR rejimindən istifadə edərək kd (dkey0, dkey1) törəməsi
— H və H'nin hesablanması və yoxlanılması
— Ekh(km) və km (cütləşdirmə) hesablanması
• Təkrarlayıcı ilə autentifikasiya
— V və V'nin hesablanması və yoxlanılması
— M və M'nin hesablanması və yoxlanılması
• Sistemin yenilənməsi (SRM)
— kpubdcp istifadə edərək SRM imzasının yoxlanılması
— 3072 bit RSASSA-PKCS#1 v1.5
• Sessiya Açarının mübadiləsi
• Edkey(ks) və riv-in yaradılması və hesablanması.
• AES-CTR rejimindən istifadə edərək dkey2-nin çıxarılması
• Yerin yoxlanılması
- L və L'-nin hesablanması və yoxlanılması
— Bir dəfə nəsil (rn)
• Məlumat axınının idarə edilməsi
— AES-CTR rejiminə əsaslanan açar axınının yaradılması
• Asimmetrik kripto alqoritmləri
— Modul uzunluğu 1024 (kpubrx) və 3072 (kpubdcp) bit olan RSA
— Modul uzunluğu 512 (kprivrx) bit və eksponent uzunluğu 512 (kprivrx) bit olan RSA-CRT (Çin Qalan Teoremi)
• Aşağı səviyyəli kriptoqrafik funksiya
— Simmetrik kripto alqoritmləri
• 128 bit açar uzunluğu ilə AES-CTR rejimi
— Hash, MGF və HMAC alqoritmləri
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- Həqiqi təsadüfi ədəd generatoru (TRNG)
• NIST.SP800-90A uyğun
• Aparat əsaslı, tam rəqəmsal tətbiq və qeyri-deterministik təsadüfi ədədlər generatoru

4.1.1. HDCP Over HDMI Design Example Memarlıq
HDCP xüsusiyyəti verilənləri HDMI və ya digər HDCP ilə qorunan rəqəmsal interfeyslər vasitəsilə qoşulmuş cihazlar arasında ötürüldüyü üçün qoruyur.
HDCP ilə qorunan sistemlərə üç növ cihaz daxildir:

4. HDMI üzərində HDCP 2.0/2.1 Dizayn Məsample
683156 | 2022.12.27
• Mənbələr (TX)
• Lavabolar (RX)
• Təkrarlayıcılar
Bu dizayn example HDCP sistemini təkrarlayıcı cihazda nümayiş etdirir, burada məlumatları qəbul edir, deşifrə edir, sonra məlumatları yenidən şifrələyir və nəhayət məlumatları yenidən ötürür. Təkrarlayıcılarda həm HDMI girişi, həm də çıxışı var. O, HDMI yuvası və mənbə arasında birbaşa HDMI video axınını həyata keçirmək üçün FIFO buferlərini işə salır. O, FIFO buferlərini Video və Şəkil Emalı (VIP) Suite IP nüvələri ilə əvəz etməklə videoları daha yüksək ayırdetmə formatına çevirmək kimi bəzi siqnal emalını həyata keçirə bilər.

Şəkil 29. HDCP Over HDMI Design ExampBlok Diaqram

intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 12

Dizaynın arxitekturasına dair aşağıdakı təsvirlər example HDMI dizaynı üzərindən HDCP-yə uyğundur, məsələnampblok diaqramı. DƏSTƏK FRL = 1 olduqda və ya
DƏSTƏK HDCP ƏSAS İDARƏET = 1, dizayn örampierarxiya 29-ci səhifədəki Şəkil 95-dan bir qədər fərqlidir, lakin əsas HDCP funksiyaları
eyni.

  1. HDCP1x və HDCP2x, HDMI Intel FPGA IP parametr redaktoru vasitəsilə əldə edilə bilən IP-lərdir. Parametr redaktorunda HDMI IP-ni konfiqurasiya etdikdə, siz HDCP1x və ya HDCP2x və ya hər iki IP-ni alt sistemin bir hissəsi kimi aktivləşdirə və daxil edə bilərsiniz. Hər iki HDCP IP aktiv olduqda, HDMI IP özünü HDCP2x və HDCP1x IP-lərin arxa-arxaya birləşdirildiyi kaskad topologiyasında konfiqurasiya edir.
    • HDMI TX-in HDCP çıxış interfeysi şifrələnməmiş audio video məlumatlarını göndərir.
    • Şifrələnməmiş məlumat aktiv HDCP bloku tərəfindən şifrələnir və keçid üzərindən ötürülmək üçün HDCP Giriş interfeysi üzərindən yenidən HDMI TX-ə göndərilir.
    • Autentifikasiya əsas nəzarətçisi kimi CPU alt sistemi istənilən vaxt HDCP TX IP-lərindən yalnız birinin aktiv, digərinin isə passiv olmasını təmin edir.
    • Eynilə, HDCP RX də xarici HDCP TX-dən keçid vasitəsilə alınan məlumatın şifrəsini açır.
  2. Siz HDCP IP-lərini Rəqəmsal Məzmun Mühafizəsi (DCP) ilə verilmiş istehsal açarları ilə proqramlaşdırmalısınız. Aşağıdakı düymələri yükləyin:
    Cədvəl 54. DCP tərəfindən verilmiş İstehsal Açarları
    HDCP TX / RX Açarlar
    HDCP2x TX 16 bayt: Qlobal Sabit (lc128)
    RX • 16 bayt (TX ilə eyni): Qlobal Sabit (lc128)
    • 320 bayt: RSA Şəxsi Açar (kprivrx)
    • 522 bayt: RSA Açıq Açar Sertifikatı (certrx)
    HDCP1x TX • 5 bayt: TX Açar Seçim Vektoru (Aksv)
    • 280 bayt: TX Şəxsi Cihaz Açarları (Akeys)
    RX • 5 bayt: RX Açar Seçim Vektoru (Bksv)
    • 280 bayt: RX Private Device Keys (Bkeys)

    Dizayn keçmişample əsas yaddaşları sadə ikili portlu, iki saatlı sinxron RAM kimi həyata keçirir. HDCP2x TX kimi kiçik açar ölçüsü üçün İP açar yaddaşı adi məntiqdə registrlərdən istifadə edərək həyata keçirir.
    Qeyd: Intel HDCP istehsal açarlarını əvvəlki dizaynla təmin etmirample və ya Intel FPGA IP-ləri istənilən şəraitdə. HDCP IP-lərindən və ya dizayndan istifadə etmək üçün məsələnample, siz HDCP qəbuledicisi olmalı və istehsal açarlarını birbaşa Digital Content Protection LLC (DCP) şirkətindən əldə etməlisiniz.
    Dizaynı işə salmaq üçün example, siz ya əsas yaddaşı redaktə edirsiniz files istehsal açarlarını daxil etmək və ya xarici yaddaş qurğusundan istehsal açarlarını təhlükəsiz oxumaq və icra zamanı onları əsas yaddaşlara yazmaq üçün məntiq bloklarını həyata keçirmək üçün tərtib zamanı.

  3. Siz HDCP2x IP-də həyata keçirilən kriptoqrafik funksiyaları 200 MHz-ə qədər istənilən tezlikdə saat edə bilərsiniz. Bu saatın tezliyi onun nə qədər tez olduğunu müəyyənləşdirir
    HDCP2x autentifikasiyası işləyir. Siz Nios II prosessoru üçün istifadə edilən 100 MHz saatı paylaşmağı seçə bilərsiniz, lakin identifikasiya gecikməsi 200 MHz saatdan istifadə ilə müqayisədə iki dəfə artacaq.
  4. HDCP TX və HDCP RX arasında mübadilə edilməli olan dəyərlər HDCP-nin HDMI DDC interfeysi (I2 C serial interfeysi) üzərindən ötürülür.
    qorunan interfeys. HDCP RX dəstəklədiyi hər bir keçid üçün I2C avtobusunda məntiqi cihaz təqdim etməlidir. I2C köləsi 0x74 cihaz ünvanı ilə HDCP portu üçün təkrarlanır. O, həm HDCP2x, həm də HDCP1x RX IP-lərin HDCP reyestr portunu (Avalon-MM) idarə edir.
  5. HDMI TX RX-dən EDID-i oxumaq və HDMI 2.0 əməliyyatı üçün tələb olunan SCDC məlumatlarını RX-ə ötürmək üçün IC ustasından istifadə edir. Nios II prosessoru tərəfindən idarə olunan eyni I2C master, TX və RX arasında HDCP mesajlarını ötürmək üçün də istifadə olunur. I2C master CPU alt sistemində quraşdırılmışdır.
  6. Nios II prosessoru autentifikasiya protokolunda master kimi çıxış edir və həm HDCP2x, həm də HDCP1x TX-nin nəzarət və status registrlərini (Avalon-MM) idarə edir.
    IP-lər. Proqram drayverləri sertifikat imzasının yoxlanılması, əsas açarın mübadiləsi, yerlilik yoxlanışı, sessiya açarı mübadiləsi, cütləşmə, link bütövlüyünün yoxlanılması (HDCP1x) və topologiya məlumatının yayılması və axının idarə edilməsi məlumatının yayılması kimi təkrarlayıcılarla autentifikasiya daxil olmaqla, identifikasiya protokolu vəziyyəti maşını həyata keçirir. Proqram drayverləri autentifikasiya protokolunun tələb etdiyi kriptoqrafik funksiyaların heç birini həyata keçirmir. Bunun əvəzinə, HDCP IP aparatı heç bir məxfi dəyərlərə daxil olmağın mümkünlüyünü təmin edən bütün kriptoqrafik funksiyaları həyata keçirir.
    7. Topologiya məlumatının yuxarıya doğru yayılmasının tələb olunduğu həqiqi təkrarlayıcı nümayişində Nios II prosessoru həm HDCP2x, həm də HDCP1x RX IP-lərin Təkrarlayıcı Mesaj Portunu (Avalon-MM) idarə edir. Nios II prosessoru, qoşulmuş aşağı axının HDCP-yə uyğun olmadığını aşkar etdikdə və ya aşağı axın qoşulmadıqda RX TEKRARLI bitini 0-a qədər təmizləyir. Aşağı axın bağlantısı olmadan, RX sistemi indi təkrarlayıcı deyil, son nöqtə qəbuledicisidir. Əksinə, Nios II prosessoru aşağı axının HDCP-yə qadir olduğunu aşkar etdikdən sonra RX REPEATER bitini 1-ə təyin edir.

4.2. Nios II prosessorunun proqram təminatı axını
Nios II proqram axını diaqramına HDMI tətbiqi üzərində HDCP identifikasiyası nəzarətləri daxildir.
Şəkil 30. Nios II Prosessor Proqramının Flowchart

intel HDMI Arria 10 FPGA IP Design Example - Blok Diaqram 13

  1. Nios II proqramı HDMI TX PLL, TX ötürücü PHY, I2C master və xarici TI retimerini işə salır və sıfırlayır.
  2. Nios II proqramı, video rezolyusiyasının dəyişib-dəyişmədiyini və TX yenidən konfiqurasiyasının tələb olunduğunu müəyyən etmək üçün RX dərəcəsi aşkarlama sxemindən dövri sürət aşkarlama etibarlı siqnalını sorğulayır. Proqram həmçinin TX isti-plug hadisəsinin baş verib-vermədiyini müəyyən etmək üçün TX hot-plug aşkarlama siqnalını sorğulayır.
  3. RX dərəcəsi aşkarlama sxemindən etibarlı siqnal qəbul edildikdə, Nios II proqramı HDMI RX-dən SCDC və saat dərinliyi dəyərlərini oxuyur və HDMI TX PLL və ötürücü PHY-nin yenidən konfiqurasiyasının tələb olunub-olunmadığını müəyyən etmək üçün aşkar edilmiş sürətə əsasən saat tezliyi diapazonunu alır. TX-nin yenidən konfiqurasiyası tələb olunarsa, Nios II proqramı I2C master-a SCDC dəyərini xarici RX-ə göndərməyi əmr edir. Sonra o, HDMI TX PLL və TX ötürücüsünü yenidən konfiqurasiya etməyi əmr edir
    PHY, ardınca cihazın yenidən kalibrlənməsi və ardıcıllığı sıfırlayın. Dərəcə dəyişməzsə, nə TX yenidən konfiqurasiyası, nə də HDCP-nin yenidən autentifikasiyası tələb olunmur.
  4. TX hot-plug hadisəsi baş verdikdə, Nios II proqramı I2C ustasına SCDC dəyərini xarici RX-ə göndərməyi əmr edir və sonra RX-dən EDID-i oxuyur.
    və daxili EDID RAM-ı yeniləyin. Proqram daha sonra EDID məlumatını yuxarı axınına yayır.
  5. Nios II proqramı aşağı axının HDCP-yə qadir olub-olmadığını aşkar etmək üçün I2C ustasına xarici RX-dən 0x50 ofset oxumağı əmr etməklə HDCP fəaliyyətinə başlayır və ya
    əks halda:
    • Qaytarılan HDCP2Versiya dəyəri 1 olarsa, aşağı axın HDCP2xcapable olur.
    • Bütün 0x50 oxunuşlarının qaytarılmış dəyəri 0-dırsa, aşağı axın HDCP1x-ə uyğundur.
    • Əgər bütün 0x50 oxunuşunun qaytarılmış dəyəri 1-dirsə, aşağı axın ya HDCP-yə qadir deyil, ya da qeyri-aktivdir.
    • Aşağı axın əvvəllər HDCP-yə qadir deyilsə və ya qeyri-aktivdirsə, lakin hazırda HDCP-yə qadirdirsə, proqram RX-in indi təkrarlayıcı olduğunu göstərmək üçün yuxarı axının təkrarlayıcısının (RX) REPEATER bitini 1-ə təyin edir.
    • Aşağı axın əvvəllər HDCP-yə qadirdirsə, lakin hazırda HDCP-yə qadir deyilsə və ya qeyri-aktivdirsə, proqram RX-in indi son nöqtə qəbuledicisi olduğunu göstərmək üçün TƏKRARLAYICI bitini 0-a təyin edir.
  6. Proqram təminatı HDCP2x autentifikasiya protokolunu işə salır ki, buraya RX sertifikatı imzasının yoxlanılması, əsas açar mübadiləsi, lokalizasiya yoxlanışı, sessiya açarı mübadiləsi, cütləşmə, topologiya məlumatının yayılması kimi təkrarlayıcılarla autentifikasiya daxildir.
  7. Doğrulanmış vəziyyətdə Nios II proqramı I2C ustasına RxStatus reyestrini xarici RX-dən sorğulamağı əmr edir və proqram REAUTH_REQ bitinin təyin edildiyini aşkar edərsə, yenidən autentifikasiyaya başlayır və TX şifrələməsini söndürür.
  8. Aşağı axın təkrarlayıcı olduqda və RxStatus registrinin READY biti 1-ə təyin olunduqda, bu adətən aşağı axın topologiyasının dəyişdiyini göstərir. Beləliklə, Nios II proqramı I2C ustasına ReceiverID_List-i aşağıdan oxumağı və siyahını yoxlamağı əmr edir. Siyahı etibarlıdırsa və heç bir topologiya xətası aşkar edilmirsə, proqram təminatı Məzmun axınının idarə edilməsi moduluna keçir. Əks halda, o, yenidən autentifikasiyaya başlayır və TX şifrələməsini deaktiv edir.
  9. Nios II proqramı ReceiverID_List və RxInfo dəyərlərini hazırlayır və sonra təkrarlayıcının yuxarı axınının (RX) Avalon-MM Repeater Message portuna yazır. RX daha sonra siyahını xarici TX-ə (yuxarı axın) yayır.
  10. Bu nöqtədə identifikasiya tamamlandı. Proqram TX şifrələməsinə imkan verir.
  11. Proqram təminatı, təkrarlayıcılarla açar mübadiləsi və autentifikasiyanı ehtiva edən HDCP1x autentifikasiya protokolunu işə salır.
  12. Nios II proqramı müvafiq olaraq xarici RX (aşağı axın) və HDCP1x TX-dən Ri' və Ri-ni oxumaq və müqayisə etməklə əlaqənin bütövlüyünü yoxlayır. Əgər dəyərlər
    uyğun gəlmirsə, bu, sinxronizasiyanın itirilməsini göstərir və proqram təminatı yenidən autentifikasiyaya başlayır və TX şifrələməsini söndürür.
  13. Əgər aşağı axın təkrarlayıcıdırsa və Bcaps registrinin READY biti 1-ə təyin edilibsə, bu adətən aşağı axın topologiyasının dəyişdiyini göstərir. Beləliklə, Nios II proqramı I2C ustasına KSV siyahısı dəyərini aşağıdan oxumağı və siyahını yoxlamağı əmr edir. Siyahı etibarlıdırsa və heç bir topologiya xətası aşkar edilmirsə, proqram təminatı KSV siyahısını və Bstatus dəyərini hazırlayır və təkrarlayıcının yuxarı axınının (RX) Avalon-MM Repeater Message portuna yazır. RX daha sonra siyahını xarici TX-ə (yuxarı axın) yayır. Əks halda, o, yenidən autentifikasiyaya başlayır və TX şifrələməsini deaktiv edir.

4.3. Dizayn yolu
HDCP-nin HDMI dizaynı üzərində qurulması və işə salınması məsələnample beş s-dən ibarətdirtages.

  1. Avadanlığı quraşdırın.
  2. Dizaynı yaradın.
  3. HDCP açar yaddaşını redaktə edin fileHDCP istehsal açarlarınızı daxil etmək üçün.
    a. Düz HDCP istehsal açarlarını FPGA-da saxlayın (HDCP Açar İdarəetmə dəstəyi = 0)
    b. Şifrələnmiş HDCP istehsal açarlarını xarici flash yaddaşda və ya EEPROM-da saxlayın (HDCP Açar İdarəetməsini dəstəkləyin = 1)
  4. Dizaynı tərtib edin.
  5. View nəticələr.

4.3.1. Avadanlığı Quraşdırın
İlk stagNümayişin e avadanlığının qurulmasıdır.
DƏSTƏK FRL = 0 olduqda, nümayiş üçün avadanlığı qurmaq üçün bu addımları yerinə yetirin:

  1. Bitec HDMI 2.0 FMC əlavə kartını (revision 11) FMC port B-də Arria 10 GX inkişaf dəstinə qoşun.
  2. USB kabeldən istifadə edərək Arria 10 GX inkişaf dəstini kompüterinizə qoşun.
  3. Bitec HDMI 2.0 FMC əlavə kartındakı HDMI RX konnektorundan HDMI kabelini HDMI çıxışı olan qrafik kartı kimi HDCP-ni aktivləşdirən HDMI cihazına qoşun.
  4. Bitec HDMI 2.0 FMC əlavə kartındakı HDMI TX konnektorundan başqa bir HDMI kabelini HDMI girişi olan televizor kimi HDCP-ni aktivləşdirən HDMI cihazına qoşun.

DƏSTƏK FRL = 1 olduqda, avadanlığı qurmaq üçün bu addımları yerinə yetirin nümayiş:

  1. Bitec HDMI 2.1 FMC əlavə kartını (Revision 9) FMC port B-də Arria 10 GX inkişaf dəstinə qoşun.
  2. USB kabeldən istifadə edərək Arria 10 GX inkişaf dəstini kompüterinizə qoşun.
  3. Bitec HDMI 2.1 FMC əlavə kartındakı HDMI RX konnektorundan HDMI 3 Kateqoriya 2.1 kabellərini Quantum Data 2.1 980G Generator kimi HDCP-ni aktivləşdirən HDMI 48 mənbəyinə qoşun.
  4. Bitec HDMI 2.1 FMC əlavə kartındakı HDMI TX konnektorundan başqa bir HDMI 3 Kateqoriya 2.1 kabelini HDCP-ni aktivləşdirən HDMI 2.1 yuvasına qoşun, məsələn
    Kvant Məlumatı 980 48G Analizatoru.

4.3.2. Dizaynı yaradın
Avadanlığı qurduqdan sonra dizaynı yaratmalısınız.
Başlamazdan əvvəl Intel Quartus Prime Pro Edition proqram təminatında HDCP funksiyasını quraşdırdığınızdan əmin olun.

  1. Alətlər ➤ IP Kataloquna klikləyin və hədəf cihaz ailəsi kimi Intel Arria 10 seçin.
    Qeyd: HDCP dizaynı keçmişample yalnız Intel Arria 10 və Intel Stratix® 10 cihazlarını dəstəkləyir.
  2. IP Kataloqda HDMI Intel FPGA IP-ni tapın və iki dəfə klikləyin. Yeni IP dəyişikliyi pəncərəsi görünür.
  3. Fərdi IP variasiyanız üçün yüksək səviyyəli ad təyin edin. Parametr redaktoru IP variasiya parametrlərini a-da saxlayır file adlı .qsys və ya .ip.
  4. OK düyməsini basın. Parametr redaktoru görünür.
  5. IP nişanında həm TX, həm də RX üçün istədiyiniz parametrləri konfiqurasiya edin.
  6. HDCP dizaynını yaratmaq üçün Dəstək HDCP 1.4 və ya Dəstək HDCP 2.3 parametrini yandırın.ample.
  7. HDCP istehsal açarını xarici flash yaddaşda və ya EEPROM-da şifrələnmiş formatda saxlamaq istəyirsinizsə, HDCP Açar İdarəetmə Dəstəyi parametrini yandırın. Əks halda, HDCP istehsal açarını FPGA-da düz formatda saxlamaq üçün Dəstək HDCP Açar İdarəetmə parametrini söndürün.
  8. Dizaynda Exampsekmesinde Arria 10 HDMI RX-TX Retransmit seçin.
  9. Aparat dizaynını yaratmaq üçün Sintez seçinample.
  10. Yaratmaq üçün File Format, Verilog və ya VHDL seçin.
  11. Hədəf İnkişaf Dəsti üçün Arria 10 GX FPGA İnkişaf Kitini seçin. İnkişaf dəstini seçsəniz, hədəf cihaz (4-cü addımda seçilmiş) inkişaf dəstindəki cihaza uyğun olaraq dəyişir. Arria 10 GX FPGA İnkişaf Dəsti üçün standart cihaz 10AX115S2F45I1SG-dir.
  12. Klikləyin Ex Yaratample Layihəni yaratmaq üçün Dizayn files və proqram təminatı İcra edilə bilən və Bağlantı Formatının (ELF) proqramlaşdırılması file.

4.3.3. HDCP İstehsal Açarlarını daxil edin
4.3.3.1. Düz HDCP istehsal açarlarını FPGA-da saxlayın (Dəstək HDCP Açarı İdarəetmə = 0)
Dizaynı yaratdıqdan sonra HDCP açar yaddaşını redaktə edin fileistehsal açarlarınızı daxil etmək üçün.
İstehsal açarlarını daxil etmək üçün bu addımları yerinə yetirin.

  1. Aşağıdakı əsas yaddaşı tapın files-də /rtl/hdcp/ kataloqu:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. hdcp2x_rx_kmem.v-ni açın file və keçmişdə göstərildiyi kimi Qəbuledicinin İctimai Sertifikatı və RX Şəxsi Açarı və Qlobal Sabit üçün əvvəlcədən təyin edilmiş faks açarı R1-i tapın.ampaşağıda.
    Şəkil 31. Alıcının İctimai Sertifikatı üçün Faks Açarının R1 məftil massivi
    intel HDMI Arria 10 FPGA IP Design Example - İctimai SertifikatŞəkil 32. RX Şəxsi Açar və Qlobal Sabit üçün Faks Açarının R1 məftil massivi
    intel HDMI Arria 10 FPGA IP Design Example - Qlobal Sabit
  3. İstehsal açarları üçün yertutanı tapın və böyük endian formatında müvafiq tel massivində öz istehsal açarlarınızla əvəz edin.
    Şəkil 33. HDCP İstehsal Açarlarının Tel Massivi (Placeholder)
    intel HDMI Arria 10 FPGA IP Design Example - Qlobal Sabit 1
  4. Bütün digər əsas yaddaş üçün 3-cü addımı təkrarlayın files. İstehsal açarlarınızı bütün açar yaddaşa daxil etməyi bitirdikdən sonra files, USE_FACSIMILE parametrinin dizaynda 0-a təyin olunduğundan əmin olunampyuxarı səviyyədə file (a10_hdmi2_demo.v)

4.3.3.1.1. DCP Açarından HDCP Açar Xəritəçəkmə Files
Aşağıdakı bölmələr DCP açarında saxlanılan HDCP istehsal açarlarının xəritələşdirilməsini təsvir edir files HDCP kmem-in tel massivinə daxil edin files.
4.3.3.1.2. hdcp1x_tx_kmem.v və hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v və hdcp1x_rx_kmem.v üçün files

  • Bu iki files eyni formatı paylaşır.
  • Düzgün HDCP1 TX DCP açarını müəyyən etmək üçün file hdcp1x_tx_kmem.v üçün ilk 4 baytdan əmin olun file “0x01, 0x00, 0x00, 0x00”.
  • Düzgün HDCP1 RX DCP açarını müəyyən etmək üçün file hdcp1x_rx_kmem.v üçün ilk 4 baytdan əmin olun file “0x02, 0x00, 0x00, 0x00”.
  • DCP açarındakı açarlar files kiçik-endian formatındadır. Kmem-də istifadə etmək üçün files, onları big-endian-a çevirməlisiniz.

Şəkil 34. HDCP1 TX DCP açarından bayt xəritələşdirilməsi file hdcp1x_tx_kmem.v daxil edin

intel HDMI Arria 10 FPGA IP Design Example - Qlobal Sabit 2

Qeyd:
Bayt nömrəsi aşağıdakı formatda göstərilir:

  • Baytdakı açar ölçüsü * açar nömrəsi + cari sətirdəki bayt sayı + sabit ofset + baytdakı sıra ölçüsü * sıra nömrəsi.
  • 308*n hər bir açar dəstinin 308 bayta malik olduğunu göstərir.
  • 7*y hər sətirin 7 bayta malik olduğunu göstərir.

Şəkil 35. HDCP1 TX DCP açarı file lazımsız dəyərlərlə doldurmaq

intel HDMI Arria 10 FPGA IP Design Example - lazımsız dəyərlər

Şəkil 36. hdcp1x_tx_kmem.v-nin məftil massivləri
Example of hdcp1x_tx_kmem.v və onun məftil massivlərinin keçmişlə necə əlaqələndirilməsiampHDCP1 TX DCP açarının le file Şəkil 35-də səhifə 105.

intel HDMI Arria 10 FPGA IP Design Example - Qlobal Sabit 3

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v üçün file

  • Düzgün HDCP2 RX DCP açarını müəyyən etmək üçün file hdcp2x_rx_kmem.v üçün ilk 4 baytdan əmin olun file “0x00, 0x00, 0x00, 0x02”.
  • DCP açarındakı açarlar files kiçik-endian formatındadır.

Şəkil 37. HDCP2 RX DCP açarından bayt xəritələşdirilməsi file hdcp2x_rx_kmem.v daxil edin
Aşağıdakı şəkildə HDCP2 RX DCP açarından dəqiq bayt xəritələşdirilməsi göstərilir file hdcp2x_rx_kmem.v daxil edin.

intel HDMI Arria 10 FPGA IP Design Example - Qlobal Sabit 4

Qeyd:
Bayt nömrəsi aşağıdakı formatda göstərilir:

  • Baytdakı açar ölçüsü * açar nömrəsi + cari sətirdəki bayt sayı + sabit ofset + baytdakı sıra ölçüsü * sıra nömrəsi.
  • 862*n hər bir açar dəstinin 862 bayta malik olduğunu göstərir.
  • 16*y hər sətirin 16 bayta malik olduğunu göstərir. cert_rx_prod-da ROW 32-də yalnız 10 bayt olan bir istisna var.

Şəkil 38. HDCP2 RX DCP açarı file lazımsız dəyərlərlə doldurmaq

intel HDMI Arria 10 FPGA IP Design Example - İctimai Sertifikat 1

Şəkil 39. hdcp2x_rx_kmem.v-nin məftil massivləri
Bu rəqəm hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod və lc128_prod) üçün məftil massivlərini keçmişə qədər göstərir.ampHDCP2 RX DCP açarının le file in
Şəkil 38, səhifə 108.

intel HDMI Arria 10 FPGA IP Design Example - İctimai Sertifikat 2

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v üçün file:

  • Düzgün HDCP2 TX DCP açarını müəyyən etmək üçün file hdcp2x_tx_kmem.v üçün ilk 4 baytdan əmin olun file “0x00, 0x00, 0x00, 0x01”.
  • DCP açarındakı açarlar files kiçik-endian formatındadır.
  • Alternativ olaraq, siz hdcp128x_rx_kmem.v-dən lc2_prod-u birbaşa hdcp2x_tx_kmem.v-ə tətbiq edə bilərsiniz. Düymələr eyni dəyərləri paylaşır.

Şəkil 40. hdcp2x_tx_kmem.v-nin məftil massivi
Bu rəqəm HDCP2 TX DCP açarından dəqiq bayt xəritəsini göstərir file hdcp2x_tx_kmem.v daxil edin.

intel HDMI Arria 10 FPGA IP Design Example - İctimai Sertifikat 3

4.3.3.2. Şifrələnmiş HDCP istehsal açarlarını xarici flash yaddaşda saxlayın və ya EEPROM (HDCP Açar İdarəetmə Dəstəyi = 1)
Şəkil 41. High Level Overview HDCP Açar İdarəetmə

intel HDMI Arria 10 FPGA IP Design Example - İctimai Sertifikat 4

Dəstək HDCP Açar İdarəetmə parametri işə salındıqda, siz Intel tərəfindən təmin edilən açar şifrləmə proqramı yardımçı proqramından (KEYENC) və əsas proqramçı dizaynından istifadə etməklə HDCP istehsal açarının şifrələnməsinə nəzarət edirsiniz. Siz HDCP istehsal açarlarını və 128 bit HDCP qoruma açarını təqdim etməlisiniz. HDCP qoruma açarı
HDCP istehsal açarını şifrələyir və açarı xarici flash yaddaşda saxlayır (məsample, EEPROM) HDMI əlavə kartında.
Dəstək HDCP Açar İdarəetmə parametrini yandırın və açarın deşifrə funksiyası (KEYDEC) HDCP IP nüvələrində əlçatan olur. Eyni HDCP qorunması
emal mühərrikləri üçün iş vaxtında HDCP istehsal açarlarını əldə etmək üçün açar KEYDEC-də istifadə edilməlidir. KEYENC və KEYDEC, Atmel AT24CS32 32 Kbit seriyalı EEPROM, Atmel AT24C16A 16 Kbit seriyalı EEPROM və ən azı 2 Kbit rom ölçüsü olan uyğun I16C EEPROM cihazlarını dəstəkləyir.

Qeyd:

  1. HDMI 2.0 FMC əlavə kartı Revision 11 üçün əlavə kartdakı EEPROM-un Atmel AT24CS32 olduğundan əmin olun. Bitec HDMI 2.0 FMC qız kartı Revision 11-də istifadə olunan iki müxtəlif ölçülü EEPROM var.
  2. Əgər siz əvvəllər HDCP istehsal açarlarını şifrələmək üçün KEYENC-dən istifadə etmisinizsə və 21.2 və ya daha əvvəlki versiyada HDCP Açar İdarəetmə Dəstəyi funksiyasını yandırmısınızsa, siz KEYENC proqram yardım proqramından istifadə edərək HDCP istehsal açarlarını yenidən şifrələməli və 21.3 versiyasından HDCP IP-lərini bərpa etməlisiniz.
    sonra.

4.3.3.2.1. Intel KEYENC
KEYENC, Intel-in HDCP istehsal açarlarını təqdim etdiyiniz 128 bitlik HDCP mühafizə açarı ilə şifrələmək üçün istifadə etdiyi komanda xətti proqram təminatıdır. KEYENC şifrlənmiş HDCP istehsal açarlarını hex və ya qutuda və ya başlıqda çıxarır file format. KEYENC də mif yaradır file təqdim etdiyiniz 128 bit HDCP qoruma açarını ehtiva edir. KEYDEC
mif tələb edir file.

Sistem Tələbləri:

  1. Windows 86 OS ilə x64 10-bit maşın
  2. Visual Studio 2019 (x64) üçün Visual C++ Yenidən Paylanan paket

Qeyd:
VS 2019 üçün Microsoft Visual C++ proqramını quraşdırmalısınız. Siz Windows ➤ İdarəetmə Paneli ➤ Proqramlar və Xüsusiyyətlər bölməsindən yenidən bölüşdürülən Visual C++ proqramının quraşdırılıb-qurulmadığını yoxlaya bilərsiniz. Microsoft Visual C++ quraşdırılıbsa, siz Visual C++ xxxx-i görə bilərsiniz
Yenidən paylana bilən (x64). Əks halda, siz Visual C++ proqramını yükləyə və quraşdıra bilərsiniz
Microsoft-dan yenidən paylana bilər webSayt. Yükləmə linki üçün əlaqəli məlumatlara baxın.

Cədvəl 55. KEYENC Komanda Xətti Seçimləri

Komanda Xətti Seçimləri Arqument/Təsvir
-k <HDCP protection key file>
Mətn file onaltılıq sistemdə yalnız 128 bit HDCP qoruma açarını ehtiva edir. Məsample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
HDCP 1.4 ötürücü istehsal açarları file DCP-dən (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
HDCP 1.4 qəbuledici istehsal açarları file DCP-dən (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
HDCP 2.3 ötürücü istehsal açarları file DCP-dən (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
HDCP 2.3 qəbuledici istehsal açarları file DCP-dən (.bin file)
-hdcp1tx düymələri Seçilmiş daxiletmə (.bin) üçün açar diapazonunu təyin edin files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm harada
n = açarın başlanğıcı (1 və ya >1) m = açarın sonu (n və ya >n) Məsample:
Hər HDCP 1 TX, HDCP 1000 RX və HCDP-dən 1.4-dən 1.4-ə qədər düymə seçin
2.3 RX istehsal açarları file.
“-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rx düymələri
-hdcp2rx düymələri
davam etdi...
Komanda Xətti Seçimləri Arqument/Təsvir
Qeyd: 1. Heç bir HDCP istehsal açarından istifadə etmirsinizsə file, siz HDCP açar diapazonunu tələb etməyəcəksiniz. Komanda xəttində arqumentdən istifadə etmirsinizsə, standart açar diapazonu 0-dır.
2. Siz həmçinin HDCP istehsal açarları üçün açarların müxtəlif indeksini seçə bilərsiniz file. Bununla belə, düymələrin sayı seçilmiş seçimlərə uyğun olmalıdır.
Example: Fərqli 100 düymə seçin
HDCP 100 TX istehsal açarlarından ilk 1.4 açarı seçin file “-hdcp1txkeys 1-100”
HDCP 300 RX istehsal açarları üçün 400 - 1.4 düymələri seçin file “-hdcp1rxkeys 300-400”
HDCP 600 RX istehsal açarları üçün 700 - 2.3 düymələri seçin file “-hdcp2rxkeys 600-700”
-o Çıxış file format . Defolt hexdir file.
İkili sistemdə şifrələnmiş HDCP istehsal açarlarını yaradın file format: -o bin Hex şəklində şifrələnmiş HDCP istehsal açarlarını yaradın file format: -o hex Başlıqda şifrələnmiş HDCP istehsal açarlarını yaradın file format: -oh
- çek açarları Daxiletmədə mövcud olan düymələrin sayını çap edin files. Məsələnample:
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> – yoxlama düymələri
Qeyd: Yuxarıda qeyd edildiyi kimi, əmr xəttinin sonunda parametr - yoxlama düymələrindən istifadə edinample.
-versiya KEYENC versiya nömrəsini çap edin

Şifrələmək üçün HDCP 1.4 və/və ya HDCP 2.3 istehsal açarlarını seçə bilərsiniz. məsələnample, şifrələmək üçün yalnız HDCP 2.3 RX istehsal açarlarından istifadə etmək üçün yalnız -hdcp2rx istifadə edin
<HDCP 2.3 RX production keys file> -hdcp2rx düymələri komanda xətti parametrlərində.
Cədvəl 56. KEYENC Ümumi Səhv Mesajı Təlimatları

Xəta Mesajı Təlimat
XƏTA: HDCP qoruma açarı file itkin Əmr satırı parametri çatışmır -k file>
XƏTA: açar 32 hex rəqəm olmalıdır (məsələn, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) HDCP qoruma açarı file yalnız 32 hexadecimal rəqəmdə HDCP qoruma açarını ehtiva etməlidir.
XƏTA: Lütfən, açar diapazonunu göstərin Açar diapazonu verilmiş giriş HDCP istehsal açarları üçün müəyyən edilməyib file.
XƏTA: Yanlış açar diapazonu -hdcp1txkeys və ya -hdcp1rxkeys və ya -hdcp2rxkeys üçün göstərilən açar diapazonu düzgün deyil.
XƏTA: yaratmaq mümkün deyilFileadı> Keyenc.exe-dən qovluq icazəsinin işə salındığını yoxlayın.
XƏTA: -hdcp1txkeys girişi yanlışdır HDCP 1.4 TX istehsal açarları üçün daxiletmə açarı diapazonu formatı yanlışdır. Düzgün format “-hdcp1txkeys nm”dir, burada n >= 1, m >= n
XƏTA: -hdcp1rxkeys girişi yanlışdır HDCP 1.4 RX istehsal açarları üçün daxiletmə açarı diapazonu formatı yanlışdır. Düzgün format “-hdcp1rxkeys nm”dir, burada n >= 1, m >= n
XƏTA: -hdcp2rxkeys girişi yanlışdır HDCP 2.3 RX istehsal açarları üçün daxiletmə açarı diapazonu formatı yanlışdır. Düzgün format “-hdcp2rxkeys nm”dir, burada n >= 1, m >= n
davam etdi...
Xəta Mesajı Təlimat
XƏTA: Yanlışdır file <fileadı> Yanlış HDCP istehsal açarları file.
XƏTA: file -o seçimi üçün yazın –o üçün komanda xətti parametri çatışmır .
XƏTA: etibarsızdır filead -fileadı> <filead> etibarsızdır, lütfən etibarlı olandan istifadə edin filexüsusi simvol olmadan ad.

Tək EEPROM üçün Tək Açarı Şifrələyin
HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX və HDCP 2.3 RX çıxışlı tək açarını şifrələmək üçün Windows əmr sorğusundan aşağıdakı əmr satırını işə salın. file başlıq formatı file tək EEPROM üçün:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1tx düymələri 1-1 -hdcp1rx düymələri 1-1 -hdcp2rx düymələri 1-1 -oh

N EEPROM üçün N açarı şifrələyin
HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX və HDCP 2.3 RX çıxışlı N açarını (2.3-ci açardan başlayaraq) şifrələmək üçün Windows əmr sorğusundan aşağıdakı əmr satırını işə salın. file hex formatı file N EEPROM üçün:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1tx düymələri 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex burada N >= 1-dir və bütün variantlar üçün uyğun olmalıdır.

Əlaqədar Məlumat
Visual Studio 2019 üçün Microsoft Visual C++
Yükləmək üçün Microsoft Visual C++ x86 yenidən paylana bilən paketi (vc_redist.x86.exe) təmin edir. Link dəyişirsə, Intel sizə Microsoft axtarış sistemindən “Visual C++ redistributable” axtarışını tövsiyə edir.

4.3.3.2.2. Açar proqramçı
Şifrələnmiş HDCP istehsal açarlarını EEPROM-da proqramlaşdırmaq üçün bu addımları yerinə yetirin:

  1. Əsas proqramçı dizaynını kopyalayın files aşağıdakı yoldan iş qovluğunuza keçin: /hdcp2x/hw_demo/key_programmer/
  2. Proqram başlığını kopyalayın file (hdcp_key .h) KEYENC proqram yardım proqramından (səh. 113-də Tək EEPROM üçün Tək Açarı Şifrələyin) proqram təminatı/key_programmer_src/ kataloquna yaradılıb və onun adını hdcp_key.h olaraq dəyişdirin.
  3. Çalışın./runall.tcl. Bu skript aşağıdakı əmrləri yerinə yetirir:
    • IP kataloqu yaradın files
    • Platforma Dizayner sistemini yaradın
    • Intel Quartus Prime layihəsi yaradın
    • Proqram təminatının iş sahəsini yaradın və proqram təminatını qurun
    • Tam tərtibi həyata keçirin
  4. Proqram təminatı obyektini yükləyin File (.sof) şifrələnmiş HDCP istehsal açarlarını EEPROM-da proqramlaşdırmaq üçün FPGA-ya.

Stratix 10 HDMI RX-TX Retransmit dizaynını yaradınampHDCP 2.3 Dəstəyi və HDCP 1.4 Dəstəyi parametrləri işə salındıqdan sonra HDCP qoruma açarını daxil etmək üçün aşağıdakı addımı izləyin.

  • Mif-i kopyalayın file (hdcp_kmem.mif) KEYENC proqram yardım proqramından (113-cü səhifədə Tək EEPROM üçün Tək Açarı Şifrələmə bölməsi) /quartus/hdcp/ kataloqu.

4.3.4. Dizaynı tərtib edin
Öz sadə HDCP istehsal açarlarınızı FPGA-ya daxil etdikdən və ya şifrələnmiş HDCP istehsal açarlarını EEPROM-a proqramlaşdırdıqdan sonra indi dizaynı tərtib edə bilərsiniz.

  1. Intel Quartus Prime Pro Edition proqramını işə salın və açın /quartus/a10_hdmi2_demo.qpf.
  2. Emal olunur ➤ Kompilyasiyaya başlayın.

4.3.5. View Nəticələr
Nümayişin sonunda siz bacaracaqsınız view HDCPenabled HDMI xarici yuvasındakı nəticələr.
Kimə view nümayişin nəticələri üçün bu addımları yerinə yetirin:

  1. Intel FPGA lövhəsini gücləndirin.
  2. Kataloqu dəyişdirin /kvars/.
  3. Proqram Obyektini yükləmək üçün Nios II Command Shell-də aşağıdakı əmri yazın File (.sof) FPGA-ya. nios2-konfiqurasiya-sof çıxışı_files/ .sof
  4. HDCP-ni aktivləşdirən HDMI xarici mənbəyini və yuvasını işə salın (əgər bunu etməmisinizsə). HDMI xarici yuvası HDMI xarici mənbəyinizin çıxışını göstərir.

4.3.5.1. Düymələr və LED funksiyaları
Nümayişinizi idarə etmək üçün lövhədəki təkan düymələrindən və LED funksiyalarından istifadə edin.

Cədvəl 57. Düymə və LED Göstəricilər (SUPPORT FRL = 0)

Düymə / LED Funksiyalar
cpu_resetn Sistemi yenidən qurmaq üçün bir dəfə basın.
user_pb[0] HPD siqnalını standart HDMI mənbəyinə keçirmək üçün bir dəfə basın.
user_pb[1] • TX nüvəsinə DVI kodlu siqnalı göndərmək üçün göstəriş vermək üçün basıb saxlayın.
• HDMI kodlu siqnalı göndərmək üçün buraxın.
• Gələn videonun 8 bpc RGB rəng məkanında olduğuna əmin olun.
user_pb[2] • Yan zolaq siqnallarından InfoFrames göndərilməsini dayandırmaq üçün TX nüvəsinə göstəriş vermək üçün basıb saxlayın.
• Yan zolaq siqnallarından InfoFrames göndərilməsini davam etdirmək üçün buraxın.
user_led[0] RX HDMI PLL kilid statusu.
• 0: Kilidi açılıb
• 1: Bağlanıb
 user_led[1] RX HDMI əsas kilid statusu
• 0: Ən azı 1 kanal kiliddən çıxarılıb
• 1: Bütün 3 kanal kilidlənib
user_led[2] RX HDCP1x IP deşifrə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir
 user_led[3] RX HDCP2x IP deşifrə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir
 user_led[4] TX HDMI PLL kilid statusu.
• 0: Kilidi açılıb
• 1: Bağlanıb
 user_led[5] TX ötürücü PLL kilid statusu.
• 0: Kilidi açılıb
• 1: Bağlanıb
 user_led[6] TX HDCP1x IP şifrələmə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir
 user_led[7] TX HDCP2x IP şifrələmə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir

Cədvəl 58. Düymə və LED Göstəricilər (SUPPORT FRL = 1)

Düymə / LED Funksiyalar
cpu_resetn Sistemi yenidən qurmaq üçün bir dəfə basın.
user_dipsw Keçid rejimini dəyişdirmək üçün istifadəçi tərəfindən müəyyən edilmiş DIP açarı.
• OFF (standart mövqe) = Keçid
FPGA-dakı HDMI RX xarici yuvadan EDID alır və onu qoşulduğu xarici mənbəyə təqdim edir.
• ON = Siz Nios II terminalından RX maksimum FRL dərəcəsinə nəzarət edə bilərsiniz. Komanda maksimum FRL dərəcəsi dəyərini manipulyasiya etməklə RX EDID-ni dəyişdirir.
istinad edin Dizaynı Fərqli FRL Qiymətlərində İşlətmək müxtəlif FRL dərəcələrinin təyin edilməsi haqqında ətraflı məlumat üçün səhifə 33-də.
davam etdi...
Düymə / LED Funksiyalar
user_pb[0] HPD siqnalını standart HDMI mənbəyinə keçirmək üçün bir dəfə basın.
user_pb[1] Qorunur.
user_pb[2] Bitec HDMI 2.1 FMC əlavə kartının TX-ə qoşulmuş yuvadan SCDC registrlərini oxumaq üçün bir dəfə basın.
Qeyd: Oxumağı aktivləşdirmək üçün proqramda DEBUG_MODE-u 1-ə təyin etməlisiniz.
user_led_g[0] RX FRL saatı PLL kilid statusu.
• 0: Kilidi açılıb
• 1: Bağlanıb
user_led_g[1] RX HDMI video kilidi statusu.
• 0: Kilidi açılıb
• 1: Bağlanıb
user_led_g[2] RX HDCP1x IP deşifrə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir
user_led_g[3] RX HDCP2x IP deşifrə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir
user_led_g[4] TX FRL saatı PLL kilid statusu.
• 0: Kilidi açılıb
• 1: Bağlanıb
user_led_g[5] TX HDMI video kilidi statusu.
• 0 = Kilidi açılıb
• 1 = Kilidi
user_led_g[6] TX HDCP1x IP şifrələmə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir
user_led_g[7] TX HDCP2x IP şifrələmə statusu.
• 0: Qeyri-aktiv
• 1: Aktivdir

4.4. FPGA Dizaynına daxil edilmiş şifrələmə açarının qorunması
Bir çox FPGA dizaynı şifrələməni həyata keçirir və çox vaxt gizli açarları FPGA bit axınına yerləşdirməyə ehtiyac var. Intel Stratix 10 və Intel Agilex kimi daha yeni cihaz ailələrində bu məxfi açarları təhlükəsiz şəkildə təmin edə və idarə edə bilən Təhlükəsiz Qurğu Meneceri bloku mövcuddur. Bu funksiyalar mövcud olmadıqda, siz FPGA bit axınının məzmununu, o cümlədən hər hansı daxil edilmiş gizli istifadəçi açarlarını şifrələmə ilə təmin edə bilərsiniz.
İstifadəçi açarları dizayn mühitinizdə təhlükəsiz saxlanmalı və ideal olaraq avtomatlaşdırılmış təhlükəsiz prosesdən istifadə edərək dizayna əlavə edilməlidir. Aşağıdakı addımlar Intel Quartus Prime alətləri ilə belə bir prosesi necə həyata keçirə biləcəyinizi göstərir.

  1. Qeyri-təhlükəsiz mühitdə Intel Quartus Prime-da HDL-i inkişaf etdirin və optimallaşdırın.
  2. Dizaynı təhlükəsiz mühitə köçürün və gizli açarı yeniləmək üçün avtomatlaşdırılmış prosesi həyata keçirin. Çip yaddaşı əsas dəyəri daxil edir. Açar yeniləndikdə, yaddaşın işə salınması file (.mif) dəyişə bilər və “quartus_cdb –update_mif” assembler axını yenidən tərtib etmədən HDCP mühafizə açarını dəyişə bilər. Bu addım çox tez işləyir və orijinal vaxtı qoruyur.
  3. Daha sonra Intel Quartus Prime bit axını son sınaq və yerləşdirmə üçün şifrələnmiş bit axınını təhlükəsiz olmayan mühitə köçürməzdən əvvəl FPGA açarı ilə şifrələnir.

Gizli açarı FPGA-dan bərpa edə biləcək bütün sazlama girişini söndürmək tövsiyə olunur. J-ni söndürməklə sazlama imkanlarını tamamilə söndürə bilərsinizTAG port, və ya seçmə aradan buraxın və yenidənview sistemdaxili yaddaş redaktoru və ya Signal Tap kimi heç bir sazlama funksiyası açarı bərpa edə bilməz. FPGA bit axınının şifrələnməsi və J-nin söndürülməsi kimi təhlükəsizlik seçimlərinin konfiqurasiyasına dair xüsusi addımlar daxil olmaqla, FPGA təhlükəsizlik xüsusiyyətlərindən istifadə haqqında əlavə məlumat üçün AN 556: Intel FPGA-larda Dizayn Təhlükəsizlik Xüsusiyyətlərinin İstifadəsinə baxın.TAG giriş.

Qeyd:
MIF yaddaşında gizli açarın başqa bir açarı ilə çaşqınlıq və ya şifrələmənin əlavə addımını nəzərdən keçirə bilərsiniz.
Əlaqədar Məlumat
AN 556: Intel FPGA-larda Dizayn Təhlükəsizlik Xüsusiyyətlərindən istifadə

4.5. Təhlükəsizlik Mülahizələri
HDCP funksiyasından istifadə edərkən aşağıdakı təhlükəsizlik mülahizələrini nəzərə alın.

  • Təkrarlayıcı sistemi dizayn edərkən, aşağıdakı şərtlərdə alınan videonun TX IP-yə daxil olmasını bloklamalısınız:
    — Qəbul edilmiş video HDCP ilə şifrələnirsə (yəni RX IP-dən hdcp1_enabled və ya hdcp2_enabled şifrələmə statusu təsdiq edilirsə) və ötürülən video HDCP ilə şifrələnməyibsə (yəni TX IP-dən hdcp1_enabled və ya hdcp2_enabled şifrələmə statusu təsdiq edilmir).
    — Qəbul edilmiş video HDCP TYPE 1-dirsə (yəni, RX IP-dən axın_tipi təsdiq edilir) və ötürülən video HDCP 1.4 şifrələnirsə (yəni TX IP-dən hdcp1_enabled şifrələmə statusu təsdiq edilir)
  • Siz HDCP istehsal açarlarınızın və istənilən istifadəçi şifrələmə açarlarınızın məxfiliyini və bütövlüyünü qorumalısınız.
  • Intel sizə hər hansı bir Intel Quartus Prime layihəsini və dizayn mənbəyini inkişaf etdirməyi tövsiyə edir fileaçarları qorumaq üçün təhlükəsiz hesablama mühitində şifrələmə açarlarını ehtiva edən s.
  • İntel sizə FPGA-larda dizaynı, o cümlədən hər hansı daxili şifrələmə açarlarını icazəsiz surətdən çıxarmaqdan, tərs mühəndislikdən qorumaq üçün dizayn təhlükəsizlik xüsusiyyətlərindən istifadə etməyi tövsiyə edir.ampsəhv etmək.

Əlaqədar Məlumat
AN 556: Intel FPGA-larda Dizayn Təhlükəsizlik Xüsusiyyətlərindən istifadə

4.6. Sazlama Təlimatları
Bu bölmə faydalı HDCP status siqnalını və sazlama üçün istifadə edilə bilən proqram parametrlərini təsvir edir. O, həmçinin dizaynın işlədilməsi ilə bağlı tez-tez verilən sualları (FAQ) ehtiva edirample.

4.6.1. HDCP Vəziyyət Siqnalları
HDCP IP nüvələrinin iş vəziyyətini müəyyən etmək üçün faydalı olan bir neçə siqnal var. Bu siqnallar köhnə dizaynda mövcuddurample üst səviyyədir və bortda olan LED-lərə bağlıdır:

Siqnal Adı Funksiya
hdcp1_enabled_rx RX HDCP1x IP Deşifrə Status 0: Qeyri-aktiv
1: Aktiv
hdcp2_enabled_rx RX HDCP2x IP Deşifrə Status 0: Qeyri-aktiv
1: Aktiv
hdcp1_enabled_tx TX HDCP1x IP Şifrələmə Vəziyyəti 0: Qeyri-aktiv
1: Aktiv
hdcp2_enabled_tx TX HDCP2x IP Şifrələmə Vəziyyəti 0: Qeyri-aktiv
1: Aktiv

Onların müvafiq LED yerləşdirmələri üçün 57-ci səhifədəki Cədvəl 115 və səhifə 58-dəki Cədvəl 115-ə baxın.
Bu siqnalların aktiv vəziyyəti HDCP IP-nin autentifikasiya edildiyini və şifrələnmiş video axını qəbul etdiyini/göndərdiyini göstərir. Hər bir istiqamət üçün yalnız HDCP1x və ya HDCP2x
şifrləmə/şifrləmə statusu siqnalları aktivdir. məsələnample, əgər hdcp1_enabled_rx və ya hdcp2_enabled_rx aktivdirsə, RX tərəfindəki HDCP aktivdir və xarici video mənbəyindən şifrələnmiş video axınının şifrəsini açır.

4.6.2. HDCP Proqram Parametrlərinin Dəyişdirilməsi
HDCP sazlama prosesini asanlaşdırmaq üçün siz hdcp.c-də parametrləri dəyişdirə bilərsiniz.
Aşağıdakı cədvəl konfiqurasiya edilə bilən parametrlərin və onların funksiyalarının siyahısını ümumiləşdirir.

Parametr Funksiya
SUPPORT_HDCP1X TX tərəfində HDCP 1.4-ü aktivləşdirin
SUPPORT_HDCP2X TX tərəfində HDCP 2.3-ü aktivləşdirin
DEBUG_MODE_HDCP TX HDCP üçün sazlama mesajlarını aktivləşdirin
REPEATER_MODE HDCP dizaynı üçün təkrarlayıcı rejimini aktivləşdirin, məsələnample

Parametrləri dəyişdirmək üçün dəyərləri hdcp.c-də istədiyiniz dəyərlərə dəyişdirin. Kompilyasiyaya başlamazdan əvvəl build_sw_hdcp.sh-də aşağıdakı dəyişikliyi edin:

  1. Dəyişdirilmiş proqram təminatının qarşısını almaq üçün aşağıdakı sətri tapın və şərh edin file orijinalı ilə əvəz olunur files Intel Quartus Prime Software quraşdırma yolundan.
    intel HDMI Arria 10 FPGA IP Design Example - Üst Komponentlər 3
  2.  Yenilənmiş proqramı tərtib etmək üçün “./build_sw_hdcp.sh” proqramını işə salın.
  3. Yaradılmış .elf file dizayna iki üsulla daxil edilə bilər:
    a. “nios2-download -g” proqramını işə salın file adı>”. Yükləmə prosesi başa çatdıqdan sonra düzgün işləməyi təmin etmək üçün sistemi sıfırlayın.
    b. Yaddaşın işə salınmasını yeniləmək üçün “quartus_cdb –-update_mif” proqramını işə salın files. Yeni .sof yaratmaq üçün assembler-i işə salın file yenilənmiş proqram təminatı daxildir.

4.6.3. Tez-tez verilən suallar (FAQ)
Cədvəl 59. Uğursuzluğun Simptomları və Təlimatları

Nömrə Uğursuzluq Simptomu Təlimat
1. RX şifrəli video qəbul edir, lakin TX mavi və ya qara rəngdə statik video göndərir. Bu, xarici sink ilə uğursuz TX autentifikasiyası ilə bağlıdır. Əgər yuxarı axınından daxil olan video şifrələnirsə, HDCP qabiliyyətinə malik təkrarlayıcı videonu şifrələnməmiş formatda ötürməməlidir. Buna nail olmaq üçün TX HDCP şifrələmə statusu siqnalı RX HDCP deşifrə statusu siqnalı aktiv olduqda aktiv olmayan zaman mavi və ya qara rəngli statik video gedən videonu əvəz edir.
Dəqiq təlimatlar üçün baxın Təhlükəsizlik Mülahizələri səhifə 117. Bununla belə, bu davranış HDCP dizaynını aktivləşdirərkən sazlama prosesinin qarşısını ala bilər. Aşağıda, məsələn, dizaynda video bloklanmasını aradan qaldırmaq üçün bir üsul varample:
1. Aşağıdakı port bağlantısını dizaynın yuxarı səviyyəsində tapın, məsələnample. Bu port hdmi_tx_top moduluna aiddir.
2. Port bağlantısını aşağıdakı sətirə dəyişdirin:
2. TX HDCP şifrələmə statusu siqnalı aktivdir, lakin aşağı axın yuyucuda qar şəkli göstərilir. Bu, aşağı axın sinkinin gedən şifrələnmiş videonu düzgün deşifrə etməməsi ilə əlaqədardır.
TX HDCP IP-yə qlobal sabiti (LC128) təmin etdiyinizə əmin olun. Dəyər istehsal dəyəri və düzgün olmalıdır.
3. TX HDCP şifrələmə statusu siqnalı qeyri-sabitdir və ya həmişə qeyri-aktivdir. Bu, aşağı axın sink ilə uğursuz TX autentifikasiyası ilə bağlıdır. Sazlama prosesini asanlaşdırmaq üçün, siz aktivləşdirə bilərsiniz DEBUG_MODE_HDCP hdcp.c-də parametr. istinad edin HDCP Proqram Parametrlərinin Dəyişdirilməsi təlimatlarda 118-ci səhifədə. Aşağıdakı 3a-3c uğursuz TX autentifikasiyasının mümkün səbəbləri ola bilər.
3a. Proqram təminatının sazlanması jurnalı “HDCP 1.4 aşağı axın (Rx) tərəfindən dəstəklənmir” mesajını çap etməyə davam edir. Mesaj aşağı axın sinkinin həm HDCP 2.3, həm də HDCP 1.4-ü dəstəkləmədiyini göstərir.
Aşağı axın yuvasının HDCP 2.3 və ya HDCP 1.4-ü dəstəklədiyinə əmin olun.
3b. TX identifikasiyası yarı yolda uğursuz oldu. Bu, TX identifikasiyasının hər hansı hissəsi ilə bağlıdır, məsələn, imzanın yoxlanılması, yerin yoxlanılması və s. uğursuz ola bilər. Aşağı axın lavabonun faks açarından istifadə etmədiyinə əmin olun.
3c. Proqram təminatının sazlanması jurnalı “Yenidən autentifikasiya Bu mesaj onu göstərir ki, qəbul edilən video düzgün deşifrə edilmədiyi üçün aşağı axın sink yenidən autentifikasiya tələb edib. TX HDCP IP-yə qlobal sabiti (LC128) təmin etdiyinizə əmin olun. Dəyər istehsal dəyəri olmalıdır və dəyər düzgündür.
davam etdi...
Nömrə Uğursuzluq Simptomu Təlimat
tələb olunur” HDCP autentifikasiyası tamamlandıqdan sonra.
4. Yuxarı axın mənbəyi HDCP-ni aktiv etsə də, RX HDCP deşifrə statusu siqnalı qeyri-aktivdir. Bu, RX HDCP IP-nin təsdiqlənmiş vəziyyətə çatmadığını göstərir. Varsayılan olaraq, REPEATER_MODE parametr dizaynda aktivləşdirilib, məsələnample. Əgər REPEATER_MODE aktivdirsə, TX HDCP IP-nin təsdiqləndiyinə əmin olun.

Zaman REPEATER_MODE parametr aktivləşdirildikdə, TX HDCP-yə uyğun lavaboya qoşulubsa, RX HDCP IP təkrarlayıcı kimi autentifikasiya etməyə cəhd edir. TX HDCP IP-nin aşağı axın qəbuledicisi ilə autentifikasiyanı tamamlamasını və RECEIVERID_LIST-i RX HDCP IP-yə ötürməsini gözləyərkən identifikasiya yarıda dayanır. HDCP Spesifikasiyasında müəyyən edildiyi kimi vaxt aşımı 2 saniyədir. TX HDCP IP bu müddətdə autentifikasiyanı tamamlaya bilmirsə, yuxarı mənbə autentifikasiyanı uğursuz hesab edir və HDCP Spesifikasiyasında göstərildiyi kimi yenidən autentifikasiyaya başlayır.
Qeyd: • Baxın HDCP Proqram Parametrlərinin Dəyişdirilməsi deaktiv etmək üsulu üçün səhifə 118-də REPEATER_MODE sazlama məqsədi üçün parametr. söndürdükdən sonra REPEATER_MODE parametrinə uyğun olaraq, RX HDCP IP həmişə son nöqtə qəbuledicisi kimi autentifikasiya etməyə çalışır. TX HDCP IP identifikasiya prosesini bağlamır.
• Əgər REPEATER_MODE parametr aktiv deyilsə, HDCP IP-yə təqdim edilən HDCP açarının istehsal dəyəri və dəyərin düzgün olduğundan əmin olun.
5. RX HDCP deşifrə statusu siqnalı qeyri-sabitdir. Bu o deməkdir ki, RX HDCP IP təsdiqlənmiş vəziyyət əldə edildikdən dərhal sonra yenidən autentifikasiya tələb edib. Bu, yəqin ki, daxil olan şifrələnmiş videonun RX HDCP IP tərəfindən düzgün deşifrə edilməməsi ilə bağlıdır. RX HDCP IP nüvəsinə verilən qlobal sabitin (LC128) istehsal dəyəri və dəyərin düzgün olduğundan əmin olun.

HDMI Intel Arria 10 FPGA IP Design Exampİstifadəçi Təlimatı Arxivləri

Bu istifadəçi təlimatının ən son və əvvəlki versiyaları üçün HDMI Intel® Arria 10 FPGA IP Design Ex-ə baxınampİstifadəçi Təlimatı. Əgər IP və ya proqram versiyası siyahıda yoxdursa, əvvəlki IP və ya proqram versiyası üçün istifadəçi təlimatı tətbiq edilir.
IP versiyaları Intel Quartus Prime Design Suite proqram təminatının v19.1-ə qədər versiyaları ilə eynidir. Intel Quartus Prime Design Suite proqram təminatının 19.2 və ya sonrakı versiyasından, IP
nüvələrdə yeni IP versiya sxemi var.

HDMI Intel Arria 10 FPGA IP Design Exampİstifadəçi Təlimatı

Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
2022.12.27 22.4 19.7.1 Əvvəlki dizaynın Avadanlıq və Proqram Tələbləri bölməsinə HDMI əlavə kartı revizyonunu seçmək üçün yeni parametr əlavə edildi.ample HDMI 2.0 (qeyri-FRL rejimi).
2022.07.29 22.2 19.7.0 • Nios II EDS-nin Windows* versiyasından Cygwin komponentinin çıxarılması və Windows* istifadəçiləri üçün WSL quraşdırma tələbi haqqında bildiriş.
• Sənəddə tətbiq oluna bildiyi təqdirdə 4-cü versiyadan 9-a qədər yenilənmiş əlavə kart versiyası.
2021.11.12 21.3 19.6.1 • Yeni açar şifrələmə proqram təminatı yardım proqramını (KEYENC) təsvir etmək üçün şifrələnmiş HDCP istehsal açarlarını xarici fleş yaddaşda və ya EEPROM-da saxla (HDCP Açar İdarəetmə Dəstəyi = 1) alt bölməsi yeniləndi.
• Aşağıdakı rəqəmlər silindi:
— RX Şəxsi Açar üçün Faks Açarının R1 məlumat massivi
— HDCP İstehsal Açarlarının məlumat massivləri (Placeholder)
— HDCP Qoruma Açarının məlumat massivi (Öncədən təyin edilmiş açar)
— HDCP qoruma açarı hdcp2x_tx_kmem.mif-də işə salındı
— HDCP qoruma açarı hdcp1x_rx_kmem.mif-də işə salındı
— HDCP qoruma açarı hdcp1x_tx_kmem.mif-də işə salındı
• DCP Açarından HDCP Açar Xəritəçəkmə alt bölməsi köçürüldü Files Sazlama Təlimatlarından sadə HDCP istehsal açarlarını FPGA-da saxlamaq üçün (HDCP Açar İdarəetmə Dəstəyi = 0).
2021.09.15 21.1 19.6.0 ncsim-ə istinad silindi
2021.05.12 21.1 19.6.0 • DƏSTƏK FRL = 1 və ya DƏSTƏK HDCP Açar İdarəetmə = 1 olduqda Şəkil 29 HDMI üzərində HDCP Dizaynı Ex üçün təsvirə əlavə edildiampBlok Diaqram.
• HDCP açar yaddaşına addımlar əlavə edildi files Design Walkthrough.
• DƏSTƏK FRL = 0 olduqda Avadanlıqların quraşdırılması bölməsinə əlavə edildi.
• Dizaynı Yarat-da HDCP Açar İdarəetmə Dəstəyi parametrini aktivləşdirmək üçün addım əlavə edildi.
• Yeni alt bölmə əlavə edildi Şifrələnmiş HDCP istehsal açarlarını xarici flash yaddaşda və ya EEPROM-da saxlayın (HDCP Açar İdarəetmə Dəstəyi = 1).
davam etdi...
Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
• Düymə və LED Göstəricilər üçün Cədvəl Düyməsi və LED Göstəricilərinin adı dəyişdirildi (SUPPORT FRL = 0).
• Cədvəl düyməsi və LED göstəriciləri əlavə edildi (SUPPORT FRL = 1).
• FPGA Dizaynına daxil edilmiş Şifrələmə Açarının Qorunması adlı yeni fəsil əlavə edildi.
• Sazlama Təlimatları və HDCP Status Siqnalları, HDCP Proqram Parametrinin Dəyişdirilməsi və Tez-tez Verilən Suallar adlı yeni fəsil əlavə edildi.
2021.04.01 21.1 19.6.0 • Yenilənmiş Şəkil Komponentləri Yalnız RX və ya Yalnız TX Dizaynı üçün tələb olunur.
• Yenilənmiş Cədvəl Yaradılmış RTL Files.
• Yenilənmiş Şəkil HDMI RX Üst Komponentləri.
• Çıxarılan Bölmə HDMI RX Top Link Təlim Prosesi.
• Dizaynın Fərqli FRL Qiymətlərində İşlədilməsi üzrə addımlar yeniləndi.
• Yenilənmiş Şəkil HDMI 2.1 Dizayn Example Saat sxemi.
• Yenilənmiş Cədvəl Saatı Sxem Siqnalları.
• Transceiver Arbiter-dən TX-ə qoşulma əlavə etmək üçün yenilənmiş Şəkil HDMI RX-TX Blok Diaqramı.
2020.09.28 20.3 19.5.0 • Qeyd silindi ki, HDMI 2.1 dizayn example FRL rejimində yalnız HDMI Intel FPGA IP Design Ex-də sürət dərəcəsi –1 cihazları dəstəkləyirample Intel Arria 10 Cihazları və HDMI 2.1 Dizaynı üçün Tez Başlanğıc Bələdçisi Example (Dəstək FRL = 1) bölmələri. Dizayn bütün sürət dərəcələrini dəstəkləyir.
• Bütün HDMI 2.1 dizaynından ls_clk məlumatı silindi, məsələnampəlaqəli bölmələr. ls_clk domeni artıq dizaynda istifadə edilmirample.
• HDMI 2.1 dizaynı üçün blok diaqramları yeniləndiampHDMI 2.1 Design Ex-də FRL rejimindəample (Dəstək FRL = 1), Yalnız RX və ya Yalnız TX Dizaynları Dizayn Komponentlərinin yaradılması və Saatlama Sxemi bölmələri.
• Kataloqlar yeniləndi və yaradıldı files siyahısı Directory Structure bölmələrində.
• Uyğun olmayan siqnallar silindi və aşağıdakı HDMI 2.1 dizaynının təsviri əlavə edildi və ya redaktə edildi.ampİnterfeys siqnalları bölməsində siqnallar:
— sys_init
— txpll_frl_locked
— tx_os
— txphy_rcfg* siqnalları
— tx_reconfig_done
— txcore_tbcr
— pio_in0_external_connection_export
• Dizayn RTL Parametrləri bölməsinə aşağıdakı parametrlər əlavə edildi:
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
— FPLL-dən istifadə edin
— POLARITY_INVERSION
davam etdi...
Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
• HDMI 2.0 dizaynı üçün blok diaqramları yeniləndiampHDMI 2.0 Design Ex-də Intel Quartus Prime Pro Edition proqramı üçün leample (Dəstək FRL = 0), Yalnız RX və ya Yalnız TX Dizaynları Dizayn Komponentlərinin yaradılması və Saat Sxeminin bölmələri.
• Dynamic Range və Mastering (HDR) InfoFrame Insertion and Filtering bölməsində saat yeniləndi və siqnal adları sıfırlandı.
• Uyğun olmayan siqnallar silindi və aşağıdakı HDMI 2.0 dizaynının təsviri əlavə edildi və ya redaktə edildi.ampİnterfeys siqnalları bölməsində siqnallar:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
— reset_xcvr_powerup
— nios_tx_i2c* siqnalları
— hdmi_ti_i2c* siqnalları
— tx_i2c_avalon* siqnalları
— clock_bridge_0_in_clk_clk
— reset_bridge_0_reset_reset_n
— i2c_master* siqnalları
— nios_tx_i2c* siqnalları
— Etibarlı_pio_external_connectio n_export ölçün
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* siqnalları
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— rx_pma_rcfg_mgmt* siqnalları
• Simulyasiya test masasının dizaynlar üçün dəstəklənməyəcəyinə dair qeyd əlavə edildi I2C daxil edin parametr aktivləşdirildi və Simulation Testbench bölməsində simulyasiya mesajını yenilədi.
• Dizaynınızın Təkmilləşdirilməsi bölməsi yeniləndi.
2020.04.13 20.1 19.4.0 • HDMI 2.1 dizaynının example FRL rejimində yalnız HDMI Intel FPGA IP Design Ex-də sürət dərəcəsi –1 cihazları dəstəkləyirample Intel Arria 10 Cihazları üçün Tez Başlanğıc Bələdçisi və HDMI 2.1 Design Ex üçün ətraflı təsvirample (Dəstək FRL = 1) bölmələri.
• HDCP-ni HDMI Design üzərindən köçürdü ExampHDMI Intel FPGA IP İstifadəçi Təlimatından Intel Arria 10 Cihazları bölməsi üçün.
• Audioları daxil etmək üçün Dizaynın Simulyasiyası bölməsini redaktə etdiample generator, yan bant məlumat generatoru və köməkçi məlumat generatoru və uğurlu simulyasiya mesajını yenilədi.
• Göstərilən simulyasiyanın yalnız üçün mövcud olduğu qeydi silindi FRL dəstəyi əlil dizaynları qeyd. Simulyasiya indi üçün əlçatandır FRL dəstəyi dizaynları da aktivləşdirir.
• HDMI 2.1 Design Ex üçün Ətraflı Təsvirdə xüsusiyyət təsviri yeniləndiample (Support FRL Enabled) bölməsi.
davam etdi...
Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
• HDMI 2.1 RX-TX Dizayn Blok Diaqramında, Dizayn Komponentlərində və HDMI 2.1 dizaynı üçün Yalnız RX və ya Yalnız TX Dizaynlarında bölmələrin yaradılmasında blok diaqramını redaktə etdi.ample. Artıq tətbiq olunmayan yeni komponentlər və silinmiş komponentlər əlavə edildi.
• Yalnız RX və ya Yalnız TX Dizaynlarının Yaradılması bölməsində main.c skript təlimatını redaktə etdi.
• Yeni qovluqlar əlavə etmək üçün Kataloq Struktur bölmələri yeniləndi və filehəm HDMI 2.0, həm də HDMI üçün
2.1 dizayn məsamples.
• HDMI 2.1 dizaynı üçün Avadanlıq və Proqram Tələbləri bölməsi yeniləndiample.
• HDMI 2.1 dizaynı üçün Dynamic Range və Mastering (HDR) InfoFrame Insertion and Filtering bölməsində blok diaqramı və siqnal təsvirləri yeniləndi.ample.
• Eski HDMI 2.1 dizaynı üçün Dizaynı Fərqli FRL Qiymətlərində İşlətmək adlı yeni bölmə əlavə edildi.amples.
• HDMI 2.1 dizaynı üçün Saat sxemi bölməsində blok diaqramı və siqnal təsvirləri yeniləndi.ample.
• HDMI 2.1 dizaynı üçün Hardware Setup bölməsində istifadəçi DIP keçidi haqqında təsvir əlavə edilibample.
• HDMI 2.1 dizaynı üçün Dizayn Məhdudiyyətləri bölməsi yeniləndiample.
• Dizaynınızın Təkmilləşdirilməsi bölməsi yeniləndi.
• Həm HDMI 2.0, həm də HDMI 2.1 dizaynı üçün Simulation Testbench bölmələri yeniləndiamples.
2020.01.16 19.4 19.3.0 • Yenilənmiş HDMI Intel FPGA IP Design Example Intel Arria 10 Cihazları üçün Tez Başlanğıc Bələdçisi, yeni əlavə edilmiş HDMI 2.1 dizaynı haqqında məlumatlaampFRL rejimi ilə.
• HDMI 2.1 Design Ex üçün Ətraflı Təsvir yeni fəsil əlavə edildiample (Support FRL Enabled) yeni əlavə edilmiş dizayn haqqında bütün müvafiq məlumatları ehtiva edirample.
• HDMI Intel FPGA IP Design Ex adı dəyişdirildiample Ətraflı Təsvirdən Ətraflı Təsvirə HDMI 2.0 Dizaynı Məsampdaha yaxşı aydınlıq üçün.
2019.10.31 18.1 18.1 • Yaradılmış əlavə files tx_control_src qovluğunda: ti_i2c.c və ti_i2c.h.
• Avadanlıq və Proqram Tələbləri və Dizaynın Tərtib edilməsi və Test Edilməsi bölmələrində FMC əlavə kartının 11-ci versiyası üçün əlavə dəstək.
• Dizayn Məhdudiyyəti bölməsi silindi. Maksimum əyilmə məhdudiyyətlərində vaxt pozuntusu ilə bağlı məhdudiyyət versiyada həll edildi.
HDMI Intel FPGA IP-nin 18.1.
• Bitec HDMI əlavə kartının reviziyasını seçmək imkanı vermək üçün yeni RTL parametri, BITEC_DAUGHTER_CARD_REV əlavə edildi.
davam etdi...
Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
• FMC əlavə kartının 2, 2 və 11 versiyaları haqqında məlumatı daxil etmək üçün fmcb_dp_m6c_p və fmcb_dp_c4m_p siqnallarının təsviri yeniləndi.
• Bitec qızı kart revizyonu 11 üçün aşağıdakı yeni siqnallar əlavə edildi:
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a ünvanı
— oc_i2c_master_ti_avalon_anti_slave_w ayin
— oc_i2c_master_ti_avalon_anti_slave_r eaddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w sorğusu
• Dizaynınızın Təkmilləşdirilməsi haqqında bölmə əlavə edildi.
2017.11.06 17.1 17.1 • Intel rebrendinqinə uyğun olaraq HDMI IP nüvəsinin adı HDMI Intel FPGA IP olaraq dəyişdirildi.
• Qsys termini Platforma Dizaynerinə dəyişdirildi.
• Dynamic Range və Mastering InfoFrame (HDR) daxiletmə və filtrləmə funksiyası haqqında əlavə məlumat.
• Kataloq strukturu yeniləndi:
— Əlavə edilmiş skript və proqram qovluqları və files.
- Ümumi və hdr yeniləndi files.
- atx silindi files.
- Fərqli files Intel Quartus Prime Standard Edition və Intel Quartus Prime Pro Edition üçün.
• 10AX115S2F4I1SG kimi istifadə edilən cihazı əlavə etmək üçün Dizaynın Yaradılması bölməsi yeniləndi.
• 50-100 MHz TMDS takt tezliyi üçün ötürücü məlumat sürətini 2550-5000 Mbps-ə qədər redaktə etdi.
• Xarici filtrləməni söndürmək üçün user_pb[2] düyməsini buraxa biləcəyiniz RX-TX keçid məlumatı yeniləndi.
• I2C master və HDMI mənbəyi üçün idarəetmələri əhatə edən Nios II proqram axını diaqramı yeniləndi.
• haqqında məlumat əlavə edildi Dizayn Example GUI parametrləri.
• Əlavə edilmiş HDMI RX və TX Top dizayn parametrləri.
• Bu HDMI RX və TX yüksək səviyyəli siqnalları əlavə etdi:
— mgmt_clk
- sıfırlayın
— i2c_clk
— hdmi_clk_in
— Bu HDMI RX və TX yüksək səviyyəli siqnalları silindi:
• versiya
• i2c_clk
davam etdi...
Sənəd versiyası Intel Quartus Prime Versiya IP versiyası Dəyişikliklər
• Transceiver analoq parametrinin Intel Arria 10 FPGA Development Kit və Bitec HDMI 2.0 Daughter kartı üçün sınaqdan keçirildiyinə dair qeyd əlavə edildi. Siz lövhəniz üçün analoq parametrləri dəyişdirə bilərsiniz.
• Intel Arria 10 PLL istinad saatı üçün PLL kaskadlı və ya xüsusi olmayan saat yollarının titrəməsinin qarşısını almaq üçün həll yolu üçün keçid əlavə edildi.
• Transceiver RX pinini HDMI RX üçün CDR refclk və ya HDMI TX üçün TX PLL refclk kimi istifadə edə bilməyəcəyiniz barədə qeyd əlavə edilib.
• TX PMA və PCS birləşməsindən istifadə edən dizaynlar üçün set_max_skew məhdudiyyətinin əlavə edilməsi haqqında qeyd əlavə edilib.
2017.05.08 17.0 17.0 • Intel kimi rebrendinq edilib.
• Hissə nömrəsi dəyişdirildi.
• Kataloq strukturu yeniləndi:
- Hdr əlavə edildi files.
— qsys_vip_passthrough.qsys nios.qsys olaraq dəyişdirildi.
- Əlavə edilib files Intel Quartus Prime Pro Edition üçün nəzərdə tutulmuşdur.
• RX-TX Link blokunun həmçinin HDMI RX köməkçi məlumatından Yüksək Dinamik Diapazonlu (HDR) Infoframe-də xarici filtrləmə həyata keçirdiyi və keçmişampAvalon ST multipleksoru vasitəsilə HDMI TX-in köməkçi məlumatlarına HDR Infoframe.
• Transceiver Native PHY təsviri üçün qeyd əlavə edildi ki, HDMI TX kanallararası əyilmə tələbinə cavab vermək üçün Arria 10 Transceiver Native PHY parametr redaktorunda TX kanalı birləşdirmə rejimi seçimini aşağıdakı kimi təyin etməlisiniz. PMA və PCS bağlantısı.
• Əməliyyat sistemi və ölçü siqnalları üçün yenilənmiş təsvir.
• Üstləri dəyişdirildiampTX FPLL birbaşa saat sxemini dəstəkləmək üçün hər bir TMDS saat tezliyi diapazonunda müxtəlif ötürücü məlumat sürəti üçün ling faktoru.
• TX IOPLL-dən TX FPLL kaskad saat sxemi TX FPLL birbaşa sxeminə dəyişdirildi.
• TX PMA yenidən konfiqurasiya siqnalları əlavə edildi.
• Redaktə edilmiş USER_LED[7] oversampling statusu. 1 həddindən artıq olduğunu göstərirampled (Arria 1,000 cihazında məlumat sürəti < 10 Mbps).
• Yenilənmiş HDMI Design Example Dəstəklənən Simulyatorlar cədvəli. NCSim üçün VHDL dəstəklənmir.
• Arria 10 HDMI IP Core Design Ex-in arxivləşdirilmiş versiyasına keçid əlavə edildiampİstifadəçi Təlimatı.
2016.10.31 16.1 16.1 İlkin buraxılış.

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə razılaşdırılmış hallar istisna olmaqla, burada təsvir edilən hər hansı məlumatın, məhsulun və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik daşımır. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.

intel HDMI Arria 10 FPGA IP Design Example - ikon 1 Online versiya
intel HDMI Arria 10 FPGA IP Design Example - ikona Əlaqə göndərin
ID: 683156
Versiya: 2022.12.27

Sənədlər / Resurslar

intel HDMI Arria 10 FPGA IP Design Example [pdf] İstifadəçi təlimatı
HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

İstinadlar

Əlaqədar Yazılar

Şərh buraxın

E-poçt ünvanınız dərc olunmayacaq. Tələb olunan sahələr qeyd olunub *