HDMI Arria 10 FPGA IP Design Example
Udhëzues përdorimiHDMI Intel® Arria 10 FPGA IP
Dizajni p.shampUdhëzuesi i Përdoruesit
Përditësuar për Intel®Quartus®
Prime Design Suite: 22.4
Versioni IP: 19.7.1

HDMI Intel® FPGA IP Design ExampUdhëzuesi i fillimit të shpejtë për pajisjet Intel® Arria® 10

Pajisjet HDMI Intel® 10 kanë një panel testimi simulues dhe një dizajn harduerësh që mbështet kompilimin dhe testimin e harduerit.
Dizajni i IP-së FPGA p.shample për Intel Arria®
IP HDMI Intel FPGA ofron dizajnin e mëposhtëm p.shamples:

• Dizajni i ritransmetimit HDMI 2.1 RX-TX me modalitetin e lidhjes me shpejtësi fikse (FRL) të aktivizuar
• Dizajni i ritransmetimit HDMI 2.0 RX-TX me modalitetin FRL të çaktivizuar
• Dizajni HDCP mbi HDMI 2.0

Shënim: Veçoria HDCP nuk përfshihet në softuerin Intel® Quartus Prime Pro Edition.
Për të hyrë në veçorinë HDCP, kontaktoni Intel në https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Kur gjeneroni një dizajn ishample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin në harduer.
Figura 1. Hapat e zhvillimitInformacione të Përafërta
Udhëzuesi i përdorimit të HDMI Intel FPGA IP
1.1. Gjenerimi i Dizajnit
Përdorni redaktuesin e parametrave HDMI Intel FPGA IP në softuerin Intel Quartus Prime për të gjeneruar modelin p.shamples. Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
Duke filluar me Nios® II EDS në versionin 19.2 të softuerit Intel Quartus Prime Pro Edition dhe versionin 19.1 të softuerit Intel Quartus Prime Standard Edition, Intel ka hequr komponentin Cygwin në versionin Windows* të Nios II EDS, duke e zëvendësuar me nënsistemin Windows* për Linux (WSL). Nëse jeni përdorues i Windows*, duhet të instaloni WSL përpara se të gjeneroni modelin tuaj të mëparshëmample.
Figura 2. Gjenerimi i rrjedhës së projektimit

1. Krijoni një projekt që synon familjen e pajisjeve Intel Arria 10 dhe zgjidhni pajisjen e dëshiruar.
2. Në Katalogun IP, gjeni dhe klikoni dy herë Protokollet e Ndërfaqes ➤ Audio & Video ➤ HDMI Intel FPGA IP. Shfaqet dritarja New IP Variant ose New IP Variation.
3. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip ose .qsys.
4. Klikoni OK. Shfaqet redaktori i parametrave.
5. Në skedën IP, konfiguroni parametrat e dëshiruar për TX dhe RX.
6. Aktivizoni parametrin Support FRL për të gjeneruar dizajnin HDMI 2.1 p.shample në modalitetin FRL. Fikeni për të gjeneruar dizajnin HDMI 2.0 p.shample pa FRL.
7. Në Dizajn Exampnë skedën, zgjidhni Arria 10 HDMI RX-TX Retransmit.
8. Zgjidhni Simulimin për të gjeneruar panelin e testimit dhe zgjidhni Sintezën për të gjeneruar dizajnin e harduerit p.shample.Duhet të zgjidhni të paktën një nga këto opsione për të gjeneruar modelin example files. Nëse zgjidhni të dyja, koha e gjenerimit është më e gjatë.
9. Për të gjeneruar File Formatoni, zgjidhni Verilog ose VHDL.
10. Për Target Development Kit, zgjidhni Intel Arria 10 GX FPGA Development Kit. Nëse zgjidhni një komplet zhvillimi, atëherë pajisja e synuar (e zgjedhur në hapin 4) ndryshon për t'u përshtatur me pajisjen në tabelën e synuar. Për Intel Arria 10 GX FPGA Development Kit, pajisja e parazgjedhur është 10AX115S2F4I1SG.
11. Klikoni Generate Example Dizajn.

Informacione të Përafërta
Si të instaloni nënsistemin Windows* për Linux* (WSL) në OS Windows*?
1.2. Simulimi i dizajnit
Tabela e provës HDMI simulon një dizajn serial loopback nga një shembull TX në një shembull RX. Gjenerator i brendshëm i modeleve video, audio sampgjeneratori, gjeneruesi i të dhënave të brezit anësor dhe modulet e gjeneratorit të të dhënave ndihmëse drejtojnë shembullin HDMI TX dhe dalja serike nga shembulli TX lidhet me shembullin RX në panelin e testimit.
Figura 3. Rrjedha e simulimit të projektimit

1. Shkoni te dosja e dëshiruar e simulimit.
2. Ekzekutoni skriptin e simulimit për simulatorin e mbështetur sipas zgjedhjes suaj. Skripti përpilon dhe drejton testbench në simulator.
3. Analizoni rezultatet.

Tabela 1. Hapat për të ekzekutuar simulimin

Simulator	Drejtoria e punës	Udhëzimet
Riviera-PRO*	/simulation/aldec	Në vijën e komandës, shkruani
		vsim -c -do aldec.bëj
ModelSim*	/simulim/mentor	Në vijën e komandës, shkruani
		vsim -c -do mentor.bëj
VCS*	/simulation/synopsys/vcs	Në vijën e komandës, shkruani
		burimi vcs_sim.sh
VCS MX	/simulation/synopsys/ vcsmx	Në vijën e komandës, shkruani
		burimi vcsmx_sim.sh
Xcelium* Paralel	/simulim/xcelium	Në vijën e komandës, shkruani
		burimi xcelium_sim.sh

Një simulim i suksesshëm përfundon me mesazhin e mëposhtëm:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Kalim simulimi
1.3. Përpilimi dhe testimi i dizajnit

Për të përpiluar dhe ekzekutuar një test demonstrimi në harduer p.shampnë dizajn, ndiqni këto hapa:

1. Sigurohuni që hardueri p.shampgjenerimi i dizajnit është i plotë.
2. Hapni softuerin Intel Quartus Prime dhe hapni .qpf file.
   • Dizajni HDMI 2.1 p.shample me mbështetjen FRL të aktivizuar: drejtoria e projektit/quartus/a10_hdmi21_frl_demo.qpf
   • Dizajni HDMI 2.0 p.shample me Mbështetjen FRL të çaktivizuar: projektuar irectory/quartus/a10_hdmi2_demo.qpf
3. Klikoni Përpunimi ➤ Filloni përpilimin.
4. Pas përpilimit të suksesshëm, një .sof file do të gjenerohet në kuartus/output_filedrejtoria s.
5. Lidheni me portën B FMC në bord (J2):
   • Dizajni HDMI 2.1 p.shample me mbështetjen FRL të aktivizuar: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Shënim: Mund të zgjidhni rishikimin e kartës suaj të vajzës Bitec HDMI. Sipas Dizajnit Exampnë skedën, vendosni Rishikimin e kartës së vajzës HDMI në versionin 9, rishikimin ose pa kartën e vajzës. Vlera e paracaktuar është Rishikimi 9.
   • Dizajni HDMI 2.0 p.shampme mbështetje FRL të çaktivizuar: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Lidhni TX (P1) të kartës së bijës Bitec FMC me një burim të jashtëm video.
7. Lidhni RX (P2) të kartës së bijës Bitec FMC me një lavaman të jashtëm video ose analizues video.
8. Sigurohuni që të gjithë çelësat në bordin e zhvillimit të jenë në pozicionin e paracaktuar.
9. Konfiguro pajisjen e zgjedhur Intel Arria 10 në bordin e zhvillimit duke përdorur .sof të gjeneruar file (Mjetet ➤ Programues ).
10. Analizuesi duhet të shfaqë videon e krijuar nga burimi.

Informacione të Përafërta
Udhëzuesi i përdorimit të Kompletit të Zhvillimit të Intel Arria 10 FPGA
1.4. HDMI Intel FPGA IP Design Example Parametrat
Tabela 2.
HDMI Intel FPGA IP Design ExampParametrat për pajisjet Intel Arria 10 Këto opsione janë të disponueshme vetëm për pajisjet Intel Arria 10.

Parametri	Vlera	Përshkrimi
Dizajni i disponueshëm Example
Zgjidhni Design	Ritransmetimi i Arria 10 HDMI RX-TX	Zgjidhni dizajnin p.shample të gjenerohet.

Dizajni p.shample Files
Simulimi	Të ndezura	Aktivizoni këtë opsion për të krijuar të nevojshmen files për panelin e testimit të simulimit.
Sinteza	Të ndezura	Aktivizoni këtë opsion për të krijuar të nevojshmen files për kompilimin Intel Quartus Prime dhe demonstrimin e harduerit.

Formati i gjeneruar HDL
Gjeneroni File Formati	Verilog, VHDL	Zgjidhni formatin tuaj të preferuar HDL për modelin e krijuar p.shample filevendosur. Shënim: Ky opsion përcakton vetëm formatin për IP-në e nivelit të lartë të gjeneruar files. Të gjitha të tjerat files (p.shample testbenches dhe nivelit të lartë files për demonstrimin e harduerit) janë në formatin Verilog HDL

Kompleti i zhvillimit të synimeve
Zgjidhni Bordin	Asnjë komplet zhvillimi,	Zgjidhni tabelën për dizajnin e synuar p.shample.
	Kompleti i zhvillimit Arria 10 GX FPGA, Kompleti i zhvillimit me porosi	• Pa komplet zhvillimi: Ky opsion përjashton të gjitha aspektet harduerike për dizajnin p.shample. Bërthama IP vendos të gjitha caktimet e pineve në kunjat virtuale. • Arria 10 GX FPGA Development Kit: Ky opsion zgjedh automatikisht pajisjen e synuar të projektit që të përputhet me pajisjen në këtë komplet zhvillimi. Ju mund të ndryshoni pajisjen e synuar duke përdorur Ndrysho pajisjen e synuar parametri nëse rishikimi i bordit tuaj ka një variant të ndryshëm pajisjeje. Bërthama IP vendos të gjitha caktimet e pineve sipas kompletit të zhvillimit.
		•Kit për Zhvillim personal: Ky opsion lejon dizajnin p.shampdo të testohet në një komplet zhvillimi të palës së tretë me një Intel FPGA. Mund t'ju duhet të vendosni vetë caktimet e pinit.

Pajisja e synuar
Ndrysho pajisjen e synuar	Të ndezura	Aktivizoni këtë opsion dhe zgjidhni variantin e preferuar të pajisjes për kompletin e zhvillimit.

Dizajni HDMI 2.1 Shemample (Mbështetje FRL = 1)

Dizajni HDMI 2.1 ishample në modalitetin FRL demonstron një kthim paralel të një shembulli HDMI që përfshin katër kanale RX dhe katër kanale TX.
Tabela 3. Dizajni HDMI 2.1 Shemample për pajisjet Intel Arria 10

Dizajni p.shample	Norma e të dhënave	Modaliteti i kanalit	Lloji Loopback
Ritransmetimi i Arria 10 HDMI RX-TX	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	Paralelisht me tampon FIFO

Veçoritë

• Dizajni instancon buferët FIFO për të kryer një kalim të drejtpërdrejtë të transmetimit video HDMI midis lavamanit HDMI 2.1 dhe burimit.
• Dizajni është në gjendje të kalojë ndërmjet modalitetit FRL dhe modalitetit TMDS gjatë kohës së ekzekutimit.
• Dizajni përdor statusin LED për korrigjimin e hershëm të gabimevetage.
• Dizajni vjen me instanca HDMI RX dhe TX.
• Dizajni demonstron futjen dhe filtrimin e InfoFrame Dinamic Range and Mastering (HDR) në modulin e lidhjes RX-TX.
• Dizajni negocion normën FRL midis lavamanit të lidhur me TX dhe burimit të lidhur me RX. Dizajni kalon përmes EDID nga lavamani i jashtëm në RX në bord në konfigurimin e paracaktuar. Procesori Nios II negocion bazën e lidhjes mbi aftësinë e lavamanit të lidhur me TX. Ju gjithashtu mund të ndërroni çelësin në bord user_dipsw për të kontrolluar manualisht aftësitë TX dhe RX FRL.
• Dizajni përfshin disa veçori korrigjimi.
  Shembulli RX merr një burim video nga gjeneratori i jashtëm i videos, dhe të dhënat më pas kalojnë përmes një FIFO të kthimit përpara se të transmetohen në shembullin TX. Duhet të lidhni një analizues të jashtëm video, monitor ose një televizor me lidhje HDMI me bërthamën TX për të verifikuar funksionalitetin.

2.1. Diagrami i bllokut të projektimit të ritransmetimit HDMI 2.1 RX-TX
Dizajni i ritransmetimit HDMI RX-TX p.shampdemonstron rikthim paralel në modalitetin e kanalit Simplex për HDMI 2.1 me mbështetje FRL të aktivizuar.
Figura 4. Diagrami i bllokut i ritransmetimit HDMI 2.1 RX-TX2.2. Krijimi i dizajnit RX-Only ose TX-Onlyns
Për përdoruesit e avancuar, mund të përdorni dizajnin HDMI 2.1 për të krijuar një dizajn vetëm TX ose RX.
Figura 5. Komponentët e kërkuar për dizajnin RX-Only ose TX-OnlyPër të përdorur komponentë vetëm RX ose TX, hiqni blloqet e parëndësishme nga dizajni.
Tabela 4. Kërkesat e dizajnit vetëm për RX dhe vetëm për TX

Kërkesat e Përdoruesit	Ruaj	Hiq	Shtoni
Vetëm HDMI RX	RX Top	• TX Top • RX-TX Link • Nënsistem CPU • Arbitri i Transmetuesit	–
Vetëm HDMI TX	•TX Top •Nënsistemi CPU	•RX Top • RX-TX Link •Arbitër i transmetuesit	Gjeneratori i modelit të videove (moduli i personalizuar ose i krijuar nga paketa e përpunimit të videove dhe imazheve (VIP))

Përveç ndryshimeve RTL, duhet të redaktoni edhe skriptin main.c.
• Për modelet vetëm me HDMI TX, shkëputni pritjen për statusin e kyçjes HDMI RX duke hequr rreshtat e mëposhtëm dhe zëvendësojeni me
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
ndërsa (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Rikonfiguroni Tx pasi rx është bllokuar
nëse (rx_hdmi_lock == 1) {
nëse (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig (rx_frl_rate);
} tjeter {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Për dizajnet vetëm me HDMI RX, mbani vetëm rreshtat e mëposhtëm në skriptin main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Kërkesat e harduerit dhe softuerit
Intel përdor harduerin dhe softuerin e mëposhtëm për të testuar dizajnin p.shample.
Hardware

• Kompleti i zhvillimit Intel Arria 10 GX FPGA
• Burimi HDMI 2.1 (Generatori Quantum Data 980 48G)
• Lavaman HDMI 2.1 (Analyzer Quantum Data 980 48G)
• Karta e vajzës Bitec HDMI FMC 2.1 (Rishikimi 9)
• Kabllo HDMI 2.1 të kategorisë 3 (të testuar me kabllo Belkin 48 Gbps HDMI 2.1)

Software

• Versioni 20.1 i softuerit Intel Quartus Prime Pro Edition

2.4. Struktura e Drejtorisë
Drejtoritë përmbajnë të gjeneruara files për dizajnin HDMI Intel FPGA IP example.
Figura 6. Struktura e Drejtorisë për Dizajn ShemampleTabela 5. RTL e krijuar Files

Dosjet	Files/Nëndosjet
e zakonshme	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	detektori i skajeve.sv
	fifo.ip
	output_buf_i2c.ip

	test_modeli_gjen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.heks
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
rikonfigurim	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_krahaso.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
SDC	a10_hdmi2.sdc
	jtag.sdc

Tabela 6. Simulimi i gjeneruar Files
Referojuni Tabela e testimit të simulimit seksion për më shumë informacion

Dosjet	Files
aldec	/aldec.bëj
	/rivierapro_setup.tcl
kadencë	/cds.lib
	/hdl.var
mentor	/mentor.bëj
	/msim_setup.tcl
sinopsi	/vcs/filelista.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
e zakonshme	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tabela 7. Software i krijuar Files

Dosjet	Files
tx_control_src Shënim: Dosja tx_control gjithashtu përmban dublikatë të tyre files.	globale.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	kryesore.c
	pio_lexo_shkruaj.c
	pio_lexo_shkruaj.h

2.5. Komponentët e Dizajnit
Dizajni i HDMI Intel FPGA IP example përbëhet nga komponentët e zakonshëm të nivelit të lartë dhe komponentët HDMI TX dhe RX të lartë.
2.5.1. Komponentët HDMI TX
Komponentët kryesorë të HDMI TX përfshijnë komponentët kryesorë të nivelit të lartë TX dhe IOPLL, kontrolluesin e rivendosjes së transmetuesit PHY, PHY amtare të marrësit, TX PLL, menaxhimin e rikonfigurimit TX dhe blloqet e tamponit të daljes.
Figura 7. Komponentët e lartë HDMI TXTabela 8. Komponentët kryesorë HDMI TX

Moduli	Përshkrimi
HDMI TX Core	IP merr të dhëna video nga niveli i lartë dhe kryen kodimin e të dhënave ndihmëse, kodimin e të dhënave audio, kodimin e të dhënave video, gërvishtjet, kodimin TMDS ose paketimin.
IOPLL	IOPLL (iopll_frl) gjeneron orën FRL për bërthamën TX. Kjo orë referencë merr orën e daljes TX FPLL. Frekuenca e orës FRL = Shpejtësia e të dhënave për korsi x 4 / (karaktere FRL për orë x 18)
Transmetuesi PHY Reset Controller	Kontrolluesi i rivendosjes së Transceiver PHY siguron një inicializim të besueshëm të marrësve TX. Hyrja e rivendosjes së këtij kontrolluesi aktivizohet nga niveli i lartë dhe gjeneron sinjalin përkatës të rivendosjes analoge dhe dixhitale në bllokun Native PHY të transmetuesit sipas renditjes së rivendosjes brenda bllokut. Sinjali i daljes tx_ready nga ky bllok funksionon gjithashtu si një sinjal i rivendosjes në IP-në HDMI Intel FPGA për të treguar se marrësi është në funksion dhe është gati për të marrë të dhëna nga bërthama.
Transmetuesi Native PHY	Blloku i marrës i fortë që merr të dhënat paralele nga bërthama HDMI TX dhe serializon të dhënat nga transmetimi i tij. Shënim: Për të përmbushur kërkesën e animit ndërkanal HDMI TX, vendosni opsionin e modalitetit të lidhjes së kanalit TX në redaktuesin e parametrave Intel Arria 10 Transceiver Native PHY në Lidhja PMA dhe PCS. Ju gjithashtu duhet të shtoni kërkesën e kufizimit maksimal të animit (set_max_skew) në sinjalin e rivendosjes dixhitale nga kontrolluesi i rivendosjes së transmetuesit (tx_digitalreset) siç rekomandohet në Udhëzuesi i përdorimit të transmetuesit Intel Arria 10 PHY.
TX PLL	Blloku i transmetuesit PLL siguron orën e shpejtë serike në bllokun e transmetuesit Native PHY. Për këtë dizajn HDMI Intel FPGA IP, p.shample, fPLL përdoret si TX PLL. TX PLL ka dy orë referimi. • Ora e referencës 0 është e lidhur me oshilatorin e programueshëm (me frekuencë të orës TMDS) për modalitetin TMDS. Në këtë dizajn, p.shample, ora RX TMDS përdoret për t'u lidhur me orën referuese 0 për modalitetin TMDS. Intel ju rekomandon të përdorni oshilator të programueshëm me frekuencë të orës TMDS për orën referencë 0. • Ora e referencës 1 është e lidhur me një orë fikse 100 MHz për modalitetin FRL.
Menaxhimi i rikonfigurimit TX	•Në modalitetin TMDS, blloku i menaxhimit të rikonfigurimit TX rikonfiguron TX PLL për frekuencë të ndryshme të orës së daljes sipas frekuencës së orës TMDS të videos specifike. •Në modalitetin FRL, blloku i menaxhimit të rikonfigurimit TX rikonfiguron TX PLL për të furnizuar orën e shpejtë serike për 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps dhe 12 Gbps sipas fushës FRL_Rate në regjistrin 0x31 SCDC. •Blloku i menaxhimit të rikonfigurimit TX ndërron orën e referencës TX PLL midis orës referencë 0 për modalitetin TMDS dhe orës referencë 1 për modalitetin FRL.
Buferi i daljes	Ky buffer vepron si një ndërfaqe për të bashkëvepruar me ndërfaqen I2C të komponentëve HDMI DDC dhe ridriverit.

Tabela 9. Shkalla e të dhënave të transmetuesit dhe tejkalimetampling Faktori i çdo diapazoni të frekuencës së orës

Modaliteti	Norma e të dhënave	Oversampler 1 (2x oversample)	Oversampler 2 (4x oversample)	Oversample Faktori	OversampShpejtësia e të dhënave led (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Joaktiv	2	2000–12000
FRL	3000	Joaktiv	Joaktiv	1	3000
FRL	6000	Joaktiv	Joaktiv	1	6000

FRL	8000	Joaktiv	Joaktiv	1	8000
FRL	10000	Joaktiv	Joaktiv	1	10000
FRL	12000	Joaktiv	Joaktiv	1	12000

Figura 8. Rrjedha e sekuencës së rikonfigurimit TX2.5.2. Komponentët HDMI RX
Komponentët kryesorë të HDMI RX përfshijnë komponentët kryesorë të nivelit të lartë RX, skllav opsional I²C dhe EDID RAM, IOPLL, kontrolluesin e rivendosjes së transmetuesit PHY, PHY origjinal RX dhe blloqet e menaxhimit të rikonfigurimit RX.
Figura 9. Komponentët e lartë HDMI RXTabela 10. Komponentët e lartë HDMI RX

Moduli	Përshkrimi
HDMI RX Core	IP merr të dhënat serike nga Transceiver Native PHY dhe kryen shtrirjen e të dhënave, deskew kanalin, dekodimin TMDS, dekodimin e të dhënave ndihmëse, dekodimin e të dhënave video, dekodimin e të dhënave audio dhe deskratimin.
I2C Skllav	I2C është ndërfaqja e përdorur për Kanalin e të Dhënave të Ekranit të Sink (DDC) dhe Kanalin e Statusit dhe të Dhënave (SCDC). Burimi HDMI përdor DDC për të përcaktuar aftësitë dhe karakteristikat e lavamanit duke lexuar strukturën e të dhënave të zgjeruara të identifikimit të ekranit të zgjeruar (E-EDID). Adresat skllav I8C 2-bit për E-EDID janë 0xA0 dhe 0xA1. LSB tregon llojin e aksesit: 1 për lexim dhe 0 për shkrim. Kur ndodh një ngjarje HPD, skllavi I2C i përgjigjet të dhënave E-EDID duke lexuar nga çipi Kontrolluesi i vetëm slave I2C mbështet gjithashtu SCDC për HDMI 2.0 dhe 2.1. Adresa skllav I9C 2-bit për SCDC është 0xA8 dhe 0xA9. Kur ndodh një ngjarje HPD, skllavi I2C kryen transaksion shkrimi ose leximi në ose nga ndërfaqja SCDC e bërthamës HDMI RX. Procesi i trajnimit të lidhjes për lidhjen me normë fikse (FRL) ndodh gjithashtu përmes I2C Gjatë një ngjarje HPD ose kur burimi shkruan një normë të ndryshme FRL në regjistrin FRL Rate (SCDC regjistron 0x31 bit[3:0]), fillon procesi i trajnimit të lidhjes. Shënim: Ky kontrollues i vetëm skllav I2C për SCDC nuk kërkohet nëse nuk synohet HDMI 2.0 ose HDMI 2.1

RAM EDID

Dizajni ruan informacionin EDID duke përdorur IP-në RAM 1-Port. Një protokoll standard i autobusit serial me dy tela (orë dhe të dhëna) (kontrollues vetëm me skllav I2C) transferon strukturën e të dhënave E-EDID të pajtueshme me CEA-861-D. Kjo RAM EDID ruan informacionin E-EDID. •Kur është në modalitetin TMDS, dizajni mbështet kalimin EDID nga TX në RX. Gjatë kalimit të EDID, kur TX lidhet me lavamanin e jashtëm, procesori Nios II lexon EDID nga lavamani i jashtëm dhe shkruan në RAM EDID. • Kur është në modalitetin FRL, procesori Nios II shkruan EDID-in e para-konfiguruar për çdo shpejtësi lidhjeje bazuar në parametrin HDMI_RX_MAX_FRL_RATE në skriptin global.h. Përdorni hyrjet e mëposhtme HDMI_RX_MAX_FRL_RATE për normën e mbështetur FRL: • 1: 3G 3 Korsi • 2: 6G 3 Korsi •3: 6G 4 Korsi • 4: 8G 4 Korsi •5: 10 korsi 4G (e parazgjedhur) •6: 12G 4 Korsi

IOPLL

HDMI RX përdor dy IOPLL. • IOPLL i parë (pll_tmds) gjeneron orën e referencës RX CDR. Ky IOPLL përdoret vetëm në modalitetin TMDS. Ora referuese e këtij IOPLL merr orën TMDS. Modaliteti TMDS përdor këtë IOPLL sepse CDR nuk mund të marrë orë referimi nën 50 MHz dhe frekuenca e orës TMDS varion nga 25 MHz në 340 MHz. Ky IOPLL siguron frekuencë të orës që është 5 herë e orës së referencës hyrëse për diapazonin e frekuencës nga 25 MHz deri në 50 MHz dhe siguron të njëjtën frekuencë të orës si ora e referencës hyrëse për diapazonin e frekuencës nga 50 MHz në 340 MHz. •IOPLL i dytë (iopll_frl) gjeneron orën FRL për bërthamën RX. Kjo orë referimi merr orën e rikuperuar nga CDR. Frekuenca e orës FRL = Shpejtësia e të dhënave për korsi x 4 / (karaktere FRL për orë x 18)

Transmetuesi PHY Reset Controller	Kontrolluesi i rivendosjes së Transceiver PHY siguron një inicializim të besueshëm të marrësve RX. Hyrja e rivendosjes së këtij kontrolluesi aktivizohet nga rikonfigurimi RX dhe gjeneron sinjalin përkatës analog dhe dixhital të rivendosjes në bllokun Native PHY të Transceiver sipas renditjes së rivendosjes brenda bllokut.
RX Native PHY	Blloku i marrës i fortë që merr të dhënat serike nga një burim i jashtëm video. Ai deserializon të dhënat serike në të dhëna paralele përpara se të kalojë të dhënat në bërthamën HDMI RX. Ky bllok funksionon në PCS të përmirësuara për modalitetin FRL. RX CDR ka dy orë referimi. • Ora e referencës 0 është e lidhur me orën dalëse të IOPLL TMDS (pll_tmds), e cila rrjedh nga ora TMDS. • Ora e referencës 1 është e lidhur me një orë fikse 100 MHz. Në modalitetin TMDS, RX CDR rikonfigurohet për të zgjedhur orën referencë 0 dhe në modalitetin FRL, RX CDR rikonfigurohet për të zgjedhur orën referencë 1.
Menaxhimi i rikonfigurimit RX	Në modalitetin TMDS, blloku i menaxhimit të rikonfigurimit RX zbaton qarkun e zbulimit të shpejtësisë me HDMI PLL për të drejtuar transmetuesin RX që të funksionojë me çdo shpejtësi lidhjeje arbitrare që varion nga 250 Mbps në 6,000 Mbps. Në modalitetin FRL, blloku i menaxhimit të rikonfigurimit RX rikonfiguron transmetuesin RX që të funksionojë me 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ose 12 Gbps në varësi të shpejtësisë FRL në fushën e regjistrit SCDC_FRL_RATE (0x31[3:0]). Blloku i menaxhimit të rikonfigurimit RX kalon ndërmjet PCS/RX standarde për modalitetin TMDS dhe PCS të përmirësuara për modalitetin FRL. Referojuni Figura 10 në faqen 22.

Figura 10. Rrjedha e sekuencës së rikonfigurimit RX
Figura ilustron rrjedhën e sekuencës së rikonfigurimit me shumë shkallë të kontrolluesit kur ai merr rrjedhën e të dhënave hyrëse dhe frekuencën e orës referuese, ose kur marrësi është i shkyçur.2.5.3. Blloqe të zakonshme të nivelit të lartë
Blloqet e zakonshme të nivelit të lartë përfshijnë arbitrin e transmetuesit, komponentët e lidhjes RX-TX dhe nënsistemin CPU.
Tabela 11. Blloqet e zakonshme të nivelit të lartë

Moduli

Përshkrimi

Arbitri i transmetuesit

Ky bllok funksional i përgjithshëm i parandalon transmetuesit të rikalibrohen në të njëjtën kohë kur transmetuesit RX ose TX brenda të njëjtit kanal fizik kërkojnë rikonfigurim. Rikalibrimi i njëkohshëm ndikon në aplikacionet ku transmetuesit RX dhe TX brenda të njëjtit kanal u caktohen implementimeve të pavarura IP. Ky arbitër i transmetuesit është një zgjerim i rezolucionit të rekomanduar për bashkimin e simplex TX dhe simplex RX në të njëjtin kanal fizik. Ky arbitër i transmetuesit ndihmon gjithashtu në bashkimin dhe arbitrimin e kërkesave të rikonfigurimit RX dhe TX të hartuara nga memoria Avalon® që synojnë transmetuesit simplex RX dhe TX brenda një kanali pasi porta e ndërfaqes së rikonfigurimit të marrësve mund të aksesohet vetëm në mënyrë sekuenciale. Lidhja e ndërfaqes ndërmjet arbitrit të transmetuesit dhe blloqeve të kontrolluesit të rivendosur PHY/PHY TX/RX Native në këtë dizajn p.sh.ample demonstron një mënyrë gjenerike që zbatohet për çdo kombinim IP duke përdorur arbitrin e transmetuesit. Arbitri i transmetuesit nuk kërkohet kur në një kanal përdoret vetëm transmetuesi RX ose TX. Arbitri i transmetuesit identifikon kërkuesin e një rikonfigurimi përmes ndërfaqeve të tij të rikonfigurimit të hartës së memories Avalon dhe siguron që tx_reconfig_cal_busy ose rx_reconfig_cal_busy përkatës të jetë porta përkatëse. Për aplikacionet HDMI, vetëm RX fillon rikonfigurimin. Duke e kanalizuar kërkesën e rikonfigurimit të hartës së kujtesës Avalon përmes arbitrit, arbitri identifikon se kërkesa e rikonfigurimit e ka origjinën nga RX, e cila më pas pengon tx_reconfig_cal_busy nga pohimi dhe lejon rx_reconfig_cal_busy të pohohet. Porta parandalon që transmetuesi TX të zhvendoset në modalitetin e kalibrimit pa dashje. Shënim: Për shkak se HDMI kërkon vetëm rikonfigurim RX, sinjalet tx_reconfig_mgmt_* janë të lidhura. Gjithashtu, ndërfaqja e hartuar nga memoria Avalon nuk kërkohet midis arbitrit dhe bllokut TX Native PHY. Blloqet i caktohen ndërfaqes në dizajnin p.shamppër të demonstruar lidhjen gjenerike të arbitrit të transmetuesit me kontrolluesin e rivendosjes së PHY/PHY Native TX/RX

Lidhje RX-TX

• Dalja e të dhënave video dhe sinjalet e sinkronizimit nga cikli bërthamor HDMI RX përmes një DCFIFO nëpër domenet e orës video RX dhe TX. • Porta e të dhënave ndihmëse e bërthamës HDMI TX kontrollon të dhënat ndihmëse që rrjedhin përmes DCFIFO përmes presionit të kundërt. Presioni i kundërt siguron që nuk ka asnjë paketë ndihmëse jo të plotë në portën e të dhënave ndihmëse. • Ky bllok kryen gjithashtu filtrim të jashtëm: — Filtro paketën e rigjenerimit të të dhënave audio dhe orës audio nga rrjedha e të dhënave ndihmëse përpara se të transmetohet në portën e të dhënave ndihmëse HDMI TX. — Filtron Info Frame Range Dinamike të Lartë (HDR) nga të dhënat ndihmëse HDMI RX dhe fut një ishample HDR InfoFrame te të dhënat ndihmëse të HDMI TX përmes multiplekserit të transmetimit Avalon.

Nënsistem CPU

Nënsistemi i CPU-së funksionon si kontrollues SCDC dhe DDC dhe kontrollues i rikonfigurimit të burimit. • Kontrolluesi burim SCDC përmban kontrolluesin kryesor I2C. Kontrolluesi kryesor I2C transferon strukturën e të dhënave SCDC nga burimi FPGA në lavamanin e jashtëm për funksionimin HDMI 2.0. Për shembullampLe, nëse rryma dalëse e të dhënave është 6,000 Mbps, procesori Nios II urdhëron kontrolluesin kryesor I2C të përditësojë bitet TMDS_BIT_CLOCK_RATIO dhe SCRAMBLER_ENABLE të regjistrit të konfigurimit TMDS të lavamanit në 1. • I njëjti master I2C transferon gjithashtu strukturën e të dhënave DDC (E-EDID) midis burimit HDMI dhe lavamanit të jashtëm. • CPU Nios II vepron si kontrollues i rikonfigurimit për burimin HDMI. CPU-ja mbështetet në zbulimin periodik të shpejtësisë nga moduli i Menaxhimit të Rikonfigurimit RX për të përcaktuar nëse TX kërkon rikonfigurim. Përkthyesi skllavë i hartës së memories Avalon siguron ndërfaqen midis ndërfaqes kryesore të hartës së memories të procesorit Nios II Avalon dhe ndërfaqeve skllav të hartës së memories Avalon të burimit HDMI të instancuar nga jashtë, IOPLL dhe TX Native PHY. • Kryeni trajnimin e lidhjes përmes ndërfaqes master I2C me lavaman të jashtëm

2.6. Futja dhe filtrimi i kornizës së informacionit në intervalin dinamik dhe zotërimi (HDR).
Dizajni i HDMI Intel FPGA IP exampai përfshin një demonstrim të futjes së InfoFrame HDR në një sistem RX-TX loopback.
Versioni 2.0b i Specifikimit HDMI lejon që Gama dinamike dhe Mastering InfoFrame të transmetohen përmes transmetimit ndihmës HDMI. Në demonstrim, blloku i gjeneratorit të paketave ndihmëse mbështet futjen HDR. Ju duhet vetëm të formatoni paketën e synuar HDR InfoFrame siç specifikohet në tabelën e listës së sinjaleve të modulit dhe futja e HDR InfoFrame ndodh një herë në çdo kornizë video.
Në këtë ishampnë konfigurimin, në rastet kur transmetimi ndihmës në hyrje tashmë përfshin HDR InfoFrame, përmbajtja HDR e transmetuar filtrohet. Filtrimi shmang transmetimin e InfoFrames HDR konfliktuale dhe siguron që vetëm vlerat e specifikuara në HDR SampPërdoret moduli i të dhënave.
Figura 11. Lidhja RX-TX me diapazonin dinamik dhe Mastering InfoFrame Insertation
Figura tregon bllok diagramin e lidhjes RX-TX duke përfshirë futjen Dinamic Range dhe Mastering InfoFrame në rrymën ndihmëse të bërthamës HDMI TX.Tabela 12. Sinjalet e futjes së të dhënave ndihmëse (aux_ritransmit).

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Ora dhe rivendos
kliko	Input	1	Hyrja e orës. Kjo orë duhet të lidhet me orën video.
rivendosur	Input	1	Rivendos hyrjen.

Sinjalet ndihmëse të paketave
tx_aux_data	Prodhimi	72	Dalja e paketës ndihmëse TX nga multiplekseri.
tx_aux_valid	Prodhimi	1
tx_aux_ready	Prodhimi	1
tx_aux_sop	Prodhimi	1
tx_aux_eop	Prodhimi	1
rx_aux_data	Input	72	Të dhënat ndihmëse RX kalohen në modulin e filtrit të paketave përpara se të futen në multiplekser.
rx_aux_valid	Input	1
rx_aux_sop	Input	1
rx_aux_eop	Input	1

Sinjali i kontrollit
hdmi_tx_vsync	Input	1	HDMI TX Video Vsync. Ky sinjal duhet të sinkronizohet me domenin e orës së shpejtësisë së lidhjes. Bërthama fut HDR InfoFrame në rrjedhën ndihmëse në skajin në rritje të këtij sinjali

Tabela 13. Sinjalet e modulit të të dhënave HDR (altera_hdmi_hdr_infoframe)

Sinjali	Drejtimi	Gjerësia	Përshkrimi
hb0	Prodhimi	8	Bajti i kokës 0 i Diapazonit Dinamik dhe Masterizimi i InfoFrame: Kodi i llojit InfoFrame.
hb1	Prodhimi	8	Bajti i kokës 1 i Diapazonit Dinamik dhe Mastering InfoFrame: Numri i versionit InfoFrame.
hb2	Prodhimi	8	Bajti i kokës 2 i Gamës Dinamike dhe Masterizimi i InfoFrame: Gjatësia e InfoFrame.
pb	Input	224	Bajti i të dhënave të Gamës Dinamike dhe Masterizimi i Info Frame.

Tabela 14. Gama dinamike dhe zotërimi i fushave të biteve të paketës së bajtit të të dhënave të InfoFrame

Bit-Fusha	Përkufizimi	Lloji i meta të dhënave statike 1
7:0	Bajt i të dhënave 1: {5'h0, EOTF[2:0]}
15:8	Bajt i të dhënave 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte e të dhënave 3: Static_Metadata_Descriptor	shfaqja_primare_x[0], LSB
31:24	Byte e të dhënave 4: Static_Metadata_Descriptor	shfaqja_primare_x[0], MSB
39:32	Byte e të dhënave 5: Static_Metadata_Descriptor	shfaqja_primare_y[0], LSB
47:40	Byte e të dhënave 6: Static_Metadata_Descriptor	shfaqja_primare_y[0], MSB
55:48	Byte e të dhënave 7: Static_Metadata_Descriptor	shfaqja_primare_x[1], LSB
63:56	Byte e të dhënave 8: Static_Metadata_Descriptor	shfaqja_primare_x[1], MSB
71:64	Byte e të dhënave 9: Static_Metadata_Descriptor	shfaqja_primare_y[1], LSB
79:72	Byte e të dhënave 10: Static_Metadata_Descriptor	shfaqja_primare_y[1], MSB
87:80	Byte e të dhënave 11: Static_Metadata_Descriptor	shfaqja_primare_x[2], LSB
95:88	Byte e të dhënave 12: Static_Metadata_Descriptor	shfaqja_primare_x[2], MSB
103:96	Byte e të dhënave 13: Static_Metadata_Descriptor	shfaqja_primare_y[2], LSB
111:104	Byte e të dhënave 14: Static_Metadata_Descriptor	shfaqja_primare_y[2], MSB
119:112	Byte e të dhënave 15: Static_Metadata_Descriptor	e bardhë_pika_x, LSB
127:120	Byte e të dhënave 16: Static_Metadata_Descriptor	e bardhë_pika_x, MSB
135:128	Byte e të dhënave 17: Static_Metadata_Descriptor	bardhë_pika_y, LSB
143:136	Byte e të dhënave 18: Static_Metadata_Descriptor	bardhë_pika_y, MSB
151:144	Byte e të dhënave 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Byte e të dhënave 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte e të dhënave 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte e të dhënave 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte e të dhënave 23: Static_Metadata_Descriptor	Niveli maksimal i dritës së përmbajtjes, LSB
191:184	Byte e të dhënave 24: Static_Metadata_Descriptor	Niveli maksimal i dritës së përmbajtjes, MSB
199:192	Byte e të dhënave 25: Static_Metadata_Descriptor	Niveli mesatar i dritës së kornizës maksimale, LSB
207:200	Byte e të dhënave 26: Static_Metadata_Descriptor	Niveli maksimal i dritës së kornizës, MSB
215:208	Rezervuar
223:216	Rezervuar

Çaktivizimi i futjes dhe filtrimit të HDR
Çaktivizimi i futjes dhe filtrit HDR ju mundëson të verifikoni ritransmetimin e përmbajtjes HDR tashmë të disponueshme në transmetimin ndihmës të burimit pa ndonjë modifikim në modelin RX-TX Retransmit example.
Për të çaktivizuar futjen dhe filtrimin e InfoFrame HDR:

1. Cakto block_ext_hdr_infoframe në 1'b0 në rxtx_link.v file për të parandaluar filtrimin e InfoFrame HDR nga transmetimi Ndihmës.
2. Cakto multiplexer_in0_valid të shembullit avalon_st_multiplexer në altera_hdmi_aux_hdr.v file në 1'b0 për të parandaluar që gjeneratori i paketave ndihmëse të formojë dhe të futë InfoFrame shtesë HDR në transmetimin TX Auxiliary.

2.7. Rrjedha e softuerit të projektimit
Në rrjedhën kryesore të softuerit të projektimit, procesori Nios II konfiguron cilësimin e ridriverit TI dhe inicializon shtigjet TX dhe RX pas ndezjes.
Figura 12. Rrjedha e softuerit në skriptin kryesor.c
Softueri ekzekuton një lak për të monitoruar ndryshimet e lavamanit dhe burimit dhe për të reaguar ndaj ndryshimeve. Softueri mund të shkaktojë rikonfigurimin e TX, trajnimin e lidhjes TX dhe të fillojë transmetimin e videos.
Figura 13. Grafiku i rrjedhës së inicializimit të rrugës TX Inicializoni shtegun TXFigura 14. Grafiku i rrjedhës së inicimit të rrugës RXFigura 15. Skema e rrjedhës së rikonfigurimit dhe trajnimit të lidhjes TXFigura 16. Trajnimi i lidhjes LTS:3 Procesi në grafikun specifik të normës së FRLFigura 17. Diagrami i transmetimit të videos HDMI TX2.8. Drejtimi i dizajnit me tarifa të ndryshme FRL
Ju mund ta ekzekutoni dizajnin tuaj në norma të ndryshme FRL, përveç normës së paracaktuar të FRL të lavamanit të jashtëm.
Për të ekzekutuar dizajnin në norma të ndryshme FRL:

1. Ndrysho çelësin user_dipsw0 në bord në pozicionin ON.
2. Hapni guaskën e komandës Nios II, më pas shkruani nios2-terminal
3. Vendosni komandat e mëposhtme dhe shtypni Enter për të ekzekutuar.

Komanda	Përshkrimi
h	Shfaq menunë e ndihmës.
r0	Përditësoni aftësinë maksimale të FRL RX në normën FRL 0 (vetëm TMDS).
r1	Përditësoni aftësinë maksimale të FRL RX në shpejtësinë FRL 1 (3 Gbps).
r2	Përditësoni aftësinë maksimale të FRL RX në shpejtësinë FRL 2 (6 Gbps, 3 korsi).
r3	Përditësoni aftësinë maksimale të FRL RX në shpejtësinë FRL 3 (6 Gbps, 4 korsi).
r4	Përditësoni aftësinë maksimale të FRL RX në shpejtësinë FRL 4 (8 Gbps).
r5	Përditësoni aftësinë maksimale të FRL RX në shpejtësinë FRL 5 (10 Gbps).
r6	Përditësoni aftësinë maksimale të FRL RX në shpejtësinë FRL 6 (12 Gbps).
t1	TX konfiguron shpejtësinë e lidhjes në shpejtësinë FRL 1 (3 Gbps).
t2	TX konfiguron shpejtësinë e lidhjes në shpejtësinë FRL 2 (6 Gbps, 3 korsi).
t3	TX konfiguron shpejtësinë e lidhjes në shpejtësinë FRL 3 (6 Gbps, 4 korsi).
t4	TX konfiguron shpejtësinë e lidhjes në shpejtësinë FRL 4 (8 Gbps).
t5	TX konfiguron shpejtësinë e lidhjes në shpejtësinë FRL 5 (10 Gbps).
t6	TX konfiguron shpejtësinë e lidhjes në shpejtësinë FRL 6 (12 Gbps).

2.9. Skema e orës
Skema e orës ilustron domenet e orës në dizajnin HDMI Intel FPGA IP example.
Figura 18. Dizajni HDMI 2.1 Shemample Skema ClockingTabela 15. Sinjalet e skemës së orës

Ora	Emri i sinjalit në dizajn	Përshkrimi
Ora e menaxhimit	mgmt_clk	Një orë pa pagesë 100 MHz për këta komponentë: • Ndërfaqet Avalon-MM për rikonfigurim — Kërkesa për diapazonin e frekuencës është midis 100–125 MHz. • Kontrolluesi i rivendosjes PHY për sekuencën e rivendosjes së transmetuesit — Kërkesa për diapazonin e frekuencës është midis 1–500 MHz. • Rikonfigurimi i IOPLL — Frekuenca maksimale e orës është 100 MHz. • Menaxhimi i rikonfigurimit RX • Menaxhimi i rikonfigurimit TX • CPU • Master I2C
Ora I2C	i2c_clk	Një hyrje e orës 100 MHz që kronizon skllavën I2C, buferët e daljes, regjistrat SCDC dhe procesin e trajnimit të lidhjes në bërthamën HDMI RX dhe RAM EDID.
Ora e referencës TX PLL 0	tx_tmds_clk	Referoni orën 0 në TX PLL. Frekuenca e orës është e njëjtë me frekuencën e pritur të orës TMDS nga kanali i orës HDMI TX TMDS. Kjo orë referimi përdoret në modalitetin TMDS. Për këtë dizajn HDMI p.shampLe, kjo orë është e lidhur me orën RX TMDS për qëllime demonstrimi. Në aplikacionin tuaj, ju duhet të furnizoni një orë të dedikuar me frekuencë të orës TMDS nga një oshilator i programueshëm për performancë më të mirë të nervozizmit.

		Shënim: Mos përdorni një pin marrës RX si një orë referimi TX PLL. Dizajni juaj nuk do të përshtatet nëse vendosni HDMI TX refclk në një kunj RX.
Ora e referencës TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Ora referencë për TX PLL dhe RX CDR, si dhe IOPLL për vid_clk. Frekuenca e orës është 100 MHz.
Ora serike TX PLL	tx_bonding_clocks	Ora e shpejtë serike e krijuar nga TX PLL. Frekuenca e orës caktohet në bazë të shpejtësisë së të dhënave.
TX Transceiver Clock Out	tx_clk	Clock out është rikuperuar nga transmetuesi dhe frekuenca ndryshon në varësi të shpejtësisë së të dhënave dhe simboleve për orë. Frekuenca e orës së daljes së transmetuesit TX = Shpejtësia e të dhënave të transmetuesit/ Gjerësia e transmetuesit Për këtë dizajn HDMI p.shampKështu, ora e transmetuesit TX nga kanali 0 orët hyrjen bërthamore të transmetuesit TX (tx_coreclkin), orën e referencës së shpejtësisë së lidhjes IOPLL (pll_hdmi) dhe orën e referencës së videos dhe FRL IOPLL (pll_vid_frl).
Ora video	tx_vid_clk/rx_vid_clk	Ora video në bërthamën TX dhe RX. Ora funksionon në një frekuencë fikse prej 225 MHz.
Ora TX/RX FRL	tx_frl_clk/rx_frl_clk	Ora FRL në për bërthamën TX dhe RX.
Ora RX TMDS	rx_tmds_clk	Kanali i orës TMDS nga lidhësi HDMI RX dhe lidhet me një IOPLL për të gjeneruar orën e referencës për orën e referencës CDR 0. Bërthama e përdor këtë orë kur është në modalitetin TMDS.
Ora e referencës RX CDR 0	rxphy_cdr_refclk0	Ora e referencës 0 në RX CDR. Kjo orë rrjedh nga ora RX TMDS. Frekuenca e orës RX TMDS varion nga 25 MHz në 340 MHz ndërsa frekuenca minimale e orës referencë RX CDR është 50 MHz. Një IOPLL përdoret për të gjeneruar një frekuencë 5 orësh për orën TMDS midis 25 MHz deri në 50 MHz dhe gjeneron të njëjtën frekuencë të orës për orën TMDS midis 50 MHz – 340 MHz.
RX Transceiver Clock Out	rx_clk	Clock out u rikuperua nga transmetuesi dhe frekuenca ndryshon në varësi të shpejtësisë së të dhënave dhe gjerësisë së transmetuesit. Frekuenca e orës së daljes së transmetuesit RX = Shpejtësia e të dhënave të transmetuesit/ Gjerësia e transmetuesit Për këtë dizajn HDMI p.shampKështu, ora e transmetuesit RX nga kanali 1 shënon hyrjen bërthamore të transmetuesit RX (rx_coreclkin) dhe orën referencë FRL IOPLL (pll_frl).

2.10. Sinjalet e ndërfaqes
Tabelat listojnë sinjalet për dizajnin HDMI p.shample me FRL të aktivizuar.
Tabela 16. Sinjalet e nivelit të lartë

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjali i oshilatorit në bord
clk_fpga_b3_p	Input	1	Ora e lirë e funksionimit 100 MHz për orën bazë të referencës.
refclk4_p	Input	1	Ora e lirë e funksionimit 100 MHz për orën referuese të transmetuesit.

Butonat e Pushit të Përdoruesit dhe LED
përdorues_pb	Input	3	Shtypni butonin për të kontrolluar funksionalitetin e dizajnit të HDMI Intel FPGA IP.
cpu_resetn	Input	1	Rivendosja globale.
user_led_g	Prodhimi	8	Ekran LED jeshil. Referojuni Konfigurimi i harduerit në faqen 48 për më shumë informacion rreth funksioneve LED.
përdorues_dipsw	Input	1	DIP switch i përcaktuar nga përdoruesi. Referojuni Konfigurimi i harduerit në faqen 48 për më shumë informacion rreth funksioneve të ndërprerësit DIP.

Kunjat e kartës së vajzës HDMI FMC në portën B FMC
fmcb_gbtclk_m2c_p_0	Input	1	Ora HDMI RX TMDS.
fmcb_dp_m2c_p	Input	4	Ora HDMI RX, kanale të dhënash të kuqe, jeshile dhe blu.
fmcb_dp_c2m_p	Prodhimi	4	Ora HDMI TX, kanale të dhënash të kuqe, jeshile dhe blu.
fmcb_la_rx_p_9	Input	1	Zbulimi i fuqisë HDMI RX +5V.
fmcb_la_rx_p_8	Prodhimi	1	Zbulimi i prizës së nxehtë HDMI RX.
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA për DDC dhe SCDC.
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL për DDC dhe SCDC.
fmcb_la_tx_p_12	Input	1	Zbulimi i prizës së nxehtë HDMI TX.
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA për DDC dhe SCDC.
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL për DDC dhe SCDC.
fmcb_la_tx_n_9	Input	1	HDMI I2C SDA për kontrollin e ridriverit.
fmcb_la_rx_p_11	Input	1	HDMI I2C SCL për kontrollin e ridriverit.
fmcb_la_tx_n_13	Prodhimi	1	HDMI TX +5V Shënim: E disponueshme vetëm kur Rishikimi 9 i kartës së vajzës Bitec HDMI është zgjedhur.

Tabela 17. Sinjalet e nivelit të lartë HDMI RX

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjalet e orës dhe rivendosjes
mgmt_clk	Input	1	Hyrja e orës së sistemit (100 MHz).
rivendosur	Input	1	Hyrja e rivendosjes së sistemit.
rx_tmds_clk	Input	1	Ora HDMI RX TMDS.
i2c_clk	Input	1	Hyrja e orës për ndërfaqen DDC dhe SCDC.

Sinjalet e orës dhe rivendosjes
rxphy_cdr_refclk1	Input	1	Hyrja e orës për orën referencë RX CDR 1. Frekuenca e orës është 100 MHz.
rx_vid_clk	Prodhimi	1	Dalja e orës video.
sys_init	Prodhimi	1	Inicializimi i sistemit për të rivendosur sistemin pas ndezjes.

Transmetuesi RX dhe Sinjalet IOPLL
rxpll_tmds_locked	Prodhimi	1	Tregon se ora TMDS IOPLL është e kyçur.
rxpll_frl_locked	Prodhimi	1	Tregon se ora FRL IOPLL është e kyçur.
rxphy_serial_data	Input	4	Të dhënat serike HDMI në RX Native PHY.
rxphy_ready	Prodhimi	1	Tregon që RX Native PHY është gati.
rxphy_cal_busy_raw	Prodhimi	4	Kalibrimi RX Native PHY është i zënë me arbitrin e transmetuesit.
rxphy_cal_busy_gated	Input	4	Sinjali i zënë i kalibrimit nga arbitri i transmetuesit në RX Native PHY.
rxphy_rcfg_slave_write	Input	4	Rikonfigurimi i transmetuesit Ndërfaqja e hartës së kujtesës Avalon nga RX Native PHY te arbitri i marrësit.
rxphy_rcfg_slave_read	Input	4
rxphy_rcfg_slave_adresa	Input	40
rxphy_rcfg_slave_writedata	Input	128
rxphy_rcfg_slave_readdata	Prodhimi	128
rxphy_rcfg_slave_waitrequest	Prodhimi	4

Menaxhimi i rikonfigurimit RX
rxphy_rcfg_busy	Prodhimi	1	Sinjali i zënë i rikonfigurimit RX.
rx_tmds_freq	Prodhimi	24	Matja e frekuencës së orës HDMI RX TMDS (në 10 ms).
rx_tmds_freq_valid	Prodhimi	1	Tregon se matja e frekuencës së orës RX TMDS është e vlefshme.
rxphy_os	Prodhimi	1	Oversampfaktori ling: •0: 1x oversampling • 1: 5× oversampling
rxphy_rcfg_master_write	Prodhimi	1	Menaxhimi i rikonfigurimit RX Ndërfaqja e hartës së kujtesës Avalon me arbitrin e transmetuesit.
rxphy_rcfg_master_read	Prodhimi	1
rxphy_rcfg_master_address	Prodhimi	12
rxphy_rcfg_master_writedata	Prodhimi	32
rxphy_rcfg_master_readdata	Input	32
rxphy_rcfg_master_waitrequest	Input	1

Sinjalet kryesore HDMI RX
rx_vid_clk_locked	Input	1	Tregon se vid_clk është i qëndrueshëm.
rxcore_frl_rate	Prodhimi	4	Tregon shkallën FRL që bërthama RX po funksionon. • 0: Modaliteti i trashëguar (TMDS) • 1: 3 Gbps 3 korsi • 2: 6 Gbps 4 korsi • 3: 6 Gbps 4 korsi • 4: 8 Gbps 4 korsi • 5: 10 Gbps 4 korsi • 6: 12 Gbps 4 korsi • 7-15: E rezervuar
rxcore_frl_locked	Prodhimi	4	Çdo bit tregon korsinë specifike që ka arritur bllokimin FRL. FRL bllokohet kur bërthama RX kryen me sukses shtrirjen, shtrembërimin dhe arrin bllokimin e korsisë. • Për modalitetin me 3 korsi, kyçja e korsisë arrihet kur bërthama RX merr Scrambler Reset (SR) ose Start-Super-Block (SSB) për çdo 680 periudha karakteresh FRL për të paktën 3 herë. • Për modalitetin me 4 korsi, kyçja e korsisë arrihet kur bërthama RX merr Scrambler Reset (SR) ose Start-Super-Block (SSB) për çdo 510 periudha karakteresh FRL për të paktën 3 herë.
rxcore_frl_ffe_nivelet	Prodhimi	4	Korrespondon me bitin e nivelit FFE në bitin e regjistrit SCDC 0x31 [7:4] në bërthamën RX.
rxcore_frl_flt_ready	Input	1	Pohon për të treguar se RX është gati për fillimin e procesit të trajnimit të lidhjes. Kur pohohet, pohohet gjithashtu biti FLT_ready në regjistrin SCDC 0x40 biti 6.
rxcore_frl_src_test_config	Input	8	Specifikon konfigurimet e testit të burimit. Vlera është shkruar në regjistrin e konfigurimit të testit SCDC në regjistrin SCDC 0x35.
rxcore_tbcr	Prodhimi	1	Tregon raportin TMDS bit ndaj orës; korrespondon me regjistrin TMDS_Bit_Clock_Ratio në regjistrin SCDC 0x20 bit 1. • Kur funksionon në modalitetin HDMI 2.0, ky bit pohohet. Tregon raportin TMDS bit ndaj orës prej 40:1. • Kur funksionon në HDMI 1.4b, ky bit nuk pohohet. Tregon raportin TMDS bit ndaj orës prej 10:1. • Ky bit nuk përdoret për modalitetin FRL.
rxcore_scrambler_enable	Prodhimi	1	Tregon nëse të dhënat e marra janë të fërguara; korrespondon me fushën Scrambling_Enable në regjistrin SCDC 0x20 bit 0.
rxcore_audio_de	Prodhimi	1	Ndërfaqet audio bërthamore HDMI RX Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
rxcore_audio_data	Prodhimi	256
rxcore_audio_info_ai	Prodhimi	48

rxcore_audio_N	Prodhimi	20
rxcore_audio_CTS	Prodhimi	20
rxcore_audio_metadata	Prodhimi	165
rxcore_audio_format	Prodhimi	5
rxcore_aux_pkt_data	Prodhimi	72	Ndërfaqet ndihmëse bërthamore HDMI RX Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
rxcore_aux_pkt_addr	Prodhimi	6
rxcore_aux_pkt_wr	Prodhimi	1
rxcore_aux_data	Prodhimi	72
rxcore_aux_sop	Prodhimi	1
rxcore_aux_eop	Prodhimi	1
rxcore_aux_valid	Prodhimi	1
rxcore_aux_error	Prodhimi	1
rxcore_gcp	Prodhimi	6	Sinjalet e brezit anësor bërthamor HDMI RX Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
rxcore_info_avi	Prodhimi	123
rxcore_info_vsi	Prodhimi	61
rxcore_kyçed	Prodhimi	1	Portet kryesore të videos HDMI RX Shënim: N = pikselë për orë Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
rxcore_vid_data	Prodhimi	N*48
rxcore_vid_vsync	Prodhimi	N
rxcore_vid_hsync	Prodhimi	N
rxcore_vid_de	Prodhimi	N
rxcore_vid_valid	Prodhimi	1
rxcore_vid_lock	Prodhimi	1
rxcore_mode	Prodhimi	1	Portat e kontrollit dhe statusit të bërthamës HDMI RX. Shënim: N = simbolet për orë Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
rxcore_ctrl	Prodhimi	N*6
rxcore_color_depth_sync	Prodhimi	2
hdmi_5v_detect	Input	1	Zbulimi i HDMI RX 5V dhe zbulimi i prizës së nxehtësisë. Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
hdmi_rx_hpd	Prodhimi	1
rx_hpd_trigger	Input	1

I2C Sinjalet
hdmi_rx_i2c_sda	Input	1	Ndërfaqja HDMI RX DDC dhe SCDC.
hdmi_rx_i2c_scl	Input	1

Sinjalet RX EDID RAM
edid_ram_access	Input	1	Ndërfaqja e hyrjes në RAM HDMI RX EDID.

edid_ram_adresa	Input	8	Vendosni edid_ram_access kur doni të shkruani ose lexoni nga RAM EDID, përndryshe ky sinjal duhet të mbahet i ulët. Kur ju pohoni edid_ram_access, sinjali i prizës së nxehtëshiqet për të lejuar shkrimin ose leximin në RAM EDID. Kur qasja në EDID RAM të ketë përfunduar, duhet të hiqni dorë nga edid_ram_assess dhe të deklarohet sinjali i prizës së nxehtësisë. Burimi do të lexojë EDID-in e ri për shkak të ndërrimit të sinjalit të prizës së nxehtësisë.
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Prodhimi	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Prodhimi	1

Tabela 18.Sinjalet e nivelit të lartë HDMI TX

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjalet e orës dhe rivendosjes
mgmt_clk	Input	1	Hyrja e orës së sistemit (100 MHz).
rivendosur	Input	1	Hyrja e rivendosjes së sistemit.
tx_tmds_clk	Input	1	Ora HDMI RX TMDS.
txfpll_refclk1	Input	1	Hyrja e orës për orën referencë TX PLL 1. Frekuenca e orës është 100 MHz.
tx_vid_clk	Prodhimi	1	Dalja e orës video.
tx_frl_clk	Prodhimi	1	Dalja e orës FRL.
sys_init	Input	1	Inicializimi i sistemit për të rivendosur sistemin pas ndezjes.
tx_init_done	Input	1	Inicializimi TX për të rivendosur bllokun e menaxhimit të rikonfigurimit TX dhe ndërfaqen e rikonfigurimit të transmetuesit.

Transmetuesi TX dhe Sinjalet IOPLL
txpll_frl_locked	Prodhimi	1	Tregon orën e shpejtësisë së lidhjes dhe ora FRL IOPLL është e kyçur.
txfpll_locked	Prodhimi	1	Tregon që TX PLL është i kyçur.
txphy_serial_data	Prodhimi	4	Të dhënat serike HDMI nga TX Native PHY.
txphy_ready	Prodhimi	1	Tregon që TX Native PHY është gati.
txphy_cal_busy	Prodhimi	1	Sinjali i zënë i kalibrimit TX Native PHY.
txphy_cal_busy_raw	Prodhimi	4	Sinjali i zënë i kalibrimit për arbitrin e transmetuesit.
txphy_cal_busy_gated	Input	4	Sinjali i zënë i kalibrimit nga arbitri i marrësit në TX Native PHY.
txphy_rcfg_busy	Prodhimi	1	Tregon se rikonfigurimi i TX PHY është në proces.
txphy_rcfg_slave_write	Input	4	Rikonfigurimi i transmetuesit Ndërfaqja e hartës së kujtesës Avalon nga TX Native PHY te arbitri i marrësit.
txphy_rcfg_slave_read	Input	4
txphy_rcfg_slave_adresa	Input	40
txphy_rcfg_slave_writedata Input 128 txphy_rcfg_slave_readdata Prodhimi 128 txphy_rcfg_slave_waitrequest Prodhimi 4

Menaxhimi i rikonfigurimit TX
tx_tmds_freq	Input	24	Vlera e frekuencës së orës HDMI TX TMDS (në 10 ms).
tx_os	Prodhimi	2	Oversampfaktori ling: • 0: 1x oversampling •1: 2× oversampling •2: 8x oversampling
txphy_rcfg_master_write	Prodhimi	1	Menaxhimi i rikonfigurimit TX Ndërfaqja e hartës së kujtesës Avalon me arbitrin e transmetuesit.
txphy_rcfg_master_read	Prodhimi	1
txphy_rcfg_master_address	Prodhimi	12
txphy_rcfg_master_writedata	Prodhimi	32
txphy_rcfg_master_readdata	Input	32
txphy_rcfg_master_waitrequest	Input	1
tx_reconfig_done	Prodhimi	1	Tregon që procesi i rikonfigurimit TX ka përfunduar.

Sinjalet kryesore HDMI TX
tx_vid_clk_locked	Input	1	Tregon se vid_clk është i qëndrueshëm.
txcore_ctrl	Input	N*6	Ndërfaqet e kontrollit të bërthamës HDMI TX. Shënim: N = pikselë për orë Referojuni Ndërfaqet burimore seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
txcore_mode	Input	1
txcore_audio_de	Input	1	Ndërfaqet audio bërthamore HDMI TX. Referojuni Ndërfaqet burimore seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
txcore_audio_mute	Input	1
txcore_audio_data	Input	256
txcore_audio_info_ai	Input	49
txcore_audio_N	Input	20
txcore_audio_CTS	Input	20
txcore_audio_metadata	Input	166
txcore_audio_format	Input	5
txcore_aux_ready	Prodhimi	1	Ndërfaqet ndihmëse bërthamore HDMI TX. Referojuni Ndërfaqet burimore seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
txcore_aux_data	Input	72
txcore_aux_sop	Input	1
txcore_aux_eop	Input	1

txcore_aux_valid	Input	1
txcore_gcp	Input	6	Sinjalet e brezit anësor bërthamor HDMI TX. Referojuni Ndërfaqet burimore seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
txcore_info_avi	Input	123
txcore_info_vsi	Input	62
txcore_i2c_master_write	Input	1	Masteri TX I2C Ndërfaqja e hartës së kujtesës Avalon me masterin I2C brenda bërthamës TX. Shënim: Këto sinjale janë të disponueshme vetëm kur ndizni Përfshini I2C parametri.
txcore_i2c_master_read	Input	1
txcore_i2c_master_adresa	Input	4
txcore_i2c_master_writedata	Input	32
txcore_i2c_master_readdata	Prodhimi	32
txcore_vid_data	Input	N*48	Portat kryesore të videos HDMI TX. Shënim: N = pikselë për orëRef er te Ndërfaqet burimore seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
txcore_vid_vsync	Input	N
txcore_vid_hsync	Input	N
txcore_vid_de	Input	N
txcore_vid_ready	Prodhimi	1
txcore_vid_overflow	Prodhimi	1
txcore_vid_valid	Input	1
txcore_frl_rate	Input	4	Ndërfaqet e regjistrit SCDC.
txcore_frl_pattern	Input	16
txcore_frl_start	Input	1
txcore_scrambler_enable	Input	1
txcore_tbcr	Input	1

I2C Sinjalet
nios_tx_i2c_sda_in	Prodhimi	1	Ndërfaqja kryesore TX I2C për SCDC dhe DDC nga procesori Nios II në buferin e daljes. Shënim: Nëse ndizni Përfshini I2C parametër, këto sinjale do të vendosen brenda bërthamës TX dhe nuk do të jenë të dukshme në këtë nivel.
nios_tx_i2c_scl_in	Prodhimi	1
nios_tx_i2c_sda_oe	Input	1
nios_tx_i2c_scl_oe	Input	1
nios_ti_i2c_sda_in	Prodhimi	1	Ndërfaqja Master TX I2C nga procesori Nios II në buferin e daljes për të kontrolluar ridriverin TI në kartën e bijës Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Prodhimi	1
nios_ti_i2c_sda_oe	Input	1
nios_ti_i2c_scl_oe	Input	1
hdmi_tx_i2c_sda	Input	1	Ndërfaqet TX I2C për ndërfaqet SCDC dhe DDC nga buferi i daljes në lidhësin HDMI TX.
hdmi_tx_i2c_scl	Input	1
hdmi_tx_ti_i2c_sda	Input	1	TX I2C ndërlidhet nga buferi i daljes te ridriveri TI në kartën e bijës Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Input	1

tx_hpd_req	Prodhimi	1	HDMI TX hotplug zbulon ndërfaqet.
hdmi_tx_hpd_n	Input	1

Tabela 19. Sinjalet e arbitrit të transmetuesit

Sinjali	Drejtimi	Gjerësia	Përshkrimi
kliko	Input	1	Ora e rikonfigurimit. Kjo orë duhet të ndajë të njëjtën orë me blloqet e menaxhimit të rikonfigurimit.
rivendosur	Input	1	Sinjali i rivendosjes. Ky rivendosje duhet të ndajë të njëjtin rivendosje me blloqet e menaxhimit të rikonfigurimit.
rx_rcfg_en	Input	1	Sinjali i aktivizimit të rikonfigurimit RX.
tx_rcfg_en	Input	1	Sinjali i aktivizimit të rikonfigurimit TX.
rx_rcfg_ch	Input	2	Tregon se cili kanal do të rikonfigurohet në bërthamën RX. Ky sinjal duhet të mbetet gjithmonë i pohuar.
tx_rcfg_ch	Input	2	Tregon se cili kanal duhet të rikonfigurohet në bërthamën TX. Ky sinjal duhet të mbetet gjithmonë i pohuar.
rx_reconfig_mgmt_write	Input	1	Rikonfigurimi Ndërfaqet e hartës së kujtesës Avalon nga menaxhimi i rikonfigurimit RX.
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_adresa	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Prodhimi	32
rx_reconfig_mgmt_waitrequest	Prodhimi	1
tx_reconfig_mgmt_write	Input	1	Rikonfigurimi Ndërfaqet e hartës së kujtesës Avalon nga menaxhimi i rikonfigurimit TX.
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_adresa	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Prodhimi	32
tx_reconfig_mgmt_waitrequest	Prodhimi	1
reconfig_write	Prodhimi	1	Rikonfigurimi i ndërfaqeve të hartës së kujtesës Avalon në marrës.
reconfig_lexo	Prodhimi	1
reconfig_adresa	Prodhimi	10
reconfig_writedata	Prodhimi	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1

rx_cal_busy	Input	1	Sinjali i statusit të kalibrimit nga transmetuesi RX.
tx_cal_busy	Input	1	Sinjali i statusit të kalibrimit nga transmetuesi TX.
rx_reconfig_cal_busy	Prodhimi	1	Sinjali i statusit të kalibrimit në kontrollin e rivendosjes së transmetuesit RX PHY.
tx_reconfig_cal_busy	Prodhimi	1	Sinjali i statusit të kalibrimit nga kontrolli i rivendosjes së transmetuesit TX PHY.

Tabela 20. Sinjalet e lidhjes RX-TX

Sinjali	Drejtimi	Gjerësia	Përshkrimi
vid_clk	Input	1	Ora video HDMI.
rx_vid_lock	Input	3	Tregon statusin e bllokimit të videos HDMI RX.
rx_vid_valid	Input	1	Ndërfaqet video HDMI RX.
rx_vid_de	Input	N
rx_vid_hsync	Input	N
rx_vid_vsync	Input	N
rx_vid_data	Input	N*48
rx_aux_eop	Input	1	Ndërfaqet ndihmëse HDMI RX.
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
tx_vid_de	Prodhimi	N	Ndërfaqet video HDMI TX. Shënim: N = pikselë për orë
tx_vid_hsync	Prodhimi	N
tx_vid_vsync	Prodhimi	N
tx_vid_data	Prodhimi	N*48
tx_vid_valid	Prodhimi	1
tx_vid_ready	Input	1
tx_aux_eop	Prodhimi	1	Ndërfaqet ndihmëse HDMI TX.
tx_aux_sop	Prodhimi	1
tx_aux_valid	Prodhimi	1
tx_aux_data	Prodhimi	72
tx_aux_ready	Input	1

Tabela 21. Sinjalet e sistemit të projektuesit të platformës

Sinjali	Drejtimi	Gjerësia	Përshkrimi
cpu_clk_in_clk_clk	Input	1	Ora e procesorit.
cpu_rst_in_reset_reset	Input	1	Rivendosja e CPU-së.

edid_ram_slave_translator_avalon_anti_slave_0_address	Prodhimi	8	Ndërfaqet e aksesit EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Prodhimi	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Prodhimi	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Input	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Prodhimi	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Input	1
hdmi_i2c_master_i2c_serial_sda_in	Input	1	I2C Master ndërlidhet nga procesori Nios II në buferin e daljes për kontrollin DDC dhe SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Input	1
hdmi_i2c_master_i2c_serial_sda_oe	Prodhimi	1
hdmi_i2c_master_i2c_serial_scl_oe	Prodhimi	1
redriver_i2c_master_i2c_serial_sda_in	Input	1	I2C Master ndërlidhet nga procesori Nios II në buferin e daljes për konfigurimin e cilësimeve të ridriverit TI.
redriver_i2c_master_i2c_serial_scl_in	Input	1
redriver_i2c_master_i2c_serial_sda_oe	Prodhimi	1
redriver_i2c_master_i2c_serial_scl_oe	Prodhimi	1
pio_in0_external_connection_export	Input	32	Ndërfaqet paralele të daljes hyrëse. • Biti 0: Lidhur me sinjalin user_dipsw për të kontrolluar modalitetin e kalimit EDID. •Bit 1: Kërkesa TX HPD •Bit 2: Transmetuesi TX gati •Bitet 3: Rikonfigurimi TX u krye • Bitet 4–7: Rezervuar • Bitet 8–11: Shpejtësia RX FRL • Biti 12: Raporti i orës së bitit RX TMDS • Bitet 13–16: RX FRL i kyçur • Bitet 17–20: Nivelet RX FFE • Biti 21: Përafrimi RX i kyçur

Sinjali	Drejtimi	Gjerësia	Përshkrimi
			•Bit 22: Bllokimi i videos RX • Biti 23: Përdoruesi shtyp butonin 2 për të lexuar regjistrat SCDC nga lavaman i jashtëm • Bitet 24–31: Rezervuar
pio_out0_external_connection_export	Prodhimi	32	Ndërfaqet paralele të daljes hyrëse. •Bit 0: Njohja TX HPD •Bit 1: Inicializimi TX është bërë • Bitet 2–7: Rezervuar • Bitet 8–11: Shpejtësia TX FRL •Bitet 12–27: Modeli i trajnimit të lidhjes TX FRL • Biti 28: Fillimi i TX FRL • Bitet 29–31: Rezervuar
pio_out1_external_connection_export	Prodhimi	32	Ndërfaqet paralele të daljes hyrëse. • Bit 0: RX EDID akses RAM • Biti 1: RX FLT gati • Bitet 2–7: Rezervuar • Bitet 8–15: konfigurimi i testit të burimit RX FRL • Bitet 16–31: Rezervuar

2.1. 1. Dizajnoni parametrat RTL
Përdorni parametrat HDMI TX dhe RX Top RTL për të personalizuar dizajnin p.shample.
Shumica e parametrave të projektimit janë në dispozicion në Dizajni p.shample skeda e redaktuesit të parametrave HDMI Intel FPGA IP. Ju ende mund të ndryshoni modelin p.shampcilësimet që keni bërë në redaktuesin e parametrave përmes parametrave RTL.
Tabela 22. Parametrat e lartë të HDMI RX

Parametri	Vlera	Përshkrimi
SUPPORT_DEEP_COLOR	• 0: Nuk ka ngjyrë të thellë • : Ngjyra e thellë	Përcakton nëse bërthama mund të kodojë formate të thella ngjyrash.
SUPPORT_ndihmës	• 0: Nuk ka AUX •1: AUX	Përcakton nëse është përfshirë kodimi i kanalit ndihmës.
SYMBOLS_PER_CLOCK	8	Mbështet 8 simbole për orë për pajisjet Intel Arria 10.
SUPPORT_AUDIO	• 0: Nuk ka audio • 1: Audio	Përcakton nëse bërthama mund të kodojë audio.

EDID_RAM_ADDR_WIDTH	8 (Vlera e paracaktuar)	Regjistri bazë 2 i madhësisë EDID RAM.
BITEC_DAUGHTER_CARD_REV	•0: Nuk synon asnjë kartë vajzë Bitec HDMI •4: Mbështet versionin 4 të kartës së bijës Bitec HDMI •6: Synimi i rishikimit 6 të kartës së vajzës Bitec HDMI • 11: Synimi i rishikimit 11 të kartës së vajzës Bitec HDMI (parazgjedhja)	Specifikon rishikimin e kartës së bijës Bitec HDMI të përdorur. Kur ndryshoni rishikimin, dizajni mund të ndërrojë kanalet e transmetuesit dhe të përmbysë polaritetin sipas kërkesave të kartës së bijës Bitec HDMI. Nëse e vendosni parametrin BITEC_DAUGHTER_CARD_REV në 0, dizajni nuk bën asnjë ndryshim në kanalet e transmetuesit dhe në polaritetin.
POLARITY_INVERSION	• 0: Përmbys polaritetin • 1: Mos e përmbys polaritetin	Vendoseni këtë parametër në 1 për të përmbysur vlerën e çdo biti të të dhënave hyrëse. Vendosja e këtij parametri në 1 cakton 4'b1111 në portën rx_polinv të transmetuesit RX.

Tabela 23. Parametrat e lartë të HDMI TX

Parametri	Vlera	Përshkrimi
USE_FPLL	1	Mbështet fPLL si TX PLL vetëm për pajisjet Intel Arria 10. Vendoseni gjithmonë këtë parametër në 1.
SUPPORT_DEEP_COLOR	•0: Nuk ka ngjyrë të thellë • 1: Ngjyra e thellë	Përcakton nëse bërthama mund të kodojë formate të thella ngjyrash.
SUPPORT_ndihmës	• 0: Nuk ka AUX • 1: AUX	Përcakton nëse është përfshirë kodimi i kanalit ndihmës.
SYMBOLS_PER_CLOCK	8	Mbështet 8 simbole për orë për pajisjet Intel Arria 10.
SUPPORT_AUDIO	• 0: Nuk ka audio • 1: Audio	Përcakton nëse bërthama mund të kodojë audio.
BITEC_DAUGHTER_CARD_REV	• 0: Nuk synohet asnjë kartë e bijës HDMI Bitec • 4: Mbështet versionin 4 të kartës së bijës Bitec HDMI • 6: Synimi i rishikimit të kartës së vajzës Bitec HDMI 6 • 11: Synimi i rishikimit 11 të kartës së vajzës Bitec HDMI (parazgjedhja)	Specifikon rishikimin e kartës së bijës Bitec HDMI të përdorur. Kur ndryshoni rishikimin, dizajni mund të ndërrojë kanalet e transmetuesit dhe të përmbysë polaritetin sipas kërkesave të kartës së bijës Bitec HDMI. Nëse e vendosni parametrin BITEC_DAUGHTER_CARD_REV në 0, dizajni nuk bën asnjë ndryshim në kanalet e transmetuesit dhe në polaritetin.
POLARITY_INVERSION	• 0: Përmbys polaritetin • 1: Mos e përmbys polaritetin	Vendoseni këtë parametër në 1 për të përmbysur vlerën e çdo biti të të dhënave hyrëse. Vendosja e këtij parametri në 1 cakton 4'b1111 në portën tx_polinv të transmetuesit TX.

2.12. Konfigurimi i harduerit
Dizajni i aktivizuar me HDMI FRL p.shample është i aftë për HDMI 2.1 dhe kryen një demonstrim të plotë për një transmetim standard video HDMI.
Për të kryer testin e harduerit, lidhni një pajisje të aktivizuar me HDMI—si p.sh. një kartë grafike me ndërfaqe HDMI—me hyrjen e lavamanit HDMI. Dizajni mbështet burimin dhe lavamanin HDMI 2.1 ose HDMI 2.0/1.4b.

1. Lavamani HDMI deshifron portën në një transmetim standard video dhe e dërgon atë në bërthamën e rikuperimit të orës.
2. Bërthama HDMI RX deshifron të dhënat video, ndihmëse dhe audio që do të kthehen paralelisht me bërthamën HDMI TX përmes DCFIFO.
3. Porta e burimit HDMI e kartës së bijës FMC e transmeton imazhin në një monitor.

Shënim:
Nëse dëshironi të përdorni një tabelë tjetër zhvillimi Intel FPGA, duhet të ndryshoni caktimet e pajisjes dhe caktimet e pinit. Cilësimi analog i transmetuesit është testuar për kompletin e zhvillimit Intel Arria 10 FPGA dhe kartën e bijës Bitec HDMI 2.1. Ju mund të modifikoni cilësimet për bordin tuaj.
Tabela 24. Funksionet e butonit në bord dhe LED-it të përdoruesit

Shtypni butonin/LED	Funksioni
cpu_resetn	Shtypni një herë për të kryer rivendosjen e sistemit.
përdorues_dipsw	Ndërprerës DIP i përcaktuar nga përdoruesi për të ndërruar modalitetin e kalimit. •OFF (pozicioni i parazgjedhur) = Kalim HDMI RX në FPGA merr EDID nga lavaman i jashtëm dhe ia paraqet burimit të jashtëm me të cilin është lidhur. • ON = Mund të kontrolloni normën maksimale të FRL RX nga terminali Nios II. Komanda modifikon RX EDID duke manipuluar vlerën maksimale të normës FRL. Referojuni Ekzekutimi i dizajnit në tarifa të ndryshme FRL në faqen 33 për më shumë informacion rreth përcaktimit të tarifave të ndryshme FRL.
përdorues_pb[0]	Shtypni një herë për të ndërruar sinjalin HPD në burimin standard HDMI.
përdorues_pb[1]	Rezervuar.
përdorues_pb[2]	Shtypni një herë për të lexuar regjistrat SCDC nga lavamani i lidhur me TX të kartës së bijës Bitec HDMI 2.1 FMC. Shënim: Për të aktivizuar leximin, duhet të vendosni DEBUG_MODE në 1 në softuer.
USER_LED[0]	Statusi i bllokimit të orës RX TMDS PLL. •0 = E shkyçur • 1 = E kyçur
USER_LED[1]	Statusi i gatishmërisë së transmetuesit RX. •0 = Jo gati • 1 = Gati
USER_LED[2]	Ora e shpejtësisë së lidhjes RX PLL, dhe ora e videos RX dhe statusi i bllokimit të orës FRL PLL. • 0 = Secila nga PLL e orës RX është e shkyçur • 1 = Të dy PLL-të e orës RX janë të kyçura
USER_LED[3]	Shtrirja e bërthamës RX HDMI dhe statusi i bllokimit të tavolinës. • 0 = Të paktën 1 kanal është i shkyçur • 1 = Të gjitha kanalet janë të kyçura
USER_LED[4]	Statusi i bllokimit të videos RX HDMI. • 0 = E shkyçur • 1 = E kyçur
USER_LED[5]	Ora e shpejtësisë së lidhjes TX PLL, dhe statusi i bllokimit të orës së videos TX dhe FRL PLL. •0 = Secila nga PLL e orës TX është e shkyçur • 1 = Të dy PLL-të e orës TX janë të kyçura
USER_LED[6] USER_LED[7]	Statusi i gatishmërisë së transmetuesit TX. • 0 = Jo gati • 1 = Gati Statusi i trajnimit të lidhjes TX. • 0 = Dështoi • 1 = Kaluar

2.13. Tabela e testimit të simulimit
Paneli i testimit të simulimit simulon kthimin serial HDMI TX në bërthamën RX.
Shënim:
Ky panel testimi simulues nuk mbështetet për dizajne me parametrin Include I2C të aktivizuar.
Figura 19. Diagrami i bllokut të testit të simulimit të HDMI Intel FPGA IPTabela 25. Përbërësit e panelit të testimit

Komponenti	Përshkrimi
Video TPG	Gjeneratori i modelit të testimit të videos (TPG) siguron stimulin e videos.
Audio Sample Gen	Audioja sampgjeneratori le ofron audio sample stimul. Gjeneratori gjeneron një model në rritje të të dhënave të testit që do të transmetohet përmes kanalit audio.
Aux Sample Gen	Aux sampgjenerator le ofron s ndihmeseample stimul. Gjeneratori gjeneron një të dhënë fikse që do të transmetohet nga transmetuesi.

Kontrolli CRC	Ky kontrollues verifikon nëse frekuenca e orës së rikuperuar nga transmetuesi TX përputhet me shpejtësinë e dëshiruar të të dhënave.
Kontrolli i të dhënave audio	Kontrolli i të dhënave audio krahason nëse modeli i të dhënave në rritje të testit është marrë dhe deshifruar saktë.
Kontrolli i të dhënave Aux	Kontrolli i të dhënave aux krahason nëse të dhënat e pritshme aux merren dhe deshifrohen saktë nga ana e marrësit.

Paneli i testimit të simulimit HDMI bën testet e mëposhtme të verifikimit:

Karakteristika HDMI	Verifikimi
Të dhënat video	• Tabela e testimit zbaton kontrollin CRC në videon hyrëse dhe dalëse. • Kontrollon vlerën CRC të të dhënave të transmetuara kundrejt CRC të llogaritur në të dhënat e marra video. • Tabela e testimit më pas kryen kontrollin pasi zbulon 4 sinjale të qëndrueshme V-SYNC nga marrësi.
Të dhëna ndihmëse	• Aux sampgjeneratori gjeneron një të dhënë fikse që do të transmetohet nga transmetuesi. • Nga ana e marrësit, gjeneratori krahason nëse të dhënat ndihmëse të pritura janë marrë dhe deshifruar saktë.
Të dhënat audio	•Audio sampgjeneratori gjeneron një model në rritje të të dhënave të testit që do të transmetohet përmes kanalit audio. • Në anën e marrësit, kontrolluesi i të dhënave audio kontrollon dhe krahason nëse modeli i të dhënave në rritje të testit është marrë dhe deshifruar saktë.

Një simulim i suksesshëm përfundon me mesazhin e mëposhtëm:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Kalim simulimi
Tabela 26. HDMI Intel FPGA IP Design ExampSimulatorët e mbështetur

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	po	po
VCS/VCS MX	po	po
Riviera-PRO	po	po
Xcelium paralel	po	Nr

2.14. Kufizimet e projektimit
Ju duhet të merrni parasysh disa kufizime kur vendosni modelin HDMI 2.1 p.shample.

• TX nuk është në gjendje të funksionojë në modalitetin TMDS kur është në modalitetin pa kalim. Për të testuar në modalitetin TMDS, kaloni çelësin user_dipsw përsëri në modalitetin e kalimit.
• Procesori Nios II duhet t'i shërbejë trajnimit të lidhjes TX deri në përfundim pa asnjë ndërprerje nga proceset e tjera.

2.15. Karakteristikat e korrigjimit
Ky dizajn p.shample ofron disa veçori korrigjimi për t'ju ndihmuar.
2.15.1. Mesazh për korrigjimin e softuerit
Mund të aktivizoni mesazhin e korrigjimit në softuer për t'ju ofruar ndihmë në kohën e ekzekutimit.
Për të aktivizuar mesazhin e korrigjimit në softuer, ndiqni këto hapa:

1. Ndrysho DEBUG_MODE në 1 në skriptin global.h.
2. Ekzekutoni script/build_sw.sh në Nios II Command Shell.
3. Riprogramoni softuerin e krijuar/tx_control/tx_control.elf file duke ekzekutuar komandën në Nios II Command Shell:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Ekzekutoni komandën e terminalit Nios II në Nios II Command Shell:
   nios2-terminal

Kur aktivizoni mesazhin e korrigjimit, informacioni i mëposhtëm printohet:

• Cilësimet e ridrejtuesit TI si në TX ashtu edhe në RX lexohen dhe shfaqen një herë pas programimit ELF file.
• Mesazh statusi për konfigurimin RX EDID dhe procesin e prizës së nxehtësisë
• Rezolucioni me ose pa informacion mbështetës FRL të nxjerrë nga EDID në lavamanin e lidhur me TX. Ky informacion shfaqet për çdo prizë TX.
• Mesazh statusi për procesin e trajnimit të lidhjes TX gjatë trajnimit të lidhjes TX.

2.15.2. Informacioni i SCDC nga lavamani i lidhur me TX
Ju mund ta përdorni këtë veçori për të marrë informacionin e SCDC.

1. Ekzekutoni komandën e terminalit Nios II në Nios II Command Shell: nios2-terminal
2. Shtypni user_pb[2] në kompletin e zhvillimit Intel Arria 10 FPGA.

Softueri lexon dhe shfaq informacionin SCDC në lavamanin e lidhur me TX në terminalin Nios II.
2.15.3. Matja e frekuencës së orës
Përdoreni këtë veçori për të kontrolluar frekuencën për orë të ndryshme.

1. Në hdmi_rx_top dhe hdmi_tx_top files, hiqni komentin “//`përcaktoni DEBUG_EN 1”.
2. Shtoni sinjalin refclock_measure nga çdo shembull mr_rate_detect në Signal Tap Logic Analyzer për të marrë frekuencën e orës së çdo ore (në kohëzgjatje 10 ms).
3. Përpiloni dizajnin me Signal Tap Logic Analyzer.
4. Programoni SOF file dhe ekzekutoni Signal Tap Logic Analyzer.

Tabela 27. Orët

Moduli	Shembull mr_rate_detect	Ora për t'u matur
hdmi_rx_top	rx_pll_tmds	Ora e referencës RX CDR 0
	rx_clk0_freq	Ora e transmetuesit RX del nga kanali 0
	rx_vid_clk_freq	Orë video RX
	rx_frl_clk_freq	Ora RX FRL
	rx_hsync_freq	Frekuenca e sinkronizimit të kornizës së videos së marrë
hdmi_tx_top	tx_clk0_freq	Ora e transmetuesit TX del nga kanali 0
	vid_clk_freq	Ora video TX
	frl_clk_freq	Ora TX FRL
	tx_hsync_freq	Frekuenca Hsync e kornizës së videos që do të transmetohet

2.16. Përmirësimi i dizajnit tuaj
Tabela 28. Dizajni HDMI ShemampPërputhshmëria me versionin e mëparshëm të softuerit Intel Quartus Prime Pro Edition

Dizajni p.shample Variant	Aftësia për të përmirësuar në Intel Quartus Prime Pro Edition 20.3
Dizajni HDMI 2.1 Shemample (Mbështetje FRL = 1)	Nr

Për çdo dizajn të papajtueshëm p.shampLes, ju duhet të bëni sa më poshtë:

1. Gjeneroni një dizajn të ri p.shample në versionin aktual të softuerit Intel Quartus Prime Pro Edition duke përdorur të njëjtat konfigurime të dizajnit tuaj ekzistues.
2. Krahasoni të gjithë dizajnin p.shampdrejtoria me dizajnin p.shampështë krijuar duke përdorur versionin e mëparshëm të softuerit Intel Quartus Prime Pro Edition. Porti mbi ndryshimet e gjetura.

Dizajni HDMI 2.0 Shemample (Mbështetje FRL = 0)

Dizajni i HDMI Intel FPGA IP exampdemonstron një instancë paralele HDMI, e cila përbëhet nga tre kanale RX dhe katër kanale TX.
Tabela 29. HDMI Intel FPGA IP Design Example për pajisjet Intel Arria 10

Dizajni p.shample	Norma e të dhënave	Modaliteti i kanalit	Lloji Loopback
Ritransmetimi i Arria 10 HDMI RX-TX	< 6,000 Mbps	Simplex	Paralelisht me tampon FIFO

Veçoritë

• Dizajni instancon buferët FIFO për të kryer një kalim të drejtpërdrejtë të transmetimit të videos HDMI midis lavamanit HDMI dhe burimit.
  
• Dizajni përdor statusin LED për korrigjimin e hershëm të gabimevetage.
• Dizajni vjen me opsione vetëm RX dhe TX.
• Dizajni demonstron futjen dhe filtrimin e InfoFrame Dinamic Range and Mastering (HDR) në modulin e lidhjes RX-TX.
• Dizajni demonstron menaxhimin e kalimit EDID nga një lavaman i jashtëm HDMI në një burim të jashtëm HDMI kur aktivizohet nga një ngjarje e prizës së nxehtë TX.
• Dizajni lejon kontrollin e kohës së funksionimit përmes ndërprerës DIP dhe butonit për të menaxhuar sinjalet kryesore HDMI TX:
  — sinjal mode për të zgjedhur kornizën video të koduar DVI ose HDMI
  — sinjalet info_avi[47], info_vsi[61] dhe audio_info_ai[48] për të zgjedhur transmetimin e paketave ndihmëse përmes brezave anësor ose portave ndihmëse të të dhënave

Shembulli RX merr një burim video nga gjeneratori i jashtëm i videos, dhe të dhënat më pas kalojnë përmes një FIFO të kthimit përpara se të transmetohen në shembullin TX.
Duhet të lidhni një analizues të jashtëm video, monitor ose një televizor me lidhje HDMI me bërthamën TX për të verifikuar funksionalitetin.
3.1. Diagrami i bllokut të projektimit të ritransmetimit HDMI 2.0 RX-TX
Dizajni i ritransmetimit HDMI 2.0 RX-TX p.shampdemonstron rikthim paralel në modalitetin e kanalit Simplex për HDMI Intel FPGA IP.
Figura 20. Diagrami i bllokut të ritransmetimit HDMI RX-TX (Intel Quartus Prime Pro Edition)Figura 21. Diagrami i bllokut të ritransmetimit HDMI RX-TX (Intel Quartus Prime Standard Edition)Informacione të Përafërta
Zhurma e Rrugës Kaskaduese të PLL ose Rrugës së Orës jo të Dedikuar për Orën e Referencës Arria 10 PLL Referojuni kësaj zgjidhjeje për zgjidhje nëse orët tuaja të dizajnit përjetojnë shtesë
nervozizëm.
3.2. Kërkesat e harduerit dhe softuerit
Intel përdor harduerin dhe softuerin e mëposhtëm për të testuar dizajnin p.shample.
Hardware

• Kompleti i zhvillimit Intel Arria 10 GX FPGA
• Burimi HDMI (Njësia e procesorit grafik (GPU))
• Lavaman HDMI (Monitor)
• Karta e vajzës Bitec HDMI FMC 2.0 (Rishikimi 11)
• kabllot HDMI

Shënim:
Mund të zgjidhni rishikimin e kartës suaj të vajzës Bitec HDMI. Cakto parametrin lokal BITEC_DAUGHTER_CARD_REV në 4, 6 ose 11 në nivelin e lartë file (a10_hdmi2_demo.v). Kur ndryshoni rishikimin, dizajni mund të ndërrojë kanalet e transmetuesit dhe të përmbysë polaritetin sipas kërkesave të kartës së bijës Bitec HDMI. Nëse e vendosni parametrin BITEC_DAUGHTER_CARD_REV në 0, dizajni nuk bën asnjë ndryshim në kanalet e transmetuesit dhe në polaritetin. Për dizajnin HDMI 2.1 p.shamples, nën Projektin Exampnë skedën, vendosni Rishikimin e kartës së vajzës HDMI në versionin 9, rishikimin 4 ose pa kartën e vajzës. Vlera e paracaktuar është Rishikimi 9.
Software

• Intel Quartus Prime versioni 18.1 dhe më vonë (për testimin e harduerit)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, RivieraPRO, VCS (vetëm Verilog HDL)/VCS MX, ose simulator Xcelium Parallel

3.3. Struktura e Drejtorisë
Drejtoritë përmbajnë të gjeneruara files për dizajnin HDMI Intel FPGA IP example.
Figura 22. Struktura e Drejtorisë për Dizajn ShemampleTabela 30. RTL e krijuar Files

Dosjet	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/kohore.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
e zakonshme	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
SDC	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabela 31. Simulimi i gjeneruar Files
Referojuni seksionit Simulimi Testbench për më shumë informacion.

Dosjet	Files
aldec	/aldec.bëj
	/rivierapro_setup.tcl
kadencë	/cds.lib
	/hdl.var
	<dosje cds_libs>

mentor	/mentor.bëj
	/msim_setup.tcl
sinopsi	/vcs/filelista.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
e zakonshme (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabela 32.Software i krijuar Files

Dosjet	Files
tx_control_src Shënim: Dosja tx_control gjithashtu përmban dublikatë të tyre files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/kryesore.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Komponentët e Dizajnit
Dizajni i HDMI Intel FPGA IP exampkërkon këta komponentë.
Tabela 33. Komponentët e lartë HDMI RX

Moduli	Përshkrimi
HDMI RX Core	IP merr të dhënat serike nga Transceiver Native PHY dhe kryen shtrirjen e të dhënave, deskew kanalin, dekodimin TMDS, dekodimin e të dhënave ndihmëse, dekodimin e të dhënave video, dekodimin e të dhënave audio dhe deskratimin.
I2	I2C është ndërfaqja e përdorur për Kanalin e të Dhënave të Ekranit të Sink (DDC) dhe Kanalin e Statusit dhe të Dhënave (SCDC). Burimi HDMI përdor DDC për të përcaktuar aftësitë dhe karakteristikat e lavamanit duke lexuar strukturën e të dhënave të zgjeruara të identifikimit të ekranit të zgjeruar (E-EDID). • Adresat skllav I8C 2-bit për E-EDID janë 0xA0 dhe 0xA1. LSB tregon llojin e aksesit: 1 për lexim dhe 0 për shkrim. Kur ndodh një ngjarje HPD, skllavi I2C i përgjigjet të dhënave E-EDID duke lexuar nga RAM-i në çip. • Kontrolluesi i vetëm slave I2C mbështet gjithashtu SCDC për operacionet HDMI 2.0. Adresa skllav I8C 2-bit për SCDC është 0xA8 dhe 0xA9. Kur ndodh një ngjarje HPD, skllavi I2C kryen transaksion shkrimi ose leximi në ose nga ndërfaqja SCDC e bërthamës HDMI RX. Shënim: Ky kontrollues vetëm skllav I2C për SCDC nuk kërkohet nëse HDMI 2.0b nuk është menduar. Nëse ndizni Përfshini I2C parametër, ky bllok do të përfshihet brenda bërthamës dhe nuk do të jetë i dukshëm në këtë nivel.
RAM EDID	Dizajni ruan informacionin EDID duke përdorur bërthamën IP me 1 porte RAM. Një protokoll standard i autobusit serial me dy tela (orë dhe të dhëna) (kontrollues vetëm me skllav I2C) transferon strukturën e të dhënave E-EDID në përputhje me CEA-861-D. Kjo EDID RAM ruan informacionin E-EDID. Shënim: Nëse ndizni Përfshi EDID RAM parametër, ky bllok do të përfshihet brenda bërthamës dhe nuk do të jetë i dukshëm në këtë nivel.
IOPLL	IOPLL gjeneron orën e referencës RX CDR, orën e shpejtësisë së lidhjes dhe orën video për orën hyrëse TMDS. • Ora dalëse 0 (ora e referencës CDR) • Ora dalëse 1 (Lidhja e orës së shpejtësisë) • Dalja e orës 2 (ora video) Shënim: Konfigurimi i parazgjedhur IOPLL nuk është i vlefshëm për asnjë rezolutë HDMI. IOPLL rikonfigurohet në cilësimet e duhura pas ndezjes.
Transmetuesi PHY Reset Controller	Kontrolluesi i rivendosjes së Transceiver PHY siguron një inicializim të besueshëm të marrësve RX. Hyrja e rivendosjes së këtij kontrolluesi aktivizohet nga rikonfigurimi RX dhe gjeneron sinjalin përkatës analog dhe dixhital të rivendosjes në bllokun Native PHY të Transceiver sipas renditjes së rivendosjes brenda bllokut.
RX Native PHY	Blloku i marrës i fortë që merr të dhënat serike nga një burim i jashtëm video. Ai deserializon të dhënat serike në të dhëna paralele përpara se të kalojë të dhënat në bërthamën HDMI RX.
Menaxhimi i rikonfigurimit RX	Menaxhimi i rikonfigurimit RX që zbaton qarkun e zbulimit të shpejtësisë me HDMI PLL për të drejtuar transmetuesin RX që të funksionojë me çdo shpejtësi lidhjeje arbitrare që varion nga 250 Mbps në 6,000 Mbps. Referojuni Figurës 23 në faqen 63 më poshtë.

Rikonfigurimi i IOPLL

Blloku i rikonfigurimit IOPLL lehtëson rikonfigurimin dinamik në kohë reale të PLL-ve në Intel FPGA. Ky bllok përditëson frekuencën e orës së daljes dhe gjerësinë e brezit PLL në kohë reale, pa rikonfiguruar të gjithë FPGA-në. Ky bllok funksionon në 100 MHz në pajisjet Intel Arria 10. Për shkak të kufizimit të rikonfigurimit të IOPLL, aplikoni Quartus INI permit_nf_pll_reconfig_out_of_lock=on gjatë gjenerimit të IP të rikonfigurimit të IOPLL. Për të aplikuar Quartus INI, përfshini "permit_nf_pll_reconfig_out_of_lock=on" në quartus.ini file dhe vendoseni në file drejtoria e projektit Intel Quartus Prime. Ju duhet të shihni një mesazh paralajmërues kur redaktoni bllokun e rikonfigurimit të IOPLL (pll_hdmi_reconfig) në softuerin Quartus Prime me INI. Shënim: Pa këtë Quartus INI, rikonfigurimi i IOPLL nuk mund të përfundojë nëse IOPLL humbet bllokimin gjatë rikonfigurimit.

PIO

Blloku i hyrjes/daljes paralele (PIO) funksionon si ndërfaqe kontrolli, statusi dhe rivendosjeje në ose nga nënsistemi CPU.

Figura 23. Rrjedha e sekuencës së rikonfigurimit me shumë norma
Figura ilustron rrjedhën e sekuencës së rikonfigurimit me shumë shkallë të kontrolluesit kur ai merr rrjedhën e të dhënave hyrëse dhe frekuencën e orës referuese, ose kur marrësi është i shkyçur.Tabela 34. Komponentët kryesorë HDMI TX

Moduli	Përshkrimi
HDMI TX Core	Bërthama IP merr të dhëna video nga niveli i lartë dhe kryen kodimin TMDS, kodimin e të dhënave ndihmëse, kodimin e të dhënave audio, kodimin e të dhënave video dhe gërvishtjet.
Master I2C	I2C është ndërfaqja e përdorur për Kanalin e të Dhënave të Ekranit të Sink (DDC) dhe Kanalin e Statusit dhe të Dhënave (SCDC). Burimi HDMI përdor DDC për të përcaktuar aftësitë dhe karakteristikat e lavamanit duke lexuar strukturën e të dhënave të zgjeruara të identifikimit të ekranit të zgjeruar (E-EDID). • Si DDC, I2C Master lexon EDID nga lavamani i jashtëm për të konfiguruar informacionin EDID EDID RAM në HDMI RX Top ose për përpunim video. • Si SCDC, masteri I2C transferon strukturën e të dhënave SCDC nga burimi FPGA në lavamanin e jashtëm për funksionimin HDMI 2.0b. Për shembullampKështu, nëse rryma e të dhënave dalëse është mbi 3,400 Mbps, procesori Nios II urdhëron masterin I2C të përditësojë bitet TMDS_BIT_CLOCK_RATIO dhe SCRAMBLER_ENABLE të regjistrit të konfigurimit të lavamanit SCDC në 1.
IOPLL	IOPLL furnizon orën e shpejtësisë së lidhjes dhe orën video nga ora hyrëse TMDS. • Ora dalëse 1 (Lidhja e orës së shpejtësisë) • Dalja e orës 2 (ora video) Shënim: Konfigurimi i parazgjedhur IOPLL nuk është i vlefshëm për asnjë rezolutë HDMI. IOPLL rikonfigurohet në cilësimet e duhura pas ndezjes.
Transmetuesi PHY Reset Controller	Kontrolluesi i rivendosjes së Transceiver PHY siguron një inicializim të besueshëm të marrësve TX. Hyrja e rivendosjes së këtij kontrolluesi aktivizohet nga niveli i lartë dhe gjeneron sinjalin përkatës të rivendosjes analoge dhe dixhitale në bllokun Native PHY të transmetuesit sipas renditjes së rivendosjes brenda bllokut. Sinjali i daljes tx_ready nga ky bllok funksionon gjithashtu si një sinjal i rivendosjes në IP-në HDMI Intel FPGA për të treguar se marrësi është në funksion dhe është gati për të marrë të dhëna nga bërthama.
Transmetuesi Native PHY	Blloku i marrës i fortë që merr të dhënat paralele nga bërthama HDMI TX dhe serializon të dhënat nga transmetimi i tij. Ndërfaqja e rikonfigurimit është aktivizuar në bllokun TX Native PHY për të demonstruar lidhjen midis TX Native PHY dhe arbitrit të transmetuesit. Asnjë rikonfigurim nuk është kryer për TX Native PHY. Shënim: Për të përmbushur kërkesën e animit ndërkanal HDMI TX, vendosni opsionin e modalitetit të lidhjes së kanalit TX në redaktuesin e parametrave Intel Arria 10 Transceiver Native PHY në Lidhja PMA dhe PCS. Ju gjithashtu duhet të shtoni kërkesën e kufizimit maksimal të animit (set_max_skew) në sinjalin e rivendosjes dixhitale nga kontrolluesi i rivendosjes së transmetuesit (tx_digitalreset) siç rekomandohet në Udhëzuesi i përdorimit të transmetuesit Intel Arria 10 PHY.
TX PLL	Blloku i transmetuesit PLL siguron orën e shpejtë serike në bllokun e transmetuesit Native PHY. Për këtë dizajn HDMI Intel FPGA IP, p.shample, fPLL përdoret si TX PLL.
Rikonfigurimi i IOPLL	Blloku i rikonfigurimit IOPLL lehtëson rikonfigurimin dinamik në kohë reale të PLL-ve në Intel FPGA. Ky bllok përditëson frekuencën e orës së daljes dhe gjerësinë e brezit PLL në kohë reale, pa rikonfiguruar të gjithë FPGA-në. Ky bllok funksionon në 100 MHz në pajisjet Intel Arria 10. Për shkak të kufizimit të rikonfigurimit të IOPLL, aplikoni Quartus INI permit_nf_pll_reconfig_out_of_lock=on gjatë gjenerimit të IP të rikonfigurimit të IOPLL. Për të aplikuar Quartus INI, përfshini "permit_nf_pll_reconfig_out_of_lock=on" në quartus.ini file dhe vendoseni në file drejtoria e projektit Intel Quartus Prime. Ju duhet të shihni një mesazh paralajmërues kur redaktoni bllokun e rikonfigurimit të IOPLL (pll_hdmi_reconfig) në softuerin Intel Quartus Prime me INI. Shënim: Pa këtë Quartus INI, rikonfigurimi i IOPLL nuk mund të përfundojë nëse IOPLL humbet bllokimin gjatë rikonfigurimit.
PIO	Blloku i hyrjes/daljes paralele (PIO) funksionon si ndërfaqe kontrolli, statusi dhe rivendosjeje në ose nga nënsistemi CPU.

Tabela 35. Shpejtësia e të dhënave të transmetuesit dhe tejkalimetampFaktori ling për çdo varg të frekuencës së orës TMDS

Frekuenca e orës TMDS (MHz)	Raporti i orës bit TMDS	Oversampling Faktori	Shpejtësia e të dhënave të marrësit (Mbps)
85–150	1	E pazbatueshme	3400–6000
100–340	0	E pazbatueshme	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tabela 36. Blloqet e zakonshme të nivelit të lartë

Moduli

Përshkrimi

Arbitri i transmetuesit

Ky bllok funksional i përgjithshëm i parandalon transmetuesit të rikalibrohen në të njëjtën kohë kur transmetuesit RX ose TX brenda të njëjtit kanal fizik kërkojnë rikonfigurim. Rikalibrimi i njëkohshëm ndikon në aplikacionet ku transmetuesit RX dhe TX brenda të njëjtit kanal u caktohen implementimeve të pavarura IP. Ky arbitër i transmetuesit është një zgjerim i rezolucionit të rekomanduar për bashkimin e simplex TX dhe simplex RX në të njëjtin kanal fizik. Ky arbitër i transmetuesit ndihmon gjithashtu në bashkimin dhe arbitrimin e kërkesave të rikonfigurimit Avalon-MM RX dhe TX që synojnë transmetuesit simplex RX dhe TX brenda një kanali pasi porta e ndërfaqes së rikonfigurimit të marrësve mund të aksesohet vetëm në mënyrë sekuenciale. Lidhja e ndërfaqes ndërmjet arbitrit të transmetuesit dhe blloqeve të kontrolluesit të rivendosur PHY/PHY TX/RX Native në këtë dizajn p.sh.ample demonstron një mënyrë gjenerike që zbatohet për çdo kombinim IP duke përdorur arbitrin e transmetuesit. Arbitri i transmetuesit nuk kërkohet kur në një kanal përdoret vetëm transmetuesi RX ose TX. Arbitri i transmetuesit identifikon kërkuesin e një rikonfigurimi përmes ndërfaqeve të tij të rikonfigurimit Avalon-MM dhe siguron që tx_reconfig_cal_busy ose rx_reconfig_cal_busy përkatës të jetë e kufizuar në përputhje me rrethanat. Për aplikacionin HDMI, vetëm RX fillon rikonfigurimin. Duke e kanalizuar kërkesën e rikonfigurimit Avalon-MM përmes arbitrit, arbitri identifikon se kërkesa e rikonfigurimit e ka origjinën nga RX, e cila më pas pengon tx_reconfig_cal_busy nga pohimi dhe lejon rx_reconfig_cal_busy të pohohet. Porta parandalon që transmetuesi TX të zhvendoset në modalitetin e kalibrimit pa dashje.

	Shënim: Për shkak se HDMI kërkon vetëm rikonfigurim RX, sinjalet tx_reconfig_mgmt_* janë të lidhura. Gjithashtu, ndërfaqja Avalon-MM nuk kërkohet midis arbitrit dhe bllokut TX Native PHY. Blloqet i caktohen ndërfaqes në dizajnin p.shamppër të demonstruar lidhjen e përgjithshme të arbitrit të transmetuesit me kontrolluesin e rivendosjes PHY/PHY Native TX/RX.
Lidhje RX-TX	• Dalja e të dhënave video dhe sinjalet e sinkronizimit nga cikli bërthamor HDMI RX përmes një DCFIFO nëpër domenet e orës video RX dhe TX. • Paketa e Kontrollit të Përgjithshëm (GCP), InfoFrames (AVI, VSI dhe AI), të dhënat ndihmëse dhe të dhënat audio qarkullojnë përmes DCFIFO-ve nëpër domenet e orës së shpejtësisë së lidhjes RX dhe TX. • Porta e të dhënave ndihmëse e bërthamës HDMI TX kontrollon të dhënat ndihmëse që rrjedhin përmes DCFIFO përmes presionit të kundërt. Presioni i kundërt siguron që nuk ka asnjë paketë ndihmëse jo të plotë në portën e të dhënave ndihmëse. • Ky bllok kryen gjithashtu filtrim të jashtëm: — Filtro paketën e rigjenerimit të të dhënave audio dhe orës audio nga rrjedha e të dhënave ndihmëse përpara se të transmetohet në portën e të dhënave ndihmëse HDMI TX. Shënim: Për të çaktivizuar këtë filtrim, shtypni user_pb[2]. Aktivizo këtë filtrim për t'u siguruar që nuk ka dyfishim të të dhënave audio dhe paketës së rigjenerimit të orës audio në rrjedhën e të dhënave ndihmëse të ritransmetuar. — Filtron Info Frame Range Dinamike të Lartë (HDR) nga të dhënat ndihmëse HDMI RX dhe fut një ishample HDR InfoFrame te të dhënat ndihmëse të HDMI TX përmes multiplekserit Avalon ST.
Nënsistem CPU	Nën-sistemi i CPU-së funksionon si kontrollues SCDC dhe DDC dhe kontrollues i rikonfigurimit të burimit. • Kontrolluesi burim SCDC përmban kontrolluesin kryesor I2C. Kontrolluesi kryesor I2C transferon strukturën e të dhënave SCDC nga burimi FPGA në lavamanin e jashtëm për funksionimin HDMI 2.0b. Për shembullampLe, nëse rryma dalëse e të dhënave është 6,000 Mbps, procesori Nios II urdhëron kontrolluesin kryesor I2C të përditësojë bitet TMDS_BIT_CLOCK_RATIO dhe SCRAMBLER_ENABLE të regjistrit të konfigurimit TMDS të lavamanit në 1. • I njëjti master I2C transferon gjithashtu strukturën e të dhënave DDC (E-EDID) midis burimit HDMI dhe lavamanit të jashtëm. • CPU Nios II vepron si kontrollues i rikonfigurimit për burimin HDMI. CPU-ja mbështetet në zbulimin periodik të shpejtësisë nga moduli i Menaxhimit të Rikonfigurimit RX për të përcaktuar nëse TX kërkon rikonfigurim. Përkthyesi skllav Avalon-MM siguron ndërfaqen midis ndërfaqes kryesore të procesorit Nios II Avalon-MM dhe ndërfaqeve skllav Avalon-MM të IOPLL dhe TX Native PHY të burimit HDMI të instancuar nga jashtë. • Rrjedha e sekuencës së rikonfigurimit për TX është e njëjtë me RX, përveç se rikonfigurimi i PLL dhe transmetuesit dhe sekuenca e rivendosjes kryhen në mënyrë sekuenciale. Referojuni Figurës 24 në faqen 67.

Figura 24. Rrjedha e sekuencës së rikonfigurimit
Figura ilustron rrjedhën e softuerit Nios II që përfshin kontrollet për masterin I2C dhe burimin HDMI.3.5. Futja dhe filtrimi i kornizës së informacionit në intervalin dinamik dhe zotërimi (HDR).
Dizajni i HDMI Intel FPGA IP exampai përfshin një demonstrim të futjes së InfoFrame HDR në një sistem RX-TX loopback.
Versioni 2.0b i Specifikimit HDMI lejon që Gama dinamike dhe Mastering InfoFrame të transmetohen përmes transmetimit ndihmës HDMI. Në demonstrim, blloku i futjes së të dhënave ndihmëse mbështet futjen HDR. Ju duhet vetëm të formatoni paketën e synuar HDR InfoFrame siç specifikohet në tabelën e listës së sinjaleve të modulit dhe të përdorni modulin e ofruar të Kontrollit të Futjes AUX për të planifikuar futjen e HDR InfoFrame një herë në çdo kornizë video.
Në këtë ishampnë konfigurimin, në rastet kur transmetimi ndihmës në hyrje tashmë përfshin HDR InfoFrame, përmbajtja HDR e transmetuar filtrohet. Filtrimi shmang transmetimin e InfoFrames HDR konfliktuale dhe siguron që vetëm vlerat e specifikuara në HDR SampPërdoret moduli i të dhënave.
Figura 25. Lidhja RX-TX me diapazonin dinamik dhe Mastering InfoFrame Insertation
Figura tregon bllok diagramin e lidhjes RX-TX duke përfshirë futjen Dinamic Range dhe Mastering InfoFrame në rrymën ndihmëse të bërthamës HDMI TX.
Tabela 37. Sinjalet e bllokut të futjes së të dhënave ndihmëse (altera_hdmi_aux_hdr)

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Ora dhe rivendos
kliko	Input	1	Hyrja e orës. Kjo orë duhet të lidhet me orën e shpejtësisë së lidhjes.
rivendosur	Input	1	Rivendos hyrjen.

Sinjalet e gjeneratorit të paketave ndihmëse dhe multiplekserëve
multiplexer_out_data	Prodhimi	72	Prodhimi i transmetimit Avalon nga multiplekseri.
multiplexer_out_valid	Prodhimi	1
multiplexer_jashtë_gati	Prodhimi	1
multiplexer_out_startofpacket	Prodhimi	1
multiplexer_out_endofpacket	Prodhimi	1
multiplexer_out_channel	Prodhimi	11
multiplekseri_në_të dhënat	Input	72	Hyrja e transmetimit të Avalon në portën In1 të multiplekserit. HDMI TX Video Vsync. Ky sinjal duhet të sinkronizohet me domenin e orës së shpejtësisë së lidhjes. Bërthama fut HDR InfoFrame në rrymën ndihmëse në skajin në rritje të këtij sinjali.
multiplexer_in_valid	Input	1
multiplekser_në_gati	Input	1
multiplexer_in_startofpacket	Input	1
multiplexer_in_endofpacket hdmi_tx_vsync	Input Input	1 1

Tabela 38. Sinjalet e modulit të të dhënave HDR (altera_hdmi_hdr_infoframe)

Sinjali	Drejtimi	Gjerësia	Përshkrimi
hb0	Prodhimi	8	Bajti i kokës 0 i Diapazonit Dinamik dhe Masterizimi i InfoFrame: Kodi i llojit InfoFrame.
hb1	Prodhimi	8	Bajti i kokës 1 i Diapazonit Dinamik dhe Mastering InfoFrame: Numri i versionit InfoFrame.
hb2	Prodhimi	8	Bajti i kokës 2 i Gamës Dinamike dhe Masterizimi i InfoFrame: Gjatësia e InfoFrame.
pb	Input	224	Bajti i të dhënave të Gamës Dinamike dhe Masterizimi i Info Frame.

Tabela 39. Gama dinamike dhe zotërimi i fushave të biteve të paketës së bajtit të të dhënave të InfoFrame

Bit-Fusha	Përkufizimi	Lloji i meta të dhënave statike 1
7:0	Bajt i të dhënave 1: {5'h0, EOTF[2:0]}
15:8	Bajt i të dhënave 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Byte e të dhënave 3: Static_Metadata_Descriptor	shfaqja_primare_x[0], LSB
31:24	Byte e të dhënave 4: Static_Metadata_Descriptor	shfaqja_primare_x[0], MSB
39:32	Byte e të dhënave 5: Static_Metadata_Descriptor	shfaqja_primare_y[0], LSB
47:40	Byte e të dhënave 6: Static_Metadata_Descriptor	shfaqja_primare_y[0], MSB
55:48	Byte e të dhënave 7: Static_Metadata_Descriptor	shfaqja_primare_x[1], LSB
63:56	Byte e të dhënave 8: Static_Metadata_Descriptor	shfaqja_primare_x[1], MSB
71:64	Byte e të dhënave 9: Static_Metadata_Descriptor	shfaqja_primare_y[1], LSB
79:72	Byte e të dhënave 10: Static_Metadata_Descriptor	shfaqja_primare_y[1], MSB
87:80	Byte e të dhënave 11: Static_Metadata_Descriptor	shfaqja_primare_x[2], LSB
95:88	Byte e të dhënave 12: Static_Metadata_Descriptor	shfaqja_primare_x[2], MSB
103:96	Byte e të dhënave 13: Static_Metadata_Descriptor	shfaqja_primare_y[2], LSB
111:104	Byte e të dhënave 14: Static_Metadata_Descriptor	shfaqja_primare_y[2], MSB
119:112	Byte e të dhënave 15: Static_Metadata_Descriptor	e bardhë_pika_x, LSB
127:120	Byte e të dhënave 16: Static_Metadata_Descriptor	e bardhë_pika_x, MSB
135:128	Byte e të dhënave 17: Static_Metadata_Descriptor	bardhë_pika_y, LSB

143:136	Byte e të dhënave 18: Static_Metadata_Descriptor	bardhë_pika_y, MSB
151:144	Byte e të dhënave 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Byte e të dhënave 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Byte e të dhënave 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Byte e të dhënave 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Byte e të dhënave 23: Static_Metadata_Descriptor	Niveli maksimal i dritës së përmbajtjes, LSB
191:184	Byte e të dhënave 24: Static_Metadata_Descriptor	Niveli maksimal i dritës së përmbajtjes, MSB
199:192	Byte e të dhënave 25: Static_Metadata_Descriptor	Niveli mesatar i dritës së kornizës maksimale, LSB
207:200	Byte e të dhënave 26: Static_Metadata_Descriptor	Niveli maksimal i dritës së kornizës, MSB
215:208	Rezervuar
223:216	Rezervuar

Çaktivizimi i futjes dhe filtrimit të HDR
Çaktivizimi i futjes dhe filtrit HDR ju mundëson të verifikoni ritransmetimin e përmbajtjes HDR tashmë të disponueshme në transmetimin ndihmës të burimit pa ndonjë modifikim në modelin RX-TX Retransmit example.
Për të çaktivizuar futjen dhe filtrimin e InfoFrame HDR:

1. Cakto block_ext_hdr_infoframe në 1'b0 në rxtx_link.v file për të parandaluar filtrimin e InfoFrame HDR nga transmetimi Ndihmës.
2. Cakto multiplexer_in0_valid të shembullit avalon_st_multiplexer në altera_hdmi_aux_hdr.v file në 1'b0 për të parandaluar që gjeneratori i paketave ndihmëse të formojë dhe të futë InfoFrame shtesë HDR në transmetimin TX Auxiliary.
   

3.6. Skema e orës
Skema e orës ilustron domenet e orës në dizajnin HDMI Intel FPGA IP example.
Figura 26. HDMI Intel FPGA IP Design Example Clocking Skeme (Intel Quartus Prime Pro Edition)Figura 27. HDMI Intel FPGA IP Design Example Clocking Skeme (Intel Quartus Prime Standard Edition)Tabela 40. Sinjalet e skemës së orës

Ora	Emri i sinjalit në dizajn	Përshkrimi
Ora e referencës TX IOPLL/ TX PLL 1	hdmi_clk_in	Ora referencë për TX IOPLL dhe TX PLL. Frekuenca e orës është e njëjtë me frekuencën e pritur të orës TMDS nga kanali i orës HDMI TX TMDS. Për këtë dizajn HDMI Intel FPGA IP, p.shampLe, kjo orë është e lidhur me orën RX TMDS për qëllime demonstrimi. Në aplikacionin tuaj, ju duhet të furnizoni një orë të dedikuar me frekuencë të orës TMDS nga një oshilator i programueshëm për performancë më të mirë të nervozizmit. Shënim: Mos përdorni një pin marrës RX si një orë referimi TX PLL. Dizajni juaj nuk do të përshtatet nëse vendosni HDMI TX refclk në një kunj RX.
TX Transceiver Clock Out	tx_clk	Clock out është rikuperuar nga transmetuesi dhe frekuenca ndryshon në varësi të shpejtësisë së të dhënave dhe simboleve për orë. Frekuenca e daljes së orës së transmetuesit TX = Shpejtësia e të dhënave të transmetuesit/ (Simbol për orë*10)
Ora serike TX PLL	tx_bonding_clocks	Ora e shpejtë serike e krijuar nga TX PLL. Frekuenca e orës caktohet në bazë të shpejtësisë së të dhënave.
Ora e shpejtësisë së lidhjes TX/RX	ls_clk	Ora e shpejtësisë së lidhjes. Frekuenca e orës së shpejtësisë së lidhjes varet nga frekuenca e pritshme e orës TMDS, mbiampfaktori ling, simbolet për orë dhe raporti i orës së bitit TMDS.

		Raporti i orës bit TMDS	Lidhja e frekuencës së orës së shpejtësisë
		0	Frekuenca e orës TMDS/ Simboli për orë
		1	Frekuenca e orës TMDS *4 / Simboli për orë
Orë video TX/RX	vid_clk	Ora e të dhënave video. Frekuenca e orës së të dhënave video rrjedh nga ora e shpejtësisë së lidhjes TX bazuar në thellësinë e ngjyrës.
		Raporti i orës bit TMDS	Frekuenca e orës së të dhënave video
		0	Ora TMDS/ Simboli për orë/ Faktori i thellësisë së ngjyrës
		1	Ora TMDS *4 / Simboli për orë / Faktori i thellësisë së ngjyrës
		Bit për ngjyrë	Faktori i thellësisë së ngjyrës
		8	1
		10	1.25
		12	1.5
		16	2.0
Ora RX TMDS	tmds_clk_in	Kanali i orës TMDS nga HDMI RX dhe lidhet me orën e referencës në IOPLL.
Ora e referencës RX CDR 0 / Ora e referencës TX PLL 0	fr_clk	Ora referuese e funksionimit falas për RX CDR dhe TX PLL. Kjo orë kërkohet për kalibrimin e ndezjes.
Ora e referencës RX CDR 1	iopll_outclk0	Ora e referencës në RX CDR të transmetuesit RX.
		Norma e të dhënave	Frekuenca e orës së referencës RX
		Shpejtësia e të dhënave <1 Gbps	Frekuenca e orës 5× TMDS
		1 Gbps< Shpejtësia e të dhënave <3.4 Gbps	Frekuenca e orës TMDS
		Shpejtësia e të dhënave >3.4 Gbps	Frekuenca e orës 4× TMDS
		• Shpejtësia e të dhënave <1 Gbps: Për oversampling për të përmbushur kërkesat minimale të shpejtësisë së të dhënave të transmetuesit. • Shpejtësia e të dhënave >3.4 Gbps: Për të kompensuar raportin e shpejtësisë së bitit TMDS ndaj orës prej 1/40 për të ruajtur shpejtësinë e të dhënave të transmetuesit ndaj orës në 1/10. Shënim: Mos përdorni një pin marrës RX si një orë referimi CDR. Dizajni juaj nuk do të përshtatet nëse vendosni HDMI RX refclk në një kunj RX.
RX Transceiver Clock Out	rx_clk	Clock out është rikuperuar nga transmetuesi dhe frekuenca ndryshon në varësi të shpejtësisë së të dhënave dhe simboleve për orë. Frekuenca e daljes së orës së transmetuesit RX = Shpejtësia e të dhënave të transmetuesit/ (Simbol për orë*10)
Ora e menaxhimit	mgmt_clk	Një orë pa pagesë 100 MHz për këta komponentë:

		• Ndërfaqet Avalon-MM për rikonfigurim — Kërkesa për diapazonin e frekuencës është midis 100–125 MHz. •, kontrollues i rivendosjes PHY për sekuencën e rivendosjes së transmetuesit — Kërkesa për diapazonin e frekuencës është midis 1–500 MHz. • Rikonfigurimi i IOPLL — Frekuenca maksimale e orës është 100 MHz. • Rikonfigurimi RX për menaxhim • CPU • Master I2C
Ora I2C	i2c_clk	Një hyrje e orës 100 MHz që kronizon skllavërinë I2C, regjistron SCDC në bërthamën HDMI RX dhe RAM EDID.

Informacione të Përafërta

• Përdorimi i pinit të transmetuesit RX si orë referimi CDR
• Përdorimi i pinit të transmetuesit RX si orë referimi TX PLL

3.7. Sinjalet e ndërfaqes
Tabelat listojnë sinjalet për dizajnin HDMI Intel FPGA IP p.shample.
Tabela 41. Sinjalet e nivelit të lartë

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjali i oshilatorit në bord
clk_fpga_b3_p	Input	1	Ora e lirë e funksionimit 100 MHz për orën bazë të referencës
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Input	1	625 MHz orë pa pagesë për orën referuese të transmetuesit; kjo orë mund të jetë e çdo frekuence

Butonat e Pushit të Përdoruesit dhe LED
përdorues_pb	Input	1	Shtypni butonin për të kontrolluar funksionalitetin e dizajnit të HDMI Intel FPGA IP
cpu_resetn	Input	1	Rivendosja globale
user_led_g	Prodhimi	4	Ekran LED jeshil Referojuni Konfigurimi i harduerit në faqen 89 për më shumë informacion rreth funksioneve LED.
user_led_r	Prodhimi	4	Ekran LED i kuq Referojuni Konfigurimi i harduerit në faqen 89 për më shumë informacion rreth funksioneve LED.

Kunjat e kartës së vajzës HDMI FMC në portën B FMC
fmcb_gbtclk_m2c_p_0	Input	1	Ora HDMI RX TMDS
fmcb_dp_m2c_p	Input	3	Kanalet e të dhënave HDMI RX të kuqe, jeshile dhe blu • Rishikimi 11 i kartës së bijës Bitec — [0]: RX TMDS Kanali 1 (E gjelbër) — [1]: RX TMDS Channel 2 (E kuqe) — [2]: RX TMDS Channel 0 (Blu) • Rishikimi i kartës së bijës Bitec 4 ose 6 — [0]: RX TMDS Kanali 1 (E gjelbër)— polariteti i përmbysur — [1]: RX TMDS Channel 0 (Blu)— polariteti i përmbysur — [2]: RX TMDS Channel 2 (E kuqe)— polariteti i përmbysur
fmcb_dp_c2m_p	Prodhimi	4	Ora HDMI TX, kanale të dhënash të kuqe, jeshile dhe blu • Rishikimi i kartës së bijës Bitec 11 — [0]: TX TMDS Channel 2 (E kuqe) — [1]: TX TMDS Channel 1 (E gjelbër) — [2]: TX TMDS Channel 0 (Blu) — [3]: Kanali i orës TX TMDS • Rishikimi i kartës së bijës Bitec 4 ose 6 — [0]: Kanali i orës TX TMDS — [1]: TX TMDS Channel 0 (Blu) — [2]: TX TMDS Channel 1 (E gjelbër) — [3]: TX TMDS Channel 2 (E kuqe)
fmcb_la_rx_p_9	Input	1	Zbulimi i fuqisë HDMI RX +5V
fmcb_la_rx_p_8	Jashtë	1	Zbulimi i prizës së nxehtë HDMI RX
fmcb_la_rx_n_8	Jashtë	1	HDMI RX I2C SDA për DDC dhe SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL për DDC dhe SCDC
fmcb_la_tx_p_12	Input	1	Zbulimi i prizës së nxehtë HDMI TX
fmcb_la_tx_n_12	Jashtë	1	HDMI I2C SDA për DDC dhe SCDC
fmcb_la_rx_p_10	Jashtë	1	HDMI I2C SCL për DDC dhe SCDC
fmcb_la_tx_p_11	Jashtë	1	HDMI I2C SDA për kontrollin e ridriverit
fmcb_la_rx_n_9	Jashtë	1	HDMI I2C SCL për kontrollin e ridriverit

Tabela 42. Sinjalet e nivelit të lartë HDMI RX

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjalet e orës dhe rivendosjes
mgmt_clk	Input	1	Hyrja e orës së sistemit (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Ora e lirë e funksionimit (625 MHz) për orën e referencës primar të transmetuesit. Kjo orë kërkohet për kalibrimin e transmetuesit gjatë gjendjes së ndezjes. Kjo orë mund të jetë e çdo frekuence.
rivendosur	Input	1	Hyrja e rivendosjes së sistemit

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjalet e orës dhe rivendosjes
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Input	1	Hyrja e rivendosjes së transmetuesit. Ky sinjal konfirmohet gjatë procesit të ndërrimit të orëve të referencës (nga ora e lirë e funksionimit në orën TMDS) në gjendjen e ndezjes.
tmds_clk_in	Input	1	Ora HDMI RX TMDS
i2c_clk	Input	1	Hyrja e orës për ndërfaqen DDC dhe SCDC
vid_clk_out	Prodhimi	1	Dalja e orës video
ls_clk_out	Prodhimi	1	Dalja e orës së shpejtësisë së lidhjes
sys_init	Prodhimi	1	Inicializimi i sistemit për të rivendosur sistemin pas ndezjes

Transmetuesi RX dhe Sinjalet IOPLL
rx_serial_data	Input	3	Të dhënat serike HDMI në RX Native PHY
gxb_rx_ready	Prodhimi	1	Tregon se RX Native PHY është gati
gxb_rx_cal_busy_out	Prodhimi	3	Kalibrimi RX Native PHY është i zënë me arbitrin e transmetuesit
gxb_rx_cal_busy_in	Input	3	Sinjali i zënë i kalibrimit nga arbitri i transmetuesit në RX Native PHY
iopll_bllokohet	Prodhimi	1	Tregoni se IOPLL është i kyçur
gxb_reconfig_write	Input	3	Rikonfigurimi i transmetuesit Ndërfaqja Avalon-MM nga RX Native PHY tek arbitri i marrësit
gxb_reconfig_read	Input	3
gxb_reconfig_address	Input	30
gxb_reconfig_writedata	Input	96
gxb_reconfig_readdata	Prodhimi	96
gxb_reconfig_waitrequest	Prodhimi	3

Menaxhimi i rikonfigurimit RX
rx_reconfig_en	Prodhimi	1	Rikonfigurimi RX mundëson sinjalin
masë	Prodhimi	24	Matja e frekuencës së orës HDMI RX TMDS (në 10 ms)
masë_vlefshme	Prodhimi	1	Tregon se sinjali i masës është i vlefshëm
os	Prodhimi	1	Oversampfaktori ling: • 0: Nuk ka tejkalimeampling • 1: 5× oversampling
reconfig_mgmt_write	Prodhimi	1	Menaxhimi i rikonfigurimit RX Ndërfaqja e hartës së kujtesës Avalon me arbitrin e transmetuesit
reconfig_mgmt_read	Prodhimi	1
reconfig_mgmt_adresa	Prodhimi	12

reconfig_mgmt_writedata	Prodhimi	32
reconfig_mgmt_readdata	Input	32
reconfig_mgmt_waitrequest	Input	1

Sinjalet kryesore HDMI RX
Raporti TMDS_Bit_clock	Prodhimi	1	Ndërfaqet e regjistrit SCDC
audio_de	Prodhimi	1	Ndërfaqet audio bërthamore HDMI RX Referojuni seksionit Ndërfaqet e lavamanit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
audio_të dhënat	Prodhimi	256
audio_info_ai	Prodhimi	48
audio_N	Prodhimi	20
audio_CTS	Prodhimi	20
audio_metadata	Prodhimi	165
audio_format	Prodhimi	5
aux_pkt_data	Prodhimi	72	Ndërfaqet ndihmëse bërthamore HDMI RX Referojuni seksionit Ndërfaqet e lavamanit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
aux_pkt_addr	Prodhimi	6
aux_pkt_wr	Prodhimi	1
aux_data	Prodhimi	72
aux_sop	Prodhimi	1
aux_eop	Prodhimi	1
aux_valid	Prodhimi	1
aux_error	Prodhimi	1
gcp	Prodhimi	6	Sinjalet e brezit anësor bërthamor HDMI RX Referojuni seksionit Ndërfaqet e lavamanit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
info_avi	Prodhimi	112
info_vsi	Prodhimi	61
colordepth_mgmt_sync	Prodhimi	2
vid_data	Prodhimi	N*48	Portet kryesore të videos HDMI RX Shënim: N = simbolet për orë Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
vid_vsync	Prodhimi	N
vid_hsync	Prodhimi	N
vid_de	Prodhimi	N
modaliteti	Prodhimi	1	Portat e kontrollit dhe statusit të bërthamës HDMI RX Shënim: N = simbolet për orë Referojuni Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
ctrl	Prodhimi	N*6
mbyllur	Prodhimi	3
vid_lock	Prodhimi	1
në_5v_fuqi	Input	1	Zbulimi i HDMI RX 5V dhe zbulimi i prizës së nxehtësisë Referojuni te Ndërfaqet e lavamanit seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
hdmi_rx_hpd_n	Jashtë	1

hdmi_rx_i2c_sda	Jashtë	1	Ndërfaqja HDMI RX DDC dhe SCDC
hdmi_rx_i2c_scl	Jashtë	1

Sinjalet RX EDID RAM
edid_ram_access	Input	1	Ndërfaqja e hyrjes në RAM HDMI RX EDID. Vendosni edid_ram_access kur doni të shkruani ose lexoni nga RAM EDID, përndryshe ky sinjal duhet të mbahet i ulët.
edid_ram_adresa	Input	8
edid_ram_write	Input	1
edid_ram_read	Input	1
edid_ram_readdata	Prodhimi	8
edid_ram_writedata	Input	8
edid_ram_waitrequest	Prodhimi	1

Tabela 43. Sinjalet e nivelit të lartë HDMI TX

Sinjali	Drejtimi	Gjerësia	Përshkrimi
Sinjalet e orës dhe rivendosjes
mgmt_clk	Input	1	Hyrja e orës së sistemit (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Input	1	Ora e lirë e funksionimit (625 MHz) për orën e referencës primar të transmetuesit. Kjo orë kërkohet për kalibrimin e transmetuesit gjatë gjendjes së ndezjes. Kjo orë mund të jetë e çdo frekuence.
rivendosur	Input	1	Hyrja e rivendosjes së sistemit
hdmi_clk_in	Input	1	Ora referencë për TX IOPLL dhe TX PLL. Frekuenca e orës është e njëjtë me frekuencën e orës TMDS.
vid_clk_out	Prodhimi	1	Dalja e orës video
ls_clk_out	Prodhimi	1	Dalja e orës së shpejtësisë së lidhjes
sys_init	Prodhimi	1	Inicializimi i sistemit për të rivendosur sistemin pas ndezjes
rivendos_xcvr	Input	1	Rivendos në transmetuesin TX
reset_pll	Input	1	Rivendosni në IOPLL dhe TX PLL
reset_pll_reconfig	Prodhimi	1	Rivendosni në rikonfigurimin e PLL

Transmetuesi TX dhe Sinjalet IOPLL
tx_serial_data	Prodhimi	4	Të dhënat serike HDMI nga TX Native PHY
gxb_tx_ready	Prodhimi	1	Tregon që TX Native PHY është gati
gxb_tx_cal_busy_out	Prodhimi	4	Sinjali i zënë i kalibrimit TX Native PHY për arbitrin e transmetuesit
gxb_tx_cal_busy_in	Input	4	Sinjali i zënë i kalibrimit nga arbitri i marrësit në TX Native PHY

Transmetuesi TX dhe Sinjalet IOPLL
iopll_bllokohet	Prodhimi	1	Tregoni se IOPLL është i kyçur
txpll_locked	Prodhimi	1	Tregoni që TX PLL është i kyçur
gxb_reconfig_write	Input	4	Rikonfigurimi i transmetuesit Ndërfaqja e hartës së kujtesës Avalon nga TX Native PHY tek arbitri i marrësit
gxb_reconfig_read	Input	4
gxb_reconfig_address	Input	40
gxb_reconfig_writedata	Input	128
gxb_reconfig_readdata	Prodhimi	128
gxb_reconfig_waitrequest	Prodhimi	4

Sinjalet e rikonfigurimit TX IOPLL dhe TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Input	1	Rikonfigurimi i TX IOPLL/TX PLL Ndërfaqet e hartës së kujtesës Avalon
pll_reconfig_read/ tx_pll_reconfig_read	Input	1
pll_reconfig_address/ tx_pll_reconfig_address	Input	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Input	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Prodhimi	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Prodhimi	1
os	Input	2	Oversampfaktori ling: • 0: Nuk ka tejkalimeampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
masë	Input	24	Tregon frekuencën e orës TMDS të rezolucionit të videos transmetuese.

Sinjalet kryesore HDMI TX
ctrl	Input	6*N	Ndërfaqet e kontrollit të bërthamës HDMI TX Shënim: N = Simbolet për orë Referojuni seksionit Ndërfaqet e burimit në HDMI Udhëzuesi i përdoruesit Intel FPGA IP për më shumë informacion.
modaliteti	Input	1
Raporti TMDS_Bit_clock	Input	1	SCNdërfaqet e regjistrit DC Referojuni seksionit Ndërfaqet e burimit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
Scrambler_Aktivizo	Input	1
audio_de	Input	1	Ndërfaqet audio bërthamore HDMI TX Referojuni Ndërfaqet burimore seksioni në Udhëzuesi i përdorimit të HDMI Intel FPGA IP për më shumë informacion.
audio_hesht	Input	1
audio_të dhënat	Input	256
vazhdoi…

Sinjalet kryesore HDMI TX
audio_info_ai	Input	49
audio_N	Input	22
audio_CTS	Input	22
audio_metadata	Input	166
audio_format	Input	5
i2c_master_write	Input	1	Masteri TX I2C Ndërfaqja e hartës së kujtesës Avalon me masterin I2C brenda bërthamës TX. Shënim: Këto sinjale janë të disponueshme vetëm kur ndizni Përfshini I2C parametri.
i2c_master_read	Input	1
i2c_master_adresa	Input	4
i2c_master_writedata	Input	32
i2c_master_readdata	Prodhimi	32
aux_ready	Prodhimi	1	Ndërfaqet ndihmëse bërthamore HDMI TX Referojuni seksionit Ndërfaqet e burimit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
aux_data	Input	72
aux_sop	Input	1
aux_eop	Input	1
aux_valid	Input	1
gcp	Input	6	Sinjalet e brezit anësor bërthamor HDMI TX Referojuni seksionit Ndërfaqet e burimit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
info_avi	Input	113
info_vsi	Input	62
vid_data	Input	N*48	Portat kryesore të videos HDMI TX Shënim: N = simbolet për orë Referojuni seksionit Ndërfaqet e burimit në Udhëzuesin e Përdoruesit HDMI Intel FPGA IP për më shumë informacion.
vid_vsync	Input	N
vid_hsync	Input	N
vid_de	Input	N

I2C dhe sinjalet e zbulimit të prizës së nxehtë
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Shënim: Kur ndizni Përfshini I2C parametër, ky sinjal vendoset në bërthamën TX dhe nuk do të jetë i dukshëm në këtë nivel.	Prodhimi	1	Ndërfaqet e hartës së kujtesës I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Shënim: Kur ndizni Përfshini I2C parametër, ky sinjal vendoset në bërthamën TX dhe nuk do të jetë i dukshëm në këtë nivel.	Prodhimi	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Shënim: Kur ndizni Përfshini I2C parametër, ky sinjal vendoset në bërthamën TX dhe nuk do të jetë i dukshëm në këtë nivel.	Input	1
vazhdoi…

I2C dhe sinjalet e zbulimit të prizës së nxehtë
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Shënim: Kur ndizni Përfshini I2C parametër, ky sinjal vendoset në bërthamën TX dhe nuk do të jetë i dukshëm në këtë nivel.	Input	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Prodhimi	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Prodhimi	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Input	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Input	1
hdmi_tx_i2c_sda	Jashtë	1	Ndërfaqet HDMI TX DDC dhe SCDC
hdmi_tx_i2c_scl	Jashtë	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Jashtë	1	Ndërfaqja I2C për Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Jashtë	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Jashtë	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Jashtë	1
tx_i2c_avalon_waitrequest	Prodhimi	1	Ndërfaqet e hartës së kujtesës Avalon të masterit I2C
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Prodhimi	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Prodhimi	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Prodhimi	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Input	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Input	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Prodhimi	8
vazhdoi…

I2C dhe sinjalet e zbulimit të prizës së nxehtë
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Input	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Prodhimi	1
hdmi_tx_hpd_n	Input	1	HDMI TX hotplug zbulon ndërfaqet
tx_hpd_ack	Input	1
tx_hpd_req	Prodhimi	1

Tabela 44. Sinjalet e arbitrit të transmetuesit

Sinjali	Drejtimi	Gjerësia	Përshkrimi
kliko	Input	1	Ora e rikonfigurimit. Kjo orë duhet të ndajë të njëjtën orë me blloqet e menaxhimit të rikonfigurimit.
rivendosur	Input	1	Sinjali i rivendosjes. Ky rivendosje duhet të ndajë të njëjtin rivendosje me blloqet e menaxhimit të rikonfigurimit.
rx_rcfg_en	Input	1	Sinjali i aktivizimit të rikonfigurimit RX
tx_rcfg_en	Input	1	Sinjali i aktivizimit të rikonfigurimit TX
rx_rcfg_ch	Input	2	Tregon se cili kanal do të rikonfigurohet në bërthamën RX. Ky sinjal duhet të mbetet gjithmonë i pohuar.
tx_rcfg_ch	Input	2	Tregon se cili kanal duhet të rikonfigurohet në bërthamën TX. Ky sinjal duhet të mbetet gjithmonë i pohuar.
rx_reconfig_mgmt_write	Input	1	Rikonfigurimi Ndërfaqet Avalon-MM nga menaxhimi i rikonfigurimit RX
rx_reconfig_mgmt_read	Input	1
rx_reconfig_mgmt_adresa	Input	10
rx_reconfig_mgmt_writedata	Input	32
rx_reconfig_mgmt_readdata	Prodhimi	32
rx_reconfig_mgmt_waitrequest	Prodhimi	1
tx_reconfig_mgmt_write	Input	1	Rikonfigurimi i ndërfaqeve Avalon-MM nga menaxhimi i rikonfigurimit TX
tx_reconfig_mgmt_read	Input	1
tx_reconfig_mgmt_adresa	Input	10
tx_reconfig_mgmt_writedata	Input	32
tx_reconfig_mgmt_readdata	Prodhimi	32
tx_reconfig_mgmt_waitrequest	Prodhimi	1
reconfig_write	Prodhimi	1	Rikonfigurimi i ndërfaqeve Avalon-MM me transmetuesin
reconfig_lexo	Prodhimi	1
vazhdoi…

Sinjali	Drejtimi	Gjerësia	Përshkrimi
reconfig_adresa	Prodhimi	10
reconfig_writedata	Prodhimi	32
rx_reconfig_readdata	Input	32
rx_reconfig_waitrequest	Input	1
tx_reconfig_readdata	Input	1
tx_reconfig_waitrequest	Input	1
rx_cal_busy	Input	1	Sinjali i statusit të kalibrimit nga transmetuesi RX
tx_cal_busy	Input	1	Sinjali i statusit të kalibrimit nga transmetuesi TX
rx_reconfig_cal_busy	Prodhimi	1	Sinjali i statusit të kalibrimit në kontrollin e rivendosjes së transmetuesit RX PHY
tx_reconfig_cal_busy	Prodhimi	1	Sinjali i statusit të kalibrimit nga kontrolli i rivendosjes së transmetuesit TX PHY

Tabela 45. Sinjalet e lidhjes RX-TX

Sinjali	Drejtimi	Gjerësia	Përshkrimi
rivendosur	Input	1	Rivendosni në tampon FIFO të video/audio/ndihmëse/ brezave anësor.
hdmi_tx_ls_clk	Input	1	Ora e shpejtësisë së lidhjes HDMI TX
hdmi_rx_ls_clk	Input	1	Ora e shpejtësisë së lidhjes HDMI RX
hdmi_tx_vid_clk	Input	1	Ora video HDMI TX
hdmi_rx_vid_clk	Input	1	Orë video HDMI RX
hdmi_rx_locked	Input	3	Tregon statusin e kyçur të HDMI RX
hdmi_rx_de	Input	N	Ndërfaqet video HDMI RX Shënim: N = simbolet për orë
hdmi_rx_hsync	Input	N
hdmi_rx_vsync	Input	N
hdmi_rx_data	Input	N*48
rx_format_audio	Input	5	Ndërfaqet audio HDMI RX
rx_audio_metadata	Input	165
rx_audio_info_ai	Input	48
rx_audio_CTS	Input	20
rx_audio_N	Input	20
rx_audio_de	Input	1
rx_audio_data	Input	256
rx_gcp	Input	6	Ndërfaqet e brezit anësor HDMI RX
rx_info_avi	Input	112
rx_info_vsi	Input	61
vazhdoi…

Sinjali	Drejtimi	Gjerësia	Përshkrimi
rx_aux_eop	Input	1	Ndërfaqet ndihmëse HDMI RX
rx_aux_sop	Input	1
rx_aux_valid	Input	1
rx_aux_data	Input	72
hdmi_tx_de	Prodhimi	N	Ndërfaqet video HDMI TX Shënim: N = simbolet për orë
hdmi_tx_hsync	Prodhimi	N
hdmi_tx_vsync	Prodhimi	N
hdmi_tx_data	Prodhimi	N*48
tx_format_audio	Prodhimi	5	Ndërfaqet audio HDMI TX
tx_audio_metadata	Prodhimi	165
tx_audio_info_ai	Prodhimi	48
tx_audio_CTS	Prodhimi	20
tx_audio_N	Prodhimi	20
tx_audio_de	Prodhimi	1
tx_audio_data	Prodhimi	256
tx_gcp	Prodhimi	6	Ndërfaqet e brezit anësor HDMI TX
tx_info_avi	Prodhimi	112
tx_info_vsi	Prodhimi	61
tx_aux_eop	Prodhimi	1	Ndërfaqet ndihmëse HDMI TX
tx_aux_sop	Prodhimi	1
tx_aux_valid	Prodhimi	1
tx_aux_data	Prodhimi	72
tx_aux_ready	Prodhimi	1

Tabela 46. Sinjalet e sistemit të projektuesit të platformës

Sinjali	Drejtimi	Gjerësia	Përshkrimi
cpu_clk (Intel Quartus Prime Standard Edition)	Input	1	Ora CPU
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Input	1	Rivendosja e CPU-së
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Input	1	Raporti i orës së bitit TMDS
masa_pio_lidhja_eksporti_e jashtme	Input	24	Frekuenca e pritshme e orës TMDS
vazhdoi…

Sinjali	Drejtimi	Gjerësia	Përshkrimi
masë_valid_pio_lidhja_eksport_e jashtme t	Input	1	Tregon se masa PIO është e vlefshme
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1	Ndërfaqet Master I2C
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Prodhimi	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Prodhimi	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Input	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Prodhimi	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Prodhimi	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Prodhimi	3	Ndërfaqet e hartës së kujtesës I2C Master Avalon për DDC dhe SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Prodhimi	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Input	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Prodhimi	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Prodhimi	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Prodhimi	3	Ndërfaqet e hartës së kujtesës I2C Master Avalon për versionin 11 të kartës së bijës Bitec, kontrolli T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Prodhimi	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Input	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Prodhimi	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Input	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Prodhimi	1
vazhdoi…

Sinjali	Drejtimi	Gjerësia	Përshkrimi
edid_ram_access_pio_external_connection_exp ort	Prodhimi	1	Ndërfaqet e aksesit EDID RAM. Vendosni eksportin edid_ram_access_pio_ external_connection_ kur dëshironi të shkruani ose të lexoni nga RAM EDID në pjesën e sipërme të RX. Lidhni aksesin EDID RAM skllave Avalon-MM në Platformë Designer me ndërfaqen EDID RAM në modulet RX të nivelit të lartë.
edid_ram_slave_translator_adresa	Prodhimi	8
edid_ram_slave_translator_write	Prodhimi	1
edid_ram_slave_translator_read	Prodhimi	1
edid_ram_slave_translator_readdata	Input	8
edid_ram_slave_translator_writedata	Prodhimi	8
edid_ram_slave_translator_waitrequest	Input	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Input	1	Rikonfigurimi i RX PMA Ndërfaqet e hartës së kujtesës Avalon
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Prodhimi	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Prodhimi	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Prodhimi	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Prodhimi	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Input	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Prodhimi	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Input	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Input	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Prodhimi	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Prodhimi	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1	Rikonfigurimi i TX PLL Ndërfaqet e hartës së kujtesës Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Prodhimi	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Prodhimi	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Prodhimi	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Prodhimi	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
vazhdoi…

Sinjali	Drejtimi	Gjerësia	Përshkrimi
tx_pll_waitrequest_pio_external_connection_ eksporto	Input	1	Kërkesë pritjeje TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Prodhimi	12	Rikonfigurimi i TX PMA Ndërfaqet e hartës së kujtesës Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Prodhimi	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Prodhimi	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Input	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Prodhimi	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Input	1
tx_pma_waitrequest_pio_external_connection_ export	Input	1	Kërkesë pritjeje TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Input	1	Rikalibrimi i TX PMA është i zënë
tx_pma_ch_export	Prodhimi	2	Kanalet TX PMA
tx_rcfg_en_pio_external_connection_export	Prodhimi	1	Aktivizo rikonfigurimin e TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Prodhimi	32	Rikonfigurimi i TX IOPLL Ndërfaqet e hartës së kujtesës Avalon
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Input	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Input	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Prodhimi	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Prodhimi	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Prodhimi	1
tx_os_pio_external_connection_export	Prodhimi	2	Oversampfaktori ling: • 0: Nuk ka tejkalimeampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export	Prodhimi	1	Rivendosni në IOPLL dhe TX PLL
tx_rst_xcvr_pio_external_connection_export	Prodhimi	1	Rivendos në TX Native PHY
wd_timer_resetrequest_reset	Prodhimi	1	Rivendosja e kohëmatësit të Watchdog
color_depth_pio_external_connection_export	Input	2	Thellësia e ngjyrës
tx_hpd_ack_pio_external_connection_export	Prodhimi	1	Për TX hotplug zbuloni shtrëngimin e duarve
tx_hpd_req_pio_external_connection_export	Input	1

3.8. Dizajnimi i parametrave RTL
Përdorni parametrat HDMI TX dhe RX Top RTL për të personalizuar dizajnin p.shample.
Shumica e parametrave të projektimit janë të disponueshme në Ex. Designampnë skedën e redaktuesit të parametrave HDMI Intel FPGA IP. Ju ende mund të ndryshoni modelin p.shampju vendosni
bërë në redaktorin e parametrave përmes parametrave RTL.

Tabela 47. Parametrat e lartë të HDMI RX

Parametri	Vlera	Përshkrimi
SUPPORT_DEEP_COLOR	• 0: Nuk ka ngjyrë të thellë • 1: Ngjyra e thellë	Përcakton nëse bërthama mund të kodojë formate të thella ngjyrash.
SUPPORT_ndihmës	• 0: Nuk ka AUX • 1: AUX	Përcakton nëse është përfshirë kodimi i kanalit ndihmës.
SYMBOLS_PER_CLOCK	8	Mbështet 8 simbole për orë për pajisjet Intel Arria 10.
SUPPORT_AUDIO	• 0: Nuk ka audio • 1: Audio	Përcakton nëse bërthama mund të kodojë audio.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Vlera e paracaktuar)	Regjistri bazë 2 i madhësisë EDID RAM.
BITEC_DAUGHTER_CARD_REV	• 0: Nuk synohet asnjë kartë e bijës HDMI Bitec • 4: Mbështet versionin 4 të kartës së bijës Bitec HDMI • 6: Synimi i rishikimit të kartës së vajzës Bitec HDMI 6 •11: Synimi i rishikimit 11 të kartës së vajzës Bitec HDMI (parazgjedhja)	Specifikon rishikimin e kartës së bijës Bitec HDMI të përdorur. Kur ndryshoni rishikimin, dizajni mund të ndërrojë kanalet e transmetuesit dhe të përmbysë polaritetin sipas kërkesave të kartës së bijës Bitec HDMI. Nëse e vendosni parametrin BITEC_DAUGHTER_CARD_REV në 0, dizajni nuk bën asnjë ndryshim në kanalet e transmetuesit dhe në polaritetin.
POLARITY_INVERSION	• 0: Përmbys polaritetin • 1: Mos e përmbys polaritetin	Vendoseni këtë parametër në 1 për të përmbysur vlerën e çdo biti të të dhënave hyrëse. Vendosja e këtij parametri në 1 cakton 4'b1111 në portën rx_polinv të transmetuesit RX.

Tabela 48. Parametrat e lartë të HDMI TX

Parametri	Vlera	Përshkrimi
USE_FPLL	1	Mbështet fPLL si TX PLL vetëm për pajisjet Intel Cyclone® 10 GX. Vendoseni gjithmonë këtë parametër në 1.
SUPPORT_DEEP_COLOR	• 0: Nuk ka ngjyrë të thellë • 1: Ngjyra e thellë	Përcakton nëse bërthama mund të kodojë formate të thella ngjyrash.
SUPPORT_ndihmës	• 0: Nuk ka AUX • 1: AUX	Përcakton nëse është përfshirë kodimi i kanalit ndihmës.
SYMBOLS_PER_CLOCK	8	Mbështet 8 simbole për orë për pajisjet Intel Arria 10.
vazhdoi…

Parametri	Vlera	Përshkrimi
SUPPORT_AUDIO	• 0: Nuk ka audio • 1: Audio	Përcakton nëse bërthama mund të kodojë audio.
BITEC_DAUGHTER_CARD_REV	• 0: Nuk synon asnjë kartë vajzë Bitec HDMI • 4: Mbështet versionin 4 të kartës së bijës Bitec HDMI • 6: Synimi i rishikimit të kartës së vajzës Bitec HDMI 6 • 11: Synimi i rishikimit 11 të kartës së vajzës Bitec HDMI (parazgjedhja)	Specifikon rishikimin e kartës së bijës Bitec HDMI të përdorur. Kur ndryshoni rishikimin, dizajni mund të ndërrojë kanalet e transmetuesit dhe të përmbysë polaritetin sipas kërkesave të kartës së bijës Bitec HDMI. Nëse e vendosni parametrin BITEC_DAUGHTER_CARD_REV në 0, dizajni nuk bën asnjë ndryshim në kanalet e transmetuesit dhe në polaritetin.
POLARITY_INVERSION	• 0: Përmbys polaritetin • 1: Mos e përmbys polaritetin	Vendoseni këtë parametër në 1 për të përmbysur vlerën e çdo biti të të dhënave hyrëse. Vendosja e këtij parametri në 1 cakton 4'b1111 në portën tx_polinv të transmetuesit TX.

3.9. Konfigurimi i harduerit
Dizajni i HDMI Intel FPGA IP example është i aftë për HDMI 2.0b dhe kryen një demonstrim hapësinor për një transmetim standard video HDMI.
Për të ekzekutuar testin e harduerit, lidhni një pajisje të aktivizuar me HDMI - të tillë si një kartë grafike me ndërfaqe HDMI - me bllokun Transceiver Native PHY RX dhe lavamanin HDMI
hyrje.

1. Lavamani HDMI deshifron portën në një transmetim standard video dhe e dërgon atë në bërthamën e rikuperimit të orës.
2. Bërthama HDMI RX deshifron të dhënat video, ndihmëse dhe audio që do të kthehen paralelisht me bërthamën HDMI TX përmes DCFIFO.
3. Porta e burimit HDMI e kartës së bijës FMC e transmeton imazhin në një monitor.

Shënim:
Nëse dëshironi të përdorni një tabelë tjetër zhvillimi Intel FPGA, duhet të ndryshoni caktimet e pajisjes dhe caktimet e pinit. Cilësimi analog i transmetuesit është testuar për kompletin e zhvillimit Intel Arria 10 FPGA dhe kartën e bijës Bitec HDMI 2.0. Ju mund të modifikoni cilësimet për bordin tuaj.

Tabela 49. Funksionet e butonit në bord dhe LED-it të përdoruesit

Shtypni butonin/LED	Funksioni
cpu_resetn	Shtypni një herë për të kryer rivendosjen e sistemit.
përdorues_pb[0]	Shtypni një herë për të ndërruar sinjalin HPD në burimin standard HDMI.
përdorues_pb[1]	• Shtypni dhe mbani shtypur për të udhëzuar bërthamën TX të dërgojë sinjalin e koduar DVI. • Lëshojeni për të dërguar sinjalin e koduar HDMI.
përdorues_pb[2]	• Shtypni dhe mbani shtypur për të udhëzuar bërthamën TX që të ndalojë dërgimin e InfoFrames nga sinjalet e brezit anësor. • Lëshojeni për të rifilluar dërgimin e InfoFrames nga sinjalet e brezit anësor.
USER_LED[0]	Statusi i kyçjes RX HDMI PLL. • 0 = E shkyçur • 1 = E kyçur
USER_LED[1]	Statusi i gatishmërisë së transmetuesit RX.
vazhdoi…

Shtypni butonin/LED	Funksioni
	• 0 = Jo gati • 1 = Gati
USER_LED[2]	Statusi i kyçjes së bërthamës RX HDMI. • 0 = Të paktën 1 kanal i shkyçur • 1 = Të 3 kanalet janë kyçur
USER_LED[3]	RX oversampstatusi ling. • 0 = Jo-oversampled (shkalla e të dhënave > 1,000 Mbps në pajisjen Intel Arria 10) • 1 = Oversampled (shkalla e të dhënave < 100 Mbps në pajisjen Intel Arria 10)
USER_LED[4]	Statusi i kyçjes TX HDMI PLL. • 0 = E shkyçur • 1 = E kyçur
USER_LED[5]	Statusi i gatishmërisë së transmetuesit TX. • 0 = Jo gati • 1 = Gati
USER_LED[6]	Statusi i bllokimit të transmetuesit TX PLL. • 0 = E shkyçur • 1 = E kyçur
USER_LED[7]	TX oversampstatusi ling. • 0 = Jo-oversampled (shkalla e të dhënave > 1,000 Mbps në pajisjen Intel Arria 10) • 1 = Oversampled (shkalla e të dhënave < 1,000 Mbps në pajisjen Intel Arria 10)

3.10. Tabela e testimit të simulimit
Paneli i testimit të simulimit simulon kthimin serial HDMI TX në bërthamën RX.
Shënim:
Ky panel testimi simulues nuk mbështetet për dizajne me parametrin Include I2C të aktivizuar.

3. Dizajni HDMI 2.0 P.shample (Mbështetje FRL = 0)
683156 | 2022.12.27
Figura 28. Diagrami i Bllokut të Testit të Simulimit të HDMI Intel FPGA IP

Tabela 50. Përbërësit e panelit të testimit

Komponenti	Përshkrimi
Video TPG	Gjeneratori i modelit të testimit të videos (TPG) siguron stimulin e videos.
Audio Sample Gen	Audioja sampgjeneratori le ofron audio sample stimul. Gjeneratori gjeneron një model në rritje të të dhënave të testit që do të transmetohet përmes kanalit audio.
Aux Sample Gen	Aux sampgjenerator le ofron s ndihmeseample stimul. Gjeneratori gjeneron një të dhënë fikse që do të transmetohet nga transmetuesi.
Kontrolli CRC	Ky kontrollues verifikon nëse frekuenca e orës së rikuperuar nga transmetuesi TX përputhet me shpejtësinë e dëshiruar të të dhënave.
Kontrolli i të dhënave audio	Kontrolli i të dhënave audio krahason nëse modeli i të dhënave në rritje të testit është marrë dhe deshifruar saktë.
Kontrolli i të dhënave Aux	Kontrolli i të dhënave aux krahason nëse të dhënat e pritshme aux merren dhe deshifrohen saktë nga ana e marrësit.

Paneli i testimit të simulimit HDMI bën testet e mëposhtme të verifikimit:

Karakteristika HDMI	Verifikimi
Të dhënat video	• Tabela e testimit zbaton kontrollin CRC në videon hyrëse dhe dalëse. • Kontrollon vlerën CRC të të dhënave të transmetuara kundrejt CRC të llogaritur në të dhënat e marra video. • Tabela e testimit më pas kryen kontrollin pasi zbulon 4 sinjale të qëndrueshme V-SYNC nga marrësi.
Të dhëna ndihmëse	• Aux sampgjeneratori gjeneron një të dhënë fikse që do të transmetohet nga transmetuesi. • Nga ana e marrësit, gjeneratori krahason nëse të dhënat ndihmëse të pritura janë marrë dhe deshifruar saktë.
Të dhënat audio	• Audio sampgjeneratori gjeneron një model në rritje të të dhënave të testit që do të transmetohet përmes kanalit audio. • Në anën e marrësit, kontrolluesi i të dhënave audio kontrollon dhe krahason nëse modeli i të dhënave në rritje të testit është marrë dhe deshifruar saktë.

Një simulim i suksesshëm përfundon me mesazhin e mëposhtëm:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Kalim simulimi

Tabela 51. HDMI Intel FPGA IP Design ExampSimulatorët e mbështetur

Simulator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	po	po
VCS/VCS MX	po	po
Riviera-PRO	po	po
Xcelium paralel	po	Nr

3.11. Përmirësimi i dizajnit tuaj
Tabela 52. Dizajni HDMI ShemampPërputhshmëria me versionin e mëparshëm të softuerit Intel Quartus Prime Pro Edition

Dizajni p.shample Variant	Aftësia për të përmirësuar në Intel Quartus Prime Pro Edition 20.3
Dizajni HDMI 2.0 Shemample (Mbështetje FRL = 0)	Nr

Për çdo dizajn të papajtueshëm p.shampLes, ju duhet të bëni sa më poshtë:

1. Gjeneroni një dizajn të ri p.shample në versionin aktual të softuerit Intel Quartus Prime Pro Edition duke përdorur të njëjtat konfigurime të dizajnit tuaj ekzistues.
2. Krahasoni të gjithë dizajnin p.shampdrejtoria me dizajnin p.shampështë krijuar duke përdorur versionin e mëparshëm të softuerit Intel Quartus Prime Pro Edition. Porti mbi ndryshimet e gjetura.

Dizajni HDCP mbi HDMI 2.0/2.1 Shemample

Dizajni i harduerit HDCP mbi HDMI p.shample ju ndihmon të vlerësoni funksionalitetin e veçorisë HDCP dhe ju mundëson të përdorni funksionin në dizajnet tuaja Intel Arria 10.
Shënim:
Veçoria HDCP nuk përfshihet në softuerin Intel Quartus Prime Pro Edition. Për të hyrë në veçorinë HDCP, kontaktoni Intel në https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Mbrojtja e përmbajtjes dixhitale me gjerësi të lartë (HDCP)
Mbrojtja e përmbajtjes dixhitale me gjerësi të lartë brezi (HDCP) është një formë e mbrojtjes së të drejtave dixhitale për të krijuar një lidhje të sigurt midis burimit dhe ekranit.
Intel krijoi teknologjinë origjinale, e cila është e licencuar nga grupi Digital Content Protection LLC. HDCP është një metodë e mbrojtjes nga kopjimi ku transmetimi audio/video kodohet ndërmjet transmetuesit dhe marrësit, duke e mbrojtur atë nga kopjimi i paligjshëm.
Karakteristikat HDCP i përmbahen versionit 1.4 të specifikimeve HDCP dhe versionit 2.3 të specifikimeve HDCP.
IP-të HDCP 1.4 dhe HDCP 2.3 kryejnë të gjitha llogaritjet brenda logjikës së bërthamës së harduerit pa vlera konfidenciale (siç është çelësi privat dhe çelësi i sesionit) të aksesueshëm nga jashtë IP-së së koduar.

Tabela 53. Funksionet IP HDCP

IP HDCP	Funksionet
HDCP 1.4 IP	• Shkëmbimi i vërtetimit - Llogaritja e çelësit kryesor (Km) - Gjenerimi i An-it të rastësishëm — Llogaritja e çelësit të sesionit (Ks), M0 dhe R0. • Autentifikimi me përsëritës — Llogaritja dhe verifikimi i V dhe V' • Verifikimi i integritetit të lidhjes — Llogaritja e çelësit të kornizës (Ki), Mi dhe Ri.
vazhdoi…

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

ISO
9001:2015
I regjistruar

IP HDCP	Funksionet
	• Të gjitha mënyrat e shifrimit duke përfshirë hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher dhe hdcpRngCipher • Sinjalizimi origjinal i statusit të enkriptimit (DVI) dhe sinjalizimi i statusit të enkriptimit të përmirësuar (HDMI) • Gjeneruesi i vërtetë i numrave të rastësishëm (TRNG) — I bazuar në harduer, implementim i plotë dixhital dhe gjenerues jo-përcaktues i numrave të rastësishëm
HDCP 2.3 IP	• Gjenerimi i çelësit kryesor (km), çelësi i sesionit (ks) dhe nonce (rn, riv). — Në përputhje me gjenerimin e numrave të rastësishëm NIST.SP800-90A • Autentifikimi dhe shkëmbimi i çelësave — Gjenerimi i numrave të rastësishëm për rtx dhe rrx në përputhje me NIST.SP800-90A gjenerimi i numrave të rastësishëm — Verifikimi i nënshkrimit të certifikatës së marrësit (certrx) duke përdorur çelësin publik DCP (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) enkriptimi dhe deshifrimi i çelësit kryesor (km) — Derivimi i kd (dkey0, dkey1) duke përdorur modalitetin AES-CTR - Llogaritja dhe verifikimi i H dhe H' — Llogaritja e Ekh(km) dhe km (çiftimi) • Autentifikimi me përsëritës — Llogaritja dhe verifikimi i V dhe V' — Llogaritja dhe verifikimi i M dhe M' • Rinovimi i sistemit (SRM) — Verifikimi i nënshkrimit SRM duke përdorur kpubdcp — 3072 bit RSASSA-PKCS#1 v1.5 • Shkëmbimi i çelësave të sesionit • Gjenerimi dhe llogaritja e Edkey(ks) dhe riv. • Derivimi i dkey2 duke përdorur modalitetin AES-CTR • Kontrolli i lokalitetit — Llogaritja dhe verifikimi i L dhe L' - Gjenerimi i nonce (rn) • Menaxhimi i rrjedhës së të dhënave — Gjenerimi i transmetimit të çelësave të bazuar në modalitetin AES-CTR • Kripto algoritme asimetrike — RSA me gjatësi të modulit 1024 (kpubrx) dhe 3072 (kpubdcp) bit — RSA-CRT (teorema e mbetjes kineze) me gjatësi të modulit 512 (kprivrx) bit dhe gjatësi eksponent prej 512 (kprivrx) bit • Funksioni kriptografik i nivelit të ulët — Algoritme simetrike të kriptove • Modaliteti AES-CTR me gjatësi çelësi 128 bit — Algoritmet Hash, MGF dhe HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Gjeneruesi i vërtetë i numrave të rastësishëm (TRNG) • Në përputhje me NIST.SP800-90A • I bazuar në harduer, implementim i plotë dixhital dhe gjenerues jo-përcaktues i numrave të rastësishëm

4.1.1. HDCP Mbi dizajnin HDMI P.shample Arkitekturë
Veçoria HDCP mbron të dhënat ndërsa të dhënat transmetohen ndërmjet pajisjeve të lidhura nëpërmjet një HDMI ose ndërfaqeve të tjera dixhitale të mbrojtura nga HDCP.
Sistemet e mbrojtura nga HDCP përfshijnë tre lloje pajisjesh:

4. Dizajni HDCP mbi HDMI 2.0/2.1 Shemample
683156 | 2022.12.27
• Burimet (TX)
• Lavaman (RX)
• Përsëritësit
Ky dizajn p.shample demonstron sistemin HDCP në një pajisje përsëritëse ku pranon të dhëna, deshifron, pastaj rikripton të dhënat dhe në fund ritransmeton të dhënat. Përsëritësit kanë hyrje dhe dalje HDMI. Ai instancon buferët FIFO për të kryer një transmetim të drejtpërdrejtë të transmetimit të videos HDMI midis lavamanit HDMI dhe burimit. Mund të kryejë disa përpunime sinjalesh, si p.sh. konvertimin e videove në një format me rezolucion më të lartë duke zëvendësuar buferat FIFO me bërthamat IP të Suite të Përpunimit të Videos dhe Imazhit (VIP).

Figura 29. Dizajni i HDCP mbi HDMI Shembullample Blloqe Diagrami

Përshkrimet e mëposhtme rreth arkitekturës së dizajnit p.shample korrespondojnë me dizajnin HDCP mbi HDMI p.shample bllok diagrami. Kur SUPPORT FRL = 1 ose
MBËSHTETJE MENAXHIMIN E KYÇEVE HDCP = 1, dizajni p.shamphierarkia është paksa e ndryshme nga Figura 29 në faqen 95, por funksionet themelore të HDCP mbeten
njëjtë.

1. HDCP1x dhe HDCP2x janë IP që disponohen përmes redaktuesit të parametrave HDMI Intel FPGA IP. Kur konfiguroni IP-në HDMI në redaktuesin e parametrave, mund të aktivizoni dhe përfshini HDCP1x ose HDCP2x ose të dyja IP-të si pjesë e nënsistemit. Me të dy IP-të HDCP të aktivizuara, IP-ja HDMI konfigurohet në topologjinë e kaskadës ku IP-të HDCP2x dhe HDCP1x janë të lidhura krah për krah.
   • Ndërfaqja e daljes HDCP e HDMI TX dërgon të dhëna audio video të pakriptuara.
   • Të dhënat e pakriptuara kodohen nga blloku aktiv HDCP dhe dërgohen përsëri në HDMI TX përmes ndërfaqes HDCP Ingress për transmetim përmes lidhjes.
   • Nënsistemi i CPU-së si kontrolluesi kryesor i vërtetimit siguron që vetëm njëra nga IP-të HDCP TX të jetë aktive në çdo moment dhe tjetra të jetë pasive.
   • Në mënyrë të ngjashme, HDCP RX deshifron gjithashtu të dhënat e marra përmes lidhjes nga një HDCP TX e jashtme.
2. Ju duhet të programoni IP-të HDCP me çelësat e prodhimit të lëshuar nga Mbrojtja e përmbajtjes dixhitale (DCP). Ngarkoni çelësat e mëposhtëm:
   Tabela 54. Çelësat e prodhimit të lëshuar nga DCP
   

   HDCP	TX/RX	Çelësat
   HDCP2x	TX	16 bajt: Konstante globale (lc128)
   	RX	• 16 bajt (njëlloj si TX): Global Constant (lc128) • 320 bajt: Çelësi privat RSA (kprivrx) • 522 bajt: Certifikata e çelësit publik RSA (certrx)
   HDCP1x	TX	• 5 bajt: Vektori i përzgjedhjes së tastit TX (Aksv) • 280 bajt: Çelësat e pajisjes private TX (Akeys)
   	RX	• 5 bajtë: Vektori i përzgjedhjes së tastit RX (Bksv) • 280 byte: Çelësat e pajisjes private RX (Bkeys)

   Dizajni p.shample implementon memoriet kryesore si RAM sinkron me dy porta të thjeshta dhe me orë të dyfishta. Për madhësinë e vogël të çelësit si HDCP2x TX, IP zbaton memorien e çelësit duke përdorur regjistra në logjikë të rregullt.
   Shënim: Intel nuk ofron çelësat e prodhimit HDCP me modelin p.shample ose IP të Intel FPGA në çdo rrethanë. Për të përdorur IP-të HDCP ose dizajnin p.shampJu duhet të bëheni një adoptues HDCP dhe të merrni çelësat e prodhimit direkt nga Digital Content Protection LLC (DCP).
   Për të drejtuar dizajnin p.shample, ju ose modifikoni memorien kryesore files në kohën e përpilimit për të përfshirë çelësat e prodhimit ose për të zbatuar blloqe logjike për të lexuar në mënyrë të sigurt çelësat e prodhimit nga një pajisje ruajtëse e jashtme dhe për t'i shkruar ato në memoriet kryesore në kohën e ekzekutimit.

3. Funksionet kriptografike të implementuara në IP-në HDCP2x mund t'i frekuentoni me çdo frekuencë deri në 200 MHz. Frekuenca e kësaj ore përcakton se sa shpejt
   Autentifikimi HDCP2x funksionon. Mund të zgjidhni të ndani orën 100 MHz të përdorur për procesorin Nios II, por vonesa e vërtetimit do të dyfishohej në krahasim me përdorimin e një ore 200 MHz.
4. Vlerat që duhet të shkëmbehen ndërmjet HDCP TX dhe HDCP RX komunikohen përmes ndërfaqes HDMI DDC (ndërfaqja serike I2 C) e HDCP-
   ndërfaqe e mbrojtur. HDCP RX duhet të paraqesë një pajisje logjike në autobusin I2C për çdo lidhje që mbështet. Skllavi I2C është dublikuar për portin HDCP me adresën e pajisjes 0x74. Ai drejton portën e regjistrit HDCP (Avalon-MM) të IP-ve HDCP2x dhe HDCP1x RX.
5. HDMI TX përdor masterin IC për të lexuar EDID nga RX dhe për të transferuar të dhënat SCDC që kërkohen për funksionimin HDMI 2.0 në RX. I njëjti master I2C që drejtohet nga procesori Nios II përdoret gjithashtu për të transferuar mesazhet HDCP midis TX dhe RX. Masteri I2C është i ngulitur në nënsistemin CPU.
6. Procesori Nios II vepron si master në protokollin e vërtetimit dhe drejton regjistrat e kontrollit dhe statusit (Avalon-MM) të HDCP2x dhe HDCP1x TX
   IP-të. Drejtuesit e softuerit zbatojnë makinën e gjendjes së protokollit të vërtetimit duke përfshirë verifikimin e nënshkrimit të certifikatës, shkëmbimin e çelësit kryesor, kontrollin e lokalitetit, shkëmbimin e çelësit të sesionit, çiftimin, kontrollin e integritetit të lidhjes (HDCP1x) dhe vërtetimin me përsëritës, si përhapja e informacionit të topologjisë dhe përhapja e informacionit të menaxhimit të rrjedhës. Drejtuesit e softuerit nuk zbatojnë asnjë nga funksionet kriptografike të kërkuara nga protokolli i vërtetimit. Në vend të kësaj, hardueri IP HDCP zbaton të gjitha funksionet kriptografike duke siguruar që nuk mund të aksesohen vlera konfidenciale.
   7. Në një demonstrim të vërtetë përsëritës ku kërkohet përhapja e informacionit të topologjisë në rrjedhën e sipërme, procesori Nios II drejton Portën e Mesazhit të Përsëritësit (Avalon-MM) të IP-ve HDCP2x dhe HDCP1x RX. Procesori Nios II e fshin bitin RX REPEATER në 0 kur zbulon se lidhja në rrjedhën e poshtme nuk është e aftë për HDCP ose kur nuk është lidhur në rrjedhën e poshtme. Pa lidhje në rrjedhën e poshtme, sistemi RX është tani një marrës i pikës fundore, në vend të një përsëritës. Anasjelltas, procesori Nios II e vendos bitin RX REPEATER në 1 pasi zbulon se në rrjedhën e poshtme është i aftë për HDCP.

4.2. Rrjedha e softuerit të procesorit Nios II
Skema e rrjedhës së softuerit Nios II përfshin kontrollet e vërtetimit të HDCP mbi aplikacionin HDMI.
Figura 30. Tabela e rrjedhës së softuerit të procesorit Nios II

1. Softueri Nios II inicializon dhe rivendos HDMI TX PLL, transmetuesin TX PHY, masterin I2C dhe kohëmatësin e jashtëm TI.
2. Softueri Nios II anketon sinjalin e vlefshëm të zbulimit periodik të shpejtësisë nga qarku i zbulimit të shpejtësisë RX për të përcaktuar nëse rezolucioni i videos ka ndryshuar dhe nëse kërkohet rikonfigurim TX. Softueri gjithashtu anketon sinjalin e zbulimit të prizës së nxehtë TX për të përcaktuar nëse ka ndodhur një ngjarje e prizës së nxehtë TX.
3. Kur merret një sinjal i vlefshëm nga qarku i zbulimit të shpejtësisë RX, softueri Nios II lexon vlerat SCDC dhe thellësinë e orës nga HDMI RX dhe merr brezin e frekuencës së orës bazuar në shpejtësinë e zbuluar për të përcaktuar nëse kërkohet rikonfigurimi i HDMI TX PLL dhe marrësi PHY. Nëse kërkohet rikonfigurim TX, softueri Nios II urdhëron masterin I2C të dërgojë vlerën SCDC në RX të jashtëm. Më pas ai urdhëron të rikonfiguroni transmetuesin HDMI TX PLL dhe TX
   PHY, e ndjekur nga rikalibrimi i pajisjes dhe sekuenca e rivendosjes. Nëse norma nuk ndryshon, nuk kërkohet as rikonfigurim TX dhe as ri-autentifikimi i HDCP.
4. Kur ka ndodhur një ngjarje TX hot-plug, softueri Nios II urdhëron masterin I2C të dërgojë vlerën SCDC në RX të jashtëm dhe më pas të lexojë EDID nga RX
   dhe përditësoni RAM-in e brendshëm EDID. Softueri më pas përhap informacionin EDID në rrjedhën e sipërme.
5. Softueri Nios II fillon aktivitetin HDCP duke urdhëruar masterin I2C të lexojë kompensimin 0x50 nga RX i jashtëm për të zbuluar nëse pjesa e poshtme është e aftë për HDCP, ose
   ndryshe:
   • Nëse vlera e kthyer HDCP2Version është 1, në rrjedhën e poshtme është HDCP2x.
   • Nëse vlera e kthyer e të gjithë leximeve 0x50 është 0, pjesa e poshtme është e aftë për HDCP1x.
   • Nëse vlera e kthyer e të gjithë leximeve 0x50 është 1, pjesa e poshtme ose nuk është e aftë për HDCP ose është joaktive.
   • Nëse rrjedha e poshtme nuk është më parë e aftë për HDCP ose joaktive, por aktualisht është e aftë për HDCP, softueri e vendos bitin REPEATER të përsëritësit në rrjedhën e sipërme (RX) në 1 për të treguar se RX është tani një përsëritës.
   • Nëse rrjedha e poshtme është më parë e aftë për HDCP, por aktualisht nuk është e aftë për HDCP ose joaktiv, softueri e vendos bitin REPEATER në 0 për të treguar se RX tani është një marrës i pikës fundore.
6. Softueri fillon protokollin e vërtetimit HDCP2x që përfshin verifikimin e nënshkrimit të certifikatës RX, shkëmbimin e çelësit kryesor, kontrollin e lokalitetit, shkëmbimin e çelësave të sesionit, çiftimin, vërtetimin me përsëritës, siç është përhapja e informacionit të topologjisë.
7. Kur është në gjendje të vërtetuar, softueri Nios II urdhëron masterin I2C të anketojë regjistrin RxStatus nga RX i jashtëm dhe nëse softueri zbulon se biti REAUTH_REQ është vendosur, ai fillon ri-autentikimin dhe çaktivizon enkriptimin TX.
8. Kur rrjedha e poshtme është një përsëritës dhe biti READY i regjistrit RxStatus është vendosur në 1, kjo zakonisht tregon se topologjia e rrjedhës së poshtme ka ndryshuar. Pra, softueri Nios II urdhëron masterin I2C të lexojë Listën ID_Marrës nga rrjedha e poshtme dhe të verifikojë listën. Nëse lista është e vlefshme dhe nuk zbulohet asnjë gabim i topologjisë, softueri kalon në modulin e Menaxhimit të Rrjedhës së Përmbajtjes. Përndryshe, ai fillon ri-autentifikimin dhe çaktivizon enkriptimin TX.
9. Softueri Nios II përgatit vlerat ReceiverID_List dhe RxInfo dhe më pas shkruan në portën Avalon-MM Repeater Message të përsëritësit në rrjedhën e sipërme (RX). RX pastaj përhap listën në TX të jashtëm (në rrjedhën e sipërme).
10. Autentifikimi është i plotë në këtë pikë. Softueri mundëson enkriptimin TX.
11. Softueri fillon protokollin e vërtetimit HDCP1x që përfshin shkëmbimin e çelësave dhe vërtetimin me përsëritës.
12. Softueri Nios II kryen kontrollin e integritetit të lidhjes duke lexuar dhe krahasuar Ri' dhe Ri nga RX e jashtme (në rrjedhën e poshtme) dhe HDCP1x TX respektivisht. Nëse vlerat
    nuk përputhen, kjo tregon humbjen e sinkronizimit dhe softueri fillon riautentifikimin dhe çaktivizon kriptimin TX.
13. Nëse rrjedha e poshtme është një përsëritës dhe biti READY i regjistrit Bcaps është vendosur në 1, kjo zakonisht tregon se topologjia e rrjedhës së poshtme ka ndryshuar. Pra, softueri Nios II urdhëron masterin I2C të lexojë vlerën e listës KSV nga rrjedha e poshtme dhe të verifikojë listën. Nëse lista është e vlefshme dhe nuk zbulohet asnjë gabim i topologjisë, softueri përgatit listën KSV dhe vlerën e Bstatusit dhe shkruan në portën e Mesazhit të Përsëritësit Avalon-MM të përsëritësit në rrjedhën e sipërme (RX). RX pastaj përhap listën në TX të jashtëm (në rrjedhën e sipërme). Përndryshe, ai fillon riautentifikimin dhe çaktivizon enkriptimin TX.

4.3. Dizajn Walkthrough
Konfigurimi dhe ekzekutimi i HDCP përmes dizajnit HDMI p.shample përbëhet nga pesë stages.

1. Vendosni pajisjen.
2. Gjeneroni dizajnin.
3. Ndryshoni kujtesën e çelësit HDCP files për të përfshirë çelësat tuaj të prodhimit HDCP.
   a. Ruani çelësat e thjeshtë të prodhimit HDCP në FPGA (Mbështetja e menaxhimit të çelësave HDCP = 0)
   b. Ruani çelësat e prodhimit të koduar HDCP në memorien e jashtme flash ose EEPROM (Mbështetja e menaxhimit të çelësave HDCP = 1)
4. Përpiloni dizajnin.
5. View rezultatet.

4.3.1. Vendosni harduerin
Shekulli i parëtage e demonstrimit është vendosja e harduerit.
Kur SUPPORT FRL = 0, ndiqni këto hapa për të konfiguruar pajisjen për demonstrim:

1. Lidhni kartën e bijës Bitec HDMI 2.0 FMC (rishikimi 11) me kompletin e zhvillimit Arria 10 GX në portin B FMC.
2. Lidheni kompletin e zhvillimit Arria 10 GX me kompjuterin tuaj duke përdorur një kabllo USB.
3. Lidhni një kabllo HDMI nga lidhësi HDMI RX në kartën e bijës Bitec HDMI 2.0 FMC me një pajisje HDMI të aktivizuar me HDCP, siç është një kartë grafike me dalje HDMI.
4. Lidhni një kabllo tjetër HDMI nga lidhësi HDMI TX në kartën e bijës Bitec HDMI 2.0 FMC me një pajisje HDMI të aktivizuar me HDCP, si p.sh. një televizor me hyrje HDMI.

Kur SUPPORT FRL = 1, ndiqni këto hapa për të konfiguruar harduerin për demonstrim:

1. Lidhni kartën e bijës Bitec HDMI 2.1 FMC (Rishikimi 9) me kompletin e zhvillimit Arria 10 GX në portin B FMC.
2. Lidheni kompletin e zhvillimit Arria 10 GX me kompjuterin tuaj duke përdorur një kabllo USB.
3. Lidhni një kabllo HDMI 2.1 të kategorisë 3 nga lidhësi HDMI RX në kartën e bijës Bitec HDMI 2.1 FMC me një burim HDMI 2.1 të aktivizuar me HDCP, si p.sh. Quantum Data 980 48G Generator.
4. Lidhni një kabllo tjetër HDMI 2.1 të kategorisë 3 nga lidhësi HDMI TX në kartën e bijës Bitec HDMI 2.1 FMC me një lavaman HDMI 2.1 të aktivizuar me HDCP, si p.sh.
   Analizues Quantum Data 980 48G.

4.3.2. Gjeneroni dizajnin
Pas konfigurimit të harduerit, duhet të gjeneroni dizajnin.
Përpara se të filloni, sigurohuni që të instaloni veçorinë HDCP në softuerin Intel Quartus Prime Pro Edition.

1. Klikoni Tools ➤ IP Catalog dhe zgjidhni Intel Arria 10 si familjen e pajisjes së synuar.
   Shënim: Dizajni i HDCP-së p.shampmbështet vetëm pajisjet Intel Arria 10 dhe Intel Stratix® 10.
2. Në Katalogun IP, gjeni dhe klikoni dy herë HDMI Intel FPGA IP. Shfaqet dritarja e variacionit të ri IP.
3. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .qsys ose .ip.
4. Klikoni OK. Shfaqet redaktori i parametrave.
5. Në skedën IP, konfiguroni parametrat e dëshiruar për TX dhe RX.
6. Aktivizo parametrin Support HDCP 1.4 ose Support HDCP 2.3 për të gjeneruar modelin HDCP example.
7. Aktivizoni parametrin Support HDCP Key Management nëse dëshironi të ruani çelësin e prodhimit HDCP në një format të koduar në memorien e jashtme flash ose EEPROM. Përndryshe, çaktivizoni parametrin Support HDCP Key Management për të ruajtur çelësin e prodhimit HDCP në format të thjeshtë në FPGA.
8. Në Dizajn Exampnë skedën, zgjidhni Arria 10 HDMI RX-TX Retransmit.
9. Zgjidhni Sintezën për të gjeneruar dizajnin e harduerit p.shample.
10. Për të gjeneruar File Formatoni, zgjidhni Verilog ose VHDL.
11. Për Target Development Kit, zgjidhni Arria 10 GX FPGA Development Kit. Nëse zgjidhni kompletin e zhvillimit, atëherë pajisja e synuar (e zgjedhur në hapin 4) ndryshon për t'u përshtatur me pajisjen në çantën e zhvillimit. Për Arria 10 GX FPGA Development Kit, pajisja e parazgjedhur është 10AX115S2F45I1SG.
12. Klikoni Generate Example Dizajn për të gjeneruar projektin files dhe programimin e softuerit të ekzekutueshëm dhe të formatit lidhës (ELF). file.

4.3.3. Përfshi çelësat e prodhimit HDCP
4.3.3.1. Ruani çelësat e thjeshtë të prodhimit HDCP në FPGA (Support HDCP Key Menaxhimi = 0)
Pas gjenerimit të dizajnit, modifikoni kujtesën e çelësit HDCP files për të përfshirë çelësat tuaj të prodhimit.
Për të përfshirë çelësat e prodhimit, ndiqni këto hapa.

1. Gjeni kujtesën kryesore të mëposhtme files në Drejtoria /rtl/hdcp/:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Hapni hdcp2x_rx_kmem.v file dhe gjeni çelësin e paracaktuar faksimile R1 për Certifikatën Publike të Marrësit dhe Çelësin Privat RX dhe Konstantën Globale siç tregohet në ishampmë poshtë.
   Figura 31. Grup teli i çelësit faksimile R1 për certifikatën publike të marrësit
   Figura 32. Grup teli i çelësit faksimile R1 për çelësin privat RX dhe konstanten globale
   
3. Gjeni mbajtësin e vendit për çelësat e prodhimit dhe zëvendësojeni me çelësat tuaj të prodhimit në grupin e tyre përkatës me tela në formatin e madh endian.
   Figura 33. Rrjeti i telave të çelësave të prodhimit HDCP (Vendmbajtës)
   
4. Përsëriteni hapin 3 për të gjithë memorien e çelësave të tjerë files. Kur të keni mbaruar përfshirjen e çelësave të prodhimit në të gjithë memorien e çelësave files, sigurohuni që parametri USE_FACSIMILE të jetë vendosur në 0 në modelin p.shampnë nivel të lartë file (a10_hdmi2_demo.v)

4.3.3.1.1. Harta e tastit HDCP nga çelësi DCP Files
Seksionet e mëposhtme përshkruajnë hartën e çelësave të prodhimit HDCP të ruajtur në çelësin DCP files në grupin kabllor të kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v dhe hdcp1x_rx_kmem.v files
Për hdcp1x_tx_kmem.v dhe hdcp1x_rx_kmem.v files

• Këta të dy filepo ndajnë të njëjtin format.
• Për të identifikuar tastin e saktë HDCP1 TX DCP file për hdcp1x_tx_kmem.v, sigurohuni që 4 bajtët e parë të file janë "0x01, 0x00, 0x00, 0x00".
• Për të identifikuar tastin e saktë HDCP1 RX DCP file për hdcp1x_rx_kmem.v, sigurohuni që 4 bajtët e parë të file janë "0x02, 0x00, 0x00, 0x00".
• Çelësat në çelësin DCP files janë në format pak-endian. Për t'u përdorur në kmem files, ju duhet t'i konvertoni ato në big-endian.

Figura 34. Hartimi i bajtit nga tasti HDCP1 TX DCP file në hdcp1x_tx_kmem.v

Shënim:
Numri i bajtit shfaqet në formatin e mëposhtëm:

• Madhësia e çelësit në bajt * numri i çelësit + numri i bajtit në rreshtin aktual + zhvendosja konstante + madhësia e rreshtit në bajt * numri i rreshtit.
• 308*n tregon se çdo grup çelësash ka 308 byte.
• 7*y tregon se çdo rresht ka 7 bajt.

Figura 35. Tasti HDCP1 TX DCP file mbushje me vlera të padëshiruara

Figura 36. Vargjet me tela të hdcp1x_tx_kmem.v
Example të hdcp1x_tx_kmem.v dhe se si vargjet e tij teli hartohen në ishampnga çelësi HDCP1 TX DCP file në figurën 35 në faqen 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Për hdcp2x_rx_kmem.v file

• Për të identifikuar tastin e saktë HDCP2 RX DCP file për hdcp2x_rx_kmem.v, sigurohuni që 4 bajtët e parë të file janë "0x00, 0x00, 0x00, 0x02".
• Çelësat në çelësin DCP files janë në format pak-endian.

Figura 37. Hartimi i bajtit nga tasti HDCP2 RX DCP file në hdcp2x_rx_kmem.v
Figura më poshtë tregon hartën e saktë të bajtit nga tasti HDCP2 RX DCP file në hdcp2x_rx_kmem.v.

Shënim:
Numri i bajtit shfaqet në formatin e mëposhtëm:

• Madhësia e çelësit në bajt * numri i çelësit + numri i bajtit në rreshtin aktual + zhvendosja konstante + madhësia e rreshtit në bajt * numri i rreshtit.
• 862*n tregon se çdo grup çelësash ka 862 byte.
• 16*y tregon se çdo rresht ka 16 bajt. Ekziston një përjashtim në cert_rx_prod ku ROW 32 ka vetëm 10 byte.

Figura 38. Tasti HDCP2 RX DCP file mbushje me vlera të padëshiruara

Figura 39. Vargjet me tela të hdcp2x_rx_kmem.v
Kjo figurë tregon vargjet e telave për hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, dhe lc128_prod) hartën në ishampnga çelësi HDCP2 RX DCP file in
Figura 38 në faqen 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Për hdcp2x_tx_kmem.v file:

• Për të identifikuar tastin e saktë HDCP2 TX DCP file për hdcp2x_tx_kmem.v, sigurohuni që 4 bajtët e parë të file janë "0x00, 0x00, 0x00, 0x01".
• Çelësat në çelësin DCP files janë në format pak-endian.
• Përndryshe, mund të aplikoni lc128_prod nga hdcp2x_rx_kmem.v direkt në hdcp2x_tx_kmem.v. Çelësat ndajnë të njëjtat vlera.

Figura 40. Grup teli i hdcp2x_tx_kmem.v
Kjo figurë tregon hartën e saktë të bajtit nga tasti HDCP2 TX DCP file në hdcp2x_tx_kmem.v.

4.3.3.2. Ruani çelësat e prodhimit të koduar HDCP në memorien e jashtme flash ose EEPROM (Mbështetja e menaxhimit të çelësave HDCP = 1)
Figura 41. Niveli i Lartë Mbiview i menaxhimit të çelësave të HDCP

Kur parametri Support HDCP Key Management është i aktivizuar, ju mbani kontrollin e kriptimit të çelësit të prodhimit HDCP duke përdorur programin softuerik të enkriptimit të çelësave (KEYENC) dhe dizajnin e programuesit kyç që ofron Intel. Duhet të siguroni çelësat e prodhimit HDCP dhe një çelës mbrojtës HDCP 128 bit. Çelësi i mbrojtjes HDCP
kodon çelësin e prodhimit HDCP dhe ruan çelësin në memorien e jashtme flash (p.shample, EEPROM) në kartën e vajzës HDMI.
Aktivizoni parametrin Support HDCP Key Management dhe funksioni i deshifrimit të çelësit (KEYDEC) bëhet i disponueshëm në bërthamat IP të HDCP. E njëjta mbrojtje HDCP
çelësi duhet të përdoret në KEYDEC për të tërhequr çelësat e prodhimit HDCP në kohën e ekzekutimit për motorët përpunues. KEYENC dhe KEYDEC mbështesin Atmel AT24CS32 EEPROM serial 32 Kbit, EEPROM serial të Atmel AT24C16A 16 Kbit dhe pajisje të pajtueshme I2C EEPROM me madhësi rom të paktën 16 Kbit.

Shënim:

1. Për kartën e vajzës HDMI 2.0 FMC, Rishikimi 11, sigurohuni që EEPROM në kartën e vajzës të jetë Atmel AT24CS32. Ekzistojnë dy madhësi të ndryshme të EEPROM të përdorura në kartën e bijës Bitec HDMI 2.0 FMC Revision 11.
2. Nëse keni përdorur më parë KEYENC për të enkriptuar çelësat e prodhimit HDCP dhe keni aktivizuar Mbështetja e menaxhimit të çelësave HDCP në versionin 21.2 ose më të hershëm, duhet të rikriptoni çelësat e prodhimit HDCP duke përdorur programin e programit KEYENC dhe të rigjeneroni IP-të HDCP nga versioni 21.3
   e tutje.

4.3.3.2.1. Intel KEYENC
KEYENC është një mjet softuerik i linjës komanduese që Intel përdor për të enkriptuar çelësat e prodhimit HDCP me një çelës mbrojtës HDCP 128 bit që ju ofroni. KEYENC nxjerr çelësat e prodhimit të HDCP të enkriptuar në hex ose kosh ose kokë file format. KEYENC gjithashtu gjeneron mif file që përmban çelësin tuaj të mbrojtjes HDCP 128 bit. KEYDEC
kërkon mif file.

Kërkesat e sistemit:

1. Makinë x86 64-bit me Windows 10 OS
2. Paketa e rishpërndashme e Visual C++ për Visual Studio 2019(x64)

Shënim:
Duhet të instaloni Microsoft Visual C++ për VS 2019. Mund të kontrolloni nëse Visual C++ i rishpërndashëm është i instaluar nga Windows ➤ Paneli i kontrollit ➤ Programet dhe veçoritë. Nëse Microsoft Visual C++ është i instaluar, mund të shihni Visual C++ xxxx
I rishpërndashëm (x64). Përndryshe, mund të shkarkoni dhe instaloni Visual C++
Rishpërndahet nga Microsoft webfaqe. Referojuni informacionit përkatës për lidhjen e shkarkimit.

Tabela 55. Opsionet e linjës së komandës KEYENC

Opsionet e linjës së komandës	Argument/Përshkrim
-k	<HDCP protection key file> Teksti file që përmban vetëm çelësin e mbrojtjes HDCP 128 bit në heksadecimal. p.shample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Çelësat e prodhimit të transmetuesit HDCP 1.4 file nga DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Çelësat e prodhimit të marrësit HDCP 1.4 file nga DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Çelësat e prodhimit të transmetuesit HDCP 2.3 file nga DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Çelësat e prodhimit të marrësit HDCP 2.3 file nga DCP (.bin file)
-hdcp1txkeys	Specifikoni gamën e çelësave për hyrjen e zgjedhur (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm ku n = fillimi i tastit (1 ose >1) m = fundi i tastit (n ose >n) P.shampe: Zgjidhni 1 deri në 1000 çelësa nga çdo HDCP 1.4 TX, HDCP 1.4 RX dhe HCDP 2.3 çelësat e prodhimit RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
- çelësat hdcp1rx
- çelësat hdcp2rx
vazhdoi…

Opsionet e linjës së komandës	Argument/Përshkrim
	Shënim: 1. Nëse nuk përdorni asnjë çelës prodhimi HDCP file, nuk do të kërkoni diapazonin e tasteve HDCP. Nëse nuk po përdorni argumentin në vijën e komandës, diapazoni i parazgjedhur i tastit është 0. 2. Mund të zgjidhni gjithashtu indeks të ndryshëm të tasteve për çelësat e prodhimit HDCP file. Megjithatë, numri i çelësave duhet të përputhet me opsionet e zgjedhura. Example: Zgjidhni 100 çelësa të ndryshëm Zgjidhni 100 çelësat e parë nga çelësat e prodhimit HDCP 1.4 TX file "-hdcp1txkeys 1-100" Zgjidhni tastet 300 deri në 400 për çelësat e prodhimit HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Zgjidhni tastet 600 deri në 700 për çelësat e prodhimit HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Prodhimi file format . Parazgjedhja është heks file. Gjeneroni çelësat e prodhimit të koduar HDCP në binar file format: -o bin Gjeneroni çelësat e prodhimit të koduar HDCP në hex file format: -o hex Gjeneroni çelësat e prodhimit të koduar HDCP në kokë file formati: -oh
-çelësat e kontrollit	Printoni numrin e çelësave të disponueshëm në hyrje files P.shampe:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –çelësat e kontrollit
	Shënim: përdorni çelësat e parametrave - kontrolloni në fund të vijës së komandës siç u përmend më lart, p.shample.
-versioni	Shtypni numrin e versionit KEYENC

Ju mund të zgjidhni në mënyrë selektive çelësat e prodhimit HDCP 1.4 dhe/ose HDCP 2.3 për të enkriptuar. Për shembullample, për të përdorur vetëm çelësat e prodhimit HDCP 2.3 RX për të kriptuar, përdorni vetëm -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys në parametrat e linjës së komandës.
Tabela 56. Udhëzues për mesazhet e zakonshme të gabimit KEYENC

Mesazh gabimi	Udhëzues
GABIM: Çelësi i mbrojtjes HDCP file i zhdukur	Mungon parametri i linjës së komandës -k file>
GABIM: çelësi duhet të ketë 32 shifra gjashtëkëndore (p.sh. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Çelësi i mbrojtjes HDCP file duhet të përmbajë vetëm çelësin mbrojtës HDCP në 32 shifra heksadecimal.
GABIM: Ju lutemi specifikoni diapazonin e çelësave	Gama e çelësave nuk është specifikuar për çelësat e prodhimit të hyrjes HDCP file.
GABIM: Gama e pavlefshme e çelësave	Gama e çelësave të specifikuar për -hdcp1txkeys ose -hdcp1rxkeys ose -hdcp2rxkeys nuk është e saktë.
GABIM: nuk mund të krijohetFileemri>	Kontrolloni lejen e dosjes nga keyenc.exe që po ekzekutohet.
GABIM: Hyrja -hdcp1txkeys është e pavlefshme	Formati i diapazonit të çelësit të hyrjes për çelësat e prodhimit HDCP 1.4 TX është i pavlefshëm. Formati i saktë është “-hdcp1txkeys nm” ku n >= 1, m >= n
GABIM: Hyrja -hdcp1rxkeys është e pavlefshme	Formati i diapazonit të çelësit të hyrjes për çelësat e prodhimit HDCP 1.4 RX është i pavlefshëm. Formati i saktë është “-hdcp1rxkeys nm” ku n >= 1, m >= n
GABIM: Hyrja -hdcp2rxkeys është e pavlefshme	Formati i diapazonit të çelësit të hyrjes për çelësat e prodhimit HDCP 2.3 RX është i pavlefshëm. Formati i saktë është “-hdcp2rxkeys nm” ku n >= 1, m >= n
vazhdoi…

Mesazh gabimi	Udhëzues
GABIM: E pavlefshme file <fileemri>	Çelësat e prodhimit të HDCP të pavlefshëm file.
GABIM: file shkruani që mungon për opsionin -o	Mungon parametri i linjës së komandës për –o .
GABIM: i pavlefshëm fileemri -fileemri>	<fileemri> është i pavlefshëm, ju lutemi përdorni të vlefshmen fileemër pa karaktere të veçanta.

Kripto çelësin e vetëm për EEPROM të vetëm
Ekzekutoni linjën e mëposhtme të komandës nga komanda e Windows për të enkriptuar çelësin e vetëm të HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX dhe HDCP 2.3 RX me dalje file formati i kokës file për EEPROM të vetme:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Kripto N çelësa për N EEPROM
Ekzekutoni linjën e mëposhtme të komandës nga komanda e Windows për të enkriptuar çelësat N (duke filluar nga çelësi 1) i HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX dhe HDCP 2.3 RX me dalje file formati hex file për N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o heks ku N është >= 1 dhe duhet të përputhet për të gjitha opsionet.

Informacione të Përafërta
Microsoft Visual C++ për Visual Studio 2019
Ofron paketën e rishpërndashme të Microsoft Visual C++ x86 (vc_redist.x86.exe) për shkarkim. Nëse lidhja ndryshon, Intel ju rekomandon të kërkoni "Visual C++ i rishpërndashëm" nga motori i kërkimit Microsoft.

4.3.3.2.2. Programues kyç
Për të programuar çelësat e prodhimit të koduar HDCP në EEPROM, ndiqni këto hapa:

1. Kopjoni dizajnin kryesor të programuesit files nga shtegu i mëposhtëm në drejtorinë tuaj të punës: /hdcp2x/hw_demo/key_programmer/
2. Kopjoni kokën e softuerit file (hdcp_key .h) gjeneruar nga programi softuerik KEYENC (seksioni Encrypt Single Key for Single EEPROM në faqen 113 ) në direktoriumin software/key_programmer_src/ dhe riemërtojeni si hdcp_key.h.
3. Run ./runall.tcl. Ky skript ekzekuton komandat e mëposhtme:
   • Gjeneroni katalogun IP files
   • Gjeneroni sistemin e Dizajnuesit të Platformës
   • Krijoni një projekt Intel Quartus Prime
   • Krijoni një hapësirë ​​pune softueri dhe ndërtoni softuerin
   • Kryeni një përmbledhje të plotë
4. Shkarkoni objektin e softuerit File (.sof) në FPGA për të programuar çelësat e prodhimit të koduar HDCP në EEPROM.

Gjeneroni modelin Stratix 10 HDMI RX-TX Retransmit exampme parametrat Support HDCP 2.3 dhe Support HDCP 1.4 të aktivizuar, më pas ndiqni hapin e mëposhtëm për të përfshirë çelësin e mbrojtjes HDCP.

• Kopjoni mif file (hdcp_kmem.mif) i krijuar nga programi softuerik KEYENC (seksioni Encrypt Single Key for Single EEPROM në faqen 113) në Drejtoria /quartus/hdcp/.

4.3.4. Përpiloni Dizajn
Pasi të përfshini çelësat tuaj të thjeshtë të prodhimit të HDCP në FPGA ose të programoni çelësat e enkriptuar të prodhimit HDCP në EEPROM, tani mund të përpiloni dizajnin.

1. Hapni softuerin Intel Quartus Prime Pro Edition dhe hapeni /quartus/a10_hdmi2_demo.qpf.
2. Klikoni Përpunimi ➤ Filloni përpilimin.

4.3.5. View Rezultatet
Në fund të demonstrimit, ju do të jeni në gjendje view rezultatet në lavamanin e jashtëm HDMI të aktivizuar me HDCP.
te view rezultatet e demonstrimit, ndiqni këto hapa:

1. Ndizni bordin Intel FPGA.
2. Ndrysho drejtorinë në /quartus/.
3. Shkruani komandën e mëposhtme në Nios II Command Shell për të shkarkuar objektin e softuerit File (.sof) në FPGA. nios2-configure-sof output_files/ .sof
4. Ndizni burimin e jashtëm HDMI të aktivizuar me HDCP dhe lavamanin (nëse nuk e keni bërë këtë). Lavamani i jashtëm HDMI shfaq daljen e burimit tuaj të jashtëm HDMI.

4.3.5.1. Push Buttons dhe Funksionet LED
Përdorni butonat e shtytjes dhe funksionet LED në tabelë për të kontrolluar demonstrimin tuaj.

Tabela 57. Shtypni butonin dhe treguesit LED (SUPPORT FRL = 0)

Shtypni butonin/LED	Funksionet
cpu_resetn	Shtypni një herë për të kryer rivendosjen e sistemit.
përdorues_pb[0]	Shtypni një herë për të ndërruar sinjalin HPD në burimin standard HDMI.
përdorues_pb[1]	• Shtypni dhe mbani shtypur për të udhëzuar bërthamën TX të dërgojë sinjalin e koduar DVI. • Lëshojeni për të dërguar sinjalin e koduar HDMI. • Sigurohuni që videoja hyrëse të jetë në hapësirën me ngjyra 8 bpc RGB.
përdorues_pb[2]	• Shtypni dhe mbani shtypur për të udhëzuar bërthamën TX që të ndalojë dërgimin e InfoFrames nga sinjalet e brezit anësor. • Lëshojeni për të rifilluar dërgimin e InfoFrames nga sinjalet e brezit anësor.
përdorues_i udhëhequr[0]	Statusi i kyçjes RX HDMI PLL. • 0: E shkyçur • 1: E kyçur
përdorues_i udhëhequr[1]	Statusi i kyçjes së bërthamës RX HDMI • 0: Të paktën 1 kanal i shkyçur • 1: Të 3 kanalet janë kyçur
përdorues_i udhëhequr[2]	Statusi i deshifrimit të IP RX HDCP1x. • 0: Joaktive • 1: Aktiv
përdorues_i udhëhequr[3]	Statusi i deshifrimit të IP RX HDCP2x. • 0: Joaktive • 1: Aktiv
përdorues_i udhëhequr[4]	Statusi i kyçjes TX HDMI PLL. • 0: E shkyçur • 1: E kyçur
përdorues_i udhëhequr[5]	Statusi i bllokimit të transmetuesit TX PLL. • 0: E shkyçur • 1: E kyçur
përdorues_i udhëhequr[6]	Statusi i enkriptimit IP TX HDCP1x. • 0: Joaktive • 1: Aktiv
përdorues_i udhëhequr[7]	Statusi i enkriptimit IP TX HDCP2x. • 0: Joaktive • 1: Aktiv

Tabela 58. Shtypni butonin dhe treguesit LED (SUPPORT FRL = 1)

Shtypni butonin/LED	Funksionet
cpu_resetn	Shtypni një herë për të kryer rivendosjen e sistemit.
përdorues_dipsw	Ndërprerës DIP i përcaktuar nga përdoruesi për të ndërruar modalitetin e kalimit. • OFF (pozicioni i parazgjedhur) = Kalim HDMI RX në FPGA merr EDID nga lavaman i jashtëm dhe ia paraqet burimit të jashtëm me të cilin është lidhur. • ON = Mund të kontrolloni normën maksimale të FRL RX nga terminali Nios II. Komanda modifikon RX EDID duke manipuluar vlerën maksimale të normës FRL. Referojuni Drejtimi i dizajnit me tarifa të ndryshme FRL në faqen 33 për më shumë informacion rreth përcaktimit të tarifave të ndryshme FRL.
vazhdoi…

Shtypni butonin/LED	Funksionet
përdorues_pb[0]	Shtypni një herë për të ndërruar sinjalin HPD në burimin standard HDMI.
përdorues_pb[1]	Rezervuar.
përdorues_pb[2]	Shtypni një herë për të lexuar regjistrat SCDC nga lavamani i lidhur me TX të kartës së bijës Bitec HDMI 2.1 FMC. Shënim: Për të aktivizuar leximin, duhet të vendosni DEBUG_MODE në 1 në softuer.
user_led_g[0]	Statusi i bllokimit të orës RX FRL PLL. • 0: E shkyçur • 1: E kyçur
user_led_g[1]	Statusi i bllokimit të videos RX HDMI. • 0: E shkyçur • 1: E kyçur
user_led_g[2]	Statusi i deshifrimit të IP RX HDCP1x. • 0: Joaktive • 1: Aktiv
user_led_g[3]	Statusi i deshifrimit të IP RX HDCP2x. • 0: Joaktive • 1: Aktiv
user_led_g[4]	Statusi i bllokimit të orës TX FRL PLL. • 0: E shkyçur • 1: E kyçur
user_led_g[5]	Statusi i bllokimit të videos TX HDMI. • 0 = E shkyçur • 1 = E kyçur
user_led_g[6]	Statusi i enkriptimit IP TX HDCP1x. • 0: Joaktive • 1: Aktiv
user_led_g[7]	Statusi i enkriptimit IP TX HDCP2x. • 0: Joaktive • 1: Aktiv

4.4. Mbrojtja e çelësit të enkriptimit të ngulitur në dizajnin FPGA
Shumë dizajne FPGA zbatojnë enkriptimin, dhe shpesh ekziston nevoja për të futur çelësat sekretë në rrjedhën e bitave FPGA. Në familjet më të reja të pajisjeve, si Intel Stratix 10 dhe Intel Agilex, ekziston një bllok Secure Device Manager që mund të sigurojë dhe menaxhojë në mënyrë të sigurt këta çelësa sekret. Aty ku këto veçori nuk ekzistojnë, ju mund të siguroni përmbajtjen e bitstream-it FPGA, duke përfshirë çdo çelës sekret përdoruesi të integruar, me enkriptim.
Çelësat e përdoruesit duhet të mbahen të sigurt brenda mjedisit tuaj të projektimit dhe në mënyrë ideale t'i shtohen dizajnit duke përdorur një proces të automatizuar të sigurt. Hapat e mëposhtëm tregojnë se si mund ta zbatoni një proces të tillë me mjetet Intel Quartus Prime.

1. Zhvilloni dhe optimizoni HDL-në në Intel Quartus Prime në një mjedis jo të sigurt.
2. Transferoni dizajnin në një mjedis të sigurt dhe zbatoni një proces të automatizuar për të përditësuar çelësin sekret. Memoria në çip fut vlerën kryesore. Kur çelësi përditësohet, inicializimi i kujtesës file (.mif) mund të ndryshojë dhe rrjedha e asamblerit "quartus_cdb –update_mif" mund të ndryshojë çelësin e mbrojtjes HDCP pa u ripërpiluar. Ky hap është shumë i shpejtë në ekzekutim dhe ruan kohën origjinale.
3. Bitstream-i Intel Quartus Prime më pas kripton me çelësin FPGA përpara se të transferojë bitstream-in e koduar përsëri në mjedisin jo të sigurt për testimin dhe vendosjen përfundimtare.

Rekomandohet të çaktivizoni të gjithë aksesin e korrigjimit që mund të rikuperojë çelësin sekret nga FPGA. Mund të çaktivizoni plotësisht aftësitë e korrigjimit duke çaktivizuar JTAG port, ose çaktivizoni në mënyrë selektive dhe riview se asnjë veçori e korrigjimit të gabimeve, si p.sh. redaktuesi i memories në sistem ose Prekja e sinjalit, nuk mund të rikuperojë çelësin. Referojuni AN 556: Përdorimi i veçorive të sigurisë së dizajnit në Intel FPGA për informacione të mëtejshme mbi përdorimin e veçorive të sigurisë FPGA, duke përfshirë hapa specifikë se si të kriptoni bitstream-in FPGA dhe të konfiguroni opsionet e sigurisë si çaktivizimi i JTAG akses.

Shënim:
Ju mund të konsideroni hapin shtesë të turbullimit ose enkriptimit me një çelës tjetër të çelësit sekret në ruajtjen MIF.
Informacione të Përafërta
AN 556: Përdorimi i veçorive të sigurisë së dizajnit në Intel FPGA

4.5. Konsideratat e Sigurisë
Kur përdorni veçorinë HDCP, kini parasysh konsideratat e mëposhtme të sigurisë.

• Kur dizajnoni një sistem përsëritës, duhet të bllokoni videon e marrë nga hyrja në IP TX në kushtet e mëposhtme:
  — Nëse videoja e marrë është e koduar me HDCP (dmth. statusi i enkriptimit hdcp1_enabled ose hdcp2_enabled nga IP RX është pohuar) dhe videoja e transmetuar nuk është e enkriptuar me HDCP (dmth. statusi i enkriptimit hdcp1_enabled ose hdcp2_enabled nga IP TX nuk është pohuar).
  — Nëse videoja e marrë është HDCP TYPE 1 (dmth. streamid_type nga IP RX është pohuar) dhe videoja e transmetuar është e enkriptuar HDCP 1.4 (dmth. është pohuar statusi i enkriptimit hdcp1_enabled nga TX IP)
• Ju duhet të ruani konfidencialitetin dhe integritetin e çelësave tuaj të prodhimit HDCP dhe të çdo çelësi të enkriptimit të përdoruesit.
• Intel ju rekomandon fuqimisht të zhvilloni çdo projekt dhe burim dizajni të Intel Quartus Prime files që përmbajnë çelësa enkriptimi në një mjedis të sigurt llogaritës për të mbrojtur çelësat.
• Intel ju rekomandon fuqimisht të përdorni veçoritë e sigurisë së dizajnit në FPGA për të mbrojtur dizajnin, duke përfshirë çdo çelës të integruar të enkriptimit, nga kopjimi i paautorizuar, inxhinieria e kundërt dhe tamperingë.

Informacione të Përafërta
AN 556: Përdorimi i veçorive të sigurisë së dizajnit në Intel FPGA

4.6. Udhëzimet e korrigjimit
Ky seksion përshkruan sinjalin e dobishëm të statusit të HDCP dhe parametrat e softuerit që mund të përdoren për korrigjimin e gabimeve. Ai gjithashtu përmban pyetje të bëra shpesh (FAQ) në lidhje me drejtimin e dizajnit p.shample.

4.6.1. Sinjalet e statusit të HDCP
Ka disa sinjale që janë të dobishme për të identifikuar gjendjen e punës së bërthamave IP HDCP. Këto sinjale janë të disponueshme në modelin exampjanë të nivelit të lartë dhe janë të lidhura me LED-të në bord:

Emri i sinjalit	Funksioni
hdcp1_enabled_rx	Statusi i deshifrimit të IP RX HDCP1x 0: Joaktiv 1: Aktive
hdcp2_enabled_rx	Statusi i deshifrimit të IP RX HDCP2x 0: Joaktiv 1: Aktive
hdcp1_enabled_tx	Statusi i kriptimit IP TX HDCP1x 0: Joaktiv 1: Aktive
hdcp2_enabled_tx	Statusi i kriptimit IP TX HDCP2x 0: Joaktiv 1: Aktive

Referojuni Tabelës 57 në faqen 115 dhe Tabelës 58 në faqen 115 për vendosjet e tyre përkatëse LED.
Gjendja aktive e këtyre sinjaleve tregon se IP-ja HDCP është vërtetuar dhe merr/dërgon transmetim të koduar video. Për çdo drejtim, vetëm HDCP1x ose HDCP2x
sinjalet e statusit të enkriptimit/deshifrimit janë aktive. Për shembullampLe, nëse hdcp1_enabled_rx ose hdcp2_enabled_rx janë aktive, HDCP në anën RX aktivizohet dhe deshifron transmetimin e koduar të videos nga burimi i jashtëm i videos.

4.6.2. Modifikimi i parametrave të softuerit HDCP
Për të lehtësuar procesin e korrigjimit të HDCP, mund të modifikoni parametrat në hdcp.c.
Tabela e mëposhtme përmbledh listën e parametrave të konfigurueshëm dhe funksionet e tyre.

Parametri	Funksioni
SUPPORT_HDCP1X	Aktivizo HDCP 1.4 në anën TX
SUPPORT_HDCP2X	Aktivizo HDCP 2.3 në anën TX
DEBUG_MODE_HDCP	Aktivizo mesazhet e korrigjimit për TX HDCP
REPEATER_MODE	Aktivizo modalitetin e përsëritësit për dizajnin HDCP p.shample

Për të modifikuar parametrat, ndryshoni vlerat në vlerat e dëshiruara në hdcp.c. Para fillimit të përpilimit, bëni ndryshimin e mëposhtëm në build_sw_hdcp.sh:

1. Gjeni rreshtin e mëposhtëm dhe komentoni atë për të parandaluar softuerin e modifikuar file duke u zëvendësuar me origjinalin files nga rruga e instalimit të Intel Quartus Prime Software.
   
2.  Ekzekutoni "./build_sw_hdcp.sh" për të përpiluar softuerin e përditësuar.
3. Kukudhi i gjeneruar file mund të përfshihet në dizajn me dy metoda:
   a. Ekzekutoni “nios2-download -g file emri>”. Rivendosni sistemin pasi të përfundojë procesi i shkarkimit për të siguruar funksionimin e duhur.
   b. Ekzekutoni "quartus_cdb –-update_mif" për të përditësuar inicializimin e kujtesës files. Ekzekutoni assemblerin për të gjeneruar .sof të ri file i cili përfshin softuerin e përditësuar.

4.6.3. Pyetjet e bëra më shpesh (FAQ)
Tabela 59. Simptomat dhe udhëzimet e dështimit

Numri	Simptoma e dështimit	Udhëzues
1.	RX po merr video të koduar, por TX po dërgon një video statike me ngjyrë blu ose të zezë.	Kjo është për shkak të vërtetimit të pasuksesshëm TX me lavaman të jashtëm. Një përsëritës i aftë për HDCP nuk duhet ta transmetojë videon në format të pakriptuar nëse videoja hyrëse nga rrjedha e sipërme është e koduar. Për ta arritur këtë, një video statike me ngjyrë blu ose të zezë zëvendëson videon dalëse kur sinjali i statusit të enkriptimit TX HDCP është joaktiv ndërsa sinjali i statusit të deshifrimit RX HDCP është aktiv. Për udhëzimet e sakta, referojuni Konsideratat e Sigurisë në faqen 117. Megjithatë, kjo sjellje mund të pengojë procesin e korrigjimit kur aktivizohet dizajni HDCP. Më poshtë është metoda për të çaktivizuar bllokimin e videos në dizajn, p.shampe: 1. Gjeni lidhjen e portit të mëposhtëm në nivelin e sipërm të modelit p.shample. Ky port i përket modulit hdmi_tx_top. 2. Ndryshoni lidhjen e portit në rreshtin e mëposhtëm:
2.	Sinjali i statusit të enkriptimit TX HDCP është aktiv, por fotografia e borës shfaqet në lavamanin e rrjedhës së poshtme.	Kjo është për shkak se lavamani në rrjedhën e poshtme nuk e deshifron saktë videon e enkriptuar në dalje. Sigurohuni që të jepni konstantën globale (LC128) në IP-në TX HDCP. Vlera duhet të jetë vlera e prodhimit dhe e saktë.
3.	Sinjali i statusit të enkriptimit TX HDCP është i paqëndrueshëm ose gjithmonë joaktiv.	Kjo është për shkak të vërtetimit të pasuksesshëm TX me lavaman në rrjedhën e poshtme. Për të lehtësuar procesin e korrigjimit, mund të aktivizoni DEBUG_MODE_HDCP parametri në hdcp.c. I referohet Modifikimi i parametrave të softuerit HDCP në faqen 118 në udhëzimet. 3a-3c në vijim mund të jenë shkaqet e mundshme të vërtetimit të pasuksesshëm TX.
3a.	Regjistri i korrigjimit të softuerit vazhdon të printojë këtë mesazh "HDCP 1.4 nuk mbështetet nga versioni i poshtëm (Rx)".	Mesazhi tregon se lavamani në rrjedhën e poshtme nuk i mbështet HDCP 2.3 dhe HDCP 1.4. Sigurohuni që lavamani në rrjedhën e poshtme të mbështet HDCP 2.3 ose HDCP 1.4.
3b.	Autentifikimi TX dështon në gjysmë të rrugës.	Kjo është për shkak se çdo pjesë e vërtetimit TX, si verifikimi i nënshkrimit, kontrolli i lokalitetit etj., mund të dështojë. Sigurohuni që lavamani në rrjedhën e poshtme po përdor çelësin e prodhimit, por jo çelësin faksimile.
3c.	Regjistri i korrigjimit të softuerit vazhdon të printojë “Ri-autentifikimi	Ky mesazh tregon se lavamani në rrjedhën e poshtme ka kërkuar riautentifikimin sepse videoja e marrë nuk është deshifruar saktë. Sigurohuni që të jepni konstantën globale (LC128) në IP-në TX HDCP. Vlera duhet të jetë vlera e prodhimit dhe vlera është e saktë.
vazhdoi…

Numri	Simptoma e dështimit	Udhëzues
	kërkohet” pasi të ketë përfunduar vërtetimi i HDCP.
4.	Sinjali i statusit të deshifrimit RX HDCP është joaktiv megjithëse burimi në rrjedhën e sipërme ka aktivizuar HDCP.	Kjo tregon që IP RX HDCP nuk e ka arritur gjendjen e vërtetuar. Si parazgjedhje, REPEATER_MODE parametri është aktivizuar në dizajn p.shample. Nëse REPEATER_MODE është aktivizuar, sigurohuni që IP-ja e TX HDCP të jetë vërtetuar. Kur të REPEATER_MODE parametri është i aktivizuar, RX HDCP IP përpiqet të vërtetohet si përsëritës nëse TX është i lidhur me një lavaman të aftë për HDCP. Autentifikimi ndalon në gjysmë të rrugës ndërsa pret që IP-ja TX HDCP të përfundojë vërtetimin me sinkron në rrjedhën e poshtme dhe të kalojë RECEIVERID_LIST te IP-ja RX HDCP. Koha e skaduar siç përcaktohet në Specifikimin HDCP është 2 sekonda. Nëse IP-ja TX HDCP nuk është në gjendje të përfundojë vërtetimin në këtë periudhë, burimi në rrjedhën e sipërme e trajton vërtetimin si të dështuar dhe fillon ri-autentifikimin siç specifikohet në Specifikimin e HDCP.
		Shënim: • I referohet Modifikimi i parametrave të softuerit HDCP në faqen 118 për metodën për të çaktivizuar REPEATER_MODE parametër për qëllim korrigjimi. Pas çaktivizimit të REPEATER_MODE parametri, IP RX HDCP përpiqet gjithmonë të vërtetohet si marrës i pikës fundore. IP-ja TX HDCP nuk e mbyll procesin e vërtetimit.
		• Nëse REPEATER_MODE parametri nuk është i aktivizuar, sigurohuni që çelësi HDCP i dhënë IP-së HDCP është vlera e prodhimit dhe vlera është e saktë.
5.	Sinjali i statusit të deshifrimit RX HDCP është i paqëndrueshëm.	Kjo do të thotë që IP RX HDCP ka kërkuar ri-autentikim menjëherë pasi të arrihet gjendja e vërtetuar. Kjo ndoshta është për shkak se videoja e koduar në hyrje nuk është deshifruar saktë nga IP RX HDCP. Sigurohuni që konstanta globale (LC128) e dhënë në bërthamën IP të RX HDCP është vlera e prodhimit dhe vlera është e saktë.

HDMI Intel Arria 10 FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit

Për versionet më të fundit dhe të mëparshme të këtij udhëzuesi të përdorimit, referojuni HDMI Intel® Arria 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit. Nëse një version IP ose softueri nuk është i listuar, zbatohet udhëzuesi i përdoruesit për IP-në e mëparshme ose versionin e softuerit.
Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, IP
bërthamat kanë një skemë të re versioni IP.

Historia e rishikimeve për HDMI Intel Arria 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2022.12.27	22.4	19.7.1	U shtua një parametër i ri për zgjedhjen e rishikimit të kartës së bijës HDMI në seksionin Kërkesat e harduerit dhe softuerit të dizajnit ishample për HDMI 2.0 (modaliteti jo-FRL).
2022.07.29	22.2	19.7.0	• Njoftimi për heqjen e komponentit Cygwin nga versioni Windows* i Nios II EDS dhe kërkesën për të instaluar WSL për përdoruesit e Windows*. • Versioni i përditësuar i kartës së vajzës nga rishikimi 4 në 9, ku është i zbatueshëm në të gjithë dokumentin.
2021.11.12	21.3	19.6.1	• Përditësoi nënseksionin Ruani çelësat e prodhimit të HDCP të enkriptuar në memorien e jashtme flash ose EEPROM (Mbështetja e menaxhimit të çelësave HDCP = 1) për të përshkruar programin e ri të softuerit të enkriptimit të çelësave (KEYENC). • U hoqën figurat e mëposhtme: — Gama e të dhënave të çelësit faksimile R1 për çelësin privat RX — Grupet e të dhënave të çelësave të prodhimit HDCP (Vendmbajtës) — Gama e të dhënave të çelësit të mbrojtjes HDCP (çelës i paracaktuar) — Çelësi i mbrojtjes HDCP i inicializuar në hdcp2x_tx_kmem.mif — Çelësi i mbrojtjes HDCP i inicializuar në hdcp1x_rx_kmem.mif — Çelësi i mbrojtjes HDCP i inicializuar në hdcp1x_tx_kmem.mif • U zhvendos nënseksioni Harta e tastit HDCP nga çelësi DCP Files nga Udhëzimet e korrigjimit për të ruajtur çelësat e thjeshtë të prodhimit HDCP në FPGA (Mbështetja e menaxhimit të çelësave HDCP = 0).
2021.09.15	21.1	19.6.0	Referenca për ncsim u hoq
2021.05.12	21.1	19.6.0	• Shtohet kur SUPPORT FRL = 1 ose SUPPORT HDCP KEY MANAGEMENT = 1 në përshkrimin për Figurën 29 HDCP Over HDMI Design Example Blloqe Diagrami. • U shtuan hapat në memorien e tastit HDCP files në Dizajn Walkthrough. • Shtuar kur SUPPORT FRL = 0 në seksionin Setup the ardware. • U shtua hapi për të aktivizuar parametrin Support HDCP Key Management në Generate the Design. • U shtua një nënseksion i ri Ruani çelësat e prodhimit të koduar HDCP në memorien e jashtme flash ose EEPROM (Mbështetja e menaxhimit të çelësave HDCP = 1).
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
			• Të riemërtuar butonin e shtypjes së tabelës dhe treguesit LED në butonin e shtypjes dhe treguesit LED (SUPPORT FRL = 0). • Shtuar butonin e shtypjes së tabelës dhe treguesit LED (SUPPORT FRL = 1). • U shtua një kapitull i ri Mbrojtja e çelësit të enkriptimit të integruar në dizajnin FPGA. • U shtua një kapitull i ri Udhëzimet e korrigjimit dhe nënseksionet Sinjalet e statusit të HDCP, modifikimi i parametrit të softuerit HDCP dhe pyetjet e bëra më shpesh.
2021.04.01	21.1	19.6.0	• Përbërësit e Figura të përditësuara të kërkuara për dizajnin RX-Only ose TX-Only. • Tabela e përditësuar e krijuar RTL Files. • Figura e përditësuar e komponentëve kryesorë të HDMI RX. • U hoq seksioni i procesit të trajnimit të HDMI RX Top Link. • Përditësoi hapat në ekzekutimin e dizajnit me tarifa të ndryshme FRL. • Figura e përditësuar HDMI 2.1 Design Shemample Skema Clocking. • Sinjalet e skemës së azhurnimit të tabelave të përditësuara. • Figura e përditësuar HDMI RX-TX Block Diagram për të shtuar një lidhje nga Transceiver Arbiter në krye të TX.
2020.09.28	20.3	19.5.0	• U hoq shënimi se dizajni HDMI 2.1 p.shample në modalitetin FRL mbështet vetëm pajisjet e shkallës së shpejtësisë –1 në HDMI Intel FPGA IP Design ExampUdhëzuesi i fillimit të shpejtë për pajisjet Intel Arria 10 dhe HDMI 2.1 Design Example (Support FRL = 1) seksionet. Dizajni mbështet të gjitha shkallët e shpejtësisë. • U hoq informacioni ls_clk nga i gjithë dizajni HDMI 2.1 p.shampseksione të lidhura. Domeni ls_clk nuk përdoret më në dizajnin p.shample. • Përditësuar bllok diagramet për dizajnin HDMI 2.1 p.shample në modalitetin FRL në HDMI 2.1 Design Example (Mbështetje FRL = 1), Krijimi i komponentëve të dizajnit RX- Only ose TX-Only Designs dhe seksioneve të Skemës Clocking. • Përditësuar drejtoritë dhe gjeneruar fileLista e s në seksionet Struktura e Drejtorisë. • Hoqi sinjalet e parëndësishme dhe shtoi ose modifikoi përshkrimin e dizajnit të mëposhtëm HDMI 2.1 exampsinjalet në seksionin Sinjalet e Ndërfaqes: - sys_init — txpll_frl_locked - tx_os — sinjalet txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Shtoi parametrat e mëposhtëm në seksionin Parametrat e Dizajnit RTL: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — PËRDORNI FPLL — POLARITY_INVERSION
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
			• Përditësuar bllok diagramet për dizajnin HDMI 2.0 p.shample për softuerin Intel Quartus Prime Pro Edition në HDMI 2.0 Design Example (Mbështetje FRL = 0), Krijimi i komponentëve të dizajnit të dizajnit RX-Only ose TX-Only, dhe seksioneve të Skemës Clocking. • Përditësoi orën dhe rivendos emrat e sinjaleve në seksionin Futja dhe filtrimi i InfoFrame Range dhe Mastering Dinamik (HDR). • Hoqi sinjalet e parëndësishme dhe shtoi ose modifikoi përshkrimin e dizajnit të mëposhtëm HDMI 2.0 exampsinjalet në seksionin Sinjalet e Ndërfaqes: - clk_fpga_b3_p - REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — rivendos_xcvr_powerup — sinjalet nios_tx_i2c* — sinjalet hdmi_ti_i2c* — sinjalet tx_i2c_avalon* - clock_urë_0_in_clk_clk — reset_ura_0_reset_reset_n — sinjalet i2c_master* — sinjalet nios_tx_i2c* — masa_valid_pio_lidhja_e jashtme n_eksporti — sinjalet oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — sinjalet rx_pma_rcfg_mgmt* • Shtoi një shënim që paneli i testimit të simulimit nuk mbështetet për dizajne me Përfshini I2C parametri aktivizoi dhe përditësoi mesazhin e simulimit në seksionin Simulation Testbench. • Përditësuar seksionin Përmirësimi i dizajnit tuaj.
2020.04.13	20.1	19.4.0	• Shtoi një shënim që dizajni HDMI 2.1 p.shample në modalitetin FRL mbështet vetëm pajisjet e shkallës së shpejtësisë –1 në HDMI Intel FPGA IP Design ExampUdhëzuesi i fillimit të shpejtë për pajisjet Intel Arria 10 dhe përshkrimi i detajuar për HDMI 2.1 Design Example (Support FRL = 1) seksionet. • Zhvendosja e HDCP mbi dizajnin HDMI P.shample për seksionin Intel Arria 10 Devices nga Udhëzuesi i Përdoruesit HDMI Intel FPGA IP. • Redaktoi seksionin Simulimi i dizajnit për të përfshirë audionampgjeneratori, gjeneruesi i të dhënave të brezit anësor dhe gjeneruesi i të dhënave ndihmëse dhe përditësoi mesazhin e suksesshëm të simulimit. • U hoq shënimi për të cilin simulimi i deklaruar është i disponueshëm vetëm Mbështet FRL Shënim i dizajneve me aftësi të kufizuara. Simulimi tani është i disponueshëm për Mbështet FRL dizajne të aktivizuara gjithashtu. • Përditësoi përshkrimin e veçorive në Përshkrimin e Detajuar për Dizajn HDMI 2.1 Exampseksioni le (Support FRL Enabled).
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
			• Redaktoi bllok diagramin në diagramin e bllokut të dizajnit HDMI 2.1 RX-TX, komponentët e dizajnit dhe krijimin e seksioneve RX-Only ose TX-Only për dizajnin HDMI 2.1 example. Shtuar komponentë të rinj dhe komponentë të hequr që nuk janë më të zbatueshëm. • Redaktoi udhëzimin e skriptit main.c në seksionin Krijimi i dizajneve vetëm RX ose TX-Only. • Përditësoi seksionet e Strukturës së Drejtorisë për të shtuar dosje të reja dhe files për HDMI 2.0 dhe HDMI 2.1 dizajni p.shamples. • Përditësuar seksionin e Kërkesave të Hardware dhe Software për dizajnin HDMI 2.1 p.shample. • Përditësoi bllok diagramin dhe përshkrimet e sinjalit në seksionin Futja dhe filtrimi i InfoFrame Range dhe Mastering Dinamik (HDR) për dizajnin HDMI 2.1 example. • U shtua një seksion i ri, Ekzekutimi i dizajnit me tarifa të ndryshme FRL, për modelin HDMI 2.1 examples. • Përditësuar bllok diagramin dhe përshkrimet e sinjalit në seksionin Clocking Skeme për dizajnin HDMI 2.1 example. • Përshkrim i shtuar për ndërprerësin DIP të përdoruesit në seksionin "Konfigurimi i harduerit" për dizajnin HDMI 2.1 p.shample. • Përditësuar seksionin Kufizimet e dizajnit për dizajnin HDMI 2.1 p.shample. • Përditësuar seksionin Përmirësimi i dizajnit tuaj. • Përditësoi seksionet e Simulimit Testbench për dizajnin HDMI 2.0 dhe HDMI 2.1 ishamples.
2020.01.16	19.4	19.3.0	• Përditësuar HDMI Intel FPGA IP Design ExampUdhëzuesi i Fillimit të Shpejtë për seksionin Intel Arria 10 Devices me informacione rreth dizajnit të sapo shtuar HDMI 2.1 example me modalitetin FRL. • U shtua një kapitull i ri, Përshkrimi i detajuar për HDMI 2.1 Design Example (Support FRL Enabled) që përmban të gjithë informacionin përkatës në lidhje me modelin e ri të shtuar, p.shample. • Riemëruar HDMI Intel FPGA IP Design Example Përshkrimi i detajuar deri te përshkrimi i detajuar për dizajnin HDMI 2.0 Example për qartësi më të mirë.
2019.10.31	18.1	18.1	• Shtuar gjeneruar files në dosjen tx_control_src: ti_i2c.c dhe ti_i2c.h. • Mbështetja e shtuar për versionin 11 të kartës së bijës së FMC në seksionet Kërkesat e Hardware dhe Software-it dhe Kompilimi dhe Testimi i Dizajnit. • U hoq seksioni Kufizimi i projektimit. Kufizimi në lidhje me shkeljen e kohës në kufizimet maksimale të animit u zgjidh në version 18.1 i HDMI Intel FPGA IP. • U shtua një parametër i ri RTL, BITEC_DAUGHTER_CARD_REV, për t'ju mundësuar të zgjidhni rishikimin e kartës së bijës Bitec HDMI.
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
			• Përditësoi përshkrimin për sinjalet fmcb_dp_m2c_p dhe fmcb_dp_c2m_p për të përfshirë informacione rreth rishikimeve 11, 6 dhe 4 të kartës së bijës së FMC. • U shtuan sinjalet e reja të mëposhtme për versionin 11 të kartës së bijës Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a dress — oc_i2c_master_ti_avalon_anti_slave_w rit — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w kërkesë • U shtua një seksion për përmirësimin e dizajnit tuaj.
2017.11.06	17.1	17.1	• Riemërimi i bërthamës HDMI IP në HDMI Intel FPGA IP sipas riemërtimit të Intel. • Ndryshoi termin Qsys në Platformë Designer. • U shtua informacion në lidhje me futjen dhe veçorinë e filtrimit të Diapazonit Dinamik dhe Mastering InfoFrame (HDR). • Përditësuar strukturën e drejtorisë: — U shtuan dosjet e skriptit dhe softuerit dhe files. — Përditësuar të zakonshme dhe hdr files. — U hoq atx files. - Të diferencuar files për Intel Quartus Prime Standard Edition dhe Intel Quartus Prime Pro Edition. • Përditësoi seksionin Generating the Design për të shtuar pajisjen e përdorur si 10AX115S2F4I1SG. • Redaktoi shpejtësinë e të dhënave të marrësit për frekuencën e orës TMDS 50-100 MHz në 2550-5000 Mbps. • Përditësoi informacionin e lidhjes RX-TX që mund të lëshoni butonin user_pb[2] për të çaktivizuar filtrimin e jashtëm. • Përditësuar diagramin e rrjedhës së softuerit Nios II që përfshin kontrollet për masterin I2C dhe burimin HDMI. • U shtua informacion rreth Dizajni p.shample Parametrat GUI. • U shtuan parametrat e dizajnit HDMI RX dhe TX Top. • U shtuan këto sinjale HDMI RX dhe TX të nivelit të lartë: — mgmt_clk - rivendos — i2c_clk — hdmi_clk_in — U hoqën këto sinjale HDMI RX dhe TX të nivelit të lartë: • version • i2c_clk
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
			• U shtua një shënim që cilësimi analog i transmetuesit është testuar për Intel Arria 10 FPGA Development Kit dhe kartën Bitec HDMI 2.0 Daughter. Ju mund të modifikoni cilësimin analog për bordin tuaj. • U shtua një lidhje për zgjidhjen për të shmangur nervozizmin e kaskadimit të PLL ose shtigjeve të orës jo të dedikuara për orën referencë Intel Arria 10 PLL. • U shtua një shënim që nuk mund të përdorni një pin marrës RX si një refclk CDR për HDMI RX ose si një refclk TX PLL për HDMI TX. • U shtua një shënim se si të shtohet kufizimi set_max_skew për dizajnet që përdorin lidhjen TX PMA dhe PCS.
2017.05.08	17.0	17.0	• Riemërtuar si Intel. • Ndryshuar numrin e pjesës. • Përditësuar strukturën e drejtorisë: — U shtua hdr files. — Ndryshuar qsys_vip_passthrough.qsys në nios.qsys. — Shtuar fileështë caktuar për Intel Quartus Prime Pro Edition. • Informacioni i përditësuar që blloku RX-TX Link kryen gjithashtu filtrim të jashtëm në Infoframën e Diapazonit të Lartë Dinamik (HDR) nga të dhënat ndihmëse HDMI RX dhe fut një ishampLeni Infoframe HDR në të dhënat ndihmëse të HDMI TX përmes multiplekserit Avalon ST. • Shtoi një shënim për përshkrimin e Transceiver Native PHY që për të përmbushur kërkesën e animit ndërkanal të HDMI TX, duhet të vendosni opsionin e modalitetit të lidhjes së kanalit TX në redaktuesin e parametrave Arria 10 Transceiver Native PHY në Lidhja PMA dhe PCS. • Përshkrim i përditësuar për OS dhe sinjalet matëse. • Modifikoi mbivendosjetampfaktori ling për shpejtësi të ndryshme të të dhënave të transmetuesit në çdo interval të frekuencës së orës TMDS për të mbështetur skemën e orës direkte TX FPLL. • Ndryshoi skemën e kalimit të kaskadës TX IOPLL në TX FPLL në skemën direkte TX FPLL. • U shtuan sinjalet e rikonfigurimit TX PMA. • U modifikuan mbi USER_LED[7]ampstatusi ling. 1 tregon oversampled (shkalla e të dhënave < 1,000 Mbps në pajisjen Arria 10). • Dizajni i përditësuar HDMI Examptabela e Simulatorëve të mbështetur. VHDL nuk mbështetet për NCSim. • U shtua lidhje me versionin e arkivuar të Arria 10 HDMI IP Core Design ExampLe Udhëzuesi i Përdoruesit.
2016.10.31	16.1	16.1	Lëshimi fillestar.

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

Versioni Online
Dërgo koment
ID: 683156
Versioni: 2022.12.27

Dokumentet / Burimet

Intel HDMI Arria 10 FPGA IP Design Example [pdfUdhëzuesi i përdoruesit HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

Referencat

• Manuali i Përdoruesit