HDMI Arria 10 FPGA IP ڊيزائن Example
استعمال ڪندڙ ھدايتHDMI Intel® Arria 10 FPGA IP
ڊيزائن Exampلي يوزر گائيڊ
Intel®Quartus® لاءِ اپڊيٽ ڪيو ويو
پرائم ڊيزائن سوٽ: 22.4
IP ورزن: 19.7.1

HDMI Intel® FPGA IP ڊيزائن ExampLe Quick Start Guide for Intel® Arria® 10 ڊوائيسز

HDMI Intel® 10 ڊيوائسز هڪ سموليٽنگ ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن جي خاصيت آهي جيڪا تاليف ۽ هارڊويئر ٽيسٽنگ کي سپورٽ ڪري ٿي.
FPGA IP ڊيزائن اڳوڻيampLe Intel Arria® لاءِ
HDMI Intel FPGA IP پيش ڪري ٿو ھيٺ ڏنل ڊيزائن اڳوڻيamples:

• HDMI 2.1 RX-TX ريٽرانسمٽ ڊيزائن سان مقرر ڪيل شرح لنڪ (FRL) موڊ فعال
• HDMI 2.0 RX-TX retransmit ڊيزائن سان FRL موڊ غير فعال
• HDCP مٿان HDMI 2.0 ڊيزائن

نوٽ: HDCP خصوصيت Intel® Quartus Prime Pro Edition سافٽ ويئر ۾ شامل نه آهي.
HDCP فيچر تائين رسائي حاصل ڪرڻ لاءِ، Intel تي رابطو ڪريو https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
جڏهن توهان هڪ ڊزائن ٺاهي رهيا آهيو example، پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileهارڊويئر ۾ ڊيزائن کي تخليق ڪرڻ، مرتب ڪرڻ ۽ جانچڻ لاءِ ضروري آهي.
شڪل 1. ترقي جا مرحلالاڳاپيل معلومات
HDMI Intel FPGA IP يوزر گائيڊ
1.1. ڊيزائن ٺاهڻ
استعمال ڪريو HDMI Intel FPGA IP پيٽرولر ايڊيٽر Intel Quartus Prime سافٽ ويئر ۾ ڊزائين تيار ڪرڻ لاءِamples. Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ مصنوعات يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.
شروع ڪرڻ سان نيوس® II EDS Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 19.2 ۽ Intel Quartus Prime Standard Edition سافٽ ويئر ورزن 19.1 ۾، Intel ان کي Windows* ورزن ۾ Cygwin جزو کي ختم ڪري ڇڏيو آهي Nios II EDS، ان جي جاءِ تي Windows* Subsystem for Linux (WSL). جيڪڏهن توهان هڪ Windows* استعمال ڪندڙ آهيو، توهان کي پنهنجي ڊيزائن ٺاهڻ کان پهريان WSL انسٽال ڪرڻ جي ضرورت آهي exampلي.
شڪل 2. ڊيزائن فلو پيدا ڪرڻ

1. Intel Arria 10 ڊيوائس فيملي کي ھدف ڪندي ھڪ پروجيڪٽ ٺاھيو ۽ مطلوب ڊيوائس چونڊيو.
2. IP Catalog ۾، ڳوليو ۽ ڊبل ڪلڪ ڪريو انٽرفيس پروٽوڪول ➤ آڊيو ۽ وڊيو ➤ HDMI Intel FPGA IP. نئين IP ويريئنٽ يا نئين IP تبديلي ونڊو ظاهر ٿئي ٿي.
3. توهان جي ڪسٽم IP تبديلين لاء هڪ اعلي سطحي نالو بيان ڪريو. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip يا .qsys.
4. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
5. IP ٽيب تي، TX ۽ RX ٻنهي لاء گهربل پيٽرولر ترتيب ڏيو.
6. HDMI 2.1 ڊيزائن ٺاهڻ لاءِ سپورٽ FRL پيٽرولر کي آن ڪريوampFRL موڊ ۾. ان کي بند ڪريو HDMI 2.0 ڊيزائن ٺاهڻ لاءِ اڳampلي بغير FRL.
7. ڊيزائن تي Example ٽيب، منتخب ڪريو Arria 10 HDMI RX-TX Retransmit.
8. ٽيسٽ بينچ پيدا ڪرڻ لاءِ سموليشن کي چونڊيو، ۽ هارڊويئر ڊزائين تيار ڪرڻ لاءِ Synthesis چونڊيوampتوهان کي انهن اختيارن مان گهٽ ۾ گهٽ هڪ چونڊڻ گهرجي ڊزائين ٺاهڻ لاءِample fileايس. جيڪڏهن توهان ٻنهي کي چونڊيو، نسل جو وقت ڊگهو آهي.
9. پيدا ڪرڻ لاءِ File فارميٽ، چونڊيو Verilog يا VHDL.
10. ٽارگيٽ ڊولپمينٽ کٽ لاءِ، چونڊيو Intel Arria 10 GX FPGA ڊولپمينٽ کٽ. جيڪڏهن توهان هڪ ڊولپمينٽ کٽ چونڊيندا آهيو، ته پوءِ ٽارگيٽ ڊيوائس (مرحلي 4 ۾ منتخب ٿيل) ٽارگيٽ بورڊ تي ڊيوائس سان ملائڻ لاءِ تبديل ٿي ويندي آهي. Intel Arria 10 GX FPGA ڊولپمينٽ کٽ لاءِ، ڊفالٽ ڊيوائس 10AX115S2F4I1SG آهي.
11. ڪلڪ Generate Exampلي ڊيزائن.

لاڳاپيل معلومات
ونڊوز * او ايس تي لينڪس * (WSL) لاءِ ونڊوز * سب سسٽم ڪيئن انسٽال ڪجي؟
1.2. ٺاھ جوڙ ڪرڻ
HDMI ٽيسٽ بينچ هڪ سيريل لوپ بيڪ ڊيزائن کي TX مثال کان هڪ RX مثال ڏانهن نقل ڪري ٿو. اندروني وڊيو نموني جنريٽر، آڊيو ايسampلي جنريٽر، سائڊ بينڊ ڊيٽا جنريٽر، ۽ معاون ڊيٽا جنريٽر ماڊلز ڊرائيو ڪري ٿو HDMI TX مثال ۽ TX مثال مان سيريل آئوٽ ٽيسٽ بينچ ۾ RX مثال سان ڳنڍي ٿو.
شڪل 3. ڊيزائن سموليشن فلو

1. مطلوب سموليشن فولڊر ڏانھن وڃو.
2. پنھنجي پسند جي سپورٽ ٿيل سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. اسڪرپٽ گڏ ڪري ٿو ۽ ٽيسٽ بينچ کي سمائيٽر ۾ هلائي ٿو.
3. نتيجن جو تجزيو ڪريو.

ٽيبل 1. سموليشن کي هلائڻ لاءِ قدم

سمائيٽر	ڪم ڪندڙ ڊاريڪٽري	هدايتون
رويرا-پرو*	/simulation/aldec	ڪمانڊ لائن ۾، ٽائپ ڪريو
		vsim -c -do aldec.do
ماڊل سم*	/ تخليق / مرشد	ڪمانڊ لائن ۾، ٽائپ ڪريو
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	ڪمانڊ لائن ۾، ٽائپ ڪريو
		ذريعو vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	ڪمانڊ لائن ۾، ٽائپ ڪريو
		ذريعو vcsmx_sim.sh
Xcelium * متوازي	/simulation/xcelium	ڪمانڊ لائن ۾، ٽائپ ڪريو
		ذريعو xcelium_sim.sh

هڪ ڪامياب تخليق هيٺ ڏنل پيغام سان ختم ٿئي ٿو:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# بي پي پي = 0
# AUDIO_FREQUENCY (kHz) = 48
# آڊيو_چينل = 8
# تخليق پاس
1.3. ڊيزائن کي گڏ ڪرڻ ۽ جانچ ڪرڻ

هارڊويئر تي هڪ مظاهري ٽيسٽ مرتب ڪرڻ ۽ هلائڻ لاءِ exampلي ڊيزائن، انهن قدمن تي عمل ڪريو:

1. هارڊويئر کي يقيني بڻايوampلي ڊيزائن جي نسل مڪمل آهي.
2. Intel Quartus Prime سافٽ ويئر لانچ ڪريو ۽ .qpf کوليو file.
   • HDMI 2.1 ڊيزائن example سان سپورٽ FRL فعال: پروجيڪٽ ڊاريڪٽري/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 ڊيزائن example سان سپورٽ FRL غير فعال: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. ڪلڪ ڪريو پروسيسنگ ➤ گڏ ڪرڻ شروع ڪريو.
4. ڪامياب تاليف کان پوء، هڪ .sof file quartus/output_ ۾ پيدا ڪيو ويندوfiles ڊاريڪٽري.
5. آن بورڊ FMC پورٽ B (J2) سان ڳنڍيو:
   • HDMI 2.1 ڊيزائن example سان سپورٽ FRL فعال: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   نوٽ: توھان پنھنجي Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني کي منتخب ڪري سگھو ٿا. ڊيزائن جي تحت Example tab، سيٽ ڪريو HDMI Daughter Card Revision to يا ته Revision 9، Revision or No ڌيءَ ڪارڊ. ڊفالٽ قيمت نظر ثاني 9 آهي.
   • HDMI 2.0 ڊيزائن example with support FRL معذور: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Bitec FMC ڌيءَ ڪارڊ جي TX (P1) کي ٻاهرين وڊيو ذريعن سان ڳنڍيو.
7. Bitec FMC ڌيءَ ڪارڊ جي RX (P2) کي ٻاهرين وڊيو سنڪ يا وڊيو اينالائزر سان ڳنڍيو.
8. پڪ ڪريو ته ڊولپمينٽ بورڊ تي سڀئي سوئچ ڊفالٽ پوزيشن ۾ آهن.
9. ٺاهيل .sof استعمال ڪندي ڊولپمينٽ بورڊ تي منتخب ٿيل Intel Arria 10 ڊيوائس کي ترتيب ڏيو file (اوزار ➤ پروگرامر).
10. تجزيه نگار کي ماخذ مان ٺاهيل وڊيو ڏيکارڻ گهرجي.

لاڳاپيل معلومات
Intel Arria 10 FPGA ڊولپمينٽ کٽ يوزر گائيڊ
1.4. HDMI Intel FPGA IP ڊيزائن Exampپيرا ميٽرز
ٽيبل 2.
HDMI Intel FPGA IP ڊيزائن ExampLe Parameters for Intel Arria 10 Devices اهي اختيار موجود آهن صرف Intel Arria 10 ڊوائيسز لاءِ.

پيرا ميٽر	قدر	وصف
دستياب ڊيزائن Example
منتخب ڪريو ڊيزائن	آرريا 10 HDMI RX-TX Retransmit	منتخب ڪريو ڊيزائن exampپيدا ڪيو وڃي.

ڊيزائن Example Files
سمجهاڻي	چالو بند	ھن اختيار کي چالو ڪريو ضروري ٺاھيو fileسموليشن ٽيسٽ بينچ لاءِ.
سنٿاس	چالو بند	ھن اختيار کي چالو ڪريو ضروري ٺاھيو files Intel Quartus Prime تاليف ۽ هارڊويئر مظاهرين لاءِ.

ٺاهيل HDL فارميٽ
پيدا ڪرڻ File فارميٽ	ويريلوگ، وي ايڇ ڊي ايل	تيار ڪيل ڊيزائن جي لاءِ پنھنجو پسنديده HDL فارميٽ چونڊيوample fileمقرر. نوٽ: هي اختيار صرف ٺاهيل مٿين سطح جي IP جي فارميٽ کي طئي ڪري ٿو fileايس. ٻيا سڀ files (مثال طور مثالample testbenches ۽ اعلي سطح fileهارڊويئر جي نمائش لاءِ) ويريلوگ HDL فارميٽ ۾ آهن

ھدف جي ترقي کٽ
بورڊ چونڊيو	ڪا به ڊولپمينٽ کٽ،	ھدف ٿيل ڊيزائن لاءِ بورڊ چونڊيوampلي.
	آرريا 10 GX FPGA ڊولپمينٽ کٽ، ڪسٽم ڊولپمينٽ کٽ	• ڪو به ڊولپمينٽ کٽ: هي اختيار خارج ڪري ٿو سڀني هارڊويئر جا حصا ڊزائن لاءِ example. IP ڪور سڀني پن تفويض کي مجازي پنن تي سيٽ ڪري ٿو. • Arria 10 GX FPGA ڊولپمينٽ کٽ: هي اختيار خودڪار طريقي سان چونڊيندو آهي پروجيڪٽ جي ٽارگيٽ ڊيوائس کي هن ڊولپمينٽ کٽ تي ڊيوائس سان ملائڻ لاءِ. توھان کي استعمال ڪندي ٽارگيٽ ڊوائيس تبديل ڪري سگھو ٿا ٽارگيٽ ڊوائيس تبديل ڪريو پيٽرولر جيڪڏهن توهان جي بورڊ جي نظر ثاني ۾ مختلف ڊوائيس مختلف قسم جي آهي. IP ڪور ترقي کٽ جي مطابق سڀني پن تفويض کي سيٽ ڪري ٿو.
		• ڪسٽم ڊولپمينٽ کٽ: هي اختيار اجازت ڏئي ٿو ڊيزائن جي اڳوڻيampانٽيل FPGA سان ٽئين پارٽي ڊولپمينٽ کٽ تي آزمايو وڃي. توهان کي شايد پن جي اسائنمنٽس کي پنهنجو پاڻ تي سيٽ ڪرڻ جي ضرورت پوندي.

ٽارگيٽ ڊوائيس
ٽارگيٽ ڊوائيس تبديل ڪريو	چالو بند	ھن آپشن کي چالو ڪريو ۽ ڊولپمينٽ کٽ لاءِ ترجيحي ڊيوائس قسم چونڊيو.

HDMI 2.1 ڊيزائن Example (سپورٽ FRL = 1)

HDMI 2.1 ڊيزائن اڳوڻيample FRL موڊ ۾ ڏيکاري ٿو هڪ HDMI مثال متوازي لوپ بيڪ جنهن ۾ چار RX چينلز ۽ چار TX چينلز شامل آهن.
ٽيبل 3. HDMI 2.1 ڊيزائن ExampLe Intel Arria 10 ڊوائيسز لاء

ڊيزائن Example	ڊيٽا جي شرح	چينل موڊ	لوپ بيڪ جو قسم
آرريا 10 HDMI RX-TX Retransmit	• 12 جي بي پي ايس (FRL) • 10 جي بي پي ايس (FRL) • 8Gbps (FRL) • 6 جي بي پي ايس (FRL) • 3 جي بي پي ايس (FRL) • <6 Gbps (TMDS)	سمپلڪس	FIFO بفر سان متوازي

خاصيتون

• ڊيزائن FIFO بفرز کي فوري طور تي HDMI 2.1 سنڪ ۽ ماخذ جي وچ ۾ سڌو HDMI وڊيو اسٽريم پاسٿرو انجام ڏيڻ لاءِ.
• ڊزائين رن ٽائيم دوران FRL موڊ ۽ TMDS موڊ جي وچ ۾ سوئچ ڪرڻ جي قابل آھي.
• ڊيزائن ابتدائي ڊيبگنگ لاءِ LED اسٽيٽس استعمال ڪري ٿيtage.
• ڊيزائن HDMI RX ۽ TX مثالن سان گڏ اچي ٿو.
• ڊيزائن کي RX-TX لنڪ ماڊل ۾ متحرڪ رينج ۽ ماسٽرنگ (HDR) انفارميشن فريم جي داخل ۽ فلٽرنگ کي ظاھر ڪري ٿو.
• ڊيزائن TX سان ڳنڍيل سنڪ ۽ RX سان ڳنڍيل ماخذ جي وچ ۾ FRL جي شرح جي ڳالهه ٻولهه ڪري ٿي. ڊيزائن EDID ذريعي خارجي سنڪ کان آن بورڊ RX تائين ڊفالٽ ترتيب ۾ گذري ٿو. Nios II پروسيسر TX سان ڳنڍيل سنڪ جي صلاحيت تي لنڪ جي بنياد تي ڳالهين ڪري ٿو. توھان پڻ ٽگل ڪري سگھو ٿا user_dipsw آن بورڊ سوئچ کي دستي طور تي ڪنٽرول ڪرڻ لاءِ TX ۽ RX FRL صلاحيتن کي.
• ڊزائن ۾ ڪيترائي ڊيبگنگ خاصيتون شامل آھن.
  RX مثال خارجي وڊيو جنريٽر کان هڪ وڊيو ماخذ حاصل ڪري ٿو، ۽ ڊيٽا وري هڪ لوپ بڪ FIFO ذريعي وڃي ٿي ان کان اڳ TX مثال ڏانهن منتقل ڪيو وڃي. ڪارڪردگي جي تصديق ڪرڻ لاءِ توهان کي هڪ خارجي وڊيو تجزيه ڪندڙ، مانيٽر، يا HDMI ڪنيڪشن سان ٽيليويزن کي TX ڪور سان ڳنڍڻ جي ضرورت آهي.

2.1. HDMI 2.1 RX-TX Retransmit ڊيزائن بلاڪ ڊاگرام
HDMI RX-TX retransmit design example ڏيکاري ٿو متوازي لوپ بيڪ تي Simplex چينل موڊ HDMI 2.1 لاءِ سپورٽ FRL فعال سان.
شڪل 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. RX-Only يا TX-Only ڊيزائن ٺاهڻns
ترقي يافته استعمال ڪندڙن لاءِ، توھان استعمال ڪري سگھوٿا HDMI 2.1 ڊيزائن ٺاهڻ لاءِ TX- يا RX-صرف ڊيزائن.
شڪل 5. صرف RX-Only يا TX-Only ڊيزائن لاءِ گهربل اجزاءRX- يا TX-صرف اجزاء استعمال ڪرڻ لاء، ڊزائن مان غير لاڳاپيل بلاڪ کي هٽايو.
ٽيبل 4. RX-صرف ۽ TX-صرف ڊيزائن جي گهرج

استعمال ڪندڙ جي گهرج	بچاءُ	هٽايو	شامل ڪريو
HDMI RX صرف	RX مٿي	• TX مٿي • RX-TX لنڪ • CPU سبسسٽم • Transceiver Arbiter	-
HDMI TX صرف	• TX مٿي • CPU ذيلي سسٽم	• RX مٿي • RX-TX لنڪ • ٽرانسيور آربيٽر	وڊيو پيٽرن جنريٽر (ڪسٽم ماڊل يا وڊيو ۽ تصويري پروسيسنگ (VIP) سوٽ مان ٺاهيل)

RTL تبديلين کان علاوه، توهان کي به ترميم ڪرڻ جي ضرورت آهي main.c اسڪرپٽ.
• HDMI TX-صرف ڊزائينز لاءِ، ھيٺين لائينن کي هٽائي HDMI RX لاڪ اسٽيٽس جي انتظار کي ٻيڻو ڪريو ۽ ان سان تبديل ڪريو
tx_xcvr_reconfig(tx_frl_rate)؛
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE، PIO_RX_LOCKED_OFFSET،
PIO_RX_LOCKED_WIDTH)؛
جڏهن ته (rx_hdmi_lock == 0) {
جيڪڏھن (check_hpd_isr()) { وقفو؛ }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE، PIO_VID_LOCKED_OFFSET،
PIO_VID_LOCKED_WIDTH)؛
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE، PIO_RX_LOCKED_OFFSET،
PIO_RX_LOCKED_WIDTH)؛
// rx بند ٿيڻ کان پوءِ ٻيهر ترتيب ڏيو Tx
جيڪڏهن (rx_hdmi_lock == 1) {
جيڪڏھن (READ_PIO(PIO_IN0_BASE، PIO_LOOPBACK_MODE_OFFSET،
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE، PIO_RX_FRL_RATE_OFFSET،
PIO_RX_FRL_RATE_WIDTH)؛
tx_xcvr_reconfig(rx_frl_rate)؛
} ٻيو {
tx_xcvr_reconfig(tx_frl_rate)؛
}}}
• HDMI RX-صرف ڊزائينز لاءِ، main.c اسڪرپٽ ۾ صرف ھيٺيون لائينون رکو:
REDRIVER_INIT()؛
hdmi_rx_init ()؛
2.3. هارڊويئر ۽ سافٽ ويئر گهرجون
Intel استعمال ڪري ٿو ھيٺ ڏنل هارڊويئر ۽ سافٽ ويئر ڊيزائن کي جانچڻ لاءِampلي.
هارڊويئر

• Intel Arria 10 GX FPGA ڊولپمينٽ کٽ
• HDMI 2.1 ماخذ (Quantum Data 980 48G Generator)
• HDMI 2.1 سنڪ (Quantum Data 980 48G Analyzer)
• Bitec HDMI FMC 2.1 ڌيئر ڪارڊ (نظرثاني 9)
• HDMI 2.1 ڪيٽيگري 3 ڪيبل (Belkin 48Gbps HDMI 2.1 ڪيبل سان آزمايل)

سافٽ ويئر

• Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 20.1

2.4. ڊاريڪٽري جي جوڙجڪ
ڊائريڪٽرن تي مشتمل آهي ٺاهيل files لاءِ HDMI Intel FPGA IP ڊيزائن exampلي.
شڪل 6. ڊاريڪٽري جو ڍانچو ڊيزائن لاءِ Exampleجدول 5. ٺاهيل RTL Files

فولڊر	Files/ذيلي فولڊر
عام	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
جي ايڪس بي	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
ٻيهر ترتيب ڏيڻ	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
ايس ڊي سي	a10_hdmi2.sdc
	jtag.sdc

جدول 6. ٺاهيل سموليشن Files
ڏانهن رجوع ڪريو تخليق ٽيسٽ بينچ وڌيڪ معلومات لاء سيڪشن

فولڊر	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
تال	/cds.lib
	/hdl.var
مرشد	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
عام	/ماڊلسم_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

ٽيبل 7. ٺاهيل سافٽ ويئر Files

فولڊر	Files
tx_control_src نوٽ: tx_control فولڊر ۾ انهن جا نقل پڻ شامل آهن files.	عالمي ايڇ
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	مکيه.c
	pio_read_write.c
	pio_read_write.h

2.5. ڊيزائن اجزاء
HDMI Intel FPGA IP ڊيزائن اڳوڻيample تي مشتمل آهي عام مٿين سطحي اجزاء ۽ HDMI TX ۽ RX مٿين حصن تي مشتمل آهي.
2.5.1. HDMI TX اجزاء
HDMI TX مٿين حصن ۾ شامل آھن TX ڪور مٿين سطحي اجزاء، ۽ IOPLL، ٽرانسيور PHY ري سيٽ ڪنٽرولر، ٽرانسيور اصلي PHY، TX PLL، TX ريڪنفيگريشن مئنيجمينٽ، ۽ آئوٽ بفر بلاڪ.
شڪل 7. HDMI TX مٿين اجزاءٽيبل 8. HDMI TX مٿين اجزاء

ماڊل	وصف
HDMI TX ڪور	IP مٿين سطح کان وڊيو ڊيٽا وصول ڪري ٿو ۽ معاون ڊيٽا انڪوڊنگ، آڊيو ڊيٽا انڪوڊنگ، وڊيو ڊيٽا انڪوڊنگ، اسڪرامبلنگ، TMDS انڪوڊنگ يا پيڪيٽائيزيشن انجام ڏئي ٿو.
IOPLL	IOPLL (iopll_frl) TX ڪور لاءِ FRL ڪلاڪ ٺاهي ٿو. ھي حوالو گھڙي TX FPLL ٻاھرين گھڙي وصول ڪري ٿي. FRL گھڙي جي تعدد = ڊيٽا جي شرح في لين x 4 / (FRL اکرن في ڪلاڪ x 18)
ٽرانسيور PHY ري سيٽ ڪنٽرولر	ٽرانسيور PHY ري سيٽ ڪنٽرولر TX ٽرانسيورس جي قابل اعتماد شروعات کي يقيني بڻائي ٿو. هن ڪنٽرولر جي ري سيٽ ان پٽ کي مٿين سطح کان شروع ڪيو ويو آهي، ۽ اهو ساڳيو اينالاگ ۽ ڊجيٽل ري سيٽ سگنل ٺاهي ٿو ٽرانسيور اصلي PHY بلاڪ کي بلاڪ جي اندر ري سيٽ ترتيب جي مطابق. هن بلاڪ مان tx_ready آئوٽ پٽ سگنل پڻ ڪم ڪري ٿو ري سيٽ سگنل جي طور تي HDMI Intel FPGA IP ڏانهن اشارو ڪرڻ لاءِ ته ٽرانسيور مٿي ۽ هلندڙ آهي، ۽ ڪور مان ڊيٽا حاصل ڪرڻ لاءِ تيار آهي.
ٽرانسيور اصلي PHY	هارڊ ٽرانسيور بلاڪ جيڪو HDMI TX ڪور مان متوازي ڊيٽا وصول ڪري ٿو ۽ ان کي منتقل ڪرڻ کان ڊيٽا کي سيريل ڪري ٿو. نوٽ: HDMI TX انٽر چينل اسڪيو گهرج کي پورو ڪرڻ لاءِ، Intel Arria 10 Transceiver Native PHY پيٽرول ايڊيٽر ۾ TX چينل بانڊنگ موڊ آپشن سيٽ ڪريو. PMA ۽ PCS تعلقات. توهان کي پڻ شامل ڪرڻ جي ضرورت آهي وڌ ۾ وڌ اسڪيو (set_max_skew) رڪاوٽ جي ضرورت کي ڊجيٽل ري سيٽ سگنل ۾ ٽرانسيور ري سيٽ ڪنٽرولر (tx_digitalreset) کان جيئن سفارش ڪئي وئي Intel Arria 10 Transceiver PHY يوزر گائيڊ.
TX PLL	ٽرانسميٽر PLL بلاڪ سيريل فاسٽ ڪلاڪ کي فراهم ڪري ٿو ٽرانسيور اصلي PHY بلاڪ کي. هن لاءِ HDMI Intel FPGA IP ڊيزائن example، fPLL استعمال ڪيو ويندو آهي TX PLL طور. TX PLL وٽ ٻه حوالا ڪلاڪ آھن. • ريفرنس ڪلاڪ 0 TMDS موڊ لاءِ پروگراميبل اوسيليٽر (TMDS گھڙي جي تعدد سان) سان ڳنڍيل آھي. هن ڊزائن ۾ اڳوڻيample، RX TMDS گھڙي TMDS موڊ لاءِ ريفرنس ڪلاڪ 0 سان ڳنڍڻ لاءِ استعمال ٿئي ٿي. Intel توهان کي TMDS ڪلاڪ فريڪوئنسي سان پروگرام لائق اوسليٽر استعمال ڪرڻ جي صلاح ڏئي ٿو ريفرنس ڪلاڪ 0 لاءِ. • ريفرنس ڪلاڪ 1 FRL موڊ لاءِ مقرر ٿيل 100 MHz ڪلاڪ سان ڳنڍيل آهي.
TX Reconfiguration Management	• TMDS موڊ ۾، TX ريڪنفيگريشن مئنيجمينٽ بلاڪ مخصوص وڊيو جي TMDS ڪلاڪ فريڪوئنسي جي مطابق مختلف آئوٽ ڪلاڪ فريڪوئنسي لاءِ TX PLL کي ٻيهر ترتيب ڏئي ٿو. • FRL موڊ ۾، TX ريڪنفيگريشن مئنيجمينٽ بلاڪ 3x6 SCDC رجسٽر ۾ FRL_Rate فيلڊ جي مطابق 8 Gbps، 10 Gbps، 12 Gbps، 0 Gbps ۽ 31 Gbps لاءِ سيريل فاسٽ ڪلاڪ جي فراهمي لاءِ TX PLL کي ٻيهر ترتيب ڏئي ٿو. • TX ريڪنفيگريشن مئنيجمينٽ بلاڪ TMDS موڊ لاءِ ريفرنس ڪلاڪ 0 ۽ FRL موڊ لاءِ ريفرنس ڪلاڪ 1 جي وچ ۾ TX PLL ريفرنس ڪلاڪ کي مٽائي ٿو.
آئوٽ بفر	هي بفر HDMI DDC ۽ ريڊريور اجزاء جي I2C انٽرفيس سان رابطو ڪرڻ لاءِ انٽرفيس طور ڪم ڪري ٿو.

ٽيبل 9. ٽرانسيور ڊيٽا جي شرح ۽ اوورampling فيڪٽر هر گھڙي فريڪئنسي رينج

موڊ	ڊيٽا جي شرح	اوورampلير 1 (2x اوورampلي)	اوورampلير 2 (4x اوورampلي)	اوورample فڪر	اوورampليڊ ڊيٽا جي شرح (Mbps)
TMDS	250-1000	On	On	8	2000-8000
TMDS	1000-6000	On	بند	2	2000-12000
FRL	3000	بند	بند	1	3000
FRL	6000	بند	بند	1	6000

FRL	8000	بند	بند	1	8000
FRL	10000	بند	بند	1	10000
FRL	12000	بند	بند	1	12000

شڪل 8. TX Reconfiguration Sequence Flow2.5.2. HDMI RX اجزاء
HDMI RX مٿين حصن ۾ شامل آھن RX ڪور مٿاھين سطح جا حصا، اختياري I²C غلام ۽ EDID RAM، IOPLL، ٽرانسيور PHY ري سيٽ ڪنٽرولر، RX اصلي PHY، ۽ RX ريڪنفيگريشن مئنيجمينٽ بلاڪ.
شڪل 9. HDMI RX مٿين اجزاءٽيبل 10. HDMI RX مٿين اجزاء

ماڊل	وصف
HDMI RX ڪور	IP Transceiver Native PHY کان سيريل ڊيٽا حاصل ڪري ٿو ۽ ڊيٽا جي ترتيب، چينل ڊيسڪ، TMDS ڊيڪوڊنگ، معاون ڊيٽا ڊيڪوڊنگ، وڊيو ڊيٽا ڊيڪوڊنگ، آڊيو ڊيٽا ڊيڪوڊنگ، ۽ ڊيسڪمبلنگ انجام ڏئي ٿو.
I2C غلام	I2C انٽرفيس آهي جيڪو سنڪ ڊسپلي ڊيٽا چينل (DDC) ۽ اسٽيٽس اينڊ ڊيٽا چينل (SCDC) لاءِ استعمال ڪيو ويندو آهي. HDMI ماخذ ڊي ڊي سي کي استعمال ڪري ٿو سنڪ جي صلاحيتن ۽ خاصيتن کي طئي ڪرڻ لاءِ پڙهڻ سان بهتر ٿيل توسيع ٿيل ڊسپلي شناختي ڊيٽا (E-EDID) ڊيٽا جي جوڙجڪ. E-EDID لاءِ 8-bit I2C غلام ايڊريس 0xA0 ۽ 0xA1 آهن. LSB اشارو ڪري ٿو رسائي جي قسم: 1 پڙهڻ لاءِ ۽ 0 لکڻ لاءِ. جڏهن هڪ HPD واقعو ٿئي ٿو، I2C غلام آن-چپ مان پڙهڻ سان E-EDID ڊيٽا کي جواب ڏئي ٿو I2C غلام صرف ڪنٽرولر پڻ SCDC کي سپورٽ ڪري ٿو HDMI 2.0 ۽ 2.1 لاءِ SCDC لاءِ 9-bit I2C غلام ايڊريس 0xA8 ۽ 0xA9 آهن. جڏهن هڪ HPD واقعو ٿئي ٿو، I2C غلام HDMI RX ڪور جي SCDC انٽرفيس تي يا ان کان لکڻ يا پڙهڻ واري ٽرانزيڪشن کي انجام ڏئي ٿو. فڪسڊ ريٽ لنڪ (FRL) لاءِ لنڪ ٽريننگ جو عمل پڻ I2C ذريعي ٿئي ٿو HPD ايونٽ دوران يا جڏهن ماخذ FRL ريٽ رجسٽر تي مختلف FRL ريٽ لکي ٿو (SCDC 0x31 bit [3:0])، لنڪ ٽريننگ جو عمل شروع ٿئي ٿو. نوٽ: هي I2C غلام صرف ڪنٽرولر SCDC لاءِ گهربل ناهي جيڪڏهن HDMI 2.0 يا HDMI 2.1 جو ارادو ناهي

EDID رام

ڊيزائن RAM 1-Port IP استعمال ڪندي EDID معلومات محفوظ ڪري ٿي. هڪ معياري ٻه تار (گھڙي ۽ ڊيٽا) سيريل بس پروٽوڪول (I2C غلام صرف ڪنٽرولر) CEA-861-D مطابق E-EDID ڊيٽا جي جوڙجڪ کي منتقل ڪري ٿو. هي EDID رام E-EDID معلومات کي محفوظ ڪري ٿو. •جڏهن TMDS موڊ ۾، ڊيزائن کي سپورٽ ڪري ٿو EDID پاسٿرو TX کان RX تائين. EDID پاسٿرو دوران، جڏهن TX ٻاهرين سنڪ سان ڳنڍيل آهي، Nios II پروسيسر EDID کي خارجي سنڪ مان پڙهي ٿو ۽ EDID رام ڏانهن لکي ٿو. • جڏهن FRL موڊ ۾، Nios II پروسيسر گلوبل.h اسڪرپٽ ۾ HDMI_RX_MAX_FRL_RATE پيٽرولر جي بنياد تي هر لنڪ جي شرح لاءِ اڳ ۾ ترتيب ڏنل EDID لکي ٿو. هيٺيون HDMI_RX_MAX_FRL_RATE ان پٽ استعمال ڪريو سپورٽ ٿيل FRL جي شرح لاءِ: • 1: 3G 3 لين • 2: 6G 3 لين •3: 6G 4 لين • 4: 8G 4 لين •5: 10G 4 لين (ڊفالٽ) •6: 12G 4 لين

IOPLL

HDMI RX استعمال ڪري ٿو ٻه IOPLLs. • پهريون IOPLL (pll_tmds) RX CDR ريفرنس ڪلاڪ ٺاهي ٿو. هي IOPLL صرف TMDS موڊ ۾ استعمال ٿيندو آهي. هن IOPLL جو حوالو ڪلاڪ TMDS ڪلاڪ وصول ڪري ٿو. TMDS موڊ هن IOPLL کي استعمال ڪري ٿو ڇاڪاڻ ته CDR 50 MHz کان هيٺ ريفرنس ڪلون حاصل نٿو ڪري سگهي ۽ TMDS گھڙي جي تعدد جي حد 25 MHz کان 340 MHz تائين آهي. هي IOPLL گھڙي جي فريڪوئنسي مهيا ڪري ٿي جيڪا 5 MHz کان 25 MHz جي وچ ۾ فريڪوئنسي رينج لاءِ ان پٽ ريفرنس ڪلاڪ جو 50 ڀيرا آهي ۽ 50 MHz کان 340 MHz جي وچ ۾ فريڪوئنسي رينج لاءِ ان پٽ ريفرنس ڪلاڪ جي برابر ڪلاڪ جي فريڪوئنسي فراهم ڪري ٿي. • ٻيو IOPLL (iopll_frl) RX ڪور لاءِ FRL ڪلاڪ ٺاهي ٿو. ھي حوالو گھڙي وصول ڪري ٿي CDR وصولي گھڙي. FRL گھڙي جي تعدد = ڊيٽا جي شرح في لين x 4 / (FRL اکرن في ڪلاڪ x 18)

ٽرانسيور PHY ري سيٽ ڪنٽرولر	ٽرانسيور PHY ري سيٽ ڪنٽرولر RX ٽرانسيور جي قابل اعتماد شروعات کي يقيني بڻائي ٿو. هن ڪنٽرولر جي ري سيٽ ان پٽ کي RX ريڪنفيگريشن ذريعي شروع ڪيو ويو آهي، ۽ اهو ساڳيو اينالاگ ۽ ڊجيٽل ري سيٽ سگنل پيدا ڪري ٿو ٽرانسيور اصلي PHY بلاڪ کي بلاڪ جي اندر ري سيٽ ترتيب جي مطابق.
RX اصلي PHY	هارڊ ٽرانسيور بلاڪ جيڪو سيريل ڊيٽا حاصل ڪري ٿو ٻاهرين وڊيو ذريعن کان. اهو ڊيٽا کي HDMI RX ڪور ڏانهن منتقل ڪرڻ کان اڳ متوازي ڊيٽا کي سيريل ڊيٽا کي ختم ڪري ٿو. هي بلاڪ FRL موڊ لاءِ وڌايل پي سي ايس تي هلندو آهي. RX CDR وٽ ٻه حوالا ڪلاڪ آهن. • حوالو گھڙي 0 IOPLL TMDS (pll_tmds) جي ٻاھرين گھڙي سان ڳنڍيل آھي، جيڪا TMDS گھڙي مان نڪتل آھي. • حوالو گھڙي 1 ھڪڙي مقرر ٿيل 100 MHz گھڙي سان ڳنڍيل آھي. TMDS موڊ ۾، RX CDR کي ريفرنس ڪلاڪ 0 چونڊڻ لاءِ ٻيهر ترتيب ڏنو ويو آھي، ۽ FRL موڊ ۾، RX CDR ريفرنس ڪلاڪ 1 کي چونڊڻ لاءِ وري ترتيب ڏنو ويو آھي.
RX Reconfiguration Management	TMDS موڊ ۾، RX ريڪنفيگريشن مئنيجمينٽ بلاڪ 250 Mbps کان 6,000 Mbps جي حد تائين ڪنهن به صوابديدي لنڪ جي شرحن تي هلائڻ لاءِ RX ٽرانسيور کي هلائڻ لاءِ HDMI PLL سان ريٽ ڳولڻ واري سرڪٽي کي لاڳو ڪري ٿو. FRL موڊ ۾، RX ريڪنفيگريشن مئنيجمينٽ بلاڪ 3 Gbps، 6 Gbps، 8 Gbps، 10 Gbps، يا 12 Gbps تي هلائڻ لاءِ RX ٽرانسيور کي ٻيهر ترتيب ڏئي ٿو SCDC_FRL_RATE رجسٽر فيلڊ ۾ FRL جي شرح جي لحاظ سان (0x31[3:0]). RX ريڪنفيگريشن مئنيجمينٽ بلاڪ معياري PCS/RX جي وچ ۾ سوئچ ڪري ٿو TMDS موڊ لاءِ ۽ وڌايل PCS FRL موڊ لاءِ. حوالو ڏيو شڪل 10 صفحي 22 تي.

شڪل 10. RX Reconfiguration Sequence Flow
انگ اکر ڏيکاري ٿو گھڻ-ريٽ ريڪنفيگريشن تسلسل جي وهڪري کي ڪنٽرولر جي جڏھن اھو انپٽ ڊيٽا اسٽريم ۽ ريفرنس ڪلاڪ فريڪوئنسي وصول ڪري ٿو، يا جڏھن ٽرانسيور ان لاڪ ٿيل آھي.2.5.3. مٿين سطح جي عام بلاڪ
مٿين سطح جي عام بلاڪن ۾ شامل آهن ٽرانسيور آربيٽر، RX-TX لنڪ اجزاء، ۽ سي پي يو سبسسٽم.
ٽيبل 11. مٿين سطح جي عام بلاڪ

ماڊل

وصف

ٽرانسيور آربيٽر

هي عام فنڪشنل بلاڪ ٽرانسيورسز کي هڪ ئي وقت ٻيهر بحال ڪرڻ کان روڪي ٿو جڏهن ته ساڳئي جسماني چينل اندر RX يا TX ٽرانسيور کي ٻيهر ترتيب ڏيڻ جي ضرورت آهي. هڪ ئي وقت ۾ ريڪليبريشن ايپليڪيشنن تي اثر انداز ٿئي ٿي جتي ساڳئي چينل اندر RX ۽ TX ٽرانسيور آزاد IP لاڳو ڪرڻ لاءِ مقرر ڪيا ويا آهن. هي ٽرانسيور ثالث هڪ ئي فزيڪل چينل ۾ Simplex TX ۽ Simplex RX کي ضم ڪرڻ لاءِ تجويز ڪيل قرارداد جي توسيع آهي. هي ٽرانسيور ثالث Avalon® ميموري ميپ ٿيل RX ۽ TX ريڪنفيگريشن جي درخواستن کي ضم ڪرڻ ۽ ثالث ڪرڻ ۾ پڻ مدد ڪري ٿو هڪ چينل جي اندر simplex RX ۽ TX ٽرانسيور کي ھدف ڪري ٿو جيئن ٽرانسيور جي ريڪنفيگريشن انٽرفيس پورٽ صرف ترتيب سان رسائي سگھجي ٿو. ٽرانسيور آربيٽر ۽ TX/RX Native PHY/PHY ري سيٽ ڪنٽرولر بلاڪ جي وچ ۾ انٽرفيس ڪنيڪشن هن ڊيزائن ۾ اڳوڻيample هڪ عام موڊ ڏيکاري ٿو جيڪو ڪنهن به IP ميلاپ لاءِ لاڳو ٿئي ٿو ٽرانسيور آربيٽر استعمال ڪندي. ٽرانسيور ثالث جي ضرورت نه آهي جڏهن صرف يا ته RX يا TX ٽرانسيور هڪ چينل ۾ استعمال ٿئي ٿي. ٽرانسيور ثالث پنهنجي Avalon ميموري ميپ ٿيل ريڪنفيگريشن انٽرفيس ذريعي ٻيهر ترتيب ڏيڻ جي درخواست ڪندڙ کي سڃاڻي ٿو ۽ انهي کي يقيني بڻائي ٿو ته لاڳاپيل tx_reconfig_cal_busy يا rx_reconfig_cal_busy مطابق گيٽ ڪيو ويو آهي. HDMI ايپليڪيشنن لاء، صرف RX ٻيهر ترتيب ڏيڻ شروع ڪري ٿو. ثالث ذريعي Avalon ميموري-ميپ ٿيل ريڪنفيگريشن جي درخواست کي چينل ڪرڻ سان، ثالث سڃاڻي ٿو ته ٻيهر ترتيب ڏيڻ جي درخواست RX مان نڪرندي آهي، جيڪو پوءِ tx_reconfig_cal_busy کي زور ڏيڻ کان روڪي ٿو ۽ rx_reconfig_cal_busy کي زور ڏيڻ جي اجازت ڏئي ٿو. گيٽنگ TX ٽرانسيور کي غير ارادي طور تي ڪئليبريشن موڊ ۾ منتقل ٿيڻ کان روڪي ٿي. نوٽ: ڇو ته HDMI صرف RX جي ترتيب جي ضرورت آهي، tx_reconfig_mgmt_* سگنل بند ٿيل آهن. انهي سان گڏ، Avalon ياداشت جي نقشي واري انٽرفيس جي ضرورت نه آهي ثالث ۽ TX Native PHY بلاڪ جي وچ ۾. بلاڪ ڊزائينز ۾ انٽرفيس تي لڳايو ويو آهي exampعام ٽرانسيور آربيٽر ڪنيڪشن جو مظاهرو ڪرڻ لاءِ TX/RX اصلي PHY/PHY ري سيٽ ڪنٽرولر

RX-TX لنڪ

• ويڊيو ڊيٽا آئوٽ پٽ ۽ هم وقت سازي سگنلز HDMI RX ڪور لوپ مان هڪ DCFIFO ذريعي RX ۽ TX وڊيو ڪلاڪ ڊومينز ۾. • HDMI TX ڪور جو معاون ڊيٽا بندرگاهه معاون ڊيٽا کي ڪنٽرول ڪري ٿو جيڪو DCFIFO ذريعي پٺتي پيل دٻاء ذريعي وهندو آهي. پسمانده دٻاء يقيني بڻائي ٿي ته معاون ڊيٽا پورٽ تي ڪو به نامڪمل معاون پيڪيٽ نه آهي. • هي بلاڪ خارجي فلٽرنگ پڻ انجام ڏئي ٿو: - HDMI TX ڪور معاون ڊيٽا بندرگاهن ڏانهن منتقل ڪرڻ کان پهريان معاون ڊيٽا اسٽريم مان آڊيو ڊيٽا ۽ آڊيو ڪلاڪ جي بحالي واري پيڪيٽ کي فلٽر ڪري ٿو. - HDMI RX معاون ڊيٽا مان هاءِ ڊينامڪ رينج (HDR) انفارميشن فريم کي فلٽر ڪري ٿو ۽ اڳوڻو داخل ڪري ٿوampايڇ ڊي آر انفارميشن فريم کي HDMI TX جي معاون ڊيٽا تائين Avalon اسٽريمنگ ملٽي پلڪسر ذريعي.

سي پي يو سب سسٽم

سي پي يو سب سسٽم ڪم ڪري ٿو SCDC ۽ DDC ڪنٽرولرز، ۽ سورس ريڪنفيگريشن ڪنٽرولر. • ذريعو SCDC ڪنٽرولر I2C ماسٽر ڪنٽرولر تي مشتمل آهي. I2C ماسٽر ڪنٽرولر SCDC ڊيٽا جي جوڙجڪ کي FPGA ماخذ کان HDMI 2.0 آپريشن لاءِ خارجي سنڪ ڏانهن منتقل ڪري ٿو. مثال طورample، جيڪڏھن ٻاھر نڪرندڙ ڊيٽا جو وهڪرو 6,000 Mbps آھي، Nios II پروسيسر I2C ماسٽر ڪنٽرولر کي حڪم ڏئي ٿو ته TMDS_BIT_CLOCK_RATIO ۽ SCRAMBLER_ENABLE بِٽس کي سنڪ TMDS ڪنفيگريشن رجسٽر کي اپڊيٽ ڪرڻ لاءِ 1. • ساڳيو I2C ماسٽر پڻ HDMI ماخذ ۽ خارجي سنڪ جي وچ ۾ ڊي ڊي سي ڊيٽا ڍانچي (اي-اي ڊي آئي ڊي) کي منتقل ڪري ٿو. • Nios II CPU HDMI ماخذ لاءِ ريڪنفيگريشن ڪنٽرولر طور ڪم ڪري ٿو. سي پي يو RX ريڪنفيگريشن مئنيجمينٽ ماڊل مان وقتي شرح جي ڳولا تي ڀاڙي ٿو اهو طئي ڪرڻ لاءِ ته ڇا TX کي ٻيهر ترتيب ڏيڻ جي ضرورت آهي. Avalon ميموري ميپ ٿيل غلام مترجم Nios II پروسيسر Avalon ميموري-ميپ ٿيل ماسٽر انٽرفيس ۽ Avalon ميموري-ميپ ٿيل غلام انٽرفيس جي وچ ۾ انٽرفيس مهيا ڪري ٿو ٻاهرين طور تي فوري طور تي HDMI ماخذ جي IOPLL ۽ TX Native PHY. • ٻاهرين سنڪ سان I2C ماسٽر انٽرفيس ذريعي لنڪ ٽريننگ انجام ڏيو

2.6. متحرڪ رينج ۽ ماسٽرنگ (HDR) انفارميشن فريم داخل ڪرڻ ۽ فلٽرنگ
HDMI Intel FPGA IP ڊيزائن اڳوڻيample ۾ HDR انفارميشن فريم داخل ڪرڻ جو هڪ مظاهرو شامل آهي RX-TX لوپ بيڪ سسٽم ۾.
HDMI وضاحتي ورزن 2.0b متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم کي HDMI معاون اسٽريم ذريعي منتقل ڪرڻ جي اجازت ڏئي ٿو. مظاهري ۾، معاون پيڪيٽ جنريٽر بلاڪ HDR داخل ڪرڻ جي حمايت ڪري ٿو. توهان کي صرف گهربل HDR InfoFrame پيڪيٽ کي فارميٽ ڪرڻ جي ضرورت آهي جيئن ماڊل جي سگنل لسٽ ٽيبل ۾ بيان ڪيو ويو آهي ۽ HDR انفارميشن فريم جو داخل ٿيڻ هر وڊيو فريم تي هڪ ڀيرو ٿيندي آهي.
هن ۾ اڳوڻيample configuration، مثالن ۾ جتي ايندڙ معاون اسٽريم ۾ اڳ ۾ ئي HDR InfoFrame شامل آهي، اسٽريم ٿيل HDR مواد فلٽر ٿيل آهي. فلٽرنگ تڪراري HDR انفارميشن فريم کي منتقل ٿيڻ کان بچائي ٿو ۽ يقيني بڻائي ٿو ته صرف HDR S ۾ بيان ڪيل قدرampلي ڊيٽا ماڊل استعمال ڪيا ويا آهن.
شڪل 11. RX-TX لنڪ متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم داخل ڪرڻ سان
انگ اکر ڏيکاري ٿو RX-TX لنڪ جو بلاڪ ڊراگرام جنهن ۾ متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم شامل ڪرڻ شامل آهي HDMI TX بنيادي معاون اسٽريم ۾.ٽيبل 12. معاون ڊيٽا داخل ڪرڻ بلاڪ (aux_retransmit) سگنل

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ ڪريو
clk	ان پٽ	1	گھڙي ان پٽ. ھن گھڙي کي وڊيو گھڙي سان ڳنڍڻ گھرجي.
ري سيٽ	ان پٽ	1	ان پٽ ري سيٽ ڪريو.

معاون پيڪيٽ سگنل
tx_aux_data	ٻاھر	72	ملٽي پلڪسر مان TX معاون پيڪيٽ آئوٽ.
tx_aux_valid	ٻاھر	1
tx_aux_ready	ٻاھر	1
tx_aux_sop	ٻاھر	1
tx_aux_eop	ٻاھر	1
rx_aux_data	ان پٽ	72	RX معاون ڊيٽا مليل پلڪسر ۾ داخل ٿيڻ کان اڳ پيڪٽ فلٽر ماڊل ڏانهن منتقل ڪيو ويو.
rx_aux_valid	ان پٽ	1
rx_aux_sop	ان پٽ	1
rx_aux_eop	ان پٽ	1

ڪنٽرول سگنل
hdmi_tx_vsync	ان پٽ	1	HDMI TX وڊيو Vsync. هن سگنل کي لنڪ اسپيڊ ڪلاڪ ڊومين سان هم وقت سازي ڪرڻ گهرجي. بنيادي هن سگنل جي اڀرندڙ ڪنڊ تي معاون اسٽريم ۾ HDR انفارميشن فريم داخل ڪري ٿو.

جدول 13. HDR ڊيٽا ماڊل (altera_hdmi_hdr_infoframe) سگنل

سگنل	ھدايت	ويڪر	وصف
hb0	ٻاھر	8	هيڊر بائيٽ 0 جي متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم: انفارميشن قسم جو ڪوڊ.
hb1	ٻاھر	8	هيڊر بائيٽ 1 جي متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم: انفارميشن فريم ورزن نمبر.
hb2	ٻاھر	8	هيڊر بائيٽ 2 جي متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم: انفارميشن فريم جي ڊگھائي.
pb	ان پٽ	224	متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم جي ڊيٽا بائيٽ.

جدول 14. متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم ڊيٽا بائيٽ بنڊل بٽ فيلڊس

بيٽ فيلڊ	وصف	جامد Metadata ٽائپ 1
7:0	ڊيٽا بائيٽ 1: {5'h0، EOTF[2:0]}
15:8	ڊيٽا بائيٽ 2: {5'h0، Static_Metadata_Descriptor_ID[2:0]}
23:16	ڊيٽا بائيٽ 3: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[0]، LSB
31:24	ڊيٽا بائيٽ 4: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[0]، MSB
39:32	ڊيٽا بائيٽ 5: Static_Metadata_Descriptor	display_primaries_y[0]، LSB
47:40	ڊيٽا بائيٽ 6: Static_Metadata_Descriptor	display_primaries_y[0]، MSB
55:48	ڊيٽا بائيٽ 7: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[1]، LSB
63:56	ڊيٽا بائيٽ 8: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[1]، MSB
71:64	ڊيٽا بائيٽ 9: Static_Metadata_Descriptor	display_primaries_y[1]، LSB
79:72	ڊيٽا بائيٽ 10: Static_Metadata_Descriptor	display_primaries_y[1]، MSB
87:80	ڊيٽا بائيٽ 11: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[2]، LSB
95:88	ڊيٽا بائيٽ 12: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[2]، MSB
103:96	ڊيٽا بائيٽ 13: Static_Metadata_Descriptor	display_primaries_y[2]، LSB
111:104	ڊيٽا بائيٽ 14: Static_Metadata_Descriptor	display_primaries_y[2]، MSB
119:112	ڊيٽا بائيٽ 15: Static_Metadata_Descriptor	white_point_x، LSB
127:120	ڊيٽا بائيٽ 16: Static_Metadata_Descriptor	white_point_x، MSB
135:128	ڊيٽا بائيٽ 17: Static_Metadata_Descriptor	white_point_y، LSB
143:136	ڊيٽا بائيٽ 18: Static_Metadata_Descriptor	white_point_y، MSB
151:144	ڊيٽا بائيٽ 19: Static_Metadata_Descriptor	max_display_mastering_luminance، LSB

159:152	ڊيٽا بائيٽ 20: Static_Metadata_Descriptor	max_display_mastering_luminance، MSB
167:160	ڊيٽا بائيٽ 21: Static_Metadata_Descriptor	min_display_mastering_luminance، LSB
175:168	ڊيٽا بائيٽ 22: Static_Metadata_Descriptor	min_display_mastering_luminance، MSB
183:176	ڊيٽا بائيٽ 23: Static_Metadata_Descriptor	وڌ ۾ وڌ مواد جي روشني جي سطح، LSB
191:184	ڊيٽا بائيٽ 24: Static_Metadata_Descriptor	وڌ ۾ وڌ مواد جي روشني جي سطح، MSB
199:192	ڊيٽا بائيٽ 25: Static_Metadata_Descriptor	وڌ ۾ وڌ فريم-اوسط لائيٽ ليول، LSB
207:200	ڊيٽا بائيٽ 26: Static_Metadata_Descriptor	وڌ ۾ وڌ فريم-اوسط لائيٽ ليول، MSB
215:208	رکيل
223:216	رکيل

HDR داخل ڪرڻ ۽ فلٽرنگ کي غير فعال ڪرڻ
HDR داخل ڪرڻ ۽ فلٽر کي غير فعال ڪرڻ توهان کي RX-TX Retransmit design ex.ampلي.
HDR انفارميشن فريم داخل ڪرڻ ۽ فلٽرنگ کي غير فعال ڪرڻ لاءِ:

1. rxtx_link.v ۾ block_ext_hdr_infoframe 1'b0 تي سيٽ ڪريو file Auxiliary stream مان HDR InfoFrame جي فلٽرنگ کي روڪڻ لاءِ.
2. altera_hdmi_aux_hdr.v ۾ avalon_st_multiplexer مثال جي multiplexer_in0_valid سيٽ ڪريو file 1'b0 تائين Auxiliary Packet Generator کي TX Auxiliary stream ۾ اضافي HDR انفارميشن فريم ٺاهڻ ۽ داخل ڪرڻ کان روڪڻ لاءِ.

2.7. ڊيزائن سافٽ ويئر فلو
ڊيزائن جي مکيه سافٽ ويئر جي وهڪري ۾، Nios II پروسيسر TI ريڊريور سيٽنگ کي ترتيب ڏئي ٿو ۽ پاور اپ تي TX ۽ RX رستن کي شروع ڪري ٿو.
شڪل 12. main.c اسڪرپٽ ۾ سافٽ ويئر فلو
سافٽ ويئر سنڪ ۽ ماخذ جي تبديلين جي نگراني ڪرڻ لاء، ۽ تبديلين تي رد عمل ڪرڻ لاء هڪ وقت لوپ تي عمل ڪري ٿو. سافٽ ويئر شايد TX ٻيهر ترتيب ڏيڻ، TX لنڪ ٽريننگ ۽ وڊيو منتقل ڪرڻ شروع ڪري سگھي ٿي.
شڪل 13. TX پاٿ شروعاتي فلو چارٽ TX پاٿ جي شروعاتشڪل 14. RX پاٿ شروعاتي فلو چارٽشڪل 15. TX Reconfiguration and Link Training Flowchartشڪل 16. لنڪ ٽريننگ LTS: 3 پروسيس تي مخصوص FRL شرح فلو چارٽشڪل 17. HDMI TX وڊيو ٽرانسميشن فلو چارٽ2.8. مختلف FRL جي شرحن ۾ ڊيزائن کي هلائڻ
توهان پنهنجي ڊيزائن کي مختلف FRL جي شرحن ۾ هلائي سگهو ٿا، ٻاهرئين سنڪ جي ڊفالٽ FRL شرح کان سواءِ.
مختلف FRL جي شرحن ۾ ڊيزائن کي هلائڻ لاءِ:

1. آن-بورڊ user_dipsw0 سوئچ کي آن پوزيشن ڏانھن ٽوگل ڪريو.
2. کوليو Nios II ڪمانڊ شيل، پوء ٽائپ ڪريو nios2-terminal
3. ھيٺ ڏنل حڪمن ۾ چيڪ ڪريو ۽ عمل ڪرڻ لاء Enter کي دٻايو.

حڪم	وصف
h	مدد مينيو ڏيکاريو.
r0	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 0 (صرف TMDS).
r1	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 1 (3 Gbps).
r2	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 2 (6 Gbps، 3 لين).
r3	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 3 (6 Gbps، 4 لين).
r4	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 4 (8 Gbps).
r5	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 5 (10 Gbps).
r6	تازه ڪاري ڪريو RX وڌ ۾ وڌ FRL صلاحيت کي FRL شرح 6 (12 Gbps).
t1	TX لنڪ جي شرح کي ترتيب ڏئي ٿو FRL جي شرح 1 (3 Gbps).
t2	TX لنڪ جي شرح کي ترتيب ڏئي ٿو FRL جي شرح 2 (6 Gbps، 3 لين).
t3	TX لنڪ جي شرح کي ترتيب ڏئي ٿو FRL جي شرح 3 (6 Gbps، 4 لين).
t4	TX لنڪ جي شرح کي ترتيب ڏئي ٿو FRL جي شرح 4 (8 Gbps).
t5	TX لنڪ جي شرح کي ترتيب ڏئي ٿو FRL جي شرح 5 (10 Gbps).
t6	TX لنڪ جي شرح کي ترتيب ڏئي ٿو FRL جي شرح 6 (12 Gbps).

2.9. گھڙي جي اسڪيم
ڪلاڪنگ اسڪيم HDMI Intel FPGA IP ڊيزائن ۾ ڪلاڪ ڊومينز کي واضح ڪري ٿيampلي.
شڪل 18. HDMI 2.1 ڊيزائن Exampلي ڪلاڪنگ اسڪيمٽيبل 15. ڪلاڪنگ اسڪيم سگنلز

گھڙي	ڊيزائن ۾ سگنل جو نالو	وصف
انتظامي ڪلاڪ	mgmt_clk	انهن حصن لاءِ مفت هلندڙ 100 MHz ڪلاڪ: • ٻيهر ترتيب ڏيڻ لاءِ Avalon-MM انٽرفيس - فريڪوئنسي رينج جي گهرج 100-125 MHz جي وچ ۾ آهي. • ٽرانسيور ري سيٽ جي ترتيب لاءِ PHY ري سيٽ ڪنٽرولر - فريڪوئنسي رينج جي گهرج 1-500 MHz جي وچ ۾ آهي. • IOPLL ٻيهر ترتيب ڏيڻ - گھڙي گھڙي جي تعدد 100 MHz آھي. • RX Reconfiguration Management • TX Reconfiguration Management • سي پي يو • I2C ماسٽر
I2C گھڙي	i2c_clk	هڪ 100 MHz گھڙي ان پٽ جيڪو I2C ٻانهن، آئوٽ پٽ بفرز، SCDC رجسٽرز، ۽ HDMI RX ڪور ۾ لنڪ ٽريننگ پروسيس، ۽ EDID RAM کي گھڙي ٿو.
TX PLL حوالو گھڙي 0	tx_tmds_clk	حوالو گھڙي 0 ڏانھن TX PLL. گھڙي جي تعدد HDMI TX TMDS گھڙي چينل مان متوقع TMDS گھڙي جي تعدد جي برابر آھي. ھي حوالو گھڙي TMDS موڊ ۾ استعمال ڪيو ويندو آھي. هن لاء HDMI ڊيزائن example، ھي گھڙي RX TMDS گھڙي سان ڳنڍيل آھي نمائش جي مقصد لاءِ. توهان جي ايپليڪيشن ۾، توهان کي هڪ وقف ڪلاڪ فراهم ڪرڻ جي ضرورت آهي TMDS گھڙي فريکوئنسي سان هڪ پروگراميبل اوسيليٽر کان بهتر ڪارڪردگي ڪارڪردگي لاءِ.

		نوٽ: هڪ ٽرانسيور RX پن کي TX PLL ريفرنس ڪلاڪ طور استعمال نه ڪريو. توهان جي ڊيزائن ۾ ناڪام ٿي ويندي جيڪڏهن توهان هڪ RX پن تي HDMI TX refclk رکو.
TX PLL حوالو گھڙي 1	txfpll_refclk1/ rxphy_cdr_refclk1	حوالو ڪلاڪ TX PLL ۽ RX CDR ڏانهن، گڏوگڏ IOPLL لاء vid_clk. ڪلاڪ جي تعدد 100 MHz آهي.
TX PLL سيريل ڪلاڪ	tx_bonding_clocks	TX PLL پاران ٺاهيل سيريل فاسٽ ڪلاڪ. ڪلاڪ جي تعدد ڊيٽا جي شرح تي ٻڌل آهي.
TX ٽرانسيور ڪلاڪ آئوٽ	tx_clk	ڪلاڪ آئوٽ ٽرانسيور مان هٿ ڪيو ويو، ۽ فریکوئنسي مختلف ٿي ٿي ڊيٽا جي شرح ۽ علامتن جي في ڪلاڪ جي حساب سان. TX ٽرانسيور ڪلاڪ آئوٽ فریکوئنسي = ٽرانسيور ڊيٽا جي شرح / ٽرانسيور جي چوٽي هن لاء HDMI ڊيزائن exampلي، چينل 0 مان TX ٽرانسيور گھڙي نڪرندي آھي TX ٽرانسيور ڪور ان پٽ (tx_coreclkin)، لنڪ اسپيڊ IOPLL (pll_hdmi) ريفرنس ڪلاڪ، ۽ وڊيو ۽ FRL IOPLL (pll_vid_frl) ريفرنس ڪلاڪ.
وڊيو ڪلاڪ	tx_vid_clk/rx_vid_clk	وڊيو ڪلاڪ TX ۽ RX ڪور تائين. ڪلاڪ 225 MHz جي هڪ مقرر تعدد تي هلندو آهي.
TX/RX FRL گھڙي	tx_frl_clk/rx_frl_clk	TX ۽ RX ڪور لاءِ FRL ڪلاڪ.
RX TMDS گھڙي	rx_tmds_clk	HDMI RX ڪنيڪٽر مان TMDS ڪلاڪ چينل ۽ CDR ريفرنس ڪلاڪ 0 لاءِ ريفرنس ڪلاڪ تيار ڪرڻ لاءِ IOPLL سان ڳنڍي ٿو. ڪور ھن گھڙي کي استعمال ڪري ٿو جڏھن اھو TMDS موڊ ۾ آھي.
RX CDR حوالو گھڙي 0	rxphy_cdr_refclk0	حوالو گھڙي 0 تائين RX CDR. ھي گھڙي RX TMDS گھڙي مان نڪتل آھي. RX TMDS گھڙي جي تعدد 25 MHz کان 340 MHz تائين آھي، جڏھن ته RX CDR گھٽ ۾ گھٽ حوالن واري گھڙي جي تعدد 50 MHz آھي. هڪ IOPLL 5 MHz کان 25 MHz جي وچ ۾ TMDS ڪلاڪ لاءِ 50 ڪلاڪ فريڪوئنسي پيدا ڪرڻ لاءِ استعمال ڪيو ويندو آهي ۽ 50 MHz - 340 MHz جي وچ ۾ TMDS گھڙي لاءِ ساڳئي ڪلاڪ فريڪوئنسي پيدا ڪرڻ لاءِ استعمال ٿيندو آهي.
RX ٽرانسيور ڪلاڪ آئوٽ	rx_clk	ڪلاڪ آئوٽ ٽرانسيور مان هٿ ڪيو ويو، ۽ فریکوئنسي مختلف ٿئي ٿي ڊيٽا جي شرح ۽ ٽرانسيور جي چوٽي جي لحاظ کان. RX ٽرانسيور ڪلاڪ آئوٽ فریکوئنسي = ٽرانسيور ڊيٽا جي شرح/ ٽرانسيور جي چوٽي هن لاء HDMI ڊيزائن exampلي، چينل 1 مان نڪرندڙ RX ٽرانسيور گھڙي RX ٽرانسيور ڪور ان پٽ (rx_coreclkin) ۽ FRL IOPLL (pll_frl) ريفرنس ڪلاڪ کي گھڙي ٿو.

2.10. انٽرفيس سگنل
جدولن ۾ HDMI ڊيزائن جي سگنلن جي فهرست آھيample سان FRL فعال.
ٽيبل 16. مٿين سطح جا سگنل

سگنل	ھدايت	ويڪر	وصف
آن بورڊ Oscillator سگنل
clk_fpga_b3_p	ان پٽ	1	100 MHz مفت هلندڙ گھڙي بنيادي حوالن واري گھڙي لاءِ.
refclk4_p	ان پٽ	1	100 MHz مفت هلندڙ ڪلاڪ ٽرانسيور ريفرنس ڪلاڪ لاءِ.

استعمال ڪندڙ پش بٽڻ ۽ LEDs
user_pb	ان پٽ	3	HDMI Intel FPGA IP ڊيزائن ڪارڪردگي کي ڪنٽرول ڪرڻ لاءِ بٽڻ کي دٻايو.
cpu_resetn	ان پٽ	1	گلوبل ري سيٽ.
user_led_g	ٻاھر	8	سائو LED ڊسپلي. ڏانهن رجوع ڪريو هارڊويئر سيٽ اپ صفحي 48 تي LED افعال بابت وڌيڪ معلومات لاءِ.
user_dipsw	ان پٽ	1	استعمال ڪندڙ جي وضاحت ٿيل DIP سوئچ. ڏانهن رجوع ڪريو هارڊويئر سيٽ اپ صفحي 48 تي DIP سوئچ افعال بابت وڌيڪ معلومات لاءِ.

HDMI FMC ڌيءَ ڪارڊ پن FMC پورٽ B تي
fmcb_gbtclk_m2c_p_0	ان پٽ	1	HDMI RX TMDS گھڙي.
fmcb_dp_m2c_p	ان پٽ	4	HDMI RX گھڙي، ڳاڙهو، سائو، ۽ نيرو ڊيٽا چينلز.
fmcb_dp_c2m_p	ٻاھر	4	HDMI TX گھڙي، ڳاڙهو، سائو، ۽ نيري ڊيٽا چينلز.
fmcb_la_rx_p_9	ان پٽ	1	HDMI RX + 5V پاور ڳوليو.
fmcb_la_rx_p_8	ٻاھر	1	HDMI RX گرم پلگ ڳولڻ.
fmcb_la_rx_n_8	ان پٽ	1	HDMI RX I2C SDA DDC ۽ SCDC لاءِ.
fmcb_la_tx_p_10	ان پٽ	1	HDMI RX I2C SCL DDC ۽ SCDC لاءِ.
fmcb_la_tx_p_12	ان پٽ	1	HDMI TX گرم پلگ ڳولڻ.
fmcb_la_tx_n_12	ان پٽ	1	HDMI I2C SDA DDC ۽ SCDC لاءِ.
fmcb_la_rx_p_10	ان پٽ	1	HDMI I2C SCL DDC ۽ SCDC لاءِ.
fmcb_la_tx_n_9	ان پٽ	1	ريڊريور ڪنٽرول لاءِ HDMI I2C SDA.
fmcb_la_rx_p_11	ان پٽ	1	ريڊريور ڪنٽرول لاءِ HDMI I2C SCL.
fmcb_la_tx_n_13	ٻاھر	1	HDMI TX + 5V نوٽ: صرف جڏهن موجود آهن Bitec HDMI ڌيئر ڪارڊ نظرثاني 9 چونڊيو ويو آهي.

ٽيبل 17. HDMI RX مٿين سطح جا سگنل

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ سگنل
mgmt_clk	ان پٽ	1	سسٽم ڪلاڪ ان پٽ (100 MHz).
ري سيٽ	ان پٽ	1	سسٽم ري سيٽ ان پٽ.
rx_tmds_clk	ان پٽ	1	HDMI RX TMDS گھڙي.
i2c_clk	ان پٽ	1	DDC ۽ SCDC انٽرفيس لاءِ گھڙي ان پٽ.

گھڙي ۽ ري سيٽ سگنل
rxphy_cdr_refclk1	ان پٽ	1	RX CDR حوالو گھڙي لاءِ گھڙي ان پٽ 1. گھڙي جي تعدد 100 MHz آھي.
rx_vid_clk	ٻاھر	1	وڊيو ڪلاڪ جي پيداوار.
sys_init	ٻاھر	1	پاور اپ تي سسٽم کي ري سيٽ ڪرڻ لاء سسٽم جي شروعات.

RX ٽرانسيور ۽ IOPLL سگنل
rxpll_tmds_locked	ٻاھر	1	ڏيکاري ٿو TMDS گھڙي IOPLL بند ٿيل آھي.
rxpll_frl_locked	ٻاھر	1	اشارو ڪري ٿو FRL ڪلاڪ IOPLL بند ٿيل آهي.
rxphy_serial_data	ان پٽ	4	HDMI سيريل ڊيٽا RX اصلي PHY ڏانهن.
rxphy_ready	ٻاھر	1	اشارو ڪري ٿو RX اصلي PHY تيار آهي.
rxphy_cal_busy_raw	ٻاھر	4	RX Native PHY calibration transceiver arbiter ڏانهن مصروف.
rxphy_cal_busy_gated	ان پٽ	4	ٽرانسيور آربيٽر کان RX اصلي PHY تائين ڪيليبريشن مصروف سگنل.
rxphy_rcfg_slave_write	ان پٽ	4	ٽرانسيور ريڪنفيگريشن Avalon ميموري ميپڊ انٽرفيس RX Native PHY کان ٽرانسيور آربيٽر تائين.
rxphy_rcfg_slave_read	ان پٽ	4
rxphy_rcfg_slave_address	ان پٽ	40
rxphy_rcfg_slave_writedata	ان پٽ	128
rxphy_rcfg_slave_readdata	ٻاھر	128
rxphy_rcfg_slave_waitrequest	ٻاھر	4

RX Reconfiguration Management
rxphy_rcfg_busy	ٻاھر	1	RX Reconfiguration مصروف سگنل.
rx_tmds_freq	ٻاھر	24	HDMI RX TMDS گھڙي جي تعدد جي ماپ (10 ms ۾).
rx_tmds_freq_valid	ٻاھر	1	اشارو ڪري ٿو RX TMDS گھڙي جي تعدد جي ماپ صحيح آهي.
rxphy_os	ٻاھر	1	اوورampلنگر عنصر: •0: 1x اوورampلنگ • 1: 5× اوورampلنگ
rxphy_rcfg_master_write	ٻاھر	1	RX ريڪنفيگريشن مئنيجمينٽ Avalon ميموري ميپڊ انٽرفيس کي ٽرانسيور آربيٽر.
rxphy_rcfg_master_read	ٻاھر	1
rxphy_rcfg_master_address	ٻاھر	12
rxphy_rcfg_master_writedata	ٻاھر	32
rxphy_rcfg_master_readdata	ان پٽ	32
rxphy_rcfg_master_waitrequest	ان پٽ	1

HDMI RX ڪور سگنل
rx_vid_clk_locked	ان پٽ	1	اشارو ڪري ٿو vid_clk مستحڪم آهي.
rxcore_frl_rate	ٻاھر	4	اشارو ڪري ٿو FRL جي شرح جيڪا RX ڪور هلائي رهي آهي. • 0: ليگيسي موڊ (TMDS) • 1: 3 Gbps 3 لين • 2: 6 Gbps 4 لين • 3: 6 Gbps 4 لين • 4: 8 Gbps 4 لين • 5: 10 Gbps 4 لين • 6: 12 Gbps 4 لين • 7-15: رکيل
rxcore_frl_locked	ٻاھر	4	هر بٽ اشارو ڪري ٿو مخصوص لين جيڪا حاصل ڪئي آهي FRL تالا. FRL کي بند ڪيو ويندو آهي جڏهن RX ڪور ڪاميابي سان ترتيب ڏيڻ، ڊيسڪيو، ۽ لين لاڪ حاصل ڪري ٿو. • 3-لين موڊ لاءِ، لين لاڪ تڏهن حاصل ٿئي ٿو جڏهن RX ڪور هر 680 FRL ڪردار جي مدي لاءِ گهٽ ۾ گهٽ 3 ڀيرا اسڪرابلر ري سيٽ (SR) يا Start-Super-Block (SSB) حاصل ڪري ٿو. • 4-لين موڊ لاءِ، لين لاڪ تڏهن حاصل ٿئي ٿو جڏهن RX ڪور هر 510 FRL ڪردار جي مدي لاءِ گهٽ ۾ گهٽ 3 ڀيرا اسڪرابلر ري سيٽ (SR) يا Start-Super-Block (SSB) حاصل ڪري ٿو.
rxcore_frl_ffe_levels	ٻاھر	4	RX ڪور ۾ SCDC 0x31 رجسٽر بٽ [7:4] ۾ FFE_level بٽ سان مطابقت رکي ٿو.
rxcore_frl_flt_ready	ان پٽ	1	اشارو ڏيڻ لاءِ آرڪس تيار آهي لنڪ ٽريننگ جي عمل کي شروع ڪرڻ لاءِ. جڏهن زور ڀريو ويو، SCDC رجسٽر ۾ FLT_ready بٽ 0x40 بٽ 6 پڻ زور ڏنو ويو آهي.
rxcore_frl_src_test_config	ان پٽ	8	ماخذ ٽيسٽ ترتيبن کي بيان ڪري ٿو. قيمت SCDC ٽيسٽ ڪنفيگريشن رجسٽر ۾ SCDC رجسٽر 0x35 ۾ لکيل آهي.
rxcore_tbcr	ٻاھر	1	TMDS بٽ کي گھڙي جي نسبت ڏيکاري ٿو؛ TMDS_Bit_Clock_Ratio رجسٽر سان SCDC رجسٽر 0x20 بٽ 1. • HDMI 2.0 موڊ ۾ ھلڻ مھل، ھي بٽ اثبات ڪيو ويندو آھي. 40:1 جي TMDS بٽ کي گھڙي جي نسبت ڏيکاري ٿو. • جڏهن HDMI 1.4b ۾ هلندي، هن بٽ جي تصديق نه ڪئي وئي آهي. 10:1 جي TMDS بٽ کي گھڙي جي نسبت ڏيکاري ٿو. • هي بٽ FRL موڊ لاءِ غير استعمال ٿيل آهي.
rxcore_scrambler_enable	ٻاھر	1	ظاهر ٿئي ٿو ته حاصل ڪيل ڊيٽا کي ڇڪايو ويو آهي؛ SCDC رجسٽر ۾ Scrambling_Enable فيلڊ سان ملندڙ آھي 0x20 بٽ 0.
rxcore_audio_de	ٻاھر	1	HDMI RX ڪور آڊيو انٽرفيس ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
rxcore_audio_data	ٻاھر	256
rxcore_audio_info_ai	ٻاھر	48

rxcore_audio_N	ٻاھر	20
rxcore_audio_CTS	ٻاھر	20
rxcore_audio_metadata	ٻاھر	165
rxcore_audio_format	ٻاھر	5
rxcore_aux_pkt_data	ٻاھر	72	HDMI RX بنيادي معاون انٽرفيس ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
rxcore_aux_pkt_addr	ٻاھر	6
rxcore_aux_pkt_wr	ٻاھر	1
rxcore_aux_data	ٻاھر	72
rxcore_aux_sop	ٻاھر	1
rxcore_aux_eop	ٻاھر	1
rxcore_aux_valid	ٻاھر	1
rxcore_aux_error	ٻاھر	1
rxcore_gcp	ٻاھر	6	HDMI RX ڪور سائڊ بينڊ سگنل ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
rxcore_info_avi	ٻاھر	123
rxcore_info_vsi	ٻاھر	61
rxcore_locked	ٻاھر	1	HDMI RX ڪور ويڊيو بندرگاهن نوٽ: ن = پکسل في ڪلاڪ ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
rxcore_vid_data	ٻاھر	N*48
rxcore_vid_vsync	ٻاھر	N
rxcore_vid_hsync	ٻاھر	N
rxcore_vid_de	ٻاھر	N
rxcore_vid_valid	ٻاھر	1
rxcore_vid_lock	ٻاھر	1
rxcore_mode	ٻاھر	1	HDMI RX ڪور ڪنٽرول ۽ اسٽيٽس بندرگاهن. نوٽ: ن = علامت في ڪلاڪ ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
rxcore_ctrl	ٻاھر	N*6
rxcore_color_depth_sync	ٻاھر	2
hdmi_5v_detect	ان پٽ	1	HDMI RX 5V ڳولڻ ۽ گرم پلگ ڳولڻ. ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
hdmi_rx_hpd	ٻاھر	1
rx_hpd_trigger	ان پٽ	1

I2سي سگنل
hdmi_rx_i2c_sda	ان پٽ	1	HDMI RX DDC ۽ SCDC انٽرفيس.
hdmi_rx_i2c_scl	ان پٽ	1

RX EDID RAM سگنل
edid_ram_access	ان پٽ	1	HDMI RX EDID RAM رسائي انٽرفيس.

edid_ram_address	ان پٽ	8	edid_ram_access تي زور ڏيو جڏھن توھان EDID RAM مان لکڻ يا پڙھڻ چاھيو، ٻي صورت ۾ ھي سگنل گھٽ رکيو وڃي. جڏهن توهان edid_ram_access تي زور ڀريو ٿا، هاٽ پلگ سگنل ڊيسرٽ ڪري ٿو ته EDID رام کي لکڻ يا پڙهڻ جي اجازت ڏئي. جڏهن EDID RAM جي رسائي مڪمل ٿي وڃي ٿي، توهان کي ختم ڪرڻ گهرجي edid_ram_assess ۽ هاٽ پلگ سگنل اسسٽنٽ. ھاٽ پلگ سگنل ٽوگل ڪرڻ جي ڪري ذريعو نئون EDID پڙھندو.
edid_ram_write	ان پٽ	1
edid_ram_read	ان پٽ	1
edid_ram_readdata	ٻاھر	8
edid_ram_writedata	ان پٽ	8
edid_ram_waitrequest	ٻاھر	1

ٽيبل 18.HDMI TX مٿين سطح جا سگنل

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ سگنل
mgmt_clk	ان پٽ	1	سسٽم ڪلاڪ ان پٽ (100 MHz).
ري سيٽ	ان پٽ	1	سسٽم ري سيٽ ان پٽ.
tx_tmds_clk	ان پٽ	1	HDMI RX TMDS گھڙي.
txfpll_refclk1	ان پٽ	1	TX PLL حوالو گھڙي لاءِ گھڙي ان پٽ 1. گھڙي جي تعدد 100 MHz آھي.
tx_vid_clk	ٻاھر	1	وڊيو ڪلاڪ جي پيداوار.
tx_frl_clk	ٻاھر	1	FRL گھڙي جي پيداوار.
sys_init	ان پٽ	1	پاور اپ تي سسٽم کي ري سيٽ ڪرڻ لاء سسٽم جي شروعات.
tx_init_done	ان پٽ	1	TX جي شروعات کي ري سيٽ ڪرڻ لاءِ TX ريڪنفيگريشن مئنيجمينٽ بلاڪ ۽ ٽرانسيور ريڪنفيگريشن انٽرفيس.

TX ٽرانسيور ۽ IOPLL سگنل
txpll_frl_locked	ٻاھر	1	اشارو ڪري ٿو لنڪ جي رفتار گھڙي ۽ FRL گھڙي IOPLL بند ٿيل آھي.
txfpll_locked	ٻاھر	1	اشارو ڪري ٿو TX PLL بند ٿيل آهي.
txphy_serial_data	ٻاھر	4	HDMI سيريل ڊيٽا TX اصلي PHY کان.
txphy_ready	ٻاھر	1	اشارو ڪري ٿو TX اصلي PHY تيار آهي.
txphy_cal_busy	ٻاھر	1	TX اصلي PHY حساب ڪتاب مصروف سگنل.
txphy_cal_busy_raw	ٻاھر	4	ٽرانسيور ثالث کي ڪيليبريشن مصروف سگنل.
txphy_cal_busy_gated	ان پٽ	4	ٽرانسيور آربيٽر کان TX Native PHY تائين ڪيليبريشن مصروف سگنل.
txphy_rcfg_busy	ٻاھر	1	اشارو ڪري ٿو TX PHY ٻيهر ترتيب ڏيڻ جاري آهي.
txphy_rcfg_slave_write	ان پٽ	4	ٽرانسيور ريڪنفيگريشن Avalon ميموري ميپڊ انٽرفيس TX Native PHY کان ٽرانسيور آربيٽر تائين.
txphy_rcfg_slave_read	ان پٽ	4
txphy_rcfg_slave_address	ان پٽ	40
txphy_rcfg_slave_writedata ان پٽ 128 txphy_rcfg_slave_readdata ٻاھر 128 txphy_rcfg_slave_waitrequest ٻاھر 4

TX Reconfiguration Management
tx_tmds_freq	ان پٽ	24	HDMI TX TMDS گھڙي فریکوئنسي قدر (10 ms ۾).
tx_os	ٻاھر	2	اوورampلنگر عنصر: • 0: 1x اوورampلنگ •1: 2× اوورampلنگ •2: 8x اوورampلنگ
txphy_rcfg_master_write	ٻاھر	1	TX ريڪنفيگريشن مئنيجمينٽ Avalon ميموري ميپڊ انٽرفيس کي ٽرانسيور آربيٽر.
txphy_rcfg_master_read	ٻاھر	1
txphy_rcfg_master_address	ٻاھر	12
txphy_rcfg_master_writedata	ٻاھر	32
txphy_rcfg_master_readdata	ان پٽ	32
txphy_rcfg_master_waitrequest	ان پٽ	1
tx_reconfig_done	ٻاھر	1	اشارو ڪري ٿو ته TX ٻيهر ترتيب ڏيڻ وارو عمل مڪمل ٿي چڪو آهي.

HDMI TX ڪور سگنل
tx_vid_clk_locked	ان پٽ	1	اشارو ڪري ٿو vid_clk مستحڪم آهي.
txcore_ctrl	ان پٽ	N*6	HDMI TX ڪور ڪنٽرول انٽرفيس. نوٽ: ن = پکسل في ڪلاڪ ڏانهن رجوع ڪريو ذريعو انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
txcore_mode	ان پٽ	1
txcore_audio_de	ان پٽ	1	HDMI TX ڪور آڊيو انٽرفيس. ڏانهن رجوع ڪريو ذريعو انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
txcore_audio_mute	ان پٽ	1
txcore_audio_data	ان پٽ	256
txcore_audio_info_ai	ان پٽ	49
txcore_audio_N	ان پٽ	20
txcore_audio_CTS	ان پٽ	20
txcore_audio_metadata	ان پٽ	166
txcore_audio_format	ان پٽ	5
txcore_aux_ready	ٻاھر	1	HDMI TX بنيادي معاون انٽرفيس. ڏانهن رجوع ڪريو ذريعو انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
txcore_aux_data	ان پٽ	72
txcore_aux_sop	ان پٽ	1
txcore_aux_eop	ان پٽ	1

txcore_aux_valid	ان پٽ	1
txcore_gcp	ان پٽ	6	HDMI TX ڪور سائڊ بينڊ سگنل. ڏانهن رجوع ڪريو ذريعو انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
txcore_info_avi	ان پٽ	123
txcore_info_vsi	ان پٽ	62
txcore_i2c_master_write	ان پٽ	1	TX I2C ماسٽر Avalon ميموري ميپ ٿيل انٽرفيس I2C ماسٽر کي TX ڪور اندر. نوٽ: اهي سگنل صرف موجود آهن جڏهن توهان آن ڪريو I2C شامل ڪريو پيرا ميٽر.
txcore_i2c_master_read	ان پٽ	1
txcore_i2c_master_address	ان پٽ	4
txcore_i2c_master_writedata	ان پٽ	32
txcore_i2c_master_readdata	ٻاھر	32
txcore_vid_data	ان پٽ	N*48	HDMI TX ڪور ويڊيو بندرگاهن. نوٽ: ن = پکسل في ڪلاڪ ريف er ڏانهن ذريعو انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
txcore_vid_vsync	ان پٽ	N
txcore_vid_hsync	ان پٽ	N
txcore_vid_de	ان پٽ	N
txcore_vid_ready	ٻاھر	1
txcore_vid_overflow	ٻاھر	1
txcore_vid_valid	ان پٽ	1
txcore_frl_rate	ان پٽ	4	SCDC رجسٽر انٽرفيس.
txcore_frl_pattern	ان پٽ	16
txcore_frl_start	ان پٽ	1
txcore_scrambler_enable	ان پٽ	1
txcore_tbcr	ان پٽ	1

I2سي سگنل
nios_tx_i2c_sda_in	ٻاھر	1	TX I2C ماسٽر انٽرفيس SCDC ۽ DDC لاءِ Nios II پروسيسر کان آئوٽ بفر تائين. نوٽ: جيڪڏھن توھان چالو ڪريو I2C شامل ڪريو پيرا ميٽر، اهي سگنل TX ڪور جي اندر رکيا ويندا ۽ هن سطح تي نظر نه ايندا.
nios_tx_i2c_scl_in	ٻاھر	1
nios_tx_i2c_sda_oe	ان پٽ	1
nios_tx_i2c_scl_oe	ان پٽ	1
nios_ti_i2c_sda_in	ٻاھر	1	Bitec HDMI 2 FMC ڌيءَ ڪارڊ تي TI ريڊريور کي ڪنٽرول ڪرڻ لاءِ Nios II پروسيسر کان آئوٽ پٽ بفر تائين TX I2.1C ماسٽر انٽرفيس.
nios_ti_i2c_scl_in	ٻاھر	1
nios_ti_i2c_sda_oe	ان پٽ	1
nios_ti_i2c_scl_oe	ان پٽ	1
hdmi_tx_i2c_sda	ان پٽ	1	SCDC ۽ DDC انٽرفيس لاءِ TX I2C انٽرفيسز آئوٽ پٽ بفر کان HDMI TX کنیکٹر تائين.
hdmi_tx_i2c_scl	ان پٽ	1
hdmi_tx_ti_i2c_sda	ان پٽ	1	Bitec HDMI 2 FMC ڌيءَ ڪارڊ تي TX I2.1C انٽرفيس آئوٽ پٽ بفر کان TI ريڊريور تائين.
hdmi_tx_ti_i2c_scl	ان پٽ	1

tx_hpd_req	ٻاھر	1	HDMI TX hotplug انٽرفيس ڳوليو.
hdmi_tx_hpd_n	ان پٽ	1

ٽيبل 19. ٽرانسيور آربيٽر سگنلز

سگنل	ھدايت	ويڪر	وصف
clk	ان پٽ	1	ٻيهر ترتيب ڏيڻ واري ڪلاڪ. ھن گھڙي کي ھڪڙي ئي گھڙي کي ٻيهر ترتيب ڏيڻ واري مينيجمينٽ بلاڪ سان حصيداري ڪرڻ گھرجي.
ري سيٽ	ان پٽ	1	سگنل ري سيٽ ڪريو. ھن ري سيٽ کي ھڪڙي ري سيٽ کي ٻيهر ترتيب ڏيڻ واري انتظام جي بلاڪ سان حصيداري ڪرڻ گھرجي.
rx_rcfg_en	ان پٽ	1	RX reconfiguration فعال سگنل.
tx_rcfg_en	ان پٽ	1	TX reconfiguration فعال سگنل.
rx_rcfg_ch	ان پٽ	2	اشارو ڪري ٿو ته ڪهڙي چينل کي RX ڪور تي ٻيهر ترتيب ڏيڻو آهي. اهو اشارو هميشه يقين رکڻ گهرجي.
tx_rcfg_ch	ان پٽ	2	اشارو ڪري ٿو ته TX ڪور تي ڪهڙي چينل کي ٻيهر ترتيب ڏيڻو آهي. اهو اشارو هميشه يقين رکڻ گهرجي.
rx_reconfig_mgmt_write	ان پٽ	1	آرڪس ريڪنفيگريشن مئنيجمينٽ مان ريڪنفيگريشن Avalon ميموري ميپ ٿيل انٽرفيس.
rx_reconfig_mgmt_read	ان پٽ	1
rx_reconfig_mgmt_address	ان پٽ	10
rx_reconfig_mgmt_writedata	ان پٽ	32
rx_reconfig_mgmt_readdata	ٻاھر	32
rx_reconfig_mgmt_waitrequest	ٻاھر	1
tx_reconfig_mgmt_write	ان پٽ	1	ٻيهر ترتيب ڏيڻ Avalon ميموري ميپ ٿيل انٽرفيس TX ريڪنفيگريشن مئنيجمينٽ کان.
tx_reconfig_mgmt_read	ان پٽ	1
tx_reconfig_mgmt_address	ان پٽ	10
tx_reconfig_mgmt_writedata	ان پٽ	32
tx_reconfig_mgmt_readdata	ٻاھر	32
tx_reconfig_mgmt_waitrequest	ٻاھر	1
reconfig_write	ٻاھر	1	Avalon ميموري ميپ ٿيل انٽرفيس کي ٻيهر ترتيب ڏيڻ ٽرانسيور ڏانهن.
reconfig_read	ٻاھر	1
reconfig_address	ٻاھر	10
reconfig_writedata	ٻاھر	32
rx_reconfig_readdata	ان پٽ	32
rx_reconfig_waitrequest	ان پٽ	1
tx_reconfig_readdata	ان پٽ	1
tx_reconfig_waitrequest	ان پٽ	1

rx_cal_busy	ان پٽ	1	RX ٽرانسيور کان حساب ڪتاب جي حالت سگنل.
tx_cal_busy	ان پٽ	1	TX ٽرانسيور کان حساب ڪتاب جي حالت سگنل.
rx_reconfig_cal_busy	ٻاھر	1	RX ٽرانسيور PHY ري سيٽ ڪنٽرول ڏانهن ڪيليبريشن اسٽيٽس سگنل.
tx_reconfig_cal_busy	ٻاھر	1	TX ٽرانسيور PHY ري سيٽ ڪنٽرول مان ڪيليبريشن اسٽيٽس سگنل.

ٽيبل 20. RX-TX لنڪ سگنل

سگنل	ھدايت	ويڪر	وصف
vid_clk	ان پٽ	1	HDMI وڊيو ڪلاڪ.
rx_vid_lock	ان پٽ	3	ڏيکاري ٿو HDMI RX وڊيو لاڪ اسٽيٽس.
rx_vid_valid	ان پٽ	1	HDMI RX وڊيو انٽرفيس.
rx_vid_de	ان پٽ	N
rx_vid_hsync	ان پٽ	N
rx_vid_vsync	ان پٽ	N
rx_vid_data	ان پٽ	N*48
rx_aux_eop	ان پٽ	1	HDMI RX معاون انٽرفيس.
rx_aux_sop	ان پٽ	1
rx_aux_valid	ان پٽ	1
rx_aux_data	ان پٽ	72
tx_vid_de	ٻاھر	N	HDMI TX وڊيو انٽرفيس. نوٽ: ن = پکسل في ڪلاڪ
tx_vid_hsync	ٻاھر	N
tx_vid_vsync	ٻاھر	N
tx_vid_data	ٻاھر	ن*48
tx_vid_valid	ٻاھر	1
tx_vid_ready	ان پٽ	1
tx_aux_eop	ٻاھر	1	HDMI TX معاون انٽرفيس.
tx_aux_sop	ٻاھر	1
tx_aux_valid	ٻاھر	1
tx_aux_data	ٻاھر	72
tx_aux_ready	ان پٽ	1

ٽيبل 21. پليٽ فارم ڊيزائنر سسٽم سگنل

سگنل	ھدايت	ويڪر	وصف
cpu_clk_in_clk_clk	ان پٽ	1	سي پي يو ڪلاڪ.
cpu_rst_in_reset_reset	ان پٽ	1	سي پي يو ري سيٽ.

edid_ram_slave_translator_avalon_anti_slave_0_address	ٻاھر	8	EDID رام رسائي انٽرفيس.
edid_ram_slave_translator_avalon_anti_slave_0_write	ٻاھر	1
edid_ram_slave_translator_avalon_anti_slave_0_read	ٻاھر	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	ان پٽ	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	ٻاھر	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	ان پٽ	1
hdmi_i2c_master_i2c_serial_sda_in	ان پٽ	1	I2C ماسٽر انٽرفيس Nios II پروسيسر کان ڊي ڊي سي ۽ SCDC ڪنٽرول لاءِ آئوٽ پٽ بفر تائين.
hdmi_i2c_master_i2c_serial_scl_in	ان پٽ	1
hdmi_i2c_master_i2c_serial_sda_oe	ٻاھر	1
hdmi_i2c_master_i2c_serial_scl_oe	ٻاھر	1
redriver_i2c_master_i2c_serial_sda_in	ان پٽ	1	I2C ماسٽر انٽرفيس Nios II پروسيسر کان آئوٽ بفر تائين TI ريڊريور سيٽنگ جي ترتيب لاءِ.
redriver_i2c_master_i2c_serial_scl_in	ان پٽ	1
redriver_i2c_master_i2c_serial_sda_oe	ٻاھر	1
redriver_i2c_master_i2c_serial_scl_oe	ٻاھر	1
pio_in0_external_connection_export	ان پٽ	32	متوازي ان پٽ آئوٽ پٽ انٽرفيس. • بٽ 0: EDID پاسٿرو موڊ کي ڪنٽرول ڪرڻ لاءِ user_dipsw سگنل سان ڳنڍيل آهي. • بٽ 1: TX HPD درخواست • بٽ 2: TX ٽرانسيور تيار • بٽس 3: TX ٻيهر ترتيب ڏني وئي • بٽس 4-7: محفوظ • بٽس 8-11: RX FRL جي شرح • بٽ 12: RX TMDS بٽ ڪلاڪ تناسب • بٽس 13-16: RX FRL بند • بٽس 17-20: RX FFE سطحون • بٽ 21: RX الائنمينٽ بند ٿي وئي

سگنل	ھدايت	ويڪر	وصف
			• بٽ 22: RX وڊيو لاڪ • بٽ 23: يوزر پش بٽڻ 2 ٻاهرين سنڪ مان SCDC رجسٽر پڙهڻ لاءِ • بٽس 24-31: محفوظ
pio_out0_external_connection_export	ٻاھر	32	متوازي ان پٽ آئوٽ پٽ انٽرفيس. • بٽ 0: TX HPD اعتراف • بٽ 1: TX جي شروعات ٿي چڪي آهي • بٽس 2-7: محفوظ • بٽس 8-11: TX FRL جي شرح • بٽس 12-27: TX FRL لنڪ ٽريننگ نموني • بٽ 28: TX FRL شروع • بٽس 29-31: محفوظ
pio_out1_external_connection_export	ٻاھر	32	متوازي ان پٽ آئوٽ پٽ انٽرفيس. • بٽ 0: RX EDID RAM رسائي • بٽ 1: RX FLT تيار • بٽس 2-7: محفوظ • بٽس 8-15: RX FRL ماخذ ٽيسٽ ترتيب • بٽس 16-31: محفوظ

2.1. 1. ڊيزائن RTL پيٽرولر
استعمال ڪريو HDMI TX ۽ RX Top RTL پيرا ميٽرز ڊيزائن کي ترتيب ڏيڻ لاءِ exampلي.
سڀ کان وڌيڪ ڊيزائن جي پيراگراف ۾ موجود آهن ڊيزائن Example ٽيب HDMI Intel FPGA IP پيٽرولر ايڊيٽر. توھان اڃا تائين ڊزائن کي تبديل ڪري سگھو ٿا example سيٽنگون جيڪي توهان پيراميٽر ايڊيٽر ۾ RTL پيرا ميٽرز ذريعي ڪيون آهن.
جدول 22. HDMI RX مٿين پيرا ميٽر

پيرا ميٽر	قدر	وصف
SUPPORT_DEEP_COLOR	• 0: ڪو به ڳاڙهو رنگ • : گہرا رنگ	اهو طئي ڪري ٿو ته ڇا ڪور ڊيپ رنگ فارميٽ کي انڪوڊ ڪري سگهي ٿو.
SUPPORT_AUXILIARY	• 0: ڪابه AUX •1: AUX	اهو طئي ڪري ٿو ته ڇا معاون چينل انڪوڊنگ شامل آهي.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ڊوائيسز لاءِ في ڪلاڪ 10 علامتن کي سپورٽ ڪري ٿو.
SUPPORT_AUDIO	• 0: ڪوبه آڊيو • 1: آڊيو	اهو طئي ڪري ٿو ته ڪور آڊيو انڪوڊ ڪري سگهي ٿو.

EDID_RAM_ADDR_WIDTH	8 (ڊفالٽ قدر)	لاگ بيس 2 جو EDID RAM سائيز.
BITEC_DAUGHTER_CARD_REV	•0: ڪنهن به Bitec HDMI ڌيءَ ڪارڊ کي نشانو نه بڻايو •4: سپورٽ ڪري ٿو Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني 4 •6: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ نظرثاني 6 • 11: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ نظرثاني 11 (ڊفالٽ)	استعمال ٿيل Bitec HDMI ڌيئر ڪارڊ جي نظرثاني کي بيان ڪري ٿو. جڏهن توهان نظر ثاني کي تبديل ڪريو ٿا، ڊزائين شايد ٽرانسيور چينلز کي تبديل ڪري سگھن ٿا ۽ Bitec HDMI ڌيء ڪارڊ جي ضرورتن جي مطابق پولارٽي کي ڦيرايو. جيڪڏهن توهان BITEC_DAUGHTER_CARD_REV پيٽرولر کي 0 تي سيٽ ڪيو، ڊزائن ٽرانسيور چينلز ۽ پولارٽي ۾ ڪا به تبديلي نه ايندي.
POLARITY_INVERSION	• 0: انٽ پولارٽي • 1: polarity invert نه ڪريو	ان پٽ ڊيٽا جي هر بٽ جي قيمت کي مٽائڻ لاءِ هن پيٽرولر کي 1 تي سيٽ ڪريو. هن پيٽرولر کي 1 تي مقرر ڪرڻ 4'b1111 کي RX ٽرانسيور جي rx_polinv بندرگاهه ڏانهن تفويض ڪري ٿو.

ٽيبل 23. HDMI TX مٿين پيرا ميٽر

پيرا ميٽر	قدر	وصف
USE_FPLL	1	صرف Intel Arria 10 ڊوائيسز لاءِ FPLL کي TX PLL طور سپورٽ ڪري ٿو. هميشه هن پيٽرولر کي 1 تي سيٽ ڪريو.
SUPPORT_DEEP_COLOR	•0: ڪو به ڳاڙهو رنگ • 1: گہرا رنگ	اهو طئي ڪري ٿو ته ڇا ڪور ڊيپ رنگ فارميٽ کي انڪوڊ ڪري سگهي ٿو.
SUPPORT_AUXILIARY	• 0: ڪابه AUX • 1: AUX	اهو طئي ڪري ٿو ته ڇا معاون چينل انڪوڊنگ شامل آهي.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ڊوائيسز لاءِ في ڪلاڪ 10 علامتن کي سپورٽ ڪري ٿو.
SUPPORT_AUDIO	• 0: ڪوبه آڊيو • 1: آڊيو	اهو طئي ڪري ٿو ته ڪور آڊيو انڪوڊ ڪري سگهي ٿو.
BITEC_DAUGHTER_CARD_REV	• 0: ڪنهن به Bitec HDMI ڌيء ڪارڊ کي نشانو بڻائڻ نه • 4: Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني 4 کي سپورٽ ڪري ٿو • 6: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ جي نظرثاني 6 • 11: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ نظرثاني 11 (ڊفالٽ)	استعمال ٿيل Bitec HDMI ڌيئر ڪارڊ جي نظرثاني کي بيان ڪري ٿو. جڏهن توهان نظر ثاني کي تبديل ڪريو ٿا، ڊزائين شايد ٽرانسيور چينلز کي تبديل ڪري سگھن ٿا ۽ Bitec HDMI ڌيء ڪارڊ جي ضرورتن جي مطابق پولارٽي کي ڦيرايو. جيڪڏهن توهان BITEC_DAUGHTER_CARD_REV پيٽرولر کي 0 تي سيٽ ڪيو، ڊزائن ٽرانسيور چينلز ۽ پولارٽي ۾ ڪا به تبديلي نه ايندي.
POLARITY_INVERSION	• 0: انٽ پولارٽي • 1: polarity invert نه ڪريو	ان پٽ ڊيٽا جي هر بٽ جي قيمت کي مٽائڻ لاءِ هن پيٽرولر کي 1 تي سيٽ ڪريو. هن پيراميٽر کي 1 تي مقرر ڪرڻ سان 4'b1111 کي TX ٽرانسيور جي tx_polinv بندرگاهه ڏانهن تفويض ڪيو ويو آهي.

2.12. هارڊويئر سيٽ اپ
HDMI FRL-enabled design example HDMI 2.1 قابل آهي ۽ هڪ معياري HDMI وڊيو اسٽريم لاءِ لوپٿرو مظاهرو ڪري ٿو.
هارڊويئر ٽيسٽ کي هلائڻ لاءِ، هڪ HDMI-فعال ڊيوائس ڳنڍيو- جيئن HDMI انٽرفيس سان گرافڪس ڪارڊ- HDMI سنڪ ان پٽ سان. ڊيزائن ٻنهي کي سپورٽ ڪري ٿو HDMI 2.1 يا HDMI 2.0/1.4b ذريعو ۽ سنڪ.

1. HDMI سنڪ بندرگاهن کي معياري وڊيو اسٽريم ۾ ڊيڪوڊ ڪري ٿو ۽ ان کي ڪلاڪ ريڪوري ڪور ڏانهن موڪلي ٿو.
2. HDMI RX ڪور ويڊيو، معاون، ۽ آڊيو ڊيٽا کي ڊيڪوڊ ڪري ٿو واپس لوپ ڪيو وڃي HDMI TX ڪور جي متوازي ۾ DCFIFO ذريعي.
3. FMC ڌيءَ ڪارڊ جو HDMI سورس پورٽ تصوير کي مانيٽر ڏانهن منتقل ڪري ٿو.

نوٽ:
جيڪڏھن توھان چاھيو ٿا ھڪڙو ٻيو Intel FPGA ڊولپمينٽ بورڊ استعمال ڪريو، توھان کي لازمي طور تبديل ڪرڻ گھرجي ڊيوائس اسائنمنٽس ۽ پن اسائنمنٽس. ٽرانسيور اينالاگ سيٽنگ جي جانچ ڪئي وئي آهي Intel Arria 10 FPGA ڊولپمينٽ کٽ ۽ Bitec HDMI 2.1 ڌيءَ ڪارڊ. توھان پنھنجي بورڊ لاءِ سيٽنگون تبديل ڪري سگھو ٿا.
ٽيبل 24. آن-بورڊ پش بٽڻ ۽ يوزر LED فنڪشن

پش بٽڻ / LED	فنڪشن
cpu_resetn	سسٽم ري سيٽ ڪرڻ لاء هڪ ڀيرو پريس ڪريو.
user_dipsw	پاسٿرو موڊ کي ٽوگل ڪرڻ لاءِ استعمال ڪندڙ جي وضاحت ڪيل DIP سوئچ. • بند (ڊفالٽ پوزيشن) = پاسٿرو FPGA تي HDMI RX خارجي سنڪ مان EDID حاصل ڪري ٿو ۽ ان کي پيش ڪري ٿو خارجي ماخذ ڏانهن جيڪو اهو ڳنڍيل آهي. • ON = توھان Nios II ٽرمينل مان RX وڌ ۾ وڌ FRL جي شرح کي ڪنٽرول ڪري سگھو ٿا. حڪم RX EDID کي تبديل ڪري ٿو وڌ ۾ وڌ FRL جي شرح جي قيمت کي ترتيب ڏيڻ سان. مختلف FRL جي شرحن کي ترتيب ڏيڻ بابت وڌيڪ معلومات لاءِ صفحي 33 تي مختلف FRL جي شرحن ۾ ڊيزائن کي هلائڻ جو حوالو ڏيو.
user_pb[0]	HPD سگنل کي معياري HDMI ماخذ ڏانهن ٽوگل ڪرڻ لاءِ هڪ ڀيرو دٻايو.
user_pb[1]	رکيل.
user_pb[2]	Bitec HDMI 2.1 FMC ڌيءَ ڪارڊ جي TX سان ڳنڍيل سنڪ مان SCDC رجسٽر پڙهڻ لاءِ هڪ ڀيرو دٻايو. نوٽ: پڙهڻ کي فعال ڪرڻ لاءِ، توهان کي سافٽ ويئر ۾ DEBUG_MODE کي 1 تي سيٽ ڪرڻ گهرجي.
USER_LED[0]	RX TMDS ڪلاڪ PLL تالا جي حالت. •0 = کليل • 1 = لڪل
USER_LED[1]	RX ٽرانسيور تيار حالت. •0 = تيار ناهي • 1 = تيار
USER_LED[2]	RX لنڪ اسپيڊ ڪلاڪ PLL، ۽ RX وڊيو ۽ FRL ڪلاڪ PLL لاک اسٽيٽس. • 0 = يا ته هڪ RX ڪلاڪ PLL ان لاڪ ٿيل آهي • 1 = ٻئي RX ڪلاڪ PLL بند ٿيل آهن
USER_LED[3]	RX HDMI ڪور الائنمينٽ ۽ ڊيسڪ لاڪ اسٽيٽس. • 0 = گهٽ ۾ گهٽ 1 چينل ان لاڪ ٿيل آهي • 1 = سڀ چينل بند ٿيل آهن
USER_LED[4]	RX HDMI وڊيو لاڪ اسٽيٽس. • 0 = کليل • 1 = لڪل
USER_LED[5]	TX لنڪ اسپيڊ ڪلاڪ PLL، ۽ TX وڊيو ۽ FRL ڪلاڪ PLL لاک اسٽيٽس. •0 = يا ته هڪ TX ڪلاڪ PLL ان لاڪ ٿيل آهي • 1 = ٻئي TX ڪلاڪ PLL بند ٿيل آهن
USER_LED[6] USER_LED[7]	TX ٽرانسيور تيار حالت. • 0 = تيار ناهي • 1 = تيار TX لنڪ ٽريننگ اسٽيٽس. • 0 = ناڪام • 1 = پاس ٿيل

2.13. تخليق ٽيسٽ بينچ
تخليق ٽيسٽ بينچ HDMI TX سيريل لوپ بيڪ کي RX ڪور ڏانهن نقل ڪري ٿو.
نوٽ:
هي سموليشن ٽيسٽ بينچ ڊزائينز لاءِ سپورٽ نه ڪئي وئي آهي جنهن ۾ شامل ٿيل I2C پيراميٽر فعال آهي.
شڪل 19. HDMI Intel FPGA IP Simulation Testbench Block Diagramٽيبل 25. ٽيسٽ بينچ اجزاء

جزو	وصف
وڊيو TPG	وڊيو ٽيسٽ پيٽرن جنريٽر (TPG) وڊيو محرک فراهم ڪري ٿو.
آڊيو ايسampلي جنرل	آڊيو ايسampلي جنريٽر آڊيو ايس مهيا ڪري ٿوampحوصلہ افزائي. جنريٽر آڊيو چينل ذريعي منتقل ٿيڻ لاءِ وڌندڙ ٽيسٽ ڊيٽا جو نمونو ٺاهي ٿو.
آڪس ايسampلي جنرل	آڪس ايسampلي جنريٽر مهيا ڪري ٿو معاون ايسampحوصلہ افزائي. جنريٽر هڪ مقرر ٿيل ڊيٽا ٺاهي ٿو جيڪو ٽرانسميٽر مان منتقل ڪيو وڃي ٿو.

CRC چيڪ	هي چيڪ ڪندڙ تصديق ڪري ٿو ته ڇا TX ٽرانسيور بحال ٿيل گھڙي جي تعدد مطلوب ڊيٽا جي شرح سان ملي ٿي.
آڊيو ڊيٽا چيڪ	آڊيو ڊيٽا چيڪ جي ڀيٽ ڪري ٿي ته ڇا وڌندڙ ٽيسٽ ڊيٽا جو نمونو حاصل ڪيو ويو آهي ۽ صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.
Aux ڊيٽا چيڪ	آڪس ڊيٽا جي چڪاس جي مقابلي ۾ ته ڇا متوقع آڪس ڊيٽا وصول ڪئي وئي آهي ۽ وصول ڪندڙ پاسي تي صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.

HDMI سموليشن ٽيسٽ بينچ ھيٺ ڏنل تصديق جا امتحان ڪري ٿو:

HDMI خصوصيت	تصديق
وڊيو ڊيٽا	• ٽيسٽ بينچ ان پٽ ۽ آئوٽ پٽ وڊيو تي CRC چيڪنگ کي لاڳو ڪري ٿو. • اهو منتقل ٿيل ڊيٽا جي CRC قدر کي چيڪ ڪري ٿو CRC جي مقابلي ۾ وصول ڪيل وڊيو ڊيٽا ۾ حساب ڪيل. • ٽيسٽ بينچ وري وصول ڪندڙ مان 4 مستحڪم V-SYNC سگنل ڳولڻ کان پوء چڪاس ڪري ٿو.
معاون ڊيٽا	• aux sampلي جنريٽر هڪ مقرر ٿيل ڊيٽا ٺاهي ٿو جيڪو ٽرانسميٽر مان منتقل ڪيو وڃي ٿو. • وصول ڪندڙ پاسي، جنريٽر موازنہ ڪري ٿو ته ڇا متوقع معاون ڊيٽا حاصل ڪئي وئي آهي ۽ صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.
آڊيو ڊيٽا	• آڊيو ايسampلي جنريٽر هڪ وڌندڙ ٽيسٽ ڊيٽا جو نمونو ٺاهي ٿو جيڪو آڊيو چينل ذريعي منتقل ڪيو وڃي. • وصول ڪندڙ پاسي، آڊيو ڊيٽا چيڪ ڪندڙ چيڪ ڪري ٿو ۽ موازنہ ڪري ٿو ته ڇا وڌندڙ ٽيسٽ ڊيٽا نموني وصول ڪيو ويو آهي ۽ صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.

هڪ ڪامياب تخليق هيٺ ڏنل پيغام سان ختم ٿئي ٿو:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# بي پي پي = 0
# AUDIO_FREQUENCY (kHz) = 48
# آڊيو_چينل = 8
# تخليق پاس
ٽيبل 26. HDMI Intel FPGA IP ڊيزائن Exampلي سپورٽ سموليٽر

سمائيٽر	Verilog HDL	وي ايڇ ڊي ايل
ModelSim - Intel FPGA ايڊيشن / ModelSim - Intel FPGA اسٽارٽر ايڊيشن	ها	ها
VCS/VCS MX	ها	ها
رويرا-پرو	ها	ها
Xcelium متوازي	ها	نه

2.14. ڊيزائن جون حدون
توهان کي ڪجهه حدن تي غور ڪرڻ جي ضرورت آهي جڏهن HDMI 2.1 ڊيزائن اڳوڻي کي ترتيب ڏيوampلي.

• TX TMDS موڊ ۾ هلائڻ جي قابل ناهي جڏهن غير پاسٿرو موڊ ۾. TMDS موڊ ۾ ٽيسٽ ڪرڻ لاءِ، user_dipsw کي ٽوگل ڪريو واپس پاسٿرو موڊ ڏانھن.
• Nios II پروسيسر کي لازمي طور تي خدمت ڪرڻ گهرجي TX لنڪ ٽريننگ مڪمل ڪرڻ لاءِ بغير ڪنهن رڪاوٽ جي ٻين عملن جي.

2.15. ڊيبگنگ خاصيتون
هي ڊزائن اڳوڻيample توهان جي مدد ڪرڻ لاءِ ڪجهه ڊيبگنگ خاصيتون مهيا ڪري ٿي.
2.15.1. سافٽ ويئر ڊيبگنگ پيغام
توھان سافٽ ويئر ۾ ڊيبگنگ پيغام کي چالو ڪري سگھو ٿا توھان کي رن-ٽائم مدد مهيا ڪرڻ لاءِ.
سافٽ ويئر ۾ ڊيبگنگ پيغام کي چالو ڪرڻ لاء، انهن قدمن تي عمل ڪريو:

1. DEBUG_MODE کي تبديل ڪريو 1 ۾ global.h اسڪرپٽ ۾.
2. هلايو اسڪرپٽ/build_sw.sh Nios II ڪمانڊ شيل تي.
3. ٺاهيل سافٽ ويئر/tx_control/tx_control.elf کي ٻيهر پروگرام ڪريو file Nios II ڪمانڊ شيل تي حڪم هلائڻ سان:
   nios2-ڊائون لوڊ -r -g سافٽ ويئر/tx_control/tx_control.elf
4. هلايو Nios II ٽرمينل ڪمانڊ تي Nios II ڪمانڊ شيل:
   nios2-ٽرمينل

جڏهن توهان ڊيبگنگ پيغام کي چالو ڪيو، هيٺ ڏنل معلومات پرنٽ ڪيو:

• TX ۽ RX ٻنهي تي TI ريڊريور سيٽنگون ELF پروگرامنگ کان پوءِ هڪ ڀيرو پڙهي ۽ ڏيکاريل آهن file.
• RX EDID ٺاھ جوڙ ۽ hotplug عمل لاء اسٽيٽس پيغام
• ريزوليوشن سان يا بغير FRL سپورٽ معلومات EDID مان ڪڍيل سنڪ تي TX سان ڳنڍيل. اها معلومات هر TX hotplug لاءِ ڏيکاريل آهي.
• TX لنڪ ٽريننگ دوران TX لنڪ ٽريننگ جي عمل لاءِ اسٽيٽس پيغام.

2.15.2. SCDC معلومات سنڪ کان TX سان ڳنڍيل آهي
توھان ھي مضمون استعمال ڪري سگھو ٿا SCDC معلومات حاصل ڪرڻ لاءِ.

1. هلايو Nios II ٽرمينل ڪمانڊ تي Nios II ڪمانڊ شيل: nios2-terminal
2. پريس ڪريو user_pb[2] Intel Arria 10 FPGA ڊولپمينٽ کٽ تي.

سافٽ ويئر پڙهي ٿو ۽ SCDC معلومات ڏيکاري ٿو سنڪ تي TX سان ڳنڍيل Nios II ٽرمينل تي.
2.15.3. گھڙي جي تعدد جي ماپ
مختلف گھڙين لاءِ تعدد کي جانچڻ لاءِ ھن خصوصيت کي استعمال ڪريو.

1. hdmi_rx_top ۽ hdmi_tx_top ۾ files، uncomment “//` define DEBUG_EN 1“.
2. هر mr_rate_detect مثال مان refclock_measure سگنل شامل ڪريو سگنل ٽيپ لاجڪ اينالائيزر ۾ هر گھڙي جي گھڙي جي فريڪوئنسي حاصل ڪرڻ لاءِ (10 ms جي مدي ۾).
3. سگنل ٽيپ لاجڪ اينالائيزر سان ڊيزائن کي گڏ ڪريو.
4. پروگرام SOF file ۽ ھلايو سگنل ٽيپ لاجڪ اينالائيزر.

ٽيبل 27. ڪلاڪ

ماڊل	mr_rate_detect مثال	ماپ ٿيڻ واري ڪلاڪ
hdmi_rx_top	rx_pll_tmds	RX CDR حوالو گھڙي 0
	rx_clk0_freq	RX ٽرانسيور ڪلاڪ چينل 0 کان ٻاهر
	rx_vid_clk_freq	RX وڊيو ڪلاڪ
	rx_frl_clk_freq	RX FRL گھڙي
	rx_hsync_freq	حاصل ڪيل وڊيو فريم جي Hsync تعدد
hdmi_tx_top	tx_clk0_freq	TX ٽرانسيور ڪلاڪ چينل 0 کان ٻاهر
	vid_clk_freq	TX وڊيو ڪلاڪ
	frl_clk_freq	TX FRL گھڙي
	tx_hsync_freq	ويڊيو فريم جي Hsync تعدد کي منتقل ڪيو وڃي

2.16. توهان جي ڊيزائن کي اپڊيٽ ڪرڻ
ٽيبل 28. HDMI ڊيزائن Exampاڳوڻو Intel Quartus Prime Pro Edition سافٽ ويئر ورزن سان مطابقت

ڊيزائن Exampلي مختلف	Intel Quartus Prime Pro Edition 20.3 ۾ اپڊيٽ ڪرڻ جي صلاحيت
HDMI 2.1 ڊيزائن Example (سپورٽ FRL = 1)	نه

ڪنهن به غير مطابقت واري ڊيزائن لاءِ مثال طورamples، توهان کي هيٺين ڪرڻ جي ضرورت آهي:

1. ھڪڙو نئون ڊيزائن ٺاھيو اڳوڻيampموجوده Intel Quartus Prime Pro Edition سافٽ ويئر ورزن ۾ توهان جي موجوده ڊيزائن جي ساڳين ترتيبن کي استعمال ڪندي.
2. سڄي ڊيزائن جي ڀيٽ ڪريوample ڊاريڪٽري ڊيزائن سان exampاڳوڻو Intel Quartus Prime Pro Edition سافٽ ويئر ورزن استعمال ڪندي ٺاهيل آهي. تبديلين جي مٿان پورٽ مليو.

HDMI 2.0 ڊيزائن Example (سپورٽ FRL = 0)

HDMI Intel FPGA IP ڊيزائن اڳوڻيampلي ڏيکاري ٿو هڪ HDMI مثال متوازي لوپ بيڪ جنهن ۾ ٽي RX چينلز ۽ چار TX چينلز شامل آهن.
ٽيبل 29. HDMI Intel FPGA IP ڊيزائن ExampLe Intel Arria 10 ڊوائيسز لاء

ڊيزائن Example	ڊيٽا جي شرح	چينل موڊ	لوپ بيڪ جو قسم
آرريا 10 HDMI RX-TX Retransmit	< 6,000 ايم بي پي ايس	سمپلڪس	FIFO بفر سان متوازي

خاصيتون

• ڊيزائن FIFO بفرز کي فوري طور تي HDMI سنڪ ۽ ماخذ جي وچ ۾ سڌو HDMI وڊيو اسٽريم پاسٿرو انجام ڏيڻ لاءِ.
  
• ڊيزائن ابتدائي ڊيبگنگ لاءِ LED اسٽيٽس استعمال ڪري ٿيtage.
• ڊيزائن صرف RX ۽ TX اختيارن سان گڏ اچي ٿو.
• ڊيزائن کي RX-TX لنڪ ماڊل ۾ متحرڪ رينج ۽ ماسٽرنگ (HDR) انفارميشن فريم جي داخل ۽ فلٽرنگ کي ظاھر ڪري ٿو.
• ڊيزائن EDID پاسٿرو جي انتظام کي ظاهر ڪري ٿو هڪ خارجي HDMI سنڪ کان هڪ خارجي HDMI ماخذ تائين جڏهن هڪ TX هاٽ-پلگ ايونٽ ذريعي شروع ڪيو ويو آهي.
• ڊيزائن کي اجازت ڏئي ٿو رن-ٽائم ڪنٽرول ذريعي DIP سوئچ ۽ پش-بٽن کي منظم ڪرڻ لاءِ HDMI TX ڪور سگنلز:
  - DVI يا HDMI انڪوڊ ٿيل وڊيو فريم کي چونڊڻ لاءِ موڊ سگنل
  - info_avi[47]، info_vsi[61]، ۽ audio_info_ai[48] سگنلن کي منتخب ڪرڻ لاءِ معاون پيڪٽ ٽرانسميشن کي سائڊ بينڊز يا معاون ڊيٽا بندرگاهن ذريعي.

RX مثال خارجي وڊيو جنريٽر کان هڪ وڊيو ماخذ حاصل ڪري ٿو، ۽ ڊيٽا وري هڪ لوپ بڪ FIFO ذريعي وڃي ٿي ان کان اڳ TX مثال ڏانهن منتقل ڪيو وڃي.
ڪارڪردگي جي تصديق ڪرڻ لاءِ توهان کي هڪ خارجي وڊيو تجزيه ڪندڙ، مانيٽر، يا HDMI ڪنيڪشن سان ٽيليويزن کي TX ڪور سان ڳنڍڻ جي ضرورت آهي.
3.1. HDMI 2.0 RX-TX Retransmit ڊيزائن بلاڪ ڊاگرام
HDMI 2.0 RX-TX retransmit design example HDMI Intel FPGA IP لاءِ Simplex چينل موڊ تي متوازي لوپ بيڪ ڏيکاري ٿو.
شڪل 20. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Pro Edition)شڪل 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)لاڳاپيل معلومات
جيٽر آف پي ايل ايل ڪاسڪيڊنگ يا غير وقف ڪيل گھڙي جو رستو اريريا 10 پي ايل ايل ريفرنس ڪلاڪ لاءِ هن حل جو حوالو ڏيو جيڪڏهن توهان جي ڊزائين ڪيل گھڙين کي اضافي تجربو آهي
ڇڪڻ.
3.2. هارڊويئر ۽ سافٽ ويئر گهرجون
Intel استعمال ڪري ٿو ھيٺ ڏنل هارڊويئر ۽ سافٽ ويئر ڊيزائن کي جانچڻ لاءِampلي.
هارڊويئر

• Intel Arria 10 GX FPGA ڊولپمينٽ کٽ
• HDMI ماخذ (گرافڪس پروسيسر يونٽ (GPU))
• HDMI سنڪ (مانيٽر)
• Bitec HDMI FMC 2.0 ڌيئر ڪارڊ (نظرثاني 11)
• HDMI ڪيبل

نوٽ:
توھان پنھنجي Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني کي منتخب ڪري سگھو ٿا. مقامي پيٽرولر کي سيٽ ڪريو BITEC_DAUGHTER_CARD_REV کي 4، 6، يا 11 تي مٿين سطح تي file (a10_hdmi2_demo.v). جڏهن توهان نظر ثاني کي تبديل ڪريو ٿا، ڊزائين شايد ٽرانسيور چينلز کي تبديل ڪري سگھن ٿا ۽ بيٽيڪ HDMI ڌيء ڪارڊ جي ضرورتن جي مطابق پولارٽي کي ڦيرايو. جيڪڏهن توهان BITEC_DAUGHTER_CARD_REV پيٽرولر کي 0 تي سيٽ ڪيو، ڊزائن ٽرانسيور چينلز ۽ پولارٽي ۾ ڪا به تبديلي نه ايندي. HDMI 2.1 ڊيزائن لاءِ اڳamples، ڊيزائن Example tab، سيٽ ڪريو HDMI ڌيءَ ڪارڊ جي نظرثاني يا ته ترميم 9، نظرثاني 4، يا ڌيءَ ڪارڊ نه. ڊفالٽ قيمت نظر ثاني 9 آهي.
سافٽ ويئر

• Intel Quartus Prime ورجن 18.1 ۽ بعد ۾ (هارڊويئر جاچ لاءِ)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL صرف)/VCS MX، يا Xcelium Parallel simulator

3.3. ڊاريڪٽري جي جوڙجڪ
ڊائريڪٽرن تي مشتمل آهي ٺاهيل files لاءِ HDMI Intel FPGA IP ڊيزائن exampلي.
شڪل 22. ڊاريڪٽري جو ڍانچو ڊيزائن لاءِ Exampleجدول 30. ٺاهيل RTL Files

فولڊر	Files
جي ايڪس بي	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
عام	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
ايڇ ڊي آر	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
ايس ڊي سي	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

جدول 31. ٺاهيل سموليشن Files
وڌيڪ معلومات لاءِ Simulation Testbench سيڪشن جو حوالو ڏيو.

فولڊر	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
تال	/cds.lib
	/hdl.var
	<cds_libs فولڊر>

مرشد	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
عام (Intel Quartus Prime Pro Edition)	/ماڊلسم_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

ٽيبل 32. ٺاهيل سافٽ ويئر Files

فولڊر	Files
tx_control_src نوٽ: tx_control فولڊر ۾ انهن جا نقل پڻ شامل آهن files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. ڊيزائن اجزاء
HDMI Intel FPGA IP ڊيزائن اڳوڻيampانهن اجزاء جي ضرورت آهي.
ٽيبل 33. HDMI RX مٿين اجزاء

ماڊل	وصف
HDMI RX ڪور	IP Transceiver Native PHY کان سيريل ڊيٽا حاصل ڪري ٿو ۽ ڊيٽا جي ترتيب، چينل ڊيسڪ، TMDS ڊيڪوڊنگ، معاون ڊيٽا ڊيڪوڊنگ، وڊيو ڊيٽا ڊيڪوڊنگ، آڊيو ڊيٽا ڊيڪوڊنگ، ۽ ڊيسڪمبلنگ انجام ڏئي ٿو.
I2	I2C انٽرفيس آهي جيڪو سنڪ ڊسپلي ڊيٽا چينل (DDC) ۽ اسٽيٽس اينڊ ڊيٽا چينل (SCDC) لاءِ استعمال ڪيو ويندو آهي. HDMI ماخذ ڊي ڊي سي کي استعمال ڪري ٿو سنڪ جي صلاحيتن ۽ خاصيتن کي طئي ڪرڻ لاءِ پڙهڻ سان بهتر ٿيل توسيع ٿيل ڊسپلي شناختي ڊيٽا (E-EDID) ڊيٽا جي جوڙجڪ. • E-EDID لاءِ 8-bit I2C غلام ايڊريس 0xA0 ۽ 0xA1 آهن. LSB اشارو ڪري ٿو رسائي جي قسم: 1 پڙهڻ لاءِ ۽ 0 لکڻ لاءِ. جڏهن هڪ HPD واقعو ٿئي ٿو، I2C غلام آن-چپ رام مان پڙهڻ سان E-EDID ڊيٽا کي جواب ڏئي ٿو. • I2C غلام صرف ڪنٽرولر HDMI 2.0 آپريشنز لاءِ SCDC کي سپورٽ ڪري ٿو. SCDC لاءِ 8-bit I2C غلام ايڊريس 0xA8 ۽ 0xA9 آهن. جڏهن هڪ HPD واقعو ٿئي ٿو، I2C غلام HDMI RX ڪور جي SCDC انٽرفيس تي يا ان کان لکڻ يا پڙهڻ واري ٽرانزيڪشن کي انجام ڏئي ٿو. نوٽ: هي I2C غلام صرف ڪنٽرولر SCDC لاءِ گهربل ناهي جيڪڏهن HDMI 2.0b جو مقصد نه آهي. جيڪڏھن توھان چالو ڪيو I2C شامل ڪريو پيٽرولر، هي بلاڪ بنيادي اندر شامل ڪيو ويندو ۽ هن سطح تي نظر نه ايندو.
EDID رام	ڊزائين ريم 1-پورٽ IP ڪور استعمال ڪندي EDID معلومات محفوظ ڪري ٿي. هڪ معياري ٻه تار (گھڙي ۽ ڊيٽا) سيريل بس پروٽوڪول (I2C غلام صرف ڪنٽرولر) CEA-861-D مطابق E-EDID ڊيٽا جي جوڙجڪ کي منتقل ڪري ٿو. هي EDID RAM E-EDID معلومات کي محفوظ ڪري ٿو. نوٽ: جيڪڏھن توھان چالو ڪريو EDID رام شامل ڪريو پيٽرولر، هي بلاڪ بنيادي اندر شامل ڪيو ويندو ۽ هن سطح تي نظر نه ايندو.
IOPLL	IOPLL ٺاهي ٿو RX CDR ريفرنس ڪلاڪ، لنڪ اسپيڊ ڪلاڪ، ۽ ايندڙ TMDS گھڙي لاءِ وڊيو گھڙي. • ٻاھرين گھڙي 0 (سي ڊي آر حوالو گھڙي) • ٻاھرين گھڙي 1 (لنڪ اسپيڊ گھڙي) • ٻاھرين گھڙي 2 (ويڊيو گھڙي) نوٽ: ڊفالٽ IOPLL تشڪيل ڪنهن به HDMI قرارداد لاءِ صحيح ناهي. IOPLL پاور اپ تي مناسب سيٽنگن کي ٻيهر ترتيب ڏنو ويو آهي.
ٽرانسيور PHY ري سيٽ ڪنٽرولر	ٽرانسيور PHY ري سيٽ ڪنٽرولر RX ٽرانسيور جي قابل اعتماد شروعات کي يقيني بڻائي ٿو. هن ڪنٽرولر جي ري سيٽ ان پٽ کي RX ريڪنفيگريشن ذريعي شروع ڪيو ويو آهي، ۽ اهو ساڳيو اينالاگ ۽ ڊجيٽل ري سيٽ سگنل پيدا ڪري ٿو ٽرانسيور اصلي PHY بلاڪ کي بلاڪ جي اندر ري سيٽ ترتيب جي مطابق.
RX اصلي PHY	هارڊ ٽرانسيور بلاڪ جيڪو سيريل ڊيٽا حاصل ڪري ٿو ٻاهرين وڊيو ذريعن کان. اهو ڊيٽا کي HDMI RX ڪور ڏانهن منتقل ڪرڻ کان اڳ متوازي ڊيٽا کي سيريل ڊيٽا کي ختم ڪري ٿو.
RX Reconfiguration Management	RX ريڪنفيگريشن مئنيجمينٽ جيڪو 250 Mbps کان 6,000 Mbps جي حد تائين ڪنهن به صوابديدي لنڪ جي شرحن تي هلائڻ لاءِ RX ٽرانسيور کي هلائڻ لاءِ HDMI PLL سان ريٽ ڊڪشنري سرڪٽي کي لاڳو ڪري ٿو. هيٺ ڏنل صفحي 23 تي تصوير 63 جو حوالو ڏيو.

IOPLL ٻيهر ترتيب ڏيڻ

IOPLL ريڪنفيگريشن بلاڪ Intel FPGAs ۾ PLLs جي متحرڪ حقيقي وقت جي بحالي کي آسان بڻائي ٿو. هي بلاڪ پوري FPGA کي ٻيهر ترتيب ڏيڻ کان سواءِ، حقيقي وقت ۾ ٻاھرين گھڙي جي فريڪوئنسي ۽ پي ايل ايل بينڊوڊٿ کي اپڊيٽ ڪري ٿو. هي بلاڪ Intel Arria 100 ڊوائيسز ۾ 10 MHz تي هلندو آهي. IOPLL ٻيهر ترتيب ڏيڻ جي حد جي ڪري، لاڳو ڪريو Quartus INI permit_nf_pll_reconfig_out_of_lock=on IOPLL ريڪنفيگريشن IP جنريشن دوران. Quartus INI لاڳو ڪرڻ لاء، quartus.ini ۾ "permit_nf_pll_reconfig_out_of_lock=on" شامل ڪريو file ۽ جڳهه ۾ file Intel Quartus Prime پروجيڪٽ ڊاريڪٽري. توهان کي هڪ ڊيڄاريندڙ پيغام ڏسڻ گهرجي جڏهن توهان IOPLL ريڪنفيگريشن بلاڪ (pll_hdmi_reconfig) ۾ ترميم ڪريو Quartus Prime سافٽ ويئر ۾ INI سان. نوٽ: هن Quartus INI کان سواءِ، IOPLL ريڪنفيگريشن مڪمل نه ٿي ڪري سگھجي جيڪڏھن IOPLL ٻيهر ترتيب ڏيڻ دوران تالا وڃائي ويھي.

PIO

متوازي ان پُٽ/آئوٽ پُٽ (PIO) بلاڪ جو ڪم ڪنٽرول، اسٽيٽس ۽ ري سيٽ انٽرفيس جي طور تي يا ان کان CPU ذيلي سسٽم ۾.

شڪل 23. ملٽي ريٽ ريڪنفيگريشن سيڪوئنس فلو
انگ اکر ڏيکاري ٿو گھڻ-ريٽ ريڪنفيگريشن تسلسل جي وهڪري کي ڪنٽرولر جي جڏھن اھو انپٽ ڊيٽا اسٽريم ۽ ريفرنس ڪلاڪ فريڪوئنسي وصول ڪري ٿو، يا جڏھن ٽرانسيور ان لاڪ ٿيل آھي.ٽيبل 34. HDMI TX مٿين اجزاء

ماڊل	وصف
HDMI TX ڪور	IP ڪور مٿين سطح کان وڊيو ڊيٽا وصول ڪري ٿو ۽ TMDS انڪوڊنگ، معاون ڊيٽا انڪوڊنگ، آڊيو ڊيٽا انڪوڊنگ، وڊيو ڊيٽا انڪوڊنگ، ۽ اسڪرامبلنگ انجام ڏئي ٿو.
I2C ماسٽر	I2C انٽرفيس آهي جيڪو سنڪ ڊسپلي ڊيٽا چينل (DDC) ۽ اسٽيٽس اينڊ ڊيٽا چينل (SCDC) لاءِ استعمال ڪيو ويندو آهي. HDMI ماخذ ڊي ڊي سي کي استعمال ڪري ٿو سنڪ جي صلاحيتن ۽ خاصيتن کي طئي ڪرڻ لاءِ پڙهڻ سان بهتر ٿيل توسيع ٿيل ڊسپلي شناختي ڊيٽا (E-EDID) ڊيٽا جي جوڙجڪ. • جيئن DDC، I2C ماسٽر EDID کي خارجي سنڪ مان پڙهي ٿو EDID معلومات EDID RAM کي HDMI RX Top ۾ ترتيب ڏيڻ يا وڊيو پروسيسنگ لاءِ. • جيئن SCDC، I2C ماسٽر HDMI 2.0b آپريشن لاءِ SCDC ڊيٽا ڍانچي کي FPGA ماخذ کان خارجي سنڪ ڏانهن منتقل ڪري ٿو. مثال طورample، جيڪڏھن ٻاھر نڪرندڙ ڊيٽا جو وهڪرو 3,400 Mbps کان مٿي آھي، Nios II پروسيسر I2C ماسٽر کي حڪم ڏئي ٿو ته TMDS_BIT_CLOCK_RATIO ۽ SCRAMBLER_ENABLE بِٽس کي سنڪ SCDC ڪنفيگريشن رجسٽر کي اپڊيٽ ڪرڻ لاءِ 1.
IOPLL	IOPLL ايندڙ TMDS ڪلاڪ مان لنڪ اسپيڊ ڪلاڪ ۽ وڊيو ڪلاڪ فراهم ڪري ٿو. • ٻاھرين گھڙي 1 (لنڪ اسپيڊ گھڙي) • ٻاھرين گھڙي 2 (ويڊيو گھڙي) نوٽ: ڊفالٽ IOPLL تشڪيل ڪنهن به HDMI قرارداد لاءِ صحيح ناهي. IOPLL پاور اپ تي مناسب سيٽنگن کي ٻيهر ترتيب ڏنو ويو آهي.
ٽرانسيور PHY ري سيٽ ڪنٽرولر	ٽرانسيور PHY ري سيٽ ڪنٽرولر TX ٽرانسيورس جي قابل اعتماد شروعات کي يقيني بڻائي ٿو. هن ڪنٽرولر جي ري سيٽ ان پٽ کي مٿين سطح کان شروع ڪيو ويو آهي، ۽ اهو ساڳيو اينالاگ ۽ ڊجيٽل ري سيٽ سگنل ٺاهي ٿو ٽرانسيور اصلي PHY بلاڪ کي بلاڪ جي اندر ري سيٽ ترتيب جي مطابق. هن بلاڪ مان tx_ready آئوٽ پٽ سگنل پڻ ڪم ڪري ٿو ري سيٽ سگنل جي طور تي HDMI Intel FPGA IP ڏانهن اشارو ڪرڻ لاءِ ته ٽرانسيور مٿي ۽ هلندڙ آهي، ۽ ڪور مان ڊيٽا حاصل ڪرڻ لاءِ تيار آهي.
ٽرانسيور اصلي PHY	هارڊ ٽرانسيور بلاڪ جيڪو HDMI TX ڪور مان متوازي ڊيٽا وصول ڪري ٿو ۽ ان کي منتقل ڪرڻ کان ڊيٽا کي سيريل ڪري ٿو. Reconfiguration interface TX Native PHY بلاڪ ۾ فعال ڪيو ويو آھي TX Native PHY ۽ ٽرانسيور آربيٽر جي وچ ۾ ڪنيڪشن کي ظاھر ڪرڻ لاءِ. TX Native PHY لاءِ ڪابه ٻيهر ترتيب نه ڏني وئي آهي. نوٽ: HDMI TX انٽر چينل اسڪيو گهرج کي پورو ڪرڻ لاءِ، Intel Arria 10 Transceiver Native PHY پيٽرول ايڊيٽر ۾ TX چينل بانڊنگ موڊ آپشن سيٽ ڪريو. PMA ۽ PCS تعلقات. توهان کي پڻ شامل ڪرڻ جي ضرورت آهي وڌ ۾ وڌ اسڪيو (set_max_skew) رڪاوٽ جي ضرورت کي ڊجيٽل ري سيٽ سگنل ۾ ٽرانسيور ري سيٽ ڪنٽرولر (tx_digitalreset) کان جيئن سفارش ڪئي وئي Intel Arria 10 Transceiver PHY يوزر گائيڊ.
TX PLL	ٽرانسميٽر PLL بلاڪ سيريل فاسٽ ڪلاڪ کي فراهم ڪري ٿو ٽرانسيور اصلي PHY بلاڪ کي. هن لاءِ HDMI Intel FPGA IP ڊيزائن example، fPLL استعمال ڪيو ويندو آهي TX PLL طور.
IOPLL ٻيهر ترتيب ڏيڻ	IOPLL ريڪنفيگريشن بلاڪ Intel FPGAs ۾ PLLs جي متحرڪ حقيقي وقت جي بحالي کي آسان بڻائي ٿو. هي بلاڪ پوري FPGA کي ٻيهر ترتيب ڏيڻ کان سواءِ، حقيقي وقت ۾ ٻاھرين گھڙي جي فريڪوئنسي ۽ پي ايل ايل بينڊوڊٿ کي اپڊيٽ ڪري ٿو. هي بلاڪ Intel Arria 100 ڊوائيسز ۾ 10 MHz تي هلندو آهي. IOPLL ٻيهر ترتيب ڏيڻ جي حد جي ڪري، لاڳو ڪريو Quartus INI permit_nf_pll_reconfig_out_of_lock=on IOPLL ريڪنفيگريشن IP جنريشن دوران. Quartus INI لاڳو ڪرڻ لاء، quartus.ini ۾ "permit_nf_pll_reconfig_out_of_lock=on" شامل ڪريو file ۽ جڳهه ۾ file Intel Quartus Prime پروجيڪٽ ڊاريڪٽري. توهان کي هڪ ڊيڄاريندڙ پيغام ڏسڻ گهرجي جڏهن توهان IOPLL ريڪنفيگريشن بلاڪ (pll_hdmi_reconfig) ۾ ترميم ڪريو انٽيل ڪوارٽس پرائم سافٽ ويئر ۾ INI سان. نوٽ: هن Quartus INI کان سواءِ، IOPLL ريڪنفيگريشن مڪمل نه ٿي ڪري سگھجي جيڪڏھن IOPLL ٻيهر ترتيب ڏيڻ دوران تالا وڃائي ويھي.
PIO	متوازي ان پُٽ/آئوٽ پُٽ (PIO) بلاڪ جو ڪم ڪنٽرول، اسٽيٽس ۽ ري سيٽ انٽرفيس جي طور تي يا ان کان CPU ذيلي سسٽم ۾.

ٽيبل 35. ٽرانسيور ڊيٽا جي شرح ۽ اوورampهر TMDS گھڙي فريکوئنسي رينج لاءِ لنگ فيڪٽر

TMDS گھڙي فريڪئنسي (MHz)	TMDS بٽ ڪلاڪ جي نسبت	اوورampلنگ فيڪٽر	ٽرانسيور ڊيٽا جي شرح (Mbps)
85-150	1	لاڳو نٿو ٿئي	3400-6000
100-340	0	لاڳو نٿو ٿئي	1000-3400
50-100	0	5	2500-5000
35-50	0	3	1050-1500
30-35	0	4	1200-1400
25-30	0	5	1250-1500

ٽيبل 36. مٿين سطح جي عام بلاڪ

ماڊل

وصف

ٽرانسيور آربيٽر

هي عام فنڪشنل بلاڪ ٽرانسيورسز کي هڪ ئي وقت ٻيهر بحال ڪرڻ کان روڪي ٿو جڏهن ته ساڳئي جسماني چينل اندر RX يا TX ٽرانسيور کي ٻيهر ترتيب ڏيڻ جي ضرورت آهي. هڪ ئي وقت ۾ ريڪليبريشن ايپليڪيشنن تي اثر انداز ٿئي ٿي جتي ساڳئي چينل اندر RX ۽ TX ٽرانسيور آزاد IP لاڳو ڪرڻ لاءِ مقرر ڪيا ويا آهن. هي ٽرانسيور ثالث هڪ ئي فزيڪل چينل ۾ Simplex TX ۽ Simplex RX کي ضم ڪرڻ لاءِ تجويز ڪيل قرارداد جي توسيع آهي. هي ٽرانسيور ثالث Avalon-MM RX ۽ TX ريڪنفيگريشن جي درخواستن کي ضم ڪرڻ ۽ ثالث ڪرڻ ۾ پڻ مدد ڪري ٿو هڪ چينل جي اندر simplex RX ۽ TX ٽرانسيور کي ھدف ڪري ٿو جيئن ٽرانسيور جي بحالي واري انٽرفيس بندرگاهه کي صرف ترتيب سان رسائي سگھجي ٿو. ٽرانسيور آربيٽر ۽ TX/RX Native PHY/PHY ري سيٽ ڪنٽرولر بلاڪ جي وچ ۾ انٽرفيس ڪنيڪشن هن ڊيزائن ۾ اڳوڻيample هڪ عام موڊ ڏيکاري ٿو جيڪو ڪنهن به IP ميلاپ لاءِ لاڳو ٿئي ٿو ٽرانسيور آربيٽر استعمال ڪندي. ٽرانسيور ثالث جي ضرورت نه آهي جڏهن صرف يا ته RX يا TX ٽرانسيور هڪ چينل ۾ استعمال ٿئي ٿي. ٽرانسيور ثالث پنهنجي Avalon-MM ٻيهر ترتيب ڏيڻ واري انٽرفيس ذريعي ٻيهر ترتيب ڏيڻ جي درخواست ڪندڙ کي سڃاڻي ٿو ۽ انهي کي يقيني بڻائي ٿو ته لاڳاپيل tx_reconfig_cal_busy يا rx_reconfig_cal_busy مطابق گيٽ ڪيو ويو آهي. HDMI ايپليڪيشن لاء، صرف RX ٻيهر ترتيب ڏيڻ شروع ڪري ٿو. ثالث جي ذريعي Avalon-MM ٻيهر ترتيب ڏيڻ جي درخواست کي چينل ڪرڻ سان، ثالث سڃاڻي ٿو ته ٻيهر ترتيب ڏيڻ جي درخواست RX مان نڪرندي آهي، جيڪو پوء دروازو tx_reconfig_cal_busy کي زور ڏيڻ کان ۽ rx_reconfig_cal_busy کي زور ڏيڻ جي اجازت ڏئي ٿو. گيٽنگ TX ٽرانسيور کي غير ارادي طور تي ڪئليبريشن موڊ ۾ منتقل ٿيڻ کان روڪي ٿي.

	نوٽ: ڇو ته HDMI صرف RX جي ترتيب جي ضرورت آهي، tx_reconfig_mgmt_* سگنل بند ٿيل آهن. پڻ، ثالث ۽ TX اصلي PHY بلاڪ جي وچ ۾ Avalon-MM انٽرفيس جي ضرورت ناهي. بلاڪ ڊزائينز ۾ انٽرفيس تي لڳايو ويو آهي exampTX/RX اصلي PHY/PHY ري سيٽ ڪنٽرولر سان عام ٽرانسيور آربيٽر ڪنيڪشن جو مظاهرو ڪرڻ لاءِ.
RX-TX لنڪ	• ويڊيو ڊيٽا آئوٽ پٽ ۽ هم وقت سازي سگنلز HDMI RX ڪور لوپ مان هڪ DCFIFO ذريعي RX ۽ TX وڊيو ڪلاڪ ڊومينز ۾. • جنرل ڪنٽرول پيڪيٽ (GCP)، InfoFrames (AVI، VSI ۽ AI)، معاون ڊيٽا، ۽ آڊيو ڊيٽا لوپ DCFIFOs ذريعي RX ۽ TX لنڪ اسپيڊ ڪلاڪ ڊومينز ۾. • HDMI TX ڪور جو معاون ڊيٽا بندرگاهه معاون ڊيٽا کي ڪنٽرول ڪري ٿو جيڪو DCFIFO ذريعي پٺتي پيل دٻاء ذريعي وهندو آهي. پسمانده دٻاء يقيني بڻائي ٿي ته معاون ڊيٽا پورٽ تي ڪو به نامڪمل معاون پيڪيٽ نه آهي. • هي بلاڪ خارجي فلٽرنگ پڻ انجام ڏئي ٿو: - HDMI TX ڪور معاون ڊيٽا بندرگاهن ڏانهن منتقل ڪرڻ کان پهريان معاون ڊيٽا اسٽريم مان آڊيو ڊيٽا ۽ آڊيو ڪلاڪ جي بحالي واري پيڪيٽ کي فلٽر ڪري ٿو. نوٽ: ھن فلٽرنگ کي غير فعال ڪرڻ لاءِ، پريس ڪريو user_pb[2]. هن فلٽرنگ کي فعال ڪريو انهي ڳالهه کي يقيني بڻائڻ لاءِ ته ٻيهر منتقل ٿيل معاون ڊيٽا اسٽريم ۾ آڊيو ڊيٽا ۽ آڊيو ڪلاڪ ري جنريشن پيڪيٽ جو ڪو به نقل نه آهي. - HDMI RX معاون ڊيٽا مان هاءِ ڊينامڪ رينج (HDR) انفارميشن فريم کي فلٽر ڪري ٿو ۽ اڳوڻو داخل ڪري ٿوampايڇ ڊي آر انفارميشن فريم کي HDMI TX جي معاون ڊيٽا کي Avalon ST ملٽي پلڪسر ذريعي.
سي پي يو ذيلي سسٽم	سي پي يو ذيلي سسٽم SCDC ۽ DDC ڪنٽرولرز جي طور تي ڪم ڪري ٿو، ۽ ماخذ ريڪنفيگريشن ڪنٽرولر. • ذريعو SCDC ڪنٽرولر I2C ماسٽر ڪنٽرولر تي مشتمل آهي. I2C ماسٽر ڪنٽرولر HDMI 2.0b آپريشن لاءِ SCDC ڊيٽا ڍانچي کي FPGA ماخذ کان خارجي سنڪ ڏانهن منتقل ڪري ٿو. مثال طورample، جيڪڏھن ٻاھر نڪرندڙ ڊيٽا جو وهڪرو 6,000 Mbps آھي، Nios II پروسيسر I2C ماسٽر ڪنٽرولر کي حڪم ڏئي ٿو ته TMDS_BIT_CLOCK_RATIO ۽ SCRAMBLER_ENABLE بِٽس کي سنڪ TMDS ڪنفيگريشن رجسٽر کي اپڊيٽ ڪرڻ لاءِ 1. • ساڳيو I2C ماسٽر پڻ HDMI ماخذ ۽ خارجي سنڪ جي وچ ۾ ڊي ڊي سي ڊيٽا ڍانچي (اي-اي ڊي آئي ڊي) کي منتقل ڪري ٿو. • Nios II CPU HDMI ماخذ لاءِ ريڪنفيگريشن ڪنٽرولر طور ڪم ڪري ٿو. سي پي يو RX ريڪنفيگريشن مئنيجمينٽ ماڊل مان وقتي شرح جي ڳولا تي ڀاڙي ٿو اهو طئي ڪرڻ لاءِ ته ڇا TX کي ٻيهر ترتيب ڏيڻ جي ضرورت آهي. Avalon-MM غلام مترجم Nios II پروسيسر Avalon-MM ماسٽر انٽرفيس ۽ Avalon-MM غلام انٽرفيس جي وچ ۾ انٽرفيس مهيا ڪري ٿو ٻاهرين طور تي فوري طور تي HDMI ذريعن جي IOPLL ۽ TX Native PHY. • TX لاءِ ٻيهر ترتيب واري ترتيب جو وهڪرو RX وانگر ساڳيو آهي، سواءِ ان جي ته PLL ۽ ٽرانسيور جي ٻيهر ترتيب ۽ ري سيٽ ترتيب ترتيب سان ڪئي ويندي آهي. صفحي 24 تي تصوير 67 جو حوالو ڏيو.

شڪل 24. ريڪنفيگريشن سيڪوئنس فلو
انگ اکر بيان ڪري ٿو Nios II سافٽ ويئر فلو جنهن ۾ I2C ماسٽر ۽ HDMI ماخذ لاءِ ڪنٽرول شامل آهن.3.5. متحرڪ رينج ۽ ماسٽرنگ (HDR) انفارميشن فريم داخل ڪرڻ ۽ فلٽرنگ
HDMI Intel FPGA IP ڊيزائن اڳوڻيample ۾ HDR انفارميشن فريم داخل ڪرڻ جو هڪ مظاهرو شامل آهي RX-TX لوپ بيڪ سسٽم ۾.
HDMI وضاحتي ورزن 2.0b متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم کي HDMI معاون اسٽريم ذريعي منتقل ڪرڻ جي اجازت ڏئي ٿو. مظاهري ۾، معاون ڊيٽا داخل ڪرڻ وارو بلاڪ HDR داخل ڪرڻ جي حمايت ڪري ٿو. توهان کي صرف گهربل HDR انفارميشن پيڪٽ کي فارميٽ ڪرڻ جي ضرورت آهي جيئن ماڊل جي سگنل لسٽ ٽيبل ۾ بيان ڪيو ويو آهي ۽ مهيا ڪيل AUX انسرشن ڪنٽرول ماڊل استعمال ڪريو HDR انفارميشن فريم جي داخلا کي شيڊول ڪرڻ لاءِ هر وڊيو فريم ۾ هڪ ڀيرو.
هن ۾ اڳوڻيample configuration، مثالن ۾ جتي ايندڙ معاون اسٽريم ۾ اڳ ۾ ئي HDR InfoFrame شامل آهي، اسٽريم ٿيل HDR مواد فلٽر ٿيل آهي. فلٽرنگ تڪراري HDR انفارميشن فريم کي منتقل ٿيڻ کان بچائي ٿو ۽ يقيني بڻائي ٿو ته صرف HDR S ۾ بيان ڪيل قدرampلي ڊيٽا ماڊل استعمال ڪيا ويا آهن.
شڪل 25. RX-TX لنڪ متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم داخل ڪرڻ سان
انگ اکر ڏيکاري ٿو RX-TX لنڪ جو بلاڪ ڊراگرام جنهن ۾ متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم شامل ڪرڻ شامل آهي HDMI TX بنيادي معاون اسٽريم ۾.
جدول 37. معاون ڊيٽا داخل ڪرڻ وارو بلاڪ (altera_hdmi_aux_hdr) سگنل

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ ڪريو
clk	ان پٽ	1	گھڙي ان پٽ. ھن گھڙي کي لنڪ جي رفتار واري گھڙي سان ڳنڍڻ گھرجي.
ري سيٽ	ان پٽ	1	ان پٽ ري سيٽ ڪريو.

معاون پيڪيٽ جنريٽر ۽ ملٽي پلڪسر سگنل
multixer_out_data	ٻاھر	72	ملٽي پلڪسر مان Avalon اسٽريمنگ آئوٽ.
Multixer_out_valid	ٻاھر	1
multixer_out_ready	ٻاھر	1
Multixer_out_startofpacket	ٻاھر	1
Multixer_out_endofpacket	ٻاھر	1
multixer_out_channel	ٻاھر	11
multixer_in_data	ان پٽ	72	Avalon اسٽريمنگ ان پٽ کي ملٽي پلڪسر جي In1 بندرگاهه ڏانهن. HDMI TX وڊيو Vsync. هي سگنل لنڪ اسپيڊ ڪلاڪ ڊومين تي هم وقت ٿيڻ گهرجي. بنيادي ھن سگنل جي اڀرندڙ ڪنڊ تي معاون اسٽريم ڏانھن HDR انفارميشن فريم داخل ڪري ٿو.
Multixer_in_valid	ان پٽ	1
multixer_in_ready	ان پٽ	1
Multixer_in_startofpacket	ان پٽ	1
Multixer_in_endofpacket hdmi_tx_vsync	ان پٽ ان پٽ	1 1

جدول 38. HDR ڊيٽا ماڊل (altera_hdmi_hdr_infoframe) سگنل

سگنل	ھدايت	ويڪر	وصف
hb0	ٻاھر	8	هيڊر بائيٽ 0 جي متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم: انفارميشن قسم جو ڪوڊ.
hb1	ٻاھر	8	هيڊر بائيٽ 1 جي متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم: انفارميشن فريم ورزن نمبر.
hb2	ٻاھر	8	هيڊر بائيٽ 2 جي متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم: انفارميشن فريم جي ڊگھائي.
pb	ان پٽ	224	متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم جي ڊيٽا بائيٽ.

جدول 39. متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم ڊيٽا بائيٽ بنڊل بٽ فيلڊس

بيٽ فيلڊ	وصف	جامد Metadata ٽائپ 1
7:0	ڊيٽا بائيٽ 1: {5'h0، EOTF[2:0]}
15:8	ڊيٽا بائيٽ 2: {5'h0، Static_Metadata_Descriptor_ID[2:0]}
23:16	ڊيٽا بائيٽ 3: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[0]، LSB
31:24	ڊيٽا بائيٽ 4: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[0]، MSB
39:32	ڊيٽا بائيٽ 5: Static_Metadata_Descriptor	display_primaries_y[0]، LSB
47:40	ڊيٽا بائيٽ 6: Static_Metadata_Descriptor	display_primaries_y[0]، MSB
55:48	ڊيٽا بائيٽ 7: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[1]، LSB
63:56	ڊيٽا بائيٽ 8: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[1]، MSB
71:64	ڊيٽا بائيٽ 9: Static_Metadata_Descriptor	display_primaries_y[1]، LSB
79:72	ڊيٽا بائيٽ 10: Static_Metadata_Descriptor	display_primaries_y[1]، MSB
87:80	ڊيٽا بائيٽ 11: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[2]، LSB
95:88	ڊيٽا بائيٽ 12: Static_Metadata_Descriptor	ڊسپلي_پرائمري_x[2]، MSB
103:96	ڊيٽا بائيٽ 13: Static_Metadata_Descriptor	display_primaries_y[2]، LSB
111:104	ڊيٽا بائيٽ 14: Static_Metadata_Descriptor	display_primaries_y[2]، MSB
119:112	ڊيٽا بائيٽ 15: Static_Metadata_Descriptor	white_point_x، LSB
127:120	ڊيٽا بائيٽ 16: Static_Metadata_Descriptor	white_point_x، MSB
135:128	ڊيٽا بائيٽ 17: Static_Metadata_Descriptor	white_point_y، LSB

143:136	ڊيٽا بائيٽ 18: Static_Metadata_Descriptor	white_point_y، MSB
151:144	ڊيٽا بائيٽ 19: Static_Metadata_Descriptor	max_display_mastering_luminance، LSB
159:152	ڊيٽا بائيٽ 20: Static_Metadata_Descriptor	max_display_mastering_luminance، MSB
167:160	ڊيٽا بائيٽ 21: Static_Metadata_Descriptor	min_display_mastering_luminance، LSB
175:168	ڊيٽا بائيٽ 22: Static_Metadata_Descriptor	min_display_mastering_luminance، MSB
183:176	ڊيٽا بائيٽ 23: Static_Metadata_Descriptor	وڌ ۾ وڌ مواد جي روشني جي سطح، LSB
191:184	ڊيٽا بائيٽ 24: Static_Metadata_Descriptor	وڌ ۾ وڌ مواد جي روشني جي سطح، MSB
199:192	ڊيٽا بائيٽ 25: Static_Metadata_Descriptor	وڌ ۾ وڌ فريم-اوسط لائيٽ ليول، LSB
207:200	ڊيٽا بائيٽ 26: Static_Metadata_Descriptor	وڌ ۾ وڌ فريم-اوسط لائيٽ ليول، MSB
215:208	رکيل
223:216	رکيل

HDR داخل ڪرڻ ۽ فلٽرنگ کي غير فعال ڪرڻ
HDR داخل ڪرڻ ۽ فلٽر کي غير فعال ڪرڻ توهان کي RX-TX Retransmit design ex.ampلي.
HDR انفارميشن فريم داخل ڪرڻ ۽ فلٽرنگ کي غير فعال ڪرڻ لاءِ:

1. rxtx_link.v ۾ block_ext_hdr_infoframe 1'b0 تي سيٽ ڪريو file Auxiliary stream مان HDR InfoFrame جي فلٽرنگ کي روڪڻ لاءِ.
2. altera_hdmi_aux_hdr.v ۾ avalon_st_multiplexer مثال جي multiplexer_in0_valid سيٽ ڪريو file 1'b0 تائين Auxiliary Packet Generator کي TX Auxiliary stream ۾ اضافي HDR انفارميشن فريم ٺاهڻ ۽ داخل ڪرڻ کان روڪڻ لاءِ.
   

3.6. گھڙي جي اسڪيم
ڪلاڪنگ اسڪيم HDMI Intel FPGA IP ڊيزائن ۾ ڪلاڪ ڊومينز کي واضح ڪري ٿيampلي.
شڪل 26. HDMI Intel FPGA IP ڊيزائن Exampلي ڪلاڪنگ اسڪيم (Intel Quartus Prime Pro Edition)شڪل 27. HDMI Intel FPGA IP ڊيزائن Exampلي ڪلاڪنگ اسڪيم (Intel Quartus Prime Standard Edition)ٽيبل 40. ڪلاڪنگ اسڪيم سگنلز

گھڙي	ڊيزائن ۾ سگنل جو نالو	وصف
TX IOPLL/ TX PLL حوالو گھڙي 1	hdmi_clk_in	حوالو ڪلاڪ TX IOPLL ۽ TX PLL ڏانهن. گھڙي جي تعدد HDMI TX TMDS گھڙي چينل مان متوقع TMDS گھڙي جي تعدد جي برابر آھي. هن لاءِ HDMI Intel FPGA IP ڊيزائن example، ھي گھڙي RX TMDS گھڙي سان ڳنڍيل آھي نمائش جي مقصد لاءِ. توهان جي ايپليڪيشن ۾، توهان کي هڪ وقف ڪلاڪ فراهم ڪرڻ جي ضرورت آهي TMDS گھڙي فريکوئنسي سان هڪ پروگراميبل اوسيليٽر کان بهتر ڪارڪردگي ڪارڪردگي لاءِ. نوٽ: هڪ ٽرانسيور RX پن کي TX PLL ريفرنس ڪلاڪ طور استعمال نه ڪريو. توهان جي ڊيزائن ۾ ناڪام ٿي ويندي جيڪڏهن توهان هڪ RX پن تي HDMI TX refclk رکو.
TX ٽرانسيور ڪلاڪ آئوٽ	tx_clk	ڪلاڪ آئوٽ ٽرانسيور مان هٿ ڪيو ويو، ۽ فریکوئنسي مختلف ٿي ٿي ڊيٽا جي شرح ۽ علامتن جي في ڪلاڪ جي حساب سان. TX ٽرانسيور ڪلاڪ آئوٽ فریکوئنسي = ٽرانسيور ڊيٽا جي شرح/ (علامت في ڪلاڪ*10)
TX PLL سيريل ڪلاڪ	tx_bonding_clocks	TX PLL پاران ٺاهيل سيريل فاسٽ ڪلاڪ. ڪلاڪ جي تعدد ڊيٽا جي شرح تي ٻڌل آهي.
TX/RX لنڪ اسپيڊ ڪلاڪ	ls_clk	ڳنڍڻ جي رفتار گھڙي. لنڪ جي رفتار گھڙي جي تعدد تي منحصر آهي متوقع TMDS ڪلاڪ جي تعدد، اوورampling فيڪٽر، علامت في ڪلاڪ، ۽ TMDS بٽ ڪلاڪ تناسب.

		TMDS بٽ ڪلاڪ ريشو	لنڪ اسپيڊ ڪلاڪ فريڪئنسي
		0	TMDS گھڙي فریکوئنسي / سمبل في ڪلاڪ
		1	TMDS ڪلاڪ فریکوئنسي *4 / سمبول في ڪلاڪ
TX/RX وڊيو ڪلاڪ	vid_clk	وڊيو ڊيٽا ڪلاڪ. وڊيو ڊيٽا ڪلاڪ جي تعدد TX لنڪ اسپيڊ ڪلاڪ مان نڪتل آهي رنگ جي کوٽائي جي بنياد تي.
		TMDS بٽ ڪلاڪ ريشو	وڊيو ڊيٽا ڪلاڪ فريڪئنسي
		0	TMDS ڪلاڪ/ نشان في ڪلاڪ/ رنگ جي کوٽائي جو عنصر
		1	TMDS گھڙي *4 / سمبول في ڪلاڪ / رنگ جي کوٽائي فيڪٽر
		بٽ في رنگ	رنگ جي کوٽائي فيڪٽر
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS گھڙي	tmds_clk_in	HDMI RX کان TMDS ڪلاڪ چينل ۽ IOPLL جي حوالي سان گھڙي سان ڳنڍي ٿو.
RX CDR حوالو گھڙي 0 / TX PLL حوالو گھڙي 0	fr_clk	RX CDR ۽ TX PLL ڏانهن مفت هلندڙ ريفرنس ڪلاڪ. هي ڪلاڪ پاور اپ حساب ڪرڻ لاء گهربل آهي.
RX CDR حوالو گھڙي 1	iopll_outclk0	حوالو ڪلاڪ RX ٽرانسيور جي RX CDR ڏانهن.
		ڊيٽا جي شرح	RX Reference Clock Frequency
		ڊيٽا جي شرح <1 Gbps	5 × TMDS گھڙي جي تعدد
		1 Gbps < ڊيٽا جي شرح <3.4 جي بي پي ايس	TMDS گھڙي جي تعدد
		ڊيٽا جي شرح > 3.4 Gbps	4 × TMDS گھڙي جي تعدد
		• ڊيٽا جي شرح <1 Gbps: اوور لاءampٽرانسيور جي گھٽ ۾ گھٽ ڊيٽا جي شرح جي ضرورت کي پورو ڪرڻ لاء. • ڊيٽا جي شرح >3.4 Gbps: 1/40 جي TMDS بٽ ريٽ کي ڪلڪ ريشو لاءِ معاوضو ڏيڻ لاءِ ٽرانسيور ڊيٽا جي شرح کي ڪلاڪ جي نسبت کي 1/10 تي برقرار رکڻ لاءِ. نوٽ: CDR ريفرنس ڪلاڪ جي طور تي ٽرانسيور RX پن استعمال نه ڪريو. توهان جي ڊيزائن ۾ ناڪام ٿي ويندي جيڪڏهن توهان هڪ RX پن تي HDMI RX refclk رکي.
RX ٽرانسيور ڪلاڪ آئوٽ	rx_clk	ڪلاڪ آئوٽ ٽرانسيور مان هٿ ڪيو ويو، ۽ فریکوئنسي مختلف ٿي ٿي ڊيٽا جي شرح ۽ علامتن جي في ڪلاڪ جي حساب سان. RX ٽرانسيور ڪلاڪ آئوٽ فریکوئنسي = ٽرانسيور ڊيٽا جي شرح/ (علامت في ڪلاڪ*10)
انتظامي ڪلاڪ	mgmt_clk	انهن حصن لاءِ مفت هلندڙ 100 MHz ڪلاڪ:

		• ٻيهر ترتيب ڏيڻ لاءِ Avalon-MM انٽرفيس - فريڪوئنسي رينج جي گهرج 100-125 MHz جي وچ ۾ آهي. •، ٽرانسيور ري سيٽ تسلسل لاءِ PHY ري سيٽ ڪنٽرولر - فريڪوئنسي رينج جي گهرج 1-500 MHz جي وچ ۾ آهي. • IOPLL ٻيهر ترتيب ڏيڻ - گھڙي گھڙي جي تعدد 100 MHz آھي. • انتظام لاء RX Reconfiguration • سي پي يو • I2C ماسٽر
I2C گھڙي	i2c_clk	هڪ 100 MHz گھڙي ان پٽ جيڪو I2C ٻانهن کي گھڙي ٿو، SCDC HDMI RX ڪور ۾ رجسٽر ٿئي ٿو، ۽ EDID رام.

لاڳاپيل معلومات

• سي ڊي آر ريفرنس ڪلاڪ طور ٽرانسيور RX پن استعمال ڪندي
• ٽرانسيور RX پن استعمال ڪندي TX PLL ريفرنس ڪلاڪ طور

3.7. انٽرفيس سگنل
جدولن ۾ HDMI Intel FPGA IP ڊيزائن جي سگنلن جي فهرست آھيampلي.
ٽيبل 41. مٿين سطح جا سگنل

سگنل	ھدايت	ويڪر	وصف
آن بورڊ Oscillator سگنل
clk_fpga_b3_p	ان پٽ	1	100 MHz مفت هلندڙ گھڙي بنيادي حوالن واري گھڙي لاءِ
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	ان پٽ	1	625 MHz مفت هلندڙ ڪلاڪ ٽرانسيور ريفرنس ڪلاڪ لاءِ؛ هي ڪلاڪ ڪنهن به فريڪوئنسي جي ٿي سگهي ٿي

استعمال ڪندڙ پش بٽڻ ۽ LEDs
user_pb	ان پٽ	1	HDMI Intel FPGA IP ڊيزائن ڪارڪردگي کي ڪنٽرول ڪرڻ لاءِ بٽڻ کي دٻايو
cpu_resetn	ان پٽ	1	گلوبل ري سيٽ
user_led_g	ٻاھر	4	سائو LED ڊسپلي ڏسو هارڊويئر سيٽ اپ صفحي 89 تي LED افعال بابت وڌيڪ معلومات لاءِ.
user_led_r	ٻاھر	4	لال LED ڊسپلي ڏسو هارڊويئر سيٽ اپ صفحي 89 تي LED افعال بابت وڌيڪ معلومات لاءِ.

HDMI FMC ڌيءَ ڪارڊ پن FMC پورٽ B تي
fmcb_gbtclk_m2c_p_0	ان پٽ	1	HDMI RX TMDS گھڙي
fmcb_dp_m2c_p	ان پٽ	3	HDMI RX ڳاڙهو، سائو، ۽ نيرو ڊيٽا چينلز • Bitec ڌيئر ڪارڊ نظرثاني 11 — [0]: RX TMDS چينل 1 (سائو) — [1]: RX TMDS چينل 2 (لال) — [2]: RX TMDS چينل 0 (بليو) • Bitec ڌيئر ڪارڊ جي نظرثاني 4 يا 6 — [0]: RX TMDS چينل 1 (گرين) — پولارٽي انورٽ ٿيل — [1]: RX TMDS چينل 0 (بليو) — پولارٽي انورٽ ٿيل — [2]: RX TMDS چينل 2 (لال) — پولارٽي انورٽ ٿيل
fmcb_dp_c2m_p	ٻاھر	4	HDMI TX گھڙي، ڳاڙهو، سائو، ۽ نيري ڊيٽا چينلز • Bitec ڌيئر ڪارڊ نظرثاني 11 — [0]: TX TMDS چينل 2 (لال) — [1]: TX TMDS چينل 1 (سائو) — [2]: TX TMDS چينل 0 (بليو) — [3]: TX TMDS ڪلاڪ چينل • Bitec ڌيئر ڪارڊ جي نظرثاني 4 يا 6 — [0]: TX TMDS ڪلاڪ چينل — [1]: TX TMDS چينل 0 (بليو) — [2]: TX TMDS چينل 1 (سائو) — [3]: TX TMDS چينل 2 (لال)
fmcb_la_rx_p_9	ان پٽ	1	HDMI RX + 5V پاور ڳوليو
fmcb_la_rx_p_8	اندر	1	HDMI RX گرم پلگ ڳولڻ
fmcb_la_rx_n_8	اندر	1	HDMI RX I2C SDA DDC ۽ SCDC لاءِ
fmcb_la_tx_p_10	ان پٽ	1	HDMI RX I2C SCL DDC ۽ SCDC لاءِ
fmcb_la_tx_p_12	ان پٽ	1	HDMI TX گرم پلگ ڳولڻ
fmcb_la_tx_n_12	اندر	1	HDMI I2C SDA DDC ۽ SCDC لاءِ
fmcb_la_rx_p_10	اندر	1	HDMI I2C SCL DDC ۽ SCDC لاءِ
fmcb_la_tx_p_11	اندر	1	HDMI I2C SDA ريڊرور ڪنٽرول لاءِ
fmcb_la_rx_n_9	اندر	1	ريڊريور ڪنٽرول لاءِ HDMI I2C SCL

ٽيبل 42. HDMI RX مٿين سطح جا سگنل

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ سگنل
mgmt_clk	ان پٽ	1	سسٽم ڪلاڪ ان پٽ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	ان پٽ	1	مفت هلندڙ ڪلاڪ (625 MHz) پرائمري ٽرانسيور ريفرنس ڪلاڪ لاءِ. هي ڪلاڪ پاور اپ اسٽيٽ دوران ٽرانسيور جي حساب سان گهربل آهي. هي گھڙي ڪنهن به فريڪئنسي جي ٿي سگهي ٿي.
ري سيٽ	ان پٽ	1	سسٽم ري سيٽ ان پٽ

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ سگنل
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	ان پٽ	1	ٽرانسيور ري سيٽ ان پٽ. هي سگنل پاور اپ اسٽيٽ ۾ ريفرنس ڪلاڪ سوئچنگ جي عمل دوران (مفت هلندڙ ڪلاڪ کان TMDS ڪلاڪ تائين) تي زور ڏنو ويو آهي.
tmds_clk_in	ان پٽ	1	HDMI RX TMDS گھڙي
i2c_clk	ان پٽ	1	DDC ۽ SCDC انٽرفيس لاءِ گھڙي ان پٽ
vid_clk_out	ٻاھر	1	وڊيو ڪلاڪ جي پيداوار
ls_clk_out	ٻاھر	1	ڳنڍڻ جي رفتار گھڙي ٻاھر
sys_init	ٻاھر	1	پاور اپ تي سسٽم کي ري سيٽ ڪرڻ لاء سسٽم جي شروعات

RX ٽرانسيور ۽ IOPLL سگنل
rx_serial_data	ان پٽ	3	HDMI سيريل ڊيٽا RX اصلي PHY ڏانهن
gxb_rx_ready	ٻاھر	1	اشارو ڪري ٿو RX اصلي PHY تيار آهي
gxb_rx_cal_busy_out	ٻاھر	3	RX Native PHY calibration transceiver arbiter ڏانهن مصروف
gxb_rx_cal_busy_in	ان پٽ	3	ٽرانسيور آربيٽر کان RX اصلي PHY تائين ڪيليبريشن مصروف سگنل
iopll_locked	ٻاھر	1	اشارو ڪيو IOPLL بند ٿيل آهي
gxb_reconfig_write	ان پٽ	3	ٽرانسيور ريڪنفيگريشن Avalon-MM انٽرفيس RX Native PHY کان ٽرانسيور آربيٽر تائين
gxb_reconfig_read	ان پٽ	3
gxb_reconfig_address	ان پٽ	30
gxb_reconfig_writedata	ان پٽ	96
gxb_reconfig_readdata	ٻاھر	96
gxb_reconfig_waitrequest	ٻاھر	3

RX Reconfiguration Management
rx_reconfig_en	ٻاھر	1	RX Reconfiguration سگنل کي فعال ڪري ٿو
ماپ	ٻاھر	24	HDMI RX TMDS گھڙي جي تعدد جي ماپ (10 ms ۾)
ماپ_ صحيح	ٻاھر	1	اشارو ڪري ٿو ماپ سگنل صحيح آهي
os	ٻاھر	1	اوورampلنگر عنصر: • 0: اوور نهampلنگ • 1: 5× اوورampلنگ
reconfig_mgmt_write	ٻاھر	1	RX ريڪنفيگريشن مئنيجمينٽ Avalon ميموري ميپڊ انٽرفيس کي ٽرانسيور آربيٽر
reconfig_mgmt_read	ٻاھر	1
reconfig_mgmt_address	ٻاھر	12

reconfig_mgmt_writedata	ٻاھر	32
reconfig_mgmt_readdata	ان پٽ	32
reconfig_mgmt_waitrequest	ان پٽ	1

HDMI RX ڪور سگنل
TMDS_Bit_clock_Ratio	ٻاھر	1	SCDC رجسٽر انٽرفيس
آڊيو_ڊي	ٻاھر	1	HDMI RX ڪور آڊيو انٽرفيس وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سنڪ انٽرفيس سيڪشن جو حوالو ڏيو.
آڊيو_ڊيٽا	ٻاھر	256
audio_info_ai	ٻاھر	48
آڊيو_ اين	ٻاھر	20
audio_CTS	ٻاھر	20
audio_metadata	ٻاھر	165
آڊيو_فارميٽ	ٻاھر	5
aux_pkt_data	ٻاھر	72	HDMI RX بنيادي معاون انٽرفيس وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سنڪ انٽرفيس سيڪشن جو حوالو ڏيو.
aux_pkt_addr	ٻاھر	6
aux_pkt_wr	ٻاھر	1
aux_data	ٻاھر	72
aux_sop	ٻاھر	1
aux_eop	ٻاھر	1
aux_valid	ٻاھر	1
aux_error	ٻاھر	1
جي سي پي	ٻاھر	6	HDMI RX ڪور سائڊ بينڊ سگنل وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سنڪ انٽرفيس سيڪشن جو حوالو ڏيو.
info_avi	ٻاھر	112
info_vsi	ٻاھر	61
colordepth_mgmt_sync	ٻاھر	2
vid_data	ٻاھر	N*48	HDMI RX ڪور ويڊيو بندرگاهن نوٽ: ن = علامت في ڪلاڪ ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
vid_vsync	ٻاھر	N
vid_hsync	ٻاھر	N
vid_de	ٻاھر	N
موڊ	ٻاھر	1	HDMI RX ڪور ڪنٽرول ۽ اسٽيٽس بندرگاهن نوٽ: ن = علامت في ڪلاڪ ڏانهن رجوع ڪريو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
ctrl	ٻاھر	N*6
بند ٿيل	ٻاھر	3
vid_lock	ٻاھر	1
in_5v_power	ان پٽ	1	HDMI RX 5V ڳوليو ۽ hotplug ڳوليو حوالو ڏيو سنڪ انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
hdmi_rx_hpd_n	اندر	1

hdmi_rx_i2c_sda	اندر	1	HDMI RX DDC ۽ SCDC انٽرفيس
hdmi_rx_i2c_scl	اندر	1

RX EDID RAM سگنل
edid_ram_access	ان پٽ	1	HDMI RX EDID RAM رسائي انٽرفيس. edid_ram_access تي زور ڏيو جڏھن توھان EDID RAM مان لکڻ يا پڙھڻ چاھيو، ٻي صورت ۾ ھي سگنل گھٽ رکيو وڃي.
edid_ram_address	ان پٽ	8
edid_ram_write	ان پٽ	1
edid_ram_read	ان پٽ	1
edid_ram_readdata	ٻاھر	8
edid_ram_writedata	ان پٽ	8
edid_ram_waitrequest	ٻاھر	1

ٽيبل 43. HDMI TX مٿين سطح جا سگنل

سگنل	ھدايت	ويڪر	وصف
گھڙي ۽ ري سيٽ سگنل
mgmt_clk	ان پٽ	1	سسٽم ڪلاڪ ان پٽ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	ان پٽ	1	مفت هلندڙ ڪلاڪ (625 MHz) پرائمري ٽرانسيور ريفرنس ڪلاڪ لاءِ. هي ڪلاڪ پاور اپ اسٽيٽ دوران ٽرانسيور جي حساب سان گهربل آهي. هي گھڙي ڪنهن به فريڪئنسي جي ٿي سگهي ٿي.
ري سيٽ	ان پٽ	1	سسٽم ري سيٽ ان پٽ
hdmi_clk_in	ان پٽ	1	حوالو ڪلاڪ TX IOPLL ۽ TX PLL ڏانهن. گھڙي جي تعدد TMDS گھڙي جي تعدد جي برابر آھي.
vid_clk_out	ٻاھر	1	وڊيو ڪلاڪ جي پيداوار
ls_clk_out	ٻاھر	1	ڳنڍڻ جي رفتار گھڙي ٻاھر
sys_init	ٻاھر	1	پاور اپ تي سسٽم کي ري سيٽ ڪرڻ لاء سسٽم جي شروعات
reset_xcvr	ان پٽ	1	TX ٽرانسيور کي ري سيٽ ڪريو
reset_pll	ان پٽ	1	IOPLL ۽ TX PLL ڏانهن ري سيٽ ڪريو
reset_pll_reconfig	ٻاھر	1	PLL ٻيهر ترتيب ڏيڻ تي سيٽ ڪريو

TX ٽرانسيور ۽ IOPLL سگنل
tx_serial_data	ٻاھر	4	HDMI سيريل ڊيٽا TX اصلي PHY کان
gxb_tx_ready	ٻاھر	1	اشارو ڪري ٿو TX اصلي PHY تيار آهي
gxb_tx_cal_busy_out	ٻاھر	4	TX Native PHY calibration مصروف سگنل ٽرانسيور آربيٽر ڏانهن
gxb_tx_cal_busy_in	ان پٽ	4	ٽرانسيور آربيٽر کان TX Native PHY تائين ڪيليبريشن مصروف سگنل

TX ٽرانسيور ۽ IOPLL سگنل
iopll_locked	ٻاھر	1	اشارو ڪيو IOPLL بند ٿيل آهي
txpll_locked	ٻاھر	1	اشارو TX PLL بند ٿيل آهي
gxb_reconfig_write	ان پٽ	4	ٽرانسيور ريڪنفيگريشن Avalon ميموري ميپڊ انٽرفيس TX Native PHY کان ٽرانسيور آربيٽر تائين
gxb_reconfig_read	ان پٽ	4
gxb_reconfig_address	ان پٽ	40
gxb_reconfig_writedata	ان پٽ	128
gxb_reconfig_readdata	ٻاھر	128
gxb_reconfig_waitrequest	ٻاھر	4

TX IOPLL ۽ TX PLL ريڪنفيگريشن سگنل
pll_reconfig_write/ tx_pll_reconfig_write	ان پٽ	1	TX IOPLL/TX PLL ٻيهر ترتيب ڏيڻ Avalon ميموري-ميپ ٿيل انٽرفيس
pll_reconfig_read/ tx_pll_reconfig_read	ان پٽ	1
pll_reconfig_address/ tx_pll_reconfig_address	ان پٽ	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	ان پٽ	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	ٻاھر	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	ٻاھر	1
os	ان پٽ	2	اوورampلنگر عنصر: • 0: اوور نهampلنگ • 1: 3× اوورampلنگ • 2: 4× اوورampلنگ • 3: 5× اوورampلنگ
ماپ	ان پٽ	24	ڏيکاري ٿو TMDS گھڙي جي تعدد کي منتقل ڪرڻ واري ويڊيو ريزوليوشن جي.

HDMI TX ڪور سگنل
ctrl	ان پٽ	6*N	HDMI TX ڪور ڪنٽرول انٽرفيس نوٽ: ن = نشان في ڪلاڪ حوالو ڏيو Source Interfaces سيڪشن ۾ HDMI Intel FPGA IP استعمال ڪندڙ ھدايت وڌيڪ معلومات لاء.
موڊ	ان پٽ	1
TMDS_Bit_clock_Ratio	ان پٽ	1	SCڊي سي رجسٽر انٽرفيس وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سورس انٽرفيس سيڪشن جو حوالو ڏيو.
Scrambler_Enable	ان پٽ	1
آڊيو_ڊي	ان پٽ	1	HDMI TX ڪور آڊيو انٽرفيس ڏانهن رجوع ڪريو ذريعو انٽرفيس سيڪشن ۾ HDMI Intel FPGA IP يوزر گائيڊ وڌيڪ معلومات لاءِ.
audio_mute	ان پٽ	1
آڊيو_ڊيٽا	ان پٽ	256
جاري رهيو…

HDMI TX ڪور سگنل
audio_info_ai	ان پٽ	49
آڊيو_ اين	ان پٽ	22
audio_CTS	ان پٽ	22
audio_metadata	ان پٽ	166
آڊيو_فارميٽ	ان پٽ	5
i2c_master_write	ان پٽ	1	TX I2C ماسٽر Avalon ميموري ميپ ٿيل انٽرفيس I2C ماسٽر کي TX ڪور اندر. نوٽ: اهي سگنل صرف موجود آهن جڏهن توهان آن ڪريو I2C شامل ڪريو پيرا ميٽر.
i2c_master_read	ان پٽ	1
i2c_master_address	ان پٽ	4
i2c_master_writedata	ان پٽ	32
i2c_master_readdata	ٻاھر	32
aux_ready	ٻاھر	1	HDMI TX بنيادي معاون انٽرفيس وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سورس انٽرفيس سيڪشن جو حوالو ڏيو.
aux_data	ان پٽ	72
aux_sop	ان پٽ	1
aux_eop	ان پٽ	1
aux_valid	ان پٽ	1
جي سي پي	ان پٽ	6	HDMI TX ڪور سائڊ بينڊ سگنل وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سورس انٽرفيس سيڪشن جو حوالو ڏيو.
info_avi	ان پٽ	113
info_vsi	ان پٽ	62
vid_data	ان پٽ	N*48	HDMI TX ڪور ويڊيو بندرگاهن نوٽ: N = علامت في ڪلاڪ وڌيڪ معلومات لاءِ HDMI Intel FPGA IP يوزر گائيڊ ۾ سورس انٽرفيس سيڪشن جو حوالو ڏيو.
vid_vsync	ان پٽ	N
vid_hsync	ان پٽ	N
vid_de	ان پٽ	N

I2سي ۽ گرم پلگ سگنل ڳولڻ
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) نوٽ: جڏهن توهان turnيرايو I2C شامل ڪريو پيٽرولر، هي سگنل TX ڪور ۾ رکيل آهي ۽ هن سطح تي نظر نه ايندي.	ٻاھر	1	I2C ماسٽر Avalon ميموري ميپ ٿيل انٽرفيس
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) نوٽ: جڏهن توهان turnيرايو I2C شامل ڪريو پيٽرولر، هي سگنل TX ڪور ۾ رکيل آهي ۽ هن سطح تي نظر نه ايندي.	ٻاھر	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) نوٽ: جڏهن توهان turnيرايو I2C شامل ڪريو پيٽرولر، هي سگنل TX ڪور ۾ رکيل آهي ۽ هن سطح تي نظر نه ايندي.	ان پٽ	1
جاري رهيو…

I2سي ۽ گرم پلگ سگنل ڳولڻ
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) نوٽ: جڏهن توهان turnيرايو I2C شامل ڪريو پيٽرولر، هي سگنل TX ڪور ۾ رکيل آهي ۽ هن سطح تي نظر نه ايندي.	ان پٽ	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	ٻاھر	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	ٻاھر	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	ان پٽ	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	ان پٽ	1
hdmi_tx_i2c_sda	اندر	1	HDMI TX DDC ۽ SCDC انٽرفيس
hdmi_tx_i2c_scl	اندر	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	اندر	1	I2C انٽرفيس لاءِ Bitec Daughter Card Revision 11 TI181 ڪنٽرول
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	اندر	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	اندر	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	اندر	1
tx_i2c_avalon_waitrequest	ٻاھر	1	I2C ماسٽر جي Avalon ميموري ميپ ٿيل انٽرفيس
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	ان پٽ	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	ان پٽ	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	ٻاھر	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	ان پٽ	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	ان پٽ	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	ٻاھر	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	ٻاھر	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	ان پٽ	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	ان پٽ	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	ٻاھر	8
جاري رهيو…

I2سي ۽ گرم پلگ سگنل ڳولڻ
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	ان پٽ	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	ان پٽ	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	ٻاھر	1
hdmi_tx_hpd_n	ان پٽ	1	HDMI TX hotplug انٽرفيس ڳوليو
tx_hpd_ack	ان پٽ	1
tx_hpd_req	ٻاھر	1

ٽيبل 44. ٽرانسيور آربيٽر سگنلز

سگنل	ھدايت	ويڪر	وصف
clk	ان پٽ	1	ٻيهر ترتيب ڏيڻ واري ڪلاڪ. ھن گھڙي کي ھڪڙي ئي گھڙي کي ٻيهر ترتيب ڏيڻ واري مينيجمينٽ بلاڪ سان حصيداري ڪرڻ گھرجي.
ري سيٽ	ان پٽ	1	سگنل ري سيٽ ڪريو. ھن ري سيٽ کي ھڪڙي ري سيٽ کي ٻيهر ترتيب ڏيڻ واري انتظام جي بلاڪ سان حصيداري ڪرڻ گھرجي.
rx_rcfg_en	ان پٽ	1	RX reconfiguration فعال سگنل
tx_rcfg_en	ان پٽ	1	TX reconfiguration فعال سگنل
rx_rcfg_ch	ان پٽ	2	اشارو ڪري ٿو ته ڪهڙي چينل کي RX ڪور تي ٻيهر ترتيب ڏيڻو آهي. اهو اشارو هميشه يقين رکڻ گهرجي.
tx_rcfg_ch	ان پٽ	2	اشارو ڪري ٿو ته TX ڪور تي ڪهڙي چينل کي ٻيهر ترتيب ڏيڻو آهي. اهو اشارو هميشه يقين رکڻ گهرجي.
rx_reconfig_mgmt_write	ان پٽ	1	ريڪنفيگريشن Avalon-MM انٽرفيس RX reconfiguration Management مان
rx_reconfig_mgmt_read	ان پٽ	1
rx_reconfig_mgmt_address	ان پٽ	10
rx_reconfig_mgmt_writedata	ان پٽ	32
rx_reconfig_mgmt_readdata	ٻاھر	32
rx_reconfig_mgmt_waitrequest	ٻاھر	1
tx_reconfig_mgmt_write	ان پٽ	1	Reconfiguration Avalon-MM انٽرفيس TX reconfiguration Management مان
tx_reconfig_mgmt_read	ان پٽ	1
tx_reconfig_mgmt_address	ان پٽ	10
tx_reconfig_mgmt_writedata	ان پٽ	32
tx_reconfig_mgmt_readdata	ٻاھر	32
tx_reconfig_mgmt_waitrequest	ٻاھر	1
reconfig_write	ٻاھر	1	Avalon-MM انٽرفيس کي ٻيهر ترتيب ڏيڻ ٽرانسيور ڏانهن
reconfig_read	ٻاھر	1
جاري رهيو…

سگنل	ھدايت	ويڪر	وصف
reconfig_address	ٻاھر	10
reconfig_writedata	ٻاھر	32
rx_reconfig_readdata	ان پٽ	32
rx_reconfig_waitrequest	ان پٽ	1
tx_reconfig_readdata	ان پٽ	1
tx_reconfig_waitrequest	ان پٽ	1
rx_cal_busy	ان پٽ	1	RX ٽرانسيور کان حساب ڪتاب جي حالت سگنل
tx_cal_busy	ان پٽ	1	TX ٽرانسيور کان حساب ڪتاب جي حالت سگنل
rx_reconfig_cal_busy	ٻاھر	1	RX ٽرانسيور PHY ري سيٽ ڪنٽرول ڏانهن ڪيليبريشن اسٽيٽس سگنل
tx_reconfig_cal_busy	ٻاھر	1	TX ٽرانسيور PHY ري سيٽ ڪنٽرول مان ڪيليبريشن اسٽيٽس سگنل

ٽيبل 45. RX-TX لنڪ سگنل

سگنل	ھدايت	ويڪر	وصف
ري سيٽ	ان پٽ	1	وڊيو/آڊيو/ معاون/ سائڊ بينڊ فيفا بفر ڏانھن ري سيٽ ڪريو.
hdmi_tx_ls_clk	ان پٽ	1	HDMI TX لنڪ اسپيڊ ڪلاڪ
hdmi_rx_ls_clk	ان پٽ	1	HDMI RX لنڪ اسپيڊ ڪلاڪ
hdmi_tx_vid_clk	ان پٽ	1	HDMI TX وڊيو ڪلاڪ
hdmi_rx_vid_clk	ان پٽ	1	HDMI RX وڊيو ڪلاڪ
hdmi_rx_locked	ان پٽ	3	ڏيکاري ٿو HDMI RX بند ٿيل حالت
hdmi_rx_de	ان پٽ	N	HDMI RX وڊيو انٽرفيس نوٽ: ن = علامت في ڪلاڪ
hdmi_rx_hsync	ان پٽ	N
hdmi_rx_vsync	ان پٽ	N
hdmi_rx_data	ان پٽ	ن*48
rx_audio_format	ان پٽ	5	HDMI RX آڊيو انٽرفيس
rx_audio_metadata	ان پٽ	165
rx_audio_info_ai	ان پٽ	48
rx_audio_CTS	ان پٽ	20
rx_audio_N	ان پٽ	20
rx_audio_de	ان پٽ	1
rx_audio_data	ان پٽ	256
rx_gcp	ان پٽ	6	HDMI RX سائڊ بينڊ انٽرفيس
rx_info_avi	ان پٽ	112
rx_info_vsi	ان پٽ	61
جاري رهيو…

سگنل	ھدايت	ويڪر	وصف
rx_aux_eop	ان پٽ	1	HDMI RX معاون انٽرفيس
rx_aux_sop	ان پٽ	1
rx_aux_valid	ان پٽ	1
rx_aux_data	ان پٽ	72
hdmi_tx_de	ٻاھر	N	HDMI TX وڊيو انٽرفيس نوٽ: ن = علامت في ڪلاڪ
hdmi_tx_hsync	ٻاھر	N
hdmi_tx_vsync	ٻاھر	N
hdmi_tx_data	ٻاھر	ن*48
tx_audio_format	ٻاھر	5	HDMI TX آڊيو انٽرفيس
tx_audio_metadata	ٻاھر	165
tx_audio_info_ai	ٻاھر	48
tx_audio_CTS	ٻاھر	20
tx_audio_N	ٻاھر	20
tx_audio_de	ٻاھر	1
tx_audio_data	ٻاھر	256
tx_gcp	ٻاھر	6	HDMI TX سائڊ بينڊ انٽرفيس
tx_info_avi	ٻاھر	112
tx_info_vsi	ٻاھر	61
tx_aux_eop	ٻاھر	1	HDMI TX معاون انٽرفيس
tx_aux_sop	ٻاھر	1
tx_aux_valid	ٻاھر	1
tx_aux_data	ٻاھر	72
tx_aux_ready	ٻاھر	1

ٽيبل 46. پليٽ فارم ڊيزائنر سسٽم سگنل

سگنل	ھدايت	ويڪر	وصف
cpu_clk (Intel Quartus Prime Standard Edition)	ان پٽ	1	سي پي يو ڪلاڪ
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	ان پٽ	1	سي پي يو ري سيٽ ڪريو
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	ان پٽ	1	TMDS بٽ ڪلاڪ تناسب
ماپ_پيو_بهترين_ڪنيڪشن_ايڪسپورٽ	ان پٽ	24	متوقع TMDS گھڙي جي تعدد
جاري رهيو…

سگنل	ھدايت	ويڪر	وصف
ماپ_صحيح_پيو_external_connection_expor t	ان پٽ	1	اشارو ڪري ٿو ماپ PIO صحيح آهي
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	ان پٽ	1	I2C ماسٽر انٽرفيس
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	ان پٽ	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	ٻاھر	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	ٻاھر	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	ان پٽ	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	ان پٽ	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	ٻاھر	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	ٻاھر	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	ٻاھر	3	DDC ۽ SCDC لاءِ I2C ماسٽر Avalon ميموري ميپ ٿيل انٽرفيس
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	ٻاھر	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	ان پٽ	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	ٻاھر	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	ان پٽ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	ٻاھر	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	ٻاھر	3	I2C ماسٽر Avalon ميموري ميپ ٿيل انٽرفيس Bitec ڌيءَ ڪارڊ جي نظرثاني لاءِ 11، T1181 ڪنٽرول
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	ٻاھر	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	ان پٽ	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	ٻاھر	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	ان پٽ	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	ٻاھر	1
جاري رهيو…

سگنل	ھدايت	ويڪر	وصف
edid_ram_access_pio_external_connection_exp ort	ٻاھر	1	EDID رام رسائي انٽرفيس. اصرار ڪريو edid_ram_access_pio_ external_connection_ export جڏھن توھان لکڻ يا پڙھڻ چاھيو EDID RAM مان RX ٽاپ تي. پليٽ فارم ڊيزائنر ۾ EDID RAM رسائي Avalon-MM غلام کي ڳنڍيو EDID RAM انٽرفيس تي اعلي سطحي RX ماڊلز تي.
edid_ram_slave_translator_address	ٻاھر	8
edid_ram_slave_translator_write	ٻاھر	1
edid_ram_slave_translator_read	ٻاھر	1
edid_ram_slave_translator_readdata	ان پٽ	8
edid_ram_slave_translator_writedata	ٻاھر	8
edid_ram_slave_translator_waitrequest	ان پٽ	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	ان پٽ	1	RX PMA Reconfiguration Avalon ميموري ميپ ٿيل انٽرفيس
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	ان پٽ	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	ٻاھر	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	ٻاھر	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	ٻاھر	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	ٻاھر	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	ان پٽ	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	ٻاھر	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	ان پٽ	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	ان پٽ	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	ٻاھر	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	ٻاھر	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	ان پٽ	1	TX PLL Reconfiguration Avalon ميموري ميپ ٿيل انٽرفيس
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	ٻاھر	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	ٻاھر	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	ٻاھر	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	ٻاھر	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	ان پٽ	32
جاري رهيو…

سگنل	ھدايت	ويڪر	وصف
tx_pll_waitrequest_pio_external_connection_export	ان پٽ	1	TX PLL انتظار جي درخواست
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	ٻاھر	12	TX PMA Reconfiguration Avalon ميموري ميپ ٿيل انٽرفيس
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	ٻاھر	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	ٻاھر	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	ان پٽ	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	ٻاھر	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	ان پٽ	1
tx_pma_waitrequest_pio_external_connection_export	ان پٽ	1	TX PMA انتظار جي درخواست
tx_pma_cal_busy_pio_external_connection_exp ort	ان پٽ	1	TX PMA Recalibration مصروف
tx_pma_ch_export	ٻاھر	2	TX PMA چينلز
tx_rcfg_en_pio_external_connection_export	ٻاھر	1	TX PMA Reconfiguration Enable
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	ٻاھر	32	TX IOPLL Reconfiguration Avalon ميموري ميپ ٿيل انٽرفيس
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	ان پٽ	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	ان پٽ	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	ٻاھر	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	ٻاھر	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	ٻاھر	1
tx_os_pio_external_connection_export	ٻاھر	2	اوورampلنگر عنصر: • 0: اوور نهampلنگ • 1: 3× اوورampلنگ • 2: 4× اوورampلنگ • 3: 5× اوورampلنگ
tx_rst_pll_pio_external_connection_export	ٻاھر	1	IOPLL ۽ TX PLL ڏانهن ري سيٽ ڪريو
tx_rst_xcvr_pio_external_connection_export	ٻاھر	1	ري سيٽ ڪريو TX Native PHY تي
wd_timer_resetrequest_reset	ٻاھر	1	واچ ڊاگ ٽائمر ري سيٽ
color_depth_pio_external_connection_export	ان پٽ	2	رنگ جي کوٽائي
tx_hpd_ack_pio_external_connection_export	ٻاھر	1	TX hotplug لاءِ هٿ ملائڻ جو پتو لڳايو
tx_hpd_req_pio_external_connection_export	ان پٽ	1

3.8. ڊيزائن RTL پيٽرولر
استعمال ڪريو HDMI TX ۽ RX Top RTL پيرا ميٽرز ڊيزائن کي ترتيب ڏيڻ لاءِ exampلي.
ڊزائينز Ex ۾ تمام گھڻا ڊيزائن جا پيراگراف موجود آھنampHDMI Intel FPGA IP پيٽرولر ايڊيٽر جي ٽيب. توھان اڃا تائين ڊزائن کي تبديل ڪري سگھو ٿا exampتوهان کي ترتيب ڏيو
RTL پيرا ميٽرز ذريعي پيراميٽر ايڊيٽر ۾ ٺاهيو ويو.

جدول 47. HDMI RX مٿين پيرا ميٽر

پيرا ميٽر	قدر	وصف
SUPPORT_DEEP_COLOR	• 0: ڪو به ڳاڙهو رنگ • 1: گہرا رنگ	اهو طئي ڪري ٿو ته ڇا ڪور ڊيپ رنگ فارميٽ کي انڪوڊ ڪري سگهي ٿو.
SUPPORT_AUXILIARY	• 0: ڪابه AUX • 1: AUX	اهو طئي ڪري ٿو ته ڇا معاون چينل انڪوڊنگ شامل آهي.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ڊوائيسز لاءِ في ڪلاڪ 10 علامتن کي سپورٽ ڪري ٿو.
SUPPORT_AUDIO	• 0: ڪوبه آڊيو • 1: آڊيو	اهو طئي ڪري ٿو ته ڪور آڊيو انڪوڊ ڪري سگهي ٿو.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (ڊفالٽ قدر)	لاگ بيس 2 جو EDID RAM سائيز.
BITEC_DAUGHTER_CARD_REV	• 0: ڪنهن به Bitec HDMI ڌيء ڪارڊ کي نشانو بڻائڻ نه • 4: Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني 4 کي سپورٽ ڪري ٿو • 6: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ جي نظرثاني 6 •11: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ نظرثاني 11 (ڊفالٽ)	استعمال ٿيل Bitec HDMI ڌيئر ڪارڊ جي نظرثاني کي بيان ڪري ٿو. جڏهن توهان نظر ثاني کي تبديل ڪريو ٿا، ڊزائين شايد ٽرانسيور چينلز کي تبديل ڪري سگھن ٿا ۽ Bitec HDMI ڌيء ڪارڊ جي ضرورتن جي مطابق پولارٽي کي ڦيرايو. جيڪڏهن توهان BITEC_DAUGHTER_CARD_REV پيٽرولر کي 0 تي سيٽ ڪيو، ڊزائن ٽرانسيور چينلز ۽ پولارٽي ۾ ڪا به تبديلي نه ايندي.
POLARITY_INVERSION	• 0: انٽ پولارٽي • 1: polarity invert نه ڪريو	ان پٽ ڊيٽا جي هر بٽ جي قيمت کي مٽائڻ لاءِ هن پيٽرولر کي 1 تي سيٽ ڪريو. هن پيٽرولر کي 1 تي مقرر ڪرڻ 4'b1111 کي RX ٽرانسيور جي rx_polinv بندرگاهه ڏانهن تفويض ڪري ٿو.

ٽيبل 48. HDMI TX مٿين پيرا ميٽر

پيرا ميٽر	قدر	وصف
USE_FPLL	1	صرف Intel Cyclone® 10 GX ڊوائيسز لاءِ fPLL کي TX PLL طور سپورٽ ڪري ٿو. هميشه هن پيٽرولر کي 1 تي سيٽ ڪريو.
SUPPORT_DEEP_COLOR	• 0: ڪو به ڳاڙهو رنگ • 1: گہرا رنگ	اهو طئي ڪري ٿو ته ڇا ڪور ڊيپ رنگ فارميٽ کي انڪوڊ ڪري سگهي ٿو.
SUPPORT_AUXILIARY	• 0: ڪابه AUX • 1: AUX	اهو طئي ڪري ٿو ته ڇا معاون چينل انڪوڊنگ شامل آهي.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ڊوائيسز لاءِ في ڪلاڪ 10 علامتن کي سپورٽ ڪري ٿو.
جاري رهيو…

پيرا ميٽر	قدر	وصف
SUPPORT_AUDIO	• 0: ڪوبه آڊيو • 1: آڊيو	اهو طئي ڪري ٿو ته ڪور آڊيو انڪوڊ ڪري سگهي ٿو.
BITEC_DAUGHTER_CARD_REV	• 0: ڪنهن به Bitec HDMI ڌيء ڪارڊ کي نشانو بڻائڻ نه • 4: Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني 4 کي سپورٽ ڪري ٿو • 6: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ جي نظرثاني 6 • 11: ھدف ڪرڻ Bitec HDMI ڌيئر ڪارڊ نظرثاني 11 (ڊفالٽ)	استعمال ٿيل Bitec HDMI ڌيئر ڪارڊ جي نظرثاني کي بيان ڪري ٿو. جڏهن توهان نظر ثاني کي تبديل ڪريو ٿا، ڊزائين شايد ٽرانسيور چينلز کي تبديل ڪري سگھن ٿا ۽ Bitec HDMI ڌيء ڪارڊ جي ضرورتن جي مطابق پولارٽي کي ڦيرايو. جيڪڏهن توهان BITEC_DAUGHTER_CARD_REV پيٽرولر کي 0 تي سيٽ ڪيو، ڊزائن ٽرانسيور چينلز ۽ پولارٽي ۾ ڪا به تبديلي نه ايندي.
POLARITY_INVERSION	• 0: انٽ پولارٽي • 1: polarity invert نه ڪريو	ان پٽ ڊيٽا جي هر بٽ جي قيمت کي مٽائڻ لاءِ هن پيٽرولر کي 1 تي سيٽ ڪريو. هن پيراميٽر کي 1 تي مقرر ڪرڻ سان 4'b1111 کي TX ٽرانسيور جي tx_polinv بندرگاهه ڏانهن تفويض ڪيو ويو آهي.

3.9. هارڊويئر سيٽ اپ
HDMI Intel FPGA IP ڊيزائن اڳوڻيample HDMI 2.0b قابل آهي ۽ هڪ معياري HDMI وڊيو اسٽريم لاءِ لوپٿرو مظاهرو ڪري ٿو.
هارڊويئر ٽيسٽ کي هلائڻ لاءِ، هڪ HDMI-فعال ڊيوائس سان ڳنڍيو- جهڙوڪ HDMI انٽرفيس سان گرافڪس ڪارڊ- کي ٽرانسيور Native PHY RX بلاڪ، ۽ HDMI سنڪ.
ان پٽ.

1. HDMI سنڪ بندرگاهن کي معياري وڊيو اسٽريم ۾ ڊيڪوڊ ڪري ٿو ۽ ان کي ڪلاڪ ريڪوري ڪور ڏانهن موڪلي ٿو.
2. HDMI RX ڪور ويڊيو، معاون، ۽ آڊيو ڊيٽا کي ڊيڪوڊ ڪري ٿو واپس لوپ ڪيو وڃي HDMI TX ڪور جي متوازي ۾ DCFIFO ذريعي.
3. FMC ڌيءَ ڪارڊ جو HDMI سورس پورٽ تصوير کي مانيٽر ڏانهن منتقل ڪري ٿو.

نوٽ:
جيڪڏھن توھان چاھيو ٿا ھڪڙو ٻيو Intel FPGA ڊولپمينٽ بورڊ استعمال ڪريو، توھان کي لازمي طور تبديل ڪرڻ گھرجي ڊيوائس اسائنمنٽس ۽ پن اسائنمنٽس. ٽرانسيور اينالاگ سيٽنگ جي جانچ ڪئي وئي آهي Intel Arria 10 FPGA ڊولپمينٽ کٽ ۽ Bitec HDMI 2.0 ڌيءَ ڪارڊ. توھان پنھنجي بورڊ لاءِ سيٽنگون تبديل ڪري سگھو ٿا.

ٽيبل 49. آن-بورڊ پش بٽڻ ۽ يوزر LED فنڪشن

پش بٽڻ / LED	فنڪشن
cpu_resetn	سسٽم ري سيٽ ڪرڻ لاء هڪ ڀيرو پريس ڪريو.
user_pb[0]	HPD سگنل کي معياري HDMI ماخذ ڏانهن ٽوگل ڪرڻ لاءِ هڪ ڀيرو دٻايو.
user_pb[1]	• TX ڪور کي هدايت ڪرڻ لاءِ دٻايو ۽ رکو ته DVI انڪوڊ ٿيل سگنل موڪلڻ لاءِ. • HDMI انڪوڊ ٿيل سگنل موڪلڻ لاءِ رليز ڪريو.
user_pb[2]	• TX ڪور کي هدايت ڪرڻ لاءِ دٻايو ۽ رکو ته سائڊ بينڊ سگنلن مان InfoFrames موڪلڻ بند ڪري. • سائڊ بينڊ سگنلن مان InfoFrames موڪلڻ کي ٻيهر شروع ڪرڻ لاءِ جاري ڪريو.
USER_LED[0]	RX HDMI PLL تالا جي حالت. • 0 = کليل • 1 = لڪل
USER_LED[1]	RX ٽرانسيور تيار حالت.
جاري رهيو…

پش بٽڻ / LED	فنڪشن
	• 0 = تيار ناهي • 1 = تيار
USER_LED[2]	RX HDMI ڪور تالا جي حيثيت. • 0 = گهٽ ۾ گهٽ 1 چينل کوليو • 1 = سڀ 3 چينل بند
USER_LED[3]	RX اوورampلنگهه جي حالت. • 0 = غير اوورampليڊ (ڊيٽا جي شرح> 1,000 Mbps Intel Arria 10 ڊوائيس ۾) • 1 = اوورampled (ڊيٽا جي شرح <100 Mbps Intel Arria 10 ڊوائيس ۾)
USER_LED[4]	TX HDMI PLL تالا جي حالت. • 0 = کليل • 1 = لڪل
USER_LED[5]	TX ٽرانسيور تيار حالت. • 0 = تيار ناهي • 1 = تيار
USER_LED[6]	TX ٽرانسيور PLL تالا جي حالت. • 0 = کليل • 1 = لڪل
USER_LED[7]	TX اوورampلنگهه جي حالت. • 0 = غير اوورampليڊ (ڊيٽا جي شرح> 1,000 Mbps Intel Arria 10 ڊوائيس ۾) • 1 = اوورampled (ڊيٽا جي شرح <1,000 Mbps Intel Arria 10 ڊوائيس ۾)

3.10. تخليق ٽيسٽ بينچ
تخليق ٽيسٽ بينچ HDMI TX سيريل لوپ بيڪ کي RX ڪور ڏانهن نقل ڪري ٿو.
نوٽ:
هي سموليشن ٽيسٽ بينچ ڊزائينز لاءِ سپورٽ نه ڪئي وئي آهي جنهن ۾ شامل ٿيل I2C پيراميٽر فعال آهي.

3. HDMI 2.0 ڊيزائن Example (سپورٽ FRL = 0)
683156 | 2022.12.27
شڪل 28. HDMI Intel FPGA IP Simulation Testbench Block Diagram

ٽيبل 50. ٽيسٽ بينچ اجزاء

جزو	وصف
وڊيو TPG	وڊيو ٽيسٽ پيٽرن جنريٽر (TPG) وڊيو محرک فراهم ڪري ٿو.
آڊيو ايسampلي جنرل	آڊيو ايسampلي جنريٽر آڊيو ايس مهيا ڪري ٿوampحوصلہ افزائي. جنريٽر آڊيو چينل ذريعي منتقل ٿيڻ لاءِ وڌندڙ ٽيسٽ ڊيٽا جو نمونو ٺاهي ٿو.
آڪس ايسampلي جنرل	آڪس ايسampلي جنريٽر مهيا ڪري ٿو معاون ايسampحوصلہ افزائي. جنريٽر هڪ مقرر ٿيل ڊيٽا ٺاهي ٿو جيڪو ٽرانسميٽر مان منتقل ڪيو وڃي ٿو.
CRC چيڪ	هي چيڪ ڪندڙ تصديق ڪري ٿو ته ڇا TX ٽرانسيور بحال ٿيل گھڙي جي تعدد مطلوب ڊيٽا جي شرح سان ملي ٿي.
آڊيو ڊيٽا چيڪ	آڊيو ڊيٽا چيڪ جي ڀيٽ ڪري ٿي ته ڇا وڌندڙ ٽيسٽ ڊيٽا جو نمونو حاصل ڪيو ويو آهي ۽ صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.
Aux ڊيٽا چيڪ	آڪس ڊيٽا جي چڪاس جي مقابلي ۾ ته ڇا متوقع آڪس ڊيٽا وصول ڪئي وئي آهي ۽ وصول ڪندڙ پاسي تي صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.

HDMI سموليشن ٽيسٽ بينچ ھيٺ ڏنل تصديق جا امتحان ڪري ٿو:

HDMI خصوصيت	تصديق
وڊيو ڊيٽا	• ٽيسٽ بينچ ان پٽ ۽ آئوٽ پٽ وڊيو تي CRC چيڪنگ کي لاڳو ڪري ٿو. • اهو منتقل ٿيل ڊيٽا جي CRC قدر کي چيڪ ڪري ٿو CRC جي مقابلي ۾ وصول ڪيل وڊيو ڊيٽا ۾ حساب ڪيل. • ٽيسٽ بينچ وري وصول ڪندڙ مان 4 مستحڪم V-SYNC سگنل ڳولڻ کان پوء چڪاس ڪري ٿو.
معاون ڊيٽا	• aux sampلي جنريٽر هڪ مقرر ٿيل ڊيٽا ٺاهي ٿو جيڪو ٽرانسميٽر مان منتقل ڪيو وڃي ٿو. • وصول ڪندڙ پاسي، جنريٽر موازنہ ڪري ٿو ته ڇا متوقع معاون ڊيٽا حاصل ڪئي وئي آهي ۽ صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.
آڊيو ڊيٽا	• آڊيو ايسampلي جنريٽر هڪ وڌندڙ ٽيسٽ ڊيٽا جو نمونو ٺاهي ٿو جيڪو آڊيو چينل ذريعي منتقل ڪيو وڃي. • وصول ڪندڙ پاسي، آڊيو ڊيٽا چيڪ ڪندڙ چيڪ ڪري ٿو ۽ موازنہ ڪري ٿو ته ڇا وڌندڙ ٽيسٽ ڊيٽا نموني وصول ڪيو ويو آهي ۽ صحيح طريقي سان ڊيڪوڊ ڪيو ويو آهي.

هڪ ڪامياب تخليق هيٺ ڏنل پيغام سان ختم ٿئي ٿو:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# بي پي پي = 0
# AUDIO_FREQUENCY (kHz) = 48
# آڊيو_چينل = 8
# تخليق پاس

ٽيبل 51. HDMI Intel FPGA IP ڊيزائن Exampلي سپورٽ سموليٽر

سمائيٽر	Verilog HDL	وي ايڇ ڊي ايل
ModelSim - Intel FPGA ايڊيشن / ModelSim - Intel FPGA اسٽارٽر ايڊيشن	ها	ها
VCS/VCS MX	ها	ها
رويرا-پرو	ها	ها
Xcelium متوازي	ها	نه

3.11. توهان جي ڊيزائن کي اپڊيٽ ڪرڻ
ٽيبل 52. HDMI ڊيزائن Exampاڳوڻو Intel Quartus Prime Pro Edition سافٽ ويئر ورزن سان مطابقت

ڊيزائن Exampلي مختلف	Intel Quartus Prime Pro Edition 20.3 ۾ اپڊيٽ ڪرڻ جي صلاحيت
HDMI 2.0 ڊيزائن Example (سپورٽ FRL = 0)	نه

ڪنهن به غير مطابقت واري ڊيزائن لاءِ مثال طورamples، توهان کي هيٺين ڪرڻ جي ضرورت آهي:

1. ھڪڙو نئون ڊيزائن ٺاھيو اڳوڻيampموجوده Intel Quartus Prime Pro Edition سافٽ ويئر ورزن ۾ توهان جي موجوده ڊيزائن جي ساڳين ترتيبن کي استعمال ڪندي.
2. سڄي ڊيزائن جي ڀيٽ ڪريوample ڊاريڪٽري ڊيزائن سان exampاڳوڻو Intel Quartus Prime Pro Edition سافٽ ويئر ورزن استعمال ڪندي ٺاهيل آهي. تبديلين جي مٿان پورٽ مليو.

HDCP مٿان HDMI 2.0/2.1 ڊيزائن Example

HDCP مٿان HDMI هارڊويئر ڊيزائن اڳample توهان کي HDCP خصوصيت جي ڪارڪردگي جو جائزو وٺڻ ۾ مدد ڪري ٿي ۽ توهان کي پنهنجي Intel Arria 10 ڊيزائن ۾ فيچر استعمال ڪرڻ جي قابل بڻائي ٿي.
نوٽ:
HDCP خاصيت Intel Quartus Prime Pro Edition سافٽ ويئر ۾ شامل نه آهي. HDCP فيچر تائين رسائي حاصل ڪرڻ لاءِ، Intel تي رابطو ڪريو https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. هاء بينڊوڊٿ ڊجيٽل مواد تحفظ (HDCP)
هاء بينڊوڊٿ ڊجيٽل مواد تحفظ (HDCP) ڊجيٽل حقن جي تحفظ جو هڪ روپ آهي جيڪو ڊسپلي جي ذريعن جي وچ ۾ محفوظ ڪنيڪشن ٺاهي ٿو.
Intel اصل ٽيڪنالاجي ٺاهي، جيڪا لائسنس يافته آهي ڊجيٽل مواد تحفظ LLC گروپ. HDCP هڪ ڪاپي جي حفاظت جو طريقو آهي جتي آڊيو / وڊيو اسٽريم ٽرانسميٽر ۽ وصول ڪندڙ جي وچ ۾ انڪوڊ ٿيل آهي، ان کي غير قانوني ڪاپي جي خلاف تحفظ ڏئي ٿو.
HDCP خاصيتون HDCP اسپيسيفڪيشن ورزن 1.4 ۽ HDCP اسپيسيفڪيشن ورجن 2.3 تي عمل ڪن ٿيون.
HDCP 1.4 ۽ HDCP 2.3 IPs هارڊويئر جي بنيادي منطق جي اندر سڀني حسابن کي انجام ڏيندا آهن بغير ڪنهن رازداري جي (جهڙوڪ پرائيويٽ ڪي ۽ سيشن ڪي) انڪريپٽ ٿيل IP جي ٻاهران رسائي لائق هجڻ سان.

جدول 53. HDCP IP افعال

HDCP IP	افعال
HDCP 1.4 IP	• تصديق جي بدلي - ماسٽر ڪيئي جو حساب (ڪلوميٽر) - بي ترتيب جي نسل - سيشن ڪي جي حساب ڪتاب (Ks)، M0 ۽ R0. • ريپيٽر سان تصديق - V ۽ V جي حساب ۽ تصديق • لنڪ سالميت جي تصديق - فريم ڪيئي (Ki) جي حساب سان، Mi ۽ Ri.
جاري رهيو…

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.

ISO
9001:2015
رجسٽر ٿيل

HDCP IP	افعال
	• hdcpBlockCipher، hdcpStreamCipher، hdcpRekeyCipher، ۽ hdcpRngCipher سميت سڀ سائفر موڊ • اصل انڪرپشن اسٽيٽس سگنلنگ (DVI) ۽ وڌايل انڪريپشن اسٽيٽس سگنلنگ (HDMI) • صحيح بي ترتيب نمبر جنريٽر (TRNG) - هارڊويئر تي ٻڌل، مڪمل ڊجيٽل پليپشن ۽ غير مقرراتي بي ترتيب نمبر جنريٽر
HDCP 2.3 IP	• Master Key (km)، سيشن ڪي (ks) ۽ nonce (rn, riv) نسل - NIST.SP800-90A بي ترتيب نمبر نسل جي مطابق • تصديق ۽ اهم مٽاسٽا - RTX ۽ rrx لاءِ بي ترتيب نمبرن جي پيدائش NIST.SP800-90A بي ترتيب نمبرن جي مطابق - وصول ڪندڙ سرٽيفڪيٽ جي دستخط جي تصديق (certrx) DCP پبلڪ ڪي (kpubdcp) استعمال ڪندي - 3072 بٽس RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) انڪريپشن ۽ ڊيڪرپشن آف ماسٽر ڪيئي (ڪلوميٽر) AES-CTR موڊ استعمال ڪندي kd (dkey0، dkey1) جو نڪتل - H ۽ H جي حساب ۽ تصديق - ايڪ (ڪلوميٽر) ۽ ڪلوميٽر جي حساب سان (جوڙ) • ريپيٽر سان تصديق - V ۽ V جي حساب ۽ تصديق - M ۽ M جي حساب ۽ تصديق سسٽم جي تجديديت (SRM) - kpubdcp استعمال ڪندي SRM دستخط جي تصديق - 3072 بٽس RSASSA-PKCS#1 v1.5 • سيشن ڪيئي مٽا سٽا • ايڊڪي (ks) ۽ riv جي پيدائش ۽ ڳڻپ. AES-CTR موڊ استعمال ڪندي dkey2 جو نڪتل • لوڪلٽي چيڪ - ايل ۽ ايل جي حساب ۽ تصديق - اڻ ڄاتل نسل (rn) • ڊيٽا وهڪرو انتظام - AES-CTR موڊ جي بنياد تي مکيه وهڪرو نسل • Asymmetric crypto algorithms - RSA 1024 (kpubrx) ۽ 3072 (kpubdcp) بٽس جي ماڊلس جي ڊيگهه سان - RSA-CRT (چيني باقي رهيل ٿيوريم) ماڊلس ڊگھائي 512 (kprivrx) بٽس ۽ ايڪسپونٽ ڊگھائي 512 (kprivrx) بٽس سان • گھٽ-سطح cryptographic فنڪشن - symmetric crypto algorithms • AES-CTR موڊ 128 بٽ جي اهم ڊگھائي سان - هش، MGF ۽ HMAC الگورتھم • SHA256 • HMAC-SHA256 • MGF1-SHA256 - صحيح بي ترتيب نمبر جنريٽر (TRNG) • NIST.SP800-90A مطابق هارڊويئر جي بنياد تي، مڪمل ڊجيٽل لاڳو ڪرڻ ۽ غير مقرراتي بي ترتيب نمبر جنريٽر

4.1.1. HDCP Over HDMI ڊيزائن Exampفن تعمير
HDCP خصوصيت ڊيٽا کي محفوظ ڪري ٿي جيئن ڊيٽا HDMI يا ٻين HDCP-محفوظ ڊجيٽل انٽرنيٽ ذريعي ڳنڍيل ڊوائيسز جي وچ ۾ منتقل ٿئي ٿي.
HDCP-محفوظ نظام ۾ ٽن قسمن جا ڊوائيس شامل آهن:

4. HDCP Over HDMI 2.0/2.1 ڊيزائن Example
683156 | 2022.12.27
• ذريعا (TX)
• سڪن (RX)
• ورجائيندڙ
هي ڊزائن اڳوڻيample ڏيکاري ٿو HDCP سسٽم کي ريپيٽر ڊيوائس ۾ جتي اهو ڊيٽا کي قبول ڪري ٿو، ڊيڪريٽ ڪري ٿو، پوءِ ڊيٽا کي ٻيهر انڪريپ ڪري ٿو، ۽ آخر ۾ ڊيٽا کي ٻيهر منتقل ڪري ٿو. ورجائيندڙن وٽ ٻئي HDMI ان پٽ ۽ آئوٽ آهن. اهو FIFO بفرز کي فوري طور تي HDMI سنڪ ۽ ماخذ جي وچ ۾ سڌو HDMI وڊيو اسٽريم پاس-ذريعي انجام ڏيڻ لاءِ. اهو ڪجھ سگنل پروسيسنگ انجام ڏئي سگھي ٿو، جيئن وڊيوز کي اعلي ريزوليوشن فارميٽ ۾ تبديل ڪرڻ سان FIFO بفر کي تبديل ڪندي وڊيو ۽ تصويري پروسيسنگ (VIP) Suite IP cores.

شڪل 29. HDCP Over HDMI ڊيزائن Exampلي بلاڪ ڊاگرام

ڊزائن جي فن تعمير بابت هيٺيون وضاحتون اڳample مطابقت رکي ٿو HDCP مٿان HDMI ڊيزائن exampلي بلاڪ ڊراگرام. جڏهن SUPPORT FRL = 1 يا
سپورٽ HDCP ڪيئي مئنيجمينٽ = 1، ڊيزائن example hierarchy صفحو 29 تي تصوير 95 کان ٿورو مختلف آهي پر بنيادي HDCP افعال باقي آهن
ساڳيو

1. HDCP1x ۽ HDCP2x IPs آهن جيڪي دستياب آهن HDMI Intel FPGA IP پيٽرول ايڊيٽر ذريعي. جڏهن توهان پيراميٽر ايڊيٽر ۾ HDMI IP کي ترتيب ڏيو ٿا، توهان فعال ڪري سگهو ٿا ۽ شامل ڪري سگهو ٿا يا ته HDCP1x يا HDCP2x يا ٻئي IPs کي سب سسٽم جي حصي طور. ٻنهي HDCP IPs کي فعال ڪرڻ سان، HDMI IP پاڻ کي ترتيب ڏئي ٿو cascade topology ۾ جتي HDCP2x ۽ HDCP1x IPs واپس-کان-پٺ ڳنڍيل آهن.
   • HDMI TX جو HDCP ايگريس انٽرفيس اڻ ڳڻي آڊيو وڊيو ڊيٽا موڪلي ٿو.
   • غير انڪريپٽ ٿيل ڊيٽا کي فعال HDCP بلاڪ طرفان انڪريپٽ ڪيو ويندو آهي ۽ واپس HDMI TX ۾ HDCP Ingress انٽرفيس ذريعي لنڪ تي منتقل ڪرڻ لاءِ موڪليو ويندو آهي.
   • CPU سبسسٽم جيئن تصديق ڪندڙ ماسٽر ڪنٽرولر کي يقيني بڻائي ٿو ته HDCP TX IPs مان صرف هڪ ڪنهن به وقت فعال آهي ۽ ٻيو هڪ غير فعال آهي.
   • اهڙي طرح، HDCP RX پڻ خارجي HDCP TX کان لنڪ تي حاصل ڪيل ڊيٽا کي رد ڪري ٿو.
2. توھان کي پروگرام ڪرڻ جي ضرورت آھي HDCP IPs سان ڊجيٽل مواد جي تحفظ (DCP) جاري ڪيل پيداوار چابيون. ھيٺيون چابيون لوڊ ڪريو:
   جدول 54. ڊي سي پي پاران جاري ڪيل پيداوار ڪيز
   

   HDCP	TX/RX	چاٻيون
   HDCP2x	TX	16 بائيٽ: گلوبل ڪنسٽنٽ (lc128)
   	RX	• 16 بائيٽ (ساڳي TX): گلوبل ڪنسٽنٽ (lc128) • 320 بائيٽ: RSA پرائيويٽ ڪي (kprivrx) • 522 بائيٽ: RSA پبلڪ ڪيئي سرٽيفڪيٽ (certrx)
   HDCP1x	TX	• 5 بائيٽ: TX ڪيئي سليڪشن ویکٹر (Aksv) • 280 بائيٽ: TX پرائيويٽ ڊيوائس ڪيز (Akeys)
   	RX	• 5 بائيٽ: RX ڪيئي سليڪشن ویکٹر (Bksv) • 280 بائيٽ: RX پرائيويٽ ڊيوائس ڪيز (بيڪيز)

   ڊزائن جو مثالample اهم ياداشتن کي لاڳو ڪري ٿو سادو ڊبل پورٽ، ڊبل ڪلاڪ سنڪرونس رام. HDCP2x TX وانگر ننڍي ڪيڏي سائيز لاءِ، IP ريگيولر منطق ۾ رجسٽر استعمال ڪندي ڪي ميموري کي لاڳو ڪري ٿو.
   نوٽ: Intel مهيا نٿو ڪري HDCP پيداوار چابيون ڊيزائن سان گڏample يا Intel FPGA IPs ڪنهن به حالت ۾. استعمال ڪرڻ لاءِ HDCP IPs يا ڊيزائن exampلي، توهان کي لازمي طور تي هڪ HDCP اپنائڻ وارو بنجڻ گهرجي ۽ حاصل ڪريو پيداوار جي چاٻيون سڌو سنئون ڊجيٽل مواد تحفظ LLC (DCP) کان.
   ڊيزائن کي هلائڻ لاءِ اڳampلي، توهان يا ته اهم ياداشت کي تبديل ڪريو files مرتب ڪرڻ وقت پروڊڪشن ڪيز شامل ڪرڻ لاءِ يا لاجڪ بلاڪ کي لاڳو ڪرڻ لاءِ محفوظ طور تي پروڊڪشن ڪيز کي ٻاهرين اسٽوريج ڊيوائس مان پڙھڻ ۽ انھن کي رن ٽائم تي اھم يادگيرين ۾ لکڻ لاءِ.

3. توهان 2 MHz تائين ڪنهن به فريڪوئنسي سان HDCP200x IP ۾ لاڳو ڪيل cryptographic افعال کي گھڙي سگهو ٿا. هن ڪلاڪ جي تعدد اهو طئي ڪري ٿي ته ڪيترو جلدي
   HDCP2x جي تصديق هلندي آهي. توھان شيئر ڪرڻ جو انتخاب ڪري سگھو ٿا 100 ميگاواٽ گھڙي Nios II پروسيسر لاءِ استعمال ٿيل آھي پر تصديق جي دير کي ٻيڻو ڪيو ويندو 200 MHz گھڙي استعمال ڪرڻ جي مقابلي ۾.
4. اهي قدر جيڪي HDCP TX ۽ HDCP RX جي وچ ۾ تبديل ٿيڻ گهرجن HDCP- جي HDMI DDC انٽرفيس (I2 C سيريل انٽرفيس) تي ٻڌل آهن.
   محفوظ انٽرفيس. HDCP RX کي لازمي طور تي I2C بس تي هڪ منطقي ڊيوائس پيش ڪرڻ گهرجي هر لنڪ لاءِ جيڪا اها سپورٽ ڪري ٿي. I2C غلام HDCP پورٽ لاءِ نقل ڪيو ويو آهي 0x74 جي ڊوائيس پتي سان. اهو ڊرائيو ڪري ٿو HDCP رجسٽر پورٽ (Avalon-MM) ٻنهي جي HDCP2x ۽ HDCP1x RX IPs.
5. HDMI TX IC ماسٽر استعمال ڪري ٿو RX کان EDID پڙهڻ ۽ SCDC ڊيٽا کي منتقل ڪرڻ لاءِ جيڪو HDMI 2.0 آپريشن لاءِ گهربل آهي RX ڏانهن. ساڳيو I2C ماسٽر جيڪو هلائي ٿو Nios II پروسيسر پڻ استعمال ڪيو ويندو آهي HDCP پيغامن کي منتقل ڪرڻ لاءِ TX ۽ RX جي وچ ۾. I2C ماسٽر سي پي يو سب سسٽم ۾ شامل ڪيو ويو آهي.
6. Nios II پروسيسر ماسٽر طور ڪم ڪري ٿو تصديق پروٽوڪول ۾ ۽ ڊرائيو ڪري ٿو ڪنٽرول ۽ اسٽيٽس رجسٽرز (Avalon-MM) ٻنهي جي HDCP2x ۽ HDCP1x TX.
   IPs. سافٽ ويئر ڊرائيور تصديق ڪندڙ پروٽوڪول اسٽيٽ مشين کي لاڳو ڪري ٿو جنهن ۾ سرٽيفڪيٽ دستخط جي تصديق، ماسٽر ڪيئي مٽاسٽا، لوڪلٽي چيڪ، سيشن ڪيئي ايڪسچينج، جوڙڻ، لنڪ انٽيگريٽي چيڪ (HDCP1x)، ۽ ريپيٽرز سان تصديق، جهڙوڪ ٽوپولوجي انفارميشن پروپيگيشن ۽ اسٽريم مئنيجمينٽ انفارميشن پروپيگيشن. سافٽ ويئر ڊرائيور تصديقي پروٽوڪول طرفان گهربل ڪنهن به cryptographic افعال تي عمل نه ڪندا آهن. ان جي بدران، HDCP IP هارڊويئر سڀني ڪرپٽوگرافڪ ڪمن کي لاڳو ڪري ٿو، انهي کي يقيني بڻائي ته ڪو به رازداري قدرن تائين رسائي نه ٿي سگهي.
   7. هڪ حقيقي ريپيٽر جي مظاهري ۾ جتي پروپيگٽ ڪرڻ واري ٽوپولاجي معلومات اپ اسٽريم جي ضرورت هوندي آهي، Nios II پروسيسر ڊرائيو ڪري ٿو ريپيٽر ميسيج پورٽ (Avalon-MM) ٻنهي HDCP2x ۽ HDCP1x RX IPs. Nios II پروسيسر RX ريپيٽر بٽ کي 0 تائين صاف ڪري ٿو جڏهن اهو ڳنڍيندو آهي هيٺيون وهڪرو HDCP قابل نه آهي يا جڏهن ڪو به هيٺيون وهڪرو ڳنڍيل ناهي. بغير وهڪرو ڪنيڪشن جي، RX سسٽم هاڻي هڪ آخري پوائنٽ رسيور آهي، هڪ ريپٽر جي بدران. برعڪس، Nios II پروسيسر RX ريپريٽر بٽ کي 1 تي سيٽ ڪري ٿو هيٺيون وهڪرو ڳولڻ تي HDCP-قابل آهي.

4.2. Nios II پروسيسر سافٽ ويئر فلو
Nios II سافٽ ويئر فلو چارٽ شامل آهي HDCP تصديق ڪنٽرول HDMI ايپليڪيشن تي.
تصوير 30. Nios II پروسيسر سافٽ ويئر فلو چارٽ

1. Nios II سافٽ ويئر شروع ڪري ٿو ۽ ري سيٽ ڪري ٿو HDMI TX PLL، TX ٽرانسيور PHY، I2C ماسٽر ۽ خارجي TI ريٽيمر.
2. Nios II سافٽ ويئر پولز دوراني جي شرح جي سڃاڻپ صحيح سگنل RX جي شرح ڳولڻ واري سرڪٽ مان اهو طئي ڪرڻ لاءِ ته ڇا وڊيو ريزوليوشن تبديل ٿي وئي آهي ۽ جيڪڏهن TX ٻيهر ترتيب ڏيڻ جي ضرورت آهي. سافٽ ويئر پڻ پول ڪري ٿو TX hot-plug detect signal جو اندازو لڳائي سگھي ٿو ته ڇا TX hot-plug واقع ٿيو آهي.
3. جڏهن RX جي شرح جي چڪاس سرڪٽ مان هڪ صحيح سگنل ملي ٿو، Nios II سافٽ ويئر HDMI RX کان SCDC ۽ ڪلاڪ جي کوٽائي جي قيمتن کي پڙهي ٿو ۽ معلوم ڪيل شرح جي بنياد تي گھڙي جي فريڪوئنسي بينڊ کي ٻيهر حاصل ڪري ٿو اهو طئي ڪرڻ لاء ته ڇا HDMI TX PLL ۽ ٽرانسيور PHY ٻيهر ترتيب ڏيڻ جي ضرورت آهي. جيڪڏهن TX ٻيهر ترتيب ڏيڻ جي ضرورت آهي، Nios II سافٽ ويئر I2C ماسٽر کي حڪم ڏئي ٿو ته SCDC قدر کي خارجي RX ڏانهن موڪليو. اهو وري حڪم ڏئي ٿو ته HDMI TX PLL ۽ TX ٽرانسيور کي ٻيهر ترتيب ڏيو
   PHY، بعد ۾ ڊوائيس ٻيهر ترتيب ڏيڻ، ۽ ترتيب ترتيب ڏيو. جيڪڏهن شرح تبديل نه ٿيندي، نه ئي TX جي ٻيهر ترتيب ڏيڻ ۽ نه ئي HDCP جي ٻيهر تصديق جي ضرورت آهي.
4. جڏهن هڪ TX هاٽ-پلگ واقعو واقع ٿيو آهي، Nios II سافٽ ويئر I2C ماسٽر کي حڪم ڏئي ٿو ته SCDC قيمت کي ٻاهرين RX ڏانهن موڪليو، ۽ پوء RX کان EDID پڙهو.
   ۽ اندروني EDID رام کي اپڊيٽ ڪريو. سافٽ ويئر پوءِ EDID معلومات کي اپ اسٽريم تائين پروپيگيٽ ڪري ٿو.
5. Nios II سافٽ ويئر HDCP سرگرمي شروع ڪري ٿو I2C ماسٽر کي حڪم ڏئي ٿو ته آفسٽ 0x50 پڙهڻ لاءِ ٻاهرين RX کان اهو معلوم ڪرڻ لاءِ ته ڇا هيٺيون وهڪرو HDCP-قابل آهي، يا
   ٻي صورت ۾:
   • جيڪڏهن واپسي HDCP2Version ويليو 1 آهي، هيٺيون وهڪرو HDCP2xcapable آهي.
   • جيڪڏهن پوري 0x50 ريڊس جي واپسي قيمت 0 جي آهي، هيٺيون وهڪرو HDCP1x-قابل آهي.
   • جيڪڏهن پوري 0x50 ريڊس جي واپسي قيمت 1 جي آهي، ته هيٺيون وهڪرو يا ته HDCP-قابل يا غير فعال نه آهي.
   • جيڪڏهن ڊائون اسٽريم اڳ ۾ HDCP-قابل يا غير فعال نه آهي پر في الحال HDCP-قابل آهي، سافٽ ويئر ريپيٽر بٽ اپ اسٽريم (RX) جي ريپيٽر بٽ کي 1 تي ظاھر ڪري ٿو ته RX ھاڻي ريپيٽر آھي.
   • جيڪڏهن ڊائون اسٽريم اڳ ۾ HDCP-قابل آهي پر في الحال HDCP قابل يا غير فعال ناهي، سافٽ ويئر ريپيٽر بٽ کي 0 سيٽ ڪري ٿو اهو ظاهر ڪرڻ لاءِ ته RX هاڻي هڪ آخري پوائنٽ وصول ڪندڙ آهي.
6. سافٽ ويئر HDCP2x جي تصديق واري پروٽوڪول کي شروع ڪري ٿو جنهن ۾ RX سرٽيفڪيٽ جي دستخط جي تصديق، ماسٽر ڪيئي ايڪسچينج، لوڪلٽي چيڪ، سيشن ڪيئي ايڪسچينج، جوڙڻ، ريپيٽرن سان تصديق، جيئن ته ٽوپولوجي انفارميشن پروپيگيشن.
7. جڏهن تصديق ٿيل حالت ۾، Nios II سافٽ ويئر I2C ماسٽر کي حڪم ڏئي ٿو ته ٻاهرئين RX مان RxStatus رجسٽر کي پول ڪري، ۽ جيڪڏهن سافٽ ويئر ڳولي ٿو REAUTH_REQ بٽ سيٽ آهي، اهو ٻيهر تصديق شروع ڪري ٿو ۽ TX انڪرپشن کي غير فعال ڪري ٿو.
8. جڏهن هيٺيون وهڪرو هڪ ريپيٽر هوندو آهي ۽ RxStatus رجسٽر جو READY بٽ 1 تي سيٽ ڪيو ويندو آهي، اهو عام طور تي اشارو ڪري ٿو ته هيٺيون وهڪرو ٽوپولوجي تبديل ٿي وئي آهي. تنهن ڪري، Nios II سافٽ ويئر I2C ماسٽر کي حڪم ڏئي ٿو ReceiverID_List پڙهڻ لاءِ ھيٺئين طرف کان ۽ لسٽ جي تصديق ڪريو. جيڪڏهن فهرست صحيح آهي ۽ ڪا به ٽوپولوجي جي غلطي نه ملي آهي، سافٽ ويئر اڳتي وڌندو مواد اسٽريم مينيجمينٽ ماڊل ڏانهن. ٻي صورت ۾، اهو ٻيهر تصديق شروع ڪري ٿو ۽ TX انڪوشن کي غير فعال ڪري ٿو.
9. Nios II سافٽ ويئر تيار ڪري ٿو ReceiverID_List ۽ RxInfo ويلز ۽ پوءِ لکي ٿو Avalon-MM Repeater Message Port of Repeater upstream (RX). RX پوءِ لسٽ کي خارجي TX (اپ اسٽريم) ڏانهن پروپيگيٽ ڪري ٿو.
10. تصديق هن نقطي تي مڪمل آهي. سافٽ ويئر TX انڪرپشن کي قابل بڻائي ٿو.
11. سافٽ ويئر HDCP1x جي تصديق واري پروٽوڪول کي شروع ڪري ٿو جنهن ۾ اهم مٽاسٽا ۽ تصديق شامل آهن ريپٽرز سان.
12. Nios II سافٽ ويئر ري ۽ ري کي پڙهڻ ۽ موازنہ ڪندي لنڪ سالميت چيڪ ڪري ٿو ٻاهرين RX (ڊائون اسٽريم) ۽ HDCP1x TX کان. جيڪڏهن قدر
    نه ملندو، اهو اشارو ڪري ٿو هم وقت سازي جي نقصان ۽ سافٽ ويئر ٻيهر تصديق جي شروعات ڪري ٿو ۽ TX انڪرپشن کي غير فعال ڪري ٿو.
13. جيڪڏهن هيٺيون وهڪرو هڪ ريپيٽر آهي ۽ Bcaps رجسٽر جو READY بٽ 1 تي مقرر ڪيو ويو آهي، اهو عام طور تي اشارو ڪري ٿو ته هيٺيون وهڪرو ٽوپولوجي تبديل ٿي وئي آهي. تنهن ڪري، Nios II سافٽ ويئر I2C ماسٽر کي حڪم ڏئي ٿو ته KSV لسٽ جي قيمت هيٺئين طرف کان پڙهي ۽ فهرست جي تصديق ڪريو. جيڪڏهن فهرست صحيح آهي ۽ ڪا به ٽوپولوجي جي غلطي نه ملي آهي، سافٽ ويئر KSV لسٽ ۽ Bstatus قدر تيار ڪري ٿو ۽ ريپيٽر اپ اسٽريم (RX) جي Avalon-MM ريپيٽر ميسيج پورٽ ڏانهن لکي ٿو. RX پوءِ لسٽ کي خارجي TX (اپ اسٽريم) ڏانهن پروپيگيٽ ڪري ٿو. ٻي صورت ۾، اهو ٻيهر تصديق ڪري ٿو ۽ TX انڪوشن کي غير فعال ڪري ٿو.

4.3. ڊيزائن جي رستي
HDMI ڊيزائن جي مٿان HDCP سيٽ اپ ۽ هلائڻample پنجن تي مشتمل آهيtages.

1. هارڊويئر سيٽ اپ ڪريو.
2. ڊيزائن ٺاهي.
3. HDCP ڪي ميموري کي تبديل ڪريو fileتوهان جي HDCP پيداوار چابيون شامل ڪرڻ لاء.
   هڪ FPGA ۾ سادي HDCP پيداوار چابيون ذخيرو ڪريو (سپورٽ HDCP ڪي مينيجمينٽ = 0)
   ب. اسٽور انڪرپٽ ٿيل HDCP پيداوار چابيون ٻاهرين فليش ميموري يا EEPROM ۾ (سپورٽ HDCP ڪي مينيجمينٽ = 1)
4. ڊيزائن کي گڏ ڪريو.
5. View نتيجا.

4.3.1. هارڊويئر سيٽ اپ ڪريو
پهريون نالو ايسtagاي جو مظاهرو هارڊويئر کي ترتيب ڏيڻ آهي.
جڏهن SUPPORT FRL = 0، انهن قدمن تي عمل ڪريو مظاهرين لاءِ هارڊويئر قائم ڪرڻ لاءِ:

1. Bitec HDMI 2.0 FMC ڌيءَ ڪارڊ (نظرثاني 11) کي FMC پورٽ B تي Arria 10 GX ڊولپمينٽ کٽ سان ڳنڍيو.
2. يو ايس بي ڪيبل استعمال ڪندي Arria 10 GX ڊولپمينٽ کٽ کي پنهنجي پي سي سان ڳنڍيو.
3. Bitec HDMI 2.0 FMC ڌيءَ ڪارڊ تي HDMI RX ڪنيڪٽر مان هڪ HDMI ڪيبل ڳنڍيو هڪ HDCP-فعال HDMI ڊوائيس سان، جهڙوڪ گرافڪ ڪارڊ HDMI آئوٽ سان.
4. Bitec HDMI 2.0 FMC ڌيءَ ڪارڊ تي HDMI TX ڪنيڪٽر مان هڪ ٻي HDMI ڪيبل ڳنڍيو HDCP-فعال HDMI ڊوائيس سان، جهڙوڪ ٽيليويزن HDMI ان پٽ سان.

جڏهن SUPPORT FRL = 1، انهن قدمن تي عمل ڪريو هارڊويئر سيٽ اپ ڪرڻ لاءِ مظاهرو:

1. Bitec HDMI 2.1 FMC ڌيءَ ڪارڊ (Revision 9) کي FMC پورٽ B تي Arria 10 GX ڊولپمينٽ کٽ سان ڳنڍيو.
2. يو ايس بي ڪيبل استعمال ڪندي Arria 10 GX ڊولپمينٽ کٽ کي پنهنجي پي سي سان ڳنڍيو.
3. Bitec HDMI 2.1 FMC ڌيءَ ڪارڊ تي HDMI RX ڪنيڪٽر مان HDMI 3 ڪيٽيگري 2.1 ڪيبلز کي HDCP-فعال HDMI 2.1 ماخذ سان ڳنڍيو، جهڙوڪ Quantum Data 980 48G Generator.
4. Bitec HDMI 2.1 FMC ڌيءَ ڪارڊ تي HDMI TX ڪنيڪٽر مان ٻيون HDMI 3 ڪيٽيگري 2.1 ڪيبل ڳنڍيو HDCP-فعال HDMI 2.1 سنڪ سان، جيئن
   ڪوانٽم ڊيٽا 980 48G تجزيي ڪندڙ.

4.3.2. ڊيزائن ٺاهي
هارڊويئر کي ترتيب ڏيڻ کان پوء، توهان کي ڊزائين ٺاهڻ جي ضرورت آهي.
توھان کان پھريان شروع ڪريو، Intel Quartus Prime Pro Edition سافٽ ويئر ۾ HDCP فيچر انسٽال ڪرڻ کي يقيني بڻايو.

1. ڪلڪ ڪريو Tools ➤ IP Catalog، ۽ چونڊيو Intel Arria 10 جيئن ٽارگيٽ ڊيوائس فيملي.
   نوٽ: HDCP ڊيزائن اڳوڻيample صرف Intel Arria 10 ۽ Intel Stratix® 10 ڊوائيسز کي سپورٽ ڪري ٿو.
2. IP Catalog ۾، ڳولھيو ۽ ڊبل ڪلڪ ڪريو HDMI Intel FPGA IP. نئين IP تبديلي ونڊو ظاهر ٿئي ٿي.
3. توهان جي ڪسٽم IP تبديلين لاء هڪ اعلي سطحي نالو بيان ڪريو. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .qsys يا .ip.
4. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
5. IP ٽيب تي، TX ۽ RX ٻنهي لاء گهربل پيٽرولر ترتيب ڏيو.
6. آن ڪريو سپورٽ HDCP 1.4 يا سپورٽ HDCP 2.3 پيٽرول تيار ڪرڻ لاءِ HDCP ڊيزائن اڳampلي.
7. آن ڪريو سپورٽ HDCP ڪيئي مينيجمينٽ پيٽرولر جيڪڏھن توھان چاھيو ٿا HDCP پروڊڪشن ڪيئي کي ذخيرو ٿيل فارميٽ ۾ خارجي فليش ميموري يا EEPROM ۾. ٻي صورت ۾، بند ڪريو سپورٽ HDCP ڪيئي مئنيجمينٽ پيٽرولر HDCP پيداوار جي چاٻي کي FPGA ۾ سادي فارميٽ ۾ ذخيرو ڪرڻ لاءِ.
8. ڊيزائن تي Example ٽيب، منتخب ڪريو Arria 10 HDMI RX-TX Retransmit.
9. هارڊويئر ڊزائين تيار ڪرڻ لاءِ Synthesis چونڊيوampلي.
10. پيدا ڪرڻ لاءِ File فارميٽ، چونڊيو Verilog يا VHDL.
11. ٽارگيٽ ڊولپمينٽ کٽ لاءِ، چونڊيو Arria 10 GX FPGA ڊولپمينٽ کٽ. جيڪڏهن توهان ڊولپمينٽ کٽ چونڊيو ٿا، ته پوءِ ٽارگيٽ ڊيوائس (منتخب ٿيل قدم 4) تبديل ٿي ويندي آهي ڊيوائس سان ملائڻ لاءِ ڊولپمينٽ کٽ تي. Arria 10 GX FPGA ڊولپمينٽ کٽ لاءِ، ڊفالٽ ڊيوائس 10AX115S2F45I1SG آهي.
12. ڪلڪ Generate Exampمنصوبي کي پيدا ڪرڻ لاء ڊزائين files ۽ سافٽ ويئر قابل عمل ۽ لنڪنگ فارميٽ (ELF) پروگرامنگ file.

4.3.3. شامل ڪريو HDCP پيداوار چاٻيون
4.3.3.1. FPGA ۾ سادي HDCP پيداوار چابيون اسٽور ڪريو (سپورٽ HDCP ڪي انتظام = 0)
ڊيزائن ٺاھڻ کان پوء، HDCP ڪي ميموري کي تبديل ڪريو files توهان جي پيداوار چابيون شامل ڪرڻ لاء.
پيداوار جي چابيون شامل ڪرڻ لاء، انهن قدمن تي عمل ڪريو.

1. هيٺ ڏنل اهم ياداشت کي ڳوليو file۾ s /rtl/hdcp/ ڊاريڪٽري:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. کوليو hdcp2x_rx_kmem.v file ۽ ريسيور پبلڪ سرٽيفڪيٽ ۽ RX پرائيويٽ ڪي ۽ گلوبل ڪنسٽنٽ لاءِ اڳواٽ بيان ڪيل فيڪسيائل ڪي R1 ڳوليو جيئن اڳ ۾ ڏيکاريل آهيampهيٺ.
   شڪل 31. وصول ڪندڙ پبلڪ سرٽيفڪيٽ لاءِ Facsimile Key R1 جو وائر ايري
   شڪل 32. RX پرائيويٽ ڪي ۽ گلوبل ڪنسٽنٽ لاءِ Facsimile Key R1 جو وائر ايري
   
3. پروڊڪشن ڪنيز لاءِ جڳھ ھولڊر کي ڳولھيو ۽ پنھنجي پروڊڪشن ڪيز سان انھن جي لاڳاپيل تار صفن ۾ وڏي انڊين فارميٽ ۾ تبديل ڪريو.
   شڪل 33. HDCP پروڊڪشن ڪيز جو وائر ايري (جڳھ ھولڊر)
   
4. ورجايو قدم 3 ٻين سڀني اهم ياداشت لاء fileايس. جڏهن توهان مڪمل ڪيو آهي توهان جي پيداوار جي چابين کي سڀني اهم ميموري ۾ شامل ڪريو files، پڪ ڪريو ته USE_FACSIMILE پيٽرولر 0 تي ٺھيل آھي ڊيزائن exampاعلي سطح تي file (a10_hdmi2_demo.v)

4.3.3.1.1. ڊي سي پي ڪي مان HDCP ڪيئي ميپنگ Files
هيٺيون سيڪشن ڊي سي پي ڪي ۾ محفوظ ڪيل HDCP پروڊڪشن ڪيز جي ميپنگ کي بيان ڪري ٿو files HDCP kmem جي تار صف ۾ files.
4.3.3.1.2. hdcp1x_tx_kmem.v ۽ hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v ۽ hdcp1x_rx_kmem.v لاءِ files

• اهي ٻئي files ساڳيو فارميٽ شيئر ڪري رهيا آهن.
• صحيح HDCP1 TX DCP چيڪ کي سڃاڻڻ لاءِ file hdcp1x_tx_kmem.v لاءِ، پڪ ڪريو ته پهرين 4 بائيٽ file آهن "0x01، 0x00، 0x00، 0x00".
• صحيح HDCP1 RX DCP چيڪ کي سڃاڻڻ لاءِ file hdcp1x_rx_kmem.v لاءِ، پڪ ڪريو ته پهرين 4 بائيٽ file آهن "0x02، 0x00، 0x00، 0x00".
• ڊي سي پي ۾ ڪنجيون files ننڍي-انڊين فارميٽ ۾ آهن. kmem ۾ استعمال ڪرڻ لاء files، توهان کي انهن کي وڏي-انڊين ۾ تبديل ڪرڻ گهرجي.

شڪل 34. HDCP1 TX DCP ڪيئي مان بائيٽ ميپنگ file hdcp1x_tx_kmem.v ۾

نوٽ:
بائيٽ نمبر هيٺ ڏنل شڪل ۾ ڏيکاري ٿو:

• Key size in bytes * key number + byte number in current row + constant offset + row size in bytes * قطار نمبر.
• 308*n ظاهر ڪري ٿو ته هر ڪيچي سيٽ ۾ 308 بائيٽ آهن.
• 7*y ظاهر ڪري ٿو ته هر قطار ۾ 7 بائيٽ آهن.

شڪل 35. HDCP1 TX DCP چاٻي file فضول قدرن سان ڀرڻ

شڪل 36. hdcp1x_tx_kmem.v جي وائر آري
Example of hdcp1x_tx_kmem.v ۽ ڪيئن ان جي تار صفن جو نقشو اڳوڻي ڏانهنampHDCP1 TX DCP جي le file صفحي 35 تي تصوير 105 ۾.

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v لاءِ file

• صحيح HDCP2 RX DCP چيڪ کي سڃاڻڻ لاءِ file hdcp2x_rx_kmem.v لاءِ، پڪ ڪريو ته پهرين 4 بائيٽ file آهن "0x00، 0x00، 0x00، 0x02".
• ڊي سي پي ۾ ڪنجيون files ننڍي-انڊين فارميٽ ۾ آهن.

شڪل 37. HDCP2 RX DCP ڪيئي مان بائيٽ ميپنگ file hdcp2x_rx_kmem.v ۾
هيٺ ڏنل شڪل HDCP2 RX DCP ڪيئي مان صحيح بائيٽ ميپنگ ڏيکاري ٿي file hdcp2x_rx_kmem.v ۾

نوٽ:
بائيٽ نمبر هيٺ ڏنل شڪل ۾ ڏيکاري ٿو:

• Key size in bytes * key number + byte number in current row + constant offset + row size in bytes * قطار نمبر.
• 862*n ظاهر ڪري ٿو ته هر ڪيچي سيٽ ۾ 862 بائيٽ آهن.
• 16*y ظاهر ڪري ٿو ته هر قطار ۾ 16 بائيٽ آهن. cert_rx_prod ۾ ھڪڙو استثنا آھي جتي ROW 32 ۾ صرف 10 بائيٽ آھن.

شڪل 38. HDCP2 RX DCP چيڪ file فضول قدرن سان ڀرڻ

شڪل 39. hdcp2x_rx_kmem.v جي وائر آري
هي انگ hdcp2x_rx_kmem.v (cert_rx_prod، kprivrx_qinv_prod، ۽ lc128_prod) نقشي لاءِ تار صفن کي ڏيکاري ٿوampHDCP2 RX DCP چاٻي جو le file in
تصوير 38 صفحي 108 تي.

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v لاءِ file:

• صحيح HDCP2 TX DCP چيڪ کي سڃاڻڻ لاءِ file hdcp2x_tx_kmem.v لاءِ، پڪ ڪريو ته پهرين 4 بائيٽ file آهن "0x00، 0x00، 0x00، 0x01".
• ڊي سي پي ۾ ڪنجيون files ننڍي-انڊين فارميٽ ۾ آهن.
• متبادل طور تي، توھان لاڳو ڪري سگھو ٿا lc128_prod hdcp2x_rx_kmem.v کان سڌو سنئون hdcp2x_tx_kmem.v. ڪنجيون ساڳيون قدرون شيئر ڪن ٿيون.

شڪل 40. hdcp2x_tx_kmem.v جي وائر صف
هي انگ HDCP2 TX DCP ڪيئي مان صحيح بائيٽ ميپنگ ڏيکاري ٿو file hdcp2x_tx_kmem.v ۾

4.3.3.2. اسٽور انڪرپٽ ٿيل HDCP پيداوار چابيون خارجي فليش ياداشت ۾ يا EEPROM (سپورٽ HDCP ڪي مينيجمينٽ = 1)
شڪل 41. هاء ليول اوورview ايڇ ڊي سي پي ڪي مينيجمينٽ جو

جڏهن سپورٽ HDCP ڪيئي مئنيجمينٽ پيٽرولر کي آن ڪيو ويندو آهي، توهان ڪيئي انڪريپشن سافٽ ويئر يوٽيلٽي (KEYENC) ۽ اهم پروگرامر ڊيزائن کي استعمال ڪندي HDCP پيداوار جي ڪي انڪريپشن جو ڪنٽرول رکو ٿا جيڪو Intel مهيا ڪري ٿو. توھان کي لازمي طور تي مهيا ڪرڻ گھرجي HDCP پيداوار چابيون ۽ ھڪڙو 128 بِٽ HDCP تحفظ چاٻي. HDCP تحفظ جي ڪنجي
HDCP پروڊڪشن چيڪ کي انڪرپٽ ڪري ٿو ۽ ڪنجي کي خارجي فليش ميموري ۾ محفوظ ڪري ٿو (مثال طورample، EEPROM) HDMI ڌيءَ ڪارڊ تي.
آن ڪريو سپورٽ HDCP ڪيئي مئنيجمينٽ پيٽرول ۽ اهم ڊيڪرپشن فيچر (KEYDEC) HDCP IP cores ۾ دستياب ٿي ويندو. ساڳيو HDCP تحفظ
key کي KEYDEC ۾ استعمال ڪيو وڃي HDCP پيداواري چاٻيون حاصل ڪرڻ لاءِ رن ٽائم تي پروسيسنگ انجڻ لاءِ. KEYENC ۽ KEYDEC سپورٽ ڪن ٿا Atmel AT24CS32 32-Kbit سيريل EEPROM، Atmel AT24C16A 16-Kbit سيريل EEPROM ۽ مطابقت رکندڙ I2C EEPROM ڊوائيسز گهٽ ۾ گهٽ 16-Kbit روم سائيز سان.

نوٽ:

1. HDMI 2.0 FMC ڌيءَ ڪارڊ جي نظرثاني 11 لاءِ، پڪ ڪريو ته ڌيءَ ڪارڊ تي EEPROM Atmel AT24CS32 آهي. EEPROM جا ٻه مختلف سائز آهن Bitec HDMI 2.0 FMC ڌيءَ ڪارڊ Revision 11 تي استعمال ٿيل آهن.
2. جيڪڏھن توھان اڳ ۾ استعمال ڪيو ھو KEYENC HDCP پروڊڪٽ ڪيز کي انڪرپٽ ڪرڻ لاءِ ۽ آن ڪيو ھو سپورٽ HDCP ڪي مينيجمينٽ ورزن 21.2 يا اڳ ۾، توھان کي KEYENC سافٽ ويئر يوٽيلٽي استعمال ڪندي HDCP پروڊڪشن ڪيز کي ٻيهر انڪرپٽ ڪرڻ جي ضرورت آھي ۽ ورجن 21.3 مان HDCP IPs کي ٻيهر ٺاھيو
   اڳتي.

4.3.3.2.1. Intel KEYENC
KEYENC هڪ ڪمانڊ لائن سافٽ ويئر يوٽيلٽي آهي جنهن کي Intel استعمال ڪري ٿو HDCP پروڊڪشن ڪنيز کي انڪرپٽ ڪرڻ لاءِ 128 بِٽ HDCP حفاظتي ڪنجي سان جيڪو توهان مهيا ڪيو ٿا. KEYENC انڪرپٽ ٿيل HDCP پروڊڪشن ڪيز کي هيڪس يا بن يا هيڊر ۾ آئوٽ ڪري ٿو file فارميٽ. KEYENC پڻ mif ٺاهي ٿو file جنهن ۾ توهان جي مهيا ڪيل 128 بِٽ HDCP حفاظتي چيڪ. KEYDEC
ايم ايف جي ضرورت آهي file.

سسٽم گهرجون:

1. x86 64-bit مشين سان Windows 10 OS
2. Visual C++ Redistributable Package for Visual Studio 2019(x64)

نوٽ:
توهان کي VS 2019 لاءِ Microsoft Visual C++ انسٽال ڪرڻ گهرجي. توهان چيڪ ڪري سگهو ٿا ته ڇا Visual C++ redistributable ونڊوز ➤ ڪنٽرول پينل ➤ پروگرام ۽ خاصيتون تان انسٽال ٿيل آهي. جيڪڏهن Microsoft Visual C++ انسٽال ٿيل آهي، توهان ڏسي سگهو ٿا Visual C++ xxxx
ٻيهر ورهائي سگهجي ٿو (x64). ٻي صورت ۾، توهان Visual C++ ڊائون لوڊ ۽ انسٽال ڪري سگهو ٿا
Microsoft کان ٻيهر ورهائي سگهجي ٿو webسائيٽ. ڏسو لاڳاپيل معلومات لاءِ ڊائون لوڊ لنڪ.

ٽيبل 55. KEYENC ڪمانڊ لائن جا اختيار

ڪمانڊ لائن جا اختيار	دليل/ وصف
-k	<HDCP protection key file> متن file هيڪسيڊيڪل ۾ صرف 128 بِٽس HDCP تحفظ واري ڪنجي تي مشتمل آهي. مثالample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 ٽرانسميٽر پيداوار چابيون file DCP کان (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 رسيور پيداوار چابيون file DCP کان (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 ٽرانسميٽر پيداوار چابيون file DCP کان (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 رسيور پيداوار چابيون file DCP کان (.bin file)
-hdcp1txkeys	منتخب ٿيل ان پٽ (.bin) لاءِ ڪيئي رينج بيان ڪريو files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm ڪٿي n = اهم شروعات (1 يا > 1) m = اهم آخر (n يا > n) Exampاليزي: هر HDCP 1 TX، HDCP 1000 RX ۽ HCDP مان 1.4 کان 1.4 ڪنجيون چونڊيو 2.3 RX پيداوار چابيون file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
جاري رهيو…

ڪمانڊ لائن جا اختيار	دليل/ وصف
	نوٽ: 1. جيڪڏھن توھان استعمال نه ڪري رھيا آھيو HDCP پيداوار چابيون file، توهان کي HDCP ڪيئي رينج جي ضرورت نه پوندي. جيڪڏهن توهان ڪمانڊ لائن ۾ دليل استعمال نه ڪري رهيا آهيو، ڊفالٽ ڪي رينج 0 آهي. 2. توھان پڻ چونڊي سگھوٿا مختلف انڊيڪس جي ڪنجين کي HDCP پيداوار جي چابين لاءِ file. بهرحال، چاٻين جو تعداد منتخب ٿيل اختيارن سان ملائڻ گهرجي. Example: مختلف 100 ڪنجيون چونڊيو HDCP 100 TX پروڊڪشن ڪيز مان پھريون 1.4 ڪنجيون چونڊيو file "-hdcp1txkeys 1-100" HDCP 300 RX پروڊڪشن ڪيز لاءِ 400 کان 1.4 تائين ڪيچ چونڊيو file "-hdcp1rxkeys 300-400" HDCP 600 RX پروڊڪشن ڪيز لاءِ 700 کان 2.3 تائين ڪيچ چونڊيو file "-hdcp2rxkeys 600-700"
-o	ٻاھر file فارميٽ . ڊفالٽ هيڪس آهي file. بائنري ۾ انڪرپٽ ٿيل HDCP پيداوار چابيون ٺاھيو file فارميٽ: -o bin Hex ۾ انڪرپٽ ٿيل HDCP پيداوار چابيون ٺاھيو file فارميٽ: -o هيڪس هيڊر ۾ اينڪرپٽ ٿيل HDCP پيداوار ڪيز ٺاهي file شڪل: -oh
- چيڪ-ڪيز	ان پٽ ۾ موجود چاٻين جو پرنٽ نمبر fileايس. مثالampاليزي:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -چيڪ-ڪيز
	نوٽ: ڪمانڊ لائن جي آخر ۾ پيرا ميٽر-check-keys استعمال ڪريو جيئن مٿي بيان ڪيو ويو آھي exampلي.
- نسخو	KEYENC ورزن نمبر پرنٽ ڪريو

توھان منتخب ڪري سگھوٿا HDCP 1.4 ۽/يا HDCP 2.3 پيداوار ڪيز انڪرپٽ ڪرڻ لاءِ. مثال طورampلي، صرف استعمال ڪرڻ لاءِ HDCP 2.3 RX پروڊڪشن ڪيز انڪرپٽ ڪرڻ لاءِ، صرف استعمال ڪريو -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys ڪمانڊ لائن پيٽرولر ۾.
جدول 56. KEYENC عام نقص پيغام گائيڊ لائن

غلطي جو پيغام	ھدايت
غلطي: HDCP حفاظتي چاٻي file غائب	غائب ڪمانڊ لائن پيٽرولر -k file>
غلطي: ڪي 32 هيڪس انگن جو هجڻ گهرجي (مثال طور f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP تحفظ چاٻي file 32 هيڪساڊسيمل انگن ۾ صرف HDCP تحفظ جي ڪنجي تي مشتمل هجڻ گهرجي.
ERROR: مھرباني ڪري اھم حد بيان ڪريو	ڏنل ان پٽ HDCP پروڊڪشن ڪنجيز لاءِ ڪيئي رينج بيان نه ڪئي وئي آهي file.
ERROR: غلط ڪيئي رينج	-hdcp1txkeys يا -hdcp1rxkeys يا -hdcp2rxkeys لاءِ بيان ڪيل ڪيئي رينج درست نه آھي.
ERROR: ٺاهي نٿو سگھجيFileنالو >	چيڪ ڪريو فولڊر جي اجازت کان keyenc.exe هلائي رهيو آهي.
غلطي: -hdcp1txkeys ان پٽ غلط آهي	HDCP 1.4 TX پروڊڪشن ڪيز لاءِ ان پٽ ڪي رينج فارميٽ غلط آهي. صحيح فارميٽ آهي "-hdcp1txkeys nm" جتي n >= 1، m >= n
غلطي: -hdcp1rxkeys ان پٽ غلط آهي	HDCP 1.4 RX پروڊڪشن ڪيز لاءِ ان پٽ ڪي رينج فارميٽ غلط آهي. صحيح فارميٽ آهي "-hdcp1rxkeys nm" جتي n >= 1، m >= n
غلطي: -hdcp2rxkeys ان پٽ غلط آهي	HDCP 2.3 RX پروڊڪشن ڪيز لاءِ ان پٽ ڪي رينج فارميٽ غلط آهي. صحيح فارميٽ آهي "-hdcp2rxkeys nm" جتي n >= 1، m >= n
جاري رهيو…

غلطي جو پيغام	ھدايت
غلطي: غلط file <fileنالو >	غلط HDCP پيداوار چابيون file.
غلطي: file ٽائپ ڪريو missing for -o آپشن	-o لاءِ ڪمانڊ لائن پيٽرولر غائب .
ERROR: غلط fileنالو -fileنالو >	<fileنالو> غلط آھي، مھرباني ڪري صحيح استعمال ڪريو fileخاص اکرن کان سواءِ نالو.

سنگل EEPROM لاءِ سنگل ڪيئي انڪرپٽ ڪريو
HDCP 1.4 TX، HDCP 1.4 RX، HDCP 2.3 TX ۽ HDCP 2.3 RX جي سنگل ڪيئي کي انڪرپٽ ڪرڻ لاءِ ونڊوز ڪمانڊ پرامپٽ مان ھيٺ ڏنل ڪمانڊ لائن ھلايو file هيڊر جي شڪل file اڪيلو EEPROM لاءِ:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

اين EEPROMs لاءِ اين ڪيز کي انڪرپٽ ڪريو
HDCP 1 TX، HDCP 1.4 RX، HDCP 1.4 TX ۽ HDCP 2.3 RX جي N ڪيز کي انڪريپٽ ڪرڻ لاءِ ونڊوز ڪمانڊ پرامپٽ مان ھيٺ ڏنل ڪمانڊ لائن هلايو (ڪي 2.3 کان شروع ٿئي ٿو) file هيڪس جي شڪل file N EEPROMs لاءِ:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o هيڪس جتي N آهي >= 1 ۽ سڀني اختيارن لاءِ ملائڻ گهرجي.

لاڳاپيل معلومات
Microsoft Visual C++ Visual Studio 2019 لاءِ
ڊائون لوڊ ڪرڻ لاءِ Microsoft Visual C++ x86 redistributable پيڪيج (vc_redist.x86.exe) مهيا ڪري ٿو. جيڪڏهن لنڪ تبديل ٿئي ٿي، Intel توهان کي Microsoft سرچ انجڻ مان "بصري سي ++ ٻيهر ورهائڻ وارو" ڳولڻ جي صلاح ڪري ٿو.

4.3.3.2.2. اهم پروگرامر
پروگرام ڪرڻ لاءِ اينڪرپٽ ٿيل HDCP پيداواري چابيون EEPROM تي، انهن قدمن تي عمل ڪريو:

1. اهم پروگرامر ڊيزائن کي نقل ڪريو files ھيٺ ڏنل رستي کان توھان جي ڪم ڪندڙ ڊاريڪٽري ڏانھن. /hdcp2x/hw_demo/key_programmer/
2. سافٽ ويئر جي هيڊر کي نقل ڪريو file (hdcp_key .h) KEYENC سافٽ ويئر يوٽيلٽي مان ٺاهيل (سيڪشن Encrypt Single Key for Single EEPROM on page 113 ) سافٽ ويئر/key_programmer_src/ ڊاريڪٽري ڏانهن ۽ ان جو نالو تبديل ڪريو hdcp_key.h.
3. هلايو./runall.tcl. هي اسڪرپٽ هيٺ ڏنل حڪمن تي عمل ڪري ٿو:
   • IP catalog ٺاهي files
   • پليٽ فارم ڊيزائنر سسٽم ٺاهيو
   هڪ Intel Quartus Prime پروجيڪٽ ٺاهيو
   • هڪ سافٽ ويئر ڪم اسپيس ٺاهيو ۽ سافٽ ويئر ٺاهيو
   • مڪمل تاليف انجام ڏيو
4. سافٽ ويئر آبجیکٹ ڊائون لوڊ ڪريو File (.sof) FPGA ڏانهن پروگرام ڪرڻ لاءِ اينڪرپٽ ٿيل HDCP پيداوار چابيون EEPROM تي.

ٺاھيو Stratix 10 HDMI RX-TX Retransmit ڊيزائن example سان سپورٽ HDCP 2.3 ۽ سپورٽ HDCP 1.4 پيرا ميٽرز کي آن ڪيو، پوءِ ھيٺ ڏنل قدم تي عمل ڪريو HDCP حفاظتي چيڪ شامل ڪرڻ لاءِ.

• ايم ايف کي نقل ڪريو file (hdcp_kmem.mif) KEYENC سافٽ ويئر يوٽيلٽي مان ٺاهيل آهي (سيڪشن اينڪرپٽ سنگل ڪي فار سنگل EEPROM صفحي 113 تي) /quartus/hdcp/ ڊاريڪٽري.

4.3.4. ڊيزائن کي گڏ ڪريو
توهان FPGA ۾ پنهنجون سادي HDCP پروڊڪشن ڪيز شامل ڪرڻ کان پوءِ يا EEPROM ڏانهن اينڪرپٽ ٿيل HDCP پروڊڪشن ڪيز پروگرام ڪرڻ کان پوءِ، توهان هاڻي ڊزائن کي گڏ ڪري سگهو ٿا.

1. Intel Quartus Prime Pro Edition سافٽ ويئر لانچ ڪريو ۽ کوليو /quartus/a10_hdmi2_demo.qpf.
2. ڪلڪ ڪريو پروسيسنگ ➤ گڏ ڪرڻ شروع ڪريو.

4.3.5. View نتيجا
مظاهري جي آخر ۾، توهان قابل ٿي ويندا view HDCPenabled HDMI خارجي سنڪ تي نتيجا.
جي طرف view مظاهرين جا نتيجا، انهن قدمن تي عمل ڪريو:

1. پاور اپ ڪريو Intel FPGA بورڊ.
2. ڊاريڪٽري کي تبديل ڪريو /چوٿون/.
3. هيٺ ڏنل حڪم ٽائپ ڪريو Nios II ڪمانڊ شيل تي سافٽ ويئر آبجیکٹ ڊائون لوڊ ڪرڻ لاء File (.sof) FPGA ڏانهن. nios2-configure-sof output_fileايس/ صوف
4. پاور اپ ڪريو HDCP-فعال HDMI خارجي ذريعو ۽ سنڪ (جيڪڏهن توهان ائين نه ڪيو آهي). HDMI خارجي سنڪ توهان جي HDMI خارجي ماخذ جي پيداوار کي ڏيکاري ٿو.

4.3.5.1. پش بٽڻ ۽ LED فنڪشن
پنھنجي مظاھري کي ڪنٽرول ڪرڻ لاءِ بورڊ تي پش بٽڻ ۽ LED فنڪشن استعمال ڪريو.

ٽيبل 57. پش بٽڻ ۽ ايل اي ڊي اشارا (سپورٽ FRL = 0)

پش بٽڻ / LED	افعال
cpu_resetn	سسٽم ري سيٽ ڪرڻ لاء هڪ ڀيرو پريس ڪريو.
user_pb[0]	HPD سگنل کي معياري HDMI ماخذ ڏانهن ٽوگل ڪرڻ لاءِ هڪ ڀيرو دٻايو.
user_pb[1]	• TX ڪور کي هدايت ڪرڻ لاءِ دٻايو ۽ رکو ته DVI انڪوڊ ٿيل سگنل موڪلڻ لاءِ. • HDMI انڪوڊ ٿيل سگنل موڪلڻ لاءِ رليز ڪريو. • پڪ ڪريو ته ايندڙ وڊيو 8 bpc RGB رنگ جي جڳهه ۾ آهي.
user_pb[2]	• TX ڪور کي هدايت ڪرڻ لاءِ دٻايو ۽ رکو ته سائڊ بينڊ سگنلن مان InfoFrames موڪلڻ بند ڪري. • سائڊ بينڊ سگنلن مان InfoFrames موڪلڻ کي ٻيهر شروع ڪرڻ لاءِ جاري ڪريو.
user_led[0]	RX HDMI PLL تالا جي حالت. • 0: ان لاڪ ٿيل • 1: بند ٿيل
user_led[1]	RX HDMI ڪور تالا جي حيثيت • 0: گهٽ ۾ گهٽ 1 چينل کوليو • 1: سڀ 3 چينل بند
user_led[2]	RX HDCP1x IP ڊريپشن اسٽيٽس. • 0: غير فعال • 1: سرگرم
user_led[3]	RX HDCP2x IP ڊريپشن اسٽيٽس. • 0: غير فعال • 1: سرگرم
user_led[4]	TX HDMI PLL تالا جي حالت. • 0: ان لاڪ ٿيل • 1: بند ٿيل
user_led[5]	TX ٽرانسيور PLL تالا جي حالت. • 0: ان لاڪ ٿيل • 1: بند ٿيل
user_led[6]	TX HDCP1x IP انڪرپشن جي حالت. • 0: غير فعال • 1: سرگرم
user_led[7]	TX HDCP2x IP انڪرپشن جي حالت. • 0: غير فعال • 1: سرگرم

ٽيبل 58. پش بٽڻ ۽ ايل اي ڊي اشارا (سپورٽ FRL = 1)

پش بٽڻ / LED	افعال
cpu_resetn	سسٽم ري سيٽ ڪرڻ لاء هڪ ڀيرو پريس ڪريو.
user_dipsw	پاسٿرو موڊ کي ٽوگل ڪرڻ لاءِ استعمال ڪندڙ جي وضاحت ڪيل DIP سوئچ. • بند (ڊفالٽ پوزيشن) = پاسٿرو FPGA تي HDMI RX خارجي سنڪ مان EDID حاصل ڪري ٿو ۽ ان کي پيش ڪري ٿو خارجي ماخذ ڏانهن جيڪو اهو ڳنڍيل آهي. • ON = توھان Nios II ٽرمينل مان RX وڌ ۾ وڌ FRL جي شرح کي ڪنٽرول ڪري سگھو ٿا. حڪم RX EDID کي تبديل ڪري ٿو وڌ ۾ وڌ FRL جي شرح جي قيمت کي ترتيب ڏيڻ سان. ڏانهن رجوع ڪريو مختلف FRL جي شرحن ۾ ڊيزائن کي هلائڻ صفحي 33 تي مختلف FRL جي شرحن کي ترتيب ڏيڻ بابت وڌيڪ معلومات لاءِ.
جاري رهيو…

پش بٽڻ / LED	افعال
user_pb[0]	HPD سگنل کي معياري HDMI ماخذ ڏانهن ٽوگل ڪرڻ لاءِ هڪ ڀيرو دٻايو.
user_pb[1]	رکيل.
user_pb[2]	Bitec HDMI 2.1 FMC ڌيءَ ڪارڊ جي TX سان ڳنڍيل سنڪ مان SCDC رجسٽر پڙهڻ لاءِ هڪ ڀيرو دٻايو. نوٽ: پڙهڻ کي فعال ڪرڻ لاءِ، توهان کي سافٽ ويئر ۾ DEBUG_MODE کي 1 تي سيٽ ڪرڻ گهرجي.
user_led_g[0]	RX FRL ڪلاڪ PLL تالا جي حيثيت. • 0: ان لاڪ ٿيل • 1: بند ٿيل
user_led_g[1]	RX HDMI وڊيو لاڪ اسٽيٽس. • 0: ان لاڪ ٿيل • 1: بند ٿيل
user_led_g[2]	RX HDCP1x IP ڊريپشن اسٽيٽس. • 0: غير فعال • 1: سرگرم
user_led_g[3]	RX HDCP2x IP ڊريپشن اسٽيٽس. • 0: غير فعال • 1: سرگرم
user_led_g[4]	TX FRL ڪلاڪ PLL تالا جي حالت. • 0: ان لاڪ ٿيل • 1: بند ٿيل
user_led_g[5]	TX HDMI وڊيو لاڪ اسٽيٽس. • 0 = کليل • 1 = لڪل
user_led_g[6]	TX HDCP1x IP انڪرپشن جي حالت. • 0: غير فعال • 1: سرگرم
user_led_g[7]	TX HDCP2x IP انڪرپشن جي حالت. • 0: غير فعال • 1: سرگرم

4.4. FPGA ڊيزائن ۾ شامل ٿيل انڪريپشن ڪيچ جو تحفظ
ڪيتريون ئي FPGA ڊزائينز انڪرپشن کي لاڳو ڪن ٿيون، ۽ اڪثر ڪري FPGA بٽ اسٽريم ۾ ڳجهي چابين کي شامل ڪرڻ جي ضرورت آهي. نئين ڊوائيس خاندانن ۾، جهڙوڪ Intel Stratix 10 ۽ Intel Agilex، اتي هڪ محفوظ ڊيوائس مئنيجر بلاڪ آهي جيڪو محفوظ طور تي مهيا ڪري سگهي ٿو ۽ انهن ڳجهي چيڪن کي منظم ڪري سگهي ٿو. جتي اهي خاصيتون موجود نه آهن، توهان FPGA بٽ اسٽريم جي مواد کي محفوظ ڪري سگهو ٿا، بشمول ڪنهن به ايمبيڊ ٿيل ڳجهي يوزر ڪنجيون، انڪرپشن سان.
صارف جي چاٻين کي توهان جي ڊيزائن جي ماحول ۾ محفوظ رکڻ گهرجي، ۽ مثالي طور تي هڪ خودڪار محفوظ عمل استعمال ڪندي ڊزائن ۾ شامل ڪريو. هيٺ ڏنل قدم ڏيکارين ٿا ته توهان اهڙي عمل کي ڪيئن لاڳو ڪري سگهو ٿا Intel Quartus Prime اوزار سان.

1. هڪ غير محفوظ ماحول ۾ Intel Quartus Prime ۾ HDL کي ترقي ۽ بهتر بڻايو.
2. ڊيزائن کي محفوظ ماحول ڏانهن منتقل ڪريو ۽ رازداري ڪيچ کي اپڊيٽ ڪرڻ لاءِ هڪ خودڪار عمل لاڳو ڪريو. آن-چپ ياداشت اهم قدر کي شامل ڪري ٿو. جڏهن چاٻي کي اپڊيٽ ڪيو ويندو آهي، ياداشت جي شروعات file (.mif) تبديل ڪري سگھي ٿو ۽ “quartus_cdb –update_mif” جمع ڪرڻ وارو وهڪرو HDCP تحفظ واري ڪيٻي کي بغير ٻيهر گڏ ڪرڻ جي تبديل ڪري سگھي ٿو. اهو قدم تمام تيز آهي هلائڻ لاءِ ۽ اصل وقت کي محفوظ ڪري ٿو.
3. Intel Quartus Prime bitstream پوءِ انڪريپٽ ٿيل بٽ اسٽريم کي غير محفوظ ماحول ڏانھن حتمي جانچ ۽ مقرري لاءِ منتقل ڪرڻ کان پھريائين FPGA ڪيئي سان انڪريپ ڪريو.

اهو سڀني ڊيبگ رسائي کي غير فعال ڪرڻ جي سفارش ڪئي وئي آهي جيڪا FPGA کان ڳجهي چيڪ کي بحال ڪري سگهي ٿي. توھان ڊيبگ صلاحيتن کي مڪمل طور تي بند ڪري سگھو ٿا JTAG پورٽ، يا چونڊيل طور تي غير فعال ۽ ٻيهرview ته ڪي به ڊيبگ خاصيتون جهڙوڪ ان-سسٽم ميموري ايڊيٽر يا سگنل ٽيپ ڪنجي کي بحال ڪري سگھن ٿيون. AN 556 جو حوالو ڏيو: FPGA سيڪيورٽي خاصيتون استعمال ڪرڻ بابت وڌيڪ معلومات لاءِ Intel FPGAs ۾ ڊيزائن سيڪيورٽي فيچرز کي استعمال ڪرڻ بشمول FPGA بٽ اسٽريم کي انڪرپٽ ڪرڻ تي مخصوص قدم ۽ حفاظتي اختيارن کي ترتيب ڏيڻ جهڙوڪ J کي غير فعال ڪرڻ.TAG پهچ.

نوٽ:
توهان MIF اسٽوريج ۾ ڳجهي ڪنجي جي هڪ ٻي ڪنجي سان ڳجهي يا انڪرپشن جي اضافي قدم تي غور ڪري سگهو ٿا.
لاڳاپيل معلومات
AN 556: Intel FPGAs ۾ ڊيزائن سيڪيورٽي خاصيتون استعمال ڪندي

4.5. سيڪيورٽي خيالات
جڏهن HDCP خصوصيت استعمال ڪندي، هيٺ ڏنل حفاظتي خيالات کي ذهن ۾ رکو.

• جڏهن ريپيٽر سسٽم ٺاهيندي، توهان کي هيٺين شرطن ۾ TX IP داخل ڪرڻ کان وصول ٿيل وڊيو کي بلاڪ ڪرڻ گهرجي:
  - جيڪڏهن مليل وڊيو HDCP-encrypted آهي (يعني انڪريپشن اسٽيٽس hdcp1_enabled يا hdcp2_enabled RX IP مان تصديق ڪئي وئي آهي) ۽ منتقل ٿيل وڊيو HDCP-انڪريپٽ ٿيل نه آهي (يعني انڪريپشن اسٽيٽس hdcp1_enabled يا hdcp2_enabled نه آهي IPX کان).
  - جيڪڏهن مليل وڊيو HDCP TYPE 1 آهي (يعني streamid_type RX IP کان تصديق ٿيل آهي) ۽ منتقل ٿيل وڊيو HDCP 1.4 انڪرپٽ ٿيل آهي (يعني TX IP کان انڪريپشن اسٽيٽس hdcp1_enabled تي زور ڏنو ويو آهي)
• توهان کي پنهنجي HDCP پيداواري ڪنجين جي رازداري ۽ سالميت کي برقرار رکڻ گهرجي، ۽ ڪنهن به صارف انڪرپشن ڪنجين جي.
• Intel توهان کي ڪنهن به Intel Quartus Prime پروجيڪٽ ۽ ڊيزائن جو ذريعو تيار ڪرڻ جي سختي سان سفارش ڪري ٿو files جنهن ۾ ڪنجيز جي حفاظت لاءِ محفوظ ڪمپيوٽ ماحول ۾ انڪرپشن ڪيز شامل آهن.
• Intel توهان کي سختي سان سفارش ڪري ٿو ته توهان FPGAs ۾ ڊيزائن سيڪيورٽي خاصيتون استعمال ڪريو ڊزائن کي بچائڻ لاءِ، بشمول ڪنهن به ايمبيڊڊ انڪريپشن ڪيز، غير مجاز ڪاپي، ريورس انجنيئرنگ، ۽ ٽي.ampڀڙڪائڻ.

لاڳاپيل معلومات
AN 556: Intel FPGAs ۾ ڊيزائن سيڪيورٽي خاصيتون استعمال ڪندي

4.6. ڊيبگ ھدايتون
هي سيڪشن بيان ڪري ٿو مفيد HDCP اسٽيٽس سگنل ۽ سافٽ ويئر پيٽرولر جيڪي ڊيبگنگ لاءِ استعمال ٿي سگهن ٿا. اهو پڻ شامل آهي اڪثر پڇيا ويا سوال (FAQ) ڊزائين هلائڻ بابتampلي.

4.6.1. HDCP اسٽيٽس سگنلز
اهڙا ڪيترائي سگنل آھن جيڪي HDCP IP ڪور جي ڪم ڪندڙ حالت کي سڃاڻڻ لاء ڪارآمد آھن. اهي سگنل موجود آهن ڊيزائن exampلي مٿاهين سطح ۽ آن بورڊ LEDs سان ڳنڍيل آهن:

سگنل جو نالو	فنڪشن
hdcp1_enabled_rx	RX HDCP1x IP ڊسڪشن اسٽيٽس 0: غير فعال 1: فعال
hdcp2_enabled_rx	RX HDCP2x IP ڊسڪشن اسٽيٽس 0: غير فعال 1: فعال
hdcp1_enabled_tx	TX HDCP1x IP انڪرپشن اسٽيٽس 0: غير فعال 1: فعال
hdcp2_enabled_tx	TX HDCP2x IP انڪرپشن اسٽيٽس 0: غير فعال 1: فعال

جدول 57 صفحي 115 تي ۽ جدول 58 صفحي 115 تي انھن جي لاڳاپيل LED جڳھن لاءِ ڏسو.
انهن سگنلن جي فعال حالت ظاهر ڪري ٿي ته HDCP IP تصديق ٿيل آهي ۽ انڪرپٽ ٿيل وڊيو اسٽريم وصول/موڪلائي رهيو آهي. هر هدايت لاء، صرف HDCP1x يا HDCP2x
انڪرپشن/ڊيڪرپشن اسٽيٽس سگنلز فعال آهن. مثال طورampلي، جيڪڏهن يا ته hdcp1_enabled_rx يا hdcp2_enabled_rx فعال آهي، RX پاسي تي HDCP فعال آهي ۽ خارجي وڊيو ماخذ کان انڪرپٽ ٿيل وڊيو اسٽريم کي ڊريپ ڪري رهيو آهي.

4.6.2. HDCP سافٽ ويئر پيٽرولر کي تبديل ڪرڻ
HDCP ڊيبگنگ جي عمل کي آسان ڪرڻ لاء، توهان hdcp.c ۾ پيٽرولر تبديل ڪري سگهو ٿا.
هيٺ ڏنل جدول اختصار ڪري ٿو ترتيب ڏيڻ واري پيرا ميٽرن ۽ انهن جي افعال جي فهرست.

پيرا ميٽر	فنڪشن
SUPPORT_HDCP1X	TX پاسي تي HDCP 1.4 کي فعال ڪريو
SUPPORT_HDCP2X	TX پاسي تي HDCP 2.3 کي فعال ڪريو
DEBUG_MODE_HDCP	TX HDCP لاءِ ڊيبگ پيغامن کي فعال ڪريو
REPEATER_MODE	HDCP ڊيزائن لاء ريپيٽر موڊ کي فعال ڪريو example

پيرا ميٽرز کي تبديل ڪرڻ لاءِ، hdcp.c ۾ مطلوب قدرن کي تبديل ڪريو. تاليف شروع ڪرڻ کان اڳ، ھيٺ ڏنل تبديلي ٺاھيو build_sw_hdcp.sh:

1. ھيٺ ڏنل لائن کي ڳولھيو ۽ ان کي تبصرو ڪريو تبديل ٿيل سافٽ ويئر کي روڪڻ لاء file اصل سان تبديل ٿي رهيو آهي files Intel Quartus Prime Software انسٽاليشن جو رستو.
   
2.  هلايو ”./build_sw_hdcp.sh“ اپڊيٽ ٿيل سافٽ ويئر گڏ ڪرڻ لاءِ.
3. ٺاهيل .elf file ڊزائن ۾ ٻن طريقن سان شامل ڪري سگھجي ٿو:
   هڪ هلايو “nios2-download-g file نالو>". مناسب ڪارڪردگي کي يقيني بڻائڻ لاء ڊائون لوڊ عمل مڪمل ٿيڻ کان پوء سسٽم کي ري سيٽ ڪريو.
   ب. هلايو "quartus_cdb --update_mif" ياداشت جي شروعات کي تازه ڪاري ڪرڻ لاء fileايس. نئين .sof پيدا ڪرڻ لاء گڏ ڪرڻ وارو هلائيندڙ file جنهن ۾ اپڊيٽ ٿيل سافٽ ويئر شامل آهي.

4.6.3. اڪثر پڇيا ويندڙ سوال (FAQ)
جدول 59. ناڪامي جون نشانيون ۽ ھدايتون

نمبر	ناڪامي جي علامت	ھدايت
1.	RX انڪرپٽ ٿيل وڊيو حاصل ڪري رهيو آهي، پر TX هڪ جامد وڊيو موڪلي رهيو آهي نيري يا ڪاري رنگ ۾.	اهو خارجي سنڪ سان ناڪام TX جي تصديق جي ڪري آهي. هڪ HDCP-قابل ريپيٽر لازمي طور تي وڊيو کي غير انڪرپٽ ٿيل فارميٽ ۾ منتقل نه ڪرڻ گهرجي جيڪڏهن اپ اسٽريم کان ايندڙ وڊيو انڪرپٽ ٿيل آهي. ھن کي حاصل ڪرڻ لاءِ، ھڪ جامد وڊيو نيري يا ڪاري رنگ ۾ ٻاھر نڪرندڙ وڊيو کي تبديل ڪري ٿي جڏھن TX HDCP انڪرپشن اسٽيٽس سگنل غير فعال آھي جڏھن ته RX HDCP ڊڪرپشن اسٽيٽس سگنل فعال آھي. صحيح هدايتن لاء، حوالو ڏيو سيڪيورٽي خيالات صفحي 117 تي. بهرحال، هي رويو ڊيبگنگ جي عمل کي روڪي سگھي ٿو جڏهن HDCP ڊيزائن کي چالو ڪيو وڃي. هيٺ ڏنل طريقو آهي ڊزائينز ۾ وڊيو بلاڪنگ کي غير فعال ڪرڻ جوampاليزي: 1. ڊيزائن جي مٿين سطح تي هيٺين پورٽ ڪنيڪشن کي ڳوليو exampلي. هي بندرگاهه hdmi_tx_top ماڊل سان تعلق رکي ٿو. 2. پورٽ ڪنيڪشن کي ھيٺئين لائن ۾ تبديل ڪريو:
2.	TX HDCP انڪرپشن اسٽيٽس سگنل فعال آهي پر برف جي تصوير ڏيکاريل آهي هيٺئين ڪناري تي.	اهو ان ڪري آهي جو هيٺيون وهڪرو سنڪ ٻاهر نڪرندڙ انڪرپٽ ٿيل وڊيو کي صحيح طريقي سان ڊڪرپٽ نٿو ڪري. پڪ ڪريو ته توهان TX HDCP IP کي گلوبل مستقل (LC128) مهيا ڪريو. قيمت پيداوار جي قيمت ۽ صحيح هجڻ گهرجي.
3.	TX HDCP انڪرپشن اسٽيٽس سگنل غير مستحڪم يا هميشه غير فعال آهي.	اهو ئي سبب آهي ناڪام TX جي تصديق جي ڪري هيٺئين دڙي جي سنڪ سان. ڊيبگنگ جي عمل کي آسان ڪرڻ لاء، توھان چالو ڪري سگھو ٿا DEBUG_MODE_HDCP hdcp.c ۾ پيٽرول ڏانهن رجوع ڪريو HDCP سافٽ ويئر پيٽرولر کي تبديل ڪرڻ صفحي 118 تي هدايتن تي. هيٺ ڏنل 3a-3c ناڪام TX جي تصديق جا ممڪن سبب ٿي سگھن ٿا.
3a.	سافٽ ويئر ڊيبگ لاگ هن پيغام کي پرنٽ ڪندو رهي ٿو “HDCP 1.4 هيٺئين دڙي (Rx) پاران سهڪار نه آهي”.	پيغام ظاهر ڪري ٿو ته هيٺيون وهڪرو سنڪ HDCP 2.3 ۽ HDCP 1.4 ٻنهي کي سپورٽ نٿو ڪري. پڪ ڪريو ته هيٺيون سنڪ HDCP 2.3 يا HDCP 1.4 کي سپورٽ ڪري ٿو.
3b.	TX جي تصديق اڌ رستي ۾ ناڪام ٿي.	اهو TX جي تصديق جي ڪنهن به حصي جي ڪري آهي جهڙوڪ دستخط جي تصديق، مقامي چيڪ وغيره ناڪام ٿي سگهن ٿا. پڪ ڪريو ته ڊائون اسٽريم سنڪ پروڊڪشن ڪيئي استعمال ڪري رهيو آهي پر فيڪسيل ڪيئي نه.
3c.	سافٽ ويئر ڊيبگ لاگ ڇپائي رهي ٿو "ٻيهر تصديق	هي پيغام ظاهر ڪري ٿو ته هيٺيون سنڪ ٻيهر تصديق جي درخواست ڪئي آهي ڇاڪاڻ ته حاصل ڪيل وڊيو صحيح طريقي سان ڊيڪرپٽ نه ڪئي وئي هئي. پڪ ڪريو ته توهان TX HDCP IP کي گلوبل مستقل (LC128) مهيا ڪريو. قيمت پيداوار جي قيمت هجڻ گهرجي ۽ قيمت صحيح آهي.
جاري رهيو…

نمبر	ناڪامي جي علامت	ھدايت
	گهربل آهي“ HDCP جي تصديق مڪمل ٿيڻ کان پوءِ.
4.	RX HDCP ڊسڪشن اسٽيٽس سگنل غير فعال آهي جيتوڻيڪ اپ اسٽريم ماخذ HDCP کي فعال ڪيو آهي.	اهو ظاهر ڪري ٿو ته RX HDCP IP تصديق ٿيل حالت حاصل نه ڪئي آهي. ڊفالٽ طور، جي REPEATER_MODE پيراميٽر کي ڊزائين ۾ فعال ڪيو ويو آهي exampلي. جيڪڏهن جي REPEATER_MODE فعال آهي، پڪ ڪريو ته TX HDCP IP تصديق ٿيل آهي. جڏهن ته REPEATER_MODE پيراميٽر فعال آهي، RX HDCP IP تصديق جي ڪوشش ڪري ٿو ريپيٽر جي طور تي جيڪڏهن TX HDCP-قابل سنڪ سان ڳنڍيل آهي. تصديق اڌ رستي تي بند ٿي وڃي ٿي جڏهن TX HDCP IP جي انتظار ۾ تصديق مڪمل ڪرڻ لاءِ ڊائون اسٽريم سنڪ سان ۽ پاس ڪريو RECEIVERID_LIST کي RX HDCP IP ڏانهن. HDCP جي وضاحت ۾ بيان ڪيل وقت 2 سيڪنڊ آهي. جيڪڏهن TX HDCP IP هن عرصي ۾ تصديق مڪمل ڪرڻ کان قاصر آهي، اپ اسٽريم ماخذ تصديق کي ناڪام سمجهي ٿو ۽ ٻيهر تصديق جي شروعات ڪري ٿو جيئن HDCP جي وضاحت ۾ بيان ڪيل آهي.
		نوٽ: • ڏانهن رجوع ڪريو HDCP سافٽ ويئر پيٽرولر کي تبديل ڪرڻ صفحي 118 تي غير فعال ڪرڻ جو طريقو REPEATER_MODE ڊيبنگ جي مقصد لاءِ پيٽرولر. کي غير فعال ڪرڻ کان پوء REPEATER_MODE پيٽرولر، RX HDCP IP هميشه هڪ آخري پوائنٽ وصول ڪندڙ جي طور تي تصديق ڪرڻ جي ڪوشش ڪري ٿو. TX HDCP IP تصديق جي عمل کي دروازو نٿو ڏئي.
		• جيڪڏهن جي REPEATER_MODE پيرا ميٽر فعال نه آهي، پڪ ڪريو ته HDCP IP کي فراهم ڪيل HDCP ڪيپي پيداوار جي قيمت آهي ۽ قيمت صحيح آهي.
5.	RX HDCP ڊسڪشن اسٽيٽس سگنل غير مستحڪم آهي.	هن جو مطلب آهي RX HDCP IP تصديق ٿيل رياست حاصل ٿيڻ کان پوءِ ٻيهر تصديق جي درخواست ڪئي آهي. اهو شايد ان ڪري آهي جو ايندڙ اينڪرپٽ ٿيل وڊيو RX HDCP IP پاران صحيح طريقي سان ڊريڪٽ نه ڪيو ويو آهي. پڪ ڪريو ته عالمي مسلسل (LC128) مهيا ڪيل RX HDCP IP ڪور کي پيداوار جي قيمت آهي ۽ قيمت صحيح آهي.

HDMI Intel Arria 10 FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز

هن يوزر گائيڊ جي جديد ۽ پوئين ورزن لاءِ، ڏسو HDMI Intel® Arria 10 FPGA IP Design Exampلي يوزر گائيڊ. جيڪڏهن هڪ IP يا سافٽ ويئر ورزن درج نه ڪيو ويو آهي، اڳوڻي IP يا سافٽ ويئر ورزن لاءِ صارف گائيڊ لاڳو ٿئي ٿو.
IP ورزن ساڳيا آهن جيئن Intel Quartus Prime Design Suite سافٽ ويئر ورجن v19.1 تائين. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 يا بعد ۾، IP
cores هڪ نئين IP ورزننگ اسڪيم آهي.

نظرثاني جي تاريخ لاءِ HDMI Intel Arria 10 FPGA IP Design Exampلي يوزر گائيڊ

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
2022.12.27	22.4	19.7.1	HDMI ڌيءَ ڪارڊ جي نظرثاني کي چونڊڻ لاءِ نئون پيٽرولر شامل ڪيو ويو هارڊويئر ۽ سافٽ ويئر گهربل سيڪشن ڊيزائن اڳampHDMI 2.0 لاءِ (غير FRL موڊ).
2022.07.29	22.2	19.7.0	• Nios II EDS جي ونڊوز* ورزن مان Cygwin جزو کي هٽائڻ جو نوٽيفڪيشن ۽ ونڊوز * استعمال ڪندڙن لاءِ WSL انسٽال ڪرڻ جي گهرج. • ريويزن 4 کان 9 تائين ڌيءَ ڪارڊ ورزن کي اپڊيٽ ڪيو جتي سڄي دستاويز ۾ لاڳو ٿئي.
2021.11.12	21.3	19.6.1	• نئين ڪيئي انڪريپشن سافٽ ويئر يوٽيلٽي (KEYENC) کي بيان ڪرڻ لاءِ ذيلي سيڪشن اسٽور انڪرپٽ ٿيل HDCP پيداوار ڪيز کي خارجي فليش ميموري ۾ اپڊيٽ ڪيو يا EEPROM (سپورٽ HDCP ڪي مينيجمينٽ = 1). • هيٺ ڏنل انگن اکرن کي هٽايو: - RX پرائيويٽ ڪي لاءِ Facsimile Key R1 جو ڊيٽا صف - HDCP پيداوار جي چاٻين جي ڊيٽا جي صفن (جڳھ ھولڊر) - HDCP حفاظتي چاٻي جي ڊيٽا جي صف (اڳوڻي بيان ڪيل ڪي) - HDCP حفاظتي چاٻي شروع ڪئي وئي hdcp2x_tx_kmem.mif ۾ - HDCP حفاظتي چاٻي شروع ڪئي وئي hdcp1x_rx_kmem.mif ۾ - HDCP حفاظتي چاٻي شروع ڪئي وئي hdcp1x_tx_kmem.mif ۾ • منتقل ٿيل ذيلي سيڪشن HDCP Key Mapping DCP Key مان Files کان ڊيبگ ھدايتن کي اسٽور ڪرڻ لاءِ سادي HDCP پيداوار چابيون FPGA ۾ (سپورٽ HDCP ڪي مينيجمينٽ = 0).
2021.09.15	21.1	19.6.0	ncsim جو حوالو هٽايو ويو
2021.05.12	21.1	19.6.0	• شامل ڪيو ويو جڏھن SUPPORT FRL = 1 يا SUPPORT HDCP KEY MANAGEMENT = 1 جي وضاحت لاءِ تصوير 29 HDCP Over HDMI ڊيزائن Exampلي بلاڪ ڊاگرام. • HDCP اهم ياداشت ۾ قدم شامل ڪيا ويا files ڊيزائن واري رستي ۾. • شامل ڪيو ويو جڏھن SUPPORT FRL = 0 سيڪشن ڏانھن سيٽ اپ ardware. • Generate the Design ۾ HDCP Key Management Parameter کي سپورٽ ڪرڻ لاءِ قدم شامل ڪيو ويو. • هڪ نئون سب سيڪشن شامل ڪيو ويو اسٽور اينڪرپٽ ٿيل HDCP پيداوار ڪيز ٻاهرين فليش ميموري ۾ يا EEPROM (سپورٽ HDCP ڪي مينيجمينٽ = 1).
جاري رهيو…

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
			• ٽيبل پش بٽڻ ۽ LED اشارن کي پش بٽڻ ۽ LED اشارن کي تبديل ڪيو ويو (سپورٽ FRL = 0). • شامل ڪيل ٽيبل پش بٽڻ ۽ LED اشارا (سپورٽ FRL = 1). • FPGA ڊيزائن ۾ شامل ڪيل هڪ نئون باب تحفظ انڪريپشن ڪيئي شامل ڪيو ويو. • نئون باب شامل ڪيو ويو ڊيبگ ھدايتون ۽ ذيلي حصا HDCP اسٽيٽس سگنلز، تبديل ڪرڻ HDCP سافٽ ويئر پيٽرولر ۽ اڪثر پڇيا ويندڙ سوال.
2021.04.01	21.1	19.6.0	• صرف RX-Only يا TX-Only ڊيزائن لاءِ اپ ڊيٽ ٿيل فگر اجزاء گهربل. • تازه ڪاري ٽيبل ٺاهيل RTL Files. • تازه ٿيل شڪل HDMI RX مٿين اجزاء. • هٽايو سيڪشن HDMI RX ٽاپ لنڪ ٽريننگ عمل. • مختلف FRL جي شرحن ۾ ڊيزائن کي هلائڻ ۾ مرحلن کي اپڊيٽ ڪيو. • تازه ٿيل شڪل HDMI 2.1 ڊيزائن Exampلي ڪلاڪنگ اسڪيم. • اپڊيٽ ٿيل ٽيبل ڪلاڪنگ اسڪيم سگنلز. • تازه ٿيل شڪل HDMI RX-TX بلاڪ ڊراگرام ٽرانسيور آربيٽر کان TX ٽاپ تائين ڪنيڪشن شامل ڪرڻ لاءِ.
2020.09.28	20.3	19.5.0	• نوٽ ڪڍي ڇڏيو ته HDMI 2.1 ڊيزائن example in FRL موڊ HDMI Intel FPGA IP Design Ex ۾ صرف اسپيڊ گريڊ -1 ڊوائيسز کي سپورٽ ڪري ٿوampLe Quick Start Guide for Intel Arria 10 Devices ۽ HDMI 2.1 Design Example (سپورٽ FRL = 1) سيڪشن. ڊيزائن سڀني اسپيڊ گريڊ کي سپورٽ ڪري ٿو. • هٽايو ويو ls_clk معلومات سڀني HDMI 2.1 ڊيزائن مانampلاڳاپيل سيڪشن. ls_clk ڊومين هاڻي ڊزائن ۾ استعمال نه ڪيو ويو آهي exampلي. • HDMI 2.1 ڊيزائن ايڪس لاءِ بلاڪ ڊاگرامس کي اپڊيٽ ڪيوampHDMI 2.1 ڊيزائن Ex ۾ FRL موڊ ۾ample (سپورٽ FRL = 1)، ٺاهڻ RX- Only or TX-Only Designs Design Components، and Clocking Scheme Sections. • ڊائريڪٽرن کي اپڊيٽ ڪيو ۽ ٺاهيل files فهرست ڊاريڪٽري جي جوڙجڪ حصن ۾. • غير لاڳاپيل سگنلز کي هٽايو ويو، ۽ شامل ڪيو ويو يا ايڊٽ ڪيو ويو وضاحت هيٺ ڏنل HDMI 2.1 ڊيزائن exampلي سگنل انٽرفيس سگنل سيڪشن ۾: - sys_init - txpll_frl_locked - tx_os - txphy_rcfg * سگنل - tx_reconfig_done - txcore_tbcr - pio_in0_external_connection_export • ڊيزائن RTL پيرا ميٽرز سيڪشن ۾ ھيٺيون پيٽرول شامل ڪيا ويا: - EDID_RAM_ADDR_WIDTH - BITEC_DAUGHTER_CARD_REV - استعمال ڪريو FPLL - POLARITY_INVERSION
جاري رهيو…

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
			• HDMI 2.0 ڊيزائن ايڪس لاءِ بلاڪ ڊاگرامس کي اپڊيٽ ڪيوampHDMI 2.0 ڊيزائن Ex ۾ Intel Quartus Prime Pro Edition سافٽ ويئر لاءِample (سپورٽ FRL = 0)، RX-Only يا TX-Only ڊيزائن ڊيزائن اجزاء، ۽ ڪلاڪنگ اسڪيم سيڪشن ٺاهڻ. • ڊينامڪ رينج ۽ ماسٽرنگ (HDR) InfoFrame Insertion and Filtering سيڪشن ۾ ڪلاڪ ۽ ري سيٽ سگنل جا نالا اپڊيٽ ڪيو. • غير لاڳاپيل سگنلز کي هٽايو ويو، ۽ شامل ڪيو ويو يا ايڊٽ ڪيو ويو وضاحت هيٺ ڏنل HDMI 2.0 ڊيزائن exampلي سگنل انٽرفيس سگنل سيڪشن ۾: clk_fpga_b3_p - REFCLK_FMCB_P - fmcb_la_tx_p_11 - fmcb_la_rx_n_9e - fr_clck reset_xcvr_powerup - nios_tx_i2c* سگنل - hdmi_ti_i2c * سگنل - tx_i2c_avalon * سگنل clock_bridge_0_in_clk_clk reset_bridge_0_reset_reset_n - i2c_master * سگنل - nios_tx_i2c* سگنل - ماپ_حقيقي_پيو_بيروني_ڪنيڪشن n_export - oc_i2c_av_slave_translator_avalon_an ti_slave_0* سگنل - powerup_cal_done_export - rx_pma_cal_busy_export - rx_pma_ch_export - rx_pma_rcfg_mgmt * سگنل • هڪ نوٽ شامل ڪيو ويو آهي ته سموليشن ٽيسٽ بينچ سان ڊزائينز لاءِ سپورٽ ناهي I2C شامل ڪريو سموليشن ٽيسٽ بينچ سيڪشن ۾ سموليشن پيغام کي فعال ۽ اپڊيٽ ڪيو ويو آهي. • اپڊيٽ ڪيو ويو Upgrading Your Design سيڪشن.
2020.04.13	20.1	19.4.0	• هڪ نوٽ شامل ڪيو ويو ته HDMI 2.1 ڊيزائن example in FRL موڊ HDMI Intel FPGA IP Design Ex ۾ صرف اسپيڊ گريڊ -1 ڊوائيسز کي سپورٽ ڪري ٿوampLe Quick Start Guide for Intel Arria 10 Devices ۽ تفصيلي تفصيل HDMI 2.1 Design Ex لاءِample (سپورٽ FRL = 1) سيڪشن. • HDCP مٿان HDMI ڊيزائن ExampHDMI Intel FPGA IP يوزر گائيڊ مان Intel Arria 10 ڊوائيسز سيڪشن لاءِ. • ايڊٽ ڪيو سموليٽنگ دي ڊيزائن سيڪشن کي شامل ڪرڻ لاءِ آڊيو ايسampلي جنريٽر، سائڊ بينڊ ڊيٽا جنريٽر، ۽ معاون ڊيٽا جنريٽر ۽ ڪامياب تخليقي پيغام کي اپڊيٽ ڪيو. • نوٽ ڪڍي ڇڏيو ته بيان ڪيل سموليشن صرف لاء موجود آهي سپورٽ FRL معذور ڊيزائن نوٽ. Simulation هاڻي لاء موجود آهي سپورٽ FRL فعال ڊيزائن پڻ. • HDMI 2.1 ڊيزائن Ex لاءِ تفصيلي تفصيل ۾ خصوصيت جي وضاحت کي اپڊيٽ ڪيوample (سپورٽ FRL فعال) سيڪشن.
جاري رهيو…

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
			• HDMI 2.1 RX-TX ڊيزائن ۾ بلاڪ ڊاگرام کي ايڊٽ ڪيو ويو بلاڪ ڊاگرام، ڊيزائن جا اجزاء، ۽ ٺاھيو RX-Only or TX-Only Designs سيڪشن HDMI 2.1 ڊيزائن ex.ampلي. شامل ڪيا ويا نوان اجزاء ۽ ختم ٿيل اجزاء جيڪي هاڻي لاڳو نه آهن. • Creating RX-Only or TX-Only Designs سيڪشن ۾ main.c اسڪرپٽ جي هدايتن ۾ ترميم ڪئي وئي. نون فولڊرن کي شامل ڪرڻ لاءِ ڊاريڪٽري اسٽرڪچر سيڪشن کي اپڊيٽ ڪيو ۽ files ٻنهي HDMI 2.0 ۽ HDMI لاءِ 2.1 ڊيزائن examples. • HDMI 2.1 ڊيزائن لاءِ هارڊويئر ۽ سافٽويئر گهربل سيڪشن کي اپڊيٽ ڪيو exampلي. • ڊينامڪ رينج ۽ ماسٽرنگ (HDR) InfoFrame Insertion and Filtering Section ۾ HDMI 2.1 ڊيزائن ex.ampلي. • نئون سيڪشن شامل ڪيو ويو، مختلف FRL قيمتن ۾ ڊيزائن کي هلائڻ، HDMI 2.1 ڊيزائن لاءِamples. HDMI 2.1 ڊيزائن لاءِ ڪلاڪنگ اسڪيم سيڪشن ۾ بلاڪ ڊاگرام ۽ سگنل جي وضاحتن کي اپڊيٽ ڪيوampلي. • هارڊويئر سيٽ اپ سيڪشن ۾ استعمال ڪندڙ DIP سوئچ بابت تفصيل شامل ڪئي وئي HDMI 2.1 ڊيزائن ex.ampلي. • HDMI 2.1 ڊيزائن لاءِ ڊيزائن جي حد بنديون سيڪشن کي اپڊيٽ ڪيو ويوampلي. • اپڊيٽ ڪيو ويو Upgrading Your Design سيڪشن. • ٻنهي HDMI 2.0 ۽ HDMI 2.1 ڊيزائن لاءِ سموليشن ٽيسٽ بينچ سيڪشن کي اپڊيٽ ڪيوamples.
2020.01.16	19.4	19.3.0	• اپڊيٽ ڪيو HDMI Intel FPGA IP ڊيزائن ExampLe Quick Start Guide for Intel Arria 10 Devices سيڪشن نئين شامل ڪيل HDMI 2.1 ڊيزائن بابت معلومات سان گڏample FRL موڊ سان. • نئون باب شامل ڪيو ويو، تفصيلي تفصيل HDMI 2.1 ڊيزائن Example (سپورٽ FRL فعال) جنهن ۾ نئين شامل ڪيل ڊيزائن بابت تمام لاڳاپيل معلومات شامل آهيampلي. • جو نالو تبديل ڪيو ويو HDMI Intel FPGA IP ڊيزائن ExampHDMI 2.0 ڊيزائن Exampبهتر وضاحت لاءِ.
2019.10.31	18.1	18.1	• شامل ڪيل پيدا ٿيل files tx_control_src فولڊر ۾: ti_i2c.c ۽ ti_i2c.h. • هارڊويئر ۽ سافٽ ويئر جي ضرورتن ۾ FMC ڌيءَ ڪارڊ جي نظرثاني 11 لاءِ شامل ڪيو ويو ۽ ڊيزائن سيڪشن کي گڏ ڪرڻ ۽ جانچڻ. • ڊيزائن جي حد بندي سيڪشن کي هٽايو ويو. وڌ ۾ وڌ اسڪيو رڪاوٽن تي وقت جي خلاف ورزي جي حوالي سان حد ورزن ۾ حل ڪيو ويو 18.1 جو HDMI Intel FPGA IP. • هڪ نئون RTL پيٽرول شامل ڪيو ويو، BITEC_DAUGHTER_CARD_REV، توهان کي Bitec HDMI ڌيءَ ڪارڊ جي نظرثاني کي چونڊڻ لاءِ.
جاري رهيو…

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
			fmcb_dp_m2c_p ۽ fmcb_dp_c2m_p سگنلن لاءِ تفصيل کي اپڊيٽ ڪيو ويو ته جيئن FMC ڌيئر ڪارڊ جي ترميمن 11، 6، ۽ 4 بابت معلومات شامل ڪئي وڃي. • Bitec ڌيءَ ڪارڊ جي نظرثاني 11 لاءِ هيٺيان نوان سگنل شامل ڪيا ويا: - hdmi_tx_ti_i2c_sda - hdmi_tx_ti_i2c_scl - oc_i2c_master_ti_avalon_anti_slave_a ڊريس - oc_i2c_master_ti_avalon_anti_slave_w رسم - oc_i2c_master_ti_avalon_anti_slave_r adata - oc_i2c_master_ti_avalon_anti_slave_w ritedata - oc_i2c_master_ti_avalon_anti_slave_w aitrequest • توهان جي ڊيزائن کي اپڊيٽ ڪرڻ بابت هڪ سيڪشن شامل ڪيو ويو.
2017.11.06	17.1	17.1	• انٽيل ريبرانڊنگ جي مطابق HDMI IP ڪور جو نالو HDMI Intel FPGA IP رکيو ويو. • پليٽ فارم ڊيزائنر کي Qsys اصطلاح تبديل ڪيو. • متحرڪ رينج ۽ ماسٽرنگ انفارميشن فريم (HDR) داخل ڪرڻ ۽ فلٽرنگ خصوصيت بابت معلومات شامل ڪئي وئي. • ڊاريڪٽري جي جوڙجڪ کي اپڊيٽ ڪيو: - شامل ٿيل اسڪرپٽ ۽ سافٽ ويئر فولڊر ۽ files. - اپڊيٽ عام ۽ HDR files. - هٽايو ويو Atx files. - تفاوت files Intel Quartus Prime Standard Edition ۽ Intel Quartus Prime Pro Edition لاءِ. • 10AX115S2F4I1SG طور استعمال ٿيل ڊيوائس شامل ڪرڻ لاءِ Generating the Design سيڪشن کي اپڊيٽ ڪيو. • 50-100 MHz TMDS ڪلاڪ فريڪوئنسي لاءِ ٽرانسيور ڊيٽا جي شرح کي 2550-5000 Mbps تي تبديل ڪيو. • RX-TX لنڪ جي معلومات کي اپڊيٽ ڪيو جيڪو توهان ڇڏڻ ڪري سگهو ٿا user_pb[2] بٽڻ کي خارجي فلٽرنگ کي بند ڪرڻ لاءِ. • اپڊيٽ ڪيو ويو Nios II سافٽ ويئر فلو ڊراگرام جنهن ۾ I2C ماسٽر ۽ HDMI ماخذ لاءِ ڪنٽرول شامل آهن. • جي باري ۾ معلومات شامل ڪئي وئي ڊيزائن Example GUI پيٽرولر. • شامل ڪيل HDMI RX ۽ TX ٽاپ ڊيزائن پيٽرولر. • شامل ڪيا ويا HDMI RX ۽ TX مٿين سطح جا سگنل: - mgmt_clk - بحال ڪرڻ - i2c_clk - hdmi_clk_in - انهن HDMI RX ۽ TX مٿين سطح جي سگنلن کي هٽايو: • نسخو • i2c_clk
جاري رهيو…

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
			• هڪ نوٽ شامل ڪيو ويو آهي ته ٽرانسيور اينالاگ سيٽنگ Intel Arria 10 FPGA ڊولپمينٽ کٽ ۽ Bitec HDMI 2.0 ڌيءَ ڪارڊ لاءِ آزمائشي آهي. توھان پنھنجي بورڊ لاءِ اينالاگ سيٽنگ تبديل ڪري سگھو ٿا. • Intel Arria 10 PLL ريفرنس ڪلاڪ لاءِ PLL cascading يا غير وقف ڪيل گھڙيءَ جي رستن جي خرابي کان بچڻ لاءِ ڪم ڪار جي لاءِ لنڪ شامل ڪئي وئي. • هڪ نوٽ شامل ڪيو ويو ته توهان ٽرانسيور RX پن استعمال نٿا ڪري سگهو HDMI RX لاءِ CDR refclk طور يا HDMI TX لاءِ TX PLL refclk طور. TX PMA ۽ PCS بانڊنگ استعمال ڪرڻ واري ڊيزائن لاءِ set_max_skew رڪاوٽ کي ڪيئن شامل ڪرڻ بابت نوٽ شامل ڪيو ويو.
2017.05.08	17.0	17.0	• Rebranded طور Intel. • تبديل ٿيل حصو نمبر. • ڊاريڪٽري جي جوڙجڪ کي اپڊيٽ ڪيو: - شامل ڪيو ويو hdr files. - qsys_vip_passthrough.qsys کي nios.qsys ۾ تبديل ڪيو ويو. - شامل ڪيو ويو fileانٽيل ڪوارٽس پرائم پرو ايڊيشن لاءِ نامزد ڪيو ويو آهي. • معلومات کي اپڊيٽ ڪيو ويو آهي ته RX-TX لنڪ بلاڪ پڻ HDMI RX معاون ڊيٽا کان اعلي متحرڪ رينج (HDR) انفارميشن تي خارجي فلٽرنگ انجام ڏئي ٿو ۽ هڪ اڳوڻي داخل ڪري ٿو.ample HDR Infoframe HDMI TX جي معاون ڊيٽا کي Avalon ST Multiplexer ذريعي. • Transceiver Native PHY جي وضاحت لاءِ هڪ نوٽ شامل ڪيو ويو آهي ته HDMI TX انٽر چينل اسڪيو جي گهرج کي پورو ڪرڻ لاءِ، توهان کي آرريا 10 ٽرانسيور نيٽو پي ايڇ آءِ پيراميٽر ايڊيٽر ۾ TX چينل بانڊنگ موڊ آپشن کي سيٽ ڪرڻ جي ضرورت آهي. PMA ۽ PCS تعلقات. • او ايس ۽ ماپ سگنلز لاءِ اپڊيٽ ڪيل تفصيل. • اوور ۾ ترميم ڪئي وئيampTX FPLL سڌي گھڙي اسڪيم کي سپورٽ ڪرڻ لاءِ هر TMDS گھڙي فريکوئنسي رينج تي مختلف ٽرانسيور ڊيٽا جي شرح لاءِ لنگ فيڪٽر. • TX IOPLL کي TX FPLL cascade clocking اسڪيم کي TX FPLL سڌي اسڪيم ۾ تبديل ڪيو ويو. • شامل ڪيل TX PMA ريڪنفيگريشن سگنل. • ايڊٽ ڪيو ويو USER_LED[7] اوورampلنگهه جي حالت. 1 اوور ڏيکاري ٿوampled (ڊيٽا جي شرح <1,000 Mbps Arria 10 ڊوائيس ۾). • اپڊيٽ ٿيل HDMI ڊيزائن Exampلي سپورٽ سموليٽر ٽيبل. VHDL NCSim لاءِ سپورٽ ناهي. • Arria 10 HDMI IP ڪور ڊيزائن Ex جي آرڪائيو ٿيل ورزن ۾ لنڪ شامل ڪئي وئيampلي يوزر گائيڊ.
2016.10.31	16.1	16.1	شروعاتي ڇڏڻ.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

آن لائين ورجن
موٽ موڪليو
ID: 683156
نسخو: 2022.12.27

دستاويز / وسيلا

Intel HDMI Arria 10 FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت HDMI Arria 10 FPGA IP ڊيزائن Example، HDMI Arria، 10 FPGA IP ڊيزائن Exampلي، ڊيزائن Example

حوالو

• استعمال ڪندڙ دستي