HDMI Arria 10 FPGA IP ડિઝાઇન Example
વપરાશકર્તા માર્ગદર્શિકાHDMI Intel® Arria 10 FPGA IP
ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા
Intel®Quartus® માટે અપડેટ કરેલ
પ્રાઇમ ડિઝાઇન સ્યુટ: 22.4
IP સંસ્કરણ: 19.7.1

HDMI Intel® FPGA IP ડિઝાઇન ExampIntel® Arria® 10 ઉપકરણો માટે ઝડપી પ્રારંભ માર્ગદર્શિકા

HDMI Intel® 10 ઉપકરણોમાં સિમ્યુલેટીંગ ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન છે જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે.
FPGA IP ડિઝાઇન ભૂતપૂર્વampIntel Arria® માટે le
HDMI Intel FPGA IP નીચેની ડિઝાઇન એક્સ ઓફર કરે છેampલેસ:

• HDMI 2.1 RX-TX ફિક્સ્ડ રેટ લિંક (FRL) મોડ સક્ષમ સાથે રિટ્રાન્સમિટ ડિઝાઇન
• HDMI 2.0 RX-TX રિટ્રાન્સમિટ ડિઝાઇન સાથે FRL મોડ અક્ષમ છે
• HDMI 2.0 ડિઝાઇન પર HDCP

નોંધ: HDCP સુવિધા Intel® Quartus Prime Pro Edition સોફ્ટવેરમાં સમાવેલ નથી.
HDCP સુવિધાને ઍક્સેસ કરવા માટે, Intel નો સંપર્ક કરો https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
જ્યારે તમે ડિઝાઇન એક્સ જનરેટ કરો છોample, પરિમાણ સંપાદક આપમેળે બનાવે છે fileહાર્ડવેરમાં ડિઝાઇનનું અનુકરણ, કમ્પાઇલ અને પરીક્ષણ કરવા માટે જરૂરી છે.
આકૃતિ 1. વિકાસનાં પગલાંસંબંધિત માહિતી
HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા
1.1. ડિઝાઇન જનરેટ કરી રહ્યા છીએ
ડિઝાઇન એક્સ જનરેટ કરવા માટે Intel Quartus Prime સોફ્ટવેરમાં HDMI Intel FPGA IP પેરામીટર એડિટરનો ઉપયોગ કરોampલેસ ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડ્સનો અન્યની મિલકત તરીકે દાવો કરી શકાય છે.
નિઓસથી શરૂ કરી રહ્યા છીએ® Intel Quartus Prime Pro Edition સોફ્ટવેર વર્ઝન 19.2 અને Intel Quartus Prime Standard Edition સોફ્ટવેર વર્ઝન 19.1 માં II EDS, Intel એ Nios II EDS ના વિન્ડોઝ* વર્ઝનમાં સાયગવિન કમ્પોનન્ટ કાઢી નાખ્યું છે, તેને Linux (WSL) માટે Windows* સબસિસ્ટમ સાથે બદલ્યું છે. જો તમે Windows* વપરાશકર્તા છો, તો તમારે તમારી ડિઝાઇન એક્સ જનરેટ કરતા પહેલા WSL ઇન્સ્ટોલ કરવાની જરૂર છેample
આકૃતિ 2. ડિઝાઇન ફ્લો જનરેટ કરી રહ્યા છીએ

1. Intel Arria 10 ઉપકરણ કુટુંબને લક્ષ્ય બનાવતો પ્રોજેક્ટ બનાવો અને ઇચ્છિત ઉપકરણ પસંદ કરો.
2. IP કેટલોગમાં, ઈન્ટરફેસ પ્રોટોકોલ્સ ➤ ઑડિઓ અને વિડિયો ➤ HDMI Intel FPGA IP શોધો અને ડબલ-ક્લિક કરો. નવી IP વેરિયન્ટ અથવા નવી IP ભિન્નતા વિન્ડો દેખાય છે.
3. તમારી કસ્ટમ IP વિવિધતા માટે ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો. પેરામીટર એડિટર IP વિવિધતા સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .ip અથવા .qsys.
4. OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
5. IP ટેબ પર, TX અને RX બંને માટે ઇચ્છિત પરિમાણોને ગોઠવો.
6. HDMI 2.1 ડિઝાઇન એક્સ જનરેટ કરવા માટે સપોર્ટ FRL પેરામીટર ચાલુ કરોample FRL મોડમાં. HDMI 2.0 ડિઝાઇન એક્સ જનરેટ કરવા માટે તેને બંધ કરોample FRL વગર.
7. ડિઝાઇન પર Example ટેબ પર, Arria 10 HDMI RX-TX રીટ્રાન્સમિટ પસંદ કરો.
8. ટેસ્ટબેન્ચ જનરેટ કરવા માટે સિમ્યુલેશન પસંદ કરો અને હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે સિન્થેસિસ પસંદ કરોample. ડિઝાઇન એક્સ જનરેટ કરવા માટે તમારે આમાંથી ઓછામાં ઓછો એક વિકલ્પ પસંદ કરવો પડશેample files જો તમે બંને પસંદ કરો છો, તો જનરેશનનો સમય લાંબો છે.
9. જનરેટ માટે File ફોર્મેટ કરો, વેરિલોગ અથવા VHDL પસંદ કરો.
10. ટાર્ગેટ ડેવલપમેન્ટ કિટ માટે, Intel Arria 10 GX FPGA ડેવલપમેન્ટ કિટ પસંદ કરો. જો તમે ડેવલપમેન્ટ કીટ પસંદ કરો છો, તો લક્ષ્ય ઉપકરણ (પગલા 4 માં પસંદ કરેલ) લક્ષ્ય બોર્ડ પરના ઉપકરણ સાથે મેચ કરવા બદલાય છે. Intel Arria 10 GX FPGA ડેવલપમેન્ટ કિટ માટે, ડિફોલ્ટ ઉપકરણ 10AX115S2F4I1SG છે.
11. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન.

સંબંધિત માહિતી
Windows* OS પર Linux* (WSL) માટે Windows* સબસિસ્ટમ કેવી રીતે ઇન્સ્ટોલ કરવું?
1.2. ડિઝાઇનનું અનુકરણ કરવું
HDMI ટેસ્ટબેન્ચ TX ઇન્સ્ટન્સથી RX ઇન્સ્ટન્સમાં સીરીયલ લૂપબેક ડિઝાઇનનું અનુકરણ કરે છે. આંતરિક વિડિયો પેટર્ન જનરેટર, ઓડિયો એસample જનરેટર, સાઇડબેન્ડ ડેટા જનરેટર અને સહાયક ડેટા જનરેટર મોડ્યુલો HDMI TX ઇન્સ્ટન્સ ચલાવે છે અને TX ઇન્સ્ટન્સમાંથી સીરીયલ આઉટપુટ ટેસ્ટબેન્ચમાં RX ઇન્સ્ટન્સ સાથે જોડાય છે.
આકૃતિ 3. ડિઝાઇન સિમ્યુલેશન ફ્લો

1. ઇચ્છિત સિમ્યુલેશન ફોલ્ડર પર જાઓ.
2. તમારી પસંદગીના સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. સ્ક્રિપ્ટ સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું સંકલન કરે છે અને ચલાવે છે.
3. પરિણામોનું વિશ્લેષણ કરો.

કોષ્ટક 1. સિમ્યુલેશન ચલાવવાનાં પગલાં

સિમ્યુલેટર	વર્કિંગ ડિરેક્ટરી	સૂચનાઓ
રિવેરા-પ્રો*	/simulation/aldec	આદેશ વાક્યમાં, ટાઇપ કરો
		vsim -c -do aldec.do
મોડલસિમ*	/સિમ્યુલેશન/માર્ગદર્શક	આદેશ વાક્યમાં, ટાઇપ કરો
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	આદેશ વાક્યમાં, ટાઇપ કરો
		સ્ત્રોત vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	આદેશ વાક્યમાં, ટાઇપ કરો
		સ્ત્રોત vcsmx_sim.sh
એક્સેલિયમ* સમાંતર	/simulation/xcelium	આદેશ વાક્યમાં, ટાઇપ કરો
		સ્ત્રોત xcelium_sim.sh

સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# સિમ્યુલેશન પાસ
1.3. ડિઝાઇનનું સંકલન અને પરીક્ષણ

હાર્ડવેર એક્સ પર પ્રદર્શન પરીક્ષણ કમ્પાઇલ અને ચલાવવા માટેampડિઝાઇન માટે, આ પગલાં અનુસરો:

1. ખાતરી કરો કે હાર્ડવેર exampલે ડિઝાઇન જનરેશન પૂર્ણ થયું.
2. Intel Quartus Prime સોફ્ટવેર લોંચ કરો અને .qpf ખોલો file.
   • HDMI 2.1 ડિઝાઇન ભૂતપૂર્વampઆધાર FRL સક્ષમ સાથે: પ્રોજેક્ટ ડિરેક્ટરી/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 ડિઝાઇન ભૂતપૂર્વampઆધાર FRL અક્ષમ સાથે le: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. પ્રોસેસિંગ પર ક્લિક કરો ➤ સંકલન શરૂ કરો.
4. સફળ સંકલન પછી, a .sof file ક્વાર્ટસ/આઉટપુટમાં જનરેટ થશે_files ડિરેક્ટરી.
5. ઓન-બોર્ડ FMC પોર્ટ B (J2) થી કનેક્ટ કરો:
   • HDMI 2.1 ડિઝાઇન ભૂતપૂર્વampઆધાર FRL સક્ષમ સાથે: Bitec HDMI 2.1 FMC ડોટર કાર્ડ રેવ 9
   નોંધ: તમે તમારા Bitec HDMI પુત્રી કાર્ડનું પુનરાવર્તન પસંદ કરી શકો છો. ડિઝાઇન હેઠળ Example ટેબ, HDMI ડોટર કાર્ડ રિવિઝનને રિવિઝન 9, રિવિઝન અથવા નો દીકરી કાર્ડ પર સેટ કરો. ડિફૉલ્ટ મૂલ્ય પુનરાવર્તન 9 છે.
   • HDMI 2.0 ડિઝાઇન ભૂતપૂર્વampઆધાર FRL અક્ષમ સાથે le: Bitec HDMI 2.0 FMC ડોટર કાર્ડ રેવ 11
6. Bitec FMC પુત્રી કાર્ડના TX (P1) ને બાહ્ય વિડિઓ સ્ત્રોત સાથે કનેક્ટ કરો.
7. Bitec FMC પુત્રી કાર્ડના RX (P2) ને બાહ્ય વિડિયો સિંક અથવા વિડિયો વિશ્લેષક સાથે કનેક્ટ કરો.
8. ડેવલપમેન્ટ બોર્ડ પરની તમામ સ્વીચો ડિફોલ્ટ સ્થિતિમાં છે તેની ખાતરી કરો.
9. જનરેટ કરેલ .sof નો ઉપયોગ કરીને ડેવલપમેન્ટ બોર્ડ પર પસંદ કરેલ Intel Arria 10 ઉપકરણને ગોઠવો file (ટૂલ્સ ➤ પ્રોગ્રામર).
10. વિશ્લેષકે સ્ત્રોતમાંથી બનાવેલ વિડિયો પ્રદર્શિત કરવો જોઈએ.

સંબંધિત માહિતી
Intel Arria 10 FPGA વિકાસ કીટ વપરાશકર્તા માર્ગદર્શિકા
1.4. HDMI ઇન્ટેલ FPGA IP ડિઝાઇન Exampલે પરિમાણો
કોષ્ટક 2.
HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ExampIntel Arria 10 ઉપકરણો માટે le પરિમાણો આ વિકલ્પો ફક્ત Intel Arria 10 ઉપકરણો માટે જ ઉપલબ્ધ છે.

પરિમાણ	મૂલ્ય	વર્ણન
ઉપલબ્ધ ડિઝાઇન એક્સample
ડિઝાઇન પસંદ કરો	Arria 10 HDMI RX-TX રીટ્રાન્સમિટ	ડિઝાઇન ભૂતપૂર્વ પસંદ કરોampLE પેદા કરવા માટે.

ડિઝાઇન Example Files
અનુકરણ	ચાલું બંધ	જરૂરી જનરેટ કરવા માટે આ વિકલ્પ ચાલુ કરો fileસિમ્યુલેશન ટેસ્ટબેન્ચ માટે s.
સંશ્લેષણ	ચાલું બંધ	જરૂરી જનરેટ કરવા માટે આ વિકલ્પ ચાલુ કરો fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સંકલન અને હાર્ડવેર પ્રદર્શન માટે.

જનરેટેડ એચડીએલ ફોર્મેટ
જનરેટ કરો File ફોર્મેટ	વેરીલોગ, વીએચડીએલ	જનરેટ કરેલ ડિઝાઇન એક્સ માટે તમારું મનપસંદ HDL ફોર્મેટ પસંદ કરોample fileસેટ નોંધ: આ વિકલ્પ ફક્ત જનરેટ કરેલ ટોચના સ્તરના IP માટે ફોર્મેટ નક્કી કરે છે files બીજા બધા files (દા.તample testbenches અને ટોચનું સ્તર files હાર્ડવેર નિદર્શન માટે) વેરિલોગ HDL ફોર્મેટમાં છે

લક્ષ્ય વિકાસ કીટ
બોર્ડ પસંદ કરો	કોઈ ડેવલપમેન્ટ કીટ નથી,	લક્ષિત ડિઝાઇન ભૂતપૂર્વ માટે બોર્ડ પસંદ કરોample
	Arria 10 GX FPGA ડેવલપમેન્ટ કિટ, કસ્ટમ ડેવલપમેન્ટ કીટ	• કોઈ ડેવલપમેન્ટ કિટ નથી: આ વિકલ્પ ડિઝાઇન એક્સ માટેના તમામ હાર્ડવેર પાસાઓને બાકાત રાખે છેample IP કોર તમામ પિન અસાઇનમેન્ટને વર્ચ્યુઅલ પિન પર સેટ કરે છે. • Arria 10 GX FPGA ડેવલપમેન્ટ કિટ: આ વિકલ્પ આ ડેવલપમેન્ટ કિટ પરના ઉપકરણ સાથે મેળ કરવા માટે આપમેળે પ્રોજેક્ટના લક્ષ્ય ઉપકરણને પસંદ કરે છે. તમે નો ઉપયોગ કરીને લક્ષ્ય ઉપકરણ બદલી શકો છો લક્ષ્ય ઉપકરણ બદલો પરિમાણ જો તમારા બોર્ડના પુનરાવર્તનમાં અલગ ઉપકરણ પ્રકાર છે. IP કોર વિકાસ કીટ અનુસાર તમામ પિન સોંપણીઓ સેટ કરે છે.
		•કસ્ટમ ડેવલપમેન્ટ કિટ: આ વિકલ્પ ડિઝાઇનની પરવાનગી આપે છેampઇન્ટેલ FPGA સાથે થર્ડ પાર્ટી ડેવલપમેન્ટ કીટ પર પરીક્ષણ કરવામાં આવશે. તમારે તમારા પોતાના પર પિન સોંપણીઓ સેટ કરવાની જરૂર પડી શકે છે.

લક્ષ્ય ઉપકરણ
લક્ષ્ય ઉપકરણ બદલો	ચાલું બંધ	આ વિકલ્પ ચાલુ કરો અને ડેવલપમેન્ટ કીટ માટે પસંદગીનું ઉપકરણ પ્રકાર પસંદ કરો.

HDMI 2.1 ડિઝાઇન Example (સપોર્ટ FRL = 1)

HDMI 2.1 ડિઝાઇન ભૂતપૂર્વample FRL મોડમાં ચાર RX ચેનલો અને ચાર TX ચેનલો સમાવિષ્ટ એક HDMI ઉદાહરણ સમાંતર લૂપબેક દર્શાવે છે.
કોષ્ટક 3. HDMI 2.1 ડિઝાઇન ExampLe Intel Arria 10 ઉપકરણો માટે

ડિઝાઇન Example	ડેટા દર	ચેનલ મોડ	લૂપબેક પ્રકાર
Arria 10 HDMI RX-TX રીટ્રાન્સમિટ	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	સિમ્પ્લેક્સ	FIFO બફર સાથે સમાંતર

લક્ષણો

• આ ડિઝાઇન HDMI 2.1 સિંક અને સ્ત્રોત વચ્ચે ડાયરેક્ટ HDMI વિડિયો સ્ટ્રીમ પાસથ્રુ કરવા માટે FIFO બફર્સને ત્વરિત કરે છે.
• ડિઝાઇન રન ટાઇમ દરમિયાન FRL મોડ અને TMDS મોડ વચ્ચે સ્વિચ કરવા સક્ષમ છે.
• પ્રારંભિક ડિબગીંગ માટે ડિઝાઇન એલઇડી સ્થિતિનો ઉપયોગ કરે છેtage.
• ડિઝાઇન HDMI RX અને TX ઉદાહરણો સાથે આવે છે.
• ડિઝાઇન RX-TX લિંક મોડ્યુલમાં ડાયનેમિક રેન્જ અને માસ્ટરિંગ (HDR) ઇન્ફોફ્રેમના નિવેશ અને ફિલ્ટરિંગને દર્શાવે છે.
• ડિઝાઇન TX સાથે જોડાયેલ સિંક અને RX સાથે જોડાયેલા સ્ત્રોત વચ્ચે FRL દરની વાટાઘાટ કરે છે. ડિફોલ્ટ રૂપરેખાંકનમાં ડિઝાઇન બાહ્ય સિંકમાંથી ઓન-બોર્ડ RX સુધી EDIDમાંથી પસાર થાય છે. Nios II પ્રોસેસર TX સાથે જોડાયેલ સિંકની ક્ષમતા પર લિંક બેઝની વાટાઘાટ કરે છે. તમે TX અને RX FRL ક્ષમતાઓને મેન્યુઅલી નિયંત્રિત કરવા માટે user_dipsw ઓન-બોર્ડ સ્વિચને પણ ટૉગલ કરી શકો છો.
• ડિઝાઇનમાં ઘણી ડીબગીંગ સુવિધાઓ શામેલ છે.
  RX ઉદાહરણ બાહ્ય વિડિયો જનરેટર પાસેથી વિડિયો સ્ત્રોત મેળવે છે, અને ડેટા TX દાખલા પર ટ્રાન્સમિટ થાય તે પહેલાં લૂપબેક FIFO મારફતે જાય છે. કાર્યક્ષમતા ચકાસવા માટે તમારે બાહ્ય વિડિયો વિશ્લેષક, મોનિટર અથવા HDMI કનેક્શન સાથેના ટેલિવિઝનને TX કોર સાથે કનેક્ટ કરવાની જરૂર છે.

2.1. HDMI 2.1 RX-TX રિટ્રાન્સમિટ ડિઝાઇન બ્લોક ડાયાગ્રામ
HDMI RX-TX રિટ્રાન્સમિટ ડિઝાઇન ભૂતપૂર્વample સપોર્ટ FRL સક્ષમ સાથે HDMI 2.1 માટે સિમ્પ્લેક્સ ચેનલ મોડ પર સમાંતર લૂપબેક દર્શાવે છે.
આકૃતિ 4. HDMI 2.1 RX-TX રીટ્રાન્સમિટ બ્લોક ડાયાગ્રામ2.2. ફક્ત આરએક્સ-ઓન્લી અથવા ટીએક્સ-ઓન્લી ડિઝાઇન બનાવવીns
અદ્યતન વપરાશકર્તાઓ માટે, તમે TX- અથવા RX-માત્ર ડિઝાઇન બનાવવા માટે HDMI 2.1 ડિઝાઇનનો ઉપયોગ કરી શકો છો.
આકૃતિ 5. ફક્ત RX- અથવા TX- માત્ર ડિઝાઇન માટે જરૂરી ઘટકોRX- અથવા TX-માત્ર ઘટકોનો ઉપયોગ કરવા માટે, ડિઝાઇનમાંથી અપ્રસ્તુત બ્લોક્સને દૂર કરો.
કોષ્ટક 4. ફક્ત RX- અને TX- માત્ર ડિઝાઇન આવશ્યકતાઓ

વપરાશકર્તા જરૂરિયાતો	સાચવો	દૂર કરો	ઉમેરો
માત્ર HDMI RX	આરએક્સ ટોપ	• TX ટોપ • RX-TX લિંક • CPU સબસિસ્ટમ • ટ્રાન્સસીવર આર્બિટર	–
માત્ર HDMI TX	•TX ટોપ • CPU સબ-સિસ્ટમ	•RX ટોપ • RX-TX લિંક • ટ્રાન્સસીવર આર્બિટર	વિડીયો પેટર્ન જનરેટર (કસ્ટમ મોડ્યુલ અથવા વિડીયો અને ઈમેજ પ્રોસેસીંગ (VIP) સ્યુટમાંથી જનરેટ કરેલ)

RTL ફેરફારો ઉપરાંત, તમારે main.c સ્ક્રિપ્ટમાં ફેરફાર કરવાની પણ જરૂર છે.
• HDMI TX-માત્ર ડિઝાઇન માટે, નીચેની લાઇનોને દૂર કરીને HDMI RX લૉક સ્ટેટસ માટે પ્રતીક્ષાને ડબલ કરો અને તેની સાથે બદલો
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
જ્યારે (rx_hdmi_lock == 0) {
જો (ચેક_hpd_isr()) { બ્રેક; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// rx લૉક થયા પછી Tx ફરીથી ગોઠવો
જો (rx_hdmi_lock == 1) {
જો (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} બીજું {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• HDMI RX-માત્ર ડિઝાઇન માટે, main.c સ્ક્રિપ્ટમાં માત્ર નીચેની લીટીઓ રાખો:
REDRIVER_INIT();
hdmi_rx_init();
2.3. હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ઇન્ટેલ ડિઝાઇન એક્સને ચકાસવા માટે નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરે છેample
હાર્ડવેર

• Intel Arria 10 GX FPGA ડેવલપમેન્ટ કિટ
• HDMI 2.1 સ્ત્રોત (ક્વોન્ટમ ડેટા 980 48G જનરેટર)
• HDMI 2.1 સિંક (ક્વોન્ટમ ડેટા 980 48G વિશ્લેષક)
• Bitec HDMI FMC 2.1 પુત્રી કાર્ડ (રિવિઝન 9)
• HDMI 2.1 કેટેગરી 3 કેબલ્સ (બેલ્કિન 48Gbps HDMI 2.1 કેબલ સાથે પરીક્ષણ)

સોફ્ટવેર

• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝન 20.1

2.4. ડિરેક્ટરી માળખું
ડિરેક્ટરીઓ જનરેટ કરે છે files HDMI Intel FPGA IP ડિઝાઇન example
આકૃતિ 6. ડિઝાઇન માટે ડિરેક્ટરીનું માળખું Exampleકોષ્ટક 5. જનરેટ કરેલ RTL Files

ફોલ્ડર્સ	Files/સબફોલ્ડર્સ
સામાન્ય	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
ફરીથી ગોઠવો	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

કોષ્ટક 6. જનરેટેડ સિમ્યુલેશન Files
નો સંદર્ભ લો સિમ્યુલેશન ટેસ્ટબેન્ચ વધુ માહિતી માટે વિભાગ

ફોલ્ડર્સ	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
કેડન્સ	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
સામાન્ય	/મોડેલસિમ_files.tcl
	/રિવેરા_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

કોષ્ટક 7. જનરેટ કરેલ સોફ્ટવેર Files

ફોલ્ડર્સ	Files
tx_control_src નોંધ: tx_control ફોલ્ડરમાં આના ડુપ્લિકેટ્સ પણ છે files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	મુખ્ય.સી
	pio_read_write.c
	pio_read_write.h

2.5. ડિઝાઇન ઘટકો
HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample માં સામાન્ય ટોચના સ્તરના ઘટકો અને HDMI TX અને RX ટોચના ઘટકોનો સમાવેશ થાય છે.
2.5.1. HDMI TX ઘટકો
HDMI TX ટોચના ઘટકોમાં TX કોર ટોપ-લેવલ ઘટકો, અને IOPLL, ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર, ટ્રાન્સસીવર નેટિવ PHY, TX PLL, TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન અને આઉટપુટ બફર બ્લોક્સનો સમાવેશ થાય છે.
આકૃતિ 7. HDMI TX ટોચના ઘટકોકોષ્ટક 8. HDMI TX ટોચના ઘટકો

મોડ્યુલ	વર્ણન
HDMI TX કોર	IP ટોચના સ્તર પરથી વિડિયો ડેટા મેળવે છે અને સહાયક ડેટા એન્કોડિંગ, ઑડિઓ ડેટા એન્કોડિંગ, વિડિયો ડેટા એન્કોડિંગ, સ્ક્રેમ્બલિંગ, TMDS એન્કોડિંગ અથવા પેકેટાઇઝેશન કરે છે.
IOPLL	IOPLL (iopll_frl) TX કોર માટે FRL ઘડિયાળ જનરેટ કરે છે. આ સંદર્ભ ઘડિયાળ TX FPLL આઉટપુટ ઘડિયાળ મેળવે છે. FRL ઘડિયાળની આવર્તન = લેન દીઠ ડેટા દર x 4 / (એફઆરએલ અક્ષરો પ્રતિ ઘડિયાળ x 18)
ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર	ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર TX ટ્રાન્સસીવર્સની વિશ્વસનીય શરૂઆતની ખાતરી આપે છે. આ નિયંત્રકનું રીસેટ ઇનપુટ ટોચના સ્તરથી ટ્રિગર થાય છે, અને તે બ્લોકની અંદરના રીસેટ સિક્વન્સિંગ અનુસાર ટ્રાન્સસીવર નેટિવ PHY બ્લોકને અનુરૂપ એનાલોગ અને ડિજિટલ રીસેટ સિગ્નલ જનરેટ કરે છે. આ બ્લોકમાંથી tx_ready આઉટપુટ સિગ્નલ HDMI Intel FPGA IP પર રીસેટ સિગ્નલ તરીકે પણ કાર્ય કરે છે જે દર્શાવે છે કે ટ્રાન્સસીવર ચાલુ છે અને ચાલુ છે અને કોરમાંથી ડેટા પ્રાપ્ત કરવા માટે તૈયાર છે.
ટ્રાન્સસીવર મૂળ PHY	હાર્ડ ટ્રાન્સસીવર બ્લોક કે જે HDMI TX કોરમાંથી સમાંતર ડેટા મેળવે છે અને ડેટાને ટ્રાન્સમિટ કરવાથી શ્રેણીબદ્ધ કરે છે. નોંધ: HDMI TX ઇન્ટર-ચેનલ સ્ક્યુ જરૂરિયાતને પહોંચી વળવા માટે, Intel Arria 10 Transceiver Native PHY પેરામીટર એડિટરમાં TX ચેનલ બોન્ડિંગ મોડ વિકલ્પ સેટ કરો PMA અને PCS બંધન. તમારે ટ્રાન્સસીવર રીસેટ કંટ્રોલર (tx_digitalreset) માંથી ડિજીટલ રીસેટ સિગ્નલમાં વધુમાં વધુ skew (set_max_skew) અવરોધ આવશ્યકતા ઉમેરવાની પણ જરૂર છે. ઇન્ટેલ એરિયા 10 ટ્રાન્સસીવર PHY વપરાશકર્તા માર્ગદર્શિકા.
TX PLL	ટ્રાન્સમીટર PLL બ્લોક ટ્રાન્સસીવર નેટિવ PHY બ્લોકને સીરીયલ ફાસ્ટ ઘડિયાળ પ્રદાન કરે છે. આ માટે HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample, fPLL નો ઉપયોગ TX PLL તરીકે થાય છે. TX PLL પાસે બે સંદર્ભ ઘડિયાળો છે. • સંદર્ભ ઘડિયાળ 0 એ TMDS મોડ માટે પ્રોગ્રામેબલ ઓસિલેટર (TMDS ઘડિયાળ આવર્તન સાથે) સાથે જોડાયેલ છે. આ ડિઝાઇનમાં ભૂતપૂર્વample, RX TMDS ઘડિયાળનો ઉપયોગ TMDS મોડ માટે સંદર્ભ ઘડિયાળ 0 સાથે જોડાવા માટે થાય છે. ઇન્ટેલ તમને સંદર્ભ ઘડિયાળ 0 માટે TMDS ઘડિયાળ આવર્તન સાથે પ્રોગ્રામેબલ ઓસિલેટરનો ઉપયોગ કરવાની ભલામણ કરે છે. • સંદર્ભ ઘડિયાળ 1 FRL મોડ માટે નિશ્ચિત 100 MHz ઘડિયાળ સાથે જોડાયેલ છે.
TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન	•TMDS મોડમાં, TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક ચોક્કસ વિડિયોની TMDS ઘડિયાળની આવર્તન અનુસાર વિવિધ આઉટપુટ ઘડિયાળ આવર્તન માટે TX PLL ને પુનઃરૂપરેખાંકિત કરે છે. •FRL મોડમાં, TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક 3x6 SCDC રજિસ્ટરમાં FRL_Rate ફીલ્ડ અનુસાર 8 Gbps, 10 Gbps, 12 Gbps, 0 Gbps અને 31 Gbps માટે સીરીયલ ફાસ્ટ ક્લોક સપ્લાય કરવા માટે TX PLL ને પુનઃરૂપરેખાંકિત કરે છે. • TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક TX PLL સંદર્ભ ઘડિયાળને TMDS મોડ માટે સંદર્ભ ઘડિયાળ 0 અને FRL મોડ માટે સંદર્ભ ઘડિયાળ 1 વચ્ચે સ્વિચ કરે છે.
આઉટપુટ બફર	આ બફર HDMI DDC અને રીડ્રાઈવર ઘટકોના I2C ઈન્ટરફેસ સાથે ક્રિયાપ્રતિક્રિયા કરવા માટે ઈન્ટરફેસ તરીકે કામ કરે છે.

કોષ્ટક 9.ટ્રાન્સસીવર ડેટા રેટ અને ઓવર્સampલિંગ પરિબળ દરેક ઘડિયાળ આવર્તન શ્રેણી

મોડ	ડેટા દર	ઓવરમાંampલેર 1 (2x ઓવરampલે)	ઓવરમાંampલેર 2 (4x ઓવરampલે)	ઓવરમાંample પરિબળ	ઓવરમાંampલીડ ડેટા રેટ (Mbps)
ટીએમડીએસ	250-1000	On	On	8	2000-8000
ટીએમડીએસ	1000-6000	On	બંધ	2	2000-12000
એફઆરએલ	3000	બંધ	બંધ	1	3000
એફઆરએલ	6000	બંધ	બંધ	1	6000

એફઆરએલ	8000	બંધ	બંધ	1	8000
એફઆરએલ	10000	બંધ	બંધ	1	10000
એફઆરએલ	12000	બંધ	બંધ	1	12000

આકૃતિ 8. TX પુનઃરૂપરેખાંકન ક્રમ પ્રવાહ2.5.2. HDMI RX ઘટકો
HDMI RX ટોચના ઘટકોમાં RX કોર ટોપ-લેવલ ઘટકો, વૈકલ્પિક I²C સ્લેવ અને EDID RAM, IOPLL, ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર, RX નેટિવ PHY, અને RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક્સનો સમાવેશ થાય છે.
આકૃતિ 9. HDMI RX ટોચના ઘટકોકોષ્ટક 10. HDMI RX ટોચના ઘટકો

મોડ્યુલ	વર્ણન
HDMI RX કોર	IP ટ્રાન્સસીવર નેટિવ PHY માંથી સીરીયલ ડેટા મેળવે છે અને ડેટા સંરેખણ, ચેનલ ડેસ્ક્યુ, TMDS ડીકોડિંગ, સહાયક ડેટા ડીકોડિંગ, વિડીયો ડેટા ડીકોડિંગ, ઓડિયો ડેટા ડીકોડિંગ અને ડીસ્ક્રેમ્બલિંગ કરે છે.
I2C સ્લેવ	I2C એ સિંક ડિસ્પ્લે ડેટા ચેનલ (DDC) અને સ્ટેટસ એન્ડ ડેટા ચેનલ (SCDC) માટે વપરાતું ઇન્ટરફેસ છે. HDMI સ્ત્રોત ઉન્નત વિસ્તૃત ડિસ્પ્લે આઇડેન્ટિફિકેશન ડેટા (E-EDID) ડેટા માળખું વાંચીને સિંકની ક્ષમતાઓ અને લાક્ષણિકતાઓ નક્કી કરવા માટે DDC નો ઉપયોગ કરે છે. E-EDID માટે 8-bit I2C સ્લેવ એડ્રેસ 0xA0 અને 0xA1 છે. LSB ઍક્સેસ પ્રકાર સૂચવે છે: વાંચવા માટે 1 અને લખવા માટે 0. જ્યારે HPD ઇવેન્ટ થાય છે, ત્યારે I2C સ્લેવ ઑન-ચિપમાંથી વાંચીને E-EDID ડેટાને પ્રતિસાદ આપે છે. I2C સ્લેવ-ઓન્લી કંટ્રોલર HDMI 2.0 અને 2.1 માટે SCDC ને પણ સપોર્ટ કરે છે SCDC માટે 9-bit I2C સ્લેવ એડ્રેસ 0xA8 અને 0xA9 છે. જ્યારે HPD ઇવેન્ટ થાય છે, ત્યારે I2C સ્લેવ HDMI RX કોરના SCDC ઇન્ટરફેસ પર અથવા તેનાથી લખવા અથવા વાંચવાનો વ્યવહાર કરે છે. ફિક્સ્ડ રેટ લિંક (FRL) માટેની લિંક પ્રશિક્ષણ પ્રક્રિયા પણ I2C દ્વારા HPD ઇવેન્ટ દરમિયાન થાય છે અથવા જ્યારે સ્ત્રોત FRL રેટ રજિસ્ટર (SCDC રજિસ્ટર 0x31 bit[3:0]) પર અલગ FRL રેટ લખે છે, ત્યારે લિંક તાલીમ પ્રક્રિયા શરૂ થાય છે. નોંધ: જો HDMI 2 અથવા HDMI 2.0 હેતુ ન હોય તો SCDC માટે આ I2.1C ગુલામ-માત્ર નિયંત્રકની જરૂર નથી

EDID રેમ

ડિઝાઇન RAM 1-પોર્ટ IP નો ઉપયોગ કરીને EDID માહિતી સંગ્રહિત કરે છે. પ્રમાણભૂત ટુ-વાયર (ઘડિયાળ અને ડેટા) સીરીયલ બસ પ્રોટોકોલ (I2C સ્લેવ-ઓન્લી કંટ્રોલર) CEA-861-D સુસંગત E-EDID ડેટા સ્ટ્રક્ચરને સ્થાનાંતરિત કરે છે. આ EDID RAM E-EDID માહિતી સંગ્રહિત કરે છે. • જ્યારે TMDS મોડમાં હોય, ત્યારે ડિઝાઇન TX થી RX સુધી EDID પાસથ્રુને સપોર્ટ કરે છે. EDID પાસથ્રુ દરમિયાન, જ્યારે TX બાહ્ય સિંક સાથે જોડાયેલ હોય છે, ત્યારે Nios II પ્રોસેસર બાહ્ય સિંકમાંથી EDID વાંચે છે અને EDID RAM પર લખે છે. • જ્યારે FRL મોડમાં હોય, ત્યારે Nios II પ્રોસેસર વૈશ્વિક.h સ્ક્રિપ્ટમાં HDMI_RX_MAX_FRL_RATE પેરામીટરના આધારે દરેક લિંક રેટ માટે પૂર્વ-રૂપરેખાંકિત EDID લખે છે. સપોર્ટેડ FRL દર માટે નીચેના HDMI_RX_MAX_FRL_RATE ઇનપુટ્સનો ઉપયોગ કરો: • 1: 3G 3 લેન • 2: 6G 3 લેન •3: 6G 4 લેન • 4: 8G 4 લેન •5: 10G 4 લેન (ડિફોલ્ટ) •6: 12G 4 લેન

IOPLL

HDMI RX બે IOPLL નો ઉપયોગ કરે છે. • પ્રથમ IOPLL (pll_tmds) RX CDR સંદર્ભ ઘડિયાળ જનરેટ કરે છે. આ IOPLL નો ઉપયોગ ફક્ત TMDS મોડમાં થાય છે. આ IOPLL ની સંદર્ભ ઘડિયાળ TMDS ઘડિયાળ મેળવે છે. TMDS મોડ આ IOPLL નો ઉપયોગ કરે છે કારણ કે CDR 50 MHz ની નીચે સંદર્ભ ઘડિયાળો પ્રાપ્ત કરી શકતું નથી અને TMDS ઘડિયાળની આવર્તન 25 MHz થી 340 MHz સુધીની છે. આ IOPLL ઘડિયાળની આવર્તન પ્રદાન કરે છે જે 5 MHz થી 25 MHz વચ્ચેની આવર્તન શ્રેણી માટે ઇનપુટ સંદર્ભ ઘડિયાળના 50 ગણી છે અને 50 MHz થી 340 MHz વચ્ચેની આવર્તન શ્રેણી માટે ઇનપુટ સંદર્ભ ઘડિયાળ જેટલી જ ઘડિયાળની આવર્તન પ્રદાન કરે છે. • બીજી IOPLL (iopll_frl) RX કોર માટે FRL ઘડિયાળ જનરેટ કરે છે. આ સંદર્ભ ઘડિયાળ CDR પુનઃપ્રાપ્ત ઘડિયાળ મેળવે છે. FRL ઘડિયાળની આવર્તન = લેન દીઠ ડેટા દર x 4 / (એફઆરએલ અક્ષરો પ્રતિ ઘડિયાળ x 18)

ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર	ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર RX ટ્રાન્સસીવર્સની વિશ્વસનીય શરૂઆતની ખાતરી કરે છે. આ નિયંત્રકનું રીસેટ ઇનપુટ RX પુનઃરૂપરેખાંકન દ્વારા ટ્રિગર થાય છે, અને તે બ્લોકની અંદરના રીસેટ સિક્વન્સિંગ અનુસાર ટ્રાન્સસીવર નેટિવ PHY બ્લોકને અનુરૂપ એનાલોગ અને ડિજિટલ રીસેટ સિગ્નલ જનરેટ કરે છે.
RX મૂળ PHY	હાર્ડ ટ્રાન્સસીવર બ્લોક કે જે બાહ્ય વિડિયો સ્ત્રોતમાંથી સીરીયલ ડેટા મેળવે છે. તે HDMI RX કોર પર ડેટા પસાર કરતા પહેલા સીરીયલ ડેટાને સમાંતર ડેટા માટે ડીસીરિયલાઇઝ કરે છે. આ બ્લોક FRL મોડ માટે ઉન્નત PCS પર ચાલે છે. RX CDR પાસે બે સંદર્ભ ઘડિયાળો છે. • સંદર્ભ ઘડિયાળ 0 એ IOPLL TMDS (pll_tmds) ની આઉટપુટ ઘડિયાળ સાથે જોડાયેલ છે, જે TMDS ઘડિયાળમાંથી લેવામાં આવી છે. • સંદર્ભ ઘડિયાળ 1 નિશ્ચિત 100 MHz ઘડિયાળ સાથે જોડાયેલ છે. TMDS મોડમાં, RX CDR ને સંદર્ભ ઘડિયાળ 0 પસંદ કરવા માટે પુનઃરૂપરેખાંકિત કરવામાં આવે છે, અને FRL મોડમાં, RX CDR ને સંદર્ભ ઘડિયાળ 1 પસંદ કરવા માટે પુનઃરૂપરેખાંકિત કરવામાં આવે છે.
RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન	TMDS મોડમાં, RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક 250 Mbps થી 6,000 Mbps સુધીના કોઈપણ મનસ્વી લિંક દરે ચલાવવા માટે RX ટ્રાન્સસીવરને ચલાવવા માટે HDMI PLL સાથે રેટ ડિટેક્શન સર્કિટરીનો અમલ કરે છે. FRL મોડમાં, RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક SCDC_FRL_RATE રજિસ્ટર ફીલ્ડ (3x6[8:10]) માં FRL દરના આધારે 12 Gbps, 0 Gbps, 31 Gbps, 3 Gbps અથવા 0 Gbps પર કામ કરવા માટે RX ટ્રાન્સસીવરને ફરીથી ગોઠવે છે. RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક સ્ટાન્ડર્ડ PCS/RX વચ્ચે સ્વિચ કરે છે TMDS મોડ માટે અને FRL મોડ માટે ઉન્નત PCS. નો સંદર્ભ લો આકૃતિ 10 પૃષ્ઠ 22 પર.

આકૃતિ 10. RX પુનઃરૂપરેખાંકન ક્રમ પ્રવાહ
જ્યારે તે ઇનપુટ ડેટા સ્ટ્રીમ અને સંદર્ભ ઘડિયાળની આવર્તન મેળવે છે, અથવા જ્યારે ટ્રાન્સસીવર અનલૉક થાય છે ત્યારે આકૃતિ નિયંત્રકના બહુ-દર પુનઃરૂપરેખાંકન ક્રમ પ્રવાહને દર્શાવે છે.2.5.3. ટોચના સ્તરના સામાન્ય બ્લોક્સ
ટોચના સ્તરના સામાન્ય બ્લોક્સમાં ટ્રાન્સસીવર આર્બિટર, RX-TX લિંક ઘટકો અને CPU સબસિસ્ટમનો સમાવેશ થાય છે.
કોષ્ટક 11. ટોચના સ્તરના સામાન્ય બ્લોક્સ

મોડ્યુલ

વર્ણન

ટ્રાન્સસીવર આર્બિટર

જ્યારે સમાન ભૌતિક ચેનલમાં RX અથવા TX ટ્રાન્સસીવર્સને પુનઃરૂપરેખાંકનની જરૂર હોય ત્યારે આ સામાન્ય કાર્યાત્મક બ્લોક ટ્રાન્સસીવર્સને એકસાથે પુનઃપ્રાપ્ત થવાથી અટકાવે છે. એક સાથે રિકેલિબ્રેશન એ એપ્લિકેશનને અસર કરે છે જ્યાં સમાન ચેનલમાં RX અને TX ટ્રાન્સસીવર્સ સ્વતંત્ર IP અમલીકરણને સોંપવામાં આવે છે. આ ટ્રાન્સસીવર આર્બિટર એ સિમ્પ્લેક્સ TX અને સિમ્પ્લેક્સ RX ને સમાન ભૌતિક ચેનલમાં મર્જ કરવા માટે ભલામણ કરેલ રીઝોલ્યુશનનું વિસ્તરણ છે. આ ટ્રાન્સસીવર આર્બિટર Avalon® મેમરી-મેપ કરેલ RX અને TX પુનઃરૂપરેખાંકન વિનંતીઓને એક ચેનલમાં લક્ષ્યાંકિત કરતી સિમ્પ્લેક્સ RX અને TX ટ્રાન્સસીવર્સને મર્જ કરવામાં અને મધ્યસ્થી કરવામાં પણ મદદ કરે છે કારણ કે ટ્રાન્સસીવરના પુનઃરૂપરેખાંકન ઈન્ટરફેસ પોર્ટને માત્ર ક્રમિક રીતે એક્સેસ કરી શકાય છે. આ ડિઝાઇનમાં ટ્રાન્સસીવર આર્બિટર અને TX/RX નેટિવ PHY/PHY રીસેટ કંટ્રોલર બ્લોક્સ વચ્ચેનું ઇન્ટરફેસ જોડાણample એક સામાન્ય મોડ દર્શાવે છે જે ટ્રાન્સસીવર આર્બિટરનો ઉપયોગ કરીને કોઈપણ IP સંયોજન માટે લાગુ થાય છે. જ્યારે ચેનલમાં ફક્ત RX અથવા TX ટ્રાન્સસીવરનો ઉપયોગ કરવામાં આવે ત્યારે ટ્રાન્સસીવર આર્બિટરની આવશ્યકતા હોતી નથી. ટ્રાન્સસીવર આર્બિટર તેના એવલોન મેમરી-મેપ્ડ પુનઃરૂપરેખાંકન ઇન્ટરફેસ દ્વારા પુનઃરૂપરેખાંકનની વિનંતી કરનારને ઓળખે છે અને ખાતરી કરે છે કે અનુરૂપ tx_reconfig_cal_busy અથવા rx_reconfig_cal_busy તે મુજબ ગેટ કરેલ છે. HDMI એપ્લિકેશન્સ માટે, ફક્ત RX પુનઃરૂપરેખાંકન શરૂ કરે છે. આર્બિટર દ્વારા એવલોન મેમરી-મેપ્ડ પુનઃરૂપરેખાંકન વિનંતીને ચેનલ કરીને, આર્બિટર ઓળખે છે કે પુનઃરૂપરેખાંકન વિનંતી આરએક્સમાંથી ઉદ્દભવે છે, જે પછી tx_reconfig_cal_busy ને ભારપૂર્વક જણાવે છે અને rx_reconfig_cal_busy ને દાવો કરવાની મંજૂરી આપે છે. ગેટીંગ TX ટ્રાન્સસીવરને અજાણતા કેલિબ્રેશન મોડમાં ખસેડવામાં આવતા અટકાવે છે. નોંધ: કારણ કે HDMI ને માત્ર RX પુનઃરૂપરેખાંકનની જરૂર છે, tx_reconfig_mgmt_* સિગ્નલો બંધ છે. ઉપરાંત, આર્બિટર અને TX નેટિવ PHY બ્લોક વચ્ચે એવલોન મેમરી-મેપ્ડ ઈન્ટરફેસ જરૂરી નથી. ડિઝાઇન એક્સમાં ઇન્ટરફેસને બ્લોક્સ સોંપવામાં આવ્યા છેampTX/RX નેટિવ PHY/PHY રીસેટ કંટ્રોલર સાથે સામાન્ય ટ્રાન્સસીવર આર્બિટર કનેક્શન દર્શાવવા માટે

RX-TX લિંક

• સમગ્ર RX અને TX વિડિયો ક્લોક ડોમેન્સ પર DCFIFO દ્વારા HDMI RX કોર લૂપમાંથી વિડિયો ડેટા આઉટપુટ અને સિંક્રનાઇઝેશન સિગ્નલ. • HDMI TX કોરનું સહાયક ડેટા પોર્ટ બેકપ્રેશર દ્વારા DCFIFO માં વહેતા સહાયક ડેટાને નિયંત્રિત કરે છે. બેકપ્રેશર એ ખાતરી કરે છે કે સહાયક ડેટા પોર્ટ પર કોઈ અપૂર્ણ સહાયક પેકેટ નથી. • આ બ્લોક બાહ્ય ફિલ્ટરિંગ પણ કરે છે: — HDMI TX કોર ઑક્સિલરી ડેટા પોર્ટ પર ટ્રાન્સમિટ કરતાં પહેલાં ઑક્સિલરી ડેટા સ્ટ્રીમમાંથી ઑડિયો ડેટા અને ઑડિયો ક્લોક રિજનરેશન પેકેટને ફિલ્ટર કરે છે. — HDMI RX સહાયક ડેટામાંથી હાઇ ડાયનેમિક રેન્જ (HDR) ઇન્ફોફ્રેમને ફિલ્ટર કરે છે અને ભૂતપૂર્વ દાખલ કરે છેampએવલોન સ્ટ્રીમિંગ મલ્ટિપ્લેક્સર દ્વારા HDMI TX ના સહાયક ડેટા માટે HDR ઇન્ફોફ્રેમ.

CPU સબસિસ્ટમ

CPU સબસિસ્ટમ SCDC અને DDC નિયંત્રકો અને સ્ત્રોત પુનઃરૂપરેખાંકન નિયંત્રક તરીકે કાર્ય કરે છે. • સ્ત્રોત SCDC કંટ્રોલર I2C માસ્ટર કંટ્રોલર ધરાવે છે. I2C માસ્ટર કંટ્રોલર HDMI 2.0 ઑપરેશન માટે FPGA સ્ત્રોતમાંથી SCDC ડેટા સ્ટ્રક્ચરને બાહ્ય સિંકમાં ટ્રાન્સફર કરે છે. માજી માટેample, જો આઉટગોઇંગ ડેટા સ્ટ્રીમ 6,000 Mbps છે, તો Nios II પ્રોસેસર I2C માસ્ટર કંટ્રોલરને TMDS_BIT_CLOCK_RATIO અને સિંક TMDS કન્ફિગરેશન રજિસ્ટરના SCRAMBLER_ENABLE બિટ્સને 1 પર અપડેટ કરવા આદેશ આપે છે. • એ જ I2C માસ્ટર HDMI સ્ત્રોત અને બાહ્ય સિંક વચ્ચે DDC ડેટા સ્ટ્રક્ચર (E-EDID) ને પણ ટ્રાન્સફર કરે છે. • Nios II CPU HDMI સ્ત્રોત માટે પુનઃરૂપરેખાંકન નિયંત્રક તરીકે કાર્ય કરે છે. TX ને પુનઃરૂપરેખાંકનની જરૂર છે કે કેમ તે નિર્ધારિત કરવા માટે CPU RX પુનઃરૂપરેખાંકન મેનેજમેન્ટ મોડ્યુલમાંથી સામયિક દર શોધ પર આધાર રાખે છે. એવલોન મેમરી-મેપ્ડ સ્લેવ ટ્રાન્સલેટર એ Nios II પ્રોસેસર એવલોન મેમરી-મેપ્ડ માસ્ટર ઇન્ટરફેસ અને બાહ્ય રીતે ઇન્સ્ટન્ટિયેટેડ HDMI સ્ત્રોતના IOPLL અને TX નેટિવ PHY ના એવલોન મેમરી-મેપ્ડ સ્લેવ ઇન્ટરફેસ વચ્ચે ઇન્ટરફેસ પ્રદાન કરે છે. • બાહ્ય સિંક સાથે I2C માસ્ટર ઇન્ટરફેસ દ્વારા લિંક તાલીમ કરો

2.6. ડાયનેમિક રેન્જ અને માસ્ટરિંગ (HDR) ઇન્ફોફ્રેમ ઇન્સર્ટેશન અને ફિલ્ટરિંગ
HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample એ RX-TX લૂપબેક સિસ્ટમમાં HDR ઇન્ફોફ્રેમ નિવેશના પ્રદર્શનનો સમાવેશ કરે છે.
HDMI સ્પષ્ટીકરણ સંસ્કરણ 2.0b ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમને HDMI સહાયક પ્રવાહ દ્વારા પ્રસારિત કરવાની મંજૂરી આપે છે. નિદર્શનમાં, સહાયક પેકેટ જનરેટર બ્લોક HDR નિવેશને સપોર્ટ કરે છે. તમારે મોડ્યુલના સિગ્નલ લિસ્ટ ટેબલમાં નિર્દિષ્ટ કર્યા મુજબ માત્ર ઇચ્છિત HDR ઇન્ફોફ્રેમ પેકેટને ફોર્મેટ કરવાની જરૂર છે અને HDR ઇન્ફોફ્રેમનું નિવેશ દરેક વિડિયો ફ્રેમમાં એકવાર થાય છે.
આમાં માજીampલે રૂપરેખાંકન, એવા કિસ્સાઓમાં કે જ્યાં આવનારી સહાયક સ્ટ્રીમમાં પહેલાથી જ HDR ઇન્ફોફ્રેમનો સમાવેશ થાય છે, સ્ટ્રીમ કરેલ HDR સામગ્રી ફિલ્ટર કરવામાં આવે છે. ફિલ્ટરિંગ વિરોધાભાસી HDR ઇન્ફોફ્રેમ્સને ટ્રાન્સમિટ કરવાનું ટાળે છે અને ખાતરી કરે છે કે માત્ર HDR S માં ઉલ્લેખિત મૂલ્યોample ડેટા મોડ્યુલનો ઉપયોગ થાય છે.
આકૃતિ 11. ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ નિવેશ સાથે RX-TX લિંક
આકૃતિ HDMI TX કોર સહાયક પ્રવાહમાં ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ નિવેશ સહિત RX-TX લિંકનો બ્લોક ડાયાગ્રામ દર્શાવે છે.કોષ્ટક 12. સહાયક ડેટા નિવેશ બ્લોક (aux_retransmit) સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ
clk	ઇનપુટ	1	ઘડિયાળ ઇનપુટ. આ ઘડિયાળ વીડિયો ઘડિયાળ સાથે જોડાયેલ હોવી જોઈએ.
રીસેટ	ઇનપુટ	1	ઇનપુટ રીસેટ કરો.

સહાયક પેકેટ સંકેતો
tx_aux_data	આઉટપુટ	72	મલ્ટિપ્લેક્સરમાંથી TX સહાયક પેકેટ આઉટપુટ.
tx_aux_valid	આઉટપુટ	1
tx_aux_તૈયાર	આઉટપુટ	1
tx_aux_sop	આઉટપુટ	1
tx_aux_eop	આઉટપુટ	1
rx_aux_data	ઇનપુટ	72	મલ્ટિપ્લેક્સરમાં પ્રવેશતા પહેલા RX સહાયક ડેટા પેકેટ ફિલ્ટર મોડ્યુલમાં પસાર થાય છે.
rx_aux_valid	ઇનપુટ	1
rx_aux_sop	ઇનપુટ	1
rx_aux_eop	ઇનપુટ	1

નિયંત્રણ સિગ્નલ
hdmi_tx_vsync	ઇનપુટ	1	HDMI TX વિડિઓ Vsync. આ સિગ્નલ લિંક સ્પીડ ક્લોક ડોમેન સાથે સમન્વયિત થવું જોઈએ. કોર આ સિગ્નલની વધતી ધાર પર સહાયક સ્ટ્રીમમાં HDR ઇન્ફોફ્રેમ દાખલ કરે છે.

કોષ્ટક 13. HDR ડેટા મોડ્યુલ (altera_hdmi_hdr_infoframe) સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
hb0	આઉટપુટ	8	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો હેડર બાઇટ 0: ઇન્ફોફ્રેમ ટાઇપ કોડ.
hb1	આઉટપુટ	8	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો હેડર બાઇટ 1: ઇન્ફોફ્રેમ સંસ્કરણ નંબર.
hb2	આઉટપુટ	8	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો હેડર બાઇટ 2: ઇન્ફોફ્રેમની લંબાઈ.
pb	ઇનપુટ	224	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો ડેટા બાઇટ.

કોષ્ટક 14. ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ ડેટા બાઇટ બંડલ બીટ-ફીલ્ડ્સ

બીટ-ફીલ્ડ	વ્યાખ્યા	સ્ટેટિક મેટાડેટા પ્રકાર 1
7:0	ડેટા બાઈટ 1: {5'h0, EOTF[2:0]}
15:8	ડેટા બાઈટ 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	ડેટા બાઇટ 3: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[0], LSB
31:24	ડેટા બાઇટ 4: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[0], MSB
39:32	ડેટા બાઇટ 5: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[0], LSB
47:40	ડેટા બાઇટ 6: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[0], MSB
55:48	ડેટા બાઇટ 7: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[1], LSB
63:56	ડેટા બાઇટ 8: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[1], MSB
71:64	ડેટા બાઇટ 9: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[1], LSB
79:72	ડેટા બાઇટ 10: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[1], MSB
87:80	ડેટા બાઇટ 11: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[2], LSB
95:88	ડેટા બાઇટ 12: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[2], MSB
103:96	ડેટા બાઇટ 13: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[2], LSB
111:104	ડેટા બાઇટ 14: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[2], MSB
119:112	ડેટા બાઇટ 15: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_x, LSB
127:120	ડેટા બાઇટ 16: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_x, MSB
135:128	ડેટા બાઇટ 17: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_y, LSB
143:136	ડેટા બાઇટ 18: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_y, MSB
151:144	ડેટા બાઇટ 19: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	max_display_mastering_luminance, LSB

159:152	ડેટા બાઇટ 20: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	max_display_mastering_luminance, MSB
167:160	ડેટા બાઇટ 21: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	min_display_mastering_luminance, LSB
175:168	ડેટા બાઇટ 22: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	min_display_mastering_luminance, MSB
183:176	ડેટા બાઇટ 23: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ સામગ્રી પ્રકાશ સ્તર, LSB
191:184	ડેટા બાઇટ 24: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ સામગ્રી પ્રકાશ સ્તર, MSB
199:192	ડેટા બાઇટ 25: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ ફ્રેમ-સરેરાશ પ્રકાશ સ્તર, LSB
207:200	ડેટા બાઇટ 26: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ ફ્રેમ-સરેરાશ પ્રકાશ સ્તર, MSB
215:208	આરક્ષિત
223:216	આરક્ષિત

HDR નિવેશ અને ફિલ્ટરિંગને અક્ષમ કરી રહ્યું છે
HDR નિવેશ અને ફિલ્ટરને અક્ષમ કરવાથી તમે RX-TX રિટ્રાન્સમિટ ડિઝાઇન એક્સમાં કોઈપણ ફેરફાર કર્યા વિના સ્રોત સહાયક સ્ટ્રીમમાં પહેલેથી જ ઉપલબ્ધ HDR સામગ્રીના પુનઃપ્રસારણને ચકાસવા માટે સક્ષમ બનાવે છે.ample
HDR ઇન્ફોફ્રેમ નિવેશ અને ફિલ્ટરિંગને અક્ષમ કરવા માટે:

1. rxtx_link.v માં block_ext_hdr_infoframe ને 1'b0 પર સેટ કરો file સહાયક પ્રવાહમાંથી HDR ઇન્ફોફ્રેમના ફિલ્ટરિંગને રોકવા માટે.
2. altera_hdmi_aux_hdr.v માં avalon_st_multiplexer દાખલાનું Multiplexer_in0_valid સેટ કરો file સહાયક પેકેટ જનરેટરને TX સહાયક પ્રવાહમાં વધારાની HDR ઇન્ફોફ્રેમ બનાવવા અને દાખલ કરવાથી રોકવા માટે 1'b0 સુધી.

2.7. ડિઝાઇન સોફ્ટવેર ફ્લો
ડિઝાઇનના મુખ્ય સૉફ્ટવેર ફ્લોમાં, Nios II પ્રોસેસર TI રીડ્રાઇવર સેટિંગને ગોઠવે છે અને પાવર-અપ પર TX અને RX પાથને પ્રારંભ કરે છે.
આકૃતિ 12. main.c સ્ક્રિપ્ટમાં સોફ્ટવેર ફ્લો
સોફ્ટવેર સિંક અને સ્ત્રોત ફેરફારોને મોનિટર કરવા અને ફેરફારો પર પ્રતિક્રિયા આપવા માટે થોડો સમય લૂપ ચલાવે છે. સૉફ્ટવેર TX પુનઃરૂપરેખાંકન, TX લિંક તાલીમને ટ્રિગર કરી શકે છે અને વિડિઓ ટ્રાન્સમિટ કરવાનું શરૂ કરી શકે છે.
આકૃતિ 13. TX પાથ ઇનિશિયલાઇઝેશન ફ્લોચાર્ટ TX પાથ ઇનિશિયલ કરોઆકૃતિ 14. RX પાથ ઇનિશિયલાઇઝેશન ફ્લોચાર્ટઆકૃતિ 15. TX પુનઃરૂપરેખાંકન અને લિંક તાલીમ ફ્લોચાર્ટઆકૃતિ 16. લિંક ટ્રેનિંગ LTS:3 પ્રક્રિયા ચોક્કસ FRL દર ફ્લોચાર્ટ પરઆકૃતિ 17. HDMI TX વિડિયો ટ્રાન્સમિશન ફ્લોચાર્ટ2.8. વિવિધ FRL દરોમાં ડિઝાઇન ચલાવવી
તમે તમારી ડિઝાઇનને એક્સટર્નલ સિંકના ડિફોલ્ટ એફઆરએલ રેટ સિવાય અલગ-અલગ FRL દરોમાં ચલાવી શકો છો.
વિવિધ FRL દરોમાં ડિઝાઇન ચલાવવા માટે:

1. ઑન-બોર્ડ user_dipsw0 સ્વિચને ચાલુ સ્થિતિમાં ટૉગલ કરો.
2. Nios II કમાન્ડ શેલ ખોલો, પછી nios2-terminal લખો
3. નીચેના આદેશોમાં કી કરો અને એક્ઝેક્યુટ કરવા માટે એન્ટર દબાવો.

આદેશ	વર્ણન
h	મદદ મેનુ બતાવો.
r0	RX મહત્તમ FRL ક્ષમતાને FRL દર 0 (ફક્ત TMDS) પર અપડેટ કરો.
r1	RX મહત્તમ FRL ક્ષમતાને FRL દર 1 (3 Gbps) પર અપડેટ કરો.
r2	RX મહત્તમ FRL ક્ષમતાને FRL દર 2 (6 Gbps, 3 લેન) પર અપડેટ કરો.
r3	RX મહત્તમ FRL ક્ષમતાને FRL દર 3 (6 Gbps, 4 લેન) પર અપડેટ કરો.
r4	RX મહત્તમ FRL ક્ષમતાને FRL દર 4 (8 Gbps) પર અપડેટ કરો.
r5	RX મહત્તમ FRL ક્ષમતાને FRL દર 5 (10 Gbps) પર અપડેટ કરો.
r6	RX મહત્તમ FRL ક્ષમતાને FRL દર 6 (12 Gbps) પર અપડેટ કરો.
t1	TX લિંક રેટને FRL રેટ 1 (3 Gbps) સાથે ગોઠવે છે.
t2	TX લિંક રેટને FRL રેટ 2 (6 Gbps, 3 લેન) સાથે ગોઠવે છે.
t3	TX લિંક રેટને FRL રેટ 3 (6 Gbps, 4 લેન) સાથે ગોઠવે છે.
t4	TX લિંક રેટને FRL રેટ 4 (8 Gbps) સાથે ગોઠવે છે.
t5	TX લિંક રેટને FRL રેટ 5 (10 Gbps) સાથે ગોઠવે છે.
t6	TX લિંક રેટને FRL રેટ 6 (12 Gbps) સાથે ગોઠવે છે.

2.9. ક્લોકિંગ સ્કીમ
ક્લોકિંગ સ્કીમ HDMI Intel FPGA IP ડિઝાઇન એક્સમાં ઘડિયાળના ડોમેન્સનું વર્ણન કરે છે.ample
આકૃતિ 18. HDMI 2.1 ડિઝાઇન Exampલે ક્લોકિંગ સ્કીમકોષ્ટક 15. ક્લોકિંગ સ્કીમ સિગ્નલ્સ

ઘડિયાળ	ડિઝાઇનમાં સિગ્નલનું નામ	વર્ણન
મેનેજમેન્ટ ઘડિયાળ	mgmt_clk	આ ઘટકો માટે મફત ચાલી રહેલ 100 MHz ઘડિયાળ: • પુનઃરૂપરેખાંકન માટે એવલોન-એમએમ ઇન્ટરફેસ - આવર્તન શ્રેણીની જરૂરિયાત 100-125 MHz ની વચ્ચે છે. • ટ્રાન્સસીવર રીસેટ સિક્વન્સ માટે PHY રીસેટ કંટ્રોલર - આવર્તન શ્રેણીની જરૂરિયાત 1-500 MHz ની વચ્ચે છે. • IOPLL પુનઃરૂપરેખાંકન - ઘડિયાળની મહત્તમ આવર્તન 100 MHz છે. • RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન • TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન • સી.પી. યુ • I2C માસ્ટર
આઇ 2 સી ઘડિયાળ	i2c_clk	100 MHz ક્લોક ઇનપુટ જે I2C સ્લેવ, આઉટપુટ બફર્સ, SCDC રજિસ્ટર અને HDMI RX કોર અને EDID RAM માં તાલીમ પ્રક્રિયાને લિંક કરે છે.
TX PLL સંદર્ભ ઘડિયાળ 0	tx_tmds_clk	TX PLL માટે ઘડિયાળ 0 નો સંદર્ભ લો. ઘડિયાળની આવર્તન HDMI TX TMDS ઘડિયાળ ચેનલમાંથી અપેક્ષિત TMDS ઘડિયાળની આવર્તન જેટલી જ છે. આ સંદર્ભ ઘડિયાળનો ઉપયોગ TMDS મોડમાં થાય છે. આ HDMI ડિઝાઇન માટે ભૂતપૂર્વample, આ ઘડિયાળ પ્રદર્શન હેતુ માટે RX TMDS ઘડિયાળ સાથે જોડાયેલ છે. તમારી એપ્લિકેશનમાં, તમારે બહેતર જીટર કામગીરી માટે પ્રોગ્રામેબલ ઓસિલેટરમાંથી TMDS ઘડિયાળની આવર્તન સાથે સમર્પિત ઘડિયાળ સપ્લાય કરવાની જરૂર છે.

		નોંધ: TX PLL સંદર્ભ ઘડિયાળ તરીકે ટ્રાન્સસીવર RX પિનનો ઉપયોગ કરશો નહીં. જો તમે HDMI TX refclk ને RX પિન પર મૂકશો તો તમારી ડિઝાઇન ફિટ થવામાં નિષ્ફળ જશે.
TX PLL સંદર્ભ ઘડિયાળ 1	txfpll_refclk1/ rxphy_cdr_refclk1	TX PLL અને RX CDR માટે સંદર્ભ ઘડિયાળ, તેમજ vid_clk માટે IOPLL. ઘડિયાળની આવર્તન 100 MHz છે.
TX PLL સીરીયલ ઘડિયાળ	tx_bonding_clocks	TX PLL દ્વારા જનરેટ કરાયેલ સીરીયલ ફાસ્ટ ઘડિયાળ. ઘડિયાળની આવર્તન ડેટા દરના આધારે સેટ કરવામાં આવે છે.
TX ટ્રાન્સસીવર ઘડિયાળ બહાર	tx_clk	ટ્રાન્સસીવરમાંથી ક્લોક આઉટ પુનઃપ્રાપ્ત થાય છે, અને આવર્તન ડેટા દર અને ઘડિયાળ દીઠ પ્રતીકોના આધારે બદલાય છે. TX ટ્રાન્સસીવર ક્લોક આઉટ ફ્રીક્વન્સી = ટ્રાન્સસીવર ડેટા રેટ/ ટ્રાન્સસીવર પહોળાઈ આ HDMI ડિઝાઇન માટે ભૂતપૂર્વample, ચેનલ 0 માંથી TX ટ્રાન્સસીવર ઘડિયાળ TX ટ્રાન્સસીવર કોર ઇનપુટ (tx_coreclkin), લિંક સ્પીડ IOPLL (pll_hdmi) સંદર્ભ ઘડિયાળ, અને વિડિયો અને FRL IOPLL (pll_vid_frl) સંદર્ભ ઘડિયાળને ઘડિયાળો આપે છે.
વિડિઓ ઘડિયાળ	tx_vid_clk/rx_vid_clk	TX અને RX કોર માટે વિડિઓ ઘડિયાળ. ઘડિયાળ 225 MHz ની નિશ્ચિત આવર્તન પર ચાલે છે.
TX/RX FRL ઘડિયાળ	tx_frl_clk/rx_frl_clk	TX અને RX કોર માટે FRL ઘડિયાળ.
RX TMDS ઘડિયાળ	rx_tmds_clk	HDMI RX કનેક્ટરમાંથી TMDS ઘડિયાળ ચેનલ અને CDR સંદર્ભ ઘડિયાળ 0 માટે સંદર્ભ ઘડિયાળ જનરેટ કરવા માટે IOPLL સાથે જોડાય છે. જ્યારે તે TMDS મોડમાં હોય ત્યારે કોર આ ઘડિયાળનો ઉપયોગ કરે છે.
RX CDR સંદર્ભ ઘડિયાળ 0	rxphy_cdr_refclk0	સંદર્ભ ઘડિયાળ 0 થી RX CDR. આ ઘડિયાળ RX TMDS ઘડિયાળમાંથી લેવામાં આવી છે. RX TMDS ઘડિયાળની આવર્તન 25 MHz થી 340 MHz સુધીની છે જ્યારે RX CDR લઘુત્તમ સંદર્ભ ઘડિયાળની આવર્તન 50 MHz છે. IOPLL નો ઉપયોગ 5 MHz થી 25 MHz વચ્ચેની TMDS ઘડિયાળ માટે 50 ક્લોક ફ્રીક્વન્સી જનરેટ કરવા અને 50 MHz - 340 MHz વચ્ચેની TMDS ઘડિયાળ માટે સમાન ક્લોક ફ્રીક્વન્સી જનરેટ કરવા માટે થાય છે.
RX ટ્રાન્સસીવર ઘડિયાળ બહાર	rx_clk	ટ્રાન્સસીવરમાંથી ક્લોક આઉટ પુનઃપ્રાપ્ત થાય છે અને ડેટા રેટ અને ટ્રાન્સસીવરની પહોળાઈના આધારે આવર્તન બદલાય છે. RX ટ્રાન્સસીવર ક્લોક આઉટ ફ્રીક્વન્સી = ટ્રાન્સસીવર ડેટા રેટ/ ટ્રાન્સસીવર પહોળાઈ આ HDMI ડિઝાઇન માટે ભૂતપૂર્વample, ચેનલ 1 માંથી આરએક્સ ટ્રાન્સસીવર ઘડિયાળ આરએક્સ ટ્રાન્સસીવર કોર ઇનપુટ (rx_coreclkin) અને FRL IOPLL (pll_frl) સંદર્ભ ઘડિયાળને ઘડિયાળો આપે છે.

2.10. ઈન્ટરફેસ સિગ્નલો
કોષ્ટકો HDMI ડિઝાઇન ભૂતપૂર્વ માટે સંકેતોની યાદી આપે છેample FRL સક્ષમ સાથે.
કોષ્ટક 16. ટોચના સ્તરના સંકેતો

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઓન-બોર્ડ ઓસિલેટર સિગ્નલ
clk_fpga_b3_p	ઇનપુટ	1	મુખ્ય સંદર્ભ ઘડિયાળ માટે 100 MHz મફત ચાલી રહેલ ઘડિયાળ.
refclk4_p	ઇનપુટ	1	ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ માટે 100 MHz મફત ચાલી રહેલ ઘડિયાળ.

વપરાશકર્તા પુશ બટનો અને એલઈડી
user_pb	ઇનપુટ	3	HDMI Intel FPGA IP ડિઝાઇન કાર્યક્ષમતાને નિયંત્રિત કરવા માટે બટન દબાવો.
cpu_resetn	ઇનપુટ	1	વૈશ્વિક રીસેટ.
user_led_g	આઉટપુટ	8	ગ્રીન એલઇડી ડિસ્પ્લે. નો સંદર્ભ લો હાર્ડવેર સેટઅપ LED કાર્યો વિશે વધુ માહિતી માટે પૃષ્ઠ 48 પર.
user_dipsw	ઇનપુટ	1	વપરાશકર્તા-વ્યાખ્યાયિત DIP સ્વીચ. નો સંદર્ભ લો હાર્ડવેર સેટઅપ DIP સ્વિચ કાર્યો વિશે વધુ માહિતી માટે પૃષ્ઠ 48 પર.

FMC પોર્ટ B પર HDMI FMC દીકરી કાર્ડ પિન
fmcb_gbtclk_m2c_p_0	ઇનપુટ	1	HDMI RX TMDS ઘડિયાળ.
fmcb_dp_m2c_p	ઇનપુટ	4	HDMI RX ઘડિયાળ, લાલ, લીલી અને વાદળી ડેટા ચેનલો.
fmcb_dp_c2m_p	આઉટપુટ	4	HDMI TX ઘડિયાળ, લાલ, લીલી અને વાદળી ડેટા ચેનલો.
fmcb_la_rx_p_9	ઇનપુટ	1	HDMI RX +5V પાવર ડિટેક્ટ.
fmcb_la_rx_p_8	આઉટપુટ	1	HDMI RX હોટ પ્લગ શોધે છે.
fmcb_la_rx_n_8	ઇનપુટ	1	DDC અને SCDC માટે HDMI RX I2C SDA.
fmcb_la_tx_p_10	ઇનપુટ	1	DDC અને SCDC માટે HDMI RX I2C SCL.
fmcb_la_tx_p_12	ઇનપુટ	1	HDMI TX હોટ પ્લગ શોધે છે.
fmcb_la_tx_n_12	ઇનપુટ	1	DDC અને SCDC માટે HDMI I2C SDA.
fmcb_la_rx_p_10	ઇનપુટ	1	DDC અને SCDC માટે HDMI I2C SCL.
fmcb_la_tx_n_9	ઇનપુટ	1	રીડ્રાઇવર નિયંત્રણ માટે HDMI I2C SDA.
fmcb_la_rx_p_11	ઇનપુટ	1	રીડ્રાઇવર નિયંત્રણ માટે HDMI I2C SCL.
fmcb_la_tx_n_13	આઉટપુટ	1	HDMI TX +5V નોંધ: ત્યારે જ ઉપલબ્ધ છે Bitec HDMI ડોટર કાર્ડ રિવિઝન 9 પસંદ કરેલ છે.

કોષ્ટક 17. HDMI RX ટોપ-લેવલ સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ સિગ્નલો
mgmt_clk	ઇનપુટ	1	સિસ્ટમ ઘડિયાળ ઇનપુટ (100 MHz).
રીસેટ	ઇનપુટ	1	સિસ્ટમ રીસેટ ઇનપુટ.
rx_tmds_clk	ઇનપુટ	1	HDMI RX TMDS ઘડિયાળ.
i2c_clk	ઇનપુટ	1	DDC અને SCDC ઇન્ટરફેસ માટે ઘડિયાળ ઇનપુટ.

ઘડિયાળ અને રીસેટ સિગ્નલો
rxphy_cdr_refclk1	ઇનપુટ	1	RX CDR સંદર્ભ ઘડિયાળ માટે ઘડિયાળ ઇનપુટ 1. ઘડિયાળની આવર્તન 100 MHz છે.
rx_vid_clk	આઉટપુટ	1	વિડિઓ ઘડિયાળ આઉટપુટ.
sys_init	આઉટપુટ	1	પાવર-અપ પર સિસ્ટમ રીસેટ કરવા માટે સિસ્ટમ પ્રારંભ.

RX ટ્રાન્સસીવર અને IOPLL સિગ્નલ્સ
rxpll_tmds_locked	આઉટપુટ	1	સૂચવે છે કે TMDS ઘડિયાળ IOPLL લૉક છે.
rxpll_frl_locked	આઉટપુટ	1	સૂચવે છે કે FRL ઘડિયાળ IOPLL લૉક છે.
rxphy_serial_data	ઇનપુટ	4	RX નેટિવ PHY માટે HDMI સીરીયલ ડેટા.
rxphy_ready	આઉટપુટ	1	સૂચવે છે કે RX નેટિવ PHY તૈયાર છે.
rxphy_cal_busy_raw	આઉટપુટ	4	ટ્રાન્સસીવર આર્બિટર માટે RX નેટિવ PHY કેલિબ્રેશન વ્યસ્ત છે.
rxphy_cal_busy_gated	ઇનપુટ	4	ટ્રાન્સસીવર આર્બિટરથી RX નેટિવ PHY સુધીનું કેલિબ્રેશન વ્યસ્ત સિગ્નલ.
rxphy_rcfg_slave_write	ઇનપુટ	4	ટ્રાન્સસીવર પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ કરેલ ઇન્ટરફેસ RX નેટિવ PHY થી ટ્રાન્સસીવર આર્બિટર સુધી.
rxphy_rcfg_slave_read	ઇનપુટ	4
rxphy_rcfg_slave_address	ઇનપુટ	40
rxphy_rcfg_slave_writedata	ઇનપુટ	128
rxphy_rcfg_slave_readdata	આઉટપુટ	128
rxphy_rcfg_slave_waitrequest	આઉટપુટ	4

RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન
rxphy_rcfg_busy	આઉટપુટ	1	RX પુનઃરૂપરેખાંકન વ્યસ્ત સંકેત.
rx_tmds_freq	આઉટપુટ	24	HDMI RX TMDS ઘડિયાળ આવર્તન માપન (10 ms માં).
rx_tmds_freq_valid	આઉટપુટ	1	સૂચવે છે કે RX TMDS ઘડિયાળ આવર્તન માપન માન્ય છે.
rxphy_os	આઉટપુટ	1	ઓવરમાંampલિંગ પરિબળ: •0: 1x ઓવર્સampલિંગ • 1: 5× ઓવર્સampલિંગ
rxphy_rcfg_master_write	આઉટપુટ	1	આરએક્સ રિકોન્ફિગરેશન મેનેજમેન્ટ એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ ટુ ટ્રાન્સસીવર આર્બિટર.
rxphy_rcfg_master_read	આઉટપુટ	1
rxphy_rcfg_master_address	આઉટપુટ	12
rxphy_rcfg_master_writedata	આઉટપુટ	32
rxphy_rcfg_master_readdata	ઇનપુટ	32
rxphy_rcfg_master_waitrequest	ઇનપુટ	1

HDMI RX કોર સિગ્નલ્સ
rx_vid_clk_locked	ઇનપુટ	1	સૂચવે છે કે vid_clk સ્થિર છે.
rxcore_frl_rate	આઉટપુટ	4	RX કોર ચાલી રહ્યો છે તે FRL દર સૂચવે છે. • 0: લેગસી મોડ (TMDS) • 1: 3 Gbps 3 લેન • 2: 6 Gbps 4 લેન • 3: 6 Gbps 4 લેન • 4: 8 Gbps 4 લેન • 5: 10 Gbps 4 લેન • 6: 12 Gbps 4 લેન • 7-15: આરક્ષિત
rxcore_frl_locked	આઉટપુટ	4	દરેક બીટ ચોક્કસ લેન સૂચવે છે જેણે FRL લોક હાંસલ કર્યું છે. જ્યારે RX કોર સફળતાપૂર્વક સંરેખણ, ડેસ્ક્યુ અને લેન લોકને હાંસલ કરે છે ત્યારે FRL લૉક થાય છે. • 3-લેન મોડ માટે, જ્યારે RX કોર ઓછામાં ઓછા 680 વખત દરેક 3 FRL કેરેક્ટર પીરિયડ્સ માટે Scrambler Reset (SR) અથવા Start-Super-Block (SSB) મેળવે ત્યારે લેન લોક પ્રાપ્ત થાય છે. • 4-લેન મોડ માટે, જ્યારે RX કોર ઓછામાં ઓછા 510 વખત દરેક 3 FRL કેરેક્ટર પીરિયડ્સ માટે Scrambler Reset (SR) અથવા Start-Super-Block (SSB) મેળવે ત્યારે લેન લોક પ્રાપ્ત થાય છે.
rxcore_frl_ffe_levels	આઉટપુટ	4	RX કોરમાં SCDC 0x31 રજિસ્ટર બીટ [7:4] માં FFE_level બીટને અનુરૂપ છે.
rxcore_frl_flt_તૈયાર	ઇનપુટ	1	લિંક પ્રશિક્ષણ પ્રક્રિયા શરૂ કરવા માટે આરએક્સ તૈયાર છે તે દર્શાવવા માટેનો દાવો. જ્યારે ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે SCDC રજિસ્ટર 0x40 બીટ 6 માં FLT_ready બીટ પણ ભારપૂર્વક જણાવવામાં આવે છે.
rxcore_frl_src_test_config	ઇનપુટ	8	સ્ત્રોત પરીક્ષણ રૂપરેખાંકનો સ્પષ્ટ કરે છે. મૂલ્ય SCDC રજિસ્ટર 0x35 માં SCDC ટેસ્ટ કન્ફિગરેશન રજિસ્ટરમાં લખેલું છે.
rxcore_tbcr	આઉટપુટ	1	TMDS બીટ થી ઘડિયાળનો ગુણોત્તર સૂચવે છે; SCDC રજિસ્ટર 0x20 bit 1 માં TMDS_Bit_Clock_Ratio રજિસ્ટરને અનુરૂપ છે. • HDMI 2.0 મોડમાં ચાલતી વખતે, આ બીટ ભારપૂર્વક જણાવવામાં આવે છે. 40:1 ના TMDS બીટ થી ઘડિયાળનો ગુણોત્તર સૂચવે છે. • જ્યારે HDMI 1.4b માં ચાલી રહ્યું હોય, ત્યારે આ બીટની ખાતરી કરવામાં આવતી નથી. TMDS બીટ થી ઘડિયાળનો ગુણોત્તર 10:1 સૂચવે છે. • આ બીટ FRL મોડ માટે બિનઉપયોગી છે.
rxcore_scrambler_enable	આઉટપુટ	1	સૂચવે છે કે શું પ્રાપ્ત ડેટા સ્ક્રેમ્બલ છે; SCDC રજિસ્ટર 0x20 bit 0 માં Scrambling_Enable ફીલ્ડને અનુરૂપ છે.
rxcore_audio_de	આઉટપુટ	1	HDMI RX કોર ઓડિયો ઈન્ટરફેસ નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
rxcore_audio_data	આઉટપુટ	256
rxcore_audio_info_ai	આઉટપુટ	48

rxcore_audio_N	આઉટપુટ	20
rxcore_audio_CTS	આઉટપુટ	20
rxcore_audio_metadata	આઉટપુટ	165
rxcore_audio_format	આઉટપુટ	5
rxcore_aux_pkt_data	આઉટપુટ	72	HDMI RX કોર સહાયક ઇન્ટરફેસ નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
rxcore_aux_pkt_addr	આઉટપુટ	6
rxcore_aux_pkt_wr	આઉટપુટ	1
rxcore_aux_data	આઉટપુટ	72
rxcore_aux_sop	આઉટપુટ	1
rxcore_aux_eop	આઉટપુટ	1
rxcore_aux_valid	આઉટપુટ	1
rxcore_aux_error	આઉટપુટ	1
rxcore_gcp	આઉટપુટ	6	HDMI RX કોર સાઇડબેન્ડ સિગ્નલ્સ નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
rxcore_info_avi	આઉટપુટ	123
rxcore_info_vsi	આઉટપુટ	61
rxcore_locked	આઉટપુટ	1	HDMI RX કોર વિડિયો પોર્ટ્સ નોંધ: એન = ઘડિયાળ દીઠ પિક્સેલ્સ નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
rxcore_vid_data	આઉટપુટ	N*48
rxcore_vid_vsync	આઉટપુટ	N
rxcore_vid_hsync	આઉટપુટ	N
rxcore_vid_de	આઉટપુટ	N
rxcore_vid_valid	આઉટપુટ	1
rxcore_vid_lock	આઉટપુટ	1
rxcore_mode	આઉટપુટ	1	HDMI RX કોર કંટ્રોલ અને સ્ટેટસ પોર્ટ. નોંધ: એન = ઘડિયાળ દીઠ પ્રતીકો નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
rxcore_ctrl	આઉટપુટ	N*6
rxcore_color_depth_sync	આઉટપુટ	2
hdmi_5v_detect	ઇનપુટ	1	HDMI RX 5V શોધે છે અને હોટપ્લગ શોધે છે. નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
hdmi_rx_hpd	આઉટપુટ	1
rx_hpd_trigger	ઇનપુટ	1

I2સી સિગ્નલો
hdmi_rx_i2c_sda	ઇનપુટ	1	HDMI RX DDC અને SCDC ઇન્ટરફેસ.
hdmi_rx_i2c_scl	ઇનપુટ	1

RX EDID RAM સિગ્નલ્સ
edid_ram_access	ઇનપુટ	1	HDMI RX EDID રેમ એક્સેસ ઇન્ટરફેસ.

edid_ram_address	ઇનપુટ	8	જ્યારે તમે EDID RAM માંથી લખવા કે વાંચવા માંગતા હો ત્યારે edid_ram_access નો દાવો કરો, અન્યથા આ સિગ્નલ ઓછું રાખવું જોઈએ. જ્યારે તમે edid_ram_accessનો દાવો કરો છો, ત્યારે હોટપ્લગ સિગ્નલ EDID RAM પર લખવા અથવા વાંચવાની મંજૂરી આપવા માટે ડિઝર્ટ કરે છે. જ્યારે EDID RAM એક્સેસ પૂર્ણ થઈ જાય, ત્યારે તમારે edid_ram_assess અને હોટપ્લગ સિગ્નલ એસેટ્સ ડિઝર્ટ કરવું જોઈએ. હોટપ્લગ સિગ્નલ ટૉગલ થવાને કારણે સ્ત્રોત નવી EDID વાંચશે.
edid_ram_write	ઇનપુટ	1
edid_ram_read	ઇનપુટ	1
edid_ram_readdata	આઉટપુટ	8
edid_ram_writedata	ઇનપુટ	8
edid_ram_waitrequest	આઉટપુટ	1

કોષ્ટક 18.HDMI TX ટોપ-લેવલ સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ સિગ્નલો
mgmt_clk	ઇનપુટ	1	સિસ્ટમ ઘડિયાળ ઇનપુટ (100 MHz).
રીસેટ	ઇનપુટ	1	સિસ્ટમ રીસેટ ઇનપુટ.
tx_tmds_clk	ઇનપુટ	1	HDMI RX TMDS ઘડિયાળ.
txfpll_refclk1	ઇનપુટ	1	TX PLL સંદર્ભ ઘડિયાળ માટે ઘડિયાળ ઇનપુટ 1. ઘડિયાળની આવર્તન 100 MHz છે.
tx_vid_clk	આઉટપુટ	1	વિડિઓ ઘડિયાળ આઉટપુટ.
tx_frl_clk	આઉટપુટ	1	FRL ઘડિયાળ આઉટપુટ.
sys_init	ઇનપુટ	1	પાવર-અપ પર સિસ્ટમ રીસેટ કરવા માટે સિસ્ટમ પ્રારંભ.
tx_init_done	ઇનપુટ	1	TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક અને ટ્રાન્સસીવર પુનઃરૂપરેખાંકન ઇન્ટરફેસને ફરીથી સેટ કરવા માટે TX પ્રારંભ.

TX ટ્રાન્સસીવર અને IOPLL સિગ્નલ્સ
txpll_frl_locked	આઉટપુટ	1	લિંક સ્પીડ ઘડિયાળ સૂચવે છે અને FRL ઘડિયાળ IOPLL લૉક છે.
txfpll_locked	આઉટપુટ	1	સૂચવે છે કે TX PLL લૉક છે.
txphy_serial_data	આઉટપુટ	4	TX નેટિવ PHY માંથી HDMI સીરીયલ ડેટા.
txphy_તૈયાર	આઉટપુટ	1	સૂચવે છે કે TX નેટિવ PHY તૈયાર છે.
txphy_cal_busy	આઉટપુટ	1	TX નેટિવ PHY કેલિબ્રેશન વ્યસ્ત સિગ્નલ.
txphy_cal_busy_raw	આઉટપુટ	4	ટ્રાન્સસીવર આર્બિટર માટે કેલિબ્રેશન વ્યસ્ત સંકેત.
txphy_cal_busy_gated	ઇનપુટ	4	ટ્રાન્સસીવર આર્બિટરથી TX નેટિવ PHY સુધીનું કેલિબ્રેશન વ્યસ્ત સિગ્નલ.
txphy_rcfg_busy	આઉટપુટ	1	સૂચવે છે કે TX PHY પુનઃરૂપરેખાંકન ચાલુ છે.
txphy_rcfg_slave_write	ઇનપુટ	4	ટ્રાન્સસીવર પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ TX નેટિવ PHY થી ટ્રાન્સસીવર આર્બિટર સુધી.
txphy_rcfg_slave_read	ઇનપુટ	4
txphy_rcfg_slave_address	ઇનપુટ	40
txphy_rcfg_slave_writedata ઇનપુટ 128 txphy_rcfg_slave_readdata આઉટપુટ 128 txphy_rcfg_slave_waitrequest આઉટપુટ 4

TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન
tx_tmds_freq	ઇનપુટ	24	HDMI TX TMDS ઘડિયાળ આવર્તન મૂલ્ય (10 ms માં).
tx_os	આઉટપુટ	2	ઓવરમાંampલિંગ પરિબળ: • 0: 1x ઓવર્સampલિંગ •1: 2× ઓવર્સampલિંગ •2: 8x ઓવર્સampલિંગ
txphy_rcfg_master_write	આઉટપુટ	1	TX પુનઃરૂપરેખાંકન વ્યવસ્થાપન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ ટુ ટ્રાન્સસીવર આર્બિટર.
txphy_rcfg_master_read	આઉટપુટ	1
txphy_rcfg_master_address	આઉટપુટ	12
txphy_rcfg_master_writedata	આઉટપુટ	32
txphy_rcfg_master_readdata	ઇનપુટ	32
txphy_rcfg_master_waitrequest	ઇનપુટ	1
tx_reconfig_done	આઉટપુટ	1	સૂચવે છે કે TX પુનઃરૂપરેખાંકન પ્રક્રિયા પૂર્ણ થઈ છે.

HDMI TX કોર સિગ્નલ્સ
tx_vid_clk_locked	ઇનપુટ	1	સૂચવે છે કે vid_clk સ્થિર છે.
txcore_ctrl	ઇનપુટ	N*6	HDMI TX કોર કંટ્રોલ ઇન્ટરફેસ. નોંધ: એન = ઘડિયાળ દીઠ પિક્સેલ્સ નો સંદર્ભ લો સ્ત્રોત ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
txcore_mode	ઇનપુટ	1
txcore_audio_de	ઇનપુટ	1	HDMI TX કોર ઓડિયો ઈન્ટરફેસ. નો સંદર્ભ લો સ્ત્રોત ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
txcore_audio_mute	ઇનપુટ	1
txcore_audio_data	ઇનપુટ	256
txcore_audio_info_ai	ઇનપુટ	49
txcore_audio_N	ઇનપુટ	20
txcore_audio_CTS	ઇનપુટ	20
txcore_audio_metadata	ઇનપુટ	166
txcore_audio_format	ઇનપુટ	5
txcore_aux_ready	આઉટપુટ	1	HDMI TX કોર સહાયક ઇન્ટરફેસ. નો સંદર્ભ લો સ્ત્રોત ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
txcore_aux_data	ઇનપુટ	72
txcore_aux_sop	ઇનપુટ	1
txcore_aux_eop	ઇનપુટ	1

txcore_aux_valid	ઇનપુટ	1
txcore_gcp	ઇનપુટ	6	HDMI TX કોર સાઇડબેન્ડ સિગ્નલ. નો સંદર્ભ લો સ્ત્રોત ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
txcore_info_avi	ઇનપુટ	123
txcore_info_vsi	ઇનપુટ	62
txcore_i2c_master_write	ઇનપુટ	1	TX I2C માસ્ટર એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ TX કોરની અંદર I2C માસ્ટર માટે. નોંધ: જ્યારે તમે ચાલુ કરો ત્યારે જ આ સંકેતો ઉપલબ્ધ થાય છે I2C નો સમાવેશ કરો પરિમાણ.
txcore_i2c_master_read	ઇનપુટ	1
txcore_i2c_master_address	ઇનપુટ	4
txcore_i2c_master_writedata	ઇનપુટ	32
txcore_i2c_master_readdata	આઉટપુટ	32
txcore_vid_data	ઇનપુટ	N*48	HDMI TX કોર વિડિયો પોર્ટ્સ. નોંધ: એન = ક્લોકરેફ દીઠ પિક્સેલ્સ er માટે સ્ત્રોત ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
txcore_vid_vsync	ઇનપુટ	N
txcore_vid_hsync	ઇનપુટ	N
txcore_vid_de	ઇનપુટ	N
txcore_vid_ready	આઉટપુટ	1
txcore_vid_overflow	આઉટપુટ	1
txcore_vid_valid	ઇનપુટ	1
txcore_frl_rate	ઇનપુટ	4	SCDC રજિસ્ટર ઇન્ટરફેસ.
txcore_frl_pattern	ઇનપુટ	16
txcore_frl_start	ઇનપુટ	1
txcore_scrambler_enable	ઇનપુટ	1
txcore_tbcr	ઇનપુટ	1

I2સી સિગ્નલો
nios_tx_i2c_sda_in	આઉટપુટ	1	Nios II પ્રોસેસરથી આઉટપુટ બફર સુધી SCDC અને DDC માટે TX I2C માસ્ટર ઇન્ટરફેસ. નોંધ: જો તમે ચાલુ કરો I2C નો સમાવેશ કરો પરિમાણ, આ સિગ્નલો TX કોરની અંદર મૂકવામાં આવશે અને આ સ્તર પર દેખાશે નહીં.
nios_tx_i2c_scl_in	આઉટપુટ	1
nios_tx_i2c_sda_oe	ઇનપુટ	1
nios_tx_i2c_scl_oe	ઇનપુટ	1
nios_ti_i2c_sda_in	આઉટપુટ	1	Bitec HDMI 2 FMC પુત્રી કાર્ડ પર TI રીડ્રાઇવરને નિયંત્રિત કરવા માટે Nios II પ્રોસેસરથી આઉટપુટ બફર સુધી TX I2.1C માસ્ટર ઇન્ટરફેસ.
nios_ti_i2c_scl_in	આઉટપુટ	1
nios_ti_i2c_sda_oe	ઇનપુટ	1
nios_ti_i2c_scl_oe	ઇનપુટ	1
hdmi_tx_i2c_sda	ઇનપુટ	1	આઉટપુટ બફરથી HDMI TX કનેક્ટર સુધી SCDC અને DDC ઇન્ટરફેસ માટે TX I2C ઇન્ટરફેસ.
hdmi_tx_i2c_scl	ઇનપુટ	1
hdmi_tx_ti_i2c_sda	ઇનપુટ	1	Bitec HDMI 2 FMC પુત્રી કાર્ડ પર TX I2.1C આઉટપુટ બફરથી TI રીડ્રાઇવર સુધી ઇન્ટરફેસ કરે છે.
hdmi_tx_ti_i2c_scl	ઇનપુટ	1

tx_hpd_req	આઉટપુટ	1	HDMI TX હોટપ્લગ ઇન્ટરફેસ શોધે છે.
hdmi_tx_hpd_n	ઇનપુટ	1

કોષ્ટક 19. ટ્રાન્સસીવર આર્બિટર સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
clk	ઇનપુટ	1	પુનઃરૂપરેખાંકન ઘડિયાળ. આ ઘડિયાળ એ જ ઘડિયાળને પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક્સ સાથે શેર કરવી આવશ્યક છે.
રીસેટ	ઇનપુટ	1	સિગ્નલ રીસેટ કરો. આ રીસેટને પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક્સ સાથે સમાન રીસેટ શેર કરવું આવશ્યક છે.
rx_rcfg_en	ઇનપુટ	1	RX પુનઃરૂપરેખાંકન સક્ષમ સિગ્નલ.
tx_rcfg_en	ઇનપુટ	1	TX પુનઃરૂપરેખાંકન સક્ષમ સિગ્નલ.
rx_rcfg_ch	ઇનપુટ	2	RX કોર પર કઈ ચેનલને ફરીથી ગોઠવવાની છે તે સૂચવે છે. આ સંકેત હંમેશા ભારપૂર્વક રહેવો જોઈએ.
tx_rcfg_ch	ઇનપુટ	2	TX કોર પર કઈ ચેનલને ફરીથી ગોઠવવાની છે તે સૂચવે છે. આ સંકેત હંમેશા ભારપૂર્વક રહેવો જોઈએ.
rx_reconfig_mgmt_write	ઇનપુટ	1	RX પુનઃરૂપરેખાંકન વ્યવસ્થાપનમાંથી પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ.
rx_reconfig_mgmt_read	ઇનપુટ	1
rx_reconfig_mgmt_address	ઇનપુટ	10
rx_reconfig_mgmt_writedata	ઇનપુટ	32
rx_reconfig_mgmt_readdata	આઉટપુટ	32
rx_reconfig_mgmt_waitrequest	આઉટપુટ	1
tx_reconfig_mgmt_write	ઇનપુટ	1	TX પુનઃરૂપરેખાંકન વ્યવસ્થાપનમાંથી પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ કરેલ ઇન્ટરફેસ.
tx_reconfig_mgmt_read	ઇનપુટ	1
tx_reconfig_mgmt_address	ઇનપુટ	10
tx_reconfig_mgmt_writedata	ઇનપુટ	32
tx_reconfig_mgmt_readdata	આઉટપુટ	32
tx_reconfig_mgmt_waitrequest	આઉટપુટ	1
reconfig_write	આઉટપુટ	1	ટ્રાન્સસીવર માટે એવલોન મેમરી-મેપ કરેલ ઇન્ટરફેસનું પુનઃરૂપરેખાંકન.
reconfig_read	આઉટપુટ	1
reconfig_address	આઉટપુટ	10
reconfig_writedata	આઉટપુટ	32
rx_reconfig_readdata	ઇનપુટ	32
rx_reconfig_waitrequest	ઇનપુટ	1
tx_reconfig_readdata	ઇનપુટ	1
tx_reconfig_waitrequest	ઇનપુટ	1

rx_cal_busy	ઇનપુટ	1	RX ટ્રાન્સસીવરમાંથી કેલિબ્રેશન સ્ટેટસ સિગ્નલ.
tx_cal_busy	ઇનપુટ	1	TX ટ્રાન્સસીવરમાંથી કેલિબ્રેશન સ્ટેટસ સિગ્નલ.
rx_reconfig_cal_busy	આઉટપુટ	1	RX ટ્રાન્સસીવર PHY રીસેટ નિયંત્રણ માટે કેલિબ્રેશન સ્ટેટસ સિગ્નલ.
tx_reconfig_cal_busy	આઉટપુટ	1	TX ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલમાંથી કેલિબ્રેશન સ્ટેટસ સિગ્નલ.

કોષ્ટક 20. RX-TX લિંક સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
vid_clk	ઇનપુટ	1	HDMI વિડિઓ ઘડિયાળ.
rx_vid_lock	ઇનપુટ	3	HDMI RX વિડિયો લૉક સ્થિતિ સૂચવે છે.
rx_vid_valid	ઇનપુટ	1	HDMI RX વિડિયો ઇન્ટરફેસ.
rx_vid_de	ઇનપુટ	N
rx_vid_hsync	ઇનપુટ	N
rx_vid_vsync	ઇનપુટ	N
rx_vid_data	ઇનપુટ	N*48
rx_aux_eop	ઇનપુટ	1	HDMI RX સહાયક ઇન્ટરફેસ.
rx_aux_sop	ઇનપુટ	1
rx_aux_valid	ઇનપુટ	1
rx_aux_data	ઇનપુટ	72
tx_vid_de	આઉટપુટ	N	HDMI TX વિડિઓ ઇન્ટરફેસ. નોંધ: એન = ઘડિયાળ દીઠ પિક્સેલ્સ
tx_vid_hsync	આઉટપુટ	N
tx_vid_vsync	આઉટપુટ	N
tx_vid_data	આઉટપુટ	એન*48
tx_vid_valid	આઉટપુટ	1
tx_vid_તૈયાર	ઇનપુટ	1
tx_aux_eop	આઉટપુટ	1	HDMI TX સહાયક ઇન્ટરફેસ.
tx_aux_sop	આઉટપુટ	1
tx_aux_valid	આઉટપુટ	1
tx_aux_data	આઉટપુટ	72
tx_aux_તૈયાર	ઇનપુટ	1

કોષ્ટક 21. પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
cpu_clk_in_clk_clk	ઇનપુટ	1	CPU ઘડિયાળ.
cpu_rst_in_reset_reset	ઇનપુટ	1	CPU રીસેટ.

edid_ram_slave_translator_avalon_anti_slave_0_address	આઉટપુટ	8	EDID RAM એક્સેસ ઇન્ટરફેસ.
edid_ram_slave_translator_avalon_anti_slave_0_write	આઉટપુટ	1
edid_ram_slave_translator_avalon_anti_slave_0_read	આઉટપુટ	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	ઇનપુટ	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	આઉટપુટ	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	ઇનપુટ	1
hdmi_i2c_master_i2c_serial_sda_in	ઇનપુટ	1	Nios II પ્રોસેસરથી DDC અને SCDC નિયંત્રણ માટે આઉટપુટ બફર સુધી I2C માસ્ટર ઇન્ટરફેસ.
hdmi_i2c_master_i2c_serial_scl_in	ઇનપુટ	1
hdmi_i2c_master_i2c_serial_sda_oe	આઉટપુટ	1
hdmi_i2c_master_i2c_serial_scl_oe	આઉટપુટ	1
redriver_i2c_master_i2c_serial_sda_in	ઇનપુટ	1	TI રીડ્રાઇવર સેટિંગ ગોઠવણી માટે Nios II પ્રોસેસરથી આઉટપુટ બફર સુધી I2C માસ્ટર ઇન્ટરફેસ.
redriver_i2c_master_i2c_serial_scl_in	ઇનપુટ	1
redriver_i2c_master_i2c_serial_sda_oe	આઉટપુટ	1
redriver_i2c_master_i2c_serial_scl_oe	આઉટપુટ	1
pio_in0_external_connection_export	ઇનપુટ	32	સમાંતર ઇનપુટ આઉટપુટ ઇન્ટરફેસ. • બીટ 0: EDID પાસથ્રુ મોડને નિયંત્રિત કરવા માટે user_dipsw સિગ્નલ સાથે જોડાયેલ છે. •બીટ 1: TX HPD વિનંતી •બીટ 2: TX ટ્રાન્સસીવર તૈયાર •બિટ્સ 3: TX પુનઃરૂપરેખાંકન પૂર્ણ •બિટ્સ 4-7: આરક્ષિત • બિટ્સ 8-11: RX FRL દર • બીટ 12: RX TMDS બીટ ક્લોક રેશિયો • બિટ્સ 13–16: RX FRL લૉક • બિટ્સ 17–20: RX FFE સ્તર • બીટ 21: RX સંરેખણ લૉક

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
			•બીટ 22: RX વિડિઓ લોક • બીટ 23: બાહ્ય સિંકમાંથી SCDC રજિસ્ટર વાંચવા માટે વપરાશકર્તા પુશ બટન 2 •બિટ્સ 24-31: આરક્ષિત
pio_out0_external_connection_export	આઉટપુટ	32	સમાંતર ઇનપુટ આઉટપુટ ઇન્ટરફેસ. •બિટ 0: TX HPD સ્વીકૃતિ •બીટ 1: TX પ્રારંભ થઈ ગયો • બિટ્સ 2-7: આરક્ષિત • બિટ્સ 8-11: TX FRL દર •બિટ્સ 12–27: TX FRL લિંક તાલીમ પેટર્ન • બીટ 28: TX FRL પ્રારંભ • બિટ્સ 29-31: આરક્ષિત
pio_out1_external_connection_export	આઉટપુટ	32	સમાંતર ઇનપુટ આઉટપુટ ઇન્ટરફેસ. • બીટ 0: RX EDID RAM એક્સેસ • બીટ 1: RX FLT તૈયાર • બિટ્સ 2-7: આરક્ષિત • બિટ્સ 8–15: RX FRL સોર્સ ટેસ્ટ કન્ફિગરેશન •બિટ્સ 16-31: આરક્ષિત

2.1. 1. ડિઝાઇન RTL પરિમાણો
ડિઝાઇન એક્સ કસ્ટમાઇઝ કરવા માટે HDMI TX અને RX ટોપ RTL પેરામીટર્સનો ઉપયોગ કરોample
મોટાભાગના ડિઝાઇન પરિમાણોમાં ઉપલબ્ધ છે ડિઝાઇન Example HDMI Intel FPGA IP પેરામીટર એડિટરની ટેબ. તમે હજુ પણ ડિઝાઇન એક્સ બદલી શકો છોampRTL પરિમાણો દ્વારા તમે પેરામીટર એડિટરમાં બનાવેલ સેટિંગ્સ.
કોષ્ટક 22. HDMI RX ટોચના પરિમાણો

પરિમાણ	મૂલ્ય	વર્ણન
SUPPORT_DEEP_COLOR	• 0: કોઈ ઊંડા રંગ નથી • : ડીપ કલર	નક્કી કરે છે કે શું કોર ડીપ કલર ફોર્મેટને એન્કોડ કરી શકે છે.
SUPPORT_AUXILIARY	• 0: AUX નથી •1: AUX	સહાયક ચેનલ એન્કોડિંગ શામેલ છે કે કેમ તે નક્કી કરે છે.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ઉપકરણો માટે ઘડિયાળ દીઠ 10 પ્રતીકોને સપોર્ટ કરે છે.
SUPPORT_AUDIO	• 0: કોઈ ઓડિયો નથી • 1: ઓડિયો	નક્કી કરે છે કે કોર ઑડિયોને એન્કોડ કરી શકે છે.

EDID_RAM_ADDR_WIDTH	8 (ડિફોલ્ટ મૂલ્ય)	EDID RAM માપનો લોગ બેઝ 2.
BITEC_DAUGHTER_CARD_REV	•0: કોઈપણ Bitec HDMI પુત્રી કાર્ડને લક્ષ્ય બનાવતા નથી •4: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 4 ને સપોર્ટ કરે છે •6: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 6 ને લક્ષ્ય બનાવવું • 11: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 11 (ડિફૉલ્ટ) ને લક્ષ્ય બનાવવું	ઉપયોગમાં લેવાતા Bitec HDMI પુત્રી કાર્ડના પુનરાવર્તનનો ઉલ્લેખ કરે છે. જ્યારે તમે પુનરાવર્તન બદલો છો, ત્યારે ડિઝાઇન ટ્રાન્સસીવર ચેનલોને સ્વેપ કરી શકે છે અને Bitec HDMI પુત્રી કાર્ડની જરૂરિયાતો અનુસાર પોલેરિટીને ઉલટાવી શકે છે. જો તમે BITEC_DAUGHTER_CARD_REV પરિમાણને 0 પર સેટ કરો છો, તો ડિઝાઇન ટ્રાન્સસીવર ચેનલો અને પોલેરિટીમાં કોઈ ફેરફાર કરતી નથી.
POLARITY_INVERSION	• 0: ઇન્વર્ટ પોલેરિટી • 1: ધ્રુવીયતાને ઊંધી કરશો નહીં	ઇનપુટ ડેટાના દરેક બીટના મૂલ્યને ઉલટાવી દેવા માટે આ પરિમાણને 1 પર સેટ કરો. આ પેરામીટરને 1 પર સેટ કરવાથી RX ટ્રાન્સસીવરના rx_polinv પોર્ટને 4'b1111 સોંપવામાં આવે છે.

કોષ્ટક 23. HDMI TX ટોચના પરિમાણો

પરિમાણ	મૂલ્ય	વર્ણન
USE_FPLL	1	માત્ર Intel Arria 10 ઉપકરણો માટે FPLL ને TX PLL તરીકે સપોર્ટ કરે છે. આ પરિમાણને હંમેશા 1 પર સેટ કરો.
SUPPORT_DEEP_COLOR	•0: કોઈ ઊંડા રંગ નથી • 1: ડીપ કલર	નક્કી કરે છે કે શું કોર ડીપ કલર ફોર્મેટને એન્કોડ કરી શકે છે.
SUPPORT_AUXILIARY	• 0: AUX નથી • 1: AUX	સહાયક ચેનલ એન્કોડિંગ શામેલ છે કે કેમ તે નક્કી કરે છે.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ઉપકરણો માટે ઘડિયાળ દીઠ 10 પ્રતીકોને સપોર્ટ કરે છે.
SUPPORT_AUDIO	• 0: કોઈ ઓડિયો નથી • 1: ઓડિયો	નક્કી કરે છે કે કોર ઑડિયોને એન્કોડ કરી શકે છે.
BITEC_DAUGHTER_CARD_REV	• 0: કોઈપણ Bitec HDMI પુત્રી કાર્ડને લક્ષ્ય બનાવતા નથી • 4: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 4 ને સપોર્ટ કરે છે • 6: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 6 ને લક્ષ્ય બનાવવું • 11: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 11 (ડિફૉલ્ટ) ને લક્ષ્ય બનાવવું	ઉપયોગમાં લેવાતા Bitec HDMI પુત્રી કાર્ડના પુનરાવર્તનનો ઉલ્લેખ કરે છે. જ્યારે તમે પુનરાવર્તન બદલો છો, ત્યારે ડિઝાઇન ટ્રાન્સસીવર ચેનલોને સ્વેપ કરી શકે છે અને Bitec HDMI પુત્રી કાર્ડની જરૂરિયાતો અનુસાર પોલેરિટીને ઉલટાવી શકે છે. જો તમે BITEC_DAUGHTER_CARD_REV પરિમાણને 0 પર સેટ કરો છો, તો ડિઝાઇન ટ્રાન્સસીવર ચેનલો અને પોલેરિટીમાં કોઈ ફેરફાર કરતી નથી.
POLARITY_INVERSION	• 0: ઇન્વર્ટ પોલેરિટી • 1: ધ્રુવીયતાને ઊંધી કરશો નહીં	ઇનપુટ ડેટાના દરેક બીટના મૂલ્યને ઉલટાવી દેવા માટે આ પરિમાણને 1 પર સેટ કરો. આ પરિમાણને 1 પર સેટ કરવાથી TX ટ્રાન્સસીવરના tx_polinv પોર્ટને 4'b1111 સોંપવામાં આવે છે.

2.12. હાર્ડવેર સેટઅપ
HDMI FRL-સક્ષમ ડિઝાઇન ભૂતપૂર્વample HDMI 2.1 સક્ષમ છે અને પ્રમાણભૂત HDMI વિડિઓ સ્ટ્રીમ માટે લૂપથ્રુ પ્રદર્શન કરે છે.
હાર્ડવેર ટેસ્ટ ચલાવવા માટે, HDMI-સક્ષમ ઉપકરણ-જેમ કે HDMI ઇન્ટરફેસ સાથે ગ્રાફિક્સ કાર્ડ-ને HDMI સિંક ઇનપુટ સાથે કનેક્ટ કરો. ડિઝાઇન HDMI 2.1 અથવા HDMI 2.0/1.4b સ્ત્રોત અને સિંક બંનેને સપોર્ટ કરે છે.

1. HDMI સિંક પોર્ટને પ્રમાણભૂત વિડિયો સ્ટ્રીમમાં ડીકોડ કરે છે અને તેને ઘડિયાળના પુનઃપ્રાપ્તિ કોર પર મોકલે છે.
2. HDMI RX કોર DCFIFO મારફત HDMI TX કોરની સમાંતર પાછા લૂપ કરવા માટે વિડિયો, સહાયક અને ઑડિઓ ડેટાને ડીકોડ કરે છે.
3. FMC પુત્રી કાર્ડનો HDMI સ્ત્રોત પોર્ટ ઇમેજને મોનિટર પર ટ્રાન્સમિટ કરે છે.

નોંધ:
જો તમે અન્ય Intel FPGA ડેવલપમેન્ટ બોર્ડનો ઉપયોગ કરવા માંગતા હો, તો તમારે ઉપકરણ સોંપણીઓ અને પિન સોંપણીઓ બદલવી પડશે. ઇન્ટેલ એરિયા 10 FPGA ડેવલપમેન્ટ કીટ અને Bitec HDMI 2.1 પુત્રી કાર્ડ માટે ટ્રાન્સસીવર એનાલોગ સેટિંગનું પરીક્ષણ કરવામાં આવ્યું છે. તમે તમારા પોતાના બોર્ડ માટે સેટિંગ્સમાં ફેરફાર કરી શકો છો.
કોષ્ટક 24. ઓન-બોર્ડ પુશ બટન અને વપરાશકર્તા LED કાર્યો

પુશ બટન/એલઇડી	કાર્ય
cpu_resetn	સિસ્ટમ રીસેટ કરવા માટે એકવાર દબાવો.
user_dipsw	પાસથ્રુ મોડને ટૉગલ કરવા માટે વપરાશકર્તા-વ્યાખ્યાયિત DIP સ્વિચ. •બંધ (મૂળભૂત સ્થિતિ) = પાસથ્રુ FPGA પર HDMI RX બાહ્ય સિંકમાંથી EDID મેળવે છે અને તે જે બાહ્ય સ્ત્રોત સાથે જોડાયેલ છે તેને રજૂ કરે છે. • ચાલુ = તમે Nios II ટર્મિનલ પરથી RX મહત્તમ FRL દરને નિયંત્રિત કરી શકો છો. આદેશ મહત્તમ FRL દર મૂલ્યમાં ફેરફાર કરીને RX EDID ને સંશોધિત કરે છે. વિવિધ FRL દરો સેટ કરવા વિશે વધુ માહિતી માટે પૃષ્ઠ 33 પર વિવિધ FRL દરોમાં ડિઝાઇન ચલાવવાનો સંદર્ભ લો.
user_pb[0]	HPD સિગ્નલને માનક HDMI સ્ત્રોત પર ટૉગલ કરવા માટે એકવાર દબાવો.
user_pb[1]	આરક્ષિત.
user_pb[2]	Bitec HDMI 2.1 FMC પુત્રી કાર્ડના TX સાથે જોડાયેલા સિંકમાંથી SCDC રજિસ્ટર વાંચવા માટે એકવાર દબાવો. નોંધ: વાંચન સક્ષમ કરવા માટે, તમારે સોફ્ટવેરમાં DEBUG_MODE ને 1 પર સેટ કરવું આવશ્યક છે.
USER_LED[0]	RX TMDS ઘડિયાળ PLL લોક સ્થિતિ. •0 = અનલોક • 1 = તાળું
USER_LED[1]	RX ટ્રાન્સસીવર તૈયાર સ્થિતિ. •0 = તૈયાર નથી • 1 = તૈયાર
USER_LED[2]	RX લિંક સ્પીડ ઘડિયાળ PLL, અને RX વિડિઓ અને FRL ઘડિયાળ PLL લોક સ્થિતિ. • 0 = કાં તો RX ઘડિયાળ PLLમાંથી એક અનલોક થયેલ છે • 1 = બંને RX ઘડિયાળ PLL લોક કરેલ છે
USER_LED[3]	RX HDMI કોર સંરેખણ અને ડેસ્ક્યુ લોક સ્થિતિ. • 0 = ઓછામાં ઓછી 1 ચેનલ અનલોક થયેલ છે • 1 = બધી ચેનલો લૉક કરેલ છે
USER_LED[4]	RX HDMI વિડિઓ લોક સ્થિતિ. • 0 = અનલોક • 1 = તાળું
USER_LED[5]	TX લિંક સ્પીડ ઘડિયાળ PLL, અને TX વિડિઓ અને FRL ઘડિયાળ PLL લોક સ્થિતિ. •0 = ક્યાં તો TX ઘડિયાળ PLLમાંથી એક અનલોક થયેલ છે • 1 = બંને TX ઘડિયાળ PLL લૉક કરેલ છે
USER_LED[6] USER_LED[7]	TX ટ્રાન્સસીવર તૈયાર સ્થિતિ. • 0 = તૈયાર નથી • 1 = તૈયાર TX લિંક તાલીમ સ્થિતિ. • 0 = નિષ્ફળ • 1 = પાસ

2.13. સિમ્યુલેશન ટેસ્ટબેન્ચ
સિમ્યુલેશન ટેસ્ટબેન્ચ HDMI TX સીરીયલ લૂપબેકનું RX કોર પર અનુકરણ કરે છે.
નોંધ:
આ સિમ્યુલેશન ટેસ્ટબેન્ચ શામેલ I2C પરિમાણ સક્ષમ કરેલ ડિઝાઇન માટે સમર્થિત નથી.
આકૃતિ 19. HDMI ઇન્ટેલ FPGA IP સિમ્યુલેશન ટેસ્ટબેન્ચ બ્લોક ડાયાગ્રામકોષ્ટક 25. ટેસ્ટબેન્ચ ઘટકો

ઘટક	વર્ણન
વિડિઓ TPG	વિડિયો ટેસ્ટ પેટર્ન જનરેટર (TPG) વિડિયો ઉત્તેજના પ્રદાન કરે છે.
ઓડિયો એસampલે જનરલ	ઓડિયો એસample જનરેટર ઓડિયો ઓ પૂરી પાડે છેampઉત્તેજના. જનરેટર ઑડિયો ચૅનલ દ્વારા પ્રસારિત કરવા માટે એક વધારાની ટેસ્ટ ડેટા પેટર્ન જનરેટ કરે છે.
ઓક્સ એસampલે જનરલ	ઓક્સ એસample જનરેટર સહાયક s પ્રદાન કરે છેampઉત્તેજના. જનરેટર ટ્રાન્સમિટરમાંથી ટ્રાન્સમિટ કરવા માટે નિશ્ચિત ડેટા જનરેટ કરે છે.

સીઆરસી ચેક	આ તપાસનાર ચકાસે છે કે શું TX ટ્રાન્સસીવર પુનઃપ્રાપ્ત થયેલ ઘડિયાળ આવર્તન ઇચ્છિત ડેટા દર સાથે મેળ ખાય છે.
ઓડિયો ડેટા ચેક	ઑડિયો ડેટા ચેક એ તુલના કરે છે કે શું વધતી જતી ટેસ્ટ ડેટા પેટર્ન પ્રાપ્ત થઈ છે અને યોગ્ય રીતે ડીકોડ કરવામાં આવી છે.
Aux ડેટા ચેક	aux ડેટા તપાસ એ તુલના કરે છે કે શું અપેક્ષિત aux ડેટા પ્રાપ્ત થયો છે અને રીસીવર બાજુ પર યોગ્ય રીતે ડીકોડ કરવામાં આવ્યો છે.

HDMI સિમ્યુલેશન ટેસ્ટબેન્ચ નીચેના ચકાસણી પરીક્ષણો કરે છે:

HDMI સુવિધા	ચકાસણી
વિડિઓ ડેટા	• ટેસ્ટબેન્ચ ઇનપુટ અને આઉટપુટ વિડિયો પર CRC તપાસનો અમલ કરે છે. • તે પ્રાપ્ત થયેલા વિડિયો ડેટામાં ગણતરી કરાયેલ CRC સામે પ્રસારિત ડેટાના CRC મૂલ્યની તપાસ કરે છે. • ટેસ્ટબેન્ચ રીસીવરમાંથી 4 સ્થિર V-SYNC સિગ્નલો શોધ્યા પછી તપાસ કરે છે.
સહાયક ડેટા	• aux sampલે જનરેટર ટ્રાન્સમિટરમાંથી ટ્રાન્સમિટ કરવા માટે નિશ્ચિત ડેટા જનરેટ કરે છે. • રીસીવર બાજુ પર, જનરેટર સરખામણી કરે છે કે શું અપેક્ષિત સહાયક ડેટા પ્રાપ્ત થયો છે અને યોગ્ય રીતે ડીકોડ કરવામાં આવ્યો છે.
ઓડિયો ડેટા	• ઓડિયો એસample જનરેટર ઑડિયો ચૅનલ દ્વારા પ્રસારિત કરવા માટે વધારાની ટેસ્ટ ડેટા પેટર્ન જનરેટ કરે છે. • રીસીવરની બાજુએ, ઓડિયો ડેટા તપાસનાર તપાસ કરે છે અને સરખામણી કરે છે કે વધારો થતો ટેસ્ટ ડેટા પેટર્ન પ્રાપ્ત થયો છે અને યોગ્ય રીતે ડીકોડ કરવામાં આવ્યો છે.

સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# સિમ્યુલેશન પાસ
કોષ્ટક 26. HDMI Intel FPGA IP ડિઝાઇન Example સપોર્ટેડ સિમ્યુલેટર્સ

સિમ્યુલેટર	વેરિલોગ એચડીએલ	વીએચડીએલ
મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન/ મોડલસિમ - ઇન્ટેલ એફપીજીએ સ્ટાર્ટર એડિશન	હા	હા
VCS/VCS MX	હા	હા
રિવેરા-પ્રો	હા	હા
એક્સેલિયમ સમાંતર	હા	ના

2.14. Design Limitations
HDMI 2.1 ડિઝાઇન એક્સને ઇન્સ્ટન્ટ કરતી વખતે તમારે કેટલીક મર્યાદાઓ ધ્યાનમાં લેવાની જરૂર છેample

• જ્યારે નોન-પાસથ્રુ મોડમાં હોય ત્યારે TX TMDS મોડમાં કામ કરવામાં અસમર્થ હોય છે. TMDS મોડમાં પરીક્ષણ કરવા માટે, user_dipsw સ્વિચને પાછા પાસથ્રુ મોડ પર ટૉગલ કરો.
• Nios II પ્રોસેસરે અન્ય પ્રક્રિયાઓમાંથી કોઈપણ વિક્ષેપ વિના પૂર્ણ કરવા માટે TX લિંક તાલીમની સેવા આપવી જોઈએ.

2.15. ડીબગીંગ સુવિધાઓ
આ ડિઝાઇન ભૂતપૂર્વample તમને મદદ કરવા માટે અમુક ડિબગીંગ સુવિધાઓ પ્રદાન કરે છે.
2.15.1. સોફ્ટવેર ડીબગીંગ સંદેશ
તમને રન-ટાઇમ સહાય પૂરી પાડવા માટે તમે સૉફ્ટવેરમાં ડિબગિંગ સંદેશ ચાલુ કરી શકો છો.
સૉફ્ટવેરમાં ડિબગિંગ સંદેશ ચાલુ કરવા માટે, આ પગલાં અનુસરો:

1. global.h સ્ક્રિપ્ટમાં DEBUG_MODE ને 1 માં બદલો.
2. Nios II કમાન્ડ શેલ પર script/build_sw.sh ચલાવો.
3. જનરેટ કરેલ સોફ્ટવેર/tx_control/tx_control.elf ને ફરીથી પ્રોગ્રામ કરો file Nios II કમાન્ડ શેલ પર આદેશ ચલાવીને:
   nios2-ડાઉનલોડ -r -g સોફ્ટવેર/tx_control/tx_control.elf
4. Nios II કમાન્ડ શેલ પર Nios II ટર્મિનલ આદેશ ચલાવો:
   nios2-ટર્મિનલ

જ્યારે તમે ડિબગિંગ સંદેશ ચાલુ કરો છો, ત્યારે નીચેની માહિતી પ્રિન્ટ આઉટ થાય છે:

• TX અને RX બંને પર TI રીડ્રાઇવર સેટિંગ્સ ELF પ્રોગ્રામિંગ પછી એકવાર વાંચવામાં અને પ્રદર્શિત થાય છે file.
• RX EDID ગોઠવણી અને હોટપ્લગ પ્રક્રિયા માટે સ્થિતિ સંદેશ
• TX સાથે જોડાયેલ સિંક પર EDID માંથી કાઢવામાં આવેલ FRL સપોર્ટ માહિતી સાથે અથવા વગર રિઝોલ્યુશન. આ માહિતી દરેક TX હોટપ્લગ માટે પ્રદર્શિત થાય છે.
• TX લિંક તાલીમ દરમિયાન TX લિંક તાલીમ પ્રક્રિયા માટે સ્થિતિ સંદેશ.

2.15.2. TX સાથે જોડાયેલ સિંકમાંથી SCDC માહિતી
તમે SCDC માહિતી મેળવવા માટે આ સુવિધાનો ઉપયોગ કરી શકો છો.

1. Nios II કમાન્ડ શેલ પર Nios II ટર્મિનલ આદેશ ચલાવો: nios2-terminal
2. Intel Arria 2 FPGA ડેવલપમેન્ટ કીટ પર user_pb[10] દબાવો.

સોફ્ટવેર Nios II ટર્મિનલ પર TX સાથે જોડાયેલ સિંક પર SCDC માહિતી વાંચે છે અને પ્રદર્શિત કરે છે.
2.15.3. ઘડિયાળ આવર્તન માપન
વિવિધ ઘડિયાળો માટે આવર્તન તપાસવા માટે આ સુવિધાનો ઉપયોગ કરો.

1. hdmi_rx_top અને hdmi_tx_top માં files, uncomment “//`define DEBUG_EN 1”.
2. દરેક ઘડિયાળની ઘડિયાળની આવર્તન (10 એમએસ અવધિમાં) મેળવવા માટે સિગ્નલ ટેપ લોજિક વિશ્લેષકમાં દરેક mr_rate_detect દાખલામાંથી refclock_measure સિગ્નલ ઉમેરો.
3. સિગ્નલ ટેપ લોજિક વિશ્લેષક સાથે ડિઝાઇન કમ્પાઇલ કરો.
4. કાર્યક્રમ SOF file અને સિગ્નલ ટેપ લોજિક વિશ્લેષક ચલાવો.

કોષ્ટક 27. ઘડિયાળો

મોડ્યુલ	mr_rate_detect દાખલો	માપવા માટેની ઘડિયાળ
hdmi_rx_top	rx_pll_tmds	RX CDR સંદર્ભ ઘડિયાળ 0
	rx_clk0_freq	ચેનલ 0 માંથી RX ટ્રાન્સસીવર ક્લોક આઉટ
	rx_vid_clk_freq	RX વિડિઓ ઘડિયાળ
	rx_frl_clk_freq	RX FRL ઘડિયાળ
	rx_hsync_freq	પ્રાપ્ત વિડિઓ ફ્રેમની Hsync આવર્તન
hdmi_tx_top	tx_clk0_freq	ચેનલ 0 માંથી TX ટ્રાન્સસીવર ઘડિયાળ બહાર
	vid_clk_freq	TX વિડિઓ ઘડિયાળ
	frl_clk_freq	TX FRL ઘડિયાળ
	tx_hsync_freq	પ્રસારિત કરવાની વિડિઓ ફ્રેમની Hsync આવર્તન

2.16. તમારી ડિઝાઇન અપગ્રેડ કરી રહ્યું છે
કોષ્ટક 28. HDMI ડિઝાઇન Exampઅગાઉના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝન સાથે સુસંગતતા

ડિઝાઇન Exampલે વેરિઅન્ટ	Intel Quartus Prime Pro આવૃત્તિ 20.3 માં અપગ્રેડ કરવાની ક્ષમતા
HDMI 2.1 ડિઝાઇન Example (સપોર્ટ FRL = 1)	ના

કોઈપણ બિન-સુસંગત ડિઝાઇન માટે ભૂતપૂર્વampતેથી, તમારે નીચેના કરવાની જરૂર છે:

1. નવી ડિઝાઇન એક્સ જનરેટ કરોampતમારી હાલની ડિઝાઇનના સમાન રૂપરેખાંકનોનો ઉપયોગ કરીને વર્તમાન ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર સંસ્કરણમાં.
2. સમગ્ર ડિઝાઇન ભૂતપૂર્વ સરખામણી કરોampડિઝાઇન ex સાથે le ડિરેક્ટરીampઅગાઉના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝનનો ઉપયોગ કરીને જનરેટ કર્યું હતું. ફેરફારો જોવા મળે છે.

HDMI 2.0 ડિઝાઇન Example (સપોર્ટ FRL = 0)

HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample એક HDMI ઉદાહરણ સમાંતર લૂપબેક દર્શાવે છે જેમાં ત્રણ RX ચેનલો અને ચાર TX ચેનલોનો સમાવેશ થાય છે.
કોષ્ટક 29. HDMI Intel FPGA IP ડિઝાઇન ExampLe Intel Arria 10 ઉપકરણો માટે

ડિઝાઇન Example	ડેટા દર	ચેનલ મોડ	લૂપબેક પ્રકાર
Arria 10 HDMI RX-TX રીટ્રાન્સમિટ	< 6,000 Mbps	સિમ્પ્લેક્સ	FIFO બફર સાથે સમાંતર

લક્ષણો

• આ ડિઝાઇન HDMI સિંક અને સ્ત્રોત વચ્ચે ડાયરેક્ટ HDMI વિડિયો સ્ટ્રીમ પાસથ્રુ કરવા માટે FIFO બફર્સને ત્વરિત કરે છે.
  
• પ્રારંભિક ડિબગીંગ માટે ડિઝાઇન એલઇડી સ્થિતિનો ઉપયોગ કરે છેtage.
• ડિઝાઇન માત્ર RX અને TX વિકલ્પો સાથે આવે છે.
• ડિઝાઇન RX-TX લિંક મોડ્યુલમાં ડાયનેમિક રેન્જ અને માસ્ટરિંગ (HDR) ઇન્ફોફ્રેમના નિવેશ અને ફિલ્ટરિંગને દર્શાવે છે.
• જ્યારે TX હોટ-પ્લગ ઇવેન્ટ દ્વારા ટ્રિગર થાય ત્યારે ડિઝાઇન બાહ્ય HDMI સિંકથી બાહ્ય HDMI સ્ત્રોત સુધી EDID પાસથ્રુનું સંચાલન દર્શાવે છે.
• ડિઝાઇન HDMI TX કોર સિગ્નલોનું સંચાલન કરવા માટે DIP સ્વીચ અને પુશ-બટન દ્વારા રન-ટાઇમ નિયંત્રણની મંજૂરી આપે છે:
  — DVI અથવા HDMI એન્કોડેડ વિડિયો ફ્રેમ પસંદ કરવા માટે મોડ સિગ્નલ
  — info_avi[47], info_vsi[61], અને audio_info_ai[48] સિગ્નલ સાઇડબેન્ડ અથવા સહાયક ડેટા પોર્ટ દ્વારા સહાયક પેકેટ ટ્રાન્સમિશન પસંદ કરવા માટે

RX ઉદાહરણ બાહ્ય વિડિયો જનરેટર પાસેથી વિડિયો સ્ત્રોત મેળવે છે, અને ડેટા TX દાખલા પર ટ્રાન્સમિટ થાય તે પહેલાં લૂપબેક FIFO મારફતે જાય છે.
કાર્યક્ષમતા ચકાસવા માટે તમારે બાહ્ય વિડિયો વિશ્લેષક, મોનિટર અથવા HDMI કનેક્શન સાથેના ટેલિવિઝનને TX કોર સાથે કનેક્ટ કરવાની જરૂર છે.
3.1. HDMI 2.0 RX-TX રિટ્રાન્સમિટ ડિઝાઇન બ્લોક ડાયાગ્રામ
HDMI 2.0 RX-TX રિટ્રાન્સમિટ ડિઝાઇન ભૂતપૂર્વample HDMI Intel FPGA IP માટે સિમ્પ્લેક્સ ચેનલ મોડ પર સમાંતર લૂપબેક દર્શાવે છે.
આકૃતિ 20. HDMI RX-TX રીટ્રાન્સમિટ બ્લોક ડાયાગ્રામ (Intel Quartus Prime Pro Edition)આકૃતિ 21. HDMI RX-TX રીટ્રાન્સમિટ બ્લોક ડાયાગ્રામ (Intel Quartus Prime Standard Edition)સંબંધિત માહિતી
પીએલએલ કેસ્કેડીંગનો જીટર અથવા એરિયા 10 પીએલએલ સંદર્ભ ઘડિયાળ માટે બિન-સમર્પિત ઘડિયાળ પાથ જો તમારી ડિઝાઇન ઘડિયાળો વધારાનો અનુભવ કરે તો વર્કઅરાઉન્ડ માટે આ ઉકેલનો સંદર્ભ લો
કચકચ
3.2. હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ઇન્ટેલ ડિઝાઇન એક્સને ચકાસવા માટે નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરે છેample
હાર્ડવેર

• Intel Arria 10 GX FPGA ડેવલપમેન્ટ કિટ
• HDMI સ્ત્રોત (ગ્રાફિક્સ પ્રોસેસર યુનિટ (GPU))
• HDMI સિંક (મોનિટર)
• Bitec HDMI FMC 2.0 પુત્રી કાર્ડ (રિવિઝન 11)
• HDMI કેબલ્સ

નોંધ:
તમે તમારા Bitec HDMI પુત્રી કાર્ડનું પુનરાવર્તન પસંદ કરી શકો છો. સ્થાનિક પેરામીટર BITEC_DAUGHTER_CARD_REV ને ટોચના સ્તરમાં 4, 6 અથવા 11 પર સેટ કરો file (a10_hdmi2_demo.v). જ્યારે તમે પુનરાવર્તન બદલો છો, ત્યારે ડિઝાઇન ટ્રાન્સસીવર ચેનલોને સ્વેપ કરી શકે છે અને Bitec HDMI પુત્રી કાર્ડની આવશ્યકતાઓ અનુસાર પોલેરિટીને ઉલટાવી શકે છે. જો તમે BITEC_DAUGHTER_CARD_REV પરિમાણને 0 પર સેટ કરો છો, તો ડિઝાઇન ટ્રાન્સસીવર ચેનલો અને પોલેરિટીમાં કોઈ ફેરફાર કરતી નથી. HDMI 2.1 ડિઝાઇન માટે ભૂતપૂર્વampલેસ, ડિઝાઇન એક્સ હેઠળample ટેબ, HDMI ડોટર કાર્ડ રિવિઝનને રિવિઝન 9, રિવિઝન 4 અથવા કોઈ દીકરી કાર્ડ પર સેટ કરો. ડિફૉલ્ટ મૂલ્ય પુનરાવર્તન 9 છે.
સોફ્ટવેર

• ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સંસ્કરણ 18.1 અને પછીનું (હાર્ડવેર પરીક્ષણ માટે)
• ModelSim - Intel FPGA આવૃત્તિ, ModelSim - Intel FPGA સ્ટાર્ટર આવૃત્તિ, , RivieraPRO, VCS (ફક્ત વેરિલોગ HDL)/VCS MX, અથવા Xcelium સમાંતર સિમ્યુલેટર

3.3. ડિરેક્ટરી માળખું
ડિરેક્ટરીઓ જનરેટ કરે છે files HDMI Intel FPGA IP ડિઝાઇન example
આકૃતિ 22. ડિઝાઇન માટે ડિરેક્ટરીનું માળખું Exampleકોષ્ટક 30. જનરેટ કરેલ RTL Files

ફોલ્ડર્સ	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન)
i2c_master (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
સામાન્ય	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

કોષ્ટક 31. જનરેટેડ સિમ્યુલેશન Files
વધુ માહિતી માટે સિમ્યુલેશન ટેસ્ટબેન્ચ વિભાગનો સંદર્ભ લો.

ફોલ્ડર્સ	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
કેડન્સ	/cds.lib
	/hdl.var
	<cds_libs ફોલ્ડર>

mentor	/mentor.do
	/msim_setup.tcl
synopsys	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
સામાન્ય (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)	/મોડેલસિમ_files.tcl
	/રિવેરા_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

કોષ્ટક 32. જનરેટેડ સોફ્ટવેર Files

ફોલ્ડર્સ	Files
tx_control_src નોંધ: tx_control ફોલ્ડરમાં આના ડુપ્લિકેટ્સ પણ છે files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. ડિઝાઇન ઘટકો
HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample માટે આ ઘટકોની જરૂર છે.
કોષ્ટક 33. HDMI RX ટોચના ઘટકો

મોડ્યુલ	વર્ણન
HDMI RX કોર	IP ટ્રાન્સસીવર નેટિવ PHY માંથી સીરીયલ ડેટા મેળવે છે અને ડેટા સંરેખણ, ચેનલ ડેસ્ક્યુ, TMDS ડીકોડિંગ, સહાયક ડેટા ડીકોડિંગ, વિડીયો ડેટા ડીકોડિંગ, ઓડિયો ડેટા ડીકોડિંગ અને ડીસ્ક્રેમ્બલિંગ કરે છે.
I2	I2C એ સિંક ડિસ્પ્લે ડેટા ચેનલ (DDC) અને સ્ટેટસ એન્ડ ડેટા ચેનલ (SCDC) માટે વપરાતું ઇન્ટરફેસ છે. HDMI સ્ત્રોત ઉન્નત વિસ્તૃત ડિસ્પ્લે આઇડેન્ટિફિકેશન ડેટા (E-EDID) ડેટા માળખું વાંચીને સિંકની ક્ષમતાઓ અને લાક્ષણિકતાઓ નક્કી કરવા માટે DDC નો ઉપયોગ કરે છે. • E-EDID માટે 8-બીટ I2C સ્લેવ એડ્રેસ 0xA0 અને 0xA1 છે. LSB ઍક્સેસ પ્રકાર સૂચવે છે: વાંચવા માટે 1 અને લખવા માટે 0. જ્યારે HPD ઇવેન્ટ થાય છે, ત્યારે I2C સ્લેવ ઑન-ચિપ રેમમાંથી વાંચીને E-EDID ડેટાને પ્રતિસાદ આપે છે. • I2C સ્લેવ-ઓન્લી કંટ્રોલર HDMI 2.0 ઑપરેશન માટે SCDC ને પણ સપોર્ટ કરે છે. SCDC માટે 8-બીટ I2C સ્લેવ સરનામું 0xA8 અને 0xA9 છે. જ્યારે HPD ઇવેન્ટ થાય છે, ત્યારે I2C સ્લેવ HDMI RX કોરના SCDC ઇન્ટરફેસ પર અથવા તેનાથી લખવા અથવા વાંચવાનો વ્યવહાર કરે છે. નોંધ: જો HDMI 2b નો હેતુ ન હોય તો SCDC માટે આ I2.0C સ્લેવ-ઓન્લી કંટ્રોલર જરૂરી નથી. જો તમે ચાલુ કરો I2C નો સમાવેશ કરો પરિમાણ, આ બ્લોક કોરની અંદર સમાવવામાં આવશે અને આ સ્તર પર દેખાશે નહીં.
EDID રેમ	ડિઝાઇન RAM 1-પોર્ટ IP કોરનો ઉપયોગ કરીને EDID માહિતી સંગ્રહિત કરે છે. પ્રમાણભૂત ટુ-વાયર (ઘડિયાળ અને ડેટા) સીરીયલ બસ પ્રોટોકોલ (I2C સ્લેવ-ઓન્લી કંટ્રોલર) CEA-861-D સુસંગત E-EDID ડેટા સ્ટ્રક્ચરને સ્થાનાંતરિત કરે છે. આ EDID RAM E- EDID માહિતીનો સંગ્રહ કરે છે. નોંધ: જો તમે ચાલુ કરો EDID RAM નો સમાવેશ કરો પરિમાણ, આ બ્લોક કોરની અંદર સમાવવામાં આવશે અને આ સ્તર પર દેખાશે નહીં.
IOPLL	IOPLL આવનારી TMDS ઘડિયાળ માટે RX CDR સંદર્ભ ઘડિયાળ, લિંક સ્પીડ ઘડિયાળ અને વિડિયો ઘડિયાળ જનરેટ કરે છે. • આઉટપુટ ઘડિયાળ 0 (સીડીઆર સંદર્ભ ઘડિયાળ) • આઉટપુટ ઘડિયાળ 1 (લિંક સ્પીડ ઘડિયાળ) • આઉટપુટ ઘડિયાળ 2 (વિડિયો ઘડિયાળ) નોંધ: ડિફોલ્ટ IOPLL રૂપરેખાંકન કોઈપણ HDMI રિઝોલ્યુશન માટે માન્ય નથી. IOPLL ને પાવર અપ પર યોગ્ય સેટિંગ્સમાં પુનઃરૂપરેખાંકિત કરવામાં આવે છે.
ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર	ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર RX ટ્રાન્સસીવર્સની વિશ્વસનીય શરૂઆતની ખાતરી કરે છે. આ નિયંત્રકનું રીસેટ ઇનપુટ RX પુનઃરૂપરેખાંકન દ્વારા ટ્રિગર થાય છે, અને તે બ્લોકની અંદરના રીસેટ સિક્વન્સિંગ અનુસાર ટ્રાન્સસીવર નેટિવ PHY બ્લોકને અનુરૂપ એનાલોગ અને ડિજિટલ રીસેટ સિગ્નલ જનરેટ કરે છે.
RX મૂળ PHY	હાર્ડ ટ્રાન્સસીવર બ્લોક કે જે બાહ્ય વિડિયો સ્ત્રોતમાંથી સીરીયલ ડેટા મેળવે છે. તે HDMI RX કોર પર ડેટા પસાર કરતા પહેલા સીરીયલ ડેટાને સમાંતર ડેટા માટે ડીસીરિયલાઇઝ કરે છે.
RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન	RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન જે 250 Mbps થી 6,000 Mbps સુધીના કોઈપણ મનસ્વી લિંક દરો પર ચલાવવા માટે RX ટ્રાન્સસીવરને ચલાવવા માટે HDMI PLL સાથે રેટ ડિટેક્શન સર્કિટરીનો અમલ કરે છે. નીચેના પૃષ્ઠ 23 પર આકૃતિ 63 નો સંદર્ભ લો.

IOPLL પુનઃરૂપરેખાંકન

IOPLL પુનઃરૂપરેખાંકન બ્લોક ઇન્ટેલ FPGAs માં PLL ના ગતિશીલ રીઅલ-ટાઇમ પુનઃરૂપરેખાંકનની સુવિધા આપે છે. આ બ્લોક સમગ્ર FPGA ને પુનઃરૂપરેખાંકિત કર્યા વિના, આઉટપુટ ઘડિયાળની આવર્તન અને PLL બેન્ડવિડ્થને વાસ્તવિક સમયમાં અપડેટ કરે છે. આ બ્લોક Intel Arria 100 ઉપકરણોમાં 10 MHz પર ચાલે છે. IOPLL પુનઃરૂપરેખાંકન મર્યાદાને કારણે, IOPLL પુનઃરૂપરેખાંકન IP જનરેશન દરમિયાન Quartus INI permit_nf_pll_reconfig_out_of_lock=on લાગુ કરો. Quartus INI લાગુ કરવા માટે, quartus.ini માં “permit_nf_pll_reconfig_out_of_lock=on” નો સમાવેશ કરો. file and place in the file ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ ડિરેક્ટરી. જ્યારે તમે INI સાથે ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં IOPLL પુનઃરૂપરેખાંકન બ્લોક (pll_hdmi_reconfig) ને સંપાદિત કરો ત્યારે તમારે ચેતવણી સંદેશ જોવો જોઈએ. નોંધ: આ ક્વાર્ટસ INI વિના, IOPLL પુનઃરૂપરેખાંકન પૂર્ણ કરી શકાતું નથી જો IOPLL પુનઃરૂપરેખાંકન દરમિયાન લોક ગુમાવે છે.

પીઆઈઓ

સમાંતર ઇનપુટ/આઉટપુટ (PIO) બ્લોક ફંક્શન્સ કન્ટ્રોલ, સ્ટેટસ અને CPU સબ-સિસ્ટમમાં અથવા તેનાથી ઇન્ટરફેસ રીસેટ કરે છે.

આકૃતિ 23. મલ્ટિ-રેટ રિકોન્ફિગરેશન સિક્વન્સ ફ્લો
જ્યારે તે ઇનપુટ ડેટા સ્ટ્રીમ અને સંદર્ભ ઘડિયાળની આવર્તન મેળવે છે, અથવા જ્યારે ટ્રાન્સસીવર અનલૉક થાય છે ત્યારે આકૃતિ નિયંત્રકના બહુ-દર પુનઃરૂપરેખાંકન ક્રમ પ્રવાહને દર્શાવે છે.કોષ્ટક 34. HDMI TX ટોચના ઘટકો

મોડ્યુલ	વર્ણન
HDMI TX કોર	IP કોર ટોચના સ્તર પરથી વિડિયો ડેટા મેળવે છે અને TMDS એન્કોડિંગ, સહાયક ડેટા એન્કોડિંગ, ઑડિઓ ડેટા એન્કોડિંગ, વીડિયો ડેટા એન્કોડિંગ અને સ્ક્રેમ્બલિંગ કરે છે.
I2C માસ્ટર	I2C એ સિંક ડિસ્પ્લે ડેટા ચેનલ (DDC) અને સ્ટેટસ એન્ડ ડેટા ચેનલ (SCDC) માટે વપરાતું ઇન્ટરફેસ છે. HDMI સ્ત્રોત ઉન્નત વિસ્તૃત ડિસ્પ્લે આઇડેન્ટિફિકેશન ડેટા (E-EDID) ડેટા માળખું વાંચીને સિંકની ક્ષમતાઓ અને લાક્ષણિકતાઓ નક્કી કરવા માટે DDC નો ઉપયોગ કરે છે. • DDC તરીકે, I2C માસ્ટર HDMI RX ટોપમાં અથવા વિડિયો પ્રોસેસિંગ માટે EDID માહિતી EDID RAM ને ગોઠવવા માટે બાહ્ય સિંકમાંથી EDID વાંચે છે. • SCDC તરીકે, I2C માસ્ટર HDMI 2.0b ઑપરેશન માટે FPGA સ્ત્રોતમાંથી SCDC ડેટા સ્ટ્રક્ચરને બાહ્ય સિંકમાં ટ્રાન્સફર કરે છે. માજી માટેample, જો આઉટગોઇંગ ડેટા સ્ટ્રીમ 3,400 Mbps થી ઉપર હોય, તો Nios II પ્રોસેસર I2C માસ્ટરને સિંક SCDC રૂપરેખાંકન રજિસ્ટરના TMDS_BIT_CLOCK_RATIO અને SCRAMBLER_ENABLE બિટ્સને 1 પર અપડેટ કરવા આદેશ આપે છે.
IOPLL	IOPLL ઇનકમિંગ TMDS ઘડિયાળમાંથી લિંક સ્પીડ ક્લોક અને વીડિયો ક્લોક સપ્લાય કરે છે. • આઉટપુટ ઘડિયાળ 1 (લિંક સ્પીડ ઘડિયાળ) • આઉટપુટ ઘડિયાળ 2 (વિડિયો ઘડિયાળ) નોંધ: ડિફોલ્ટ IOPLL રૂપરેખાંકન કોઈપણ HDMI રિઝોલ્યુશન માટે માન્ય નથી. IOPLL ને પાવર અપ પર યોગ્ય સેટિંગ્સમાં પુનઃરૂપરેખાંકિત કરવામાં આવે છે.
ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર	ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલર TX ટ્રાન્સસીવર્સની વિશ્વસનીય શરૂઆતની ખાતરી આપે છે. આ નિયંત્રકનું રીસેટ ઇનપુટ ટોચના સ્તરથી ટ્રિગર થાય છે, અને તે બ્લોકની અંદરના રીસેટ સિક્વન્સિંગ અનુસાર ટ્રાન્સસીવર નેટિવ PHY બ્લોકને અનુરૂપ એનાલોગ અને ડિજિટલ રીસેટ સિગ્નલ જનરેટ કરે છે. આ બ્લોકમાંથી tx_ready આઉટપુટ સિગ્નલ HDMI Intel FPGA IP પર રીસેટ સિગ્નલ તરીકે પણ કાર્ય કરે છે જે દર્શાવે છે કે ટ્રાન્સસીવર ચાલુ છે અને ચાલુ છે અને કોરમાંથી ડેટા પ્રાપ્ત કરવા માટે તૈયાર છે.
ટ્રાન્સસીવર મૂળ PHY	હાર્ડ ટ્રાન્સસીવર બ્લોક કે જે HDMI TX કોરમાંથી સમાંતર ડેટા મેળવે છે અને ડેટાને ટ્રાન્સમિટ કરવાથી શ્રેણીબદ્ધ કરે છે. TX નેટિવ PHY અને ટ્રાન્સસીવર આર્બિટર વચ્ચેના જોડાણને દર્શાવવા માટે TX નેટિવ PHY બ્લોકમાં પુનઃરૂપરેખાંકન ઈન્ટરફેસ સક્ષમ કરેલ છે. TX નેટિવ PHY માટે કોઈ પુનઃરૂપરેખાંકન કરવામાં આવતું નથી. નોંધ: HDMI TX ઇન્ટર-ચેનલ સ્ક્યુ જરૂરિયાતને પહોંચી વળવા માટે, Intel Arria 10 Transceiver Native PHY પેરામીટર એડિટરમાં TX ચેનલ બોન્ડિંગ મોડ વિકલ્પ સેટ કરો PMA અને PCS બંધન. તમારે ટ્રાન્સસીવર રીસેટ કંટ્રોલર (tx_digitalreset) માંથી ડિજીટલ રીસેટ સિગ્નલમાં વધુમાં વધુ skew (set_max_skew) અવરોધ આવશ્યકતા ઉમેરવાની પણ જરૂર છે. ઇન્ટેલ એરિયા 10 ટ્રાન્સસીવર PHY વપરાશકર્તા માર્ગદર્શિકા.
TX PLL	ટ્રાન્સમીટર PLL બ્લોક ટ્રાન્સસીવર નેટિવ PHY બ્લોકને સીરીયલ ફાસ્ટ ઘડિયાળ પ્રદાન કરે છે. આ માટે HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample, fPLL નો ઉપયોગ TX PLL તરીકે થાય છે.
IOPLL પુનઃરૂપરેખાંકન	IOPLL પુનઃરૂપરેખાંકન બ્લોક ઇન્ટેલ FPGAs માં PLL ના ગતિશીલ રીઅલ-ટાઇમ પુનઃરૂપરેખાંકનની સુવિધા આપે છે. આ બ્લોક સમગ્ર FPGA ને પુનઃરૂપરેખાંકિત કર્યા વિના, આઉટપુટ ઘડિયાળની આવર્તન અને PLL બેન્ડવિડ્થને વાસ્તવિક સમયમાં અપડેટ કરે છે. આ બ્લોક Intel Arria 100 ઉપકરણોમાં 10 MHz પર ચાલે છે. IOPLL પુનઃરૂપરેખાંકન મર્યાદાને કારણે, IOPLL પુનઃરૂપરેખાંકન IP જનરેશન દરમિયાન Quartus INI permit_nf_pll_reconfig_out_of_lock=on લાગુ કરો. Quartus INI લાગુ કરવા માટે, quartus.ini માં “permit_nf_pll_reconfig_out_of_lock=on” નો સમાવેશ કરો. file and place in the file ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ ડિરેક્ટરી. જ્યારે તમે INI સાથે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં IOPLL પુનઃરૂપરેખાંકન બ્લોક (pll_hdmi_reconfig) ને સંપાદિત કરો ત્યારે તમારે ચેતવણી સંદેશ જોવો જોઈએ. નોંધ: આ ક્વાર્ટસ INI વિના, IOPLL પુનઃરૂપરેખાંકન પૂર્ણ કરી શકાતું નથી જો IOPLL પુનઃરૂપરેખાંકન દરમિયાન લોક ગુમાવે છે.
પીઆઈઓ	સમાંતર ઇનપુટ/આઉટપુટ (PIO) બ્લોક ફંક્શન્સ કન્ટ્રોલ, સ્ટેટસ અને CPU સબ-સિસ્ટમમાં અથવા તેનાથી ઇન્ટરફેસ રીસેટ કરે છે.

કોષ્ટક 35. ટ્રાન્સસીવર ડેટા રેટ અને ઓવર્સampદરેક TMDS ઘડિયાળ આવર્તન શ્રેણી માટે લિંગ પરિબળ

TMDS ઘડિયાળ આવર્તન (MHz)	TMDS બીટ ક્લોક રેશિયો	ઓવરમાંampલિંગ પરિબળ	ટ્રાન્સસીવર ડેટા રેટ (Mbps)
85-150	1	લાગુ પડતું નથી	3400-6000
100-340	0	લાગુ પડતું નથી	1000-3400
50-100	0	5	2500-5000
35-50	0	3	1050-1500
30-35	0	4	1200-1400
25-30	0	5	1250-1500

કોષ્ટક 36. ટોચના સ્તરના સામાન્ય બ્લોક્સ

મોડ્યુલ

વર્ણન

ટ્રાન્સસીવર આર્બિટર

જ્યારે સમાન ભૌતિક ચેનલમાં RX અથવા TX ટ્રાન્સસીવર્સને પુનઃરૂપરેખાંકનની જરૂર હોય ત્યારે આ સામાન્ય કાર્યાત્મક બ્લોક ટ્રાન્સસીવર્સને એકસાથે પુનઃપ્રાપ્ત થવાથી અટકાવે છે. એક સાથે રિકેલિબ્રેશન એ એપ્લિકેશનને અસર કરે છે જ્યાં સમાન ચેનલમાં RX અને TX ટ્રાન્સસીવર્સ સ્વતંત્ર IP અમલીકરણને સોંપવામાં આવે છે. આ ટ્રાન્સસીવર આર્બિટર એ સિમ્પ્લેક્સ TX અને સિમ્પ્લેક્સ RX ને સમાન ભૌતિક ચેનલમાં મર્જ કરવા માટે ભલામણ કરેલ રીઝોલ્યુશનનું વિસ્તરણ છે. આ ટ્રાન્સસીવર આર્બિટર એવલોન-એમએમ આરએક્સ અને ટીએક્સ પુનઃરૂપરેખાંકન વિનંતીઓને મર્જ કરવામાં અને એક ચેનલની અંદર સિમ્પ્લેક્સ આરએક્સ અને ટીએક્સ ટ્રાન્સસીવર્સને લક્ષ્યાંકિત કરવામાં પણ મદદ કરે છે કારણ કે ટ્રાન્સસીવરના પુનઃરૂપરેખાંકન ઇન્ટરફેસ પોર્ટને માત્ર ક્રમિક રીતે ઍક્સેસ કરી શકાય છે. આ ડિઝાઇનમાં ટ્રાન્સસીવર આર્બિટર અને TX/RX નેટિવ PHY/PHY રીસેટ કંટ્રોલર બ્લોક્સ વચ્ચેનું ઇન્ટરફેસ જોડાણample એક સામાન્ય મોડ દર્શાવે છે જે ટ્રાન્સસીવર આર્બિટરનો ઉપયોગ કરીને કોઈપણ IP સંયોજન માટે અરજી કરે છે. જ્યારે ચેનલમાં ફક્ત RX અથવા TX ટ્રાન્સસીવરનો ઉપયોગ કરવામાં આવે ત્યારે ટ્રાન્સસીવર આર્બિટરની આવશ્યકતા હોતી નથી. ટ્રાન્સસીવર આર્બિટર તેના એવલોન-એમએમ પુનઃરૂપરેખાંકન ઇન્ટરફેસ દ્વારા પુનઃરૂપરેખાંકનની વિનંતી કરનારને ઓળખે છે અને ખાતરી કરે છે કે અનુરૂપ tx_reconfig_cal_busy અથવા rx_reconfig_cal_busy તે મુજબ ગેટેડ છે. HDMI એપ્લિકેશન માટે, ફક્ત RX પુનઃરૂપરેખાંકન શરૂ કરે છે. આર્બિટર દ્વારા એવલોન-એમએમ પુનઃરૂપરેખાંકન વિનંતીને ચેનલ કરીને, આર્બિટર ઓળખે છે કે પુનઃરૂપરેખાંકન વિનંતી આરએક્સમાંથી ઉદ્દભવે છે, જે પછી tx_reconfig_cal_busy ને દાવો કરવાથી દૂર કરે છે અને rx_reconfig_cal_busy ને દાવો કરવાની મંજૂરી આપે છે. ગેટીંગ TX ટ્રાન્સસીવરને અજાણતા કેલિબ્રેશન મોડમાં ખસેડવામાં આવતા અટકાવે છે.

	નોંધ: કારણ કે HDMI ને માત્ર RX પુનઃરૂપરેખાંકનની જરૂર છે, tx_reconfig_mgmt_* સિગ્નલો બંધ છે. ઉપરાંત, આર્બિટર અને TX નેટિવ PHY બ્લોક વચ્ચે એવલોન-એમએમ ઇન્ટરફેસ જરૂરી નથી. ડિઝાઇન એક્સમાં ઇન્ટરફેસને બ્લોક્સ સોંપવામાં આવ્યા છેampTX/RX નેટિવ PHY/PHY રીસેટ કંટ્રોલર સાથે સામાન્ય ટ્રાન્સસીવર આર્બિટર કનેક્શન દર્શાવવા માટે.
RX-TX લિંક	• સમગ્ર RX અને TX વિડિયો ક્લોક ડોમેન્સ પર DCFIFO દ્વારા HDMI RX કોર લૂપમાંથી વિડિયો ડેટા આઉટપુટ અને સિંક્રનાઇઝેશન સિગ્નલ. • જનરલ કંટ્રોલ પેકેટ (GCP), ઇન્ફોફ્રેમ્સ (AVI, VSI અને AI), સહાયક ડેટા, અને ઓડિયો ડેટા લૂપ સમગ્ર RX અને TX લિંક સ્પીડ ક્લોક ડોમેન્સ પર DCFIFOs દ્વારા. • HDMI TX કોરનું સહાયક ડેટા પોર્ટ બેકપ્રેશર દ્વારા DCFIFO માં વહેતા સહાયક ડેટાને નિયંત્રિત કરે છે. બેકપ્રેશર એ ખાતરી કરે છે કે સહાયક ડેટા પોર્ટ પર કોઈ અપૂર્ણ સહાયક પેકેટ નથી. • આ બ્લોક બાહ્ય ફિલ્ટરિંગ પણ કરે છે: — HDMI TX કોર ઑક્સિલરી ડેટા પોર્ટ પર ટ્રાન્સમિટ કરતાં પહેલાં ઑક્સિલરી ડેટા સ્ટ્રીમમાંથી ઑડિયો ડેટા અને ઑડિયો ક્લોક રિજનરેશન પેકેટને ફિલ્ટર કરે છે. નોંધ: આ ફિલ્ટરિંગને અક્ષમ કરવા માટે, user_pb[2] દબાવો. પુનઃપ્રસારિત સહાયક ડેટા સ્ટ્રીમમાં ઑડિઓ ડેટા અને ઑડિઓ ઘડિયાળ પુનર્જીવન પેકેટનું કોઈ ડુપ્લિકેશન નથી તેની ખાતરી કરવા માટે આ ફિલ્ટરિંગને સક્ષમ કરો. — HDMI RX સહાયક ડેટામાંથી હાઇ ડાયનેમિક રેન્જ (HDR) ઇન્ફોફ્રેમને ફિલ્ટર કરે છે અને ભૂતપૂર્વ દાખલ કરે છેampએવલોન ST મલ્ટિપ્લેક્સર દ્વારા HDMI TX ના સહાયક ડેટા માટે HDR ઇન્ફોફ્રેમ.
CPU સબ-સિસ્ટમ	CPU સબ-સિસ્ટમ SCDC અને DDC નિયંત્રકો અને સ્ત્રોત પુનઃરૂપરેખાંકન નિયંત્રક તરીકે કાર્ય કરે છે. • સ્ત્રોત SCDC કંટ્રોલર I2C માસ્ટર કંટ્રોલર ધરાવે છે. I2C માસ્ટર કંટ્રોલર HDMI 2.0b ઑપરેશન માટે FPGA સ્ત્રોતમાંથી SCDC ડેટા સ્ટ્રક્ચરને બાહ્ય સિંકમાં ટ્રાન્સફર કરે છે. માજી માટેample, જો આઉટગોઇંગ ડેટા સ્ટ્રીમ 6,000 Mbps છે, તો Nios II પ્રોસેસર I2C માસ્ટર કંટ્રોલરને TMDS_BIT_CLOCK_RATIO અને સિંક TMDS કન્ફિગરેશન રજિસ્ટરના SCRAMBLER_ENABLE બિટ્સને 1 પર અપડેટ કરવા આદેશ આપે છે. • એ જ I2C માસ્ટર HDMI સ્ત્રોત અને બાહ્ય સિંક વચ્ચે DDC ડેટા સ્ટ્રક્ચર (E-EDID) ને પણ ટ્રાન્સફર કરે છે. • Nios II CPU HDMI સ્ત્રોત માટે પુનઃરૂપરેખાંકન નિયંત્રક તરીકે કાર્ય કરે છે. TX ને પુનઃરૂપરેખાંકનની જરૂર છે કે કેમ તે નિર્ધારિત કરવા માટે CPU RX પુનઃરૂપરેખાંકન મેનેજમેન્ટ મોડ્યુલમાંથી સામયિક દર શોધ પર આધાર રાખે છે. એવલોન-એમએમ સ્લેવ અનુવાદક નિઓસ II પ્રોસેસર એવલોન-એમએમ માસ્ટર ઇન્ટરફેસ અને બાહ્ય રીતે ઇન્સ્ટન્ટિયેટેડ HDMI સ્ત્રોતના IOPLL અને TX નેટિવ PHY ના એવલોન-MM સ્લેવ ઇન્ટરફેસ વચ્ચેનું ઇન્ટરફેસ પૂરું પાડે છે. • TX માટે પુનઃરૂપરેખાંકન ક્રમ પ્રવાહ RX જેવો જ છે, સિવાય કે PLL અને ટ્રાન્સસીવર પુનઃરૂપરેખાંકન અને રીસેટ ક્રમ અનુક્રમે કરવામાં આવે છે. પૃષ્ઠ 24 પર આકૃતિ 67 નો સંદર્ભ લો.

આકૃતિ 24. પુનઃરૂપરેખાંકન ક્રમ પ્રવાહ
આકૃતિ Nios II સોફ્ટવેર ફ્લો દર્શાવે છે જેમાં I2C માસ્ટર અને HDMI સ્ત્રોત માટે નિયંત્રણો સામેલ છે.3.5. ડાયનેમિક રેન્જ અને માસ્ટરિંગ (HDR) ઇન્ફોફ્રેમ ઇન્સર્ટેશન અને ફિલ્ટરિંગ
HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample એ RX-TX લૂપબેક સિસ્ટમમાં HDR ઇન્ફોફ્રેમ નિવેશના પ્રદર્શનનો સમાવેશ કરે છે.
HDMI સ્પષ્ટીકરણ સંસ્કરણ 2.0b ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમને HDMI સહાયક પ્રવાહ દ્વારા પ્રસારિત કરવાની મંજૂરી આપે છે. પ્રદર્શનમાં, સહાયક ડેટા નિવેશ બ્લોક HDR નિવેશને સપોર્ટ કરે છે. તમારે મોડ્યુલના સિગ્નલ લિસ્ટ ટેબલમાં નિર્દિષ્ટ કર્યા મુજબ માત્ર ઇચ્છિત HDR ઇન્ફોફ્રેમ પેકેટને ફોર્મેટ કરવાની જરૂર છે અને દરેક વિડિયો ફ્રેમમાં એકવાર HDR ઇન્ફોફ્રેમના નિવેશને શેડ્યૂલ કરવા માટે પ્રદાન કરેલ AUX ઇન્સર્શન કંટ્રોલ મોડ્યુલનો ઉપયોગ કરો.
આમાં માજીampલે રૂપરેખાંકન, એવા કિસ્સાઓમાં કે જ્યાં આવનારી સહાયક સ્ટ્રીમમાં પહેલાથી જ HDR ઇન્ફોફ્રેમનો સમાવેશ થાય છે, સ્ટ્રીમ કરેલ HDR સામગ્રી ફિલ્ટર કરવામાં આવે છે. ફિલ્ટરિંગ વિરોધાભાસી HDR ઇન્ફોફ્રેમ્સને ટ્રાન્સમિટ કરવાનું ટાળે છે અને ખાતરી કરે છે કે માત્ર HDR S માં ઉલ્લેખિત મૂલ્યોample ડેટા મોડ્યુલનો ઉપયોગ થાય છે.
આકૃતિ 25. ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ નિવેશ સાથે RX-TX લિંક
આકૃતિ HDMI TX કોર સહાયક પ્રવાહમાં ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ નિવેશ સહિત RX-TX લિંકનો બ્લોક ડાયાગ્રામ દર્શાવે છે.
કોષ્ટક 37. સહાયક ડેટા નિવેશ બ્લોક (altera_hdmi_aux_hdr) સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ
clk	ઇનપુટ	1	ઘડિયાળ ઇનપુટ. આ ઘડિયાળ લિંક સ્પીડ ઘડિયાળ સાથે જોડાયેલ હોવી જોઈએ.
રીસેટ	ઇનપુટ	1	ઇનપુટ રીસેટ કરો.

સહાયક પેકેટ જનરેટર અને મલ્ટિપ્લેક્સર સિગ્નલ્સ
મલ્ટિપ્લેક્સર_આઉટ_ડેટા	આઉટપુટ	72	મલ્ટિપ્લેક્સરમાંથી એવલોન સ્ટ્રીમિંગ આઉટપુટ.
Multiplexer_out_valid	આઉટપુટ	1
મલ્ટિપ્લેક્સર_આઉટ_રેડી	આઉટપુટ	1
મલ્ટિપ્લેક્સર_આઉટ_સ્ટાર્ટઓફપેકેટ	આઉટપુટ	1
મલ્ટિપ્લેક્સર_આઉટ_એન્ડઓફપેકેટ	આઉટપુટ	1
મલ્ટિપ્લેક્સર_આઉટ_ચેનલ	આઉટપુટ	11
મલ્ટિપ્લેક્સર_ઇન_ડેટા	ઇનપુટ	72	મલ્ટિપ્લેક્સરના In1 પોર્ટ પર એવલોન સ્ટ્રીમિંગ ઇનપુટ. HDMI TX વિડિઓ Vsync. આ સિગ્નલ લિંક સ્પીડ ક્લોક ડોમેન સાથે સિંક્રનાઇઝ થવું જોઈએ. કોર આ સિગ્નલની વધતી ધાર પર સહાયક પ્રવાહમાં HDR ઇન્ફોફ્રેમ દાખલ કરે છે.
Multiplexer_in_valid	ઇનપુટ	1
મલ્ટિપ્લેક્સર_માં_તૈયાર	ઇનપુટ	1
મલ્ટિપ્લેક્સર_ઇન_સ્ટાર્ટઓફપેકેટ	ઇનપુટ	1
મલ્ટિપ્લેક્સર_ઇન_એન્ડઓફપેકેટ hdmi_tx_vsync	ઇનપુટ ઇનપુટ	1 1

કોષ્ટક 38. HDR ડેટા મોડ્યુલ (altera_hdmi_hdr_infoframe) સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
hb0	આઉટપુટ	8	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો હેડર બાઇટ 0: ઇન્ફોફ્રેમ ટાઇપ કોડ.
hb1	આઉટપુટ	8	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો હેડર બાઇટ 1: ઇન્ફોફ્રેમ સંસ્કરણ નંબર.
hb2	આઉટપુટ	8	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો હેડર બાઇટ 2: ઇન્ફોફ્રેમની લંબાઈ.
pb	ઇનપુટ	224	ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમનો ડેટા બાઇટ.

કોષ્ટક 39. ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ ડેટા બાઇટ બંડલ બીટ-ફીલ્ડ્સ

બીટ-ફીલ્ડ	વ્યાખ્યા	સ્ટેટિક મેટાડેટા પ્રકાર 1
7:0	ડેટા બાઈટ 1: {5'h0, EOTF[2:0]}
15:8	ડેટા બાઈટ 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	ડેટા બાઇટ 3: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[0], LSB
31:24	ડેટા બાઇટ 4: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[0], MSB
39:32	ડેટા બાઇટ 5: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[0], LSB
47:40	ડેટા બાઇટ 6: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[0], MSB
55:48	ડેટા બાઇટ 7: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[1], LSB
63:56	ડેટા બાઇટ 8: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[1], MSB
71:64	ડેટા બાઇટ 9: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[1], LSB
79:72	ડેટા બાઇટ 10: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[1], MSB
87:80	ડેટા બાઇટ 11: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[2], LSB
95:88	ડેટા બાઇટ 12: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_x[2], MSB
103:96	ડેટા બાઇટ 13: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[2], LSB
111:104	ડેટા બાઇટ 14: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	ડિસ્પ્લે_પ્રાઈમરીઝ_વાય[2], MSB
119:112	ડેટા બાઇટ 15: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_x, LSB
127:120	ડેટા બાઇટ 16: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_x, MSB
135:128	ડેટા બાઇટ 17: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_y, LSB

143:136	ડેટા બાઇટ 18: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	white_point_y, MSB
151:144	ડેટા બાઇટ 19: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	max_display_mastering_luminance, LSB
159:152	ડેટા બાઇટ 20: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	max_display_mastering_luminance, MSB
167:160	ડેટા બાઇટ 21: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	min_display_mastering_luminance, LSB
175:168	ડેટા બાઇટ 22: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	min_display_mastering_luminance, MSB
183:176	ડેટા બાઇટ 23: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ સામગ્રી પ્રકાશ સ્તર, LSB
191:184	ડેટા બાઇટ 24: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ સામગ્રી પ્રકાશ સ્તર, MSB
199:192	ડેટા બાઇટ 25: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ ફ્રેમ-સરેરાશ પ્રકાશ સ્તર, LSB
207:200	ડેટા બાઇટ 26: સ્ટેટિક_મેટાડેટા_ડિસ્ક્રીપ્ટર	મહત્તમ ફ્રેમ-સરેરાશ પ્રકાશ સ્તર, MSB
215:208	આરક્ષિત
223:216	આરક્ષિત

HDR નિવેશ અને ફિલ્ટરિંગને અક્ષમ કરી રહ્યું છે
HDR નિવેશ અને ફિલ્ટરને અક્ષમ કરવાથી તમે RX-TX રિટ્રાન્સમિટ ડિઝાઇન એક્સમાં કોઈપણ ફેરફાર કર્યા વિના સ્રોત સહાયક સ્ટ્રીમમાં પહેલેથી જ ઉપલબ્ધ HDR સામગ્રીના પુનઃપ્રસારણને ચકાસવા માટે સક્ષમ બનાવે છે.ample
HDR ઇન્ફોફ્રેમ નિવેશ અને ફિલ્ટરિંગને અક્ષમ કરવા માટે:

1. rxtx_link.v માં block_ext_hdr_infoframe ને 1'b0 પર સેટ કરો file સહાયક પ્રવાહમાંથી HDR ઇન્ફોફ્રેમના ફિલ્ટરિંગને રોકવા માટે.
2. altera_hdmi_aux_hdr.v માં avalon_st_multiplexer દાખલાનું Multiplexer_in0_valid સેટ કરો file સહાયક પેકેટ જનરેટરને TX સહાયક પ્રવાહમાં વધારાની HDR ઇન્ફોફ્રેમ બનાવવા અને દાખલ કરવાથી રોકવા માટે 1'b0 સુધી.
   

3.6. ક્લોકિંગ સ્કીમ
ક્લોકિંગ સ્કીમ HDMI Intel FPGA IP ડિઝાઇન એક્સમાં ઘડિયાળના ડોમેન્સનું વર્ણન કરે છે.ample
આકૃતિ 26. HDMI Intel FPGA IP ડિઝાઇન Exampલે ક્લોકિંગ સ્કીમ (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)આકૃતિ 27. HDMI Intel FPGA IP ડિઝાઇન Exampલે ક્લોકિંગ સ્કીમ (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન)કોષ્ટક 40. ક્લોકિંગ સ્કીમ સિગ્નલ્સ

ઘડિયાળ	ડિઝાઇનમાં સિગ્નલનું નામ	વર્ણન
TX IOPLL/ TX PLL સંદર્ભ ઘડિયાળ 1	hdmi_clk_in	TX IOPLL અને TX PLL માટે સંદર્ભ ઘડિયાળ. ઘડિયાળની આવર્તન HDMI TX TMDS ઘડિયાળ ચેનલમાંથી અપેક્ષિત TMDS ઘડિયાળની આવર્તન જેટલી જ છે. આ માટે HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample, આ ઘડિયાળ પ્રદર્શન હેતુ માટે RX TMDS ઘડિયાળ સાથે જોડાયેલ છે. તમારી એપ્લિકેશનમાં, તમારે બહેતર જીટર કામગીરી માટે પ્રોગ્રામેબલ ઓસિલેટરમાંથી TMDS ઘડિયાળની આવર્તન સાથે સમર્પિત ઘડિયાળ સપ્લાય કરવાની જરૂર છે. નોંધ: TX PLL સંદર્ભ ઘડિયાળ તરીકે ટ્રાન્સસીવર RX પિનનો ઉપયોગ કરશો નહીં. જો તમે HDMI TX refclk ને RX પિન પર મૂકશો તો તમારી ડિઝાઇન ફિટ થવામાં નિષ્ફળ જશે.
TX ટ્રાન્સસીવર ઘડિયાળ બહાર	tx_clk	ટ્રાન્સસીવરમાંથી ક્લોક આઉટ પુનઃપ્રાપ્ત થાય છે, અને આવર્તન ડેટા દર અને ઘડિયાળ દીઠ પ્રતીકોના આધારે બદલાય છે. TX ટ્રાન્સસીવર ક્લોક આઉટ ફ્રીક્વન્સી = ટ્રાન્સસીવર ડેટા રેટ/ (પ્રતિ ઘડિયાળ*10)
TX PLL સીરીયલ ઘડિયાળ	tx_bonding_clocks	TX PLL દ્વારા જનરેટ કરાયેલ સીરીયલ ફાસ્ટ ઘડિયાળ. ઘડિયાળની આવર્તન ડેટા દરના આધારે સેટ કરવામાં આવે છે.
TX/RX લિંક સ્પીડ ઘડિયાળ	ls_clk	લિંક સ્પીડ ઘડિયાળ. લિંક સ્પીડ ઘડિયાળની આવર્તન અપેક્ષિત TMDS ઘડિયાળની આવર્તન, ઓવર પર આધારિત છેampલિંગ પરિબળ, ઘડિયાળ દીઠ પ્રતીકો અને TMDS બીટ ઘડિયાળ ગુણોત્તર.

		TMDS બીટ ક્લોક રેશિયો	લિંક સ્પીડ ઘડિયાળ આવર્તન
		0	TMDS ઘડિયાળની આવર્તન/ ઘડિયાળ દીઠ પ્રતીક
		1	TMDS ઘડિયાળની આવર્તન *4 / ઘડિયાળ દીઠ પ્રતીક
TX/RX વિડિઓ ઘડિયાળ	vid_clk	વિડિઓ ડેટા ઘડિયાળ. વિડિયો ડેટા ક્લોક ફ્રીક્વન્સી રંગની ઊંડાઈના આધારે TX લિંક સ્પીડ ક્લોકમાંથી મેળવવામાં આવે છે.
		TMDS બીટ ક્લોક રેશિયો	વિડિઓ ડેટા ઘડિયાળ આવર્તન
		0	TMDS ઘડિયાળ/ ઘડિયાળ દીઠ પ્રતીક/ રંગ ઊંડાઈ પરિબળ
		1	TMDS ઘડિયાળ *4 / ઘડિયાળ દીઠ પ્રતીક/ રંગ ઊંડાઈ પરિબળ
		રંગ દીઠ બિટ્સ	રંગ ઊંડાઈ પરિબળ
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS ઘડિયાળ	tmds_clk_in	HDMI RX માંથી TMDS ઘડિયાળ ચેનલ અને IOPLL સાથે સંદર્ભ ઘડિયાળ સાથે જોડાય છે.
RX CDR સંદર્ભ ઘડિયાળ 0 /TX PLL સંદર્ભ ઘડિયાળ 0	fr_clk	RX CDR અને TX PLL માટે મફત ચાલી રહેલ સંદર્ભ ઘડિયાળ. પાવર-અપ કેલિબ્રેશન માટે આ ઘડિયાળ જરૂરી છે.
RX CDR સંદર્ભ ઘડિયાળ 1	iopll_outclk0	RX ટ્રાન્સસીવરના RX CDR માટે સંદર્ભ ઘડિયાળ.
		ડેટા દર	RX સંદર્ભ ઘડિયાળ આવર્તન
		ડેટા રેટ <1 Gbps	5× TMDS ઘડિયાળની આવર્તન
		1 Gbps< ડેટા રેટ <3.4 Gbps	TMDS ઘડિયાળની આવર્તન
		ડેટા રેટ >3.4 Gbps	4× TMDS ઘડિયાળની આવર્તન
		• ડેટા રેટ <1 Gbps: ઓવર માટેampટ્રાન્સસીવર ન્યૂનતમ ડેટા રેટની જરૂરિયાતને પહોંચી વળવા માટે લિંગ. • ડેટા રેટ >3.4 Gbps: 1/40 પર ટ્રાન્સસીવર ડેટા રેટ અને ક્લોક રેશિયો જાળવવા માટે TMDS બીટ રેટ થી ક્લોક રેશિયો 1/10 ની ભરપાઈ કરવા. નોંધ: CDR સંદર્ભ ઘડિયાળ તરીકે ટ્રાન્સસીવર RX પિનનો ઉપયોગ કરશો નહીં. જો તમે HDMI RX refclk ને RX પિન પર મૂકશો તો તમારી ડિઝાઇન ફિટ થવામાં નિષ્ફળ જશે.
RX ટ્રાન્સસીવર ઘડિયાળ બહાર	rx_clk	ટ્રાન્સસીવરમાંથી ક્લોક આઉટ પુનઃપ્રાપ્ત થાય છે, અને આવર્તન ડેટા દર અને ઘડિયાળ દીઠ પ્રતીકોના આધારે બદલાય છે. RX ટ્રાન્સસીવર ક્લોક આઉટ ફ્રીક્વન્સી = ટ્રાન્સસીવર ડેટા રેટ/ (પ્રતિ ઘડિયાળ*10)
મેનેજમેન્ટ ઘડિયાળ	mgmt_clk	આ ઘટકો માટે મફત ચાલી રહેલ 100 MHz ઘડિયાળ:

		• પુનઃરૂપરેખાંકન માટે એવલોન-એમએમ ઇન્ટરફેસ - આવર્તન શ્રેણીની જરૂરિયાત 100-125 MHz ની વચ્ચે છે. •, ટ્રાન્સસીવર રીસેટ સિક્વન્સ માટે PHY રીસેટ કંટ્રોલર - આવર્તન શ્રેણીની જરૂરિયાત 1-500 MHz ની વચ્ચે છે. • IOPLL પુનઃરૂપરેખાંકન - ઘડિયાળની મહત્તમ આવર્તન 100 MHz છે. વ્યવસ્થાપન માટે RX પુનઃરૂપરેખાંકન • સી.પી. યુ • I2C માસ્ટર
આઇ 2 સી ઘડિયાળ	i2c_clk	100 MHz ઘડિયાળ ઇનપુટ જે I2C સ્લેવને ઘડિયાળો આપે છે, SCDC HDMI RX કોરમાં રજીસ્ટર કરે છે અને EDID RAM.

સંબંધિત માહિતી

• CDR સંદર્ભ ઘડિયાળ તરીકે ટ્રાન્સસીવર RX પિનનો ઉપયોગ
• TX PLL સંદર્ભ ઘડિયાળ તરીકે ટ્રાન્સસીવર RX પિનનો ઉપયોગ કરવો

3.7. ઈન્ટરફેસ સિગ્નલો
કોષ્ટકો HDMI Intel FPGA IP ડિઝાઇન એક્સ માટેના સંકેતોની યાદી આપે છેample
કોષ્ટક 41. ટોચના સ્તરના સંકેતો

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઓન-બોર્ડ ઓસિલેટર સિગ્નલ
clk_fpga_b3_p	ઇનપુટ	1	મુખ્ય સંદર્ભ ઘડિયાળ માટે 100 MHz મફત ચાલી રહેલ ઘડિયાળ
REFCLK_FMCB_P (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)	ઇનપુટ	1	ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ માટે 625 MHz મફત ચાલી રહેલ ઘડિયાળ; આ ઘડિયાળ કોઈપણ આવર્તનની હોઈ શકે છે

વપરાશકર્તા પુશ બટનો અને એલઈડી
user_pb	ઇનપુટ	1	HDMI Intel FPGA IP ડિઝાઇન કાર્યક્ષમતાને નિયંત્રિત કરવા માટે બટન દબાવો
cpu_resetn	ઇનપુટ	1	વૈશ્વિક રીસેટ
user_led_g	આઉટપુટ	4	ગ્રીન એલઇડી ડિસ્પ્લે LED કાર્યો વિશે વધુ માહિતી માટે પૃષ્ઠ 89 પર હાર્ડવેર સેટઅપનો સંદર્ભ લો.
user_led_r	આઉટપુટ	4	લાલ એલઇડી ડિસ્પ્લે LED કાર્યો વિશે વધુ માહિતી માટે પૃષ્ઠ 89 પર હાર્ડવેર સેટઅપનો સંદર્ભ લો.

FMC પોર્ટ B પર HDMI FMC દીકરી કાર્ડ પિન
fmcb_gbtclk_m2c_p_0	ઇનપુટ	1	HDMI RX TMDS ઘડિયાળ
fmcb_dp_m2c_p	ઇનપુટ	3	HDMI RX લાલ, લીલો અને વાદળી ડેટા ચેનલો • Bitec પુત્રી કાર્ડનું પુનરાવર્તન 11 — [0]: RX TMDS ચેનલ 1 (લીલો) — [1]: RX TMDS ચેનલ 2 (લાલ) — [2]: RX TMDS ચેનલ 0 (વાદળી) • Bitec પુત્રી કાર્ડનું પુનરાવર્તન 4 અથવા 6 — [0]: RX TMDS ચેનલ 1 (ગ્રીન)- પોલેરિટી ઊંધી — [1]: RX TMDS ચેનલ 0 (વાદળી)- પોલેરિટી ઊંધી — [2]: RX TMDS ચેનલ 2 (રેડ) — પોલેરિટી ઇન્વર્ટેડ
fmcb_dp_c2m_p	આઉટપુટ	4	HDMI TX ઘડિયાળ, લાલ, લીલી અને વાદળી ડેટા ચેનલો • Bitec પુત્રી કાર્ડનું પુનરાવર્તન 11 — [0]: TX TMDS ચેનલ 2 (લાલ) — [1]: TX TMDS ચેનલ 1 (લીલો) — [2]: TX TMDS ચેનલ 0 (વાદળી) — [3]: TX TMDS ઘડિયાળ ચેનલ • Bitec પુત્રી કાર્ડનું પુનરાવર્તન 4 અથવા 6 — [0]: TX TMDS ઘડિયાળ ચેનલ — [1]: TX TMDS ચેનલ 0 (વાદળી) — [2]: TX TMDS ચેનલ 1 (લીલો) — [3]: TX TMDS ચેનલ 2 (લાલ)
fmcb_la_rx_p_9	ઇનપુટ	1	HDMI RX +5V પાવર ડિટેક્ટ
fmcb_la_rx_p_8	ઇનઆઉટ	1	HDMI RX હોટ પ્લગ શોધે છે
fmcb_la_rx_n_8	ઇનઆઉટ	1	DDC અને SCDC માટે HDMI RX I2C SDA
fmcb_la_tx_p_10	ઇનપુટ	1	DDC અને SCDC માટે HDMI RX I2C SCL
fmcb_la_tx_p_12	ઇનપુટ	1	HDMI TX હોટ પ્લગ શોધે છે
fmcb_la_tx_n_12	ઇનઆઉટ	1	DDC અને SCDC માટે HDMI I2C SDA
fmcb_la_rx_p_10	ઇનઆઉટ	1	DDC અને SCDC માટે HDMI I2C SCL
fmcb_la_tx_p_11	ઇનઆઉટ	1	રીડ્રાઇવર નિયંત્રણ માટે HDMI I2C SDA
fmcb_la_rx_n_9	ઇનઆઉટ	1	રીડ્રાઇવર નિયંત્રણ માટે HDMI I2C SCL

કોષ્ટક 42. HDMI RX ટોપ-લેવલ સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ સિગ્નલો
mgmt_clk	ઇનપુટ	1	સિસ્ટમ ઘડિયાળ ઇનપુટ (100 MHz)
fr_clk (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)	ઇનપુટ	1	પ્રાથમિક ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ માટે મફત ચાલી રહેલ ઘડિયાળ (625 MHz). પાવર-અપ સ્ટેટ દરમિયાન ટ્રાન્સસીવર કેલિબ્રેશન માટે આ ઘડિયાળ જરૂરી છે. આ ઘડિયાળ કોઈપણ આવર્તનની હોઈ શકે છે.
રીસેટ	ઇનપુટ	1	સિસ્ટમ રીસેટ ઇનપુટ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ સિગ્નલો
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	ઇનપુટ	1	ટ્રાન્સસીવર રીસેટ ઇનપુટ. આ સિગ્નલ પાવર-અપ સ્થિતિમાં સંદર્ભ ઘડિયાળો સ્વિચિંગ પ્રક્રિયા (ફ્રી રનિંગ ક્લોકથી TMDS ઘડિયાળ સુધી) દરમિયાન ભારપૂર્વક આપવામાં આવે છે.
tmds_clk_in	ઇનપુટ	1	HDMI RX TMDS ઘડિયાળ
i2c_clk	ઇનપુટ	1	DDC અને SCDC ઇન્ટરફેસ માટે ઘડિયાળ ઇનપુટ
vid_clk_out	આઉટપુટ	1	વિડિઓ ઘડિયાળ આઉટપુટ
ls_clk_out	આઉટપુટ	1	લિંક સ્પીડ ઘડિયાળ આઉટપુટ
sys_init	આઉટપુટ	1	પાવર-અપ પર સિસ્ટમ રીસેટ કરવા માટે સિસ્ટમ આરંભ

RX ટ્રાન્સસીવર અને IOPLL સિગ્નલ્સ
rx_serial_data	ઇનપુટ	3	RX નેટિવ PHY માટે HDMI સીરીયલ ડેટા
gxb_rx_તૈયાર	આઉટપુટ	1	સૂચવે છે કે RX નેટિવ PHY તૈયાર છે
gxb_rx_cal_busy_out	આઉટપુટ	3	ટ્રાન્સસીવર આર્બિટર માટે RX નેટિવ PHY કેલિબ્રેશન વ્યસ્ત છે
gxb_rx_cal_busy_in	ઇનપુટ	3	ટ્રાન્સસીવર આર્બિટરથી RX નેટિવ PHY સુધીનું કેલિબ્રેશન વ્યસ્ત સિગ્નલ
iopll_locked	આઉટપુટ	1	IOPLL લૉક કરેલ છે તે દર્શાવો
gxb_reconfig_write	ઇનપુટ	3	ટ્રાન્સસીવર રિકોન્ફિગરેશન એવલોન-એમએમ ઇન્ટરફેસ RX નેટિવ PHY થી ટ્રાન્સસીવર આર્બિટર સુધી
gxb_reconfig_read	ઇનપુટ	3
gxb_reconfig_address	ઇનપુટ	30
gxb_reconfig_writedata	ઇનપુટ	96
gxb_reconfig_readdata	આઉટપુટ	96
gxb_reconfig_waitrequest	આઉટપુટ	3

RX પુનઃરૂપરેખાંકન વ્યવસ્થાપન
rx_reconfig_en	આઉટપુટ	1	RX પુનઃરૂપરેખાંકન સિગ્નલને સક્ષમ કરે છે
માપ	આઉટપુટ	24	HDMI RX TMDS ઘડિયાળ આવર્તન માપન (10 ms માં)
માપ_માન્ય	આઉટપુટ	1	સૂચવે છે કે માપન સિગ્નલ માન્ય છે
os	આઉટપુટ	1	ઓવરમાંampલિંગ પરિબળ: • 0: કોઈ ઓવર નથીampલિંગ • 1: 5× ઓવર્સampલિંગ
reconfig_mgmt_write	આઉટપુટ	1	આરએક્સ રિકોન્ફિગરેશન મેનેજમેન્ટ એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ ટુ ટ્રાન્સસીવર આર્બિટર
reconfig_mgmt_read	આઉટપુટ	1
reconfig_mgmt_address	આઉટપુટ	12

reconfig_mgmt_writedata	આઉટપુટ	32
reconfig_mgmt_readdata	ઇનપુટ	32
reconfig_mgmt_waitrequest	ઇનપુટ	1

HDMI RX કોર સિગ્નલ્સ
TMDS_Bit_clock_ratio	આઉટપુટ	1	SCDC રજિસ્ટર ઇન્ટરફેસ
audio_de	આઉટપુટ	1	HDMI RX કોર ઓડિયો ઈન્ટરફેસ વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સિંક ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
ઑડિઓ_ડેટા	આઉટપુટ	256
audio_info_ai	આઉટપુટ	48
audio_N	આઉટપુટ	20
audio_CTS	આઉટપુટ	20
audio_metadata	આઉટપુટ	165
audio_format	આઉટપુટ	5
aux_pkt_data	આઉટપુટ	72	HDMI RX કોર સહાયક ઇન્ટરફેસ વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સિંક ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
aux_pkt_addr	આઉટપુટ	6
aux_pkt_wr	આઉટપુટ	1
aux_data	આઉટપુટ	72
aux_sop	આઉટપુટ	1
aux_eop	આઉટપુટ	1
aux_valid	આઉટપુટ	1
aux_error	આઉટપુટ	1
gcp	આઉટપુટ	6	HDMI RX કોર સાઇડબેન્ડ સિગ્નલ્સ વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સિંક ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
info_avi	આઉટપુટ	112
info_vsi	આઉટપુટ	61
colordepth_mgmt_sync	આઉટપુટ	2
vid_data	આઉટપુટ	N*48	HDMI RX કોર વિડિયો પોર્ટ્સ નોંધ: એન = ઘડિયાળ દીઠ પ્રતીકો નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
vid_vsync	આઉટપુટ	N
vid_hsync	આઉટપુટ	N
vid_de	આઉટપુટ	N
મોડ	આઉટપુટ	1	HDMI RX કોર કંટ્રોલ અને સ્ટેટસ પોર્ટ નોંધ: એન = ઘડિયાળ દીઠ પ્રતીકો નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
ctrl	આઉટપુટ	N*6
લૉક	આઉટપુટ	3
vid_lock	આઉટપુટ	1
in_5v_power	ઇનપુટ	1	HDMI RX 5V શોધો અને હોટપ્લગ શોધો નો સંદર્ભ લો સિંક ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
hdmi_rx_hpd_n	ઇનઆઉટ	1

hdmi_rx_i2c_sda	ઇનઆઉટ	1	HDMI RX DDC અને SCDC ઇન્ટરફેસ
hdmi_rx_i2c_scl	ઇનઆઉટ	1

RX EDID RAM સિગ્નલ્સ
edid_ram_access	ઇનપુટ	1	HDMI RX EDID રેમ એક્સેસ ઇન્ટરફેસ. જ્યારે તમે EDID RAM માંથી લખવા કે વાંચવા માંગતા હો ત્યારે edid_ram_access નો દાવો કરો, અન્યથા આ સિગ્નલ ઓછું રાખવું જોઈએ.
edid_ram_address	ઇનપુટ	8
edid_ram_write	ઇનપુટ	1
edid_ram_read	ઇનપુટ	1
edid_ram_readdata	આઉટપુટ	8
edid_ram_writedata	ઇનપુટ	8
edid_ram_waitrequest	આઉટપુટ	1

કોષ્ટક 43. HDMI TX ટોપ-લેવલ સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
ઘડિયાળ અને રીસેટ સિગ્નલો
mgmt_clk	ઇનપુટ	1	સિસ્ટમ ઘડિયાળ ઇનપુટ (100 MHz)
fr_clk (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)	ઇનપુટ	1	પ્રાથમિક ટ્રાન્સસીવર સંદર્ભ ઘડિયાળ માટે મફત ચાલી રહેલ ઘડિયાળ (625 MHz). પાવર-અપ સ્ટેટ દરમિયાન ટ્રાન્સસીવર કેલિબ્રેશન માટે આ ઘડિયાળ જરૂરી છે. આ ઘડિયાળ કોઈપણ આવર્તનની હોઈ શકે છે.
રીસેટ	ઇનપુટ	1	સિસ્ટમ રીસેટ ઇનપુટ
hdmi_clk_in	ઇનપુટ	1	TX IOPLL અને TX PLL માટે સંદર્ભ ઘડિયાળ. ઘડિયાળની આવર્તન TMDS ઘડિયાળની આવર્તન જેટલી જ છે.
vid_clk_out	આઉટપુટ	1	વિડિઓ ઘડિયાળ આઉટપુટ
ls_clk_out	આઉટપુટ	1	લિંક સ્પીડ ઘડિયાળ આઉટપુટ
sys_init	આઉટપુટ	1	પાવર-અપ પર સિસ્ટમ રીસેટ કરવા માટે સિસ્ટમ આરંભ
રીસેટ_xcvr	ઇનપુટ	1	TX ટ્રાન્સસીવર પર ફરીથી સેટ કરો
reset_pll	ઇનપુટ	1	IOPLL અને TX PLL પર ફરીથી સેટ કરો
reset_pll_reconfig	આઉટપુટ	1	PLL પુનઃરૂપરેખાંકન પર ફરીથી સેટ કરો

TX ટ્રાન્સસીવર અને IOPLL સિગ્નલ્સ
tx_serial_data	આઉટપુટ	4	TX નેટિવ PHY માંથી HDMI સીરીયલ ડેટા
gxb_tx_તૈયાર	આઉટપુટ	1	સૂચવે છે કે TX નેટિવ PHY તૈયાર છે
gxb_tx_cal_busy_out	આઉટપુટ	4	TX નેટિવ PHY કેલિબ્રેશન ટ્રાન્સસીવર આર્બિટર માટે વ્યસ્ત સંકેત
gxb_tx_cal_busy_in	ઇનપુટ	4	ટ્રાન્સસીવર આર્બિટરથી TX નેટિવ PHY સુધીનું કેલિબ્રેશન વ્યસ્ત સિગ્નલ

TX ટ્રાન્સસીવર અને IOPLL સિગ્નલ્સ
iopll_locked	આઉટપુટ	1	IOPLL લૉક કરેલ છે તે દર્શાવો
txpll_locked	આઉટપુટ	1	સૂચવો કે TX PLL લૉક છે
gxb_reconfig_write	ઇનપુટ	4	ટ્રાન્સસીવર પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ TX નેટિવ PHY થી ટ્રાન્સસીવર આર્બિટર સુધી
gxb_reconfig_read	ઇનપુટ	4
gxb_reconfig_address	ઇનપુટ	40
gxb_reconfig_writedata	ઇનપુટ	128
gxb_reconfig_readdata	આઉટપુટ	128
gxb_reconfig_waitrequest	આઉટપુટ	4

TX IOPLL અને TX PLL પુનઃરૂપરેખાંકન સંકેતો
pll_reconfig_write/ tx_pll_reconfig_write	ઇનપુટ	1	TX IOPLL/TX PLL પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
pll_reconfig_read/ tx_pll_reconfig_read	ઇનપુટ	1
pll_reconfig_address/ tx_pll_reconfig_address	ઇનપુટ	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	ઇનપુટ	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	આઉટપુટ	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	આઉટપુટ	1
os	ઇનપુટ	2	ઓવરમાંampલિંગ પરિબળ: • 0: કોઈ ઓવર નથીampલિંગ • 1: 3× ઓવર્સampલિંગ • 2: 4× ઓવર્સampલિંગ • 3: 5× ઓવર્સampલિંગ
માપ	ઇનપુટ	24	ટ્રાન્સમિટિંગ વિડિયો રિઝોલ્યુશનની TMDS ઘડિયાળની આવર્તન સૂચવે છે.

HDMI TX કોર સિગ્નલ્સ
ctrl	ઇનપુટ	6*N	HDMI TX કોર કંટ્રોલ ઇન્ટરફેસ નોંધ: એન = ઘડિયાળ દીઠ પ્રતીકો માં સ્ત્રોત ઈન્ટરફેસ વિભાગનો સંદર્ભ લો HDMI વધુ માહિતી માટે Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકા.
મોડ	ઇનપુટ	1
TMDS_Bit_clock_ratio	ઇનપુટ	1	SCડીસી રજિસ્ટર ઇન્ટરફેસ વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સ્ત્રોત ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
Scrambler_Enable	ઇનપુટ	1
audio_de	ઇનપુટ	1	HDMI TX કોર ઓડિયો ઈન્ટરફેસ નો સંદર્ભ લો સ્ત્રોત ઈન્ટરફેસ માં વિભાગ HDMI ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા વધુ માહિતી માટે.
audio_mute	ઇનપુટ	1
ઑડિઓ_ડેટા	ઇનપુટ	256
ચાલુ રાખ્યું…

HDMI TX કોર સિગ્નલ્સ
audio_info_ai	ઇનપુટ	49
audio_N	ઇનપુટ	22
audio_CTS	ઇનપુટ	22
audio_metadata	ઇનપુટ	166
audio_format	ઇનપુટ	5
i2c_master_write	ઇનપુટ	1	TX I2C માસ્ટર એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ TX કોરની અંદર I2C માસ્ટર માટે. નોંધ: જ્યારે તમે ચાલુ કરો ત્યારે જ આ સંકેતો ઉપલબ્ધ થાય છે I2C નો સમાવેશ કરો પરિમાણ.
i2c_master_read	ઇનપુટ	1
i2c_master_address	ઇનપુટ	4
i2c_master_writedata	ઇનપુટ	32
i2c_master_readdata	આઉટપુટ	32
aux_તૈયાર	આઉટપુટ	1	HDMI TX કોર સહાયક ઇન્ટરફેસ વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સ્ત્રોત ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
aux_data	ઇનપુટ	72
aux_sop	ઇનપુટ	1
aux_eop	ઇનપુટ	1
aux_valid	ઇનપુટ	1
gcp	ઇનપુટ	6	HDMI TX કોર સાઇડબેન્ડ સિગ્નલ વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સ્ત્રોત ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
info_avi	ઇનપુટ	113
info_vsi	ઇનપુટ	62
vid_data	ઇનપુટ	N*48	HDMI TX કોર વિડિયો પોર્ટ્સ નોંધ: N = ઘડિયાળ દીઠ પ્રતીકો વધુ માહિતી માટે HDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં સ્ત્રોત ઈન્ટરફેસ વિભાગનો સંદર્ભ લો.
vid_vsync	ઇનપુટ	N
vid_hsync	ઇનપુટ	N
vid_de	ઇનપુટ	N

I2સી અને હોટ પ્લગ સિગ્નલ શોધે છે
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) નોંધ: જ્યારે તમે ચાલુ કરો I2C નો સમાવેશ કરો પરિમાણ, આ સિગ્નલ TX કોરમાં મૂકવામાં આવે છે અને આ સ્તર પર દેખાશે નહીં.	આઉટપુટ	1	I2C માસ્ટર એવલોન મેમરી-મેપ કરેલ ઇન્ટરફેસ
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) નોંધ: જ્યારે તમે ચાલુ કરો I2C નો સમાવેશ કરો પરિમાણ, આ સિગ્નલ TX કોરમાં મૂકવામાં આવે છે અને આ સ્તર પર દેખાશે નહીં.	આઉટપુટ	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) નોંધ: જ્યારે તમે ચાલુ કરો I2C નો સમાવેશ કરો પરિમાણ, આ સિગ્નલ TX કોરમાં મૂકવામાં આવે છે અને આ સ્તર પર દેખાશે નહીં.	ઇનપુટ	1
ચાલુ રાખ્યું…

I2સી અને હોટ પ્લગ સિગ્નલ શોધે છે
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) નોંધ: જ્યારે તમે ચાલુ કરો I2C નો સમાવેશ કરો પરિમાણ, આ સિગ્નલ TX કોરમાં મૂકવામાં આવે છે અને આ સ્તર પર દેખાશે નહીં.	ઇનપુટ	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
hdmi_tx_i2c_sda	ઇનઆઉટ	1	HDMI TX DDC અને SCDC ઇન્ટરફેસ
hdmi_tx_i2c_scl	ઇનઆઉટ	1
hdmi_ti_i2c_sda (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન)	ઇનઆઉટ	1	Bitec ડોટર કાર્ડ રિવિઝન 2 TI11 નિયંત્રણ માટે I181C ઇન્ટરફેસ
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	ઇનઆઉટ	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	ઇનઆઉટ	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	ઇનઆઉટ	1
tx_i2c_avalon_waitrequest	આઉટપુટ	1	I2C માસ્ટરના એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	ઇનપુટ	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	ઇનપુટ	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	આઉટપુટ	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	ઇનપુટ	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	ઇનપુટ	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	આઉટપુટ	1
tx_ti_i2c_avalon_waitrequest (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન)	આઉટપુટ	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	ઇનપુટ	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	ઇનપુટ	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	આઉટપુટ	8
ચાલુ રાખ્યું…

I2સી અને હોટ પ્લગ સિગ્નલ શોધે છે
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	ઇનપુટ	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	ઇનપુટ	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	આઉટપુટ	1
hdmi_tx_hpd_n	ઇનપુટ	1	HDMI TX હોટપ્લગ ઇન્ટરફેસ શોધે છે
tx_hpd_ack	ઇનપુટ	1
tx_hpd_req	આઉટપુટ	1

કોષ્ટક 44. ટ્રાન્સસીવર આર્બિટર સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
clk	ઇનપુટ	1	પુનઃરૂપરેખાંકન ઘડિયાળ. આ ઘડિયાળ એ જ ઘડિયાળને પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક્સ સાથે શેર કરવી આવશ્યક છે.
રીસેટ	ઇનપુટ	1	સિગ્નલ રીસેટ કરો. આ રીસેટને પુનઃરૂપરેખાંકન વ્યવસ્થાપન બ્લોક્સ સાથે સમાન રીસેટ શેર કરવું આવશ્યક છે.
rx_rcfg_en	ઇનપુટ	1	RX પુનઃરૂપરેખાંકન સક્ષમ સિગ્નલ
tx_rcfg_en	ઇનપુટ	1	TX પુનઃરૂપરેખાંકન સક્ષમ સિગ્નલ
rx_rcfg_ch	ઇનપુટ	2	RX કોર પર કઈ ચેનલને ફરીથી ગોઠવવાની છે તે સૂચવે છે. આ સંકેત હંમેશા ભારપૂર્વક રહેવો જોઈએ.
tx_rcfg_ch	ઇનપુટ	2	TX કોર પર કઈ ચેનલને ફરીથી ગોઠવવાની છે તે સૂચવે છે. આ સંકેત હંમેશા ભારપૂર્વક રહેવો જોઈએ.
rx_reconfig_mgmt_write	ઇનપુટ	1	RX પુનઃરૂપરેખાંકન વ્યવસ્થાપનમાંથી પુનઃરૂપરેખાંકન એવલોન-એમએમ ઇન્ટરફેસ
rx_reconfig_mgmt_read	ઇનપુટ	1
rx_reconfig_mgmt_address	ઇનપુટ	10
rx_reconfig_mgmt_writedata	ઇનપુટ	32
rx_reconfig_mgmt_readdata	આઉટપુટ	32
rx_reconfig_mgmt_waitrequest	આઉટપુટ	1
tx_reconfig_mgmt_write	ઇનપુટ	1	TX પુનઃરૂપરેખાંકન વ્યવસ્થાપનમાંથી પુનઃરૂપરેખાંકન એવલોન-એમએમ ઇન્ટરફેસ
tx_reconfig_mgmt_read	ઇનપુટ	1
tx_reconfig_mgmt_address	ઇનપુટ	10
tx_reconfig_mgmt_writedata	ઇનપુટ	32
tx_reconfig_mgmt_readdata	આઉટપુટ	32
tx_reconfig_mgmt_waitrequest	આઉટપુટ	1
reconfig_write	આઉટપુટ	1	ટ્રાન્સસીવર માટે એવલોન-એમએમ ઇન્ટરફેસનું પુનઃરૂપરેખાંકન
reconfig_read	આઉટપુટ	1
ચાલુ રાખ્યું…

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
reconfig_address	આઉટપુટ	10
reconfig_writedata	આઉટપુટ	32
rx_reconfig_readdata	ઇનપુટ	32
rx_reconfig_waitrequest	ઇનપુટ	1
tx_reconfig_readdata	ઇનપુટ	1
tx_reconfig_waitrequest	ઇનપુટ	1
rx_cal_busy	ઇનપુટ	1	RX ટ્રાન્સસીવરમાંથી કેલિબ્રેશન સ્ટેટસ સિગ્નલ
tx_cal_busy	ઇનપુટ	1	TX ટ્રાન્સસીવરમાંથી કેલિબ્રેશન સ્ટેટસ સિગ્નલ
rx_reconfig_cal_busy	આઉટપુટ	1	RX ટ્રાન્સસીવર PHY રીસેટ નિયંત્રણ માટે કેલિબ્રેશન સ્ટેટસ સિગ્નલ
tx_reconfig_cal_busy	આઉટપુટ	1	TX ટ્રાન્સસીવર PHY રીસેટ કંટ્રોલમાંથી કેલિબ્રેશન સ્ટેટસ સિગ્નલ

કોષ્ટક 45. RX-TX લિંક સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
રીસેટ	ઇનપુટ	1	વિડિઓ/ઓડિયો/સહાયક/સાઇડબેન્ડ્સ FIFO બફર પર ફરીથી સેટ કરો.
hdmi_tx_ls_clk	ઇનપુટ	1	HDMI TX લિંક સ્પીડ ઘડિયાળ
hdmi_rx_ls_clk	ઇનપુટ	1	HDMI RX લિંક સ્પીડ ઘડિયાળ
hdmi_tx_vid_clk	ઇનપુટ	1	HDMI TX વિડિઓ ઘડિયાળ
hdmi_rx_vid_clk	ઇનપુટ	1	HDMI RX વિડિઓ ઘડિયાળ
hdmi_rx_locked	ઇનપુટ	3	HDMI RX લૉક સ્થિતિ સૂચવે છે
hdmi_rx_de	ઇનપુટ	N	HDMI RX વિડિયો ઇન્ટરફેસ નોંધ: એન = ઘડિયાળ દીઠ પ્રતીકો
hdmi_rx_hsync	ઇનપુટ	N
hdmi_rx_vsync	ઇનપુટ	N
hdmi_rx_data	ઇનપુટ	એન*48
rx_audio_format	ઇનપુટ	5	HDMI RX ઓડિયો ઈન્ટરફેસ
rx_audio_metadata	ઇનપુટ	165
rx_audio_info_ai	ઇનપુટ	48
rx_audio_CTS	ઇનપુટ	20
rx_audio_N	ઇનપુટ	20
rx_audio_de	ઇનપુટ	1
rx_audio_data	ઇનપુટ	256
rx_gcp	ઇનપુટ	6	HDMI RX સાઇડબેન્ડ ઇન્ટરફેસ
rx_info_avi	ઇનપુટ	112
rx_info_vsi	ઇનપુટ	61
ચાલુ રાખ્યું…

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
rx_aux_eop	ઇનપુટ	1	HDMI RX સહાયક ઇન્ટરફેસ
rx_aux_sop	ઇનપુટ	1
rx_aux_valid	ઇનપુટ	1
rx_aux_data	ઇનપુટ	72
hdmi_tx_de	આઉટપુટ	N	HDMI TX વિડિઓ ઇન્ટરફેસ નોંધ: એન = ઘડિયાળ દીઠ પ્રતીકો
hdmi_tx_hsync	આઉટપુટ	N
hdmi_tx_vsync	આઉટપુટ	N
hdmi_tx_ડેટા	આઉટપુટ	એન*48
tx_audio_format	આઉટપુટ	5	HDMI TX ઓડિયો ઈન્ટરફેસ
tx_audio_metadata	આઉટપુટ	165
tx_audio_info_ai	આઉટપુટ	48
tx_audio_CTS	આઉટપુટ	20
tx_audio_N	આઉટપુટ	20
tx_audio_de	આઉટપુટ	1
tx_audio_data	આઉટપુટ	256
tx_gcp	આઉટપુટ	6	HDMI TX સાઇડબેન્ડ ઇન્ટરફેસ
tx_info_avi	આઉટપુટ	112
tx_info_vsi	આઉટપુટ	61
tx_aux_eop	આઉટપુટ	1	HDMI TX સહાયક ઇન્ટરફેસ
tx_aux_sop	આઉટપુટ	1
tx_aux_valid	આઉટપુટ	1
tx_aux_data	આઉટપુટ	72
tx_aux_તૈયાર	આઉટપુટ	1

કોષ્ટક 46. પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ સિગ્નલ્સ

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
cpu_clk (ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન)	ઇનપુટ	1	સીપીયુ ઘડિયાળ
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	ઇનપુટ	1	સીપીયુ રીસેટ
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	ઇનપુટ	1	TMDS બીટ ક્લોક રેશિયો
માપ_પિયો_બાહ્ય_કનેક્શન_નિકાસ	ઇનપુટ	24	અપેક્ષિત TMDS ઘડિયાળની આવર્તન
ચાલુ રાખ્યું…

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
માપ_માન્ય_પિયો_બાહ્ય_કનેક્શન_એક્સપોર ટી	ઇનપુટ	1	સૂચવે છે કે માપ PIO માન્ય છે
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	ઇનપુટ	1	I2C માસ્ટર ઇન્ટરફેસ
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	આઉટપુટ	3	DDC અને SCDC માટે I2C માસ્ટર એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	ઇનપુટ	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	આઉટપુટ	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	આઉટપુટ	3	Bitec પુત્રી કાર્ડ પુનરાવર્તન 2, T11 નિયંત્રણ માટે I1181C માસ્ટર એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	આઉટપુટ	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	ઇનપુટ	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	આઉટપુટ	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	ઇનપુટ	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	આઉટપુટ	1
ચાલુ રાખ્યું…

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
edid_ram_access_pio_external_connection_exp ort	આઉટપુટ	1	EDID RAM એક્સેસ ઇન્ટરફેસ. જ્યારે તમે RX ટોચ પર EDID RAM પર લખવા અથવા વાંચવા માંગતા હો ત્યારે edid_ram_access_pio_ external_connection_ નિકાસનો દાવો કરો. પ્લેટફોર્મ ડિઝાઇનરમાં EDID RAM એક્સેસ એવલોન-MM સ્લેવને ટોચના સ્તરના RX મોડ્યુલ્સ પર EDID RAM ઇન્ટરફેસ સાથે કનેક્ટ કરો.
edid_ram_slave_translator_address	આઉટપુટ	8
edid_ram_slave_translator_write	આઉટપુટ	1
edid_ram_slave_translator_read	આઉટપુટ	1
edid_ram_slave_translator_readdata	ઇનપુટ	8
edid_ram_slave_translator_writedata	આઉટપુટ	8
edid_ram_slave_translator_waitrequest	ઇનપુટ	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	ઇનપુટ	1	RX PMA પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	આઉટપુટ	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	આઉટપુટ	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	ઇનપુટ	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	આઉટપુટ	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	ઇનપુટ	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	આઉટપુટ	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	ઇનપુટ	1	TX PLL પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	આઉટપુટ	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	આઉટપુટ	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	આઉટપુટ	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	આઉટપુટ	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	ઇનપુટ	32
ચાલુ રાખ્યું…

સિગ્નલ	દિશા	પહોળાઈ	વર્ણન
tx_pll_waitrequest_pio_external_connection_export	ઇનપુટ	1	TX PLL રાહ વિનંતી
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	આઉટપુટ	12	TX PMA પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	આઉટપુટ	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	આઉટપુટ	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	ઇનપુટ	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	આઉટપુટ	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	ઇનપુટ	1
tx_pma_waitrequest_pio_external_connection_export	ઇનપુટ	1	TX PMA રાહ વિનંતી
tx_pma_cal_busy_pio_external_connection_exp ort	ઇનપુટ	1	TX PMA રિકલિબ્રેશન વ્યસ્ત
tx_pma_ch_export	આઉટપુટ	2	TX PMA ચેનલો
tx_rcfg_en_pio_external_connection_export	આઉટપુટ	1	TX PMA પુનઃરૂપરેખાંકન સક્ષમ
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	આઉટપુટ	32	TX IOPLL પુનઃરૂપરેખાંકન એવલોન મેમરી-મેપ્ડ ઇન્ટરફેસ
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	ઇનપુટ	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	ઇનપુટ	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	આઉટપુટ	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	આઉટપુટ	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	આઉટપુટ	1
tx_os_pio_external_connection_export	આઉટપુટ	2	ઓવરમાંampલિંગ પરિબળ: • 0: કોઈ ઓવર નથીampલિંગ • 1: 3× ઓવર્સampલિંગ • 2: 4× ઓવર્સampલિંગ • 3: 5× ઓવર્સampલિંગ
tx_rst_pll_pio_external_connection_export	આઉટપુટ	1	IOPLL અને TX PLL પર ફરીથી સેટ કરો
tx_rst_xcvr_pio_external_connection_export	આઉટપુટ	1	TX નેટિવ PHY પર રીસેટ કરો
wd_timer_resetrequest_reset	આઉટપુટ	1	વોચડોગ ટાઈમર રીસેટ
color_depth_pio_external_connection_export	ઇનપુટ	2	રંગ ઊંડાઈ
tx_hpd_ack_pio_external_connection_export	આઉટપુટ	1	TX હોટપ્લગ માટે હેન્ડશેકિંગ શોધો
tx_hpd_req_pio_external_connection_export	ઇનપુટ	1

3.8. ડિઝાઇન RTL પરિમાણો
ડિઝાઇન એક્સ કસ્ટમાઇઝ કરવા માટે HDMI TX અને RX ટોપ RTL પેરામીટર્સનો ઉપયોગ કરોample
ડિઝાઇન એક્સમાં મોટાભાગના ડિઝાઇન પરિમાણો ઉપલબ્ધ છેampHDMI Intel FPGA IP પેરામીટર એડિટરની le ટેબ. તમે હજુ પણ ડિઝાઇન એક્સ બદલી શકો છોampલે તમને સુયોજનો
RTL પરિમાણો દ્વારા પેરામીટર એડિટરમાં બનાવેલ છે.

કોષ્ટક 47. HDMI RX ટોચના પરિમાણો

પરિમાણ	મૂલ્ય	વર્ણન
SUPPORT_DEEP_COLOR	• 0: કોઈ ઊંડા રંગ નથી • 1: ડીપ કલર	નક્કી કરે છે કે શું કોર ડીપ કલર ફોર્મેટને એન્કોડ કરી શકે છે.
SUPPORT_AUXILIARY	• 0: AUX નથી • 1: AUX	સહાયક ચેનલ એન્કોડિંગ શામેલ છે કે કેમ તે નક્કી કરે છે.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ઉપકરણો માટે ઘડિયાળ દીઠ 10 પ્રતીકોને સપોર્ટ કરે છે.
SUPPORT_AUDIO	• 0: કોઈ ઓડિયો નથી • 1: ઓડિયો	નક્કી કરે છે કે કોર ઑડિયોને એન્કોડ કરી શકે છે.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (ડિફોલ્ટ મૂલ્ય)	EDID RAM માપનો લોગ બેઝ 2.
BITEC_DAUGHTER_CARD_REV	• 0: કોઈપણ Bitec HDMI પુત્રી કાર્ડને લક્ષ્ય બનાવતા નથી • 4: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 4 ને સપોર્ટ કરે છે • 6: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 6 ને લક્ષ્ય બનાવવું •11: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 11ને લક્ષ્ય બનાવવું (ડિફૉલ્ટ)	ઉપયોગમાં લેવાતા Bitec HDMI પુત્રી કાર્ડના પુનરાવર્તનનો ઉલ્લેખ કરે છે. જ્યારે તમે પુનરાવર્તન બદલો છો, ત્યારે ડિઝાઇન ટ્રાન્સસીવર ચેનલોને સ્વેપ કરી શકે છે અને Bitec HDMI પુત્રી કાર્ડની જરૂરિયાતો અનુસાર પોલેરિટીને ઉલટાવી શકે છે. જો તમે BITEC_DAUGHTER_CARD_REV પરિમાણને 0 પર સેટ કરો છો, તો ડિઝાઇન ટ્રાન્સસીવર ચેનલો અને પોલેરિટીમાં કોઈ ફેરફાર કરતી નથી.
POLARITY_INVERSION	• 0: ઇન્વર્ટ પોલેરિટી • 1: ધ્રુવીયતાને ઊંધી કરશો નહીં	ઇનપુટ ડેટાના દરેક બીટના મૂલ્યને ઉલટાવી દેવા માટે આ પરિમાણને 1 પર સેટ કરો. આ પેરામીટરને 1 પર સેટ કરવાથી RX ટ્રાન્સસીવરના rx_polinv પોર્ટને 4'b1111 સોંપવામાં આવે છે.

કોષ્ટક 48. HDMI TX ટોચના પરિમાણો

પરિમાણ	મૂલ્ય	વર્ણન
USE_FPLL	1	માત્ર Intel Cyclone® 10 GX ઉપકરણો માટે FPLL ને TX PLL તરીકે સપોર્ટ કરે છે. આ પરિમાણને હંમેશા 1 પર સેટ કરો.
SUPPORT_DEEP_COLOR	• 0: કોઈ ઊંડા રંગ નથી • 1: ડીપ કલર	નક્કી કરે છે કે શું કોર ડીપ કલર ફોર્મેટને એન્કોડ કરી શકે છે.
SUPPORT_AUXILIARY	• 0: AUX નથી • 1: AUX	સહાયક ચેનલ એન્કોડિંગ શામેલ છે કે કેમ તે નક્કી કરે છે.
SYMBOLS_PER_CLOCK	8	Intel Arria 8 ઉપકરણો માટે ઘડિયાળ દીઠ 10 પ્રતીકોને સપોર્ટ કરે છે.
ચાલુ રાખ્યું…

પરિમાણ	મૂલ્ય	વર્ણન
SUPPORT_AUDIO	• 0: કોઈ ઓડિયો નથી • 1: ઓડિયો	નક્કી કરે છે કે કોર ઑડિયોને એન્કોડ કરી શકે છે.
BITEC_DAUGHTER_CARD_REV	• 0: કોઈપણ Bitec HDMI પુત્રી કાર્ડને લક્ષ્ય બનાવતા નથી • 4: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 4 ને સપોર્ટ કરે છે • 6: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 6 ને લક્ષ્ય બનાવવું • 11: Bitec HDMI પુત્રી કાર્ડ રિવિઝન 11 (ડિફૉલ્ટ) ને લક્ષ્ય બનાવવું	ઉપયોગમાં લેવાતા Bitec HDMI પુત્રી કાર્ડના પુનરાવર્તનનો ઉલ્લેખ કરે છે. જ્યારે તમે પુનરાવર્તન બદલો છો, ત્યારે ડિઝાઇન ટ્રાન્સસીવર ચેનલોને સ્વેપ કરી શકે છે અને Bitec HDMI પુત્રી કાર્ડની જરૂરિયાતો અનુસાર પોલેરિટીને ઉલટાવી શકે છે. જો તમે BITEC_DAUGHTER_CARD_REV પરિમાણને 0 પર સેટ કરો છો, તો ડિઝાઇન ટ્રાન્સસીવર ચેનલો અને પોલેરિટીમાં કોઈ ફેરફાર કરતી નથી.
POLARITY_INVERSION	• 0: ઇન્વર્ટ પોલેરિટી • 1: ધ્રુવીયતાને ઊંધી કરશો નહીં	ઇનપુટ ડેટાના દરેક બીટના મૂલ્યને ઉલટાવી દેવા માટે આ પરિમાણને 1 પર સેટ કરો. આ પરિમાણને 1 પર સેટ કરવાથી TX ટ્રાન્સસીવરના tx_polinv પોર્ટને 4'b1111 સોંપવામાં આવે છે.

3.9. હાર્ડવેર સેટઅપ
HDMI ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample HDMI 2.0b સક્ષમ છે અને પ્રમાણભૂત HDMI વિડિઓ સ્ટ્રીમ માટે લૂપથ્રુ પ્રદર્શન કરે છે.
હાર્ડવેર ટેસ્ટ ચલાવવા માટે, HDMI-સક્ષમ ઉપકરણ-જેમ કે HDMI ઇન્ટરફેસ સાથેનું ગ્રાફિક્સ કાર્ડ-ટ્રાન્સસીવર નેટિવ PHY RX બ્લોક અને HDMI સિંક સાથે કનેક્ટ કરો.
ઇનપુટ

1. HDMI સિંક પોર્ટને પ્રમાણભૂત વિડિયો સ્ટ્રીમમાં ડીકોડ કરે છે અને તેને ઘડિયાળના પુનઃપ્રાપ્તિ કોર પર મોકલે છે.
2. HDMI RX કોર DCFIFO મારફત HDMI TX કોરની સમાંતર પાછા લૂપ કરવા માટે વિડિયો, સહાયક અને ઑડિઓ ડેટાને ડીકોડ કરે છે.
3. FMC પુત્રી કાર્ડનો HDMI સ્ત્રોત પોર્ટ ઇમેજને મોનિટર પર ટ્રાન્સમિટ કરે છે.

નોંધ:
જો તમે અન્ય Intel FPGA ડેવલપમેન્ટ બોર્ડનો ઉપયોગ કરવા માંગતા હો, તો તમારે ઉપકરણ સોંપણીઓ અને પિન સોંપણીઓ બદલવી પડશે. ઇન્ટેલ એરિયા 10 FPGA ડેવલપમેન્ટ કીટ અને Bitec HDMI 2.0 પુત્રી કાર્ડ માટે ટ્રાન્સસીવર એનાલોગ સેટિંગનું પરીક્ષણ કરવામાં આવ્યું છે. તમે તમારા પોતાના બોર્ડ માટે સેટિંગ્સમાં ફેરફાર કરી શકો છો.

કોષ્ટક 49. ઓન-બોર્ડ પુશ બટન અને વપરાશકર્તા LED કાર્યો

પુશ બટન/એલઇડી	કાર્ય
cpu_resetn	સિસ્ટમ રીસેટ કરવા માટે એકવાર દબાવો.
user_pb[0]	HPD સિગ્નલને માનક HDMI સ્ત્રોત પર ટૉગલ કરવા માટે એકવાર દબાવો.
user_pb[1]	• TX કોરને DVI એન્કોડેડ સિગ્નલ મોકલવાની સૂચના આપવા માટે દબાવી રાખો. • HDMI એન્કોડેડ સિગ્નલ મોકલવા માટે રિલીઝ કરો.
user_pb[2]	• સાઇડબેન્ડ સિગ્નલોમાંથી ઇન્ફોફ્રેમ્સ મોકલવાનું બંધ કરવા માટે TX કોરને સૂચના આપવા માટે દબાવો અને પકડી રાખો. • સાઇડબેન્ડ સિગ્નલોમાંથી ઇન્ફોફ્રેમ્સ મોકલવાનું ફરી શરૂ કરવા માટે રિલીઝ કરો.
USER_LED[0]	RX HDMI PLL લોક સ્થિતિ. • 0 = અનલોક • 1 = તાળું
USER_LED[1]	RX ટ્રાન્સસીવર તૈયાર સ્થિતિ.
ચાલુ રાખ્યું…

પુશ બટન/એલઇડી	કાર્ય
	• 0 = તૈયાર નથી • 1 = તૈયાર
USER_LED[2]	RX HDMI કોર લોક સ્થિતિ. • 0 = ઓછામાં ઓછી 1 ચેનલ અનલૉક • 1 = બધી 3 ચેનલ લૉક
USER_LED[3]	આરએક્સ ઓવરampલિંગ સ્થિતિ. • 0 = બિન-ઓવરampled (Intel Arria 1,000 ઉપકરણમાં ડેટા રેટ > 10 Mbps) • 1 = ઓવર્સampled (Intel Arria 100 ઉપકરણમાં ડેટા રેટ < 10 Mbps)
USER_LED[4]	TX HDMI PLL લોક સ્થિતિ. • 0 = અનલોક • 1 = તાળું
USER_LED[5]	TX ટ્રાન્સસીવર તૈયાર સ્થિતિ. • 0 = તૈયાર નથી • 1 = તૈયાર
USER_LED[6]	TX ટ્રાન્સસીવર PLL લોક સ્થિતિ. • 0 = અનલોક • 1 = તાળું
USER_LED[7]	TX ઓવર્સampલિંગ સ્થિતિ. • 0 = બિન-ઓવરampled (Intel Arria 1,000 ઉપકરણમાં ડેટા રેટ > 10 Mbps) • 1 = ઓવર્સampled (Intel Arria 1,000 ઉપકરણમાં ડેટા રેટ < 10 Mbps)

3.10. સિમ્યુલેશન ટેસ્ટબેન્ચ
સિમ્યુલેશન ટેસ્ટબેન્ચ HDMI TX સીરીયલ લૂપબેકનું RX કોર પર અનુકરણ કરે છે.
નોંધ:
આ સિમ્યુલેશન ટેસ્ટબેન્ચ શામેલ I2C પરિમાણ સક્ષમ કરેલ ડિઝાઇન માટે સમર્થિત નથી.

3. HDMI 2.0 ડિઝાઇન Example (સપોર્ટ FRL = 0)
683156 | 2022.12.27
આકૃતિ 28. HDMI Intel FPGA IP સિમ્યુલેશન ટેસ્ટબેન્ચ બ્લોક ડાયાગ્રામ

કોષ્ટક 50. ટેસ્ટબેન્ચ ઘટકો

ઘટક	વર્ણન
વિડિઓ TPG	વિડિયો ટેસ્ટ પેટર્ન જનરેટર (TPG) વિડિયો ઉત્તેજના પ્રદાન કરે છે.
ઓડિયો એસampલે જનરલ	ઓડિયો એસample જનરેટર ઓડિયો ઓ પૂરી પાડે છેampઉત્તેજના. જનરેટર ઑડિયો ચૅનલ દ્વારા પ્રસારિત કરવા માટે એક વધારાની ટેસ્ટ ડેટા પેટર્ન જનરેટ કરે છે.
ઓક્સ એસampલે જનરલ	ઓક્સ એસample જનરેટર સહાયક s પ્રદાન કરે છેampઉત્તેજના. જનરેટર ટ્રાન્સમિટરમાંથી ટ્રાન્સમિટ કરવા માટે નિશ્ચિત ડેટા જનરેટ કરે છે.
સીઆરસી ચેક	આ તપાસનાર ચકાસે છે કે શું TX ટ્રાન્સસીવર પુનઃપ્રાપ્ત થયેલ ઘડિયાળ આવર્તન ઇચ્છિત ડેટા દર સાથે મેળ ખાય છે.
ઓડિયો ડેટા ચેક	ઑડિયો ડેટા ચેક એ તુલના કરે છે કે શું વધતી જતી ટેસ્ટ ડેટા પેટર્ન પ્રાપ્ત થઈ છે અને યોગ્ય રીતે ડીકોડ કરવામાં આવી છે.
Aux ડેટા ચેક	aux ડેટા તપાસ એ તુલના કરે છે કે શું અપેક્ષિત aux ડેટા પ્રાપ્ત થયો છે અને રીસીવર બાજુ પર યોગ્ય રીતે ડીકોડ કરવામાં આવ્યો છે.

HDMI સિમ્યુલેશન ટેસ્ટબેન્ચ નીચેના ચકાસણી પરીક્ષણો કરે છે:

HDMI સુવિધા	ચકાસણી
વિડિઓ ડેટા	• ટેસ્ટબેન્ચ ઇનપુટ અને આઉટપુટ વિડિયો પર CRC તપાસનો અમલ કરે છે. • તે પ્રાપ્ત થયેલા વિડિયો ડેટામાં ગણતરી કરાયેલ CRC સામે પ્રસારિત ડેટાના CRC મૂલ્યની તપાસ કરે છે. • ટેસ્ટબેન્ચ રીસીવરમાંથી 4 સ્થિર V-SYNC સિગ્નલો શોધ્યા પછી તપાસ કરે છે.
સહાયક ડેટા	• aux sampલે જનરેટર ટ્રાન્સમિટરમાંથી ટ્રાન્સમિટ કરવા માટે નિશ્ચિત ડેટા જનરેટ કરે છે. • રીસીવર બાજુ પર, જનરેટર સરખામણી કરે છે કે શું અપેક્ષિત સહાયક ડેટા પ્રાપ્ત થયો છે અને યોગ્ય રીતે ડીકોડ કરવામાં આવ્યો છે.
ઓડિયો ડેટા	• ઓડિયો એસample જનરેટર ઑડિયો ચૅનલ દ્વારા પ્રસારિત કરવા માટે વધારાની ટેસ્ટ ડેટા પેટર્ન જનરેટ કરે છે. • રીસીવરની બાજુએ, ઓડિયો ડેટા તપાસનાર તપાસ કરે છે અને સરખામણી કરે છે કે વધારો થતો ટેસ્ટ ડેટા પેટર્ન પ્રાપ્ત થયો છે અને યોગ્ય રીતે ડીકોડ કરવામાં આવ્યો છે.

સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# સિમ્યુલેશન પાસ

કોષ્ટક 51. HDMI Intel FPGA IP ડિઝાઇન Example સપોર્ટેડ સિમ્યુલેટર્સ

સિમ્યુલેટર	વેરિલોગ એચડીએલ	વીએચડીએલ
મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન/ મોડલસિમ - ઇન્ટેલ એફપીજીએ સ્ટાર્ટર એડિશન	હા	હા
VCS/VCS MX	હા	હા
રિવેરા-પ્રો	હા	હા
એક્સેલિયમ સમાંતર	હા	ના

3.11. તમારી ડિઝાઇન અપગ્રેડ કરી રહ્યું છે
કોષ્ટક 52. HDMI ડિઝાઇન Exampઅગાઉના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝન સાથે સુસંગતતા

ડિઝાઇન Exampલે વેરિઅન્ટ	Intel Quartus Prime Pro આવૃત્તિ 20.3 માં અપગ્રેડ કરવાની ક્ષમતા
HDMI 2.0 ડિઝાઇન Example (સપોર્ટ FRL = 0)	ના

કોઈપણ બિન-સુસંગત ડિઝાઇન માટે ભૂતપૂર્વampતેથી, તમારે નીચેના કરવાની જરૂર છે:

1. નવી ડિઝાઇન એક્સ જનરેટ કરોampતમારી હાલની ડિઝાઇનના સમાન રૂપરેખાંકનોનો ઉપયોગ કરીને વર્તમાન ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર સંસ્કરણમાં.
2. સમગ્ર ડિઝાઇન ભૂતપૂર્વ સરખામણી કરોampડિઝાઇન ex સાથે le ડિરેક્ટરીampઅગાઉના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર વર્ઝનનો ઉપયોગ કરીને જનરેટ કર્યું હતું. ફેરફારો જોવા મળે છે.

HDCP ઓવર HDMI 2.0/2.1 ડિઝાઇન એક્સample

HDMI હાર્ડવેર ડિઝાઇન પર HDCP ભૂતપૂર્વample તમને HDCP સુવિધાની કાર્યક્ષમતાનું મૂલ્યાંકન કરવામાં મદદ કરે છે અને તમને તમારી Intel Arria 10 ડિઝાઇનમાં આ સુવિધાનો ઉપયોગ કરવા સક્ષમ બનાવે છે.
નોંધ:
HDCP સુવિધા Intel Quartus Prime Pro Edition સોફ્ટવેરમાં સમાવેલ નથી. HDCP સુવિધાને ઍક્સેસ કરવા માટે, Intel નો સંપર્ક કરો https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. હાઇ-બેન્ડવિડ્થ ડિજિટલ કન્ટેન્ટ પ્રોટેક્શન (HDCP)
હાઇ-બેન્ડવિડ્થ ડિજિટલ કન્ટેન્ટ પ્રોટેક્શન (HDCP) એ ડિસ્પ્લે અને સ્ત્રોત વચ્ચે સુરક્ષિત કનેક્શન બનાવવા માટે ડિજિટલ રાઇટ્સ પ્રોટેક્શનનું એક સ્વરૂપ છે.
Intel એ મૂળ ટેક્નોલોજી બનાવી છે, જેને ડિજિટલ કન્ટેન્ટ પ્રોટેક્શન LLC જૂથ દ્વારા લાઇસન્સ આપવામાં આવ્યું છે. HDCP એ કૉપિ પ્રોટેક્શન પદ્ધતિ છે જ્યાં ઑડિયો/વિડિયો સ્ટ્રીમ ટ્રાન્સમિટર અને રીસીવર વચ્ચે એન્ક્રિપ્ટ કરવામાં આવે છે, જે તેને ગેરકાયદેસર કૉપિિંગ સામે રક્ષણ આપે છે.
HDCP લક્ષણો HDCP સ્પષ્ટીકરણ સંસ્કરણ 1.4 અને HDCP સ્પષ્ટીકરણ સંસ્કરણ 2.3 ને અનુસરે છે.
HDCP 1.4 અને HDCP 2.3 IP એ એન્ક્રિપ્ટેડ IP ની બહારથી સુલભ હોવાના કોઈ ગોપનીય મૂલ્યો (જેમ કે ખાનગી કી અને સત્ર કી) વગર હાર્ડવેર કોર લોજિકમાં તમામ ગણતરીઓ કરે છે.

કોષ્ટક 53. HDCP IP કાર્યો

HDCP IP	કાર્યો
HDCP 1.4 IP	• પ્રમાણીકરણ વિનિમય - માસ્ટર કીની ગણતરી (કિમી) — રેન્ડમ એનનું જનરેશન — સત્ર કી (Ks), M0 અને R0 ની ગણતરી. • રીપીટર સાથે પ્રમાણીકરણ - V અને V' ની ગણતરી અને ચકાસણી • લિંક અખંડિતતા ચકાસણી — ફ્રેમ કી (Ki), Mi અને Ri ની ગણતરી.
ચાલુ રાખ્યું…

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે.
*અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

ISO
9001:2015
નોંધાયેલ

HDCP IP	કાર્યો
	• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher અને hdcpRngCipher સહિત તમામ સાઇફર મોડ્સ • મૂળ એન્ક્રિપ્શન સ્ટેટસ સિગ્નલિંગ (DVI) અને ઉન્નત એન્ક્રિપ્શન સ્ટેટસ સિગ્નલિંગ (HDMI) • ટ્રુ રેન્ડમ નંબર જનરેટર (TRNG) — હાર્ડવેર આધારિત, સંપૂર્ણ ડિજિટલ અમલીકરણ અને બિન-નિર્ધારિત રેન્ડમ નંબર જનરેટર
HDCP 2.3 IP	• માસ્ટર કી (km), સત્ર કી (ks) અને nonce (rn, riv) જનરેશન — NIST.SP800-90A રેન્ડમ નંબર જનરેશન માટે સુસંગત • પ્રમાણીકરણ અને કી વિનિમય — NIST.SP800-90A રેન્ડમ નંબર જનરેશનને અનુરૂપ rtx અને rrx માટે રેન્ડમ નંબરોની જનરેશન — DCP સાર્વજનિક કી (kpubdcp) નો ઉપયોગ કરીને પ્રાપ્તકર્તા પ્રમાણપત્ર (certrx) ની સહી ચકાસણી — 3072 બિટ્સ RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) એન્ક્રિપ્શન અને માસ્ટર કીનું ડિક્રિપ્શન (કિમી) — AES-CTR મોડનો ઉપયોગ કરીને kd (dkey0, dkey1) ની વ્યુત્પત્તિ - H અને H'ની ગણતરી અને ચકાસણી — Ekh(km) અને km (પેરિંગ) ની ગણતરી • રીપીટર સાથે પ્રમાણીકરણ - V અને V' ની ગણતરી અને ચકાસણી - M અને M' ની ગણતરી અને ચકાસણી સિસ્ટમ રિન્યુએબિલિટી (SRM) — kpubdcp નો ઉપયોગ કરીને SRM સહી ચકાસણી — 3072 બિટ્સ RSASSA-PKCS#1 v1.5 • સત્ર કી વિનિમય • એડકી(કેએસ) અને રિવની પેઢી અને ગણતરી. • AES-CTR મોડનો ઉપયોગ કરીને dkey2 ની વ્યુત્પત્તિ • સ્થાનિકતા તપાસ - L અને L' ની ગણતરી અને ચકાસણી - નોન્સની પેઢી (rn) • ડેટા સ્ટ્રીમ મેનેજમેન્ટ — AES-CTR મોડ આધારિત કી સ્ટ્રીમ જનરેશન • અસમપ્રમાણ ક્રિપ્ટો અલ્ગોરિધમ્સ - 1024 (kpubrx) અને 3072 (kpubdcp) બિટ્સની મોડ્યુલસ લંબાઈ સાથે RSA — RSA-CRT (ચાઇનીઝ શેષ પ્રમેય) 512 (kprivrx) બિટ્સની મોડ્યુલસ લંબાઈ અને 512 (kprivrx) બિટ્સની ઘાતાંક લંબાઈ સાથે • લો-લેવલ ક્રિપ્ટોગ્રાફિક ફંક્શન - સપ્રમાણ ક્રિપ્ટો અલ્ગોરિધમ્સ • 128 બિટ્સની કી લંબાઈ સાથે AES-CTR મોડ — હેશ, MGF અને HMAC અલ્ગોરિધમ્સ • SHA256 • HMAC-SHA256 • MGF1-SHA256 - સાચું રેન્ડમ નંબર જનરેટર (TRNG) • NIST.SP800-90A સુસંગત • હાર્ડવેર આધારિત, સંપૂર્ણ ડિજિટલ અમલીકરણ અને બિન-નિર્ધારિત રેન્ડમ નંબર જનરેટર

4.1.1. HDCP ઓવર HDMI ડિઝાઇન Exampલે આર્કિટેક્ચર
HDCP સુવિધા ડેટાને સુરક્ષિત કરે છે કારણ કે ડેટા HDMI અથવા અન્ય HDCP-સંરક્ષિત ડિજિટલ ઇન્ટરફેસ દ્વારા કનેક્ટેડ ઉપકરણો વચ્ચે ટ્રાન્સમિટ થાય છે.
HDCP-સંરક્ષિત સિસ્ટમમાં ત્રણ પ્રકારના ઉપકરણોનો સમાવેશ થાય છે:

4. HDCP ઓવર HDMI 2.0/2.1 ડિઝાઇન એક્સample
683156 | 2022.12.27
• સ્ત્રોતો (TX)
• સિંક (RX)
• પુનરાવર્તકો
આ ડિઝાઇન ભૂતપૂર્વample એ રિપીટર ડિવાઇસમાં HDCP સિસ્ટમનું નિદર્શન કરે છે જ્યાં તે ડેટા સ્વીકારે છે, ડિક્રિપ્ટ કરે છે, પછી ડેટાને ફરીથી એન્ક્રિપ્ટ કરે છે અને અંતે ડેટાને ફરીથી ટ્રાન્સમિટ કરે છે. રિપીટર્સમાં HDMI ઇનપુટ અને આઉટપુટ બંને હોય છે. તે HDMI સિંક અને સોર્સ વચ્ચે ડાયરેક્ટ HDMI વિડિયો સ્ટ્રીમ પાસ-થ્રુ કરવા માટે FIFO બફર્સને ઇન્સ્ટિટ્યુટ કરે છે. તે કેટલીક સિગ્નલ પ્રોસેસિંગ કરી શકે છે, જેમ કે FIFO બફરને વિડિયો એન્ડ ઇમેજ પ્રોસેસિંગ (VIP) સ્યુટ IP કોરો સાથે બદલીને વીડિયોને ઉચ્ચ રિઝોલ્યુશન ફોર્મેટમાં રૂપાંતરિત કરવું.

આકૃતિ 29. HDCP ઓવર HDMI ડિઝાઇન Exampલે બ્લોક ડાયાગ્રામ

ડિઝાઇનના આર્કિટેક્ચર વિશે નીચેના વર્ણનો ભૂતપૂર્વample HDMI ડિઝાઇન ex કરતાં HDCP ને અનુરૂપ છેampલે બ્લોક ડાયાગ્રામ. જ્યારે SUPPORT FRL = 1 અથવા
સપોર્ટ HDCP કી વ્યવસ્થાપન = 1, ડિઝાઇન ભૂતપૂર્વample હાયરાર્કી પૃષ્ઠ 29 પરની આકૃતિ 95 થી થોડી અલગ છે પરંતુ અંતર્ગત HDCP કાર્યો
સમાન

1. HDCP1x અને HDCP2x એ IP છે જે HDMI Intel FPGA IP પેરામીટર એડિટર દ્વારા ઉપલબ્ધ છે. જ્યારે તમે પેરામીટર એડિટરમાં HDMI IP રૂપરેખાંકિત કરો છો, ત્યારે તમે સબસિસ્ટમના ભાગ રૂપે HDCP1x અથવા HDCP2x અથવા બંને IP ને સક્ષમ અને સમાવી શકો છો. બંને HDCP IP ને સક્ષમ સાથે, HDMI IP પોતાને કાસ્કેડ ટોપોલોજીમાં ગોઠવે છે જ્યાં HDCP2x અને HDCP1x IP બેક-ટુ-બેક જોડાયેલા હોય છે.
   • HDMI TX નું HDCP એગ્રેસ ઈન્ટરફેસ એનક્રિપ્ટેડ ઓડિયો વિડિયો ડેટા મોકલે છે.
   • એનક્રિપ્ટેડ ડેટા સક્રિય HDCP બ્લોક દ્વારા એનક્રિપ્ટ થાય છે અને લિંક પર ટ્રાન્સમિશન માટે HDCP ઇન્ગ્રેસ ઇન્ટરફેસ પર HDMI TX માં પાછો મોકલવામાં આવે છે.
   • પ્રમાણીકરણ માસ્ટર કંટ્રોલર તરીકે CPU સબસિસ્ટમ એ સુનિશ્ચિત કરે છે કે HDCP TX IPમાંથી માત્ર એક જ કોઈ પણ સમયે સક્રિય છે અને બીજો નિષ્ક્રિય છે.
   • એ જ રીતે, HDCP RX બાહ્ય HDCP TX માંથી લિંક પર પ્રાપ્ત ડેટાને પણ ડિક્રિપ્ટ કરે છે.
2. તમારે HDCP IP ને ડિજિટલ કન્ટેન્ટ પ્રોટેક્શન (DCP) દ્વારા જારી કરાયેલ પ્રોડક્શન કી સાથે પ્રોગ્રામ કરવાની જરૂર છે. નીચેની કી લોડ કરો:
   કોષ્ટક 54. ડીસીપી દ્વારા જારી કરાયેલ ઉત્પાદન કી
   

   HDCP	TX/RX	કીઓ
   HDCP2x	TX	16 બાઇટ્સ: ગ્લોબલ કોન્સ્ટન્ટ (lc128)
   	RX	• 16 બાઇટ્સ (TX સમાન): ગ્લોબલ કોન્સ્ટન્ટ (lc128) • 320 બાઇટ્સ: RSA ખાનગી કી (kprivrx) • 522 બાઇટ્સ: RSA જાહેર કી પ્રમાણપત્ર (certrx)
   HDCP1x	TX	• 5 બાઇટ્સ: TX કી પસંદગી વેક્ટર (Aksv) • 280 બાઇટ્સ: TX ખાનગી ઉપકરણ કી (Akeys)
   	RX	• 5 બાઇટ્સ: RX કી પસંદગી વેક્ટર (Bksv) • 280 બાઇટ્સ: RX ખાનગી ઉપકરણ કી (Bkeys)

   ડિઝાઇન ભૂતપૂર્વample મુખ્ય યાદોને સરળ ડ્યુઅલ-પોર્ટ, ડ્યુઅલ-ક્લોક સિંક્રનસ RAM તરીકે લાગુ કરે છે. HDCP2x TX જેવા નાના કી સાઈઝ માટે, IP રેગ્યુલર લોજીકમાં રજીસ્ટરનો ઉપયોગ કરીને કી મેમરીનો અમલ કરે છે.
   નોંધ: ઇન્ટેલ ડિઝાઇન એક્સ સાથે HDCP પ્રોડક્શન કીઓ પ્રદાન કરતું નથીample અથવા Intel FPGA IPs કોઈપણ સંજોગોમાં. HDCP IP નો ઉપયોગ કરવા અથવા ડિઝાઇન ભૂતપૂર્વampતેથી, તમારે HDCP અપનાવનાર બનવું જોઈએ અને ડિજિટલ કન્ટેન્ટ પ્રોટેક્શન LLC (DCP) માંથી સીધી પ્રોડક્શન કીઓ મેળવવી જોઈએ.
   ડિઝાઇન ચલાવવા માટે ભૂતપૂર્વampલે, તમે કાં તો કી મેમરીમાં ફેરફાર કરો fileએક્સટર્નલ સ્ટોરેજ ડિવાઇસમાંથી પ્રોડક્શન કીને સુરક્ષિત રીતે વાંચવા માટે પ્રોડક્શન કીઓનો સમાવેશ કરવા અથવા લોજિક બ્લોક્સનો અમલ કરવા માટે કમ્પાઇલ સમયે s અને રન ટાઇમ પર કી મેમોરીમાં લખો.

3. તમે 2 મેગાહર્ટઝ સુધીની કોઈપણ આવર્તન સાથે HDCP200x IP માં અમલમાં મૂકાયેલા ક્રિપ્ટોગ્રાફિક કાર્યોને ઘડિયાળ કરી શકો છો. આ ઘડિયાળની આવર્તન નક્કી કરે છે કે કેટલી ઝડપથી
   HDCP2x પ્રમાણીકરણ કાર્ય કરે છે. તમે Nios II પ્રોસેસર માટે વપરાતી 100 MHz ઘડિયાળને શેર કરવાનું પસંદ કરી શકો છો પરંતુ પ્રમાણીકરણ લેટન્સી 200 MHz ઘડિયાળના ઉપયોગની સરખામણીમાં બમણી થશે.
4. HDCP TX અને HDCP RX વચ્ચે જે મૂલ્યોની આપલે થવી જોઈએ તે HDCP-ના HDMI DDC ઈન્ટરફેસ (I2 C સીરીયલ ઈન્ટરફેસ) દ્વારા સંચાર કરવામાં આવે છે.
   સુરક્ષિત ઈન્ટરફેસ. HDCP RX એ દરેક લિંક માટે I2C બસ પર લોજિકલ ઉપકરણ રજૂ કરવું આવશ્યક છે જેને તે સપોર્ટ કરે છે. I2C સ્લેવ 0x74 ના ઉપકરણ સરનામા સાથે HDCP પોર્ટ માટે ડુપ્લિકેટ છે. તે HDCP2x અને HDCP1x RX IP બંનેના HDCP રજિસ્ટર પોર્ટ (એવલોન-MM) ચલાવે છે.
5. HDMI TX, RX માંથી EDID વાંચવા અને HDMI 2.0 ઑપરેશન માટે જરૂરી SCDC ડેટાને RX પર ટ્રાન્સફર કરવા માટે IC માસ્ટરનો ઉપયોગ કરે છે. એ જ I2C માસ્ટર કે જે Nios II પ્રોસેસર દ્વારા ચલાવવામાં આવે છે તેનો ઉપયોગ HDCP સંદેશાઓને TX અને RX વચ્ચે ટ્રાન્સફર કરવા માટે પણ થાય છે. I2C માસ્ટર CPU સબસિસ્ટમમાં એમ્બેડ થયેલ છે.
6. નિઓસ II પ્રોસેસર પ્રમાણીકરણ પ્રોટોકોલમાં માસ્ટર તરીકે કાર્ય કરે છે અને HDCP2x અને HDCP1x TX બંનેના નિયંત્રણ અને સ્થિતિ રજિસ્ટર (એવલોન-એમએમ) ચલાવે છે.
   આઈ.પી. સૉફ્ટવેર ડ્રાઇવરો પ્રમાણપત્રની સહી ચકાસણી, માસ્ટર કી એક્સચેન્જ, સ્થાનિકતા તપાસ, સત્ર કી વિનિમય, જોડી બનાવવા, લિંક ઇન્ટિગ્રિટી ચેક (HDCP1x), અને પુનરાવર્તકો સાથે પ્રમાણીકરણ, જેમ કે ટોપોલોજી માહિતી પ્રચાર અને સ્ટ્રીમ મેનેજમેન્ટ માહિતી પ્રચાર સહિત પ્રમાણીકરણ પ્રોટોકોલ સ્ટેટ મશીનનો અમલ કરે છે. સૉફ્ટવેર ડ્રાઇવરો પ્રમાણીકરણ પ્રોટોકોલ દ્વારા જરૂરી કોઈપણ ક્રિપ્ટોગ્રાફિક કાર્યોને અમલમાં મૂકતા નથી. તેના બદલે, HDCP IP હાર્ડવેર તમામ ક્રિપ્ટોગ્રાફિક કાર્યોને અમલમાં મૂકે છે જે ખાતરી કરે છે કે કોઈ ગોપનીય મૂલ્યો ઍક્સેસ કરી શકાતા નથી.
   7. સાચા રીપીટર પ્રદર્શનમાં જ્યાં ટોપોલોજી માહિતી અપસ્ટ્રીમનો પ્રચાર કરવો જરૂરી છે, Nios II પ્રોસેસર HDCP2x અને HDCP1x RX IP બંનેના રીપીટર મેસેજ પોર્ટ (Avalon-MM) ચલાવે છે. જ્યારે તે કનેક્ટેડ ડાઉનસ્ટ્રીમ HDCP કેપેબલ નથી અથવા જ્યારે કોઈ ડાઉનસ્ટ્રીમ કનેક્ટેડ નથી ત્યારે નિઓસ II પ્રોસેસર RX રિપીટર બીટને 0 પર સાફ કરે છે. ડાઉનસ્ટ્રીમ કનેક્શન વિના, RX સિસ્ટમ હવે રીપીટરને બદલે એન્ડ-પોઇન્ટ રીસીવર છે. તેનાથી વિપરિત, ડાઉનસ્ટ્રીમ HDCP-સક્ષમ છે તે શોધવા પર Nios II પ્રોસેસર RX રિપીટર બીટને 1 પર સેટ કરે છે.

4.2. Nios II પ્રોસેસર સોફ્ટવેર ફ્લો
Nios II સોફ્ટવેર ફ્લોચાર્ટમાં HDMI એપ્લિકેશન પર HDCP પ્રમાણીકરણ નિયંત્રણો શામેલ છે.
આકૃતિ 30. Nios II પ્રોસેસર સોફ્ટવેર ફ્લોચાર્ટ

1. Nios II સોફ્ટવેર HDMI TX PLL, TX ટ્રાન્સસીવર PHY, I2C માસ્ટર અને બાહ્ય TI રીટાઇમરને આરંભ કરે છે અને રીસેટ કરે છે.
2. વિડિઓ રિઝોલ્યુશન બદલાયું છે કે કેમ અને TX પુનઃરૂપરેખાંકન જરૂરી છે કે કેમ તે નિર્ધારિત કરવા માટે Nios II સોફ્ટવેર આરએક્સ રેટ ડિટેક્શન સર્કિટમાંથી સમયાંતરે દર શોધ માન્ય સિગ્નલનું મતદાન કરે છે. સૉફ્ટવેર TX હોટ-પ્લગ ડિટેક્ટ સિગ્નલને પણ નક્કી કરે છે કે શું TX હોટ-પ્લગ ઇવેન્ટ આવી છે.
3. જ્યારે RX રેટ ડિટેક્શન સર્કિટમાંથી માન્ય સિગ્નલ પ્રાપ્ત થાય છે, ત્યારે Nios II સૉફ્ટવેર HDMI RX માંથી SCDC અને ઘડિયાળની ઊંડાઈ મૂલ્યો વાંચે છે અને HDMI TX PLL અને ટ્રાન્સસીવર PHY પુનઃરૂપરેખાંકન જરૂરી છે કે કેમ તે નિર્ધારિત કરવા માટે શોધાયેલ દરના આધારે ઘડિયાળની આવર્તન બેન્ડ પુનઃપ્રાપ્ત કરે છે. જો TX પુનઃરૂપરેખાંકન જરૂરી હોય, તો Nios II સોફ્ટવેર I2C માસ્ટરને SCDC મૂલ્યને બાહ્ય RX પર મોકલવા આદેશ આપે છે. તે પછી HDMI TX PLL અને TX ટ્રાન્સસીવરને ફરીથી ગોઠવવાનો આદેશ આપે છે
   PHY, ઉપકરણ પુનઃકેલિબ્રેશન અને રીસેટ ક્રમ દ્વારા અનુસરવામાં આવે છે. જો દર બદલાતો નથી, તો TX પુનઃરૂપરેખાંકન કે HDCP પુનઃપ્રમાણીકરણની જરૂર નથી.
4. જ્યારે TX હોટ-પ્લગ ઘટના બની હોય, ત્યારે Nios II સોફ્ટવેર I2C માસ્ટરને SCDC મૂલ્યને બાહ્ય RX પર મોકલવા માટે આદેશ આપે છે, અને પછી RX માંથી EDID વાંચો.
   અને આંતરિક EDID રેમ અપડેટ કરો. સોફ્ટવેર પછી EDID માહિતીને અપસ્ટ્રીમમાં પ્રચાર કરે છે.
5. Nios II સૉફ્ટવેર ડાઉનસ્ટ્રીમ HDCP-સક્ષમ છે કે નહીં તે શોધવા માટે I2C માસ્ટરને બાહ્ય RXમાંથી ઑફસેટ 0x50 વાંચવા માટે આદેશ આપીને HDCP પ્રવૃત્તિ શરૂ કરે છે.
   otherwise:
   • જો પરત કરવામાં આવેલ HDCP2Version મૂલ્ય 1 છે, તો ડાઉનસ્ટ્રીમ HDCP2xcapable છે.
   • જો સમગ્ર 0x50 રીડનું પરત કરેલ મૂલ્ય 0 છે, તો ડાઉનસ્ટ્રીમ HDCP1x-સક્ષમ છે.
   • જો સમગ્ર 0x50 રીડનું પરત કરેલ મૂલ્ય 1 છે, તો ડાઉનસ્ટ્રીમ કાં તો HDCP-સક્ષમ નથી અથવા નિષ્ક્રિય છે.
   • જો ડાઉનસ્ટ્રીમ અગાઉ HDCP-સક્ષમ અથવા નિષ્ક્રિય ન હોય પરંતુ હાલમાં HDCP-સક્ષમ હોય, તો સૉફ્ટવેર રિપીટર અપસ્ટ્રીમ (RX) ના REPEATER બિટને 1 પર સેટ કરે છે જેથી RX હવે રિપીટર છે.
   • જો ડાઉનસ્ટ્રીમ અગાઉ HDCP-સક્ષમ છે પરંતુ હાલમાં HDCP-સક્ષમ નથી અથવા નિષ્ક્રિય નથી, તો સૉફ્ટવેર RX હવે એન્ડપોઇન્ટ રીસીવર છે તે દર્શાવવા માટે રીપીટર બીટને 0 પર સેટ કરે છે.
6. સૉફ્ટવેર HDCP2x પ્રમાણીકરણ પ્રોટોકોલની શરૂઆત કરે છે જેમાં RX પ્રમાણપત્રની સહી ચકાસણી, માસ્ટર કી એક્સચેન્જ, સ્થાનિકતા તપાસ, સત્ર કી વિનિમય, જોડી બનાવવા, પુનરાવર્તકો સાથે પ્રમાણીકરણ જેમ કે ટોપોલોજી માહિતી પ્રચારનો સમાવેશ થાય છે.
7. જ્યારે અધિકૃત સ્થિતિમાં હોય, ત્યારે Nios II સૉફ્ટવેર I2C માસ્ટરને બાહ્ય RXમાંથી RxStatus રજિસ્ટરને મતદાન કરવા આદેશ આપે છે, અને જો સૉફ્ટવેર શોધે છે કે REAUTH_REQ બિટ સેટ છે, તો તે ફરીથી પ્રમાણીકરણ શરૂ કરે છે અને TX એન્ક્રિપ્શનને અક્ષમ કરે છે.
8. જ્યારે ડાઉનસ્ટ્રીમ રીપીટર હોય અને RxStatus રજીસ્ટરનો READY બીટ 1 પર સેટ હોય, ત્યારે આ સામાન્ય રીતે સૂચવે છે કે ડાઉનસ્ટ્રીમ ટોપોલોજી બદલાઈ ગઈ છે. તેથી, Nios II સોફ્ટવેર I2C માસ્ટરને ડાઉનસ્ટ્રીમમાંથી ReceiverID_List વાંચવા અને સૂચિને ચકાસવા માટે આદેશ આપે છે. જો સૂચિ માન્ય છે અને કોઈ ટોપોલોજી ભૂલ મળી નથી, તો સોફ્ટવેર સામગ્રી સ્ટ્રીમ મેનેજમેન્ટ મોડ્યુલ પર આગળ વધે છે. નહિંતર, તે ફરીથી પ્રમાણીકરણ શરૂ કરે છે અને TX એન્ક્રિપ્શનને અક્ષમ કરે છે.
9. Nios II સોફ્ટવેર ReceiverID_List અને RxInfo મૂલ્યો તૈયાર કરે છે અને પછી રીપીટર અપસ્ટ્રીમ (RX) ના Avalon-MM રીપીટર મેસેજ પોર્ટ પર લખે છે. આરએક્સ પછી બાહ્ય TX (અપસ્ટ્રીમ) પર સૂચિનો પ્રચાર કરે છે.
10. આ બિંદુએ પ્રમાણીકરણ પૂર્ણ છે. સોફ્ટવેર TX એન્ક્રિપ્શનને સક્ષમ કરે છે.
11. સોફ્ટવેર HDCP1x પ્રમાણીકરણ પ્રોટોકોલ શરૂ કરે છે જેમાં કી વિનિમય અને પુનરાવર્તકો સાથે પ્રમાણીકરણનો સમાવેશ થાય છે.
12. Nios II સોફ્ટવેર અનુક્રમે બાહ્ય RX (ડાઉનસ્ટ્રીમ) અને HDCP1x TX માંથી Ri' અને Ri ને વાંચીને અને તેની સરખામણી કરીને લિંક અખંડિતતા તપાસ કરે છે. જો મૂલ્યો
    મેળ ખાતા નથી, આ સિંક્રનાઇઝેશનની ખોટ સૂચવે છે અને સોફ્ટવેર ફરીથી પ્રમાણીકરણ શરૂ કરે છે અને TX એન્ક્રિપ્શનને અક્ષમ કરે છે.
13. જો ડાઉનસ્ટ્રીમ રીપીટર હોય અને Bcaps રજીસ્ટરનો READY બીટ 1 પર સેટ કરેલ હોય, તો આ સામાન્ય રીતે સૂચવે છે કે ડાઉનસ્ટ્રીમ ટોપોલોજી બદલાઈ ગઈ છે. તેથી, Nios II સૉફ્ટવેર ડાઉનસ્ટ્રીમમાંથી KSV સૂચિ મૂલ્ય વાંચવા અને સૂચિને ચકાસવા માટે I2C માસ્ટરને આદેશ આપે છે. જો સૂચિ માન્ય છે અને કોઈ ટોપોલોજી ભૂલ મળી નથી, તો સોફ્ટવેર KSV સૂચિ અને Bstatus મૂલ્ય તૈયાર કરે છે અને રીપીટર અપસ્ટ્રીમ (RX) ના Avalon-MM રીપીટર મેસેજ પોર્ટ પર લખે છે. આરએક્સ પછી બાહ્ય TX (અપસ્ટ્રીમ) પર સૂચિનો પ્રચાર કરે છે. નહિંતર, તે ફરીથી પ્રમાણીકરણ શરૂ કરે છે અને TX એન્ક્રિપ્શનને અક્ષમ કરે છે.

4.3. ડિઝાઇન વૉકથ્રુ
HDMI ડિઝાઇન એક્સ પર HDCP સેટ કરવું અને ચલાવવુંample માં પાંચ સેકન્ડનો સમાવેશ થાય છેtages

1. હાર્ડવેર સેટ કરો.
2. ડિઝાઇન જનરેટ કરો.
3. HDCP કી મેમરીમાં ફેરફાર કરો fileતમારી HDCP પ્રોડક્શન કીઓ શામેલ કરવા માટે s.
   a FPGA માં પ્લેન HDCP પ્રોડક્શન કી સ્ટોર કરો (HDCP કી મેનેજમેન્ટ = 0 સપોર્ટ કરો)
   b બાહ્ય ફ્લેશ મેમરી અથવા EEPROM માં એન્ક્રિપ્ટેડ HDCP પ્રોડક્શન કી સ્ટોર કરો (HDCP કી મેનેજમેન્ટ = 1ને સપોર્ટ કરો)
4. ડિઝાઇન કમ્પાઇલ કરો.
5. View પરિણામો

4.3.1. હાર્ડવેર સેટ કરો
પ્રથમ એસtagપ્રદર્શનમાંથી e હાર્ડવેર સેટ કરવાનું છે.
જ્યારે SUPPORT FRL = 0, પ્રદર્શન માટે હાર્ડવેર સેટ કરવા માટે આ પગલાં અનુસરો:

1. Bitec HDMI 2.0 FMC પુત્રી કાર્ડ (રિવિઝન 11) ને FMC પોર્ટ B પર Arria 10 GX ડેવલપમેન્ટ કીટ સાથે કનેક્ટ કરો.
2. USB કેબલનો ઉપયોગ કરીને Arria 10 GX ડેવલપમેન્ટ કીટને તમારા PC સાથે કનેક્ટ કરો.
3. Bitec HDMI 2.0 FMC પુત્રી કાર્ડ પર HDMI RX કનેક્ટરમાંથી HDMI કેબલને HDCP-સક્ષમ HDMI ઉપકરણ સાથે કનેક્ટ કરો, જેમ કે HDMI આઉટપુટ સાથેનું ગ્રાફિક કાર્ડ.
4. Bitec HDMI 2.0 FMC પુત્રી કાર્ડ પર HDMI TX કનેક્ટરમાંથી અન્ય HDMI કેબલને HDCP-સક્ષમ HDMI ઉપકરણ સાથે કનેક્ટ કરો, જેમ કે HDMI ઇનપુટ સાથે ટેલિવિઝન.

જ્યારે SUPPORT FRL = 1, માટે હાર્ડવેર સેટ કરવા માટે આ પગલાં અનુસરો demonstration:

1. Bitec HDMI 2.1 FMC પુત્રી કાર્ડ (રિવિઝન 9) ને FMC પોર્ટ B પર Arria 10 GX ડેવલપમેન્ટ કીટ સાથે કનેક્ટ કરો.
2. USB કેબલનો ઉપયોગ કરીને Arria 10 GX ડેવલપમેન્ટ કીટને તમારા PC સાથે કનેક્ટ કરો.
3. Bitec HDMI 2.1 FMC પુત્રી કાર્ડ પર HDMI RX કનેક્ટરમાંથી HDMI 3 કેટેગરી 2.1 કેબલને HDCP-સક્ષમ HDMI 2.1 સ્ત્રોત સાથે કનેક્ટ કરો, જેમ કે Quantum Data 980 48G જનરેટર.
4. Bitec HDMI 2.1 FMC પુત્રી કાર્ડ પર HDMI TX કનેક્ટરમાંથી અન્ય HDMI 3 કેટેગરી 2.1 કેબલને HDCP-સક્ષમ HDMI 2.1 સિંક સાથે કનેક્ટ કરો, જેમ કે
   ક્વોન્ટમ ડેટા 980 48G વિશ્લેષક.

4.3.2. ડિઝાઇન જનરેટ કરો
હાર્ડવેર સેટ કર્યા પછી, તમારે ડિઝાઇન જનરેટ કરવાની જરૂર છે.
તમે શરૂ કરો તે પહેલાં, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેરમાં HDCP સુવિધા ઇન્સ્ટોલ કરવાની ખાતરી કરો.

1. Tools ➤ IP Catalog પર ક્લિક કરો અને Intel Arria 10 ને લક્ષ્ય ઉપકરણ કુટુંબ તરીકે પસંદ કરો.
   નોંધ: HDCP ડિઝાઇન ભૂતપૂર્વample માત્ર Intel Arria 10 અને Intel Stratix® 10 ઉપકરણોને સપોર્ટ કરે છે.
2. IP કેટલોગમાં, HDMI Intel FPGA IP શોધો અને ડબલ-ક્લિક કરો. નવી IP વિવિધતા વિન્ડો દેખાય છે.
3. તમારી કસ્ટમ IP વિવિધતા માટે ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો. પેરામીટર એડિટર IP વિવિધતા સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .qsys અથવા .ip.
4. OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
5. IP ટેબ પર, TX અને RX બંને માટે ઇચ્છિત પરિમાણોને ગોઠવો.
6. HDCP ડિઝાઇન એક્સ જનરેટ કરવા માટે સપોર્ટ HDCP 1.4 અથવા સપોર્ટ HDCP 2.3 પેરામીટર ચાલુ કરોample
7. જો તમે HDCP પ્રોડક્શન કીને બાહ્ય ફ્લેશ મેમરી અથવા EEPROMમાં એન્ક્રિપ્ટેડ ફોર્મેટમાં સ્ટોર કરવા માંગતા હોવ તો સપોર્ટ HDCP કી મેનેજમેન્ટ પેરામીટર ચાલુ કરો. નહિંતર, HDCP પ્રોડક્શન કીને FPGA માં સાદા ફોર્મેટમાં સ્ટોર કરવા માટે સપોર્ટ HDCP કી મેનેજમેન્ટ પેરામીટરને બંધ કરો.
8. ડિઝાઇન પર Example ટેબ પર, Arria 10 HDMI RX-TX રીટ્રાન્સમિટ પસંદ કરો.
9. હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે સિન્થેસિસ પસંદ કરોample
10. જનરેટ માટે File ફોર્મેટ કરો, વેરિલોગ અથવા VHDL પસંદ કરો.
11. ટાર્ગેટ ડેવલપમેન્ટ કિટ માટે, Arria 10 GX FPGA ડેવલપમેન્ટ કિટ પસંદ કરો. જો તમે ડેવલપમેન્ટ કીટ પસંદ કરો છો, તો ડેવલપમેન્ટ કીટ પરના ઉપકરણ સાથે મેચ કરવા માટે લક્ષ્ય ઉપકરણ (પગલું 4 માં પસંદ કરેલ) બદલાય છે. Arria 10 GX FPGA ડેવલપમેન્ટ કિટ માટે, ડિફોલ્ટ ઉપકરણ 10AX115S2F45I1SG છે.
12. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન પ્રોજેક્ટ જનરેટ કરવા માટે files અને સોફ્ટવેર એક્ઝિક્યુટેબલ અને લિંકિંગ ફોર્મેટ (ELF) પ્રોગ્રામિંગ file.

4.3.3. HDCP ઉત્પાદન કીનો સમાવેશ કરો
4.3.3.1. FPGA માં પ્લેન HDCP પ્રોડક્શન કી સ્ટોર કરો (HDCP કીને સપોર્ટ કરો મેનેજમેન્ટ = 0)
ડિઝાઇન જનરેટ કર્યા પછી, HDCP કી મેમરીમાં ફેરફાર કરો files તમારી પ્રોડક્શન કીઓ સમાવવા માટે.
ઉત્પાદન કીનો સમાવેશ કરવા માટે, આ પગલાંઓ અનુસરો.

1. નીચેની કી મેમરી શોધો fileમાં s /rtl/hdcp/ ડિરેક્ટરી:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. hdcp2x_rx_kmem.v ખોલો file અને રીસીવર પબ્લિક સર્ટિફિકેટ અને RX પ્રાઈવેટ કી અને ગ્લોબલ કોન્સ્ટન્ટ માટે પૂર્વવ્યાખ્યાયિત ફેસિમાઈલ કી R1 શોધો જેમ કે ભૂતપૂર્વampલેસ નીચે.
   આકૃતિ 31. રીસીવર સાર્વજનિક પ્રમાણપત્ર માટે ફેક્સિમાઇલ કી R1 ની વાયર એરે
   આકૃતિ 32. RX પ્રાઇવેટ કી અને ગ્લોબલ કોન્સ્ટન્ટ માટે ફેક્સિમાઇલ કી R1 ની વાયર એરે
   
3. પ્રોડક્શન કી માટે પ્લેસહોલ્ડર શોધો અને મોટા એન્ડિયન ફોર્મેટમાં સંબંધિત વાયર એરેમાં તમારી પોતાની પ્રોડક્શન કી વડે બદલો.
   આકૃતિ 33. HDCP પ્રોડક્શન કી (પ્લેસહોલ્ડર) ની વાયર એરે
   
4. અન્ય તમામ કી મેમરી માટે પગલું 3 પુનરાવર્તન કરો files જ્યારે તમે બધી કી મેમરીમાં તમારી પ્રોડક્શન કીઓ શામેલ કરવાનું સમાપ્ત કરી લો files, ખાતરી કરો કે USE_FACSIMILE પરિમાણ ડિઝાઇન ex પર 0 પર સેટ કરેલ છેampલે ટોચનું સ્તર file (a10_hdmi2_demo.v)

4.3.3.1.1. DCP કીમાંથી HDCP કી મેપિંગ Files
નીચેના વિભાગો DCP કીમાં સંગ્રહિત HDCP ઉત્પાદન કીના મેપિંગનું વર્ણન કરે છે files HDCP kmem ના વાયર એરેમાં files.
4.3.3.1.2. hdcp1x_tx_kmem.v અને hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v અને hdcp1x_rx_kmem.v માટે files

• આ બે files એ જ ફોર્મેટ શેર કરી રહ્યાં છે.
• સાચી HDCP1 TX DCP કી ઓળખવા માટે file hdcp1x_tx_kmem.v માટે, ખાતરી કરો કે પ્રથમ 4 બાઇટ્સ file "0x01, 0x00, 0x00, 0x00" છે.
• સાચી HDCP1 RX DCP કી ઓળખવા માટે file hdcp1x_rx_kmem.v માટે, ખાતરી કરો કે પ્રથમ 4 બાઇટ્સ file "0x02, 0x00, 0x00, 0x00" છે.
• DCP કીમાંની ચાવીઓ files લિટલ-એન્ડિયન ફોર્મેટમાં છે. kmem માં વાપરવા માટે files, તમારે તેમને મોટા-એન્ડિયનમાં રૂપાંતરિત કરવું આવશ્યક છે.

આકૃતિ 34. HDCP1 TX DCP કીમાંથી બાઈટ મેપિંગ file hdcp1x_tx_kmem.v માં

નોંધ:
બાઈટ નંબર નીચેના ફોર્મેટમાં પ્રદર્શિત થાય છે:

• બાઇટ્સમાં કીનું કદ * કી નંબર + વર્તમાન પંક્તિમાં બાઇટ નંબર + સતત ઑફસેટ + બાઇટ્સમાં પંક્તિનું કદ * પંક્તિ નંબર.
• 308*n સૂચવે છે કે દરેક કી સેટમાં 308 બાઇટ્સ છે.
• 7*y સૂચવે છે કે દરેક પંક્તિ 7 બાઇટ્સ ધરાવે છે.

આકૃતિ 35. HDCP1 TX DCP કી file જંક મૂલ્યો સાથે ભરવા

આકૃતિ 36. hdcp1x_tx_kmem.v ના વાયર એરે
Examphdcp1x_tx_kmem.v નું le અને તેના વાયર એરે કેવી રીતે ભૂતપૂર્વ સાથે નકશા કરે છેampHDCP1 TX DCP કીનો le file પૃષ્ઠ 35 પર આકૃતિ 105 માં.

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v માટે file

• સાચી HDCP2 RX DCP કી ઓળખવા માટે file hdcp2x_rx_kmem.v માટે, ખાતરી કરો કે પ્રથમ 4 બાઇટ્સ file "0x00, 0x00, 0x00, 0x02" છે.
• DCP કીમાંની ચાવીઓ files લિટલ-એન્ડિયન ફોર્મેટમાં છે.

આકૃતિ 37. HDCP2 RX DCP કીમાંથી બાઈટ મેપિંગ file hdcp2x_rx_kmem.v માં
નીચેની આકૃતિ HDCP2 RX DCP કીમાંથી ચોક્કસ બાઈટ મેપિંગ બતાવે છે file hdcp2x_rx_kmem.v માં

નોંધ:
બાઈટ નંબર નીચેના ફોર્મેટમાં પ્રદર્શિત થાય છે:

• બાઇટ્સમાં કીનું કદ * કી નંબર + વર્તમાન પંક્તિમાં બાઇટ નંબર + સતત ઑફસેટ + બાઇટ્સમાં પંક્તિનું કદ * પંક્તિ નંબર.
• 862*n સૂચવે છે કે દરેક કી સેટમાં 862 બાઇટ્સ છે.
• 16*y સૂચવે છે કે દરેક પંક્તિ 16 બાઇટ્સ ધરાવે છે. cert_rx_prod માં એક અપવાદ છે જ્યાં ROW 32 માં માત્ર 10 બાઇટ્સ છે.

આકૃતિ 38. HDCP2 RX DCP કી file જંક મૂલ્યો સાથે ભરવા

આકૃતિ 39. hdcp2x_rx_kmem.v ના વાયર એરે
આ આંકડો hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, અને lc128_prod) માટેના વાયર એરે બતાવે છે.ampHDCP2 RX DCP કીનો le file in
પૃષ્ઠ 38 પર આકૃતિ 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v માટે file:

• સાચી HDCP2 TX DCP કી ઓળખવા માટે file hdcp2x_tx_kmem.v માટે, ખાતરી કરો કે પ્રથમ 4 બાઇટ્સ file "0x00, 0x00, 0x00, 0x01" છે.
• DCP કીમાંની ચાવીઓ files લિટલ-એન્ડિયન ફોર્મેટમાં છે.
• વૈકલ્પિક રીતે, તમે lc128_prod ને hdcp2x_rx_kmem.v થી સીધા hdcp2x_tx_kmem.v માં લાગુ કરી શકો છો. કીઓ સમાન મૂલ્યો શેર કરે છે.

આકૃતિ 40. hdcp2x_tx_kmem.v ની વાયર એરે
આ આંકડો HDCP2 TX DCP કીમાંથી ચોક્કસ બાઈટ મેપિંગ દર્શાવે છે file hdcp2x_tx_kmem.v માં

4.3.3.2. બાહ્ય ફ્લેશ મેમરીમાં એન્ક્રિપ્ટેડ HDCP પ્રોડક્શન કી સ્ટોર કરો અથવા EEPROM (સપોર્ટ HDCP કી મેનેજમેન્ટ = 1)
આકૃતિ 41. હાઇ લેવલ ઓવરview HDCP કી મેનેજમેન્ટ

જ્યારે સપોર્ટ HDCP કી મેનેજમેન્ટ પેરામીટર ચાલુ હોય, ત્યારે તમે કી એન્ક્રિપ્શન સોફ્ટવેર યુટિલિટી (KEYENC) અને કી પ્રોગ્રામર ડિઝાઇનનો ઉપયોગ કરીને HDCP ઉત્પાદન કી એન્ક્રિપ્શનનું નિયંત્રણ રાખો છો જે ઇન્ટેલ પ્રદાન કરે છે. તમારે HDCP પ્રોડક્શન કી અને 128 બિટ્સ HDCP પ્રોટેક્શન કી પ્રદાન કરવી આવશ્યક છે. HDCP સુરક્ષા કી
HDCP ઉત્પાદન કીને એન્ક્રિપ્ટ કરે છે અને કીને બાહ્ય ફ્લેશ મેમરીમાં સંગ્રહિત કરે છે (ઉદા. માટેample, EEPROM) HDMI પુત્રી કાર્ડ પર.
સપોર્ટ HDCP કી મેનેજમેન્ટ પેરામીટર ચાલુ કરો અને કી ડિક્રિપ્શન ફીચર (KEYDEC) HDCP IP કોરોમાં ઉપલબ્ધ થશે. સમાન HDCP રક્ષણ
KEYDEC માં કીનો ઉપયોગ એન્જીન પ્રોસેસિંગ માટે રન ટાઈમ પર HDCP પ્રોડક્શન કીઓ મેળવવા માટે થવો જોઈએ. KEYENC અને KEYDEC Atmel AT24CS32 32-Kbit સીરીયલ EEPROM, Atmel AT24C16A 16-Kbit સીરીયલ EEPROM અને ઓછામાં ઓછા 2-Kbit રોમ કદ સાથે સુસંગત I16C EEPROM ઉપકરણોને સપોર્ટ કરે છે.

નોંધ:

1. HDMI 2.0 FMC પુત્રી કાર્ડ રિવિઝન 11 માટે, ખાતરી કરો કે પુત્રી કાર્ડ પર EEPROM Atmel AT24CS32 છે. Bitec HDMI 2.0 FMC પુત્રી કાર્ડ રિવિઝન 11 પર EEPROM ના બે અલગ-અલગ કદનો ઉપયોગ થાય છે.
2. જો તમે અગાઉ HDCP પ્રોડક્શન કીને એન્ક્રિપ્ટ કરવા માટે KEYENC નો ઉપયોગ કર્યો હોય અને સંસ્કરણ 21.2 અથવા તેના પહેલાના સંસ્કરણમાં HDCP કી મેનેજમેન્ટને સપોર્ટ ચાલુ કર્યું હોય, તો તમારે KEYENC સોફ્ટવેર યુટિલિટીનો ઉપયોગ કરીને HDCP પ્રોડક્શન કીને ફરીથી એન્ક્રિપ્ટ કરવાની અને આવૃત્તિ 21.3માંથી HDCP IP ને ફરીથી જનરેટ કરવાની જરૂર છે.
   આગળ

4.3.3.2.1. ઇન્ટેલ KEYENC
KEYENC એ કમાન્ડ લાઇન સોફ્ટવેર યુટિલિટી છે જેનો ઉપયોગ તમે પ્રદાન કરો છો તે 128 બિટ્સ HDCP પ્રોટેક્શન કી સાથે ઇન્ટેલ HDCP પ્રોડક્શન કીને એન્ક્રિપ્ટ કરવા માટે કરે છે. KEYENC હેક્સ અથવા બિન અથવા હેડરમાં એન્ક્રિપ્ટેડ HDCP ઉત્પાદન કીને આઉટપુટ કરે છે file ફોર્મેટ KEYENC પણ mif જનરેટ કરે છે file તમારી પ્રદાન કરેલ 128 બિટ્સ HDCP સુરક્ષા કી ધરાવે છે. KEYDEC
mif ની જરૂર છે file.

સિસ્ટમ આવશ્યકતા:

1. Windows 86 OS સાથે x64 10-bit મશીન
2. વિઝ્યુઅલ સ્ટુડિયો 2019(x64) માટે વિઝ્યુઅલ C++ પુનઃવિતરિત પેકેજ

નોંધ:
તમારે VS 2019 માટે Microsoft Visual C++ ઇન્સ્ટોલ કરવું આવશ્યક છે. તમે Windows ➤ કંટ્રોલ પેનલ ➤ પ્રોગ્રામ્સ અને ફીચર્સમાંથી વિઝ્યુઅલ C++ રિડિસ્ટ્રિબ્યુટેબલ ઇન્સ્ટોલ કરેલું છે કે કેમ તે તપાસી શકો છો. જો Microsoft Visual C++ ઇન્સ્ટોલ કરેલ હોય, તો તમે વિઝ્યુઅલ C++ xxxx જોઈ શકો છો
પુનઃવિતરણયોગ્ય (x64). નહિંતર, તમે વિઝ્યુઅલ C++ ડાઉનલોડ અને ઇન્સ્ટોલ કરી શકો છો
માઇક્રોસોફ્ટમાંથી પુનઃવિતરિત કરી શકાય છે webસાઇટ ડાઉનલોડ લિંક માટે સંબંધિત માહિતીનો સંદર્ભ લો.

કોષ્ટક 55. KEYENC કમાન્ડ લાઇન વિકલ્પો

કમાન્ડ લાઇન વિકલ્પો	દલીલ/વર્ણન
-k	<HDCP protection key file> ટેક્સ્ટ file હેક્સાડેસિમલમાં માત્ર 128 બિટ્સ HDCP પ્રોટેક્શન કી ધરાવે છે. ઉદાample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 ટ્રાન્સમીટર પ્રોડક્શન કીઓ file DCP તરફથી (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 રીસીવર ઉત્પાદન કીઓ file DCP તરફથી (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 ટ્રાન્સમીટર પ્રોડક્શન કીઓ file DCP તરફથી (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 રીસીવર ઉત્પાદન કીઓ file DCP તરફથી (.bin file)
-hdcp1txkeys	પસંદ કરેલ ઇનપુટ (.bin) માટે કી શ્રેણીનો ઉલ્લેખ કરો files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm જ્યાં n = કી સ્ટાર્ટ (1 અથવા >1) m = કી એન્ડ (n અથવા >n) Exampલે: દરેક HDCP 1 TX, HDCP 1000 RX અને HCDP માંથી 1.4 થી 1.4 કી પસંદ કરો 2.3 RX ઉત્પાદન કીઓ file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
ચાલુ રાખ્યું…

કમાન્ડ લાઇન વિકલ્પો	દલીલ/વર્ણન
	નોંધ: 1. જો તમે કોઈપણ HDCP પ્રોડક્શન કીનો ઉપયોગ કરતા નથી file, તમારે HDCP કી શ્રેણીની જરૂર પડશે નહીં. જો તમે આદેશ વાક્યમાં દલીલનો ઉપયોગ કરતા નથી, તો ડિફોલ્ટ કી શ્રેણી 0 છે. 2. તમે HDCP પ્રોડક્શન કીઓ માટે કીના અલગ-અલગ ઇન્ડેક્સ પણ પસંદ કરી શકો છો file. જો કે, કીની સંખ્યા પસંદ કરેલા વિકલ્પો સાથે મેળ ખાતી હોવી જોઈએ. Example: વિવિધ 100 કી પસંદ કરો HDCP 100 TX ઉત્પાદન કીમાંથી પ્રથમ 1.4 કી પસંદ કરો file "-hdcp1txkeys 1-100" HDCP 300 RX ઉત્પાદન કી માટે 400 થી 1.4 કી પસંદ કરો file "-hdcp1rxkeys 300-400" HDCP 600 RX ઉત્પાદન કી માટે 700 થી 2.3 કી પસંદ કરો file "-hdcp2rxkeys 600-700"
-o	આઉટપુટ file ફોર્મેટ . ડિફોલ્ટ હેક્સ છે file. બાઈનરીમાં એન્ક્રિપ્ટેડ HDCP પ્રોડક્શન કીઓ જનરેટ કરો file ફોર્મેટ: -o બિન હેક્સમાં એનક્રિપ્ટેડ HDCP પ્રોડક્શન કીઓ જનરેટ કરો file ફોર્મેટ: -o હેક્સ હેડરમાં એનક્રિપ્ટેડ HDCP પ્રોડક્શન કીઓ જનરેટ કરો file ફોર્મેટ: -ઓહ
-ચેક-કીઓ	ઇનપુટમાં ઉપલબ્ધ કીની સંખ્યા છાપો files સampલે:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -ચેક-કીઓ
	નોંધ: કમાન્ડ લાઇનના અંતે પેરામીટર –ચેક-કીનો ઉપયોગ કરો, જેમ કે ઉપરોક્ત ex માં ઉલ્લેખ કર્યો છેample
- સંસ્કરણ	KEYENC સંસ્કરણ નંબર છાપો

એન્ક્રિપ્ટ કરવા માટે તમે પસંદગીપૂર્વક HDCP 1.4 અને/અથવા HDCP 2.3 ઉત્પાદન કી પસંદ કરી શકો છો. માજી માટેample, એન્ક્રિપ્ટ કરવા માટે માત્ર HDCP 2.3 RX ઉત્પાદન કીનો ઉપયોગ કરવા માટે, ફક્ત -hdcp2rx નો ઉપયોગ કરો
<HDCP 2.3 RX production keys file> -hdcp2rxkeys આદેશ વાક્ય પરિમાણોમાં.
કોષ્ટક 56. KEYENC સામાન્ય ભૂલ સંદેશ માર્ગદર્શિકા

ભૂલ સંદેશ	માર્ગદર્શિકા
ભૂલ: HDCP સુરક્ષા કી file ખૂટે છે	ખૂટે છે આદેશ વાક્ય પરિમાણ -k file>
ભૂલ: કી 32 હેક્સ અંકોની હોવી જોઈએ (દા.ત. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP સુરક્ષા કી file 32 હેક્સાડેસિમલ અંકોમાં માત્ર HDCP સુરક્ષા કી હોવી જોઈએ.
ભૂલ: કૃપા કરીને કી શ્રેણીનો ઉલ્લેખ કરો	આપેલ ઇનપુટ HDCP ઉત્પાદન કી માટે કી શ્રેણી ઉલ્લેખિત નથી file.
ભૂલ: અમાન્ય કી શ્રેણી	-hdcp1txkeys અથવા -hdcp1rxkeys અથવા -hdcp2rxkeys માટે ઉલ્લેખિત કી શ્રેણી સાચી નથી.
ભૂલ: બનાવી શકાતી નથીFileનામ>	keyenc.exe ચાલી રહી છે તેના પરથી ફોલ્ડરની પરવાનગી તપાસો.
ભૂલ: -hdcp1txkeys ઇનપુટ અમાન્ય છે	HDCP 1.4 TX ઉત્પાદન કી માટે ઇનપુટ કી શ્રેણી ફોર્મેટ અમાન્ય છે. સાચું ફોર્મેટ “-hdcp1txkeys nm” છે જ્યાં n >= 1, m >= n
ભૂલ: -hdcp1rxkeys ઇનપુટ અમાન્ય છે	HDCP 1.4 RX ઉત્પાદન કી માટે ઇનપુટ કી શ્રેણી ફોર્મેટ અમાન્ય છે. સાચું ફોર્મેટ “-hdcp1rxkeys nm” છે જ્યાં n >= 1, m >= n
ભૂલ: -hdcp2rxkeys ઇનપુટ અમાન્ય છે	HDCP 2.3 RX ઉત્પાદન કી માટે ઇનપુટ કી શ્રેણી ફોર્મેટ અમાન્ય છે. સાચું ફોર્મેટ “-hdcp2rxkeys nm” છે જ્યાં n >= 1, m >= n
ચાલુ રાખ્યું…

ભૂલ સંદેશ	માર્ગદર્શિકા
ભૂલ: અમાન્ય file <fileનામ>	અમાન્ય HDCP ઉત્પાદન કી file.
ભૂલ: file -o વિકલ્પ માટે ખૂટે છે	–o માટે કમાન્ડ લાઇન પેરામીટર ખૂટે છે .
ભૂલ: અમાન્ય fileનામ -fileનામ>	<filename> અમાન્ય છે, કૃપા કરીને માન્યનો ઉપયોગ કરો fileવિશિષ્ટ અક્ષરો વિના નામ.

સિંગલ EEPROM માટે સિંગલ કી એન્ક્રિપ્ટ કરો
આઉટપુટ સાથે HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX અને HDCP 2.3 RX ની સિંગલ કીને એન્ક્રિપ્ટ કરવા માટે Windows કમાન્ડ પ્રોમ્પ્ટમાંથી નીચેની કમાન્ડ લાઇન ચલાવો file હેડરનું ફોર્મેટ file સિંગલ EEPROM માટે:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -ઓહ

N EEPROMs માટે N કી એન્ક્રિપ્ટ કરો
આઉટપુટ સાથે HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX અને HDCP 2.3 RX ની N કી (કી 2.3 થી શરૂ કરીને) એનક્રિપ્ટ કરવા માટે Windows કમાન્ડ પ્રોમ્પ્ટથી નીચેની કમાન્ડ લાઇન ચલાવો. file હેક્સનું ફોર્મેટ file N EEPROM માટે:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o હેક્સ જ્યાં N >= 1 છે અને બધા વિકલ્પો સાથે મેળ ખાવો જોઈએ.

સંબંધિત માહિતી
વિઝ્યુઅલ સ્ટુડિયો 2019 માટે માઇક્રોસોફ્ટ વિઝ્યુઅલ C++
ડાઉનલોડ કરવા માટે Microsoft Visual C++ x86 પુનઃવિતરિત પેકેજ (vc_redist.x86.exe) પ્રદાન કરે છે. જો લિંક બદલાય છે, તો ઇન્ટેલ તમને માઇક્રોસોફ્ટ સર્ચ એન્જિનમાંથી "વિઝ્યુઅલ C++ રીડિસ્ટ્રિબ્યુટેબલ" શોધવાની ભલામણ કરે છે.

4.3.3.2.2. કી પ્રોગ્રામર
EEPROM પર એન્ક્રિપ્ટેડ HDCP ઉત્પાદન કીને પ્રોગ્રામ કરવા માટે, આ પગલાં અનુસરો:

1. કી પ્રોગ્રામર ડિઝાઇનની નકલ કરો fileતમારી કાર્યકારી નિર્દેશિકા માટે નીચેના પાથમાંથી s: /hdcp2x/hw_demo/key_programmer/
2. સોફ્ટવેર હેડરની નકલ કરો file (hdcp_key .h) KEYENC સોફ્ટવેર યુટિલિટી (પૃષ્ઠ 113 પર સિંગલ EEPROM માટે વિભાગ એન્ક્રિપ્ટ સિંગલ કી) માંથી સોફ્ટવેર/key_programmer_src/ ડિરેક્ટરીમાં જનરેટ થાય છે અને તેનું નામ hdcp_key.h તરીકે બદલો.
3. ચલાવો ./runall.tcl. આ સ્ક્રિપ્ટ નીચેના આદેશો ચલાવે છે:
   • IP કેટલોગ જનરેટ કરો files
   • પ્લેટફોર્મ ડિઝાઇનર સિસ્ટમ જનરેટ કરો
   • ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવો
   • સોફ્ટવેર વર્કસ્પેસ બનાવો અને સોફ્ટવેર બનાવો
   • સંપૂર્ણ સંકલન કરો
4. સૉફ્ટવેર ઑબ્જેક્ટ ડાઉનલોડ કરો File (.sof) EEPROM પર એન્ક્રિપ્ટેડ HDCP ઉત્પાદન કીને પ્રોગ્રામ કરવા માટે FPGA ને.

સ્ટ્રેટિક્સ 10 HDMI RX-TX રિટ્રાન્સમિટ ડિઝાઇન એક્સ જનરેટ કરોampસપોર્ટ HDCP 2.3 અને સપોર્ટ HDCP 1.4 પેરામીટર્સ સાથે le, પછી HDCP સુરક્ષા કીનો સમાવેશ કરવા માટે નીચેના પગલાંને અનુસરો.

• mif ની નકલ કરો file (hdcp_kmem.mif) KEYENC સોફ્ટવેર યુટિલિટી (પૃષ્ઠ 113 પર સિંગલ EEPROM માટે સિંગલ કી એન્ક્રિપ્ટ કરો) માંથી જનરેટ /quartus/hdcp/ ડિરેક્ટરી.

4.3.4. ડિઝાઇન કમ્પાઇલ કરો
તમે FPGA માં તમારી પોતાની સાદી HDCP પ્રોડક્શન કીને સમાવી લીધા પછી અથવા EEPROM માં એન્ક્રિપ્ટેડ HDCP પ્રોડક્શન કીને પ્રોગ્રામ કર્યા પછી, તમે હવે ડિઝાઇનનું સંકલન કરી શકો છો.

1. Intel Quartus Prime Pro Edition સોફ્ટવેર લોંચ કરો અને ઓપન કરો /quartus/a10_hdmi2_demo.qpf.
2. પ્રોસેસિંગ પર ક્લિક કરો ➤ સંકલન શરૂ કરો.

4.3.5. View પરિણામો
નિદર્શનના અંતે, તમે સમર્થ હશો view HDCP સક્ષમ HDMI બાહ્ય સિંક પરના પરિણામો.
થી view પ્રદર્શનના પરિણામો, આ પગલાં અનુસરો:

1. Intel FPGA બોર્ડને પાવર અપ કરો.
2. ડિરેક્ટરી બદલો /ક્વાર્ટસ/.
3. સોફ્ટવેર ઑબ્જેક્ટ ડાઉનલોડ કરવા માટે Nios II કમાન્ડ શેલ પર નીચેનો આદેશ ટાઈપ કરો File (.sof) FPGA ને. nios2-configure-sof આઉટપુટ_files/ .sof
4. HDCP-સક્ષમ HDMI બાહ્ય સ્ત્રોતને પાવર અપ કરો અને સિંક કરો (જો તમે તેમ ન કર્યું હોય). HDMI બાહ્ય સિંક તમારા HDMI બાહ્ય સ્ત્રોતનું આઉટપુટ દર્શાવે છે.

4.3.5.1. પુશ બટનો અને એલઇડી કાર્યો
તમારા પ્રદર્શનને નિયંત્રિત કરવા માટે બોર્ડ પરના પુશ બટનો અને LED ફંક્શનનો ઉપયોગ કરો.

કોષ્ટક 57. પુશ બટન અને LED સૂચકાંકો (સપોર્ટ FRL = 0)

પુશ બટન/એલઇડી	કાર્યો
cpu_resetn	સિસ્ટમ રીસેટ કરવા માટે એકવાર દબાવો.
user_pb[0]	HPD સિગ્નલને માનક HDMI સ્ત્રોત પર ટૉગલ કરવા માટે એકવાર દબાવો.
user_pb[1]	• TX કોરને DVI એન્કોડેડ સિગ્નલ મોકલવાની સૂચના આપવા માટે દબાવી રાખો. • HDMI એન્કોડેડ સિગ્નલ મોકલવા માટે રિલીઝ કરો. • ખાતરી કરો કે આવનાર વિડિયો 8 bpc RGB કલર સ્પેસમાં છે.
user_pb[2]	• સાઇડબેન્ડ સિગ્નલોમાંથી ઇન્ફોફ્રેમ્સ મોકલવાનું બંધ કરવા માટે TX કોરને સૂચના આપવા માટે દબાવો અને પકડી રાખો. • સાઇડબેન્ડ સિગ્નલોમાંથી ઇન્ફોફ્રેમ્સ મોકલવાનું ફરી શરૂ કરવા માટે રિલીઝ કરો.
user_led[0]	RX HDMI PLL લોક સ્થિતિ. • 0: અનલોક • 1: લૉક
user_led[1]	RX HDMI કોર લોક સ્થિતિ • 0: ઓછામાં ઓછી 1 ચેનલ અનલૉક • 1: બધી 3 ચેનલો લૉક
user_led[2]	RX HDCP1x IP ડિક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય
user_led[3]	RX HDCP2x IP ડિક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય
user_led[4]	TX HDMI PLL લોક સ્થિતિ. • 0: અનલોક • 1: લૉક
user_led[5]	TX ટ્રાન્સસીવર PLL લોક સ્થિતિ. • 0: અનલોક • 1: લૉક
user_led[6]	TX HDCP1x IP એન્ક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય
user_led[7]	TX HDCP2x IP એન્ક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય

કોષ્ટક 58. પુશ બટન અને LED સૂચકાંકો (સપોર્ટ FRL = 1)

પુશ બટન/એલઇડી	કાર્યો
cpu_resetn	સિસ્ટમ રીસેટ કરવા માટે એકવાર દબાવો.
user_dipsw	પાસથ્રુ મોડને ટૉગલ કરવા માટે વપરાશકર્તા-વ્યાખ્યાયિત DIP સ્વિચ. • બંધ (મૂળભૂત સ્થિતિ) = પાસથ્રુ FPGA પર HDMI RX બાહ્ય સિંકમાંથી EDID મેળવે છે અને તે જે બાહ્ય સ્ત્રોત સાથે જોડાયેલ છે તેને રજૂ કરે છે. • ચાલુ = તમે Nios II ટર્મિનલ પરથી RX મહત્તમ FRL દરને નિયંત્રિત કરી શકો છો. આદેશ મહત્તમ FRL દર મૂલ્યમાં ફેરફાર કરીને RX EDID ને સંશોધિત કરે છે. નો સંદર્ભ લો વિવિધ FRL દરોમાં ડિઝાઇન ચલાવવી વિવિધ FRL દરો સેટ કરવા વિશે વધુ માહિતી માટે પૃષ્ઠ 33 પર.
ચાલુ રાખ્યું…

પુશ બટન/એલઇડી	કાર્યો
user_pb[0]	HPD સિગ્નલને માનક HDMI સ્ત્રોત પર ટૉગલ કરવા માટે એકવાર દબાવો.
user_pb[1]	આરક્ષિત.
user_pb[2]	Bitec HDMI 2.1 FMC પુત્રી કાર્ડના TX સાથે જોડાયેલા સિંકમાંથી SCDC રજિસ્ટર વાંચવા માટે એકવાર દબાવો. નોંધ: વાંચન સક્ષમ કરવા માટે, તમારે સોફ્ટવેરમાં DEBUG_MODE ને 1 પર સેટ કરવું આવશ્યક છે.
user_led_g[0]	RX FRL ઘડિયાળ PLL લોક સ્થિતિ. • 0: અનલોક • 1: લૉક
user_led_g[1]	RX HDMI વિડિઓ લોક સ્થિતિ. • 0: અનલોક • 1: લૉક
user_led_g[2]	RX HDCP1x IP ડિક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય
user_led_g[3]	RX HDCP2x IP ડિક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય
user_led_g[4]	TX FRL ઘડિયાળ PLL લોક સ્થિતિ. • 0: અનલોક • 1: લૉક
user_led_g[5]	TX HDMI વિડિઓ લોક સ્થિતિ. • 0 = અનલોક • 1 = તાળું
user_led_g[6]	TX HDCP1x IP એન્ક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય
user_led_g[7]	TX HDCP2x IP એન્ક્રિપ્શન સ્થિતિ. • 0: નિષ્ક્રિય • 1: સક્રિય

4.4. FPGA ડિઝાઇનમાં એમ્બેડેડ એન્ક્રિપ્શન કીનું રક્ષણ
ઘણી એફપીજીએ ડિઝાઇન્સ એન્ક્રિપ્શનનો અમલ કરે છે, અને ઘણીવાર એફપીજીએ બીટસ્ટ્રીમમાં ગુપ્ત કીને એમ્બેડ કરવાની જરૂર હોય છે. નવા ઉપકરણ પરિવારોમાં, જેમ કે Intel Stratix 10 અને Intel Agilex, ત્યાં એક સિક્યોર ડિવાઈસ મેનેજર બ્લોક છે જે સુરક્ષિત રીતે આ ગુપ્ત કીઓની જોગવાઈ અને સંચાલન કરી શકે છે. જ્યાં આ સુવિધાઓ અસ્તિત્વમાં નથી, તમે એનક્રિપ્શન સાથે કોઈપણ એમ્બેડેડ ગુપ્ત વપરાશકર્તા કી સહિત FPGA બીટસ્ટ્રીમની સામગ્રીને સુરક્ષિત કરી શકો છો.
વપરાશકર્તા કીને તમારા ડિઝાઇન વાતાવરણમાં સુરક્ષિત રાખવી જોઈએ, અને આદર્શ રીતે સ્વયંસંચાલિત સુરક્ષિત પ્રક્રિયાનો ઉપયોગ કરીને ડિઝાઇનમાં ઉમેરો. નીચેના પગલાંઓ દર્શાવે છે કે તમે Intel Quartus Prime ટૂલ્સ સાથે આવી પ્રક્રિયાને કેવી રીતે અમલમાં મૂકી શકો છો.

1. બિન-સુરક્ષિત વાતાવરણમાં ઇન્ટેલ ક્વાર્ટસ પ્રાઇમમાં HDL વિકસાવો અને ઑપ્ટિમાઇઝ કરો.
2. ડિઝાઇનને સુરક્ષિત વાતાવરણમાં સ્થાનાંતરિત કરો અને ગુપ્ત કીને અપડેટ કરવા માટે સ્વયંસંચાલિત પ્રક્રિયાનો અમલ કરો. ઓન-ચિપ મેમરી કી મૂલ્યને એમ્બેડ કરે છે. જ્યારે કી અપડેટ થાય છે, ત્યારે મેમરી આરંભ file (.mif) બદલી શકે છે અને “quartus_cdb –update_mif” એસેમ્બલર ફ્લો HDCP સુરક્ષા કીને ફરીથી કમ્પાઇલ કર્યા વિના બદલી શકે છે. આ પગલું ચલાવવા માટે ખૂબ જ ઝડપી છે અને મૂળ સમય સાચવે છે.
3. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ બીટસ્ટ્રીમ પછી અંતિમ પરીક્ષણ અને જમાવટ માટે એનક્રિપ્ટેડ બીટસ્ટ્રીમને બિન-સુરક્ષિત વાતાવરણમાં સ્થાનાંતરિત કરતા પહેલા FPGA કી સાથે એન્ક્રિપ્ટ કરે છે.

FPGA માંથી ગુપ્ત કી પુનઃપ્રાપ્ત કરી શકે તેવા તમામ ડીબગ એક્સેસને અક્ષમ કરવાની ભલામણ કરવામાં આવે છે. તમે J ને અક્ષમ કરીને ડીબગ ક્ષમતાઓને સંપૂર્ણપણે અક્ષમ કરી શકો છોTAG પોર્ટ, અથવા પસંદગીયુક્ત રીતે અક્ષમ કરો અને ફરીથી કરોview કે ઇન-સિસ્ટમ મેમરી એડિટર અથવા સિગ્નલ ટેપ જેવી કોઈ ડીબગ સુવિધાઓ કી પુનઃપ્રાપ્ત કરી શકતી નથી. AN 556 નો સંદર્ભ લો: FPGA સિક્યોરિટી ફીચર્સનો ઉપયોગ કરવા પર વધુ માહિતી માટે Intel FPGAs માં ડિઝાઇન સિક્યુરિટી ફીચર્સનો ઉપયોગ કરવો, જેમાં FPGA બિટસ્ટ્રીમને કેવી રીતે એન્ક્રિપ્ટ કરવું અને J ને અક્ષમ કરવા જેવા સુરક્ષા વિકલ્પોને કેવી રીતે ગોઠવવું તે અંગેના ચોક્કસ પગલાંઓ સહિતTAG પ્રવેશ

નોંધ:
તમે MIF સ્ટોરેજમાં ગુપ્ત કીની બીજી કી સાથે અસ્પષ્ટતા અથવા એન્ક્રિપ્શનના વધારાના પગલાને ધ્યાનમાં લઈ શકો છો.
સંબંધિત માહિતી
AN 556: Intel FPGAs માં ડિઝાઇન સુરક્ષા સુવિધાઓનો ઉપયોગ

4.5. Security Considerations
HDCP સુવિધાનો ઉપયોગ કરતી વખતે, નીચેની સુરક્ષા બાબતોનું ધ્યાન રાખો.

• રીપીટર સિસ્ટમ ડિઝાઇન કરતી વખતે, તમારે નીચેની શરતોમાં TX IP દાખલ કરવાથી પ્રાપ્ત વિડિઓને અવરોધિત કરવી આવશ્યક છે:
  — જો પ્રાપ્ત થયેલ વિડિયો HDCP-એન્ક્રિપ્ટેડ છે (એટલે ​​કે RX IP માંથી એન્ક્રિપ્શન સ્ટેટસ hdcp1_enabled અથવા hdcp2_enabled છે) અને ટ્રાન્સમિટેડ વિડિયો HDCP-એનક્રિપ્ટેડ નથી (એટલે ​​કે એન્ક્રિપ્શન સ્ટેટસ hdcp1_enabled અથવા hdcp2_enabled) TX માંથી IPsert તરીકે નથી.
  — જો પ્રાપ્ત થયેલ વિડિયો HDCP TYPE 1 છે (એટલે ​​કે RX IP માંથી streamid_type દાવો કરવામાં આવ્યો છે) અને પ્રસારિત વિડિઓ HDCP 1.4 એન્ક્રિપ્ટેડ છે (એટલે ​​​​કે TX IP માંથી એન્ક્રિપ્શન સ્થિતિ hdcp1_enabled છે)
• તમારે તમારી HDCP ઉત્પાદન કી અને કોઈપણ વપરાશકર્તા એન્ક્રિપ્શન કીની ગોપનીયતા અને અખંડિતતા જાળવવી જોઈએ.
• ઇન્ટેલ તમને કોઈપણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ્સ અને ડિઝાઇન સ્રોત વિકસાવવા માટે ભારપૂર્વક ભલામણ કરે છે files કે જે કીને સુરક્ષિત રાખવા માટે સુરક્ષિત કમ્પ્યુટ વાતાવરણમાં એન્ક્રિપ્શન કી ધરાવે છે.
• Intel ભારપૂર્વક ભલામણ કરે છે કે તમે FPGAs માં ડિઝાઇન સુરક્ષા સુવિધાઓનો ઉપયોગ કરીને ડિઝાઇનને સુરક્ષિત કરો, જેમાં કોઈપણ એમ્બેડેડ એન્ક્રિપ્શન કીનો સમાવેશ થાય છે, અનધિકૃત નકલ, રિવર્સ એન્જિનિયરિંગ અને ટી.ampઇરિંગ.

સંબંધિત માહિતી
AN 556: Intel FPGAs માં ડિઝાઇન સુરક્ષા સુવિધાઓનો ઉપયોગ

4.6. ડીબગ માર્ગદર્શિકા
આ વિભાગ ઉપયોગી HDCP સ્ટેટસ સિગ્નલ અને સોફ્ટવેર પેરામીટર્સનું વર્ણન કરે છે જેનો ઉપયોગ ડીબગીંગ માટે કરી શકાય છે. તેમાં ડિઝાઇન એક્સ ચલાવવા વિશે વારંવાર પૂછાતા પ્રશ્નો (FAQ) પણ છેample

4.6.1. HDCP સ્થિતિ સંકેતો
HDCP IP કોરોની કાર્યકારી સ્થિતિને ઓળખવા માટે ઘણા સિગ્નલો ઉપયોગી છે. આ સિગ્નલો ડિઝાઇન એક્સ પર ઉપલબ્ધ છેampલે ટોપ લેવલ અને ઓનબોર્ડ એલઈડી સાથે જોડાયેલ છે:

સિગ્નલ નામ	કાર્ય
hdcp1_enabled_rx	RX HDCP1x IP ડિક્રિપ્શન સ્થિતિ 0: નિષ્ક્રિય 1: સક્રિય
hdcp2_enabled_rx	RX HDCP2x IP ડિક્રિપ્શન સ્થિતિ 0: નિષ્ક્રિય 1: સક્રિય
hdcp1_enabled_tx	TX HDCP1x IP એન્ક્રિપ્શન સ્થિતિ 0: નિષ્ક્રિય 1: સક્રિય
hdcp2_enabled_tx	TX HDCP2x IP એન્ક્રિપ્શન સ્થિતિ 0: નિષ્ક્રિય 1: સક્રિય

તેમના સંબંધિત LED પ્લેસમેન્ટ માટે પૃષ્ઠ 57 પર કોષ્ટક 115 અને પૃષ્ઠ 58 પર કોષ્ટક 115 નો સંદર્ભ લો.
આ સિગ્નલોની સક્રિય સ્થિતિ સૂચવે છે કે HDCP IP પ્રમાણિત છે અને એન્ક્રિપ્ટેડ વિડિયો સ્ટ્રીમ પ્રાપ્ત/મોકલવામાં આવે છે. દરેક દિશા માટે, માત્ર HDCP1x અથવા HDCP2x
એન્ક્રિપ્શન/ડિક્રિપ્શન સ્ટેટસ સિગ્નલ સક્રિય છે. માજી માટેample, જો hdcp1_enabled_rx અથવા hdcp2_enabled_rx સક્રિય છે, તો RX બાજુ પરનું HDCP સક્ષમ છે અને બાહ્ય વિડિયો સ્ત્રોતમાંથી એન્ક્રિપ્ટેડ વિડિયો સ્ટ્રીમને ડિક્રિપ્ટ કરી રહ્યું છે.

4.6.2. HDCP સોફ્ટવેર પેરામીટર્સમાં ફેરફાર કરી રહ્યા છીએ
HDCP ડિબગીંગ પ્રક્રિયાને સરળ બનાવવા માટે, તમે hdcp.c માં પરિમાણોને સંશોધિત કરી શકો છો.
નીચે આપેલ કોષ્ટક રૂપરેખાંકિત પરિમાણો અને તેમના કાર્યોની સૂચિનો સારાંશ આપે છે.

પરિમાણ	કાર્ય
SUPPORT_HDCP1X	TX બાજુ પર HDCP 1.4 સક્ષમ કરો
SUPPORT_HDCP2X	TX બાજુ પર HDCP 2.3 સક્ષમ કરો
DEBUG_MODE_HDCP	TX HDCP માટે ડીબગ સંદેશાઓને સક્ષમ કરો
REPEATER_MODE	HDCP ડિઝાઇન એક્સ માટે રીપીટર મોડને સક્ષમ કરોample

પરિમાણોને સંશોધિત કરવા માટે, મૂલ્યોને hdcp.c માં ઇચ્છિત મૂલ્યોમાં બદલો. સંકલન શરૂ કરતા પહેલા, build_sw_hdcp.sh માં નીચેનો ફેરફાર કરો:

1. સંશોધિત સૉફ્ટવેરને રોકવા માટે નીચેની લાઇન શોધો અને ટિપ્પણી કરો file મૂળ દ્વારા બદલવામાં આવે છે fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર ઇન્સ્ટોલેશન પાથમાંથી s.
   
2.  અપડેટ કરેલ સોફ્ટવેરને કમ્પાઈલ કરવા માટે “./build_sw_hdcp.sh” ચલાવો.
3. પેદા થયેલ .elf file બે પદ્ધતિઓ દ્વારા ડિઝાઇનમાં શામેલ કરી શકાય છે:
   a “nios2-download -g ચલાવો file નામ>". યોગ્ય કાર્યક્ષમતા સુનિશ્ચિત કરવા માટે ડાઉનલોડ પ્રક્રિયા પૂર્ણ થયા પછી સિસ્ટમને ફરીથી સેટ કરો.
   b મેમરી આરંભને અપડેટ કરવા માટે “quartus_cdb –-update_mif” ચલાવો files નવું .sof જનરેટ કરવા માટે એસેમ્બલર ચલાવો file જેમાં અપડેટેડ સોફ્ટવેરનો સમાવેશ થાય છે.

4.6.3. વારંવાર પૂછાતા પ્રશ્નો (FAQ)
કોષ્ટક 59. નિષ્ફળતાના લક્ષણો અને માર્ગદર્શિકા

નંબર	Failure Symptom	માર્ગદર્શિકા
1.	RX એનક્રિપ્ટેડ વિડિયો પ્રાપ્ત કરી રહ્યું છે, પરંતુ TX વાદળી અથવા કાળા રંગમાં સ્થિર વિડિયો મોકલી રહ્યું છે.	આ બાહ્ય સિંક સાથે અસફળ TX પ્રમાણીકરણને કારણે છે. HDCP-સક્ષમ રીપીટર એ વિડિયોને એનક્રિપ્ટેડ ફોર્મેટમાં ટ્રાન્સમિટ ન કરવો જોઈએ જો અપસ્ટ્રીમમાંથી આવનાર વિડિયો એન્ક્રિપ્ટેડ હોય. આ હાંસલ કરવા માટે, જ્યારે TX HDCP એન્ક્રિપ્શન સ્ટેટસ સિગ્નલ નિષ્ક્રિય હોય જ્યારે RX HDCP ડિક્રિપ્શન સ્ટેટસ સિગ્નલ સક્રિય હોય ત્યારે વાદળી અથવા કાળા રંગમાં સ્થિર વિડિયો આઉટગોઇંગ વિડિયોને બદલે છે. ચોક્કસ માર્ગદર્શિકા માટે, નો સંદર્ભ લો સુરક્ષા વિચારણાઓ પૃષ્ઠ 117 પર. જો કે, HDCP ડિઝાઇનને સક્રિય કરતી વખતે આ વર્તન ડિબગીંગ પ્રક્રિયાને અટકાવી શકે છે. નીચે ડિઝાઈન એક્સમાં વિડિયો બ્લોકિંગને અક્ષમ કરવાની પદ્ધતિ છેampલે: 1. ડિઝાઇન એક્સના ટોચના સ્તર પર નીચેના પોર્ટ કનેક્શનને શોધોample આ પોર્ટ hdmi_tx_top મોડ્યુલનું છે. 2. નીચેની લાઇનમાં પોર્ટ કનેક્શનને સંશોધિત કરો:
2.	TX HDCP એન્ક્રિપ્શન સ્ટેટસ સિગ્નલ સક્રિય છે પરંતુ ડાઉનસ્ટ્રીમ સિંક પર બરફનું ચિત્ર પ્રદર્શિત થાય છે.	આ ડાઉનસ્ટ્રીમ સિંક આઉટગોઇંગ એન્ક્રિપ્ટેડ વિડિઓને યોગ્ય રીતે ડિક્રિપ્ટ કરતું નથી તેના કારણે છે. ખાતરી કરો કે તમે TX HDCP IP ને વૈશ્વિક સ્થિરાંક (LC128) પ્રદાન કરો છો. મૂલ્ય ઉત્પાદન મૂલ્ય અને સાચું હોવું જોઈએ.
3.	TX HDCP એન્ક્રિપ્શન સ્ટેટસ સિગ્નલ અસ્થિર છે અથવા હંમેશા નિષ્ક્રિય છે.	આ ડાઉનસ્ટ્રીમ સિંક સાથે અસફળ TX પ્રમાણીકરણને કારણે છે. ડિબગીંગ પ્રક્રિયાને સરળ બનાવવા માટે, તમે સક્ષમ કરી શકો છો DEBUG_MODE_HDCP hdcp.c માં પરિમાણ નો સંદર્ભ લો HDCP સોફ્ટવેર પેરામીટર્સમાં ફેરફાર કરી રહ્યા છીએ માર્ગદર્શિકા પર પૃષ્ઠ 118 પર. નીચેના 3a-3c અસફળ TX પ્રમાણીકરણના સંભવિત કારણો હોઈ શકે છે.
3a.	સોફ્ટવેર ડીબગ લોગ આ સંદેશને છાપતો રહે છે “HDCP 1.4 ડાઉનસ્ટ્રીમ (Rx) દ્વારા સમર્થિત નથી”.	સંદેશ સૂચવે છે કે ડાઉનસ્ટ્રીમ સિંક HDCP 2.3 અને HDCP 1.4 બંનેને સપોર્ટ કરતું નથી. ખાતરી કરો કે ડાઉનસ્ટ્રીમ સિંક HDCP 2.3 અથવા HDCP 1.4 ને સપોર્ટ કરે છે.
3 બી.	TX પ્રમાણીકરણ અધવચ્ચે નિષ્ફળ જાય છે.	આ TX પ્રમાણીકરણના કોઈપણ ભાગને કારણે છે જેમ કે હસ્તાક્ષર ચકાસણી, સ્થાનિકતા તપાસ વગેરે નિષ્ફળ થઈ શકે છે. ખાતરી કરો કે ડાઉનસ્ટ્રીમ સિંક ઉત્પાદન કીનો ઉપયોગ કરી રહ્યું છે પરંતુ ફેસિમાઇલ કીનો ઉપયોગ કરી રહ્યો નથી.
3c.	સોફ્ટવેર ડીબગ લોગ "પુનઃપ્રમાણીકરણ" છાપવાનું ચાલુ રાખે છે	આ સંદેશ સૂચવે છે કે ડાઉનસ્ટ્રીમ સિંકે ફરીથી પ્રમાણીકરણની વિનંતી કરી છે કારણ કે પ્રાપ્ત વિડિઓ યોગ્ય રીતે ડિક્રિપ્ટ કરવામાં આવી ન હતી. ખાતરી કરો કે તમે TX HDCP IP ને વૈશ્વિક સ્થિરાંક (LC128) પ્રદાન કરો છો. મૂલ્ય ઉત્પાદન મૂલ્ય હોવું જોઈએ અને મૂલ્ય સાચું છે.
ચાલુ રાખ્યું…

નંબર	Failure Symptom	માર્ગદર્શિકા
	HDCP પ્રમાણીકરણ પૂર્ણ થયા પછી જરૂરી છે.
4.	RX HDCP ડિક્રિપ્શન સ્ટેટસ સિગ્નલ નિષ્ક્રિય છે જો કે અપસ્ટ્રીમ સ્ત્રોતે HDCP ને સક્ષમ કર્યું છે.	આ સૂચવે છે કે RX HDCP IP એ પ્રમાણિત સ્થિતિ પ્રાપ્ત કરી નથી. મૂળભૂત રીતે, ધ REPEATER_MODE પરિમાણ ડિઝાઇન ex માં સક્ષમ છેample જો REPEATER_MODE સક્ષમ છે, ખાતરી કરો કે TX HDCP IP પ્રમાણિત છે. જ્યારે ધ REPEATER_MODE પરિમાણ સક્ષમ છે, જો TX HDCP-સક્ષમ સિંક સાથે જોડાયેલ હોય તો RX HDCP IP પુનરાવર્તક તરીકે પ્રમાણીકરણનો પ્રયાસ કરે છે. TX HDCP IP દ્વારા ડાઉનસ્ટ્રીમ સિંક સાથે પ્રમાણીકરણ પૂર્ણ કરવા અને RECEIVERID_LIST ને RX HDCP IP ને પસાર કરવા માટે રાહ જોતી વખતે પ્રમાણીકરણ અડધા રસ્તે અટકી જાય છે. HDCP સ્પષ્ટીકરણમાં વ્યાખ્યાયિત કર્યા મુજબ સમય સમાપ્તિ 2 સેકન્ડ છે. જો TX HDCP IP આ સમયગાળામાં પ્રમાણીકરણ પૂર્ણ કરવામાં અસમર્થ હોય, તો અપસ્ટ્રીમ સ્ત્રોત પ્રમાણીકરણને નિષ્ફળ ગણે છે અને HDCP સ્પષ્ટીકરણમાં ઉલ્લેખિત મુજબ પુનઃપ્રમાણીકરણ શરૂ કરે છે.
		નોંધ: • નો સંદર્ભ લો HDCP સોફ્ટવેર પેરામીટર્સમાં ફેરફાર કરી રહ્યા છીએ નિષ્ક્રિય કરવાની પદ્ધતિ માટે પૃષ્ઠ 118 પર REPEATER_MODE ડિબગીંગ હેતુ માટે પરિમાણ. નિષ્ક્રિય કર્યા પછી REPEATER_MODE પરિમાણ, RX HDCP IP હંમેશા એન્ડપોઇન્ટ રીસીવર તરીકે પ્રમાણીકરણનો પ્રયાસ કરે છે. TX HDCP IP પ્રમાણીકરણ પ્રક્રિયાને ગેટ કરતું નથી.
		• જો REPEATER_MODE પરિમાણ સક્ષમ નથી, ખાતરી કરો કે HDCP IP ને પ્રદાન કરેલ HDCP કી ઉત્પાદન મૂલ્ય છે અને મૂલ્ય સાચું છે.
5.	RX HDCP ડિક્રિપ્શન સ્ટેટસ સિગ્નલ અસ્થિર છે.	આનો અર્થ એ છે કે RX HDCP IP એ પ્રમાણિત સ્થિતિ પ્રાપ્ત થયા પછી તરત જ ફરીથી પ્રમાણીકરણની વિનંતી કરી છે. આ સંભવતઃ ઇનકમિંગ એનક્રિપ્ટેડ વિડિયોને RX HDCP IP દ્વારા યોગ્ય રીતે ડિક્રિપ્ટ થયેલ ન હોવાને કારણે છે. ખાતરી કરો કે RX HDCP IP કોરને પ્રદાન કરેલ વૈશ્વિક સ્થિરાંક (LC128) ઉત્પાદન મૂલ્ય છે અને મૂલ્ય સાચું છે.

HDMI Intel Arria 10 FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

આ વપરાશકર્તા માર્ગદર્શિકાના નવીનતમ અને પહેલાનાં સંસ્કરણો માટે, HDMI Intel® Arria 10 FPGA IP ડિઝાઇન Ex નો સંદર્ભ લોample વપરાશકર્તા માર્ગદર્શિકા. જો IP અથવા સૉફ્ટવેર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP અથવા સૉફ્ટવેર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.
IP સંસ્કરણો v19.1 સુધીના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સૉફ્ટવેર સંસ્કરણો જેવા જ છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સોફ્ટવેર વર્ઝન 19.2 અથવા પછીના સંસ્કરણમાંથી, IP
કોરો પાસે નવી આઈપી વર્ઝનિંગ સ્કીમ છે.

HDMI Intel Arria 10 FPGA IP ડિઝાઇન એક્સ માટે પુનરાવર્તન ઇતિહાસample વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
2022.12.27	22.4	19.7.1	ડિઝાઇન એક્સના હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો વિભાગમાં HDMI પુત્રી કાર્ડ રિવિઝન પસંદ કરવા માટે એક નવું પરિમાણ ઉમેર્યુંampHDMI 2.0 (નોન-FRL મોડ) માટે le.
2022.07.29	22.2	19.7.0	• Nios II EDS ના Windows* સંસ્કરણમાંથી Cygwin ઘટકને દૂર કરવાની સૂચના અને Windows* વપરાશકર્તાઓ માટે WSL ઇન્સ્ટોલ કરવાની આવશ્યકતા. • પુનરાવર્તિત 4 થી 9 સુધીના પુત્રી કાર્ડ સંસ્કરણને અપડેટ કર્યું જ્યાં સમગ્ર દસ્તાવેજમાં લાગુ પડે.
2021.11.12	21.3	19.6.1	• નવી કી એન્ક્રિપ્શન સોફ્ટવેર યુટિલિટી (KEYENC) નું વર્ણન કરવા માટે બાહ્ય ફ્લેશ મેમરી અથવા EEPROM (HDCP કી મેનેજમેન્ટ = 1 સપોર્ટ) માં એન્ક્રિપ્ટેડ HDCP પ્રોડક્શન કી સ્ટોર કરો સબસેક્શન અપડેટ કર્યું. • નીચેના આંકડાઓ દૂર કર્યા: — RX પ્રાઇવેટ કી માટે ફેક્સિમાઇલ કી R1 નો ડેટા એરે — એચડીસીપી પ્રોડક્શન કીની ડેટા એરે (પ્લેસહોલ્ડર) — HDCP પ્રોટેક્શન કીનો ડેટા એરે (પૂર્વવ્યાખ્યાયિત કી) — HDCP સુરક્ષા કી hdcp2x_tx_kmem.mif માં આરંભ કરવામાં આવી છે — HDCP સુરક્ષા કી hdcp1x_rx_kmem.mif માં આરંભ કરવામાં આવી છે — HDCP સુરક્ષા કી hdcp1x_tx_kmem.mif માં આરંભ કરવામાં આવી છે • DCP કીમાંથી સબસેક્શન HDCP કી મેપિંગ ખસેડ્યું Files FPGA માં સાદા HDCP પ્રોડક્શન કીઓ સ્ટોર કરવા માટે ડીબગ માર્ગદર્શિકા (સપોર્ટ HDCP કી મેનેજમેન્ટ = 0).
2021.09.15	21.1	19.6.0	ncsim નો સંદર્ભ દૂર કર્યો
2021.05.12	21.1	19.6.0	• જ્યારે આકૃતિ 1 HDCP ઓવર HDMI ડિઝાઇન એક્સ માટેના વર્ણનમાં SUPPORT FRL = 1 અથવા SUPPORT HDCP કી વ્યવસ્થાપન = 29 ઉમેરવામાં આવે છેampલે બ્લોક ડાયાગ્રામ. • HDCP કી મેમરીમાં પગલાં ઉમેર્યા fileડિઝાઇન વોકથ્રુમાં એસ. • જ્યારે SUPPORT FRL = 0 વિભાગમાં ઉમેરવામાં આવે ત્યારે આર્ડવેર સેટ કરો. • જનરેટ ધ ડિઝાઈનમાં સપોર્ટ HDCP કી મેનેજમેન્ટ પેરામીટરને ચાલુ કરવા માટેનું પગલું ઉમેર્યું. • બાહ્ય ફ્લેશ મેમરી અથવા EEPROM માં એક નવો સબસેક્શન સ્ટોર એન્ક્રિપ્ટેડ HDCP પ્રોડક્શન કીઓ ઉમેરી (સપોર્ટ HDCP કી મેનેજમેન્ટ = 1).
ચાલુ રાખ્યું…

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
			• ટેબલ પુશ બટન અને એલઈડી ઈન્ડીકેટર્સનું નામ પુશ બટન અને એલઈડી ઈન્ડીકેટર્સ (સપોર્ટ એફઆરએલ = 0) માટે બદલ્યું છે. • ઉમેરાયેલ ટેબલ પુશ બટન અને LED સૂચકાંકો (સપોર્ટ FRL = 1). • એફપીજીએ ડિઝાઇનમાં એન્ક્રિપ્શન કી એમ્બેડ કરેલ એક નવું ચેપ્ટર પ્રોટેક્શન ઉમેર્યું. • એક નવું પ્રકરણ ડીબગ માર્ગદર્શિકા અને પેટાવિભાગો HDCP સ્ટેટસ સિગ્નલ્સ, HDCP સોફ્ટવેર પેરામીટરમાં ફેરફાર અને વારંવાર પૂછાતા પ્રશ્નો ઉમેર્યા.
2021.04.01	21.1	19.6.0	• ફક્ત RX-ઓનલી અથવા TX-ઓન્લી ડિઝાઈન માટે જરૂરી આકૃતિના ઘટકો અપડેટ કર્યા. • અપડેટ કરેલ કોષ્ટક જનરેટ કરેલ RTL Files. • અપડેટ કરેલ આકૃતિ HDMI RX ટોચના ઘટકો. • દૂર કરેલ વિભાગ HDMI RX ટોચની લિંક તાલીમ પ્રક્રિયા. • વિવિધ FRL દરોમાં ડિઝાઇન ચલાવવાના પગલાં અપડેટ કર્યા. • અપડેટ કરેલ આકૃતિ HDMI 2.1 ડિઝાઇન Exampલે ક્લોકિંગ સ્કીમ. • અપડેટ કરેલ ટેબલ ક્લોકિંગ સ્કીમ સિગ્નલ. • ટ્રાન્સસીવર આર્બિટરથી TX ટોપ પર કનેક્શન ઉમેરવા માટે HDMI RX-TX બ્લોક ડાયાગ્રામ અપડેટ કરેલ.
2020.09.28	20.3	19.5.0	• એ નોંધ દૂર કરી કે HDMI 2.1 ડિઝાઇન ભૂતપૂર્વampFRL મોડમાં le HDMI Intel FPGA IP ડિઝાઇન એક્સમાં માત્ર સ્પીડ ગ્રેડ -1 ઉપકરણોને સપોર્ટ કરે છેampઇન્ટેલ એરિયા 10 ઉપકરણો અને HDMI 2.1 ડિઝાઇન એક્સ માટે ઝડપી પ્રારંભ માર્ગદર્શિકાample (સપોર્ટ FRL = 1) વિભાગો. ડિઝાઇન તમામ સ્પીડ ગ્રેડને સપોર્ટ કરે છે. • તમામ HDMI 2.1 ડિઝાઇન એક્સમાંથી ls_clk માહિતી દૂર કરીampલે સંબંધિત વિભાગો. ls_clk ડોમેન હવે ડિઝાઇન એક્સમાં ઉપયોગમાં લેવાતું નથીample • HDMI 2.1 ડિઝાઇન એક્સ માટે બ્લોક ડાયાગ્રામ અપડેટ કર્યાampHDMI 2.1 ડિઝાઇન Ex માં FRL મોડમાં leample (સપોર્ટ FRL = 1), ફક્ત RX- અથવા TX-ઓન્લી ડિઝાઇન ડિઝાઇન ઘટકો, અને ક્લોકિંગ સ્કીમ વિભાગો બનાવવી. • ડિરેક્ટરીઓ અપડેટ કરી અને જનરેટ કરી fileડિરેક્ટરી સ્ટ્રક્ચર વિભાગોમાં s યાદી. • અપ્રસ્તુત સંકેતો દૂર કર્યા, અને નીચેના HDMI 2.1 ડિઝાઇન એક્સનું વર્ણન ઉમેર્યું અથવા સંપાદિત કર્યુંampઇન્ટરફેસ સિગ્નલ્સ વિભાગમાં le સિગ્નલો: — sys_init — txpll_frl_locked - tx_os - txphy_rcfg* સંકેતો - tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export ડિઝાઇન RTL પરિમાણો વિભાગમાં નીચેના પરિમાણો ઉમેર્યા: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - FPLL નો ઉપયોગ કરો — POLARITY_INVERSION
ચાલુ રાખ્યું…

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
			• HDMI 2.0 ડિઝાઇન એક્સ માટે બ્લોક ડાયાગ્રામ અપડેટ કર્યાampHDMI 2.0 ડિઝાઇન Ex માં Intel Quartus Prime Pro Edition સોફ્ટવેર માટે leample (સપોર્ટ FRL = 0), ફક્ત RX-Only અથવા TX-Only Designs Design Components, અને Clocking Scheme વિભાગો બનાવવું. • ઘડિયાળને અપડેટ કરો અને ડાયનેમિક રેન્જ એન્ડ માસ્ટરિંગ (HDR) ઇન્ફોફ્રેમ ઇન્સર્શન અને ફિલ્ટરિંગ વિભાગમાં સિગ્નલ નામો રીસેટ કરો. • અપ્રસ્તુત સિગ્નલો દૂર કર્યા, અને નીચેના HDMI 2.0 ડિઝાઇન એક્સનું વર્ણન ઉમેર્યું અથવા સંપાદિત કર્યુંampઇન્ટરફેસ સિગ્નલ્સ વિભાગમાં le સિગ્નલો: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck - રીસેટ_xcvr_powerup — nios_tx_i2c* સંકેતો — hdmi_ti_i2c* સંકેતો — tx_i2c_avalon* સંકેતો — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n - i2c_master* સંકેતો — nios_tx_i2c* સંકેતો — માપ_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* સંકેતો - પાવરઅપ_કેલ_ડન_નિકાસ — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* સંકેતો • એક નોંધ ઉમેર્યું કે સિમ્યુલેશન ટેસ્ટબેન્ચ સાથેની ડિઝાઇન માટે સપોર્ટેડ નથી I2C નો સમાવેશ કરો પરિમાણ સક્ષમ કર્યું અને સિમ્યુલેશન ટેસ્ટબેન્ચ વિભાગમાં સિમ્યુલેશન સંદેશ અપડેટ કર્યો. • અપગ્રેડિંગ યોર ડિઝાઇન વિભાગ અપડેટ કર્યો.
2020.04.13	20.1	19.4.0	• એક નોંધ ઉમેર્યું કે HDMI 2.1 ડિઝાઇન ભૂતપૂર્વampFRL મોડમાં le HDMI Intel FPGA IP ડિઝાઇન એક્સમાં માત્ર સ્પીડ ગ્રેડ -1 ઉપકરણોને સપોર્ટ કરે છેampIntel Arria 10 ઉપકરણો માટે le Quick Start Guide અને HDMI 2.1 ડિઝાઇન Ex માટે વિગતવાર વર્ણનample (સપોર્ટ FRL = 1) વિભાગો. • HDMI ડિઝાઇન Ex પર HDCP ખસેડ્યુંampHDMI Intel FPGA IP વપરાશકર્તા માર્ગદર્શિકામાંથી Intel Arria 10 ઉપકરણો વિભાગ માટે le. • ઓડિયોને સમાવવા માટે સિમ્યુલેટીંગ ધ ડિઝાઈન વિભાગને સંપાદિત કર્યોample જનરેટર, સાઇડબેન્ડ ડેટા જનરેટર, અને સહાયક ડેટા જનરેટર અને સફળ સિમ્યુલેશન સંદેશ અપડેટ કર્યો. • નોંધને દૂર કરી કે જે સિમ્યુલેશન ફક્ત માટે જ ઉપલબ્ધ છે FRL ને સપોર્ટ કરો અક્ષમ ડિઝાઇન નોંધ. સિમ્યુલેશન હવે માટે ઉપલબ્ધ છે FRL ને સપોર્ટ કરો સક્ષમ ડિઝાઇન પણ. • HDMI 2.1 ડિઝાઇન Ex માટે વિગતવાર વર્ણનમાં સુવિધા વર્ણન અપડેટ કર્યુંample (સપોર્ટ FRL સક્ષમ) વિભાગ.
ચાલુ રાખ્યું…

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
			• HDMI 2.1 RX-TX ડિઝાઇન બ્લોક ડાયાગ્રામ, ડિઝાઇન ઘટકો, અને HDMI 2.1 ડિઝાઇન એક્સ માટે ફક્ત RX-Only અથવા TX-Only ડિઝાઇન વિભાગો બનાવવા માટે બ્લોક ડાયાગ્રામને સંપાદિત કર્યોample નવા ઘટકો ઉમેર્યા અને દૂર કરેલા ઘટકો કે જે હવે લાગુ પડતા નથી. • ફક્ત RX-Only અથવા TX-Only Designs વિભાગમાં main.c સ્ક્રિપ્ટ સૂચનાને સંપાદિત કરી. • નવા ફોલ્ડર્સ ઉમેરવા માટે ડિરેક્ટરી સ્ટ્રક્ચર વિભાગોને અપડેટ કર્યા અને files HDMI 2.0 અને HDMI બંને માટે 2.1 ડિઝાઇન ભૂતપૂર્વampલેસ • HDMI 2.1 ડિઝાઇન એક્સ માટે હાર્ડવેર અને સૉફ્ટવેર જરૂરીયાતો વિભાગ અપડેટ કર્યોample • HDMI 2.1 ડિઝાઇન એક્સ માટે ડાયનેમિક રેન્જ એન્ડ માસ્ટરિંગ (HDR) ઇન્ફોફ્રેમ ઇન્સર્શન અને ફિલ્ટરિંગ વિભાગમાં બ્લોક ડાયાગ્રામ અને સિગ્નલ વર્ણનને અપડેટ કર્યુંample • HDMI 2.1 ડિઝાઇન એક્સ માટે, વિવિધ FRL દરોમાં ડિઝાઇન ચલાવતા, નવો વિભાગ ઉમેર્યોampલેસ • HDMI 2.1 ડિઝાઇન એક્સ માટે ક્લોકિંગ સ્કીમ વિભાગમાં બ્લોક ડાયાગ્રામ અને સિગ્નલ વર્ણનો અપડેટ કર્યાample • HDMI 2.1 ડિઝાઇન એક્સ માટે હાર્ડવેર સેટઅપ વિભાગમાં વપરાશકર્તા DIP સ્વીચ વિશે ઉમેરાયેલ વર્ણનample • HDMI 2.1 ડિઝાઇન એક્સ માટે ડિઝાઇન મર્યાદાઓ વિભાગ અપડેટ કર્યોample • અપગ્રેડિંગ યોર ડિઝાઇન વિભાગ અપડેટ કર્યો. • HDMI 2.0 અને HDMI 2.1 ડિઝાઇન એક્સ બંને માટે સિમ્યુલેશન ટેસ્ટબેન્ચ વિભાગો અપડેટ કર્યાampલેસ
2020.01.16	19.4	19.3.0	• HDMI Intel FPGA IP ડિઝાઇન એક્સ અપડેટ કરીampનવી ઉમેરવામાં આવેલી HDMI 10 ડિઝાઇન વિશેની માહિતી સાથે ઇન્ટેલ એરિયા 2.1 ઉપકરણો વિભાગ માટે ઝડપી પ્રારંભ માર્ગદર્શિકાampFRL મોડ સાથે le. • HDMI 2.1 ડિઝાઇન Ex માટે એક નવું પ્રકરણ, વિગતવાર વર્ણન ઉમેર્યુંample (સપોર્ટ એફઆરએલ સક્ષમ) જેમાં નવી ઉમેરવામાં આવેલી ડિઝાઇન વિશેની તમામ સંબંધિત માહિતી શામેલ છે.ample • HDMI Intel FPGA IP ડિઝાઇન Ex નું નામ બદલ્યુંampHDMI 2.0 ડિઝાઇન માટે વિગતવાર વર્ણનથી વિગતવાર વર્ણન Exampવધુ સારી સ્પષ્ટતા માટે.
2019.10.31	18.1	18.1	• ઉમેરાયેલ પેદા filetx_control_src ફોલ્ડરમાં s: ti_i2c.c અને ti_i2c.h. • હાર્ડવેર અને સૉફ્ટવેર આવશ્યકતાઓમાં FMC પુત્રી કાર્ડ રિવિઝન 11 અને ડિઝાઇન વિભાગોનું કમ્પાઇલિંગ અને પરીક્ષણ કરવા માટે સપોર્ટ ઉમેર્યો. • ડિઝાઇન મર્યાદા વિભાગ દૂર કર્યો. મહત્તમ ત્રાંસી અવરોધો પર સમયના ઉલ્લંઘનને લગતી મર્યાદાને સંસ્કરણમાં ઉકેલવામાં આવી હતી HDMI Intel FPGA IP નું 18.1. • એક નવું RTL પરિમાણ ઉમેર્યું, BITEC_DAUGHTER_CARD_REV, તમને Bitec HDMI પુત્રી કાર્ડનું પુનરાવર્તન પસંદ કરવામાં સક્ષમ કરવા માટે.
ચાલુ રાખ્યું…

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
			• FMC પુત્રી કાર્ડ રિવિઝન 2, 2, અને 11 વિશેની માહિતીનો સમાવેશ કરવા માટે fmcb_dp_m6c_p અને fmcb_dp_c4m_p સિગ્નલ માટેનું વર્ણન અપડેટ કર્યું. • Bitec પુત્રી કાર્ડ પુનરાવર્તન 11 માટે નીચેના નવા સંકેતો ઉમેર્યા: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a ddress — oc_i2c_master_ti_avalon_anti_slave_w વિધિ — oc_i2c_master_ti_avalon_anti_slave_r eddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • તમારી ડિઝાઇનને અપગ્રેડ કરવા વિશે એક વિભાગ ઉમેર્યો.
2017.11.06	17.1	17.1	• ઇન્ટેલ રિબ્રાન્ડિંગ મુજબ HDMI IP કોરને HDMI Intel FPGA IP પર નામ આપ્યું. • Qsys શબ્દને પ્લેટફોર્મ ડિઝાઇનરમાં બદલ્યો. • ડાયનેમિક રેન્જ અને માસ્ટરિંગ ઇન્ફોફ્રેમ (HDR) નિવેશ અને ફિલ્ટરિંગ સુવિધા વિશેની માહિતી ઉમેરવામાં આવી છે. • ડિરેક્ટરી માળખું અપડેટ કર્યું: - ઉમેરાયેલ સ્ક્રિપ્ટ અને સોફ્ટવેર ફોલ્ડર્સ અને files. - અપડેટ કરેલ સામાન્ય અને એચડીઆર files. - એટીએક્સ દૂર કર્યું files. - ભિન્નતા fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન અને ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન માટે. • 10AX115S2F4I1SG તરીકે ઉપયોગમાં લેવાતા ઉપકરણને ઉમેરવા માટે જનરેટીંગ ધ ડિઝાઈન વિભાગને અપડેટ કર્યો. • 50-100 MHz TMDS ક્લોક ફ્રીક્વન્સી માટે ટ્રાન્સસીવર ડેટા રેટને 2550-5000 Mbps પર સંપાદિત કર્યો. • RX-TX લિંક માહિતી અપડેટ કરી કે તમે બાહ્ય ફિલ્ટરિંગને અક્ષમ કરવા માટે user_pb[2] બટનને રિલીઝ કરી શકો છો. • Nios II સોફ્ટવેર ફ્લો ડાયાગ્રામ અપડેટ કર્યો જેમાં I2C માસ્ટર અને HDMI સ્ત્રોત માટે નિયંત્રણો સામેલ છે. • વિશે ઉમેરાયેલ માહિતી ડિઝાઇન Example GUI પરિમાણો. • HDMI RX અને TX ટોચના ડિઝાઇન પરિમાણો ઉમેર્યા. • આ HDMI RX અને TX ઉચ્ચ-સ્તરના સંકેતો ઉમેર્યા: — mgmt_clk - ફરીથી સેટ કરો — i2c_clk — hdmi_clk_in — આ HDMI RX અને TX ઉચ્ચ-સ્તરના સંકેતોને દૂર કર્યા: • સંસ્કરણ • i2c_clk
ચાલુ રાખ્યું…

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
			• એક નોંધ ઉમેર્યું છે કે ઇન્ટેલ એરિયા 10 FPGA ડેવલપમેન્ટ કિટ અને Bitec HDMI 2.0 ડોટર કાર્ડ માટે ટ્રાન્સસીવર એનાલોગ સેટિંગનું પરીક્ષણ કરવામાં આવ્યું છે. તમે તમારા બોર્ડ માટે એનાલોગ સેટિંગમાં ફેરફાર કરી શકો છો. • Intel Arria 10 PLL સંદર્ભ ઘડિયાળ માટે PLL કાસ્કેડિંગ અથવા બિન-સમર્પિત ઘડિયાળ પાથની ગડબડને ટાળવા માટે વર્કઅરાઉન્ડ માટે એક લિંક ઉમેરવામાં આવી છે. • એક નોંધ ઉમેરી કે તમે HDMI RX માટે CDR refclk તરીકે અથવા HDMI TX માટે TX PLL refclk તરીકે ટ્રાન્સસીવર RX પિનનો ઉપયોગ કરી શકતા નથી. • TX PMA અને PCS બોન્ડિંગનો ઉપયોગ કરતી ડિઝાઇન માટે set_max_skew અવરોધ કેવી રીતે ઉમેરવો તે વિશે એક નોંધ ઉમેરી.
2017.05.08	17.0	17.0	• ઇન્ટેલ તરીકે પુનઃબ્રાંડેડ. • બદલાયેલ ભાગ નંબર. • ડિરેક્ટરી માળખું અપડેટ કર્યું: — hdr ઉમેર્યું files. — qsys_vip_passthrough.qsys ને nios.qsys માં બદલ્યું. - ઉમેર્યું fileઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન માટે નિયુક્ત. • અપડેટ કરેલી માહિતી કે RX-TX લિંક બ્લોક HDMI RX સહાયક ડેટામાંથી હાઇ ડાયનેમિક રેન્જ (HDR) ઇન્ફોફ્રેમ પર બાહ્ય ફિલ્ટરિંગ પણ કરે છે અને ભૂતપૂર્વ દાખલ કરે છે.ampએવલોન ST મલ્ટિપ્લેક્સર દ્વારા HDMI TX ના સહાયક ડેટા માટે HDR ઇન્ફોફ્રેમ. • ટ્રાન્સસીવર નેટિવ PHY વર્ણન માટે એક નોંધ ઉમેરવામાં આવી છે કે HDMI TX ઇન્ટર-ચેનલ સ્ક્યુ જરૂરિયાતને પહોંચી વળવા માટે, તમારે Arria 10 Transceiver Native PHY પેરામીટર એડિટરમાં TX ચેનલ બોન્ડિંગ મોડ વિકલ્પ સેટ કરવાની જરૂર છે. PMA અને PCS બંધન. • OS અને માપ સિગ્નલો માટે અપડેટ કરેલ વર્ણન. • ઓવરોમાં ફેરફાર કર્યોampTX FPLL ડાયરેક્ટ ક્લોક સ્કીમને ટેકો આપવા માટે દરેક TMDS ક્લોક ફ્રીક્વન્સી રેન્જ પર અલગ-અલગ ટ્રાન્સસીવર ડેટા રેટ માટે લિંગ ફેક્ટર. • TX IOPLL ને TX FPLL કાસ્કેડ ક્લોકિંગ સ્કીમને TX FPLL ડાયરેક્ટ સ્કીમમાં બદલી. • ઉમેરાયેલ TX PMA પુનઃરૂપરેખાંકન સંકેતો. • એડિટ કરેલ USER_LED[7] ઓવરampલિંગ સ્થિતિ. 1 ઓવર સૂચવે છેampled (એરિયા 1,000 ઉપકરણમાં ડેટા રેટ < 10 Mbps). • અપડેટ કરેલ HDMI ડિઝાઇન Example સપોર્ટેડ સિમ્યુલેટર ટેબલ. NCSim માટે VHDL સમર્થિત નથી. • Arria 10 HDMI IP કોર ડિઝાઇન Ex ના આર્કાઇવ કરેલ સંસ્કરણમાં લિંક ઉમેરવામાં આવીample વપરાશકર્તા માર્ગદર્શિકા.
2016.10.31	16.1	16.1	પ્રારંભિક પ્રકાશન.

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

ઑનલાઇન સંસ્કરણ
પ્રતિસાદ મોકલો
ID: 683156
સંસ્કરણ: 2022.12.27

દસ્તાવેજો / સંસાધનો

intel HDMI Arria 10 FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા HDMI Arria 10 FPGA IP ડિઝાઇન Example, HDMI Arria, 10 FPGA IP ડિઝાઇન Example, ડિઝાઇન Example

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા