лагатып IntelHDMI Arria 10 FPGA IP Design Example
Кіраўніцтва карыстальнікаintel HDMI Arria 10 FPGA IP Design ExampleHDMI Intel® Arria 10 FPGA IP
Дызайн Example Кіраўніцтва карыстальніка
Абноўлена для Intel®Quartus®
Prime Design Suite: 22.4
Версія IP: 19.7.1

Змест схаваць
1 HDMI Intel® FPGA IP Design ExampКароткае кіраўніцтва для прылад Intel® Arria® 10
2 Дызайн HDMI 2.1 Example (Падтрымка FRL = 1)
3 Дызайн HDMI 2.0 Example (Падтрымка FRL = 0)
4 Дызайн HDCP праз HDMI 2.0/2.1ample
5 HDMI Intel Arria 10 FPGA IP Design Example Архівы кіраўніцтва карыстальніка
6 Гісторыя версій для HDMI Intel Arria 10 FPGA IP Design Example Кіраўніцтва карыстальніка
7 Дакументы / Рэсурсы
7.1 Спасылкі
8 Падобныя паведамленні

HDMI Intel® FPGA IP Design ExampКароткае кіраўніцтва для прылад Intel® Arria® 10

Прылады HDMI Intel® 10 маюць імітацыйны тэставы стэнд і апаратную канструкцыю, якая падтрымлівае кампіляцыю і тэставанне апаратнага забеспячэння.
Дызайн FPGA IP example для Intel Arria®
HDMI Intel FPGA IP прапануе наступную канструкцыю, напрampлес:

  • Дызайн рэтрансляцыі HDMI 2.1 RX-TX з уключаным рэжымам сувязі з фіксаванай хуткасцю (FRL).
  • Дызайн рэтрансляцыі HDMI 2.0 RX-TX з адключаным рэжымам FRL
  • Дызайн HDCP праз HDMI 2.0

Заўвага: Функцыя HDCP не ўваходзіць у праграмнае забеспячэнне Intel® Quartus Prime Pro Edition.
Каб атрымаць доступ да функцыі HDCP, звярніцеся ў Intel па адрасе https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Калі вы ствараеце дызайн example, рэдактар ​​параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні.
Малюнак 1. Этапы развіццяintel HDMI Arria 10 FPGA IP Design Example - Крокі развіццяЗвязаная інфармацыя
Кіраўніцтва карыстальніка HDMI Intel FPGA IP
1.1. Стварэнне дызайну
Выкарыстоўвайце рэдактар ​​​​параметраў HDMI Intel FPGA IP у праграмным забеспячэнні Intel Quartus Prime, каб стварыць дызайн напрampлес. Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
Пачынаючы з Nios® II EDS у праграмным забеспячэнні Intel Quartus Prime Pro Edition версіі 19.2 і праграмным забеспячэнні Intel Quartus Prime Standard Edition версіі 19.1, Intel выдаліла кампанент Cygwin у версіі Nios II EDS для Windows*, замяніўшы яго на Windows* Subsytem для Linux (WSL). Калі вы з'яўляецеся карыстальнікам Windows*, вам трэба ўсталяваць WSL перад тым, як ствараць свой дызайнampле.
Малюнак 2. Стварэнне плыні праектаванняintel HDMI Arria 10 FPGA IP Design Example - Стварэнне патоку праектавання

  1. Стварыце праект, арыентаваны на сямейства прылад Intel Arria 10, і абярыце патрэбную прыладу.
  2. У IP-каталогу знайдзіце і двойчы пстрыкніце Interface Protocols ➤ Audio & Video ➤ HDMI Intel FPGA IP. З'явіцца акно New IP Variant або New IP Variation.
  3. Укажыце імя верхняга ўзроўню для вашага карыстацкага варыянту IP. Рэдактар ​​параметраў захоўвае налады змены IP у a file названы .ip або .qsys.
  4. Націсніце OK. З'явіцца рэдактар ​​параметраў.
  5. На ўкладцы IP наладзьце патрэбныя параметры для TX і RX.
  6. Уключыце параметр Support FRL, каб стварыць дызайн HDMI 2.1, напрыкладample ў рэжыме FRL. Выключыце яго, каб стварыць дызайн HDMI 2.0ampле без FRL.
  7. На Design ExampНа ўкладцы абярыце Arria 10 HDMI RX-TX Retransmit.
  8. Абярыце "Мадэляванне", каб стварыць тэставы стэнд, і выберыце "Сінтэз", каб стварыць дызайн апаратнага забеспячэння, напрample.Вы павінны выбраць хаця б адзін з гэтых варыянтаў, каб стварыць дызайн example fileс. Калі вы выбіраеце абодва, час генерацыі павялічваецца.
  9. Для Generate File Фармат, выберыце Verilog або VHDL.
  10. Для Target Development Kit выберыце Intel Arria 10 GX FPGA Development Kit. Калі вы выбіраеце камплект распрацоўкі, мэтавая прылада (абраная на этапе 4) змяняецца ў адпаведнасці з прыладай на мэтавай плаце. Для Intel Arria 10 GX FPGA Development Kit прыладай па змаўчанні з'яўляецца 10AX115S2F4I1SG.
  11. Націсніце Generate ExampДызайн.

Звязаная інфармацыя
Як усталяваць падсістэму Windows* для Linux* (WSL) на АС Windows*?
1.2. Імітацыя дызайну
Тэставы стэнд HDMI імітуе канструкцыю паслядоўнага замыкання ад асобніка TX да асобніка RX. Унутраны генератар шаблонаў відэа, аўдыёampМодулі генератара, генератара бакавой паласы даных і генератара дапаможных даных кіруюць асобнікам HDMI TX, а паслядоўны выхад ад асобніка TX падключаецца да асобніка RX у выпрабавальным стэндзе.
Малюнак 3. Паток мадэлявання дызайнуintel HDMI Arria 10 FPGA IP Design Example - Стварэнне патоку праектавання 1

  1. Перайдзіце ў патрэбную тэчку мадэлявання.
  2. Запусціце сцэнар мадэлявання для сімулятара, які падтрымліваецца па вашаму выбару. Сцэнар кампілюе і запускае тэставы стэнд у сімулятары.
  3. Прааналізуйце вынікі.

Табліца 1. Крокі для запуску мадэлявання

Сімулятар Працоўны даведнік Інструкцыя
 Рыўера-PRO*  /сімуляцыя/aldec У камандным радку ўвядзіце
vsim -c -do aldec.do
ModelSim*  /мадэляванне/настаўнік У камандным радку ўвядзіце
vsim -c -do mentor.do
 VCS*  /simulation/synopsys/vcs У камандным радку ўвядзіце
крыніца vcs_sim.sh
 VCS MX  /simulation/synopsys/ vcsmx У камандным радку ўвядзіце
крыніца vcsmx_sim.sh
 Xcelium* Паралельны  /сімуляцыя/xcelium У камандным радку ўвядзіце
крыніца xcelium_sim.sh

Паспяховае мадэляванне заканчваецца наступным паведамленнем:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# АЎДЫЁ_ЧАСТАТА (кГц) = 48
# АЎДЫЯ_КАНАЛ = 8
# Абанемент на сімуляцыю
1.3. Кампіляцыя і тэставанне дызайнуintel HDMI Arria 10 FPGA IP Design Example - Кампіляцыя і тэставанне дызайну

Каб скампіляваць і запусціць дэманстрацыйны тэст на апаратным забеспячэнні example design, выканайце наступныя дзеянні:

  1. Пераканайцеся, што апаратнае забеспячэнне напрample стварэнне дызайну завершана.
  2. Запусціце праграмнае забеспячэнне Intel Quartus Prime і адкрыйце .qpf file.
    • HDMI 2.1 дызайн exampфайл з уключанай падтрымкай FRL: каталог праекта/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 дызайн exampфайл з адключанай падтрымкай FRL: projectd irectory/quartus/a10_hdmi2_demo.qpf
  3. Націсніце Апрацоўка ➤ Пачаць кампіляцыю.
  4. Пасля паспяховай кампіляцыі файл .sof file будзе згенераваны ў quartus/output_fileкаталог s.
  5. Падключыцеся да бартавога порта FMC B (J2):
    • HDMI 2.1 дызайн example з уключанай падтрымкай FRL: Bitec HDMI 2.1 FMC Daughter Card Rev 9
    Заўвага: Вы можаце выбраць версію вашай даччынай карты Bitec HDMI. Пад дызайнам Exampна ўкладцы, усталюйце «Версія даччынай карты HDMI» на «Версія 9», «Версія» або «без даччынай карты». Значэнне па змаўчанні - версія 9.
    • HDMI 2.0 дызайн example з адключанай падтрымкай FRL: Bitec HDMI 2.0 FMC Daughter Card Rev 11
  6. Падключыце TX (P1) даччынай карты Bitec FMC да знешняй крыніцы відэа.
  7. Падключыце RX (P2) даччынай карты Bitec FMC да знешняга відэапрыёмніка або відэааналізатара.
  8. Пераканайцеся, што ўсе перамыкачы на ​​плаце распрацоўшчыка знаходзяцца ў стандартным становішчы.
  9. Наладзьце выбраную прыладу Intel Arria 10 на плаце распрацоўшчыка з дапамогай згенераванага файла .sof file (Інструменты ➤ Праграміст ).
  10. Аналізатар павінен адлюстроўваць відэа, згенераванае з крыніцы.

Звязаная інфармацыя
Кіраўніцтва карыстальніка Intel Arria 10 FPGA Development Kit
1.4. HDMI Intel FPGA IP Design Example Параметры
Табліца 2.
HDMI Intel FPGA IP Design Example Параметры для прылад Intel Arria 10 Гэтыя параметры даступныя толькі для прылад Intel Arria 10.

Параметр Каштоўнасць

Апісанне
Даступны дызайн Example
Выберыце Дызайн Рэтрансляцыя Arria 10 HDMI RX-TX Выберыце дызайн напрample быць згенераваны.

Дызайн Example Files
Мадэляванне Укл выкл Уключыце гэтую опцыю, каб згенераваць неабходныя files для тэставага стэнда мадэлявання.
Сінтэз Укл выкл Уключыце гэтую опцыю, каб згенераваць неабходныя files для кампіляцыі Intel Quartus Prime і дэманстрацыі абсталявання.

Згенераваны фармат HDL
Генераваць File фармат Verilog, VHDL Выберыце пераважны фармат HDL для створанага дызайну example fileнабор.
Заўвага: Гэты параметр вызначае толькі фармат для згенераванага IP верхняга ўзроўню fileс. Усе астатнія files (напрыклад, напрample testbenches і верхні ўзровень files для дэманстрацыі абсталявання) у фармаце Verilog HDL

Target Development Kit
Выберыце дошку Няма распрацоўніка, Выберыце дошку для мэтавага дызайну, напрampле.
Набор для распрацоўкі Arria 10 GX FPGA,

Карыстацкі камплект распрацоўкі

 • Без камплекта распрацоўшчыка: гэтая опцыя выключае ўсе аспекты апаратнага забеспячэння для распрацоўкі, напрampле. Ядро IP усталёўвае ўсе прызначэнні кантактаў на віртуальныя кантакты.
• Набор для распрацоўкі Arria 10 GX FPGA: гэтая опцыя аўтаматычна выбірае мэтавую прыладу праекта ў адпаведнасці з прыладай у гэтым камплекце для распрацоўкі. Вы можаце змяніць мэтавую прыладу з дапамогай Змяніць мэтавую прыладу параметр, калі ваша версія платы мае іншы варыянт прылады. Ядро IP усталёўвае ўсе прызначэнні кантактаў у адпаведнасці з камплектам распрацоўкі.
•Індывідуальны камплект для распрацоўкі: гэтая опцыя дазваляе распрацоўваць напрample, каб быць пратэставаны на староннім камплекце распрацоўніка з Intel FPGA. Магчыма, вам спатрэбіцца ўсталяваць прызначэнне шпілек самастойна.

Мэтавая прылада
Змяніць мэтавую прыладу Укл выкл Уключыце гэту опцыю і абярыце пераважны варыянт прылады для камплекта распрацоўкі.

Дызайн HDMI 2.1 Example (Падтрымка FRL = 1)

Дызайн HDMI 2.1 example ў рэжыме FRL дэманструе адзін асобнік HDMI з паралельнай замыканнем, які змяшчае чатыры канала RX і чатыры канала TX.
Табліца 3. Дызайн HDMI 2.1 Example для прылад Intel Arria 10

Дызайн Example Хуткасць перадачы дадзеных Рэжым канала

Петлевы тып
Рэтрансляцыя Arria 10 HDMI RX-TX • 12 Гбіт/с (FRL)
• 10 Гбіт/с (FRL)
• 8 Гбіт/с (FRL)
• 6 Гбіт/с (FRL)
• 3 Гбіт/с (FRL)
• <6 Гбіт/с (TMDS)		 Сімплекс Паралельны з буферам FIFO

Асаблівасці

  • Дызайн стварае буферы FIFO для прамога праходжання відэапатоку HDMI паміж прыёмнікам і крыніцай HDMI 2.1.
  • Канструкцыя здольная пераключацца паміж рэжымам FRL і рэжымам TMDS падчас працы.
  • Дызайн выкарыстоўвае святлодыёдны статус для ранняй адладкіtage.
  • Канструкцыя пастаўляецца з асобнікамі HDMI RX і TX.
  • Дызайн дэманструе ўстаўку і фільтрацыю InfoFrame дынамічнага дыяпазону і мастэрынгу (HDR) у модуль сувязі RX-TX.
  • Канструкцыя ўзгадняе хуткасць FRL паміж прыёмнікам, падлучаным да TX, і крыніцай, падлучанай да RX. Канструкцыя праходзіць праз EDID ад вонкавага ракавіны да бартавога RX у канфігурацыі па змаўчанні. Працэсар Nios II узгадняе базу спасылак на магчымасці прыёмніка, падлучанага да TX. Вы таксама можаце пераключыць бартавы перамыкач user_dipsw, каб уручную кіраваць магчымасцямі TX і RX FRL.
  • Дызайн уключае некалькі функцый адладкі.
    Экземпляр RX атрымлівае крыніцу відэа ад вонкавага генератара відэа, а затым дадзеныя праходзяць праз замыкальны FIFO, перш чым яны будуць перададзены ў асобнік TX. Вам неабходна падключыць знешні відэааналізатар, манітор або тэлевізар з падключэннем HDMI да ядра TX, каб праверыць функцыянальнасць.

2.1. Блок-схема дызайну рэтрансляцыі HDMI 2.1 RX-TX
Дызайн рэтрансляцыі HDMI RX-TX, напрample дэманструе паралельны шлейф у рэжыме сімплекснага канала для HDMI 2.1 з уключанай падтрымкай FRL.
Малюнак 4. Блок-схема рэтрансляцыі HDMI 2.1 RX-TXintel HDMI Arria 10 FPGA IP Design Example - Блок-схема2.2. Стварэнне дызайну толькі для прыёму або толькі для перадачыns
Для прасунутых карыстальнікаў вы можаце выкарыстоўваць дызайн HDMI 2.1 для стварэння дызайну толькі для TX або RX.
Малюнак 5. Кампаненты, неабходныя для дызайну толькі RX або TXintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 1Каб выкарыстоўваць толькі кампаненты RX або TX, выдаліце ​​з дызайну недарэчныя блокі.
Табліца 4. Патрабаванні да дызайну толькі для RX і TX

Патрабаванні да карыстальніка Закансерваваць Выдаліць

Дадаць
Толькі HDMI RX RX Топ • TX Top
• Спасылка RX-TX
• Падсістэма працэсара
• Арбітр трансівера		 –
Толькі HDMI TX •TX Top
• Падсістэма працэсара		 •RX Top
• Спасылка RX-TX
• Арбітр прыёмаперадатчыка		 Генератар шаблонаў відэа (карыстальніцкі модуль або створаны з пакета апрацоўкі відэа і малюнкаў (VIP))

Акрамя змен RTL, вам таксама трэба адрэдагаваць скрыпт main.c.
• Для дызайнаў, якія падтрымліваюць толькі HDMI TX, аддзяліце час чакання стану блакіроўкі HDMI RX, выдаліўшы наступныя радкі і замяніўшы іх на
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
пакуль (rx_hdmi_lock == 0) {
калі (check_hpd_isr()) {разрыў; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Пераканфігураваць Tx пасля таго, як rx заблакаваны
калі (rx_hdmi_lock == 1) {
калі (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} яшчэ {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• Для праектаў толькі з HDMI RX захавайце толькі наступныя радкі ў скрыпце main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Патрабаванні да апаратнага і праграмнага забеспячэння
Intel выкарыстоўвае наступнае апаратнае і праграмнае забеспячэнне для тэставання канструкцыі напрampле.
Абсталяванне

  • Набор для распрацоўкі Intel Arria 10 GX FPGA
  • Крыніца HDMI 2.1 (генератар Quantum Data 980 48G)
  • Прыёмнік HDMI 2.1 (аналізатар Quantum Data 980 48G)
  • Даччыная карта Bitec HDMI FMC 2.1 (рэвізія 9)
  • Кабелі HDMI 2.1 катэгорыі 3 (праверана з кабелем Belkin 48 Гбіт/с HDMI 2.1)

праграмнае забеспячэнне

  • Версія праграмнага забеспячэння Intel Quartus Prime Pro Edition 20.1

2.4. Структура каталога
Каталогі ўтрымліваюць сфарміраваныя files для дызайну HDMI Intel FPGA IP, напрampле.
Малюнак 6. Структура каталогаў для Design Exampleintel HDMI Arria 10 FPGA IP Design Example - Дызайн ExampleТабліца 5. Згенераваны RTL Files

Папкі Files/падпапкі
агульныя clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_detector.sv
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
тпг.в
tpg_data.v
gxb gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
PLL pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_спасылка altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
пераканфігураваць mr_rx_iopll_tmds/
mr_rxphy/
mr_tx_fpll/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopll.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
SDC a10_hdmi2.sdc
jtag.sdc

Табліца 6. Згенераванае мадэляванне Files
Звярніцеся да Выпрабавальны стэнд мадэлявання раздзел для атрымання дадатковай інфармацыі

Папкі Files
альдэк /aldec.do
/rivierapro_setup.tcl
кадэнцыя /cds.lib
/hdl.var
настаўнік /mentor.do
/msim_setup.tcl
канспект /vcs/fileспіс.ф
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
ксэлій /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
агульныя /modelsim_fileс.ткл
/рыўера_fileс.ткл
/vcs_fileс.ткл
/vcsmx_fileс.ткл
/xcelium_fileс.ткл
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

Табліца 7. Згенераванае праграмнае забеспячэнне Files

Папкі Files
tx_control_src
Заўвага: Тэчка tx_control таксама змяшчае іх дублікаты files.		 global.h
hdmi_rx.c
hdmi_rx.h
HDMI_tx.c
HDMI_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
галоўны.с
pio_read_write.c
pio_read_write.h

2.5. Кампаненты дызайну
Дызайн HDMI Intel FPGA IP, напрample складаецца з агульных кампанентаў верхняга ўзроўню і верхніх кампанентаў HDMI TX і RX.
2.5.1. Кампаненты HDMI TX
Верхнія кампаненты HDMI TX ўключаюць асноўныя кампаненты верхняга ўзроўню TX і IOPLL, кантролер скіду PHY прыёмаперадатчыка, уласны PHY прыёмаперадатчыка, PLL TX, кіраванне рэканфігурацыяй TX і блокі выходнага буфера.
Малюнак 7. Верхнія кампаненты HDMI TXintel HDMI Arria 10 FPGA IP Design Example - Верхнія кампанентыТабліца 8. Верхнія кампаненты HDMI TX

Модуль

Апісанне
Ядро HDMI TX IP атрымлівае відэададзеныя з верхняга ўзроўню і выконвае дапаможнае кадаванне даных, кадаванне аўдыяданых, кадаванне відэаданых, скремблирование, кадаванне TMDS або пакетаванне.
IOPLL IOPLL (iopll_frl) стварае тактавы сігнал FRL для ядра TX. Гэты эталонны такт атрымлівае выхадны такт TX FPLL.
Тактавая частата FRL = Хуткасць перадачы дадзеных на паласу x 4 / (сімвалы FRL на такт x 18)
PHY кантролер скіду прыёмаперадатчыка Кантролер скіду трансівера PHY забяспечвае надзейную ініцыялізацыю прыёмаперадатчыкаў TX. Уваход скіду гэтага кантролера запускаецца з верхняга ўзроўню, і ён генеруе адпаведны аналагавы і лічбавы сігнал скіду для ўласнага блока PHY трансівера ў адпаведнасці з паслядоўнасцю скіду ўнутры блока.
Выхадны сігнал tx_ready з гэтага блока таксама функцыянуе як сігнал скіду для HDMI Intel FPGA IP, які паказвае, што трансівер запушчаны і працуе і гатовы прымаць даныя ад ядра.
Трансівер Native PHY Блок жорсткага прыёмаперадатчыка, які прымае паралельныя даныя ад ядра HDMI TX і паслядоўна пераводзіць даныя ў выніку іх перадачы.
Заўвага: Каб задаволіць патрабаванні да перакосу паміж каналамі HDMI TX, усталюйце опцыю рэжыму злучэння канала TX у рэдактары ўласных параметраў PHY прыёмаперадатчыка Intel Arria 10 на Склейванне PMA і PCS. Вам таксама неабходна дадаць патрабаванне да абмежавання максімальнага перакосу (set_max_skew) да лічбавага сігналу скіду ад кантролера скіду трансівера (tx_digitalreset), як рэкамендавана ў Кіраўніцтва карыстальніка прыёмаперадатчыка Intel Arria 10 PHY.
TX PLL Блок PLL перадатчыка забяспечвае паслядоўны хуткі тактавы сігнал для ўласнага PHY блока трансівера. Для гэтага HDMI Intel FPGA IP design example, fPLL выкарыстоўваецца як TX PLL.
TX PLL мае два эталонных тактавых сігналу.
• Апорны тактавы сігнал 0 падлучаны да праграмуемага асцылятара (з тактавай частатой TMDS) для рэжыму TMDS. У гэтай канструкцыі выклample, гадзіннік RX TMDS выкарыстоўваецца для злучэння з эталонным гадзіннікам 0 для рэжыму TMDS. Intel рэкамендуе вам выкарыстоўваць праграмуемы асцылятар з тактавай частатой TMDS для эталоннай тактавай частоты 0.
• Апорны тактавы сігнал 1 падлучаны да фіксаванага тактавага сігналу 100 МГц для рэжыму FRL.
Кіраванне рэканфігурацыяй TX •У рэжыме TMDS блок кіравання рэканфігурацыяй TX пераканфігуруе TX PLL для іншай тактавай частаты выхаду ў адпаведнасці з тактавай частатой TMDS канкрэтнага відэа.
• У рэжыме FRL блок кіравання рэканфігурацыяй TX пераканфігуруе TX PLL для забеспячэння паслядоўнага хуткага тактавага сігналу для 3 Гбіт/с, 6 Гбіт/с, 8 Гбіт/с, 10 Гбіт/с і 12 Гбіт/с у адпаведнасці з полем FRL_Rate у рэгістры 0x31 SCDC.
• Блок кіравання рэканфігурацыяй TX пераключае апорны тактавы сігнал TX PLL паміж эталонным тактавым сігналам 0 для рэжыму TMDS і эталонным тактавым сігналам 1 для рэжыму FRL.
Буфер вываду Гэты буфер дзейнічае як інтэрфейс для ўзаемадзеяння з інтэрфейсам I2C кампанентаў HDMI DDC і паўторнага драйвера.

Табліца 9. Хуткасць перадачы дадзеных прыёмаперадатчыка і перападыampling Фактор кожнага тактавага частотнага дыяпазону

Рэжым Хуткасць перадачы дадзеных За кадрамampler 1 (2x overampле) За кадрамampler 2 (4x overampле) За кадрамample Фактар За кадрамampсвятлодыёдная хуткасць перадачы дадзеных (Мбіт/с)
TMDS 250–1000 On On 8 2000–8000
TMDS 1000–6000 On Выкл 2 2000–12000
FRL 3000 Выкл Выкл 1 3000
FRL 6000 Выкл Выкл 1 6000
FRL 8000 Выкл Выкл 1 8000
FRL 10000 Выкл Выкл 1 10000
FRL 12000 Выкл Выкл 1 12000

Малюнак 8. Паток паслядоўнасці рэканфігурацыі перадачыintel HDMI Arria 10 FPGA IP Design Example - Кампіляцыя і тэставанне дызайну 12.5.2. Кампаненты HDMI RX
Верхнія кампаненты HDMI RX уключаюць асноўныя кампаненты верхняга ўзроўню RX, дадатковы I²C slave і EDID RAM, IOPLL, кантролер скіду PHY прыёмаперадатчыка, уласны PHY RX і блокі кіравання рэканфігурацыяй RX.
Малюнак 9. Верхнія кампаненты HDMI RXintel HDMI Arria 10 FPGA IP Design Example - Лепшыя кампаненты 1Табліца 10. Асноўныя кампаненты HDMI RX

Модуль

Апісанне
Ядро HDMI RX IP атрымлівае паслядоўныя даныя ад трансівера Native PHY і выконвае выраўноўванне даных, выпраўленне каналаў, дэкадаванне TMDS, дэкадаванне дапаможных даных, дэкадаванне відэаданых, дэкадаванне аўдыяданых і дэкадаванне.
I2C Slave I2C - гэта інтэрфейс, які выкарыстоўваецца для канала перадачы дадзеных (DDC) і канала стану і даных (SCDC). Крыніца HDMI выкарыстоўвае DDC для вызначэння магчымасцей і характарыстык ракавіны шляхам счытвання структуры даных Enhanced Extended Display Identification Data (E-EDID).
8-бітныя падпарадкаваныя адрасы I2C для E-EDID - 0xA0 і 0xA1. LSB паказвае тып доступу: 1 для чытання і 0 для запісу. Калі адбываецца падзея HPD, падпарадкаваны I2C адказвае на дадзеныя E-EDID, счытваючы з убудаванага на чып
Падпарадкаваны кантролер I2C таксама падтрымлівае SCDC для HDMI 2.0 і 2.1. 9-бітны падпарадкаваны адрас I2C для SCDC - 0xA8 і 0xA9. Калі адбываецца падзея HPD, падпарадкаваны I2C выконвае транзакцыю запісу або чытання ў або з інтэрфейсу SCDC ядра HDMI RX.
Працэс навучання спасылкі для сувязі з фіксаванай хуткасцю (FRL) таксама адбываецца праз I2C Падчас падзеі HPD або калі крыніца запісвае іншую хуткасць FRL у рэгістр хуткасці FRL (SCDC рэгіструе 0x31 біт[3:0]), пачынаецца працэс навучання сувязі.
Заўвага: Гэты кантролер I2C толькі для SCDC не патрабуецца, калі HDMI 2.0 або HDMI 2.1 не прызначаны
EDID RAM Канструкцыя захоўвае інфармацыю EDID з дапамогай 1-партовага IP-аператара RAM. Стандартны двухправадны пратакол паслядоўнай шыны (гадзіннік і дадзеныя) (кантролер I2C толькі для падпарадкаванага) перадае структуру даных E-EDID, сумяшчальную з CEA-861-D. Гэта EDID RAM захоўвае інфармацыю E-EDID.
• У рэжыме TMDS канструкцыя падтрымлівае перадачу EDID ад TX да RX. Падчас праходжання EDID, калі TX падлучаны да вонкавага прыёмніка, працэсар Nios II счытвае EDID з вонкавага прыёмніка і запісвае ў EDID RAM.
• У рэжыме FRL працэсар Nios II запісвае папярэдне сканфігураваны EDID для кожнай хуткасці спасылкі на аснове параметра HDMI_RX_MAX_FRL_RATE ў скрыпце global.h.
Выкарыстоўвайце наступныя ўваходы HDMI_RX_MAX_FRL_RATE для падтрымоўванай хуткасці FRL:
• 1: 3G 3 паласы
• 2: 6G 3 паласы
•3: 6G 4 паласы
• 4: 8G 4 паласы
•5: 10G 4 паласы (па змаўчанні)
•6: 12G 4 паласы
IOPLL HDMI RX выкарыстоўвае два IOPLL.
• Першы IOPLL (pll_tmds) стварае эталонны такт RX CDR. Гэты IOPLL выкарыстоўваецца толькі ў рэжыме TMDS. Апорны тактавы сігнал гэтага IOPLL атрымлівае тактавы сігнал TMDS. У рэжыме TMDS выкарыстоўваецца гэты IOPLL, таму што CDR не можа прымаць апорныя тактавыя сігналы ніжэй за 50 МГц, а тактавая частата TMDS знаходзіцца ў дыяпазоне ад 25 МГц да 340 МГц. Гэты IOPLL забяспечвае тактавую частату, якая ў 5 разоў перавышае уваходную апорную тактавую частоту для дыяпазону частот ад 25 МГц да 50 МГц, і забяспечвае тую ж тактавую частату, што і ўваходная апорная тактавая частата для дыяпазону частот ад 50 МГц да 340 МГц.
•Другі IOPLL (iopll_frl) стварае такт FRL для ядра RX. Гэты эталонны гадзіннік атрымлівае адноўлены гадзіннік CDR.
Тактавая частата FRL = Хуткасць перадачы дадзеных на паласу x 4 / (сімвалы FRL на такт x 18)
PHY кантролер скіду прыёмаперадатчыка Кантролер скіду трансівера PHY забяспечвае надзейную ініцыялізацыю прыёмаперадатчыкаў. Уваход скіду гэтага кантролера запускаецца рэканфігурацыяй RX, і ён генеруе адпаведны аналагавы і лічбавы сігнал скіду ў уласны блок PHY трансівера ў адпаведнасці з паслядоўнасцю скіду ўнутры блока.
RX Native PHY Блок жорсткага прыёмаперадатчыка, які атрымлівае паслядоўныя даныя ад вонкавай крыніцы відэа. Ён дэсерыялізуе паслядоўныя даныя ў паралельныя да перадачы даных у ядро ​​HDMI RX. Гэты блок працуе ў рэжыме Enhanced PCS для FRL.
RX CDR мае дзве эталонныя гадзіны.
• Апорны тактавы сігнал 0 падлучаны да выхаднога тактавага сігналу IOPLL TMDS (pll_tmds), які з'яўляецца вытворным ад тактавага сігналу TMDS.
• Апорны тактавы сігнал 1 падлучаны да фіксаванага тактавага сігналу 100 МГц. У рэжыме TMDS RX CDR пераналаджваецца для выбару эталоннага тактавага сігналу 0, а ў рэжыме FRL RX CDR пераканфігуруецца для выбару эталоннага тактавага сігналу 1.
Кіраванне рэканфігурацыяй RX У рэжыме TMDS блок кіравання рэканфігурацыяй RX рэалізуе схему выяўлення хуткасці з дапамогай HDMI PLL, каб кіраваць прыёмаперадатчыкам RX для працы на любых адвольных хуткасцях сувязі ў дыяпазоне ад 250 Мбіт/с да 6,000 Мбіт/с.
У рэжыме FRL блок кіравання рэканфігурацыяй RX пераканфігуруе прыёмаперадатчык RX для працы на хуткасці 3 Гбіт/с, 6 Гбіт/с, 8 Гбіт/с, 10 Гбіт/с або 12 Гбіт/с у залежнасці ад хуткасці FRL у полі рэгістра SCDC_FRL_RATE (0x31[3:0]). Блок кіравання рэканфігурацыяй RX пераключаецца паміж Standard PCS/RX
для рэжыму TMDS і Enhanced PCS для рэжыму FRL.Гл Малюнак 10 на старонцы 22.

Малюнак 10. Паток паслядоўнасці рэканфігурацыі RX
Малюнак ілюструе шматхуткасны паток паслядоўнасці рэканфігурацыі кантролера, калі ён атрымлівае ўваходны паток даных і апорную тактавую частату або калі трансівер разблакіраваны.intel HDMI Arria 10 FPGA IP Design Example - Кампіляцыя і тэставанне дызайну 22.5.3. Агульныя блокі верхняга ўзроўню
Агульныя блокі верхняга ўзроўню ўключаюць арбітр прыёмаперадатчыка, кампаненты сувязі RX-TX і падсістэму цэнтральнага працэсара.
Табліца 11. Агульныя блокі верхняга ўзроўню

Модуль

Апісанне
Трансівер Арбітр Гэты агульны функцыянальны блок прадухіляе адначасовую паўторную каліброўку прыёмаперадатчыкаў, калі патрабуецца рэканфігурацыя прыёмаперадатчыкаў RX або TX у адным фізічным канале. Адначасовая паўторная каліброўка ўплывае на прыкладанні, у якіх прыёмаперадатчыкі RX і TX у адным канале прызначаны для незалежных рэалізацый IP.
Гэты арбітр прыёмаперадатчыка з'яўляецца пашырэннем дазволу, рэкамендаванага для аб'яднання сімплекснага TX і сімплекснага RX у адзін і той жа фізічны канал. Гэты арбітр трансівера таксама дапамагае ў аб'яднанні і арбітражы запытаў на пераканфігурацыю RX і TX, адлюстраваных у памяці Avalon®, накіраваных на сімплексныя прыёмаперадатчыкі RX і TX у межах канала, паколькі доступ да порта інтэрфейсу рэканфігурацыі прыёмаперадатчыкаў можна атрымаць толькі паслядоўна.
Інтэрфейснае злучэнне паміж арбітрам прыёмаперадатчыка і ўласнымі блокамі кантролера скіду PHY/PHY TX/RX у гэтай канструкцыі напр.ample дэманструе агульны рэжым, які прымяняецца для любой камбінацыі IP з выкарыстаннем арбітра трансівера. Арбітр прыёмаперадатчыка не патрабуецца, калі ў канале выкарыстоўваецца толькі прыёмаперадатчык RX або TX.
Арбітр прыёмаперадатчыка ідэнтыфікуе запытальнік рэканфігурацыі праз свае інтэрфейсы рэканфігурацыі Avalon, адлюстраваныя ў памяці, і гарантуе, што адпаведны tx_reconfig_cal_busy або rx_reconfig_cal_busy шлюзаваны адпаведна.
Для прыкладанняў HDMI толькі RX ініцыюе рэканфігурацыю. Накіроўваючы запыт на рэканфігурацыю, адлюстраваны ў памяці Avalon, праз арбітр, арбітр вызначае, што запыт на рэканфігурацыю паходзіць ад RX, які затым адключае tx_reconfig_cal_busy ад сцвярджэння і дазваляе rx_reconfig_cal_busy сцвярджаць. Стробаванне прадухіляе ненаўмысны перавод прыёмаперадатчыка TX у рэжым каліброўкі.
Заўвага: Паколькі HDMI патрабуе толькі рэканфігурацыі RX, сігналы tx_reconfig_mgmt_* адключаюцца. Акрамя таго, інтэрфейс адлюстравання памяці Avalon не патрабуецца паміж арбітрам і блокам TX Native PHY. Блокі прызначаюцца інтэрфейсу ў дызайне example, каб прадэманстраваць агульнае падключэнне арбітра прыёмаперадатчыка да ўласнага кантролера скіду PHY/PHY TX/RX
Спасылка RX-TX • Вывад відэададзеных і сігналы сінхранізацыі з ядра HDMI RX праходзяць праз DCFIFO праз дамены тактавага сігналу RX і TX.
• Порт дапаможных дадзеных ядра HDMI TX кіруе дапаможнымі дадзенымі, якія праходзяць праз DCFIFO праз супрацьціск. Супрацьціск гарантуе адсутнасць няпоўнага дапаможнага пакета на дапаможным порце даных.
• Гэты блок таксама выконвае знешнюю фільтрацыю:
— Адфільтроўвае аўдыядадзеныя і пакет рэгенерацыі тактавага сігналу ад патоку дапаможных даных перад перадачай у порт дапаможных даных ядра HDMI TX.
— Фільтруе InfoFrame з высокім дынамічным дыяпазонам (HDR) з дапаможных даных HDMI RX і ўстаўляе эксample HDR InfoFrame да дапаможных даных HDMI TX праз струменевы мультыплексар Avalon.
Падсістэма працэсара Падсістэма працэсара функцыянуе як кантралёры SCDC і DDC, а таксама кантролер пераканфігурацыі крыніцы.
• Зыходны кантролер SCDC змяшчае галоўны кантролер I2C. Галоўны кантролер I2C перадае структуру даных SCDC з крыніцы FPGA на знешні прыёмнік для працы HDMI 2.0. Напрыкладampнапрыклад, калі выходны паток даных складае 6,000 Мбіт/с, працэсар Nios II загадвае галоўнаму кантролеру I2C абнавіць біты TMDS_BIT_CLOCK_RATIO і SCRAMBLER_ENABLE канфігурацыйнага рэгістра TMDS да 1.
• Той жа вядучы I2C таксама перадае структуру даных DDC (E-EDID) паміж крыніцай HDMI і знешнім прыёмнікам.
• Цэнтральны працэсар Nios II дзейнічае як кантролер пераканфігурацыі для крыніцы HDMI. Цэнтральны працэсар абапіраецца на перыядычнае выяўленне хуткасці ад модуля кіравання рэканфігурацыяй RX, каб вызначыць, ці патрабуецца рэканфігурацыя TX. Падпарадкаваны транслятар Avalon, адлюстраваны ў памяці, забяспечвае інтэрфейс паміж галоўным інтэрфейсам Avalon, адлюстраваным у памяці працэсара Nios II, і падпарадкаванымі інтэрфейсамі Avalon, адлюстраванымі ў памяці, IOPLL і TX Native PHY знешняй крыніцы HDMI.
• Выконвайце навучанне сувязі праз галоўны інтэрфейс I2C са знешнім прыёмнікам

2.6. Устаўка і фільтраванне дынамічнага дыяпазону і асваення (HDR).
Дызайн HDMI Intel FPGA IP, напрampLe ўключае ў сябе дэманстрацыю ўстаўкі HDR InfoFrame у петлевую сістэму RX-TX.
Спецыфікацыя HDMI версіі 2.0b дазваляе перадаваць дынамічны дыяпазон і Mastering InfoFrame праз дапаможны паток HDMI. У дэманстрацыі блок генератара дапаможных пакетаў падтрымлівае ўстаўку HDR. Вам трэба толькі адфарматаваць запланаваны пакет HDR InfoFrame, як паказана ў табліцы са спісам сігналаў модуля, і ўстаўка HDR InfoFrame адбываецца адзін раз у кожным відэакадры.
У гэтым эксampу канфігурацыі, у выпадках, калі ўваходны дапаможны паток ужо ўключае HDR InfoFrame, змесціва HDR, якое перадаецца, фільтруецца. Фільтраванне пазбягае канфліктуючых HDR InfoFrames для перадачы і гарантуе, што толькі значэнні, указаныя ў HDR Sample Модуль дадзеных выкарыстоўваецца.
Малюнак 11. Спасылка RX-TX з дынамічным дыяпазонам і асваенне ўстаўкі InfoFrame
На малюнку паказана блок-схема сувязі RX-TX, уключаючы дынамічны дыяпазон і ўстаўку InfoFrame Mastering у асноўны дапаможны паток HDMI TX.intel HDMI Arria 10 FPGA IP Design Example - Дынамічны дыяпазонТабліца 12. Сігналы блока ўстаўкі дапаможных даных (aux_retransmit).

Сігнал Напрамак Шырыня

Апісанне
Гадзіннік і скід
clk Увод 1 Увод гадзін. Гэты гадзіннік трэба падключыць да відэагадзінніка.
скід Увод 1 Скінуць увод.

Сігналы дапаможных пакетаў
tx_aux_data Выхад 72 TX Вывад дапаможнага пакета з мультыплексара.
tx_aux_сапраўдны Выхад 1
tx_aux_ready Выхад 1
tx_aux_sop Выхад 1
tx_aux_eop Выхад 1
rx_aux_data Увод 72 RX Дапаможныя дадзеныя перадаюцца ў модуль фільтра пакетаў перад уваходам у мультыплексар.
rx_aux_сапраўдны Увод 1
rx_aux_sop Увод 1
rx_aux_eop Увод 1
Сігнал кіравання
hdmi_tx_vsync Увод 1 HDMI TX Video Vsync. Гэты сігнал павінен быць сінхранізаваны з тактавым даменам хуткасці сувязі. Ядро ўстаўляе HDR InfoFrame у дапаможны паток па нарастаючаму фронту гэтага сігналу

Табліца 13. Сігналы модуля даных HDR (altera_hdmi_hdr_infoframe)

Сігнал

 Напрамак Шырыня

Апісанне
hb0 Выхад 8 Байт загалоўка 0 дынамічнага дыяпазону і Mastering InfoFrame: код тыпу InfoFrame.
hb1 Выхад 8 Байт загалоўка 1 дынамічнага дыяпазону і Mastering InfoFrame: нумар версіі InfoFrame.
hb2 Выхад 8 Байт загалоўка 2 дынамічнага дыяпазону і Mastering InfoFrame: даўжыня InfoFrame.
pb Увод 224 Байт дадзеных дынамічнага дыяпазону і Mastering InfoFrame.

Табліца 14. Дынамічны дыяпазон і асваенне бітавых палёў пакета байтаў дадзеных InfoFrame

Біт-поле

 Азначэнне

Статычныя метаданыя тыпу 1
7:0 Байт даных 1: {5'h0, EOTF[2:0]}
15:8 Байт даных 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 Байт даных 3: дэскрыптар_статычных_метададзеных display_primaries_x[0], LSB
31:24 Байт даных 4: дэскрыптар_статычных_метададзеных display_primaries_x[0], MSB
39:32 Байт даных 5: дэскрыптар_статычных_метададзеных display_primaries_y[0], LSB
47:40 Байт даных 6: дэскрыптар_статычных_метададзеных display_primaries_y[0], MSB
55:48 Байт даных 7: дэскрыптар_статычных_метададзеных display_primaries_x[1], LSB
63:56 Байт даных 8: дэскрыптар_статычных_метададзеных display_primaries_x[1], MSB
71:64 Байт даных 9: дэскрыптар_статычных_метададзеных display_primaries_y[1], LSB
79:72 Байт даных 10: дэскрыптар_статычных_метададзеных display_primaries_y[1], MSB
87:80 Байт даных 11: дэскрыптар_статычных_метададзеных display_primaries_x[2], LSB
95:88 Байт даных 12: дэскрыптар_статычных_метададзеных display_primaries_x[2], MSB
103:96 Байт даных 13: дэскрыптар_статычных_метададзеных display_primaries_y[2], LSB
111:104 Байт даных 14: дэскрыптар_статычных_метададзеных display_primaries_y[2], MSB
119:112 Байт даных 15: дэскрыптар_статычных_метададзеных белая_кропка_x, LSB
127:120 Байт даных 16: дэскрыптар_статычных_метададзеных белая_кропка_x, MSB
135:128 Байт даных 17: дэскрыптар_статычных_метададзеных белая кропка_y, LSB
143:136 Байт даных 18: дэскрыптар_статычных_метададзеных белая кропка_y, MSB
151:144 Байт даных 19: дэскрыптар_статычных_метададзеных max_display_mastering_luminance, LSB
159:152 Байт даных 20: дэскрыптар_статычных_метададзеных max_display_mastering_luminance, MSB
167:160 Байт даных 21: дэскрыптар_статычных_метададзеных min_display_mastering_luminance, LSB
175:168 Байт даных 22: дэскрыптар_статычных_метададзеных min_display_mastering_luminance, MSB
183:176 Байт даных 23: дэскрыптар_статычных_метададзеных Максімальны ўзровень асветленасці кантэнту, LSB
191:184 Байт даных 24: дэскрыптар_статычных_метададзеных Максімальны ўзровень асветленасці кантэнту, MSB
199:192 Байт даных 25: дэскрыптар_статычных_метададзеных Максімальны сярэднекадравы ўзровень асветленасці, LSB
207:200 Байт даных 26: дэскрыптар_статычных_метададзеных Максімальны сярэднекадравы ўзровень асветленасці, MSB
215:208 Зарэзерваваны
223:216 Зарэзерваваны

Адключэнне ўстаўкі і фільтрацыі HDR
Адключэнне ўстаўкі і фільтра HDR дазваляе праверыць рэтрансляцыю змесціва HDR, ужо даступнага ў зыходным дапаможным патоку, без якіх-небудзь змяненняў у дызайне рэтрансляцыі RX-TX, напрыкладampле.
Каб адключыць устаўку і фільтрацыю HDR InfoFrame:

  1. Усталюйце block_ext_hdr_infoframe на 1'b0 у rxtx_link.v file каб прадухіліць фільтраванне HDR InfoFrame з дапаможнага патоку.
  2. Усталюйце multiplexer_in0_valid асобніка avalon_st_multiplexer у altera_hdmi_aux_hdr.v file да 1'b0, каб прадухіліць генератар дапаможных пакетаў ад фарміравання і ўстаўкі дадатковага HDR InfoFrame у дапаможны паток TX.

2.7. Паток праграмнага забеспячэння для дызайну
У асноўным праграмным патоку праектавання працэсар Nios II канфігуруе налады перадрайвера TI і ініцыялізуе шляхі TX і RX пры ўключэнні.
Малюнак 12. Паток праграмнага забеспячэння ў сцэнарыі main.c
intel HDMI Arria 10 FPGA IP Design Example - Праграмны патокПраграмнае забеспячэнне выконвае цыкл while для маніторынгу змяненняў паглынальніка і крыніцы і рэагавання на змены. Праграмнае забеспячэнне можа выклікаць рэканфігурацыю TX, навучанне TX лініі і пачаць перадачу відэа.
Малюнак 13. Блок-схема ініцыялізацыі шляху перадачы Ініцыялізуйце шлях перадачыintel HDMI Arria 10 FPGA IP Design Example - Блок-схемаМалюнак 14. Блок-схема ініцыялізацыі шляху прыёмуintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 1Малюнак 15. Блок-схема рэканфігурацыі TX і навучання спасылцыintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 2Малюнак 16. Блок-схема працэсу навучання LTS:3 пры пэўнай хуткасці FRLintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 3Малюнак 17. Блок-схема перадачы відэа HDMI TXintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 42.8. Выкананне дызайну ў розных стаўках FRL
Вы можаце запусціць свой дызайн з іншымі стаўкамі FRL, акрамя стандартнай стаўкі FRL вонкавай ракавіны.
Каб запусціць дызайн з рознымі стаўкамі FRL:

  1. Пераключыце бартавы перамыкач user_dipsw0 у становішча ON.
  2. Адкрыйце камандную абалонку Nios II, затым увядзіце nios2-terminal
  3. Увядзіце наступныя каманды і націсніце Enter для выканання.
Камандаванне

Апісанне
h Паказаць меню даведкі.
r0 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 0 (толькі TMDS).
r1 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 1 (3 Гбіт/с).
r2 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 2 (6 Гбіт/с, 3 паласы).
r3 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 3 (6 Гбіт/с, 4 паласы).
r4 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 4 (8 Гбіт/с).
r5 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 5 (10 Гбіт/с).
r6 Абнавіце максімальную магчымасць FRL RX да хуткасці FRL 6 (12 Гбіт/с).
t1 TX наладжвае хуткасць злучэння на хуткасць FRL 1 (3 Гбіт/с).
t2 TX наладжвае хуткасць сувязі на хуткасць FRL 2 (6 Гбіт/с, 3 паласы).
t3 TX наладжвае хуткасць сувязі на хуткасць FRL 3 (6 Гбіт/с, 4 паласы).
t4 TX наладжвае хуткасць злучэння на хуткасць FRL 4 (8 Гбіт/с).
t5 TX наладжвае хуткасць злучэння на хуткасць FRL 5 (10 Гбіт/с).
t6 TX наладжвае хуткасць злучэння на хуткасць FRL 6 (12 Гбіт/с).

2.9. Тактавая схема
Схема тактавання ілюструе дамены тактавання ў дызайне HDMI Intel FPGA IP, напрыкладampле.
Малюнак 18. Дызайн HDMI 2.1 Example Тактавая схемаintel HDMI Arria 10 FPGA IP Design Example - Тактавая схемаТабліца 15. Сігналы тактавай схемы

Гадзіннік

 Назва сігналу ў дызайне

Апісанне
Гадзіннік кіравання mgmt_clk Свабодная тактавая частата 100 МГц для гэтых кампанентаў:
• Інтэрфейсы Avalon-MM для рэканфігурацыі
— Патрабаванне да дыяпазону частот складае ад 100 да 125 МГц.
• Кантролер PHY скіду для паслядоўнасці скіду трансівера
— Патрабаванне да частотнага дыяпазону ад 1 да 500 МГц.
• Рэканфігурацыя IOPLL
— Максімальная тактавая частата — 100 МГц.
• Кіраванне рэканфігурацыяй RX
• Кіраванне рэканфігурацыяй TX
• ЦЭНТРАЛЬНЫ ПРАЦЭСАР
• Майстар I2C
Гадзіннік I2C i2c_clk Уваход тактавай частоты 100 МГц, які тактыруе падпарадкаваны I2C, выходныя буферы, рэгістры SCDC і навучальны працэс сувязі ў ядры HDMI RX і аператыўнай памяці EDID.
TX PLL Reference Clock 0 tx_tmds_clk Апорны тактавы сігнал 0 для TX PLL. Тактавая частата такая ж, як чаканая тактавая частата TMDS ад тактавага канала HDMI TX TMDS. Гэты эталонны гадзіннік выкарыстоўваецца ў рэжыме TMDS.
Для гэтага дызайну HDMI напрample, гэты гадзіннік падлучаны да гадзінніка RX TMDS для дэманстрацыі. У вашым дадатку вам трэба паставіць спецыяльны гадзіннік з тактавай частатой TMDS ад праграмуемага асцылятара для лепшай прадукцыйнасці дрыгацення.
Заўвага: Не выкарыстоўвайце штыфт RX прыёмаперадатчыка ў якасці эталоннага тактавага сігналу TX PLL. Калі вы размесціце refclk HDMI TX на штыфце RX, ваш дызайн не падыдзе.
TX PLL Reference Clock 1 txfpll_refclk1/ rxphy_cdr_refclk1 Эталонны такт для TX PLL і RX CDR, а таксама IOPLL для vid_clk. Тактавая частата складае 100 МГц.
Паслядоўны гадзіннік TX PLL tx_bonding_clocks Паслядоўны хуткі такт, згенераваны TX PLL. Тактавая частата задаецца ў залежнасці ад хуткасці перадачы дадзеных.
Выхад прыёмаперадатчыка TX tx_clk Тактавы сігнал аднаўляецца з трансівера, і частата змяняецца ў залежнасці ад хуткасці перадачы дадзеных і сімвалаў на такт.
Тактавая частата прыёмаперадатчыка TX = хуткасць перадачы дадзеных трансівера/ шырыня трансівера
Для гэтага дызайну HDMI напрample, тактавая такта трансівера TX з канала 0 сінхранізуе асноўны такт прыёмаперадатчыка TX (tx_coreclkin), эталонны тактавы сігнал хуткасці сувязі IOPLL (pll_hdmi), а таксама эталонны тактавы сігнал відэа і FRL IOPLL (pll_vid_frl).
Відэа гадзіны tx_vid_clk/rx_vid_clk Відэагадзіны для ядра TX і RX. Гадзіннік працуе на фіксаванай частаце 225 МГц.
Гадзіннік TX/RX FRL tx_frl_clk/rx_frl_clk Гадзіннік FRL для ядра TX і RX.
Гадзіннік RX TMDS rx_tmds_clk Тактавы канал TMDS ад раздыма HDMI RX і падключаецца да IOPLL для стварэння эталоннага тактавага сігналу для эталоннага тактавага сігналу CDR 0. Ядро выкарыстоўвае гэты тактавы сігнал, калі знаходзіцца ў рэжыме TMDS.
RX CDR Reference Clock 0 rxphy_cdr_refclk0 Апорны такт ад 0 да RX CDR. Гэты гадзіннік паходзіць ад гадзінніка RX TMDS. Тактавая частата RX TMDS вагаецца ад 25 МГц да 340 МГц, у той час як мінімальная эталонная тактавая частата RX CDR складае 50 МГц.
IOPLL выкарыстоўваецца для генерацыі 5 тактавай частаты для тактавага сігналу TMDS ад 25 МГц да 50 МГц і генерацыі той жа тактавай частаты для тактавага сігналу TMDS ад 50 МГц да 340 МГц.
Выхад прыёмаперадатчыка RX rx_clk Тактавы сігнал аднаўляецца з трансівера, і частата змяняецца ў залежнасці ад хуткасці перадачы дадзеных і шырыні трансівера.
Тактавая частата прыёмаперадатчыка RX = хуткасць перадачы дадзеных трансівера/шырыня прыёмаперадатчыка
Для гэтага дызайну HDMI напрample, тактавы сігнал прыёмаперадатчыка RX з канала 1 тактуе тактавы сігнал ядра прыёмаперадатчыка RX (rx_coreclkin) і эталонны такт FRL IOPLL (pll_frl).

2.10. Сігналы інтэрфейсу
У табліцах пералічаны сігналы для дызайну HDMI, напрample з уключаным FRL.
Табліца 16. Сігналы верхняга ўзроўню

Сігнал

 Напрамак Шырыня

Апісанне
Убудаваны асцылятар сігналу
clk_fpga_b3_p Увод 1 100 МГц у свабодным рэжыме для эталонных тактаў ядра.
refclk4_p Увод 1 100 МГц вольны такт для эталоннага такта трансівера.
Карыстальніцкія кнопкі і святлодыёды
user_pb Увод 3 Кнопка для кіравання функцыянальнасцю дызайну HDMI Intel FPGA IP.
cpu_resetn Увод 1 Глабальны скід.
пад кіраўніцтвам карыстальніка_g Выхад 8 Зялёны святлодыёдны дысплей.
Спасылацца на Налада абсталявання на старонцы 48 для атрымання дадатковай інфармацыі аб функцыях святлодыёдаў.
карыстальнік_dipsw Увод 1 Вызначаны карыстальнікам DIP-перамыкач.
Спасылацца на Налада абсталявання на старонцы 48 для атрымання дадатковай інфармацыі аб функцыях DIP-перамыкачоў.
Штыфты даччынай карты HDMI FMC на порце B FMC
fmcb_gbtclk_m2c_p_0 Увод 1 Гадзіннік HDMI RX TMDS.
fmcb_dp_m2c_p Увод 4 Гадзіннік HDMI RX, чырвоны, зялёны і сіні каналы перадачы дадзеных.
fmcb_dp_c2m_p Выхад 4 Гадзіннік HDMI TX, чырвоны, зялёны і сіні каналы перадачы дадзеных.
fmcb_la_rx_p_9 Увод 1 Вызначэнне магутнасці HDMI RX +5 В.
fmcb_la_rx_p_8 Выхад 1 Выяўленне гарачай падключэння HDMI RX.
fmcb_la_rx_n_8 Увод 1 HDMI RX I2C SDA для DDC і SCDC.
fmcb_la_tx_p_10 Увод 1 HDMI RX I2C SCL для DDC і SCDC.
fmcb_la_tx_p_12 Увод 1 Выяўленне гарачай падключэння HDMI TX.
fmcb_la_tx_n_12 Увод 1 HDMI I2C SDA для DDC і SCDC.
fmcb_la_rx_p_10 Увод 1 HDMI I2C SCL для DDC і SCDC.
fmcb_la_tx_n_9 Увод 1 HDMI I2C SDA для кіравання рэдрайверам.
fmcb_la_rx_p_11 Увод 1 HDMI I2C SCL для кіравання рэдрайверам.
fmcb_la_tx_n_13 Выхад 1 HDMI TX +5В
Заўвага: Даступна толькі калі Даччыная карта Bitec HDMI, версія 9 абраны.

Табліца 17. Сігналы верхняга ўзроўню HDMI RX

Сігнал Напрамак Шырыня Апісанне
Гадзіннік і сігналы скіду
mgmt_clk Увод 1 Уваход сістэмнага тактавага сігналу (100 Мгц).
скід Увод 1 Увод скіду сістэмы.
rx_tmds_clk Увод 1 Гадзіннік HDMI RX TMDS.
i2c_clk Увод 1 Тактавы ўваход для інтэрфейсу DDC і SCDC.
Гадзіннік і сігналы скіду
rxphy_cdr_refclk1 Увод 1 Уваход тактавага сігналу для эталоннага тактавага сігналу RX CDR 1. Тактавая частата складае 100 МГц.
rx_vid_clk Выхад 1 Выхад відэа з гадзінамі.
sys_init Выхад 1 Ініцыялізацыя сістэмы для скіду сістэмы пры ўключэнні.
Прыёмаперадатчык RX і сігналы IOPLL
rxpll_tmds_locked Выхад 1 Паказвае, што гадзіннік TMDS IOPLL заблакаваны.
rxpll_frl_locked Выхад 1 Паказвае, што гадзіннік FRL IOPLL заблакаваны.
rxphy_serial_data Увод 4 Паслядоўныя дадзеныя HDMI на RX Native PHY.
rxphy_ready Выхад 1 Паказвае, што RX Native PHY гатовы.
rxphy_cal_busy_raw Выхад 4 RX Native PHY каліброўка занята арбітрам трансівера.
rxphy_cal_busy_gated Увод 4 Сігнал занятасці каліброўкі ад арбітра трансівера да RX Native PHY.
rxphy_rcfg_slave_write Увод 4 Рэканфігурацыя трансівера Інтэрфейс Avalon, адлюстраваны ў памяці, ад RX Native PHY да арбітра трансівера.
rxphy_rcfg_slave_read Увод 4
rxphy_rcfg_падпарадкаваны_адрас Увод 40
rxphy_rcfg_slave_writedata Увод 128
rxphy_rcfg_slave_readdata Выхад 128
rxphy_rcfg_slave_waitrequest Выхад 4
Кіраванне рэканфігурацыяй RX
rxphy_rcfg_busy Выхад 1 RX Reconfiguration сігнал занятасці.
rx_tmds_freq Выхад 24 Вымярэнне тактавай частаты HDMI RX TMDS (праз 10 мс).
rx_tmds_freq_сапраўдны Выхад 1 Паказвае, што вымярэнне тактавай частаты RX TMDS сапраўднае.
rxphy_os Выхад 1 За кадрамampЛінг фактар:
•0: 1x overampлінг
• 1: 5× кадрыampлінг
rxphy_rcfg_master_write Выхад 1 Кіраванне рэканфігурацыяй RX Avalon, адлюстраваны ў памяці інтэрфейс да арбітра трансівера.
rxphy_rcfg_master_read Выхад 1
rxphy_rcfg_master_address Выхад 12
rxphy_rcfg_master_writedata Выхад 32
rxphy_rcfg_master_readdata Увод 32
rxphy_rcfg_master_waitrequest Увод 1
Асноўныя сігналы HDMI RX
rx_vid_clk_locked Увод 1 Паказвае, што vid_clk стабільны.
rxcore_frl_rate Выхад 4 Паказвае хуткасць FRL, на якой працуе ядро ​​RX.
• 0: устарэлы рэжым (TMDS)
• 1: 3 Гбіт/с, 3 паласы
• 2: 6 Гбіт/с, 4 паласы
• 3: 6 Гбіт/с, 4 паласы
• 4: 8 Гбіт/с, 4 паласы
• 5: 10 Гбіт/с, 4 паласы
• 6: 12 Гбіт/с, 4 паласы
• 7-15: Зарэзервавана
rxcore_frl_locked Выхад 4 Кожны біт паказвае канкрэтную паласу, якая дасягнула фіксацыі FRL. FRL блакуецца, калі ядро ​​RX паспяхова выконвае выраўноўванне, выпраўленне перакосу і забяспечвае блакіроўку паласы.
• Для 3-палоснага рэжыму блакіроўка паласы дасягаецца, калі ядро ​​RX атрымлівае скід скрэмблера (SR) або стартавы суперблок (SSB) на кожныя 680 перыядаў сімвалаў FRL на працягу як мінімум 3 разоў.
• Для 4-палоснага рэжыму блакіроўка паласы дасягаецца, калі ядро ​​RX атрымлівае скід скрэмблера (SR) або стартавы суперблок (SSB) на кожныя 510 перыядаў сімвалаў FRL на працягу як мінімум 3 разоў.
rxcore_frl_ffe_levels Выхад 4 Адпавядае біту FFE_level у біце рэгістра SCDC 0x31 [7:4] у ядры RX.
rxcore_frl_flt_ready Увод 1 Сцвярджае, што RX гатовы да пачатку працэсу навучання спасылцы. Калі сцвярджаецца, біт FLT_ready ў рэгістры SCDC 0x40 біт 6 таксама сцвярджаецца.
rxcore_frl_src_test_config Увод 8 Вызначае зыходныя тэставыя канфігурацыі. Значэнне запісваецца ў рэгістр SCDC Test Configuration у рэгістры SCDC 0x35.
rxcore_tbcr Выхад 1 Паказвае стаўленне біт да тактавай частоты TMDS; адпавядае рэгістру TMDS_Bit_Clock_Ratio ў рэгістры SCDC 0x20 біт 1.
• Пры працы ў рэжыме HDMI 2.0 гэты біт выстаўляецца. Паказвае суадносіны біта і тактавай частоты TMDS 40:1.
• Пры працы ў HDMI 1.4b гэты біт не выстаўляецца. Паказвае суадносіны біта і тактавай частоты TMDS 10:1.
• Гэты біт не выкарыстоўваецца для рэжыму FRL.
rxcore_scrambler_enable Выхад 1 Паказвае, калі атрыманыя даныя зашыфраваныя; адпавядае полю Scrambling_Enable у рэгістры SCDC 0x20 біт 0.
rxcore_audio_de Выхад 1 Асноўныя гукавыя інтэрфейсы HDMI RX
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
rxcore_audio_data Выхад 256
rxcore_audio_info_ai Выхад 48
rxcore_audio_N Выхад 20
rxcore_audio_CTS Выхад 20
rxcore_audio_metadata Выхад 165
rxcore_audio_format Выхад 5
rxcore_aux_pkt_data Выхад 72 Асноўныя дапаможныя інтэрфейсы HDMI RX
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
rxcore_aux_pkt_addr Выхад 6
rxcore_aux_pkt_wr Выхад 1
rxcore_aux_data Выхад 72
rxcore_aux_sop Выхад 1
rxcore_aux_eop Выхад 1
rxcore_aux_сапраўдны Выхад 1
rxcore_aux_error Выхад 1
rxcore_gcp Выхад 6 Сігналы бакавой паласы ядра HDMI RX
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
rxcore_info_avi Выхад 123
rxcore_info_vsi Выхад 61
rxcore_locked Выхад 1 Асноўныя відэапарты HDMI RX
Заўвага: Н = пікселяў за такт
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
rxcore_vid_data Выхад N*48
rxcore_vid_vsync Выхад N
rxcore_vid_hsync Выхад N
rxcore_vid_de Выхад N
rxcore_vid_сапраўдны Выхад 1
rxcore_vid_lock Выхад 1
rxcore_mode Выхад 1 Парты кіравання і стану ядра HDMI RX.
Заўвага: Н = сімвалаў на гадзіннік
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
rxcore_ctrl Выхад N*6
rxcore_color_depth_sync Выхад 2
hdmi_5v_detect Увод 1 Выяўленне HDMI RX 5V і выяўленне гарачага падключэння. Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
hdmi_rx_hpd Выхад 1
трыгер rx_hpd Увод 1
I2Сігналы
hdmi_rx_i2c_sda Увод 1 Інтэрфейс HDMI RX DDC і SCDC.
hdmi_rx_i2c_scl Увод 1
Сігналы аператыўнай памяці RX EDID
edid_ram_access Увод 1 Інтэрфейс доступу да аператыўнай памяці HDMI RX EDID.
edid_ram_address Увод 8 Сцвярджайце edid_ram_access, калі вы жадаеце запісваць або чытаць з EDID RAM, інакш гэты сігнал павінен быць нізкім.
Калі вы заяўляеце edid_ram_access, сігнал гарачай падключэння адмяняецца, каб дазволіць запіс або чытанне ў EDID RAM. Калі доступ да аператыўнай памяці EDID завершаны, вы павінны адмяніць edid_ram_assess і сігнал гарачай падключэння пацвердзіцца. Крыніца прачытае новы EDID з-за пераключэння сігналу гарачага падключэння.
edid_ram_write Увод 1
edid_ram_read Увод 1
edid_ram_readdata Выхад 8
edid_ram_writedata Увод 8
edid_ram_waitrequest Выхад 1

Табліца 18. Сігналы верхняга ўзроўню HDMI TX

Сігнал Напрамак Шырыня Апісанне
Гадзіннік і сігналы скіду
mgmt_clk Увод 1 Уваход сістэмнага тактавага сігналу (100 Мгц).
скід Увод 1 Увод скіду сістэмы.
tx_tmds_clk Увод 1 Гадзіннік HDMI RX TMDS.
txfpll_refclk1 Увод 1 Уваход тактавага сігналу для эталоннага тактавага сігналу TX PLL 1. Тактавая частата роўная 100 МГц.
tx_vid_clk Выхад 1 Выхад відэа з гадзінамі.
tx_frl_clk Выхад 1 Тактавы выхад FRL.
sys_init Увод 1 Ініцыялізацыя сістэмы для скіду сістэмы пры ўключэнні.
tx_init_done Увод 1 Ініцыялізацыя TX для скіду блока кіравання рэканфігурацыяй TX і інтэрфейсу рэканфігурацыі трансівера.
Прыёмаперадатчык TX і сігналы IOPLL
txpll_frl_locked Выхад 1 Паказвае, што такт хуткасці сувязі і такт FRL IOPLL заблакіраваны.
txfpll_заблакіраваны Выхад 1 Паказвае, што TX PLL заблакаваны.
txphy_serial_data Выхад 4 Паслядоўныя дадзеныя HDMI ад TX Native PHY.
txphy_ready Выхад 1 Паказвае, што TX Native PHY гатовы.
txphy_cal_busy Выхад 1 TX Уласны сігнал каліброўкі PHY заняты.
txphy_cal_busy_raw Выхад 4 Сігнал занятасці каліброўкі арбітру прыёмаперадатчыка.
txphy_cal_busy_gated Увод 4 Сігнал занятасці каліброўкі ад арбітра прыёмаперадатчыка да TX Native PHY.
txphy_rcfg_busy Выхад 1 Паказвае, што адбываецца рэканфігурацыя TX PHY.
txphy_rcfg_slave_write Увод 4 Рэканфігурацыя прыёмаперадатчыка Інтэрфейс Avalon, адлюстраваны ў памяці, ад TX Native PHY да арбітра трансівера.
txphy_rcfg_slave_read Увод 4
txphy_rcfg_падпарадкаваны_адрас Увод 40
txphy_rcfg_slave_writedata Увод 128
txphy_rcfg_slave_readdata Выхад 128
txphy_rcfg_slave_waitrequest Выхад 4
Кіраванне рэканфігурацыяй TX
tx_tmds_freq Увод 24 Значэнне тактавай частаты HDMI TX TMDS (праз 10 мс).
tx_os Выхад 2 За кадрамampЛінг фактар:
• 0: 1x overampлінг
•1: 2× кадрыampлінг
•2: 8x overampлінг
txphy_rcfg_master_write Выхад 1 Кіраванне рэканфігурацыяй TX Інтэрфейс Avalon, адлюстраваны ў памяці, да арбітра трансівера.
txphy_rcfg_master_read Выхад 1
txphy_rcfg_master_address Выхад 12
txphy_rcfg_master_writedata Выхад 32
txphy_rcfg_master_readdata Увод 32
txphy_rcfg_master_waitrequest Увод 1
tx_reconfig_done Выхад 1 Паказвае, што працэс рэканфігурацыі TX завершаны.
Асноўныя сігналы HDMI TX
tx_vid_clk_locked Увод 1 Паказвае, што vid_clk стабільны.
txcore_ctrl Увод N*6 Асноўныя інтэрфейсы кіравання HDMI TX.
Заўвага: Н = пікселяў за такт
Звярніцеся да Зыходныя інтэрфейсы раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
txcore_mode Увод 1
txcore_audio_de Увод 1 Асноўныя гукавыя інтэрфейсы HDMI TX.
Звярніцеся да Зыходныя інтэрфейсы раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
txcore_audio_mute Увод 1
txcore_audio_data Увод 256
txcore_audio_info_ai Увод 49
txcore_audio_N Увод 20
txcore_audio_CTS Увод 20
txcore_audio_metadata Увод 166
txcore_audio_format Увод 5
txcore_aux_ready Выхад 1 Асноўныя дапаможныя інтэрфейсы HDMI TX.
Звярніцеся да Зыходныя інтэрфейсы раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
txcore_aux_data Увод 72
txcore_aux_sop Увод 1
txcore_aux_eop Увод 1
txcore_aux_сапраўдны Увод 1
txcore_gcp Увод 6 Сігналы бакавой паласы ядра HDMI TX.
Звярніцеся да Зыходныя інтэрфейсы раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
txcore_info_avi Увод 123
txcore_info_vsi Увод 62
txcore_i2c_master_write Увод 1 TX I2C master Avalon, адлюстраваны ў памяці інтэрфейс да I2C master ўнутры ядра TX.
Заўвага: Гэтыя сігналы даступныя толькі пры ўключэнні Уключыць I2C параметр.
txcore_i2c_master_read Увод 1
txcore_i2c_master_address Увод 4
txcore_i2c_master_writedata Увод 32
txcore_i2c_master_readdata Выхад 32
txcore_vid_data Увод N*48 Асноўныя відэапарты HDMI TX.
Заўвага: Н = пікселяў за тактRef
э да Зыходныя інтэрфейсы раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
txcore_vid_vsync Увод N
txcore_vid_hsync Увод N
txcore_vid_de Увод N
txcore_vid_ready Выхад 1
txcore_vid_overflow Выхад 1
txcore_vid_сапраўдны Увод 1
txcore_frl_rate Увод 4 Інтэрфейсы рэгістра SCDC.
txcore_frl_шаблон Увод 16
txcore_frl_start Увод 1
txcore_scrambler_enable Увод 1
txcore_tbcr Увод 1
I2Сігналы
nios_tx_i2c_sda_in Выхад 1 Інтэрфейс TX I2C Master для SCDC і DDC ад працэсара Nios II да выхаднога буфера.
Заўвага: Калі вы ўключыце Уключыць I2C параметр, гэтыя сігналы будуць размешчаны ўнутры ядра TX і не будуць бачныя на гэтым узроўні.
nios_tx_i2c_scl_in Выхад 1
nios_tx_i2c_sda_oe Увод 1
nios_tx_i2c_scl_oe Увод 1
nios_ti_i2c_sda_in Выхад 1 Інтэрфейс TX I2C Master ад працэсара Nios II да выхаднога буфера для кіравання перадрайверам TI на даччынай карце Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in Выхад 1
nios_ti_i2c_sda_oe Увод 1
nios_ti_i2c_scl_oe Увод 1
hdmi_tx_i2c_sda Увод 1 Інтэрфейсы TX I2C для інтэрфейсаў SCDC і DDC ад выхаднога буфера да раздыма HDMI TX.
hdmi_tx_i2c_scl Увод 1
hdmi_tx_ti_i2c_sda Увод 1 Інтэрфейс TX I2C з выхаднога буфера ў перадрайвер TI на даччынай карце Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl Увод 1
tx_hpd_req Выхад 1 Інтэрфейсы выяўлення HDMI TX з функцыяй гарачага падлучэння.
hdmi_tx_hpd_n Увод 1

Табліца 19. Сігналы арбітра прыёмаперадатчыка

Сігнал Напрамак Шырыня

Апісанне
clk Увод 1 Рэканфігурацыя гадзін. Гэты гадзіннік павінен мець адзін і той жа гадзіннік з блокамі кіравання рэканфігурацыяй.
скід Увод 1 Скінуць сігнал. Гэты скід павінен мець аднолькавы скід з блокамі кіравання рэканфігурацыяй.
rx_rcfg_en Увод 1 Сігнал уключэння рэканфігурацыі RX.
tx_rcfg_en Увод 1 Сігнал уключэння рэканфігурацыі TX.
rx_rcfg_ch Увод 2 Паказвае, які канал трэба пераканфігураваць на ядры RX. Гэты сігнал заўсёды павінен заставацца цвёрдым.
tx_rcfg_ch Увод 2 Паказвае, які канал трэба пераканфігураваць на ядры TX. Гэты сігнал заўсёды павінен заставацца цвёрдым.
rx_reconfig_mgmt_write Увод 1 Рэканфігурацыя Інтэрфейсы Avalon, адлюстраваныя ў памяці, ад кіравання рэканфігурацыяй RX.
rx_reconfig_mgmt_read Увод 1
rx_reconfig_mgmt_address Увод 10
rx_reconfig_mgmt_writedata Увод 32
rx_reconfig_mgmt_readdata Выхад 32
rx_reconfig_mgmt_waitrequest Выхад 1
tx_reconfig_mgmt_write Увод 1 Рэканфігурацыя Інтэрфейсы Avalon, адлюстраваныя ў памяці, ад кіравання рэканфігурацыяй TX.
tx_reconfig_mgmt_read Увод 1
tx_reconfig_mgmt_address Увод 10
tx_reconfig_mgmt_writedata Увод 32
tx_reconfig_mgmt_readdata Выхад 32
tx_reconfig_mgmt_waitrequest Выхад 1
reconfig_write Выхад 1 Рэканфігурацыя інтэрфейсаў Avalon, адлюстраваных у памяці, для трансівера.
reconfig_read Выхад 1
reconfig_address Выхад 10
reconfig_writedata Выхад 32
rx_reconfig_readdata Увод 32
rx_reconfig_waitrequest Увод 1
tx_reconfig_readdata Увод 1
tx_reconfig_waitrequest Увод 1
rx_cal_busy Увод 1 Сігнал стану каліброўкі ад прыёмаперадатчыка.
tx_cal_busy Увод 1 Сігнал стану каліброўкі ад прыёмаперадатчыка TX.
rx_reconfig_cal_busy Выхад 1 Сігнал стану каліброўкі для кіравання скідам PHY прыёмаперадатчыка RX.
tx_reconfig_cal_busy Выхад 1 Сігнал стану каліброўкі ад кіравання скідам PHY прыёмаперадатчыка TX.

Табліца 20. Сігналы RX-TX Link

Сігнал Напрамак Шырыня

Апісанне
від_клк Увод 1 HDMI відэа гадзіны.
rx_vid_lock Увод 3 Паказвае стан блакіроўкі відэа HDMI RX.
rx_vid_сапраўдны Увод 1 Відэаінтэрфейсы HDMI RX.
rx_vid_de Увод N
rx_vid_hsync Увод N
rx_vid_vsync Увод N
rx_vid_дадзеныя Увод N*48
rx_aux_eop Увод 1 Дапаможныя інтэрфейсы HDMI RX.
rx_aux_sop Увод 1
rx_aux_сапраўдны Увод 1
rx_aux_data Увод 72
tx_vid_de Выхад N Відэаінтэрфейсы HDMI TX.
Заўвага: Н = пікселяў за такт
tx_vid_hsync Выхад N
tx_vid_vsync Выхад N
tx_vid_дадзеныя Выхад N*48
tx_vid_сапраўдны Выхад 1
tx_vid_ready Увод 1
tx_aux_eop Выхад 1 Дапаможныя інтэрфейсы HDMI TX.
tx_aux_sop Выхад 1
tx_aux_сапраўдны Выхад 1
tx_aux_data Выхад 72
tx_aux_ready Увод 1

Табліца 21. Сістэмныя сігналы канструктара платформы

Сігнал Напрамак Шырыня

Апісанне
працэсар_clk_у_clk_clk Увод 1 Тактавая частата працэсара.
cpu_rst_in_reset_reset Увод 1 Скід працэсара.
edid_ram_slave_translator_avalon_anti_slave_0_address Выхад 8 Інтэрфейсы доступу EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write Выхад 1
edid_ram_slave_translator_avalon_anti_slave_0_read Выхад 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata Увод 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata Выхад 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest Увод 1
hdmi_i2c_master_i2c_serial_sda_in Увод 1 I2C Master злучаецца з працэсарам Nios II і выходным буферам для кіравання DDC і SCDC.
hdmi_i2c_master_i2c_serial_scl_in Увод 1
hdmi_i2c_master_i2c_serial_sda_oe Выхад 1
hdmi_i2c_master_i2c_serial_scl_oe Выхад 1
redriver_i2c_master_i2c_serial_sda_in Увод 1 I2C Master злучаецца з працэсарам Nios II і выходным буферам для канфігурацыі налад перадрайвера TI.
redriver_i2c_master_i2c_serial_scl_in Увод 1
redriver_i2c_master_i2c_serial_sda_oe Выхад 1
redriver_i2c_master_i2c_serial_scl_oe Выхад 1
pio_in0_external_connection_export Увод 32 Інтэрфейсы паралельнага ўводу-вываду.
• Біт 0: падключаны да сігналу user_dipsw для кіравання рэжымам праходжання EDID.
•Біт 1: запыт TX HPD
•Біт 2: прыёмаперадатчык TX гатовы
•Біты 3: рэканфігурацыя TX зроблена
• Біты 4–7: зарэзерваваны
• Біты 8–11: хуткасць RX FRL
• Біт 12: тактавы каэфіцыент бітаў RX TMDS
• Біты 13–16: RX FRL заблакаваны
• Біты 17–20: ўзроўні RX FFE
• Біт 21: выраўноўванне RX заблакавана
Сігнал Напрамак Шырыня Апісанне
• Біт 22: Блакаванне відэа RX
• Біт 23: кнопка карыстальніка 2 для чытання рэгістраў SCDC з вонкавага прыёмніка
• Біты 24–31: зарэзерваваны
pio_out0_external_connection_export Выхад 32 Інтэрфейсы паралельнага ўводу-вываду.
•Біт 0: пацвярджэнне TX HPD
•Біт 1: ініцыялізацыя TX выканана
• Біты 2–7: зарэзерваваны
• Біты 8–11: хуткасць TX FRL
• Біты 12–27: шаблон навучання спасылкі TX FRL
• Біт 28: пачатак TX FRL
• Біты 29–31: зарэзерваваны
pio_out1_external_connection_export Выхад 32 Інтэрфейсы паралельнага ўводу-вываду.
• Біт 0: доступ да аператыўнай памяці RX EDID
• Біт 1: RX FLT гатовы
• Біты 2–7: зарэзерваваны
• Біты 8–15: тэставая канфігурацыя крыніцы RX FRL
• Біты 16–31: зарэзерваваны

2.1. 1. Параметры дызайну RTL
Выкарыстоўвайце параметры HDMI TX і RX Top RTL, каб наладзіць дызайн напрampле.
Большасць канструктыўных параметраў даступныя ў Дызайн Example укладка рэдактара IP-параметраў HDMI Intel FPGA. Вы ўсё яшчэ можаце змяніць дызайн напрample налады, якія вы зрабілі ў рэдактары параметраў праз параметры RTL.
Табліца 22. Верхнія параметры HDMI RX

Параметр

 Каштоўнасць

Апісанне
SUPPORT_DEEP_COLOR • 0: Няма глыбокага колеру
• : глыбокі колер		 Вызначае, ці можа ядро ​​кадзіраваць фарматы глыбокага колеру.
ПАДТРЫМКА_ДАПАМОЖНАЯ • 0: Няма AUX
•1: ДАП		 Вызначае, ці ўключана кадаванне дапаможнага канала.
SYMBOLS_PER_CLOCK 8 Падтрымлівае 8 сімвалаў на такт для прылад Intel Arria 10.
ПАДТРЫМКА_АЎДЫЯ • 0: Няма гуку
• 1: Аўдыё		 Вызначае, ці можа ядро ​​кадзіраваць аўдыя.
EDID_RAM_ADDR_WIDTH 8 (значэнне па змаўчанні) База часопіса 2 памеру аператыўнай памяці EDID.
BITEC_DAUGHTER_CARD_REV •0: не арыентавана ні на адну даччыную карту Bitec HDMI
•4: падтрымлівае даччыную карту Bitec HDMI рэвізіі 4
•6: арыентацыя на даччыную плату Bitec HDMI, рэвізія 6
• 11: арыентацыя на даччыную карту Bitec HDMI, версія 11 (па змаўчанні)		 Вызначае версію выкарыстоўванай даччынай карты Bitec HDMI. Пры змене версіі канструкцыя можа памяняць месцамі каналы прыёмаперадатчыка і інвертаваць палярнасць у адпаведнасці з патрабаваннямі даччынай карты Bitec HDMI. Калі вы ўсталюеце для параметра BITEC_DAUGHTER_CARD_REV значэнне 0, канструкцыя не ўносіць ніякіх зменаў у каналы трансівера і палярнасць.
POLARITY_INVERSION • 0: Змяніць палярнасць
• 1: Не змяняйце палярнасць		 Усталюйце гэты параметр у 1, каб інвертаваць значэнне кожнага біта ўваходных даных. Усталяванне гэтага параметра ў 1 прызначае 4'b1111 порту rx_polinv прыёмаперадатчыка RX.

Табліца 23. Верхнія параметры HDMI TX

Параметр

 Каштоўнасць

Апісанне
USE_FPLL 1 Падтрымлівае fPLL як TX PLL толькі для прылад Intel Arria 10. Заўсёды ўсталёўвайце гэты параметр у 1.
SUPPORT_DEEP_COLOR •0: Няма глыбокага колеру

• 1: глыбокі колер

 Вызначае, ці можа ядро ​​кадзіраваць фарматы глыбокага колеру.
ПАДТРЫМКА_ДАПАМОЖНАЯ • 0: Няма AUX
• 1: AUX		 Вызначае, ці ўключана кадаванне дапаможнага канала.
SYMBOLS_PER_CLOCK 8 Падтрымлівае 8 сімвалаў на такт для прылад Intel Arria 10.
ПАДТРЫМКА_АЎДЫЯ • 0: Няма гуку
• 1: Аўдыё		 Вызначае, ці можа ядро ​​кадзіраваць аўдыя.
BITEC_DAUGHTER_CARD_REV • 0: не арыентавана ні на адну даччыную карту Bitec HDMI
• 4: падтрымлівае даччыную карту Bitec HDMI версіі 4
• 6: арыентацыя на даччыную плату Bitec HDMI, рэвізія 6
• 11: арыентацыя на даччыную карту Bitec HDMI, версія 11 (па змаўчанні)		 Вызначае версію выкарыстоўванай даччынай карты Bitec HDMI. Пры змене версіі канструкцыя можа памяняць месцамі каналы прыёмаперадатчыка і інвертаваць палярнасць у адпаведнасці з патрабаваннямі даччынай карты Bitec HDMI. Калі вы ўсталюеце для параметра BITEC_DAUGHTER_CARD_REV значэнне 0, канструкцыя не ўносіць ніякіх зменаў у каналы трансівера і палярнасць.
POLARITY_INVERSION • 0: Змяніць палярнасць
• 1: Не змяняйце палярнасць		 Усталюйце гэты параметр у 1, каб інвертаваць значэнне кожнага біта ўваходных даных. Усталяванне гэтага параметра ў 1 прызначае 4'b1111 порту tx_polinv прыёмаперадатчыка TX.

2.12. Налада абсталявання
Канструкцыя з падтрымкай HDMI FRL, напрample падтрымлівае HDMI 2.1 і выконвае скразную дэманстрацыю для стандартнага відэапатоку HDMI.
Каб запусціць апаратны тэст, падключыце прыладу з падтрымкай HDMI, напрыклад відэакарту з інтэрфейсам HDMI, да ўваходу прыёмніка HDMI. Канструкцыя падтрымлівае як крыніцу HDMI 2.1 або HDMI 2.0/1.4b, так і прыёмнік.

  1. Прыёмнік HDMI дэкадуе порт у стандартны відэаструмень і адпраўляе яго ў ядро ​​аднаўлення тактавай частоты.
  2. Ядро HDMI RX дэкадуе відэа, дапаможныя і аўдыядадзеныя, якія будуць перададзены паралельна ядру HDMI TX праз DCFIFO.
  3. Порт крыніцы HDMI даччынай карты FMC перадае выяву на манітор.

Заўвага:
Калі вы хочаце выкарыстоўваць іншую плату распрацоўкі Intel FPGA, вы павінны змяніць прызначэнні прылад і кантактаў. Аналагавая налада трансівера пратэставана для камплекта распрацоўніка Intel Arria 10 FPGA і даччынай карты Bitec HDMI 2.1. Вы можаце змяніць налады для вашай дошкі.
Табліца 24. Функцыі ўбудаванай кнопкі і святлодыёда карыстальніка

Кнопка/святлодыёд

Функцыя
cpu_resetn Націсніце адзін раз, каб выканаць скід сістэмы.
карыстальнік_dipsw Вызначаны карыстальнікам DIP-пераключальнік для пераключэння скразнога рэжыму.
• ВЫКЛ (становішча па змаўчанні) = скразны
HDMI RX на FPGA атрымлівае EDID са знешняга прыёмніка і прадстаўляе яго знешняй крыніцы, да якой ён падключаны.
• ON = Вы можаце кантраляваць максімальную хуткасць FRL RX з тэрмінала Nios II. Каманда змяняе EDID RX шляхам маніпулявання максімальным значэннем хуткасці FRL.
Звярніцеся да Выкананне дызайну з рознымі стаўкамі FRL на старонцы 33 для атрымання дадатковай інфармацыі аб усталяванні розных ставак FRL.
user_pb[0] Націсніце адзін раз, каб пераключыць сігнал HPD на стандартную крыніцу HDMI.
user_pb[1] Зарэзерваваны.
user_pb[2] Націсніце адзін раз, каб прачытаць рэгістры SCDC з ракавіны, падлучанай да TX даччынай карты Bitec HDMI 2.1 FMC.
Заўвага: Каб уключыць чытанне, вы павінны ўсталяваць DEBUG_MODE у 1 у праграмным забеспячэнні.
USER_LED[0] Статус блакіроўкі PLL такта RX TMDS.
•0 = разблакіравана
• 1 = Заблакіравана
USER_LED[1] Статус гатоўнасці прыёмаперадатчыка RX.
•0 = Не гатовы
• 1 = Гатова
USER_LED[2] Тактавы сігнал PLL хуткасці сувязі RX, стан блакіроўкі PLL тактавага сігналу RX відэа і FRL.
• 0 = разблакіраваны адзін з сігналаў PLL RX
• 1 = Абедзве сістэмы PLL тактавага сігналу RX заблакіраваны
USER_LED[3] Выраўноўванне ядра RX HDMI і стан блакіроўкі выпраўлення.
• 0 = мінімум 1 канал разблакіраваны
• 1 = усе каналы заблакіраваны
USER_LED[4] Статус блакіроўкі відэа RX HDMI.
• 0 = разблакіравана
• 1 = Заблакіравана
USER_LED[5] Тактавы сігнал PLL хуткасці злучэння TX, а таксама стан блакіроўкі PLL відэа і FRL.
•0 = адзін з тактавых сігналаў перадачы PLL разблакіраваны
• 1 = Абедзве тактавыя сістэмы перадачы заблакіраваны
USER_LED[6] USER_LED[7] Стан трансівера TX гатовы.
• 0 = Не гатовы
• 1 = Гатова
Стан навучання спасылцы TX.
• 0 = няўдала
• 1 = пройдзена

2.13. Выпрабавальны стэнд мадэлявання
Стэнд мадэлявання імітуе паслядоўны шлейф HDMI TX да ядра RX.
Заўвага:
Гэты стэнд мадэлявання не падтрымліваецца для канструкцый з уключаным параметрам Include I2C.
Малюнак 19. HDMI Intel FPGA IP Simulation Testbench Блок-схемаintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 2Табліца 25. Кампаненты Testbench

Кампанент

Апісанне
Відэа TPG Генератар відэатэставых шаблонаў (TPG) забяспечвае відэастымул.
Аўдыё Sample Gen Аўдыё сample генератар забяспечвае аўдыё sampле стымул. Генератар генеруе шаблон тэставых даных, які павялічваецца для перадачы праз гукавы канал.
Дапаможнік Сample Gen Дапаможнік сample генератар забяспечвае дапаможныя sampле стымул. Генератар генеруе фіксаваныя дадзеныя для перадачы з перадатчыка.
Праверка CRC Гэты сродак праверкі правярае, ці адпавядае аднаўленая тактавая частата прыёмаперадатчыка TX патрэбнай хуткасці перадачы дадзеных.
Праверка аўдыядадзеных Праверка аўдыяданых параўноўвае, ці правільна атрыманы і дэкадзіраваны шаблон тэставых даных, якія павялічваюцца.
Праверка дапаможных даных Праверка дапаможных даных параўноўвае, ці правільна атрыманы і дэкадзіраваны чаканыя дапаможныя даныя на баку прымача.

Стэнд мадэлявання HDMI выконвае наступныя праверачныя тэсты:

Функцыя HDMI

Праверка
Дадзеныя відэа • Тэставы стэнд рэалізуе праверку CRC уваходнага і выходнага відэа.
• Ён правярае значэнне CRC перададзеных даных у параўнанні з CRC, разлічаным у атрыманых відэаданых.
• Затым тэставы стэнд выконвае праверку пасля выяўлення 4 стабільных сігналаў V-SYNC ад прымача.
Дапаможныя даныя • Дапаможны сample генератар генеруе фіксаваныя даныя для перадачы ад перадатчыка.
• На баку прымача генератар параўноўвае, ці правільна атрыманы і дэкадзіраваны чаканыя дапаможныя даныя.
Аўдыёдадзеныя • Аўдыё sampгенератар le генеруе ўзрастаючы шаблон тэставых даных для перадачы праз гукавы канал.
• На баку прымача сродак праверкі аўдыядадзеных правярае і параўноўвае, ці правільна атрыманы і дэкадзіраваны шаблон тэставых даных, якія павялічваюцца.

Паспяховае мадэляванне заканчваецца наступным паведамленнем:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# АЎДЫЁ_ЧАСТАТА (кГц) = 48
# АЎДЫЯ_КАНАЛ = 8
# Абанемент на сімуляцыю
Табліца 26. HDMI Intel FPGA IP Design Example Падтрымліваюцца сімулятары

Сімулятар

 Verilog HDL

VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition так так
VCS/VCS MX так так
Рыўера-ПРО так так
Xcelium Parallel так няма

2.14. Абмежаванні дызайну
Вам неабходна ўлічваць некаторыя абмежаванні пры стварэнні экземпляра дызайну HDMI 2.1ampле.

  • TX не можа працаваць у рэжыме TMDS, калі знаходзіцца ў нескразным рэжыме. Каб праверыць у рэжыме TMDS, пераключыце перамыкач user_dipsw назад у скразны рэжым.
  • Працэсар Nios II павінен абслугоўваць навучанне TX link да канца без перапынкаў з боку іншых працэсаў.

2.15. Асаблівасці адладкі
Гэты дызайн эксample забяспечвае пэўныя функцыі адладкі, каб дапамагчы вам.
2.15.1. Паведамленне аб адладцы праграмнага забеспячэння
Вы можаце ўключыць паведамленне аб адладцы ў праграмным забеспячэнні, каб дапамагчы вам падчас выканання.
Каб уключыць паведамленне аб адладцы ў праграмным забеспячэнні, выканайце наступныя дзеянні:

  1. Змяніце DEBUG_MODE на 1 у скрыпце global.h.
  2. Запусціце script/build_sw.sh у каманднай абалонцы Nios II.
  3. Перапраграмаваць створанае праграмнае забеспячэнне/tx_control/tx_control.elf file выканаўшы каманду ў каманднай абалонцы Nios II:
    nios2-загрузка -r -g праграмнае забеспячэнне/tx_control/tx_control.elf
  4. Запусціце каманду тэрмінала Nios II у каманднай абалонцы Nios II:
    nios2-тэрмінал

Калі вы ўключыце паведамленне аб адладцы, раздрукуецца наступная інфармацыя:

  • Налады паўторнага драйвера TI на TX і RX счытваюцца і адлюстроўваюцца адзін раз пасля праграмавання ELF file.
  • Паведамленне аб стане канфігурацыі RX EDID і працэсу гарачага падключэння
  • Раздзяленне з інфармацыяй аб падтрымцы FRL або без яе, атрыманай з EDID на прыёмніку, падлучаным да TX. Гэтая інфармацыя адлюстроўваецца для кожнага TX hotplug.
  • Паведамленне аб стане для навучальнага працэсу TX link падчас навучання TX link.

2.15.2. Інфармацыя SCDC з ракавіны, падлучанай да TX
Вы можаце выкарыстоўваць гэтую функцыю для атрымання інфармацыі SCDC.

  1. Запусціце каманду тэрмінала Nios II у каманднай абалонцы Nios II: nios2-terminal
  2. Націсніце user_pb[2] на камплекце для распрацоўкі Intel Arria 10 FPGA.

Праграмнае забеспячэнне счытвае і адлюстроўвае інфармацыю SCDC на ракавіне, падлучанай да TX на тэрмінале Nios II.
2.15.3. Вымярэнне тактавай частоты
Выкарыстоўвайце гэтую функцыю, каб праверыць частату для розных гадзіннікаў.

  1. У hdmi_rx_top і hdmi_tx_top files, раскаментуйце “//`вызначыць DEBUG_EN 1”.
  2. Дадайце сігнал refclock_measure ад кожнага экзэмпляра mr_rate_detect у лагічны аналізатар сігналу, каб атрымаць тактавую частату кожнага такта (працягласцю 10 мс).
  3. Скампілюйце дызайн з дапамогай Signal Tap Logic Analyzer.
  4. Праграмаваць SOF file і запусціце Logic Analyzer сігналу.

Табліца 27. Гадзіннік

Модуль Асобнік mr_rate_detect

Гадзіннік для вымярэння
hdmi_rx_топ rx_pll_tmds RX CDR эталонны такт 0
rx_clk0_freq Прыёмаперадатчык RX выводзіць з канала 0
rx_vid_clk_freq Відэа гадзіны RX
rx_frl_clk_freq Гадзіннік RX FRL
rx_hsync_freq Частата сінхранізацыі атрыманага відэакадра
hdmi_tx_верх tx_clk0_freq TX прыёмаперадатчык выводзіць з канала 0
vid_clk_freq TX відэа гадзіны
frl_clk_freq Гадзіннік TX FRL
tx_hsync_freq Частата сінхранізацыі відэакадра для перадачы

2.16. Абнаўленне вашага дызайну
Табліца 28. Дызайн HDMI Example Сумяшчальнасць з папярэдняй версіяй праграмнага забеспячэння Intel Quartus Prime Pro Edition

Дызайн ExampВарыянт Магчымасць абнаўлення да Intel Quartus Prime Pro Edition 20.3
Дызайн HDMI 2.1 Example (Падтрымка FRL = 1) няма

Для любога несумяшчальнага дызайну, напрamples, вам трэба зрабіць наступнае:

  1. Стварыце новы дызайн напрampу бягучай версіі праграмнага забеспячэння Intel Quartus Prime Pro Edition з выкарыстаннем тых жа канфігурацый вашага існуючага дызайну.
  2. Параўнайце ўвесь дызайн напрample каталог з дызайнам example, створаны з выкарыстаннем папярэдняй версіі праграмнага забеспячэння Intel Quartus Prime Pro Edition. Перанесці знойдзеныя змены.

Дызайн HDMI 2.0 Example (Падтрымка FRL = 0)

Дызайн HDMI Intel FPGA IP, напрample дэманструе адзін асобнік HDMI з паралельнай замыканнем, які змяшчае тры каналы RX і чатыры каналы TX.
Табліца 29. HDMI Intel FPGA IP Design Example для прылад Intel Arria 10

Дызайн Example Хуткасць перадачы дадзеных Рэжым канала Петлевы тып
Рэтрансляцыя Arria 10 HDMI RX-TX < 6,000 Мбіт/с Сімплекс Паралельны з буферам FIFO

Асаблівасці

  • Дызайн стварае буферы FIFO для прамога праходжання відэапатоку HDMI паміж прыёмнікам HDMI і крыніцай.
  • Дызайн выкарыстоўвае святлодыёдны статус для ранняй адладкіtage.
  • Дызайн пастаўляецца толькі з варыянтамі RX і TX.
  • Дызайн дэманструе ўстаўку і фільтрацыю InfoFrame дынамічнага дыяпазону і мастэрынгу (HDR) у модуль сувязі RX-TX.
  • Дызайн дэманструе кіраванне праходжаннем EDID ад вонкавага прыёмніка HDMI да знешняй крыніцы HDMI пры запуску падзеі гарачага падключэння TX.
  • Канструкцыя дазваляе кантраляваць час працы праз DIP-перамыкач і кнопку для кіравання асноўнымі сігналамі HDMI TX:
    — рэжым сігналу для выбару відэакадра DVI або HDMI
    — сігналы info_avi[47], info_vsi[61] і audio_info_ai[48] для выбару перадачы дапаможных пакетаў праз бакавыя паласы або дапаможныя парты дадзеных

Экземпляр RX атрымлівае крыніцу відэа ад вонкавага генератара відэа, а затым даныя праходзяць праз замыкальны FIFO, перш чым яны будуць перададзены ў асобнік TX.
Вам неабходна падключыць знешні відэааналізатар, манітор або тэлевізар з падключэннем HDMI да ядра TX, каб праверыць функцыянальнасць.
3.1. Блок-схема дызайну рэтрансляцыі HDMI 2.0 RX-TX
Дызайн рэтрансляцыі HDMI 2.0 RX-TX, напрample дэманструе паралельны шлейф у рэжыме сімплекснага канала для HDMI Intel FPGA IP.
Малюнак 20. Блок-схема рэтрансляцыі HDMI RX-TX (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 3Малюнак 21. Блок-схема рэтрансляцыі HDMI RX-TX (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 4Звязаная інфармацыя
Дрыганне каскаднай сістэмы ФАПЧ або невыдзеленага тактавага сігналу для эталоннага тактавага сігналу ФАПЧ Arria 10. Звярніцеся да гэтага рашэння, каб знайсці абыходны шлях, калі вашы тактавыя частоты адчуваюць дадатковыя
дрыгаценне.
3.2. Патрабаванні да апаратнага і праграмнага забеспячэння
Intel выкарыстоўвае наступнае апаратнае і праграмнае забеспячэнне для тэставання канструкцыі напрampле.
Абсталяванне

  • Набор для распрацоўкі Intel Arria 10 GX FPGA
  • Крыніца HDMI (графічны працэсар (GPU))
  • Ракавіна HDMI (манітор)
  • Даччыная карта Bitec HDMI FMC 2.0 (рэвізія 11)
  • Кабелі HDMI

Заўвага:
Вы можаце выбраць версію вашай даччынай карты Bitec HDMI. Усталюйце лакальны параметр BITEC_DAUGHTER_CARD_REV на 4, 6 або 11 на верхнім узроўні file (a10_hdmi2_demo.v). Пры змене версіі канструкцыя можа памяняць месцамі каналы прыёмаперадатчыка і змяніць палярнасць у адпаведнасці з патрабаваннямі даччынай карты Bitec HDMI. Калі вы ўсталюеце для параметра BITEC_DAUGHTER_CARD_REV значэнне 0, канструкцыя не ўносіць ніякіх зменаў у каналы трансівера і палярнасць. Для дызайну HDMI 2.1 напрampлес, у адпаведнасці з Design ExampНа ўкладцы ўсталюйце для даччынай карты HDMI Revision 9, Revision 4 або без даччынай карты. Значэнне па змаўчанні - версія 9.
праграмнае забеспячэнне

  • Intel Quartus Prime версіі 18.1 і больш позняй (для тэсціравання абсталявання)
  • ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (толькі Verilog HDL)/VCS MX або сімулятар Xcelium Parallel

3.3. Структура каталога
Каталогі ўтрымліваюць сфарміраваныя files для дызайну HDMI Intel FPGA IP, напрampле.
Малюнак 22. Структура каталогаў для Design Exampleintel HDMI Arria 10 FPGA IP Design Example - Блок-схема 5Табліца 30. Згенераваны RTL Files

Папкі Files
gxb • /gxb_rx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx.ip (Intel Quartus Prime Pro Edition)
• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx •/hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx_top.v
/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
/symbol_aligner.v
Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
•/hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx_top.v
/mr_ce.v (Intel Quartus Prime Standard Edition)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_майстар

(Intel Quartus Prime Standard Edition)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
PLL • /pll_hdmi.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
quartus.ini
агульныя • /clock_control.qsys (Intel Quartus Prime Standard Edition)
• /clock_control.ip (Intel Quartus Prime Pro Edition)
• /fifo.qsys (Intel Quartus Prime Standard Edition)
• /fifo.ip (Intel Quartus Prime Pro Edition)
• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition)
•/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
/reset_controller.qsys (Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (Intel Quartus Prime Pro Edition)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
SDC /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Табліца 31. Згенераванае мадэляванне Files
Для атрымання дадатковай інфармацыі звярніцеся да раздзела Simulation Testbench.

Папкі Files
альдэк /aldec.do
/rivierapro_setup.tcl
кадэнцыя /cds.lib
/hdl.var
<тэчка cds_libs>
настаўнік /mentor.do
/msim_setup.tcl
канспект /vcs/fileспіс.ф
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
ксэлій

(Intel Quartus Prime Pro Edition)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
агульныя

(Intel Quartus Prime Pro Edition)

 /modelsim_fileс.ткл
/рыўера_fileс.ткл
/vcs_fileс.ткл
/vcsmx_fileс.ткл
/xcelium_fileс.ткл
hdmi_rx • /hdmi_rx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
/Panasonic.hex (Intel Quartus Prime Pro Edition)
/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx • /hdmi_tx.qsys (Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Табліца 32. Створанае праграмнае забеспячэнне Files

Папкі Files
tx_control_src
Заўвага: Тэчка tx_control таксама змяшчае іх дублікаты files.		 /intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
/i2c.c (Intel Quartus Prime Standard Edition)
/i2c.h (Intel Quartus Prime Standard Edition)
/галоўны.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (Intel Quartus Prime Standard Edition)
/ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Кампаненты дызайну
Дызайн HDMI Intel FPGA IP, напрample патрабуе гэтых кампанентаў.
Табліца 33. Асноўныя кампаненты HDMI RX

Модуль

Апісанне
Ядро HDMI RX IP атрымлівае паслядоўныя даныя ад трансівера Native PHY і выконвае выраўноўванне даных, выпраўленне каналаў, дэкадаванне TMDS, дэкадаванне дапаможных даных, дэкадаванне відэаданых, дэкадаванне аўдыяданых і дэкадаванне.
I2 I2C - гэта інтэрфейс, які выкарыстоўваецца для канала перадачы дадзеных (DDC) і канала стану і даных (SCDC). Крыніца HDMI выкарыстоўвае DDC для вызначэння магчымасцей і характарыстык ракавіны шляхам счытвання структуры даных Enhanced Extended Display Identification Data (E-EDID).
• 8-бітныя падпарадкаваныя адрасы I2C для E-EDID: 0xA0 і 0xA1. LSB паказвае тып доступу: 1 для чытання і 0 для запісу. Калі адбываецца падзея HPD, падпарадкаваны I2C адказвае на дадзеныя E-EDID, счытваючы з аператыўнай памяці на чыпе.
• Падпарадкаваны кантролер I2C таксама падтрымлівае SCDC для аперацый HDMI 2.0. 8-бітны падпарадкаваны адрас I2C для SCDC - 0xA8 і 0xA9. Калі адбываецца падзея HPD, падпарадкаваны I2C выконвае транзакцыю запісу або чытання ў або з інтэрфейсу SCDC ядра HDMI RX.
Заўвага: Гэты кантролер I2C толькі для SCDC не патрабуецца, калі HDMI 2.0b не прызначаны. Калі вы ўключыце Уключыць I2C гэты блок будзе ўключаны ў ядро ​​і не будзе бачны на гэтым узроўні.
EDID RAM Канструкцыя захоўвае інфармацыю EDID з дапамогай 1-партовага IP-ядра аператыўнай памяці. Стандартны двухправадны пратакол паслядоўнай шыны (гадзіны і дадзеныя) (кантролер I2C толькі для падпарадкаванага) перадае структуру даных E-EDID, сумяшчальную з CEA-861-D. Гэта EDID RAM захоўвае інфармацыю E-EDID.
Заўвага: Калі вы ўключыце Уключыць EDID RAM гэты блок будзе ўключаны ў ядро ​​і не будзе бачны на гэтым узроўні.
IOPLL IOPLL генеруе эталонны такт RX CDR, такт хуткасці сувязі і такт відэа для ўваходнага тактавага сігналу TMDS.
• Выхадны такт 0 (тактавы сігнал CDR)
• Выхадны такт 1 (такт хуткасці злучэння)
• Выхадны такт 2 (відэагадзіннік)
Заўвага: Канфігурацыя IOPLL па змаўчанні несапраўдная для любога раздзялення HDMI. IOPLL пераканфігуруецца на адпаведныя параметры пры ўключэнні.
PHY кантролер скіду прыёмаперадатчыка Кантролер скіду трансівера PHY забяспечвае надзейную ініцыялізацыю прыёмаперадатчыкаў. Уваход скіду гэтага кантролера запускаецца рэканфігурацыяй RX, і ён генеруе адпаведны аналагавы і лічбавы сігнал скіду ў уласны блок PHY трансівера ў адпаведнасці з паслядоўнасцю скіду ўнутры блока.
RX Native PHY Блок жорсткага прыёмаперадатчыка, які атрымлівае паслядоўныя даныя ад вонкавай крыніцы відэа. Ён дэсерыялізуе паслядоўныя даныя ў паралельныя да перадачы даных у ядро ​​HDMI RX.
Кіраванне рэканфігурацыяй RX Кіраванне рэканфігурацыяй RX, якое рэалізуе схему выяўлення хуткасці з дапамогай HDMI PLL, каб кіраваць прыёмаперадатчыкам RX для працы на любых адвольных хуткасцях сувязі ў дыяпазоне ад 250 Мбіт/с да 6,000 Мбіт/с.
Глядзіце малюнак 23 на старонцы 63 ніжэй.
Рэканфігурацыя IOPLL Блок рэканфігурацыі IOPLL палягчае дынамічную рэканфігурацыю PLL у FPGA Intel у рэжыме рэальнага часу. Гэты блок абнаўляе выходную тактавую частату і прапускную здольнасць PLL у рэжыме рэальнага часу, без пераналадкі ўсёй FPGA. Гэты блок працуе на частаце 100 МГц у прыладах Intel Arria 10.
З-за абмежавання пераканфігурацыі IOPLL прымяняйце Quartus INI permit_nf_pll_reconfig_out_of_lock=on падчас генерацыі IP-адрасоў IOPLL.
Каб прымяніць Quartus INI, уключыце «permit_nf_pll_reconfig_out_of_lock=on» у quartus.ini file і месца ў ст file каталог праектаў Intel Quartus Prime. Вы павінны ўбачыць паведамленне з папярэджаннем, калі вы рэдагуеце блок рэканфігурацыі IOPLL (pll_hdmi_reconfig) у праграмным забеспячэнні Quartus Prime з дапамогай INI.
Заўвага: Без гэтага Quartus INI рэканфігурацыю IOPLL немагчыма завяршыць, калі IOPLL губляе блакіроўку падчас рэканфігурацыі.
PIO Блок паралельнага ўводу/вываду (PIO) функцыянуе як інтэрфейс кіравання, статусу і скіду да або ад падсістэмы працэсара.

Малюнак 23. Паток паслядоўнасці шматхуткаснай рэканфігурацыі
Малюнак ілюструе шматхуткасны паток паслядоўнасці рэканфігурацыі кантролера, калі ён атрымлівае ўваходны паток даных і апорную тактавую частату або калі трансівер разблакіраваны.intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 6Табліца 34. Верхнія кампаненты HDMI TX

Модуль

Апісанне
Ядро HDMI TX Ядро IP атрымлівае відэададзеныя з верхняга ўзроўню і выконвае кадаванне TMDS, кадаванне дапаможных даных, кадаванне аўдыяданых, кадаванне відэаданых і скремблирование.
I2C майстар I2C - гэта інтэрфейс, які выкарыстоўваецца для канала перадачы дадзеных (DDC) і канала стану і даных (SCDC). Крыніца HDMI выкарыстоўвае DDC для вызначэння магчымасцей і характарыстык ракавіны шляхам счытвання структуры даных Enhanced Extended Display Identification Data (E-EDID).
• Як DDC, I2C Master счытвае EDID са знешняга прыёмніка, каб наладзіць інфармацыю EDID EDID RAM у HDMI RX Top або для апрацоўкі відэа.
• У якасці SCDC галоўны I2C перадае структуру даных SCDC з крыніцы FPGA на знешні прыёмнік для працы HDMI 2.0b. Напрыкладampнапрыклад, калі выходны паток дадзеных перавышае 3,400 Мбіт/с, працэсар Nios II загадвае майстру I2C абнавіць біты TMDS_BIT_CLOCK_RATIO і SCRAMBLER_ENABLE канфігурацыйнага рэгістра SCDC да 1.
IOPLL IOPLL забяспечвае такт хуткасці злучэння і такт відэа з уваходнага тактавага сігналу TMDS.
• Выхадны такт 1 (такт хуткасці злучэння)
• Выхадны такт 2 (відэагадзіннік)
Заўвага: Канфігурацыя IOPLL па змаўчанні несапраўдная для любога раздзялення HDMI. IOPLL пераканфігуруецца на адпаведныя параметры пры ўключэнні.
PHY кантролер скіду прыёмаперадатчыка Кантролер скіду трансівера PHY забяспечвае надзейную ініцыялізацыю прыёмаперадатчыкаў TX. Уваход скіду гэтага кантролера запускаецца з верхняга ўзроўню, і ён генеруе адпаведны аналагавы і лічбавы сігнал скіду для ўласнага блока PHY трансівера ў адпаведнасці з паслядоўнасцю скіду ўнутры блока.
Выхадны сігнал tx_ready з гэтага блока таксама функцыянуе як сігнал скіду для HDMI Intel FPGA IP, які паказвае, што трансівер запушчаны і працуе і гатовы прымаць даныя ад ядра.
Трансівер Native PHY Блок жорсткага прыёмаперадатчыка, які прымае паралельныя даныя ад ядра HDMI TX і паслядоўна пераводзіць даныя ў выніку іх перадачы.
Інтэрфейс рэканфігурацыі ўключаны ў блоку TX Native PHY, каб прадэманстраваць сувязь паміж TX Native PHY і арбітрам прыёмаперадатчыка. Рэканфігурацыя для TX Native PHY не праводзіцца.
Заўвага: Каб задаволіць патрабаванні да перакосу паміж каналамі HDMI TX, усталюйце опцыю рэжыму злучэння канала TX у рэдактары ўласных параметраў PHY прыёмаперадатчыка Intel Arria 10 на Склейванне PMA і PCS. Вам таксама неабходна дадаць патрабаванне да абмежавання максімальнага перакосу (set_max_skew) да лічбавага сігналу скіду ад кантролера скіду трансівера (tx_digitalreset), як рэкамендавана ў Кіраўніцтва карыстальніка прыёмаперадатчыка Intel Arria 10 PHY.
TX PLL Блок PLL перадатчыка забяспечвае паслядоўны хуткі тактавы сігнал для ўласнага PHY блока трансівера. Для гэтага HDMI Intel FPGA IP design example, fPLL выкарыстоўваецца як TX PLL.
Рэканфігурацыя IOPLL Блок рэканфігурацыі IOPLL палягчае дынамічную рэканфігурацыю PLL у FPGA Intel у рэжыме рэальнага часу. Гэты блок абнаўляе выходную тактавую частату і прапускную здольнасць PLL у рэжыме рэальнага часу, без пераналадкі ўсёй FPGA. Гэты блок працуе на частаце 100 МГц у прыладах Intel Arria 10.
З-за абмежавання пераканфігурацыі IOPLL прымяняйце Quartus INI permit_nf_pll_reconfig_out_of_lock=on падчас генерацыі IP-адрасоў IOPLL.
Каб прымяніць Quartus INI, уключыце «permit_nf_pll_reconfig_out_of_lock=on» у quartus.ini file і месца ў ст file каталог праектаў Intel Quartus Prime. Вы павінны ўбачыць паведамленне з папярэджаннем, калі вы рэдагуеце блок рэканфігурацыі IOPLL (pll_hdmi_reconfig) у праграмным забеспячэнні Intel Quartus Prime з дапамогай INI.
Заўвага: Без гэтага Quartus INI рэканфігурацыю IOPLL немагчыма завяршыць, калі IOPLL губляе блакіроўку падчас рэканфігурацыі.
PIO Блок паралельнага ўводу/вываду (PIO) функцыянуе як інтэрфейс кіравання, статусу і скіду да або ад падсістэмы працэсара.

Табліца 35. Хуткасць перадачы дадзеных і перападыampКаэфіцыент лінга для кожнага дыяпазону тактавых частот TMDS

Тактавая частата TMDS (МГц) Каэфіцыент бітавай тактавай частоты TMDS За кадрамampЛінг Фактар Хуткасць перадачы дадзеных прыёмаперадатчыка (Мбіт/с)
85–150 1 Не ўжываецца 3400–6000
100–340 0 Не ўжываецца 1000–3400
50–100 0 5 2500–5000
35–50 0 3 1050–1500
30–35 0 4 1200–1400
25–30 0 5 1250–1500

Табліца 36. Агульныя блокі верхняга ўзроўню

Модуль

Апісанне
Трансівер Арбітр Гэты агульны функцыянальны блок прадухіляе адначасовую паўторную каліброўку прыёмаперадатчыкаў, калі патрабуецца рэканфігурацыя прыёмаперадатчыкаў RX або TX у адным фізічным канале. Адначасовая паўторная каліброўка ўплывае на прыкладанні, у якіх прыёмаперадатчыкі RX і TX у адным канале прызначаны для незалежных рэалізацый IP.
Гэты арбітр прыёмаперадатчыка з'яўляецца пашырэннем дазволу, рэкамендаванага для аб'яднання сімплекснага TX і сімплекснага RX у адзін і той жа фізічны канал. Гэты арбітр трансівера таксама дапамагае ў аб'яднанні і арбітражы запытаў на пераканфігурацыю Avalon-MM RX і TX, накіраваных на сімплексныя прыёмаперадатчыкі RX і TX у канале, паколькі доступ да порта інтэрфейсу рэканфігурацыі прыёмаперадатчыкаў можна атрымаць толькі паслядоўна.
Інтэрфейснае злучэнне паміж арбітрам прыёмаперадатчыка і ўласнымі блокамі кантролера скіду PHY/PHY TX/RX у гэтай канструкцыі напр.ample дэманструе агульны рэжым, які прымяняецца для любой камбінацыі IP з выкарыстаннем арбітра прыёмаперадатчыка. Арбітр прыёмаперадатчыка не патрабуецца, калі ў канале выкарыстоўваецца толькі прыёмаперадатчык RX або TX.
Арбітр прыёмаперадатчыка ідэнтыфікуе запытальнік рэканфігурацыі праз яго інтэрфейсы рэканфігурацыі Avalon-MM і гарантуе, што адпаведны tx_reconfig_cal_busy або rx_reconfig_cal_busy шлюзаваны адпаведна. Для прыкладання HDMI толькі RX ініцыюе рэканфігурацыю. Накіроўваючы запыт на рэканфігурацыю Avalon-MM праз арбітра, арбітр вызначае, што запыт на рэканфігурацыю паходзіць ад RX, які затым адключае tx_reconfig_cal_busy ад сцвярджэння і дазваляе rx_reconfig_cal_busy сцвярджаць. Стробаванне прадухіляе ненаўмысны перавод прыёмаперадатчыка TX у рэжым каліброўкі.
Заўвага: Паколькі HDMI патрабуе толькі рэканфігурацыі RX, сігналы tx_reconfig_mgmt_* адключаюцца. Акрамя таго, інтэрфейс Avalon-MM не патрабуецца паміж арбітрам і блокам TX Native PHY. Блокі прызначаюцца інтэрфейсу ў дызайне example, каб прадэманстраваць агульнае падключэнне арбітра прыёмаперадатчыка да ўласнага кантролера скіду PHY/PHY TX/RX.
Спасылка RX-TX • Вывад відэададзеных і сігналы сінхранізацыі з ядра HDMI RX праходзяць праз DCFIFO праз дамены тактавага сігналу RX і TX.
• Пакет агульнага кіравання (GCP), інфармацыйныя фрэймы (AVI, VSI і AI), дапаможныя дадзеныя і аўдыядадзеныя праходзяць праз DCFIFO праз дамены тактавай хуткасці сувязі RX і TX.
• Порт дапаможных дадзеных ядра HDMI TX кіруе дапаможнымі дадзенымі, якія праходзяць праз DCFIFO праз супрацьціск. Супрацьціск гарантуе адсутнасць няпоўнага дапаможнага пакета на дапаможным порце даных.
• Гэты блок таксама выконвае знешнюю фільтрацыю:
— Адфільтроўвае аўдыядадзеныя і пакет рэгенерацыі тактавага сігналу ад патоку дапаможных даных перад перадачай у порт дапаможных даных ядра HDMI TX.
Заўвага: Каб адключыць гэтую фільтрацыю, націсніце user_pb[2]. Уключыце гэтую фільтрацыю, каб пераканацца ў адсутнасці дубліравання аўдыядадзеных і пакета рэгенерацыі тактавага сігналу ў рэтрансляваным патоку дапаможных даных.
— Фільтруе InfoFrame з высокім дынамічным дыяпазонам (HDR) з дапаможных даных HDMI RX і ўстаўляе эксample HDR InfoFrame да дапаможных дадзеных HDMI TX праз мультыплексар Avalon ST.
Падсістэма працэсара Падсістэма працэсара функцыянуе як кантралёры SCDC і DDC, а таксама кантролер пераканфігурацыі крыніцы.
• Зыходны кантролер SCDC змяшчае галоўны кантролер I2C. Галоўны кантролер I2C перадае структуру даных SCDC з крыніцы FPGA на знешні прыёмнік для працы HDMI 2.0b. Напрыкладampнапрыклад, калі выходны паток даных складае 6,000 Мбіт/с, працэсар Nios II загадвае галоўнаму кантролеру I2C абнавіць біты TMDS_BIT_CLOCK_RATIO і SCRAMBLER_ENABLE канфігурацыйнага рэгістра TMDS да 1.
• Той жа вядучы I2C таксама перадае структуру даных DDC (E-EDID) паміж крыніцай HDMI і знешнім прыёмнікам.
• Цэнтральны працэсар Nios II дзейнічае як кантролер пераканфігурацыі для крыніцы HDMI. Цэнтральны працэсар абапіраецца на перыядычнае выяўленне хуткасці ад модуля кіравання рэканфігурацыяй RX, каб вызначыць, ці патрабуецца рэканфігурацыя TX. Падпарадкаваны транслятар Avalon-MM забяспечвае інтэрфейс паміж галоўным інтэрфейсам Avalon-MM працэсара Nios II і падпарадкаванымі інтэрфейсамі Avalon-MM IOPLL і TX Native PHY крыніцы HDMI знешняга экзэмпляра.
• Паток паслядоўнасці рэканфігурацыі для TX такі ж, як і для RX, за выключэннем таго, што рэканфігурацыя PLL і трансівера і паслядоўнасць скіду выконваюцца паслядоўна. Глядзіце малюнак 24 на старонцы 67.

Малюнак 24. Паток паслядоўнасці рэканфігурацыі
Малюнак ілюструе паток праграмнага забеспячэння Nios II, які ўключае элементы кіравання для майстра I2C і крыніцы HDMI.intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 73.5. Устаўка і фільтраванне дынамічнага дыяпазону і асваення (HDR).
Дызайн HDMI Intel FPGA IP, напрampLe ўключае ў сябе дэманстрацыю ўстаўкі HDR InfoFrame у петлевую сістэму RX-TX.
Спецыфікацыя HDMI версіі 2.0b дазваляе перадаваць дынамічны дыяпазон і Mastering InfoFrame праз дапаможны паток HDMI. У дэманстрацыі блок устаўкі дапаможных даных падтрымлівае ўстаўку HDR. Вам трэба толькі адфарматаваць патрэбны пакет HDR InfoFrame, як паказана ў табліцы са спісам сігналаў модуля, і выкарыстаць прадастаўлены модуль кіравання ўстаўкай AUX, каб запланаваць устаўку HDR InfoFrame адзін раз у кожны відэакадр.
У гэтым эксampу канфігурацыі, у выпадках, калі ўваходны дапаможны паток ужо ўключае HDR InfoFrame, змесціва HDR, якое перадаецца, фільтруецца. Фільтраванне пазбягае канфліктуючых HDR InfoFrames для перадачы і гарантуе, што толькі значэнні, указаныя ў HDR Sample Модуль дадзеных выкарыстоўваецца.
Малюнак 25. Спасылка RX-TX з дынамічным дыяпазонам і асваенне ўстаўкі InfoFrame
На малюнку паказана блок-схема сувязі RX-TX, уключаючы дынамічны дыяпазон і ўстаўку InfoFrame Mastering у асноўны дапаможны паток HDMI TX.
intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 8Табліца 37. Сігналы блока ўстаўкі дапаможных даных (altera_hdmi_aux_hdr)

Сігнал Напрамак Шырыня

Апісанне
Гадзіннік і скід
clk Увод 1 Увод гадзін. Гэты гадзіннік павінен быць падлучаны да гадзінніка хуткасці сувязі.
скід Увод 1 Скінуць увод.
Генератар дапаможных пакетаў і мультыплексар сігналаў
мультыплексар_выходных_дадзеных Выхад 72 Струменевы выхад Avalon з мультыплексара.
мультыплексар_выхад_сапраўдны Выхад 1
мультыплексар_выхад_гатовы Выхад 1
мультыплексар_з_пачаткупакета Выхад 1
мультыплексар_з_канца пакета Выхад 1
выхадны_канал мультыплексара Выхад 11
мультыплексар_у_дадзеных Увод 72 Струменевы ўваход Avalon у порт In1 мультыплексара.
HDMI TX Video Vsync. Гэты сігнал павінен быць сінхранізаваны з тактавым даменам хуткасці сувязі.
Ядро ўстаўляе HDR InfoFrame у дапаможны паток на нарастаючым фронце гэтага сігналу.
мультыплексар_у_сапраўднасці Увод 1
мультыплексар_у_гатове Увод 1
мультыплексар_у_пачатку пакета Увод 1
мультыплексар_у_канцы пакета
hdmi_tx_vsync		 Увод
Увод		 1
1

Табліца 38. Сігналы модуля даных HDR (altera_hdmi_hdr_infoframe)

Сігнал Напрамак Шырыня

Апісанне
hb0 Выхад 8 Байт загалоўка 0 дынамічнага дыяпазону і Mastering InfoFrame: код тыпу InfoFrame.
hb1 Выхад 8 Байт загалоўка 1 дынамічнага дыяпазону і Mastering InfoFrame: нумар версіі InfoFrame.
hb2 Выхад 8 Байт загалоўка 2 дынамічнага дыяпазону і Mastering InfoFrame: даўжыня InfoFrame.
pb Увод 224 Байт дадзеных дынамічнага дыяпазону і Mastering InfoFrame.

Табліца 39. Дынамічны дыяпазон і асваенне бітавых палёў пакета байтаў дадзеных InfoFrame

Біт-поле

 Азначэнне

Статычныя метаданыя тыпу 1
7:0 Байт даных 1: {5'h0, EOTF[2:0]}
15:8 Байт даных 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 Байт даных 3: дэскрыптар_статычных_метададзеных display_primaries_x[0], LSB
31:24 Байт даных 4: дэскрыптар_статычных_метададзеных display_primaries_x[0], MSB
39:32 Байт даных 5: дэскрыптар_статычных_метададзеных display_primaries_y[0], LSB
47:40 Байт даных 6: дэскрыптар_статычных_метададзеных display_primaries_y[0], MSB
55:48 Байт даных 7: дэскрыптар_статычных_метададзеных display_primaries_x[1], LSB
63:56 Байт даных 8: дэскрыптар_статычных_метададзеных display_primaries_x[1], MSB
71:64 Байт даных 9: дэскрыптар_статычных_метададзеных display_primaries_y[1], LSB
79:72 Байт даных 10: дэскрыптар_статычных_метададзеных display_primaries_y[1], MSB
87:80 Байт даных 11: дэскрыптар_статычных_метададзеных display_primaries_x[2], LSB
95:88 Байт даных 12: дэскрыптар_статычных_метададзеных display_primaries_x[2], MSB
103:96 Байт даных 13: дэскрыптар_статычных_метададзеных display_primaries_y[2], LSB
111:104 Байт даных 14: дэскрыптар_статычных_метададзеных display_primaries_y[2], MSB
119:112 Байт даных 15: дэскрыптар_статычных_метададзеных белая_кропка_x, LSB
127:120 Байт даных 16: дэскрыптар_статычных_метададзеных белая_кропка_x, MSB
135:128 Байт даных 17: дэскрыптар_статычных_метададзеных белая кропка_y, LSB
143:136 Байт даных 18: дэскрыптар_статычных_метададзеных белая кропка_y, MSB
151:144 Байт даных 19: дэскрыптар_статычных_метададзеных max_display_mastering_luminance, LSB
159:152 Байт даных 20: дэскрыптар_статычных_метададзеных max_display_mastering_luminance, MSB
167:160 Байт даных 21: дэскрыптар_статычных_метададзеных min_display_mastering_luminance, LSB
175:168 Байт даных 22: дэскрыптар_статычных_метададзеных min_display_mastering_luminance, MSB
183:176 Байт даных 23: дэскрыптар_статычных_метададзеных Максімальны ўзровень асветленасці кантэнту, LSB
191:184 Байт даных 24: дэскрыптар_статычных_метададзеных Максімальны ўзровень асветленасці кантэнту, MSB
199:192 Байт даных 25: дэскрыптар_статычных_метададзеных Максімальны сярэднекадравы ўзровень асветленасці, LSB
207:200 Байт даных 26: дэскрыптар_статычных_метададзеных Максімальны сярэднекадравы ўзровень асветленасці, MSB
215:208 Зарэзерваваны
223:216 Зарэзерваваны

Адключэнне ўстаўкі і фільтрацыі HDR
Адключэнне ўстаўкі і фільтра HDR дазваляе праверыць рэтрансляцыю змесціва HDR, ужо даступнага ў зыходным дапаможным патоку, без якіх-небудзь змяненняў у дызайне рэтрансляцыі RX-TX, напрыкладampле.
Каб адключыць устаўку і фільтрацыю HDR InfoFrame:

  1. Усталюйце block_ext_hdr_infoframe на 1'b0 у rxtx_link.v file каб прадухіліць фільтраванне HDR InfoFrame з дапаможнага патоку.
  2. Усталюйце multiplexer_in0_valid асобніка avalon_st_multiplexer у altera_hdmi_aux_hdr.v file да 1'b0, каб прадухіліць генератар дапаможных пакетаў ад фарміравання і ўстаўкі дадатковага HDR InfoFrame у дапаможны паток TX.

3.6. Тактавая схема
Схема тактавання ілюструе дамены тактавання ў дызайне HDMI Intel FPGA IP, напрыкладampле.
Малюнак 26. HDMI Intel FPGA IP Design Example Тактавая схема (Intel Quartus Prime Pro Edition)intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 9Малюнак 27. HDMI Intel FPGA IP Design Example Тактавая схема (Intel Quartus Prime Standard Edition)intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 10Табліца 40. Сігналы тактавай схемы

Гадзіннік Назва сігналу ў дызайне

Апісанне
TX IOPLL/ TX PLL Эталонны такт 1 hdmi_clk_in Апорны тактавы сігнал для TX IOPLL і TX PLL. Тактавая частата такая ж, як чаканая тактавая частата TMDS ад тактавага канала HDMI TX TMDS.
Для гэтага HDMI Intel FPGA IP design example, гэты гадзіннік падлучаны да гадзінніка RX TMDS для дэманстрацыі. У вашым дадатку вам трэба паставіць спецыяльны гадзіннік з тактавай частатой TMDS ад праграмуемага асцылятара для лепшай прадукцыйнасці дрыгацення.
Заўвага: Не выкарыстоўвайце штыфт RX прыёмаперадатчыка ў якасці эталоннага тактавага сігналу TX PLL. Калі вы размесціце refclk HDMI TX на штыфце RX, ваш дызайн не падыдзе.
Выхад прыёмаперадатчыка TX tx_clk Тактавы сігнал аднаўляецца з трансівера, і частата змяняецца ў залежнасці ад хуткасці перадачы дадзеных і сімвалаў на такт.
Тактавая частата прыёмаперадатчыка TX = хуткасць перадачы дадзеных трансівера/ (Сімвал на такт*10)
Паслядоўны гадзіннік TX PLL tx_bonding_clocks Паслядоўны хуткі такт, згенераваны TX PLL. Тактавая частата задаецца ў залежнасці ад хуткасці перадачы дадзеных.
TX/RX Link Speed ​​Clock ls_clk Гадзіннік хуткасці спасылкі. Тактавая частата хуткасці сувязі залежыць ад чаканай тактавай частаты TMDS, кадрыampкаэфіцыент лінга, сімвалаў на такт і стаўленне бітавай тактавай частоты TMDS.
Каэфіцыент бітавай тактавай частоты TMDS Хуткасць спасылкі Тактавая частата
0 Тактавая частата TMDS/сімвал на такт
1 Тактавая частата TMDS *4 / сімвал за такт
TX/RX відэа гадзіннік від_клк Гадзіннік дадзеных відэа. Тактавая частата відэададзеных выводзіцца з тактавай частаты хуткасці сувязі TX на аснове глыбіні колеру.
Каэфіцыент бітавай тактавай частоты TMDS Тактавая частата відэададзеных
0 Гадзіннік TMDS/ Сімвал на такт/ Каэфіцыент глыбіні колеру
1 Гадзіннік TMDS *4 / Сімвал на такт / Каэфіцыент глыбіні колеру
Біты на колер Каэфіцыент глыбіні колеру
8 1
10 1.25
12 1.5
16 2.0
Гадзіннік RX TMDS tmds_clk_in Тактавы канал TMDS ад HDMI RX і падключаецца да эталоннага тактавага сігналу IOPLL.
Эталонны тактавы сігнал RX CDR 0 / эталонны тактавы сігнал TX PLL 0 fr_clk Бясплатны эталонны гадзіннік для RX CDR і TX PLL. Гэты гадзіннік неабходны для каліброўкі пры ўключэнні.
RX CDR Reference Clock 1 iopll_outclk0 Апорны гадзіннік для RX CDR прыёмаперадатчыка RX.
Хуткасць перадачы дадзеных Апорная тактавая частата RX
Хуткасць перадачы дадзеных <1 Гбіт/с 5× тактавая частата TMDS
1 Гбіт/с< Хуткасць перадачы дадзеных

<3.4 Гбіт/с

 Тактавая частата TMDS
Хуткасць перадачы дадзеных >3.4 Гбіт/с 4× тактавая частата TMDS
• Хуткасць перадачы даных <1 Гбіт/с: для звышampling, каб задаволіць патрабаванні да мінімальнай хуткасці перадачы дадзеных.
• Хуткасць перадачы даных >3.4 Гбіт/с: каб кампенсаваць стаўленне хуткасці перадачы дадзеных TMDS да тактавай частоты 1/40, каб падтрымліваць стаўленне хуткасці перадачы дадзеных да тактавай частоты трансівера на ўзроўні 1/10.
Заўвага: Не выкарыстоўвайце штыфт RX прыёмаперадатчыка ў якасці эталоннага тактавага сігналу CDR. Ваш дызайн не падыдзе, калі вы размесціце refclk HDMI RX на штыфце RX.
Выхад прыёмаперадатчыка RX rx_clk Тактавы сігнал аднаўляецца з трансівера, і частата змяняецца ў залежнасці ад хуткасці перадачы дадзеных і сімвалаў на такт.

Тактавая частата прыёмаперадатчыка RX = Хуткасць перадачы дадзеных трансівера/ (Сімвал на такт*10)
Гадзіннік кіравання mgmt_clk Свабодная тактавая частата 100 МГц для гэтых кампанентаў:
• Інтэрфейсы Avalon-MM для рэканфігурацыі
— Патрабаванне да дыяпазону частот складае ад 100 да 125 МГц.
•, PHY кантролер скіду для паслядоўнасці скіду трансівера
— Патрабаванне да частотнага дыяпазону ад 1 да 500 МГц.
• Рэканфігурацыя IOPLL
— Максімальная тактавая частата — 100 МГц.
• Пераканфігурацыя RX для кіравання
• ЦЭНТРАЛЬНЫ ПРАЦЭСАР
• Майстар I2C
Гадзіннік I2C i2c_clk Уваход тактавай частоты 100 МГц, які тактыруе падпарадкаваны I2C, рэгістры SCDC у ядры HDMI RX і аператыўную памяць EDID.

Звязаная інфармацыя

  • Выкарыстанне прыёма-перадатчыка ў якасці апорнага тактавага сігналу CDR
  • Выкарыстанне штыфта прыёма трансівера ў якасці эталоннага тактавага сігналу TX PLL

3.7. Сігналы інтэрфейсу
У табліцах пералічаны сігналы для HDMI Intel FPGA IP design exampле.
Табліца 41. Сігналы верхняга ўзроўню

Сігнал Напрамак Шырыня

Апісанне
Убудаваны асцылятар сігналу
clk_fpga_b3_p Увод 1 100 МГц у свабодным рэжыме для эталонных тактаў ядра
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition) Увод 1 625 МГц вольны такт для апорнага тактавага сігналу прыёмаперадатчыка; гэты гадзіннік можа быць любой частаты
Карыстальніцкія кнопкі і святлодыёды
user_pb Увод 1 Кнопка для кіравання функцыянальнасцю дызайну HDMI Intel FPGA IP
cpu_resetn Увод 1 Глабальны скід
пад кіраўніцтвам карыстальніка_g Выхад 4 Зялёны святлодыёдны дысплей
Для атрымання дадатковай інфармацыі аб функцыях святлодыёдаў звярніцеся да раздзела "Настройка абсталявання" на старонцы 89.
user_led_r Выхад 4 Чырвоны святлодыёдны дысплей
Для атрымання дадатковай інфармацыі аб функцыях святлодыёдаў звярніцеся да раздзела "Настройка абсталявання" на старонцы 89.
Штыфты даччынай карты HDMI FMC на порце B FMC
fmcb_gbtclk_m2c_p_0 Увод 1 Гадзіннік HDMI RX TMDS
fmcb_dp_m2c_p Увод 3 Чырвоны, зялёны і сіні каналы перадачы дадзеных HDMI RX
• Даччыная карта Bitec, версія 11
— [0]: RX TMDS Channel 1 (зялёны)
— [1]: RX TMDS Channel 2 (чырвоны)
— [2]: RX TMDS Channel 0 (сіні)
• Даччыная карта Bitec, версія 4 або 6
— [0]: Канал 1 RX TMDS (зялёны)— перавернутая палярнасць
— [1]: Канал 0 RX TMDS (сіні) — перавернутая палярнасць
— [2]: Канал 2 RX TMDS (чырвоны) — перавернутая палярнасць
fmcb_dp_c2m_p Выхад 4 Гадзіннік HDMI TX, чырвоны, зялёны і сіні каналы перадачы дадзеных
• Даччыная карта Bitec, версія 11
— [0]: TX TMDS Channel 2 (чырвоны)
— [1]: TX TMDS Channel 1 (зялёны)
— [2]: TX TMDS Channel 0 (сіні)
— [3]: тактавы канал TX TMDS
• Даччыная карта Bitec, версія 4 або 6
— [0]: тактавы канал TX TMDS
— [1]: TX TMDS Channel 0 (сіні)
— [2]: TX TMDS Channel 1 (зялёны)
— [3]: TX TMDS Channel 2 (чырвоны)
fmcb_la_rx_p_9 Увод 1 Вызначэнне магутнасці HDMI RX +5 В
fmcb_la_rx_p_8 Уваход 1 Выяўленне гарачай падключэння HDMI RX
fmcb_la_rx_n_8 Уваход 1 HDMI RX I2C SDA для DDC і SCDC
fmcb_la_tx_p_10 Увод 1 HDMI RX I2C SCL для DDC і SCDC
fmcb_la_tx_p_12 Увод 1 Выяўленне гарачай падключэння HDMI TX
fmcb_la_tx_n_12 Уваход 1 HDMI I2C SDA для DDC і SCDC
fmcb_la_rx_p_10 Уваход 1 HDMI I2C SCL для DDC і SCDC
fmcb_la_tx_p_11 Уваход 1 HDMI I2C SDA для кіравання рэдрайверам
fmcb_la_rx_n_9 Уваход 1 HDMI I2C SCL для кіравання рэдрайверам

Табліца 42. Сігналы верхняга ўзроўню HDMI RX

Сігнал Напрамак Шырыня

Апісанне
Гадзіннік і сігналы скіду
mgmt_clk Увод 1 Уваход сістэмнага гадзінніка (100 МГц)
fr_clk (Intel Quartus Prime Pro Edition) Увод 1 Свабодны такт (625 МГц) для апорнага тактавага сігналу асноўнага прыёмаперадатчыка. Гэты гадзіннік неабходны для каліброўкі трансівера падчас уключэння. Гэтыя гадзіны могуць быць любой частаты.
скід Увод 1 Увод скіду сістэмы

Сігнал

 Напрамак Шырыня

Апісанне
Гадзіннік і сігналы скіду
reset_xcvr_powerup (Intel Quartus Prime Pro Edition) Увод 1 Уваход скіду трансівера. Гэты сігнал падаецца ў працэсе пераключэння эталонных гадзіннікаў (з вольнага тактавага сігналу на тактавы сігнал TMDS) у стане ўключэння.
tmds_clk_in Увод 1 Гадзіннік HDMI RX TMDS
i2c_clk Увод 1 Тактавы ўваход для інтэрфейсу DDC і SCDC
vid_clk_out Выхад 1 Выхад відэа з гадзінамі
ls_clk_out Выхад 1 Тактавы выхад хуткасці спасылкі
sys_init Выхад 1 Ініцыялізацыя сістэмы для скіду сістэмы пры ўключэнні
Прыёмаперадатчык RX і сігналы IOPLL
rx_serial_data Увод 3 Паслядоўныя дадзеныя HDMI на RX Native PHY
gxb_rx_гатовы Выхад 1 Паказвае, што RX Native PHY гатовы
gxb_rx_cal_busy_out Выхад 3 RX Native PHY каліброўка занята арбітрам трансівера
gxb_rx_cal_busy_in Увод 3 Сігнал занятасці каліброўкі ад арбітра трансівера да RX Native PHY
iopll_locked Выхад 1 Паказвае, што IOPLL заблакаваны
gxb_reconfig_write Увод 3 Рэканфігурацыя прыёмаперадатчыка Інтэрфейс Avalon-MM з RX Native PHY на арбітр трансівера
gxb_reconfig_read Увод 3
gxb_reconfig_address Увод 30
gxb_reconfig_writedata Увод 96
gxb_reconfig_readdata Выхад 96
gxb_reconfig_waitrequest Выхад 3
Кіраванне рэканфігурацыяй RX
rx_reconfig_en Выхад 1 Пераканфігурацыя RX уключае сігнал
мера Выхад 24 Вымярэнне тактавай частаты HDMI RX TMDS (праз 10 мс)
мера_сапраўдная Выхад 1 Паказвае, што сігнал вымярэння сапраўдны
os Выхад 1 За кадрамampЛінг фактар:
• 0: без кадраўampлінг
• 1: 5× кадрыampлінг
reconfig_mgmt_write Выхад 1 Кіраванне рэканфігурацыяй RX Avalon, адлюстраваны ў памяці інтэрфейс да арбітра трансівера
reconfig_mgmt_read Выхад 1
reconfig_mgmt_address Выхад 12
reconfig_mgmt_writedata Выхад 32
reconfig_mgmt_readdata Увод 32
reconfig_mgmt_waitrequest Увод 1
Асноўныя сігналы HDMI RX
TMDS_Bit_clock_Ratio Выхад 1 Інтэрфейсы рэгістра SCDC
аўдыё_дэ Выхад 1 Асноўныя гукавыя інтэрфейсы HDMI RX
Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы прыёмніка" ў Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
аўдыя_дадзеныя Выхад 256
audio_info_ai Выхад 48
аўдыё_N Выхад 20
аўдыя_CTS Выхад 20
аўдыя_метададзеныя Выхад 165
аўдыё_фармат Выхад 5
дапаможныя_пкт_дадзеныя Выхад 72 Асноўныя дапаможныя інтэрфейсы HDMI RX
Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы прыёмніка" ў Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
дапаможны_адрас_пкт Выхад 6
aux_pkt_wr Выхад 1
дапаможныя_дадзеныя Выхад 72
дапаможны соп Выхад 1
дапаможны_эоп Выхад 1
дапаможны_сапраўдны Выхад 1
дапаможная_памылка Выхад 1
gcp Выхад 6 Сігналы бакавой паласы ядра HDMI RX
Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы прыёмніка" ў Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
інфа_аві Выхад 112
info_vsi Выхад 61
colordepth_mgmt_sync Выхад 2
від_дадзеныя Выхад N*48 Асноўныя відэапарты HDMI RX
Заўвага: Н = сімвалаў на гадзіннік
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
від_ўсінк Выхад N
vid_hsync Выхад N
від_дэ Выхад N
рэжым Выхад 1 Парты кіравання і стану ядра HDMI RX
Заўвага: Н = сімвалаў на гадзіннік
Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
кір Выхад N*6
заблакаваны Выхад 3
від_замак Выхад 1
in_5v_power Увод 1 Выяўленне HDMI RX 5V і выяўленне гарачага падлучэння Звярніцеся да Інтэрфейсы ракавіны раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
hdmi_rx_hpd_n Уваход 1
hdmi_rx_i2c_sda Уваход 1 Інтэрфейс HDMI RX DDC і SCDC
hdmi_rx_i2c_scl Уваход 1
Сігналы аператыўнай памяці RX EDID
edid_ram_access Увод 1 Інтэрфейс доступу да аператыўнай памяці HDMI RX EDID.
Сцвярджайце edid_ram_access, калі вы жадаеце запісваць або чытаць з EDID RAM, інакш гэты сігнал павінен быць нізкім.
edid_ram_address Увод 8
edid_ram_write Увод 1
edid_ram_read Увод 1
edid_ram_readdata Выхад 8
edid_ram_writedata Увод 8
edid_ram_waitrequest Выхад 1

Табліца 43. Сігналы верхняга ўзроўню HDMI TX

Сігнал Напрамак Шырыня Апісанне
Гадзіннік і сігналы скіду
mgmt_clk Увод 1 Уваход сістэмнага гадзінніка (100 МГц)
fr_clk (Intel Quartus Prime Pro Edition) Увод 1 Свабодны такт (625 МГц) для апорнага тактавага сігналу асноўнага прыёмаперадатчыка. Гэты гадзіннік неабходны для каліброўкі трансівера падчас уключэння. Гэтыя гадзіны могуць быць любой частаты.
скід Увод 1 Увод скіду сістэмы
hdmi_clk_in Увод 1 Апорны такт для TX IOPLL і TX PLL. Тактавая частата такая ж, як і тактавая частата TMDS.
vid_clk_out Выхад 1 Выхад відэа з гадзінамі
ls_clk_out Выхад 1 Тактавы выхад хуткасці спасылкі
sys_init Выхад 1 Ініцыялізацыя сістэмы для скіду сістэмы пры ўключэнні
reset_xcvr Увод 1 Скінуць да трансівера TX
reset_pll Увод 1 Скінуць да IOPLL і TX PLL
reset_pll_reconfig Выхад 1 Скід да рэканфігурацыі PLL
Прыёмаперадатчык TX і сігналы IOPLL
tx_serial_data Выхад 4 Паслядоўныя дадзеныя HDMI ад TX Native PHY
gxb_tx_гатовы Выхад 1 Паказвае, што TX Native PHY гатовы
gxb_tx_cal_busy_out Выхад 4 TX Уласны сігнал каліброўкі PHY занятасці для арбітра трансівера
gxb_tx_cal_busy_in Увод 4 Сігнал занятасці каліброўкі ад арбітра прыёмаперадатчыка да TX Native PHY
Прыёмаперадатчык TX і сігналы IOPLL
iopll_locked Выхад 1 Паказвае, што IOPLL заблакаваны
txpll_locked Выхад 1 Паказвае, што TX PLL заблакаваны
gxb_reconfig_write Увод 4 Рэканфігурацыя трансівера Інтэрфейс Avalon, адлюстраваны ў памяці, ад TX Native PHY да арбітра трансівера
gxb_reconfig_read Увод 4
gxb_reconfig_address Увод 40
gxb_reconfig_writedata Увод 128
gxb_reconfig_readdata Выхад 128
gxb_reconfig_waitrequest Выхад 4
Сігналы рэканфігурацыі TX IOPLL і TX PLL
pll_reconfig_write/ tx_pll_reconfig_write Увод 1 Рэканфігурацыя TX IOPLL/TX PLL Інтэрфейсы Avalon, адлюстраваныя ў памяці
pll_reconfig_read/ tx_pll_reconfig_read Увод 1
pll_reconfig_address/ tx_pll_reconfig_address Увод 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata Увод 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata Выхад 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest Выхад 1
os Увод 2 За кадрамampЛінг фактар:
• 0: без кадраўampлінг
• 1: 3× кадрыampлінг
• 2: 4× кадрыampлінг
• 3: 5× кадрыampлінг
мера Увод 24 Паказвае тактавую частату TMDS раздзялення перадачы відэа.
Асноўныя сігналы HDMI TX
кір Увод 6*N Асноўныя інтэрфейсы кіравання HDMI TX
Заўвага: Н = Сімвалы на гадзіннік
Звярніцеся да раздзела «Зыходныя інтэрфейсы» ў HDMI Кіраўніцтва карыстальніка Intel FPGA IP для атрымання дадатковай інфармацыі.
рэжым Увод 1
TMDS_Bit_clock_Ratio Увод 1 SCІнтэрфейсы рэгістра DC

Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы крыніц" у Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
Scrambler_Enable Увод 1
аўдыё_дэ Увод 1 Асноўныя гукавыя інтэрфейсы HDMI TX

Звярніцеся да Зыходныя інтэрфейсы раздзел у ст Кіраўніцтва карыстальніка HDMI Intel FPGA IP для атрымання дадатковай інфармацыі.
адключэнне гуку Увод 1
аўдыя_дадзеныя Увод 256
працяг...
Асноўныя сігналы HDMI TX
audio_info_ai Увод 49
аўдыё_N Увод 22
аўдыя_CTS Увод 22
аўдыя_метададзеныя Увод 166
аўдыё_фармат Увод 5
i2c_master_write Увод 1 TX I2C master Avalon, адлюстраваны ў памяці інтэрфейс да I2C master ўнутры ядра TX.
Заўвага: Гэтыя сігналы даступныя толькі пры ўключэнні Уключыць I2C параметр.
i2c_master_read Увод 1
i2c_master_address Увод 4
i2c_master_writedata Увод 32
i2c_master_readdata Выхад 32
aux_ready Выхад 1 Асноўныя дапаможныя інтэрфейсы HDMI TX

Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы крыніц" у Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
дапаможныя_дадзеныя Увод 72
дапаможны соп Увод 1
дапаможны_эоп Увод 1
дапаможны_сапраўдны Увод 1
gcp Увод 6 Сігналы бакавой паласы ядра HDMI TX
Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы крыніц" у Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
інфа_аві Увод 113
info_vsi Увод 62
від_дадзеныя Увод N*48 Асноўныя відэапарты HDMI TX
Заўвага: N = сімвалы на гадзіннік
Для атрымання дадатковай інфармацыі звярніцеся да раздзела "Інтэрфейсы крыніц" у Кіраўніцтве карыстальніка HDMI Intel FPGA IP.
від_ўсінк Увод N
vid_hsync Увод N
від_дэ Увод N
I2C і сігналы Hot Plug Detect
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition)
Заўвага: Пры ўключэнні Уключыць I2C гэты сігнал змяшчаецца ў ядры TX і не будзе бачны на гэтым узроўні.		 Выхад 1 Інтэрфейсы I2C Master Avalon з адлюстраваннем памяці
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition)
Заўвага: Пры ўключэнні Уключыць I2C гэты сігнал змяшчаецца ў ядры TX і не будзе бачны на гэтым узроўні.		 Выхад 1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition)
Заўвага: Пры ўключэнні Уключыць I2C гэты сігнал змяшчаецца ў ядры TX і не будзе бачны на гэтым узроўні.		 Увод 1
працяг...
I2C і сігналы Hot Plug Detect
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition)
Заўвага: Пры ўключэнні Уключыць I2C гэты сігнал змяшчаецца ў ядры TX і не будзе бачны на гэтым узроўні.		 Увод 1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition) Выхад 1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition) Выхад 1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition) Увод 1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition) Увод 1
hdmi_tx_i2c_sda Уваход 1 Інтэрфейсы HDMI TX DDC і SCDC
hdmi_tx_i2c_scl Уваход 1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition) Уваход 1 Інтэрфейс I2C для Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) Уваход 1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition) Уваход 1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition) Уваход 1
tx_i2c_avalon_waitrequest Выхад 1 Адлюстраваныя ў памяці інтэрфейсы майстра I2C Avalon
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) Увод 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) Увод 8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) Выхад 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) Увод 1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition) Увод 1
tx_i2c_irq (Intel Quartus Prime Standard Edition) Выхад 1
tx_ti_i2c_avalon_waitrequest

(Intel Quartus Prime Standard Edition)

 Выхад 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) Увод 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) Увод 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) Выхад 8
працяг...
I2C і сігналы Hot Plug Detect
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) Увод 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) Увод 1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition) Выхад 1
hdmi_tx_hpd_n Увод 1 Інтэрфейсы выяўлення HDMI TX з функцыяй гарачага падлучэння
tx_hpd_ack Увод 1
tx_hpd_req Выхад 1

Табліца 44. Сігналы арбітра прыёмаперадатчыка

Сігнал Напрамак Шырыня Апісанне
clk Увод 1 Рэканфігурацыя гадзін. Гэты гадзіннік павінен мець адзін і той жа гадзіннік з блокамі кіравання рэканфігурацыяй.
скід Увод 1 Скінуць сігнал. Гэты скід павінен мець аднолькавы скід з блокамі кіравання рэканфігурацыяй.
rx_rcfg_en Увод 1 Сігнал уключэння рэканфігурацыі RX
tx_rcfg_en Увод 1 Сігнал уключэння рэканфігурацыі TX
rx_rcfg_ch Увод 2 Паказвае, які канал трэба пераканфігураваць на ядры RX. Гэты сігнал заўсёды павінен заставацца цвёрдым.
tx_rcfg_ch Увод 2 Паказвае, які канал трэба пераканфігураваць на ядры TX. Гэты сігнал заўсёды павінен заставацца цвёрдым.
rx_reconfig_mgmt_write Увод 1 Рэканфігурацыя інтэрфейсаў Avalon-MM з кіравання рэканфігурацыяй RX
rx_reconfig_mgmt_read Увод 1
rx_reconfig_mgmt_address Увод 10
rx_reconfig_mgmt_writedata Увод 32
rx_reconfig_mgmt_readdata Выхад 32
rx_reconfig_mgmt_waitrequest Выхад 1
tx_reconfig_mgmt_write Увод 1 Рэканфігурацыя Інтэрфейсы Avalon-MM ад кіравання рэканфігурацыяй TX
tx_reconfig_mgmt_read Увод 1
tx_reconfig_mgmt_address Увод 10
tx_reconfig_mgmt_writedata Увод 32
tx_reconfig_mgmt_readdata Выхад 32
tx_reconfig_mgmt_waitrequest Выхад 1
reconfig_write Выхад 1 Рэканфігурацыя інтэрфейсаў Avalon-MM да трансівера
reconfig_read Выхад 1
працяг...
Сігнал Напрамак Шырыня Апісанне
reconfig_address Выхад 10
reconfig_writedata Выхад 32
rx_reconfig_readdata Увод 32
rx_reconfig_waitrequest Увод 1
tx_reconfig_readdata Увод 1
tx_reconfig_waitrequest Увод 1
rx_cal_busy Увод 1 Сігнал стану каліброўкі ад прыёмаперадатчыка
tx_cal_busy Увод 1 Сігнал стану каліброўкі ад прыёмаперадатчыка TX
rx_reconfig_cal_busy Выхад 1 Сігнал стану каліброўкі для кіравання скідам PHY прыёмаперадатчыка RX
tx_reconfig_cal_busy Выхад 1 Сігнал стану каліброўкі ад кіравання скідам PHY прыёмаперадатчыка TX

Табліца 45. Сігналы RX-TX Link

Сігнал Напрамак Шырыня Апісанне
скід Увод 1 Скінуць да буфера FIFO для відэа/аўдыя/дапаможных/бакавых палос.
hdmi_tx_ls_clk Увод 1 Гадзіннік хуткасці сувязі HDMI TX
hdmi_rx_ls_clk Увод 1 Такта хуткасці сувязі HDMI RX
hdmi_tx_vid_clk Увод 1 Відэа гадзіны HDMI TX
hdmi_rx_vid_clk Увод 1 Відэа гадзіны HDMI RX
hdmi_rx_locked Увод 3 Паказвае статус заблакаванага HDMI RX
hdmi_rx_de Увод N Відэаінтэрфейсы HDMI RX
Заўвага: Н = сімвалаў на гадзіннік
hdmi_rx_hsync Увод N
hdmi_rx_vsync Увод N
hdmi_rx_дадзеныя Увод N*48
rx_аўдыёфармат Увод 5 Аўдыёінтэрфейсы HDMI RX
rx_audio_metadata Увод 165
rx_audio_info_ai Увод 48
rx_audio_CTS Увод 20
rx_аўдыё_N Увод 20
rx_audio_de Увод 1
rx_аўдыё_дадзеныя Увод 256
rx_gcp Увод 6 Інтэрфейсы бакавой паласы HDMI RX
rx_info_avi Увод 112
rx_info_vsi Увод 61
працяг...
Сігнал Напрамак Шырыня Апісанне
rx_aux_eop Увод 1 Дапаможныя інтэрфейсы HDMI RX
rx_aux_sop Увод 1
rx_aux_сапраўдны Увод 1
rx_aux_data Увод 72
hdmi_tx_de Выхад N Відэаінтэрфейсы HDMI TX

Заўвага: Н = сімвалаў на гадзіннік
hdmi_tx_hsync Выхад N
hdmi_tx_vsync Выхад N
hdmi_tx_data Выхад N*48
tx_аўдыёфармат Выхад 5 Аўдыёінтэрфейсы HDMI TX
tx_audio_metadata Выхад 165
tx_audio_info_ai Выхад 48
tx_audio_CTS Выхад 20
tx_audio_N Выхад 20
tx_audio_de Выхад 1
tx_audio_data Выхад 256
tx_gcp Выхад 6 Інтэрфейсы бакавой паласы HDMI TX
tx_info_avi Выхад 112
tx_info_vsi Выхад 61
tx_aux_eop Выхад 1 Дапаможныя інтэрфейсы HDMI TX
tx_aux_sop Выхад 1
tx_aux_сапраўдны Выхад 1
tx_aux_data Выхад 72
tx_aux_ready Выхад 1

Табліца 46. Сістэмныя сігналы канструктара платформы

Сігнал Напрамак Шырыня Апісанне
cpu_clk (Intel Quartus Prime Standard Edition) Увод 1 Тактавая частата працэсара
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition) Увод 1 Скід працэсара
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export Увод 1 Каэфіцыент бітавай тактавай частоты TMDS
мера_піо_экспарт_знешняга_злучэння Увод 24 Чаканая тактавая частата TMDS
працяг...
Сігнал Напрамак Шырыня Апісанне
mere_valid_pio_external_connection_export t Увод 1 Паказвае, што мера PIO сапраўдная
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) Увод 1 Інтэрфейсы I2C Master
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) Увод 1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) Выхад 1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) Выхад 1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition) Увод 1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition) Увод 1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) Выхад 1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) Выхад 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition) Выхад 3 Інтэрфейсы I2C Master Avalon з адлюстраваннем памяці для DDC і SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) Выхад 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) Увод 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) Выхад 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) Увод 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) Выхад 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) Выхад 3 Інтэрфейсы I2C Master Avalon, адлюстраваныя ў памяці, для даччынай карты Bitec, версія 11, кіраванне T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) Выхад 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) Увод 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition) Выхад 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition) Увод 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) Выхад 1
працяг...
Сігнал Напрамак Шырыня Апісанне
edid_ram_access_pio_external_connection_exp орт Выхад 1 Інтэрфейсы доступу EDID RAM.
Сцвярджайце edid_ram_access_pio_ external_connection_ export, калі вы хочаце запісваць або чытаць з EDID RAM на верхняй частцы RX. Падключыце доступ да EDID RAM Avalon-MM slave ў Platform Designer да інтэрфейсу EDID RAM на модулях RX верхняга ўзроўню.
edid_ram_slave_translator_address Выхад 8
edid_ram_slave_translator_write Выхад 1
edid_ram_slave_translator_read Выхад 1
edid_ram_slave_translator_readdata Увод 8
edid_ram_slave_translator_writedata Выхад 8
edid_ram_slave_translator_waitrequest Увод 1
powerup_cal_done_export (Intel Quartus Prime Pro Edition) Увод 1 RX PMA Reconfiguration Інтэрфейсы Avalon, адлюстраваныя ў памяці
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition) Увод 1
rx_pma_ch_export (Intel Quartus Prime Pro Edition) Выхад 2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition) Выхад 12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition) Выхад 1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition) Выхад 1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition) Увод 32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition) Выхад 32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition) Увод 1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition) Увод 1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition) Выхад 1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition) Выхад 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest Увод 1 Пераканфігурацыя TX PLL Інтэрфейсы Avalon, адлюстраваныя ў памяці
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata Выхад 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address Выхад 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write Выхад 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read Выхад 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata Увод 32
працяг...
Сігнал Напрамак Шырыня Апісанне
tx_pll_waitrequest_pio_external_connection_ экспарт Увод 1 Запыт чакання TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address Выхад 12 TX PMA Reconfiguration Інтэрфейсы Avalon, адлюстраваныя ў памяці
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write Выхад 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read Выхад 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata Увод 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata Выхад 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest Увод 1
tx_pma_waitrequest_pio_external_connection_ экспарт Увод 1 Запыт чакання TX PMA
tx_pma_cal_busy_pio_external_connection_exp орт Увод 1 Перакаліброўка TX PMA занята
tx_pma_ch_export Выхад 2 TX PMA каналы
tx_rcfg_en_pio_external_connection_export Выхад 1 Уключыць рэканфігурацыю TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata Выхад 32 Пераканфігурацыя TX IOPLL Інтэрфейсы Avalon, адлюстраваныя ў памяці
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata Увод 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest Увод 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address Выхад 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write Выхад 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read Выхад 1
tx_os_pio_external_connection_export Выхад 2 За кадрамampЛінг фактар:
• 0: без кадраўampлінг
• 1: 3× кадрыampлінг
• 2: 4× кадрыampлінг
• 3: 5× кадрыampлінг
tx_rst_pll_pio_external_connection_export Выхад 1 Скінуць да IOPLL і TX PLL
tx_rst_xcvr_pio_external_connection_export Выхад 1 Скід да TX Native PHY
wd_timer_resetrequest_reset Выхад 1 Скід таймера вартаўніка
color_depth_pio_external_connection_export Увод 2 Глыбіня колеру
tx_hpd_ack_pio_external_connection_export Выхад 1 Для TX hotplug вызначае рукапацісканне
tx_hpd_req_pio_external_connection_export Увод 1

3.8. Параметры дызайну RTL
Выкарыстоўвайце параметры HDMI TX і RX Top RTL, каб наладзіць дызайн напрampле.
Большасць параметраў дызайну даступныя ў Design Example ўкладка рэдактара IP-параметраў HDMI Intel FPGA. Вы ўсё яшчэ можаце змяніць дызайн напрample налады вы
зроблены ў рэдактары параметраў праз параметры RTL.

Табліца 47. Верхнія параметры HDMI RX

Параметр Каштоўнасць Апісанне
SUPPORT_DEEP_COLOR • 0: Няма глыбокага колеру
• 1: глыбокі колер		 Вызначае, ці можа ядро ​​кадзіраваць фарматы глыбокага колеру.
ПАДТРЫМКА_ДАПАМОЖНАЯ • 0: Няма AUX
• 1: AUX		 Вызначае, ці ўключана кадаванне дапаможнага канала.
SYMBOLS_PER_CLOCK 8 Падтрымлівае 8 сімвалаў на такт для прылад Intel Arria 10.
ПАДТРЫМКА_АЎДЫЯ • 0: Няма гуку
• 1: Аўдыё		 Вызначае, ці можа ядро ​​кадзіраваць аўдыя.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition) 8 (значэнне па змаўчанні) База часопіса 2 памеру аператыўнай памяці EDID.
BITEC_DAUGHTER_CARD_REV • 0: не арыентавана ні на адну даччыную карту Bitec HDMI
• 4: падтрымлівае даччыную карту Bitec HDMI версіі 4
• 6: арыентацыя на даччыную плату Bitec HDMI, рэвізія 6
•11: арыентацыя на даччыную карту Bitec HDMI 11 (па змаўчанні)		 Вызначае версію выкарыстоўванай даччынай карты Bitec HDMI. Пры змене версіі канструкцыя можа памяняць месцамі каналы прыёмаперадатчыка і інвертаваць палярнасць у адпаведнасці з патрабаваннямі даччынай карты Bitec HDMI. Калі вы ўсталюеце для параметра BITEC_DAUGHTER_CARD_REV значэнне 0, канструкцыя не ўносіць ніякіх зменаў у каналы трансівера і палярнасць.
POLARITY_INVERSION • 0: Змяніць палярнасць
• 1: Не змяняйце палярнасць		 Усталюйце гэты параметр у 1, каб інвертаваць значэнне кожнага біта ўваходных даных. Усталяванне гэтага параметра ў 1 прызначае 4'b1111 порту rx_polinv прыёмаперадатчыка RX.

Табліца 48. Верхнія параметры HDMI TX

Параметр Каштоўнасць Апісанне
USE_FPLL 1 Падтрымлівае fPLL як TX PLL толькі для прылад Intel Cyclone® 10 GX. Заўсёды ўсталёўвайце гэты параметр у 1.
SUPPORT_DEEP_COLOR • 0: Няма глыбокага колеру
• 1: глыбокі колер		 Вызначае, ці можа ядро ​​кадзіраваць фарматы глыбокага колеру.
ПАДТРЫМКА_ДАПАМОЖНАЯ • 0: Няма AUX
• 1: AUX		 Вызначае, ці ўключана кадаванне дапаможнага канала.
SYMBOLS_PER_CLOCK 8 Падтрымлівае 8 сімвалаў на такт для прылад Intel Arria 10.
працяг...
Параметр Каштоўнасць Апісанне
ПАДТРЫМКА_АЎДЫЯ • 0: Няма гуку
• 1: Аўдыё		 Вызначае, ці можа ядро ​​кадзіраваць аўдыя.
BITEC_DAUGHTER_CARD_REV • 0: не арыентавана ні на адну даччыную карту Bitec HDMI
• 4: падтрымлівае даччыную карту Bitec HDMI версіі 4
• 6: арыентацыя на даччыную плату Bitec HDMI, рэвізія 6
• 11: арыентацыя на даччыную карту Bitec HDMI, версія 11 (па змаўчанні)		 Вызначае версію выкарыстоўванай даччынай карты Bitec HDMI. Пры змене версіі канструкцыя можа памяняць месцамі каналы прыёмаперадатчыка і інвертаваць палярнасць у адпаведнасці з патрабаваннямі даччынай карты Bitec HDMI. Калі вы ўсталюеце для параметра BITEC_DAUGHTER_CARD_REV значэнне 0, канструкцыя не ўносіць ніякіх зменаў у каналы трансівера і палярнасць.
POLARITY_INVERSION • 0: Змяніць палярнасць
• 1: Не змяняйце палярнасць		 Усталюйце гэты параметр у 1, каб інвертаваць значэнне кожнага біта ўваходных даных. Усталяванне гэтага параметра ў 1 прызначае 4'b1111 порту tx_polinv прыёмаперадатчыка TX.

3.9. Налада абсталявання
Дызайн HDMI Intel FPGA IP, напрample падтрымлівае HDMI 2.0b і выконвае скразную дэманстрацыю для стандартнага відэапатоку HDMI.
Каб запусціць апаратны тэст, падключыце прыладу з падтрымкай HDMI, напрыклад відэакарту з інтэрфейсам HDMI, да блока прыёмаперадатчыка Native PHY RX і прыёмніка HDMI
увод.

  1. Прыёмнік HDMI дэкадуе порт у стандартны відэаструмень і адпраўляе яго ў ядро ​​аднаўлення тактавай частоты.
  2. Ядро HDMI RX дэкадуе відэа, дапаможныя і аўдыядадзеныя, якія будуць перададзены паралельна ядру HDMI TX праз DCFIFO.
  3. Порт крыніцы HDMI даччынай карты FMC перадае выяву на манітор.

Заўвага:
Калі вы хочаце выкарыстоўваць іншую плату распрацоўкі Intel FPGA, вы павінны змяніць прызначэнні прылад і кантактаў. Аналагавая налада трансівера пратэставана для камплекта распрацоўніка Intel Arria 10 FPGA і даччынай карты Bitec HDMI 2.0. Вы можаце змяніць налады для вашай дошкі.

Табліца 49. Функцыі ўбудаванай кнопкі і святлодыёда карыстальніка

Кнопка/святлодыёд Функцыя
cpu_resetn Націсніце адзін раз, каб выканаць скід сістэмы.
user_pb[0] Націсніце адзін раз, каб пераключыць сігнал HPD на стандартную крыніцу HDMI.
user_pb[1] • Націсніце і ўтрымлівайце, каб загадаць ядру TX адправіць сігнал, закадаваны DVI.
• Адпусціце, каб адправіць закадаваны сігнал HDMI.
user_pb[2] • Націсніце і ўтрымлівайце, каб даць указанне ядру TX спыніць адпраўку InfoFrames з сігналаў бакавой паласы.
• Адпусціце, каб аднавіць адпраўку InfoFrames з сігналаў бакавой паласы.
USER_LED[0] Статус блакіроўкі RX HDMI PLL.
• 0 = разблакіравана
• 1 = Заблакіравана
USER_LED[1] Статус гатоўнасці прыёмаперадатчыка RX.
працяг...
Кнопка/святлодыёд Функцыя
• 0 = Не гатовы
• 1 = Гатова
USER_LED[2] Стан блакіроўкі ядра RX HDMI.
• 0 = мінімум 1 канал разблакіраваны
• 1 = усе 3 каналы заблакіраваны
USER_LED[3] RX кадрыampстатус лінга.
• 0 = не-аверampLED (хуткасць перадачы дадзеных > 1,000 Мбіт/с у прыладзе Intel Arria 10)
• 1 = АверampLED (хуткасць перадачы дадзеных < 100 Мбіт/с у прыладзе Intel Arria 10)
USER_LED[4] Статус блакіроўкі TX HDMI PLL.
• 0 = разблакіравана
• 1 = Заблакіравана
USER_LED[5] Стан трансівера TX гатовы.
• 0 = Не гатовы
• 1 = Гатова
USER_LED[6] Статус блакіроўкі PLL прыёмаперадатчыка TX.
• 0 = разблакіравана
• 1 = Заблакіравана
USER_LED[7] TX кадрыampстатус лінга.
• 0 = не-аверampLED (хуткасць перадачы дадзеных > 1,000 Мбіт/с у прыладзе Intel Arria 10)
• 1 = АверampLED (хуткасць перадачы дадзеных < 1,000 Мбіт/с у прыладзе Intel Arria 10)

3.10. Выпрабавальны стэнд мадэлявання
Стэнд мадэлявання імітуе паслядоўны шлейф HDMI TX да ядра RX.
Заўвага:
Гэты стэнд мадэлявання не падтрымліваецца для канструкцый з уключаным параметрам Include I2C.

3. Дызайн HDMI 2.0 Example (Падтрымка FRL = 0)
683156 | 2022.12.27
Малюнак 28. Блок-схема выпрабавальнага стенда HDMI Intel FPGA IP Simulation

intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 11

Табліца 50. Кампаненты Testbench

Кампанент Апісанне
Відэа TPG Генератар відэатэставых шаблонаў (TPG) забяспечвае відэастымул.
Аўдыё Sample Gen Аўдыё сample генератар забяспечвае аўдыё sampле стымул. Генератар генеруе шаблон тэставых даных, які павялічваецца для перадачы праз гукавы канал.
Дапаможнік Сample Gen Дапаможнік сample генератар забяспечвае дапаможныя sampле стымул. Генератар генеруе фіксаваныя дадзеныя для перадачы з перадатчыка.
Праверка CRC Гэты сродак праверкі правярае, ці адпавядае аднаўленая тактавая частата прыёмаперадатчыка TX патрэбнай хуткасці перадачы дадзеных.
Праверка аўдыядадзеных Праверка аўдыяданых параўноўвае, ці правільна атрыманы і дэкадзіраваны шаблон тэставых даных, якія павялічваюцца.
Праверка дапаможных даных Праверка дапаможных даных параўноўвае, ці правільна атрыманы і дэкадзіраваны чаканыя дапаможныя даныя на баку прымача.

Стэнд мадэлявання HDMI выконвае наступныя праверачныя тэсты:

Функцыя HDMI Праверка
Дадзеныя відэа • Тэставы стэнд рэалізуе праверку CRC уваходнага і выходнага відэа.
• Ён правярае значэнне CRC перададзеных даных у параўнанні з CRC, разлічаным у атрыманых відэаданых.
• Затым тэставы стэнд выконвае праверку пасля выяўлення 4 стабільных сігналаў V-SYNC ад прымача.
Дапаможныя даныя • Дапаможны сample генератар генеруе фіксаваныя даныя для перадачы ад перадатчыка.
• На баку прымача генератар параўноўвае, ці правільна атрыманы і дэкадзіраваны чаканыя дапаможныя даныя.
Аўдыёдадзеныя • Аўдыё sampгенератар le генеруе ўзрастаючы шаблон тэставых даных для перадачы праз гукавы канал.
• На баку прымача сродак праверкі аўдыядадзеных правярае і параўноўвае, ці правільна атрыманы і дэкадзіраваны шаблон тэставых даных, якія павялічваюцца.

Паспяховае мадэляванне заканчваецца наступным паведамленнем:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# АЎДЫЁ_ЧАСТАТА (кГц) = 48
# АЎДЫЯ_КАНАЛ = 8
# Абанемент на сімуляцыю

Табліца 51. HDMI Intel FPGA IP Design Example Падтрымліваюцца сімулятары

Сімулятар Verilog HDL VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition так так
VCS/VCS MX так так
Рыўера-ПРО так так
Xcelium Parallel так няма

3.11. Абнаўленне вашага дызайну
Табліца 52. Дызайн HDMI Example Сумяшчальнасць з папярэдняй версіяй праграмнага забеспячэння Intel Quartus Prime Pro Edition

Дызайн ExampВарыянт Магчымасць абнаўлення да Intel Quartus Prime Pro Edition 20.3
Дызайн HDMI 2.0 Example (Падтрымка FRL = 0) няма

Для любога несумяшчальнага дызайну, напрamples, вам трэба зрабіць наступнае:

  1. Стварыце новы дызайн напрampу бягучай версіі праграмнага забеспячэння Intel Quartus Prime Pro Edition з выкарыстаннем тых жа канфігурацый вашага існуючага дызайну.
  2. Параўнайце ўвесь дызайн напрample каталог з дызайнам example, створаны з выкарыстаннем папярэдняй версіі праграмнага забеспячэння Intel Quartus Prime Pro Edition. Перанесці знойдзеныя змены.

Дызайн HDCP праз HDMI 2.0/2.1ample

Дызайн апаратнага забеспячэння HDCP праз HDMI, напрample дапамагае вам ацаніць функцыянальнасць функцыі HDCP і дазваляе выкарыстоўваць гэтую функцыю ў вашых распрацоўках Intel Arria 10.
Заўвага:
Функцыя HDCP не ўваходзіць у праграмнае забеспячэнне Intel Quartus Prime Pro Edition. Каб атрымаць доступ да функцыі HDCP, звярніцеся ў Intel па адрасе https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Абарона лічбавага кантэнту з высокай прапускной здольнасцю (HDCP)
Абарона лічбавага кантэнту з высокай прапускной здольнасцю (HDCP) - гэта форма абароны лічбавых правоў для стварэння бяспечнага злучэння паміж крыніцай і дысплеем.
Intel стварыла арыгінальную тэхналогію, якая мае ліцэнзію групы Digital Content Protection LLC. HDCP - гэта метад абароны ад капіравання, пры якім аўдыё/відэа паток шыфруецца паміж перадатчыкам і прымачом, абараняючы яго ад незаконнага капіравання.
Функцыі HDCP адпавядаюць спецыфікацыі HDCP версіі 1.4 і спецыфікацыі HDCP версіі 2.3.
IP-адрасы HDCP 1.4 і HDCP 2.3 выконваюць усе вылічэнні ў рамках логікі апаратнага ядра без доступу да канфідэнцыйных значэнняў (такіх як прыватны ключ і ключ сеансу) з-за межаў зашыфраванага IP.

Табліца 53. IP-функцыі HDCP

HDCP IP Функцыі
HDCP 1.4 IP • Абмен аўтэнтыфікацыяй
— Разлік галоўнага ключа (км)
— Генерацыя выпадковых An
— Разлік сеансавага ключа (Ks), M0 і R0.
• Аўтэнтыфікацыя з паўторнікам
— Вылічэнне і праверка V і V'
• Праверка цэласнасці спасылкі
— Разлік ключа кадра (Ki), Mi і Ri.
працяг...

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
*Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

ISO
9001:2015
Зарэгістраваны

HDCP IP Функцыі
• Усе рэжымы шыфравання, уключаючы hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher і hdcpRngCipher
• Першапачатковая сігналізацыя стану шыфравання (DVI) і палепшаная сігналізацыя стану шыфравання (HDMI)
• Сапраўдны генератар выпадковых лікаў (TRNG)
— Аппаратная поўная лічбавая рэалізацыя і недэтэрмінаваны генератар выпадковых лікаў
HDCP 2.3 IP • Генерацыя галоўнага ключа (km), сеансавага ключа (ks) і nonce (rn, riv).
— Сумяшчальны з NIST.SP800-90A генерацыі выпадковых лікаў
• Аўтэнтыфікацыя і абмен ключамі
— Генерацыя выпадковых лікаў для rtx і rrx, сумяшчальных з NIST.SP800-90A генерацыя выпадковых лікаў
— Праверка подпісу сертыфіката атрымальніка (certrx) з выкарыстаннем адкрытага ключа DCP (kpubdcp)
— 3072 біты RSASSA-PKCS#1 v1.5
— RSAES-OAEP (PKCS#1 v2.1) шыфраванне і дэшыфраванне галоўнага ключа (км)
— Атрыманне kd (dkey0, dkey1) з дапамогай рэжыму AES-CTR
— Вылічэнне і праверка H і H'
— Разлік Ekh (км) і км (спарванне)
• Аўтэнтыфікацыя з паўторнікам
— Вылічэнне і праверка V і V'
— Вылічэнне і праверка M і M'
• Аднаўленне сістэмы (SRM)
— Праверка подпісу SRM з дапамогай kpubdcp
— 3072 біты RSASSA-PKCS#1 v1.5
• Абмен ключом сесіі
• Стварэнне і вылічэнне Edkey(ks) і riv.
• Вывядзенне dkey2 з дапамогай рэжыму AES-CTR
• Праверка мясцовасці
— Вылічэнне і праверка L і L'
— Стварэнне nonce (rn)
• Кіраванне патокам дадзеных
— Генерацыя патоку ключоў у рэжыме AES-CTR
• Асіметрычныя крыпта-алгарытмы
— RSA з даўжынёй модуля 1024 (kpubrx) і 3072 (kpubdcp) біты
— RSA-CRT (кітайская тэарэма аб астатку) з даўжынёй модуля 512 (kprivrx) біт і даўжынёй паказчыка ступені 512 (kprivrx) біт
• Нізкаўзроўневая крыптаграфічная функцыя
— Сіметрычныя крыпта-алгарытмы
• Рэжым AES-CTR з даўжынёй ключа 128 біт
— Алгарытмы Hash, MGF і HMAC
• SHA256
• HMAC-SHA256
• MGF1-SHA256
- Генератар сапраўдных выпадковых лікаў (TRNG)
• Сумяшчальнасць з NIST.SP800-90A
• Апаратная поўная лічбавая рэалізацыя і недэтэрмінаваны генератар выпадковых лікаў

4.1.1. Дызайн HDCP праз HDMIampле Архітэктура
Функцыя HDCP абараняе дадзеныя, калі яны перадаюцца паміж прыладамі, падлучанымі праз HDMI або іншыя лічбавыя інтэрфейсы, абароненыя HDCP.
Сістэмы, абароненыя HDCP, ўключаюць тры тыпу прылад:

4. Дызайн HDCP праз HDMI 2.0/2.1ample
683156 | 2022.12.27
• Крыніцы (TX)
• Ракавіны (RX)
• Рэтранслятары
Гэты дызайн эксample дэманструе сістэму HDCP у прыладзе-рэтранслятары, дзе яна прымае даныя, расшыфроўвае, затым паўторна шыфруе даныя і, нарэшце, паўторна перадае даныя. Рэтранслятары маюць як уваходы, так і выхады HDMI. Ён стварае буферы FIFO для прамога праходжання відэапатоку HDMI паміж прыёмнікам HDMI і крыніцай. Ён можа выконваць некаторую апрацоўку сігналу, напрыклад, пераўтварэнне відэа ў фармат з больш высокай раздзяляльнасцю шляхам замены буфераў FIFO IP-ядрамі пакета апрацоўкі відэа і малюнкаў (VIP).

Малюнак 29. Прыклад дызайну HDCP праз HDMIampБлок-схема

intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 12

Наступныя апісанні аб архітэктуры дызайну example адпавядае канструкцыі HDCP праз HDMI, напрыкладampблок-схема. Калі SUPPORT FRL = 1 або
ПАДТРЫМКА HDCP KEY MANAGEMENT = 1, дызайн прampіерархія крыху адрозніваецца ад малюнка 29 на старонцы 95, але асноўныя функцыі HDCP застаюцца
тое самае.

  1. HDCP1x і HDCP2x - гэта IP-адрасы, даступныя праз рэдактар ​​IP-параметраў FPGA HDMI Intel. Калі вы наладжваеце IP HDMI у рэдактары параметраў, вы можаце ўключыць і ўключыць HDCP1x або HDCP2x або абодва IP як частку падсістэмы. Калі абодва IP-адрасы HDCP уключаны, IP-адрас HDMI наладжваецца ў каскаднай тапалогіі, дзе IP-адрасы HDCP2x і HDCP1x падключаюцца адзін да аднаго.
    • Выхадны інтэрфейс HDCP HDMI TX адпраўляе незашыфраваныя аўдыя-відэададзеныя.
    • Незашыфраваныя дадзеныя шыфруюцца актыўным блокам HDCP і адпраўляюцца назад у HDMI TX праз інтэрфейс HDCP Ingress для перадачы па спасылцы.
    • Падсістэма цэнтральнага працэсара ў якасці галоўнага кантролера аўтэнтыфікацыі гарантуе, што толькі адзін з IP-адрасоў HDCP TX актыўны ў любы момант часу, а другі - пасіўны.
    • Аналагічным чынам HDCP RX таксама расшыфроўвае дадзеныя, атрыманыя па спасылцы ад вонкавага HDCP TX.
  2. Вам трэба запраграмаваць IP-адрасы HDCP з ключамі вытворчасці, выдадзенымі Digital Content Protection (DCP). Загрузіце наступныя ключы:
    Табліца 54. Вытворчыя ключы, выдадзеныя DCP
    HDCP TX/RX Ключы
    HDCP2x TX 16 байтаў: глабальная канстанта (lc128)
    RX • 16 байтаў (тое самае, што TX): глабальная канстанта (lc128)
    • 320 байтаў: прыватны ключ RSA (kprivrx)
    • 522 байта: Сертыфікат адкрытага ключа RSA (certrx)
    HDCP1x TX • 5 байтаў: вектар выбару ключа TX (Aksv)
    • 280 байт: прыватныя ключы прылады перадачы (Akeys)
    RX • 5 байтаў: вектар выбару ключа RX (Bksv)
    • 280 байт: прыватныя ключы прылады RX (Bkeys)

    Дызайн эксample рэалізуе ключавыя ўспаміны як простую сінхронную аператыўную памяць з падвойнымі портамі і падвойнымі гадзіннікамі. Для невялікага памеру ключа, напрыклад HDCP2x TX, IP рэалізуе памяць ключа з дапамогай рэгістраў у звычайнай логіцы.
    Заўвага: Intel не прадастаўляе вытворчыя ключы HDCP з дызайнам example або Intel FPGA IP пры любых абставінах. Для выкарыстання IP-адрасоў HDCP або дызайну example, вы павінны прыняць HDCP і атрымаць вытворчыя ключы непасрэдна ў Digital Content Protection LLC (DCP).
    Каб запусціць дызайн example, вы альбо адрэдагуеце памяць ключа files падчас кампіляцыі, каб уключыць вытворчыя ключы або рэалізаваць лагічныя блокі для бяспечнага счытвання вытворчых ключоў са знешняй прылады захоўвання дадзеных і запісу іх у памяць ключоў падчас выканання.

  3. Вы можаце кантраляваць крыптаграфічныя функцыі, рэалізаваныя ў HDCP2x IP, з любой частатой да 200 МГц. Частата гэтага гадзінніка вызначае, наколькі хутка
    Працуе аўтэнтыфікацыя HDCP2x. Вы можаце падзяліцца тактавай частатой 100 МГц, якая выкарыстоўваецца для працэсара Nios II, але затрымка аўтэнтыфікацыі будзе падвоена ў параўнанні з выкарыстаннем тактавай частаты 200 МГц.
  4. Значэнні, якімі павінны абменьвацца паміж HDCP TX і HDCP RX, перадаюцца праз інтэрфейс HDMI DDC (паслядоўны інтэрфейс I2 C) HDCP-
    абаронены інтэрфейс. HDCP RX павінен прадстаўляць лагічную прыладу на шыне I2C для кожнай сувязі, якую ён падтрымлівае. Падпарадкаваны I2C дублюецца для порта HDCP з адрасам прылады 0x74. Ён кіруе портам рэгістра HDCP (Avalon-MM) як HDCP2x, так і HDCP1x RX IP.
  5. HDMI TX выкарыстоўвае майстар IC для счытвання EDID з RX і перадачы даных SCDC, неабходных для працы HDMI 2.0, на RX. Той жа майстар I2C, які кіруецца працэсарам Nios II, таксама выкарыстоўваецца для перадачы паведамленняў HDCP паміж TX і RX. Майстар I2C убудаваны ў падсістэму працэсара.
  6. Працэсар Nios II дзейнічае як галоўны ў пратаколе аўтэнтыфікацыі і кіруе рэгістрамі кіравання і стану (Avalon-MM) HDCP2x і HDCP1x TX
    IP-адрасы. Драйверы праграмнага забеспячэння рэалізуюць канчатковы аўтамат пратаколу аўтэнтыфікацыі, уключаючы праверку подпісу сертыфіката, абмен галоўным ключом, праверку лакальнасці, абмен ключамі сеанса, спалучэнне, праверку цэласнасці спасылкі (HDCP1x) і аўтэнтыфікацыю з дапамогай рэтранслятараў, такіх як распаўсюджванне інфармацыі аб тапалогіі і распаўсюджванне інфармацыі аб кіраванні патокам. Драйверы праграмнага забеспячэння не рэалізуюць ніякіх крыптаграфічных функцый, неабходных для пратаколу аўтэнтыфікацыі. Замест гэтага IP-апаратнае забеспячэнне HDCP рэалізуе ўсе крыптаграфічныя функцыі, якія гарантуюць адсутнасць доступу да канфідэнцыйных значэнняў.
    7. У сапраўднай дэманстрацыі рэтранслятара, дзе патрабуецца распаўсюджванне інфармацыі аб тапалогіі ўверх, працэсар Nios II кіруе портам паведамленняў рэтранслятара (Avalon-MM) як HDCP2x, так і HDCP1x RX IP. Працэсар Nios II ачышчае біт RX REPEATER да 0, калі ён выяўляе, што падключаны ўніз па плыні не падтрымлівае HDCP або калі ўнізе не падключана. Без злучэння ўніз па плыні сістэма RX цяпер з'яўляецца канечным прыёмнікам, а не рэтранслятарам. І наадварот, працэсар Nios II усталёўвае біт RX REPEATER у 1 пры выяўленні таго, што сыходны паток падтрымлівае HDCP.

4.2. Паток праграмнага забеспячэння працэсара Nios II
Блок-схема праграмнага забеспячэння Nios II уключае элементы кіравання аўтэнтыфікацыяй HDCP праз прыкладанне HDMI.
Малюнак 30. Блок-схема праграмнага забеспячэння працэсара Nios II

intel HDMI Arria 10 FPGA IP Design Example - Блок-схема 13

  1. Праграмнае забеспячэнне Nios II ініцыялізуе і скідае HDMI TX PLL, TX трансівер PHY, I2C master і знешні таймер TI.
  2. Праграмнае забеспячэнне Nios II перыядычна апытвае сапраўдны сігнал выяўлення хуткасці ад схемы выяўлення хуткасці прыёму, каб вызначыць, ці змянілася раздзяленне відэа і ці патрабуецца рэканфігурацыя перадачы. Праграмнае забеспячэнне таксама апытвае сігнал выяўлення гарачай замены TX, каб вызначыць, ці адбылася падзея гарачай замены TX.
  3. Пры атрыманні сапраўднага сігналу ад схемы выяўлення хуткасці прыёму праграмнае забеспячэнне Nios II счытвае значэнні SCDC і глыбіні тактавай частоты з HDMI RX і здабывае дыяпазон тактавай частоты на аснове выяўленай хуткасці, каб вызначыць, ці патрабуецца рэканфігурацыя HDMI TX PLL і трансівера PHY. Калі патрабуецца рэканфігурацыя TX, праграмнае забеспячэнне Nios II загадвае майстру I2C адправіць значэнне SCDC на знешні RX. Затым ён выдае каманду пераналадзіць HDMI TX PLL і трансівер TX
    PHY, затым паўторная каліброўка прылады і паслядоўнасць скіду. Калі хуткасць не змяняецца, ні рэканфігурацыя TX, ні паўторная аўтэнтыфікацыя HDCP не патрабуецца.
  4. Калі адбываецца падзея гарачага падключэння TX, праграмнае забеспячэнне Nios II дае каманду майстру I2C адправіць значэнне SCDC на знешні RX, а затым счытаць EDID з RX
    і абнавіць унутраную аператыўную памяць EDID. Затым праграмнае забеспячэнне распаўсюджвае інфармацыю EDID уверх.
  5. Праграмнае забеспячэнне Nios II запускае дзейнасць HDCP, даючы каманду галоўнаму I2C счытваць зрушэнне 0x50 з вонкавага RX, каб вызначыць, ці падтрымлівае HDCP ніжні паток, або
    інакш:
    • Калі вернутае значэнне HDCP2Version роўна 1, унізе з'яўляецца HDCP2xcapable.
    • Калі вяртанае значэнне ўсіх счытванняў 0x50 роўна нулям, ніжэйшы паток падтрымлівае HDCP0x.
    • Калі вяртанае значэнне ўсіх счытванняў 0x50 роўна 1, сыходны паток альбо не падтрымлівае HDCP, альбо неактыўны.
    • Калі сыходны паток раней не падтрымліваў HDCP або быў неактыўны, але ў цяперашні час падтрымлівае HDCP, праграмнае забеспячэнне ўсталёўвае біт REPEATER рэтранслятара ўверх (RX) у 1, каб паказаць, што RX цяпер з'яўляецца рэтранслятарам.
    • Калі сыходны паток раней падтрымліваў HDCP, але ў цяперашні час не падтрымлівае HDCP або неактыўны, праграмнае забеспячэнне ўсталёўвае біт REPEATER у 0, каб паказаць, што RX цяпер з'яўляецца прымачом канчатковай кропкі.
  6. Праграмнае забеспячэнне ініцыюе пратакол аўтэнтыфікацыі HDCP2x, які ўключае праверку подпісы сертыфіката RX, абмен галоўным ключом, праверку мясцовасці, абмен ключом сеанса, спалучэнне, аўтэнтыфікацыю з рэтранслятарамі, такімі як распаўсюджванне інфармацыі аб тапалогіі.
  7. У стане аўтэнтыфікацыі праграмнае забеспячэнне Nios II загадвае майстру I2C апытаць рэгістр RxStatus з вонкавага RX, і калі праграмнае забеспячэнне выяўляе, што біт REAUTH_REQ усталяваны, яно ініцыюе паўторную аўтэнтыфікацыю і адключае шыфраванне TX.
  8. Калі сыходны паток з'яўляецца рэтранслятарам і біт READY рэгістра RxStatus усталяваны ў 1, гэта звычайна паказвае на тое, што тапалогія сыходнага патоку змянілася. Такім чынам, праграмнае забеспячэнне Nios II загадвае майстру I2C счытваць ReceiverID_List ніжэй па плыні і правяраць спіс. Калі спіс сапраўдны і памылка тапалогіі не выяўлена, праграмнае забеспячэнне пераходзіць да модуля Content Stream Management. У адваротным выпадку ён ініцыюе паўторную аўтэнтыфікацыю і адключае шыфраванне TX.
  9. Праграмнае забеспячэнне Nios II рыхтуе значэнні ReceiverID_List і RxInfo, а затым запісвае ў порт Avalon-MM Repeater Message рэтранслятара ўверх па плыні (RX). Затым RX распаўсюджвае спіс на знешні TX (уверх па плыні).
  10. На гэтым аўтэнтыфікацыя завершана. Праграмнае забеспячэнне дазваляе шыфраванне TX.
  11. Праграмнае забеспячэнне ініцыюе пратакол аўтэнтыфікацыі HDCP1x, які ўключае абмен ключамі і аўтэнтыфікацыю з рэтранслятарамі.
  12. Праграмнае забеспячэнне Nios II выконвае праверку цэласнасці спасылкі, счытваючы і параўноўваючы Ri' і Ri з вонкавага RX (уніз па плыні) і HDCP1x TX адпаведна. Калі значэння
    не супадаюць, гэта азначае страту сінхранізацыі, і праграмнае забеспячэнне ініцыюе паўторную аўтэнтыфікацыю і адключае шыфраванне TX.
  13. Калі сыходны паток з'яўляецца рэтранслятарам і біт READY рэгістра Bcaps усталяваны ў 1, гэта звычайна паказвае на тое, што тапалогія сыходнага патоку змянілася. Такім чынам, праграмнае забеспячэнне Nios II дае каманду майстру I2C счытваць значэнне спісу KSV унізе і правяраць спіс. Калі спіс сапраўдны і памылка тапалогіі не выяўлена, праграмнае забеспячэнне рыхтуе спіс KSV і значэнне Bstatus і запісвае ў порт Avalon-MM Repeater Message рэтранслятара ўверх па плыні (RX). Затым RX распаўсюджвае спіс на знешні TX (уверх па плыні). У адваротным выпадку ён ініцыюе паўторную аўтэнтыфікацыю і адключае шыфраванне TX.

4.3. Праходжанне дызайну
Настройка і запуск дызайну HDCP праз HDMI, напрample складаецца з пяці stagэс.

  1. Наладзьце абсталяванне.
  2. Стварыце дызайн.
  3. Адрэдагуйце памяць ключа HDCP files для ўключэння вашых вытворчых ключоў HDCP.
    а. Захоўвайце звычайныя вытворчыя ключы HDCP у FPGA (падтрымка кіравання ключамі HDCP = 0)
    б. Захоўвайце зашыфраваныя вытворчыя ключы HDCP у знешняй флэш-памяці або EEPROM (Падтрымка кіравання ключамі HDCP = 1)
  4. Складзіце дызайн.
  5. View вынікі.

4.3.1. Наладзьце апаратнае забеспячэнне
Першыя сtagЧастка дэманстрацыі заключаецца ў наладжванні абсталявання.
Калі SUPPORT FRL = 0, выканайце наступныя дзеянні, каб наладзіць абсталяванне для дэманстрацыі:

  1. Падключыце даччыную карту Bitec HDMI 2.0 FMC (рэвізія 11) да камплекта распрацоўніка Arria 10 GX праз порт B FMC.
  2. Падключыце камплект распрацоўкі Arria 10 GX да ПК з дапамогай кабеля USB.
  3. Падключыце кабель HDMI да раздыма HDMI RX на даччынай карце Bitec HDMI 2.0 FMC да прылады HDMI з падтрымкай HDCP, напрыклад, відэакарты з выхадам HDMI.
  4. Падключыце іншы кабель HDMI ад раздыма HDMI TX на даччынай карце Bitec HDMI 2.0 FMC да прылады HDMI з падтрымкай HDCP, напрыклад, тэлевізара з уваходам HDMI.

Калі SUPPORT FRL = 1, выканайце наступныя дзеянні, каб наладзіць абсталяванне для дэманстрацыя:

  1. Падключыце даччыную плату Bitec HDMI 2.1 FMC (рэвізія 9) да камплекта распрацоўшчыка Arria 10 GX праз порт B FMC.
  2. Падключыце камплект распрацоўкі Arria 10 GX да ПК з дапамогай кабеля USB.
  3. Падключыце кабелі HDMI 2.1 катэгорыі 3 да раздыма HDMI RX на даччынай карце Bitec HDMI 2.1 FMC да крыніцы HDMI 2.1 з падтрымкай HDCP, напрыклад, Quantum Data 980 48G Generator.
  4. Падключыце іншы кабель HDMI 2.1 катэгорыі 3 ад раздыма HDMI TX на даччынай карце Bitec HDMI 2.1 FMC да прыёмніка HDMI 2.1 з падтрымкай HDCP, напрыклад
    Аналізатар Quantum Data 980 48G.

4.3.2. Стварыце дызайн
Пасля наладжвання абсталявання неабходна стварыць дызайн.
Перш чым пачаць, пераканайцеся, што ўсталявана функцыя HDCP у праграмным забеспячэнні Intel Quartus Prime Pro Edition.

  1. Націсніце Інструменты ➤ Каталог IP і абярыце Intel Arria 10 у якасці сямейства мэтавых прылад.
    Заўвага: Дызайн HDCP напрample падтрымлівае толькі прылады Intel Arria 10 і Intel Stratix® 10.
  2. У каталогу IP знайдзіце і двойчы пстрыкніце HDMI Intel FPGA IP. З'явіцца акно новай варыяцыі IP.
  3. Укажыце імя верхняга ўзроўню для вашага карыстацкага варыянту IP. Рэдактар ​​параметраў захоўвае налады змены IP у a file названы .qsys або .ip.
  4. Націсніце OK. З'явіцца рэдактар ​​параметраў.
  5. На ўкладцы IP наладзьце патрэбныя параметры для TX і RX.
  6. Уключыце параметр «Падтрымка HDCP 1.4» або «Падтрымка HDCP 2.3», каб стварыць дызайн HDCP напр.ampле.
  7. Уключыце параметр «Падтрымка кіравання ключамі HDCP», калі вы хочаце захоўваць ключ вытворчасці HDCP у зашыфраваным фармаце ў знешняй флэш-памяці або EEPROM. У адваротным выпадку адключыце параметр «Падтрымка кіравання ключамі HDCP», каб захоўваць ключ вытворчасці HDCP у звычайным фармаце ў FPGA.
  8. На Design ExampНа ўкладцы абярыце Arria 10 HDMI RX-TX Retransmit.
  9. Выберыце «Сінтэз», каб стварыць дызайн апаратнага забеспячэння, напрampле.
  10. Для Generate File Фармат, выберыце Verilog або VHDL.
  11. Для Target Development Kit выберыце Arria 10 GX FPGA Development Kit. Калі вы выбіраеце камплект для распрацоўкі, то мэтавая прылада (абраная на этапе 4) змяняецца ў адпаведнасці з прыладай у камплекце для распрацоўкі. Для Arria 10 GX FPGA Development Kit прыладай па змаўчанні з'яўляецца 10AX115S2F45I1SG.
  12. Націсніце Generate Example Дызайн для стварэння праекта files і праграмнае забеспячэнне для выканання і фармату спасылак (ELF). file.

4.3.3. Уключыць вытворчыя ключы HDCP
4.3.3.1. Захоўвайце звычайныя вытворчыя ключы HDCP у FPGA (ключ падтрымкі HDCP Кіраванне = 0)
Пасля стварэння дызайну адрэдагуйце памяць ключа HDCP files для ўключэння вашых вытворчых ключоў.
Каб уключыць вытворчыя ключы, выканайце наступныя дзеянні.

  1. Знайдзіце наступную памяць ключоў fileз у /rtl/hdcp/ каталог:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. Адкрыйце hdcp2x_rx_kmem.v file і знайдзіце загадзя вызначаны факсімільны ключ R1 для публічнага сертыфіката атрымальніка і прыватнага ключа прыёму і глабальнай канстанты, як паказана ў прыкладзеampніжэй.
    Малюнак 31. Масіў правадоў факсімільнага ключа R1 для публічнага сертыфіката атрымальніка
    intel HDMI Arria 10 FPGA IP Design Example - Грамадскае пасведчаннеМалюнак 32. Масіў правадоў факсімільнага ключа R1 для прыватнага ключа прыёму і глабальнай канстанты
    intel HDMI Arria 10 FPGA IP Design Example - Глабальная канстанта
  3. Знайдзіце запаўняльнік для вытворчых ключоў і заменіце іх сваімі ўласнымі вытворчымі ключамі ў адпаведным масіве правадоў у фармаце байтаў.
    Малюнак 33. Правадны масіў вытворчых ключоў HDCP (запаўняльнік)
    intel HDMI Arria 10 FPGA IP Design Example - глабальная канстанта 1
  4. Паўтарыце крок 3 для ўсіх іншых ключоў памяці fileс. Калі вы скончыце ўключаць вытворчыя ключы ва ўсю памяць ключоў files, пераканайцеся, што параметр USE_FACSIMILE усталяваны ў 0 пры распрацоўцы example верхні ўзровень file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP Key Mapping ад DCP Key Files
У наступных раздзелах апісваецца адлюстраванне вытворчых ключоў HDCP, якія захоўваюцца ў ключы DCP files у масіў правадоў HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v і hdcp1x_rx_kmem.v files
Для hdcp1x_tx_kmem.v і hdcp1x_rx_kmem.v files

  • Гэтыя два files маюць адзін і той жа фармат.
  • Каб вызначыць правільны ключ HDCP1 TX DCP file для hdcp1x_tx_kmem.v пераканайцеся, што першыя 4 байты файла file гэта «0x01, 0x00, 0x00, 0x00».
  • Каб вызначыць правільны ключ HDCP1 RX DCP file для hdcp1x_rx_kmem.v пераканайцеся, што першыя 4 байты файла file гэта «0x02, 0x00, 0x00, 0x00».
  • Ключы ў ключы dcp files знаходзяцца ў фармаце little-endian. Для выкарыстання ў kmem files, вы павінны пераўтварыць іх у парадак байтаў.

Малюнак 34. Адлюстраванне байтаў з ключа HDCP1 TX DCP file у hdcp1x_tx_kmem.v

intel HDMI Arria 10 FPGA IP Design Example - глабальная канстанта 2

Заўвага:
Нумар байта адлюстроўваецца ў наступным фармаце:

  • Памер ключа ў байтах * нумар ключа + нумар байта ў бягучым радку + пастаяннае зрушэнне + памер радка ў байтах * нумар радка.
  • 308*n паказвае, што кожны набор ключоў мае 308 байт.
  • 7*y паказвае, што кожны радок мае 7 байтаў.

Малюнак 35. Ключ HDCP1 TX DCP file запаўненне непажаданымі значэннямі

intel HDMI Arria 10 FPGA IP Design Example - непажаданыя значэнні

Малюнак 36. Правадныя масівы hdcp1x_tx_kmem.v
Exampфайл hdcp1x_tx_kmem.v і тое, як яго масівы правадоў адлюстроўваюцца на exampключ HDCP1 TX DCP file на малюнку 35 на старонцы 105.

intel HDMI Arria 10 FPGA IP Design Example - глабальная канстанта 3

4.3.3.1.3. hdcp2x_rx_kmem.v file
Для hdcp2x_rx_kmem.v file

  • Каб вызначыць правільны ключ HDCP2 RX DCP file для hdcp2x_rx_kmem.v пераканайцеся, што першыя 4 байты файла file гэта «0x00, 0x00, 0x00, 0x02».
  • Ключы ў ключы dcp files знаходзяцца ў фармаце little-endian.

Малюнак 37. Адлюстраванне байтаў з ключа HDCP2 RX DCP file у hdcp2x_rx_kmem.v
На малюнку ніжэй паказана дакладнае адлюстраванне байтаў з ключа HDCP2 RX DCP file у hdcp2x_rx_kmem.v.

intel HDMI Arria 10 FPGA IP Design Example - глабальная канстанта 4

Заўвага:
Нумар байта адлюстроўваецца ў наступным фармаце:

  • Памер ключа ў байтах * нумар ключа + нумар байта ў бягучым радку + пастаяннае зрушэнне + памер радка ў байтах * нумар радка.
  • 862*n паказвае, што кожны набор ключоў мае 862 байт.
  • 16*y паказвае, што кожны радок мае 16 байтаў. Існуе выключэнне ў cert_rx_prod, дзе ROW 32 мае толькі 10 байт.

Малюнак 38. Ключ HDCP2 RX DCP file запаўненне непажаданымі значэннямі

intel HDMI Arria 10 FPGA IP Design Example - публічны сертыфікат 1

Малюнак 39. Правадныя масівы hdcp2x_rx_kmem.v
На гэтым малюнку паказаны масівы правадоў для карты hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod і lc128_prod) у exampключ HDCP2 RX DCP file in
Малюнак 38 на старонцы 108.

intel HDMI Arria 10 FPGA IP Design Example - публічны сертыфікат 2

4.3.3.1.4. hdcp2x_tx_kmem.v file
Для hdcp2x_tx_kmem.v file:

  • Каб вызначыць правільны ключ HDCP2 TX DCP file для hdcp2x_tx_kmem.v пераканайцеся, што першыя 4 байты файла file гэта «0x00, 0x00, 0x00, 0x01».
  • Ключы ў ключы dcp files знаходзяцца ў фармаце little-endian.
  • Акрамя таго, вы можаце прымяніць lc128_prod з hdcp2x_rx_kmem.v непасрэдна ў hdcp2x_tx_kmem.v. Ключы маюць аднолькавыя значэнні.

Малюнак 40. Масіў правадоў hdcp2x_tx_kmem.v
На гэтым малюнку паказана дакладнае адлюстраванне байтаў з ключа HDCP2 TX DCP file у hdcp2x_tx_kmem.v.

intel HDMI Arria 10 FPGA IP Design Example - публічны сертыфікат 3

4.3.3.2. Захоўвайце зашыфраваныя вытворчыя ключы HDCP у знешняй флэш-памяці або EEPROM (Падтрымка кіравання ключамі HDCP = 1)
Малюнак 41. Высокі ўзровень вышэйview кіравання ключамі HDCP

intel HDMI Arria 10 FPGA IP Design Example - публічны сертыфікат 4

Калі параметр "Падтрымка кіравання ключамі HDCP" уключаны, вы кантралюеце шыфраванне вытворчага ключа HDCP з дапамогай утыліты праграмнага забеспячэння для шыфравання ключоў (KEYENC) і распрацоўкі праграміста ключоў, якія забяспечвае Intel. Вы павінны прадаставіць вытворчыя ключы HDCP і 128-бітны ключ абароны HDCP. Ключ абароны hdcp
шыфруе вытворчы ключ HDCP і захоўвае ключ у знешняй флэш-памяці (напрыклад,ample, EEPROM) на даччынай карце HDMI.
Уключыце параметр Support HDCP Key Management, і функцыя дэшыфравання ключа (KEYDEC) стане даступнай у IP-ядрах HDCP. Тая ж абарона HDCP
ключ павінен выкарыстоўвацца ў KEYDEC для атрымання вытворчых ключоў HDCP падчас выканання механізмаў апрацоўкі. KEYENC і KEYDEC падтрымліваюць 24-Кбіт паслядоўную EEPROM Atmel AT32CS32, 24-Кбіт паслядоўную EEPROM Atmel AT16C16A і сумяшчальныя прылады I2C EEPROM з памерам ПЗУ не менш за 16 Кбіт.

Заўвага:

  1. Для даччынай карты HDMI 2.0 FMC Revision 11 пераканайцеся, што EEPROM на даччынай карце Atmel AT24CS32. На даччынай карце Bitec HDMI 2.0 FMC Revision 11 выкарыстоўваюцца два розныя памеры EEPROM.
  2. Калі вы раней выкарыстоўвалі KEYENC для шыфравання вытворчых ключоў HDCP і ўключылі падтрымку кіравання ключамі HDCP у версіі 21.2 або больш ранняй, вам трэба паўторна зашыфраваць вытворчыя ключы HDCP з дапамогай праграмнай утыліты KEYENC і аднавіць IP-адрасы HDCP з версіі 21.3
    далей.

4.3.3.2.1. Intel KEYENC
KEYENC - гэта ўтыліта каманднага радка, якую Intel выкарыстоўвае для шыфравання вытворчых ключоў HDCP з дапамогай 128-бітнага ключа абароны HDCP, які вы прадастаўляеце. KEYENC выводзіць зашыфраваныя вытворчыя ключы HDCP у шаснаццатковым выглядзе, у біне або ў загалоўку file фармат. KEYENC таксама стварае mif file які змяшчае прадастаўлены вамі 128-бітны ключ абароны HDCP. KEYDEC
патрабуе mif file.

Сістэмныя патрабаванні:

  1. 86-разрадная машына x64 з АС Windows 10
  2. Распаўсюджвальны пакет Visual C++ для Visual Studio 2019 (x64)

Заўвага:
Вы павінны ўсталяваць Microsoft Visual C++ для VS 2019. Вы можаце праверыць, ці ўсталяваны распаўсюджваемы Visual C++, у Windows ➤ Панэль кіравання ➤ Праграмы і кампаненты. Калі Microsoft Visual C++ усталяваны, вы можаце ўбачыць Visual C++ xxxx
Распаўсюджваецца (x64). У адваротным выпадку вы можаце спампаваць і ўсталяваць Visual C++
Распаўсюджваецца ад Microsoft webсайт. Звярніцеся да адпаведнай інфармацыі па спасылцы для загрузкі.

Табліца 55. Параметры каманднага радка KEYENC

Параметры каманднага радка Аргумент / Апісанне
-k <HDCP protection key file>
Тэкст file які змяшчае толькі 128-бітны ключ абароны HDCP у шаснаццатковай форме. напрыкладample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
Вытворчыя ключы перадатчыка HDCP 1.4 file з DCP (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
Ключы вытворчасці прымача HDCP 1.4 file з DCP (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
Вытворчыя ключы перадатчыка HDCP 2.3 file з DCP (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
Ключы вытворчасці прымача HDCP 2.3 file з DCP (.bin file)
-hdcp1txkeys Укажыце дыяпазон ключоў для выбранага ўводу (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm дзе
n = пачатак ключа (1 або >1) m = канец ключа (n або >n) Напрыкладampль:
Выберыце ад 1 да 1000 ключоў з кожнага HDCP 1.4 TX, HDCP 1.4 RX і HCDP
Вытворчыя ключы 2.3 RX file.
«-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000»
-hdcp1rxkeys
-hdcp2rxkeys
працяг...
Параметры каманднага радка Аргумент / Апісанне
Заўвага: 1. Калі вы не выкарыстоўваеце вытворчыя ключы HDCP file, вам не спатрэбіцца дыяпазон ключоў HDCP. Калі вы не выкарыстоўваеце аргумент у камандным радку, дыяпазон ключоў па змаўчанні роўны 0.
2. Вы таксама можаце выбраць іншы індэкс ключоў для вытворчых ключоў HDCP file. Аднак колькасць ключоў павінна адпавядаць выбраным параметрам.
Example: выбраць 100 розных ключоў
Выберыце першыя 100 ключоў з працоўных ключоў HDCP 1.4 TX file «-hdcp1txkeys 1-100»
Выберыце ключы ад 300 да 400 для вытворчых ключоў HDCP 1.4 RX file «-hdcp1rxkeys 300-400»
Выберыце ключы ад 600 да 700 для вытворчых ключоў HDCP 2.3 RX file «-hdcp2rxkeys 600-700»
-o Выхад file фармат . Па змаўчанні - шаснаццатковае file.
Стварэнне зашыфраваных вытворчых ключоў HDCP у двайковым выглядзе file фармат: -o bin Стварыць зашыфраваныя вытворчыя ключы HDCP у шаснаццатковым выглядзе file фармат: -o hex Стварыць зашыфраваныя вытворчыя ключы HDCP у загалоўку file фармат: -ой
– чэк-ключы Вывесці колькасць ключоў, даступных для ўводу fileс. напрыкладampль:
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –праверка ключоў
Заўвага: выкарыстоўвайце параметр –check-keys у канцы каманднага радка, як згадвалася ў вышэйпрыведзеным прыкладзеampле.
– версія Надрукаваць нумар версіі KEYENC

Вы можаце выбарачна выбраць вытворчыя ключы HDCP 1.4 і/або HDCP 2.3 для шыфравання. Напрыкладample, каб выкарыстоўваць толькі вытворчыя ключы HDCP 2.3 RX для шыфравання, выкарыстоўвайце толькі -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys у параметрах каманднага радка.
Табліца 56. Кіраўніцтва па агульных паведамленнях пра памылкі KEYENC

Паведамленне пра памылку Кіраўніцтва
ПАМЫЛКА: ключ абароны HDCP file адсутнічае Адсутнічае параметр каманднага радка -k file>
ПАМЫЛКА: ключ павінен складацца з 32 шаснаццатковых лічбаў (напрыклад, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) Ключ абароны hdcp file павінен утрымліваць толькі ключ абароны HDCP у 32 шаснаццатковых лічбах.
ПАМЫЛКА: укажыце дыяпазон ключоў Дыяпазон ключоў не вызначаны для дадзеных уваходных вытворчых ключоў HDCP file.
ПАМЫЛКА: няправільны дыяпазон ключоў Дыяпазон ключоў, указаны для -hdcp1txkeys або -hdcp1rxkeys або -hdcp2rxkeys, няправільны.
ПАМЫЛКА: немагчыма стварыцьFileімя> Праверце дазвол тэчкі з файла keyenc.exe.
ПАМЫЛКА: увод -hdcp1txkeys няправільны Фармат дыяпазону ўваходных ключоў для працоўных ключоў HDCP 1.4 TX няправільны. Правільны фармат: «-hdcp1txkeys nm», дзе n >= 1, m >= n
ПАМЫЛКА: увод -hdcp1rxkeys няправільны Фармат дыяпазону ўваходных ключоў для працоўных ключоў HDCP 1.4 RX несапраўдны. Правільны фармат: «-hdcp1rxkeys nm», дзе n >= 1, m >= n
ПАМЫЛКА: увод -hdcp2rxkeys няправільны Фармат дыяпазону ўваходных ключоў для працоўных ключоў HDCP 2.3 RX несапраўдны. Правільны фармат: «-hdcp2rxkeys nm», дзе n >= 1, m >= n
працяг...
Паведамленне пра памылку Кіраўніцтва
ПАМЫЛКА: несапраўднае file <fileімя> Няправільныя вытворчыя ключы HDCP file.
ПАМЫЛКА: file тып адсутнічае для опцыі -o Адсутнічае параметр каманднага радка для –o .
ПАМЫЛКА: несапраўднае fileімя -fileімя> <fileімя> несапраўднае, выкарыстоўвайце сапраўднае fileімя без спецыяльных знакаў.

Шыфраванне аднаго ключа для аднаго EEPROM
Запусціце наступны камандны радок з каманднага радка Windows, каб зашыфраваць адзін ключ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX і HDCP 2.3 RX з выхадам file фармат загалоўка file для аднаго EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Шыфраваць N ключоў для N EEPROM
Запусціце наступны камандны радок з каманднага радка Windows, каб зашыфраваць N ключоў (пачынаючы з ключа 1) HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX і HDCP 2.3 RX з выхадам file фармат hex file для N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o шаснаццатковы, дзе N >= 1 і павінен супадаць для ўсіх варыянтаў.

Звязаная інфармацыя
Microsoft Visual C++ для Visual Studio 2019
Прадастаўляе распаўсюджваемы пакет Microsoft Visual C++ x86 (vc_redist.x86.exe) для загрузкі. Калі спасылка зменіцца, Intel рэкамендуе вам шукаць «Visual C++ redistributable» у пошукавай сістэме Microsoft.

4.3.3.2.2. Праграміст ключоў
Каб запраграмаваць зашыфраваныя вытворчыя ключы HDCP на EEPROM, выканайце наступныя дзеянні:

  1. Скапіруйце дызайн праграміста ключа files па наступным шляху ў ваш працоўны каталог: /hdcp2x/hw_demo/key_programmer/
  2. Скапіруйце загаловак праграмнага забеспячэння file (hdcp_ключ .h), згенераваны праграмнай утылітай KEYENC (раздзел Шыфраванне аднаго ключа для аднаго EEPROM на стар. 113 ) у каталог software/key_programmer_src/ і перайменаваць яго ў hdcp_key.h.
  3. Запусціце ./runall.tcl. Гэты скрыпт выконвае наступныя каманды:
    • Стварэнне каталога IP files
    • Стварыце сістэму Platform Designer
    • Стварыце праект Intel Quartus Prime
    • Стварыце працоўную вобласць праграмнага забеспячэння і пабудуйце праграмнае забеспячэнне
    • Выканайце поўную кампіляцыю
  4. Спампаваць праграмны аб'ект File (.sof) у FPGA для праграмавання зашыфраваных вытворчых ключоў HDCP на EEPROM.

Стварыце дызайн Stratix 10 HDMI RX-TX Retransmit, напрample з уключанымі параметрамі Support HDCP 2.3 і Support HDCP 1.4, затым выканайце наступны крок, каб уключыць ключ абароны HDCP.

  • Скапіруйце mif file (hdcp_kmem.mif), згенераваны праграмнай утылітай KEYENC (раздзел Шыфраванне аднаго ключа для аднаго EEPROM на стар. 113) у /quartus/hdcp/ каталог.

4.3.4. Складзіце дызайн
Пасля таго, як вы ўключыце ўласныя простыя вытворчыя ключы HDCP у FPGA або запраграмуеце зашыфраваныя вытворчыя ключы HDCP у EEPROM, вы можаце скампіляваць праект.

  1. Запусціце і адкрыйце праграмнае забеспячэнне Intel Quartus Prime Pro Edition /quartus/a10_hdmi2_demo.qpf.
  2. Націсніце Апрацоўка ➤ Пачаць кампіляцыю.

4.3.5. View Вынікі
У канцы дэманстрацыі вы зможаце view вынікі на вонкавым прыёмніку HDMI з падтрымкай HDCP.
каб view вынікі дэманстрацыі, выканайце наступныя дзеянні:

  1. Уключыце плату Intel FPGA.
  2. Змяніць каталог на /квартус/.
  3. Увядзіце наступную каманду ў каманднай абалонцы Nios II, каб загрузіць праграмны аб'ект File (.sof) у FPGA. nios2-configure-sof выхад_fileс/ .sof
  4. Уключыце вонкавую крыніцу і прыёмнік HDMI з падтрымкай HDCP (калі вы гэтага не зрабілі). Знешні прыёмнік HDMI адлюстроўвае выхад знешняй крыніцы HDMI.

4.3.5.1. Функцыі кнопак і святлодыёдаў
Для кіравання дэманстрацыяй выкарыстоўвайце кнопкі і святлодыёдныя функцыі на дошцы.

Табліца 57. Кнопка і святлодыёдныя індыкатары (SUPPORT FRL = 0)

Кнопка/святлодыёд Функцыі
cpu_resetn Націсніце адзін раз, каб выканаць скід сістэмы.
user_pb[0] Націсніце адзін раз, каб пераключыць сігнал HPD на стандартную крыніцу HDMI.
user_pb[1] • Націсніце і ўтрымлівайце, каб загадаць ядру TX адправіць сігнал, закадаваны DVI.
• Адпусціце, каб адправіць закадаваны сігнал HDMI.
• Пераканайцеся, што ўваходнае відэа мае каляровую прастору RGB 8 біт/с.
user_pb[2] • Націсніце і ўтрымлівайце, каб даць указанне ядру TX спыніць адпраўку InfoFrames з сігналаў бакавой паласы.
• Адпусціце, каб аднавіць адпраўку InfoFrames з сігналаў бакавой паласы.
пад кіраўніцтвам карыстальніка[0] Статус блакіроўкі RX HDMI PLL.
• 0: разблакіравана
• 1: Заблакіравана
 пад кіраўніцтвам карыстальніка[1] Статус блакіроўкі ядра RX HDMI
• 0: мінімум 1 канал разблакіраваны
• 1: усе 3 каналы заблакіраваны
пад кіраўніцтвам карыстальніка[2] Стан дэшыфравання IP RX HDCP1x.
• 0: неактыўны
• 1: Актыўны
 пад кіраўніцтвам карыстальніка[3] Стан дэшыфравання IP RX HDCP2x.
• 0: неактыўны
• 1: Актыўны
 пад кіраўніцтвам карыстальніка[4] Статус блакіроўкі TX HDMI PLL.
• 0: разблакіравана
• 1: Заблакіравана
 пад кіраўніцтвам карыстальніка[5] Статус блакіроўкі PLL прыёмаперадатчыка TX.
• 0: разблакіравана
• 1: Заблакіравана
 пад кіраўніцтвам карыстальніка[6] Стан шыфравання IP TX HDCP1x.
• 0: неактыўны
• 1: Актыўны
 пад кіраўніцтвам карыстальніка[7] Стан шыфравання IP TX HDCP2x.
• 0: неактыўны
• 1: Актыўны

Табліца 58. Кнопка і святлодыёдныя індыкатары (SUPPORT FRL = 1)

Кнопка/святлодыёд Функцыі
cpu_resetn Націсніце адзін раз, каб выканаць скід сістэмы.
карыстальнік_dipsw Вызначаны карыстальнікам DIP-пераключальнік для пераключэння скразнога рэжыму.
• ВЫКЛ (становішча па змаўчанні) = скразны
HDMI RX на FPGA атрымлівае EDID са знешняга прыёмніка і прадстаўляе яго знешняй крыніцы, да якой ён падключаны.
• ON = Вы можаце кантраляваць максімальную хуткасць FRL RX з тэрмінала Nios II. Каманда змяняе EDID RX шляхам маніпулявання максімальным значэннем хуткасці FRL.
Спасылацца на Выкананне дызайну ў розных стаўках FRL на старонцы 33 для атрымання дадатковай інфармацыі аб усталяванні розных ставак FRL.
працяг...
Кнопка/святлодыёд Функцыі
user_pb[0] Націсніце адзін раз, каб пераключыць сігнал HPD на стандартную крыніцу HDMI.
user_pb[1] Зарэзерваваны.
user_pb[2] Націсніце адзін раз, каб прачытаць рэгістры SCDC з ракавіны, падлучанай да TX даччынай карты Bitec HDMI 2.1 FMC.
Заўвага: Каб уключыць чытанне, вы павінны ўсталяваць DEBUG_MODE у 1 у праграмным забеспячэнні.
user_led_g[0] Статус блакіроўкі PLL такта RX FRL.
• 0: разблакіравана
• 1: Заблакіравана
user_led_g[1] Статус блакіроўкі відэа RX HDMI.
• 0: разблакіравана
• 1: Заблакіравана
user_led_g[2] Стан дэшыфравання IP RX HDCP1x.
• 0: неактыўны
• 1: Актыўны
user_led_g[3] Стан дэшыфравання IP RX HDCP2x.
• 0: неактыўны
• 1: Актыўны
user_led_g[4] TX FRL clock Статус блакіроўкі PLL.
• 0: разблакіравана
• 1: Заблакіравана
user_led_g[5] Статус блакіроўкі відэа TX HDMI.
• 0 = разблакіравана
• 1 = Заблакіравана
user_led_g[6] Стан шыфравання IP TX HDCP1x.
• 0: неактыўны
• 1: Актыўны
user_led_g[7] Стан шыфравання IP TX HDCP2x.
• 0: неактыўны
• 1: Актыўны

4.4. Абарона ключа шыфравання, убудаванага ў дызайн FPGA
Многія праекты FPGA рэалізуюць шыфраванне, і часта ўзнікае неабходнасць убудаваць сакрэтныя ключы ў бітавы паток FPGA. У новых сямействах прылад, такіх як Intel Stratix 10 і Intel Agilex, ёсць блок Secure Device Manager, які можа бяспечна прадастаўляць і кіраваць гэтымі сакрэтнымі ключамі. Калі гэтых функцый няма, вы можаце абараніць змесціва бітавага патоку FPGA, уключаючы любыя ўбудаваныя сакрэтныя ключы карыстальніка, з дапамогай шыфравання.
Карыстальніцкія ключы павінны захоўвацца ў бяспецы ў вашым асяроддзі распрацоўкі, а ў ідэале дадаваць іх у дызайн з дапамогай аўтаматызаванага бяспечнага працэсу. Наступныя крокі паказваюць, як вы можаце рэалізаваць такі працэс з дапамогай інструментаў Intel Quartus Prime.

  1. Распрацоўка і аптымізацыя HDL у Intel Quartus Prime у небяспечным асяроддзі.
  2. Перанясіце дызайн у бяспечнае асяроддзе і ўкараніце аўтаматызаваны працэс абнаўлення сакрэтнага ключа. Ва ўбудаванай памяці ўбудавана значэнне ключа. Пры абнаўленні ключа адбываецца ініцыялізацыя памяці file (.mif) можа змяняцца, а працэс асэмблера «quartus_cdb –update_mif» можа змяняць ключ абароны HDCP без паўторнай кампіляцыі. Гэты этап выконваецца вельмі хутка і захоўвае зыходны час.
  3. Затым бітавы паток Intel Quartus Prime шыфруецца з дапамогай ключа FPGA перад перадачай зашыфраванага бітавага патоку назад у неабароненае асяроддзе для канчатковага тэставання і разгортвання.

Рэкамендуецца адключыць увесь доступ да адладкі, які можа аднавіць сакрэтны ключ з FPGA. Вы можаце цалкам адключыць магчымасці адладкі, адключыўшы JTAG порт, або выбарачна адключыць і паўторнаview што ніякія функцыі адладкі, такія як рэдактар ​​унутрысістэмнай памяці або Signal Tap, не могуць аднавіць ключ. Звярніцеся да AN 556: Выкарыстанне функцый бяспекі дызайну ў FPGA Intel для атрымання дадатковай інфармацыі аб выкарыстанні функцый бяспекі FPGA, уключаючы канкрэтныя крокі па шыфраванні бітавага патоку FPGA і наладзе параметраў бяспекі, такіх як адключэнне JTAG доступ.

Заўвага:
Вы можаце разгледзець дадатковы этап абфускацыі або шыфравання з дапамогай іншага ключа сакрэтнага ключа ў сховішчы MIF.
Звязаная інфармацыя
AN 556: Выкарыстанне функцый бяспекі дызайну ў FPGA Intel

4.5. Меркаванні бяспекі
Пры выкарыстанні функцыі HDCP майце на ўвазе наступныя меры бяспекі.

  • Пры распрацоўцы сістэмы рэтранслятара вы павінны заблакіраваць трапленне атрыманага відэа на IP-адрас TX пры наступных умовах:
    — Калі атрыманае відэа зашыфравана HDCP (г.зн. заяўлены статус шыфравання hdcp1_enabled або hdcp2_enabled з IP RX), а перададзенае відэа не зашыфравана HDCP (г.зн. статус шыфравання hdcp1_enabled або hdcp2_enabled з TX IP не заяўлены).
    — Калі атрыманае відэа з'яўляецца HDCP TYPE 1 (г.зн. streamid_type з IP RX сцвярджаецца), а перададзенае відэа з'яўляецца зашыфраваным HDCP 1.4 (г.зн. з TX IP сцвярджаецца статус шыфравання hdcp1_enabled)
  • Вы павінны захоўваць канфідэнцыяльнасць і цэласнасць вашых вытворчых ключоў HDCP і любых карыстальніцкіх ключоў шыфравання.
  • Intel настойліва рэкамендуе вам распрацоўваць любыя праекты і крыніцы дызайну Intel Quartus Prime fileякія змяшчаюць ключы шыфравання ў бяспечным вылічальным асяроддзі для абароны ключоў.
  • Intel настойліва рэкамендуе вам выкарыстоўваць функцыі бяспекі канструкцыі ў FPGA, каб абараніць канструкцыю, уключаючы любыя ўбудаваныя ключы шыфравання, ад несанкцыянаванага капіравання, зваротнай распрацоўкі і т.ampэрынг.

Звязаная інфармацыя
AN 556: Выкарыстанне функцый бяспекі дызайну ў FPGA Intel

4.6. Інструкцыі па адладцы
У гэтым раздзеле апісваецца карысны сігнал стану HDCP і параметры праграмнага забеспячэння, якія можна выкарыстоўваць для адладкі. Ён таксама змяшчае часта задаваныя пытанні (FAQ) аб запуску дызайну exampле.

4.6.1. Сігналы стану HDCP
Ёсць некалькі сігналаў, якія карысныя для вызначэння працоўнага стану ядраў IP HDCP. Гэтыя сігналы даступныя ў канструкцыі example верхняга ўзроўню і прывязаны да бартавых святлодыёдаў:

Назва сігналу Функцыя
hdcp1_enabled_rx Статус дэшыфравання IP RX HDCP1x 0: неактыўны
1: Актыўны
hdcp2_enabled_rx Статус дэшыфравання IP RX HDCP2x 0: неактыўны
1: Актыўны
hdcp1_enabled_tx TX HDCP1x IP Encryption Status 0: Неактыўны
1: Актыўны
hdcp2_enabled_tx TX HDCP2x IP Encryption Status 0: Неактыўны
1: Актыўны

Звярніцеся да табліцы 57 на старонцы 115 і табліцы 58 на старонцы 115 для іх размяшчэння святлодыёдаў.
Актыўны стан гэтых сігналаў паказвае, што HDCP IP аўтэнтыфікаваны і прымае/адпраўляе зашыфраваны відэапаток. Для кожнага кірунку толькі HDCP1x або HDCP2x
сігналы стану шыфравання/дэшыфравання актыўныя. Напрыкладample, калі hdcp1_enabled_rx або hdcp2_enabled_rx актыўны, HDCP на баку RX уключаны і дэшыфруе зашыфраваны відэапаток са знешняй крыніцы відэа.

4.6.2. Змена параметраў праграмнага забеспячэння HDCP
Каб палегчыць працэс адладкі HDCP, вы можаце змяніць параметры ў hdcp.c.
У табліцы ніжэй прыведзены спіс наладжвальных параметраў і іх функцый.

Параметр Функцыя
ПАДТРЫМКА_HDCP1X Уключыце HDCP 1.4 на баку TX
ПАДТРЫМКА_HDCP2X Уключыце HDCP 2.3 на баку TX
DEBUG_MODE_HDCP Уключыць адладкавыя паведамленні для TX HDCP
REPEATER_MODE Уключыць рэжым рэтранслятара для дызайну HDCP, напрample

Каб змяніць параметры, змяніце значэнні на патрэбныя ў hdcp.c. Перш чым пачаць кампіляцыю, зрабіце наступныя змены ў build_sw_hdcp.sh:

  1. Знайдзіце наступны радок і закаментуйце яго, каб прадухіліць змененае праграмнае забеспячэнне file замяняецца арыгіналам files са шляху ўстаноўкі праграмнага забеспячэння Intel Quartus Prime.
    intel HDMI Arria 10 FPGA IP Design Example - Лепшыя кампаненты 3
  2.  Запусціце «./build_sw_hdcp.sh», каб скампіляваць абноўленае праграмнае забеспячэнне.
  3. Створаны .elf file можа быць уключаны ў дызайн двума метадамі:
    а. Запусціце «nios2-download -g file імя>”. Скіньце сістэму пасля завяршэння працэсу загрузкі, каб забяспечыць належную функцыянальнасць.
    б. Запусціце «quartus_cdb –-update_mif», каб абнавіць ініцыялізацыю памяці fileс. Запусціце асэмблер для стварэння новага .sof file які ўключае абноўленае праграмнае забеспячэнне.

4.6.3. Часта задаюць пытанні (FAQ)
Табліца 59. Сімптомы няспраўнасці і рэкамендацыі

Нумар Сімптом адмовы Кіраўніцтва
1. RX атрымлівае зашыфраванае відэа, але TX адпраўляе статычнае відэа сіняга або чорнага колеру. Гэта звязана з няўдалай аўтэнтыфікацыяй TX са знешнім прыёмнікам. Рэтранслятар, які падтрымлівае HDCP, не павінен перадаваць відэа ў незашыфраваным фармаце, калі ўваходнае відэа з усходняга патоку зашыфравана. Каб дасягнуць гэтага, статычнае відэа сіняга або чорнага колеру замяняе выходнае відэа, калі сігнал стану шыфравання TX HDCP неактыўны, а сігнал стану дэшыфравання HDCP RX актыўны.
Для атрымання дакладных інструкцый звярніцеся да Меркаванні бяспекі на старонцы 117. Аднак такія паводзіны могуць перашкаджаць працэсу адладкі пры ўключэнні дызайну HDCP. Ніжэй прыведзены метад адключэння блакіроўкі відэа ў дызайне exampль:
1. Знайдзіце наступнае злучэнне порта на верхнім узроўні распрацоўкі exampле. Гэты порт належыць модулю hdmi_tx_top.
2. Змяніце злучэнне праз порт у наступным радку:
2. TX сігнал аб стане шыфравання HDCP актыўны, але карціна снегу адлюстроўваецца на ніжняй ракавіне. Гэта адбываецца з-за таго, што ніжні прыёмнік не расшыфроўвае выходнае зашыфраванае відэа правільна.
Пераканайцеся, што вы падалі глабальную канстанту (LC128) для TX HDCP IP. Значэнне павінна адпавядаць вытворчаму кошту і быць правільным.
3. TX сігнал стану шыфравання HDCP нестабільны або заўсёды неактыўны. Гэта звязана з няўдалай аўтэнтыфікацыяй TX з прыёмнікам уніз па плыні. Каб палегчыць працэс адладкі, вы можаце ўключыць DEBUG_MODE_HDCP параметр у hdcp.c. Спасылацца на Змена параметраў праграмнага забеспячэння HDCP на старонцы 118 інструкцый. Наступныя 3a-3c могуць быць магчымымі прычынамі няўдалай аўтэнтыфікацыі TX.
3а. Журнал адладкі праграмнага забеспячэння працягвае друкаваць гэтае паведамленне «HDCP 1.4 не падтрымліваецца ўнізе (Rx)». Паведамленне паказвае, што ніжні прыёмнік не падтрымлівае HDCP 2.3 і HDCP 1.4.
Пераканайцеся, што ніжні паток падтрымлівае HDCP 2.3 або HDCP 1.4.
3б. Аўтэнтыфікацыя TX не ўдаецца на паўдарозе. Гэта адбываецца з-за таго, што любая частка аўтэнтыфікацыі перадачы, напрыклад, праверка подпісу, праверка мясцовасці і г.д., можа даць збой. Пераканайцеся, што ніжэйстаячая ракавіна выкарыстоўвае вытворчы ключ, але не факсімільны ключ.
3c. Журнал адладкі праграмнага забеспячэння працягвае друкаваць «Паўторная аўтэнтыфікацыя Гэта паведамленне паказвае, што ніжні прыёмнік запытаў паўторную аўтэнтыфікацыю, таму што атрыманае відэа не было правільна расшыфравана. Пераканайцеся, што вы падалі глабальную канстанту (LC128) для TX HDCP IP. Значэнне павінна адпавядаць вытворчаму значэнню і правільнае значэнне.
працяг...
Нумар Сімптом адмовы Кіраўніцтва
патрабуецца» пасля завяршэння аўтэнтыфікацыі HDCP.
4. Сігнал стану дэшыфравання RX HDCP неактыўны, хаця крыніца ўверх па плыні ўключыла HDCP. Гэта азначае, што IP-адрас RX HDCP не дасягнуў стану аўтэнтыфікацыі. Па змаўчанні, REPEATER_MODE параметр уключаны ў канструкцыі exampле. Калі REPEATER_MODE уключаны, пераканайцеся, што IP-адрас TX HDCP аўтэнтыфікаваны.

Калі REPEATER_MODE калі параметр уключаны, то RX HDCP IP спрабуе прайсці аўтэнтыфікацыю ў якасці рэтранслятара, калі TX падключаны да прыёмніка, які падтрымлівае HDCP. Аўтэнтыфікацыя спыняецца на паўдарозе ў чаканні, пакуль IP-адрас TX HDCP завершыць аўтэнтыфікацыю з прыёмнікам уніз па плыні і перадасць RECEIVERID_LIST да IP-адрасу RX HDCP. Тайм-аўт, як вызначана ў спецыфікацыі HDCP, складае 2 секунды. Калі IP-адрас TX HDCP не можа завяршыць аўтэнтыфікацыю ў гэты перыяд, першапачатковая крыніца разглядае аўтэнтыфікацыю як няўдалую і ініцыюе паўторную аўтэнтыфікацыю, як паказана ў спецыфікацыі HDCP.
Заўвага: • Спасылацца на Змена параметраў праграмнага забеспячэння HDCP на старонцы 118 для метаду адключэння REPEATER_MODE параметр для адладкі. Пасля адключэння REPEATER_MODE параметр RX HDCP IP заўсёды спрабуе прайсці аўтэнтыфікацыю ў якасці прымача канчатковай кропкі. TX HDCP IP не шлюз працэс аўтэнтыфікацыі.
• Калі REPEATER_MODE параметр не ўключаны, пераканайцеся, што ключ HDCP, прадастаўлены для IP HDCP, з'яўляецца вытворчым значэннем і значэнне правільнае.
5. Сігнал стану дэшыфравання RX HDCP нестабільны. Гэта азначае, што IP-адрас RX HDCP запытаў паўторную аўтэнтыфікацыю адразу пасля дасягнення стану аўтэнтыфікацыі. Верагодна, гэта звязана з тым, што ўваходнае зашыфраванае відэа няправільна расшыфроўваецца IP-адрасом RX HDCP. Пераканайцеся, што глабальная канстанта (LC128), прадстаўленая IP-ядру RX HDCP, з'яўляецца вытворчым значэннем і значэнне правільнае.

HDMI Intel Arria 10 FPGA IP Design Example Архівы кіраўніцтва карыстальніка

Для апошняй і папярэдняй версій гэтага кіраўніцтва карыстальніка звярніцеся да HDMI Intel® Arria 10 FPGA IP Design Example Кіраўніцтва карыстальніка. Калі IP або версія праграмнага забеспячэння адсутнічаюць у спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі IP або праграмнага забеспячэння.
Версіі IP супадаюць з версіямі праграмнага забеспячэння Intel Quartus Prime Design Suite да v19.1. З праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, IP
ядра маюць новую схему кіравання версіямі IP.

Гісторыя версій для HDMI Intel Arria 10 FPGA IP Design Example Кіраўніцтва карыстальніка

Версія дакумента Версія Intel Quartus Prime IP версія Змены
2022.12.27 22.4 19.7.1 Дададзены новы параметр для выбару версіі даччынай карты HDMI у раздзел "Патрабаванні да абсталявання і праграмнага забеспячэння" дызайнуample для HDMI 2.0 (рэжым без FRL).
2022.07.29 22.2 19.7.0 • Паведамленне аб выдаленні кампанента Cygwin з версіі Nios II EDS для Windows* і аб патрабаванні ўсталяваць WSL для карыстальнікаў Windows*.
• Абноўленая версія даччынай карткі з 4-га па 9-ы варыянт, дзе дастасавальна ва ўсім дакуменце.
2021.11.12 21.3 19.6.1 • Абноўлены падраздзел Захоўвайце зашыфраваныя вытворчыя ключы HDCP у знешняй флэш-памяці або EEPROM (Падтрымка кіравання ключамі HDCP = 1), каб апісаць новую ўтыліту праграмнага забеспячэння для шыфравання ключоў (KEYENC).
• Выдалены наступныя фігуры:
— Масіў даных факсімільнага ключа R1 для прыватнага ключа прыёму
— Масівы дадзеных вытворчых ключоў HDCP (запаўняльнік)
— Масіў даных ключа абароны HDCP (загадзя вызначаны ключ)
— Ключ абароны HDCP ініцыялізаваны ў hdcp2x_tx_kmem.mif
— Ключ абароны HDCP ініцыялізаваны ў hdcp1x_rx_kmem.mif
— Ключ абароны HDCP ініцыялізаваны ў hdcp1x_tx_kmem.mif
• Перанесены падраздзел HDCP Key Mapping з DCP Key Fileз Кіраўніцтва па адладцы для захоўвання простых вытворчых ключоў HDCP у FPGA (падтрымка кіравання ключамі HDCP = 0).
2021.09.15 21.1 19.6.0 Выдалена спасылка на ncsim
2021.05.12 21.1 19.6.0 • Дадаецца, калі SUPPORT FRL = 1 або SUPPORT HDCP KEY MANAGEMENT = 1 у апісанне для малюнка 29 HDCP Over HDMI Design ExampБлок-схема.
• Дададзены крокі ў памяць ключоў HDCP files у праходжанні дызайну.
• Дадаецца, калі SUPPORT FRL = 0, у раздзел «Настройка праграмнага забеспячэння».
• Дададзены крок для ўключэння параметра Support HDCP Key Management у Generate the Design.
• Дададзены новы падраздзел Захоўвайце зашыфраваныя вытворчыя ключы HDCP у знешняй флэш-памяці або EEPROM (Падтрымка кіравання ключамі HDCP = 1).
працяг...
Версія дакумента Версія Intel Quartus Prime IP версія Змены
• Настольная кнопка і святлодыёдныя індыкатары перайменаваны ў кнопку і святлодыёдныя індыкатары (SUPPORT FRL = 0).
• Дададзеныя кнопкі стала і святлодыёдныя індыкатары (ПАДТРЫМКА FRL = 1).
• Дададзены новы раздзел Абарона ключа шыфравання, убудаванага ў дызайн FPGA.
• Дададзены новы раздзел «Рэкамендацыі па адладцы» і падраздзелы «Сігналы стану HDCP», «Змена параметраў праграмнага забеспячэння HDCP» і «Часта задаюць пытанні».
2021.04.01 21.1 19.6.0 • Абноўленыя кампаненты фігуры, неабходныя для дызайну толькі RX або TX.
• Абноўленая табліца RTL Files.
• Абноўлены верхнія кампаненты малюнка HDMI RX.
• Выдалены раздзел Працэс навучання HDMI RX Top Link.
• Абноўлены этапы выканання дызайну з рознымі стаўкамі FRL.
• Абноўлены малюнак HDMI 2.1 Design Example Тактавая схема.
• Абноўлена таблічная схема тактавання сігналаў.
• Абноўлены малюнак блок-схемы HDMI RX-TX, каб дадаць злучэнне ад трансівера арбітра да TX зверху.
2020.09.28 20.3 19.5.0 • Выдалена заўвага аб тым, што дызайн HDMI 2.1 example ў рэжыме FRL падтрымлівае толькі прылады хуткасці -1 у HDMI Intel FPGA IP Design Example Кароткае кіраўніцтва для прылад Intel Arria 10 і HDMI 2.1 Design Example (Падтрымка FRL = 1) раздзелы. Канструкцыя падтрымлівае ўсе ступені хуткасці.
• Выдалена інфармацыя ls_clk з усіх дызайнаў HDMI 2.1, напрыкладampзвязаныя раздзелы. Дамен ls_clk больш не выкарыстоўваецца ў дызайне exampле.
• Абноўлены блок-схемы для дызайну HDMI 2.1 example ў рэжыме FRL у HDMI 2.1 Design Example (Падтрымка FRL = 1), Стварэнне дызайнаў толькі для RX або TX, кампаненты дызайну і раздзелы тактавай схемы.
• Абноўлены каталогі і створаны files у раздзелах Структура каталогаў.
• Выдалены недарэчныя сігналы і дададзена або адрэдагавана апісанне наступнага дызайну HDMI 2.1, напрыкладample signals у раздзеле Interface Signals:
— sys_init
— txpll_frl_locked
— tx_os
— сігналы txphy_rcfg*
— tx_reconfig_done
— txcore_tbcr
— pio_in0_external_connection_export
• Дададзены наступныя параметры ў раздзел «Параметры дызайну RTL»:
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
— выкарыстоўвайце FPLL
— POLARITY_INVERSION
працяг...
Версія дакумента Версія Intel Quartus Prime IP версія Змены
• Абноўлены блок-схемы для дызайну HDMI 2.0 exampдля праграмнага забеспячэння Intel Quartus Prime Pro Edition у HDMI 2.0 Design Example (Падтрымка FRL = 0), Стварэнне канструкцый толькі для RX або TX, кампаненты дызайну і раздзелы тактавай схемы.
• Абноўлены назвы гадзінніка і сігналу скіду ў раздзеле ўстаўкі і фільтрацыі дынамічнага дыяпазону і асваення (HDR).
• Выдалены недарэчныя сігналы і дададзена або адрэдагавана апісанне наступнага дызайну HDMI 2.0, напрыкладample signals у раздзеле Interface Signals:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
— reset_xcvr_powerup
— сігналы nios_tx_i2c*
— сігналы hdmi_ti_i2c*
— сігналы tx_i2c_avalon*
— clock_bridge_0_in_clk_clk
— reset_bridge_0_reset_reset_n
— сігналы i2c_master*
— сігналы nios_tx_i2c*
— мера_валід_піо_знешняга_злучэння і экспарту
— сігналы oc_i2c_av_slave_translator_avalon_an ti_slave_0*
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— сігналы rx_pma_rcfg_mgmt*
• Дададзена заўвага аб тым, што тэставы стэнд мадэлявання не падтрымліваецца для канструкцый з Уключыць I2C уключыў параметр і абнавіў паведамленне мадэлявання ў раздзеле Simulation Testbench.
• Абноўлены раздзел «Абнаўленне вашага дызайну».
2020.04.13 20.1 19.4.0 • Дададзена заўвага, што дызайн HDMI 2.1 example ў рэжыме FRL падтрымлівае толькі прылады хуткасці -1 у HDMI Intel FPGA IP Design Example Кароткае кіраўніцтва для прылад Intel Arria 10 і падрабязнае апісанне для HDMI 2.1 Design Example (Падтрымка FRL = 1) раздзелы.
• Перанесены дызайн HDCP праз HDMIample для раздзела прылад Intel Arria 10 з Кіраўніцтва карыстальніка HDMI Intel FPGA IP.
• Адрэдагаваны раздзел "Мадэляванне дызайну", каб уключыць аўдыяample генератар, генератар бакавой паласы даных і генератар дапаможных даных і абнавіў паведамленне аб паспяховым мадэляванні.
• Выдалена заўвага аб тым, што заяўленае мадэляванне даступна толькі для Падтрымка FRL адключаныя канструкцыі нататка. Мадэляванне цяпер даступна для Падтрымка FRL уключаны дызайн, а таксама.
• Абноўлена апісанне функцыі ў Падрабязным апісанні для HDMI 2.1 Design Exampраздзел le (Падтрымка FRL уключана).
працяг...
Версія дакумента Версія Intel Quartus Prime IP версія Змены
• Рэдагаваў блок-схему ў раздзелах "Блок-схема дызайну HDMI 2.1 RX-TX", "Кампаненты дызайну" і "Стварэнне дызайнаў толькі для RX" і "Толькі для перадачы" для дызайну HDMI 2.1.ampле. Дададзены новыя кампаненты і выдалены кампаненты, якія больш не прымяняюцца.
• Адрэдагавана інструкцыя скрыпту main.c у раздзеле «Стварэнне дызайнаў толькі для RX або TX».
• Абноўлены раздзелы «Структура каталогаў» для дадання новых тэчак і files як для HDMI 2.0, так і для HDMI
2.1 дызайн exampлес.
• Абноўлены раздзел Патрабаванні да абсталявання і праграмнага забеспячэння для дызайну HDMI 2.1, напрыкладampле.
• Абноўлены блок-схема і апісанні сігналаў у раздзеле "Устаўка і фільтраванне дынамічнага дыяпазону і асваення (HDR) InfoFrame" для дызайну HDMI 2.1.ampле.
• Дададзены новы раздзел «Выкананне дызайну з рознымі стаўкамі FRL» для дызайну HDMI 2.1, напрыкладampлес.
• Абноўлены блок-схема і апісанні сігналаў у раздзеле "Схема тактавання" для дызайну HDMI 2.1.ampле.
• Дададзена апісанне карыстальніцкага DIP-пераключальніка ў раздзеле «Апаратная ўстаноўка» для дызайну HDMI 2.1, напрыкладampле.
• Абноўлены раздзел «Абмежаванні дызайну» для дызайну HDMI 2.1ampле.
• Абноўлены раздзел «Абнаўленне вашага дызайну».
• Абноўлены раздзелы Simulation Testbench як для дызайну HDMI 2.0, так і для HDMI 2.1ampлес.
2020.01.16 19.4 19.3.0 • Абноўлены HDMI Intel FPGA IP Design Example Кароткае кіраўніцтва для раздзела прылад Intel Arria 10 з інфармацыяй аб нядаўна дададзеным дызайне HDMI 2.1ample з рэжымам FRL.
• Дададзены новы раздзел, Падрабязнае апісанне для HDMI 2.1 Design Example (падтрымка FRL уключана), якая змяшчае ўсю адпаведную інфармацыю аб нядаўна дададзеным дызайне, напрampле.
• Перайменаваны ў HDMI Intel FPGA IP Design Example Падрабязнае апісанне да падрабязнага апісання для дызайну HDMI 2.0 Example для лепшай яснасці.
2019.10.31 18.1 18.1 • Дададзена згенеравана files у тэчцы tx_control_src: ti_i2c.c і ti_i2c.h.
• Дададзена падтрымка даччынай карты FMC версіі 11 у раздзелах "Патрабаванні да абсталявання і праграмнага забеспячэння" і "Складанне і тэставанне дызайну".
• Выдалены раздзел «Абмежаванне дызайну». Абмежаванне адносна парушэння часу на максімальныя абмежаванні перакосу было вырашана ў версіі
18.1 HDMI Intel FPGA IP.
• Дададзены новы параметр RTL, BITEC_DAUGHTER_CARD_REV, каб вы маглі выбраць версію даччынай карты Bitec HDMI.
працяг...
Версія дакумента Версія Intel Quartus Prime IP версія Змены
• Абноўлена апісанне для сігналаў fmcb_dp_m2c_p і fmcb_dp_c2m_p, каб уключыць інфармацыю аб версіях 11, 6 і 4 даччынай карты FMC.
• Дададзены наступныя новыя сігналы для даччынай карты Bitec, версія 11:
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a ddress
— абрад oc_i2c_master_ti_avalon_anti_slave_w
— oc_i2c_master_ti_avalon_anti_slave_r eaddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• Дададзены раздзел аб абнаўленні вашага дызайну.
2017.11.06 17.1 17.1 • Ядро HDMI IP перайменавана ў HDMI Intel FPGA IP у адпаведнасці з рэбрэндынгам Intel.
• Зменены тэрмін Qsys на Platform Designer.
• Дададзена інфармацыя пра дынамічны дыяпазон і функцыі ўстаўкі і фільтрацыі Mastering InfoFrame (HDR).
• Абноўлена структура каталогаў:
— Дададзены тэчкі сцэнарыяў і праграмнага забеспячэння і files.
— Абноўлены агульны і hdr files.
— Выдалены atx files.
— Дыферэнцыраваны files для Intel Quartus Prime Standard Edition і Intel Quartus Prime Pro Edition.
• Абноўлены раздзел "Стварэнне дызайну", каб дадаць прыладу, якая выкарыстоўваецца як 10AX115S2F4I1SG.
• Зменена хуткасць перадачы дадзеных трансівера для тактавай частаты TMDS 50-100 МГц да 2550-5000 Мбіт/с.
• Абноўлена інфармацыя аб спасылцы RX-TX, што вы можаце адпусціць кнопку user_pb[2], каб адключыць знешнюю фільтрацыю.
• Абноўлена блок-схема праграмнага забеспячэння Nios II, якая ўключае элементы кіравання для майстра I2C і крыніцы HDMI.
• Дададзена інфармацыя аб Дызайн Example Параметры графічнага інтэрфейсу.
• Дададзены параметры дызайну HDMI RX і TX Top.
• Дададзены гэтыя сігналы верхняга ўзроўню HDMI RX і TX:
— mgmt_clk
— скінуць
— i2c_clk
— hdmi_clk_in
— Выдалены гэтыя сігналы верхняга ўзроўню HDMI RX і TX:
• версія
• i2c_clk
працяг...
Версія дакумента Версія Intel Quartus Prime IP версія Змены
• Дададзена заўвага аб тым, што аналагавая налада трансівера правяраецца для камплекта распрацоўкі Intel Arria 10 FPGA і даччынай карты Bitec HDMI 2.0. Вы можаце змяніць аналагавыя налады для вашай платы.
• Дададзена спасылка для абыходнага шляху, каб пазбегнуць дрыгацення каскаднай сістэмы PLL або невыдзеленых тактавых шляхоў для эталоннага тактавага сігналу Intel Arria 10 PLL.
• Дададзена заўвага аб тым, што вы не можаце выкарыстоўваць штыфт RX прыёмаперадатчыка ў якасці CDR refclk для HDMI RX або ў якасці TX PLL refclk для HDMI TX.
• Дададзена заўвага аб тым, як дадаць абмежаванне set_max_skew для канструкцый, якія выкарыстоўваюць злучэнне TX PMA і PCS.
2017.05.08 17.0 17.0 • Рэбрэндынг Intel.
• Зменены нумар дэталі.
• Абноўлена структура каталогаў:
— Дададзены hdr files.
— Зменены qsys_vip_passthrough.qsys на nios.qsys.
— Дададзена fileпрызначаны для Intel Quartus Prime Pro Edition.
• Абноўлена інфармацыя аб тым, што блок RX-TX Link таксама выконвае знешнюю фільтрацыю інфармацыйнага кадра High Dynamic Range (HDR) з дапаможных даных HDMI RX і ўстаўляе эксample HDR Infoframe да дапаможных даных HDMI TX праз мультыплексар Avalon ST.
• Дададзена заўвага для апісання ўласнага PHY прыёмаперадатчыка аб тым, што для задавальнення патрабаванняў да міжканальнага перакосу HDMI TX вам трэба ўсталяваць параметр рэжыму злучэння канала TX у рэдактары параметраў Native PHY прыёмаперадатчыка Arria 10, каб Склейванне PMA і PCS.
• Абноўленае апісанне АС і сігналаў вымярэння.
• Зменены кадрыampкаэфіцыент ling для рознай хуткасці перадачы дадзеных прыёмаперадатчыка ў кожным дыяпазоне тактавых частот TMDS для падтрымкі схемы прамога тактавання TX FPLL.
• Зменена схема каскаднага тактавання TX IOPLL на TX FPLL на прамую схему TX FPLL.
• Дададзены сігналы рэканфігурацыі TX PMA.
• Адрэдагаваныя кадры USER_LED[7].ampстатус лінга. 1 паказвае оверыampLED (хуткасць перадачы дадзеных < 1,000 Мбіт/с у прыладзе Arria 10).
• Абноўлены дызайн HDMI Example Табліца сімулятараў, якія падтрымліваюцца. VHDL не падтрымліваецца для NCSim.
• Дададзена спасылка на архіўную версію Arria 10 HDMI IP Core Design Example Кіраўніцтва карыстальніка.
2016.10.31 16.1 16.1 Першапачатковы выпуск.

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

intel HDMI Arria 10 FPGA IP Design Example - значок 1 электронная версія
intel HDMI Arria 10 FPGA IP Design Exampле - значок Адправіць водгук
ID: 683156
Версія: 2022.12.27

Дакументы / Рэсурсы

intel HDMI Arria 10 FPGA IP Design Example [pdfКіраўніцтва карыстальніка
HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Design Example

Спасылкі

Падобныя паведамленні

Пакінуць каментар

Ваш электронны адрас не будзе апублікаваны. Абавязковыя для запаўнення палі пазначаны *