HDMI Arria 10 FPGA IP Diseinua Adample
Erabiltzailearen GidaHDMI Intel® Arria 10 FPGA IP
Diseinua Adibample Erabiltzailearen Gida
Intel®Quartus®-rako eguneratua
Prime Design Suite: 22.4
IP bertsioa: 19.7.1

HDMI Intel® FPGA IP Diseinua Adibample Intel® Arria® 10 gailuetarako Abiatzeko Gida azkarra

HDMI Intel® 10 gailuek proba-banku simulatzailea eta konpilazioa eta hardware probak onartzen dituen hardware diseinua ditu.
FPGA IP diseinua adibidezample Intel Arria®-rako
HDMI Intel FPGA IP-k diseinu hau eskaintzen du adibidezamples:

• HDMI 2.1 RX-TX birtransmititzeko diseinua tasa finkoko lotura (FRL) modua gaituta
• HDMI 2.0 RX-TX birtransmititzeko diseinua FRL modua desgaituta
• HDCP HDMI 2.0 bidezko diseinua

Oharra: HDCP funtzioa ez dago Intel® Quartus Prime Pro Edition softwarean sartzen.
HDCP funtziora sartzeko, jarri harremanetan Intel helbidera https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Diseinu bat sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko.
1. Irudia Garapen UrratsakLotutako informazioa
HDMI Intel FPGA IP Erabiltzailearen Gida
1.1. Diseinua sortzea
Erabili HDMI Intel FPGA IP parametro editorea Intel Quartus Prime softwarean diseinua sortzeko adibidezamples. Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
Niosetik hasita® II EDS Intel Quartus Prime Pro Edition software 19.2 bertsioan eta Intel Quartus Prime Standard Edition software bertsioan 19.1, Intel-ek Cygwin osagaia kendu du Nios II EDS Windows* bertsioan, Windows* Subsystem for Linux (WSL) ordezkatuz. Windows* erabiltzailea bazara, WSL instalatu behar duzu zure diseinua sortu aurretik, adibidezample.
2. irudia. Diseinu-fluxua sortzea

1. Sortu proiektu bat Intel Arria 10 gailu familiarra zuzenduta eta hautatu nahi duzun gailua.
2. IP Katalogoan, kokatu eta egin klik bikoitza Interfaze-protokoloak ➤ Audio eta bideoa ➤ HDMI Intel FPGA IP. IP aldaera berria edo IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip edo .qsys.
4. Sakatu Ados. Parametroen editorea agertzen da.
5. IP fitxan, konfiguratu nahi dituzun parametroak bai TX bai RX.
6. Aktibatu Support FRL parametroa HDMI 2.1 diseinua sortzeko adibidezample FRL moduan. Desaktibatu HDMI 2.0 diseinua sortzeko adibidezample FRL gabe.
7. Diseinuan Adibample fitxan, hautatu Arria 10 HDMI RX-TX Retransmit.
8. Hautatu Simulazioa proba-bankua sortzeko, eta hautatu Sintesia hardwarearen diseinua sortzeko, adibidezample.Aukera hauetako bat gutxienez hautatu behar duzu diseinua sortzeko adibidezample files. Biak hautatzen badituzu, belaunaldi-denbora luzeagoa da.
9. Sorturako File Formateatu, hautatu Verilog edo VHDL.
10. Target Development Kit-erako, hautatu Intel Arria 10 GX FPGA Development Kit. Garapen-kit bat hautatzen baduzu, xede-gailua (4. urratsean hautatua) aldatu egingo da xede-taulan dagoen gailuarekin bat etortzeko. Intel Arria 10 GX FPGA Garapen Kitrako, gailu lehenetsia 10AX115S2F4I1SG da.
11. Egin klik Sortu Adiample Diseinua.

Lotutako informazioa
Nola instalatu Windows* Linux* azpisistema (WSL) Windows* OS-en?
1.2. Diseinua simulatzea
HDMI testbench-ek serieko loopback diseinua simulatzen du TX instantzia batetik RX instantzia batera. Barneko bideo-ereduen sorgailua, audioaample sorgailuak, alboko bandako datu-sorgailuak eta datu-sorgailu osagarrien moduluek HDMI TX instantzia gidatzen dute eta TX instantziaren serie irteera RX instantziara konektatzen da testbench-ean.
3. irudia. Diseinuaren simulazio-fluxua

1. Joan nahi duzun simulazio karpetara.
2. Exekutatu nahi duzun simulagailu bateragarrirako simulazio-scripta. Scriptak simulagailuan testbench-a konpilatzen eta exekutatzen du.
3. Emaitzak aztertu.

1. taula. Simulazioa exekutatzeko urratsak

Simulagailua	Laneko Direktorioa	Argibideak
Riviera-PRO*	/simulazioa/aldec	Komando-lerroan, idatzi
		vsim -c -do aldec.do
ModelSim*	/simulazioa/tutorea	Komando-lerroan, idatzi
		vsim -c -do mentor.do
VCS*	/simulazioa/synopsys/vcs	Komando-lerroan, idatzi
		iturburua vcs_sim.sh
VCS MX	/simulazioa/synopsys/ vcsmx	Komando-lerroan, idatzi
		iturburua vcsmx_sim.sh
Xcelium* Paraleloa	/simulazioa/xcelium	Komando-lerroan, idatzi
		iturburua xcelium_sim.sh

Simulazio arrakastatsu bat mezu honekin amaitzen da:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_MAIZTASUNA (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulazio pasea
1.3. Diseinua osatzea eta probatzea

Hardwarearen erakustaldi-proba bat konpilatu eta exekutatzeko adibidezampdiseinua, jarraitu urrats hauek:

1. Ziurtatu hardwarea adibidezample diseinuaren sorkuntza amaitu da.
2. Abiarazi Intel Quartus Prime softwarea eta ireki .qpf file.
   • HDMI 2.1 diseinua adibidezampLaguntza FRL gaituta duen fitxategia: project directory/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 diseinua adibidezampLaguntza FRL desgaituta duen fitxategia: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Sakatu Prozesatzen ➤ Hasi konpilazioa.
4. Konpilazio arrakastatsuaren ondoren, .sof file quartus/output_-n sortuko dafiles direktorioa.
5. Konektatu barneko FMC ataka B (J2):
   • HDMI 2.1 diseinua adibidezampFRL euskarria gaituta duen fitxategia: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Oharra: Zure Bitec HDMI alaba txartelaren berrikuspena hauta dezakezu. Diseinuaren azpian Adibampfitxan, ezarri HDMI Daughter Card Revision 9. Berrikuspena, Berrikuspena edo alaba-txartelik gabe. Balio lehenetsia 9. berrikuspena da.
   • HDMI 2.0 diseinua adibidezampFRL euskarria desgaituta duen fitxategia: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Konektatu Bitec FMC alaba txartelaren TX (P1) kanpoko bideo-iturri batera.
7. Konektatu Bitec FMC alaba-txartelaren RX (P2) kanpoko bideo-harraska edo bideo-analizzatzaile batera.
8. Ziurtatu garapen-taularen etengailu guztiak lehenetsitako posizioan daudela.
9. Konfiguratu hautatutako Intel Arria 10 gailua garapen-taulan sortutako .sof erabiliz file (Tresnak ➤ Programatzailea).
10. Analizatzaileak iturburutik sortutako bideoa erakutsi behar du.

Lotutako informazioa
Intel Arria 10 FPGA Garapen Kitaren Erabiltzailearen Gida
1.4. HDMI Intel FPGA IP Diseinua Adibample Parametroak
2. taula.
HDMI Intel FPGA IP Diseinua Adibample Intel Arria 10 gailuetarako parametroak Aukera hauek Intel Arria 10 gailuetarako soilik daude eskuragarri.

Parametroa	Balioa	Deskribapena
Diseinu erabilgarri Adibample
Hautatu Diseinua	Arria 10 HDMI RX-TX Retransmit	Hautatu diseinua adibidezampsortu beharreko le.

Diseinua Adibample Files
Simulazioa	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files simulazio proba-bankurako.
Sintesia	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files Intel Quartus Prime konpilaziorako eta hardware erakustaldirako.

Sortutako HDL formatua
Sortu File Formatua	Verilog, VHDL	Hautatu zure HDL formatua gogokoena sortutako diseinurako, adibidezample fileezarri. Oharra: Aukera honek sortutako goi-mailako IP-aren formatua soilik zehazten du files. Beste guztiak files (adibample testbenches eta goi mailakoa files hardware erakustaldirako) Verilog HDL formatuan daude

Helburuak garatzeko kit
Hautatu Arbela	Garapen kitrik gabe,	Hautatu zuzendutako diseinurako taula, adibidezample.
	Arria 10 GX FPGA garapen kit, Pertsonalizatutako Garapen Kit	• Garapen kitrik gabe: aukera honek diseinurako hardware-alderdi guztiak baztertzen ditu, adibidezample. IP nukleoak pin esleipen guztiak pin birtualetan ezartzen ditu. • Arria 10 GX FPGA Garapen Kit: Aukera honek proiektuaren xede-gailua automatikoki hautatzen du garapen-kit honetako gailuarekin bat etor dadin. Helburuko gailua alda dezakezu Aldatu xede gailua parametroa zure taularen berrikuspenak gailuaren aldaera desberdina badu. IP nukleoak pin esleipen guztiak ezartzen ditu garapen-kitaren arabera.
		•Kit garapen pertsonalizatua: aukera honek diseinua ahalbidetzen du adibidezampIntel FPGA batekin hirugarrenen garapen-kit batean probatu beharrekoa. Baliteke pin-esleipenak zure kabuz ezarri behar izatea.

Xede Gailua
Aldatu xede gailua	Piztu itzali	Aktibatu aukera hau eta hautatu garapen-kitaren gailuaren aldaera hobetsia.

HDMI 2.1 Diseinua Adibample (FRL onartzen = 1)

HDMI 2.1 diseinua adibidezampFRL moduan lau RX kanal eta lau TX kanal osatutako HDMI instantziako loopback paralelo bat erakusten du.
3. taula. HDMI 2.1 Diseinua AdibampIntel Arria 10 gailuetarako le

Diseinua Adibample	Datu-tasa	Kanal modua	Loopback mota
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Simplex	FIFO bufferrarekin paraleloan

Ezaugarriak

• Diseinuak FIFO buffer-ak instantziatzen ditu HDMI 2.1 konketa eta iturriaren artean HDMI bideo-korronte zuzena egiteko.
• Diseinua exekuzio garaian FRL modua eta TMDS modua aldatzeko gai da.
• Diseinuak LED egoera erabiltzen du arazte goiztiarrerakotage.
• Diseinua HDMI RX eta TX instantziekin dator.
• Diseinuak Dynamic Range eta Mastering (HDR) InfoFrame txertatzea eta iragaztea erakusten du RX-TX lotura moduluan.
• Diseinuak FRL tasa negoziatzen du TX-ra konektatutako konketa eta RX-ra konektatuta dagoen iturriaren artean. Diseinua EDID-tik pasatzen da kanpoko konketatik barneko RXra konfigurazio lehenetsian. Nios II prozesadoreak loturaren oinarria negoziatzen du TX-ra konektatuta dagoen konketa-gaitasunaren arabera. User_dipsw barneko etengailua ere alda dezakezu TX eta RX FRL gaitasunak eskuz kontrolatzeko.
• Diseinuak hainbat arazketa-eginbide ditu.
  RX instantziak bideo-iturburu bat jasotzen du kanpoko bideo-sorgailutik, eta datuak FIFO loopback bidez pasatzen dira TX instantziara transmititu aurretik. Kanpoko bideo analizatzailea, monitorea edo HDMI konexioa duen telebista bat TX nukleora konektatu behar duzu funtzionaltasuna egiaztatzeko.

2.1. HDMI 2.1 RX-TX Retransmit Diseinu-Bloke Diagrama
HDMI RX-TX retransmit diseinua adibidezample-ek loopback paraleloa erakusten du kanal simplex moduan HDMI 2.1-rako, euskarria FRL gaituta dagoela.
4. Irudia HDMI 2.1 RX-TX Retransmit Block Diagrama2.2. RX-Only edo TX-Only Disigns
Erabiltzaile aurreratuentzat, HDMI 2.1 diseinua erabil dezakezu TX edo RX soilik diseinua sortzeko.
5. Irudia RX-Only edo TX-Only diseinurako beharrezkoak diren osagaiakRX edo TX soilik osagaiak erabiltzeko, kendu garrantzirik gabeko blokeak diseinutik.
4. Taula. RX-Only eta TX-Only Diseinu-eskakizunak

Erabiltzaileen eskakizunak	Kontserbatzea	Kendu	Gehitu
HDMI RX soilik	RX Goia	• TX Top • RX-TX lotura • CPU azpisistema • Transceiver Arbiter	–
HDMI TX soilik	•TX Top •PUZaren azpisistema	•RX Goiena • RX-TX lotura •Transceptor Arbiter	Bideo-ereduen sorgailua (modulu pertsonalizatua edo Bideo eta Irudiak Prozesatzeko (VIP) Suitetik sortutakoa)

RTL aldaketez gain, main.c script-a ere editatu behar duzu.
• HDMI TX-eko diseinuetarako soilik, desakoplatu HDMI RX blokeo-egoeraren itxarotea ondoko lerroak kenduz eta ordezkatuz.
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
bitartean (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Berriz konfiguratu Tx rx blokeatu ondoren
bada (rx_hdmi_lock == 1) {
bada (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO (PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} bestela {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• HDMI RX-en soilik diseinuetarako, mantendu lerro hauek soilik main.c script-ean:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Hardware eta software eskakizunak
Intelek honako hardware eta software hauek erabiltzen ditu diseinua probatzeko, adibidezample.
Hardwarea

• Intel Arria 10 GX FPGA garapen kit
• HDMI 2.1 iturria (Quantum Data 980 48G Generator)
• HDMI 2.1 harraska (Quantum Data 980 48G analizatzailea)
• Bitec HDMI FMC 2.1 alaba txartela (9. berrikuspena)
• HDMI 2.1 3. kategoriako kableak (Belkin 48 Gbps HDMI 2.1 kablearekin probatua)

Softwarea

• Intel Quartus Prime Pro Edition softwarearen bertsioa 20.1

2.4. Direktorio Egitura
Direktorioek sortutakoa dute files HDMI Intel FPGA IP diseinurako adibidezample.
6. irudia. Diseinurako direktorio-egitura Adibample5. taula. Sortutako RTL Files

Karpetak	Files/Azpikarpetak
ohikoa	erloju_kontrola.ip
	erloju_gurutzatzailea.v
	dcfifo_inst.v
	ertz_detektagailua.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_esklabo	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
birkonfiguratu	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

6. taula. Sortutako simulazioa Files
Ikusi Simulazio proba-bankua atala informazio gehiago lortzeko

Karpetak	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadentzia	/cds.lib
	/hdl.var
tutore	/tutorea.egin
	/msim_setup.tcl
sinopsia	/vcs/filezerrenda.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xzelioa	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
ohikoa	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

7. taula. Sortutako softwarea Files

Karpetak	Files
tx_control_src Oharra: tx_control karpetak hauen bikoiztuak ere baditu files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	nagusia.c
	pio_irakur_idatzi.c
	pio_irakur_idatzi.h

2.5. Diseinu-osagaiak
HDMI Intel FPGA IP diseinua adibidezample goi-mailako osagai arruntek eta HDMI TX eta RX goiko osagaiek osatzen dute.
2.5.1. HDMI TX osagaiak
HDMI TX goiko osagaiek TX oinarrizko goi-mailako osagaiak eta IOPLL, transzeiver PHY berrezarri kontroladorea, transceptor jatorrizko PHY, TX PLL, TX birkonfigurazio kudeaketa eta irteerako buffer blokeak barne hartzen dituzte.
7. irudia. HDMI TX goiko osagaiak8. taula. HDMI TX goiko osagaiak

Modulua	Deskribapena
HDMI TX nukleoa	IP-ak goi-mailako bideo-datuak jasotzen ditu eta datu osagarriak kodetzea, audio-datuen kodetzea, bideo-datuen kodetzea, nahastea, TMDS kodetzea edo paketetzea egiten ditu.
IOPLL	IOPLL (iopll_frl) TX nukleorako FRL erlojua sortzen du. Erreferentzia-erloju honek TX FPLL irteera-erlojua jasotzen du. FRL erlojuaren maiztasuna = datu-tasa errei bakoitzeko x 4 / (FRL karaktere erloju bakoitzeko x 18)
Transceiver PHY Berrezarri kontrolagailua	Transceiver PHY berrezarri kontrolagailuak TX transzeisoreen hasierako fidagarria bermatzen du. Kontrolagailu honen berrezartze-sarrera goi-mailatik abiarazten da, eta dagokion berrezartze seinale analogikoa eta digitala sortzen du Transceiver Native PHY blokeari bloke barruko berrezartze-sekuentziazioaren arabera. Bloke honetako tx_ready irteerako seinaleak HDMI Intel FPGA IP-rako berrezartzeko seinale gisa ere funtzionatzen du, transceptorea martxan dagoela eta nukleotik datuak jasotzeko prest dagoela adierazteko.
Transceiver Native PHY	Transceptor bloke gogorra, HDMI TX nukleotik datu paraleloak jasotzen dituena eta hori igortzeko datuak serializatzen dituena. Oharra: HDMI TX kanalen arteko okertze eskakizuna betetzeko, ezarri TX kanalaren lotura modua Intel Arria 10 Transceiver Native PHY parametro editorean. PMA eta PCS lotura. Gehienezko okertze (set_max_skew) muga-eskakizuna ere gehitu behar diozu transceptor berrezartzeko kontrolagailutik (tx_digitalreset) berrezartze-seinale digitalean gomendatzen den moduan. Intel Arria 10 Transceiver PHY erabiltzailearen gida.
TX PLL	Igorle PLL blokeak serieko erloju azkarra eskaintzen dio Transceiver Native PHY blokeari. HDMI Intel FPGA IP diseinu honetarako adibidezample, fPLL TX PLL gisa erabiltzen da. TX PLL-k bi erreferentzia-erloju ditu. • 0 erreferentziako erlojua osziladore programagarrira konektatuta dago (TMDS erloju-maiztasunarekin) TMDS modurako. Diseinu honetan adibidezample, RX TMDS erlojua 0 erreferentziako erlojuarekin konektatzeko erabiltzen da TMDS modurako. Intelek gomendatzen dizu osziladore programagarria erabiltzea TMDS erloju-maiztasunarekin 0 erreferentziako erlojurako. • 1. erreferentziako erlojua 100 MHz-ko erloju finko batera konektatuta dago FRL modurako.
TX birkonfigurazio kudeaketa	•TMDS moduan, TX birkonfigurazioa kudeatzeko blokeak TX PLL birkonfiguratzen du irteerako erloju-maiztasun desberdinetarako, bideo zehatzaren TMDS erloju-maiztasunaren arabera. •FRL moduan, TX birkonfigurazioa kudeatzeko blokeak TX PLL birkonfiguratzen du 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps eta 12 Gbps serieko erloju azkarra hornitzeko 0x31 SCDC erregistroko FRL_Rate eremuaren arabera. •TX birkonfigurazioa kudeatzeko blokeak TX PLL erreferentziako erlojua 0 erreferentzia erlojuaren artean aldatzen du TMDS modurako eta 1 erreferentziako erlojuaren artean FRL modurako.
Irteerako buffer	Buffer honek HDMI DDC eta birdriver osagaien I2C interfazearekin elkarreragiteko interfaze gisa jokatzen du.

9. Taula. Transceiver Datu-tasa eta Oversampling Faktore bakoitza Erlojuaren maiztasun-tartea

Modua	Datu-tasa	Albiacampler 1 (2x oversample)	Albiacampler 2 (4x oversample)	Albiacample Faktorea	Albiacampled Datu-tasa (Mbps)
TMDS	250-1000	On	On	8	2000-8000
TMDS	1000-6000	On	Desaktibatuta	2	2000-12000
FRL	3000	Desaktibatuta	Desaktibatuta	1	3000
FRL	6000	Desaktibatuta	Desaktibatuta	1	6000

FRL	8000	Desaktibatuta	Desaktibatuta	1	8000
FRL	10000	Desaktibatuta	Desaktibatuta	1	10000
FRL	12000	Desaktibatuta	Desaktibatuta	1	12000

8. Irudia TX birkonfigurazio sekuentzia-fluxua2.5.2. HDMI RX osagaiak
HDMI RX goiko osagaiek RX core goi-mailako osagaiak, aukerako I²C esklaboa eta EDID RAM, IOPLL, transzeiver PHY berrezartzeko kontrolagailua, RX jatorrizko PHY eta RX birkonfigurazio kudeaketa blokeak dira.
9. irudia. HDMI RX goiko osagaiak10. taula. HDMI RX goiko osagaiak

Modulua	Deskribapena
HDMI RX nukleoa	IP-ak serieko datuak jasotzen ditu Transceiver Native PHY-tik eta datuen lerrokatzea, kanalen deskodeketa, TMDS deskodetzea, datu osagarriak deskodetzea, bideo datuen deskodetzea, audio datuak deskodetzea eta deskodetzea egiten ditu.
I2C esklaboa	I2C Sink Display Data Channel (DDC) eta Status and Data Channel (SCDC) erabiltzen den interfazea da. HDMI iturburuak DDC erabiltzen du konketa-gaitasunak eta ezaugarriak zehazteko Enhanced Extended Display Identification Data (E-EDID) datu-egitura irakurriz. E-EDID-rako 8 biteko I2C esklabo helbideak 0xA0 eta 0xA1 dira. LSBk sarbide mota adierazten du: 1 irakurtzeko eta 0 idazteko. HPD gertaera bat gertatzen denean, I2C esklaboak E-EDID datuei erantzuten die txip-etik irakurriz. I2C esklabo soilik kontrolagailuak SCDC ere onartzen du HDMI 2.0 eta 2.1rako. SCDCrako 9 biteko I2C esklabo-helbidea 0xA8 eta 0xA9 dira. HPD gertaera bat gertatzen denean, I2C esklaboak idazteko edo irakurtzeko transakzioa egiten du HDMI RX nukleoko SCDC interfazetik. Fixed Rate Link (FRL) estekaren prestakuntza-prozesua I2C bidez ere gertatzen da HPD gertaera batean edo iturriak FRL tasa-erregistroan FRL tasa desberdina idazten duenean (SCDC-k 0x31 bit[3:0] erregistratzen du), estekaren prestakuntza-prozesua hasten da. Oharra: SCDCrako I2C esklabo soilik kontrolagailu hau ez da beharrezkoa HDMI 2.0 edo HDMI 2.1 ez badago.

EDID RAM

Diseinuak EDID informazioa gordetzen du RAM 1-Port IPa erabiliz. Bi hari (erlojua eta datuak) serieko bus protokolo estandar batek (I2C esklabo-kontrolatzailea) CEA-861-D betetzen duen E-EDID datu-egitura transferitzen du. EDID RAM honek E-EDID informazioa gordetzen du. • TMDS moduan dagoenean, diseinuak EDID bidezko transmisioa onartzen du TXtik RXra. EDID-en bidez, TX kanpoko konketara konektatzen denean, Nios II prozesadoreak EDID kanpoko konketatik irakurtzen du eta EDID RAMera idazten du. • FRL moduan dagoenean, Nios II prozesadoreak esteka-tasa bakoitzerako aurrez konfiguratutako EDID idazten du global.h script-eko HDMI_RX_MAX_FRL_RATE parametroan oinarrituta. Erabili HDMI_RX_MAX_FRL_RATE sarrera hauek onartzen den FRL tasarako: • 1: 3G 3 Erreiak • 2: 6G 3 Erreiak •3: 6G 4 Erreiak • 4: 8G 4 Erreiak •5: 10G 4 Lanes (lehenetsia) •6: 12G 4 Erreiak

IOPLL

HDMI RX-ek bi IOPLL erabiltzen ditu. • Lehenengo IOPLL (pll_tmds) RX CDR erreferentziako erlojua sortzen du. IOPLL hau TMDS moduan bakarrik erabiltzen da. IOPLL honen erreferentzia-erlojuak TMDS erlojua jasotzen du. TMDS moduak IOPLL hau erabiltzen du CDRak ezin duelako 50 MHz-tik beherako erreferentzia-erlojuak jaso eta TMDS erloju-maiztasuna 25 MHz eta 340 MHz bitartekoa baita. IOPLL honek sarrerako erreferentziako erlojuaren 5 aldiz ematen du 25 MHz eta 50 MHz arteko maiztasun tarterako eta sarrerako erreferentziako erlojuaren maiztasun bera eskaintzen du 50 MHz eta 340 MHz arteko maiztasun tarterako. •Bigarren IOPLL (iopll_frl) FRL erlojua sortzen du RX nukleorako. Erreferentzia-erloju honek CDR berreskuratutako erlojua jasotzen du. FRL erlojuaren maiztasuna = datu-tasa errei bakoitzeko x 4 / (FRL karaktere erloju bakoitzeko x 18)

Transceiver PHY Berrezarri kontrolagailua	Transceiver PHY berrezarri kontrolagailuak RX transzeisoreen hasierako fidagarria bermatzen du. Kontrolagailu honen berrezartze-sarrera RX birkonfigurazioak abiarazten du, eta dagokion berrezartze seinale analogikoa eta digitala sortzen du Transceiver Native PHY blokeari blokearen barruan dagoen berrezartze-sekuentziazioaren arabera.
RX Native PHY	Kanpoko bideo-iturri batetik serieko datuak jasotzen dituen transceptor bloke gogorra. Serieko datuak datu paraleloetara deserializatzen ditu datuak HDMI RX nukleora pasa aurretik. Bloke hau FRL modurako Enhanced PCS-en exekutatzen da. RX CDR-k bi erreferentzia-erlojuak ditu. • Erreferentzia-erlojua 0 IOPLL TMDS-ren irteerako erlojuarekin (pll_tmds) konektatuta dago, TMDS erlojutik eratorritakoa. • 1. erreferentziako erlojua 100 MHz-ko erloju finko batera konektatuta dago. TMDS moduan, RX CDR birkonfiguratzen da 0 erreferentziako erlojua hautatzeko, eta FRL moduan, RX CDR birkonfiguratzen da 1 erreferentziako erlojua hautatzeko.
RX birkonfigurazio kudeaketa	TMDS moduan, RX birkonfigurazioa kudeatzeko blokeak tasa detektatzeko zirkuituak ezartzen ditu HDMI PLL-rekin RX transzeiver-a 250 Mbps-tik 6,000 Mbps bitarteko edozein lotura-tasa arbitrarioetan funtziona dezan. FRL moduan, RX birkonfigurazioa kudeatzeko blokeak RX transceptor birkonfiguratzen du 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps edo 12 Gbps funtziona dezan, SCDC_FRL_RATE erregistro eremuko FRL tasaren arabera (0x31[3:0]). RX birkonfigurazioa kudeatzeko blokea Standard PCS/RX artean aldatzen da TMDS modurako eta Enhanced PCS FRL modurako.Ikusi 10. irudia 22. orrialdean.

10. Irudia RX birkonfigurazio sekuentzia-fluxua
Irudiak kontrolagailuaren tasa anitzeko birkonfigurazio-sekuentzia-fluxua erakusten du sarrerako datu-fluxua eta erreferentziako erloju-maiztasuna jasotzen dituenean edo transzeigailua desblokeatuta dagoenean.2.5.3. Goi-mailako bloke komunak
Goi-mailako bloke arruntak transzeiver arbitroa, RX-TX lotura osagaiak eta CPU azpisistema dira.
11. taula. Goi-mailako bloke komunak

Modulua

Deskribapena

Transceiver Arbiter

Bloke funtzional generiko honek transceptoresak aldi berean berkalibratzea eragozten du kanal fisiko bereko RX edo TX transceptoreek birkonfigurazioa behar dutenean. Aldibereko birkalibrazioak kanal bereko RX eta TX transceptoreak IP inplementazio independenteei esleitzen zaizkien aplikazioetan eragiten du. Transceiver arbitro hau TX simplex eta RX simplex kanal fisiko berean batzeko gomendatutako bereizmenaren luzapena da. Transceiver arbitro honek Avalon® memorian mapatutako RX eta TX birkonfigurazio-eskaerak bateratzen eta arbitratzen laguntzen du RX eta TX transceptores simplexak bideratzen dituzten kanal batean, transceptoresen birkonfigurazio interfazearen ataka sekuentzialki soilik atzi daitekeelako. Transceiver arbitroaren eta TX/RX Native PHY/PHY Berrezarri Kontrolagailuaren blokeen arteko interfazea diseinu honetan adibidezample-ek transzeiver arbitroa erabiliz edozein IP konbinaziorako aplikatzen den modu generikoa erakusten du. Transzeiver arbitroa ez da beharrezkoa kanal batean RX edo TX transzeiver bakarrik erabiltzen denean. Transceiver arbitroak birkonfigurazio baten eskatzailea identifikatzen du bere Avalon memoria-mapatutako birkonfigurazio-interfazeen bidez eta dagokion tx_reconfig_cal_busy edo rx_reconfig_cal_busy atezatuta dagoela ziurtatzen du. HDMI aplikazioetarako, RX-k bakarrik hasten du birkonfigurazioa. Avalon memoria-mapatutako birkonfigurazio-eskaera arbitroaren bidez bideratuz, arbitroak identifikatzen du birkonfigurazio-eskaera RX-tik datorrela, eta horrek tx_reconfig_cal_busy agertzeari uzten dio eta rx_reconfig_cal_busy-ri baieztatzea uzten dio. Atezainari esker, TX transceptorea nahi gabe kalibrazio modura eramatea eragozten du. Oharra: HDMI-k RX birkonfigurazioa soilik eskatzen duenez, tx_reconfig_mgmt_* seinaleak lotuta daude. Gainera, Avalon memoria-mapatutako interfazea ez da beharrezkoa arbitroaren eta TX Native PHY blokearen artean. Blokeak interfazeari esleitzen zaizkio diseinuan, adibidezampTX/RX PHY/PHY berezko PHY/PHY berrezarri kontrolagailura gailuaren gailuaren konexio generikoa frogatzeko.

RX-TX lotura

• HDMI RX core-tik bideo-datuen irteera eta sinkronizazio-seinaleak DCFIFO baten bidez doaz RX eta TX bideo-erlojuaren domeinuetan zehar. • HDMI TX nukleoaren datu laguntzaileen atakak DCFIFOtik atzera-presioaren bidez pasatzen diren datu laguntzaileak kontrolatzen ditu. Atzerapresioak datu laguntzaileen atakan pakete osagarri osatugaberik ez dagoela ziurtatzen du. • Bloke honek kanpoko iragazketa ere egiten du: — Audio-datuak eta audio-erlojuaren birsorkuntza-paketeak datu-jario laguntzailetik iragazten ditu HDMI TX core datu-atala laguntzailera transmititu aurretik. — High Dynamic Range (HDR) InfoFrame iragazten du HDMI RX datu laguntzaileetatik eta ex bat sartzen du.ample HDR InfoFrame HDMI TX-ren datu laguntzaileetara Avalon streaming multiplexagailuaren bidez.

CPU azpisistema

CPU azpisistemak SCDC eta DDC kontrolagailu gisa funtzionatzen du, eta iturburua birkonfiguratzeko kontrolagailu gisa. • Iturburuko SCDC kontrolagailuak I2C kontroladore maisua dauka. I2C kontroladore nagusiak SCDC datuen egitura FPGA iturritik kanpoko konketara transferitzen du HDMI 2.0 funtzionamendurako. Adibidezample, irteerako datu-korrontea 6,000 Mbps-koa bada, Nios II prozesadoreak I2C kontrolagailu maisuari agintzen dio konfigurazio-erregistroko TMDS_BIT_CLOCK_RATIO eta SCRAMBLER_ENABLE bitak eguneratzeko 1era. • I2C maisu berak DDC datu-egitura (E-EDID) ere transferitzen du HDMI iturriaren eta kanpoko konketa artean. • Nios II CPUak HDMI iturriaren birkonfigurazio-kontrolatzaile gisa jokatzen du. PUZak RX birkonfigurazioa kudeatzeko moduluaren aldizkako tasa hautematean oinarritzen da TXak birkonfigurazioa behar duen zehazteko. Avalon memoria-mapatutako esklabo itzultzaileak Nios II prozesadorearen Avalon memoria-mapatutako interfaze nagusiaren eta kanpotik instantziatutako HDMI iturriaren IOPLL eta TX Native PHYren Avalon memoria-mapatutako interfaze esklaboen arteko interfazea eskaintzen du. • Egin lotura prestakuntza I2C master interfazearen bidez kanpoko konketa batekin

2.6. Gama dinamikoa eta masterizazioa (HDR) InfoFrame txertatzea eta iragaztea
HDMI Intel FPGA IP diseinua adibidezample-ek RX-TX loopback sistema batean HDR InfoFrame txertatzearen erakustaldia dakar.
HDMI Zehaztapenaren 2.0b bertsioak Dynamic Range eta Mastering InfoFrame HDMI korronte laguntzailearen bidez transmititzeko aukera ematen du. Erakustaldian, Auxiliary Packet Generator blokeak HDR txertatzea onartzen du. Nahi duzun HDR InfoFrame paketea formateatu behar duzu moduluaren seinale-zerrenda taulan zehazten den moduan eta HDR InfoFrame txertatzea bideo-fotograma bakoitzean behin gertatzen da.
Adib honetanampfitxategiaren konfigurazioa, sarrerako korronte laguntzaileak dagoeneko HDR InfoFrame barne hartzen duen kasuetan, erreproduzitutako HDR edukia iragazten da. Iragazkiak HDR InfoFrame gatazkatsuak transmititzea saihesten du eta HDR S-en zehaztutako balioak soilik bermatzen ditu.ample Datu modulua erabiltzen dira.
11. Irudia RX-TX Link Dynamic Range eta Mastering InfoFrame Txertatzearekin
Irudiak RX-TX loturaren bloke-diagrama erakusten du, tarte dinamikoa eta Mastering InfoFrame HDMI TX core korronte laguntzailean txertatzea barne.12. taula. Datu osagarriak sartzeko blokea (aux_retransmit) seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri
clk	Sarrera	1	Erlojuaren sarrera. Erloju hau bideo-erlojuarekin konektatuta egon behar da.
berrezarri	Sarrera	1	Berrezarri sarrera.

Pakete Seinale Lagungarriak
tx_aux_data	Irteera	72	TX Multiplexorearen paketeen irteera osagarria.
tx_aux_valid	Irteera	1
tx_aux_prest	Irteera	1
tx_aux_sop	Irteera	1
tx_aux_eop	Irteera	1
rx_aux_data	Sarrera	72	RX Datu osagarriak pakete-iragazkiaren modulura pasatu dira multiplexagailuan sartu aurretik.
rx_aux_valid	Sarrera	1
rx_aux_sop	Sarrera	1
rx_aux_eop	Sarrera	1

Kontrol Seinalea
hdmi_tx_vsync	Sarrera	1	HDMI TX Video Vsync. Seinale hau lotura-abiadurako erloju-domeinuarekin sinkronizatu behar da. Nukleoak HDR InfoFrame txertatzen du seinale honen goranzko ertzean dagoen korronte laguntzailean.

13. taula. HDR datu modulua (altera_hdmi_hdr_infoframe) seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
hb0	Irteera	8	Dynamic Range eta Mastering InfoFrame-ren goiburuko 0 byte: InfoFrame motako kodea.
hb1	Irteera	8	Dynamic Range eta Mastering InfoFrame-ren goiburuko byte 1: InfoFrame bertsio-zenbakia.
hb2	Irteera	8	Dynamic Range eta Mastering InfoFrame-ren goiburuko 2 byte: InfoFrame-ren luzera.
pb	Sarrera	224	Dynamic Range eta Mastering InfoFrame-ren datu-bytea.

14. taula. Barruti dinamikoa eta InfoFrame datu-byte-sorta menperatzea bit-eremuak

Bit-Eremua	Definizioa	Metadatu estatikoak 1. mota
7:0	Datuen byte 1: {5'h0, EOTF[2:0]}
15:8	Datu-byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Datu-byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Datu-byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Datu-byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Datu-byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Datu-byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Datu-byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Datu-byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Datu-byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Datu-byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Datu-byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Datu-byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Datu-byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Datu-byte 15: Static_Metadata_Descriptor	zuri_puntua_x, LSB
127:120	Datu-byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Datu-byte 17: Static_Metadata_Descriptor	zuri_puntu_y, LSB
143:136	Datu-byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Datu-byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Datu-byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Datu-byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Datu-byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Datu-byte 23: Static_Metadata_Descriptor	Gehienezko edukiaren argi-maila, LSB
191:184	Datu-byte 24: Static_Metadata_Descriptor	Gehienezko edukiaren argi-maila, MSB
199:192	Datu-byte 25: Static_Metadata_Descriptor	Gehienezko fotograma-batez besteko argi-maila, LSB
207:200	Datu-byte 26: Static_Metadata_Descriptor	Gehienezko fotograma-batez besteko argi-maila, MSB
215:208	Erreserbatuta
223:216	Erreserbatuta

HDR txertatzea eta iragaztea desgaitzea
HDR txertatzea eta iragazkia desgaitzeak aukera ematen du iturburuko korronte laguntzailean dagoeneko eskuragarri dagoen HDR edukiaren birtransmisioa egiaztatzeko RX-TX Retransmit diseinuan inolako aldaketarik gabe.ample.
HDR InfoFrame txertaketa eta iragazketa desgaitzeko:

1. Ezarri block_ext_hdr_infoframe 1'b0 gisa rxtx_link.v-n file HDR InfoFrame-a Auxiliary korrontetik iragaztea saihesteko.
2. Ezarri avalon_st_multiplexer instantziaren multiplexer_in0_valid altera_hdmi_aux_hdr.v file 1'b0-ra Auxiliary Packet Generator ez dadin sortu eta HDR InfoFrame gehigarria TX Auxiliary korrontean sartzea.

2.7. Diseinuko software-fluxua
Diseinuko software-fluxu nagusian, Nios II prozesadoreak TI birrideraren ezarpena konfiguratzen du eta TX eta RX bideak hasieratzen ditu piztean.
12. irudia. Software-fluxua main.c Script-en
Softwareak while begizta bat exekutatzen du konketa eta iturburu aldaketak kontrolatzeko eta aldaketei erreakzionatzeko. Softwareak TX birkonfigurazioa abiarazi dezake, TX estekaren prestakuntza eta bideoa transmititzen hastea.
13. Irudia TX Bidearen hasierako fluxu-diagrama Initialize TX Path14. Irudia RX Bidearen hasierako fluxu-diagrama15. Irudia. TX birkonfigurazioa eta Link Prestakuntzaren fluxu-diagrama16. Irudia. Link Training LTS:3 prozesua FRL tasa espezifikoen fluxu-diagrama17. Irudia HDMI TX Bideo Transmisioaren Fluxu-diagrama2.8. Diseinua FRL tasa desberdinetan exekutatzen
Zure diseinua FRL tasa desberdinetan exekutatu dezakezu, kanpoko konketa-tasa lehenetsia ez den.
Diseinua FRL tasa desberdinetan exekutatzeko:

1. Aktibatu ontziko user_dipsw0 etengailua ON posiziora.
2. Ireki Nios II komandoen shell-a, eta idatzi nios2-terminal
3. Idatzi komando hauek eta sakatu Sartu exekutatzeko.

Agindua	Deskribapena
h	Erakutsi laguntza menua.
r0	Eguneratu RX gehienezko FRL gaitasuna 0 FRL tasara (TMDS soilik).
r1	Eguneratu RX gehienezko FRL gaitasuna FRL tasa 1era (3 Gbps).
r2	Eguneratu RX gehienezko FRL gaitasuna 2 FRL tasara (6 Gbps, 3 bide).
r3	Eguneratu RX gehienezko FRL gaitasuna 3 FRL tasara (6 Gbps, 4 bide).
r4	Eguneratu RX gehienezko FRL gaitasuna FRL tasa 4era (8 Gbps).
r5	Eguneratu RX gehienezko FRL gaitasuna FRL tasa 5era (10 Gbps).
r6	Eguneratu RX gehienezko FRL gaitasuna FRL tasa 6era (12 Gbps).
t1	TX-k lotura-tasa FRL 1-ra konfiguratzen du (3 Gbps).
t2	TX-k lotura-tasa FRL 2-ra konfiguratzen du (6 Gbps, 3 bide).
t3	TX-k lotura-tasa FRL 3-ra konfiguratzen du (6 Gbps, 4 bide).
t4	TX-k lotura-tasa FRL 4-ra konfiguratzen du (8 Gbps).
t5	TX-k lotura-tasa FRL 5-ra konfiguratzen du (10 Gbps).
t6	TX-k lotura-tasa FRL 6-ra konfiguratzen du (12 Gbps).

2.9. Erlojuaren eskema
Erlojuaren eskemak erloju-domeinuak erakusten ditu HDMI Intel FPGA IP diseinuan adibidezample.
18. Irudia HDMI 2.1 Diseinua Adibample Erlojuaren eskema15. taula. Erlojuaren eskemaren seinaleak

Erlojua	Seinalearen izena diseinuan	Deskribapena
Kudeaketa Erlojua	mgmt_clk	Doako 100 MHz-eko erlojua osagai hauetarako: • Avalon-MM interfazeak birkonfiguratzeko — Maiztasun-barrutiaren eskakizuna 100-125 MHz artekoa da. • PHY berrezartzeko kontrolagailua transceptor berrezartzeko sekuentziarako — Maiztasun-barrutiaren eskakizuna 1-500 MHz artekoa da. • IOPLL birkonfigurazioa — Erlojuaren maiztasun maximoa 100 MHz da. • RX birkonfigurazio kudeaketa • TX birkonfigurazioaren kudeaketa • CPU • I2C Masterra
I2C erlojua	i2c_clk	100 MHz-eko erloju-sarrera bat, I2C esklaboa, irteera-buffer-ak, SCDC erregistroak eta esteka-entrenamendu-prozesua HDMI RX nukleoan eta EDID RAM-ean erlojatzen dituena.
TX PLL erreferentziako erlojua 0	tx_tmds_clk	Erreferentziazko erlojua 0 TX PLLra. Erlojuaren maiztasuna HDMI TX TMDS erloju-kanalaren espero den TMDS erloju-maiztasunaren berdina da. Erreferentzia-erloju hau TMDS moduan erabiltzen da. HDMI diseinu honetarako adibidezample, erloju hau RX TMDS erlojuarekin konektatuta dago erakustaldirako. Zure aplikazioan, erloju dedikatu bat hornitu behar duzu TMDS erloju-maiztasunarekin osziladore programagarri batetik jitter errendimendu hobea izateko.

		Oharra: Ez erabili transceptor RX pin bat TX PLL erreferentziako erloju gisa. Zure diseinua huts egingo da HDMI TX refclk RX pin batean jartzen baduzu.
TX PLL erreferentziako erlojua 1	txfpll_refclk1/ rxphy_cdr_refclk1	Erreferentziazko erlojua TX PLL eta RX CDRrako, baita IOPLLra vid_clk-erako. Erlojuaren maiztasuna 100 MHz da.
TX PLL serieko erlojua	tx_lotura_erlojuak	TX PLL-k sortutako serieko erloju azkarra. Erlojuaren maiztasuna datu-abiaduraren arabera ezartzen da.
TX Transceiver Clock Out	tx_clk	Erlojuaren irteera berreskuratu da transceptor batetik, eta maiztasuna aldatu egiten da datu-tasa eta erloju bakoitzeko sinboloen arabera. TX transzeiver clock out frequency = Transceiver datu-tasa/ Transceiver zabalera HDMI diseinu honetarako adibidezample, TX transzeiver erlojuak 0 kanaletik ateratzen ditu TX transceiver core sarrera (tx_coreclkin), lotura abiadura IOPLL (pll_hdmi) erreferentzia erlojua eta bideo eta FRL IOPLL (pll_vid_frl) erreferentzia erlojua.
Bideo Erlojua	tx_vid_clk/rx_vid_clk	Bideo-erlojua TX eta RX nukleora. Erlojuak 225 MHz-ko maiztasun finkoan funtzionatzen du.
TX/RX FRL Erlojua	tx_frl_clk/rx_frl_clk	FRL erlojua TX eta RX nukleorako.
RX TMDS Erlojua	rx_tmds_clk	TMDS erloju-kanala HDMI RX konektoretik eta IOPLL batera konektatzen da CDR erreferentziako erlojuaren 0 erreferentziako erlojua sortzeko. Nukleoak erloju hau erabiltzen du TMDS moduan dagoenean.
RX CDR erreferentziako erlojua 0	rxphy_cdr_refclk0	Erreferentzia erlojua 0 RX CDRra. Erloju hau RX TMDS erlojutik eratorria da. RX TMDS erlojuaren maiztasuna 25 MHz eta 340 MHz bitartekoa da, RX CDR erreferentziako erlojuaren gutxieneko maiztasuna 50 MHz-koa da. IOPLL bat erabiltzen da 5 MHz eta 25 MHz arteko TMDS erlojuaren 50 erloju-maiztasuna sortzeko eta 50 MHz - 340 MHz arteko TMDS erlojuaren maiztasun bera sortzeko.
RX Transceiver Erlojua Irteera	rx_clk	Erlojuaren irteera berreskuratu da transceptor batetik, eta maiztasuna aldatu egiten da datu-tasa eta transceptor zabaleraren arabera. RX transzeiver clock out frequency = Transceiver datu-tasa/ Transceiver zabalera HDMI diseinu honetarako adibidezample, RX transzeiver 1 kanaletik ateratzen den erlojuak RX transceiver core sarrera (rx_coreclkin) eta FRL IOPLL (pll_frl) erreferentzia erlojua erlojatzen ditu.

2.10. Interfaze Seinaleak
Tauletan HDMI diseinurako seinaleak zerrendatzen dira adibidezampFRL gaituta duen le.
16. Taula. Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Osziladore barneko seinalea
clk_fpga_b3_p	Sarrera	1	100 MHz-ko doako erlojua oinarrizko erreferentziako erlojuarentzat.
refclk4_p	Sarrera	1	100 MHz doako erlojua transceptor erreferentziako erlojuarentzat.

Erabiltzailearen sakagailuak eta LEDak
erabiltzailea_pb	Sarrera	3	Sakatu botoia HDMI Intel FPGA IP diseinuaren funtzionaltasuna kontrolatzeko.
cpu_resetn	Sarrera	1	Berrezarri globala.
user_led_g	Irteera	8	LED pantaila berdea. Aipatu Hardwarearen konfigurazioa 48. orrialdean LED funtzioei buruzko informazio gehiago lortzeko.
erabiltzailea_dipsw	Sarrera	1	Erabiltzaileak definitutako DIP etengailua. Aipatu Hardwarearen konfigurazioa 48. orrialdean DIP etengailuaren funtzioei buruzko informazio gehiago lortzeko.

HDMI FMC Daughter Txartelaren pinak FMC atakan
fmcb_gbtclk_m2c_p_0	Sarrera	1	HDMI RX TMDS erlojua.
fmcb_dp_m2c_p	Sarrera	4	HDMI RX erlojua, datu-kanal gorria, berdea eta urdina.
fmcb_dp_c2m_p	Irteera	4	HDMI TX erlojua, datu-kanal gorria, berdea eta urdina.
fmcb_la_rx_p_9	Sarrera	1	HDMI RX +5V potentzia detektatu.
fmcb_la_rx_p_8	Irteera	1	HDMI RX hot plug hautematea.
fmcb_la_rx_n_8	Sarrera	1	HDMI RX I2C SDA DDC eta SCDCrako.
fmcb_la_tx_p_10	Sarrera	1	HDMI RX I2C SCL DDC eta SCDCrako.
fmcb_la_tx_p_12	Sarrera	1	HDMI TX hot plug hautematea.
fmcb_la_tx_n_12	Sarrera	1	HDMI I2C SDA DDC eta SCDCrako.
fmcb_la_rx_p_10	Sarrera	1	HDMI I2C SCL DDC eta SCDCrako.
fmcb_la_tx_n_9	Sarrera	1	HDMI I2C SDA birrider kontrolatzeko.
fmcb_la_rx_p_11	Sarrera	1	HDMI I2C SCL birrider kontrolatzeko.
fmcb_la_tx_n_13	Irteera	1	HDMI TX +5V Oharra: Noiz bakarrik erabilgarri Bitec HDMI Daughter Txartelaren Berrikuspena 9 hautatzen da.

17. taula. HDMI RX Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri seinaleak
mgmt_clk	Sarrera	1	Sistemako erlojuaren sarrera (100 MHz).
berrezarri	Sarrera	1	Sistema berrezartzeko sarrera.
rx_tmds_clk	Sarrera	1	HDMI RX TMDS erlojua.
i2c_clk	Sarrera	1	Erlojuaren sarrera DDC eta SCDC interfazerako.

Erlojua eta berrezarri seinaleak
rxphy_cdr_refclk1	Sarrera	1	Erlojuaren sarrera RX CDR erreferentziako erlojuaren 1. Erlojuaren maiztasuna 100 MHz da.
rx_vid_clk	Irteera	1	Bideo-erlojuaren irteera.
sys_init	Irteera	1	Sistema hasieratzea piztean sistema berrezartzeko.

RX Transceiver eta IOPLL seinaleak
rxpll_tmds_locked	Irteera	1	TMDS erlojua IOPLL blokeatuta dagoela adierazten du.
rxpll_frl_blokeatua	Irteera	1	FRL erlojua IOPLL blokeatuta dagoela adierazten du.
rxphy_serial_data	Sarrera	4	HDMI serieko datuak RX Native PHYra.
rxphy_prest	Irteera	1	RX Native PHY prest dagoela adierazten du.
rxphy_cal_busy_raw	Irteera	4	RX Native PHY kalibrazioa lanpetuta transzeiver arbitroarekin.
rxphy_cal_busy_gated	Sarrera	4	Kalibrazio lanpetuta-seinalea transzeiver arbitrotik RX Native PHYra.
rxphy_rcfg_slave_write	Sarrera	4	Transceiver birkonfigurazioa Avalon memoria-mapatutako interfazea RX Native PHY-tik transceptor arbitrora.
rxphy_rcfg_slave_read	Sarrera	4
rxphy_rcfg_slave_address	Sarrera	40
rxphy_rcfg_slave_writedata	Sarrera	128
rxphy_rcfg_slave_readdata	Irteera	128
rxphy_rcfg_slave_waitrequest	Irteera	4

RX birkonfigurazio kudeaketa
rxphy_rcfg_busy	Irteera	1	RX birkonfigurazioa lanpetuta seinalea.
rx_tmds_freq	Irteera	24	HDMI RX TMDS erlojuaren maiztasunaren neurketa (10 ms-tan).
rx_tmds_freq_valid	Irteera	1	RX TMDS erlojuaren maiztasunaren neurketa baliozkoa dela adierazten du.
rxphy_os	Irteera	1	Albiacampling faktorea: •0: 1x gainditzeaampling • 1: 5× oversampling
rxphy_rcfg_master_write	Irteera	1	RX birkonfigurazioaren kudeaketa Avalon memoria-mapatutako interfazea transzeiver arbitrora.
rxphy_rcfg_master_read	Irteera	1
rxphy_rcfg_master_address	Irteera	12
rxphy_rcfg_master_writedata	Irteera	32
rxphy_rcfg_master_readdata	Sarrera	32
rxphy_rcfg_master_waitrequest	Sarrera	1

HDMI RX core seinaleak
rx_vid_clk_locked	Sarrera	1	vid_clk egonkorra dela adierazten du.
rxcore_frl_rate	Irteera	4	RX nukleoa exekutatzen ari den FRL tasa adierazten du. • 0: Legacy Mode (TMDS) • 1: 3 Gbps 3 bide • 2: 6 Gbps 4 bide • 3: 6 Gbps 4 bide • 4: 8 Gbps 4 bide • 5: 10 Gbps 4 bide • 6: 12 Gbps 4 bide • 7-15: Erreserbatuta
rxcore_frl_locked	Irteera	4	Bit bakoitzak FRL blokeoa lortu duen errei zehatza adierazten du. FRL blokeatuta dago RX nukleoak lerrokatzea, okertzea eta erreiaren blokeoa lortzen duenean. • 3 errei moduan, erreia blokeatzea lortzen da RX nukleoak Scrambler Reset (SR) edo Start-Super-Block (SSB) jasotzen duenean 680 FRL karaktere-aldi bakoitzeko gutxienez 3 aldiz. • 4 errei moduan, erreia blokeatzea lortzen da RX nukleoak Scrambler Reset (SR) edo Start-Super-Block (SSB) jasotzen duenean 510 FRL karaktere-aldi bakoitzeko gutxienez 3 aldiz.
rxcore_frl_ffe_levels	Irteera	4	RX nukleoko SCDC 0x31 erregistro-bit [7:4] FFE_level bit-ari dagokio.
rxcore_frl_flt_prest	Sarrera	1	RX estekaren prestakuntza prozesua hasteko prest dagoela adierazteko baieztatzen du. Baieztatzen denean, SCDC erregistroko 0x40 bit 6ko FLT_ready bita ere baieztatzen da.
rxcore_frl_src_test_config	Sarrera	8	Iturburu-probaren konfigurazioak zehazten ditu. Balioa SCDC Test Configuration erregistroan idazten da SCDC erregistroan 0x35.
rxcore_tbcr	Irteera	1	TMDS bit eta erloju erlazioa adierazten du; SCDC erregistroan TMDS_Bit_Clock_Ratio erregistroari dagokio 0x20 bit 1. • HDMI 2.0 moduan exekutatzen denean, bit hau baieztatzen da. TMDS bit eta erloju erlazioa 40:1 adierazten du. • HDMI 1.4b-n exekutatzen denean, bit hau ez da baieztatzen. TMDS bit eta erloju erlazioa 10:1 adierazten du. • Bit hau ez da erabiltzen FRL modurako.
rxcore_scrambler_enable	Irteera	1	Jasotako datuak nahastuta dauden ala ez adierazten du; SCDC erregistroko Scrambling_Enable eremuari dagokio 0x20 bit 0.
rxcore_audio_de	Irteera	1	HDMI RX core audio interfazeak Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
rxcore_audio_data	Irteera	256
rxcore_audio_info_ai	Irteera	48

rxcore_audio_N	Irteera	20
rxcore_audio_CTS	Irteera	20
rxcore_audio_metadata	Irteera	165
rxcore_audio_format	Irteera	5
rxcore_aux_pkt_data	Irteera	72	HDMI RX core interfaze laguntzaileak Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
rxcore_aux_pkt_addr	Irteera	6
rxcore_aux_pkt_wr	Irteera	1
rxcore_aux_data	Irteera	72
rxcore_aux_sop	Irteera	1
rxcore_aux_eop	Irteera	1
rxcore_aux_valid	Irteera	1
rxcore_aux_error	Irteera	1
rxcore_gcp	Irteera	6	HDMI RX core albo bandako seinaleak Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
rxcore_info_avi	Irteera	123
rxcore_info_vsi	Irteera	61
rxcore_blokeatua	Irteera	1	HDMI RX core bideo atakak Oharra: N = pixel erloju bakoitzeko Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
rxcore_vid_data	Irteera	N*48
rxcore_vid_vsync	Irteera	N
rxcore_vid_hsync	Irteera	N
rxcore_vid_de	Irteera	N
rxcore_vid_valid	Irteera	1
rxcore_vid_lock	Irteera	1
rxcore_mode	Irteera	1	HDMI RX core kontrola eta egoera atakak. Oharra: N = ikurrak erloju bakoitzeko Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
rxcore_ctrl	Irteera	N*6
rxcore_color_depth_sync	Irteera	2
hdmi_5v_detektatu	Sarrera	1	HDMI RX 5V detektatu eta hotplug detektatu. Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
hdmi_rx_hpd	Irteera	1
rx_hpd_trigger	Sarrera	1

I2C Seinaleak
hdmi_rx_i2c_sda	Sarrera	1	HDMI RX DDC eta SCDC interfazea.
hdmi_rx_i2c_scl	Sarrera	1

RX EDID RAM seinaleak
edid_ram_access	Sarrera	1	HDMI RX EDID RAM sarbide interfazea.

edid_ram_helbidea	Sarrera	8	Berretsi edid_ram_access EDID RAMetik idatzi edo irakurri nahi duzunean, bestela seinale hau baxuan mantendu behar da. edid_ram_access baieztatzen duzunean, hotplug seinalea kentzen da EDID RAMan idazteko edo irakurtzeko aukera emateko. EDID RAM sarbidea amaitzen denean, edid_ram_assess desasertatu beharko zenuke eta hotplug seinalea baieztatzen da. Iturburuak EDID berria irakurriko du hotplug seinalea aldatzeagatik.
edid_ram_write	Sarrera	1
edid_ram_read	Sarrera	1
edid_ram_readdata	Irteera	8
edid_ram_writedata	Sarrera	8
edid_ram_waitrequest	Irteera	1

18. taula.HDMI TX Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri seinaleak
mgmt_clk	Sarrera	1	Sistemako erlojuaren sarrera (100 MHz).
berrezarri	Sarrera	1	Sistema berrezartzeko sarrera.
tx_tmds_clk	Sarrera	1	HDMI RX TMDS erlojua.
txfpll_refclk1	Sarrera	1	Erlojuaren sarrera TX PLL erreferentziako erlojuaren 1. Erlojuaren maiztasuna 100 MHz da.
tx_vid_clk	Irteera	1	Bideo-erlojuaren irteera.
tx_frl_clk	Irteera	1	FRL erlojuaren irteera.
sys_init	Sarrera	1	Sistema hasieratzea piztean sistema berrezartzeko.
tx_init_done	Sarrera	1	TX hasieratzea TX birkonfigurazioa kudeatzeko blokea eta transceptor birkonfigurazio interfazea berrezartzeko.

TX Transceiver eta IOPLL Seinaleak
txpll_frl_locked	Irteera	1	Loturaren abiaduraren erlojua eta FRL erlojua IOPLL blokeatuta daudela adierazten du.
txfpll_blokeatua	Irteera	1	TX PLL blokeatuta dagoela adierazten du.
txphy_serial_data	Irteera	4	TX Native PHY-ren HDMI serieko datuak.
txphy_prest	Irteera	1	TX Native PHY prest dagoela adierazten du.
txphy_cal_lanpetuta	Irteera	1	TX Native PHY kalibrazio lanpetuta seinalea.
txphy_cal_busy_raw	Irteera	4	Kalibrazio lanpetuta-seinalea transceptor arbitroari.
txphy_cal_busy_gated	Sarrera	4	Kalibrazio lanpetuta-seinalea transceptor arbitrotik TX Native PHYra.
txphy_rcfg_busy	Irteera	1	TX PHY birkonfigurazioa abian dela adierazten du.
txphy_rcfg_slave_write	Sarrera	4	Transceiver birkonfigurazioa Avalon memoria-mapatutako interfazea TX Native PHY-tik transceptor arbitrora.
txphy_rcfg_slave_read	Sarrera	4
txphy_rcfg_slave_address	Sarrera	40
txphy_rcfg_slave_writedata Sarrera 128 txphy_rcfg_slave_readdata Irteera 128 txphy_rcfg_slave_waitrequest Irteera 4

TX birkonfigurazio kudeaketa
tx_tmds_freq	Sarrera	24	HDMI TX TMDS erlojuaren maiztasunaren balioa (10 ms-tan).
tx_os	Irteera	2	Albiacampling faktorea: • 0: 1 aldiz gainditzeaampling •1: 2× gainditzeaampling •2: 8x gainditzeaampling
txphy_rcfg_master_write	Irteera	1	TX birkonfigurazioaren kudeaketa Avalon memoria-mapatutako interfazea transzeiver arbitrora.
txphy_rcfg_master_read	Irteera	1
txphy_rcfg_master_address	Irteera	12
txphy_rcfg_master_writedata	Irteera	32
txphy_rcfg_master_readdata	Sarrera	32
txphy_rcfg_master_waitrequest	Sarrera	1
tx_reconfig_done	Irteera	1	TX birkonfigurazio prozesua amaitu dela adierazten du.

HDMI TX Core Seinaleak
tx_vid_clk_locked	Sarrera	1	vid_clk egonkorra dela adierazten du.
txcore_ctrl	Sarrera	N*6	HDMI TX core kontrol interfazeak. Oharra: N = pixel erloju bakoitzeko Ikusi Iturburu Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
txcore_mode	Sarrera	1
txcore_audio_de	Sarrera	1	HDMI TX core audio interfazeak. Ikusi Iturburu Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
txcore_audio_mute	Sarrera	1
txcore_audio_data	Sarrera	256
txcore_audio_info_ai	Sarrera	49
txcore_audio_N	Sarrera	20
txcore_audio_CTS	Sarrera	20
txcore_audio_metadata	Sarrera	166
txcore_audio_format	Sarrera	5
txcore_aux_prest	Irteera	1	HDMI TX core interfaze laguntzaileak. Ikusi Iturburu Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
txcore_aux_data	Sarrera	72
txcore_aux_sop	Sarrera	1
txcore_aux_eop	Sarrera	1

txcore_aux_valid	Sarrera	1
txcore_gcp	Sarrera	6	HDMI TX core albo-bandaren seinaleak. Ikusi Iturburu Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
txcore_info_avi	Sarrera	123
txcore_info_vsi	Sarrera	62
txcore_i2c_master_write	Sarrera	1	TX I2C maisua Avalon memoria-mapatutako interfazea I2C maisurako TX nukleoaren barruan. Oharra: Seinale hauek pizten duzunean soilik daude erabilgarri Sartu I2C parametroa.
txcore_i2c_master_read	Sarrera	1
txcore_i2c_master_address	Sarrera	4
txcore_i2c_master_writedata	Sarrera	32
txcore_i2c_master_readdata	Irteera	32
txcore_vid_data	Sarrera	N*48	HDMI TX core bideo atakak. Oharra: N = erloju bakoitzeko pixel Erref er-ra Iturburu Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
txcore_vid_vsync	Sarrera	N
txcore_vid_hsync	Sarrera	N
txcore_vid_de	Sarrera	N
txcore_vid_prest	Irteera	1
txcore_vid_overflow	Irteera	1
txcore_vid_valid	Sarrera	1
txcore_frl_rate	Sarrera	4	SCDC erregistro interfazeak.
txcore_frl_pattern	Sarrera	16
txcore_frl_start	Sarrera	1
txcore_scrambler_enable	Sarrera	1
txcore_tbcr	Sarrera	1

I2C Seinaleak
nios_tx_i2c_sda_in	Irteera	1	TX I2C Master interfazea SCDC eta DDCrako Nios II prozesadoretik irteerako bufferera. Oharra: Pizten baduzu Sartu I2C parametroa, seinale hauek TX nukleoaren barruan jarriko dira eta ez dira maila honetan ikusgai egongo.
nios_tx_i2c_scl_in	Irteera	1
nios_tx_i2c_sda_oe	Sarrera	1
nios_tx_i2c_scl_oe	Sarrera	1
nios_ti_i2c_sda_in	Irteera	1	TX I2C Master interfazea Nios II prozesadoretik irteerako bufferera Bitec HDMI 2.1 FMC alaba txartelean TI redriver kontrolatzeko.
nios_ti_i2c_scl_in	Irteera	1
nios_ti_i2c_sda_oe	Sarrera	1
nios_ti_i2c_scl_oe	Sarrera	1
hdmi_tx_i2c_sda	Sarrera	1	TX I2C interfazeak SCDC eta DDC interfazeetarako irteerako bufferretik HDMI TX konektorera.
hdmi_tx_i2c_scl	Sarrera	1
hdmi_tx_ti_i2c_sda	Sarrera	1	TX I2C interfazeak irteerako bufferretik TI redriverera Bitec HDMI 2.1 FMC alaba txartelean.
hdmi_tx_ti_i2c_scl	Sarrera	1

tx_hpd_req	Irteera	1	HDMI TX hotplug-ak interfazeak detektatzen ditu.
hdmi_tx_hpd_n	Sarrera	1

19. taula. Transceiver Arbiter Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
clk	Sarrera	1	Birkonfigurazio erlojua. Erloju honek erloju bera partekatu behar du birkonfigurazio kudeaketa blokeekin.
berrezarri	Sarrera	1	Berrezarri seinalea. Berrezartze honek berrezartze bera partekatu behar du birkonfigurazio kudeaketa blokeekin.
rx_rcfg_eu	Sarrera	1	RX birkonfigurazioa gaitzeko seinalea.
tx_rcfg_eu	Sarrera	1	TX birkonfigurazioa gaitzeko seinalea.
rx_rcfg_ch	Sarrera	2	RX nukleoan zein kanal birkonfiguratu behar den adierazten du. Seinale hori beti aldarrikatu behar da.
tx_rcfg_ch	Sarrera	2	TX nukleoan zein kanal birkonfiguratu behar den adierazten du. Seinale hori beti aldarrikatu behar da.
rx_reconfig_mgmt_write	Sarrera	1	Birkonfigurazioa Avalon memoria-mapatutako interfazeak RX birkonfigurazio kudeaketatik.
rx_reconfig_mgmt_read	Sarrera	1
rx_reconfig_mgmt_helbidea	Sarrera	10
rx_reconfig_mgmt_writedata	Sarrera	32
rx_reconfig_mgmt_readdata	Irteera	32
rx_reconfig_mgmt_waitrequest	Irteera	1
tx_reconfig_mgmt_write	Sarrera	1	Birkonfigurazioa Avalon memoria-mapatutako interfazeak TX birkonfigurazio kudeaketatik.
tx_reconfig_mgmt_read	Sarrera	1
tx_reconfig_mgmt_helbidea	Sarrera	10
tx_reconfig_mgmt_writedata	Sarrera	32
tx_reconfig_mgmt_readdata	Irteera	32
tx_reconfig_mgmt_waitrequest	Irteera	1
birkonfig_idatzi	Irteera	1	Birkonfigurazioa Avalon memoria-mapatutako interfazeak transceptor-era.
reconfig_read	Irteera	1
birkonfig_helbidea	Irteera	10
reconfig_writedata	Irteera	32
rx_reconfig_readdata	Sarrera	32
rx_reconfig_waitrequest	Sarrera	1
tx_reconfig_readdata	Sarrera	1
tx_reconfig_waitrequest	Sarrera	1

rx_cal_lanpetuta	Sarrera	1	Kalibrazio-egoera seinalea RX transceptor-etik.
tx_cal_lanpetuta	Sarrera	1	Kalibrazio-egoera seinalea TX transceptor-etik.
rx_reconfig_cal_busy	Irteera	1	Kalibrazio-egoera seinalea RX transzeiver PHY berrezartzeko kontrola.
tx_reconfig_cal_busy	Irteera	1	Kalibrazio-egoera seinalea TX transzeiver PHY berrezarri kontrola.

20. taula. RX-TX Link Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
vid_clk	Sarrera	1	HDMI bideo-erlojua.
rx_vid_lock	Sarrera	3	HDMI RX bideoaren blokeoaren egoera adierazten du.
rx_vid_valid	Sarrera	1	HDMI RX bideo interfazeak.
rx_vid_de	Sarrera	N
rx_vid_hsync	Sarrera	N
rx_vid_vsync	Sarrera	N
rx_vid_data	Sarrera	N*48
rx_aux_eop	Sarrera	1	HDMI RX interfaze laguntzaileak.
rx_aux_sop	Sarrera	1
rx_aux_valid	Sarrera	1
rx_aux_data	Sarrera	72
tx_vid_de	Irteera	N	HDMI TX bideo interfazeak. Oharra: N = pixel erloju bakoitzeko
tx_vid_hsync	Irteera	N
tx_vid_vsync	Irteera	N
tx_vid_data	Irteera	N*48
tx_vid_valid	Irteera	1
tx_vid_prest	Sarrera	1
tx_aux_eop	Irteera	1	HDMI TX interfaze laguntzaileak.
tx_aux_sop	Irteera	1
tx_aux_valid	Irteera	1
tx_aux_data	Irteera	72
tx_aux_prest	Sarrera	1

21. taula. Plataforma-diseinatzailearen sistema-seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
cpu_clk_in_clk_clk	Sarrera	1	CPU erlojua.
cpu_rst_in_reset_reset	Sarrera	1	CPU berrezarri.

edid_ram_slave_translator_avalon_anti_slave_0_address	Irteera	8	EDID RAM sarbide interfazeak.
edid_ram_slave_translator_avalon_anti_slave_0_write	Irteera	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Irteera	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Sarrera	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Irteera	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Sarrera	1
hdmi_i2c_master_i2c_serial_sda_in	Sarrera	1	I2C Master interfazeak Nios II prozesadoretik irteerako bufferera DDC eta SCDC kontrolatzeko.
hdmi_i2c_master_i2c_serial_scl_in	Sarrera	1
hdmi_i2c_master_i2c_serial_sda_oe	Irteera	1
hdmi_i2c_master_i2c_serial_scl_oe	Irteera	1
redriver_i2c_master_i2c_serial_sda_in	Sarrera	1	I2C Master interfazeak Nios II prozesadoretik irteerako bufferera TI birdriveraren konfiguraziorako.
redriver_i2c_master_i2c_serial_scl_in	Sarrera	1
redriver_i2c_master_i2c_serial_sda_oe	Irteera	1
redriver_i2c_master_i2c_serial_scl_oe	Irteera	1
pio_in0_external_connection_export	Sarrera	32	Sarrerako irteerako interfaze paraleloak. • 0 bit: user_dipsw seinalera konektatua EDID passthrough modua kontrolatzeko. • 1. bit: TX HPD eskaera • 2. bit: TX transceptorea prest • 3. bitak: TX birkonfigurazioa eginda • 4-7 bitak: erreserbatuta • 8-11 bitak: RX FRL tasa • 12. bit: RX TMDS bit erloju-erlazioa • 13-16 bitak: RX FRL blokeatuta • 17–20 bitak: RX FFE mailak • 21. bit: RX lerrokatzea blokeatuta

Seinalea	Norabidea	Zabalera	Deskribapena
			• 22. bit: RX bideoaren blokeoa • 23. bit: erabiltzailearen 2. sakatu-botoia SCDC erregistroak kanpoko konketatik irakurtzeko • 24-31 bitak: erreserbatuta
pio_out0_external_connection_export	Irteera	32	Sarrerako irteerako interfaze paraleloak. • 0 bit: TX HPD aitorpena • 1. bit: TX hasieratzea egiten da • 2-7 bitak: erreserbatuta • 8-11 bitak: TX FRL tasa • 12-27 bitak: TX FRL estekaren prestakuntza-eredua • 28. bit: TX FRL hasiera • 29-31 bitak: erreserbatuta
pio_out1_external_connection_export	Irteera	32	Sarrerako irteerako interfaze paraleloak. • 0 bit: RX EDID RAM sarbidea • 1. bit: RX FLT prest • 2-7 bitak: erreserbatuta • 8-15 bitak: RX FRL iturriaren probaren konfigurazioa • 16-31 bitak: erreserbatuta

2.1. 1. Diseinatzea RTL parametroak
Erabili HDMI TX eta RX Top RTL parametroak diseinua pertsonalizatzeko adibidezample.
Diseinu-parametro gehienak eskuragarri daude Diseinua Adibample HDMI Intel FPGA IP parametro editorearen fitxa. Diseinua alda dezakezu, adibidezampRTL parametroen bidez parametroen editorean egin dituzun fitxategien ezarpenak.
22. taula. HDMI RX parametro nagusiak

Parametroa	Balioa	Deskribapena
SUPPORT_DEEP_COLOR	• 0: Ez dago kolore sakonik • : Kolore sakona	Nukleoak kolore sakoneko formatuak kode ditzakeen zehazten du.
SUPPORT_AUXILIARY	• 0: Ez dago AUX •1: AUX	Kanal laguntzailearen kodeketa sartzen den zehazten du.
SYMBOLS_PER_CLOCK	8	Erloju bakoitzeko 8 ikur onartzen ditu Intel Arria 10 gailuetarako.
SUPPORT_AUDIO	• 0: audiorik ez • 1: Audioa	Nukleoak audioa kodetu dezakeen zehazten du.

EDID_RAM_ADDR_WIDTH	8 (balio lehenetsia)	EDID RAM tamainaren 2. erregistro-oinarria.
BITEC_DAUGHTER_CARD_REV	•0: Bitec HDMI alaba-txartel bat ez bideratu •4: Bitec HDMI alaba txartelaren 4. berrikuspena onartzen du •6: Bitec HDMI alaba txartelaren 6. berrikuspena bideratzea • 11: Bitec HDMI alaba txartelaren 11. berrikuspena bideratzea (lehenetsia)	Erabilitako Bitec HDMI alaba txartelaren berrikuspena zehazten du. Berrikuspena aldatzen duzunean, diseinuak transceptor kanalak trukatu eta polaritatea alderantzikatu dezake Bitec HDMI alaba txartelaren eskakizunen arabera. BITEC_DAUGHTER_CARD_REV parametroa 0-n ezartzen baduzu, diseinuak ez du aldaketarik egiten transceptor-kanaletan eta polaritatean.
POLARITY_INVERSION	• 0: Polaritatea alderantzikatu • 1: Ez alderantzikatu polaritatea	Ezarri parametro hau 1ean sarrerako datuen bit bakoitzaren balioa aldatzeko. Parametro hau 1ean ezartzeak 4'b1111 esleitzen dio RX transzeiveraren rx_polinv atakari.

23. taula. HDMI TX Goiko Parametroak

Parametroa	Balioa	Deskribapena
USE_FPLL	1	fPLL TX PLL gisa onartzen du Intel Arria 10 gailuetarako soilik. Ezarri beti parametro hau 1ean.
SUPPORT_DEEP_COLOR	•0: Ez dago kolore sakonik • 1: Kolore sakona	Nukleoak kolore sakoneko formatuak kode ditzakeen zehazten du.
SUPPORT_AUXILIARY	• 0: Ez dago AUX • 1: AUX	Kanal laguntzailearen kodeketa sartzen den zehazten du.
SYMBOLS_PER_CLOCK	8	Erloju bakoitzeko 8 ikur onartzen ditu Intel Arria 10 gailuetarako.
SUPPORT_AUDIO	• 0: audiorik ez • 1: Audioa	Nukleoak audioa kodetu dezakeen zehazten du.
BITEC_DAUGHTER_CARD_REV	• 0: Bitec HDMI alaba-txartel bat ez bideratu • 4: Bitec HDMI alaba txartelaren 4. berrikuspena onartzen du • 6: Bitec HDMI alaba txartelaren 6. berrikuspena bideratzea • 11: Bitec HDMI alaba txartelaren 11. berrikuspena bideratzea (lehenetsia)	Erabilitako Bitec HDMI alaba txartelaren berrikuspena zehazten du. Berrikuspena aldatzen duzunean, diseinuak transceptor kanalak trukatu eta polaritatea alderantzikatu dezake Bitec HDMI alaba txartelaren eskakizunen arabera. BITEC_DAUGHTER_CARD_REV parametroa 0-n ezartzen baduzu, diseinuak ez du aldaketarik egiten transceptor-kanaletan eta polaritatean.
POLARITY_INVERSION	• 0: Polaritatea alderantzikatu • 1: Ez alderantzikatu polaritatea	Ezarri parametro hau 1ean sarrerako datuen bit bakoitzaren balioa aldatzeko. Parametro hau 1ean ezartzeak 4'b1111 esleitzen dio TX transceptoraren tx_polinv atakari.

2.12. Hardwarearen konfigurazioa
HDMI FRL gaitutako diseinua adibidezample HDMI 2.1 gai da eta HDMI bideo-korronte estandar baterako loopthrough erakustaldia egiten du.
Hardwarearen proba egiteko, konektatu HDMI gaitutako gailu bat (adibidez, HDMI interfazea duen txartel grafiko bat) HDMI konketa sarrerara. Diseinuak HDMI 2.1 edo HDMI 2.0/1.4b iturria eta konketa onartzen ditu.

1. HDMI konketa-ak ataka bideo-korronte estandar batean deskodetzen du eta erlojua berreskuratzeko nukleora bidaltzen du.
2. HDMI RX nukleoak DCFIFOren bidez HDMI TX nukleoarekin paraleloan itzuli beharreko bideo, laguntzaile eta audio datuak deskodetzen ditu.
3. FMC alaba txartelaren HDMI iturburu atakak irudia monitore batera transmititzen du.

Oharra:
Beste Intel FPGA garapen-plaka bat erabili nahi baduzu, gailuaren esleipenak eta pin esleipenak aldatu behar dituzu. Transceptoraren ezarpen analogikoa Intel Arria 10 FPGA garapen kitrako eta Bitec HDMI 2.1 alaba txartelerako probatu da. Zure taularen ezarpenak alda ditzakezu.
24. taula. Sakatu-botoia eta erabiltzailearen LED funtzioak

Sakatu botoia/LED	Funtzioa
cpu_resetn	Sakatu behin sistema berrezartzeko.
erabiltzailea_dipsw	Erabiltzaileak definitutako DIP etengailua passthrough modua aldatzeko. • OFF (posizio lehenetsia) = Passthrough FPGAko HDMI RX-ak EDID kanpoko konketatik lortzen du eta konektatuta dagoen kanpoko iturrira aurkezten du. • ON = RX gehienezko FRL tasa kontrola dezakezu Nios II terminaletik. Komandoak RX EDID aldatzen du FRL tasa maximoaren balioa manipulatuz. Ikus Diseinua FRL tasa desberdinetan exekutatzen 33. orrialdean FRL tasa desberdinak ezartzeari buruzko informazio gehiago lortzeko.
erabiltzailea_pb[0]	Sakatu behin HPD seinalea HDMI iturri estandarrera aldatzeko.
erabiltzailea_pb[1]	Erreserbatuta.
erabiltzailea_pb[2]	Sakatu behin Bitec HDMI 2.1 FMC alaba txartelaren TX-ra konektatuta dagoen SCDC erregistroak irakurtzeko. Oharra: Irakurketa gaitzeko, DEBUG_MODE 1 ezarri behar duzu softwarean.
USER_LED[0]	RX TMDS erlojua PLL blokeo egoera. •0 = Desblokeatua • 1 = Blokeatua
USER_LED[1]	RX hartzailea prest dagoen egoera. •0 = Ez dago prest • 1 = Prest
USER_LED[2]	RX estekaren abiadura erlojuaren PLL eta RX bideoaren eta FRL erlojuaren PLL blokeoaren egoera. • 0 = RX erlojuaren PLLren bat desblokeatuta dago • 1 = RX erloju PLL biak blokeatuta daude
USER_LED[3]	RX HDMI nukleoaren lerrokadura eta okertze blokeoaren egoera. • 0 = Gutxienez kanal 1 desblokeatuta dago • 1 = Kanal guztiak blokeatuta daude
USER_LED[4]	RX HDMI bideoaren blokeoaren egoera. • 0 = Desblokeatua • 1 = Blokeatua
USER_LED[5]	TX estekaren abiadura erlojuaren PLL, eta TX bideoaren eta FRL erlojuaren PLL blokeoaren egoera. •0 = TX erlojuaren PLLren bat desblokeatuta dago • 1 = TX erloju PLL biak blokeatuta daude
USER_LED[6] USER_LED[7]	TX transceptor prest dagoen egoera. • 0 = Ez dago prest • 1 = Prest TX link prestakuntza-egoera. • 0 = Huts egin • 1 = Gainditua

2.13. Simulazio proba-bankua
Simulazio proba-bankuak HDMI TX serieko loopback-a RX nukleora simulatzen du.
Oharra:
Simulazio proba-banku hau ez da onartzen Sartu I2C parametroa gaituta duten diseinuetan.
19. irudia. HDMI Intel FPGA IP Simulazio Testbench Bloke Diagrama25. Taula. Testbankuaren osagaiak

Osagaia	Deskribapena
TPG bideoa	Bideo-probaren eredu-sorgailuak (TPG) bideo-estimulua eskaintzen du.
Audio Sample Gen	Audioa sample generator audioak eskaintzen dituample estimulu. Sorgailuak proba-datuen eredu gehigarri bat sortzen du audio kanalaren bidez transmititzeko.
Aux Sample Gen	aux sample generator s laguntzailea eskaintzen duample estimulu. Sorgailuak datu finko bat sortzen du transmisoretik transmititzeko.

CRC egiaztapena	Egiaztatzaile honek egiaztatzen du berreskuratutako erloju-maiztasuna berreskuratutako TX transzeitorea nahi den datu-abiadurarekin bat datorren.
Audio-datuen egiaztapena	Audio-datuen egiaztapenak proba-datuen eredua ondo jaso eta deskodetzen den ala ez alderatzen du.
Datu osagarrien egiaztapena	Aux-datuen egiaztapenak esperotako datuak jaso eta behar bezala deskodetzen diren ala ez konparatzen du hartzailearen aldean.

HDMI simulazio-probak egiaztapen-proba hauek egiten ditu:

HDMI Ezaugarri	Egiaztapena
Bideo datuak	• Testbench-ek CRC egiaztapena ezartzen du sarrerako eta irteerako bideoan. • Igorritako datuen CRC balioa jasotako bideo-datuetan kalkulatutako CRC-aren aldean egiaztatzen du. • Proba-bankuak egiaztapena egiten du hargailutik 4 V-SYNC seinale egonkor detektatu ondoren.
Datu laguntzaileak	• aux sample generator-ek datu finko bat sortzen du transmisoretik transmititzeko. • Hartzailearen aldetik, sorgailuak espero diren datu laguntzaileak ondo jaso eta deskodetzen diren ala ez alderatzen du.
Audio datuak	•Audioakample generator-ek proba-datuen eredu gehigarri bat sortzen du audio-kanalaren bidez transmititzeko. • Hartzailearen aldean, audio-datuen egiaztatzaileak egiaztatzen eta konparatzen du hazten ari den proba-datuen eredua ondo jaso eta deskodetzen den ala ez.

Simulazio arrakastatsu bat mezu honekin amaitzen da:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_MAIZTASUNA (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulazio pasea
26. taula. HDMI Intel FPGA IP Diseinua Adibample Onartutako simulagailuak

Simulagailua	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Bai	Bai
VCS/VCS MX	Bai	Bai
Riviera-PRO	Bai	Bai
Xcelium paraleloa	Bai	Ez

2.14. Diseinuaren mugak
Muga batzuk kontuan hartu behar dituzu HDMI 2.1 diseinua instantziatzerakoan, adibidezample.

• TX-k ezin du funtzionatu TMDS moduan ez-passthrough moduan dagoenean. TMDS moduan probatzeko, txandakatu user_dipsw etengailua pasabide modura.
• Nios II prozesadoreak TX link-en prestakuntza bete behar du beste prozesu batzuen etenik gabe.

2.15. Arazketa Ezaugarriak
Diseinu hau adibidezample-ek arazketa-eginbide batzuk eskaintzen ditu zuri laguntzeko.
2.15.1. Softwarea arazketa mezua
Arazketa-mezua aktibatu dezakezu softwarean exekuzio-denboran laguntza eskaintzeko.
Softwarean arazketa-mezua aktibatzeko, jarraitu urrats hauek:

1. Aldatu DEBUG_MODE 1era global.h script-ean.
2. Exekutatu script/build_sw.sh Nios II Command Shell-en.
3. Sortutako software/tx_control/tx_control.elf birprogramatu file komandoa Nios II Command Shell-en exekutatuz:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Exekutatu Nios II terminal komandoa Nios II Command Shell-en:
   nios2-terminal

Arazketa-mezua aktibatzen duzunean, informazio hau inprimatzen da:

• TI birdriveraren ezarpenak TX eta RX-n behin irakurtzen eta bistaratzen dira ELF programatu ondoren file.
• RX EDID konfiguraziorako eta hotplug prozesuaren egoera-mezua
• Ebazpena FRL euskarria duen informazioarekin edo gabe EDIDtik ateratako TX-ra konektatutako konketa-kontuan. Informazio hau TX hotplug bakoitzeko bistaratzen da.
• TX link prestakuntza-prozesuaren egoera-mezua TX link trebakuntzan zehar.

2.15.2. SCDC informazioa TX-ra konektatuta dagoen konketatik
Ezaugarri hau erabil dezakezu SCDC informazioa lortzeko.

1. Exekutatu Nios II terminal komandoa Nios II Command Shell-en: nios2-terminal
2. Sakatu user_pb[2] Intel Arria 10 FPGA garapen kitan.

Softwareak SCDC informazioa irakurtzen eta bistaratzen du Nios II terminalean TX-ra konektatutako konketa-konketari buruz.
2.15.3. Erlojuaren maiztasunaren neurketa
Erabili funtzio hau erloju desberdinen maiztasuna egiaztatzeko.

1. hdmi_rx_top eta hdmi_tx_top atalean files, kendu iruzkinak "//`define DEBUG_EN 1".
2. Gehitu mr_rate_detect instantzia bakoitzeko refclock_measure seinalea Signal Tap Logic Analyzerra erloju bakoitzaren erlojuaren maiztasuna lortzeko (10 ms-ko iraupenean).
3. Konpilatu diseinua Signal Tap Logic Analyzer-ekin.
4. Programatu SOF file eta exekutatu Signal Tap Logic Analyzer.

27. taula. Erlojuak

Modulua	mr_rate_detect Instantzia	Neurtu beharreko erlojua
hdmi_rx_top	rx_pll_tmds	RX CDR erreferentziako erlojua 0
	rx_clk0_freq	RX transzisorearen erlojua 0 kanaletik ateratzen da
	rx_vid_clk_freq	RX bideo-erlojua
	rx_frl_clk_freq	RX FRL erlojua
	rx_hsync_freq	Jasotako bideo fotogramaren Hsync maiztasuna
hdmi_tx_top	tx_clk0_freq	TX transceptorearen erlojua 0 kanaletik ateratzen da
	vid_clk_freq	TX bideo-erlojua
	frl_clk_freq	TX FRL erlojua
	tx_hsync_freq	Transmitituko den bideo-markoaren Hsync maiztasuna

2.16. Zure diseinua berritzea
28. taula. HDMI Diseinua Adibample Aurreko Intel Quartus Prime Pro Edition Software bertsioarekin bateragarria

Diseinua Adibample Aldaera	Intel Quartus Prime Pro Edition 20.3ra eguneratzeko gaitasuna
HDMI 2.1 Diseinua Adibample (FRL onartzen = 1)	Ez

Bateragarria ez den edozein diseinutarako adibidezamples, honako hau egin behar duzu:

1. Sortu diseinu berri bat adibidezampegungo Intel Quartus Prime Pro Edition software bertsioan zure diseinuaren konfigurazio berberak erabiliz.
2. Konparatu diseinu osoa adibidezample direktorioa diseinuarekin adibidezampaurreko Intel Quartus Prime Pro Edition software-bertsioa erabiliz sortutako fitxategia. Aurkitutako aldaketen gainetik eraman.

HDMI 2.0 Diseinua Adibample (FRL onartzen = 0)

HDMI Intel FPGA IP diseinua adibidezample-ek hiru RX kanal eta lau TX kanal biltzen dituen HDMI instantzia bat erakusten du.
29. taula. HDMI Intel FPGA IP Diseinua AdibampIntel Arria 10 gailuetarako le

Diseinua Adibample	Datu-tasa	Kanal modua	Loopback mota
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	Simplex	FIFO bufferrarekin paraleloan

Ezaugarriak

• Diseinuak FIFO buffer-ak instantziatzen ditu HDMI bideo-korronte zuzena HDMI konketa eta iturriaren artean zuzeneko pasabidea egiteko.
  
• Diseinuak LED egoera erabiltzen du arazte goiztiarrerakotage.
• Diseinua RX eta TX aukera bakarrarekin dator.
• Diseinuak Dynamic Range eta Mastering (HDR) InfoFrame txertatzea eta iragaztea erakusten du RX-TX lotura moduluan.
• Diseinuak kanpoko HDMI konketa batetik kanpoko HDMI iturri batera EDID pasabidearen kudeaketa erakusten du TX hot-plug gertaera batek abiarazten duenean.
• Diseinuak exekuzio-denbora kontrolatzeko aukera ematen du DIP etengailuaren eta sakagailuaren bidez HDMI TX core seinaleak kudeatzeko:
  — moduko seinalea DVI edo HDMI kodetutako bideo-markoa hautatzeko
  — info_avi[47], info_vsi[61] eta audio_info_ai[48] seinaleak alboko banden edo datu-portu laguntzaileen bidez paketeen transmisio laguntzailea hautatzeko

RX instantziak bideo-iturburu bat jasotzen du kanpoko bideo-sorgailutik, eta datuak FIFO loopback bidez pasatzen dira TX instantziara transmititu aurretik.
Kanpoko bideo analizatzailea, monitorea edo HDMI konexioa duen telebista bat TX nukleora konektatu behar duzu funtzionaltasuna egiaztatzeko.
3.1. HDMI 2.0 RX-TX Retransmit Diseinu-Bloke Diagrama
HDMI 2.0 RX-TX retransmit diseinua adibidezample-ek loopback paraleloa erakusten du kanal simplex moduan HDMI Intel FPGA IPrako.
20. Irudia. HDMI RX-TX Retransmit Block Diagrama (Intel Quartus Prime Pro Edition)21. Irudia. HDMI RX-TX Retransmit Block Diagrama (Intel Quartus Prime Standard Edition)Lotutako informazioa
Arria 10 PLL Erreferentziako Erlojurako PLL Cascading edo Ez-dedikatutako Erlojuaren Bidearen Jitter-a Erreparatu irtenbide hau zure diseinu-erlojuak gehigarririk izanez gero.
urduritasuna.
3.2. Hardware eta software eskakizunak
Intelek honako hardware eta software hauek erabiltzen ditu diseinua probatzeko, adibidezample.
Hardwarea

• Intel Arria 10 GX FPGA garapen kit
• HDMI iturburua (Prozesadore Grafikoen Unitatea (GPU))
• HDMI konketa (monitorea)
• Bitec HDMI FMC 2.0 alaba txartela (11. berrikuspena)
• HDMI kableak

Oharra:
Zure Bitec HDMI alaba txartelaren berrikuspena hauta dezakezu. Ezarri tokiko parametroa BITEC_DAUGHTER_CARD_REV 4, 6 edo 11 mailan file (a10_hdmi2_demo.v). Berrikuspena aldatzen duzunean, diseinuak transceptor kanalak trukatu eta polaritatea alderantzikatu dezake Bitec HDMI alaba txartelaren eskakizunen arabera. BITEC_DAUGHTER_CARD_REV parametroa 0-n ezartzen baduzu, diseinuak ez du aldaketarik egiten transceptor-kanaletan eta polaritatean. HDMI 2.1 diseinurako adibidezamples, Diseinu Adibampfitxan, ezarri HDMI Daughter Card Revision 9. berrikuspena, 4. berrikuspena edo alaba-txartelik gabe. Balio lehenetsia 9. berrikuspena da.
Softwarea

• Intel Quartus Prime 18.1 bertsioa eta berriagoa (hardwarearen probak egiteko)
• ModelSim - Intel FPGA Edition, ModelSim - Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL soilik)/VCS MX edo Xcelium Parallel simulator

3.3. Direktorio Egitura
Direktorioek sortutakoa dute files HDMI Intel FPGA IP diseinurako adibidezample.
22. irudia. Diseinurako direktorio-egitura Adibample30. taula. Sortutako RTL Files

Karpetak	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/denbora-eskala.v
i2c_esklabo	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
ohikoa	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
HDR	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

31. taula. Sortutako simulazioa Files
Informazio gehiago lortzeko, ikusi Simulation Testbench atala.

Karpetak	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadentzia	/cds.lib
	/hdl.var
	<cds_libs karpeta>

tutore	/tutorea.egin
	/msim_setup.tcl
sinopsia	/vcs/filezerrenda.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xzelioa (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
ohikoa (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

32. Taula. Sortutako softwarea Files

Karpetak	Files
tx_control_src Oharra: tx_control karpetak hauen bikoiztuak ere baditu files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/nagusia.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Diseinu-osagaiak
HDMI Intel FPGA IP diseinua adibidezample osagai hauek behar ditu.
33. taula. HDMI RX goiko osagaiak

Modulua	Deskribapena
HDMI RX nukleoa	IP-ak serieko datuak jasotzen ditu Transceiver Native PHY-tik eta datuen lerrokatzea, kanalen deskodeketa, TMDS deskodetzea, datu osagarriak deskodetzea, bideo datuen deskodetzea, audio datuak deskodetzea eta deskodetzea egiten ditu.
I2	I2C Sink Display Data Channel (DDC) eta Status and Data Channel (SCDC) erabiltzen den interfazea da. HDMI iturburuak DDC erabiltzen du konketa-gaitasunak eta ezaugarriak zehazteko Enhanced Extended Display Identification Data (E-EDID) datu-egitura irakurriz. • E-EDID-rako 8 biteko I2C esklabo-helbideak 0xA0 eta 0xA1 dira. LSBk sarbide mota adierazten du: 1 irakurtzeko eta 0 idazteko. HPD gertaera bat gertatzen denean, I2C esklaboak E-EDID datuei erantzuten die txiparen RAMetik irakurriz. • I2C esklabo soilik kontrolagailuak SCDC ere onartzen du HDMI 2.0 eragiketetarako. SCDCrako 8 biteko I2C esklabo helbidea 0xA8 eta 0xA9 dira. HPD gertaera bat gertatzen denean, I2C esklaboak idazteko edo irakurtzeko transakzioa egiten du HDMI RX nukleoko SCDC interfazean. Oharra: SCDCrako I2C esklabo-kontrolatzaile hau ez da beharrezkoa HDMI 2.0b ez badago. Pizten baduzu Sartu I2C parametroa, bloke hau nukleoaren barruan sartuko da eta maila honetan ez da ikusgai egongo.
EDID RAM	Diseinuak EDID informazioa gordetzen du RAM 1 atakako IP nukleoa erabiliz. Bi hari (erlojua eta datuak) serieko bus protokolo estandarrak (I2C esklabo-kontrolatzailea) CEA-861-D Compliant E-EDID datu-egitura transferitzen du. EDID RAM honek E-EDID informazioa gordetzen du. Oharra: Pizten baduzu Sartu EDID RAM parametroa, bloke hau nukleoaren barruan sartuko da eta maila honetan ez da ikusgai egongo.
IOPLL	IOPLL-k RX CDR erreferentzia-erlojua, lotura-abiadura-erlojua eta bideo-erlojua sortzen ditu sarrerako TMDS erlojuarentzat. • Irteerako erlojua 0 (CDR erreferentziako erlojua) • Irteerako erlojua 1 (Lotura abiadura erlojua) • Irteera-erlojua 2 (Bideo-erlojua) Oharra: IOPLL konfigurazio lehenetsiak ez du balio HDMI bereizmenetarako. IOPLL ezarpen egokietara birkonfiguratzen da piztean.
Transceiver PHY Berrezarri kontrolagailua	Transceiver PHY berrezarri kontrolagailuak RX transzeisoreen hasierako fidagarria bermatzen du. Kontrolagailu honen berrezartze-sarrera RX birkonfigurazioak abiarazten du, eta dagokion berrezartze seinale analogikoa eta digitala sortzen du Transceiver Native PHY blokeari blokearen barruan dagoen berrezartze-sekuentziazioaren arabera.
RX Native PHY	Kanpoko bideo-iturri batetik serieko datuak jasotzen dituen transceptor bloke gogorra. Serieko datuak datu paraleloetara deserializatzen ditu datuak HDMI RX nukleora pasa aurretik.
RX birkonfigurazio kudeaketa	HDMI PLL-rekin tasa detektatzeko zirkuituak ezartzen dituen RX birkonfigurazio-kudeaketa RX transzeiver-a 250 Mbps-tik 6,000 Mbps bitarteko edozein lotura-tasa arbitrarioetan funtziona dezan. Ikus beheko 23. orrialdeko 63. irudia.

IOPLL birkonfigurazioa

IOPLL birkonfigurazio blokeak Intel FPGAetan PLLen denbora errealeko birkonfigurazio dinamikoa errazten du. Bloke honek irteerako erlojuaren maiztasuna eta PLL banda-zabalera denbora errealean eguneratzen ditu, FPGA osoa birkonfiguratu gabe. Bloke hau 100 MHz-en exekutatzen da Intel Arria 10 gailuetan. IOPLL birkonfigurazioaren muga dela eta, aplikatu Quartus INI permit_nf_pll_reconfig_out_of_lock=on IOPLL birkonfigurazio IP sorreran. Quartus INI aplikatzeko, sartu "permit_nf_pll_reconfig_out_of_lock=on" quartus.ini-n file eta jarri -n file Intel Quartus Prime proiektuaren direktorioa. Abisu-mezu bat ikusi beharko zenuke IOPLL birkonfigurazio blokea (pll_hdmi_reconfig) editatzen duzunean Quartus Prime softwarean INIrekin. Oharra: Quartus INI hau gabe, IOPLL birkonfigurazioa ezin da osatu IOPLLk blokeoa galtzen badu birkonfigurazioan zehar.

PIO

Sarrera/irteera paraleloa (PIO) blokeak kontrol, egoera eta berrezartze interfaze gisa funtzionatzen du CPU azpisistemarako edo berrezartzeko.

23. Irudia Tasa anitzeko birkonfigurazio sekuentzia-fluxua
Irudiak kontrolagailuaren tasa anitzeko birkonfigurazio-sekuentzia-fluxua erakusten du sarrerako datu-fluxua eta erreferentziako erloju-maiztasuna jasotzen dituenean edo transzeigailua desblokeatuta dagoenean.34. taula. HDMI TX goiko osagaiak

Modulua	Deskribapena
HDMI TX nukleoa	IP nukleoak goi mailako bideo-datuak jasotzen ditu eta TMDS kodeketa, datu osagarriak kodetzea, audio-datuen kodeketa, bideo-datuen kodeketa eta nahastea egiten ditu.
I2C Masterra	I2C Sink Display Data Channel (DDC) eta Status and Data Channel (SCDC) erabiltzen den interfazea da. HDMI iturburuak DDC erabiltzen du konketa-gaitasunak eta ezaugarriak zehazteko Enhanced Extended Display Identification Data (E-EDID) datu-egitura irakurriz. • DDC gisa, I2C Masterrak kanpoko konketatik EDID irakurtzen du HDMI RX Goiko EDID RAM EDID informazioa konfiguratzeko edo bideoa prozesatzeko. • SCDC gisa, I2C masterrak SCDC datu-egitura transferitzen du FPGA iturritik kanpoko konketara HDMI 2.0b funtzionatzeko. Adibidezample, irteerako datu-korrontea 3,400 Mbps-tik gorakoa bada, Nios II prozesadoreak I2C maisuari agintzen dio konketa SCDC konfigurazio-erregistroaren TMDS_BIT_CLOCK_RATIO eta SCRAMBLER_ENABLE bitak 1era eguneratzeko.
IOPLL	IOPLL-k lotura-abiadura-erlojua eta bideo-erlojua hornitzen ditu sarrerako TMDS erlojutik. • Irteerako erlojua 1 (Lotura abiadura erlojua) • Irteera-erlojua 2 (Bideo-erlojua) Oharra: IOPLL konfigurazio lehenetsiak ez du balio HDMI bereizmenetarako. IOPLL ezarpen egokietara birkonfiguratzen da piztean.
Transceiver PHY Berrezarri kontrolagailua	Transceiver PHY berrezarri kontrolagailuak TX transzeisoreen hasierako fidagarria bermatzen du. Kontrolagailu honen berrezartze-sarrera goi-mailatik abiarazten da, eta dagokion berrezartze seinale analogikoa eta digitala sortzen du Transceiver Native PHY blokeari bloke barruko berrezartze-sekuentziazioaren arabera. Bloke honetako tx_ready irteerako seinaleak HDMI Intel FPGA IP-rako berrezartzeko seinale gisa ere funtzionatzen du, transceptorea martxan dagoela eta nukleotik datuak jasotzeko prest dagoela adierazteko.
Transceiver Native PHY	Transceptor bloke gogorra, HDMI TX nukleotik datu paraleloak jasotzen dituena eta hori igortzeko datuak serializatzen dituena. Birkonfigurazio interfazea gaituta dago TX Native PHY blokean TX Native PHY eta transzeiver arbitroaren arteko konexioa erakusteko. Ez da birkonfiguraziorik egiten TX Native PHY-rako. Oharra: HDMI TX kanalen arteko okertze eskakizuna betetzeko, ezarri TX kanalaren lotura modua Intel Arria 10 Transceiver Native PHY parametro editorean. PMA eta PCS lotura. Gehienezko okertze (set_max_skew) muga-eskakizuna ere gehitu behar diozu transceptor berrezartzeko kontrolagailutik (tx_digitalreset) berrezartze-seinale digitalean gomendatzen den moduan. Intel Arria 10 Transceiver PHY erabiltzailearen gida.
TX PLL	Igorle PLL blokeak serieko erloju azkarra eskaintzen dio Transceiver Native PHY blokeari. HDMI Intel FPGA IP diseinu honetarako adibidezample, fPLL TX PLL gisa erabiltzen da.
IOPLL birkonfigurazioa	IOPLL birkonfigurazio blokeak Intel FPGAetan PLLen denbora errealeko birkonfigurazio dinamikoa errazten du. Bloke honek irteerako erlojuaren maiztasuna eta PLL banda-zabalera denbora errealean eguneratzen ditu, FPGA osoa birkonfiguratu gabe. Bloke hau 100 MHz-en exekutatzen da Intel Arria 10 gailuetan. IOPLL birkonfigurazioaren muga dela eta, aplikatu Quartus INI permit_nf_pll_reconfig_out_of_lock=on IOPLL birkonfigurazio IP sorreran. Quartus INI aplikatzeko, sartu "permit_nf_pll_reconfig_out_of_lock=on" quartus.ini-n file eta jarri -n file Intel Quartus Prime proiektuaren direktorioa. Abisu-mezu bat ikusi beharko zenuke IOPLL birkonfigurazio blokea (pll_hdmi_reconfig) editatzen duzunean Intel Quartus Prime softwarean INIrekin. Oharra: Quartus INI hau gabe, IOPLL birkonfigurazioa ezin da osatu IOPLLk blokeoa galtzen badu birkonfigurazioan zehar.
PIO	Sarrera/irteera paraleloa (PIO) blokeak kontrol, egoera eta berrezartze interfaze gisa funtzionatzen du CPU azpisistemarako edo berrezartzeko.

35. taula. Transceiver Datu-tasa eta Oversampling Faktorea TMDS Erlojuaren Maiztasun Barruti bakoitzeko

TMDS Erlojuaren Maiztasuna (MHz)	TMDS Bit erloju-erlazioa	Albiacampling Faktorea	Transceptor datu-abiadura (Mbps)
85-150	1	Ez dago aplikagarri	3400-6000
100-340	0	Ez dago aplikagarri	1000-3400
50-100	0	5	2500-5000
35-50	0	3	1050-1500
30-35	0	4	1200-1400
25-30	0	5	1250-1500

36. taula. Goi-mailako bloke komunak

Modulua

Deskribapena

Transceiver Arbiter

Bloke funtzional generiko honek transceptoresak aldi berean berkalibratzea eragozten du kanal fisiko bereko RX edo TX transceptoreek birkonfigurazioa behar dutenean. Aldibereko birkalibrazioak kanal bereko RX eta TX transceptoreak IP inplementazio independenteei esleitzen zaizkien aplikazioetan eragiten du. Transceiver arbitro hau TX simplex eta RX simplex kanal fisiko berean batzeko gomendatutako bereizmenaren luzapena da. Transceiver arbitro honek Avalon-MM RX eta TX birkonfigurazio-eskaerak bateratzen eta arbitratzen laguntzen du RX eta TX transzeisore simplexak bideratzeko kanal batean, transceptoresen birkonfigurazio interfazearen ataka sekuentzialki bakarrik sar daitekeelako. Transceiver arbitroaren eta TX/RX Native PHY/PHY Berrezarri Kontrolagailuaren blokeen arteko interfazea diseinu honetan adibidezample-ek edozein IP konbinaziorako aplikatzen den modu generikoa erakusten du transceptor arbitroa erabiliz. Transzeiver arbitroa ez da beharrezkoa kanal batean RX edo TX transzeiver bakarrik erabiltzen denean. Transceiver arbitroak birkonfigurazio baten eskatzailea identifikatzen du bere Avalon-MM birkonfigurazio-interfazeen bidez eta dagokion tx_reconfig_cal_busy edo rx_reconfig_cal_busy atezatuta dagoela ziurtatzen du. HDMI aplikaziorako, RX-k bakarrik hasten du birkonfigurazioa. Avalon-MM birkonfigurazio-eskaera arbitroaren bidez bideratuz, arbitroak identifikatzen du birkonfigurazio-eskaera RX-tik datorrela, eta horrek tx_reconfig_cal_busy-k baieztatzetik abiatzen du eta rx_reconfig_cal_busy-k baieztatzea ahalbidetzen du. Atezainari esker, TX transceptorea nahi gabe kalibrazio modura eramatea eragozten du.

	Oharra: HDMI-k RX birkonfigurazioa soilik eskatzen duenez, tx_reconfig_mgmt_* seinaleak lotuta daude. Gainera, Avalon-MM interfazea ez da beharrezkoa arbitroaren eta TX Native PHY blokearen artean. Blokeak interfazeari esleitzen zaizkio diseinuan, adibidezample Transceptor arbitroaren konexio generikoa erakusteko TX/RX Native PHY/PHY Berrezarri Kontrolagailuarekin.
RX-TX lotura	• HDMI RX core-tik bideo-datuen irteera eta sinkronizazio-seinaleak DCFIFO baten bidez doaz RX eta TX bideo-erlojuaren domeinuetan zehar. • Kontrol-Pakete Orokorra (GCP), InfoFrames (AVI, VSI eta AI), datu osagarriak eta audio-datuen begizta DCFIFOen bidez RX eta TX lotura-abiadurako erloju-domeinuetan zehar. • HDMI TX nukleoaren datu laguntzaileen atakak DCFIFOtik atzera-presioaren bidez pasatzen diren datu laguntzaileak kontrolatzen ditu. Atzerapresioak datu laguntzaileen atakan pakete osagarri osatugaberik ez dagoela ziurtatzen du. • Bloke honek kanpoko iragazketa ere egiten du: — Audio-datuak eta audio-erlojuaren birsorkuntza-paketeak datu-jario laguntzailetik iragazten ditu HDMI TX core datu-atala laguntzailera transmititu aurretik. Oharra: Iragazki hau desgaitzeko, sakatu user_pb[2]. Gaitu iragazketa hau birtransmititutako datu-fluxuan audio-datuen eta audio-erlojuaren birsorkuntza-paketeen bikoizketarik ez dagoela ziurtatzeko. — High Dynamic Range (HDR) InfoFrame iragazten du HDMI RX datu laguntzaileetatik eta ex bat sartzen du.ample HDR InfoFrame HDMI TX-ren datu laguntzaileetara Avalon ST multiplexagailuaren bidez.
CPU azpisistema	CPU azpisistemak SCDC eta DDC kontrolagailu gisa funtzionatzen du, eta iturburua birkonfiguratzeko kontrolagailu gisa. • Iturburuko SCDC kontrolagailuak I2C kontroladore maisua dauka. I2C kontroladore nagusiak SCDC datuen egitura FPGA iturritik kanpoko konketara transferitzen du HDMI 2.0b funtzionamendurako. Adibidezample, irteerako datu-korrontea 6,000 Mbps-koa bada, Nios II prozesadoreak I2C kontrolagailu maisuari agintzen dio konfigurazio-erregistroko TMDS_BIT_CLOCK_RATIO eta SCRAMBLER_ENABLE bitak eguneratzeko 1era. • I2C maisu berak DDC datu-egitura (E-EDID) ere transferitzen du HDMI iturriaren eta kanpoko konketa artean. • Nios II CPUak HDMI iturriaren birkonfigurazio-kontrolatzaile gisa jokatzen du. PUZak RX birkonfigurazioa kudeatzeko moduluaren aldizkako tasa hautematean oinarritzen da TXak birkonfigurazioa behar duen zehazteko. Avalon-MM esklabo itzultzaileak Nios II prozesadorearen Avalon-MM interfaze maisuaren eta kanpotik instantziatutako HDMI iturriaren IOPLL eta TX Native PHYren Avalon-MM interfaze esklaboen arteko interfazea eskaintzen du. • TX-ren birkonfigurazio-sekuentzia-fluxua RXren berdina da, salbu eta PLL eta transceptor birkonfigurazioa eta berrezartzeko sekuentzia sekuentzialki egiten dira. Ikus 24. orrialdeko 67. irudia.

24. irudia. Birkonfigurazio-sekuentzia-fluxua
Irudiak I2C maisuaren eta HDMI iturriaren kontrolak biltzen dituen Nios II software-fluxua erakusten du.3.5. Gama dinamikoa eta masterizazioa (HDR) InfoFrame txertatzea eta iragaztea
HDMI Intel FPGA IP diseinua adibidezample-ek RX-TX loopback sistema batean HDR InfoFrame txertatzearen erakustaldia dakar.
HDMI Zehaztapenaren 2.0b bertsioak Dynamic Range eta Mastering InfoFrame HDMI korronte laguntzailearen bidez transmititzeko aukera ematen du. Erakustaldian, Auxiliary Data Insertion blokeak HDR txertatzea onartzen du. Nahi duzun HDR InfoFrame paketea formateatu behar duzu moduluaren seinale-zerrenda-taulan zehazten den moduan eta emandako AUX Insertion Control modulua erabili HDR InfoFrame bideo-fotograma bakoitzean behin txertatzea programatzeko.
Adib honetanampfitxategiaren konfigurazioa, sarrerako korronte laguntzaileak dagoeneko HDR InfoFrame barne hartzen duen kasuetan, erreproduzitutako HDR edukia iragazten da. Iragazkiak HDR InfoFrame gatazkatsuak transmititzea saihesten du eta HDR S-en zehaztutako balioak soilik bermatzen ditu.ample Datu modulua erabiltzen dira.
25. Irudia RX-TX Link Dynamic Range eta Mastering InfoFrame Txertatzearekin
Irudiak RX-TX loturaren bloke-diagrama erakusten du, tarte dinamikoa eta Mastering InfoFrame HDMI TX core korronte laguntzailean txertatzea barne.
37. taula. Datu osagarriak txertatzeko blokea (altera_hdmi_aux_hdr) seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri
clk	Sarrera	1	Erlojuaren sarrera. Erloju honek lotura-abiadurako erlojuarekin konektatuta egon behar du.
berrezarri	Sarrera	1	Berrezarri sarrera.

Pakete-sorgailu eta multiplexagailuen seinale laguntzaileak
multiplexer_out_data	Irteera	72	Multiplexoretik Avalon streaming irteera.
multiplexer_out_valid	Irteera	1
multiplexer_out_prest	Irteera	1
multiplexer_out_startofpacket	Irteera	1
multiplexer_out_endofpacket	Irteera	1
multiplexer_out_channel	Irteera	11
multiplexer_in_data	Sarrera	72	Avalon streaming-a multiplexagailuaren In1 atakara. HDMI TX Video Vsync. Seinale hau lotura-abiadura erlojuaren domeinuarekin sinkronizatu behar da. Nukleoak HDR InfoFrame korronte laguntzailean txertatzen du seinale honen goranzko ertzean.
multiplexer_in_valid	Sarrera	1
multiplexer_in_prest	Sarrera	1
multiplexer_in_startofpacket	Sarrera	1
multiplexer_en_endofpacket hdmi_tx_vsync	Sarrera Sarrera	1 1

38. taula. HDR datu modulua (altera_hdmi_hdr_infoframe) seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
hb0	Irteera	8	Dynamic Range eta Mastering InfoFrame-ren goiburuko 0 byte: InfoFrame motako kodea.
hb1	Irteera	8	Dynamic Range eta Mastering InfoFrame-ren goiburuko byte 1: InfoFrame bertsio-zenbakia.
hb2	Irteera	8	Dynamic Range eta Mastering InfoFrame-ren goiburuko 2 byte: InfoFrame-ren luzera.
pb	Sarrera	224	Dynamic Range eta Mastering InfoFrame-ren datu-bytea.

39. taula. Barruti dinamikoa eta InfoFrame datu-byte-sorta menperatzea bit-eremuak

Bit-Eremua	Definizioa	Metadatu estatikoak 1. mota
7:0	Datuen byte 1: {5'h0, EOTF[2:0]}
15:8	Datu-byte 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Datu-byte 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Datu-byte 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Datu-byte 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Datu-byte 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Datu-byte 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Datu-byte 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Datu-byte 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Datu-byte 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Datu-byte 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Datu-byte 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Datu-byte 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Datu-byte 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Datu-byte 15: Static_Metadata_Descriptor	zuri_puntua_x, LSB
127:120	Datu-byte 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	Datu-byte 17: Static_Metadata_Descriptor	zuri_puntu_y, LSB

143:136	Datu-byte 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Datu-byte 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Datu-byte 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Datu-byte 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Datu-byte 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Datu-byte 23: Static_Metadata_Descriptor	Gehienezko edukiaren argi-maila, LSB
191:184	Datu-byte 24: Static_Metadata_Descriptor	Gehienezko edukiaren argi-maila, MSB
199:192	Datu-byte 25: Static_Metadata_Descriptor	Gehienezko fotograma-batez besteko argi-maila, LSB
207:200	Datu-byte 26: Static_Metadata_Descriptor	Gehienezko fotograma-batez besteko argi-maila, MSB
215:208	Erreserbatuta
223:216	Erreserbatuta

HDR txertatzea eta iragaztea desgaitzea
HDR txertatzea eta iragazkia desgaitzeak aukera ematen du iturburuko korronte laguntzailean dagoeneko eskuragarri dagoen HDR edukiaren birtransmisioa egiaztatzeko RX-TX Retransmit diseinuan inolako aldaketarik gabe.ample.
HDR InfoFrame txertaketa eta iragazketa desgaitzeko:

1. Ezarri block_ext_hdr_infoframe 1'b0 gisa rxtx_link.v-n file HDR InfoFrame-a Auxiliary korrontetik iragaztea saihesteko.
2. Ezarri avalon_st_multiplexer instantziaren multiplexer_in0_valid altera_hdmi_aux_hdr.v file 1'b0-ra Auxiliary Packet Generator ez dadin sortu eta HDR InfoFrame gehigarria TX Auxiliary korrontean sartzea.
   

3.6. Erlojuaren eskema
Erlojuaren eskemak erloju-domeinuak erakusten ditu HDMI Intel FPGA IP diseinuan adibidezample.
26. Irudia HDMI Intel FPGA IP Diseinua Adibample Clocking Scheme (Intel Quartus Prime Pro Edition)27. Irudia HDMI Intel FPGA IP Diseinua Adibample Clocking Scheme (Intel Quartus Prime Standard Edition)40. taula. Erlojuaren eskemaren seinaleak

Erlojua	Seinalearen izena diseinuan	Deskribapena
TX IOPLL/ TX PLL Erreferentziako Erlojua 1	hdmi_clk_in	TX IOPLL eta TX PLL-ren erreferentziazko erlojua. Erlojuaren maiztasuna HDMI TX TMDS erloju-kanalaren espero den TMDS erloju-maiztasunaren berdina da. HDMI Intel FPGA IP diseinu honetarako adibidezample, erloju hau RX TMDS erlojuarekin konektatuta dago erakustaldirako. Zure aplikazioan, erloju dedikatu bat hornitu behar duzu TMDS erloju-maiztasunarekin osziladore programagarri batetik jitter errendimendu hobea izateko. Oharra: Ez erabili transceptor RX pin bat TX PLL erreferentziako erloju gisa. Zure diseinua huts egingo da HDMI TX refclk RX pin batean jartzen baduzu.
TX Transceiver Clock Out	tx_clk	Erlojuaren irteera berreskuratu da transceptor batetik, eta maiztasuna aldatu egiten da datu-tasa eta erloju bakoitzeko sinboloen arabera. TX transzeiver erlojuaren irteteko maiztasuna = Transceiver datu-tasa/ (erloju bakoitzeko ikurra*10)
TX PLL serieko erlojua	tx_lotura_erlojuak	TX PLL-k sortutako serieko erloju azkarra. Erlojuaren maiztasuna datu-abiaduraren arabera ezartzen da.
TX/RX Link Abiadura Erlojua	ls_clk	Estekaren abiadura erlojua. Lotura-abiadura erloju-maiztasuna espero den TMDS erloju-maiztasunaren araberakoa daampling faktorea, erloju bakoitzeko sinboloak eta TMDS bit erloju-erlazioa.

		TMDS Bit Erlojuaren Erlazioa	Lotura Abiadura Erlojuaren Maiztasuna
		0	TMDS erlojuaren maiztasuna/ Erloju bakoitzeko ikurra
		1	TMDS erlojuaren maiztasuna *4 / Erloju bakoitzeko ikurra
TX/RX Bideo Erlojua	vid_clk	Bideo-datuen erlojua. Bideo-datuen erlojuaren maiztasuna TX link-abiadura-erlojutik ateratzen da kolore-sakoneraren arabera.
		TMDS Bit Erlojuaren Erlazioa	Bideo Datuen Erlojuaren Maiztasuna
		0	TMDS erlojua/ Erloju bakoitzeko ikurra/ Kolore-sakontasun faktorea
		1	TMDS erlojua *4 / Erloju bakoitzeko ikurra / Kolore-sakontasun faktorea
		Kolore bakoitzeko bits	Kolore-sakontasun-faktorea
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS Erlojua	tmds_clk_in	TMDS erloju-kanala HDMI RXetik eta erreferentziako erlojuarekin konektatzen da IOPLLra.
RX CDR Erreferentzia Erlojua 0 /TX PLL Erreferentzia Erlojua 0	fr_clk	Doako erreferentziako erlojua RX CDR eta TX PLL-ra. Erloju hau pizteko kalibratzeko beharrezkoa da.
RX CDR erreferentziako erlojua 1	iopll_outclk0	Erreferentzia-erlojua RX transzeigailuaren RX CDR-rako.
		Datu-tasa	RX Erreferentzia Erlojuaren Maiztasuna
		Datu-tasa <1 Gbps	5× TMDS erloju-maiztasuna
		1 Gbps< Datu-tasa <3.4 Gbps	TMDS erlojuaren maiztasuna
		Datu-tasa > 3.4 Gbps	4× TMDS erloju-maiztasuna
		• Datu-tasa <1 Gbps: gainditzekoampling transceptor gutxieneko datu-tasa eskakizuna betetzeko. • Datu-tasa > 3.4 Gbps: 1/40ko TMDS bit-tasa eta erloju-erlazioa konpentsatzeko, transceptoraren datu-tasa eta erloju-erlazioa 1/10ean mantentzeko. Oharra: Ez erabili transceptor RX pin bat CDR erreferentziako erloju gisa. Zure diseinua huts egingo da HDMI RX refclk RX pin batean jartzen baduzu.
RX Transceiver Erlojua Irteera	rx_clk	Erlojuaren irteera berreskuratu da transceptor batetik, eta maiztasuna aldatu egiten da datu-tasa eta erloju bakoitzeko sinboloen arabera. RX transzeiver erlojuaren irteera maiztasuna = Transceiver datu-tasa/ (erloju bakoitzeko ikurra*10)
Kudeaketa Erlojua	mgmt_clk	Doako 100 MHz-eko erlojua osagai hauetarako:

		• Avalon-MM interfazeak birkonfiguratzeko — Maiztasun-barrutiaren eskakizuna 100-125 MHz artekoa da. •, PHY berrezarri kontroladorea transceptor berrezartzeko sekuentziarako — Maiztasun-barrutiaren eskakizuna 1-500 MHz artekoa da. • IOPLL birkonfigurazioa — Erlojuaren maiztasun maximoa 100 MHz da. • RX birkonfigurazioa kudeaketarako • CPU • I2C Masterra
I2C erlojua	i2c_clk	I100C esklaboa, SCDC erregistroak HDMI RX nukleoan eta EDID RAM 2 MHz-eko erloju-sarrera.

Lotutako informazioa

• Transceiver RX Pin CDR erreferentziako erloju gisa erabiltzea
• Transceiver RX Pin TX PLL erreferentziako erloju gisa erabiltzea

3.7. Interfaze Seinaleak
Tauletan HDMI Intel FPGA IP diseinurako seinaleak zerrendatzen dira adibidezample.
41. Taula. Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Osziladore barneko seinalea
clk_fpga_b3_p	Sarrera	1	100 MHz-ko doako erlojua oinarrizko erreferentziako erlojuarentzat
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Sarrera	1	625 MHz doako erlojua transceptor erreferentziako erlojuarentzat; erloju hau edozein maiztasunekoa izan daiteke

Erabiltzailearen sakagailuak eta LEDak
erabiltzailea_pb	Sarrera	1	Sakatu botoia HDMI Intel FPGA IP diseinuaren funtzionaltasuna kontrolatzeko
cpu_resetn	Sarrera	1	Berrezarri globala
user_led_g	Irteera	4	LED pantaila berdea Ikus Hardwarearen konfigurazioa 89. orrialdean LED funtzioei buruzko informazio gehiago lortzeko.
user_led_r	Irteera	4	LED pantaila gorria Ikus Hardwarearen konfigurazioa 89. orrialdean LED funtzioei buruzko informazio gehiago lortzeko.

HDMI FMC Daughter Txartelaren pinak FMC atakan
fmcb_gbtclk_m2c_p_0	Sarrera	1	HDMI RX TMDS erlojua
fmcb_dp_m2c_p	Sarrera	3	HDMI RX datu-kanal gorria, berdea eta urdina • Bitec alaba txartelaren berrikuspena 11 — [0]: RX TMDS kanala 1 (berdea) — [1]: RX TMDS kanala 2 (gorria) — [2]: RX TMDS kanala 0 (urdina) • Bitec alaba txartelaren 4 edo 6 berrikuspena — [0]: RX TMDS Channel 1 (Berdea)— polaritatea alderantzikatua — [1]: RX TMDS kanala 0 (urdina)— polaritatea alderantzikatua — [2]: RX TMDS kanala 2 (gorria)— polaritatea alderantzikatua
fmcb_dp_c2m_p	Irteera	4	HDMI TX erlojua, datu-kanal gorria, berdea eta urdina • Bitec alaba txartelaren berrikuspena 11 — [0]: TX TMDS kanala 2 (gorria) — [1]: TX TMDS kanala 1 (berdea) — [2]: TX TMDS kanala 0 (urdina) — [3]: TX TMDS Clock Channel • Bitec alaba txartelaren 4 edo 6 berrikuspena — [0]: TX TMDS Clock Channel — [1]: TX TMDS kanala 0 (urdina) — [2]: TX TMDS kanala 1 (berdea) — [3]: TX TMDS kanala 2 (gorria)
fmcb_la_rx_p_9	Sarrera	1	HDMI RX +5V potentzia detektatu
fmcb_la_rx_p_8	Inout	1	HDMI RX hot plug hautematea
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA DDC eta SCDCrako
fmcb_la_tx_p_10	Sarrera	1	HDMI RX I2C SCL DDC eta SCDCrako
fmcb_la_tx_p_12	Sarrera	1	HDMI TX hot plug hautematea
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA DDC eta SCDCrako
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL DDC eta SCDCrako
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA birrider kontrolatzeko
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL birrider kontrolatzeko

42. taula. HDMI RX Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri seinaleak
mgmt_clk	Sarrera	1	Sistemako erlojuaren sarrera (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Sarrera	1	Doako erlojua (625 MHz) transceptor lehen mailako erreferentziako erlojuarentzat. Erloju hau beharrezkoa da transceptorea kalibratzeko pizteko egoeran. Erloju hau edozein maiztasunekoa izan daiteke.
berrezarri	Sarrera	1	Sistema berrezartzeko sarrera

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri seinaleak
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Sarrera	1	Transceptor berrezarri sarrera. Seinale hau erreferentziazko erlojuak aldatzeko prozesuan (aske dagoen erlojutik TMDS erlojura) pizteko egoeran baieztatzen da.
tmds_clk_in	Sarrera	1	HDMI RX TMDS erlojua
i2c_clk	Sarrera	1	Erlojuaren sarrera DDC eta SCDC interfazerako
vid_clk_out	Irteera	1	Bideo-erlojuaren irteera
ls_clk_out	Irteera	1	Lotura-abiadura erlojuaren irteera
sys_init	Irteera	1	Sistema hasieratzea piztean sistema berrezartzeko

RX Transceiver eta IOPLL seinaleak
rx_serial_data	Sarrera	3	HDMI serieko datuak RX Native PHYra
gxb_rx_prest	Irteera	1	RX Native PHY prest dagoela adierazten du
gxb_rx_cal_busy_out	Irteera	3	RX Native PHY kalibrazioa lanpetuta transzeiver arbitroarekin
gxb_rx_cal_busy_in	Sarrera	3	Kalibrazio lanpetuta-seinalea transzeiver arbitrotik RX Native PHYra
iopll_blokeatua	Irteera	1	Adierazi IOPLL blokeatuta dagoela
gxb_reconfig_write	Sarrera	3	Transceiver birkonfigurazioa Avalon-MM interfazea RX Native PHY-tik transzeiver arbitrora
gxb_reconfig_read	Sarrera	3
gxb_reconfig_helbidea	Sarrera	30
gxb_reconfig_writedata	Sarrera	96
gxb_reconfig_readdata	Irteera	96
gxb_reconfig_waitrequest	Irteera	3

RX birkonfigurazio kudeaketa
rx_reconfig_eu	Irteera	1	RX birkonfigurazioak seinalea gaitzen du
neurria	Irteera	24	HDMI RX TMDS erlojuaren maiztasunaren neurketa (10 ms-tan)
neurri_baliozkoa	Irteera	1	Neurri seinalea baliozkoa dela adierazten du
os	Irteera	1	Albiacampling faktorea: • 0: gainditzerik ezampling • 1: 5× oversampling
reconfig_mgmt_write	Irteera	1	RX birkonfigurazioaren kudeaketa Avalon memoria-mapatutako interfazea transzeiver arbitrora
reconfig_mgmt_read	Irteera	1
reconfig_mgmt_helbidea	Irteera	12

reconfig_mgmt_writedata	Irteera	32
reconfig_mgmt_readdata	Sarrera	32
reconfig_mgmt_waitrequest	Sarrera	1

HDMI RX core seinaleak
TMDS_Bit_erloju_erlazioa	Irteera	1	SCDC erregistroko interfazeak
audio_de	Irteera	1	HDMI RX core audio interfazeak Ikus HDMI Intel FPGA IP Erabiltzailearen Gidako Sink Interfaces atalean informazio gehiago lortzeko.
audio_datuak	Irteera	256
audio_info_ai	Irteera	48
audio_N	Irteera	20
audio_CTS	Irteera	20
audio_metadatuak	Irteera	165
audio_formatua	Irteera	5
aux_pkt_data	Irteera	72	HDMI RX core interfaze laguntzaileak Ikus HDMI Intel FPGA IP Erabiltzailearen Gidako Sink Interfaces atalean informazio gehiago lortzeko.
aux_pkt_addr	Irteera	6
aux_pkt_wr	Irteera	1
aux_data	Irteera	72
aux_sop	Irteera	1
aux_eop	Irteera	1
aux_valid	Irteera	1
aux_error	Irteera	1
gcp	Irteera	6	HDMI RX core albo bandako seinaleak Ikus HDMI Intel FPGA IP Erabiltzailearen Gidako Sink Interfaces atalean informazio gehiago lortzeko.
info_avi	Irteera	112
info_vsi	Irteera	61
colordepth_mgmt_sync	Irteera	2
bideo_datuak	Irteera	N*48	HDMI RX core bideo atakak Oharra: N = ikurrak erloju bakoitzeko Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
vid_vsync	Irteera	N
vid_hsync	Irteera	N
vid_de	Irteera	N
modua	Irteera	1	HDMI RX core kontrola eta egoera atakak Oharra: N = ikurrak erloju bakoitzeko Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
ctrl	Irteera	N*6
blokeatuta	Irteera	3
vid_lock	Irteera	1
in_5v_potentzia	Sarrera	1	HDMI RX 5V detektatu eta hotplug detektatu Ikusi Konketa Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC eta SCDC interfazea
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM seinaleak
edid_ram_access	Sarrera	1	HDMI RX EDID RAM sarbide interfazea. Berretsi edid_ram_access EDID RAMetik idatzi edo irakurri nahi duzunean, bestela seinale hau baxuan mantendu behar da.
edid_ram_helbidea	Sarrera	8
edid_ram_write	Sarrera	1
edid_ram_read	Sarrera	1
edid_ram_readdata	Irteera	8
edid_ram_writedata	Sarrera	8
edid_ram_waitrequest	Irteera	1

43. taula. HDMI TX Goi Mailako Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
Erlojua eta berrezarri seinaleak
mgmt_clk	Sarrera	1	Sistemako erlojuaren sarrera (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Sarrera	1	Doako erlojua (625 MHz) transceptor lehen mailako erreferentziako erlojuarentzat. Erloju hau beharrezkoa da transceptorea kalibratzeko pizteko egoeran. Erloju hau edozein maiztasunekoa izan daiteke.
berrezarri	Sarrera	1	Sistema berrezartzeko sarrera
hdmi_clk_in	Sarrera	1	TX IOPLL eta TX PLL-ren erreferentziazko erlojua. Erlojuaren maiztasuna TMDS erlojuaren maiztasunaren berdina da.
vid_clk_out	Irteera	1	Bideo-erlojuaren irteera
ls_clk_out	Irteera	1	Lotura-abiadura erlojuaren irteera
sys_init	Irteera	1	Sistema hasieratzea piztean sistema berrezartzeko
berrezarri_xcvr	Sarrera	1	Berrezarri TX transzisorera
berrezarri_pll	Sarrera	1	Berrezarri IOPLL eta TX PLLra
berrezarri_pll_reconfig	Irteera	1	Berrezarri PLL birkonfiguraziora

TX Transceiver eta IOPLL Seinaleak
tx_serial_data	Irteera	4	TX Native PHY-ren HDMI serieko datuak
gxb_tx_prest	Irteera	1	TX Native PHY prest dagoela adierazten du
gxb_tx_cal_busy_out	Irteera	4	TX Native PHY kalibrazio lanpetuta-seinalea transceptor arbitroari
gxb_tx_cal_busy_in	Sarrera	4	Kalibrazio lanpetuta-seinalea transceptor arbitrotik TX Native PHYra

TX Transceiver eta IOPLL Seinaleak
iopll_blokeatua	Irteera	1	Adierazi IOPLL blokeatuta dagoela
txpll_blokeatua	Irteera	1	Adierazi TX PLL blokeatuta dagoela
gxb_reconfig_write	Sarrera	4	Transceiver birkonfigurazioa Avalon memoria-mapatutako interfazea TX Native PHY-tik transzeiver arbitrora
gxb_reconfig_read	Sarrera	4
gxb_reconfig_helbidea	Sarrera	40
gxb_reconfig_writedata	Sarrera	128
gxb_reconfig_readdata	Irteera	128
gxb_reconfig_waitrequest	Irteera	4

TX IOPLL eta TX PLL birkonfigurazio seinaleak
pll_reconfig_write/ tx_pll_reconfig_write	Sarrera	1	TX IOPLL/TX PLL birkonfigurazioa Avalon memoria-mapatutako interfazeak
pll_reconfig_read/ tx_pll_reconfig_read	Sarrera	1
pll_reconfig_helbidea/ tx_pll_reconfig_helbidea	Sarrera	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Sarrera	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Irteera	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Irteera	1
os	Sarrera	2	Albiacampling faktorea: • 0: gainditzerik ezampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
neurria	Sarrera	24	Transmisioko bideoaren bereizmenaren TMDS erloju-maiztasuna adierazten du.

HDMI TX Core Seinaleak
ctrl	Sarrera	6*N	HDMI TX core kontrol interfazeak Oharra: N = Sinboloak erloju bakoitzeko Ikus iturburu-interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiago lortzeko.
modua	Sarrera	1
TMDS_Bit_erloju_erlazioa	Sarrera	1	SCDC erregistroko interfazeak Ikus HDMI Intel FPGA IP erabiltzailearen gidaliburuko Iturburu-interfazeen atala informazio gehiago lortzeko.
Scrambler_Gaitu	Sarrera	1
audio_de	Sarrera	1	HDMI TX core audio interfazeak Ikusi Iturburu Interfazeak atalean HDMI Intel FPGA IP Erabiltzailearen Gida informazio gehiagorako.
audio_mute	Sarrera	1
audio_datuak	Sarrera	256
jarraitu…

HDMI TX Core Seinaleak
audio_info_ai	Sarrera	49
audio_N	Sarrera	22
audio_CTS	Sarrera	22
audio_metadatuak	Sarrera	166
audio_formatua	Sarrera	5
i2c_master_write	Sarrera	1	TX I2C maisua Avalon memoria-mapatutako interfazea I2C maisurako TX nukleoaren barruan. Oharra: Seinale hauek pizten duzunean soilik daude erabilgarri Sartu I2C parametroa.
i2c_master_read	Sarrera	1
i2c_master_helbidea	Sarrera	4
i2c_master_writedata	Sarrera	32
i2c_master_readdata	Irteera	32
aux_prest	Irteera	1	HDMI TX core interfaze laguntzaileak Ikus HDMI Intel FPGA IP erabiltzailearen gidaliburuko Iturburu-interfazeen atala informazio gehiago lortzeko.
aux_data	Sarrera	72
aux_sop	Sarrera	1
aux_eop	Sarrera	1
aux_valid	Sarrera	1
gcp	Sarrera	6	HDMI TX core albo-bandaren seinaleak Ikus HDMI Intel FPGA IP erabiltzailearen gidaliburuko Iturburu-interfazeen atala informazio gehiago lortzeko.
info_avi	Sarrera	113
info_vsi	Sarrera	62
bideo_datuak	Sarrera	N*48	HDMI TX core bideo atakak Oharra: N = ikurrak erloju bakoitzeko Ikus HDMI Intel FPGA IP erabiltzailearen gidaliburuko Iturburu-interfazeen atala informazio gehiago lortzeko.
vid_vsync	Sarrera	N
vid_hsync	Sarrera	N
vid_de	Sarrera	N

I2C eta Hot Plug detektatzeko seinaleak
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Oharra: Aktibatzen duzunean Sartu I2C parametroa, seinale hau TX nukleoan jartzen da eta ez da maila honetan ikusgai egongo.	Irteera	1	I2C Master Avalon memoria-mapatutako interfazeak
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Oharra: Aktibatzen duzunean Sartu I2C parametroa, seinale hau TX nukleoan jartzen da eta ez da maila honetan ikusgai egongo.	Irteera	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Oharra: Aktibatzen duzunean Sartu I2C parametroa, seinale hau TX nukleoan jartzen da eta ez da maila honetan ikusgai egongo.	Sarrera	1
jarraitu…

I2C eta Hot Plug detektatzeko seinaleak
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Oharra: Aktibatzen duzunean Sartu I2C parametroa, seinale hau TX nukleoan jartzen da eta ez da maila honetan ikusgai egongo.	Sarrera	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Irteera	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Irteera	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Sarrera	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Sarrera	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC eta SCDC interfazeak
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Inout	1	Bitec Daughter Card Revision 2 TI11 Kontrolerako I181C interfazea
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Irteera	1	I2C maisuaren Avalon memoria-mapatutako interfazeak
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Sarrera	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Sarrera	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Irteera	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Sarrera	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Sarrera	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Irteera	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Irteera	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Sarrera	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Sarrera	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Irteera	8
jarraitu…

I2C eta Hot Plug detektatzeko seinaleak
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Sarrera	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Sarrera	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Irteera	1
hdmi_tx_hpd_n	Sarrera	1	HDMI TX hotplug-ak interfazeak detektatzen ditu
tx_hpd_ack	Sarrera	1
tx_hpd_req	Irteera	1

44. taula. Transceiver Arbiter Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
clk	Sarrera	1	Birkonfigurazio erlojua. Erloju honek erloju bera partekatu behar du birkonfigurazio kudeaketa blokeekin.
berrezarri	Sarrera	1	Berrezarri seinalea. Berrezartze honek berrezartze bera partekatu behar du birkonfigurazio kudeaketa blokeekin.
rx_rcfg_eu	Sarrera	1	RX birkonfigurazioa gaitzeko seinalea
tx_rcfg_eu	Sarrera	1	TX birkonfigurazioa gaitzeko seinalea
rx_rcfg_ch	Sarrera	2	RX nukleoan zein kanal birkonfiguratu behar den adierazten du. Seinale hori beti aldarrikatu behar da.
tx_rcfg_ch	Sarrera	2	TX nukleoan zein kanal birkonfiguratu behar den adierazten du. Seinale hori beti aldarrikatu behar da.
rx_reconfig_mgmt_write	Sarrera	1	Birkonfigurazioa Avalon-MM interfazeak RX birkonfigurazio kudeaketatik
rx_reconfig_mgmt_read	Sarrera	1
rx_reconfig_mgmt_helbidea	Sarrera	10
rx_reconfig_mgmt_writedata	Sarrera	32
rx_reconfig_mgmt_readdata	Irteera	32
rx_reconfig_mgmt_waitrequest	Irteera	1
tx_reconfig_mgmt_write	Sarrera	1	Birkonfigurazioa Avalon-MM interfazeak TX birkonfigurazio kudeaketatik
tx_reconfig_mgmt_read	Sarrera	1
tx_reconfig_mgmt_helbidea	Sarrera	10
tx_reconfig_mgmt_writedata	Sarrera	32
tx_reconfig_mgmt_readdata	Irteera	32
tx_reconfig_mgmt_waitrequest	Irteera	1
birkonfig_idatzi	Irteera	1	Avalon-MM interfazeak birkonfiguratzea transceptor-era
reconfig_read	Irteera	1
jarraitu…

Seinalea	Norabidea	Zabalera	Deskribapena
birkonfig_helbidea	Irteera	10
reconfig_writedata	Irteera	32
rx_reconfig_readdata	Sarrera	32
rx_reconfig_waitrequest	Sarrera	1
tx_reconfig_readdata	Sarrera	1
tx_reconfig_waitrequest	Sarrera	1
rx_cal_lanpetuta	Sarrera	1	Kalibrazio-egoera seinalea RX transceptor-etik
tx_cal_lanpetuta	Sarrera	1	Kalibrazio-egoera seinalea TX transceptor-etik
rx_reconfig_cal_busy	Irteera	1	Kalibrazio-egoera seinalea RX transzeiver PHY berrezartzeko kontrola
tx_reconfig_cal_busy	Irteera	1	Kalibrazio-egoera seinalea TX transzeiver PHY berrezarri kontrola

45. taula. RX-TX Link Seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
berrezarri	Sarrera	1	Berrezarri bideo/audio/laguntzaile/albo-banden FIFO bufferra.
hdmi_tx_ls_clk	Sarrera	1	HDMI TX lotura abiadura erlojua
hdmi_rx_ls_clk	Sarrera	1	HDMI RX lotura abiadura erlojua
hdmi_tx_vid_clk	Sarrera	1	HDMI TX bideo-erlojua
hdmi_rx_vid_clk	Sarrera	1	HDMI RX bideo-erlojua
hdmi_rx_blokeatua	Sarrera	3	HDMI RX blokeatutako egoera adierazten du
hdmi_rx_de	Sarrera	N	HDMI RX bideo interfazeak Oharra: N = ikurrak erloju bakoitzeko
hdmi_rx_hsync	Sarrera	N
hdmi_rx_vsync	Sarrera	N
hdmi_rx_data	Sarrera	N*48
rx_audio_format	Sarrera	5	HDMI RX audio interfazeak
rx_audio_metadata	Sarrera	165
rx_audio_info_ai	Sarrera	48
rx_audio_CTS	Sarrera	20
rx_audio_N	Sarrera	20
rx_audio_de	Sarrera	1
rx_audio_data	Sarrera	256
rx_gcp	Sarrera	6	HDMI RX alboko bandako interfazeak
rx_info_avi	Sarrera	112
rx_info_vsi	Sarrera	61
jarraitu…

Seinalea	Norabidea	Zabalera	Deskribapena
rx_aux_eop	Sarrera	1	HDMI RX interfaze laguntzaileak
rx_aux_sop	Sarrera	1
rx_aux_valid	Sarrera	1
rx_aux_data	Sarrera	72
hdmi_tx_de	Irteera	N	HDMI TX bideo interfazeak Oharra: N = ikurrak erloju bakoitzeko
hdmi_tx_hsync	Irteera	N
hdmi_tx_vsync	Irteera	N
hdmi_tx_data	Irteera	N*48
tx_audio_format	Irteera	5	HDMI TX audio interfazeak
tx_audio_metadata	Irteera	165
tx_audio_info_ai	Irteera	48
tx_audio_CTS	Irteera	20
tx_audio_N	Irteera	20
tx_audio_de	Irteera	1
tx_audio_data	Irteera	256
tx_gcp	Irteera	6	HDMI TX alboko bandako interfazeak
tx_info_avi	Irteera	112
tx_info_vsi	Irteera	61
tx_aux_eop	Irteera	1	HDMI TX interfaze laguntzaileak
tx_aux_sop	Irteera	1
tx_aux_valid	Irteera	1
tx_aux_data	Irteera	72
tx_aux_prest	Irteera	1

46. taula. Plataforma-diseinatzailearen sistema-seinaleak

Seinalea	Norabidea	Zabalera	Deskribapena
cpu_clk (Intel Quartus Prime Standard Edition)	Sarrera	1	CPU erlojua
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Sarrera	1	PUZ berrezartzea
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Sarrera	1	TMDS bit erloju-erlazioa
neurri_pio_kanpo_konexio_esportazioa	Sarrera	24	Espero zen TMDS erloju-maiztasuna
jarraitu…

Seinalea	Norabidea	Zabalera	Deskribapena
measure_valid_pio_external_connection_export t	Sarrera	1	PIO neurria baliozkoa dela adierazten du
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Sarrera	1	I2C Master interfazeak
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Sarrera	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Irteera	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Irteera	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Sarrera	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Sarrera	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Irteera	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Irteera	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Irteera	3	I2C Master Avalon memoria-mapatutako interfazeak DDC eta SCDCrako
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Irteera	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Sarrera	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Irteera	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Sarrera	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Irteera	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Irteera	3	I2C Master Avalon memoria-mapatutako interfazeak Bitec alaba txartelaren berrikuspenaren 11, T1181 kontrolerako
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Irteera	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Sarrera	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Irteera	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Sarrera	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Irteera	1
jarraitu…

Seinalea	Norabidea	Zabalera	Deskribapena
edid_ram_access_pio_external_connection_exp ort	Irteera	1	EDID RAM sarbide interfazeak. Berretsi edid_ram_access_pio_ external_connection_ export RX goialdean dagoen EDID RAM-ean idatzi edo irakurri nahi duzunean. Konektatu EDID RAM sarbidea Avalon-MM esklaboa Platform Designer-en goi-mailako RX moduluetako EDID RAM interfazera.
edid_ram_slave_translator_helbidea	Irteera	8
edid_ram_slave_translator_write	Irteera	1
edid_ram_slave_translator_read	Irteera	1
edid_ram_slave_translator_readdata	Sarrera	8
edid_ram_slave_translator_writedata	Irteera	8
edid_ram_slave_translator_waitrequest	Sarrera	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Sarrera	1	RX PMA birkonfigurazioa Avalon memoria-mapatutako interfazeak
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Sarrera	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Irteera	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Irteera	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Irteera	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Irteera	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Sarrera	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Irteera	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Sarrera	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Sarrera	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Irteera	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Irteera	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Sarrera	1	TX PLL birkonfigurazioa Avalon memoria-mapatutako interfazeak
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Irteera	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Irteera	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Irteera	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Irteera	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Sarrera	32
jarraitu…

Seinalea	Norabidea	Zabalera	Deskribapena
tx_pll_waitrequest_pio_external_connection_ esportatu	Sarrera	1	TX PLL itxaron-eskaera
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Irteera	12	TX PMA birkonfigurazioa Avalon memoria-mapatutako interfazeak
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Irteera	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Irteera	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Sarrera	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Irteera	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Sarrera	1
tx_pma_waitrequest_pio_external_connection_ esportatu	Sarrera	1	TX PMA zerbitzari eskaera
tx_pma_cal_busy_pio_external_connection_exp ort	Sarrera	1	TX PMA birkalibrazioa Lanpetuta
tx_pma_ch_export	Irteera	2	TX PMA kanalak
tx_rcfg_en_pio_external_connection_export	Irteera	1	TX PMA birkonfigurazioa gaitu
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Irteera	32	TX IOPLL birkonfigurazioa Avalon memoria-mapatutako interfazeak
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Sarrera	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Sarrera	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Irteera	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Irteera	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Irteera	1
tx_os_pio_external_connection_export	Irteera	2	Albiacampling faktorea: • 0: gainditzerik ezampling • 1: 3× oversampling • 2: 4× oversampling • 3: 5× oversampling
tx_rst_pll_pio_external_connection_export	Irteera	1	Berrezarri IOPLL eta TX PLLra
tx_rst_xcvr_pio_external_connection_export	Irteera	1	Berrezarri TX Native PHY-ra
wd_timer_resetrequest_reset	Irteera	1	Watchdog tenporizadorea berrezarri da
color_depth_pio_external_connection_export	Sarrera	2	Kolore-sakonera
tx_hpd_ack_pio_external_connection_export	Irteera	1	TX hotplug-rako detektatu esku-harremana
tx_hpd_req_pio_external_connection_export	Sarrera	1

3.8. Diseinatzeko RTL parametroak
Erabili HDMI TX eta RX Top RTL parametroak diseinua pertsonalizatzeko adibidezample.
Diseinu-parametro gehienak Design Ex-en daude eskuragarriampHDMI Intel FPGA IP parametro editorearen fitxa. Diseinua alda dezakezu, adibidezample konfiguratzen zaitu
parametroen editorean egina RTL parametroen bidez.

47. taula. HDMI RX parametro nagusiak

Parametroa	Balioa	Deskribapena
SUPPORT_DEEP_COLOR	• 0: Ez dago kolore sakonik • 1: Kolore sakona	Nukleoak kolore sakoneko formatuak kode ditzakeen zehazten du.
SUPPORT_AUXILIARY	• 0: Ez dago AUX • 1: AUX	Kanal laguntzailearen kodeketa sartzen den zehazten du.
SYMBOLS_PER_CLOCK	8	Erloju bakoitzeko 8 ikur onartzen ditu Intel Arria 10 gailuetarako.
SUPPORT_AUDIO	• 0: audiorik ez • 1: Audioa	Nukleoak audioa kodetu dezakeen zehazten du.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (balio lehenetsia)	EDID RAM tamainaren 2. erregistro-oinarria.
BITEC_DAUGHTER_CARD_REV	• 0: Bitec HDMI alaba-txartel bat ez bideratu • 4: Bitec HDMI alaba txartelaren 4. berrikuspena onartzen du • 6: Bitec HDMI alaba txartelaren 6. berrikuspena bideratzea •11: Bitec HDMI alaba txartelaren 11. berrikuspena bideratzea (lehenetsia)	Erabilitako Bitec HDMI alaba txartelaren berrikuspena zehazten du. Berrikuspena aldatzen duzunean, diseinuak transceptor kanalak trukatu eta polaritatea alderantzikatu dezake Bitec HDMI alaba txartelaren eskakizunen arabera. BITEC_DAUGHTER_CARD_REV parametroa 0-n ezartzen baduzu, diseinuak ez du aldaketarik egiten transceptor-kanaletan eta polaritatean.
POLARITY_INVERSION	• 0: Polaritatea alderantzikatu • 1: Ez alderantzikatu polaritatea	Ezarri parametro hau 1ean sarrerako datuen bit bakoitzaren balioa aldatzeko. Parametro hau 1ean ezartzeak 4'b1111 esleitzen dio RX transzeiveraren rx_polinv atakari.

48. taula. HDMI TX Goiko Parametroak

Parametroa	Balioa	Deskribapena
USE_FPLL	1	fPLL TX PLL gisa onartzen du Intel Cyclone® 10 GX gailuetarako soilik. Ezarri beti parametro hau 1ean.
SUPPORT_DEEP_COLOR	• 0: Ez dago kolore sakonik • 1: Kolore sakona	Nukleoak kolore sakoneko formatuak kode ditzakeen zehazten du.
SUPPORT_AUXILIARY	• 0: Ez dago AUX • 1: AUX	Kanal laguntzailearen kodeketa sartzen den zehazten du.
SYMBOLS_PER_CLOCK	8	Erloju bakoitzeko 8 ikur onartzen ditu Intel Arria 10 gailuetarako.
jarraitu…

Parametroa	Balioa	Deskribapena
SUPPORT_AUDIO	• 0: audiorik ez • 1: Audioa	Nukleoak audioa kodetu dezakeen zehazten du.
BITEC_DAUGHTER_CARD_REV	• 0: Bitec HDMI alaba-txartel bat ez bideratu • 4: Bitec HDMI alaba txartelaren 4. berrikuspena onartzen du • 6: Bitec HDMI alaba txartelaren 6. berrikuspena bideratzea • 11: Bitec HDMI alaba txartelaren 11. berrikuspena bideratzea (lehenetsia)	Erabilitako Bitec HDMI alaba txartelaren berrikuspena zehazten du. Berrikuspena aldatzen duzunean, diseinuak transceptor kanalak trukatu eta polaritatea alderantzikatu dezake Bitec HDMI alaba txartelaren eskakizunen arabera. BITEC_DAUGHTER_CARD_REV parametroa 0-n ezartzen baduzu, diseinuak ez du aldaketarik egiten transceptor-kanaletan eta polaritatean.
POLARITY_INVERSION	• 0: Polaritatea alderantzikatu • 1: Ez alderantzikatu polaritatea	Ezarri parametro hau 1ean sarrerako datuen bit bakoitzaren balioa aldatzeko. Parametro hau 1ean ezartzeak 4'b1111 esleitzen dio TX transceptoraren tx_polinv atakari.

3.9. Hardwarearen konfigurazioa
HDMI Intel FPGA IP diseinua adibidezample HDMI 2.0b gai da eta loopthrough erakustaldia egiten du HDMI bideo-korronte estandar baterako.
Hardwarearen proba egiteko, konektatu HDMI gaitutako gailu bat (adibidez, HDMI interfazea duen txartel grafiko bat) Transceiver Native PHY RX blokera eta HDMI konketara.
sarrera.

1. HDMI konketa-ak ataka bideo-korronte estandar batean deskodetzen du eta erlojua berreskuratzeko nukleora bidaltzen du.
2. HDMI RX nukleoak DCFIFOren bidez HDMI TX nukleoarekin paraleloan itzuli beharreko bideo, laguntzaile eta audio datuak deskodetzen ditu.
3. FMC alaba txartelaren HDMI iturburu atakak irudia monitore batera transmititzen du.

Oharra:
Beste Intel FPGA garapen-plaka bat erabili nahi baduzu, gailuaren esleipenak eta pin esleipenak aldatu behar dituzu. Transceptoraren ezarpen analogikoa Intel Arria 10 FPGA garapen kitrako eta Bitec HDMI 2.0 alaba txartelerako probatu da. Zure taularen ezarpenak alda ditzakezu.

49. taula. Sakatu-botoia eta erabiltzailearen LED funtzioak

Sakatu botoia/LED	Funtzioa
cpu_resetn	Sakatu behin sistema berrezartzeko.
erabiltzailea_pb[0]	Sakatu behin HPD seinalea HDMI iturri estandarrera aldatzeko.
erabiltzailea_pb[1]	• Luze sakatu TX nukleoari DVI kodetutako seinalea bidal dezala agintzeko. • Askatu HDMI kodetutako seinalea bidaltzeko.
erabiltzailea_pb[2]	• Luze sakatu TX nukleoari alboko bandako seinaleetatik InfoFrames bidaltzeari uzteko agintzeko. • Askatu alboko bandako seinaleetatik InfoFrames bidaltzen hasteko.
USER_LED[0]	RX HDMI PLL blokeoaren egoera. • 0 = Desblokeatua • 1 = Blokeatua
USER_LED[1]	RX hartzailea prest dagoen egoera.
jarraitu…

Sakatu botoia/LED	Funtzioa
	• 0 = Ez dago prest • 1 = Prest
USER_LED[2]	RX HDMI core blokeoaren egoera. • 0 = Gutxienez kanal 1 desblokeatua • 1 = 3 kanal guztiak blokeatuta
USER_LED[3]	RX oversampling egoera. • 0 = Gainditu gabekoakampled (datu-tasa > 1,000 Mbps Intel Arria 10 gailuan) • 1 = Oversampled (datu-tasa < 100 Mbps Intel Arria 10 gailuan)
USER_LED[4]	TX HDMI PLL blokeo egoera. • 0 = Desblokeatua • 1 = Blokeatua
USER_LED[5]	TX transceptor prest dagoen egoera. • 0 = Ez dago prest • 1 = Prest
USER_LED[6]	TX transceptor PLL blokeo egoera. • 0 = Desblokeatua • 1 = Blokeatua
USER_LED[7]	TX oversampling egoera. • 0 = Gainditu gabekoakampled (datu-tasa > 1,000 Mbps Intel Arria 10 gailuan) • 1 = Oversampled (datu-tasa < 1,000 Mbps Intel Arria 10 gailuan)

3.10. Simulazio proba-bankua
Simulazio proba-bankuak HDMI TX serieko loopback-a RX nukleora simulatzen du.
Oharra:
Simulazio proba-banku hau ez da onartzen Sartu I2C parametroa gaituta duten diseinuetan.

3. HDMI 2.0 Diseinua Adibample (FRL onartzen = 0)
683156 | 2022.12.27
28. Irudia. HDMI Intel FPGA IP Simulazio Testbench Bloke Diagrama

50. Taula. Testbankuaren osagaiak

Osagaia	Deskribapena
TPG bideoa	Bideo-probaren eredu-sorgailuak (TPG) bideo-estimulua eskaintzen du.
Audio Sample Gen	Audioa sample generator audioak eskaintzen dituample estimulu. Sorgailuak proba-datuen eredu gehigarri bat sortzen du audio kanalaren bidez transmititzeko.
Aux Sample Gen	aux sample generator s laguntzailea eskaintzen duample estimulu. Sorgailuak datu finko bat sortzen du transmisoretik transmititzeko.
CRC egiaztapena	Egiaztatzaile honek egiaztatzen du berreskuratutako erloju-maiztasuna berreskuratutako TX transzeitorea nahi den datu-abiadurarekin bat datorren.
Audio-datuen egiaztapena	Audio-datuen egiaztapenak proba-datuen eredua ondo jaso eta deskodetzen den ala ez alderatzen du.
Datu osagarrien egiaztapena	Aux-datuen egiaztapenak esperotako datuak jaso eta behar bezala deskodetzen diren ala ez konparatzen du hartzailearen aldean.

HDMI simulazio-probak egiaztapen-proba hauek egiten ditu:

HDMI Ezaugarri	Egiaztapena
Bideo datuak	• Testbench-ek CRC egiaztapena ezartzen du sarrerako eta irteerako bideoan. • Igorritako datuen CRC balioa jasotako bideo-datuetan kalkulatutako CRC-aren aldean egiaztatzen du. • Proba-bankuak egiaztapena egiten du hargailutik 4 V-SYNC seinale egonkor detektatu ondoren.
Datu laguntzaileak	• aux sample generator-ek datu finko bat sortzen du transmisoretik transmititzeko. • Hartzailearen aldetik, sorgailuak espero diren datu laguntzaileak ondo jaso eta deskodetzen diren ala ez alderatzen du.
Audio datuak	• Audioaample generator-ek proba-datuen eredu gehigarri bat sortzen du audio-kanalaren bidez transmititzeko. • Hartzailearen aldean, audio-datuen egiaztatzaileak egiaztatzen eta konparatzen du hazten ari den proba-datuen eredua ondo jaso eta deskodetzen den ala ez.

Simulazio arrakastatsu bat mezu honekin amaitzen da:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_MAIZTASUNA (kHz) = 48
# AUDIO_CHANNEL = 8
# Simulazio pasea

51. taula. HDMI Intel FPGA IP Diseinua Adibample Onartutako simulagailuak

Simulagailua	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Bai	Bai
VCS/VCS MX	Bai	Bai
Riviera-PRO	Bai	Bai
Xcelium paraleloa	Bai	Ez

3.11. Zure diseinua berritzea
52. taula. HDMI Diseinua Adibample Aurreko Intel Quartus Prime Pro Edition Software bertsioarekin bateragarria

Diseinua Adibample Aldaera	Intel Quartus Prime Pro Edition 20.3ra eguneratzeko gaitasuna
HDMI 2.0 Diseinua Adibample (FRL onartzen = 0)	Ez

Bateragarria ez den edozein diseinutarako adibidezamples, honako hau egin behar duzu:

1. Sortu diseinu berri bat adibidezampegungo Intel Quartus Prime Pro Edition software bertsioan zure diseinuaren konfigurazio berberak erabiliz.
2. Konparatu diseinu osoa adibidezample direktorioa diseinuarekin adibidezampaurreko Intel Quartus Prime Pro Edition software-bertsioa erabiliz sortutako fitxategia. Aurkitutako aldaketen gainetik eraman.

HDCP HDMI bidez 2.0/2.1 Diseinua Adibample

HDCP bidez HDMIren hardwarearen diseinua adibidezample HDCP funtzioaren funtzionaltasuna ebaluatzen laguntzen dizu eta zure Intel Arria 10 diseinuetan funtzioa erabiltzeko aukera ematen dizu.
Oharra:
HDCP funtzioa ez dago Intel Quartus Prime Pro Edition softwarean sartzen. HDCP funtziora sartzeko, jarri harremanetan Intel helbidera https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Banda zabalera handiko eduki digitalaren babesa (HDCP)
Banda zabalera handiko eduki digitalaren babesa (HDCP) iturburuaren pantailaren artean konexio segurua sortzeko eskubide digitalak babesteko modu bat da.
Intelek sortu zuen jatorrizko teknologia, Digital Content Protection LLC taldeak lizentzia duena. HDCP kopia babesteko metodo bat da, non audio/bideo korrontea igorlearen eta hartzailearen artean enkriptatzen den, legez kanpoko kopiatik babestuz.
HDCP funtzioak HDCP Zehaztapenaren 1.4 bertsioari eta HDCP Zehaztapenaren 2.3 bertsioari atxikitzen zaizkio.
HDCP 1.4 eta HDCP 2.3 IP-ek hardwarearen oinarrizko logikaren barneko kalkulu guztiak egiten dituzte, isilpeko baliorik gabe (adibidez, gako pribatua eta saioko gakoa) IP enkriptatutako kanpotik eskuragarri.

53. taula. HDCP IP funtzioak

HDCP IP	Funtzioak
HDCP 1.4 IP	• Autentifikazio-trukea — Gako nagusiaren kalkulua (Km) — Ausazko An sortzea — Saio-gakoaren (Ks), M0 eta R0 kalkulatzea. • Autentifikazioa errepikagailuarekin — V eta V'ren konputazioa eta egiaztapena • Loturaren osotasuna egiaztatzea — Fotograma-gakoaren (Ki), Mi eta Ri kalkulatzea.
jarraitu…

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

ISO
9001:2015
Erregistratua

HDCP IP	Funtzioak
	• Zifratze modu guztiak hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher eta hdcpRngCipher barne • Jatorrizko enkriptatutako egoeraren seinaleztapena (DVI) eta enkriptazio egoeraren seinaleztapen hobetua (HDMI) • Egiazko ausazko zenbaki-sorgailua (TRNG) — Hardware-oinarritutakoa, inplementazio digital osoa eta ausazko zenbaki-sorgailu ez-deterministikoa
HDCP 2.3 IP	• Master Key (km), Session Key (ks) eta nonce (rn, riv) sortzea — NIST.SP800-90A ausazko zenbakien sorkuntzarekin bat dator • Autentifikazioa eta gakoen trukea — NIST.SP800-90A ausazko zenbakien sorkuntzarekin bat datozen rtx eta rrx-erako ausazko zenbakiak sortzea — Hartzailearen ziurtagiriaren sinadura egiaztatzea (certrx) DCP gako publikoa erabiliz (kpubdcp) — 3072 bit RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) gako nagusiaren enkriptatzea eta deszifratzea (km) — Kd (dkey0, dkey1) eratorpena AES-CTR modua erabiliz — H eta H'ren konputazioa eta egiaztapena — Ekh (km) eta km (parekatzea) kalkulatzea • Autentifikazioa errepikagailuarekin — V eta V'ren konputazioa eta egiaztapena — M eta M'-en konputazioa eta egiaztapena • Sistemaren berriztagarritasuna (SRM) — SRM sinadura egiaztatzea kpubdcp erabiliz — 3072 bit RSASSA-PKCS#1 v1.5 • Saio-gakoen trukea • Edkey(ks) eta riv-en sorrera eta konputazioa. • dkey2 eratorpena AES-CTR modua erabiliz • Tokiko egiaztapena — L eta L'-en konputazioa eta egiaztapena — Nonceren sorrera (rn) • Datu-korronteen kudeaketa — AES-CTR moduan oinarritutako gako-korrontea sortzea • Kripto-algoritmo asimetrikoak — RSA 1024 (kpubrx) eta 3072 (kpubdcp) biteko moduluaren luzera duena — RSA-CRT (Hondarren teorema txinatarra) 512 (kprivrx) biteko modulu-luzera eta 512 (kprivrx) biteko berretzailea. • Maila baxuko funtzio kriptografikoa — Kripto-algoritmo simetrikoak • AES-CTR modua 128 biteko teklaren luzera duena — Hash, MGF eta HMAC algoritmoak • SHA256 • HMAC-SHA256 • MGF1-SHA256 - Egiazko ausazko zenbaki-sorgailua (TRNG) • NIST.SP800-90A betetzen duena • Hardware oinarritutako inplementazio digital osoa eta ausazko zenbaki-sorgailu ez-deterministikoa

4.1.1. HDCP HDMI bidezko diseinua Adibample Arkitektura
HDCP funtzioak datuak babesten ditu datuak HDMI baten edo HDCP bidez babestutako beste interfaze digital baten bidez konektatutako gailuen artean transmititzen diren heinean.
HDCP bidez babestutako sistemek hiru gailu mota dituzte:

4. HDCP HDMI bidez 2.0/2.1 Diseinua Adibample
683156 | 2022.12.27
• Iturriak (TX)
• Konketa (RX)
• Errepikatzaileak
Diseinu hau adibidezample-ek HDCP sistema erakusten du gailu errepikatzaile batean, non datuak onartzen dituen, deszifratu, gero datuak berriro enkriptatzen dituen eta, azkenik, datuak berriro igortzen dituen. Errepikagailuek HDMI sarrerak eta irteerak dituzte. FIFO buffer-ak instantziatzen ditu HDMI konketa eta iturriaren artean HDMI bideo-korronte zuzena egiteko. Seinalearen prozesamenduren bat egin dezake, adibidez, bideoak bereizmen handiagoko formatu batean bihurtzea FIFO buffer-ak Bideo eta Irudien Prozesaketa (VIP) Suite IP nukleoekin ordezkatuz.

29. Irudia HDCP bidezko HDMI Diseinua Adibample Bloke Diagrama

Diseinuaren arkitekturari buruzko deskribapen hauek adibidezampHDMI bidezko HDCP diseinuari dagokio adibidezample bloke-diagrama. LAGUNTZA FRL = 1 edo
LAGUNTZA HDCP KEY MANAGEMENT = 1, diseinua adibidezamphierarkia 29. orrialdeko 95. irudiaren apur bat desberdina da, baina azpian dauden HDCP funtzioak dira.
bera.

1. HDCP1x eta HDCP2x HDMI Intel FPGA IP parametro editorearen bidez eskuragarri dauden IPak dira. HDMI IP parametroen editorean konfiguratzen duzunean, HDCP1x edo HDCP2x edo bi IPak gaitu eta sar ditzakezu azpisistemaren zati gisa. HDCP IP biak gaituta, HDMI IP-a kaskada-topologian konfiguratzen da, non HDCP2x eta HDCP1x IPak bizkarrean konektatzen diren.
   • HDMI TX-ren HDCP irteerako interfazeak zifratu gabeko audio-bideo datuak bidaltzen ditu.
   • Zifratu gabeko datuak HDCP bloke aktiboaren bidez enkriptatzen dira eta berriro HDMI TXra bidaltzen dira HDCP Ingress interfazearen bidez, estekaren bidez transmititzeko.
   • PUZaren azpisistemak autentifikazio-kontrolatzaile nagusi gisa ziurtatzen du HDCP TX IPetako bat bakarrik aktibo dagoela une bakoitzean eta bestea pasiboa dela.
   • Era berean, HDCP RX-ak kanpoko HDCP TX batetik esteka bidez jasotako datuak ere deszifratzen ditu.
2. HDCP IPak programatu behar dituzu Digital Content Protection (DCP) jaulkitako produkzio-gakoekin. Kargatu gako hauek:
   54. taula. DCPk jaulkitako produkzio-gakoak
   

   HDCP	TX / RX	Giltzak
   HDCP2x	TX	16 byte: konstante globala (lc128)
   	RX	• 16 byte (TX-ren berdina): Konstante globala (lc128) • 320 byte: RSA gako pribatua (kprivrx) • 522 byte: RSA gako publikoaren ziurtagiria (certrx)
   HDCP1x	TX	• 5 byte: TX tekla hautatze bektorea (Aksv) • 280 byte: TX gailu pribatuen gakoak (Akeys)
   	RX	• 5 byte: RX tekla hautatzeko bektorea (Bksv) • 280 byte: RX gailu pribatuaren gakoak (Bkeys)

   Diseinua adibidezample-ek gako-memoriak inplementatzen ditu ataka bikoitzeko eta erloju biko RAM sinkroniko gisa. HDCP2x TX bezalako gako-tamaina txikirako, IP-ak gako-memoria inplementatzen du logika arrunteko erregistroak erabiliz.
   Oharra: Intel-ek ez ditu HDCP produkzio-gakoak eskaintzen diseinuarekin, adibidezample edo Intel FPGA IPak edozein kasutan. HDCP IPak edo diseinua erabiltzeko, adibidezampIzan ere, HDCP adoptatzaile bihurtu behar duzu eta produkzio-gakoak zuzenean eskuratu behar dituzu Digital Content Protection LLC-tik (DCP).
   Diseinua exekutatzeko adibidezample, bai editatzen duzu gako-memoria files konpilazio garaian produkzio-gakoak sartzeko edo bloke logikoak ezartzeko, kanpoko biltegiratze-gailu batetik produkzio-gakoak segurtasunez irakurtzeko eta exekuzio garaian gako-memorietan idazteko.

3. HDCP2x IPan inplementatutako funtzio kriptografikoak 200 MHz-ko edozein maiztasunarekin erloju ditzakezu. Erloju honen maiztasunak zehazten du zenbaterainoko abiadura
   HDCP2x autentifikazioak funtzionatzen du. Nios II prozesadorerako erabiltzen den 100 MHz-ko erlojua partekatzea aukera dezakezu, baina autentifikazio-latentzia bikoiztu egingo litzateke 200 MHz-eko erlojuarekin alderatuta.
4. HDCP TX eta HDCP RXren artean trukatu behar diren balioak HDCP-ren HDMI DDC interfazearen bidez (I2 C serieko interfazea) komunikatzen dira.
   babestutako interfazea. HDCP RXak gailu logiko bat aurkeztu behar du I2C busean onartzen duen esteka bakoitzeko. I2C esklaboa HDCP atakarako bikoiztuta dago 0x74 gailuaren helbidearekin. HDCP erregistro ataka (Avalon-MM) gidatzen du HDCP2x eta HDCP1x RX IP-en.
5. HDMI TX-k IC maisua erabiltzen du RXetik EDID irakurtzeko eta HDMI 2.0 funtzionamendurako beharrezkoak diren SCDC datuak RXra transferitzeko. Nios II prozesadoreak gidatzen duen I2C maisu bera ere erabiltzen da HDCP mezuak TX eta RX artean transferitzeko. I2C maisua CPU azpisisteman txertatuta dago.
6. Nios II prozesadoreak maisu gisa jokatzen du autentifikazio-protokoloan eta HDCP2x eta HDCP1x TX-ren kontrol eta egoera erregistroak gidatzen ditu (Avalon-MM).
   IPak. Software-kontrolatzaileek autentifikazio-protokoloaren egoera-makina inplementatzen dute, ziurtagiri sinadura egiaztatzea, gako nagusien trukea, tokiko egiaztapena, saioko gakoen trukea, parekatzea, estekaren osotasuna egiaztatzea (HDCP1x) eta errepikagailuekin autentifikazioa barne, hala nola, topologia informazioaren hedapena eta korronteen kudeaketa informazioaren hedapena. Software-kontrolatzaileek ez dute inplementatzen autentifikazio-protokoloak eskatzen dituen funtzio kriptografikorik. Horren ordez, HDCP IP hardwareak funtzio kriptografiko guztiak inplementatzen ditu, isilpeko balioak atzitu ezin direla ziurtatuz.
   7. Errepikatzaileen egiazko erakustaldi batean, non topologia-informazioa goran hedatzea beharrezkoa den, Nios II prozesadoreak Errepikatzailearen Mezuen Ataka (Avalon-MM) gidatzen du HDCP2x eta HDCP1x RX IPen. Nios II prozesadoreak RX REPEATER bit-a 0-ra garbitzen du konektatutako beheranzkoa HDCP gai ez dela hautematen duenean edo beheranzko konexiorik ez dagoenean. Beheko konexiorik gabe, RX sistema azken puntuko hargailu bat da orain, errepikagailu bat baino. Aitzitik, Nios II prozesadoreak RX REPEATER bit-a 1ean ezartzen du beheranzko HDCP gai dela hautematen.

4.2. Nios II prozesadorearen software-fluxua
Nios II softwarearen fluxu-diagramak HDMI aplikazioaren gaineko HDCP autentifikazio kontrolak barne hartzen ditu.
30. Irudia Nios II prozesadorearen softwarearen fluxu-diagrama

1. Nios II softwareak HDMI TX PLL, TX transzeiver PHY, I2C maisua eta kanpoko TI retimer-a hasieratzen eta berrezartzen ditu.
2. Nios II softwareak aldizkako tasa detektatzeko baliozko seinalea aztertzen du RX tasa detektatzeko zirkuitutik bideoaren bereizmena aldatu den eta TX birkonfigurazioa behar den zehazteko. Softwareak TX hot-plug detektatzeko seinalea ere galdetzen du TX hot-plug gertaera bat gertatu den zehazteko.
3. RX tasa detektatzeko zirkuitutik baliozko seinale bat jasotzen denean, Nios II softwareak SCDC eta erlojuaren sakoneraren balioak irakurtzen ditu HDMI RX-tik eta erloju-maiztasun-banda berreskuratzen du detektaturiko tasaren arabera, HDMI TX PLL eta transceptor PHY birkonfigurazioa behar diren zehazteko. TX birkonfigurazioa behar bada, Nios II softwareak I2C maisuari SCDC balioa kanpoko RXra bidaltzeko agintzen dio. Ondoren, HDMI TX PLL eta TX transceptor birkonfiguratzeko agindua ematen du
   PHY, eta ondoren gailuaren birkalibrazioa eta sekuentzia berrezarri. Tasa aldatzen ez bada, ez da beharrezkoa ez TX birkonfigurazioa ez HDCP berriro autentifikazioa.
4. TX hot-plug gertaera bat gertatzen denean, Nios II softwareak I2C maisuari SCDC balioa kanpoko RXra bidaltzeko agintzen dio eta, ondoren, EDID RXetik irakurtzeko.
   eta eguneratu barneko EDID RAM. Ondoren, softwareak EDID informazioa hedatzen du upstreamera.
5. Nios II softwareak HDCP jarduera abiarazten du I2C maisuak kanpoko RXetik 0x50 desplazamendua irakurtzeko aginduz, beheranzkoa HDCP gai den ala ez detektatzeko, edo
   bestela:
   • Itzulitako HDCP2Version balioa 1 bada, beheranzkoa HDCP2xgai da.
   • 0x50 irakurketa guztien itzultzen den balioa 0-a bada, beheranzkoak HDCP1x gai da.
   • 0x50 irakurketa guztien itzultzen den balioa 1ekoa bada, beheranzkoa ez da HDCP-gaia edo inaktiboa.
   • Beheran dagoena lehen ez bada HDCP gai edo inaktiborik baina une honetan HDCP gai bada, softwareak 1ean ezartzen du errepikagailuaren (RX) REPEATER bita orain RX errepikagailua dela adierazteko.
   • Beheran dagoena lehenago HDCP gai bada baina une honetan ez bada HDCP gai edo inaktibo, softwareak REPEATER bit-a 0-n ezartzen du RX orain amaiera-puntuaren hargailu bat dela adierazteko.
6. Softwareak HDCP2x autentifikazio-protokoloa abiarazten du, RX ziurtagiriaren sinadura egiaztatzea, gako nagusien trukea, tokiko egiaztapena, saioko gakoen trukea, parekatzea, errepikagailuekin autentifikazioa, esate baterako, topologia informazioaren hedapena.
7. Autentifikatutako egoeran, Nios II softwareak I2C maisuari agintzen dio RxStatus erregistroa galdetzeko kanpoko RXtik, eta softwareak REAUTH_REQ bit ezarrita dagoela hautematen badu, berriro autentifikazioa hasten du eta TX enkriptatzea desgaitzen du.
8. Behean dagoena errepikagailua denean eta RxStatus erregistroko READY bita 1ean ezartzen denean, honek normalean beherako topologia aldatu dela adierazten du. Beraz, Nios II softwareak I2C maisuari agintzen dio ReceiverID_List behetik irakurtzeko eta zerrenda egiaztatzeko. Zerrenda baliozkoa bada eta topologia-errorerik hautematen ez bada, softwarea Eduki-korronteen kudeaketa modulura joaten da. Bestela, berriro autentifikazioa hasten du eta TX enkriptatzea desgaitzen du.
9. Nios II softwareak ReceiverID_List eta RxInfo balioak prestatzen ditu eta, ondoren, errepikagailuaren (RX) Avalon-MM Repeater Message atakan idazten du. RXak zerrenda kanpoko TXra hedatzen du (upstream).
10. Une honetan autentifikazioa osatuta dago. Softwareak TX enkriptatzea ahalbidetzen du.
11. Softwareak HDCP1x autentifikazio-protokoloa abiarazten du, gakoen trukea eta errepikagailuekin autentifikazioa barne hartzen dituena.
12. Nios II softwareak loturaren osotasuna egiaztatzea egiten du Ri' eta Ri kanpoko RX (downstream) eta HDCP1x TX-tik hurrenez hurren irakurriz eta alderatuz. Baloreak bada
    ez datoz bat, honek sinkronizazioa galtzea adierazten du eta softwareak berriro autentifikazioa hasten du eta TX enkriptatzea desgaitzen du.
13. Beheran dagoena errepikagailua bada eta Bcaps erregistroko READY bita 1ean ezartzen bada, honek normalean beheranzko topologia aldatu dela adierazten du. Beraz, Nios II softwareak I2C maisuari agintzen dio KSV zerrendaren balioa beheranzko irakurtzeko eta zerrenda egiaztatzeko. Zerrenda baliozkoa bada eta topologia-errorerik hautematen ez bada, softwareak KSV zerrenda eta Bstatus balioa prestatzen ditu eta goranzko errepikagailuaren (RX) Avalon-MM Repeater Message atakan idazten du. Ondoren, RXak zerrenda kanpoko TXra hedatzen du (upstream). Bestela, berriro autentifikazioa abiarazten du eta TX enkriptatzea desgaitzen du.

4.3. Diseinuaren ibilbidea
HDCP konfiguratu eta exekutatzen HDMI diseinuaren bidez, adibidezample bost s osatzen dutetages.

1. Konfiguratu hardwarea.
2. Sortu diseinua.
3. Editatu HDCP gakoen memoria files zure HDCP produkzio-gakoak sartzeko.
   a. Gorde HDCP produkzio-gako arruntak FPGAn (onartu HDCP Key Management = 0)
   b. Gorde enkriptatutako HDCP produkzio-gakoak kanpoko flash memorian edo EEPROMean (HDCP gakoen kudeaketa onartzen da = 1)
4. Konpilatu diseinua.
5. View emaitzak.

4.3.1. Konfiguratu Hardwarea
Lehenengo stagErakustaldiaren e hardwarea konfiguratzea da.
SUPPORT FRL = 0 denean, jarraitu urrats hauek erakustaldirako hardwarea konfiguratzeko:

1. Konektatu Bitec HDMI 2.0 FMC alaba txartela (11. berrikuspena) Arria 10 GX garapen-kitarekin B FMC atakan.
2. Konektatu Arria 10 GX garapen kita zure ordenagailura USB kable bat erabiliz.
3. Konektatu HDMI kable bat Bitec HDMI 2.0 FMC alaba txarteleko HDMI RX konektoretik HDCP gaitutako HDMI gailu batera, adibidez, HDMI irteera duen txartel grafiko batera.
4. Konektatu beste HDMI kable bat Bitec HDMI 2.0 FMC alaba txarteleko HDMI TX konektoretik HDCP gaitutako HDMI gailu batera, adibidez, HDMI sarrera duen telebista batera.

SUPPORT FRL = 1 denean, jarraitu urrats hauei hardwarea konfiguratzeko erakustaldia:

1. Konektatu Bitec HDMI 2.1 FMC alaba txartela (9. berrikuspena) Arria 10 GX garapen-kitarekin B FMC atakan.
2. Konektatu Arria 10 GX garapen kita zure ordenagailura USB kable bat erabiliz.
3. Konektatu HDMI 2.1 Kategoria 3. kable bat Bitec HDMI 2.1 FMC alaba txarteleko HDMI RX konektoretik HDCP gaitutako HDMI 2.1 iturri batera, hala nola Quantum Data 980 48G Generator.
4. Konektatu beste HDMI 2.1 3. kategoriako kable bat Bitec HDMI 2.1 FMC alaba txarteleko HDMI TX konektoretik HDCP gaitutako HDMI 2.1 konketa batera, adibidez.
   Quantum Data 980 48G analizatzailea.

4.3.2. Sortu Diseinua
Hardwarea konfiguratu ondoren, diseinua sortu behar duzu.
Hasi aurretik, ziurtatu HDCP eginbidea instalatzen duzula Intel Quartus Prime Pro Edition softwarean.

1. Sakatu Tresnak ➤ IP Katalogoa eta hautatu Intel Arria 10 helburuko gailu familia gisa.
   Oharra: HDCP diseinua adibidezample-ek Intel Arria 10 eta Intel Stratix® 10 gailuak soilik onartzen ditu.
2. IP Katalogoan, bilatu eta egin klik bikoitza HDMI Intel FPGA IP. IP aldakuntza berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .qsys edo .ip.
4. Sakatu Ados. Parametroen editorea agertzen da.
5. IP fitxan, konfiguratu nahi dituzun parametroak bai TX bai RX.
6. Aktibatu Support HDCP 1.4 edo Support HDCP 2.3 parametroa HDCP diseinua sortzeko, adibidezample.
7. Aktibatu Support HDCP Key Management parametroa HDCP produkzio-gakoa enkriptatutako formatuan gorde nahi baduzu kanpoko flash memorian edo EEPROMean. Bestela, desaktibatu Support HDCP Key Management parametroa HDCP produkzio-gakoa formatu arruntean gordetzeko FPGAn.
8. Diseinuan Adibample fitxan, hautatu Arria 10 HDMI RX-TX Retransmit.
9. Hautatu Sintesia hardwarearen diseinua sortzeko, adibidezample.
10. Sorturako File Formateatu, hautatu Verilog edo VHDL.
11. Target Development Kit-erako, hautatu Arria 10 GX FPGA Development Kit. Garapen-kit bat hautatzen baduzu, xede-gailua (4. urratsean hautatua) aldatzen da garapen-kitaren gailuarekin bat etortzeko. Arria 10 GX FPGA Garapen Kitrako, gailu lehenetsia 10AX115S2F45I1SG da.
12. Egin klik Sortu Adiample Proiektua sortzeko diseinua files eta software Executable and Linking Format (ELF) programazioa file.

4.3.3. Sartu HDCP produkzio-gakoak
4.3.3.1. Gorde HDCP produkzio-gako arruntak FPGAn (HDCP gakoa onartzen duena Kudeaketa = 0)
Diseinua sortu ondoren, editatu HDCP gakoen memoria files zure ekoizpen-gakoak sartzeko.
Produkzio-gakoak sartzeko, jarraitu urrats hauek.

1. Bilatu hurrengo gako-memoria files-en /rtl/hdcp/ direktorioa:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Ireki hdcp2x_rx_kmem.v file eta lokalizatu aurredefinitutako R1 faksimile-gakoa Hartzailearen Ziurtagiri Publikorako eta RX Gako Pribaturako eta Konstante Globalerako, exan agertzen den moduan.amples behean.
   31. Irudia. Hargailuaren Ziurtagiri Publikorako R1 fax-gakoaren kable-matrizea
   32. Irudia. R1 fax-gakoaren kable-matrizea RX gako pribaturako eta konstante globalerako
   
3. Kokatu produkzio-gakoen leku-marka eta ordeztu zure produkzio-gakoekin dagokien alanbre-matrizean big endian formatuan.
   33. irudia. HDCP produkzio-gakoen hari-matrizea (leku-markak)
   
4. Errepikatu 3. urratsa gainerako gakoen memoriarako files. Produkzio-gakoak gakoen memoria osoan sartzen amaitzen duzunean files, ziurtatu USE_FACSIMILE parametroa 0 ezarrita dagoela diseinuan adibidezample goi maila file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP gakoen mapa DCP gakotik Files
Hurrengo ataletan DCP gakoan gordetako HDCP produkzio-gakoen mapak deskribatzen dira files HDCP kmem-aren alanbre-matrizean files.
4.3.3.1.2. hdcp1x_tx_kmem.v eta hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v eta hdcp1x_rx_kmem.v files

• Bi hauek fileformatu bera partekatzen ari dira.
• HDCP1 TX DCP gako zuzena identifikatzeko file hdcp1x_tx_kmem.v-rako, ziurtatu lehenengo 4 byteak daudela file "0x01, 0x00, 0x00, 0x00" dira.
• HDCP1 RX DCP gako zuzena identifikatzeko file hdcp1x_rx_kmem.v-rako, ziurtatu lehenengo 4 byteak daudela file "0x02, 0x00, 0x00, 0x00" dira.
• DCP gakoaren gakoak files little-endian formatuan daude. kmem-en erabiltzeko files, big-endian bihurtu behar dituzu.

34. Irudia. Byte-mapaketa HDCP1 TX DCP gakotik file hdcp1x_tx_kmem.v sartu

Oharra:
Byte-zenbakia beheko formatuan bistaratzen da:

• Gako-tamaina bytetan * gako-zenbakia + byte-zenbakia uneko errenkadan + desplazamendu konstantea + errenkaden tamaina bytetan * errenkada-zenbakia.
• 308*n gako multzo bakoitzak 308 byte dituela adierazten du.
• 7*y-k errenkada bakoitzak 7 byte dituela adierazten du.

35. Irudia HDCP1 TX DCP gakoa file balio zaborrez betez

36. Irudia hdcp1x_tx_kmem.v-ren alanbre-maizak
Examphdcp1x_tx_kmem.v-ren fitxategia eta bere hari-matrizeak nola mapatzen dituen adibidezampHDCP1 TX DCP gakoaren fitxategia file 35. orrialdeko 105. irudian.

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v-erako file

• HDCP2 RX DCP gako zuzena identifikatzeko file hdcp2x_rx_kmem.v-rako, ziurtatu lehenengo 4 byteak daudela file "0x00, 0x00, 0x00, 0x02" dira.
• DCP gakoaren gakoak files little-endian formatuan daude.

37. Irudia. Byte-mapaketa HDCP2 RX DCP gakotik file hdcp2x_rx_kmem.v sartu
Beheko irudiak HDCP2 RX DCP gakoaren byte-mapaketa zehatza erakusten du file hdcp2x_rx_kmem.v sartu.

Oharra:
Byte-zenbakia beheko formatuan bistaratzen da:

• Gako-tamaina bytetan * gako-zenbakia + byte-zenbakia uneko errenkadan + desplazamendu konstantea + errenkaden tamaina bytetan * errenkada-zenbakia.
• 862*n gako multzo bakoitzak 862 byte dituela adierazten du.
• 16*y-k errenkada bakoitzak 16 byte dituela adierazten du. Cert_rx_prod-en salbuespen bat dago, non ROW 32 10 byte baino ez dituen.

38. Irudia HDCP2 RX DCP gakoa file balio zaborrez betez

39. Irudia hdcp2x_rx_kmem.v-ren alanbre-maizak
Irudi honek hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod eta lc128_prod) ex-erako hari-maizak erakusten ditu.ampHDCP2 RX DCP gakoaren fitxategia file in
38. orrialdeko 108. irudia.

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v-erako file:

• HDCP2 TX DCP gako zuzena identifikatzeko file hdcp2x_tx_kmem.v-rako, ziurtatu lehenengo 4 byteak daudela file "0x00, 0x00, 0x00, 0x01" dira.
• DCP gakoaren gakoak files little-endian formatuan daude.
• Bestela, hdcp128x_rx_kmem.v-tik lc2_prod zuzenean hdcp2x_tx_kmem.v-era aplika dezakezu. Gakoek balio berdinak partekatzen dituzte.

40. Irudia hdcp2x_tx_kmem.v-ren hari-matrizea
Irudi honek HDCP2 TX DCP gakoaren byte-mapaketa zehatza erakusten du file hdcp2x_tx_kmem.v sartu.

4.3.3.2. Gorde enkriptatutako HDCP produkzio-gakoak kanpoko flash memorian edo EEPROM (HDCP gakoen kudeaketa onartzen = 1)
41. Irudia Goi Mailako Gainditzeaview HDCP gakoen kudeaketa

Support HDCP Key Management parametroa aktibatuta dagoenean, HDCP produkzio-gakoen enkriptatzea kontrolatzen duzu Intelek eskaintzen dituen gakoak enkriptatzeko software-erabilgarritasuna (KEYENC) eta gako-programatzailearen diseinua erabiliz. HDCP produkzio-gakoak eta 128 biteko HDCP babesteko gakoak eman behar dituzu. HDCP babesteko gakoa
HDCP produkzio-gakoa enkriptatzen du eta gakoa kanpoko flash memorian gordetzen du (adibidezample, EEPROM) HDMI alaba txartelean.
Aktibatu Support HDCP Key Management parametroa eta gakoak deszifratzeko eginbidea (KEYDEC) erabilgarri egongo da HDCP IP nukleoetan. HDCP babes bera
gakoa KEYDEC-en erabili behar da HDCP ekoizpen-gakoak exekuzio-denboran berreskuratzeko motorrak prozesatzeko. KEYENC eta KEYDEC-ek Atmel AT24CS32 32-Kbit serieko EEPROM, Atmel AT24C16A 16-Kbit-eko serie-EEPROM eta I2C EEPROM gailu bateragarriak onartzen dituzte, gutxienez 16-Kbit rom tamaina duten.

Oharra:

1. HDMI 2.0 FMC alaba-txartelaren 11. berrikuspenerako, ziurtatu alaba-txarteleko EEPROM Atmel AT24CS32 dela. Bitec HDMI 2.0 FMC alaba-txartelaren 11. berrikuspenean erabiltzen diren bi EEPROM tamaina desberdin daude.
2. Aurrez KEYENC erabili bazenuen HDCP produkzio-gakoak enkriptatzeko eta 21.2 bertsioan edo lehenagoko HDCP Key Management onartzea aktibatu bazenuen, HDCP produkzio-gakoak berriro enkriptatu behar dituzu KEYENC software-erabilgarritasuna erabiliz eta HDCP IPak birsortu 21.3 bertsiotik.
   aurrera.

4.3.3.2.1. Intel KEYENC
KEYENC Intelek HDCP produkzio-gakoak enkriptatzeko erabiltzen duen komando lerroko software-erabilgarri bat da, zuk ematen duzun 128 biteko HDCP babesteko gako batekin. KEYENC-ek enkriptatutako HDCP produkzio-gakoak hex edo ontzi edo goiburuan ateratzen ditu file formatua. KEYENCek mif ere sortzen du file emandako 128 biteko HDCP babes-gakoa duena. KEYDEC
mif eskatzen du file.

Sistemaren eskakizuna:

1. x86 64 biteko makina Windows 10 OSarekin
2. Visual C++ birbanagarria den paketea Visual Studio 2019rako (x64)

Oharra:
Microsoft Visual C++ VS 2019rako instalatu behar duzu. Visual C++ birbanagarria instalatuta dagoen egiaztatu dezakezu Windows ➤ Kontrol-panela ➤ Programak eta eginbideak. Microsoft Visual C++ instalatuta badago, Visual C++ xxxx ikus dezakezu
Birbanagarria (x64). Bestela, Visual C++ deskargatu eta instalatu dezakezu
Microsoft-en birbanagarria webgunea. Jo ezazu erlazionatutako informazioa deskargatzeko estekarako.

55. taula. KEYENC komando-lerroaren aukerak

Komando-lerroko aukerak	Argudioa/Deskribapena
-k	<HDCP protection key file> Testua file 128 biteko HDCP babes-gakoa hamaseimalean soilik daukana. Adibample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 igorlearen ekoizpen-gakoak file DCP-tik (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 hargailuaren ekoizpen-gakoak file DCP-tik (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 igorlearen ekoizpen-gakoak file DCP-tik (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 hargailuaren ekoizpen-gakoak file DCP-tik (.bin file)
-hdcp1txkeys	Zehaztu hautatutako sarrerarako gako-barrutia (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm non n = teklaren hasiera (1 edo >1) m = teklaren amaiera (n edo >n) Adibample: Hautatu 1etik 1000 gako artean HDCP 1.4 TX, HDCP 1.4 RX eta HCDP bakoitzeko 2.3 RX ekoizpen-gakoak file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
jarraitu…

Komando-lerroko aukerak	Argudioa/Deskribapena
	Oharra: 1. Ez baduzu HDCP produkzio-gakorik erabiltzen file, ez duzu HDCP gakoen barrutia eskatuko. Komando-lerroko argumentua erabiltzen ari ez bazara, gako-barruti lehenetsia 0 da. 2. HDCP produkzio-gakoetarako gakoen indize desberdinak ere hauta ditzakezu file. Hala ere, tekla kopurua hautatutako aukerekin bat etorri behar da. Example: Hautatu 100 tekla desberdinak Hautatu lehen 100 gakoak HDCP 1.4 TX ekoizpen-gakoetatik file "-hdcp1txkeys 1-100" Hautatu 300etik 400era bitarteko teklak HDCP 1.4 RX produkzio-gakoetarako file "-hdcp1rxkeys 300-400" Hautatu 600etik 700era bitarteko teklak HDCP 2.3 RX produkzio-gakoetarako file "-hdcp2rxkeys 600-700"
-o	Irteera file formatua . Lehenetsia hex da file. Sortu enkriptatutako HDCP produkzio-gakoak bitarrean file formatua: -o bin Sortu enkriptatutako HDCP produkzio-gakoak hexadecimalean file formatua: -o hex Sortu enkriptatutako HDCP produkzio-gakoak goiburuan file formatua: -oh
– txeke-giltzak	Inprimatu sarreran eskuragarri dauden gako kopurua files. Adibample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –check-teklak
	Oharra: erabili –check-keys parametroa komando-lerroaren amaieran goian aipatu bezala, adibidezample.
–bertsioa	Inprimatu KEYENC bertsioaren zenbakia

Enkriptatzeko HDCP 1.4 eta/edo HDCP 2.3 produkzio-gakoak hauta ditzakezu. Adibidezample, enkriptatzeko HDCP 2.3 RX produkzio-gakoak soilik erabiltzeko, erabili -hdcp2rx soilik
<HDCP 2.3 RX production keys file> -hdcp2rxkeys komando-lerroko parametroetan.
56. taula. KEYENC Errore-mezu arrunten gidalerroa

Errore-mezua	Jarraibidea
ERROREA: HDCP babesteko gakoa file faltan	-k komando-lerroko parametroa falta da file>
ERROREA: gakoak 32 zifra hexadecimal izan behar ditu (adibidez, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP babesteko gakoa file HDCP babes-gakoa soilik eduki behar du 32 zifra hamaseitartan.
ERROREA: zehaztu gako-barrutia	Gako-barrutia ez dago zehaztutako sarrerako HDCP produkzio-gakoetarako file.
ERROREA: gako-barrutia baliogabea	-hdcp1txkeys edo -hdcp1rxkeys edo -hdcp2rxkeys-etarako zehaztutako gako-barrutia ez da zuzena.
ERROREA: ezin da sortuFileizena>	Egiaztatu keyenc.exe fitxategia exekutatzen ari den karpetaren baimenak.
ERROREA: -hdcp1txkeys sarrera baliogabea da	HDCP 1.4 TX ekoizpen-gakoen sarrera-gakoen barrutiaren formatua baliogabea da. Formatu zuzena “-hdcp1txkeys nm” da, non n >= 1, m >= n
ERROREA: -hdcp1rxkeys sarrera baliogabea da	HDCP 1.4 RX ekoizpen-gakoen sarrera-gakoen barrutiaren formatua baliogabea da. Formatu zuzena “-hdcp1rxkeys nm” da, non n >= 1, m >= n
ERROREA: -hdcp2rxkeys sarrera baliogabea da	HDCP 2.3 RX ekoizpen-gakoen sarrera-gakoen barrutiaren formatua baliogabea da. Formatu zuzena “-hdcp2rxkeys nm” da, non n >= 1, m >= n
jarraitu…

Errore-mezua	Jarraibidea
ERROREA: Baliogabea file <fileizena>	HDCP ekoizpen-giltza baliogabeak file.
ERROREA: file -o aukerarako mota falta da	Komando-lerroko parametroa falta da –o-rentzat .
ERROREA: baliogabea fileizena –fileizena>	<fileizena> baliogabea da, erabili baliozkoa fileizena karaktere berezirik gabe.

Enkriptatu gako bakarra EEPROM bakarrerako
Exekutatu komando-lerro hau Windows komando-gonbitatik HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX eta HDCP 2.3 RX-ren gako bakarra irteerarekin enkriptatzeko file goiburuaren formatua. file EEPROM bakarrerako:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Enkriptatu N gakoak N EEPROMetarako
Exekutatu komando-lerro hau Windows komando-gonbitatik HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX eta HDCP 2.3 RX-ren N gako (2.3. gakotik hasita) enkriptatzeko irteerarekin file hexadezimal formatua file N EEPROMetarako:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex non N >= 1 den eta aukera guztiekin bat etorri behar duen.

Lotutako informazioa
Microsoft Visual C++ Visual Studio 2019rako
Microsoft Visual C++ x86 birbanagarri paketea (vc_redist.x86.exe) deskargatzeko aukera ematen du. Esteka aldatzen bada, Intelek "Visual C++ birbanagarria" bilatzea gomendatzen dizu Microsoft bilatzailean.

4.3.3.2.2. Giltza-programatzailea
HDCP ekoizpen-gako enkriptatuak EEPROM-ean programatzeko, jarraitu urrats hauek:

1. Kopiatu giltza-programatzailearen diseinua files honako bide honetatik zure lan-direktoriora: /hdcp2x/hw_demo/giltza_programatzailea/
2. Kopiatu softwarearen goiburua file (hdcp_gakoa KEYENC software utilitateak sortutako .h) fitxategia (EEPROM bakarrerako giltza bakarra enkriptatzea atala, 113. orrialdean) software/key_programmer_src/ direktoriora eta hdcp_key.h bezala berrizendatu.
3. Exekutatu ./runall.tcl. Script honek komando hauek exekutatzen ditu:
   • IP katalogoa sortu files
   • Plataforma Diseinatzailearen sistema sortu
   • Sortu Intel Quartus Prime proiektu bat
   • Sortu software lan-eremu bat eta eraiki softwarea
   • Konpilazio osoa egin
4. Deskargatu Software Objektua File (.sof) FPGAra enkriptatutako HDCP ekoizpen-gakoak EEPROMean programatzeko.

Sortu Stratix 10 HDMI RX-TX birtransmisio diseinuaren adibideaampHDCP 2.3 laguntza eta HDCP 1.4 laguntza parametroak aktibatuta badituzu, jarraitu urrats hauei HDCP babes-gakoa sartzeko.

• Kopiatu mif-a. file (hdcp_kmem.mif) KEYENC software utilitateak sortutakoa (EEPROM bakarrerako giltza bakarra enkriptatzea atala, 113. orrialdean) /quartus/hdcp/ direktorioa.

4.3.4. Diseinua konpilatu
Zure HDCP ekoizpen-gako soilak FPGAn sartu edo enkriptatutako HDCP ekoizpen-gakoak EEPROM-ean programatu ondoren, diseinua konpilatu dezakezu orain.

1. Abiarazi Intel Quartus Prime Pro Edition softwarea eta ireki /quartus/a10_hdmi2_demo.qpf.
2. Sakatu Prozesatzen ➤ Hasi konpilazioa.

4.3.5. View Emaitzak
Manifestazioaren amaieran, gai izango zara view emaitzak HDCP gaitutako HDMI kanpoko hustubidean.
To view Manifestazioaren emaitzak, jarraitu urrats hauek:

1. Piztu Intel FPGA plaka.
2. Aldatu direktorioa honetara: /laugarren/.
3. Idatzi komando hau Nios II komando-shell-ean Software Objektua deskargatzeko File (.sof) FPGAra. nios2-configure-sof irteera_files/ .sofi
4. Piztu HDCP gaituta duen HDMI kanpoko iturria eta hargailua (egin ez baduzu). HDMI kanpoko hargailuak zure HDMI kanpoko iturriaren irteera erakusten du.

4.3.5.1. Sakagailuen eta LEDen funtzioak
Erabili taulako botoiak eta LED funtzioak zure erakustaldia kontrolatzeko.

57. taula. Sakagailu eta LED adierazleak (SUPPORT FRL = 0)

Sakatu botoia/LED	Funtzioak
cpu_resetn	Sakatu behin sistema berrezartzeko.
erabiltzailea_pb[0]	Sakatu behin HPD seinalea HDMI iturri estandarrera aldatzeko.
erabiltzailea_pb[1]	• Sakatu eta eutsi TX nukleoari DVI kodetutako seinalea bidaltzeko agindua emateko. • Askatu HDMI kodetutako seinalea bidaltzeko. • Ziurtatu sarrerako bideoa 8 bpc-ko RGB kolore-espazioan dagoela.
erabiltzailea_pb[2]	• Sakatu eta eutsi TX nukleoari alboko bandako seinaleetatik InfoFrameak bidaltzeari uzteko agindua emateko. • Askatu alboko bandako seinaleetatik InfoFrames bidaltzen hasteko.
erabiltzaile_buru[0]	RX HDMI PLL blokeoaren egoera. • 0: Desblokeatuta • 1: Blokeatuta
erabiltzaile_buru[1]	RX HDMI nukleoaren blokeoaren egoera • 0: Gutxienez kanal bat desblokeatuta • 1: 3 kanal guztiak blokeatuta
erabiltzaile_buru[2]	RX HDCP1x IP deszifratze egoera. • 0: Inaktibo • 1: Aktiboa
erabiltzaile_buru[3]	RX HDCP2x IP deszifratze egoera. • 0: Inaktibo • 1: Aktiboa
erabiltzaile_buru[4]	TX HDMI PLL blokeo egoera. • 0: Desblokeatuta • 1: Blokeatuta
erabiltzaile_buru[5]	TX transceptor PLL blokeo egoera. • 0: Desblokeatuta • 1: Blokeatuta
erabiltzaile_buru[6]	TX HDCP1x IP enkriptazioaren egoera. • 0: Inaktibo • 1: Aktiboa
erabiltzaile_buru[7]	TX HDCP2x IP enkriptazioaren egoera. • 0: Inaktibo • 1: Aktiboa

58. taula. Sakagailu eta LED adierazleak (SUPPORT FRL = 1)

Sakatu botoia/LED	Funtzioak
cpu_resetn	Sakatu behin sistema berrezartzeko.
erabiltzailea_dipsw	Erabiltzaileak definitutako DIP etengailua passthrough modua aldatzeko. • ITZALITA (lehenetsitako posizioa) = Pasabidea FPGAko HDMI RX-ak EDID kanpoko konketatik lortzen du eta konektatuta dagoen kanpoko iturrira aurkezten du. • ON = RX gehienezko FRL tasa kontrola dezakezu Nios II terminaletik. Komandoak RX EDID aldatzen du FRL tasa maximoaren balioa manipulatuz. Aipatu Diseinua FRL tasa desberdinetan exekutatzea 33. orrialdean FRL tasa desberdinak ezartzeari buruzko informazio gehiago lortzeko.
jarraitu…

Sakatu botoia/LED	Funtzioak
erabiltzailea_pb[0]	Sakatu behin HPD seinalea HDMI iturri estandarrera aldatzeko.
erabiltzailea_pb[1]	Erreserbatuta.
erabiltzailea_pb[2]	Sakatu behin Bitec HDMI 2.1 FMC alaba txartelaren TX-ra konektatuta dagoen SCDC erregistroak irakurtzeko. Oharra: Irakurketa gaitzeko, DEBUG_MODE 1 ezarri behar duzu softwarean.
erabiltzaile_led_g[0]	RX FRL erlojuaren PLL blokeoaren egoera. • 0: Desblokeatuta • 1: Blokeatuta
erabiltzaile_led_g[1]	RX HDMI bideoaren blokeoaren egoera. • 0: Desblokeatuta • 1: Blokeatuta
erabiltzaile_led_g[2]	RX HDCP1x IP deszifratze egoera. • 0: Inaktibo • 1: Aktiboa
erabiltzaile_led_g[3]	RX HDCP2x IP deszifratze egoera. • 0: Inaktibo • 1: Aktiboa
erabiltzaile_led_g[4]	TX FRL erlojuaren PLL blokeoaren egoera. • 0: Desblokeatuta • 1: Blokeatuta
erabiltzaile_led_g[5]	TX HDMI bideoaren blokeoaren egoera. • 0 = Desblokeatua • 1 = Blokeatua
erabiltzaile_led_g[6]	TX HDCP1x IP enkriptazioaren egoera. • 0: Inaktibo • 1: Aktiboa
erabiltzaile_led_g[7]	TX HDCP2x IP enkriptazioaren egoera. • 0: Inaktibo • 1: Aktiboa

4.4. FPGA diseinuan txertatutako enkriptazio-gakoaren babesa
FPGA diseinu askok enkriptazioa inplementatzen dute, eta askotan beharrezkoa da gako sekretuak FPGA bit-jarioan txertatzea. Gailu-familia berriagoetan, hala nola Intel Stratix 10 eta Intel Agilex-en, Secure Device Manager bloke bat dago, gako sekretu horiek modu seguruan hornitu eta kudeatu ditzakeena. Ezaugarri horiek existitzen ez diren kasuetan, FPGA bit-jarioaren edukia, txertatutako erabiltzaile-gako sekretuak barne, enkriptazioaren bidez babestu dezakezu.
Erabiltzaile-giltzak diseinu-ingurunean seguru gorde behar dira, eta, ahal dela, diseinuari prozesu seguru automatizatu bat erabiliz gehitu. Hurrengo urratsek Intel Quartus Prime tresnekin prozesu hori nola inplementatu dezakezun erakusten dute.

1. Garatu eta optimizatu HDL Intel Quartus Prime-n ingurune ez-seguru batean.
2. Diseinua ingurune seguru batera eraman eta prozesu automatizatu bat ezarri gako sekretua eguneratzeko. Txip barruko memoriak gakoaren balioa txertatzen du. Gakoa eguneratzen denean, memoriaren hasieraketa... file (.mif) alda daiteke eta “quartus_cdb –update_mif” muntatzaile-fluxuak HDCP babes-gakoa alda dezake berriro konpilatu gabe. Urrats hau oso azkarra da exekutatzen eta jatorrizko denbora mantentzen du.
3. Intel Quartus Prime bit-jarioa FPGA gakoarekin enkriptatzen da, azken probak eta hedapena egiteko ingurune ez-segurura transferitu aurretik.

FPGAtik gako sekretua berreskura dezakeen arazketa-sarbide guztiak desgaitzea gomendatzen da. Arazketa-gaitasunak erabat desgaitu ditzakezu J desgaituz.TAG ataka, edo selektiboki desgaitu eta berriroview sistemaren barneko memoria-editoreak edo Signal Tap-ek bezalako arazketa-funtzioek ezin dutela gakoa berreskuratu. Kontsultatu AN 556: Intel FPGA-etan diseinu-segurtasun-funtzioak erabiltzea FPGAren segurtasun-funtzioak erabiltzeari buruzko informazio gehiago lortzeko, FPGAren bit-jarioa enkriptatzeko urrats zehatzak barne, eta segurtasun-aukerak konfiguratzeko, hala nola J desgaitzea.TAG sarbidea.

Oharra:
MIF biltegiratzean dagoen gako sekretuaren beste gako batekin nahasteko edo enkriptatzeko urrats gehigarria kontuan har dezakezu.
Lotutako informazioa
AN 556: Diseinuko segurtasun-eginbideak erabiltzea Intel FPGAetan

4.5. Segurtasun-kontuan hartu beharreko neurriak
HDCP funtzioa erabiltzean, kontuan izan segurtasun-kontu hauek.

• Errepikagailu sistema bat diseinatzerakoan, jasotako bideoa TX IP helbidera sartzea blokeatu behar duzu honako baldintza hauetan:
  — Jasotako bideoa HDCP bidez enkriptatuta badago (hau da, RX IP-tik hdcp1_enabled edo hdcp2_enabled enkriptatze egoera baieztatzen bada) eta transmititutako bideoa ez badago HDCP bidez enkriptatuta (hau da, TX IP-tik hdcp1_enabled edo hdcp2_enabled enkriptatze egoera ez bada baieztatzen).
  — Jasotako bideoa HDCP 1 MOTAKOA bada (hau da, RX IP-tik streamid_type baieztatzen bada) eta transmititutako bideoa HDCP 1.4 enkriptatuta badago (hau da, TX IP-tik hdcp1_enabled enkriptatze egoera baieztatzen bada)
• Zure HDCP ekoizpen-giltzen eta erabiltzaileen enkriptazio-giltzen konfidentzialtasuna eta osotasuna mantendu behar dituzu.
• Intelek oso gomendagarria da Intel Quartus Prime proiektuak eta diseinu-iturriak garatzea. files-k enkriptazio-gakoak babesteko konputazio-ingurune seguru batean dituztenak.
• Intelek oso gomendagarria da FPGAen diseinu-segurtasun-ezaugarriak erabiltzea diseinua, txertatutako enkriptazio-gakoak barne, baimenik gabeko kopiatzetik, alderantzizko ingeniaritzatik eta bestelako erreklamazioetatik babesteko.ampsendoak.

Lotutako informazioa
AN 556: Diseinuko segurtasun-eginbideak erabiltzea Intel FPGAetan

4.6. Arazketa-jarraibideak
Atal honek arazketarako erabil daitezkeen HDCP egoera-seinale eta software-parametro erabilgarriak deskribatzen ditu. Diseinu-exekuzioari buruzko maiz egiten diren galderak (FAQ) ere baditu.ample.

4.6.1. HDCP egoera seinaleak
Hainbat seinale daude HDCP IP nukleoen funtzionamendu-egoera identifikatzeko erabilgarriak direnak. Seinale hauek diseinu-ex-ean daude eskuragarri.ampgoi-mailakoak dira eta barneko LEDei lotuta daude:

Seinalearen izena	Funtzioa
hdcp1_gaituta_rx	RX HDCP1x IP Deszifratzearen Egoera 0: Inaktibo 1: Aktiboa
hdcp2_gaituta_rx	RX HDCP2x IP Deszifratzearen Egoera 0: Inaktibo 1: Aktiboa
hdcp1_gaituta_tx	TX HDCP1x IP enkriptazioaren egoera 0: Inaktibo 1: Aktiboa
hdcp2_gaituta_tx	TX HDCP2x IP enkriptazioaren egoera 0: Inaktibo 1: Aktiboa

Ikusi 57. orrialdeko 115. taula eta 58. orrialdeko 115. taula dagokien LED kokapena ikusteko.
Seinale hauen egoera aktiboak adierazten du HDCP IP autentifikatuta dagoela eta bideo-jario enkriptatua jasotzen/bidaltzen duela. Norabide bakoitzerako, HDCP1x edo HDCP2x bakarrik.
enkriptazio/deskriptazio egoera seinaleak aktibo daude. AdibidezampAdibidez, hdcp1_enabled_rx edo hdcp2_enabled_rx aktibo badago, RX aldeko HDCP gaituta dago eta kanpoko bideo iturritik enkriptatutako bideo-jarioa desenkriptatzen ari da.

4.6.2. HDCP softwarearen parametroak aldatzea
HDCP arazketa prozesua errazteko, hdcp.c fitxategiko parametroak alda ditzakezu.
Beheko taulan konfigura daitezkeen parametroen zerrenda eta haien funtzioak laburbiltzen dira.

Parametroa	Funtzioa
LAGUNTZA_HDCP1X	Gaitu HDCP 1.4 TX aldean
LAGUNTZA_HDCP2X	Gaitu HDCP 2.3 TX aldean
ARAZTEKO_MODUA_HDCP	Gaitu arazketa-mezuak TX HDCPrako
REPEATER_MODE	Gaitu errepikagailu modua HDCP diseinurako ex.ample

Parametroak aldatzeko, aldatu balioak nahi dituzun balioetara hdcp.c fitxategian. Konpilazioa hasi aurretik, egin aldaketa hau build_sw_hdcp.sh fitxategian:

1. Bilatu hurrengo lerroa eta komentatu aldatutako softwarea saihesteko file jatorrizkoak ordezkatzen duela fileIntel Quartus Prime Software instalazio-bidetik.
   
2.  Exekutatu “./build_sw_hdcp.sh” eguneratutako softwarea konpilatzeko.
3. Sortutako .elf fitxategia file diseinuan bi metodo hauen bidez txerta daiteke:
   a. Exekutatu “nios2-download -g” file izena>”. Deskargatzeko prozesua amaitutakoan, berrezarri sistema behar bezala funtziona dezan.
   b. Exekutatu “quartus_cdb –-update_mif” memoriaren hasieraketa eguneratzeko. files. Exekutatu muntatzailea .sof fitxategi berria sortzeko file software eguneratua barne hartzen duena.

4.6.3. Maiz egiten diren galderak (FAQ)
59. taula. Hutsaren sintomak eta jarraibideak

Zenbakia	Akatsaren sintoma	Jarraibidea
1.	RX-ak bideo enkriptatua jasotzen ari da, baina TX-ak bideo estatiko bat bidaltzen ari da urdin edo beltzez.	Hau kanpoko hustubidearekin TX autentifikazioa huts egin duelako gertatzen da. HDCP gaitasuna duen errepikagailu batek ez du bideoa zifratu gabeko formatuan transmititu behar, goiko kanaletik sartzen den bideoa zifratuta badago. Horretarako, urdin edo beltz koloreko bideo estatiko batek ordezkatzen du irteerako bideoa TX HDCP zifratze egoera seinalea inaktibo dagoenean eta RX HDCP deszifratze egoera seinalea aktibo dagoenean. Jarraibide zehatzak lortzeko, jo hona: Segurtasun-gogoetak 117. orrialdean. Hala ere, portaera honek arazketa-prozesua oztopatu dezake HDCP diseinua gaitzean. Jarraian, diseinu adibidean bideo-blokeoa desgaitzeko metodoa dago.ample: 1. Kokatu honako portu-konexioa diseinu-exekuzioaren goi-mailanampalegia. Ataka hau hdmi_tx_top moduluari dagokio. 2. Aldatu portu-konexioa lerro honetan:
2.	TX HDCP enkriptazio egoeraren seinalea aktibo dago, baina elurraren irudia beheko hustubidean bistaratzen da.	Hau gertatzen da beheranzko hustubideak ez duelako irteerako bideo enkriptatua behar bezala desenkriptatzen. Ziurtatu TX HDCP IP-ri konstante globala (LC128) ematen diozula. Balioa ekoizpen-balioa izan behar da eta zuzena.
3.	TX HDCP enkriptatze egoeraren seinalea ezegonkorra edo beti inaktibo dago.	Hau beheranzko sinkarekin TX autentifikazio hutsala dela eta gertatzen da. Arazketa prozesua errazteko, gaitu dezakezu ARAZTEKO_MODUA_HDCP parametroa hdcp.c-n. Ikusi HDCP softwarearen parametroak aldatzea 118. orrialdean jarraibideei buruz. Hurrengo 3a-3c puntuak izan daitezke TX autentifikazio hutsalaren arrazoi posibleak.
3a.	Softwarearen arazketa-erregistroak mezu hau inprimatzen jarraitzen du: "HDCP 1.4 ez da onartzen beheranzkoak (Rx)".	Mezuak adierazten du beheranzko hustubideak ez dituela HDCP 2.3 eta HDCP 1.4 onartzen. Ziurtatu beheranzko hustubideak HDCP 2.3 edo HDCP 1.4 onartzen duela.
3b.	TX autentifikazioak erdibidean huts egiten du.	Hau TX autentifikazioaren edozein ataletan, hala nola sinadura egiaztapenean, tokikotasun egiaztapenean, etab. huts egin daitekeelako gertatzen da. Ziurtatu beheranzko hustubideak ekoizpen-giltza erabiltzen duela, baina ez fax-giltza.
3c.	Softwarearen arazketa-erregistroak "Berriro autentifikazioa" inprimatzen jarraitzen du.	Mezu honek adierazten du beheranzko sinkak berriro autentifikazioa eskatu duela jasotako bideoa ez delako behar bezala deszifratu. Ziurtatu konstante globala (LC128) ematen diozula TX HDCP IPari. Balioa ekoizpen-balioa izan behar da eta balioa zuzena da.
jarraitu…

Zenbakia	Akatsaren sintoma	Jarraibidea
	"beharrezkoa da" HDCP autentifikazioa amaitu ondoren.
4.	RX HDCP deszifratze egoeraren seinalea inaktibo dago, nahiz eta goiko iturriak HDCP gaituta izan.	Honek adierazten du RX HDCP IP-ak ez duela autentifikazio egoera lortu. Berez, REPEATER_MODE parametroa gaituta dago diseinu ex-eanamphau da, baldin eta REPEATER_MODE gaituta badago, ziurtatu TX HDCP IP helbidea autentifikatu dela. Noiz REPEATER_MODE Parametroa gaituta dagoenean, RX HDCP IP-ak errepikagailu gisa autentifikatzen saiatzen da TX HDCP gai den hustubide batera konektatuta badago. Autentifikazioa erdibidean gelditzen da TX HDCP IP-ak beheranzko hustubidearekin autentifikazioa osatu eta RECEIVERID_LIST RX HDCP IP-ari pasa arte. HDCP zehaztapenean definitutako denbora-muga 2 segundokoa da. TX HDCP IP-ak denbora-tarte horretan autentifikazioa osatu ezin badu, goranzko iturburuak autentifikazioa hutsegite gisa hartzen du eta berriro autentifikazioa hasten du HDCP zehaztapenean zehaztutako moduan.
		Oharra: • Zerbaiti erreferentzia egin HDCP softwarearen parametroak aldatzea 118. orrialdean desgaitzeko metodoa ikusteko REPEATER_MODE parametroa arazketa helburuetarako. Desgaitu ondoren REPEATER_MODE parametroan, RX HDCP IP-ak beti saiatzen da autentifikazioa amaierako hartzaile gisa. TX HDCP IP-ak ez du autentifikazio prozesua ateratzen.
		• Bada REPEATER_MODE Parametroa gaituta ez badago, ziurtatu HDCP IPari emandako HDCP gakoa ekoizpen-balioa dela eta balioa zuzena dela.
5.	RX HDCP deszifratze egoeraren seinalea ezegonkorra da.	Horrek esan nahi du RX HDCP IP-ak berriro autentifikazioa eskatu duela autentifikazio egoera lortu bezain laster. Seguruenik, sarrerako bideo enkriptatua RX HDCP IP-ak ez duelako behar bezala deszifratu gertatuko da hau. Ziurtatu RX HDCP IP nukleoari emandako konstante globala (LC128) ekoizpen balioa dela eta balioa zuzena dela.

HDMI Intel Arria 10 FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak

Erabiltzailearen gida honen azken eta aurreko bertsioak ikusteko, jo HDMI Intel® Arria 10 FPGA IP Design Ex helbidera.ampErabiltzailearen Gida. IP edo software bertsio bat zerrendan agertzen ez bada, aurreko IP edo software bertsioaren erabiltzailearen gida aplikatuko da.
IP bertsioak Intel Quartus Prime Design Suite software bertsioen berdinak dira 19.1 bertsiora artekoak. Intel Quartus Prime Design Suite software 19.2 bertsiotik edo berriagotik aurrera, IP
nukleoek IP bertsioen eskema berria dute.

Berrikuspen historia HDMI Intel Arria 10 FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2022.12.27	22.4	19.7.1	Diseinu-ex-aren Hardware eta Software Eskakizunen atalean HDMI alaba txartelaren berrikuspena hautatzeko parametro berri bat gehitu da.ampHDMI 2.0rako (FRL ez den modua).
2022.07.29	22.2	19.7.0	• Nios II EDS-ren Windows* bertsiotik Cygwin osagaia kendu izanaren jakinarazpena eta Windows* erabiltzaileentzako WSL instalatzeko beharra. • Dokumentu osoan zehar, dagokionean, 4. berrikuspenetik 9.era bitarteko alaba-txartelaren bertsioa eguneratu da.
2021.11.12	21.3	19.6.1	• Gorde HDCP ekoizpen-gako enkriptatuak kanpoko flash memorian edo EEPROMean (HDCP giltza kudeaketaren laguntza = 1) azpiatala eguneratu da giltza enkriptatzeko software utilitate berria (KEYENC) deskribatzeko. • Hurrengo irudiak kendu dira: — RX gako pribaturako R1 fax-gakoaren datu-matrizea — HDCP Ekoizpen Gakoen datu-matrizeak (Leku-markatzailea) — HDCP Babes Gakoaren datu-matrizea (Aurrez definitutako gakoa) — HDCP babes-gakoa hdcp2x_tx_kmem.mif fitxategian hasieratu da — HDCP babes-gakoa hdcp1x_rx_kmem.mif-en hasieratuta — HDCP babes-gakoa hdcp1x_tx_kmem.mif fitxategian hasieratu da • HDCP gakoen mapaketa azpiatala DCP gakotik mugitu da Files Arazketa Jarraibideetatik HDCP ekoizpen-gako arruntak FPGAn gordetzeko (HDCP Giltzen Kudeaketa Onartu = 0).
2021.09.15	21.1	19.6.0	Ncsim-i buruzko erreferentzia kendu da
2021.05.12	21.1	19.6.0	• SUPPORT FRL = 1 edo SUPPORT HDCP KEY MANAGEMENT = 1 denean gehitu da 29. irudiko HDCP Over HDMI Design Ex deskribapenean.ampBloke-diagrama. • HDCP gakoen memorian urratsak gehitu dira files Diseinu Tutorialean. • When SUPPORT FRL = 0 gehitu da "Konfiguratu hardwarea" atalean. • Diseinua sortzean HDCP giltza kudeaketaren laguntza parametroa aktibatzeko urratsa gehitu da. • Azpisekzio berri bat gehitu da: Gorde HDCP ekoizpen-gako enkriptatuak kanpoko flash memorian edo EEPROMean (HDCP giltzen kudeaketa onartzen du = 1).
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
			• Taularen Sakatze-botoia eta LED adierazleak izena aldatu da Sakatze-botoia eta LED adierazleak izatera (SUPPORT FRL = 0). • Mahaiko botoia eta LED adierazleak gehitu dira (SUPPORT FRL = 1). • FPGA diseinuan txertatutako enkriptazio-giltzaren babesa kapitulu berri bat gehitu da. • Debug Guidelines kapitulu berri bat eta HDCP egoeraren seinaleak, HDCP softwarearen parametroak aldatzea eta Maiz egiten diren galderak azpiatalak gehitu dira.
2021.04.01	21.1	19.6.0	• RX-Only edo TX-Only diseinurako beharrezkoak diren irudi osagaiak eguneratuta. • Eguneratutako taula sortutako RTL Files. • HDMI RX osagai nagusiak eguneratuak. • HDMI RX Top Link Prestakuntza Prozesuaren atala kendu da. • Diseinua FRL tasa desberdinetan exekutatzeko urratsak eguneratu dira. • HDMI 2.1 Design Ex irudi eguneratuaampErloju-eskema. • Mahai-erlojuen eskemaren seinaleak eguneratuta. • HDMI RX-TX bloke-diagrama eguneratu da Transceiver Arbiter-etik TX goiko aldera konexio bat gehitzeko.
2020.09.28	20.3	19.5.0	• HDMI 2.1 diseinua ex-ri buruzko oharra kendu daampFRL moduan dagoen le-k HDMI Intel FPGA IP Design Ex-en abiadura-mailako gailuak soilik onartzen ditu.ampIntel Arria 10 gailuetarako eta HDMI 2.1 Design Ex-erako hasiera azkarreko gidaample (FRL = 1 onartzen du) atalak. Diseinuak abiadura maila guztiak onartzen ditu. • ls_clk informazioa kendu da HDMI 2.1 diseinu ex guztietatikamperlazionatutako atalak. ls_clk domeinua ez da gehiago erabiltzen diseinu adibideanample. • HDMI 2.1 diseinuaren bloke-diagramak eguneratu dira.ampHDMI 2.1 Design Ex-en FRL moduanample (FRL = 1 onartzea), RX bakarrik edo TX bakarrik diseinuak sortzea, diseinu osagaiak eta erloju eskema atalak. • Direktorioak eguneratu eta sortu files zerrenda Direktorioen Egitura ataletan. • Seinale garrantzitsuak kendu, eta HDMI 2.1 diseinu adibide honen deskribapena gehitu edo editatu.ampInterfaze Seinaleak ataleko seinaleak: — sys_init — txpll_frl_blokeatuta — tx_os — txphy_rcfg* seinaleak — tx_reconfig_done — txcore_tbcr — pio_in0_kanpoko_konexio_esportazioa • Parametro hauek gehitu dira Diseinu RTL Parametroak atalean: — EDID_RAM_ADDR_WIDTH — BITEC_ALABA_TXARTELA_BERRIZKETA — ERABILI FPLL — POLARITY_INBERTSIOA
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
			• HDMI 2.0 diseinuaren bloke-diagramak eguneratu dira.ampHDMI 2.0 Design Ex-en Intel Quartus Prime Pro Edition softwarerako leample (FRL = 0 onartzea), RX-Bakarrik edo TX-Bakarrik diseinuak sortzea, diseinu osagaiak eta erloju eskema atalak. • Erlojuaren eta berrezartze-seinaleen izenak eguneratu dira Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering atalean. • Seinale garrantzitsuak kendu, eta HDMI 2.0 diseinu adibide honen deskribapena gehitu edo editatu.ampInterfaze Seinaleak ataleko seinaleak: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — berrezartzeko_xcvr_pizteko — nios_tx_i2c* seinaleak — hdmi_ti_i2c* seinaleak — tx_i2c_avalon* seinaleak — erloju_zubia_0_in_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* seinaleak — nios_tx_i2c* seinaleak — neurtu_balio_pio_kanpoko_konexioa_esportatu — oc_i2c_av_slave_translator_avalon_an ti_slave_0* seinaleak — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* seinaleak • Simulazio-proba-bankua ez dela onartzen diseinuetarako ohar bat gehitu da Sartu I2C parametroa gaituta dago eta simulazio-mezua eguneratu da Simulation Testbench atalean. • Zure Diseinua Hobetzea atala eguneratu da.
2020.04.13	20.1	19.4.0	• Ohar bat gehitu da HDMI 2.1 diseinua dela etaampFRL moduan dagoen le-k HDMI Intel FPGA IP Design Ex-en abiadura-mailako gailuak soilik onartzen ditu.ampIntel Arria 10 gailuetarako hasiera azkarreko gida eta HDMI 2.1 Design Ex-erako deskribapen zehatzaample (FRL = 1 euskarria) atalak. • HDCP HDMI Design Ex-en gainetik mugitu daampHDMI Intel FPGA IP Erabiltzailearen Gidatik Intel Arria 10 gailuetarako atala. • Diseinua simulatzen atala editatu dut audioak sartzeko.ample sorgailua, alboko bandako datu-sorgailua eta datu-sorgailu laguntzailea erabili eta simulazio arrakastatsuaren mezua eguneratu zuen. • Adierazitako simulazioa honako hauetarako bakarrik eskuragarri dagoela dioen oharra kendu da FRL-ren laguntza desgaitutako diseinuen oharra. Simulazioa eskuragarri dago orain FRL-ren laguntza gaitutako diseinuak ere bai. • HDMI 2.1 Design Ex-en Deskribapen Zehatzean funtzioen deskribapena eguneratu da.ample (FRL gaituta onartzen) atala.
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
			• HDMI 2.1 diseinu adibiderako HDMI 2.1 RX-TX Diseinu Bloke Diagrama, Diseinu Osagaiak eta RX-Bakarrik edo TX-Bakarrik Diseinuak Sortzea ataletako bloke diagrama editatu da.ampadibidez. Osagai berriak gehitu eta jada aplikagarriak ez diren osagaiak kendu. • RX-Bakarrik edo TX-Bakarrik Diseinuak Sortzea ataleko main.c script instrukzioa editatu da. • Direktorioen egitura atalak eguneratu dira karpeta berriak gehitzeko eta fileHDMI 2.0 eta HDMIrako 2.1 diseinu adibideaamples. • HDMI 2.1 diseinurako Hardware eta Software Eskakizunen atala eguneratu da.ample. • HDMI 2.1 diseinurako bloke-diagrama eta seinaleen deskribapenak eguneratu dira Dynamic Range and Mastering (HDR) InfoFrame Insertion and Filtering atalean.ample. • HDMI 2.1 diseinu adibiderako atal berri bat gehitu da, Diseinua FRL abiadura desberdinetan exekutatzea.amples. • HDMI 2.1 diseinurako bloke-diagrama eta seinaleen deskribapenak eguneratu dira Erloju-eskema atalean.ample. • HDMI 2.1 design ex-erako Hardware Konfigurazio atalean erabiltzailearen DIP etengailuaren deskribapena gehitu da.ample. • HDMI 2.1 diseinu ex-erako Diseinu Mugak atala eguneratu da.ample. • Zure Diseinua Hobetzea atala eguneratu da. • HDMI 2.0 eta HDMI 2.1 diseinuetarako Simulation Testbench atalak eguneratu dira.amples.
2020.01.16	19.4	19.3.0	• HDMI Intel FPGA IP Design Ex eguneratuaampIntel Arria 10 gailuetarako hasiera azkarreko gida atala, HDMI 2.1 diseinu berriaren inguruko informazioarekin.ampFRL moduarekin. • HDMI 2.1 Design Ex-erako deskribapen zehatza kapitulu berri bat gehitu da.ample (FRLren laguntza gaituta) diseinu berriaren inguruko informazio garrantzitsu guztia daukanaample. • HDMI Intel FPGA IP Design Ex izena aldatu zitzaionampHDMI 2.0 Design Ex-erako deskribapen zehatzaampargitasun hobea lortzeko.
2019.10.31	18.1	18.1	• Gehitutako sortutakoak files tx_control_src karpetan: ti_i2c.c eta ti_i2c.h. • FMC alaba-txartelaren 11. berrikuspenerako laguntza gehitu da Hardware eta Software Eskakizunak eta Diseinua Konpilatu eta Probatu ataletan. • Diseinu Muga atala kendu da. Gehienezko asimetria murrizketen denbora-hausteari buruzko muga konpondu da bertsioan HDMI Intel FPGA IP-ren 18.1. • RTL parametro berri bat gehitu da, BITEC_DAUGHTER_CARD_REV, Bitec HDMI alaba txartelaren berrikuspena hautatzeko aukera emateko.
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
			• fmcb_dp_m2c_p eta fmcb_dp_c2m_p seinalen deskribapena eguneratu da FMC alaba-txartelaren 11, 6 eta 4 berrikuspenei buruzko informazioa sartzeko. • Bitec alaba-txartelaren 11. berrikuspenerako seinale berri hauek gehitu dira: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_helbidea — oc_i2c_master_ti_avalon_anti_slave_w erritua — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Zure diseinua hobetzeari buruzko atal bat gehitu da.
2017.11.06	17.1	17.1	• HDMI IP nukleoaren izena HDMI Intel FPGA IP izatera aldatu da, Intelen marka berriaren arabera. • Qsys terminoa Platform Designer izatera aldatu da. • Dynamic Range eta Mastering InfoFrame (HDR) txertatze eta iragazketa funtzioari buruzko informazioa gehitu da. • Direktorioaren egitura eguneratu da: — Script eta software karpetak gehitu dira eta files. — Ohiko eta HDR eguneratuak files. — ATX kendu da files. — Bereizitua fileIntel Quartus Prime Standard Edition eta Intel Quartus Prime Pro Edition-erako. • Diseinua sortzea atala eguneratu da 10AX115S2F4I1SG gisa erabilitako gailua gehitzeko. • 50-100 MHz-ko TMDS erloju-maiztasunerako transzeptorearen datu-tasa 2550-5000 Mbps-ra editatu da. • RX-TX estekaren informazioa eguneratu da, eta bertan user_pb[2] botoia askatu dezakezu kanpoko iragazketa desgaitzeko. • Nios II softwarearen fluxu-diagrama eguneratu da, I2C maisuaren eta HDMI iturriaren kontrolak barne hartzen dituena. • Informazioa gehitu da honi buruz Diseinua Adibample GUI parametroak. • HDMI RX eta TX Top diseinu parametroak gehitu dira. • HDMI RX eta TX goi-mailako seinale hauek gehitu dira: — mgmt_clk — berrezarri — i2c_clk — hdmi_clk_in — HDMI RX eta TX goi-mailako seinale hauek kendu dira: • bertsioa • i2c_clk
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
			• Ohar bat gehitu da transzeptorearen analogiko ezarpena Intel Arria 10 FPGA Development Kit eta Bitec HDMI 2.0 Daughter txartelarentzat probatu dela. Zure plakaren analogiko ezarpena alda dezakezu. • Intel Arria 10 PLL erreferentziako erlojuaren PLL kaskadaren edo dedikatu gabeko erloju-bideen dardara saihesteko konponbiderako esteka bat gehitu da. • Ohar bat gehitu da, ezin dela transzeptorearen RX pin bat erabili HDMI RX-rako CDR erreferentzia gisa edo HDMI TX-rako TX PLL erreferentzia gisa. • Ohar bat gehitu da TX PMA eta PCS lotura erabiltzen duten diseinuetarako set_max_skew murrizketa nola gehitu azaltzen duena.
2017.05.08	17.0	17.0	• Intel izena hartu zuen. • Pieza-zenbakia aldatu da. • Direktorioaren egitura eguneratu da: — HDR gehituta files. — qsys_vip_passthrough.qsys nios.qsys-era aldatu da. — Gehituta fileIntel Quartus Prime Pro Editionerako izendatuta dago. • RX-TX Link blokeak HDMI RX datu osagarrietatik High Dynamic Range (HDR) Infoframe-an kanpoko iragazketa ere egiten duela eta ex bat txertatzen duela dioen informazioa eguneratu da.ampHDR Infoframe-a HDMI TX-ren datu laguntzaileetara Avalon ST multiplexoraren bidez. • Ohar bat gehitu da Transceiver Native PHY deskribapenerako, HDMI TX kanal arteko asimetriaren eskakizuna betetzeko, Arria 10 Transceiver Native PHY parametro-editorean TX kanal lotura moduaren aukera ezarri behar duzula honela: PMA eta PCS lotura. • OS eta neurri seinalen deskribapen eguneratua. • Over-ak aldatuampTMDS erloju-maiztasun-tarte bakoitzean transzeptorearen datu-abiadura desberdinetarako ling faktorea, TX FPLL erloju-eskema zuzena onartzeko. • TX IOPLL TX FPLL kaskadako erloju-eskema TX FPLL zuzeneko eskemara aldatu da. • TX PMA birkonfigurazio seinaleak gehitu dira. • USER_LED-ek[7] over editatu dituampling egoera. 1ek overs adierazten duampled (datu-abiadura < 1,000 Mbps Arria 10 gailuan). • HDMI Diseinu Ex eguneratuaampOnartutako Simulagailuen taula. VHDL ez da onartzen NCSim-erako. • Arria 10 HDMI IP Core Design Ex-en artxibatutako bertsiorako esteka gehitu daample Erabiltzailearen Gida.
2016.10.31	16.1	16.1	Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

Lineako bertsioa
Bidali Iritzia
ID: 683156
Bertsioa: 2022.12.27

Dokumentuak / Baliabideak

intel HDMI Arria 10 FPGA IP Diseinua Adibample [pdfErabiltzailearen gida HDMI Arria 10 FPGA IP Diseinua Adample, HDMI Arria, 10 FPGA IP Design Example, Diseinua Adibample

Erreferentziak

• Erabiltzailearen eskuliburua