HDMI Arria 10 FPGA IP ډیزاین Example
د کارن لارښودHDMI Intel® Arria 10 FPGA IP
ډیزاین Exampد کارونکي لارښود
د Intel® Quartus® لپاره تازه شوی
د اعظم ډیزاین سویټ: 22.4
IP نسخه: 19.7.1

HDMI Intel® FPGA IP ډیزاین Exampد Intel® Arria® 10 وسیلو لپاره د چټک پیل لارښود

د HDMI Intel® 10 وسیلې د سمولو ټیسټ بینچ او د هارډویر ډیزاین لري چې د تالیف او هارډویر ازموینې ملاتړ کوي.
د FPGA IP ډیزاین example د Intel Arria® لپاره
د HDMI Intel FPGA IP لاندې ډیزاین وړاندې کويamples:

• HDMI 2.1 RX-TX د ثابت نرخ لینک (FRL) حالت فعال شوي سره د بیا لیږد ډیزاین
• HDMI 2.0 RX-TX د FRL حالت غیر فعال سره ډیزاین ریټرانسمیټ
• HDCP په HDMI 2.0 ډیزاین

یادونه: د HDCP فیچر د Intel® Quartus Prime Pro Edition سافټویر کې شامل نه دی.
د HDCP خصوصیت ته د لاسرسي لپاره، د Intel سره اړیکه ونیسئ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.
شکل 1. د پراختیا ګامونهاړوند معلومات
د HDMI Intel FPGA IP کارونکي لارښود
1.1. د ډیزاین تولید
په Intel Quartus Prime سافټویر کې د HDMI Intel FPGA IP پیرامیټر ایډیټر وکاروئ ترڅو ډیزاین تولید کړيamples. Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
د Nios سره پیل کول® II EDS د Intel Quartus Prime Pro Edition سافټویر نسخه 19.2 او د Intel Quartus Prime Standard Edition سافټویر نسخه 19.1 کې، Intel د Nios II EDS په وینډوز * نسخه کې د Cygwin برخه لرې کړې، دا د لینکس (WSL) لپاره د وینډوز * فرعي سیسټم سره ځای په ځای کوي. که تاسو د وینډوز * کاروونکي یاست، تاسو اړتیا لرئ مخکې له دې چې خپل ډیزاین تولید کړئ WSL نصب کړئample.
شکل 2. د ډیزاین جریان پیدا کول

1. د Intel Arria 10 وسیلې کورنۍ په نښه کولو یوه پروژه جوړه کړئ او مطلوب وسیله غوره کړئ.
2. په IP کتلاګ کې، د انټرفیس پروتوکولونه ومومئ او دوه ځله کلیک وکړئ ➤ آډیو او ویډیو ➤ HDMI Intel FPGA IP. د نوي IP تغیر یا د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip یا .qsys.
4. په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
5. په IP ټب کې، د TX او RX دواړو لپاره مطلوب پیرامیټونه تنظیم کړئ.
6. د HDMI 2.1 ډیزاین تولید لپاره د ملاتړ FRL پیرامیټر فعال کړئampپه FRL حالت کې. د HDMI 2.0 ډیزاین تولید کولو لپاره یې بند کړئampد FRL پرته.
7. په ډیزاین Exampپه ټب کې، Arria 10 HDMI RX-TX Retransmit غوره کړئ.
8. د ټیسټ بینچ تولید لپاره سمولیشن غوره کړئ، او د هارډویر ډیزاین تولید لپاره ترکیب غوره کړئample. تاسو باید لږترلږه یو له دې انتخابونو څخه غوره کړئ ترڅو ډیزاین تولید کړئample files. که تاسو دواړه غوره کړئ، د نسل وخت اوږد دی.
9. د تولید لپاره File بڼه، Verilog یا VHDL غوره کړئ.
10. د هدف پرمختیا کټ لپاره، د Intel Arria 10 GX FPGA پرمختیا کټ غوره کړئ. که تاسو پراختیایی کټ غوره کړئ ، نو د هدف وسیله (په 4 مرحله کې غوره شوې) د هدف په تخته کې د وسیلې سره میچ کولو لپاره بدلیږي. د Intel Arria 10 GX FPGA پراختیایی کټ لپاره، ډیفالټ وسیله 10AX115S2F4I1SG دی.
11. کلیک پیدا کړئ Exampد ډیزاین.

اړوند معلومات
په وینډوز * OS کې د لینکس * (WSL) لپاره وینډوز * سب سیسټم څنګه نصب کړئ؟
1.2. د ډیزاین سمول
د HDMI ټیسټ بینچ د سیریل لوپ بیک ډیزاین د TX مثال څخه RX مثال ته سمولیټ کوي. د داخلي ویډیو نمونې جنراتور، آډیو ایسample جنریټر، د سایډ بانډ ډیټا جنراتور، او د معاون ډیټا جنراتور ماډلونه د HDMI TX مثال چلوي او د TX مثال څخه سیریل محصول په ټیسټ بینچ کې د RX مثال سره وصل کیږي.
شکل 3. د ډیزاین سمولو جریان

1. د مطلوب سمولیشن فولډر ته لاړ شئ.
2. د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي.
3. پایلې تحلیل کړئ.

جدول 1. د سمولیشن چلولو لپاره ګامونه

سیمالټ	کاري لارښود	لارښوونې
رویرا-PRO*	/simulation/aldec	د کمانډ لاین کې، ټایپ کړئ
		vsim -c -do aldec.do
ماډل سیم*	/سمولیشن/لارښود	د کمانډ لاین کې، ټایپ کړئ
		vsim -c -do mentor.do
VCS*	/simulation/synopsys/vcs	د کمانډ لاین کې، ټایپ کړئ
		سرچینه vcs_sim.sh
VCS MX	/simulation/synopsys/vcsmx	د کمانډ لاین کې، ټایپ کړئ
		سرچینه vcsmx_sim.sh
Xcelium* موازي	/simulation/xcelium	د کمانډ لاین کې، ټایپ کړئ
		سرچینه xcelium_sim.sh

یو بریالی سمول د لاندې پیغام سره پای ته رسیږي:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# آډیو_چینل = 8
# سمول پاس
1.3. د ډیزاین تالیف او ازموینه

په هارډویر کې د مظاهرې ازموینې تالیف او چلولو لپاره exampد ډیزاین لپاره، دا ګامونه تعقیب کړئ:

1. د هارډویر پخوانی ډاډ ترلاسه کړئampد ډیزاین نسل بشپړ شوی.
2. د Intel Quartus Prime سافټویر لانچ کړئ او .qpf خلاص کړئ file.
   • HDMI 2.1 ډیزاین exampد ملاتړ FRL سره فعال شوی: د پروژې لارښود/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 ډیزاین example د ملاتړ FRL سره غیر فعال شوی: projected irectory/quartus/a10_hdmi2_demo.qpf
3. په پروسس کولو کلیک وکړئ ➤ تالیف پیل کړئ.
4. د بریالي تالیف وروسته، یو .sof file په quartus/output_ کې به تولید شيfiles لارښود.
5. آن بورډ FMC پورټ B (J2) سره وصل کړئ:
   • HDMI 2.1 ډیزاین example د ملاتړ FRL سره فعال شوی: Bitec HDMI 2.1 FMC لور کارت Rev 9
   یادونه: تاسو کولی شئ د خپل Bitec HDMI لور کارت بیاکتنه وټاکئ. د ډیزاین لاندې Example tab، د HDMI لور کارت بیاکتنه یا د بیاکتنې 9، بیاکتنې یا د لور کارت نه ته تنظیم کړئ. اصلي ارزښت بیاکتنه 9 دی.
   • HDMI 2.0 ډیزاین example د ملاتړ FRL سره غیر فعال شوی: Bitec HDMI 2.0 FMC لور کارت Rev 11
6. د Bitec FMC لور کارت TX (P1) د بهرني ویډیو سرچینې سره وصل کړئ.
7. د Bitec FMC لور کارت RX (P2) د بهرني ویډیو سنک یا ویډیو تحلیل کونکي سره وصل کړئ.
8. ډاډ ترلاسه کړئ چې په پراختیایی بورډ کې ټول سویچونه په ډیفالټ موقعیت کې دي.
9. د تولید شوي .sof په کارولو سره په پرمختیایي بورډ کې غوره شوي Intel Arria 10 وسیله تنظیم کړئ file (وسایل ➤ پروګرامر).
10. تحلیل کونکی باید د سرچینې څخه رامینځته شوی ویډیو وښیې.

اړوند معلومات
د Intel Arria 10 FPGA پرمختیا کټ کارونکي لارښود
1.4. د HDMI Intel FPGA IP ډیزاین Exampد پارامترونو
جدول 2.
د HDMI Intel FPGA IP ډیزاین Exampد انټیل اریریا 10 وسیلو لپاره پیرامیټونه دا اختیارونه یوازې د انټیل ارریا 10 وسیلو لپاره شتون لري.

پیرامیټر	ارزښت	تفصیل
موجود ډیزاین Example
ډیزاین غوره کړئ	Arria 10 HDMI RX-TX Retransmit	ډیزاین غوره کړئampد تولید لپاره.

ډیزاین Example Files
سمول	بند ، بند	د اړتیا وړ تولید لپاره دا اختیار فعال کړئ fileد سمولیشن ټیسټ بینچ لپاره.
ترکیب	بند ، بند	د اړتیا وړ تولید لپاره دا اختیار فعال کړئ fileد Intel Quartus Prime تالیف او هارډویر مظاهرې لپاره.

جوړ شوی HDL بڼه
پیدا کول File بڼه	Verilog, VHDL	د تولید شوي ډیزاین لپاره خپل غوره HDL بڼه غوره کړئample fileټاکل یادونه: دا اختیار یوازې د تولید شوي لوړ کچې IP لپاره بڼه ټاکي files. نور ټول files (د مثال په توګهample testbenches او لوړ پوړ fileد هارډویر نندارې لپاره) د ویریلوګ HDL بڼه کې دي

د هدف پرمختیا کټ
بورډ غوره کړئ	د پرمختیا کټ نشته،	د هدف شوي ډیزاین لپاره بورډ غوره کړئample.
	Arria 10 GX FPGA پرمختیا کټ، د ګمرکي پراختیا کټ	• هیڅ پرمختیایی کټ نشته: دا اختیار د ډیزاین لپاره ټول هارډویر اړخونه نه لريample. د IP کور ټولې پن دندې مجازی پنونو ته ټاکي. • Arria 10 GX FPGA پراختیایی کټ: دا اختیار په اتوماتيک ډول د پروژې هدف وسیله غوره کوي ترڅو د دې پرمختیا کټ کې وسیله سره میچ کړي. تاسو کولی شئ د هدف وسیله په کارولو سره بدل کړئ د هدف وسیله بدل کړئ پیرامیټر که ستاسو د بورډ بیاکتنه د وسیلې مختلف ډول ولري. د IP کور د پراختیا کټ سره سم ټولې پن دندې تنظیموي.
		• د ګمرک پرمختیا کټ: دا اختیار د ډیزاین پخوانۍ ته اجازه ورکويampد انټیل FPGA سره د دریمې ډلې پرمختیا کټ کې ازموینه وشي. تاسو ممکن اړتیا ولرئ د پن دندې پخپله تنظیم کړئ.

هدف آله
د هدف وسیله بدل کړئ	بند ، بند	دا اختیار چالان کړئ او د پرمختیا کټ لپاره د غوره وسیلې ډول غوره کړئ.

HDMI 2.1 ډیزاین Example (د FRL = 1 ملاتړ)

د HDMI 2.1 ډیزاین پخوانیampپه FRL حالت کې یو HDMI مثال موازي لوپ بیک ښیي چې څلور RX چینلونه او څلور TX چینلونه لري.
جدول 3. HDMI 2.1 ډیزاین Exampد Intel Arria 10 وسیلو لپاره

ډیزاین Example	د معلوماتو کچه	چینل حالت	د لوپ بیک ډول
Arria 10 HDMI RX-TX Retransmit	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	سمپلیکس	د FIFO بفر سره موازي

ځانګړتیاوې

• ډیزاین د FIFO بفرانو ته ګړندی کوي ترڅو د HDMI 2.1 سینک او سرچینې ترمینځ مستقیم HDMI ویډیو جریان پاسترو ترسره کړي.
• ډیزاین د چلولو په وخت کې د FRL حالت او TMDS حالت ترمنځ د بدلولو توان لري.
• ډیزاین د لومړني ډیبګ کولو لپاره د LED حالت کارويtage.
• ډیزاین د HDMI RX او TX مثالونو سره راځي.
• ډیزاین د RX-TX لینک ماډل کې د ډینامیک رینج او ماسټرینګ (HDR) معلوماتو فریم داخلول او فلټر کول ښیې.
• ډیزاین د TX سره وصل شوي سینک او د RX سره وصل سرچینې ترمینځ د FRL نرخ خبرې کوي. ډیزاین په ډیفالټ ترتیب کې د بهرني سینک څخه آن بورډ RX ته د EDID له لارې تیریږي. د Nios II پروسیسر د TX سره وصل شوي سنک وړتیا باندې د لینک اساس خبرې کوي. تاسو کولی شئ په لاسي ډول د TX او RX FRL وړتیاو کنټرول لپاره د user_dipsw آن بورډ سویچ هم بدل کړئ.
• په ډیزاین کې د ډیبګ کولو ډیری ځانګړتیاوې شاملې دي.
  د RX مثال د بهرني ویډیو جنریټر څخه د ویډیو سرچینه ترلاسه کوي، او ډاټا بیا د لوپ بیک FIFO له لارې تیریږي مخکې لدې چې دا TX مثال ته لیږدول کیږي. تاسو اړتیا لرئ د فعالیت تصدیق کولو لپاره د TX کور سره د HDMI اتصال سره بهرني ویډیو شنونکی ، مانیټر یا تلویزیون وصل کړئ.

2.1. HDMI 2.1 RX-TX Retransmit ډیزاین بلاک ډیاګرام
د HDMI RX-TX retransmit ډیزاین example د HDMI 2.1 لپاره د ملاتړ FRL فعال شوي سره سمپلیکس چینل حالت کې موازي لوپ بیک ښیې.
شکل 4. HDMI 2.1 RX-TX Retransmit Block Diagram2.2. یوازې د RX یا TX- یوازې ډیزاین جوړولns
د پرمختللو کاروونکو لپاره، تاسو کولی شئ د HDMI 2.1 ډیزاین د TX- یا RX-یوازې ډیزاین جوړولو لپاره وکاروئ.
شکل 5. د RX-Only یا TX-Only ډیزاین لپاره اړین اجزاد RX- یا TX-یوازې اجزاو کارولو لپاره، د ډیزاین څخه غیر مناسب بلاکونه لرې کړئ.
جدول 4. یوازې RX او یوازې د TX ډیزاین اړتیاوې

د کارن اړتیاوې	ساتل	لرې کړئ	اضافه کړئ
یوازې HDMI RX	RX ټاپ	• TX ټاپ • RX-TX لینک • د CPU فرعي سیسټم • Transceiver Arbiter	–
یوازې HDMI TX	• TX ټاپ • د CPU فرعي سیسټم	• RX ټاپ • RX-TX لینک • ټرانسسیور آربیټر	د ویډیو نمونه جنریټر (د ګمرک ماډل یا د ویډیو او عکس پروسس کولو (VIP) سویټ څخه رامینځته شوی)

د RTL بدلونونو سربیره، تاسو اړتیا لرئ د main.c سکریپټ هم ترمیم کړئ.
• د HDMI TX-یوازې ډیزاینونو لپاره، د لاندې لینونو په لرې کولو سره د HDMI RX لاک حالت لپاره انتظار دوه چنده کړئ او بدل یې کړئ.
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH );
پداسې حال کې چې (rx_hdmi_lock == 0) {
که (check_hpd_isr()) { وقفه؛ }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE، PIO_VID_LOCKED_OFFSET،
PIO_VID_LOCKED_WIDTH );
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH );
// د rx تړل کیدو وروسته Tx بیا تنظیم کړئ
که (rx_hdmi_lock == 1) {
که (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET،
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE، PIO_RX_FRL_RATE_OFFSET،
PIO_RX_FRL_RATE_WIDTH );
tx_xcvr_reconfig(rx_frl_rate);
} نور {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• د HDMI RX یوازې ډیزاینونو لپاره، یوازې لاندې کرښې په main.c سکریپټ کې وساتئ:
REDRIVER_INIT();
hdmi_rx_init();
2.3. د هارډویر او سافټویر اړتیاوې
Intel د ډیزاین ازموینې لپاره لاندې هارډویر او سافټویر کارويample.
هارډویر

• Intel Arria 10 GX FPGA پراختیایی کټ
• HDMI 2.1 سرچینه (کوانټم ډیټا 980 48G جنریټر)
• HDMI 2.1 سنک (د کوانټم ډیټا 980 48G تحلیل کونکی)
• Bitec HDMI FMC 2.1 لور کارت (بیا کتنه 9)
• د HDMI 2.1 کټګورۍ 3 کیبلونه (د بیلکین 48Gbps HDMI 2.1 کیبل سره ازمول شوي)

سافټویر

• د Intel Quartus Prime Pro Edition سافټویر نسخه 20.1

2.4. د لارښود جوړښت
لارښودونه تولید شوي شامل دي fileد HDMI Intel FPGA IP ډیزاین example.
شکل 6. د ډیزاین مثال لپاره د لارښود جوړښتampleجدول 5. تولید شوی RTL Files

فولډر	Files/فرعي فولډر
عام	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
بیا تنظیم	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

جدول 6. تولید شوی سمول Files
ته مراجعه وکړئ سمولیشن ټیسټ بینچ د نورو معلوماتو لپاره برخه

فولډر	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
قالب	/cds.lib
	/hdl.var
لارښود	/mentor.do
	/msim_setup.tcl
ترکیب	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
عام	/موډلسم_files.tcl
	/ریویرا_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

جدول 7. تولید شوي سافټویر Files

فولډر	Files
tx_control_src یادونه: د tx_control فولډر هم د دې نقلونه لري files.	Global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_read_write.c
	pio_read_write.h

2.5. د ډیزاین اجزا
د HDMI Intel FPGA IP ډیزاین example د عام لوړ پوړ اجزاو او HDMI TX او RX لوړ اجزاو څخه جوړ دی.
2.5.1. د HDMI TX اجزا
د HDMI TX ټاپ اجزاو کې د TX اصلي لوړې کچې برخې شاملې دي، او IOPLL، د ټرانسیور PHY ریسیټ کنټرولر، د ټرانسیور اصلي PHY، TX PLL، د TX بیا تنظیم کولو مدیریت، او د محصول بفر بلاکونه.
شکل 7. د HDMI TX لوړ اجزاجدول 8. د HDMI TX غوره اجزا

ماډل	تفصیل
HDMI TX کور	IP د لوړې کچې څخه ویډیو ډیټا ترلاسه کوي او د معاون ډیټا کوډ کول ، د آډیو ډیټا کوډ کول ، د ویډیو ډیټا کوډ کول ، سکریمبلینګ ، TMDS کوډ کول یا بسته کول ترسره کوي.
IOPLL	IOPLL (iopll_frl) د TX کور لپاره FRL ساعت تولیدوي. دا د حوالې ساعت د TX FPLL محصول ساعت ترلاسه کوي. د FRL ساعت فریکونسۍ = د معلوماتو نرخ په هر لین x 4 / (په هر ساعت کې د FRL حروف x 18)
د لیږدونکي PHY ری سیٹ کنټرولر	د ټرانسیور PHY ریسیټ کنټرولر د TX ټرانسیورونو معتبر پیل تضمین کوي. د دې کنټرولر ری سیٹ ان پټ د پورتنۍ کچې څخه رامینځته شوی ، او دا د بلاک دننه د ری سیٹ ترتیب سره سم د ټرانسسیور اصلي PHY بلاک ته ورته انلاګ او ډیجیټل ریسیټ سیګنال رامینځته کوي. د دې بلاک څخه د tx_ready محصول سیګنال هم د HDMI Intel FPGA IP ته د ری سیٹ سیګنال په توګه کار کوي ترڅو دا په ګوته کړي چې ټرانسیور پورته او روان دی ، او له اصلي څخه ډیټا ترلاسه کولو لپاره چمتو دی.
د انتقال اصلي PHY	د هارډ ټرانسیور بلاک چې د HDMI TX کور څخه موازي ډیټا ترلاسه کوي او د لیږد څخه ډیټا سریال کوي. یادونه: د HDMI TX انټر چینل سکیو اړتیا پوره کولو لپاره، د Intel Arria 10 Transceiver Native PHY پیرامیټر ایډیټر کې د TX چینل بانډنګ حالت اختیار ترتیب کړئ د PMA او PCS اړیکې. تاسو اړتیا لرئ د ډیجیټل ریسیټ سیګنال ته د ټرانسیور ریسیټ کنټرولر (tx_digitalreset) څخه د اعظمي سکیو (set_max_skew) محدودیت اړتیا اضافه کړئ لکه څنګه چې په کې وړاندیز شوی. Intel Arria 10 Transceiver PHY د کارونکي لارښود.
TX PLL	د لیږدونکي PLL بلاک د لیږدونکي اصلي PHY بلاک ته سیریل ګړندی ساعت چمتو کوي. د دې لپاره HDMI Intel FPGA IP ډیزاین example، fPLL د TX PLL په توګه کارول کیږي. TX PLL دوه حوالې ساعتونه لري. • د حوالې ساعت 0 د TMDS حالت لپاره د پروګرام وړ اوسیلیټر (د TMDS ساعت فریکونسۍ سره) سره وصل دی. په دې ډیزاین کې example، RX TMDS ساعت د TMDS حالت لپاره د حوالې ساعت 0 سره نښلولو لپاره کارول کیږي. انټیل تاسو ته وړاندیز کوي چې د حوالې ساعت 0 لپاره د TMDS ساعت فریکونسۍ سره د برنامه وړ اوسیلیټر وکاروئ. • د حوالې ساعت 1 د FRL حالت لپاره د ثابت 100 MHz ساعت سره وصل دی.
د TX د بیا تنظیم کولو مدیریت	• په TMDS حالت کې، د TX د بیا تنظیم کولو مدیریت بلاک د ځانګړي ویډیو د TMDS ساعت فریکونسۍ سره سم د مختلف محصول ساعت فریکونسۍ لپاره TX PLL بیا تنظیموي. • په FRL حالت کې، د TX د بیا تنظیم کولو مدیریت بلاک د 3x6 SCDC راجستر کې د FRL_Rate ساحې سره سم د 8 Gbps، 10 Gbps، 12 Gbps، 0 Gbps او 31 Gbps لپاره د سریال چټک ساعت چمتو کولو لپاره TX PLL بیا تنظیموي. • د TX د بیا تنظیم کولو مدیریت بلاک د TX PLL حوالې ساعت د TMDS حالت لپاره د حوالې ساعت 0 او د FRL حالت لپاره د حوالې ساعت 1 ترمینځ بدلوي.
وتۍ بفر	دا بفر د HDMI DDC او ریډریور اجزاو I2C انٹرفیس سره د تعامل لپاره د انٹرفیس په توګه کار کوي.

جدول 9. د لیږد ډیټا نرخ او اوورونهampling فکتور د هر ساعت فریکونسی رینج

موډ	د معلوماتو کچه	اورونوampلیر 1 (2 ځلهampلی)	اورونوampلیر 2 (4 ځلهampلی)	اورونوample عامل	اورونوampد لیډ ډیټا نرخ (Mbps)
TMDS	250-1000	On	On	8	2000-8000
TMDS	1000-6000	On	بند	2	2000-12000
FRL	3000	بند	بند	1	3000
FRL	6000	بند	بند	1	6000

FRL	8000	بند	بند	1	8000
FRL	10000	بند	بند	1	10000
FRL	12000	بند	بند	1	12000

شکل 8. د TX د بیا تنظیم کولو ترتیب جریان2.5.2. د HDMI RX اجزا
د HDMI RX ټاپ اجزاو کې د RX اصلي لوړ پوړ اجزا شامل دي، اختیاري I²C غلام او EDID RAM، IOPLL، د ټرانسسیور PHY ریسیټ کنټرولر، RX اصلي PHY، او د RX بیا تنظیم کولو مدیریت بلاکونه.
شکل 9. د HDMI RX پورتنۍ برخېجدول 10. د HDMI RX غوره اجزا

ماډل	تفصیل
HDMI RX کور	IP د ټرانسسیور اصلي PHY څخه سیریل ډیټا ترلاسه کوي او د ډیټا ترتیب ، چینل ډیسک ، TMDS ډیکوډینګ ، مرستندویه ډیټا ډیکوډینګ ، د ویډیو ډیټا ډیکوډینګ ، آډیو ډیټا ډیکوډینګ ، او ډیسکمبینګ ترسره کوي.
I2C غلام	I2C هغه انٹرفیس دی چې د سنک ډسپلی ډیټا چینل (DDC) او وضعیت او ډیټا چینل (SCDC) لپاره کارول کیږي. د HDMI سرچینه د DDC څخه کار اخلي ترڅو د سنک وړتیاوې او ځانګړتیاوې مشخص کړي د پرمختللي پراخ شوي نندارتون پیژندنې ډیټا (E-EDID) ډیټا جوړښت لوستلو سره. د E-EDID لپاره د 8-bit I2C غلام پتې 0xA0 او 0xA1 دي. LSB د لاسرسي ډول په ګوته کوي: 1 د لوستلو لپاره او 0 د لیکلو لپاره. کله چې د HPD پیښه رامینځته شي ، د I2C غلام د چپ څخه لوستلو سره د E-EDID ډیټا ته ځواب ورکوي یوازې د I2C غلام کنټرولر د HDMI 2.0 او 2.1 لپاره د SCDC ملاتړ هم کوي د SCDC لپاره د 9-bit I2C غلام پته 0xA8 او 0xA9 دي. کله چې د HPD پیښه واقع کیږي، د I2C غلام د HDMI RX کور SCDC انٹرفیس ته یا د لیکلو یا لوستلو لیږد ترسره کوي. د ثابت نرخ لینک (FRL) لپاره د لینک روزنې پروسه هم د I2C له لارې د HPD پیښې په جریان کې پیښیږي یا کله چې سرچینه د FRL نرخ راجسټر ته د مختلف FRL نرخ لیکي (SCDC راجستر 0x31 bit [3:0]) ، د لینک روزنې پروسه پیل کیږي. یادونه: دا د SCDC لپاره یوازې د I2C غلام کنټرولر ته اړتیا نشته که چیرې HDMI 2.0 یا HDMI 2.1 هدف نه وي

د ایډیډ رام

ډیزاین د RAM 1-Port IP په کارولو سره د EDID معلومات ذخیره کوي. یو معیاري دوه تار (ساعت او ډاټا) سیریل بس پروتوکول (I2C یوازې غلام کنټرولر) د CEA-861-D مطابقت لرونکي E-EDID ډیټا جوړښت لیږدوي. دا EDID RAM د E-EDID معلومات ذخیره کوي. • کله چې په TMDS حالت کې وي، ډیزاین له TX څخه RX ته د EDID پاسترو ملاتړ کوي. د EDID پاسترو په جریان کې، کله چې TX د بهرني سنک سره وصل وي، د Nios II پروسیسر د خارجي سنک څخه EDID لولي او د EDID RAM ته لیکي. • کله چې په FRL حالت کې وي، د Nios II پروسیسر په Global.h سکریپټ کې د HDMI_RX_MAX_FRL_RATE پیرامیټر پراساس د هر لینک نرخ لپاره دمخه ترتیب شوی EDID لیکي. د ملاتړ شوي FRL نرخ لپاره لاندې HDMI_RX_MAX_FRL_RATE ان پټونه وکاروئ: • 1: 3G 3 لینونه • 2: 6G 3 لینونه •3: 6G 4 لینونه • 4: 8G 4 لینونه •5: 10G 4 لینونه (ډیفالټ) •6: 12G 4 لینونه

IOPLL

HDMI RX دوه IOPLLs کاروي. • لومړی IOPLL (pll_tmds) د RX CDR حوالې ساعت تولیدوي. دا IOPLL یوازې په TMDS حالت کې کارول کیږي. د دې IOPLL حواله ساعت د TMDS ساعت ترلاسه کوي. د TMDS موډ دا IOPLL کاروي ځکه چې CDR نشي کولی د 50 MHz څخه کم حوالې ساعتونه ترلاسه کړي او د TMDS ساعت فریکونسۍ له 25 MHz څخه تر 340 MHz پورې وي. دا IOPLL د ساعت فریکونسۍ چمتو کوي چې د 5 MHz څخه تر 25 MHz پورې د فریکونسۍ رینج لپاره د ان پټ ریفرنس ساعت 50 ځله دی او د 50 MHz څخه تر 340 MHz پورې د فریکونسۍ رینج لپاره ورته ساعت فریکونسۍ چمتو کوي. • دوهم IOPLL (iopll_frl) د RX کور لپاره FRL ساعت تولیدوي. دا د حوالې ساعت د CDR ترلاسه شوی ساعت ترلاسه کوي. د FRL ساعت فریکونسۍ = د معلوماتو نرخ په هر لین x 4 / (په هر ساعت کې د FRL حروف x 18)

د لیږدونکي PHY ری سیٹ کنټرولر	د ټرانسیور PHY ریسیټ کنټرولر د RX ټرانسیورونو معتبر پیل تضمین کوي. د دې کنټرولر ری سیٹ ان پټ د RX بیا تنظیم کولو لخوا رامینځته شوی ، او دا د بلاک دننه د ری سیٹ ترتیب سره سم د ټرانسسیور اصلي PHY بلاک ته ورته انلاګ او ډیجیټل ریسیټ سیګنال رامینځته کوي.
RX اصلي PHY	هارډ ټرانسیور بلاک چې د بهرني ویډیو سرچینې څخه سیریل ډیټا ترلاسه کوي. دا د HDMI RX کور ته د ډیټا لیږدولو دمخه د موازي معلوماتو لپاره سیریل ډیټا غیر منظم کوي. دا بلاک د FRL حالت لپاره پرمختللي PCS باندې چلیږي. RX CDR دوه حوالې ساعتونه لري. • د حوالې ساعت 0 د IOPLL TMDS (pll_tmds) د تولید ساعت سره وصل دی، کوم چې د TMDS ساعت څخه اخیستل شوی. • د حوالې ساعت 1 د ثابت 100 MHz ساعت سره وصل دی. په TMDS حالت کې، RX CDR د حوالې ساعت 0 غوره کولو لپاره بیا تنظیم شوی، او په FRL حالت کې، RX CDR د حوالې ساعت 1 غوره کولو لپاره بیا تنظیم شوی.
د RX د بیا تنظیم کولو مدیریت	په TMDS حالت کې، د RX د بیا تنظیم کولو مدیریت بلاک د HDMI PLL سره د نرخ کشف سرکټري پلي کوي ترڅو RX ټرانسیور چلوي ترڅو د 250 Mbps څخه تر 6,000 Mbps پورې په هر ډول خپلمنځي لینک نرخونو کې کار وکړي. په FRL حالت کې، د RX د بیا تنظیم کولو مدیریت بلاک د SCDC_FRL_RATE راجستر ساحه (3x6[8:10]) کې د FRL نرخ پورې اړه لري په 12 Gbps، 0 Gbps، 31 Gbps، 3 Gbps، یا 0 Gbps کې د کار کولو لپاره RX ټرانسیور بیا تنظیموي. د RX د بیا تنظیم کولو مدیریت بلاک د معیاري PCS/RX ترمنځ بدلیږي د TMDS حالت لپاره او د FRL حالت لپاره پرمختللي PCS. مراجعه وکړئ شکل 10 په 22 پاڼه کې.

شکل 10. د RX د بیا تنظیم کولو ترتیب جریان
ارقام د کنټرولر د څو درجې بیا تنظیم کولو ترتیب جریان څرګندوي کله چې دا د ان پټ ډیټا جریان او د حوالې ساعت فریکونسۍ ترلاسه کوي ، یا کله چې ټرانسیور خلاص وي.2.5.3. د لوړې کچې عام بلاکونه
د لوړې کچې عام بلاکونو کې د ټرانسیور آربیټر، د RX-TX لینک اجزا، او د CPU فرعي سیسټم شامل دي.
جدول 11. د لوړې کچې عام بلاکونه

ماډل

تفصیل

د لیږدونکي آربیټر

دا عمومي فعال بلاک د ټرانسیسیورونو سره په ورته وخت کې د بیا تنظیم کولو مخه نیسي کله چې په ورته فزیکي چینل کې RX یا TX لیږدونکي بیا تنظیم کولو ته اړتیا لري. په ورته وخت کې بیا تنظیم کول په غوښتنلیکونو اغیزه کوي چیرې چې په ورته چینل کې RX او TX لیږدونکي خپلواک IP پلي کولو ته ګمارل شوي. دا ټرانسیور آربیټر په ورته فزیکي چینل کې د Simplex TX او Simplex RX یوځای کولو لپاره وړاندیز شوي ریزولوشن ته توسیع دی. دا ټرانسیور آربیټر د Avalon® حافظې نقشه شوي RX او TX د بیا تنظیم کولو غوښتنې ادغام او مینځګړیتوب کې هم مرسته کوي چې په یوه چینل کې د سمپلیکس RX او TX ټرانسیسیورونه په نښه کوي ځکه چې د ټرانسیورونو د بیا تنظیم کولو انٹرفیس بندر یوازې په ترتیب سره لاسرسی کیدی شي. په دې ډیزاین کې د ټرانسیور آربیټر او TX/RX اصلي PHY/PHY ریسیټ کنټرولر بلاکونو ترمینځ د انٹرفیس اړیکهample یو عام حالت ښیې چې د هر ډول IP ترکیب لپاره د ټرانسیور آربیټر په کارولو سره پلي کیږي. د ټرانسیور آربیټر ته اړتیا نشته کله چې یوازې RX یا TX ټرانسیور په چینل کې کارول کیږي. د ټرانسیور آربیټر د دې د Avalon حافظې نقشه شوي بیا تنظیم کولو انٹرفیسونو له لارې د بیا تنظیم کولو غوښتنه کونکی پیژني او ډاډ ترلاسه کوي چې اړونده tx_reconfig_cal_busy یا rx_reconfig_cal_busy د دې مطابق ګیټ شوی. د HDMI غوښتنلیکونو لپاره، یوازې RX بیا تنظیم کول پیلوي. د آربیټر له لارې د Avalon حافظې نقشه شوي بیا تنظیم کولو غوښتنې چینل کولو سره ، آربیټر په ګوته کوي چې د بیا تنظیم کولو غوښتنه له RX څخه سرچینه اخلي ، کوم چې بیا tx_reconfig_cal_busy د ادعا کولو څخه خلاصوي او rx_reconfig_cal_busy ته اجازه ورکوي چې ادعا وکړي. ګیټینګ د TX ټرانسیور مخه نیسي چې په غیر ارادي ډول د کیلیبریشن حالت ته لیږدول کیږي. یادونه: ځکه چې HDMI یوازې د RX بیا تنظیم کولو ته اړتیا لري، tx_reconfig_mgmt_* سیګنالونه تړل شوي. همدارنګه، د Avalon حافظې نقشه شوي انٹرفیس د آربیټر او TX اصلي PHY بلاک ترمنځ اړین ندي. بلاکونه په ډیزاین کې انٹرفیس ته ځانګړي شويampد TX/RX اصلي PHY/PHY ری سیٹ کنټرولر سره د عمومي ټرانسیور آربیټر پیوستون ښودلو لپاره

RX-TX لینک

• د ویډیو ډیټا محصول او همغږي سیګنالونه د HDMI RX کور لوپ څخه د DCFIFO له لارې د RX او TX ویډیو ساعت ډومینونو کې. • د HDMI TX کور معاون ډیټا پورټ هغه معاون ډیټا کنټرولوي چې د بیک فشار له لارې DCFIFO ته تیریږي. بیک فشار ډاډ ورکوي چې د معاون ډیټا پورټ کې هیڅ نامکمل معاون کڅوړه شتون نلري. • دا بلاک بهرنۍ فلټرینګ هم ترسره کوي: - د HDMI TX کور معاون ډیټا پورټ ته د لیږدولو دمخه د معاون ډیټا جریان څخه د آډیو ډیټا او آډیو ساعت بیا رامینځته کولو پاکټ فلټر کړئ. - د HDMI RX معاون ډیټا څخه د لوړ متحرک رینج (HDR) معلوماتو چوکاټ فلټر کوي او یو پخوانی داخلويampد Avalon سټیمینګ ملټي پلیکسر له لارې د HDMI TX معاون ډیټا ته د HDR معلوماتو چوکاټ.

د CPU فرعي سیسټم

د CPU فرعي سیسټم د SCDC او DDC کنټرولرانو، او د سرچینې بیا تنظیم کولو کنټرولر په توګه کار کوي. • سرچینه SCDC کنټرولر د I2C ماسټر کنټرولر لري. د I2C ماسټر کنټرولر د SCDC ډیټا جوړښت د FPGA سرچینې څخه د HDMI 2.0 عملیاتو لپاره بهرني سنک ته لیږدوي. د مثال لپارهampکه چیرې د وتلو ډیټا جریان 6,000 Mbps وي، د Nios II پروسیسر د I2C ماسټر کنټرولر ته امر کوي چې د TMDS_BIT_CLOCK_RATIO او SCRAMBLER_ENABLE بټونه د سنک TMDS ترتیب کولو راجستر 1 ته تازه کړي. • ورته I2C ماسټر د DDC ډیټا جوړښت (E-EDID) د HDMI سرچینې او بهرني سنک ترمینځ هم لیږدوي. • د Nios II CPU د HDMI سرچینې لپاره د بیا تنظیم کولو کنټرولر په توګه کار کوي. CPU د RX د بیا تنظیم کولو مدیریت ماډل څخه د دورې نرخ کشف باندې تکیه کوي ترڅو معلومه کړي چې ایا TX بیا تنظیم کولو ته اړتیا لري. د Avalon حافظې نقشه شوي غلام ژباړونکی د Nios II پروسیسر Avalon حافظې نقشه شوي ماسټر انٹرفیس او د بهرنۍ فوري HDMI سرچینې IOPLL او TX اصلي PHY د Avalon حافظې نقشه شوي غلام انٹرفیسونو ترمینځ انٹرفیس چمتو کوي. • د بهرني سنک سره د I2C ماسټر انٹرفیس له لارې د لینک روزنه ترسره کړئ

2.6. ډینامیک رینج او ماسټرینګ (HDR) د معلوماتو فریم داخلول او فلټر کول
د HDMI Intel FPGA IP ډیزاین exampپه RX-TX لوپ بیک سیسټم کې د HDR معلوماتو فریم داخلولو یوه مظاهره شامله ده.
د HDMI مشخصاتو نسخه 2.0b د ډینامیک رینج او ماسټرینګ معلوماتو فریم ته اجازه ورکوي چې د HDMI معاون جریان له لارې لیږدول شي. په مظاهره کې، د معاون پیکټ جنراتور بلاک د HDR داخلولو ملاتړ کوي. تاسو اړتیا لرئ یوازې د مطلوب HDR انفو فریم کڅوړه فارمیټ کړئ لکه څنګه چې د ماډل سیګنال لیست جدول کې مشخص شوي او د HDR معلوماتو فریم داخلول د هر ویډیو چوکاټ کې یوځل پیښیږي.
په دې کې پخوانيampد ترتیب سره، په هغه مواردو کې چې راتلونکی مرستندویه جریان لا دمخه د HDR معلوماتو فریم لري، د HDR مینځپانګه فلټر کیږي. فلټر کول د متناقض HDR معلوماتو چوکاټونو لیږدولو څخه مخنیوی کوي او ډاډ ورکوي چې یوازې هغه ارزښتونه چې په HDR S کې مشخص شويampد ډیټا ماډل کارول کیږي.
شکل 11. د RX-TX لینک د متحرک رینج او ماسټرینګ معلوماتو فریم داخلولو سره
ارقام د RX-TX لینک بلاک ډیاګرام ښیې چې د HDMI TX اصلي معاون جریان کې متحرک رینج او ماسټرینګ انفو فریم داخلول په شمول.جدول 12. د معاون ډیټا داخلولو بلاک (aux_retransmit) سیګنالونه

سیګنال	هدایت	عرض	تفصیل
ساعت او بیا تنظیم کړئ
clk	داخلول	1	د ساعت داخلول. دا ساعت باید د ویډیو ساعت سره وصل شي.
بیا تنظیمول	داخلول	1	ان پټ بیا تنظیم کړئ.

مرستندویه پیکټ سیګنالونه
tx_aux_data	محصول	72	د ملټي پلیکسر څخه د TX معاون پیکټ محصول.
tx_aux_valid	محصول	1
tx_aux_ready	محصول	1
tx_aux_sop	محصول	1
tx_aux_eop	محصول	1
rx_aux_data	داخلول	72	د RX معاون ډیټا د ملټي پلیکسر ته د ننوتلو دمخه د پاکټ فلټر ماډل ته لیږدول کیږي.
rx_aux_valid	داخلول	1
rx_aux_sop	داخلول	1
rx_aux_eop	داخلول	1

د کنټرول سیګنال
hdmi_tx_vsync	داخلول	1	HDMI TX ویډیو Vsync. دا سیګنال باید د لینک سرعت ساعت ډومین سره همغږي شي. کور د دې سیګنال په پورته کیدو څنډه کې مرستندویه جریان ته د HDR معلوماتو چوکاټ داخلوي

جدول 13. د HDR ډیټا ماډل (altera_hdmi_hdr_infoframe) سیګنالونه

سیګنال	هدایت	عرض	تفصیل
hb0	محصول	8	د ډینامیک رینج او ماسټرینګ معلوماتو فریم سرلیک بایټ 0: د معلوماتو فریم ډول کوډ.
hb1	محصول	8	د ډینامیک رینج او ماسټرینګ انفو فریم سرلیک بایټ 1: د معلوماتو فریم نسخه شمیره.
hb2	محصول	8	د متحرک رینج او ماسټرینګ معلوماتو فریم سرلیک بایټ 2: د معلوماتو فریم اوږدوالی.
pb	داخلول	224	د ډینامیک رینج او ماسټرینګ معلوماتو فریم ډیټا بایټ.

جدول 14. متحرک رینج او ماسټرینګ انفو فریم ډیټا بایټ بنډل بټ فیلډونه

بټ-فیلډ	تعریف	د جامد میټاډاټا ډول 1
7:0	د ډیټا بایټ 1: {5'h0، EOTF[2:0]}
15:8	د ډاټا بایټ 2: {5'h0، Static_Metadata_Descriptor_ID[2:0]}
23:16	د ډاټا بایټ 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	د ډاټا بایټ 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	د ډاټا بایټ 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	د ډاټا بایټ 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	د ډاټا بایټ 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	د ډاټا بایټ 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	د ډاټا بایټ 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	د ډاټا بایټ 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	د ډاټا بایټ 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	د ډاټا بایټ 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	د ډاټا بایټ 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	د ډاټا بایټ 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	د ډاټا بایټ 15: Static_Metadata_Descriptor	سپين_پوائنټ_x، LSB
127:120	د ډاټا بایټ 16: Static_Metadata_Descriptor	سپين_پوائنټ_x، MSB
135:128	د ډاټا بایټ 17: Static_Metadata_Descriptor	سپين_پوائنټ_y، LSB
143:136	د ډاټا بایټ 18: Static_Metadata_Descriptor	سپين_پوائنټ_y، MSB
151:144	د ډاټا بایټ 19: Static_Metadata_Descriptor	max_display_mastering_luminance، LSB

159:152	د ډاټا بایټ 20: Static_Metadata_Descriptor	max_display_mastering_luminance، MSB
167:160	د ډاټا بایټ 21: Static_Metadata_Descriptor	min_display_mastering_luminance، LSB
175:168	د ډاټا بایټ 22: Static_Metadata_Descriptor	min_display_mastering_luminance، MSB
183:176	د ډاټا بایټ 23: Static_Metadata_Descriptor	د منځپانګې اعظمي رڼا کچه، LSB
191:184	د ډاټا بایټ 24: Static_Metadata_Descriptor	د منځپانګې اعظمي رڼا کچه، MSB
199:192	د ډاټا بایټ 25: Static_Metadata_Descriptor	اعظمي چوکاټ - اوسط د رڼا کچه، LSB
207:200	د ډاټا بایټ 26: Static_Metadata_Descriptor	د اعظمي چوکاټ - اوسط د رڼا کچه، MSB
215:208	ساتل شوی
223:216	ساتل شوی

د HDR داخلول او فلټر کول غیر فعال کول
د HDR داخلول او فلټر غیر فعال کول تاسو ته وړتیا درکوي د HDR مینځپانګې بیا لیږد تصدیق کړئ چې دمخه د سرچینې معاون جریان کې شتون لري پرته له کوم تعدیل څخه د RX-TX Retransmit ډیزاین ex.ample.
د HDR معلوماتو فریم داخلولو او فلټر کولو غیر فعالولو لپاره:

1. په rxtx_link.v کې block_ext_hdr_infoframe 1'b0 ته تنظیم کړئ file د مرستندویه جریان څخه د HDR معلوماتو چوکاټ د فلټر کولو مخه نیولو لپاره.
2. په altera_hdmi_aux_hdr.v کې د avalon_st_multiplexer مثال د Multixer_in0_valid تنظیم کړئ file تر 1'b0 پورې د معاون کڅوړې جنریټر د TX معاون جریان کې د اضافي HDR معلوماتو چوکاټ رامینځته کولو او داخلولو څخه مخنیوي لپاره.

2.7. د ډیزاین سافټویر جریان
د ډیزاین اصلي سافټویر جریان کې ، د Nios II پروسیسر د TI ریډریور ترتیب تنظیموي او د بریښنا پورته کیدو پرمهال د TX او RX لارې پیل کوي.
شکل 12. په main.c سکریپټ کې د سافټویر جریان
سافټویر د سنک او سرچینې بدلونونو نظارت کولو او بدلونونو ته عکس العمل ښودلو لپاره یو وخت لوپ اجرا کوي. سافټویر ممکن د TX بیا تنظیم کول، د TX لینک روزنه او د ویډیو لیږدول پیل کړي.
شکل 13. د TX لار د پیل کولو فلو چارټ د TX لاره پیل کړئشکل 14. د RX لارې د پیل چارټشکل 15. د TX بیا تنظیم کول او د لینک روزنې فلو چارټشکل 16. د لینک روزنې LTS: 3 پروسه په ځانګړي FRL نرخ فلو چارټ کېشکل 17. د HDMI TX ویډیو لیږد فلوچارټ2.8. په مختلف FRL نرخونو کې ډیزاین چلول
تاسو کولی شئ خپل ډیزاین په مختلف FRL نرخونو کې پرمخ وړئ ، د بهرني سنک د ډیفالټ FRL نرخ پرته.
د مختلف FRL نرخونو کې ډیزاین چلولو لپاره:

1. آن-بورډ user_dipsw0 بدل کړئ آن موقعیت ته.
2. د Nios II کمانډ شیل خلاص کړئ، بیا nios2-ټرمینل ټایپ کړئ
3. په لاندې کمانډونو کې کیلي کړئ او د اجرا کولو لپاره Enter فشار ورکړئ.

امر	تفصیل
h	د مرستې مینو وښایاست.
r0	د RX اعظمي FRL وړتیا د FRL نرخ 0 (یوازې TMDS) ته تازه کړئ.
r1	د RX اعظمي FRL وړتیا د FRL نرخ 1 (3 Gbps) ته تازه کړئ.
r2	د RX اعظمي FRL وړتیا د FRL نرخ 2 ته تازه کړئ (6 Gbps، 3 لین).
r3	د RX اعظمي FRL وړتیا د FRL نرخ 3 ته تازه کړئ (6 Gbps، 4 لین).
r4	د RX اعظمي FRL وړتیا د FRL نرخ 4 (8 Gbps) ته تازه کړئ.
r5	د RX اعظمي FRL وړتیا د FRL نرخ 5 (10 Gbps) ته تازه کړئ.
r6	د RX اعظمي FRL وړتیا د FRL نرخ 6 (12 Gbps) ته تازه کړئ.
t1	TX د لینک نرخ د FRL نرخ 1 (3 Gbps) ته تنظیموي.
t2	TX د لینک نرخ د FRL نرخ 2 (6 Gbps، 3 لین) ته تنظیموي.
t3	TX د لینک نرخ د FRL نرخ 3 (6 Gbps، 4 لین) ته تنظیموي.
t4	TX د لینک نرخ د FRL نرخ 4 (8 Gbps) ته تنظیموي.
t5	TX د لینک نرخ د FRL نرخ 5 (10 Gbps) ته تنظیموي.
t6	TX د لینک نرخ د FRL نرخ 6 (12 Gbps) ته تنظیموي.

2.9. د بندولو سکیم
د کلاک کولو سکیم د HDMI Intel FPGA IP ډیزاین کې د ساعت ډومینونه روښانه کويample.
شکل 18. HDMI 2.1 ډیزاین Exampد کلاک کولو سکیمجدول 15. د کلاک کولو سکیم سیګنالونه

ساعت	په ډیزاین کې د سیګنال نوم	تفصیل
د مدیریت ساعت	mgmt_clk	د دې برخو لپاره د 100 MHz ساعت وړیا چلول: • د بیا تنظیمولو لپاره Avalon-MM انٹرفیسونه - د فریکونسۍ رینج اړتیا د 100-125 MHz ترمنځ ده. • د ټرانسیور د ترتیب ترتیب لپاره PHY بیا تنظیمونکی کنټرولر - د فریکونسۍ حد اړتیا د 1-500 MHz ترمنځ ده. • IOPLL بیا تنظیمول - د ساعت اعظمي فریکونسۍ 100 MHz ده. • د RX د بیا تنظیمولو مدیریت • د TX د بیا تنظیم کولو مدیریت • سی پی یو • I2C ماسټر
I2C ساعت	i2c_clk	د 100 MHz ساعت ان پټ چې د I2C غلام ساعتونه، د محصول بفرونه، د SCDC راجسترونه، او په HDMI RX کور کې د لینک روزنې بهیر، او EDID RAM.
د TX PLL حوالې ساعت 0	tx_tmds_clk	ساعت 0 TX PLL ته حواله کړئ. د ساعت فریکونسۍ د HDMI TX TMDS ساعت چینل څخه د تمه شوي TMDS ساعت فریکونسۍ سره ورته ده. دا د حوالې ساعت په TMDS حالت کې کارول کیږي. د دې لپاره د HDMI ډیزاین example، دا ساعت د مظاهرې هدف لپاره د RX TMDS ساعت سره وصل دی. ستاسو په غوښتنلیک کې، تاسو اړتیا لرئ چې د TMDS ساعت فریکونسۍ سره یو وقف شوی ساعت چمتو کړئ چې د ښه جټټر فعالیت لپاره د پروګرام وړ اوسیلیټر څخه.

		یادونه: د ټرانسیور RX پن د TX PLL حوالې ساعت په توګه مه کاروئ. ستاسو ډیزاین به په فټ کولو کې پاتې راشي که تاسو په RX پن کې HDMI TX refclk ځای په ځای کړئ.
د TX PLL حوالې ساعت 1	txfpll_refclk1/ rxphy_cdr_refclk1	د TX PLL او RX CDR ته د حوالې ساعت، او همدارنګه د vid_clk لپاره IOPLL. د ساعت فریکونسۍ 100 MHz ده.
د TX PLL سیریل ساعت	tx_bonding_clocks	سیریل ګړندی ساعت د TX PLL لخوا رامینځته شوی. د ساعت فریکونسۍ د ډیټا نرخ پراساس ټاکل کیږي.
د TX لیږدونکي ساعت بهر	tx_clk	ساعت د ټرانسیور څخه بیرته ترلاسه شوی، او فریکونسۍ په هر ساعت کې د ډیټا نرخ او سمبولونو پورې اړه لري. د TX ټرانسیور ساعت فریکونسۍ = د لیږدونکي ډیټا نرخ / د لیږدونکي عرض د دې لپاره د HDMI ډیزاین example، د TX ټرانسیور ساعت د چینل 0 څخه بهر د TX ټرانسیور کور ان پټ (tx_coreclkin)، د لینک سرعت IOPLL (pll_hdmi) حوالې ساعت، او د ویډیو او FRL IOPLL (pll_vid_frl) حوالې ساعت.
ویډیو ساعت	tx_vid_clk/rx_vid_clk	د ویډیو ساعت TX او RX کور ته. ساعت د 225 MHz په ثابت فریکونسۍ کې تیریږي.
TX/RX FRL ساعت	tx_frl_clk/rx_frl_clk	د TX او RX کور لپاره د FRL ساعت.
RX TMDS ساعت	rx_tmds_clk	د TMDS ساعت چینل د HDMI RX نښلونکي څخه او د IOPLL سره نښلوي ترڅو د CDR حوالې ساعت 0 لپاره د حوالې ساعت تولید کړي. کور دا ساعت کاروي کله چې دا په TMDS حالت کې وي.
د RX CDR حوالې ساعت 0	rxphy_cdr_refclk0	د RX CDR ته د ساعت 0 حواله. دا ساعت د RX TMDS ساعت څخه اخیستل شوی. د RX TMDS ساعت فریکوینسي له 25 MHz څخه تر 340 MHz پورې وي پداسې حال کې چې د RX CDR لږترلږه د حوالې ساعت فریکوینسي 50 MHz ده. یو IOPLL د TMDS ساعت لپاره د 5 MHz څخه تر 25 MHz پورې د 50 ساعت فریکونسۍ رامینځته کولو لپاره کارول کیږي او د 50 MHz - 340 MHz ترمینځ د TMDS ساعت لپاره ورته ساعت فریکونسۍ رامینځته کوي.
د RX لیږدونکي ساعت بهر	rx_clk	ساعت د ټرانسیور څخه بیرته ترلاسه شوی، او فریکونسۍ د ډیټا نرخ او د ټرانسیور عرض پورې اړه لري. د RX ټرانسیور ساعت فریکونسۍ = د لیږدونکي ډیټا نرخ / د لیږدونکي عرض د دې لپاره د HDMI ډیزاین example، د چینل 1 څخه د RX ټرانسیور ساعت بهر د RX ټرانسیور کور ان پټ (rx_coreclkin) او FRL IOPLL (pll_frl) حوالې ساعت ساعت کوي.

2.10. د انٹرفیس سیګنالونه
جدولونه د HDMI ډیزاین لپاره سیګنالونه لیست کويampد FRL فعال سره.
جدول 16. د لوړې کچې سیګنالونه

سیګنال	هدایت	عرض	تفصیل
آن بورډ اوسیلیټر سیګنال
clk_fpga_b3_p	داخلول	1	د اصلي حوالې ساعت لپاره 100 MHz وړیا چلولو ساعت.
refclk4_p	داخلول	1	د لیږدونکي حوالې ساعت لپاره 100 MHz وړیا چلولو ساعت.

د کارونکي پش بټن او LEDs
کارن_پی بی	داخلول	3	د HDMI Intel FPGA IP ډیزاین فعالیت کنټرول کولو لپاره تڼۍ فشار کړئ.
cpu_resetn	داخلول	1	نړیوال بیا تنظیم.
کارن_لیډ_جی	محصول	8	شنه LED نندارې. ته مراجعه وکړئ د هارډویر ترتیب د ‏‎LED‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ
user_dipsw	داخلول	1	د کارونکي لخوا ټاکل شوی DIP سویچ. ته مراجعه وکړئ د هارډویر ترتیب د ‏‎DIP switch‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ

د FMC پورټ B کې د HDMI FMC لور کارت پنونه
fmcb_gbtclk_m2c_p_0	داخلول	1	د HDMI RX TMDS ساعت.
fmcb_dp_m2c_p	داخلول	4	د HDMI RX ساعت، سور، شنه، او نیلي ډیټا چینلونه.
fmcb_dp_c2m_p	محصول	4	د HDMI TX ساعت، سور، شنه، او نیلي ډیټا چینلونه.
fmcb_la_rx_p_9	داخلول	1	د HDMI RX + 5V بریښنا کشف.
fmcb_la_rx_p_8	محصول	1	د HDMI RX ګرم پلګ کشف.
fmcb_la_rx_n_8	داخلول	1	د DDC او SCDC لپاره HDMI RX I2C SDA.
fmcb_la_tx_p_10	داخلول	1	HDMI RX I2C SCL د DDC او SCDC لپاره.
fmcb_la_tx_p_12	داخلول	1	د HDMI TX ګرم پلګ کشف.
fmcb_la_tx_n_12	داخلول	1	د DDC او SCDC لپاره HDMI I2C SDA.
fmcb_la_rx_p_10	داخلول	1	د DDC او SCDC لپاره HDMI I2C SCL.
fmcb_la_tx_n_9	داخلول	1	د ریډریور کنټرول لپاره HDMI I2C SDA.
fmcb_la_rx_p_11	داخلول	1	د ریډریور کنټرول لپاره HDMI I2C SCL.
fmcb_la_tx_n_13	محصول	1	HDMI TX + 5V یادونه: یوازې شتون لري کله چې د Bitec HDMI لور کارت بیاکتنه 9 ټاکل شوی دی.

جدول 17. HDMI RX د لوړې کچې سیګنالونه

سیګنال	هدایت	عرض	تفصیل
ساعت او سیګنالونه بیا تنظیم کړئ
mgmt_clk	داخلول	1	د سیسټم ساعت ان پټ (100 MHz).
بیا تنظیمول	داخلول	1	د سیسټم بیا تنظیمول.
rx_tmds_clk	داخلول	1	د HDMI RX TMDS ساعت.
i2c_clk	داخلول	1	د DDC او SCDC انٹرفیس لپاره د ساعت ان پټ.

ساعت او سیګنالونه بیا تنظیم کړئ
rxphy_cdr_refclk1	داخلول	1	د RX CDR حوالې ساعت لپاره د ساعت انډول 1. د ساعت فریکونسۍ 100 MHz ده.
rx_vid_clk	محصول	1	د ویډیو ساعت تولید.
سیسټم_انټ	محصول	1	د بریښنا په پورته کولو سره د سیسټم بیا تنظیم کولو لپاره د سیسټم پیل کول.

RX لیږدونکی او IOPLL سیګنالونه
rxpll_tmds_locked	محصول	1	ښیي چې د TMDS ساعت IOPLL تړل شوی دی.
rxpll_frl_locked	محصول	1	د FRL ساعت په ګوته کوي IOPLL تړل شوی.
rxphy_serial_data	داخلول	4	د RX اصلي PHY ته د HDMI سیریل ډاټا.
rxphy_ready	محصول	1	ښیي چې د RX اصلي PHY چمتو دی.
rxphy_cal_busy_raw	محصول	4	د RX اصلي PHY کیلیبریشن د ټرانسیور آربیټر ته بوخت دی.
rxphy_cal_busy_gated	داخلول	4	د کیلیبریشن مصروف سیګنال د ټرانسیور آربیټر څخه RX اصلي PHY ته.
rxphy_rcfg_slave_write	داخلول	4	د ټرانسیور بیا تنظیم کول Avalon د حافظې نقشه شوی انٹرفیس د RX اصلي PHY څخه د ټرانسیور آربیټر ته.
rxphy_rcfg_slave_read	داخلول	4
rxphy_rcfg_slave_address	داخلول	40
rxphy_rcfg_slave_writedata	داخلول	128
rxphy_rcfg_slave_readdata	محصول	128
rxphy_rcfg_slave_waitrequest	محصول	4

د RX د بیا تنظیم کولو مدیریت
rxphy_rcfg_busy	محصول	1	د RX بیا تنظیم کولو بوخت سیګنال.
rx_tmds_freq	محصول	24	د HDMI RX TMDS ساعت فریکوینسي اندازه کول (په 10 ms کې).
rx_tmds_freq_valid	محصول	1	د RX TMDS ساعت فریکونسۍ اندازه کول د اعتبار وړ دي.
rxphy_os	محصول	1	اورونوampد لینګ فکتور: •0: 1x اورونهampلينګ • ۱:۵× اوورونهampلينګ
rxphy_rcfg_master_write	محصول	1	د RX بیا تنظیم کولو مدیریت Avalon د حافظې نقشه شوی انٹرفیس د ټرانسیور آربیټر ته.
rxphy_rcfg_master_read	محصول	1
rxphy_rcfg_master_address	محصول	12
rxphy_rcfg_master_writedata	محصول	32
rxphy_rcfg_master_readdata	داخلول	32
rxphy_rcfg_master_waitrequest	داخلول	1

د HDMI RX کور سیګنالونه
rx_vid_clk_لاک شوی	داخلول	1	په ګوته کوي چې vid_clk مستحکم دی.
rxcore_frl_rate	محصول	4	د FRL نرخ په ګوته کوي چې د RX کور روان دی. • 0: میراثي حالت (TMDS) • 1: 3 Gbps 3 لینونه • 2: 6 Gbps 4 لینونه • 3: 6 Gbps 4 لینونه • 4: 8 Gbps 4 لینونه • 5: 10 Gbps 4 لینونه • 6: 12 Gbps 4 لینونه • 7-15: ساتل شوي
rxcore_frl_locked	محصول	4	هر بټ هغه ځانګړي لین ته اشاره کوي چې د FRL لاک ترلاسه کړی. FRL تړل کیږي کله چې RX کور په بریالیتوب سره سمون، میز، او د لین تالا ترلاسه کوي. • د 3-لین موډ لپاره، د لین لاک هغه وخت ترلاسه کیږي کله چې RX کور د هر 680 FRL کریکټ دورې لپاره لږترلږه د 3 وختونو لپاره Scrambler Reset (SR) یا Start-Super-Block (SSB) ترلاسه کوي. • د 4-لین موډ لپاره، د لین لاک هغه وخت ترلاسه کیږي کله چې RX کور د هر 510 FRL کریکټ دورې لپاره لږترلږه د 3 وختونو لپاره Scrambler Reset (SR) یا Start-Super-Block (SSB) ترلاسه کوي.
rxcore_frl_ffe_levels	محصول	4	په RX کور کې د SCDC 0x31 راجستر بټ [7:4] کې د FFE_level بټ سره مطابقت لري.
rxcore_frl_flt_ready	داخلول	1	ادعا کوي چې RX د لینک روزنې پروسې پیل کولو لپاره چمتو دی. کله چې تاکید وشي، د SCDC راجستر 0x40 بټ 6 کې د FLT_ready بټ هم ادعا کیږي.
rxcore_frl_src_test_config	داخلول	8	د سرچینې ازموینې ترتیبونه مشخص کوي. ارزښت د SCDC ټیسټ کنفیګریشن راجستر کې د SCDC راجستر 0x35 کې لیکل شوی.
rxcore_tbcr	محصول	1	د TMDS بټ د ساعت تناسب په ګوته کوي؛ د SCDC راجستر 0x20 bit 1 کې د TMDS_Bit_Clock_Ratio راجستر سره مطابقت لري. • کله چې په HDMI 2.0 حالت کې چلیږي، دا بټ ټینګار کیږي. د TMDS بټ د ساعت نسبت د 40: 1 په ګوته کوي. • کله چې په HDMI 1.4b کې چلیږي، دا بټ نه منل کیږي. د TMDS بټ د ساعت تناسب 10: 1 په ګوته کوي. • دا بټ د FRL حالت لپاره نه کارول کیږي.
rxcore_scrambler_enable	محصول	1	دا په ګوته کوي چې ایا ترلاسه شوي معلومات خراب شوي؛ د SCDC راجستر 0x20 bit 0 کې د Scrambling_Enable ساحې سره مطابقت لري.
rxcore_audio_de	محصول	1	د HDMI RX کور آډیو انٹرفیسونه ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
rxcore_audio_data	محصول	256
rxcore_audio_info_ai	محصول	48

rxcore_audio_N	محصول	20
rxcore_audio_CTS	محصول	20
rxcore_audio_metadata	محصول	165
rxcore_audio_format	محصول	5
rxcore_aux_pkt_data	محصول	72	د HDMI RX اصلي معاون انٹرفیسونه ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
rxcore_aux_pkt_addr	محصول	6
rxcore_aux_pkt_wr	محصول	1
rxcore_aux_data	محصول	72
rxcore_aux_sop	محصول	1
rxcore_aux_eop	محصول	1
rxcore_aux_valid	محصول	1
rxcore_aux_error	محصول	1
rxcore_gcp	محصول	6	د HDMI RX کور سایډ بانډ سیګنالونه ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
rxcore_info_avi	محصول	123
rxcore_info_vsi	محصول	61
rxcore_locked	محصول	1	د HDMI RX کور ویډیو پورټونه یادونه: ن = په هر ساعت کې پکسل ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
rxcore_vid_data	محصول	N*۹۹
rxcore_vid_vsync	محصول	N
rxcore_vid_hsync	محصول	N
rxcore_vid_de	محصول	N
rxcore_vid_valid	محصول	1
rxcore_vid_lock	محصول	1
rxcore_mode	محصول	1	د HDMI RX اصلي کنټرول او حالت بندرونه. یادونه: ن = په هر ساعت کې سمبولونه ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
rxcore_ctrl	محصول	N*6
rxcore_color_depth_sync	محصول	2
hdmi_5v_tetect	داخلول	1	د HDMI RX 5V کشف او د هټ پلګ کشف. ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
hdmi_rx_hpd	محصول	1
rx_hpd_trigger	داخلول	1

I2سی سیګنالونه
hdmi_rx_i2c_sda	داخلول	1	HDMI RX DDC او SCDC انٹرفیس.
hdmi_rx_i2c_scl	داخلول	1

RX EDID RAM سیګنالونه
edid_ram_access	داخلول	1	د HDMI RX EDID رام لاسرسي انٹرفیس.

edid_ram_address	داخلول	8	کله چې تاسو د EDID رام څخه لیکل یا لوستل غواړئ د edid_ram_access ادعا وکړئ، که نه نو دا سیګنال باید ټیټ وساتل شي. کله چې تاسو د edid_ram_access ادعا وکړئ، د هاټ پلګ سیګنال د EDID رام ته د لیکلو یا لوستلو اجازه ورکوي. کله چې د EDID RAM لاسرسی بشپړ شي، تاسو باید د edid_ram_assess او د هاټ پلګ سیګنال تایید کړئ. سرچینه به د هاټ پلګ سیګنال توګل کولو له امله نوی EDID ولولي.
edid_ram_write	داخلول	1
edid_ram_read	داخلول	1
edid_ram_readdata	محصول	8
edid_ram_writedata	داخلول	8
edid_ram_waitrequest	محصول	1

جدول 18.HDMI TX د لوړې کچې سیګنالونه

سیګنال	هدایت	عرض	تفصیل
ساعت او سیګنالونه بیا تنظیم کړئ
mgmt_clk	داخلول	1	د سیسټم ساعت ان پټ (100 MHz).
بیا تنظیمول	داخلول	1	د سیسټم بیا تنظیمول.
tx_tmds_clk	داخلول	1	د HDMI RX TMDS ساعت.
txfpll_refclk1	داخلول	1	د TX PLL حوالې ساعت لپاره د ساعت انډول 1. د ساعت فریکونسۍ 100 MHz ده.
tx_vid_clk	محصول	1	د ویډیو ساعت تولید.
tx_frl_clk	محصول	1	د FRL ساعت محصول.
سیسټم_انټ	داخلول	1	د بریښنا په پورته کولو سره د سیسټم بیا تنظیم کولو لپاره د سیسټم پیل کول.
tx_init_done	داخلول	1	د TX بیا تنظیم کولو مدیریت بلاک او د لیږدونکي بیا تنظیم کولو انٹرفیس بیا تنظیم کولو لپاره د TX ابتکار.

د TX لیږدونکي او IOPLL سیګنالونه
txpll_frl_locked	محصول	1	د لینک سرعت ساعت په ګوته کوي او د FRL ساعت IOPLL تړل شوی.
txfpll_لاک شوی	محصول	1	په ګوته کوي چې TX PLL تړل شوی دی.
txphy_serial_data	محصول	4	د TX اصلي PHY څخه د HDMI سیریل ډاټا.
txphy_ready	محصول	1	ښیي چې د TX اصلي PHY چمتو دی.
txphy_cal_busy	محصول	1	د TX اصلي PHY کیلیبریشن مصروف سیګنال.
txphy_cal_busy_raw	محصول	4	د کیلیبریشن مصروف سیګنال ټرانسیور آربیټر ته.
txphy_cal_busy_gated	داخلول	4	د کیلیبریشن مصروف سیګنال د ټرانسیور آربیټر څخه TX اصلي PHY ته.
txphy_rcfg_busy	محصول	1	ښیي چې د TX PHY بیا تنظیم کول د پرمختګ په حال کې دي.
txphy_rcfg_slave_write	داخلول	4	د ټرانسیور بیا تنظیم کول د Avalon حافظې نقشه شوی انٹرفیس د TX اصلي PHY څخه د ټرانسیور آربیټر ته.
txphy_rcfg_slave_read	داخلول	4
txphy_rcfg_slave_address	داخلول	40
txphy_rcfg_slave_writedata داخلول 128 txphy_rcfg_slave_readdata محصول 128 txphy_rcfg_slave_waitrequest محصول 4

د TX د بیا تنظیم کولو مدیریت
tx_tmds_freq	داخلول	24	د HDMI TX TMDS ساعت فریکونسۍ ارزښت (په 10 ms کې).
tx_os	محصول	2	اورونوampد لینګ فکتور: • ۰:۱ اورونهampلينګ • 1: 2× اوورونهampلينګ •2: 8x اورونهampلينګ
txphy_rcfg_master_write	محصول	1	د TX بیا تنظیم کولو مدیریت Avalon د حافظې نقشه شوی انٹرفیس د ټرانسیور آربیټر ته.
txphy_rcfg_master_read	محصول	1
txphy_rcfg_master_address	محصول	12
txphy_rcfg_master_writedata	محصول	32
txphy_rcfg_master_readdata	داخلول	32
txphy_rcfg_master_waitrequest	داخلول	1
tx_reconfig_done	محصول	1	په ګوته کوي چې د TX د بیا تنظیم کولو پروسه بشپړه شوې.

د HDMI TX کور سیګنالونه
tx_vid_clk_لاک شوی	داخلول	1	په ګوته کوي چې vid_clk مستحکم دی.
txcore_ctrl	داخلول	N*6	د HDMI TX اصلي کنټرول انٹرفیسونه. یادونه: ن = په هر ساعت کې پکسل ته مراجعه وکړئ د سرچینې انٹرفیس برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
txcore_mode	داخلول	1
txcore_audio_de	داخلول	1	د HDMI TX کور آډیو انٹرفیس. ته مراجعه وکړئ د سرچینې انٹرفیس برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
txcore_audio_mute	داخلول	1
txcore_audio_data	داخلول	256
txcore_audio_info_ai	داخلول	49
txcore_audio_N	داخلول	20
txcore_audio_CTS	داخلول	20
txcore_audio_metadata	داخلول	166
txcore_audio_format	داخلول	5
txcore_aux_ready	محصول	1	د HDMI TX اصلي معاون انٹرفیسونه. ته مراجعه وکړئ د سرچینې انٹرفیس برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
txcore_aux_data	داخلول	72
txcore_aux_sop	داخلول	1
txcore_aux_eop	داخلول	1

txcore_aux_valid	داخلول	1
txcore_gcp	داخلول	6	د HDMI TX کور سایډ بانډ سیګنالونه. ته مراجعه وکړئ د سرچینې انٹرفیس برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
txcore_info_avi	داخلول	123
txcore_info_vsi	داخلول	62
txcore_i2c_master_write	داخلول	1	د TX I2C ماسټر Avalon حافظه نقشه شوی انٹرفیس د TX کور دننه I2C ماسټر ته. یادونه: دا سیګنالونه یوازې هغه وخت شتون لري کله چې تاسو چالان کړئ I2C شامل کړئ پیرامیټر
txcore_i2c_master_read	داخلول	1
txcore_i2c_master_address	داخلول	4
txcore_i2c_master_writedata	داخلول	32
txcore_i2c_master_readdata	محصول	32
txcore_vid_data	داخلول	N*۹۹	د HDMI TX کور ویډیو پورټونه. یادونه: ن = په هر ساعت کې پکسلز er ته د سرچینې انٹرفیس برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
txcore_vid_vsync	داخلول	N
txcore_vid_hsync	داخلول	N
txcore_vid_de	داخلول	N
txcore_vid_ready	محصول	1
txcore_vid_overflow	محصول	1
txcore_vid_valid	داخلول	1
txcore_frl_rate	داخلول	4	د SCDC راجستر انٹرفیس.
txcore_frl_pattern	داخلول	16
txcore_frl_start	داخلول	1
txcore_scrambler_enable	داخلول	1
txcore_tbcr	داخلول	1

I2سی سیګنالونه
nios_tx_i2c_sda_in	محصول	1	د SCDC او DDC لپاره د TX I2C ماسټر انٹرفیس د Nios II پروسیسر څخه د محصول بفر ته. یادونه: که تاسو چالان کړئ I2C شامل کړئ پیرامیټر، دا سیګنالونه به د TX کور دننه کیښودل شي او پدې کچه به نه لیدل کیږي.
nios_tx_i2c_scl_in	محصول	1
nios_tx_i2c_sda_oe	داخلول	1
nios_tx_i2c_scl_oe	داخلول	1
nios_ti_i2c_sda_in	محصول	1	د Bitec HDMI 2 FMC لور کارت کې د TI ریډریور کنټرول لپاره د Nios II پروسیسر څخه د محصول بفر ته د TX I2.1C ماسټر انٹرفیس.
nios_ti_i2c_scl_in	محصول	1
nios_ti_i2c_sda_oe	داخلول	1
nios_ti_i2c_scl_oe	داخلول	1
hdmi_tx_i2c_sda	داخلول	1	TX I2C انٹرفیسونه د SCDC او DDC انٹرفیسونو لپاره د محصول بفر څخه د HDMI TX نښلونکي ته.
hdmi_tx_i2c_scl	داخلول	1
hdmi_tx_ti_i2c_sda	داخلول	1	د Bitec HDMI 2 FMC لور کارت کې د محصول بفر څخه TI ریډریور ته TX I2.1C انٹرفیس.
hdmi_tx_ti_i2c_scl	داخلول	1

tx_hpd_req	محصول	1	د HDMI TX هټ پلګ انٹرفیس کشف کوي.
hdmi_tx_hpd_n	داخلول	1

جدول 19. د لیږدونکي آربیټر سیګنالونه

سیګنال	هدایت	عرض	تفصیل
clk	داخلول	1	د بیا تنظیمولو ساعت. دا ساعت باید ورته ساعت د بیا تنظیم کولو مدیریت بلاکونو سره شریک کړي.
بیا تنظیمول	داخلول	1	سیګنال بیا تنظیم کړئ. دا ریسیټ باید د بیا تنظیم کولو مدیریت بلاکونو سره ورته ریسیټ شریک کړي.
rx_rcfg_en	داخلول	1	د RX بیا تنظیم کول سیګنال فعالوي.
tx_rcfg_en	داخلول	1	د TX بیا تنظیم کول سیګنال فعالوي.
rx_rcfg_ch	داخلول	2	په ګوته کوي چې کوم چینل باید په RX کور کې بیا تنظیم شي. دا سیګنال باید تل ثابت پاتې شي.
tx_rcfg_ch	داخلول	2	په ګوته کوي چې کوم چینل باید په TX کور کې بیا تنظیم شي. دا سیګنال باید تل ثابت پاتې شي.
rx_reconfig_mgmt_write	داخلول	1	د RX بیا تنظیم کولو مدیریت څخه د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیم کول.
rx_reconfig_mgmt_read	داخلول	1
rx_reconfig_mgmt_address	داخلول	10
rx_reconfig_mgmt_writedata	داخلول	32
rx_reconfig_mgmt_readdata	محصول	32
rx_reconfig_mgmt_waitrequest	محصول	1
tx_reconfig_mgmt_write	داخلول	1	د TX بیا تنظیم کولو مدیریت څخه د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیم کول.
tx_reconfig_mgmt_read	داخلول	1
tx_reconfig_mgmt_address	داخلول	10
tx_reconfig_mgmt_writedata	داخلول	32
tx_reconfig_mgmt_readdata	محصول	32
tx_reconfig_mgmt_waitrequest	محصول	1
reconfig_write	محصول	1	ټرانسیور ته د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیمول.
reconfig_read	محصول	1
reconfig_address	محصول	10
reconfig_writedata	محصول	32
rx_reconfig_readdata	داخلول	32
rx_reconfig_waitrequest	داخلول	1
tx_reconfig_readdata	داخلول	1
tx_reconfig_waitrequest	داخلول	1

rx_cal_busy	داخلول	1	د RX ټرانسیور څخه د کیلیبریشن حالت سیګنال.
tx_cal_busy	داخلول	1	د TX ټرانسیور څخه د کیلیبریشن حالت سیګنال.
rx_reconfig_cal_busy	محصول	1	د RX ټرانسیور PHY ری سیٹ کنټرول ته د کیلیبریشن حالت سیګنال.
tx_reconfig_cal_busy	محصول	1	د TX ټرانسیور PHY ریسیټ کنټرول څخه د کیلیبریشن حالت سیګنال.

جدول 20. د RX-TX لینک سیګنالونه

سیګنال	هدایت	عرض	تفصیل
vid_clk	داخلول	1	د HDMI ویډیو ساعت.
rx_vid_lock	داخلول	3	د HDMI RX ویډیو لاک حالت په ګوته کوي.
rx_vid_valid	داخلول	1	د HDMI RX ویډیو انٹرفیس.
rx_vid_de	داخلول	N
rx_vid_hsync	داخلول	N
rx_vid_vsync	داخلول	N
rx_vid_data	داخلول	N*۹۹
rx_aux_eop	داخلول	1	د HDMI RX معاون انٹرفیسونه.
rx_aux_sop	داخلول	1
rx_aux_valid	داخلول	1
rx_aux_data	داخلول	72
tx_vid_de	محصول	N	د HDMI TX ویډیو انٹرفیس. یادونه: ن = په هر ساعت کې پکسل
tx_vid_hsync	محصول	N
tx_vid_vsync	محصول	N
tx_vid_data	محصول	ن*۵
tx_vid_valid	محصول	1
tx_vid_ready	داخلول	1
tx_aux_eop	محصول	1	د HDMI TX معاون انٹرفیسونه.
tx_aux_sop	محصول	1
tx_aux_valid	محصول	1
tx_aux_data	محصول	72
tx_aux_ready	داخلول	1

جدول 21. د پلیټ فارم ډیزاینر سیسټم سیګنالونه

سیګنال	هدایت	عرض	تفصیل
cpu_clk_in_clk_clk	داخلول	1	د CPU ساعت.
cpu_rst_in_reset_reset	داخلول	1	CPU بیا تنظیمول.

edid_ram_slave_translator_avalon_anti_slave_0_address	محصول	8	د EDID رام لاسرسي انٹرفیس.
edid_ram_slave_translator_avalon_anti_slave_0_write	محصول	1
edid_ram_slave_translator_avalon_anti_slave_0_read	محصول	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	داخلول	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	محصول	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	داخلول	1
hdmi_i2c_master_i2c_serial_sda_in	داخلول	1	I2C ماسټر انٹرفیس د Nios II پروسیسر څخه د DDC او SCDC کنټرول لپاره د محصول بفر ته.
hdmi_i2c_master_i2c_serial_scl_in	داخلول	1
hdmi_i2c_master_i2c_serial_sda_oe	محصول	1
hdmi_i2c_master_i2c_serial_scl_oe	محصول	1
redriver_i2c_master_i2c_serial_sda_in	داخلول	1	د I2C ماسټر انٹرفیس د Nios II پروسیسر څخه د TI ریډریور تنظیم کولو ترتیب لپاره د محصول بفر ته.
redriver_i2c_master_i2c_serial_scl_in	داخلول	1
redriver_i2c_master_i2c_serial_sda_oe	محصول	1
redriver_i2c_master_i2c_serial_scl_oe	محصول	1
pio_in0_external_connection_export	داخلول	32	موازي د ننوتو محصول انٹرفیسونه. • بټ 0: د EDID پاسترو حالت کنټرول لپاره د user_dipsw سیګنال سره وصل شوی. • بیټ 1: د TX HPD غوښتنه • بټ 2: د TX ټرانسیور چمتو دی • بټس 3: د TX بیا تنظیم شوی • بټس 4-7: ساتل شوي • بټس 8-11: د RX FRL نرخ • بټ 12: د RX TMDS بټ ساعت نسبت • 13-16 بټونه: RX FRL تړل شوی • بټس 17-20: د RX FFE کچه • بټ 21: د RX سمون بند شوی

سیګنال	هدایت	عرض	تفصیل
			• بټ 22: RX ویډیو لاک • بټ 23: د خارجي سنک څخه د SCDC راجسترونو لوستلو لپاره د کارونکي پش تڼۍ 2 • بټس 24-31: ساتل شوي
pio_out0_external_connection_export	محصول	32	موازي د ننوتو محصول انٹرفیسونه. • بټ 0: د TX HPD اعتراف • بیټ 1: د TX پیل شوی دی • بټس 2-7: ساتل شوي • بټس 8-11: د TX FRL نرخ • بټس 12-27: د TX FRL لینک روزنې نمونه • بټ 28: د TX FRL پیل • بټس 29-31: ساتل شوي
pio_out1_external_connection_export	محصول	32	موازي د ننوتو محصول انٹرفیسونه. • بټ 0: RX EDID RAM لاسرسی • بیټ 1: RX FLT چمتو دی • بټس 2-7: ساتل شوي • بټس 8-15: د RX FRL سرچینې ازموینې ترتیب • بټس 16-31: ساتل شوي

2.1. 1. د RTL پیرامیټونه ډیزاین کړئ
د ډیزاین پخوانۍ دودیز کولو لپاره د HDMI TX او RX Top RTL پیرامیټونه وکاروئample.
ډیری ډیزاین پیرامیټونه په کې شتون لري ډیزاین Example د HDMI Intel FPGA IP پیرامیټر ایډیټر ټب. تاسو لاهم کولی شئ ډیزاین بدل کړئampهغه ترتیبات چې تاسو د RTL پیرامیټونو له لارې د پیرامیټر مدیر کې جوړ کړي.
جدول 22. د HDMI RX لوړ پیرامیټونه

پیرامیټر	ارزښت	تفصیل
SUPPORT_DEEP_COLOR	• ۰: ژور رنګ نشته • : ژور رنګ	معلوموي چې آیا کور کولی شي ژور رنګ فارمیټونه کوډ کړي.
SUPPORT_AUXILIARY	• 0: نه AUX •1: AUX	معلوموي چې آیا د معاون چینل کوډ کول شامل دي.
SYMBOLS_PER_CLOCK	8	د Intel Arria 8 وسیلو لپاره په هر ساعت کې د 10 سمبولونو ملاتړ کوي.
SUPPORT_AUDIO	• 0: هیڅ غږ نشته • 1: آډیو	معلوموي چې آیا کور کولی شي آډیو کوډ کړي.

EDID_RAM_ADDR_WIDTH	8 (اصلي ارزښت)	د EDID RAM د اندازې 2 د ننوتلو اساس.
BITEC_DAUGHTER_CARD_REV	•0: د Bitec HDMI لور کارت په نښه نه کړئ •4: د Bitec HDMI لور کارت بیاکتنې 4 ملاتړ کوي •6: د Bitec HDMI لور کارت بیاکتنه 6 په نښه کول • 11: د Bitec HDMI لور کارت بیاکتنه 11 په نښه کول (ډیفالټ)	د Bitec HDMI لور کارت کارول شوي بیاکتنه مشخصوي. کله چې تاسو بیاکتنه بدله کړئ، ډیزاین ممکن د ټرانسیور چینلونه بدل کړي او د Bitec HDMI لور کارت اړتیاو سره سم قطبیت بدل کړي. که تاسو د BITEC_DAUGHTER_CARD_REV پیرامیټر 0 ته وټاکئ، ډیزاین د ټرانسیور چینلونو او قطبیت کې هیڅ بدلون نه راولي.
POLARITY_INVERSION	• 0: د قطبي حالت بدلول • 1: قطبي حرکت مه بدلوئ	دا پیرامیټر 1 ته وټاکئ ترڅو د ان پټ ډیټا د هر بټ ارزښت بدل کړي. د دې پیرامیټر 1 ته تنظیم کول د RX ټرانسیور rx_polinv بندر ته 4'b1111 تفویض کوي.

جدول 23. د HDMI TX غوره پیرامیټونه

پیرامیټر	ارزښت	تفصیل
USE_FPLL	1	FPLL د TX PLL په توګه یوازې د Intel Arria 10 وسیلو لپاره ملاتړ کوي. تل دا پیرامیټر 1 ته تنظیم کړئ.
SUPPORT_DEEP_COLOR	•0: ژور رنګ نشته • 1: ژور رنګ	معلوموي چې آیا کور کولی شي ژور رنګ فارمیټونه کوډ کړي.
SUPPORT_AUXILIARY	• 0: نه AUX • 1: AUX	معلوموي چې آیا د معاون چینل کوډ کول شامل دي.
SYMBOLS_PER_CLOCK	8	د Intel Arria 8 وسیلو لپاره په هر ساعت کې د 10 سمبولونو ملاتړ کوي.
SUPPORT_AUDIO	• 0: هیڅ غږ نشته • 1: آډیو	معلوموي چې آیا کور کولی شي آډیو کوډ کړي.
BITEC_DAUGHTER_CARD_REV	• 0: د Bitec HDMI لور کارت په نښه نه کوي • 4: د Bitec HDMI لور کارت بیاکتنې 4 ملاتړ کوي • 6: په نښه کول د Bitec HDMI لور کارت بیاکتنه 6 • 11: د Bitec HDMI لور کارت بیاکتنه 11 په نښه کول (ډیفالټ)	د Bitec HDMI لور کارت کارول شوي بیاکتنه مشخصوي. کله چې تاسو بیاکتنه بدله کړئ، ډیزاین ممکن د ټرانسیور چینلونه بدل کړي او د Bitec HDMI لور کارت اړتیاو سره سم قطبیت بدل کړي. که تاسو د BITEC_DAUGHTER_CARD_REV پیرامیټر 0 ته وټاکئ، ډیزاین د ټرانسیور چینلونو او قطبیت کې هیڅ بدلون نه راولي.
POLARITY_INVERSION	• 0: د قطبي حالت بدلول • 1: قطبي حرکت مه بدلوئ	دا پیرامیټر 1 ته وټاکئ ترڅو د ان پټ ډیټا د هر بټ ارزښت بدل کړي. 1 ته د دې پیرامیټر تنظیم کول د TX ټرانسیور tx_polinv بندر ته 4'b1111 تفویض کوي.

2.12. د هارډویر ترتیب
د HDMI FRL فعال ډیزاین example د HDMI 2.1 وړ دی او د معیاري HDMI ویډیو جریان لپاره د لوپ تھرو مظاهرې ترسره کوي.
د هارډویر ټیسټ چلولو لپاره، د HDMI فعال وسیله - لکه د HDMI انٹرفیس سره ګرافیک کارت - د HDMI سنک ان پټ سره وصل کړئ. ډیزاین دواړه HDMI 2.1 یا HDMI 2.0/1.4b سرچینې او سنک ملاتړ کوي.

1. د HDMI سنک بندر په معیاري ویډیو جریان کې ډیکوډ کوي او د ساعت ریکوری کور ته لیږي.
2. د HDMI RX کور ویډیو، معاون، او آډیو ډیټا ډیکوډ کوي ترڅو د DCFIFO له لارې د HDMI TX کور سره موازي کې لوپ شي.
3. د FMC لور کارت د HDMI سرچینې پورټ عکس څارونکي ته لیږدوي.

یادونه:
که تاسو غواړئ د بل Intel FPGA پراختیایی بورډ وکاروئ ، تاسو باید د وسیلې دندې او د پن دندې بدل کړئ. د ټرانسیور انلاګ ترتیب د Intel Arria 10 FPGA پراختیایی کټ او Bitec HDMI 2.1 لور کارت لپاره ازمول شوی. تاسو کولی شئ د خپل بورډ لپاره تنظیمات بدل کړئ.
جدول 24. په تخته کې د پش بټن او د کارونکي LED افعال

د فشار تڼۍ / LED	فعالیت
cpu_resetn	د سیسټم ری سیٹ کولو لپاره یو ځل فشار ورکړئ.
user_dipsw	د کارونکي لخوا ټاکل شوي DIP سویچ د پاسټرو حالت بدلولو لپاره. • بند (ډیفالټ موقعیت) = پاس ترو په FPGA کې HDMI RX د بهرني سنک څخه EDID ترلاسه کوي او بهرنۍ سرچینې ته یې وړاندې کوي چې دا ورسره وصل دی. • آن = تاسو کولی شئ د Nios II ترمینل څخه د RX اعظمي FRL نرخ کنټرول کړئ. کمانډ د RX EDID د اعظمي FRL نرخ ارزښت په مینځلو سره بدلوي. د ‏‎Running the Design in Different FRL Rates‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ
user_pb[0]	معیاري HDMI سرچینې ته د HPD سیګنال بدلولو لپاره یو ځل فشار ورکړئ.
user_pb[1]	ساتل شوی.
user_pb[2]	د Bitec HDMI 2.1 FMC لور کارت له TX سره وصل شوي سینک څخه د SCDC راجسټرونو لوستلو لپاره یوځل فشار ورکړئ. یادونه: د لوستلو وړ کولو لپاره، تاسو باید په سافټویر کې DEBUG_MODE 1 ته تنظیم کړئ.
USER_LED[0]	د RX TMDS ساعت PLL تالا حالت. •0 = خلاص شوی • 1 = تړل شوی
USER_LED[1]	د RX ټرانسیور چمتو حالت. •0 = چمتو نه دی • 1 = چمتو دی
USER_LED[2]	د RX لینک سرعت ساعت PLL، او د RX ویډیو او FRL ساعت PLL تالا حالت. • 0 = د RX ساعت PLL څخه یو هم خلاص دی • 1 = دواړه RX ساعت PLL تړل شوي دي
USER_LED[3]	د RX HDMI اصلي ترتیب او د میز لاک حالت. • 0 = لږترلږه 1 چینل خلاص دی • 1 = ټول چینلونه بند دي
USER_LED[4]	د RX HDMI ویډیو لاک حالت. • 0 = خلاص شوی • 1 = تړل شوی
USER_LED[5]	د TX لینک سرعت ساعت PLL، او د TX ویډیو او FRL ساعت PLL تالا حالت. •0 = د TX ساعت PLL څخه یو هم خلاص دی • 1 = دواړه TX ساعت PLL تړل شوي دي
USER_LED[6] USER_LED[7]	د TX ټرانسیور چمتو حالت. • 0 = چمتو نه دی • 1 = چمتو دی د TX لینک روزنې حالت. • 0 = ناکام شوی • 1 = تېر شو

2.13. د سمولو ټیسټ بینچ
د سمولیشن ټیسټ بینچ د RX کور ته د HDMI TX سیریل لوپ بیک سمولیټ کوي.
یادونه:
دا سمولیشن ټیسټ بینچ د I2C شاملولو پیرامیټر فعال شوي ډیزاینونو لپاره نه ملاتړ کیږي.
انځور 19. د HDMI Intel FPGA IP سمولیشن ټیسټ بینچ بلاک ډیاګرامجدول 25. د ټیسټ بینچ اجزا

اجزا	تفصیل
ویډیو TPG	د ویډیو ټیسټ نمونه جنریټر (TPG) د ویډیو محرک چمتو کوي.
آډیو ایسampلی جنرال	آډیو ایسample جنراتور آډیو چمتو کويampد محرک جنریټر د آډیو چینل له لارې لیږدولو لپاره د زیاتیدونکي ازموینې ډیټا نمونه رامینځته کوي.
آکس ایسampلی جنرال	د aux sample جنراتور معاون s چمتو کويampد محرک جنریټر یو ثابت ډاټا تولیدوي چې د لیږدونکي څخه لیږدول کیږي.

د CRC چک	دا چیکر تاییدوي که د TX ټرانسیور بیرته ترلاسه شوي ساعت فریکوینسي د مطلوب ډیټا نرخ سره سمون ولري.
د آډیو ډیټا چیک	د آډیو ډیټا چیک پرتله کوي چې ایا د ډیریدونکي ازموینې ډیټا نمونه ترلاسه شوې او په سمه توګه کوډ شوې.
د Aux ډیټا چیک	د aux ډیټا چیک پرتله کوي چې ایا تمه شوي aux ډیټا ترلاسه شوي او د رسیدونکي اړخ کې په سمه توګه کوډ شوي.

د HDMI سمولیشن ټیسټ بینچ لاندې تایید ازموینې ترسره کوي:

د HDMI ځانګړتیا	تایید
د ویډیو ډاټا	• د ټیسټ بینچ د ان پټ او آوټ پوټ ویډیو کې د CRC چک کول پلي کوي. • دا د لیږد شوي ډیټا CRC ارزښت د CRC په مقابل کې د ترلاسه شوي ویډیو ډیټا کې محاسبه کوي. • د ټیسټ بینچ بیا د رسیدونکي څخه د 4 مستحکم V-SYNC سیګنالونو موندلو وروسته چک کول ترسره کوي.
مرستندویه معلومات	• aux sampلی جنریټر یو ثابت ډاټا تولیدوي چې د لیږدونکي څخه لیږدول کیږي. • د رسیدونکي اړخ کې، جنراتور پرتله کوي چې آیا تمه شوي مرستندویه معلومات ترلاسه شوي او په سمه توګه کوډ شوي.
د آډیو ډاټا	• آډیو sampلی جنریټر د آډیو چینل له لارې لیږدولو لپاره د زیاتیدونکي ازموینې ډیټا نمونه رامینځته کوي. • د رسیدونکي اړخ کې، د آډیو ډیټا چیکر چک کوي او پرتله کوي چې ایا د ډیریدونکي ازموینې ډیټا نمونه ترلاسه شوې او په سمه توګه کوډ شوې.

یو بریالی سمول د لاندې پیغام سره پای ته رسیږي:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# آډیو_چینل = 8
# سمول پاس
جدول 26. د HDMI Intel FPGA IP ډیزاین Example ملاتړ شوي سمیلیټرونه

سیمالټ	ویریلوګ HDL	VHDL
ماډل سیم - د انټیل FPGA نسخه / ماډل سیم - د انټیل FPGA سټارټر نسخه	هو	هو
VCS/VCS MX	هو	هو
Riviera-PRO	هو	هو
Xcelium موازي	هو	نه

2.14 د ډیزاین محدودیتونه
تاسو اړتیا لرئ چې ځینې محدودیتونه په پام کې ونیسئ کله چې د HDMI 2.1 ډیزاین پخوانی پیل کړئample.

• TX نشي کولی په TMDS حالت کې کار وکړي کله چې د غیر پاس ترو حالت کې وي. په TMDS حالت کې د ازموینې لپاره، د user_dipsw بیرته د پاسترو حالت ته بدل کړئ.
• د Nios II پروسیسر باید د نورو پروسو څخه د کوم خنډ پرته بشپړولو لپاره د TX لینک روزنې ته خدمت وکړي.

2.15 د Debugging ځانګړتیاوې
دا ډیزاین example ستاسو سره د مرستې لپاره ځینې د ډیبګ کولو ځانګړتیاوې چمتو کوي.
2.15.1. د سافټویر ډیبګ کولو پیغام
تاسو کولی شئ په سافټویر کې د ډیبګ کولو پیغام فعال کړئ ترڅو تاسو ته د چلولو وخت مرستې چمتو کړئ.
په سافټویر کې د ډیبګ کولو پیغام فعالولو لپاره، دا ګامونه تعقیب کړئ:

1. په Global.h سکریپټ کې DEBUG_MODE 1 ته بدل کړئ.
2. د Nios II کمانډ شیل کې سکریپټ/build_sw.sh چل کړئ.
3. تولید شوی سافټویر بیا پروګرام کړئ/tx_control/tx_control.elf file د Nios II کمانډ شیل کې د قوماندې په چلولو سره:
   nios2-ډاونلوډ -r -g سافټویر/tx_control/tx_control.elf
4. د Nios II کمانډ شیل کې د Nios II ترمینل کمانډ چل کړئ:
   nios2-ټرمینل

کله چې تاسو د ډیبګ کولو پیغام چالان کړئ، لاندې معلومات به چاپ شي:

• په دواړو TX او RX کې د TI ریډریور تنظیمات د ELF پروګرام کولو وروسته یو ځل لوستل کیږي او ښودل کیږي file.
• د RX EDID ترتیب او د هاټ پلګ پروسې لپاره د وضعیت پیغام
• د FRL ملاتړ معلوماتو سره یا پرته ریزولوشن د TX سره وصل سینک کې د EDID څخه استخراج شوی. دا معلومات د هر TX هټ پلګ لپاره ښودل کیږي.
• د TX لینک روزنې په جریان کې د TX لینک روزنې پروسې لپاره د وضعیت پیغام.

2.15.2. د سینک څخه د SCDC معلومات د TX سره وصل شوي
تاسو کولی شئ دا فیچر د SCDC معلوماتو ترلاسه کولو لپاره وکاروئ.

1. د Nios II کمانډ شیل کې د Nios II ټرمینل کمانډ چل کړئ: nios2-ټرمینل
2. د Intel Arria 2 FPGA پراختیایی کټ کې د user_pb[10] فشار ورکړئ.

سافټویر د Nios II ترمینل کې د TX سره وصل سینک کې د SCDC معلومات لوستل او ښیې.
2.15.3. د ساعت فریکونسی اندازه کول
د مختلف ساعتونو لپاره فریکونسۍ چک کولو لپاره دا فیچر وکاروئ.

1. په hdmi_rx_top او hdmi_tx_top کې files، غیر تبصره "//` تعریف کړئ DEBUG_EN 1".
2. د هر mr_rate_detect مثال څخه د refclock_measure سیګنال اضافه کړئ ترڅو د هر ساعت ساعت فریکونسۍ ترلاسه کړئ (په 10 ms موده کې).
3. ډیزاین د سیګنال نل منطق تحلیل کونکي سره تالیف کړئ.
4. د SOF پروګرام file او د سیګنال نل منطق شنونکی چل کړئ.

جدول 27. ساعتونه

ماډل	mr_rate_detect مثال	ساعت باید اندازه شي
hdmi_rx_top	rx_pll_tmds	د RX CDR حوالې ساعت 0
	rx_clk0_freq	د RX ټرانسیور ساعت د چینل 0 څخه بهر
	rx_vid_clk_freq	د RX ویډیو ساعت
	rx_frl_clk_freq	RX FRL ساعت
	rx_hsync_freq	د ترلاسه شوي ویډیو چوکاټ Hsync فریکوینسي
hdmi_tx_top	tx_clk0_freq	د TX ټرانسیور ساعت د چینل 0 څخه بهر
	vid_clk_freq	د TX ویډیو ساعت
	frl_clk_freq	د TX FRL ساعت
	tx_hsync_freq	د ویدیو فریم Hsync فریکونسۍ باید لیږدول شي

2.16 ستاسو ډیزاین ته وده ورکول
جدول 28. د HDMI ډیزاین Exampد مخکني Intel Quartus Prime Pro Edition سافټویر نسخه سره مطابقت

ډیزاین Example variant	د Intel Quartus Prime Pro Edition 20.3 ته د لوړولو وړتیا
HDMI 2.1 ډیزاین Example (د FRL = 1 ملاتړ)	نه

د هر غیر مطابقت لرونکي ډیزاین لپاره exampپه هرصورت، تاسو باید لاندې کار وکړئ:

1. یو نوی ډیزاین جوړ کړئ exampد اوسني Intel Quartus Prime Pro Edition سافټویر نسخه کې ستاسو د موجوده ډیزاین ورته تشکیلاتو په کارولو سره.
2. ټول ډیزاین پرتله کړئ exampد ډیزاین سره le لارښود exampد پخوانۍ Intel Quartus Prime Pro Edition سافټویر نسخه په کارولو سره رامینځته شوی. موندل شوي بدلونونه پورټ.

HDMI 2.0 ډیزاین Example (د FRL = 0 ملاتړ)

د HDMI Intel FPGA IP ډیزاین example یو HDMI مثال موازي لوپ بیک ښیي چې درې RX چینلونه او څلور TX چینلونه لري.
جدول 29. د HDMI Intel FPGA IP ډیزاین Exampد Intel Arria 10 وسیلو لپاره

ډیزاین Example	د معلوماتو کچه	چینل حالت	د لوپ بیک ډول
Arria 10 HDMI RX-TX Retransmit	< 6,000 Mbps	سمپلیکس	د FIFO بفر سره موازي

ځانګړتیاوې

• ډیزاین د FIFO بفرانو ته ګړندي کوي ترڅو د HDMI سنک او سرچینې ترمینځ مستقیم HDMI ویډیو جریان پاسترو ترسره کړي.
  
• ډیزاین د لومړني ډیبګ کولو لپاره د LED حالت کارويtage.
• ډیزاین یوازې د RX او TX اختیارونو سره راځي.
• ډیزاین د RX-TX لینک ماډل کې د ډینامیک رینج او ماسټرینګ (HDR) معلوماتو فریم داخلول او فلټر کول ښیې.
• ډیزاین د بهرني HDMI سینک څخه بهرنۍ HDMI سرچینې ته د EDID پاسترو مدیریت ښیې کله چې د TX هاټ پلګ پیښې لخوا رامینځته کیږي.
• ډیزاین د HDMI TX اصلي سیګنالونو اداره کولو لپاره د DIP سویچ او پش بټن له لارې د چلولو وخت کنټرول ته اجازه ورکوي:
  - د DVI یا HDMI کوډ شوي ویډیو چوکاټ غوره کولو لپاره د حالت سیګنال
  — info_avi[47]، info_vsi[61]، او audio_info_ai[48] سیګنالونه د سایډ بانډ یا مرستندویه ډیټا پورټونو له لارې د معاون پیکټ لیږد غوره کولو لپاره

د RX مثال د بهرني ویډیو جنریټر څخه د ویډیو سرچینه ترلاسه کوي، او ډاټا بیا د لوپ بیک FIFO له لارې تیریږي مخکې لدې چې دا TX مثال ته لیږدول کیږي.
تاسو اړتیا لرئ د فعالیت تصدیق کولو لپاره د TX کور سره د HDMI اتصال سره بهرني ویډیو شنونکی ، مانیټر یا تلویزیون وصل کړئ.
3.1. HDMI 2.0 RX-TX Retransmit ډیزاین بلاک ډیاګرام
د HDMI 2.0 RX-TX retransmit ډیزاین example د HDMI Intel FPGA IP لپاره په سمپلیکس چینل حالت کې موازي لوپ بیک ښیې.
شکل 20. د HDMI RX-TX ریټرانسمیټ بلاک ډیاګرام (Intel Quartus Prime Pro Edition)شکل 21. HDMI RX-TX Retransmit Block Diagram (Intel Quartus Prime Standard Edition)اړوند معلومات
د اریریا 10 PLL حوالې ساعت لپاره د PLL کاسکیډینګ یا غیر وقف شوي ساعت لاره د حل کولو لپاره دې حل ته مراجعه وکړئ که ستاسو ډیزاین ساعتونه اضافي تجربه وکړي
ګډوډ
3.2. د هارډویر او سافټویر اړتیاوې
Intel د ډیزاین ازموینې لپاره لاندې هارډویر او سافټویر کارويample.
هارډویر

• Intel Arria 10 GX FPGA پراختیایی کټ
• د HDMI سرچینه (د ګرافیک پروسیسر یونټ (GPU))
• HDMI سنک (مانیټر)
• Bitec HDMI FMC 2.0 لور کارت (بیا کتنه 11)
• HDMI کیبلونه

یادونه:
تاسو کولی شئ د خپل Bitec HDMI لور کارت بیاکتنه وټاکئ. ځایی پیرامیټر BITEC_DAUGHTER_CARD_REV په 4، 6، یا 11 کې په لوړ پوړ کې تنظیم کړئ file (a10_hdmi2_demo.v). کله چې تاسو بیاکتنه بدله کړئ، ډیزاین ممکن د ټرانسیور چینلونه بدل کړي او د Bitec HDMI لور کارت اړتیاو سره سم قطبیت بدل کړي. که تاسو د BITEC_DAUGHTER_CARD_REV پیرامیټر 0 ته وټاکئ، ډیزاین د ټرانسیور چینلونو او قطبیت کې هیڅ بدلون نه راولي. د HDMI 2.1 ډیزاین لپاره examples، د ډیزاین Example tab، د HDMI لور کارت بیاکتنه یا د بیاکتنې 9، بیاکتنې 4، یا هیڅ لور کارت ته تنظیم کړئ. اصلي ارزښت بیاکتنه 9 دی.
سافټویر

• د Intel Quartus Prime نسخه 18.1 او وروسته (د هارډویر ازموینې لپاره)
• ModelSim - Intel FPGA Edition، ModelSim - Intel FPGA سټارټر ایډیشن، RivieraPRO، VCS (یوازې Verilog HDL)/VCS MX، یا Xcelium موازي سمیلیټر

3.3. د لارښود جوړښت
لارښودونه تولید شوي شامل دي fileد HDMI Intel FPGA IP ډیزاین example.
شکل 22. د ډیزاین مثال لپاره د لارښود جوړښتampleجدول 30. تولید شوی RTL Files

فولډر	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
عام	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

جدول 31. تولید شوی سمول Files
د نورو معلوماتو لپاره د سمولیشن ټیسټ بینچ برخې ته مراجعه وکړئ.

فولډر	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
قالب	/cds.lib
	/hdl.var
	<cds_libs فولډر>

لارښود	/mentor.do
	/msim_setup.tcl
ترکیب	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
عام (Intel Quartus Prime Pro Edition)	/موډلسم_files.tcl
	/ریویرا_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

جدول 32. تولید شوی سافټویر Files

فولډر	Files
tx_control_src یادونه: د tx_control فولډر هم د دې نقلونه لري files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. د ډیزاین اجزا
د HDMI Intel FPGA IP ډیزاین exampدا اجزاو ته اړتیا لري.
جدول 33. د HDMI RX غوره اجزا

ماډل	تفصیل
HDMI RX کور	IP د ټرانسسیور اصلي PHY څخه سیریل ډیټا ترلاسه کوي او د ډیټا ترتیب ، چینل ډیسک ، TMDS ډیکوډینګ ، مرستندویه ډیټا ډیکوډینګ ، د ویډیو ډیټا ډیکوډینګ ، آډیو ډیټا ډیکوډینګ ، او ډیسکمبینګ ترسره کوي.
I2	I2C هغه انٹرفیس دی چې د سنک ډسپلی ډیټا چینل (DDC) او وضعیت او ډیټا چینل (SCDC) لپاره کارول کیږي. د HDMI سرچینه د DDC څخه کار اخلي ترڅو د سنک وړتیاوې او ځانګړتیاوې مشخص کړي د پرمختللي پراخ شوي نندارتون پیژندنې ډیټا (E-EDID) ډیټا جوړښت لوستلو سره. • د E-EDID لپاره د 8-bit I2C غلام پتې 0xA0 او 0xA1 دي. LSB د لاسرسي ډول په ګوته کوي: 1 د لوستلو لپاره او 0 د لیکلو لپاره. کله چې د HPD پیښه رامینځته شي ، د I2C غلام د آن چپ رام څخه لوستلو سره د E-EDID ډیټا ته ځواب ورکوي. • یوازې د I2C غلام کنټرولر د HDMI 2.0 عملیاتو لپاره SCDC ملاتړ کوي. د SCDC لپاره د 8-bit I2C غلام پته 0xA8 او 0xA9 دي. کله چې د HPD پیښه واقع کیږي، د I2C غلام د HDMI RX کور SCDC انٹرفیس ته یا د لیکلو یا لوستلو لیږد ترسره کوي. یادونه: دا د SCDC لپاره یوازې د I2C غلام کنټرولر ته اړتیا نشته که چیرې HDMI 2.0b هدف نه وي. که تاسو چالان کړئ I2C شامل کړئ پیرامیټر، دا بلاک به د کور دننه شامل شي او په دې کچه به نه لیدل کیږي.
د ایډیډ رام	ډیزاین د RAM 1-port IP کور په کارولو سره د EDID معلومات ذخیره کوي. یو معیاري دوه تار (ساعت او ډاټا) سیریل بس پروتوکول (I2C غلام یوازې کنټرولر) د CEA-861-D مطابقت لرونکي E-EDID ډیټا جوړښت لیږدوي. دا EDID RAM د E-EDID معلومات ذخیره کوي. یادونه: که تاسو چالان کړئ د ایډیډ رام شامل کړئ پیرامیټر، دا بلاک به د کور دننه شامل شي او په دې کچه به نه لیدل کیږي.
IOPLL	IOPLL د راتلونکی TMDS ساعت لپاره د RX CDR حوالې ساعت، د لینک سرعت ساعت، او ویډیو ساعت تولیدوي. • د تولید ساعت 0 (د CDR حواله ساعت) • د تولید ساعت 1 (د لینک سرعت ساعت) • د تولید ساعت 2 (ویډیو ساعت) یادونه: د IOPLL ډیفالټ ترتیب د هر HDMI ریزولوشن لپاره اعتبار نلري. IOPLL د بریښنا په پورته کولو سره مناسبو ترتیباتو ته بیا تنظیم شوی.
د لیږدونکي PHY ری سیٹ کنټرولر	د ټرانسیور PHY ریسیټ کنټرولر د RX ټرانسیورونو معتبر پیل تضمین کوي. د دې کنټرولر ری سیٹ ان پټ د RX بیا تنظیم کولو لخوا رامینځته شوی ، او دا د بلاک دننه د ری سیٹ ترتیب سره سم د ټرانسسیور اصلي PHY بلاک ته ورته انلاګ او ډیجیټل ریسیټ سیګنال رامینځته کوي.
RX اصلي PHY	هارډ ټرانسیور بلاک چې د بهرني ویډیو سرچینې څخه سیریل ډیټا ترلاسه کوي. دا د HDMI RX کور ته د ډیټا لیږدولو دمخه د موازي معلوماتو لپاره سیریل ډیټا غیر منظم کوي.
د RX د بیا تنظیم کولو مدیریت	د RX د بیا تنظیم کولو مدیریت چې د HDMI PLL سره د نرخ کشف سرکټري پلي کوي ترڅو RX ټرانسیور چلوي ترڅو د 250 Mbps څخه تر 6,000 Mbps پورې په هر ډول خپلمنځي لینک نرخونو کې کار وکړي. لاندې 23 مخ کې 63 شکل ته مراجعه وکړئ.

د IOPLL بیا تنظیم کول

د IOPLL د بیا تنظیم کولو بلاک په Intel FPGAs کې د PLLs متحرک ریښتیني وخت بیا تنظیم کول اسانه کوي. دا بلاک په ریښتیني وخت کې د محصول ساعت فریکوینسي او PLL بینډ ویت تازه کوي ، پرته لدې چې ټول FPGA بیا تنظیم کړي. دا بلاک په Intel Arria 100 وسیلو کې په 10 MHz کې چلیږي. د IOPLL د بیا تنظیم کولو محدودیت له امله، د IOPLL د بیا تنظیم کولو IP نسل په جریان کې د Quartus INI permit_nf_pll_reconfig_out_of_lock=on پلي کړئ. د Quartus INI پلي کولو لپاره، په quartus.ini کې "permit_nf_pll_reconfig_out_of_lock=on" شامل کړئ file او په کې ځای په ځای کړئ file د Intel Quartus Prime پروژې لارښود. تاسو باید د خبرتیا پیغام وګورئ کله چې تاسو د INI سره د Quartus Prime سافټویر کې د IOPLL بیا تنظیم کولو بلاک (pll_hdmi_reconfig) ترمیم کړئ. یادونه: د دې Quartus INI پرته، د IOPLL بیا تنظیم کول نشي بشپړ کیدی که چیرې IOPLL د بیا تنظیم کولو پرمهال تالا له لاسه ورکړي.

PIO

موازي ان پټ/آؤټ پټ (PIO) بلاک د CPU فرعي سیسټم ته یا له هغې څخه د کنټرول ، حالت او بیا تنظیم کولو انٹرفیس په توګه کار کوي.

شکل 23. د څو نرخ بیا تنظیم کولو لړۍ جریان
ارقام د کنټرولر د څو درجې بیا تنظیم کولو ترتیب جریان څرګندوي کله چې دا د ان پټ ډیټا جریان او د حوالې ساعت فریکونسۍ ترلاسه کوي ، یا کله چې ټرانسیور خلاص وي.جدول 34. د HDMI TX غوره اجزا

ماډل	تفصیل
HDMI TX کور	د IP کور د لوړې کچې څخه ویډیو ډیټا ترلاسه کوي او د TMDS کوډ کول ، معاون ډیټا کوډ کول ، آډیو ډیټا کوډ کول ، د ویډیو ډیټا کوډ کول ، او سکریمبلینګ ترسره کوي.
د I2C ماسټر	I2C هغه انٹرفیس دی چې د سنک ډسپلی ډیټا چینل (DDC) او وضعیت او ډیټا چینل (SCDC) لپاره کارول کیږي. د HDMI سرچینه د DDC څخه کار اخلي ترڅو د سنک وړتیاوې او ځانګړتیاوې مشخص کړي د پرمختللي پراخ شوي نندارتون پیژندنې ډیټا (E-EDID) ډیټا جوړښت لوستلو سره. • د DDC په توګه، I2C ماسټر د HDMI RX ټاپ کې یا د ویډیو پروسس کولو لپاره د EDID معلوماتو EDID RAM ترتیب کولو لپاره د بهرني سنک څخه EDID لوستل کوي. • د SCDC په توګه، I2C ماسټر د SCDC ډیټا جوړښت د FPGA سرچینې څخه د HDMI 2.0b عملیاتو لپاره بهرني سنک ته لیږدوي. د مثال لپارهample، که د وتلو ډیټا جریان له 3,400 Mbps څخه پورته وي، د Nios II پروسیسر د I2C ماسټر ته امر کوي چې د سنک SCDC ترتیب کولو راجستر 1 ته د TMDS_BIT_CLOCK_RATIO او SCRAMBLER_ENABLE بټونه تازه کړي.
IOPLL	IOPLL د راتلونکی TMDS ساعت څخه د لینک سرعت ساعت او ویډیو ساعت چمتو کوي. • د تولید ساعت 1 (د لینک سرعت ساعت) • د تولید ساعت 2 (ویډیو ساعت) یادونه: د IOPLL ډیفالټ ترتیب د هر HDMI ریزولوشن لپاره اعتبار نلري. IOPLL د بریښنا په پورته کولو سره مناسبو ترتیباتو ته بیا تنظیم شوی.
د لیږدونکي PHY ری سیٹ کنټرولر	د ټرانسیور PHY ریسیټ کنټرولر د TX ټرانسیورونو معتبر پیل تضمین کوي. د دې کنټرولر ری سیٹ ان پټ د پورتنۍ کچې څخه رامینځته شوی ، او دا د بلاک دننه د ری سیٹ ترتیب سره سم د ټرانسسیور اصلي PHY بلاک ته ورته انلاګ او ډیجیټل ریسیټ سیګنال رامینځته کوي. د دې بلاک څخه د tx_ready محصول سیګنال هم د HDMI Intel FPGA IP ته د ری سیٹ سیګنال په توګه کار کوي ترڅو دا په ګوته کړي چې ټرانسیور پورته او روان دی ، او له اصلي څخه ډیټا ترلاسه کولو لپاره چمتو دی.
د انتقال اصلي PHY	د هارډ ټرانسیور بلاک چې د HDMI TX کور څخه موازي ډیټا ترلاسه کوي او د لیږد څخه ډیټا سریال کوي. د بیا تنظیم کولو انٹرفیس د TX اصلي PHY بلاک کې فعال شوی ترڅو د TX اصلي PHY او ټرانسیور آربیټر ترمینځ اړیکه وښیې. د TX اصلي PHY لپاره هیڅ بیا تنظیم نه دی ترسره شوی. یادونه: د HDMI TX انټر چینل سکیو اړتیا پوره کولو لپاره، د Intel Arria 10 Transceiver Native PHY پیرامیټر ایډیټر کې د TX چینل بانډنګ حالت اختیار ترتیب کړئ د PMA او PCS اړیکې. تاسو اړتیا لرئ د ډیجیټل ریسیټ سیګنال ته د ټرانسیور ریسیټ کنټرولر (tx_digitalreset) څخه د اعظمي سکیو (set_max_skew) محدودیت اړتیا اضافه کړئ لکه څنګه چې په کې وړاندیز شوی. Intel Arria 10 Transceiver PHY د کارونکي لارښود.
TX PLL	د لیږدونکي PLL بلاک د لیږدونکي اصلي PHY بلاک ته سیریل ګړندی ساعت چمتو کوي. د دې لپاره HDMI Intel FPGA IP ډیزاین example، fPLL د TX PLL په توګه کارول کیږي.
د IOPLL بیا تنظیم کول	د IOPLL د بیا تنظیم کولو بلاک په Intel FPGAs کې د PLLs متحرک ریښتیني وخت بیا تنظیم کول اسانه کوي. دا بلاک په ریښتیني وخت کې د محصول ساعت فریکوینسي او PLL بینډ ویت تازه کوي ، پرته لدې چې ټول FPGA بیا تنظیم کړي. دا بلاک په Intel Arria 100 وسیلو کې په 10 MHz کې چلیږي. د IOPLL د بیا تنظیم کولو محدودیت له امله، د IOPLL د بیا تنظیم کولو IP نسل په جریان کې د Quartus INI permit_nf_pll_reconfig_out_of_lock=on پلي کړئ. د Quartus INI پلي کولو لپاره، په quartus.ini کې "permit_nf_pll_reconfig_out_of_lock=on" شامل کړئ file او په کې ځای په ځای کړئ file د Intel Quartus Prime پروژې لارښود. تاسو باید د خبرتیا پیغام وګورئ کله چې تاسو د INI سره د Intel Quartus Prime سافټویر کې د IOPLL بیا تنظیم کولو بلاک (pll_hdmi_reconfig) ترمیم کړئ. یادونه: د دې Quartus INI پرته، د IOPLL بیا تنظیم کول نشي بشپړ کیدی که چیرې IOPLL د بیا تنظیم کولو پرمهال تالا له لاسه ورکړي.
PIO	موازي ان پټ/آؤټ پټ (PIO) بلاک د CPU فرعي سیسټم ته یا له هغې څخه د کنټرول ، حالت او بیا تنظیم کولو انٹرفیس په توګه کار کوي.

جدول 35. د لیږدونکي ډیټا نرخ او اوورونهampد هر TMDS ساعت فریکونسی رینج لپاره د لینګ فکتور

د TMDS ساعت فریکونسی (MHz)	د TMDS بټ ساعت نسبت	اورونوampد لینګ فکتور	د لیږدونکي ډیټا نرخ (Mbps)
85-150	1	د تطبیق وړ نه دی	3400-6000
100-340	0	د تطبیق وړ نه دی	1000-3400
50-100	0	5	2500-5000
35-50	0	3	1050-1500
30-35	0	4	1200-1400
25-30	0	5	1250-1500

جدول 36. د لوړې کچې عام بلاکونه

ماډل

تفصیل

د لیږدونکي آربیټر

دا عمومي فعال بلاک د ټرانسیسیورونو سره په ورته وخت کې د بیا تنظیم کولو مخه نیسي کله چې په ورته فزیکي چینل کې RX یا TX لیږدونکي بیا تنظیم کولو ته اړتیا لري. په ورته وخت کې بیا تنظیم کول په غوښتنلیکونو اغیزه کوي چیرې چې په ورته چینل کې RX او TX لیږدونکي خپلواک IP پلي کولو ته ګمارل شوي. دا ټرانسیور آربیټر په ورته فزیکي چینل کې د Simplex TX او Simplex RX یوځای کولو لپاره وړاندیز شوي ریزولوشن ته توسیع دی. دا ټرانسیور آربیټر د Avalon-MM RX او TX د بیا تنظیم کولو غوښتنې ادغام او مینځګړیتوب کې هم مرسته کوي چې په یوه چینل کې د سمپلیکس RX او TX ټرانسیور په نښه کوي ځکه چې د ټرانسیورونو د بیا تنظیم کولو انٹرفیس بندر یوازې په ترتیب سره لاسرسی کیدی شي. په دې ډیزاین کې د ټرانسیور آربیټر او TX/RX اصلي PHY/PHY ریسیټ کنټرولر بلاکونو ترمینځ د انٹرفیس اړیکهample یو عمومي حالت ښیي چې د هر ډول IP ترکیب لپاره د ټرانسیور آربیټر په کارولو سره غوښتنه کوي. د ټرانسیور آربیټر ته اړتیا نشته کله چې یوازې RX یا TX ټرانسیور په چینل کې کارول کیږي. د ټرانسیور آربیټر د خپل Avalon-MM بیا تنظیم کولو انٹرفیسونو له لارې د بیا تنظیم کولو غوښتنه کونکی پیژني او ډاډ ترلاسه کوي چې اړونده tx_reconfig_cal_busy یا rx_reconfig_cal_busy د دې مطابق ګیټ شوی. د HDMI غوښتنلیک لپاره، یوازې RX بیا تنظیم کول پیلوي. د آربیټر له لارې د Avalon-MM د بیا تنظیم کولو غوښتنې چینل کولو سره، آربیټر پیژني چې د بیا تنظیم کولو غوښتنه د RX څخه سرچینه اخلي، کوم چې بیا tx_reconfig_cal_busy د ادعا کولو څخه ډډه کوي او rx_reconfig_cal_busy ته اجازه ورکوي چې ادعا وکړي. ګیټینګ د TX ټرانسیور مخه نیسي چې په غیر ارادي ډول د کیلیبریشن حالت ته لیږدول کیږي.

	یادونه: ځکه چې HDMI یوازې د RX بیا تنظیم کولو ته اړتیا لري، tx_reconfig_mgmt_* سیګنالونه تړل شوي. همچنان ، د آربیټر او TX اصلي PHY بلاک ترمینځ د Avalon-MM انٹرفیس ته اړتیا نشته. بلاکونه په ډیزاین کې انٹرفیس ته ځانګړي شويampد TX/RX اصلي PHY/PHY ریسیټ کنټرولر سره د عمومي ټرانسیور آربیټر پیوستون ښودلو لپاره.
RX-TX لینک	• د ویډیو ډیټا محصول او همغږي سیګنالونه د HDMI RX کور لوپ څخه د DCFIFO له لارې د RX او TX ویډیو ساعت ډومینونو کې. • د عمومي کنټرول کڅوړه (GCP)، InfoFrames (AVI، VSI او AI)، مرستندویه ډاټا، او د آډیو ډیټا لوپ د DCFIFOs له لارې د RX او TX لینک سرعت ساعت ډومینونو کې. • د HDMI TX کور معاون ډیټا پورټ هغه معاون ډیټا کنټرولوي چې د بیک فشار له لارې DCFIFO ته تیریږي. بیک فشار ډاډ ورکوي چې د معاون ډیټا پورټ کې هیڅ نامکمل معاون کڅوړه شتون نلري. • دا بلاک بهرنۍ فلټرینګ هم ترسره کوي: - د HDMI TX کور معاون ډیټا پورټ ته د لیږدولو دمخه د معاون ډیټا جریان څخه د آډیو ډیټا او آډیو ساعت بیا رامینځته کولو پاکټ فلټر کړئ. یادونه: د دې فلټر کولو غیر فعالولو لپاره، د user_pb فشار ورکړئ [2]. دا فلټرینګ فعال کړئ ترڅو ډاډ ترلاسه شي چې د بیا لیږل شوي مرستندویه ډیټا جریان کې د آډیو ډیټا او آډیو ساعت بیا رامینځته کولو کڅوړه هیڅ نقل شتون نلري. - د HDMI RX معاون ډیټا څخه د لوړ متحرک رینج (HDR) معلوماتو چوکاټ فلټر کوي او یو پخوانی داخلويampد Avalon ST ملټي پلیکسر له لارې د HDMI TX معاون ډیټا ته د HDR معلوماتو چوکاټ.
د CPU فرعي سیسټم	د CPU فرعي سیسټم د SCDC او DDC کنټرولرانو، او د سرچینې بیا تنظیم کولو کنټرولر په توګه کار کوي. • سرچینه SCDC کنټرولر د I2C ماسټر کنټرولر لري. د I2C ماسټر کنټرولر د SCDC ډیټا جوړښت د FPGA سرچینې څخه د HDMI 2.0b عملیاتو لپاره بهرني سنک ته لیږدوي. د مثال لپارهampکه چیرې د وتلو ډیټا جریان 6,000 Mbps وي، د Nios II پروسیسر د I2C ماسټر کنټرولر ته امر کوي چې د TMDS_BIT_CLOCK_RATIO او SCRAMBLER_ENABLE بټونه د سنک TMDS ترتیب کولو راجستر 1 ته تازه کړي. • ورته I2C ماسټر د DDC ډیټا جوړښت (E-EDID) د HDMI سرچینې او بهرني سنک ترمینځ هم لیږدوي. • د Nios II CPU د HDMI سرچینې لپاره د بیا تنظیم کولو کنټرولر په توګه کار کوي. CPU د RX د بیا تنظیم کولو مدیریت ماډل څخه د دورې نرخ کشف باندې تکیه کوي ترڅو معلومه کړي چې ایا TX بیا تنظیم کولو ته اړتیا لري. د Avalon-MM غلام ژباړونکی د Nios II پروسیسر Avalon-MM ماسټر انٹرفیس او د بهرنۍ فوري HDMI سرچینې IOPLL او TX اصلي PHY د Avalon-MM غلام انٹرفیس ترمینځ انٹرفیس چمتو کوي. • د TX لپاره د بیا تنظیم کولو ترتیب جریان د RX په څیر دی، پرته له دې چې د PLL او لیږدونکي بیا ترتیب او د بیا تنظیم کولو ترتیب په ترتیب سره ترسره کیږي. په 24 مخ کې 67 شکل ته مراجعه وکړئ.

شکل 24. د بیا تنظیم کولو ترتیب جریان
ارقام د Nios II سافټویر جریان څرګندوي چې د I2C ماسټر او HDMI سرچینې لپاره کنټرولونه پکې شامل دي.3.5. ډینامیک رینج او ماسټرینګ (HDR) د معلوماتو فریم داخلول او فلټر کول
د HDMI Intel FPGA IP ډیزاین exampپه RX-TX لوپ بیک سیسټم کې د HDR معلوماتو فریم داخلولو یوه مظاهره شامله ده.
د HDMI مشخصاتو نسخه 2.0b د ډینامیک رینج او ماسټرینګ معلوماتو فریم ته اجازه ورکوي چې د HDMI معاون جریان له لارې لیږدول شي. په مظاهره کې، د معاون ډاټا داخلولو بلاک د HDR داخلولو ملاتړ کوي. تاسو اړتیا لرئ یوازې د مطلوب HDR معلوماتو فریم کڅوړه فارمیټ کړئ لکه څنګه چې د ماډل سیګنال لیست جدول کې مشخص شوي او د هر ویډیو چوکاټ کې یوځل د HDR معلوماتو فریم داخلولو مهالویش لپاره چمتو شوي AUX داخلولو کنټرول ماډل وکاروئ.
په دې کې پخوانيampد ترتیب سره، په هغه مواردو کې چې راتلونکی مرستندویه جریان لا دمخه د HDR معلوماتو فریم لري، د HDR مینځپانګه فلټر کیږي. فلټر کول د متناقض HDR معلوماتو چوکاټونو لیږدولو څخه مخنیوی کوي او ډاډ ورکوي چې یوازې هغه ارزښتونه چې په HDR S کې مشخص شويampد ډیټا ماډل کارول کیږي.
شکل 25. د RX-TX لینک د متحرک رینج او ماسټرینګ معلوماتو فریم داخلولو سره
ارقام د RX-TX لینک بلاک ډیاګرام ښیې چې د HDMI TX اصلي معاون جریان کې متحرک رینج او ماسټرینګ انفو فریم داخلول په شمول.
جدول 37. د معاون ډیټا داخلولو بلاک (altera_hdmi_aux_hdr) سیګنالونه

سیګنال	هدایت	عرض	تفصیل
ساعت او بیا تنظیم کړئ
clk	داخلول	1	د ساعت داخلول. دا ساعت باید د لینک سرعت ساعت سره وصل شي.
بیا تنظیمول	داخلول	1	ان پټ بیا تنظیم کړئ.

مرستندویه پیکټ جنراتور او ملټي پلیکسر سیګنالونه
multixer_out_data	محصول	72	د ملټي پلیکسر څخه د Avalon سټیمینګ محصول.
multixer_out_valid	محصول	1
ملټي پلیکسر_تیار	محصول	1
multixer_out_startofpacket	محصول	1
multixer_out_endofpacket	محصول	1
multixer_out_channel	محصول	11
multixer_in_data	داخلول	72	د ملټي پلیکسر In1 بندر ته د Avalon سټرینګ ان پټ. HDMI TX ویډیو Vsync. دا سیګنال باید د لینک سرعت ساعت ډومین سره همغږي شي. اصلي د دې سیګنال په پورته کیدو څنډه کې معاون جریان ته د HDR معلوماتو فریم داخلوي.
multixer_in_valid	داخلول	1
Multixer_in_ready	داخلول	1
multixer_in_startofpacket	داخلول	1
multixer_in_endofpacket hdmi_tx_vsync	داخلول داخلول	1 1

جدول 38. د HDR ډیټا ماډل (altera_hdmi_hdr_infoframe) سیګنالونه

سیګنال	هدایت	عرض	تفصیل
hb0	محصول	8	د ډینامیک رینج او ماسټرینګ معلوماتو فریم سرلیک بایټ 0: د معلوماتو فریم ډول کوډ.
hb1	محصول	8	د ډینامیک رینج او ماسټرینګ انفو فریم سرلیک بایټ 1: د معلوماتو فریم نسخه شمیره.
hb2	محصول	8	د متحرک رینج او ماسټرینګ معلوماتو فریم سرلیک بایټ 2: د معلوماتو فریم اوږدوالی.
pb	داخلول	224	د ډینامیک رینج او ماسټرینګ معلوماتو فریم ډیټا بایټ.

جدول 39. متحرک رینج او ماسټرینګ انفو فریم ډیټا بایټ بنډل بټ فیلډونه

بټ-فیلډ	تعریف	د جامد میټاډاټا ډول 1
7:0	د ډیټا بایټ 1: {5'h0، EOTF[2:0]}
15:8	د ډاټا بایټ 2: {5'h0، Static_Metadata_Descriptor_ID[2:0]}
23:16	د ډاټا بایټ 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	د ډاټا بایټ 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	د ډاټا بایټ 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	د ډاټا بایټ 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	د ډاټا بایټ 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	د ډاټا بایټ 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	د ډاټا بایټ 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	د ډاټا بایټ 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	د ډاټا بایټ 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	د ډاټا بایټ 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	د ډاټا بایټ 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	د ډاټا بایټ 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	د ډاټا بایټ 15: Static_Metadata_Descriptor	سپين_پوائنټ_x، LSB
127:120	د ډاټا بایټ 16: Static_Metadata_Descriptor	سپين_پوائنټ_x، MSB
135:128	د ډاټا بایټ 17: Static_Metadata_Descriptor	سپين_پوائنټ_y، LSB

143:136	د ډاټا بایټ 18: Static_Metadata_Descriptor	سپين_پوائنټ_y، MSB
151:144	د ډاټا بایټ 19: Static_Metadata_Descriptor	max_display_mastering_luminance، LSB
159:152	د ډاټا بایټ 20: Static_Metadata_Descriptor	max_display_mastering_luminance، MSB
167:160	د ډاټا بایټ 21: Static_Metadata_Descriptor	min_display_mastering_luminance، LSB
175:168	د ډاټا بایټ 22: Static_Metadata_Descriptor	min_display_mastering_luminance، MSB
183:176	د ډاټا بایټ 23: Static_Metadata_Descriptor	د منځپانګې اعظمي رڼا کچه، LSB
191:184	د ډاټا بایټ 24: Static_Metadata_Descriptor	د منځپانګې اعظمي رڼا کچه، MSB
199:192	د ډاټا بایټ 25: Static_Metadata_Descriptor	اعظمي چوکاټ - اوسط د رڼا کچه، LSB
207:200	د ډاټا بایټ 26: Static_Metadata_Descriptor	د اعظمي چوکاټ - اوسط د رڼا کچه، MSB
215:208	ساتل شوی
223:216	ساتل شوی

د HDR داخلول او فلټر کول غیر فعال کول
د HDR داخلول او فلټر غیر فعال کول تاسو ته وړتیا درکوي د HDR مینځپانګې بیا لیږد تصدیق کړئ چې دمخه د سرچینې معاون جریان کې شتون لري پرته له کوم تعدیل څخه د RX-TX Retransmit ډیزاین ex.ample.
د HDR معلوماتو فریم داخلولو او فلټر کولو غیر فعالولو لپاره:

1. په rxtx_link.v کې block_ext_hdr_infoframe 1'b0 ته تنظیم کړئ file د مرستندویه جریان څخه د HDR معلوماتو چوکاټ د فلټر کولو مخه نیولو لپاره.
2. په altera_hdmi_aux_hdr.v کې د avalon_st_multiplexer مثال د Multixer_in0_valid تنظیم کړئ file تر 1'b0 پورې د معاون کڅوړې جنریټر د TX معاون جریان کې د اضافي HDR معلوماتو چوکاټ رامینځته کولو او داخلولو څخه مخنیوي لپاره.
   

3.6. د بندولو سکیم
د کلاک کولو سکیم د HDMI Intel FPGA IP ډیزاین کې د ساعت ډومینونه روښانه کويample.
انځور 26. HDMI Intel FPGA IP ډیزاین Exampد کلاک کولو سکیم (Intel Quartus Prime Pro Edition)انځور 27. HDMI Intel FPGA IP ډیزاین Exampد کلاک کولو سکیم (Intel Quartus Prime Standard Edition)جدول 40. د کلاک کولو سکیم سیګنالونه

ساعت	په ډیزاین کې د سیګنال نوم	تفصیل
TX IOPLL/ TX PLL د حوالې ساعت 1	hdmi_clk_in	د TX IOPLL او TX PLL ته د ساعت حواله. د ساعت فریکونسۍ د HDMI TX TMDS ساعت چینل څخه د تمه شوي TMDS ساعت فریکونسۍ سره ورته ده. د دې لپاره HDMI Intel FPGA IP ډیزاین example، دا ساعت د مظاهرې هدف لپاره د RX TMDS ساعت سره وصل دی. ستاسو په غوښتنلیک کې، تاسو اړتیا لرئ چې د TMDS ساعت فریکونسۍ سره یو وقف شوی ساعت چمتو کړئ چې د ښه جټټر فعالیت لپاره د پروګرام وړ اوسیلیټر څخه. یادونه: د ټرانسیور RX پن د TX PLL حوالې ساعت په توګه مه کاروئ. ستاسو ډیزاین به په فټ کولو کې پاتې راشي که تاسو په RX پن کې HDMI TX refclk ځای په ځای کړئ.
د TX لیږدونکي ساعت بهر	tx_clk	ساعت د ټرانسیور څخه بیرته ترلاسه شوی، او فریکونسۍ په هر ساعت کې د ډیټا نرخ او سمبولونو پورې اړه لري. د TX ټرانسیور ساعت فریکونسۍ = د لیږدونکي ډیټا نرخ / (په هر ساعت کې سمبول * 10)
د TX PLL سیریل ساعت	tx_bonding_clocks	سیریل ګړندی ساعت د TX PLL لخوا رامینځته شوی. د ساعت فریکونسۍ د ډیټا نرخ پراساس ټاکل کیږي.
د TX/RX لینک سرعت ساعت	ls_clk	د لینک سرعت ساعت. د لینک سرعت د ساعت فریکونسۍ د متوقع TMDS ساعت فریکونسۍ پورې اړه لري، اوورونهampد لینګ فکتور، په هر ساعت کې سمبولونه، او د TMDS بټ ساعت نسبت.

		د TMDS بټ ساعت نسبت	د لینک سرعت ساعت فریکونسی
		0	د TMDS ساعت فریکونسۍ/ سمبول په هر ساعت
		1	د TMDS ساعت فریکونسۍ *4 / سمبول په هر ساعت کې
د TX/RX ویډیو ساعت	vid_clk	د ویډیو ډیټا ساعت. د ویډیو ډیټا ساعت فریکوینسي د رنګ ژوروالي پراساس د TX لینک سرعت ساعت څخه اخیستل کیږي.
		د TMDS بټ ساعت نسبت	د ویډیو ډیټا ساعت فریکونسی
		0	د TMDS ساعت / سمبول په هر ساعت / د رنګ ژور فکتور
		1	TMDS ساعت *4 / سمبول په هر ساعت / د رنګ ژور فکتور
		د رنګ لپاره بټونه	د رنګ ژوروالی فکتور
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS ساعت	tmds_clk_in	د HDMI RX څخه د TMDS ساعت چینل او IOPLL ته د حوالې ساعت سره وصل کوي.
د RX CDR حوالې ساعت 0 / TX PLL د حوالې ساعت 0	fr_clk	RX CDR او TX PLL ته د وړیا چلولو حواله ساعت. دا ساعت د بریښنا د کیلیبریشن لپاره اړین دی.
د RX CDR حوالې ساعت 1	iopll_outclk0	د RX ټرانسیور RX CDR ته حواله ساعت.
		د معلوماتو کچه	د RX حوالې ساعت فریکونسی
		د معلوماتو نرخ <1 Gbps	5× TMDS ساعت فریکونسۍ
		1 Gbps < د ډیټا نرخ <3.4 Gbps	د TMDS ساعت فریکونسۍ
		د معلوماتو کچه> 3.4 Gbps	4× TMDS ساعت فریکونسۍ
		• د معلوماتو کچه <1 Gbps: د اورونو لپارهampد لیږدونکي لږترلږه ډیټا نرخ اړتیا پوره کول. • د ډیټا کچه> 3.4 Gbps: د TMDS بټ نرخ د ساعت نسبت 1/40 ته د جبران کولو لپاره ترڅو د ټرانسیور ډیټا نرخ د ساعت تناسب په 1/10 کې وساتي. یادونه: د CDR حوالې ساعت په توګه د ټرانسیور RX پن مه کاروئ. ستاسو ډیزاین به په فټ کولو کې پاتې راشي که تاسو په RX پن کې HDMI RX refclk ځای په ځای کړئ.
د RX لیږدونکي ساعت بهر	rx_clk	ساعت د ټرانسیور څخه بیرته ترلاسه شوی، او فریکونسۍ په هر ساعت کې د ډیټا نرخ او سمبولونو پورې اړه لري. د RX ټرانسیور ساعت فریکونسۍ = د لیږدونکي ډیټا نرخ / (په هر ساعت کې سمبول * 10)
د مدیریت ساعت	mgmt_clk	د دې برخو لپاره د 100 MHz ساعت وړیا چلول:

		• د بیا تنظیمولو لپاره Avalon-MM انٹرفیسونه - د فریکونسۍ رینج اړتیا د 100-125 MHz ترمنځ ده. •، د ټرانسسیور د ترتیب ترتیب لپاره د PHY ریسیټ کنټرولر - د فریکونسۍ حد اړتیا د 1-500 MHz ترمنځ ده. • IOPLL بیا تنظیمول - د ساعت اعظمي فریکونسۍ 100 MHz ده. • د مدیریت لپاره د RX بیا تنظیم کول • سی پی یو • I2C ماسټر
I2C ساعت	i2c_clk	د 100 MHz ساعت ان پټ چې د I2C غلام ساعت کوي، SCDC په HDMI RX کور کې راجستر کوي، او EDID RAM.

اړوند معلومات

• د CDR حوالې ساعت په توګه د لیږدونکي RX پن کارول
• د TX PLL حوالې ساعت په توګه د لیږدونکي RX پن کارول

3.7. د انٹرفیس سیګنالونه
جدولونه د HDMI Intel FPGA IP ډیزاین لپاره سیګنالونه لیست کوي example.
جدول 41. د لوړې کچې سیګنالونه

سیګنال	هدایت	عرض	تفصیل
آن بورډ اوسیلیټر سیګنال
clk_fpga_b3_p	داخلول	1	د اصلي حوالې ساعت لپاره 100 MHz وړیا چلولو ساعت
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	داخلول	1	د لیږدونکي حوالې ساعت لپاره 625 MHz وړیا چلولو ساعت؛ دا ساعت د هرې فریکونسۍ کیدی شي

د کارونکي پش بټن او LEDs
کارن_پی بی	داخلول	1	د HDMI Intel FPGA IP ډیزاین فعالیت کنټرول کولو لپاره تڼۍ فشار کړئ
cpu_resetn	داخلول	1	نړیوال بیا تنظیم
کارن_لیډ_جی	محصول	4	شنه LED نمایش د ‏‎LED‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ
کارن_لیډ_ر	محصول	4	سور LED ښودنه د ‏‎LED‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ

د FMC پورټ B کې د HDMI FMC لور کارت پنونه
fmcb_gbtclk_m2c_p_0	داخلول	1	د HDMI RX TMDS ساعت
fmcb_dp_m2c_p	داخلول	3	HDMI RX سور، شنه او نیلي ډیټا چینلونه • د Bitec لور کارت بیاکتنه 11 — [0]: RX TMDS چینل 1 (شنه) — [1]: RX TMDS چینل 2 (سور) — [2]: RX TMDS چینل 0 (نیلي) • د Bitec لور کارت بیاکتنه 4 یا 6 — [0]: د RX TMDS چینل 1 (شنه) — قطبي اړخ بدل شوی — [1]: د RX TMDS چینل 0 (نیلي) — قطبي اړخ بدل شوی — [2]: د RX TMDS چینل 2 (ریډ) — قطبي اړخ بدل شوی
fmcb_dp_c2m_p	محصول	4	د HDMI TX ساعت، سور، شنه، او نیلي ډیټا چینلونه • د Bitec لور کارت بیاکتنه 11 — [0]: TX TMDS چینل 2 (سور) — [1]: TX TMDS چینل 1 (شنه) — [2]: TX TMDS چینل 0 (نیلي) — [3]: د TX TMDS ساعت چینل • د Bitec لور کارت بیاکتنه 4 یا 6 — [0]: د TX TMDS ساعت چینل — [1]: TX TMDS چینل 0 (نیلي) — [2]: TX TMDS چینل 1 (شنه) — [3]: TX TMDS چینل 2 (سور)
fmcb_la_rx_p_9	داخلول	1	د HDMI RX + 5V بریښنا کشف
fmcb_la_rx_p_8	دننه	1	د HDMI RX ګرم پلګ کشف
fmcb_la_rx_n_8	دننه	1	د DDC او SCDC لپاره HDMI RX I2C SDA
fmcb_la_tx_p_10	داخلول	1	HDMI RX I2C SCL د DDC او SCDC لپاره
fmcb_la_tx_p_12	داخلول	1	د HDMI TX ګرم پلګ کشف
fmcb_la_tx_n_12	دننه	1	د DDC او SCDC لپاره HDMI I2C SDA
fmcb_la_rx_p_10	دننه	1	HDMI I2C SCL د DDC او SCDC لپاره
fmcb_la_tx_p_11	دننه	1	د ریډریور کنټرول لپاره HDMI I2C SDA
fmcb_la_rx_n_9	دننه	1	د ریډریور کنټرول لپاره HDMI I2C SCL

جدول 42. HDMI RX د لوړې کچې سیګنالونه

سیګنال	هدایت	عرض	تفصیل
ساعت او سیګنالونه بیا تنظیم کړئ
mgmt_clk	داخلول	1	د سیسټم ساعت ان پټ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	داخلول	1	د لومړني لیږدونکي حوالې ساعت لپاره وړیا چلولو ساعت (625 MHz). دا ساعت د بریښنا د پورته کیدو په حالت کې د ټرانسیور کیلیبریشن لپاره اړین دی. دا ساعت د هرې فریکونسۍ کیدی شي.
بیا تنظیمول	داخلول	1	د سیسټم بیا تنظیمول

سیګنال	هدایت	عرض	تفصیل
ساعت او سیګنالونه بیا تنظیم کړئ
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	داخلول	1	د لیږدونکي بیا تنظیم کول. دا سیګنال د بریښنا په حالت کې د حوالې ساعتونو بدلولو پروسې (د وړیا چلولو ساعت څخه TMDS ساعت ته) په جریان کې تاکید شوی.
tmds_clk_in	داخلول	1	د HDMI RX TMDS ساعت
i2c_clk	داخلول	1	د DDC او SCDC انٹرفیس لپاره د ساعت ان پټ
vid_clk_out	محصول	1	د ویډیو ساعت تولید
ls_clk_out	محصول	1	د لینک سرعت ساعت تولید
سیسټم_انټ	محصول	1	د بریښنا په پورته کولو سره د سیسټم بیا تنظیم کولو لپاره د سیسټم پیل کول

RX لیږدونکی او IOPLL سیګنالونه
rx_serial_data	داخلول	3	د RX اصلي PHY ته د HDMI سیریل ډاټا
gxb_rx_ready	محصول	1	ښیې چې RX اصلي PHY چمتو دی
gxb_rx_cal_busy_out	محصول	3	د RX اصلي PHY کیلیبریشن د ټرانسیور آربیټر ته بوخت دی
gxb_rx_cal_busy_in	داخلول	3	د کیلیبریشن مصروف سیګنال د ټرانسیور آربیټر څخه RX اصلي PHY ته
iopll_locked	محصول	1	په ګوته کړئ چې IOPLL تړل شوی دی
gxb_reconfig_write	داخلول	3	د ټرانسیور بیا تنظیم کول Avalon-MM انٹرفیس د RX اصلي PHY څخه د ټرانسیور آربیټر ته
gxb_reconfig_read	داخلول	3
gxb_reconfig_address	داخلول	30
gxb_reconfig_writedata	داخلول	96
gxb_reconfig_readdata	محصول	96
gxb_reconfig_waitrequest	محصول	3

د RX د بیا تنظیم کولو مدیریت
rx_reconfig_en	محصول	1	د RX بیا تنظیم کول سیګنال فعالوي
اندازه کول	محصول	24	د HDMI RX TMDS ساعت فریکونسۍ اندازه کول (په 10 ms کې)
اندازه_درست	محصول	1	د اندازه کولو سیګنال د اعتبار وړ دی
os	محصول	1	اورونوampد لینګ فکتور: • ۰: اوورونه نشتهampلينګ • ۱:۵× اوورونهampلينګ
reconfig_mgmt_write	محصول	1	د RX بیا تنظیم کولو مدیریت Avalon د حافظې نقشه شوی انٹرفیس د ټرانسیور آربیټر ته
reconfig_mgmt_read	محصول	1
reconfig_mgmt_address	محصول	12

reconfig_mgmt_writedata	محصول	32
reconfig_mgmt_readdata	داخلول	32
reconfig_mgmt_waitrequest	داخلول	1

د HDMI RX کور سیګنالونه
TMDS_Bit_clock_Ratio	محصول	1	د SCDC راجستر انٹرفیس
آډیو_ډی	محصول	1	د HDMI RX کور آډیو انٹرفیسونه د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سینک انٹرفیس برخې ته مراجعه وکړئ.
آډیو_ډاټا	محصول	256
audio_info_ai	محصول	48
آډیو_ن	محصول	20
audio_CTS	محصول	20
آډیو_میټاډاټا	محصول	165
آډیو_فارمیټ	محصول	5
aux_pkt_data	محصول	72	د HDMI RX اصلي معاون انٹرفیسونه د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سینک انٹرفیس برخې ته مراجعه وکړئ.
aux_pkt_addr	محصول	6
aux_pkt_wr	محصول	1
aux_data	محصول	72
aux_sop	محصول	1
aux_eop	محصول	1
aux_valid	محصول	1
aux_error	محصول	1
جي سي پي	محصول	6	د HDMI RX کور سایډ بانډ سیګنالونه د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سینک انٹرفیس برخې ته مراجعه وکړئ.
info_avi	محصول	112
info_vsi	محصول	61
colordepth_mgmt_sync	محصول	2
vid_data	محصول	N*۹۹	د HDMI RX کور ویډیو پورټونه یادونه: ن = په هر ساعت کې سمبولونه ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
vid_vsync	محصول	N
vid_hsync	محصول	N
vid_de	محصول	N
حالت	محصول	1	د HDMI RX اصلي کنټرول او حالت بندرونه یادونه: ن = په هر ساعت کې سمبولونه ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
ctrl	محصول	N*6
تړل شوی	محصول	3
vid_lock	محصول	1
in_5v_power	داخلول	1	د HDMI RX 5V کشف او هټ پلګ کشف کول ته مراجعه وکړئ د سینک انٹرفیسونه برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
hdmi_rx_hpd_n	دننه	1

hdmi_rx_i2c_sda	دننه	1	HDMI RX DDC او SCDC انٹرفیس
hdmi_rx_i2c_scl	دننه	1

RX EDID RAM سیګنالونه
edid_ram_access	داخلول	1	د HDMI RX EDID رام لاسرسي انٹرفیس. کله چې تاسو د EDID رام څخه لیکل یا لوستل غواړئ د edid_ram_access ادعا وکړئ، که نه نو دا سیګنال باید ټیټ وساتل شي.
edid_ram_address	داخلول	8
edid_ram_write	داخلول	1
edid_ram_read	داخلول	1
edid_ram_readdata	محصول	8
edid_ram_writedata	داخلول	8
edid_ram_waitrequest	محصول	1

جدول 43. د HDMI TX د لوړې کچې سیګنالونه

سیګنال	هدایت	عرض	تفصیل
ساعت او سیګنالونه بیا تنظیم کړئ
mgmt_clk	داخلول	1	د سیسټم ساعت ان پټ (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	داخلول	1	د لومړني لیږدونکي حوالې ساعت لپاره وړیا چلولو ساعت (625 MHz). دا ساعت د بریښنا د پورته کیدو په حالت کې د ټرانسیور کیلیبریشن لپاره اړین دی. دا ساعت د هرې فریکونسۍ کیدی شي.
بیا تنظیمول	داخلول	1	د سیسټم بیا تنظیمول
hdmi_clk_in	داخلول	1	د TX IOPLL او TX PLL ته د ساعت حواله. د ساعت فریکونسۍ د TMDS ساعت فریکونسۍ سره ورته ده.
vid_clk_out	محصول	1	د ویډیو ساعت تولید
ls_clk_out	محصول	1	د لینک سرعت ساعت تولید
سیسټم_انټ	محصول	1	د بریښنا په پورته کولو سره د سیسټم بیا تنظیم کولو لپاره د سیسټم پیل کول
reset_xcvr	داخلول	1	TX ټرانسیور ته بیا تنظیم کړئ
reset_pll	داخلول	1	IOPLL او TX PLL ته بیا تنظیم کړئ
reset_pll_reconfig	محصول	1	د PLL بیا تنظیمولو ته بیا تنظیم کړئ

د TX لیږدونکي او IOPLL سیګنالونه
tx_serial_data	محصول	4	د TX اصلي PHY څخه د HDMI سیریل ډاټا
gxb_tx_ready	محصول	1	ښیي چې د TX اصلي PHY چمتو دی
gxb_tx_cal_busy_out	محصول	4	د TX اصلي PHY کیلیبریشن مصروف سیګنال ټرانسیور آربیټر ته
gxb_tx_cal_busy_in	داخلول	4	د کیلیبریشن مصروف سیګنال د ټرانسیور آربیټر څخه TX اصلي PHY ته

د TX لیږدونکي او IOPLL سیګنالونه
iopll_locked	محصول	1	په ګوته کړئ چې IOPLL تړل شوی دی
txpll_locked	محصول	1	په ګوته کړئ چې TX PLL تړل شوی دی
gxb_reconfig_write	داخلول	4	د ټرانسیور بیا تنظیم کول د Avalon حافظې نقشه شوی انٹرفیس د TX اصلي PHY څخه د ټرانسیور آربیټر ته
gxb_reconfig_read	داخلول	4
gxb_reconfig_address	داخلول	40
gxb_reconfig_writedata	داخلول	128
gxb_reconfig_readdata	محصول	128
gxb_reconfig_waitrequest	محصول	4

TX IOPLL او TX PLL د بیا تنظیم کولو سیګنالونه
pll_reconfig_write/ tx_pll_reconfig_write	داخلول	1	TX IOPLL/TX PLL د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیمول
pll_reconfig_read/ tx_pll_reconfig_read	داخلول	1
pll_reconfig_address/ tx_pll_reconfig_address	داخلول	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	داخلول	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	محصول	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	محصول	1
os	داخلول	2	اورونوampد لینګ فکتور: • ۰: اوورونه نشتهampلينګ • ۱:۵× اوورونهampلينګ • ۱:۵× اوورونهampلينګ • ۱:۵× اوورونهampلينګ
اندازه کول	داخلول	24	د لیږدونکي ویډیو ریزولوشن د TMDS ساعت فریکونسۍ په ګوته کوي.

د HDMI TX کور سیګنالونه
ctrl	داخلول	6*N	د HDMI TX اصلي کنټرول انٹرفیسونه یادونه: ن = په هر ساعت کې سمبولونه د سرچینې انٹرفیس برخې ته مراجعه وکړئ HDMI د نورو معلوماتو لپاره د Intel FPGA IP کارن لارښود.
حالت	داخلول	1
TMDS_Bit_clock_Ratio	داخلول	1	SCد DC راجستر انٹرفیس د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سرچینې انٹرفیس برخې ته مراجعه وکړئ.
Scrambler_Enable	داخلول	1
آډیو_ډی	داخلول	1	د HDMI TX کور آډیو انٹرفیسونه ته مراجعه وکړئ د سرچینې انٹرفیس برخه کې د HDMI Intel FPGA IP کارونکي لارښود د نورو معلوماتو لپاره.
آډیو_میوټ	داخلول	1
آډیو_ډاټا	داخلول	256
ادامه…

د HDMI TX کور سیګنالونه
audio_info_ai	داخلول	49
آډیو_ن	داخلول	22
audio_CTS	داخلول	22
آډیو_میټاډاټا	داخلول	166
آډیو_فارمیټ	داخلول	5
i2c_master_write	داخلول	1	د TX I2C ماسټر Avalon حافظه نقشه شوی انٹرفیس د TX کور دننه I2C ماسټر ته. یادونه: دا سیګنالونه یوازې هغه وخت شتون لري کله چې تاسو چالان کړئ I2C شامل کړئ پیرامیټر
i2c_master_read	داخلول	1
i2c_master_address	داخلول	4
i2c_master_writedata	داخلول	32
i2c_master_readdata	محصول	32
aux_ready	محصول	1	د HDMI TX اصلي معاون انٹرفیسونه د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سرچینې انٹرفیس برخې ته مراجعه وکړئ.
aux_data	داخلول	72
aux_sop	داخلول	1
aux_eop	داخلول	1
aux_valid	داخلول	1
جي سي پي	داخلول	6	د HDMI TX کور سایډ بانډ سیګنالونه د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سرچینې انٹرفیس برخې ته مراجعه وکړئ.
info_avi	داخلول	113
info_vsi	داخلول	62
vid_data	داخلول	N*۹۹	د HDMI TX کور ویډیو پورټونه یادونه: N = سمبولونه په هر ساعت کې د نورو معلوماتو لپاره د HDMI Intel FPGA IP کارن لارښود کې د سرچینې انٹرفیس برخې ته مراجعه وکړئ.
vid_vsync	داخلول	N
vid_hsync	داخلول	N
vid_de	داخلول	N

I2C او Hot Plug د نښې نښانې کشف کوي
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) یادونه: کله چې ته I2C شامل کړئ پیرامیټر، دا سیګنال په TX کور کې ځای پرځای شوی او په دې کچه به نه لیدل کیږي.	محصول	1	د I2C ماسټر Avalon حافظې نقشه شوي انٹرفیسونه
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) یادونه: کله چې ته I2C شامل کړئ پیرامیټر، دا سیګنال په TX کور کې ځای پرځای شوی او په دې کچه به نه لیدل کیږي.	محصول	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) یادونه: کله چې ته I2C شامل کړئ پیرامیټر، دا سیګنال په TX کور کې ځای پرځای شوی او په دې کچه به نه لیدل کیږي.	داخلول	1
ادامه…

I2C او Hot Plug د نښې نښانې کشف کوي
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) یادونه: کله چې ته I2C شامل کړئ پیرامیټر، دا سیګنال په TX کور کې ځای پرځای شوی او په دې کچه به نه لیدل کیږي.	داخلول	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	محصول	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	محصول	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	داخلول	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	داخلول	1
hdmi_tx_i2c_sda	دننه	1	HDMI TX DDC او SCDC انٹرفیسونه
hdmi_tx_i2c_scl	دننه	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	دننه	1	د Bitec لور کارت بیاکتنې 2 TI11 کنټرول لپاره I181C انٹرفیس
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	دننه	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	دننه	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	دننه	1
tx_i2c_avalon_waitrequest	محصول	1	د I2C ماسټر Avalon حافظې نقشه شوي انٹرفیسونه
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	داخلول	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	داخلول	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	محصول	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	داخلول	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	داخلول	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	محصول	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	محصول	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	داخلول	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	داخلول	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	محصول	8
ادامه…

I2C او Hot Plug د نښې نښانې کشف کوي
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	داخلول	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	داخلول	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	محصول	1
hdmi_tx_hpd_n	داخلول	1	د HDMI TX هټ پلګ انٹرفیس کشف کوي
tx_hpd_ack	داخلول	1
tx_hpd_req	محصول	1

جدول 44. د لیږدونکي آربیټر سیګنالونه

سیګنال	هدایت	عرض	تفصیل
clk	داخلول	1	د بیا تنظیمولو ساعت. دا ساعت باید ورته ساعت د بیا تنظیم کولو مدیریت بلاکونو سره شریک کړي.
بیا تنظیمول	داخلول	1	سیګنال بیا تنظیم کړئ. دا ریسیټ باید د بیا تنظیم کولو مدیریت بلاکونو سره ورته ریسیټ شریک کړي.
rx_rcfg_en	داخلول	1	د RX بیا تنظیم کول سیګنال فعالوي
tx_rcfg_en	داخلول	1	د TX بیا تنظیم کول سیګنال فعالوي
rx_rcfg_ch	داخلول	2	په ګوته کوي چې کوم چینل باید په RX کور کې بیا تنظیم شي. دا سیګنال باید تل ثابت پاتې شي.
tx_rcfg_ch	داخلول	2	په ګوته کوي چې کوم چینل باید په TX کور کې بیا تنظیم شي. دا سیګنال باید تل ثابت پاتې شي.
rx_reconfig_mgmt_write	داخلول	1	د RX بیا تنظیم کولو مدیریت څخه د Avalon-MM انٹرفیس بیا تنظیم کول
rx_reconfig_mgmt_read	داخلول	1
rx_reconfig_mgmt_address	داخلول	10
rx_reconfig_mgmt_writedata	داخلول	32
rx_reconfig_mgmt_readdata	محصول	32
rx_reconfig_mgmt_waitrequest	محصول	1
tx_reconfig_mgmt_write	داخلول	1	د TX بیا تنظیم کولو مدیریت څخه د Avalon-MM انٹرفیس بیا تنظیم کول
tx_reconfig_mgmt_read	داخلول	1
tx_reconfig_mgmt_address	داخلول	10
tx_reconfig_mgmt_writedata	داخلول	32
tx_reconfig_mgmt_readdata	محصول	32
tx_reconfig_mgmt_waitrequest	محصول	1
reconfig_write	محصول	1	ترانسیور ته د Avalon-MM انٹرفیس بیا تنظیمول
reconfig_read	محصول	1
ادامه…

سیګنال	هدایت	عرض	تفصیل
reconfig_address	محصول	10
reconfig_writedata	محصول	32
rx_reconfig_readdata	داخلول	32
rx_reconfig_waitrequest	داخلول	1
tx_reconfig_readdata	داخلول	1
tx_reconfig_waitrequest	داخلول	1
rx_cal_busy	داخلول	1	د RX ټرانسیور څخه د کیلیبریشن حالت سیګنال
tx_cal_busy	داخلول	1	د TX ټرانسیور څخه د کیلیبریشن حالت سیګنال
rx_reconfig_cal_busy	محصول	1	د RX ټرانسیور PHY ری سیٹ کنټرول ته د کیلیبریشن حالت سیګنال
tx_reconfig_cal_busy	محصول	1	د TX ټرانسیور PHY ریسیټ کنټرول څخه د کیلیبریشن حالت سیګنال

جدول 45. د RX-TX لینک سیګنالونه

سیګنال	هدایت	عرض	تفصیل
بیا تنظیمول	داخلول	1	ویډیو/آډیو/اکسیلري/سایډ بانډ FIFO بفر ته بیا تنظیم کړئ.
hdmi_tx_ls_clk	داخلول	1	د HDMI TX لینک سرعت ساعت
hdmi_rx_ls_clk	داخلول	1	د HDMI RX لینک سرعت ساعت
hdmi_tx_vid_clk	داخلول	1	د HDMI TX ویډیو ساعت
hdmi_rx_vid_clk	داخلول	1	د HDMI RX ویډیو ساعت
hdmi_rx_لاک شوی	داخلول	3	د HDMI RX بند حالت په ګوته کوي
hdmi_rx_de	داخلول	N	د HDMI RX ویډیو انٹرفیس یادونه: ن = په هر ساعت کې سمبولونه
hdmi_rx_hsync	داخلول	N
hdmi_rx_vsync	داخلول	N
hdmi_rx_data	داخلول	ن*۵
rx_audio_format	داخلول	5	د HDMI RX آډیو انٹرفیس
rx_audio_metadata	داخلول	165
rx_audio_info_ai	داخلول	48
rx_audio_CTS	داخلول	20
rx_audio_N	داخلول	20
rx_audio_de	داخلول	1
rx_audio_data	داخلول	256
rx_gcp	داخلول	6	د HDMI RX سایډ بانډ انٹرفیسونه
rx_info_avi	داخلول	112
rx_info_vsi	داخلول	61
ادامه…

سیګنال	هدایت	عرض	تفصیل
rx_aux_eop	داخلول	1	د HDMI RX معاون انٹرفیسونه
rx_aux_sop	داخلول	1
rx_aux_valid	داخلول	1
rx_aux_data	داخلول	72
hdmi_tx_de	محصول	N	د HDMI TX ویډیو انٹرفیس یادونه: ن = په هر ساعت کې سمبولونه
hdmi_tx_hsync	محصول	N
hdmi_tx_vsync	محصول	N
hdmi_tx_data	محصول	ن*۵
tx_audio_format	محصول	5	د HDMI TX آډیو انٹرفیس
tx_audio_metadata	محصول	165
tx_audio_info_ai	محصول	48
tx_audio_CTS	محصول	20
tx_audio_N	محصول	20
tx_audio_de	محصول	1
tx_audio_data	محصول	256
tx_gcp	محصول	6	د HDMI TX سایډ بانډ انٹرفیسونه
tx_info_avi	محصول	112
tx_info_vsi	محصول	61
tx_aux_eop	محصول	1	د HDMI TX معاون انٹرفیسونه
tx_aux_sop	محصول	1
tx_aux_valid	محصول	1
tx_aux_data	محصول	72
tx_aux_ready	محصول	1

جدول 46. د پلیټ فارم ډیزاینر سیسټم سیګنالونه

سیګنال	هدایت	عرض	تفصیل
cpu_clk (Intel Quartus Prime Standard Edition)	داخلول	1	د CPU ساعت
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	داخلول	1	د CPU بیا ځای په ځای کول
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	داخلول	1	د TMDS بټ ساعت نسبت
اندازه_پیو_بهرنۍ_اړیکه_صادر	داخلول	24	د متوقع TMDS ساعت فریکونسۍ
ادامه…

سیګنال	هدایت	عرض	تفصیل
اندازه_درست_پیو_بهرنۍ_کنکشن_ایکسپور t	داخلول	1	د PIO اندازه کول د اعتبار وړ دي
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	داخلول	1	د I2C ماسټر انٹرفیس
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	داخلول	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	محصول	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	محصول	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	داخلول	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	داخلول	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	محصول	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	محصول	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	محصول	3	د DDC او SCDC لپاره د I2C ماسټر Avalon حافظې نقشه شوي انٹرفیسونه
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	محصول	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	داخلول	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	محصول	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	داخلول	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	محصول	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	محصول	3	د Bitec لور کارت بیاکتنې 2، T11 کنټرول لپاره د I1181C ماسټر Avalon حافظې نقشه شوي انٹرفیس
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	محصول	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	داخلول	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	محصول	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	داخلول	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	محصول	1
ادامه…

سیګنال	هدایت	عرض	تفصیل
edid_ram_access_pio_external_connection_exp ort	محصول	1	د EDID رام لاسرسي انٹرفیس. اصرار وکړئ edid_ram_access_pio_ external_connection_ صادر کړئ کله چې تاسو غواړئ د RX په سر کې د EDID رام څخه لیکل یا لوستل غواړئ. په پلیټ فارم ډیزاینر کې د EDID RAM لاسرسي Avalon-MM غلام د لوړ کچې RX ماډلونو کې د EDID RAM انٹرفیس سره وصل کړئ.
edid_ram_slave_translator_address	محصول	8
edid_ram_slave_translator_write	محصول	1
edid_ram_slave_translator_read	محصول	1
edid_ram_slave_translator_readdata	داخلول	8
edid_ram_slave_translator_writedata	محصول	8
edid_ram_slave_translator_waitrequest	داخلول	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	داخلول	1	د RX PMA بیا تنظیمول Avalon حافظه نقشه شوي انٹرفیسونه
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	داخلول	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	محصول	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	محصول	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	محصول	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	محصول	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	داخلول	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	محصول	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	داخلول	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	داخلول	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	محصول	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	محصول	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	داخلول	1	د TX PLL بیا تنظیمول Avalon د حافظې نقشه شوي انٹرفیسونه
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	محصول	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	محصول	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	محصول	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	محصول	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	داخلول	32
ادامه…

سیګنال	هدایت	عرض	تفصیل
tx_pll_waitrequest_pio_external_connection_ صادرات	داخلول	1	د TX PLL انتظار غوښتنه
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	محصول	12	د TX PMA بیا تنظیم کول Avalon حافظه نقشه شوي انٹرفیسونه
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	محصول	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	محصول	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	داخلول	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	محصول	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	داخلول	1
tx_pma_waitrequest_pio_external_connection_ صادرات	داخلول	1	د TX PMA انتظار غوښتنه
tx_pma_cal_busy_pio_external_connection_exp ort	داخلول	1	د TX PMA بیا حساب کولو بوخت
tx_pma_ch_export	محصول	2	د TX PMA چینلونه
tx_rcfg_en_pio_external_connection_export	محصول	1	د TX PMA بیا تنظیم کول فعالول
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	محصول	32	TX IOPLL د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیم کول
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	داخلول	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	داخلول	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	محصول	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	محصول	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	محصول	1
tx_os_pio_external_connection_export	محصول	2	اورونوampد لینګ فکتور: • ۰: اوورونه نشتهampلينګ • ۱:۵× اوورونهampلينګ • ۱:۵× اوورونهampلينګ • ۱:۵× اوورونهampلينګ
tx_rst_pll_pio_external_connection_export	محصول	1	IOPLL او TX PLL ته بیا تنظیم کړئ
tx_rst_xcvr_pio_external_connection_export	محصول	1	د TX اصلي PHY ته بیا تنظیم کړئ
wd_timer_resetrequest_reset	محصول	1	د واچ ډیګ ټایمر بیا تنظیمول
رنګ_ژوروالی_پیو_بهرنی_اړیکه_صادر	داخلول	2	د رنګ ژوروالی
tx_hpd_ack_pio_external_connection_export	محصول	1	د TX هوټ پلګ لپاره د لاس مینځلو کشف کول
tx_hpd_req_pio_external_connection_export	داخلول	1

3.8. ډیزاین RTL پیرامیټونه
د ډیزاین پخوانۍ دودیز کولو لپاره د HDMI TX او RX Top RTL پیرامیټونه وکاروئample.
ډیری ډیزاین پیرامیټونه په ډیزاین Ex کې شتون لريampد HDMI Intel FPGA IP پیرامیټر ایډیټر le tab. تاسو لاهم کولی شئ ډیزاین بدل کړئampستاسو تنظیمات
د RTL پیرامیټونو له لارې د پیرامیټر مدیر کې جوړ شوی.

جدول 47. د HDMI RX لوړ پیرامیټونه

پیرامیټر	ارزښت	تفصیل
SUPPORT_DEEP_COLOR	• ۰: ژور رنګ نشته • 1: ژور رنګ	معلوموي چې آیا کور کولی شي ژور رنګ فارمیټونه کوډ کړي.
SUPPORT_AUXILIARY	• 0: نه AUX • 1: AUX	معلوموي چې آیا د معاون چینل کوډ کول شامل دي.
SYMBOLS_PER_CLOCK	8	د Intel Arria 8 وسیلو لپاره په هر ساعت کې د 10 سمبولونو ملاتړ کوي.
SUPPORT_AUDIO	• 0: هیڅ غږ نشته • 1: آډیو	معلوموي چې آیا کور کولی شي آډیو کوډ کړي.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (اصلي ارزښت)	د EDID RAM د اندازې 2 د ننوتلو اساس.
BITEC_DAUGHTER_CARD_REV	• 0: د Bitec HDMI لور کارت په نښه نه کوي • 4: د Bitec HDMI لور کارت بیاکتنې 4 ملاتړ کوي • 6: په نښه کول د Bitec HDMI لور کارت بیاکتنه 6 •11: د Bitec HDMI لور کارت بیاکتنه 11 په نښه کول (ډیفالټ)	د Bitec HDMI لور کارت کارول شوي بیاکتنه مشخصوي. کله چې تاسو بیاکتنه بدله کړئ، ډیزاین ممکن د ټرانسیور چینلونه بدل کړي او د Bitec HDMI لور کارت اړتیاو سره سم قطبیت بدل کړي. که تاسو د BITEC_DAUGHTER_CARD_REV پیرامیټر 0 ته وټاکئ، ډیزاین د ټرانسیور چینلونو او قطبیت کې هیڅ بدلون نه راولي.
POLARITY_INVERSION	• 0: د قطبي حالت بدلول • 1: قطبي حرکت مه بدلوئ	دا پیرامیټر 1 ته وټاکئ ترڅو د ان پټ ډیټا د هر بټ ارزښت بدل کړي. د دې پیرامیټر 1 ته تنظیم کول د RX ټرانسیور rx_polinv بندر ته 4'b1111 تفویض کوي.

جدول 48. د HDMI TX غوره پیرامیټونه

پیرامیټر	ارزښت	تفصیل
USE_FPLL	1	fPLL یوازې د Intel Cyclone® 10 GX وسیلو لپاره د TX PLL په توګه ملاتړ کوي. تل دا پیرامیټر 1 ته تنظیم کړئ.
SUPPORT_DEEP_COLOR	• ۰: ژور رنګ نشته • 1: ژور رنګ	معلوموي چې آیا کور کولی شي ژور رنګ فارمیټونه کوډ کړي.
SUPPORT_AUXILIARY	• 0: نه AUX • 1: AUX	معلوموي چې آیا د معاون چینل کوډ کول شامل دي.
SYMBOLS_PER_CLOCK	8	د Intel Arria 8 وسیلو لپاره په هر ساعت کې د 10 سمبولونو ملاتړ کوي.
ادامه…

پیرامیټر	ارزښت	تفصیل
SUPPORT_AUDIO	• 0: هیڅ غږ نشته • 1: آډیو	معلوموي چې آیا کور کولی شي آډیو کوډ کړي.
BITEC_DAUGHTER_CARD_REV	• 0: د Bitec HDMI لور کارت په نښه نه کوي • 4: د Bitec HDMI لور کارت بیاکتنې 4 ملاتړ کوي • 6: په نښه کول د Bitec HDMI لور کارت بیاکتنه 6 • 11: د Bitec HDMI لور کارت بیاکتنه 11 په نښه کول (ډیفالټ)	د Bitec HDMI لور کارت کارول شوي بیاکتنه مشخصوي. کله چې تاسو بیاکتنه بدله کړئ، ډیزاین ممکن د ټرانسیور چینلونه بدل کړي او د Bitec HDMI لور کارت اړتیاو سره سم قطبیت بدل کړي. که تاسو د BITEC_DAUGHTER_CARD_REV پیرامیټر 0 ته وټاکئ، ډیزاین د ټرانسیور چینلونو او قطبیت کې هیڅ بدلون نه راولي.
POLARITY_INVERSION	• 0: د قطبي حالت بدلول • 1: قطبي حرکت مه بدلوئ	دا پیرامیټر 1 ته وټاکئ ترڅو د ان پټ ډیټا د هر بټ ارزښت بدل کړي. 1 ته د دې پیرامیټر تنظیم کول د TX ټرانسیور tx_polinv بندر ته 4'b1111 تفویض کوي.

3.9. د هارډویر ترتیب
د HDMI Intel FPGA IP ډیزاین example د HDMI 2.0b وړ دی او د معیاري HDMI ویډیو جریان لپاره د لوپ تھرو مظاهرې ترسره کوي.
د هارډویر ازموینې د چلولو لپاره، د HDMI فعال وسیله - لکه د HDMI انٹرفیس سره ګرافیک کارت - د ټرانسسیور اصلي PHY RX بلاک سره وصل کړئ، او HDMI سنک
داخلول

1. د HDMI سنک بندر په معیاري ویډیو جریان کې ډیکوډ کوي او د ساعت ریکوری کور ته لیږي.
2. د HDMI RX کور ویډیو، معاون، او آډیو ډیټا ډیکوډ کوي ترڅو د DCFIFO له لارې د HDMI TX کور سره موازي کې لوپ شي.
3. د FMC لور کارت د HDMI سرچینې پورټ عکس څارونکي ته لیږدوي.

یادونه:
که تاسو غواړئ د بل Intel FPGA پراختیایی بورډ وکاروئ ، تاسو باید د وسیلې دندې او د پن دندې بدل کړئ. د ټرانسیور انلاګ ترتیب د Intel Arria 10 FPGA پراختیایی کټ او Bitec HDMI 2.0 لور کارت لپاره ازمول شوی. تاسو کولی شئ د خپل بورډ لپاره تنظیمات بدل کړئ.

جدول 49. په تخته کې د پش بټن او د کارونکي LED افعال

د فشار تڼۍ / LED	فعالیت
cpu_resetn	د سیسټم ری سیٹ کولو لپاره یو ځل فشار ورکړئ.
user_pb[0]	معیاري HDMI سرچینې ته د HPD سیګنال بدلولو لپاره یو ځل فشار ورکړئ.
user_pb[1]	• د DVI کوډ شوي سیګنال لیږلو لپاره د TX کور ته لارښوونه کولو لپاره فشار ورکړئ او ونیسئ. • د HDMI کوډ شوي سیګنال لیږلو لپاره خوشې کړئ.
user_pb[2]	• د TX کور ته د لارښوونې لپاره فشار ورکړئ او ونیسئ ترڅو د سایډ بانډ سیګنالونو څخه د معلوماتو فریمونو لیږل ودروي. • د سایډ بانډ سیګنالونو څخه د معلوماتو چوکاټونو لیږلو بیا پیلولو لپاره خوشې کول.
USER_LED[0]	د RX HDMI PLL تالا حالت. • 0 = خلاص شوی • 1 = تړل شوی
USER_LED[1]	د RX ټرانسیور چمتو حالت.
ادامه…

د فشار تڼۍ / LED	فعالیت
	• 0 = چمتو نه دی • 1 = چمتو دی
USER_LED[2]	د RX HDMI کور لاک حالت. • 0 = لږترلږه 1 چینل خلاص شوی • 1 = ټول 3 چینلونه تړل شوي
USER_LED[3]	RX اوورونهampد لینګ حالت. • 0 = غیر اوورونهampلیډ (د معلوماتو کچه> په Intel Arria 1,000 وسیله کې 10 Mbps) • 1 = اورونهampled (د معلوماتو کچه <100 Mbps په Intel Arria 10 وسیلې کې)
USER_LED[4]	د TX HDMI PLL تالا حالت. • 0 = خلاص شوی • 1 = تړل شوی
USER_LED[5]	د TX ټرانسیور چمتو حالت. • 0 = چمتو نه دی • 1 = چمتو دی
USER_LED[6]	د TX ټرانسیور PLL تالا حالت. • 0 = خلاص شوی • 1 = تړل شوی
USER_LED[7]	TX اوورونهampد لینګ حالت. • 0 = غیر اوورونهampلیډ (د معلوماتو کچه> په Intel Arria 1,000 وسیله کې 10 Mbps) • 1 = اورونهampled (د معلوماتو کچه <1,000 Mbps په Intel Arria 10 وسیلې کې)

3.10. د سمولو ټیسټ بینچ
د سمولیشن ټیسټ بینچ د RX کور ته د HDMI TX سیریل لوپ بیک سمولیټ کوي.
یادونه:
دا سمولیشن ټیسټ بینچ د I2C شاملولو پیرامیټر فعال شوي ډیزاینونو لپاره نه ملاتړ کیږي.

3. HDMI 2.0 ډیزاین Example (د FRL = 0 ملاتړ)
683156 | 2022.12.27
28 شکل. د HDMI Intel FPGA IP سمولیشن ټیسټ بینچ بلاک ډیاګرام

جدول 50. د ټیسټ بینچ اجزا

اجزا	تفصیل
ویډیو TPG	د ویډیو ټیسټ نمونه جنریټر (TPG) د ویډیو محرک چمتو کوي.
آډیو ایسampلی جنرال	آډیو ایسample جنراتور آډیو چمتو کويampد محرک جنریټر د آډیو چینل له لارې لیږدولو لپاره د زیاتیدونکي ازموینې ډیټا نمونه رامینځته کوي.
آکس ایسampلی جنرال	د aux sample جنراتور معاون s چمتو کويampد محرک جنریټر یو ثابت ډاټا تولیدوي چې د لیږدونکي څخه لیږدول کیږي.
د CRC چک	دا چیکر تاییدوي که د TX ټرانسیور بیرته ترلاسه شوي ساعت فریکوینسي د مطلوب ډیټا نرخ سره سمون ولري.
د آډیو ډیټا چیک	د آډیو ډیټا چیک پرتله کوي چې ایا د ډیریدونکي ازموینې ډیټا نمونه ترلاسه شوې او په سمه توګه کوډ شوې.
د Aux ډیټا چیک	د aux ډیټا چیک پرتله کوي چې ایا تمه شوي aux ډیټا ترلاسه شوي او د رسیدونکي اړخ کې په سمه توګه کوډ شوي.

د HDMI سمولیشن ټیسټ بینچ لاندې تایید ازموینې ترسره کوي:

د HDMI ځانګړتیا	تایید
د ویډیو ډاټا	• د ټیسټ بینچ د ان پټ او آوټ پوټ ویډیو کې د CRC چک کول پلي کوي. • دا د لیږد شوي ډیټا CRC ارزښت د CRC په مقابل کې د ترلاسه شوي ویډیو ډیټا کې محاسبه کوي. • د ټیسټ بینچ بیا د رسیدونکي څخه د 4 مستحکم V-SYNC سیګنالونو موندلو وروسته چک کول ترسره کوي.
مرستندویه معلومات	• aux sampلی جنریټر یو ثابت ډاټا تولیدوي چې د لیږدونکي څخه لیږدول کیږي. • د رسیدونکي اړخ کې، جنراتور پرتله کوي چې آیا تمه شوي مرستندویه معلومات ترلاسه شوي او په سمه توګه کوډ شوي.
د آډیو ډاټا	• آډیو sampلی جنریټر د آډیو چینل له لارې لیږدولو لپاره د زیاتیدونکي ازموینې ډیټا نمونه رامینځته کوي. • د رسیدونکي اړخ کې، د آډیو ډیټا چیکر چک کوي او پرتله کوي چې ایا د ډیریدونکي ازموینې ډیټا نمونه ترلاسه شوې او په سمه توګه کوډ شوې.

یو بریالی سمول د لاندې پیغام سره پای ته رسیږي:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# آډیو_چینل = 8
# سمول پاس

جدول 51. د HDMI Intel FPGA IP ډیزاین Example ملاتړ شوي سمیلیټرونه

سیمالټ	ویریلوګ HDL	VHDL
ماډل سیم - د انټیل FPGA نسخه / ماډل سیم - د انټیل FPGA سټارټر نسخه	هو	هو
VCS/VCS MX	هو	هو
Riviera-PRO	هو	هو
Xcelium موازي	هو	نه

3.11 ستاسو ډیزاین ته وده ورکول
جدول 52. د HDMI ډیزاین Exampد مخکني Intel Quartus Prime Pro Edition سافټویر نسخه سره مطابقت

ډیزاین Example variant	د Intel Quartus Prime Pro Edition 20.3 ته د لوړولو وړتیا
HDMI 2.0 ډیزاین Example (د FRL = 0 ملاتړ)	نه

د هر غیر مطابقت لرونکي ډیزاین لپاره exampپه هرصورت، تاسو باید لاندې کار وکړئ:

1. یو نوی ډیزاین جوړ کړئ exampد اوسني Intel Quartus Prime Pro Edition سافټویر نسخه کې ستاسو د موجوده ډیزاین ورته تشکیلاتو په کارولو سره.
2. ټول ډیزاین پرتله کړئ exampد ډیزاین سره le لارښود exampد پخوانۍ Intel Quartus Prime Pro Edition سافټویر نسخه په کارولو سره رامینځته شوی. موندل شوي بدلونونه پورټ.

HDCP د HDMI 2.0/2.1 ډیزاین Example

HDCP د HDMI هارډویر ډیزاین example تاسو سره د HDCP خصوصیت فعالیت ارزولو کې مرسته کوي او تاسو ته وړتیا درکوي ستاسو د Intel Arria 10 ډیزاینونو کې دا فیچر وکاروئ.
یادونه:
د HDCP فیچر د Intel Quartus Prime Pro Edition سافټویر کې شامل نه دی. د HDCP فیچر ته د لاسرسي لپاره، د Intel سره اړیکه ونیسئ https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. د لوړ بینډ ویت ډیجیټل مینځپانګې محافظت (HDCP)
د لوړ بینډ ویت ډیجیټل مینځپانګې محافظت (HDCP) د ډیجیټل حقونو محافظت یوه بڼه ده ترڅو د نندارې ته د سرچینې ترمینځ خوندي اړیکه رامینځته کړي.
انټیل اصلي ټیکنالوژي رامینځته کړې ، کوم چې د ډیجیټل مینځپانګې محافظت LLC ډلې لخوا جواز لري. HDCP د کاپي محافظت میتود دی چیرې چې آډیو / ویډیو جریان د لیږدونکي او ترلاسه کونکي ترمینځ کوډ شوی ، د غیرقانوني کاپي کولو پروړاندې یې ساتي.
د HDCP ځانګړتیاوې د HDCP مشخصاتو نسخه 1.4 او د HDCP ځانګړتیا نسخه 2.3 سره سمون لري.
HDCP 1.4 او HDCP 2.3 IPs ټول حسابونه د هارډویر اصلي منطق کې ترسره کوي پرته له کوم محرم ارزښتونو (لکه شخصي کیلي او سیشن کیلي) د کوډ شوي IP څخه بهر د لاسرسي وړ دي.

جدول 53. د HDCP IP دندې

د HDCP IP	افعال
HDCP 1.4 IP	• د تصدیق تبادله - د ماسټر کیلي محاسبه (کیلومتره) - د تصادفي یو تولید - د سیشن کیلي (Ks)، M0 او R0 محاسبه. • د ریپیټر سره تصدیق - د V او V' محاسبه او تصدیق • د لینک بشپړتیا تایید - د چوکاټ کیلي (Ki)، Mi او Ri محاسبه.
ادامه…

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

ISO
9001:2015
ثبت شوی

د HDCP IP	افعال
	• ټول سایفر موډونه لکه hdcpBlockCipher، hdcpStreamCipher، hdcpRekeyCipher، او hdcpRngCipher • د اصلي کوډ کولو حالت سیګنال (DVI) او د کوډ کولو حالت ته وده ورکول (HDMI) • ریښتیني تصادفي شمیره جنریټر (TRNG) - د هارډویر پر بنسټ، بشپړ ډیجیټل تطبیق او غیر تصادفي تصادفي شمیر جنراتور
HDCP 2.3 IP	• ماسټر کیلي (کیلومتره)، د سیشن کیلي (ks) او نونس (rn، riv) نسل - د NIST.SP800-90A تصادفي شمیرې تولید سره مطابقت لري • تصدیق او کلیدي تبادله - د RTX او rrx لپاره د تصادفي شمیرو تولید د NIST.SP800-90A تصادفي شمیرې تولید سره مطابقت لري - د DCP عامه کیلي (kpubdcp) په کارولو سره د ترلاسه کونکي سند (certrx) لاسلیک تصدیق — 3072 بټونه RSASSA-PKCS#1 v1.5 - RSAES-OAEP (PKCS#1 v2.1) د ماسټر کیلي کوډ کول او کوډ کول (کیلومتره) - د AES-CTR حالت په کارولو سره د kd (dkey0, dkey1) اخستل - د H او H' محاسبه او تصدیق - د Ekh (km) او کیلومتره (جوړیدل) محاسبه • د ریپیټر سره تصدیق - د V او V' محاسبه او تصدیق - د M او M' محاسبه او تصدیق د سیسټم نوي کول (SRM) - د kpubdcp په کارولو سره د SRM لاسلیک تایید — 3072 بټونه RSASSA-PKCS#1 v1.5 • د سیشن کلیدي تبادله • د Edkey(ks) او riv تولید او محاسبه. • د AES-CTR موډ په کارولو سره د dkey2 ترلاسه کول • د سیمې معاینه - د L او L' محاسبه او تصدیق - د نه پیدا کیدو (rn) • د ډیټا جریان مدیریت - د AES-CTR حالت پر بنسټ د کلیدي جریان نسل • غیر متناسب کریپټو الګوریتمونه - RSA د 1024 (kpubrx) او 3072 (kpubdcp) بټونو ماډلولس اوږدوالی سره - RSA-CRT (د چینایي پاتې برخه تیورم) د ماډلس اوږدوالی د 512 (kprivrx) بټونو سره او د 512 (kprivrx) بټونو د exponent اوږدوالی سره • د ټیټې کچې کریپټوګرافیک فعالیت - سیمالټ کریپټو الګوریتمونه • د AES-CTR حالت د 128 بټونو کلیدي اوږدوالی سره - هش، MGF او HMAC الګوریتمونه • SHA256 • HMAC-SHA256 • MGF1-SHA256 - ریښتیني تصادفي شمیره جنریټر (TRNG) • NIST.SP800-90A مطابقت لري • د هارډویر پر بنسټ، بشپړ ډیجیټل تطبیق او غیر تصادفي تصادفي شمیر جنراتور

4.1.1. HDCP د HDMI ډیزاین Exampد معمارۍ
د HDCP فیچر ډیټا خوندي کوي ځکه چې ډیټا د HDMI یا نورو HDCP خوندي ډیجیټل انٹرفیسونو له لارې وصل شوي وسیلو ترمینځ لیږدول کیږي.
د HDCP خوندي سیسټمونه درې ډوله وسایل لري:

4. HDCP د HDMI 2.0/2.1 ډیزاین Example
683156 | 2022.12.27
• سرچینې (TX)
• ډوب (RX)
• تکرارونکي
دا ډیزاین example د HDCP سیسټم په ریپیټر وسیلې کې ښیې چیرې چې دا ډاټا مني ، ډیکریپټ کوي ، بیا ډیټا بیا کوډ کوي ، او په پای کې ډیټا بیرته لیږدوي. تکرار کونکي دواړه HDMI داخل او محصول لري. دا د FIFO بفرونه ګړندي کوي ترڅو د HDMI سنک او سرچینې ترمینځ مستقیم HDMI ویډیو جریان پاس ترسره کړي. دا ممکن ځینې سیګنال پروسس ترسره کړي ، لکه د ویډیو او عکس پروسس کولو (VIP) سویټ IP کور سره د FIFO بفرونو ځای په ځای کولو سره ویډیوګانې په لوړ ریزولوشن فارمیټ کې بدلول.

شکل 29. HDCP د HDMI ډیزاین Exampد بلاک ډیاګرام

د ډیزاین د جوړښت په اړه لاندې توضیحاتample د HDMI ډیزاین په پرتله د HDCP سره مطابقت لريampد بلاک ډیاګرام کله چې SUPPORT FRL = 1 یا
د HDCP کلیدي مدیریت ملاتړ = 1، ډیزاین example درجه بندي په 29 مخ کې د 95 شکل څخه یو څه توپیر لري مګر د HDCP اصلي دندې پاتې دي
ورته

1. HDCP1x او HDCP2x IPs دي چې د HDMI Intel FPGA IP پیرامیټر مدیر له لارې شتون لري. کله چې تاسو د HDMI IP په پیرامیټر مدیر کې تنظیم کړئ، تاسو کولی شئ فعال کړئ او یا هم HDCP1x یا HDCP2x یا دواړه IPs د فرعي سیسټم برخې په توګه شامل کړئ. د دواړو HDCP IPs فعالولو سره، د HDMI IP ځان په کاسکیډ ټوپولوژي کې تنظیموي چیرې چې HDCP2x او HDCP1x IPs یو له بل سره تړلي دي.
   • د HDMI TX HDCP ایګریس انٹرفیس غیر کوډ شوي آډیو ویډیو ډیټا لیږي.
   • نه کوډ شوی معلومات د فعال HDCP بلاک لخوا کوډ کیږي او د لینک له لارې د لیږد لپاره د HDCP Ingress انٹرفیس کې HDMI TX ته بیرته لیږل کیږي.
   • د CPU فرعي سیسټم د تصدیق کولو ماسټر کنټرولر په توګه ډاډ ترلاسه کوي چې د HDCP TX IPs څخه یوازې یو په هر وخت کې فعال دی او بل یې غیر فعال دی.
   • په ورته ډول، HDCP RX د یو بهرني HDCP TX څخه د لینک په واسطه ترلاسه شوي معلومات هم ډیکریټ کوي.
2. تاسو اړتیا لرئ د HDCP IPs د ډیجیټل مینځپانګې محافظت (DCP) صادر شوي تولید کیلي سره برنامه کړئ. لاندې کیلي پورته کړئ:
   جدول 54. د DCP لخوا صادر شوي تولید کیلي
   

   HDCP	TX / RX	کلیدونه
   HDCP2x	TX	16 بایټس: نړیوال ثابت (lc128)
   	RX	• 16 بایټس (د TX په څیر): نړیوال ثابت (lc128) • 320 بایټس: د RSA شخصي کیلي (kprivrx) • 522 بایټس: د RSA عامه کلیدي سند (certrx)
   HDCP1x	TX	• 5 بایټس: د TX کلیدي انتخاب ویکتور (Aksv) • 280 بایټس: د TX خصوصي وسیلې کیلي (اکیز)
   	RX	• 5 بایټس: د RX کلیدي انتخاب ویکتور (Bksv) • 280 بایټس: د RX شخصي وسیلې کیلي (بکیز)

   ډیزاین example کلیدي یادونه د ساده دوه ګوني پورټ ، دوه ګوني ساعت همغږي رام په توګه پلي کوي. د کوچني کیلي اندازې لپاره لکه HDCP2x TX، IP په منظم منطق کې د راجسترونو په کارولو سره کلیدي حافظه پلي کوي.
   یادونه: انټیل د ډیزاین ex سره د HDCP تولید کیلي نه وړاندې کويample یا Intel FPGA IPs په هر حالت کې. د HDCP IPs یا ډیزاین ex کارولو لپارهampلی، تاسو باید د HDCP اختیار کونکی شئ او د تولید کلیدونه مستقیم د ډیجیټل مینځپانګې محافظت LLC (DCP) څخه ترلاسه کړئ.
   د ډیزاین چلولو لپاره exampیا، تاسو یا هم کلیدي حافظه ترمیم کړئ fileد تالیف په وخت کې د تولید کیلي شامل کړئ یا د منطق بلاکس پلي کړئ ترڅو د بهرنۍ ذخیره کولو وسیلې څخه د تولید کیلي په خوندي ډول ولولئ او د چلولو په وخت کې یې کلیدي یادونو کې ولیکئ.

3. تاسو کولی شئ په HDCP2x IP کې پلي شوي کریپټوګرافیک افعال تر 200 MHz پورې د هرې فریکونسۍ سره ساعت کړئ. د دې ساعت فریکونسۍ دا ټاکي چې څومره ژر
   د HDCP2x تصدیق کار کوي. تاسو کولی شئ د Nios II پروسیسر لپاره کارول شوي 100 MHz ساعت شریک کړئ مګر د تصدیق کولو ځنډ به د 200 MHz ساعت کارولو په پرتله دوه چنده شي.
4. هغه ارزښتونه چې باید د HDCP TX او HDCP RX ترمنځ تبادله شي د HDCP- د HDMI DDC انټرفیس (I2 C سیریل انٹرفیس) له لارې خبریږي.
   خوندي انٹرفیس. HDCP RX باید په I2C بس کې د هرې لینک لپاره منطقي وسیله وړاندې کړي چې دا یې ملاتړ کوي. د I2C غلام د 0x74 د آلې پتې سره د HDCP پورټ لپاره نقل شوی. دا د HDCP2x او HDCP1x RX IPs دواړو HDCP راجستر بندر (Avalon-MM) چلوي.
5. د HDMI TX د RX څخه EDID لوستلو لپاره د IC ماسټر کاروي او د SCDC ډیټا لیږدوي چې RX ته د HDMI 2.0 عملیاتو لپاره اړین دي. ورته I2C ماسټر چې د Nios II پروسیسر لخوا پرمخ وړل کیږي د TX او RX ترمنځ د HDCP پیغامونو لیږدولو لپاره هم کارول کیږي. د I2C ماسټر د CPU فرعي سیسټم کې ځای پرځای شوی.
6. د Nios II پروسیسر د تصدیق پروتوکول کې د ماسټر په توګه کار کوي او د HDCP2x او HDCP1x TX کنټرول او حالت راجسترونه (Avalon-MM) چلوي.
   IPs. د سافټویر چلونکي د تصدیق پروتوکول ریاست ماشین پلي کوي پشمول د سند لاسلیک تصدیق ، د ماسټر کیلي تبادله ، د ځای چیک ، د سیشن کیلي تبادله ، جوړه کول ، د لینک بشپړتیا چیک (HDCP1x) ، او د تکرار کونکو سره تصدیق ، لکه د ټوپولوژي معلوماتو تبلیغ او د جریان مدیریت معلوماتو تبلیغ. د سافټویر چلوونکي د تصدیق پروتوکول لخوا اړین کریپټوګرافیک افعال نه پلي کوي. پرځای یې، د HDCP IP هارډویر ټول کریپټوګرافیک فعالیتونه پلي کوي ترڅو ډاډ ترلاسه کړي چې هیڅ محرم ارزښت ته لاسرسی نشي موندلی.
   7. په یوه ریښتیني تکراري مظاهره کې چیرې چې د ټاپولوژي معلوماتو پروپاګیټ اپ سټریم ته اړتیا وي، د Nios II پروسیسر د HDCP2x او HDCP1x RX IPs دواړو ریپیټر میسج پورټ (Avalon-MM) چلوي. د Nios II پروسیسر د RX ریپیټر بټ 0 ته پاکوي کله چې دا معلومه کړي چې وصل شوی ښکته جریان د HDCP وړ نه دی یا کله چې لاندې جریان سره وصل نه وي. د ښکته جریان سره اړیکې پرته ، د RX سیسټم اوس د تکرار کونکي پرځای د پای ټکی رسیدونکی دی. برعکس، د Nios II پروسیسر د RX ریپیټر بټ 1 ته ټاکي کله چې لاندې جریان کشف کړي HDCP وړ دی.

4.2. د Nios II پروسیسر سافټویر جریان
د Nios II سافټویر فلوچارټ کې د HDMI غوښتنلیک باندې د HDCP تصدیق کنټرولونه شامل دي.
انځور 30. د Nios II پروسیسر سافټویر فلو چارټ

1. د Nios II سافټویر د HDMI TX PLL، TX ټرانسیور PHY، I2C ماسټر او بهرنی TI ریټیمر پیل او بیا تنظیموي.
2. د Nios II سافټویر د RX نرخ کشف سرکټ څخه د دوراني نرخ کشف معتبر سیګنال رای ورکوي ترڅو معلومه کړي چې ایا د ویډیو ریزولوشن بدل شوی او که د TX بیا تنظیم کولو ته اړتیا وي. سافټویر د TX هاټ پلګ کشف سیګنال هم رایه ورکوي ترڅو معلومه کړي چې ایا د TX هاټ پلګ پیښه رامینځته شوې که نه.
3. کله چې د RX نرخ کشف سرکټ څخه یو باوري سیګنال ترلاسه شي ، د Nios II سافټویر د HDMI RX څخه د SCDC او د ساعت ژوروالي ارزښتونه لولي او د کشف شوي نرخ پراساس د ساعت فریکوینسي بانډ بیرته ترلاسه کوي ترڅو معلومه کړي چې ایا د HDMI TX PLL او ټرانسیور PHY بیا تنظیم کول اړین دي. که د TX بیا تنظیمولو ته اړتیا وي، د Nios II سافټویر د I2C ماسټر ته امر کوي چې د SCDC ارزښت بهرني RX ته واستوي. دا بیا د HDMI TX PLL او TX ټرانسیور بیا تنظیم کولو امر کوي
   PHY، د وسیلې بیاکتنې وروسته، او ترتیب ترتیب کول. که نرخ بدل نه شي، نه د TX بیا تنظیم کول او نه هم د HDCP بیا تصدیق ته اړتیا ده.
4. کله چې د TX هاټ پلګ پیښه رامینځته شي ، د Nios II سافټویر د I2C ماسټر ته امر کوي چې د SCDC ارزښت بهرني RX ته واستوي ، او بیا له RX څخه EDID ولولئ.
   او داخلي EDID رام تازه کړئ. بیا سافټویر د EDID معلومات اپ سټریم ته خپروي.
5. د Nios II سافټویر د I2C ماسټر ته د امر کولو سره د HDCP فعالیت پیل کوي ترڅو د بهرني RX څخه آفسیټ 0x50 لوستل شي ترڅو معلومه کړي چې آیا ښکته جریان HDCP وړ دی ، یا
   بل ډول:
   • که بیرته راستانه شوي HDCP2Version ارزښت 1 وي، ښکته جریان HDCP2xcapable دی.
   • که د ټول 0x50 لوستلو بیرته راستنیدونکي ارزښت 0s وي، د ښکته جریان HDCP1x وړ دی.
   • که د ټول 0x50 لوستلو بیرته راستنیدونکي ارزښت 1's وي، د ښکته جریان یا HDCP وړ نه وي یا غیر فعال وي.
   • که چیرې ښکته جریان مخکې د HDCP وړ یا غیر فعال نه وي مګر اوس مهال د HDCP وړ وي ، سافټویر د ریپیټر بټ اپسټریم (RX) 1 ته ټاکي ترڅو وښیې چې RX اوس یو ریپیټر دی.
   • که چیرې ښکته جریان مخکې د HDCP وړ وي مګر اوس مهال د HDCP وړ یا غیر فعال نه وي ، سافټویر د ریپیټر بټ 0 ته ټاکي ترڅو دا په ګوته کړي چې RX اوس د پای ټکی رسیدونکی دی.
6. سافټویر د HDCP2x تصدیق کولو پروتوکول پیل کوي چې پکې د RX سند لاسلیک تصدیق ، ماسټر کیلي تبادله ، د ځای چیک ، د سیشن کلیدي تبادله ، جوړه کول ، د تکرار کونکو سره تصدیق لکه د ټوپولوژي معلوماتو تبلیغ شامل دي.
7. کله چې په مستند حالت کې وي، د Nios II سافټویر د I2C ماسټر ته امر کوي چې د بهرني RX څخه د RxStatus راجستر رایه ورکړي، او که چیرې سافټویر معلومه کړي چې REAUTH_REQ بټ ټاکل شوی، دا بیا تصدیق پیل کوي او د TX کوډ کول غیر فعالوي.
8. کله چې ښکته جریان یو تکرار کونکی وي او د RxStatus راجستر READY بټ 1 ته ټاکل شوی وي ، دا معمولا په ګوته کوي چې د ښکته جریان ټوپولوژي بدله شوې. نو، د Nios II سافټویر د I2C ماسټر ته امر کوي چې د لاندې جریان څخه ترلاسه کونکي ID_List ولولي او لیست تایید کړي. که لیست معتبر وي او د ټاپولوژي کومه تېروتنه ونه موندل شي، سافټویر د منځپانګې جریان مدیریت ماډل ته ځي. که نه نو، دا بیا تصدیق پیلوي او د TX کوډ کول غیر فعالوي.
9. د Nios II سافټویر د ReceiverID_List او RxInfo ارزښتونه چمتو کوي او بیا د ریپیټر اپ سټریم (RX) د Avalon-MM ریپیټر پیغام بندر ته لیکي. RX بیا لیست بهرنۍ TX (پورته جریان) ته خپروي.
10. په دې وخت کې تصدیق بشپړ شوی دی. سافټویر د TX کوډ کولو وړ کوي.
11. سافټویر د HDCP1x تصدیق پروتوکول پیل کوي چې د تکرار کونکو سره کلیدي تبادله او تصدیق پکې شامل دي.
12. د Nios II سافټویر په ترتیب سره د بهرني RX (لاون سټریم) او HDCP1x TX څخه د Ri' او Ri لوستلو او پرتله کولو سره د لینک بشپړتیا چیک ترسره کوي. که ارزښتونه
    سره سمون نه خوري، دا د همغږي کولو له لاسه ورکولو په ګوته کوي او سافټویر بیا تصدیق پیلوي او د TX کوډ کول غیر فعالوي.
13. که چیرې لاندې زیرمه تکرار کونکی وي او د Bcaps راجستر READY بټ 1 ته ټاکل شوی وي ، دا معمولا په ګوته کوي چې د ښکته جریان ټوپولوژي بدله شوې. نو، د Nios II سافټویر د I2C ماسټر ته امر کوي چې د لاندې جریان څخه د KSV لیست ارزښت ولولي او لیست تایید کړي. که لیست د اعتبار وړ وي او د ټاپولوژي کومه تېروتنه ونه موندل شي، سافټویر د KSV لیست او Bstatus ارزښت چمتو کوي او د ریپیټر اپ سټریم (RX) Avalon-MM ریپیټر پیغام بندر ته لیکي. RX بیا لیست بهرنۍ TX (پورته جریان) ته خپروي. که نه نو، دا بیا تصدیق پیلوي او د TX کوډ کول غیر فعالوي.

4.3. ډیزاین واک ترو
د HDMI ډیزاین په اړه د HDCP تنظیم کول او چلولample له پنځو s څخه جوړ دیtages.

1. هارډویر تنظیم کړئ.
2. ډیزاین تولید کړئ.
3. د HDCP کلیدي حافظه ایډیټ کړئ fileستاسو د HDCP تولید کیلي شاملولو لپاره.
   a. په FPGA کې ساده HDCP تولید کیلي ذخیره کړئ (د HDCP کیلي مدیریت = 0 ملاتړ وکړئ)
   ب. د کوډ شوي HDCP تولید کیلي په بهرني فلش حافظه یا EEPROM کې ذخیره کړئ (د HDCP کیلي مدیریت = 1 ملاتړ وکړئ)
4. ډیزاین تالیف کړئ.
5. View پایلې.

4.3.1. هارډویر تنظیم کړئ
لومړی سtagد مظاهرې څخه د هارډویر تنظیم کول دي.
کله چې د FRL = 0 ملاتړ وکړئ، د مظاهرې لپاره هارډویر تنظیم کولو لپاره دا مرحلې تعقیب کړئ:

1. د Bitec HDMI 2.0 FMC لور کارت (د بیاکتنې 11) په FMC پورټ B کې د Arria 10 GX پرمختیا کټ سره وصل کړئ.
2. د اریریا 10 GX پرمختیا کټ د USB کیبل په کارولو سره خپل کمپیوټر ته وصل کړئ.
3. د Bitec HDMI 2.0 FMC لور کارت کې د HDMI RX نښلونکي څخه HDMI کیبل د HDCP فعال HDMI وسیله سره وصل کړئ، لکه د HDMI محصول سره ګرافیک کارت.
4. د Bitec HDMI 2.0 FMC لور کارت کې د HDMI TX نښلونکي څخه بل HDMI کیبل د HDCP فعال HDMI وسیله سره وصل کړئ، لکه د HDMI ان پټ سره تلویزیون.

کله چې د FRL = 1 ملاتړ وکړئ، د هارډویر د تنظیم کولو لپاره دا ګامونه تعقیب کړئ مظاهره:

1. د Bitec HDMI 2.1 FMC لور کارت (Revision 9) په FMC پورټ B کې د Arria 10 GX پرمختیا کټ سره وصل کړئ.
2. د اریریا 10 GX پرمختیا کټ د USB کیبل په کارولو سره خپل کمپیوټر ته وصل کړئ.
3. د Bitec HDMI 2.1 FMC لور کارت کې د HDMI RX نښلونکي څخه د HDMI 3 کټګوري 2.1 کیبلونه د HDCP فعال HDMI 2.1 سرچینې سره وصل کړئ ، لکه د کوانټم ډیټا 980 48G جنریټر.
4. د Bitec HDMI 2.1 FMC لور کارت کې د HDMI TX نښلونکي څخه بل HDMI 3 کټګوري 2.1 کیبلونه د HDCP فعال HDMI 2.1 سنک سره وصل کړئ ، لکه
   د کوانټم ډیټا 980 48G تحلیل کونکی.

4.3.2. ډیزاین تولید کړئ
د هارډویر تنظیم کولو وروسته ، تاسو اړتیا لرئ ډیزاین تولید کړئ.
مخکې لدې چې تاسو پیل کړئ ، ډاډ ترلاسه کړئ چې د Intel Quartus Prime Pro Edition سافټویر کې د HDCP فیچر نصب کړئ.

1. په وسیلو کلیک وکړئ ➤ IP کتلاګ، او د Intel Arria 10 د هدف وسیلې کورنۍ په توګه غوره کړئ.
   یادونه: د HDCP ډیزاین example یوازې د Intel Arria 10 او Intel Stratix® 10 وسیلو ملاتړ کوي.
2. په IP کتلاګ کې، د HDMI Intel FPGA IP ومومئ او دوه ځله کلیک وکړئ. د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .qsys یا .ip.
4. په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
5. په IP ټب کې، د TX او RX دواړو لپاره مطلوب پیرامیټونه تنظیم کړئ.
6. د HDCP 1.4 ملاتړ یا ملاتړ HDCP 2.3 پیرامیټر فعال کړئ ترڅو د HDCP ډیزاین تولید کړيample.
7. د ملاتړ HDCP کیلي مدیریت پیرامیټر فعال کړئ که تاسو غواړئ د HDCP تولید کیلي په بهرنۍ فلش حافظه یا EEPROM کې په کوډ شوي شکل کې ذخیره کړئ. که نه نو، په FPGA کې په ساده بڼه کې د HDCP تولید کیلي ذخیره کولو لپاره د ملاتړ HDCP کلیدي مدیریت پیرامیټر بند کړئ.
8. په ډیزاین Exampپه ټب کې، Arria 10 HDMI RX-TX Retransmit غوره کړئ.
9. د هارډویر ډیزاین تولید لپاره ترکیب غوره کړئ example.
10. د تولید لپاره File بڼه، Verilog یا VHDL غوره کړئ.
11. د هدف پرمختیا کټ لپاره، د Arria 10 GX FPGA پرمختیا کټ غوره کړئ. که تاسو پراختیایی کټ غوره کړئ ، نو د هدف وسیله (په 4 مرحله کې غوره شوې) د پراختیا کټ کې د وسیلې سره میچ کولو لپاره بدلیږي. د Arria 10 GX FPGA پراختیایی کټ لپاره، ډیفالټ وسیله 10AX115S2F45I1SG دی.
12. کلیک پیدا کړئ Exampد پروژې د تولید لپاره ډیزاین files او سافټویر د اجرا وړ او لینک کولو فارمیټ (ELF) برنامه کول file.

4.3.3. د HDCP تولید کلیدونه شامل کړئ
4.3.3.1. په FPGA کې د ساده HDCP تولید کیلي ذخیره کړئ (د HDCP کیلي ملاتړ وکړئ مدیریت = 0)
د ډیزاین تولیدولو وروسته، د HDCP کلیدي حافظه ایډیټ کړئ fileستاسو د تولید کیلي شاملولو لپاره.
د تولید کیلي شاملولو لپاره، دا مرحلې تعقیب کړئ.

1. لاندې کلیدي حافظه ومومئ fileپه دی /rtl/hdcp/ لارښود:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. hdcp2x_rx_kmem.v خلاص کړئ file او د ترلاسه کونکي عامه سند او RX خصوصي کیلي او ګلوبل کانسټنټ لپاره د مخکیني تعریف شوي فکسمیل کیلي R1 ومومئ لکه څنګه چې په پخواني کې ښودل شويampلاندې.
   شکل 31. د ترلاسه کونکي عامه سند لپاره د فاکسیمیل کیلي R1 تار سرې
   32 شکل. د RX خصوصي کیلي او نړیوال ثابت لپاره د فاکسیمیل کیلي R1 تار سرې
   
3. د تولید کیلي لپاره ځای لرونکی ومومئ او د خپل تولید کیلي سره د دوی اړوند تار په لوی انډین فارمیټ کې ځای په ځای کړئ.
   شکل 33. د HDCP تولید کیلي تارونه (ځای هولډر)
   
4. د نورو ټولو کلیدي حافظې لپاره 3 ګام تکرار کړئ files. کله چې تاسو پای ته ورسیږئ ستاسو د تولید کیلي په ټولو کلیدي حافظه کې شامل کړئ files، ډاډ ترلاسه کړئ چې USE_FACSIMILE پیرامیټر په ډیزاین کې 0 ته ټاکل شویampپه لوړه کچه file (a10_hdmi2_demo.v)

4.3.3.1.1. د DCP کیلي څخه د HDCP کلیدي نقشه کول Files
لاندې برخې د DCP کیلي کې زیرمه شوي د HDCP تولید کیلي نقشه کول تشریح کوي fileد HDCP kmem تار صف ته ننوځي files.
4.3.3.1.2. hdcp1x_tx_kmem.v and hdcp1x_rx_kmem.v files
د hdcp1x_tx_kmem.v او hdcp1x_rx_kmem.v لپاره files

• دا دوه files ورته بڼه شریکوي.
• د سم HDCP1 TX DCP کیلي پیژندلو لپاره file د hdcp1x_tx_kmem.v لپاره، ډاډ ترلاسه کړئ چې لومړی 4 بایټونه file "0x01، 0x00، 0x00، 0x00" دي.
• د سم HDCP1 RX DCP کیلي پیژندلو لپاره file د hdcp1x_rx_kmem.v لپاره، ډاډ ترلاسه کړئ چې لومړی 4 بایټ file "0x02، 0x00، 0x00، 0x00" دي.
• د DCP کیلي کې کیلي files په وړوکي انډین شکل کې دي. په kmem کې د کارولو لپاره files، تاسو باید دوی په لوی انډین بدل کړئ.

شکل 34. د HDCP1 TX DCP کیلي څخه د بایټ نقشه کول file په hdcp1x_tx_kmem.v کې

یادونه:
د بایټ شمیره په لاندې شکل کې ښودل کیږي:

• په بایټس کې د کلیدي اندازه * کلیدي شمیره + په اوسني قطار کې د بایټ شمیره + ثابت آفسیټ + په بایټس کې د قطار اندازه * قطار شمیره.
• 308*n ښیي چې هر کلیدي سیټ 308 بایټ لري.
• 7*y ښیي چې هر قطار 7 بایټ لري.

شکل 35. د HDCP1 TX DCP کیلي file د فضول ارزښتونو ډکول

شکل 36. د hdcp1x_tx_kmem.v تارونه
Example of hdcp1x_tx_kmem.v او دا چې څنګه د دې تار صفونه پخواني ته نقشه کويampد HDCP1 TX DCP کیلي file په 35 شکل کې په 105 پاڼه کې.

4.3.3.1.3. hdcp2x_rx_kmem.v file
د hdcp2x_rx_kmem.v لپاره file

• د سم HDCP2 RX DCP کیلي پیژندلو لپاره file د hdcp2x_rx_kmem.v لپاره، ډاډ ترلاسه کړئ چې لومړی 4 بایټ file "0x00، 0x00، 0x00، 0x02" دي.
• د DCP کیلي کې کیلي files په وړوکي انډین شکل کې دي.

شکل 37. د HDCP2 RX DCP کیلي څخه د بایټ نقشه کول file په hdcp2x_rx_kmem.v کې
لاندې انځور د HDCP2 RX DCP کیلي څخه دقیق بایټ نقشه ښیې file په hdcp2x_rx_kmem.v کې

یادونه:
د بایټ شمیره په لاندې شکل کې ښودل کیږي:

• په بایټس کې د کلیدي اندازه * کلیدي شمیره + په اوسني قطار کې د بایټ شمیره + ثابت آفسیټ + په بایټس کې د قطار اندازه * قطار شمیره.
• 862*n ښیي چې هر کلیدي سیټ 862 بایټ لري.
• 16*y ښیي چې هر قطار 16 بایټ لري. په cert_rx_prod کې یو استثنا شتون لري چیرې چې ROW 32 یوازې 10 بایټ لري.

شکل 38. د HDCP2 RX DCP کیلي file د فضول ارزښتونو ډکول

شکل 39. د hdcp2x_rx_kmem.v تارونه
دا ارقام د hdcp2x_rx_kmem.v (cert_rx_prod، kprivrx_qinv_prod، او lc128_prod) نقشې لپاره د تار سرې ښیېampد HDCP2 RX DCP کیلي file in
په 38 پاڼه کې 108 شکل.

4.3.3.1.4. hdcp2x_tx_kmem.v file
د hdcp2x_tx_kmem.v لپاره file:

• د سم HDCP2 TX DCP کیلي پیژندلو لپاره file د hdcp2x_tx_kmem.v لپاره، ډاډ ترلاسه کړئ چې لومړی 4 بایټونه file "0x00، 0x00، 0x00، 0x01" دي.
• د DCP کیلي کې کیلي files په وړوکي انډین شکل کې دي.
• په بدیل سره، تاسو کولی شئ د hdcp128x_rx_kmem.v څخه lc2_prod په مستقیم ډول په hdcp2x_tx_kmem.v کې پلي کړئ. کلیدونه ورته ارزښتونه شریکوي.

شکل 40. د hdcp2x_tx_kmem.v تار سرې
دا ارقام د HDCP2 TX DCP کیلي څخه دقیق بایټ نقشه ښیې file په hdcp2x_tx_kmem.v کې

4.3.3.2. د کوډ شوي HDCP تولید کیلي په بهرني فلش حافظه کې ذخیره کړئ یا EEPROM (د HDCP کلیدي مدیریت ملاتړ = 1)
شکل 41. په لوړه کچهview د HDCP کلیدي مدیریت

کله چې د ملاتړ HDCP کلیدي مدیریت پیرامیټر فعال شي، تاسو د کلیدي کوډ کولو سافټویر یوټیلیټ (KEYENC) او کلیدي پروګرامر ډیزاین په کارولو سره د HDCP تولید کلیدي کوډ کولو کنټرول لرئ چې Intel چمتو کوي. تاسو باید د HDCP تولید کیلي او د 128 بټ HDCP محافظت کیلي چمتو کړئ. د HDCP محافظت کیلي
د HDCP تولید کیلي کوډ کوي او کیلي په بهرني فلش حافظه کې ذخیره کوي (د مثال لپارهample, EEPROM) په HDMI لور کارت کې.
د ملاتړ HDCP کلیدي مدیریت پیرامیټر فعال کړئ او د کلیدي ډیکریپشن فیچر (KEYDEC) په HDCP IP کور کې شتون لري. ورته HDCP محافظت
کیلي باید په KEYDEC کې وکارول شي ترڅو د پروسس انجنونو لپاره د چلولو په وخت کې د HDCP تولید کیلي بیرته ترلاسه کړي. KEYENC او KEYDEC د Atmel AT24CS32 32-Kbit سریال EEPROM، Atmel AT24C16A 16-Kbit سریال EEPROM او د I2C EEPROM وسیلو سره مطابقت لري لږترلږه د 16-Kbit روم اندازې سره.

یادونه:

1. د HDMI 2.0 FMC لور کارت بیاکتنې 11 لپاره، ډاډ ترلاسه کړئ چې د لور کارت کې EEPROM Atmel AT24CS32 دی. د EEPROM دوه مختلف اندازې شتون لري چې په Bitec HDMI 2.0 FMC لور کارت بیاکتنه 11 کې کارول کیږي.
2. که تاسو دمخه د HDCP تولید کیلي کوډ کولو لپاره KEYENC کارولی و او په 21.2 یا دمخه نسخه کې د HDCP کیلي مدیریت ملاتړ فعال کړی و ، نو تاسو اړتیا لرئ د KEYENC سافټویر یوټیلیټ په کارولو سره د HDCP تولید کیلي بیا کوډ کړئ او د 21.3 نسخه څخه HDCP IPs بیا تولید کړئ.
   وروسته

4.3.3.2.1. Intel KEYENC
KEYENC د کمانډ لاین سافټویر یوټیلیټ دی چې Intel د HDCP تولید کیلي د 128 بټونو HDCP محافظت کیلي سره کوډ کولو لپاره کاروي چې تاسو یې چمتو کوئ. KEYENC د کوډ شوي HDCP تولید کیلي په هیکس یا بن یا سرلیک کې تولیدوي file بڼه. KEYENC هم mif تولیدوي file ستاسو چمتو شوي 128 بټ HDCP محافظت کیلي لري. KEYDEC
mif ته اړتیا لري file.

د سیسټم اړتیا:

1. x86 64-bit ماشین د وینډوز 10 OS سره
2. د بصری سټوډیو 2019 (x64) لپاره د بصری C++ د بیا توزیع وړ کڅوړه

یادونه:
تاسو باید د VS 2019 لپاره د مایکروسافټ ویژول C++ نصب کړئ. تاسو کولی شئ وګورئ چې ایا Visual C++ د بیا توزیع وړ د وینډوز ➤ کنټرول پینل ➤ برنامو او ځانګړتیاو څخه نصب شوی. که د مایکروسافټ ویژول C++ نصب شوی وي ، تاسو کولی شئ لید C++ xxxx وګورئ
د بیا توزیع وړ (x64). که نه نو، تاسو کولی شئ د لید C++ ډاونلوډ او نصب کړئ
د مایکروسافټ څخه د بیا توزیع وړ webسایټ د ډاونلوډ لینک لپاره اړونده معلوماتو ته مراجعه وکړئ.

جدول 55. د KEYENC کمانډ لاین اختیارونه

د کمانډ لاین اختیارونه	استدلال / توضیحات
-k	<HDCP protection key file> متن file په هیکساډیسیمل کې یوازې د 128 بټونو HDCP محافظت کیلي لري. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> د HDCP 1.4 ټرانسمیټر تولید کیلي file د DCP څخه (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> د HDCP 1.4 ریسیور تولید کیلي file د DCP څخه (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> د HDCP 2.3 ټرانسمیټر تولید کیلي file د DCP څخه (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> د HDCP 2.3 ریسیور تولید کیلي file د DCP څخه (.bin file)
-hdcp1txkeys	د ټاکل شوي ان پټ (.bin) لپاره کلیدي حد مشخص کړئ files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm چیرته n = کلیدي پیل (1 یا > 1) m = کلیدي پای (n یا > n) مثالampLe: له هر HDCP 1 TX، HDCP 1000 RX او HCDP څخه له 1.4 څخه تر 1.4 کیلي غوره کړئ 2.3 د RX تولید کیلي file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
ادامه…

د کمانډ لاین اختیارونه	استدلال / توضیحات
	یادونه: 1. که تاسو د HDCP تولید کیلي نه کاروئ fileتاسو به د HDCP کلیدي حد ته اړتیا ونلرئ. که تاسو د کمانډ لاین کې دلیل نه کاروئ، د ډیفالټ کلیدي حد 0 دی. 2. تاسو کولی شئ د HDCP تولید کیلي لپاره د کیلي مختلف شاخص هم وټاکئ file. په هرصورت، د کیلي شمیر باید د ټاکل شوي اختیارونو سره سمون ولري. Example: مختلف 100 کیلي غوره کړئ د HDCP 100 TX تولید کیلي څخه لومړۍ 1.4 کیلي غوره کړئ file "-hdcp1txkeys 1-100" د HDCP 300 RX تولید کیلي لپاره له 400 څخه تر 1.4 پورې کیلي غوره کړئ file "-hdcp1rxkeys 300-400" د HDCP 600 RX تولید کیلي لپاره له 700 څخه تر 2.3 پورې کیلي غوره کړئ file "-hdcp2rxkeys 600-700"
-o	محصول file بڼه . ډیفالټ هیکس دی file. په بائنری کې د کوډ شوي HDCP تولید کیلي تولید کړئ file بڼه: -o بن په هیکس کې د کوډ شوي HDCP تولید کیلي تولید کړئ file بڼه: -o هیکس په سر کې د کوډ شوي HDCP تولید کیلي تولید کړئ file بڼه: اوه
د چک کیلي	په داخل کې موجود کیلي شمیره چاپ کړئ files. ExampLe:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -چک کیلي
	یادونه: د کمانډ لاین په پای کې د پیرامیټر چیک کلیدونه وکاروئ لکه څنګه چې پورته یادونه وشوهample.
– نسخه	د KEYENC نسخه شمیره چاپ کړئ

تاسو کولی شئ په غوره توګه HDCP 1.4 او/یا HDCP 2.3 تولید کیلي د کوډ کولو لپاره غوره کړئ. د مثال لپارهampد کوډ کولو لپاره یوازې د HDCP 2.3 RX تولید کیلي کارولو لپاره ، یوازې -hdcp2rx وکاروئ
<HDCP 2.3 RX production keys file> -hdcp2rxkeys د کمانډ لاین پیرامیټونو کې.
جدول 56. KEYENC د عام غلطی پیغام لارښود

د تېروتنې پیغام	لارښود
تېروتنه: د HDCP محافظت کیلي file ورک	د کمانډ لاین پیرامیټر ورک شوی -k file>
تېروتنه: کیلي باید 32 هیکس عددونه وي (د مثال په توګه f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	د HDCP محافظت کیلي file باید یوازې د HDCP محافظت کیلي په 32 هیکساډیسیمل عددونو کې ولري.
تېروتنه: مهرباني وکړئ د کلیدي حد مشخص کړئ	د ورکړل شوي ان پټ HDCP تولید کیلي لپاره د کلیدي حد نه دی مشخص شوی file.
تېروتنه: ناسم کلیدي سلسله	د -hdcp1txkeys یا -hdcp1rxkeys یا -hdcp2rxkeys لپاره مشخص شوي کلیدي سلسله سمه نه ده.
تېروتنه: نشي جوړولیFileنوم>	د keyenc.exe څخه د فولډر اجازه وګورئ چې چلول کیږي.
تېروتنه: -hdcp1txkeys داخلول ناسم دي	د HDCP 1.4 TX تولید کیلي لپاره د کیلي رینج فارمیټ ناباوره دی. سمه بڼه "-hdcp1txkeys nm" ده چیرې چې n >= 1، m >= n
تېروتنه: -hdcp1rxkeys داخلول ناسم دي	د HDCP 1.4 RX تولید کیلي لپاره د کیلي رینج فارمیټ ناباوره دی. سمه بڼه "-hdcp1rxkeys nm" ده چیرې چې n >= 1، m >= n
تېروتنه: -hdcp2rxkeys داخلول ناسم دي	د HDCP 2.3 RX تولید کیلي لپاره د کیلي رینج فارمیټ ناباوره دی. سمه بڼه "-hdcp2rxkeys nm" ده چیرې چې n >= 1، m >= n
ادامه…

د تېروتنې پیغام	لارښود
تېروتنه: ناسمه file <fileنوم>	ناسم HDCP تولید کیلي file.
تېروتنه: file ټایپ د -o اختیار لپاره ورک شوی	د کمانډ لاین پیرامیټر د –o لپاره ورک دی .
تېروتنه: ناسمه fileنوم –fileنوم>	<filename> ناسم دی، مهرباني وکړئ د اعتبار وړ وکاروئ fileد ځانګړو حروفو پرته نوم.

د واحد EEPROM لپاره واحد کیلي کوډ کړئ
د وینډوز کمانډ پرامپټ څخه لاندې کمانډ لاین چل کړئ ترڅو د HDCP 1.4 TX، HDCP 1.4 RX، HDCP 2.3 TX او HDCP 2.3 RX واحد کیلي د محصول سره کوډ کړئ file د سرلیک بڼه file د واحد EEPROM لپاره:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

د N EEPROMs لپاره N کیلي کوډ کړئ
د وینډوز کمانډ پرامپټ څخه د HDCP 1 TX، HDCP 1.4 RX، HDCP 1.4 TX او HDCP 2.3 RX د محصول سره N کیلي (کیلي 2.3 څخه پیل کیږي) کوډ کولو لپاره لاندې کمانډ لاین چل کړئ file د هیکس بڼه file د N EEPROMs لپاره:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o هیکس چیرې چې N >= 1 دی او باید د ټولو اختیارونو سره سمون ولري.

اړوند معلومات
د بصری سټوډیو 2019 لپاره د مایکروسافټ لید C++
د ډاونلوډ لپاره د مایکروسافټ لید C++ x86 بیا توزیع وړ کڅوړه (vc_redist.x86.exe) چمتو کوي. که لینک بدل شي ، انټیل تاسو ته وړاندیز کوي چې د مایکروسافټ لټون انجن څخه "بصری C++ بیا توزیع وړ" لټون وکړئ.

4.3.3.2.2. کلیدي پروګرامر
په EEPROM کې د کوډ شوي HDCP تولید کیلي برنامه کولو لپاره ، دا مرحلې تعقیب کړئ:

1. د کلیدي پروګرامر ډیزاین کاپي کړئ fileد لاندې لارې څخه ستاسو کاري لارښود ته: /hdcp2x/hw_demo/key_programmer/
2. د سافټویر سرلیک کاپي کړئ file (hdcp_key .h) د KEYENC سافټویر یوټیلیټ څخه رامینځته شوی (د واحد EEPROM لپاره برخه کوډ کړئ واحد کیلي په 113 مخ کې) سافټویر/key_programmer_src/ ډایرکټر ته او د hdcp_key.h په نوم یې بدل کړئ.
3. چلول ./runall.tcl. دا سکریپټ لاندې کمانډونه اجرا کوي:
   • د IP کتلاګ تولید کړئ files
   • د پلیټ فارم ډیزاینر سیسټم تولید کړئ
   • د Intel Quartus Prime پروژه جوړه کړئ
   • د سافټویر کاري ځای جوړ کړئ او سافټویر جوړ کړئ
   • یو بشپړ تالیف ترسره کړئ
4. د سافټویر اعتراض ډاونلوډ کړئ File (.sof) FPGA ته د کوډ شوي HDCP تولید کیلي په EEPROM کې برنامه کولو لپاره.

د سټراټیکس 10 HDMI RX-TX Retransmit ډیزاین تولید کړئ exampد HDCP 2.3 ملاتړ او د HDCP 1.4 پیرامیټرونو ملاتړ سره فعال شوی، بیا د HDCP محافظت کیلي شاملولو لپاره لاندې مرحله تعقیب کړئ.

• mif کاپي کړئ file (hdcp_kmem.mif) د KEYENC سافټویر کارونې څخه رامینځته شوی (په 113 مخ کې د واحد EEPROM لپاره د واحد کیلي کوډ کولو برخه) ته /quartus/hdcp/ لارښود.

4.3.4. ډیزاین تالیف کړئ
وروسته له دې چې تاسو په FPGA کې خپل ساده HDCP تولید کیلي شامل کړئ یا EEPROM ته د کوډ شوي HDCP تولید کیلي برنامه کړئ ، تاسو اوس کولی شئ ډیزاین تالیف کړئ.

1. د Intel Quartus Prime Pro Edition سافټویر لانچ او خلاص کړئ /quartus/a10_hdmi2_demo.qpf.
2. په پروسس کولو کلیک وکړئ ➤ تالیف پیل کړئ.

4.3.5. View پایلې
د مظاهرې په پای کې، تاسو به وکولی شئ view پایلې د HDCP فعال HDMI بهرني سنک کې.
ته view د مظاهرې پایلې، دا ګامونه تعقیب کړئ:

1. د Intel FPGA بورډ ځواکمن کړئ.
2. لارښود ته بدل کړئ /کوارټس/.
3. د سافټویر آبجیکٹ ډاونلوډ کولو لپاره د Nios II کمانډ شیل کې لاندې کمانډ ټایپ کړئ File (.sof) FPGA ته. nios2-configure-sof output_files/ .sof
4. د HDCP فعال شوي HDMI بهرنۍ سرچینې او سینک ته ځواک ورکړئ (که تاسو دا نه وي کړی). د HDMI بهرنۍ سنک ستاسو د HDMI بهرنۍ سرچینې محصول ښیې.

4.3.5.1. د فشار تڼۍ او د LED افعال
د خپلې مظاهرې کنټرول لپاره په بورډ کې د پش بټونو او LED افعال وکاروئ.

جدول 57. د فشار تڼۍ او د LED شاخصونه (سپورټ FRL = 0)

د فشار تڼۍ / LED	افعال
cpu_resetn	د سیسټم ری سیٹ کولو لپاره یو ځل فشار ورکړئ.
user_pb[0]	معیاري HDMI سرچینې ته د HPD سیګنال بدلولو لپاره یو ځل فشار ورکړئ.
user_pb[1]	• د DVI کوډ شوي سیګنال لیږلو لپاره د TX کور ته لارښوونه کولو لپاره فشار ورکړئ او ونیسئ. • د HDMI کوډ شوي سیګنال لیږلو لپاره خوشې کړئ. • ډاډ ترلاسه کړئ چې راتلونکی ویډیو په 8 bpc RGB رنګ ځای کې ده.
user_pb[2]	• د TX کور ته د لارښوونې لپاره فشار ورکړئ او ونیسئ ترڅو د سایډ بانډ سیګنالونو څخه د معلوماتو فریمونو لیږل ودروي. • د سایډ بانډ سیګنالونو څخه د معلوماتو چوکاټونو لیږلو بیا پیلولو لپاره خوشې کول.
کارن_لارډ[0]	د RX HDMI PLL تالا حالت. • 0: خلاص شوی • 1: تړل شوی
کارن_لارډ[1]	د RX HDMI کور لاک حالت • 0: لږترلږه 1 چینل خلاص شوی • 1: ټول 3 چینلونه تړل شوي
کارن_لارډ[2]	RX HDCP1x IP ډیکریپشن حالت. • 0: غیر فعال • 1: فعال
کارن_لارډ[3]	RX HDCP2x IP ډیکریپشن حالت. • 0: غیر فعال • 1: فعال
کارن_لارډ[4]	د TX HDMI PLL تالا حالت. • 0: خلاص شوی • 1: تړل شوی
کارن_لارډ[5]	د TX ټرانسیور PLL تالا حالت. • 0: خلاص شوی • 1: تړل شوی
کارن_لارډ[6]	د TX HDCP1x IP کوډ کولو حالت. • 0: غیر فعال • 1: فعال
کارن_لارډ[7]	د TX HDCP2x IP کوډ کولو حالت. • 0: غیر فعال • 1: فعال

جدول 58. د فشار تڼۍ او د LED شاخصونه (سپورټ FRL = 1)

د فشار تڼۍ / LED	افعال
cpu_resetn	د سیسټم ری سیٹ کولو لپاره یو ځل فشار ورکړئ.
user_dipsw	د کارونکي لخوا ټاکل شوي DIP سویچ د پاسټرو حالت بدلولو لپاره. • بند (ډیفالټ موقعیت) = پاس ترو په FPGA کې HDMI RX د بهرني سنک څخه EDID ترلاسه کوي او بهرنۍ سرچینې ته یې وړاندې کوي چې دا ورسره وصل دی. • آن = تاسو کولی شئ د Nios II ترمینل څخه د RX اعظمي FRL نرخ کنټرول کړئ. کمانډ د RX EDID د اعظمي FRL نرخ ارزښت په مینځلو سره بدلوي. ته مراجعه وکړئ په مختلف FRL نرخونو کې ډیزاین چلول د مختلفو FRL نرخونو د ټاکلو لپاره په 33 پاڼه کې.
ادامه…

د فشار تڼۍ / LED	افعال
user_pb[0]	معیاري HDMI سرچینې ته د HPD سیګنال بدلولو لپاره یو ځل فشار ورکړئ.
user_pb[1]	ساتل شوی.
user_pb[2]	د Bitec HDMI 2.1 FMC لور کارت له TX سره وصل شوي سینک څخه د SCDC راجسټرونو لوستلو لپاره یوځل فشار ورکړئ. یادونه: د لوستلو وړ کولو لپاره، تاسو باید په سافټویر کې DEBUG_MODE 1 ته تنظیم کړئ.
user_led_g[0]	د RX FRL ساعت PLL تالا حالت. • 0: خلاص شوی • 1: تړل شوی
user_led_g[1]	د RX HDMI ویډیو لاک حالت. • 0: خلاص شوی • 1: تړل شوی
user_led_g[2]	RX HDCP1x IP ډیکریپشن حالت. • 0: غیر فعال • 1: فعال
user_led_g[3]	RX HDCP2x IP ډیکریپشن حالت. • 0: غیر فعال • 1: فعال
user_led_g[4]	د TX FRL ساعت PLL تالا حالت. • 0: خلاص شوی • 1: تړل شوی
user_led_g[5]	د TX HDMI ویډیو لاک حالت. • 0 = خلاص شوی • 1 = تړل شوی
user_led_g[6]	د TX HDCP1x IP کوډ کولو حالت. • 0: غیر فعال • 1: فعال
user_led_g[7]	د TX HDCP2x IP کوډ کولو حالت. • 0: غیر فعال • 1: فعال

4.4. د کوډ کولو کیلي خوندي کول په FPGA ډیزاین کې ځای پرځای شوي
د FPGA ډیری ډیزاینونه کوډ کول پلي کوي، او ډیری وختونه د FPGA بټ سټریم کې د پټو کلیدونو ځای پرځای کولو ته اړتیا وي. په نویو وسیلو کورنیو کې، لکه Intel Stratix 10 او Intel Agilex، د خوندي وسیلې مدیر بلاک شتون لري چې کولی شي دا پټې کیلي په خوندي ډول چمتو او اداره کړي. چیرته چې دا ځانګړتیاوې شتون نلري، تاسو کولی شئ د FPGA بټ سټریم مینځپانګې خوندي کړئ، په شمول د هر ډول پټ کاروونکي کیلي شاملول، د کوډ کولو سره.
د کارونکي کیلي باید ستاسو د ډیزاین چاپیریال کې خوندي وساتل شي، او په مثالي توګه د اتوماتیک خوندي پروسې په کارولو سره ډیزاین کې اضافه کړئ. لاندې مرحلې ښیې چې تاسو څنګه کولی شئ دا ډول پروسه د Intel Quartus Prime وسیلو سره پلي کړئ.

1. په غیر خوندي چاپیریال کې په Intel Quartus Prime کې HDL ته وده او اصلاح کړئ.
2. ډیزاین خوندي چاپیریال ته انتقال کړئ او د پټ کیلي تازه کولو لپاره اتوماتیک پروسه پلي کړئ. آن چپ حافظه کلیدي ارزښت سرایت کوي. کله چې کیلي تازه شي، د حافظې پیل کول file (.mif) کولی شي بدلون ومومي او د "quartus_cdb –update_mif" جمع کونکي جریان کولی شي د HDCP محافظت کیلي د بیا تالیف کولو پرته بدل کړي. دا ګام د چلولو لپاره خورا ګړندی دی او اصلي وخت ساتي.
3. د Intel Quartus Prime bitstream بیا د FPGA کیلي سره کوډ کړئ مخکې لدې چې کوډ شوی بټ سټریم بیرته غیر خوندي چاپیریال ته د وروستي ازموینې او ځای په ځای کولو لپاره لیږدول شي.

دا سپارښتنه کیږي چې ټول ډیبګ لاسرسی غیر فعال کړئ چې کولی شي د FPGA څخه پټ کیلي بیرته ترلاسه کړي. تاسو کولی شئ د J غیر فعالولو سره د ډیبګ وړتیاوې په بشپړ ډول غیر فعال کړئTAG پورټ، یا په انتخابي ډول غیر فعال او بیاview چې هیڅ ډیبګ ځانګړتیاوې لکه د سیسټم حافظې مدیر یا سیګنال نل نشي کولی کیلي بیرته ترلاسه کړي. AN 556 ته مراجعه وکړئ: د FPGA امنیتي ب featuresو کارولو په اړه د نورو معلوماتو لپاره په Intel FPGAs کې د ډیزاین امنیت ب featuresو کارول په شمول د FPGA بټ سټریم کوډ کولو څرنګوالي په اړه ځانګړي ګامونه او د امنیت اختیارونو تنظیم کول لکه د J غیر فعال کول.TAG لاسرسی

یادونه:
تاسو کولی شئ د MIF ذخیره کې د پټ کیلي بل بل کیلي سره د خنډ یا کوډ کولو اضافي مرحله په پام کې ونیسئ.
اړوند معلومات
AN 556: په Intel FPGAs کې د ډیزاین امنیتي ځانګړتیاو کارول

4.5. امنیتي نظرونه
کله چې د HDCP ځانګړتیا وکاروئ، لاندې امنیتي ملحوظاتو ته پام وکړئ.

• کله چې د تکرار سیسټم ډیزاین کول، تاسو باید ترلاسه شوي ویډیو په لاندې شرایطو کې د TX IP ته د ننوتلو مخه ونیسئ:
  - که ترلاسه شوې ویډیو HDCP- کوډ شوې وي (د بیلګې په توګه د RX IP څخه د کوډ کولو حالت hdcp1_enabled یا hdcp2_enabled ادعا شوې ده) او لیږدول شوې ویډیو HDCP-کوډ شوې نه وي (د بیلګې په توګه د کوډ کولو حالت hdcp1_enabled یا hdcp2_enabled د IPX څخه نه ده).
  - که ترلاسه شوې ویډیو HDCP TYPE 1 وي (د بیلګې په توګه د RX IP څخه streamid_type ادعا شوې ده) او لیږدول شوې ویډیو HDCP 1.4 کوډ شوې وي (د بیلګې په توګه د TX IP څخه د کوډ کولو حالت hdcp1_enabled ادعا شوې ده)
• تاسو باید د خپل HDCP تولید کیلي محرمیت او بشپړتیا وساتئ، او د هر کارونکي کوډ کولو کیلي.
• Intel په کلکه تاسو ته وړاندیز کوي چې د Intel Quartus Prime پروژې او ډیزاین سرچینې رامینځته کړئ files چې د کیلي خوندي کولو لپاره په خوندي کمپیوټر چاپیریال کې د کوډ کولو کیلي لري.
• انټیل تاسو ته په کلکه سپارښتنه کوي چې د ډیزاین ساتنې لپاره په FPGAs کې د ډیزاین امنیتي ب featuresې وکاروئ ، پشمول د هر ډول سرایت شوي کوډ کولو کیلي ، د غیر مجاز کاپي کولو ، ریورس انجینرۍ ، او t څخه.ampد.

اړوند معلومات
AN 556: په Intel FPGAs کې د ډیزاین امنیتي ځانګړتیاو کارول

4.6. د Debug لارښوونې
دا برخه د ګټور HDCP حالت سیګنال او سافټویر پیرامیټونه تشریح کوي چې د ډیبګ کولو لپاره کارول کیدی شي. دا د ډیزاین پخوانی چلولو په اړه ډیری پوښتل شوي پوښتنې (FAQ) هم لريample.

4.6.1. د HDCP حالت نښې
ډیری سیګنالونه شتون لري چې د HDCP IP کور کاري حالت پیژندلو لپاره ګټور دي. دا نښې نښانې په ډیزاین کې شتون لريampد لوړې کچې او د تختې LEDs پورې تړلي دي:

د سیګنال نوم	فعالیت
hdcp1_enabled_rx	RX HDCP1x IP ډیکریپشن حالت 0: غیر فعال 1: فعال
hdcp2_enabled_rx	RX HDCP2x IP ډیکریپشن حالت 0: غیر فعال 1: فعال
hdcp1_enabled_tx	TX HDCP1x IP کوډ کولو حالت 0: غیر فعال 1: فعال
hdcp2_enabled_tx	TX HDCP2x IP کوډ کولو حالت 0: غیر فعال 1: فعال

د دوی اړوند LED ځای پرځای کولو لپاره 57 مخ 115 جدول او 58 پاڼه 115 جدول ته مراجعه وکړئ.
د دې سیګنالونو فعال حالت په ګوته کوي چې د HDCP IP تصدیق شوی او د کوډ شوي ویډیو جریان ترلاسه کول/لیږل کیږي. د هر لوري لپاره، یوازې HDCP1x یا HDCP2x
د کوډ کولو / کوډ کولو حالت سیګنالونه فعال دي. د مثال لپارهample، که یا هم hdcp1_enabled_rx یا hdcp2_enabled_rx فعال وي، د RX اړخ کې HDCP فعال شوی او د کوډ شوي ویډیو جریان د بهرنۍ ویډیو سرچینې څخه کوډ کوي.

4.6.2. د HDCP سافټویر پیرامیټونو بدلول
د HDCP ډیبګ کولو پروسې اسانه کولو لپاره ، تاسو کولی شئ په hdcp.c کې پیرامیټونه بدل کړئ.
لاندې جدول د ترتیب وړ پیرامیټونو لیست او د دوی دندو لنډیز کوي.

پیرامیټر	فعالیت
SUPPORT_HDCP1X	د TX اړخ کې HDCP 1.4 فعال کړئ
SUPPORT_HDCP2X	د TX اړخ کې HDCP 2.3 فعال کړئ
DEBUG_MODE_HDCP	د TX HDCP لپاره د ډیبګ پیغامونه فعال کړئ
REPEATER_MODE	د HDCP ډیزاین مثال لپاره د تکرار حالت فعال کړئample

د پیرامیټونو د بدلولو لپاره، ارزښتونه په hdcp.c کې مطلوب ارزښتونو ته بدل کړئ. د تالیف پیل کولو دمخه، لاندې بدلون په build_sw_hdcp.sh کې وکړئ:

1. لاندې کرښه ومومئ او د بدل شوي سافټویر مخنیوي لپاره یې تبصره وکړئ file د اصلي لخوا ځای په ځای کیږي fileد Intel Quartus Prime سافټویر نصبولو لارې څخه.
   
2.  د تازه شوي سافټویر د راټولولو لپاره "./build_sw_hdcp.sh" چل کړئ.
3. تولید شوی .elf file په ډیزاین کې د دوو میتودونو له لارې شامل کیدی شي:
   a. چلول "nios2-download -g file نوم>". د ډاونلوډ کولو پروسې بشپړیدو وروسته سیسټم بیا تنظیم کړئ ترڅو مناسب فعالیت ډاډمن کړئ.
   ب. د حافظې ابتکار تازه کولو لپاره "quartus_cdb –-update_mif" چل کړئ files. د نوي .sof د تولید لپاره جمع کونکي چلول file کوم چې تازه شوي سافټویر شامل دي.

4.6.3. ډیری پوښتل شوي پوښتنې (FAQ)
جدول 59. د ناکامۍ نښې او لارښوونې

شمیره	د ناکامۍ نښې	لارښود
1.	RX کوډ شوی ویډیو ترلاسه کوي، مګر TX په نیلي یا تور رنګ کې جامد ویډیو لیږي.	دا د بهرني سنک سره د ناکام TX تصدیق له امله دی. د HDCP وړ ریپیټر باید ویډیو په غیر کوډ شوي فارمیټ کې ونه لیږدوي که چیرې د اپ سټریم څخه راتلونکی ویډیو کوډ شوې وي. د دې لاسته راوړلو لپاره، په نیلي یا تور رنګ کې یو جامد ویډیو د وتلو ویډیو بدلوي کله چې د TX HDCP کوډ کولو حالت سیګنال غیر فعال وي پداسې حال کې چې د RX HDCP ډیکریپشن حالت سیګنال فعال وي. د دقیقو لارښوونو لپاره، مراجعه وکړئ امنیتي نظرونه په پاڼه کې 117. په هرصورت، دا چلند ممکن د HDCP ډیزاین فعالولو په وخت کې د ډیبګ کولو پروسې مخه ونیسي. لاندې په ډیزاین کې د ویډیو بلاک کولو غیر فعالولو میتود دیampLe: 1. لاندې پورټ اتصال د ډیزاین په پورتنۍ سطح کې ومومئample. دا پورټ د hdmi_tx_top ماډل پورې اړه لري. 2. د پورټ اتصال په لاندې کرښه کې بدل کړئ:
2.	د TX HDCP کوډ کولو حالت سیګنال فعال دی مګر د واورو عکس په ښکته ډوب کې ښودل شوی.	دا د لاندې سټریم سنک له امله دی چې بهر وتلی کوډ شوی ویډیو په سمه توګه نه ډیکریټ کوي. ډاډ ترلاسه کړئ چې تاسو TX HDCP IP ته نړیوال ثابت (LC128) چمتو کوئ. ارزښت باید د تولید ارزښت او سم وي.
3.	د TX HDCP کوډ کولو حالت سیګنال بې ثباته یا تل غیر فعال دی.	دا د ښکته سینک سره د ناکام TX تصدیق له امله دی. د ډیبګ کولو پروسې اسانه کولو لپاره ، تاسو کولی شئ فعال کړئ DEBUG_MODE_HDCP په hdcp.c کې پیرامیټر ته مراجعه وکړئ د HDCP سافټویر پیرامیټونو بدلول د لارښوونو په 118 پاڼه کې. لاندې 3a-3c د ناکام TX تصدیق احتمالي لاملونه کیدی شي.
3a.	د سافټویر ډیبګ لاګ دا پیغام چاپولو ته دوام ورکوي "HDCP 1.4 د ښکته جریان (Rx) لخوا نه ملاتړ کیږي".	پیغام په ګوته کوي چې د ښکته جریان سینک دواړه HDCP 2.3 او HDCP 1.4 ملاتړ نه کوي. ډاډ ترلاسه کړئ چې لاندې سینک د HDCP 2.3 یا HDCP 1.4 ملاتړ کوي.
3 ب.	د TX تصدیق نیمه لاره ناکامه شوه.	دا د TX تصدیق هرې برخې له امله دی لکه د لاسلیک تصدیق ، د ځای چیک او داسې نور ناکام کیدی شي. ډاډ ترلاسه کړئ چې لاندې سینک د تولید کیلي کاروي مګر د فاکس کیلي نه.
3c.	د سافټویر ډیبګ لاګ چاپ ته دوام ورکوي "بیا تصدیق کول	دا پیغام په ګوته کوي چې د لاندې زیرمې سینک د بیا تایید غوښتنه کړې ځکه چې ترلاسه شوې ویډیو په سمه توګه ډیکریټ شوې نه وه. ډاډ ترلاسه کړئ چې تاسو TX HDCP IP ته نړیوال ثابت (LC128) چمتو کوئ. ارزښت باید د تولید ارزښت وي او ارزښت سم وي.
ادامه…

شمیره	د ناکامۍ نښې	لارښود
	د HDCP تصدیق بشپړیدو وروسته اړین دی.
4.	د RX HDCP ډیکریپشن حالت سیګنال غیر فعال دی که څه هم پورته سرچینې HDCP فعال کړی.	دا په ګوته کوي چې RX HDCP IP مستند حالت نه دی ترلاسه کړی. په ترتیب سره، د REPEATER_MODE پیرامیټر په ډیزاین کې فعال شوی دی example. که د REPEATER_MODE فعال شوی، ډاډ ترلاسه کړئ چې د TX HDCP IP تصدیق شوی. کله چې د REPEATER_MODE پیرامیټر فعال شوی، د RX HDCP IP د ریپیټر په توګه د تصدیق کولو هڅه کوي که چیرې TX د HDCP وړ سینک سره وصل وي. تصدیق نیمه لاره ودریږي پداسې حال کې چې د TX HDCP IP ته انتظار کیږي ترڅو د لاندې سینک سره تصدیق بشپړ کړي او RECEIVERID_LIST RX HDCP IP ته انتقال کړي. مهال ویش لکه څنګه چې د HDCP مشخصاتو کې تعریف شوی 2 ثانیې دی. که چیرې د TX HDCP IP په دې موده کې د تصدیق بشپړولو توان ونلري، د اپسټریم سرچینه تصدیق د ناکامۍ په توګه چلند کوي او بیا تصدیق پیلوي لکه څنګه چې د HDCP مشخصات کې مشخص شوي.
		یادونه: • مراجعه وکړئ د HDCP سافټویر پیرامیټونو بدلول په 118 مخ کې د غیر فعال کولو میتود لپاره REPEATER_MODE د ډیبګ کولو هدف لپاره پیرامیټر. د غیر فعال کولو وروسته REPEATER_MODE پیرامیټر، د RX HDCP IP تل د پای ټکی رسیدونکي په توګه د تصدیق کولو هڅه کوي. د TX HDCP IP د تصدیق پروسې دروازه نه کوي.
		• که د REPEATER_MODE پیرامیټر فعال نه دی، ډاډ ترلاسه کړئ چې د HDCP IP ته چمتو شوي HDCP کیلي د تولید ارزښت دی او ارزښت سم دی.
5.	د RX HDCP ډیکریپشن حالت سیګنال بې ثباته دی.	دا پدې مانا ده چې د RX HDCP IP د تصدیق شوي حالت ترلاسه کولو وروسته سم د بیا تصدیق غوښتنه کړې. دا شاید د دې له امله وي چې راتلونکی کوډ شوی ویډیو د RX HDCP IP لخوا په سمه توګه نه کوډ شوی. ډاډ ترلاسه کړئ چې نړیوال ثابت (LC128) د RX HDCP IP کور ته چمتو شوی د تولید ارزښت دی او ارزښت یې سم دی.

د HDMI Intel Arria 10 FPGA IP ډیزاین Exampد کارن لارښود آرشیف

د دې کارن لارښود د وروستي او پخوانیو نسخو لپاره، مراجعه وکړئ HDMI Intel® Arria 10 FPGA IP ډیزاین Exampد کارونکي لارښود. که چیرې د IP یا سافټویر نسخه لیست نه وي، د مخکینۍ IP یا سافټویر نسخه لپاره د کارونکي لارښود پلي کیږي.
د IP نسخې د Intel Quartus Prime Design Suite سافټویر نسخو ته ورته دي تر v19.1 پورې. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 یا وروسته، IP څخه
cores د نوي IP نسخه سکیم لري.

د HDMI Intel Arria 10 FPGA IP ډیزاین Exampد کارونکي لارښود

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2022.12.27	22.4	19.7.1	د ډیزاین پخوانۍ هارډویر او سافټویر اړتیاو برخې ته د HDMI لور کارت بیاکتنې غوره کولو لپاره نوی پیرامیټر اضافه شویampد HDMI 2.0 لپاره (غیر FRL حالت).
2022.07.29	22.2	19.7.0	• د Nios II EDS له وینډوز * نسخې څخه د Cygwin برخې د لرې کولو خبرتیا او د وینډوز * کاروونکو لپاره د WSL نصبولو اړتیا. • د لور کارت نسخه له بیاکتنې 4 څخه تر 9 پورې تازه شوې چیرې چې په ټول سند کې پلي کیږي.
2021.11.12	21.3	19.6.1	• د فرعي برخې ذخیره کوډ شوي HDCP تولید کیلي په بهرني فلش حافظه یا EEPROM کې تازه کړي (د HDCP کلیدي مدیریت = 1 ملاتړ) ترڅو د نوي کیلي کوډ کولو سافټویر افادیت (KEYENC) تشریح کړي. • لاندې ارقام لرې کړل: - د RX شخصي کیلي لپاره د Facsimile Key R1 ډیټا سري - د HDCP تولید کیلي ډیټا اری (ځای لرونکی) - د HDCP محافظت کیلي ډیټا سري (مخکیني تعریف شوی کیلي) - د HDCP محافظت کیلي په hdcp2x_tx_kmem.mif کې پیل شوې - د HDCP محافظت کیلي په hdcp1x_rx_kmem.mif کې پیل شوې - د HDCP محافظت کیلي په hdcp1x_tx_kmem.mif کې پیل شوې • فرعي برخه د HDCP کلیدي نقشه د DCP کیلي څخه لیږدول شوې Fileپه FPGA کې د ساده HDCP تولید کیلي ذخیره کولو لپاره د Debug لارښودونو څخه (د HDCP کلیدي مدیریت = 0 ملاتړ وکړئ).
2021.09.15	21.1	19.6.0	ncsim ته حواله لرې شوې
2021.05.12	21.1	19.6.0	• اضافه شوي کله چې ملاتړ FRL = 1 یا SUPPORT HDCP کلیدي مدیریت = 1 د شکل 29 HDCP لپاره توضیحاتو ته د HDMI ډیزاین Ex.ampد بلاک ډیاګرام • په HDCP کلیدي حافظه کې ګامونه اضافه کړل files په ډیزاین واک تھرو کې. • اضافه شوي کله چې SUPPORT FRL = 0 برخې ته د ardware ترتیب کړئ. • د ډیزاین په جوړولو کې د ملاتړ HDCP کلیدي مدیریت پیرامیټر فعالولو لپاره ګام اضافه شوی. • په بهرنۍ فلش حافظه یا EEPROM کې د پلورنځي کوډ شوي HDCP تولید کیلي نوې فرعي برخه اضافه کړه (د HDCP کیلي مدیریت = 1 ملاتړ).
ادامه…

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
			• د جدول پش بټن او د LED شاخصونو نوم د پش بټن او LED شاخصونو ته بدل شو (سپورټ FRL = 0). • د میز پش تڼۍ او د LED شاخصونه اضافه شوي (د FRL = 1 ملاتړ). • د FPGA ډیزاین کې د کوډ کولو کیلي خوندي کولو نوی فصل اضافه شوی. • د نوي څپرکي د ډیبګ لارښوونې او فرعي برخې د HDCP حالت سیګنالونه اضافه کړل، د HDCP سافټویر پیرامیټر بدلول او په مکرر ډول پوښتل شوي پوښتنې.
2021.04.01	21.1	19.6.0	• د RX-Only یا TX-Only ډیزاین لپاره تازه شوي شکل اجزا اړین دي. • تازه شوی جدول تولید شوی RTL Files. • تازه شوی شکل HDMI RX ټاپ اجزا. • لرې شوې برخه HDMI RX ټاپ لینک روزنې پروسه. • په مختلفو FRL نرخونو کې د ډیزاین چلولو مرحلې تازه کړي. • تازه شوی شکل HDMI 2.1 ډیزاین Exampد کلاک کولو سکیم. • تازه شوي د میز ساعتیري سکیم سیګنالونه. • د HDMI RX-TX بلاک ډیاګرام تازه شوی ترڅو د Transceiver Arbiter څخه TX ټاپ ته پیوستون اضافه کړي.
2020.09.28	20.3	19.5.0	• د یادښت لرې کړه چې د HDMI 2.1 ډیزاین exampپه FRL حالت کې د HDMI Intel FPGA IP ډیزاین Ex کې یوازې د سرعت درجې -1 وسیلو ملاتړ کويampد Intel Arria 10 وسیلو او HDMI 2.1 ډیزاین Ex. لپاره د چټک پیل لارښودample (ملاتړ FRL = 1) برخې. ډیزاین د ټولو سرعت درجې ملاتړ کوي. • له ټولو HDMI 2.1 ډیزاین څخه ls_clk معلومات لرې کړلampاړوندې برخې. ls_clk ډومین نور په ډیزاین کې نه کارول کیږي example. • د HDMI 2.1 ډیزاین لپاره د بلاک ډیاګرامونه تازه کړلampپه HDMI 2.1 ډیزاین کې د FRL حالت کېample (د FRL = 1 مالتړ)، د RX- یوازې یا TX-یوازې د ډیزاین اجزاو جوړول، او د کلاک کولو سکیم برخې. • لارښودونه تازه کړل او تولید یې کړل fileد لارښود جوړښت برخو کې لیست. • غیر اړونده سیګنالونه لرې کړل، او د لاندې HDMI 2.1 ډیزاین توضیحات اضافه یا ایډیټ کړلampد انٹرفیس سیګنالونو برخه کې لی سیګنالونه: — sys_init - txpll_frl_locked - tx_os - txphy_rcfg * نښې - tx_reconfig_done - txcore_tbcr - pio_in0_external_connection_export • د ډیزاین RTL پیرامیټرونو برخه کې لاندې پیرامیټونه اضافه کړل: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - FPLL وکاروئ — POLARITY_INVERSION
ادامه…

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
			• د HDMI 2.0 ډیزاین لپاره د بلاک ډیاګرامونه تازه کړلampد HDMI 2.0 ډیزاین Ex کې د Intel Quartus Prime Pro Edition سافټویر لپارهample (د FRL = 0 مالتړ)، د RX-Only یا TX-Only ډیزاین ډیزاین اجزاو جوړول، او د کلاک کولو سکیم برخې. • د ډینامیک رینج او ماسټرینګ (HDR) د معلوماتو فریم داخلولو او فلټر کولو برخه کې د ساعت او بیا تنظیم سیګنال نومونه تازه کړل. • غیر اړونده سیګنالونه لرې کړل، او د لاندې HDMI 2.0 ډیزاین توضیحات اضافه یا ایډیټ کړلampد انٹرفیس سیګنالونو برخه کې لی سیګنالونه: clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck - reset_xcvr_powerup - nios_tx_i2c* سیګنالونه — hdmi_ti_i2c* سیګنالونه — tx_i2c_avalon* سیګنالونه — clock_bridge_0_in_clk_clk reset_bridge_0_reset_reset_n - i2c_master* سیګنالونه - nios_tx_i2c* سیګنالونه - اندازه_درست_پیو_بهرني_اړیکې او صادرول - oc_i2c_av_slave_translator_avalon_an ti_slave_0* نښې - powerup_cal_done_export - rx_pma_cal_busy_export - rx_pma_ch_export - rx_pma_rcfg_mgmt * نښې • یو یادونه اضافه کړه چې د سمولیشن ټیسټ بینچ د ډیزاینونو لپاره نه ملاتړ کیږي I2C شامل کړئ پیرامیټر د سمولیشن ټیسټ بینچ برخه کې د سمولیشن پیغام فعال او تازه کړی. • ستاسو د ډیزاین برخه تازه کول.
2020.04.13	20.1	19.4.0	• یو یادونه اضافه کړه چې د HDMI 2.1 ډیزاین exampپه FRL حالت کې د HDMI Intel FPGA IP ډیزاین Ex کې یوازې د سرعت درجې -1 وسیلو ملاتړ کويampد Intel Arria 10 وسیلو لپاره د چټک پیل لارښود او د HDMI 2.1 ډیزاین Ex لپاره تفصيلي توضیحاتample (ملاتړ FRL = 1) برخې. • HDCP د HDMI ډیزاین Exampد HDMI Intel FPGA IP کارن لارښود څخه د Intel Arria 10 وسیلو برخې لپاره. • د آډیو s د شاملولو لپاره د ډیزاین برخه سمولټ ایډیټ کړهample جنراتور، د سایډ بانډ ډیټا جنریټر، او معاون ډیټا جنریټر او د بریالي سمولیشن پیغام تازه کړی. • هغه یادښت لرې کړی چې ویل شوي سمول یوازې د دې لپاره شتون لري د FRL ملاتړ وکړئ د معلولینو ډیزاین یادښت. سمول اوس د دې لپاره شتون لري د FRL ملاتړ وکړئ فعال شوي ډیزاینونه هم. • د HDMI 2.1 ډیزاین Ex لپاره په تفصیلي توضیحاتو کې د ځانګړتیا توضیح تازه کړیample (د FRL فعال ملاتړ) برخه.
ادامه…

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
			• د HDMI 2.1 RX-TX ډیزاین بلاک ډیاګرام کې د بلاک ډیاګرام ایډیټ کړی، د ډیزاین اجزاو، او د HDMI 2.1 ډیزاین لپاره د RX-Only یا TX-Only ډیزاین برخې جوړولample. نوي برخې اضافه شوي او لرې شوي برخې چې نور د تطبیق وړ ندي. • د RX-Only یا TX-Only ډیزاین جوړولو برخه کې د main.c سکریپټ لارښوونې ایډیټ کړې. • د نوي فولډرونو اضافه کولو لپاره د لارښود جوړښت برخې تازه کړي او fileد HDMI 2.0 او HDMI دواړو لپاره 2.1 ډیزاین examples. • د HDMI 2.1 ډیزاین لپاره د هارډویر او سافټویر اړتیاو برخه تازه کړهample. • د HDMI 2.1 ډیزاین ایکس لپاره د ډینامیک رینج او ماسټرینګ (HDR) معلوماتو فریم داخلولو او فلټر کولو برخه کې د بلاک ډیاګرام او سیګنال توضیحات تازه کړلample. • یوه نوې برخه اضافه کړه، د ډیزاین چلول په مختلفو FRL نرخونو کې، د HDMI 2.1 ډیزاین لپارهamples. • د HDMI 2.1 ډیزاین لپاره د کلاکینګ سکیم برخه کې د بلاک ډیاګرام او سیګنال توضیحات تازه کړلample. • د HDMI 2.1 ډیزاین لپاره د هارډویر سیټ اپ برخه کې د کارونکي DIP سویچ په اړه اضافه توضیحاتample. • د HDMI 2.1 ډیزاین لپاره د ډیزاین محدودیتونو برخه تازه کړهample. • ستاسو د ډیزاین برخه تازه کول. • د دواړو HDMI 2.0 او HDMI 2.1 ډیزاین لپاره د سمولیشن ټیسټ بینچ برخې تازه شويamples.
2020.01.16	19.4	19.3.0	• تازه شوی د HDMI Intel FPGA IP ډیزاین Exampد نوي اضافه شوي HDMI 10 ډیزاین په اړه معلوماتو سره د Intel Arria 2.1 Devices برخې لپاره د چټک پیل لارښودampد FRL حالت سره. • د HDMI 2.1 ډیزاین Ex لپاره یو نوی فصل، مفصل توضیحات اضافه کړلample (د FRL فعال ملاتړ) چې د نوي اضافه شوي ډیزاین په اړه ټول اړونده معلومات لريample. • د HDMI Intel FPGA IP ډیزاین Ex نوم بدل کړampد HDMI 2.0 ډیزاین Exampد ښه وضاحت لپاره.
2019.10.31	18.1	18.1	• اضافه شوی پیدا شوی files په tx_control_src فولډر کې: ti_i2c.c او ti_i2c.h. • د هارډویر او سافټویر اړتیاو او د ډیزاین برخې تالیف او ازموینې کې د FMC لور کارت بیاکتنې 11 لپاره ملاتړ اضافه شوی. • د ډیزاین محدودیت برخه لرې کړه. په اعظمي سکیو محدودیتونو کې د وخت سرغړونې په اړه محدودیت په نسخه کې حل شوی د HDMI Intel FPGA IP 18.1. • د BITEC_DAUGHTER_CARD_REV یو نوی RTL پیرامیټر اضافه کړ، ترڅو تاسو د دې وړتیا ولرئ چې د Bitec HDMI لور کارت بیاکتنه غوره کړئ.
ادامه…

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
			• د fmcb_dp_m2c_p او fmcb_dp_c2m_p سیګنالونو لپاره توضیحات تازه کړل ترڅو د FMC لور کارت 11، 6، او 4 بیاکتنې په اړه معلومات شامل کړي. • د Bitec لور کارت بیاکتنې 11 لپاره لاندې نوي سیګنالونه اضافه کړل: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a پته — oc_i2c_master_ti_avalon_anti_slave_w رسم — oc_i2c_master_ti_avalon_anti_slave_r adata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • ستاسو د ډیزاین لوړولو په اړه یوه برخه اضافه کړه.
2017.11.06	17.1	17.1	• د Intel د بیا برانډینګ سره سم د HDMI IP کور HDMI Intel FPGA IP ته بدل شو. • د Qsys اصطلاح د پلیټ فارم ډیزاینر ته بدله کړه. • د ډینامیک رینج او ماسټرینګ انفو فریم (HDR) داخلولو او فلټر کولو خصوصیت په اړه معلومات اضافه شوي. • د لارښود جوړښت تازه کړی: - سکریپټ او سافټویر فولډر اضافه کړل او files. - عام او HDR تازه شوی files. - لرې شوی atx files. - توپیر شوی fileد Intel Quartus Prime Standard Edition او Intel Quartus Prime Pro Edition لپاره. • د 10AX115S2F4I1SG په توګه کارول شوي وسیلې اضافه کولو لپاره د ډیزاین برخه رامینځته کول تازه کړل. • د 50-100 MHz TMDS ساعت فریکونسۍ لپاره د لیږدونکي ډیټا کچه 2550-5000 Mbps ته ایډیټ کړه. • د RX-TX لینک معلومات تازه کړل چې تاسو کولی شئ د بهرني فلټر کولو غیر فعالولو لپاره user_pb[2] تڼۍ خوشې کړئ. • د Nios II سافټویر فلو ډیاګرام تازه کړی چې د I2C ماسټر او HDMI سرچینې لپاره کنټرولونه پکې شامل دي. • په اړه معلومات اضافه کړل ډیزاین Example د GUI پیرامیټونه. • د HDMI RX او TX لوړ ډیزاین پیرامیټونه اضافه کړل. • دا HDMI RX او TX د لوړې کچې سیګنالونه اضافه کړي: — mgmt_clk - بیا تنظیمول - i2c_clk — hdmi_clk_in - دا HDMI RX او TX د لوړې کچې سیګنالونه لرې کړل: • نسخه • i2c_clk
ادامه…

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
			• یو یادونه اضافه کړه چې د ټرانسیور انلاګ ترتیب د Intel Arria 10 FPGA پراختیایی کټ او Bitec HDMI 2.0 لور کارت لپاره ازمول شوی. تاسو کولی شئ د خپل بورډ لپاره انلاګ ترتیب بدل کړئ. • د Intel Arria 10 PLL حوالې ساعت لپاره د PLL کاسکیډینګ یا غیر وقف شوي ساعت لارې د ګډوډۍ مخنیوي لپاره د کار کولو لپاره لینک اضافه شوی. • یو یادونه اضافه کړه چې تاسو نشئ کولی د HDMI RX لپاره د CDR refclk په توګه یا د HDMI TX لپاره د TX PLL refclk په توګه د ټرانسیور RX پن وکاروئ. • د ډیزاینونو لپاره چې د TX PMA او PCS بانډینګ کاروي د set_max_skew محدودیت اضافه کولو څرنګوالي په اړه یادونه اضافه کړه.
2017.05.08	17.0	17.0	• د Intel په توګه بیا نومول شوی. • د برخې شمیره بدله شوې. • د لارښود جوړښت تازه کړی: - hdr اضافه کړه files. - qsys_vip_passthrough.qsys nios.qsys ته بدل شو. - اضافه شوی fileد Intel Quartus Prime Pro Edition لپاره ډیزاین شوی. • تازه معلومات چې د RX-TX لینک بلاک هم د HDMI RX معاون ډیټا څخه د لوړ متحرک رینج (HDR) انفو فریم کې بهرني فلټر کول ترسره کوي او یو پخوانی داخلوي.ampد Avalon ST ملټي پلیکسر له لارې د HDMI TX معاون ډیټا ته د HDR انفو فریم. • د Transceiver Native PHY توضیحاتو لپاره یو یادښت اضافه شوی چې د HDMI TX انټر چینل سکیو اړتیا پوره کولو لپاره، تاسو اړتیا لرئ چې د TX چینل بانډنګ موډ اختیار په Arria 10 Transceiver Native PHY پیرامیټر مدیر کې تنظیم کړئ. د PMA او PCS اړیکې. • د OS او اندازه کولو سیګنالونو لپاره تازه توضیحات. • اوورونه مو بدل کړلampد TX FPLL مستقیم ساعت سکیم مالتړ لپاره په هر TMDS ساعت فریکوینسي رینج کې د مختلف لیږدونکي ډیټا نرخ لپاره لینګ فاکتور. • TX IOPLL ته TX FPLL کاسکیډ کلکینګ سکیم د TX FPLL مستقیم سکیم ته بدل شوی. • د TX PMA د بیا تنظیم کولو سیګنالونه اضافه شوي. • ایډیټ شوی USER_LED[7] اوورونهampد لینګ حالت. 1 اورونو ته اشاره کويampled (د ډیټا نرخ <1,000 Mbps په Arria 10 وسیلې کې). • تازه شوی HDMI ډیزاین Exampد ملاتړ شوي سمیلیټر میز. VHDL د NCSim لپاره ملاتړ نه کوي. • د Arria 10 HDMI IP کور ډیزاین Exampد کارونکي لارښود.
2016.10.31	16.1	16.1	ابتدايي خوشې کول.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

آنلاین نسخه
فیډبیک واستوئ
ID: 683156
نسخه: 2022.12.27

اسناد / سرچینې

intel HDMI Arria 10 FPGA IP ډیزاین Example [pdf] د کارونکي لارښود HDMI Arria 10 FPGA IP ډیزاین Example، HDMI Arria، 10 FPGA IP ډیزاین Example، ډیزاین Example

حوالې

• د کارن لارښود