HDMI Arria 10 FPGA IP Design Example
Руководство пользователяHDMI Intel® Arria 10 FPGA IP
Дизайн ExampРуководство пользователя
Обновлено для Intel®Quartus®
Люкс Prime Design: 22.4
IP-версия: 19.7.1

HDMI Intel® FPGA IP Design Example Краткое руководство для устройств Intel® Arria® 10

Устройства HDMI Intel® 10 оснащены имитационным тестовым стендом и аппаратной конструкцией, поддерживающей компиляцию и аппаратное тестирование.
FPGA IP дизайн exampфайл для Intel Arria®
HDMI Intel FPGA IP предлагает следующий дизайн exampле:

• Дизайн ретрансляции HDMI 2.1 RX-TX с включенным режимом канала с фиксированной скоростью (FRL)
• Дизайн ретрансляции HDMI 2.0 RX-TX с отключенным режимом FRL
• Дизайн HDCP через HDMI 2.0

Примечание: Функция HDCP не включена в программное обеспечение Intel® Quartus Prime Pro Edition.
Чтобы получить доступ к функции HDCP, свяжитесь с Intel по адресу https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Когда вы создаете пример дизайнаample, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне.
Рисунок 1. Этапы разработкиСопутствующая информация
HDMI Руководство пользователя Intel FPGA IP
1.1. Генерация дизайна
Используйте редактор параметров HDMI Intel FPGA IP в программном обеспечении Intel Quartus Prime для создания проекта exampлес Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.
Начиная с Ниоса® II EDS в программном обеспечении Intel Quartus Prime Pro Edition версии 19.2 и программном обеспечении Intel Quartus Prime Standard Edition версии 19.1 корпорация Intel удалила компонент Cygwin в версии Nios II EDS для Windows*, заменив его подсистемой Windows* для Linux (WSL). Если вы являетесь пользователем Windows*, вам необходимо установить WSL до того, как вы создадите свой макет.ampле.
Рисунок 2. Генерация процесса проектирования

1. Создайте проект, ориентированный на семейство устройств Intel Arria 10, и выберите нужное устройство.
2. В каталоге IP найдите и дважды щелкните Интерфейсные протоколы ➤ Аудио и видео ➤ HDMI Intel FPGA IP. Появится окно Новый вариант IP или Новый вариант IP.
3. Укажите имя верхнего уровня для своего индивидуального варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .ip или .qsys.
4. Нажмите «ОК». Появится редактор параметров.
5. На вкладке IP настройте нужные параметры для TX и RX.
6. Включите параметр Support FRL, чтобы сгенерировать проект HDMI 2.1 ex.ampле в режиме FRL. Выключите его, чтобы сгенерировать дизайн HDMI 2.0 exampле без FRL.
7. О дизайне ExampНа вкладке выберите Arria 10 HDMI RX-TX Retransmit.
8. Выберите «Симуляция», чтобы сгенерировать испытательный стенд, и выберите «Синтез», чтобы сгенерировать проект аппаратного обеспечения, например.ample.Вы должны выбрать хотя бы одну из этих опций, чтобы сгенерировать дизайн example fileс. Если вы выберете оба, время генерации увеличится.
9. Для создания File Формат, выберите Verilog или VHDL.
10. Для Target Development Kit выберите Intel Arria 10 GX FPGA Development Kit. Если вы выберете комплект разработки, то целевое устройство (выбранное на шаге 4) изменится в соответствии с устройством на целевой плате. Для комплекта разработки Intel Arria 10 GX FPGA устройством по умолчанию является 10AX115S2F4I1SG.
11. Нажмите «Создать пример».ampЛе Дизайн.

Сопутствующая информация
Как установить подсистему Windows* для Linux* (WSL) в ОС Windows*?
1.2. Моделирование дизайна
Тестовый стенд HDMI имитирует схему последовательной обратной связи от экземпляра TX к экземпляру RX. Внутренний генератор шаблонов видео, аудиоampГенератор файлов, генератор данных боковой полосы и вспомогательные модули генератора данных управляют экземпляром HDMI TX, а последовательный выход из экземпляра TX подключается к экземпляру RX в испытательном стенде.
Рис. 3. Процесс моделирования проектирования

1. Перейдите в нужную папку моделирования.
2. Запустите сценарий моделирования для поддерживаемого симулятора по вашему выбору. Скрипт компилирует и запускает тестовый стенд в симуляторе.
3. Проанализируйте результаты.

Таблица 1. Шаги для запуска моделирования

Симулятор	Рабочий каталог	Инструкции
Ривьера-ПРО*	/моделирование/алдек	В командной строке введите
		vsim -c -do aldec.do
МодельSim*	/моделирование/наставник	В командной строке введите
		vsim -c -do наставник.до
ВКС*	/моделирование/синопсис/vcs	В командной строке введите
		источник vcs_sim.sh
VCS МХ	/моделирование/синопсис/ vcsmx	В командной строке введите
		источник vcsmx_sim.sh
Xcelium* Параллельный	/моделирование/xcelium	В командной строке введите
		источник xcelium_sim.sh

Успешное моделирование заканчивается следующим сообщением:
# SYMBOLS_PER_CLOCK = 2
# ВИК = 4
# FRL_RATE = 0
# БПС = 0
# AUDIO_FREQUENCY (кГц) = 48
# АУДИО_КАНАЛ = 8
# Проход моделирования
1.3. Компиляция и тестирование дизайна

Скомпилировать и запустить демонстрационный тест на оборудовании example дизайн, выполните следующие действия:

1. Убедитесь, что аппаратное обеспечение exampГенерация дизайна завершена.
2. Запустите программное обеспечение Intel Quartus Prime и откройте файл .qpf. file.
   • Исполнение HDMI 2.1ampФайл с включенной поддержкой FRL: каталог проекта/quartus/a10_hdmi21_frl_demo.qpf
   • Исполнение HDMI 2.0ampФайл с отключенной поддержкой FRL: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Щелкните «Обработка» ➤ «Начать компиляцию».
4. После успешной компиляции .sof file будет сгенерирован в quartus/output_fileкаталог с.
5. Подключитесь к встроенному FMC-порту B (J2):
   • Исполнение HDMI 2.1ampФайл с включенной поддержкой FRL: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Примечание: Вы можете выбрать версию дочерней платы Bitec HDMI. Под дизайн ExampНа вкладке «Ревизия дочерней карты HDMI» выберите «Ревизия 9», «Ревизия» или «Нет дочерней карты». Значение по умолчанию — Редакция 9.
   • Исполнение HDMI 2.0ampФайл с отключенной поддержкой FRL: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Подключите TX (P1) дочерней платы Bitec FMC к внешнему источнику видео.
7. Подключите RX (P2) дочерней карты Bitec FMC к внешнему видеоприемнику или видеоанализатору.
8. Убедитесь, что все переключатели на макетной плате находятся в положении по умолчанию.
9. Настройте выбранное устройство Intel Arria 10 на макетной плате, используя сгенерированный .sof file (Инструменты ➤ Программатор ).
10. Анализатор должен отображать видео, сгенерированное из источника.

Сопутствующая информация
Руководство пользователя комплекта для разработки Intel Arria 10 FPGA
1.4. HDMI Intel FPGA IP Design Exampле Параметры
Таблица 2.
HDMI Intel FPGA IP Design Example Параметры для устройств Intel Arria 10 Эти параметры доступны только для устройств Intel Arria 10.

Параметр	Ценить	Описание
Доступный дизайн Example
Выберите дизайн	Ретрансляция Arria 10 HDMI RX-TX	Выберите дизайн exampфайл, который нужно сгенерировать.

Дизайн Example Files
Моделирование	Вкл, выкл.	Включите эту опцию, чтобы сгенерировать необходимые files для стенда моделирования.
Синтез	Вкл, выкл.	Включите эту опцию, чтобы сгенерировать необходимые files для компиляции Intel Quartus Prime и демонстрации оборудования.

Сгенерированный формат HDL
Генерировать File Формат	Верилог, VHDL	Выберите предпочитаемый формат HDL для сгенерированного проекта example fileнабор. Примечание: Этот параметр определяет только формат сгенерированного IP-адреса верхнего уровня. fileс. Все остальные fileс (например, эксample testbenchs и верхний уровень files для демонстрации оборудования) в формате Verilog HDL.

Целевой набор для разработки
Выберите доску	Нет комплекта разработки,	Выберите плату для целевого дизайна exampле.
	Комплект для разработки Arria 10 GX FPGA, Пользовательский комплект разработки	• Без комплекта разработки: этот вариант исключает все аспекты аппаратного обеспечения для проекта ex.ampле. IP-ядро устанавливает все назначения контактов для виртуальных контактов. • Arria 10 GX FPGA Development Kit: этот параметр автоматически выбирает целевое устройство проекта в соответствии с устройством в этом комплекте разработки. Вы можете изменить целевое устройство с помощью Изменить целевое устройство параметр, если версия вашей платы имеет другой вариант устройства. IP-ядро устанавливает все назначения контактов в соответствии с комплектом разработки.
		• Custom Development Kit: эта опция позволяетampфайл для тестирования на стороннем комплекте разработки с Intel FPGA. Возможно, вам придется установить назначение контактов самостоятельно.

Целевое устройство
Изменить целевое устройство	Вкл, выкл.	Включите этот параметр и выберите предпочтительный вариант устройства для комплекта разработки.

HDMI 2.1 Дизайн Exampле (Поддержка FRL = 1)

Дизайн HDMI 2.1 example в режиме FRL демонстрирует один параллельный шлейф экземпляра HDMI, включающий четыре канала RX и четыре канала TX.
Таблица 3. HDMI 2.1 Design Exampфайл для устройств Intel Arria 10

Дизайн Example	Скорость передачи данных	Канальный режим	Тип петли
Ретрансляция Arria 10 HDMI RX-TX	• 12 Гбит/с (фрл) • 10 Гбит/с (фрл) • 8 Гбит/с (свободная скорость) • 6 Гбит/с (фрл) • 3 Гбит/с (фрл) • <6 Гбит/с (TMDS)	Симплекс	Параллельно с буфером FIFO

Функции

• Проект создает экземпляры буферов FIFO для прямой передачи видеопотока HDMI между приемником и источником HDMI 2.1.
• Конструкция способна переключаться между режимом FRL и режимом TMDS во время выполнения.
• В конструкции используется состояние светодиода для ранней отладки.tage.
• Дизайн поставляется с экземплярами HDMI RX и TX.
• Дизайн демонстрирует вставку и фильтрацию InfoFrame динамического диапазона и мастеринга (HDR) в модуле связи RX-TX.
• Проект согласовывает скорость FRL между приемником, подключенным к TX, и источником, подключенным к RX. Проект проходит через EDID от внешнего приемника к встроенному RX в конфигурации по умолчанию. Процессор Nios II согласовывает канал на основе возможностей приемника, подключенного к TX. Вы также можете переключить встроенный переключатель user_dipsw, чтобы вручную управлять возможностями TX и RX FRL.
• Дизайн включает в себя несколько функций отладки.
  Экземпляр RX получает источник видео от внешнего генератора видео, а затем данные проходят через петлевой FIFO, прежде чем они будут переданы в экземпляр TX. Вам необходимо подключить внешний видеоанализатор, монитор или телевизор с подключением HDMI к ядру TX, чтобы проверить функциональность.

2.1. Блок-схема дизайна ретрансляции HDMI 2.1 RX-TX
Конструкция ретранслятора HDMI RX-TX exampФайл демонстрирует параллельную петлю в режиме симплексного канала для HDMI 2.1 с включенной поддержкой FRL.
Рисунок 4. Блок-схема ретрансляции HDMI 2.1 RX-TX2.2. Создание дизайна только для приема или только для передачиns
Опытные пользователи могут использовать дизайн HDMI 2.1 для создания дизайна только для TX или RX.
Рис. 5. Компоненты, необходимые для конструкции только для приема или только для передачиЧтобы использовать компоненты только для RX или TX, удалите ненужные блоки из проекта.
Таблица 4. Требования к конструкции только для RX и только для TX

Требования пользователя	Сохранять	Удалять	Добавлять
Только прием HDMI	RX Топ	• Топ TX • Связь RX-TX • Подсистема ЦП • Арбитр приемопередатчика	–
Только передача HDMI	• Топ TX • Подсистема ЦП	• Верх RX • Связь RX-TX • Арбитр приемопередатчика	Генератор шаблонов видео (настраиваемый модуль или сгенерированный из пакета обработки видео и изображений (VIP))

Помимо изменений RTL, вам также необходимо отредактировать сценарий main.c.
• Для конструкций, предназначенных только для передачи HDMI, отделите ожидание состояния блокировки приема HDMI, удалив следующие строки и заменив их на
tx_xcvr_reconfig (tx_frl_rate);
rx_hdmi_lock = READ_PIO (PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
в то время как (rx_hdmi_lock == 0) {
если (check_hpd_isr()) { перерыв; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO (PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Переконфигурировать Tx после того, как rx заблокирован
если (rx_hdmi_lock == 1) {
если (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO (PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig (rx_frl_rate);
} еще {
tx_xcvr_reconfig (tx_frl_rate);
}}}
• Для конструкций, поддерживающих только прием HDMI RX, оставьте в сценарии main.c только следующие строки:
РЕДРИВЕР_ИНИТ();
hdmi_rx_init();
2.3. Аппаратные и программные требования
Корпорация Intel использует следующее аппаратное и программное обеспечение для тестирования конструкции exampле.
Аппаратное обеспечение

• Комплект для разработки Intel Arria 10 GX FPGA
• Источник HDMI 2.1 (генератор Quantum Data 980 48G)
• Приемник HDMI 2.1 (анализатор Quantum Data 980 48G)
• Дочерняя плата Bitec HDMI FMC 2.1 (версия 9)
• Кабели HDMI 2.1 категории 3 (протестировано с кабелем Belkin 48 Гбит/с HDMI 2.1)

Программное обеспечение

• Программное обеспечение Intel Quartus Prime Pro Edition версии 20.1

2.4. Структура каталогов
Каталоги содержат сгенерированные files для HDMI Intel FPGA IP дизайн exampле.
Рисунок 6. Структура каталогов для Design ExampleТаблица 5. Сгенерированный RTL Files

Папки	Fileп/подпапки
общий	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	Edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
гхб	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_slksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
плл	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
перенастроить	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
сдк	a10_hdmi2.sdc
	jtag.sdc

Таблица 6. Сгенерированное моделирование Files
Обратитесь к Стенд моделирования для получения дополнительной информации

Папки	Files
альдек	/aldec.do
	/rivierapro_setup.tcl
каденция	/cds.lib
	/hdl.var
наставник	/mentor.do
	/msim_setup.tcl
синопсис	/ВКС/fileсписок.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
ксцелиум	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
общий	/modelsim_fileс.ткл
	/ривьера_fileс.ткл
	/vcs_fileс.ткл
	/vcsmx_fileс.ткл
	/xcelium_fileс.ткл
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Таблица 7. Сгенерированное программное обеспечение Files

Папки	Files
tx_control_src Примечание: Папка tx_control также содержит дубликаты этих files.	глобальный.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	main.c
	pio_read_write.c
	pio_read_write.h

2.5. Компоненты дизайна
Дизайн HDMI Intel FPGA IP exampОн состоит из общих компонентов верхнего уровня и верхних компонентов HDMI TX и RX.
2.5.1. Компоненты передачи HDMI
Верхние компоненты HDMI TX включают компоненты верхнего уровня ядра TX, а также IOPLL, контроллер сброса PHY трансивера, собственный PHY трансивера, TX PLL, управление реконфигурацией TX и блоки выходного буфера.
Рис. 7. Верхние компоненты HDMI TXТабл. 8. Верхние компоненты HDMI TX

Модуль	Описание
Ядро передачи HDMI	IP получает видеоданные с верхнего уровня и выполняет кодирование вспомогательных данных, кодирование аудиоданных, кодирование видеоданных, скремблирование, кодирование TMDS или пакетирование.
ИОППЛ	IOPLL (iopll_frl) генерирует часы FRL для ядра TX. Эти эталонные часы получают выходные часы TX FPLL. Тактовая частота FRL = скорость передачи данных на дорожку x 4 / (символов FRL на такт x 18)
Контроллер сброса PHY трансивера	Контроллер сброса PHY трансивера обеспечивает надежную инициализацию трансиверов TX. Вход сброса этого контроллера запускается с верхнего уровня, и он генерирует соответствующий аналоговый и цифровой сигнал сброса на собственный физический блок приемопередатчика в соответствии с последовательностью сброса внутри блока. Выходной сигнал tx_ready из этого блока также действует как сигнал сброса для HDMI Intel FPGA IP, чтобы указать, что приемопередатчик запущен и готов к приему данных от ядра.
Собственный физический уровень трансивера	Жесткий блок приемопередатчика, который получает параллельные данные от ядра передатчика HDMI и сериализует данные при их передаче. Примечание: Чтобы выполнить требование о межканальном перекосе HDMI TX, установите для параметра режима объединения каналов TX в редакторе параметров Native PHY трансивера Intel Arria 10 значение Склеивание PMA и PCS. Вам также необходимо добавить ограничение максимального перекоса (set_max_skew) к сигналу цифрового сброса от контроллера сброса приемопередатчика (tx_digitalreset), как рекомендовано в Руководство пользователя приемопередатчика Intel Arria 10 PHY.
TX ФАПЧ	Блок PLL передатчика обеспечивает последовательные быстрые часы для собственного физического блока приемопередатчика. Для этого дизайна HDMI Intel FPGA IP example, fPLL используется как TX PLL. TX PLL имеет два эталонных тактовых сигнала. • Опорный тактовый сигнал 0 подключается к программируемому генератору (с тактовой частотой TMDS) для режима TMDS. В этом дизайне бывшийample, часы RX TMDS используются для подключения к эталонным часам 0 для режима TMDS. Intel рекомендует использовать программируемый генератор с тактовой частотой TMDS в качестве эталонного тактового сигнала 0. • Опорный тактовый сигнал 1 подключен к фиксированному тактовому генератору 100 МГц для режима FRL.
Управление реконфигурацией TX	• В режиме TMDS блок управления реконфигурацией TX реконфигурирует TX PLL для другой выходной тактовой частоты в соответствии с тактовой частотой TMDS конкретного видео. • В режиме FRL блок управления реконфигурацией TX реконфигурирует TX PLL для обеспечения последовательной быстрой синхронизации для 3 Гбит/с, 6 Гбит/с, 8 Гбит/с, 10 Гбит/с и 12 Гбит/с в соответствии с полем FRL_Rate в регистре 0x31 SCDC. • Блок управления реконфигурацией TX переключает опорный тактовый сигнал TX PLL между опорным тактовым сигналом 0 для режима TMDS и опорным тактовым сигналом 1 для режима FRL.
Выходной буфер	Этот буфер действует как интерфейс для взаимодействия с интерфейсом I2C компонентов HDMI DDC и redriver.

Таблица 9. Скорость передачи данных трансивера и перегрузкиampling Factor Каждый диапазон тактовой частоты

Режим	Скорость передачи данных	За кадромampлер 1 (2x овераampле)	За кадромampлер 2 (4x овераampле)	За кадромample Фактор	За кадромampсветодиод Скорость передачи данных (Мбит/с)
ТМДС	250–1000	On	On	8	2000–8000
ТМДС	1000–6000	On	Выключенный	2	2000–12000
ФРЛ	3000	Выключенный	Выключенный	1	3000
ФРЛ	6000	Выключенный	Выключенный	1	6000

ФРЛ	8000	Выключенный	Выключенный	1	8000
ФРЛ	10000	Выключенный	Выключенный	1	10000
ФРЛ	12000	Выключенный	Выключенный	1	12000

Рисунок 8. Блок-схема последовательности реконфигурации TX2.5.2. Компоненты приема HDMI
Верхние компоненты HDMI RX включают компоненты верхнего уровня ядра RX, дополнительное ведомое устройство I²C и RAM EDID, IOPLL, контроллер сброса PHY трансивера, собственный PHY RX и блоки управления реконфигурацией RX.
Рис. 9. Верхние компоненты HDMI RXТаблица 10. Верхние компоненты HDMI RX

Модуль	Описание
Ядро приема HDMI	IP получает последовательные данные от собственного физического уровня приемопередатчика и выполняет выравнивание данных, выравнивание каналов, декодирование TMDS, декодирование вспомогательных данных, декодирование видеоданных, декодирование аудиоданных и дескремблирование.
I2C ведомый	I2C — это интерфейс, используемый для канала данных отображения приемника (DDC) и канала состояния и данных (SCDC). Источник HDMI использует DDC для определения возможностей и характеристик приемника путем считывания структуры данных Enhanced Extended Display Identification Data (E-EDID). 8-битные ведомые адреса I2C для E-EDID: 0xA0 и 0xA1. LSB указывает тип доступа: 1 для чтения и 0 для записи. Когда происходит событие HPD, ведомое устройство I2C отвечает на данные E-EDID, считывая данные из встроенной памяти. Контроллер только подчиненного I2C также поддерживает SCDC для HDMI 2.0 и 2.1. 9-битный адрес подчиненного устройства I2C для SCDC: 0xA8 и 0xA9. Когда происходит событие HPD, ведомое устройство I2C выполняет транзакцию записи или чтения в интерфейс SCDC ядра HDMI RX или из него. Процесс обучения канала для канала с фиксированной скоростью (FRL) также происходит через I2C. Во время события HPD или когда источник записывает другую скорость FRL в регистр скорости FRL (регистры SCDC 0x31 бит [3:0]), начинается процесс обучения канала. Примечание: Этот подчиненный контроллер I2C для SCDC не требуется, если HDMI 2.0 или HDMI 2.1 не предназначены

EDID ОЗУ

Проект хранит информацию EDID, используя RAM 1-Port IP. Стандартный двухпроводной (тактовый сигнал и данные) протокол последовательной шины (только подчиненный контроллер I2C) передает структуру данных E-EDID, совместимую с CEA-861-D. В этом EDID RAM хранится информация E-EDID. • В режиме TMDS конструкция поддерживает сквозную передачу EDID от TX к RX. Во время прохождения EDID, когда TX подключен к внешнему приемнику, процессор Nios II считывает EDID с внешнего приемника и записывает в EDID RAM. • В режиме FRL процессор Nios II записывает предварительно сконфигурированный EDID для каждой скорости канала на основе параметра HDMI_RX_MAX_FRL_RATE в сценарии global.h. Используйте следующие входы HDMI_RX_MAX_FRL_RATE для поддерживаемой скорости FRL: • 1: 3G 3 полосы • 2: 6G 3 полосы •3: 6G, 4 полосы • 4: 8G 4 полосы • 5: 10G, 4 полосы (по умолчанию) •6: 12G, 4 полосы

ИОППЛ

HDMI RX использует два IOPLL. • Первый IOPLL (pll_tmds) генерирует эталонные часы RX CDR. Этот IOPLL используется только в режиме TMDS. Эталонные часы этого IOPLL получают часы TMDS. Режим TMDS использует этот IOPLL, потому что CDR не может принимать эталонные тактовые сигналы ниже 50 МГц, а тактовая частота TMDS находится в диапазоне от 25 МГц до 340 МГц. Эта IOPLL обеспечивает тактовую частоту, которая в 5 раз превышает входную опорную тактовую частоту для диапазона частот от 25 МГц до 50 МГц, и обеспечивает ту же тактовую частоту, что и входная опорная тактовая частота, для диапазона частот от 50 МГц до 340 МГц. • Второй IOPLL (iopll_frl) генерирует тактовый сигнал FRL для ядра RX. Этот эталонный тактовый сигнал принимает восстановленный тактовый сигнал CDR. Тактовая частота FRL = скорость передачи данных на дорожку x 4 / (символов FRL на такт x 18)

Контроллер сброса PHY трансивера	Контроллер сброса PHY трансивера обеспечивает надежную инициализацию трансиверов RX. Вход сброса этого контроллера запускается реконфигурацией RX, и он генерирует соответствующий аналоговый и цифровой сигнал сброса на собственный физический блок приемопередатчика в соответствии с последовательностью сброса внутри блока.
RX Собственный физический уровень	Жесткий блок приемопередатчика, который получает последовательные данные от внешнего источника видео. Он десериализует последовательные данные в параллельные данные перед передачей данных в ядро ​​HDMI RX. Этот блок работает в режиме Enhanced PCS for FRL. RX CDR имеет два эталонных тактовых сигнала. • Опорный тактовый сигнал 0 подключен к выходному тактовому сигналу IOPLL TMDS (pll_tmds), который является производным от тактового генератора TMDS. • Опорный тактовый сигнал 1 подключен к фиксированному тактовому генератору 100 МГц. В режиме TMDS RX CDR перенастраивается для выбора опорного тактового сигнала 0, а в режиме FRL RX CDR перенастраивается для выбора опорного тактового сигнала 1.
Управление реконфигурацией RX	В режиме TMDS блок управления реконфигурацией RX реализует схему определения скорости с PLL HDMI, чтобы заставить приемопередатчик RX работать на любых скоростях канала в диапазоне от 250 Мбит/с до 6,000 Мбит/с. В режиме FRL блок управления реконфигурацией RX перенастраивает приемопередатчик RX для работы на скоростях 3 Гбит/с, 6 Гбит/с, 8 Гбит/с, 10 Гбит/с или 12 Гбит/с в зависимости от скорости FRL в поле регистра SCDC_FRL_RATE (0x31[3:0]). Блок управления реконфигурацией RX переключается между Standard PCS/RX. для режима TMDS и Enhanced PCS для режима FRL. См. Рисунок 10 на странице 22.

Рис. 10. Последовательность операций реконфигурации RX
На рисунке показан поток последовательности многоскоростной реконфигурации контроллера, когда он получает входной поток данных и опорную тактовую частоту или когда приемопередатчик разблокирован.2.5.3. Общие блоки верхнего уровня
Общие блоки верхнего уровня включают арбитр приемопередатчика, компоненты канала RX-TX и подсистему ЦП.
Таблица 11. Общие блоки верхнего уровня

Модуль

Описание

Арбитр приемопередатчика

Этот общий функциональный блок предотвращает одновременную повторную калибровку приемопередатчиков, когда приемопередатчики RX или TX в одном и том же физическом канале требуют повторной настройки. Одновременная повторная калибровка влияет на приложения, в которых приемопередатчики RX и TX в одном и том же канале назначаются независимым реализациям IP. Этот арбитр приемопередатчика является расширением разрешения, рекомендуемого для объединения симплексных TX и симплексных RX в один и тот же физический канал. Этот арбитр приемопередатчика также помогает в слиянии и арбитраже запросов реконфигурации RX и TX с отображением памяти Avalon®, предназначенных для симплексных приемопередатчиков RX и TX в канале, поскольку доступ к интерфейсному порту реконфигурации приемопередатчиков возможен только последовательно. Интерфейсное соединение между арбитром приемопередатчика и блоками контроллера сброса TX/RX Native PHY/PHY в этом проекте exampФайл демонстрирует общий режим, применимый для любой комбинации IP-адресов с использованием арбитра приемопередатчика. Арбитр приемопередатчика не требуется, когда в канале используется только приемопередатчик RX или TX. Арбитр приемопередатчика идентифицирует запрашивающую реконфигурацию через свои интерфейсы реконфигурации с отображением памяти Avalon и гарантирует, что соответствующий tx_reconfig_cal_busy или rx_reconfig_cal_busy соответственно закрыт. Для приложений HDMI только RX инициирует реконфигурацию. Направляя через арбитр запрос реконфигурации с отображением памяти Avalon, арбитр идентифицирует, что запрос реконфигурации исходит от RX, который затем блокирует tx_reconfig_cal_busy от подтверждения и позволяет rx_reconfig_cal_busy утверждать. Стробирование предотвращает непреднамеренный перевод приемопередатчика TX в режим калибровки. Примечание: Поскольку для HDMI требуется только реконфигурация RX, сигналы tx_reconfig_mgmt_* привязаны. Кроме того, интерфейс с отображением памяти Avalon не требуется между арбитром и блоком TX Native PHY. Блоки назначаются интерфейсу в дизайне exampФайл для демонстрации общего подключения арбитра трансивера к контроллеру сброса TX/RX Native PHY/PHY.

Связь RX-TX

• Выходные видеоданные и сигналы синхронизации из основного контура HDMI RX проходят через DCFIFO в доменах видеосинхронизации RX и TX. • Порт дополнительных данных ядра HDMI TX управляет дополнительными данными, которые проходят через DCFIFO посредством противодавления. Противодавление гарантирует отсутствие неполного вспомогательного пакета на вспомогательном порту данных. • Этот блок также выполняет внешнюю фильтрацию: — Отфильтровывает аудиоданные и пакет восстановления синхронизации аудио из потока вспомогательных данных перед передачей на основной порт вспомогательных данных HDMI TX. — Отфильтровывает информационный кадр расширенного динамического диапазона (HDR) из вспомогательных данных HDMI RX и вставляетample HDR InfoFrame для вспомогательных данных HDMI TX через потоковый мультиплексор Avalon.

Подсистема ЦП

Подсистема ЦП функционирует как контроллеры SCDC и DDC, а также контроллер реконфигурации источника. • Исходный контроллер SCDC содержит главный контроллер I2C. Главный контроллер I2C передает структуру данных SCDC из источника FPGA во внешний приемник для работы HDMI 2.0. Для бывшегоample, если скорость исходящего потока данных составляет 6,000 Мбит/с, процессор Nios II дает команду главному контроллеру I2C обновить биты TMDS_BIT_CLOCK_RATIO и SCRAMBLER_ENABLE регистра конфигурации TMDS приемника до 1. • Тот же мастер I2C также передает структуру данных DDC (E-EDID) между источником HDMI и внешним приемником. • Центральный процессор Nios II действует как контроллер реконфигурации для источника HDMI. ЦП полагается на периодическое обнаружение скорости от модуля управления реконфигурацией RX, чтобы определить, требует ли TX реконфигурации. Подчиненный транслятор Avalon с отображением памяти обеспечивает интерфейс между главным интерфейсом Avalon с отображением памяти процессора Nios II и подчиненными интерфейсами Avalon с отображением памяти IOPLL и TX Native PHY внешнего источника HDMI. • Выполнение обучения связи через главный интерфейс I2C с внешним приемником.

2.6. Динамический диапазон и мастеринг (HDR) InfoFrame Вставка и фильтрация
Дизайн HDMI Intel FPGA IP exampФайл включает в себя демонстрацию вставки HDR InfoFrame в петлевой системе RX-TX.
Спецификация HDMI версии 2.0b позволяет передавать данные Dynamic Range и Mastering InfoFrame через вспомогательный поток HDMI. В демонстрации блок Auxiliary Packet Generator поддерживает вставку HDR. Вам нужно только отформатировать предполагаемый пакет HDR InfoFrame, как указано в таблице списка сигналов модуля, и вставка HDR InfoFrame происходит один раз в каждом видеокадре.
В этом бывшемampконфигурации файла, в случаях, когда входящий вспомогательный поток уже включает HDR InfoFrame, потоковое содержимое HDR фильтруется. Фильтрация позволяет избежать передачи конфликтующих информационных кадров HDR и гарантирует, что только значения, указанные в HDR Sample Модуль данных используется.
Рисунок 11. Канал RX-TX с динамическим диапазоном и освоением вставки InfoFrame
На рисунке показана блок-схема канала RX-TX, включая вставку Dynamic Range и Mastering InfoFrame в основной вспомогательный поток HDMI TX.Таблица 12. Сигналы блока вставки вспомогательных данных (aux_retransmit)

Сигнал	Направление	Ширина	Описание
Часы и сброс
цлк	Вход	1	Вход часов. Эти часы должны быть подключены к видео часам.
перезагрузить	Вход	1	Сбросить ввод.

Вспомогательные пакетные сигналы
tx_aux_data	Выход	72	TX Вспомогательный пакет, выходящий из мультиплексора.
tx_aux_valid	Выход	1
tx_aux_ready	Выход	1
tx_aux_sop	Выход	1
tx_aux_eop	Выход	1
rx_aux_data	Вход	72	RX Вспомогательные данные, передаваемые в модуль фильтрации пакетов перед входом в мультиплексор.
rx_aux_valid	Вход	1
rx_aux_sop	Вход	1
rx_aux_eop	Вход	1

Управляющий сигнал
hdmi_tx_vsync	Вход	1	HDMI TX Video Vsync. Этот сигнал должен быть синхронизирован с доменом синхронизации скорости канала. Ядро вставляет информационный кадр HDR во вспомогательный поток по переднему фронту этого сигнала.

Таблица 13. Сигналы модуля данных HDR (altera_hdmi_hdr_infoframe)

Сигнал	Направление	Ширина	Описание
hb0	Выход	8	Байт заголовка 0 динамического диапазона и мастеринга InfoFrame: код типа InfoFrame.
hb1	Выход	8	Байт заголовка 1 динамического диапазона и мастеринга InfoFrame: номер версии InfoFrame.
hb2	Выход	8	Байт заголовка 2 информационного кадра динамического диапазона и мастеринга: длина информационного кадра.
pb	Вход	224	Байт данных Dynamic Range и Mastering InfoFrame.

Таблица 14. Динамический диапазон и битовые поля набора байтов данных Mastering InfoFrame

Битовое поле	Определение	Статические метаданные Тип 1
7:0	Байт данных 1: {5'h0, EOTF[2:0]}
15:8	Байт данных 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Байт данных 3: Static_Metadata_Descriptor	display_primaries_x[0], младший бит
31:24	Байт данных 4: Static_Metadata_Descriptor	display_primaries_x[0], старший бит
39:32	Байт данных 5: Static_Metadata_Descriptor	display_primaries_y[0], младший бит
47:40	Байт данных 6: Static_Metadata_Descriptor	display_primaries_y[0], старший бит
55:48	Байт данных 7: Static_Metadata_Descriptor	display_primaries_x[1], младший бит
63:56	Байт данных 8: Static_Metadata_Descriptor	display_primaries_x[1], старший бит
71:64	Байт данных 9: Static_Metadata_Descriptor	display_primaries_y[1], младший бит
79:72	Байт данных 10: Static_Metadata_Descriptor	display_primaries_y[1], старший бит
87:80	Байт данных 11: Static_Metadata_Descriptor	display_primaries_x[2], младший бит
95:88	Байт данных 12: Static_Metadata_Descriptor	display_primaries_x[2], старший бит
103:96	Байт данных 13: Static_Metadata_Descriptor	display_primaries_y[2], младший бит
111:104	Байт данных 14: Static_Metadata_Descriptor	display_primaries_y[2], старший бит
119:112	Байт данных 15: Static_Metadata_Descriptor	white_point_x, младший бит
127:120	Байт данных 16: Static_Metadata_Descriptor	white_point_x, старший бит
135:128	Байт данных 17: Static_Metadata_Descriptor	white_point_y, младший бит
143:136	Байт данных 18: Static_Metadata_Descriptor	white_point_y, старший бит
151:144	Байт данных 19: Static_Metadata_Descriptor	max_display_mastering_luminance, младший бит

159:152	Байт данных 20: Static_Metadata_Descriptor	max_display_mastering_luminance, старший бит
167:160	Байт данных 21: Static_Metadata_Descriptor	min_display_mastering_luminance, младший бит
175:168	Байт данных 22: Static_Metadata_Descriptor	min_display_mastering_luminance, старший бит
183:176	Байт данных 23: Static_Metadata_Descriptor	Максимальный уровень освещенности контента, LSB
191:184	Байт данных 24: Static_Metadata_Descriptor	Максимальный уровень освещенности контента, MSB
199:192	Байт данных 25: Static_Metadata_Descriptor	Максимальный средний уровень освещенности кадра, LSB
207:200	Байт данных 26: Static_Metadata_Descriptor	Максимальный средний уровень освещенности кадра, MSB
215:208	Сдержанный
223:216	Сдержанный

Отключение вставки и фильтрации HDR
Отключение вставки и фильтрации HDR позволяет проверить повторную передачу HDR-контента, уже доступного в исходном вспомогательном потоке, без каких-либо изменений в схеме RX-TX Retransmit ex.ampле.
Чтобы отключить вставку и фильтрацию HDR InfoFrame:

1. Установите для block_ext_hdr_infoframe значение 1'b0 в файле rxtx_link.v. file чтобы предотвратить фильтрацию HDR InfoFrame из вспомогательного потока.
2. Установите мультиплексор_in0_valid экземпляра avalon_st_multiplexer в файле altera_hdmi_aux_hdr.v. file на 1'b0, чтобы генератор вспомогательных пакетов не формировал и не вставлял дополнительный информационный кадр HDR во вспомогательный поток TX.

2.7. Поток программного обеспечения для проектирования
В основном программном потоке проектирования процессор Nios II конфигурирует настройки TI redriver и инициализирует пути TX и RX при включении питания.
Рисунок 12. Программный поток в сценарии main.c
Программное обеспечение выполняет цикл while, чтобы отслеживать изменения приемника и источника и реагировать на изменения. Программное обеспечение может инициировать реконфигурацию TX, обучение канала TX и начать передачу видео.
Рисунок 13. Блок-схема инициализации пути передачи Инициализация пути передачиРисунок 14. Блок-схема инициализации пути приемаРисунок 15. Блок-схема реконфигурации TX и обучения каналаРисунок 16. Блок-схема процесса обучения LTS:3 при определенной скорости FRLРис. 17. Блок-схема передачи видео HDMI TX2.8. Запуск проекта с различными значениями FRL
Вы можете запускать свой проект с другими скоростями FRL, отличными от скорости FRL внешнего приемника по умолчанию.
Чтобы запустить проект с разными скоростями FRL:

1. Переключите встроенный переключатель user_dipsw0 в положение ON.
2. Откройте командную оболочку Nios II, затем введите nios2-terminal.
3. Введите следующие команды и нажмите Enter для выполнения.

Команда	Описание
h	Показать меню помощи.
r0	Обновите максимальную возможность FRL RX до скорости FRL 0 (только TMDS).
r1	Обновите максимальную возможность FRL RX до скорости FRL 1 (3 Гбит/с).
r2	Обновите максимальную возможность FRL RX до скорости FRL 2 (6 Гбит/с, 3 полосы).
r3	Обновите максимальную возможность FRL RX до скорости FRL 3 (6 Гбит/с, 4 полосы).
r4	Обновите максимальную возможность FRL RX до скорости FRL 4 (8 Гбит/с).
r5	Обновите максимальную возможность FRL RX до скорости FRL 5 (10 Гбит/с).
r6	Обновите максимальную возможность FRL RX до скорости FRL 6 (12 Гбит/с).
t1	TX настраивает скорость канала на скорость FRL 1 (3 Гбит/с).
t2	TX настраивает скорость канала на скорость FRL 2 (6 Гбит/с, 3 полосы).
t3	TX настраивает скорость канала на скорость FRL 3 (6 Гбит/с, 4 полосы).
t4	TX настраивает скорость канала на скорость FRL 4 (8 Гбит/с).
t5	TX настраивает скорость канала на скорость FRL 5 (10 Гбит/с).
t6	TX настраивает скорость канала на скорость FRL 6 (12 Гбит/с).

2.9. Схема синхронизации
Схема тактирования иллюстрирует домены тактирования в дизайне HDMI Intel FPGA IP exampле.
Рис. 18. HDMI 2.1 Design Example Схема тактированияТаблица 15. Сигналы схемы тактирования

Часы	Имя сигнала в дизайне	Описание
Часы управления	мгмт_клк	Свободно работающая тактовая частота 100 МГц для следующих компонентов: • Интерфейсы Avalon-MM для реконфигурации — Требуемый частотный диапазон находится в пределах 100–125 МГц. • Контроллер сброса PHY для последовательности сброса приемопередатчика — Требуемый диапазон частот составляет от 1 до 500 МГц. • Реконфигурация IOPLL — Максимальная тактовая частота 100 МГц. • Управление реконфигурацией RX • Управление реконфигурацией TX • ПРОЦЕССОР • Мастер I2C
Часы I2C	i2c_clk	Тактовый вход 100 МГц, который синхронизирует ведомое устройство I2C, выходные буферы, регистры SCDC и процесс обучения связи в ядре приема HDMI и ОЗУ EDID.
Опорный такт TX PLL 0	tx_tmds_clk	Опорный тактовый сигнал 0 для TX PLL. Тактовая частота совпадает с ожидаемой тактовой частотой TMDS из тактового канала HDMI TX TMDS. Эти эталонные часы используются в режиме TMDS. Для этого дизайна HDMI example, эти часы подключены к часам RX TMDS для демонстрационных целей. В вашем приложении вам необходимо обеспечить выделенные часы с тактовой частотой TMDS от программируемого генератора для улучшения характеристик джиттера.

		Примечание: Не используйте вывод RX трансивера в качестве опорного тактового сигнала TX PLL. Ваш дизайн не подойдет, если вы поместите refclk HDMI TX на контакт RX.
Опорный такт TX PLL 1	txfpll_refclk1/rxphy_cdr_refclk1	Опорные часы для TX PLL и RX CDR, а также IOPLL для vid_clk. Тактовая частота составляет 100 МГц.
Последовательные часы TX PLL	tx_bonding_locks	Последовательные быстрые часы, генерируемые TX PLL. Тактовая частота устанавливается в зависимости от скорости передачи данных.
Тактовый выход приемопередатчика TX	tx_clk	Тактовая частота восстанавливается с приемопередатчика, а частота варьируется в зависимости от скорости передачи данных и количества символов за такт. Тактовая частота приемопередатчика TX = скорость передачи данных приемопередатчика / ширина приемопередатчика Для этого дизайна HDMI exampНапример, тактовая частота приемопередатчика TX из канала 0 синхронизирует вход ядра приемопередатчика TX (tx_coreclkin), эталонную тактовую частоту IOPLL скорости канала (pll_hdmi) и эталонную тактовую частоту видео и FRL IOPLL (pll_vid_frl).
Видеочасы	tx_vid_clk/rx_vid_clk	Видео часы для ядра TX и RX. Часы работают на фиксированной частоте 225 МГц.
Часы TX/RX FRL	tx_frl_clk/rx_frl_clk	Часы FRL для ядра TX и RX.
Часы RX TMDS	rx_tmds_clk	Канал тактовой частоты TMDS от разъема HDMI RX и подключается к IOPLL для генерации эталонной тактовой частоты для эталонной тактовой частоты CDR 0. Ядро использует эти тактовые частоты, когда оно находится в режиме TMDS.
Опорный такт RX CDR 0	rxphy_cdr_refclk0	Опорный тактовый сигнал от 0 до RX CDR. Эти часы получены из часов RX TMDS. Тактовая частота RX TMDS находится в диапазоне от 25 МГц до 340 МГц, а минимальная эталонная тактовая частота RX CDR составляет 50 МГц. IOPLL используется для генерации 5 тактовой частоты для тактовой частоты TMDS в диапазоне от 25 МГц до 50 МГц и для генерации такой же тактовой частоты для тактовой частоты TMDS в диапазоне от 50 МГц до 340 МГц.
Тактовая частота приемопередатчика RX	rx_clk	Тактовый сигнал восстанавливается из приемопередатчика, а частота изменяется в зависимости от скорости передачи данных и ширины приемопередатчика. Тактовая частота трансивера RX = скорость передачи данных трансивера / ширина трансивера Для этого дизайна HDMI example, тактовая частота приемопередатчика RX из канала 1 синхронизирует вход ядра приемопередатчика RX (rx_coreclkin) и опорную тактовую частоту FRL IOPLL (pll_frl).

2.10. Сигналы интерфейса
В таблицах перечислены сигналы для конструкции HDMI ex.ampфайл с включенным FRL.
Таблица 16. Сигналы верхнего уровня

Сигнал	Направление	Ширина	Описание
Сигнал бортового генератора
clk_fpga_b3_p	Вход	1	Свободная тактовая частота 100 МГц для опорной частоты ядра.
refclk4_p	Вход	1	Свободная тактовая частота 100 МГц для эталонного тактового сигнала приемопередатчика.

Пользовательские кнопки и светодиоды
user_pb	Вход	3	Нажмите кнопку для управления функциональными возможностями дизайна HDMI Intel FPGA IP.
cpu_resetn	Вход	1	Глобальный сброс.
user_led_g	Выход	8	Зеленый светодиодный дисплей. См. Настройка оборудования на стр. 48 для получения дополнительной информации о функциях светодиодов.
user_dipsw	Вход	1	Определяемый пользователем DIP-переключатель. См. Настройка оборудования на стр. 48 для получения дополнительной информации о функциях DIP-переключателя.

Контакты дочерней платы HDMI FMC на порту B FMC
fmcb_gbtclk_m2c_p_0	Вход	1	Часы HDMI RX TMDS.
fmcb_dp_m2c_p	Вход	4	Часы HDMI RX, красный, зеленый и синий каналы данных.
fmcb_dp_c2m_p	Выход	4	Часы HDMI TX, красный, зеленый и синий каналы данных.
fmcb_la_rx_p_9	Вход	1	Обнаружение питания HDMI RX +5V.
fmcb_la_rx_p_8	Выход	1	Обнаружение горячего подключения HDMI RX.
fmcb_la_rx_n_8	Вход	1	HDMI RX I2C SDA для DDC и SCDC.
fmcb_la_tx_p_10	Вход	1	HDMI RX I2C SCL для DDC и SCDC.
fmcb_la_tx_p_12	Вход	1	Обнаружение горячего подключения HDMI TX.
fmcb_la_tx_n_12	Вход	1	HDMI I2C SDA для DDC и SCDC.
fmcb_la_rx_p_10	Вход	1	HDMI I2C SCL для DDC и SCDC.
fmcb_la_tx_n_9	Вход	1	HDMI I2C SDA для управления редуктором.
fmcb_la_rx_p_11	Вход	1	HDMI I2C SCL для управления редрайвером.
fmcb_la_tx_n_13	Выход	1	HDMI-передача +5 В Примечание: Доступно только когда Дочерняя плата Bitec HDMI, версия 9 выбран.

Таблица 17. Сигналы верхнего уровня HDMI RX

Сигнал	Направление	Ширина	Описание
Часы и сигналы сброса
мгмт_клк	Вход	1	Вход системных часов (100 МГц).
перезагрузить	Вход	1	Вход сброса системы.
rx_tmds_clk	Вход	1	Часы HDMI RX TMDS.
i2c_clk	Вход	1	Тактовый вход для интерфейса DDC и SCDC.

Часы и сигналы сброса
rxphy_cdr_refclk1	Вход	1	Тактовый вход для эталонного тактового сигнала RX CDR 1. Тактовая частота составляет 100 МГц.
rx_vid_clk	Выход	1	Видео тактовый выход.
sys_init	Выход	1	Инициализация системы для сброса системы при включении питания.

Приемопередатчик RX и сигналы IOPLL
rxpll_tmds_locked	Выход	1	Указывает, что IOPLL часов TMDS заблокирован.
rxpll_frl_locked	Выход	1	Указывает, что IOPLL часов FRL заблокирован.
rxphy_serial_data	Вход	4	Последовательные данные HDMI на RX Native PHY.
rxphy_ready	Выход	1	Указывает, что RX Native PHY готов.
rxphy_cal_busy_raw	Выход	4	RX Собственная калибровка PHY занята арбитром приемопередатчика.
rxphy_cal_busy_gated	Вход	4	Калибровочный сигнал занятости от арбитра приемопередатчика к RX Native PHY.
rxphy_rcfg_slave_write	Вход	4	Реконфигурация приемопередатчика Отображенный в память интерфейс Avalon от RX Native PHY к арбитру приемопередатчика.
rxphy_rcfg_slave_read	Вход	4
rxphy_rcfg_slave_address	Вход	40
rxphy_rcfg_slave_writedata	Вход	128
rxphy_rcfg_slave_readdata	Выход	128
rxphy_rcfg_slave_waitrequest	Выход	4

Управление реконфигурацией RX
rxphy_rcfg_busy	Выход	1	RX Реконфигурация сигнала занятости.
rx_tmds_freq	Выход	24	Измерение тактовой частоты HDMI RX TMDS (за 10 мс).
rx_tmds_freq_valid	Выход	1	Указывает, что измерение тактовой частоты RX TMDS действительно.
rxphy_os	Выход	1	За кадромampЛинг фактор: •0: 1x оверовampлинг • 1: 5× оверовampлинг
rxphy_rcfg_master_write	Выход	1	Управление реконфигурацией RX Интерфейс Avalon с отображением памяти на арбитр приемопередатчика.
rxphy_rcfg_master_read	Выход	1
rxphy_rcfg_master_address	Выход	12
rxphy_rcfg_master_writedata	Выход	32
rxphy_rcfg_master_readdata	Вход	32
rxphy_rcfg_master_waitrequest	Вход	1

Основные сигналы HDMI RX
rx_vid_clk_locked	Вход	1	Указывает, что vid_clk работает стабильно.
rxcore_frl_rate	Выход	4	Указывает скорость FRL, с которой работает ядро ​​RX. • 0: Устаревший режим (TMDS) • 1: 3 Гбит/с, 3 полосы • 2: 6 Гбит/с, 4 полосы • 3: 6 Гбит/с, 4 полосы • 4: 8 Гбит/с, 4 полосы • 5: 10 Гбит/с, 4 полосы • 6: 12 Гбит/с, 4 полосы • 7–15: зарезервировано
rxcore_frl_locked	Выход	4	Каждый бит указывает конкретную полосу, которая достигла блокировки FRL. FRL заблокирован, когда ядро ​​RX успешно выполняет выравнивание, компенсацию перекоса и достигает захвата дорожки. • Для 3-полосного режима блокировка полосы достигается, когда ядро ​​RX получает сброс скремблера (SR) или начальный суперблок (SSB) для каждых 680 периодов символов FRL не менее 3 раз. • Для 4-полосного режима блокировка полосы достигается, когда ядро ​​RX получает сброс скремблера (SR) или начальный суперблок (SSB) для каждых 510 периодов символов FRL не менее 3 раз.
rxcore_frl_ffe_levels	Выход	4	Соответствует биту FFE_level в бите регистра SCDC 0x31 [7:4] в ядре RX.
rxcore_frl_flt_ready	Вход	1	Утверждает, чтобы указать, что RX готов к запуску процесса обучения канала. При подтверждении также устанавливается бит FLT_ready в регистре SCDC 0x40, бит 6.
rxcore_frl_src_test_config	Вход	8	Указывает конфигурации исходного теста. Значение записывается в регистр конфигурации теста SCDC в регистре SCDC 0x35.
rxcore_tbcr	Выход	1	Указывает отношение битов TMDS к тактовой частоте; соответствует регистру TMDS_Bit_Clock_Ratio в регистре SCDC 0x20, бит 1. • При работе в режиме HDMI 2.0 этот бит установлен. Указывает отношение битов TMDS к тактовой частоте 40:1. • При работе в HDMI 1.4b этот бит не устанавливается. Указывает отношение битов TMDS к тактовой частоте 10:1. • Этот бит не используется для режима FRL.
rxcore_scrambler_enable	Выход	1	Указывает, зашифрованы ли полученные данные; соответствует полю Scrambling_Enable в регистре SCDC 0x20 бит 0.
rxcore_audio_de	Выход	1	Основные аудиоинтерфейсы HDMI RX Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
rxcore_audio_data	Выход	256
rxcore_audio_info_ai	Выход	48

rxcore_audio_N	Выход	20
rxcore_audio_CTS	Выход	20
rxcore_audio_metadata	Выход	165
rxcore_audio_format	Выход	5
rxcore_aux_pkt_data	Выход	72	Основные вспомогательные интерфейсы HDMI RX Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
rxcore_aux_pkt_addr	Выход	6
rxcore_aux_pkt_wr	Выход	1
rxcore_aux_data	Выход	72
rxcore_aux_sop	Выход	1
rxcore_aux_eop	Выход	1
rxcore_aux_valid	Выход	1
rxcore_aux_error	Выход	1
rxcore_gcp	Выход	6	Основные сигналы боковой полосы HDMI RX Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
rxcore_info_avi	Выход	123
rxcore_info_vsi	Выход	61
rxcore_locked	Выход	1	Основные видеопорты HDMI RX Не десять = пикселей за такт Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
rxcore_vid_data	Выход	N*48
rxcore_vid_vsync	Выход	N
rxcore_vid_hsync	Выход	N
rxcore_vid_de	Выход	N
rxcore_vid_valid	Выход	1
rxcore_vid_lock	Выход	1
rxcore_mode	Выход	1	Основные порты управления и состояния HDMI RX. Не десять = символов за такт Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
rxcore_ctrl	Выход	N*6
rxcore_color_length_sync	Выход	2
hdmi_5v_detect	Вход	1	Обнаружение HDMI RX 5V и обнаружение горячего подключения. Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
hdmi_rx_hpd	Выход	1
rx_hpd_trigger	Вход	1

I2C-сигналы
hdmi_rx_i2c_sda	Вход	1	Интерфейс HDMI RX DDC и SCDC.
hdmi_rx_i2c_scl	Вход	1

Сигналы RX EDID RAM
edid_ram_access	Вход	1	Интерфейс доступа к ОЗУ HDMI RX EDID.

edid_ram_address	Вход	8	Утвердите edid_ram_access, когда вы хотите записывать или читать из ОЗУ EDID, в противном случае этот сигнал должен быть низким. Когда вы устанавливаете edid_ram_access, сигнал горячего подключения снимается, чтобы разрешить запись или чтение в ОЗУ EDID. Когда доступ к ОЗУ EDID будет завершен, вы должны отменить подтверждение edid_ram_assess, и активируется сигнал горячего подключения. Источник прочитает новый EDID из-за переключения сигнала горячего подключения.
edid_ram_write	Вход	1
edid_ram_read	Вход	1
edid_ram_readdata	Выход	8
edid_ram_writedata	Вход	8
edid_ram_waitrequest	Выход	1

Таблица 18. Сигналы верхнего уровня HDMI TX

Сигнал	Направление	Ширина	Описание
Часы и сигналы сброса
мгмт_клк	Вход	1	Вход системных часов (100 МГц).
перезагрузить	Вход	1	Вход сброса системы.
tx_tmds_clk	Вход	1	Часы HDMI RX TMDS.
txfpll_refclk1	Вход	1	Тактовый вход для эталонного тактового сигнала TX PLL 1. Тактовая частота составляет 100 МГц.
tx_vid_clk	Выход	1	Видео тактовый выход.
tx_frl_clk	Выход	1	Тактовый выход FRL.
sys_init	Вход	1	Инициализация системы для сброса системы при включении питания.
tx_init_done	Вход	1	Инициализация TX для сброса блока управления реконфигурацией TX и интерфейса реконфигурации приемопередатчика.

Трансивер TX и сигналы IOPLL
txpll_frl_locked	Выход	1	Указывает, что часы скорости канала и часы FRL IOPLL заблокированы.
txfpll_locked	Выход	1	Указывает, что TX PLL заблокирован.
txphy_serial_data	Выход	4	Последовательные данные HDMI от TX Native PHY.
txphy_ready	Выход	1	Указывает, что TX Native PHY готов.
txphy_cal_busy	Выход	1	TX Сигнал занятости собственной калибровки PHY.
txphy_cal_busy_raw	Выход	4	Калибровочный сигнал «занято» на арбитр приемопередатчика.
txphy_cal_busy_gated	Вход	4	Калибровочный сигнал занятости от арбитра приемопередатчика на TX Native PHY.
txphy_rcfg_busy	Выход	1	Указывает, что выполняется реконфигурация TX PHY.
txphy_rcfg_slave_write	Вход	4	Реконфигурация приемопередатчика Отображенный в память интерфейс Avalon от TX Native PHY к арбитру приемопередатчика.
txphy_rcfg_slave_read	Вход	4
txphy_rcfg_slave_address	Вход	40
txphy_rcfg_slave_writedata Вход 128 txphy_rcfg_slave_readdata Выход 128 txphy_rcfg_slave_waitrequest Выход 4

Управление реконфигурацией TX
tx_tmds_freq	Вход	24	Значение тактовой частоты HDMI TX TMDS (в 10 мс).
tx_os	Выход	2	За кадромampЛинг фактор: • 0: 1x оверовampлинг • 1: 2 × овераampлинг •2: 8x оверовampлинг
txphy_rcfg_master_write	Выход	1	Управление реконфигурацией TX Интерфейс Avalon с отображением памяти на арбитр приемопередатчика.
txphy_rcfg_master_read	Выход	1
txphy_rcfg_master_address	Выход	12
txphy_rcfg_master_writedata	Выход	32
txphy_rcfg_master_readdata	Вход	32
txphy_rcfg_master_waitrequest	Вход	1
tx_reconfig_done	Выход	1	Указывает, что процесс реконфигурации TX завершен.

Основные сигналы HDMI TX
tx_vid_clk_locked	Вход	1	Указывает, что vid_clk работает стабильно.
txcore_ctrl	Вход	N*6	Основные интерфейсы управления HDMI TX. Не десять = пикселей за такт Обратитесь к Исходные интерфейсы раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
txcore_mode	Вход	1
txcore_audio_de	Вход	1	Основные аудиоинтерфейсы HDMI TX. Обратитесь к Исходные интерфейсы раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
txcore_audio_mute	Вход	1
txcore_audio_data	Вход	256
txcore_audio_info_ai	Вход	49
txcore_audio_N	Вход	20
txcore_audio_CTS	Вход	20
txcore_audio_metadata	Вход	166
txcore_audio_format	Вход	5
txcore_aux_ready	Выход	1	Вспомогательные интерфейсы ядра HDMI TX. Обратитесь к Исходные интерфейсы раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
txcore_aux_data	Вход	72
txcore_aux_sop	Вход	1
txcore_aux_eop	Вход	1

txcore_aux_valid	Вход	1
txcore_gcp	Вход	6	Основные сигналы боковой полосы HDMI TX. Обратитесь к Исходные интерфейсы раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
txcore_info_avi	Вход	123
txcore_info_vsi	Вход	62
txcore_i2c_master_write	Вход	1	TX I2C master Интерфейс Avalon с отображением памяти на I2C master внутри ядра TX. Примечание: Эти сигналы доступны только при включении Включить I2C параметр.
txcore_i2c_master_read	Вход	1
txcore_i2c_master_адрес	Вход	4
txcore_i2c_master_writedata	Вход	32
txcore_i2c_master_readdata	Выход	32
txcore_vid_data	Вход	N*48	Основные видеопорты HDMI TX. Не десять = пикселей на clockRef к Исходные интерфейсы раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
txcore_vid_vsync	Вход	N
txcore_vid_hsync	Вход	N
txcore_vid_de	Вход	N
txcore_vid_ready	Выход	1
txcore_vid_overflow	Выход	1
txcore_vid_valid	Вход	1
txcore_frl_rate	Вход	4	Интерфейсы регистрации SCDC.
txcore_frl_pattern	Вход	16
txcore_frl_start	Вход	1
txcore_scrambler_enable	Вход	1
txcore_tbcr	Вход	1

I2C-сигналы
nios_tx_i2c_sda_in	Выход	1	TX I2C Master интерфейс для SCDC и DDC от процессора Nios II к выходному буферу. Примечание: Если вы включите Включить I2C параметр, эти сигналы будут размещены внутри ядра TX и не будут видны на этом уровне.
nios_tx_i2c_scl_in	Выход	1
nios_tx_i2c_sda_oe	Вход	1
nios_tx_i2c_scl_oe	Вход	1
nios_ti_i2c_sda_in	Выход	1	Интерфейс TX I2C Master от процессора Nios II к выходному буферу для управления TI redriver на дочерней плате Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Выход	1
nios_ti_i2c_sda_oe	Вход	1
nios_ti_i2c_scl_oe	Вход	1
hdmi_tx_i2c_sda	Вход	1	TX Интерфейсы I2C для интерфейсов SCDC и DDC от выходного буфера до разъема HDMI TX.
hdmi_tx_i2c_scl	Вход	1
hdmi_tx_ti_i2c_sda	Вход	1	Интерфейсы TX I2C от выходного буфера к редрайверу TI на дочерней плате Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Вход	1

tx_hpd_req	Выход	1	Интерфейсы обнаружения горячего подключения HDMI TX.
hdmi_tx_hpd_n	Вход	1

Таблица 19. Сигналы арбитра приемопередатчика

Сигнал	Направление	Ширина	Описание
цлк	Вход	1	Реконфигурация часов. Эти часы должны иметь одни и те же часы с блоками управления реконфигурацией.
перезагрузить	Вход	1	Сигнал сброса. Этот сброс должен иметь тот же сброс, что и блоки управления реконфигурацией.
rx_rcfg_en	Вход	1	Сигнал разрешения реконфигурации RX.
tx_rcfg_en	Вход	1	Сигнал разрешения реконфигурации TX.
rx_rcfg_ch	Вход	2	Указывает, какой канал должен быть переконфигурирован на ядре RX. Этот сигнал всегда должен оставаться активным.
tx_rcfg_ch	Вход	2	Указывает, какой канал должен быть переконфигурирован на ядре TX. Этот сигнал всегда должен оставаться активным.
rx_reconfig_mgmt_write	Вход	1	Реконфигурация Интерфейсы с отображением памяти Avalon из управления реконфигурацией RX.
rx_reconfig_mgmt_read	Вход	1
rx_reconfig_mgmt_address	Вход	10
rx_reconfig_mgmt_writedata	Вход	32
rx_reconfig_mgmt_readdata	Выход	32
rx_reconfig_mgmt_waitrequest	Выход	1
tx_reconfig_mgmt_write	Вход	1	Реконфигурация Интерфейсы с отображением памяти Avalon из управления реконфигурацией TX.
tx_reconfig_mgmt_read	Вход	1
tx_reconfig_mgmt_address	Вход	10
tx_reconfig_mgmt_writedata	Вход	32
tx_reconfig_mgmt_readdata	Выход	32
tx_reconfig_mgmt_waitrequest	Выход	1
reconfig_write	Выход	1	Реконфигурация интерфейсов памяти Avalon с трансивером.
reconfig_read	Выход	1
reconfig_address	Выход	10
reconfig_writedata	Выход	32
rx_reconfig_readdata	Вход	32
rx_reconfig_waitrequest	Вход	1
tx_reconfig_readdata	Вход	1
tx_reconfig_waitrequest	Вход	1

rx_cal_busy	Вход	1	Сигнал состояния калибровки от приемопередатчика RX.
tx_cal_busy	Вход	1	Сигнал состояния калибровки от приемопередатчика TX.
rx_reconfig_cal_busy	Выход	1	Сигнал состояния калибровки для управления сбросом PHY приемопередатчика RX.
tx_reconfig_cal_busy	Выход	1	Сигнал состояния калибровки от управления сбросом PHY трансивера TX.

Таблица 20. Сигналы канала RX-TX

Сигнал	Направление	Ширина	Описание
вид_клк	Вход	1	Видеочасы HDMI.
rx_vid_lock	Вход	3	Указывает состояние блокировки видео HDMI RX.
rx_vid_valid	Вход	1	Видеоинтерфейсы HDMI RX.
rx_vid_de	Вход	N
rx_vid_hsync	Вход	N
rx_vid_vsync	Вход	N
rx_vid_data	Вход	N*48
rx_aux_eop	Вход	1	Дополнительные интерфейсы HDMI RX.
rx_aux_sop	Вход	1
rx_aux_valid	Вход	1
rx_aux_data	Вход	72
tx_vid_de	Выход	N	Видеоинтерфейсы HDMI TX. Не десять = пикселей за такт
tx_vid_hsync	Выход	N
tx_vid_vsync	Выход	N
tx_vid_data	Выход	N * 48
tx_vid_valid	Выход	1
tx_vid_ready	Вход	1
tx_aux_eop	Выход	1	Дополнительные интерфейсы HDMI TX.
tx_aux_sop	Выход	1
tx_aux_valid	Выход	1
tx_aux_data	Выход	72
tx_aux_ready	Вход	1

Табл. 21. Системные сигналы Platform Designer

Сигнал	Направление	Ширина	Описание
cpu_clk_in_clk_clk	Вход	1	Часы процессора.
cpu_rst_in_reset_reset	Вход	1	Сброс процессора.

edid_ram_slave_translator_avalon_anti_slave_0_address	Выход	8	Интерфейсы доступа к ОЗУ EDID.
edid_ram_slave_translator_avalon_anti_slave_0_write	Выход	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Выход	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Вход	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Выход	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Вход	1
hdmi_i2c_master_i2c_serial_sda_in	Вход	1	I2C Master взаимодействует с процессором Nios II с выходным буфером для управления DDC и SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Вход	1
hdmi_i2c_master_i2c_serial_sda_oe	Выход	1
hdmi_i2c_master_i2c_serial_scl_oe	Выход	1
reddriver_i2c_master_i2c_serial_sda_in	Вход	1	I2C Master взаимодействует с процессором Nios II с выходным буфером для конфигурации настроек TI redriver.
reddriver_i2c_master_i2c_serial_scl_in	Вход	1
reddriver_i2c_master_i2c_serial_sda_oe	Выход	1
reddriver_i2c_master_i2c_serial_scl_oe	Выход	1
pio_in0_external_connection_export	Вход	32	Параллельные интерфейсы ввода-вывода. • Бит 0: подключен к сигналу user_dipsw для управления режимом сквозной передачи EDID. • Бит 1: запрос TX HPD • Бит 2: приемопередатчик TX готов • Бит 3: реконфигурация TX выполнена • Биты 4–7: зарезервированы. • Биты 8–11: скорость RX FRL. • Бит 12: битовая синхронизация RX TMDS • Биты 13–16: RX FRL заблокирован. • Биты 17–20: уровни RX FFE. • Бит 21: выравнивание RX заблокировано

Сигнал	Направление	Ширина	Описание
			• Бит 22: блокировка видео RX • Бит 23: Пользователь нажимает кнопку 2 для чтения регистров SCDC из внешнего приемника. • Биты 24–31: зарезервированы.
pio_out0_external_connection_export	Выход	32	Параллельные интерфейсы ввода-вывода. • Бит 0: подтверждение TX HPD • Бит 1: инициализация TX выполнена • Биты 2–7: зарезервированы. • Биты 8–11: скорость TX FRL. • Биты 12–27: шаблон обучения канала TX FRL. • Бит 28: Начало передачи FRL. • Биты 29–31: зарезервированы.
pio_out1_external_connection_export	Выход	32	Параллельные интерфейсы ввода-вывода. • Бит 0: доступ к ОЗУ RX EDID • Бит 1: RX FLT готов • Биты 2–7: зарезервированы. • Биты 8–15: тестовая конфигурация источника RX FRL. • Биты 16–31: зарезервированы.

2.1. 1. Параметры дизайна RTL
Используйте параметры HDMI TX и RX Top RTL для индивидуальной настройки дизайна.ampле.
Большинство параметров конструкции доступны в Дизайн Example вкладка редактора IP-параметров HDMI Intel FPGA. Вы все еще можете изменить дизайн exampФайл настроек, сделанных вами в редакторе параметров через параметры RTL.
Таблица 22. Основные параметры HDMI RX

Параметр	Ценить	Описание
SUPPORT_DEEP_COLOR	• 0: нет насыщенного цвета • : Насыщенный цвет	Определяет, может ли ядро ​​кодировать форматы глубокого цвета.
ПОДДЕРЖКА_AUXILIARY	• 0: нет AUX •1: ДОПОЛНИТЕЛЬНЫЙ	Определяет, включено ли кодирование вспомогательного канала.
SYMBOLS_PER_CLOCK	8	Поддерживает 8 символов за такт для устройств Intel Arria 10.
SUPPORT_AUDIO	• 0: Нет звука • 1: Аудио	Определяет, может ли ядро ​​кодировать звук.

EDID_RAM_ADDR_WIDTH	8 (значение по умолчанию)	Зарегистрируйте основание 2 размера ОЗУ EDID.
BITEC_DAUGHTER_CARD_REV	• 0: не ориентироваться ни на одну дочернюю карту Bitec HDMI. •4: поддерживает дочернюю плату Bitec HDMI версии 4 • 6: Нацелена на дочернюю плату Bitec HDMI версии 6. • 11: Нацелена на дочернюю плату Bitec HDMI версии 11 (по умолчанию)	Указывает версию используемой дочерней платы Bitec HDMI. При изменении версии конструкция может поменять местами каналы приемопередатчика и инвертировать полярность в соответствии с требованиями дочерней платы Bitec HDMI. Если вы установите параметр BITEC_DAUGHTER_CARD_REV в 0, схема не вносит никаких изменений в каналы трансивера и полярность.
ПОЛЯРНОСТЬ_ИНВЕРСИЯ	• 0: инвертировать полярность • 1: Не менять полярность	Установите этот параметр на 1, чтобы инвертировать значение каждого бита входных данных. Установка этого параметра в 1 назначает 4'b1111 порту rx_polinv приемопередатчика RX.

Таблица 23. Основные параметры HDMI TX

Параметр	Ценить	Описание
USE_FPLL	1	Поддерживает fPLL как TX PLL только для устройств Intel Arria 10. Всегда устанавливайте этот параметр равным 1.
SUPPORT_DEEP_COLOR	•0: Нет насыщенного цвета • 1: глубокий цвет	Определяет, может ли ядро ​​кодировать форматы глубокого цвета.
ПОДДЕРЖКА_AUXILIARY	• 0: нет AUX • 1: ДОПОЛНИТЕЛЬНЫЙ	Определяет, включено ли кодирование вспомогательного канала.
SYMBOLS_PER_CLOCK	8	Поддерживает 8 символов за такт для устройств Intel Arria 10.
SUPPORT_AUDIO	• 0: Нет звука • 1: Аудио	Определяет, может ли ядро ​​кодировать звук.
BITEC_DAUGHTER_CARD_REV	• 0: не ориентироваться ни на одну дочернюю карту Bitec HDMI. • 4: поддерживает дочернюю плату Bitec HDMI версии 4 • 6: Нацелена на дочернюю плату Bitec HDMI версии 6. • 11: Нацелена на дочернюю плату Bitec HDMI версии 11 (по умолчанию)	Указывает версию используемой дочерней платы Bitec HDMI. При изменении версии конструкция может поменять местами каналы приемопередатчика и инвертировать полярность в соответствии с требованиями дочерней платы Bitec HDMI. Если вы установите параметр BITEC_DAUGHTER_CARD_REV в 0, схема не вносит никаких изменений в каналы трансивера и полярность.
ПОЛЯРНОСТЬ_ИНВЕРСИЯ	• 0: инвертировать полярность • 1: Не менять полярность	Установите этот параметр на 1, чтобы инвертировать значение каждого бита входных данных. Установка этого параметра в 1 назначает 4'b1111 порту tx_polinv приемопередатчика TX.

2.12. Настройка оборудования
Дизайн с поддержкой HDMI FRL example поддерживает HDMI 2.1 и выполняет циклическую демонстрацию для стандартного видеопотока HDMI.
Чтобы запустить аппаратный тест, подключите устройство с поддержкой HDMI, например графическую карту с интерфейсом HDMI, к входу приемника HDMI. Конструкция поддерживает как источник, так и приемник HDMI 2.1 или HDMI 2.0/1.4b.

1. Приемник HDMI декодирует порт в стандартный видеопоток и отправляет его в ядро ​​восстановления тактовой частоты.
2. Ядро HDMI RX декодирует видео, вспомогательные и аудиоданные, которые закольцовываются параллельно ядру HDMI TX через DCFIFO.
3. Порт источника HDMI дочерней карты FMC передает изображение на монитор.

Примечание:
Если вы хотите использовать другую макетную плату Intel FPGA, вы должны изменить назначение устройств и назначение контактов. Аналоговые настройки приемопередатчика протестированы для комплекта разработки Intel Arria 10 FPGA и дочерней карты Bitec HDMI 2.1. Вы можете изменить настройки для своей доски.
Табл. 24. Функции встроенных кнопок и пользовательских светодиодов

Кнопка/светодиод	Функция
cpu_resetn	Нажмите один раз, чтобы выполнить сброс системы.
user_dipsw	Определяемый пользователем DIP-переключатель для переключения режима сквозной передачи. • OFF (положение по умолчанию) = сквозной HDMI RX на FPGA получает EDID от внешнего приемника и представляет его внешнему источнику, к которому он подключен. • ON = Вы можете управлять максимальной скоростью RX FRL с терминала Nios II. Команда изменяет RX EDID, манипулируя максимальным значением скорости FRL. Обратитесь к разделу «Выполнение проекта с различными значениями FRL» на стр. 33 для получения дополнительной информации о настройке различных значений FRL.
user_pb[0]	Нажмите один раз, чтобы переключить сигнал HPD на стандартный источник HDMI.
user_pb[1]	Сдержанный.
user_pb[2]	Нажмите один раз, чтобы прочитать регистры SCDC из приемника, подключенного к TX дочерней карты Bitec HDMI 2.1 FMC. Примечание: Чтобы включить чтение, вы должны установить DEBUG_MODE в 1 в программном обеспечении.
ПОЛЬЗОВАТЕЛЬ_LED[0]	Статус блокировки PLL часов RX TMDS. • 0 = разблокировано • 1 = заблокировано
ПОЛЬЗОВАТЕЛЬ_LED[1]	Состояние готовности приемопередатчика RX. •0 = Не готов • 1 = готов
ПОЛЬЗОВАТЕЛЬ_LED[2]	RX link speed clock PLL, RX video и FRL clock PLL, статус блокировки. • 0 = любой из тактовых импульсов PLL RX разблокирован. • 1 = оба тактовых PLL RX заблокированы
ПОЛЬЗОВАТЕЛЬ_LED[3]	Выравнивание ядра RX HDMI и статус блокировки смещения. • 0 = по крайней мере 1 канал разблокирован • 1 = все каналы заблокированы
ПОЛЬЗОВАТЕЛЬ_LED[4]	Состояние блокировки видео RX HDMI. • 0 = разблокировано • 1 = заблокировано
ПОЛЬЗОВАТЕЛЬ_LED[5]	TX link speed clock PLL, TX video и FRL clock PLL status lock. • 0 = любой из тактовых импульсов TX PLL разблокирован. • 1 = оба тактовых PLL TX заблокированы
USER_LED[6] USER_LED[7]	Состояние готовности приемопередатчика TX. • 0 = Не готов • 1 = готов Статус обучения канала TX. • 0 = Ошибка • 1 = успешно

2.13. Стенд моделирования
Стенд моделирования моделирует последовательную петлю HDMI TX к ядру RX.
Примечание:
Этот стенд для моделирования не поддерживается для проектов с включенным параметром «Включить I2C».
Рисунок 19. Блок-схема тестового стенда моделирования IP-моделирования Intel FPGA HDMIТаблица 25. Компоненты испытательного стенда

Компонент	Описание
Видео ТПГ	Генератор тестовых шаблонов видео (TPG) обеспечивает видеостимул.
Аудио SampЛе Джен	Аудио sampГенератор файлов предоставляет аудиоampле стимул. Генератор генерирует возрастающую последовательность тестовых данных для передачи по аудиоканалу.
Дополнительный SampЛе Джен	ВспомогательныйampГенератор файлов предоставляет вспомогательныеampле стимул. Генератор генерирует фиксированные данные для передачи от передатчика.

CRC-проверка	Эта программа проверки проверяет, соответствует ли восстановленная тактовая частота приемопередатчика TX желаемой скорости передачи данных.
Проверка аудиоданных	Проверка аудиоданных сравнивает, правильно ли получен и декодирован увеличивающийся шаблон тестовых данных.
Проверка дополнительных данных	Проверка дополнительных данных сравнивает, правильно ли получены и декодированы ожидаемые дополнительные данные на стороне приемника.

Стенд имитации HDMI выполняет следующие проверочные тесты:

Функция HDMI	Проверка
Видео данные	• Тестовый стенд реализует проверку CRC для входного и выходного видео. • Он сравнивает значение CRC переданных данных с CRC, рассчитанным в полученных видеоданных. • Затем испытательный стенд выполняет проверку после обнаружения 4 стабильных сигналов V-SYNC от приемника.
Вспомогательные данные	• ВспомогательныеampГенератор генерирует фиксированные данные для передачи от передатчика. • На стороне приемника генератор сравнивает, правильно ли приняты и декодированы ожидаемые вспомогательные данные.
Аудиоданные	• Аудио сampГенератор файлов генерирует возрастающую последовательность тестовых данных для передачи по аудиоканалу. • На стороне приемника средство проверки аудиоданных проверяет и сравнивает, правильно ли получен и декодирован увеличивающийся шаблон тестовых данных.

Успешное моделирование заканчивается следующим сообщением:
# SYMBOLS_PER_CLOCK = 2
# ВИК = 4
# FRL_RATE = 0
# БПС = 0
# AUDIO_FREQUENCY (кГц) = 48
# АУДИО_КАНАЛ = 8
# Проход моделирования
Табл. 26. HDMI Intel FPGA IP Design ExampПоддерживаемые симуляторы

Симулятор	Верилог HDL	VHDL
ModelSim — Intel FPGA Edition/ ModelSim — Intel FPGA Starter Edition	Да	Да
VCS/VCS МХ	Да	Да
Ривьера-ПРО	Да	Да
Параллельный Xcelium	Да	Нет

2.14 Ограничения конструкции
Вам необходимо учитывать некоторые ограничения при создании экземпляра проекта HDMI 2.1 ex.ampле.

• TX не может работать в режиме TMDS, когда он находится в несквозном режиме. Чтобы протестировать в режиме TMDS, переключите переключатель user_dipsw обратно в режим сквозной передачи.
• Процессор Nios II должен обслуживать обучение канала TX до завершения без какого-либо прерывания другими процессами.

2.15. Функции отладки
Этот дизайн бывшийample предоставляет определенные функции отладки, чтобы помочь вам.
2.15.1. Сообщение об отладке программного обеспечения
Вы можете включить сообщение об отладке в программном обеспечении, чтобы предоставить вам помощь во время выполнения.
Чтобы включить сообщение об отладке в программном обеспечении, выполните следующие действия:

1. Измените DEBUG_MODE на 1 в сценарии global.h.
2. Запустите script/build_sw.sh в командной оболочке Nios II.
3. Перепрограммируйте сгенерированное программное обеспечение /tx_control/tx_control.elf file выполнив команду в командной оболочке Nios II:
   nios2-download -r -g программное обеспечение/tx_control/tx_control.elf
4. Запустите команду терминала Nios II в командной оболочке Nios II:
   nios2-терминал

Когда вы включаете отладочное сообщение, распечатывается следующая информация:

• Настройки TI redriver на TX и RX считываются и отображаются один раз после программирования ELF. file.
• Сообщение о состоянии для конфигурации RX EDID и процесса горячего подключения
• Разрешение с информацией о поддержке FRL или без нее, извлеченной из EDID на приемнике, подключенном к TX. Эта информация отображается для каждого горячего подключения TX.
• Сообщение о состоянии процесса обучения канала TX во время обучения канала TX.

2.15.2. Информация SCDC от приемника, подключенного к TX
Вы можете использовать эту функцию для получения информации о SCDC.

1. Запустите команду терминала Nios II в командной оболочке Nios II: nios2-terminal
2. Нажмите user_pb[2] в наборе для разработки Intel Arria 10 FPGA.

Программное обеспечение считывает и отображает информацию SCDC на приемнике, подключенном к TX на терминале Nios II.
2.15.3. Измерение тактовой частоты
Используйте эту функцию, чтобы проверить частоту для разных часов.

1. В hdmi_rx_top и hdmi_tx_top files, раскомментируйте «//`define DEBUG_EN 1».
2. Добавьте сигнал refclock_measure от каждого экземпляра mr_rate_detect в анализатор логики отвода сигналов, чтобы получить тактовую частоту каждого тактового генератора (в течение 10 мс).
3. Скомпилируйте проект с помощью Signal Tap Logic Analyzer.
4. Запрограммируйте SOF file и запустите анализатор Signal Tap Logic Analyzer.

Таблица 27. Часы

Модуль	mr_rate_detect Экземпляр	Часы для измерения
hdmi_rx_top	rx_pll_tmds	Опорный такт RX CDR 0
	rx_clk0_freq	Тактовый сигнал приемопередатчика RX выходит из канала 0
	rx_vid_clk_freq	Видеочасы RX
	rx_frl_clk_freq	Часы RX FRL
	rx_hsync_freq	Частота Hsync полученного видеокадра
hdmi_tx_top	tx_clk0_freq	Тактовый сигнал приемопередатчика TX выходит из канала 0
	vid_clk_freq	видеочасы TX
	frl_clk_freq	TX FRL часы
	tx_hsync_freq	Частота Hsync передаваемого видеокадра

2.16. Обновление вашего дизайна
Табл. 28. Дизайн HDMI Example Совместимость с предыдущей версией программного обеспечения Intel Quartus Prime Pro Edition

Дизайн Exampле Вариант	Возможность обновления до Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Дизайн Exampле (Поддержка FRL = 1)	Нет

Для любого несовместимого дизайна exampлс, вам нужно сделать следующее:

1. Создать новый дизайн example в текущей версии программного обеспечения Intel Quartus Prime Pro Edition с использованием тех же конфигураций вашего существующего проекта.
2. Сравните весь дизайн exampкаталог с дизайном exampфайл, созданный с использованием предыдущей версии программного обеспечения Intel Quartus Prime Pro Edition. Перенесите найденные изменения.

HDMI 2.0 Дизайн Exampле (Поддержка FRL = 0)

Дизайн HDMI Intel FPGA IP example демонстрирует один параллельный шлейф экземпляра HDMI, включающий три канала RX и четыре канала TX.
Табл. 29. HDMI Intel FPGA IP Design Exampфайл для устройств Intel Arria 10

Дизайн Example	Скорость передачи данных	Канальный режим	Тип петли
Ретрансляция Arria 10 HDMI RX-TX	< 6,000 Мбит/с	Симплекс	Параллельно с буфером FIFO

Функции

• Проект создает экземпляры буферов FIFO для прямой передачи видеопотока HDMI между приемником и источником HDMI.
  
• В конструкции используется состояние светодиода для ранней отладки.tage.
• Дизайн поставляется только с опциями RX и TX.
• Дизайн демонстрирует вставку и фильтрацию InfoFrame динамического диапазона и мастеринга (HDR) в модуле связи RX-TX.
• Схема демонстрирует управление передачей EDID от внешнего приемника HDMI к внешнему источнику HDMI при запуске событием горячей замены TX.
• Конструкция позволяет управлять во время выполнения с помощью DIP-переключателя и кнопки для управления основными сигналами HDMI TX:
  — сигнал режима для выбора кодированного видеокадра DVI или HDMI
  - сигналы info_avi[47], info_vsi[61] и audio_info_ai[48] для выбора передачи вспомогательных пакетов через боковые полосы или вспомогательные порты данных

Экземпляр RX получает источник видео от внешнего генератора видео, а затем данные проходят через петлевой FIFO, прежде чем они будут переданы в экземпляр TX.
Вам необходимо подключить внешний видеоанализатор, монитор или телевизор с подключением HDMI к ядру TX, чтобы проверить функциональность.
3.1. Блок-схема дизайна ретрансляции HDMI 2.0 RX-TX
Дизайн ретранслятора HDMI 2.0 RX-TX example демонстрирует параллельный шлейф в режиме симплексного канала для HDMI Intel FPGA IP.
Рисунок 20. Блок-схема ретрансляции HDMI RX-TX (Intel Quartus Prime Pro Edition)Рис. 21. Блок-схема ретрансляции HDMI RX-TX (Intel Quartus Prime Standard Edition)Сопутствующая информация
Джиттер каскадирования PLL или невыделенного пути тактового сигнала для эталонного тактового сигнала PLL Arria 10 Обратитесь к этому решению для временного решения, если часы вашего проекта испытывают дополнительные
дрожание
3.2. Аппаратные и программные требования
Корпорация Intel использует следующее аппаратное и программное обеспечение для тестирования конструкции exampле.
Аппаратное обеспечение

• Комплект для разработки Intel Arria 10 GX FPGA
• Источник HDMI (Графический процессор (GPU))
• Приемник HDMI (монитор)
• Дочерняя плата Bitec HDMI FMC 2.0 (версия 11)
• HDMI-кабели

Примечание:
Вы можете выбрать версию дочерней платы Bitec HDMI. Установите для локального параметра BITEC_DAUGHTER_CARD_REV значение 4, 6 или 11 в верхнем уровне. file (a10_hdmi2_demo.v). При изменении версии конструкция может поменять местами каналы приемопередатчика и инвертировать полярность в соответствии с требованиями дочерней карты Bitec HDMI. Если вы установите параметр BITEC_DAUGHTER_CARD_REV в 0, схема не вносит никаких изменений в каналы трансивера и полярность. Для дизайна HDMI 2.1 examples, под дизайн ExampНа вкладке le установите для параметра «Ревизия дочерней карты HDMI» значение «Ревизия 9», «Ревизия 4» или «Нет дочерней карты». Значение по умолчанию — Редакция 9.
Программное обеспечение

• Intel Quartus Prime версии 18.1 и выше (для тестирования оборудования)
• ModelSim — Intel FPGA Edition, ModelSim — Intel FPGA Starter Edition, , RivieraPRO, VCS (только Verilog HDL)/VCS MX или симулятор Xcelium Parallel

3.3. Структура каталогов
Каталоги содержат сгенерированные files для HDMI Intel FPGA IP дизайн exampле.
Рисунок 22. Структура каталогов для Design ExampleТаблица 30. Сгенерированный RTL Files

Папки	Files
гхб	• /gxb_rx.qsys (стандартная версия Intel Quartus Prime) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (стандартная версия Intel Quartus Prime) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (стандартная версия Intel Quartus Prime) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (стандартная версия Intel Quartus Prime) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (стандартная версия Intel Quartus Prime) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (стандартная версия Intel Quartus Prime) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (стандартная версия Intel Quartus Prime)
	/mr_hdmi_rx_core_top.v (стандартная версия Intel Quartus Prime)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (стандартная версия Intel Quartus Prime) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (стандартная версия Intel Quartus Prime)
	/mr_hdmi_tx_core_top.v (стандартная версия Intel Quartus Prime)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Стандартная версия Intel Quartus Prime)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_define.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (стандартная версия Intel Quartus Prime)
	/Panasonic.hex (стандартная версия Intel Quartus Prime)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_slksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
плл	• /pll_hdmi.qsys (стандартная версия Intel Quartus Prime) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (стандартная версия Intel Quartus Prime) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	quartus.ini
общий	• /clock_control.qsys (стандартная версия Intel Quartus Prime) • / clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (стандартная версия Intel Quartus Prime) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (стандартная версия Intel Quartus Prime) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (стандартная версия Intel Quartus Prime)
	/ clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
сдк	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (стандартная версия Intel Quartus Prime)

Таблица 31. Сгенерированное моделирование Files
Обратитесь к разделу Simulation Testbench для получения дополнительной информации.

Папки	Files
альдек	/aldec.do
	/rivierapro_setup.tcl
каденция	/cds.lib
	/hdl.var
	<папка cds_libs>

наставник	/mentor.do
	/msim_setup.tcl
синопсис	/ВКС/fileсписок.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
ксцелиум (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
общий (Intel Quartus Prime Pro Edition)	/modelsim_fileс.ткл
	/ривьера_fileс.ткл
	/vcs_fileс.ткл
	/vcsmx_fileс.ткл
	/xcelium_fileс.ткл
hdmi_rx	• /hdmi_rx.qsys (стандартная версия Intel Quartus Prime) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (стандартная версия Intel Quartus Prime)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (стандартная версия Intel Quartus Prime) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (стандартная версия Intel Quartus Prime)

Таблица 32. Сгенерированное программное обеспечение Files

Папки	Files
tx_control_src Примечание: Папка tx_control также содержит дубликаты этих files.	/intel_fpga_i2c.c (выпуск Intel Quartus Prime Pro)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (стандартная версия Intel Quartus Prime)
	/i2c.h (стандартная версия Intel Quartus Prime)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (стандартная версия Intel Quartus Prime) /ti_i2c.h (стандартная версия Intel Quartus Prime)

3.4. Компоненты дизайна
Дизайн HDMI Intel FPGA IP example требует этих компонентов.
Таблица 33. Верхние компоненты HDMI RX

Модуль	Описание
Ядро приема HDMI	IP получает последовательные данные от собственного физического уровня приемопередатчика и выполняет выравнивание данных, выравнивание каналов, декодирование TMDS, декодирование вспомогательных данных, декодирование видеоданных, декодирование аудиоданных и дескремблирование.
I2	I2C — это интерфейс, используемый для канала данных отображения приемника (DDC) и канала состояния и данных (SCDC). Источник HDMI использует DDC для определения возможностей и характеристик приемника путем считывания структуры данных Enhanced Extended Display Identification Data (E-EDID). • 8-битные ведомые адреса I2C для E-EDID: 0xA0 и 0xA1. LSB указывает тип доступа: 1 для чтения и 0 для записи. Когда происходит событие HPD, ведомое устройство I2C отвечает на данные E-EDID, считывая данные из встроенного ОЗУ. • Ведомый контроллер I2C также поддерживает SCDC для операций HDMI 2.0. 8-битный адрес подчиненного устройства I2C для SCDC: 0xA8 и 0xA9. Когда происходит событие HPD, ведомое устройство I2C выполняет транзакцию записи или чтения в интерфейс SCDC ядра HDMI RX или из него. Примечание: Этот подчиненный контроллер I2C для SCDC не требуется, если HDMI 2.0b не предназначен. Если вы включите Включить I2C параметр, этот блок будет включен внутрь ядра и не будет виден на этом уровне.
EDID ОЗУ	Проект хранит информацию EDID, используя 1-портовое IP-ядро ОЗУ. Стандартный двухпроводной (тактовый сигнал и данные) протокол последовательной шины (только подчиненный контроллер I2C) передает структуру данных E-EDID, совместимую с CEA-861-D. В этом EDID RAM хранится информация E-EDID. Примечание: Если вы включите Включить EDID RAM параметр, этот блок будет включен внутрь ядра и не будет виден на этом уровне.
ИОППЛ	IOPLL генерирует эталонные часы RX CDR, часы скорости канала и часы видео для входящих часов TMDS. • Выходной тактовый сигнал 0 (опорный тактовый сигнал CDR) • Выходная синхронизация 1 (тактовая частота канала) • Выходные часы 2 (Видео часы) Примечание: Конфигурация IOPLL по умолчанию недействительна для любого разрешения HDMI. IOPLL перенастраивается на соответствующие параметры при включении питания.
Контроллер сброса PHY трансивера	Контроллер сброса PHY трансивера обеспечивает надежную инициализацию трансиверов RX. Вход сброса этого контроллера запускается реконфигурацией RX, и он генерирует соответствующий аналоговый и цифровой сигнал сброса на собственный физический блок приемопередатчика в соответствии с последовательностью сброса внутри блока.
RX Собственный физический уровень	Жесткий блок приемопередатчика, который получает последовательные данные от внешнего источника видео. Он десериализует последовательные данные в параллельные данные перед передачей данных в ядро ​​HDMI RX.
Управление реконфигурацией RX	Управление реконфигурацией RX, которое реализует схему определения скорости с PLL HDMI, чтобы заставить приемопередатчик RX работать на любых скоростях канала в диапазоне от 250 Мбит/с до 6,000 Мбит/с. См. рис. 23 на стр. 63 ниже.

Реконфигурация IOPLL

Блок реконфигурации IOPLL облегчает динамическую реконфигурацию PLL в реальном времени в Intel FPGA. Этот блок обновляет выходную тактовую частоту и полосу пропускания PLL в режиме реального времени без перенастройки всей FPGA. Этот блок работает на частоте 100 МГц в устройствах Intel Arria 10. Из-за ограничения реконфигурации IOPLL примените Quartus INI Permit_nf_pll_reconfig_out_of_lock=on во время генерации IP-адреса реконфигурации IOPLL. Чтобы применить Quartus INI, включите «permit_nf_pll_reconfig_out_of_lock=on» в quartus.ini. file и поместите в file каталог проекта Intel Quartus Prime. Вы должны увидеть предупреждающее сообщение при редактировании блока реконфигурации IOPLL (pll_hdmi_reconfig) в программном обеспечении Quartus Prime с помощью INI. Примечание: Без этого Quartus INI реконфигурация IOPLL не может быть завершена, если IOPLL теряет блокировку во время реконфигурации.

ПИО

Блок параллельного ввода/вывода (PIO) функционирует как интерфейсы управления, состояния и сброса к подсистеме ЦП или от нее.

Рисунок 23. Блок-схема последовательности многоскоростной реконфигурации
На рисунке показан поток последовательности многоскоростной реконфигурации контроллера, когда он получает входной поток данных и опорную тактовую частоту или когда приемопередатчик разблокирован.Табл. 34. Верхние компоненты HDMI TX

Модуль	Описание
Ядро передачи HDMI	Ядро IP получает видеоданные с верхнего уровня и выполняет кодирование TMDS, кодирование вспомогательных данных, кодирование аудиоданных, кодирование видеоданных и скремблирование.
Мастер I2C	I2C — это интерфейс, используемый для канала данных отображения приемника (DDC) и канала состояния и данных (SCDC). Источник HDMI использует DDC для определения возможностей и характеристик приемника путем считывания структуры данных Enhanced Extended Display Identification Data (E-EDID). • Как DDC, I2C Master считывает EDID с внешнего приемника для настройки информации EDID EDID RAM в HDMI RX Top или для обработки видео. • В качестве SCDC мастер I2C передает структуру данных SCDC из источника FPGA во внешний приемник для работы HDMI 2.0b. Для бывшегоample, если скорость исходящего потока данных превышает 3,400 Мбит/с, процессор Nios II дает команду мастеру I2C обновить биты TMDS_BIT_CLOCK_RATIO и SCRAMBLER_ENABLE регистра конфигурации стокового SCDC до 1.
ИОППЛ	IOPLL поставляет часы скорости соединения и часы видео из входящих часов TMDS. • Выходная синхронизация 1 (тактовая частота канала) • Выходные часы 2 (Видео часы) Примечание: Конфигурация IOPLL по умолчанию недействительна для любого разрешения HDMI. IOPLL перенастраивается на соответствующие параметры при включении питания.
Контроллер сброса PHY трансивера	Контроллер сброса PHY трансивера обеспечивает надежную инициализацию трансиверов TX. Вход сброса этого контроллера запускается с верхнего уровня, и он генерирует соответствующий аналоговый и цифровой сигнал сброса на собственный физический блок приемопередатчика в соответствии с последовательностью сброса внутри блока. Выходной сигнал tx_ready из этого блока также действует как сигнал сброса для HDMI Intel FPGA IP, чтобы указать, что приемопередатчик запущен и готов к приему данных от ядра.
Собственный физический уровень трансивера	Жесткий блок приемопередатчика, который получает параллельные данные от ядра передатчика HDMI и сериализует данные при их передаче. Интерфейс реконфигурации включен в блоке TX Native PHY, чтобы продемонстрировать связь между TX Native PHY и арбитром приемопередатчика. Для TX Native PHY реконфигурация не выполняется. Примечание: Чтобы выполнить требование о межканальном перекосе HDMI TX, установите для параметра режима объединения каналов TX в редакторе параметров Native PHY трансивера Intel Arria 10 значение Склеивание PMA и PCS. Вам также необходимо добавить ограничение максимального перекоса (set_max_skew) к сигналу цифрового сброса от контроллера сброса приемопередатчика (tx_digitalreset), как рекомендовано в Руководство пользователя приемопередатчика Intel Arria 10 PHY.
TX ФАПЧ	Блок PLL передатчика обеспечивает последовательные быстрые часы для собственного физического блока приемопередатчика. Для этого дизайна HDMI Intel FPGA IP example, fPLL используется как TX PLL.
Реконфигурация IOPLL	Блок реконфигурации IOPLL облегчает динамическую реконфигурацию PLL в реальном времени в Intel FPGA. Этот блок обновляет выходную тактовую частоту и полосу пропускания PLL в режиме реального времени без перенастройки всей FPGA. Этот блок работает на частоте 100 МГц в устройствах Intel Arria 10. Из-за ограничения реконфигурации IOPLL примените Quartus INI Permit_nf_pll_reconfig_out_of_lock=on во время генерации IP-адреса реконфигурации IOPLL. Чтобы применить Quartus INI, включите «permit_nf_pll_reconfig_out_of_lock=on» в quartus.ini. file и поместите в file каталог проекта Intel Quartus Prime. Вы должны увидеть предупреждающее сообщение при редактировании блока реконфигурации IOPLL (pll_hdmi_reconfig) в программном обеспечении Intel Quartus Prime с помощью INI. Примечание: Без этого Quartus INI реконфигурация IOPLL не может быть завершена, если IOPLL теряет блокировку во время реконфигурации.
ПИО	Блок параллельного ввода/вывода (PIO) функционирует как интерфейсы управления, состояния и сброса к подсистеме ЦП или от нее.

Таблица 35. Скорость передачи данных приемопередатчика и перегрузкиampling Factor для каждого диапазона тактовой частоты TMDS

Тактовая частота TMDS (МГц)	Соотношение битовых часов TMDS	За кадромampлинг-фактор	Скорость передачи данных приемопередатчика (Мбит/с)
85–150	1	Непригодный	3400–6000
100–340	0	Непригодный	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Таблица 36. Общие блоки верхнего уровня

Модуль

Описание

Арбитр приемопередатчика

Этот общий функциональный блок предотвращает одновременную повторную калибровку приемопередатчиков, когда приемопередатчики RX или TX в одном и том же физическом канале требуют повторной настройки. Одновременная повторная калибровка влияет на приложения, в которых приемопередатчики RX и TX в одном и том же канале назначаются независимым реализациям IP. Этот арбитр приемопередатчика является расширением разрешения, рекомендуемого для объединения симплексных TX и симплексных RX в один и тот же физический канал. Этот арбитр приемопередатчика также помогает в объединении и арбитраже запросов реконфигурации Avalon-MM RX и TX, нацеленных на симплексные приемопередатчики RX и TX в канале, поскольку доступ к интерфейсному порту реконфигурации приемопередатчиков возможен только последовательно. Интерфейсное соединение между арбитром приемопередатчика и блоками контроллера сброса TX/RX Native PHY/PHY в этом проекте exampФайл демонстрирует общий режим, применимый для любой комбинации IP-адресов с использованием арбитра приемопередатчика. Арбитр приемопередатчика не требуется, когда в канале используется только приемопередатчик RX или TX. Арбитр приемопередатчика идентифицирует запрашивающую реконфигурацию через свои интерфейсы реконфигурации Avalon-MM и гарантирует, что соответствующий tx_reconfig_cal_busy или rx_reconfig_cal_busy соответственно закрыт. Для приложения HDMI только RX инициирует реконфигурацию. Направляя запрос реконфигурации Avalon-MM через арбитр, арбитр идентифицирует, что запрос реконфигурации исходит от RX, который затем блокирует tx_reconfig_cal_busy от утверждения и позволяет rx_reconfig_cal_busy утверждать. Стробирование предотвращает непреднамеренный перевод приемопередатчика TX в режим калибровки.

	Примечание: Поскольку для HDMI требуется только реконфигурация RX, сигналы tx_reconfig_mgmt_* привязаны. Также не требуется интерфейс Avalon-MM между арбитром и блоком TX Native PHY. Блоки назначаются интерфейсу в дизайне exampФайл для демонстрации общего подключения арбитра приемопередатчика к контроллеру сброса Native PHY/PHY TX/RX.
Связь RX-TX	• Выходные видеоданные и сигналы синхронизации из основного контура HDMI RX проходят через DCFIFO в доменах видеосинхронизации RX и TX. • Пакет общего управления (GCP), InfoFrames (AVI, VSI и AI), вспомогательные данные и аудиоданные проходят через DCFIFO в доменах тактовой частоты канала RX и TX. • Порт дополнительных данных ядра HDMI TX управляет дополнительными данными, которые проходят через DCFIFO посредством противодавления. Противодавление гарантирует отсутствие неполного вспомогательного пакета на вспомогательном порту данных. • Этот блок также выполняет внешнюю фильтрацию: — Отфильтровывает аудиоданные и пакет восстановления синхронизации аудио из потока вспомогательных данных перед передачей на основной порт вспомогательных данных HDMI TX. Примечание: Чтобы отключить эту фильтрацию, нажмите user_pb[2]. Включите эту фильтрацию, чтобы гарантировать отсутствие дублирования аудиоданных и пакета регенерации аудиотактовой синхронизации в повторно передаваемом потоке вспомогательных данных. — Отфильтровывает информационный кадр расширенного динамического диапазона (HDR) из вспомогательных данных HDMI RX и вставляетample HDR InfoFrame для вспомогательных данных HDMI TX через мультиплексор Avalon ST.
Подсистема ЦП	Подсистема ЦП функционирует как контроллеры SCDC и DDC и контроллер реконфигурации источника. • Исходный контроллер SCDC содержит главный контроллер I2C. Главный контроллер I2C передает структуру данных SCDC из источника FPGA во внешний приемник для работы HDMI 2.0b. Для бывшегоample, если скорость исходящего потока данных составляет 6,000 Мбит/с, процессор Nios II дает команду главному контроллеру I2C обновить биты TMDS_BIT_CLOCK_RATIO и SCRAMBLER_ENABLE регистра конфигурации TMDS приемника до 1. • Тот же мастер I2C также передает структуру данных DDC (E-EDID) между источником HDMI и внешним приемником. • Центральный процессор Nios II действует как контроллер реконфигурации для источника HDMI. ЦП полагается на периодическое обнаружение скорости от модуля управления реконфигурацией RX, чтобы определить, требует ли TX реконфигурации. Подчиненный транслятор Avalon-MM обеспечивает интерфейс между главным интерфейсом Avalon-MM процессора Nios II и подчиненными интерфейсами Avalon-MM внешнего экземпляра IOPLL и TX Native PHY источника HDMI. • Последовательность операций реконфигурации для TX такая же, как и для RX, за исключением того, что реконфигурация PLL и приемопередатчика, а также последовательность сброса выполняются последовательно. См. рис. 24 на стр. 67.

Рис. 24. Последовательность операций реконфигурации
На рисунке показан программный поток Nios II, который включает элементы управления для главного устройства I2C и источника HDMI.3.5. Динамический диапазон и мастеринг (HDR) InfoFrame Вставка и фильтрация
Дизайн HDMI Intel FPGA IP exampФайл включает в себя демонстрацию вставки HDR InfoFrame в петлевой системе RX-TX.
Спецификация HDMI версии 2.0b позволяет передавать данные Dynamic Range и Mastering InfoFrame через вспомогательный поток HDMI. В демонстрации блок Вставки вспомогательных данных поддерживает вставку HDR. Вам нужно только отформатировать предполагаемый пакет HDR InfoFrame, как указано в таблице списка сигналов модуля, и использовать предоставленный модуль управления вставкой AUX, чтобы запланировать вставку HDR InfoFrame один раз в каждом видеокадре.
В этом бывшемampконфигурации файла, в случаях, когда входящий вспомогательный поток уже включает HDR InfoFrame, потоковое содержимое HDR фильтруется. Фильтрация позволяет избежать передачи конфликтующих информационных кадров HDR и гарантирует, что только значения, указанные в HDR Sample Модуль данных используется.
Рисунок 25. Канал RX-TX с динамическим диапазоном и освоением вставки InfoFrame
На рисунке показана блок-схема канала RX-TX, включая вставку Dynamic Range и Mastering InfoFrame в основной вспомогательный поток HDMI TX.
Таблица 37. Сигналы блока вставки вспомогательных данных (altera_hdmi_aux_hdr)

Сигнал	Направление	Ширина	Описание
Часы и сброс
цлк	Вход	1	Вход часов. Эти часы должны быть подключены к часам скорости канала.
перезагрузить	Вход	1	Сбросить ввод.

Вспомогательный генератор пакетов и сигналы мультиплексора
мультиплексор_out_data	Выход	72	Потоковая передача Avalon с мультиплексора.
мультиплексор_out_valid	Выход	1
мультиплексор_out_ready	Выход	1
мультиплексор_out_startofpacket	Выход	1
мультиплексор_out_endofpacket	Выход	1
мультиплексор_выходной_канал	Выход	11
мультиплексор_в_данных	Вход	72	Потоковая передача Avalon на порт In1 мультиплексора. HDMI TX Video Vsync. Этот сигнал должен быть синхронизирован с доменом синхронизации скорости канала. Ядро вставляет информационный кадр HDR во вспомогательный поток по переднему фронту этого сигнала.
мультиплексор_в_действительном	Вход	1
мультиплексор_in_ready	Вход	1
мультиплексор_in_startofpacket	Вход	1
мультиплексор_в_концепакета hdmi_tx_vsync	Вход Вход	1 1

Таблица 38. Сигналы модуля данных HDR (altera_hdmi_hdr_infoframe)

Сигнал	Направление	Ширина	Описание
hb0	Выход	8	Байт заголовка 0 динамического диапазона и мастеринга InfoFrame: код типа InfoFrame.
hb1	Выход	8	Байт заголовка 1 динамического диапазона и мастеринга InfoFrame: номер версии InfoFrame.
hb2	Выход	8	Байт заголовка 2 информационного кадра динамического диапазона и мастеринга: длина информационного кадра.
pb	Вход	224	Байт данных Dynamic Range и Mastering InfoFrame.

Таблица 39. Динамический диапазон и битовые поля набора байтов данных Mastering InfoFrame

Битовое поле	Определение	Статические метаданные Тип 1
7:0	Байт данных 1: {5'h0, EOTF[2:0]}
15:8	Байт данных 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Байт данных 3: Static_Metadata_Descriptor	display_primaries_x[0], младший бит
31:24	Байт данных 4: Static_Metadata_Descriptor	display_primaries_x[0], старший бит
39:32	Байт данных 5: Static_Metadata_Descriptor	display_primaries_y[0], младший бит
47:40	Байт данных 6: Static_Metadata_Descriptor	display_primaries_y[0], старший бит
55:48	Байт данных 7: Static_Metadata_Descriptor	display_primaries_x[1], младший бит
63:56	Байт данных 8: Static_Metadata_Descriptor	display_primaries_x[1], старший бит
71:64	Байт данных 9: Static_Metadata_Descriptor	display_primaries_y[1], младший бит
79:72	Байт данных 10: Static_Metadata_Descriptor	display_primaries_y[1], старший бит
87:80	Байт данных 11: Static_Metadata_Descriptor	display_primaries_x[2], младший бит
95:88	Байт данных 12: Static_Metadata_Descriptor	display_primaries_x[2], старший бит
103:96	Байт данных 13: Static_Metadata_Descriptor	display_primaries_y[2], младший бит
111:104	Байт данных 14: Static_Metadata_Descriptor	display_primaries_y[2], старший бит
119:112	Байт данных 15: Static_Metadata_Descriptor	white_point_x, младший бит
127:120	Байт данных 16: Static_Metadata_Descriptor	white_point_x, старший бит
135:128	Байт данных 17: Static_Metadata_Descriptor	white_point_y, младший бит

143:136	Байт данных 18: Static_Metadata_Descriptor	white_point_y, старший бит
151:144	Байт данных 19: Static_Metadata_Descriptor	max_display_mastering_luminance, младший бит
159:152	Байт данных 20: Static_Metadata_Descriptor	max_display_mastering_luminance, старший бит
167:160	Байт данных 21: Static_Metadata_Descriptor	min_display_mastering_luminance, младший бит
175:168	Байт данных 22: Static_Metadata_Descriptor	min_display_mastering_luminance, старший бит
183:176	Байт данных 23: Static_Metadata_Descriptor	Максимальный уровень освещенности контента, LSB
191:184	Байт данных 24: Static_Metadata_Descriptor	Максимальный уровень освещенности контента, MSB
199:192	Байт данных 25: Static_Metadata_Descriptor	Максимальный средний уровень освещенности кадра, LSB
207:200	Байт данных 26: Static_Metadata_Descriptor	Максимальный средний уровень освещенности кадра, MSB
215:208	Сдержанный
223:216	Сдержанный

Отключение вставки и фильтрации HDR
Отключение вставки и фильтрации HDR позволяет проверить повторную передачу HDR-контента, уже доступного в исходном вспомогательном потоке, без каких-либо изменений в схеме RX-TX Retransmit ex.ampле.
Чтобы отключить вставку и фильтрацию HDR InfoFrame:

1. Установите для block_ext_hdr_infoframe значение 1'b0 в файле rxtx_link.v. file чтобы предотвратить фильтрацию HDR InfoFrame из вспомогательного потока.
2. Установите мультиплексор_in0_valid экземпляра avalon_st_multiplexer в файле altera_hdmi_aux_hdr.v. file на 1'b0, чтобы генератор вспомогательных пакетов не формировал и не вставлял дополнительный информационный кадр HDR во вспомогательный поток TX.
   

3.6. Схема синхронизации
Схема тактирования иллюстрирует домены тактирования в дизайне HDMI Intel FPGA IP exampле.
Рис. 26. HDMI Intel FPGA IP Design ExampСхема синхронизации (Intel Quartus Prime Pro Edition)Рис. 27. HDMI Intel FPGA IP Design ExampСхема синхронизации (Intel Quartus Prime Standard Edition)Таблица 40. Сигналы схемы тактирования

Часы	Имя сигнала в дизайне	Описание
TX IOPLL/TX PLL Reference Clock 1	hdmi_clk_in	Опорные часы для TX IOPLL и TX PLL. Тактовая частота совпадает с ожидаемой тактовой частотой TMDS из тактового канала HDMI TX TMDS. Для этого дизайна HDMI Intel FPGA IP example, эти часы подключены к часам RX TMDS для демонстрационных целей. В вашем приложении вам необходимо обеспечить выделенные часы с тактовой частотой TMDS от программируемого генератора для улучшения характеристик джиттера. Примечание: Не используйте вывод RX трансивера в качестве опорного тактового сигнала TX PLL. Ваш дизайн не подойдет, если вы поместите refclk HDMI TX на контакт RX.
Тактовый выход приемопередатчика TX	tx_clk	Тактовая частота восстанавливается с приемопередатчика, а частота варьируется в зависимости от скорости передачи данных и количества символов за такт. Тактовая частота приемопередатчика TX = скорость передачи данных приемопередатчика / (символов за такт * 10)
Последовательные часы TX PLL	tx_bonding_locks	Последовательные быстрые часы, генерируемые TX PLL. Тактовая частота устанавливается в зависимости от скорости передачи данных.
Тактовая частота соединения TX/RX	ls_clk	Ссылка скорость часы. Тактовая частота скорости канала зависит от ожидаемой тактовой частоты TMDS.ampлинг-фактор, количество символов за такт и битовый тактовый коэффициент TMDS.

		Соотношение битовых часов TMDS	Скорость соединения Тактовая частота
		0	Тактовая частота TMDS/ символ за такт
		1	Тактовая частота TMDS *4 / Символ за такт
Видеочасы TX/RX	вид_клк	Часы видеоданных. Тактовая частота видеоданных получается из тактовой частоты канала передачи на основе глубины цвета.
		Соотношение битовых часов TMDS	Тактовая частота видеоданных
		0	Часы TMDS/ Символ на такт/ Коэффициент глубины цвета
		1	Часы TMDS *4 / Символ на такт / Коэффициент глубины цвета
		Бит на цвет	Коэффициент глубины цвета
		8	1
		10	1.25
		12	1.5
		16	2.0
Часы RX TMDS	tmds_clk_in	Тактовый канал TMDS от HDMI RX и подключается к эталонному тактовому сигналу IOPLL.
Опорный сигнал RX CDR 0 / Опорный сигнал TX PLL 0	fr_clk	Свободно работающие эталонные часы для RX CDR и TX PLL. Эти часы необходимы для калибровки при включении питания.
Опорный такт RX CDR 1	ioll_outclk0	Опорные часы для RX CDR приемопередатчика RX.
		Скорость передачи данных	Опорная тактовая частота RX
		Скорость передачи данных <1 Гбит/с	5 × тактовая частота TMDS
		1 Гбит/с< скорость передачи данных <3.4 Гбит/с	Тактовая частота TMDS
		Скорость передачи данных >3.4 Гбит/с	4 × тактовая частота TMDS
		• Скорость передачи данных <1 Гбит/с: для оверсовampling для того чтобы соотвествовать минимальной скорости передачи данных приемопередатчика. • Скорость передачи данных >3.4 Гбит/с: для компенсации отношения скорости передачи данных TMDS к тактовой частоте 1/40 для поддержания отношения скорости передачи данных приемопередатчика к тактовой частоте на уровне 1/10. Примечание: Не используйте вывод приемопередатчика RX в качестве эталонного тактового сигнала CDR. Ваш дизайн не подойдет, если вы поместите refclk HDMI RX на контакт RX.
Тактовая частота приемопередатчика RX	rx_clk	Тактовая частота восстанавливается с приемопередатчика, а частота варьируется в зависимости от скорости передачи данных и количества символов за такт. Тактовая частота приемопередатчика RX = скорость передачи данных приемопередатчика / (символов за такт * 10)
Часы управления	мгмт_клк	Свободно работающая тактовая частота 100 МГц для следующих компонентов:

		• Интерфейсы Avalon-MM для реконфигурации — Требуемый частотный диапазон находится в пределах 100–125 МГц. • Контроллер сброса PHY для последовательности сброса приемопередатчика — Требуемый диапазон частот составляет от 1 до 500 МГц. • Реконфигурация IOPLL — Максимальная тактовая частота 100 МГц. • Реконфигурация RX для управления • ПРОЦЕССОР • Мастер I2C
Часы I2C	i2c_clk	Тактовый вход 100 МГц, который синхронизирует ведомое устройство I2C, регистры SCDC в ядре приема HDMI и ОЗУ EDID.

Сопутствующая информация

• Использование вывода RX трансивера в качестве эталонного тактового сигнала CDR
• Использование вывода RX трансивера в качестве эталонного тактового сигнала TX PLL

3.7. Сигналы интерфейса
В таблицах перечислены сигналы для интерфейса HDMI Intel FPGA IP exampле.
Таблица 41. Сигналы верхнего уровня

Сигнал	Направление	Ширина	Описание
Сигнал бортового генератора
clk_fpga_b3_p	Вход	1	Свободная тактовая частота 100 МГц для опорной частоты ядра
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Вход	1	Свободная тактовая частота 625 МГц для эталонного тактового сигнала приемопередатчика; эти часы могут быть любой частоты

Пользовательские кнопки и светодиоды
user_pb	Вход	1	Кнопка для управления функциями HDMI Intel FPGA IP design
cpu_resetn	Вход	1	Глобальный сброс
user_led_g	Выход	4	Зеленый светодиодный дисплей Дополнительные сведения о функциях светодиодов см. в разделе «Настройка оборудования» на стр. 89.
user_led_r	Выход	4	Красный светодиодный дисплей Дополнительные сведения о функциях светодиодов см. в разделе «Настройка оборудования» на стр. 89.

Контакты дочерней платы HDMI FMC на порту B FMC
fmcb_gbtclk_m2c_p_0	Вход	1	Часы HDMI RX TMDS
fmcb_dp_m2c_p	Вход	3	HDMI RX красный, зеленый и синий каналы данных • Дочерняя карта Bitec версии 11 — [0]: RX TMDS, канал 1 (зеленый) — [1]: RX TMDS, канал 2 (красный) — [2]: RX TMDS, канал 0 (синий) • Дочерняя карта Bitec версии 4 или 6 — [0]: RX TMDS, канал 1 (зеленый) — обратная полярность — [1]: RX TMDS, канал 0 (синий) — полярность обратная — [2]: RX TMDS Channel 2 (красный) — обратная полярность
fmcb_dp_c2m_p	Выход	4	Синхронизация HDMI TX, красный, зеленый и синий каналы данных • Дочерняя карта Bitec версии 11 — [0]: TX TMDS, канал 2 (красный) — [1]: TX TMDS, канал 1 (зеленый) — [2]: TX TMDS, канал 0 (синий) — [3]: TX TMDS Clock Channel • Дочерняя карта Bitec версии 4 или 6 — [0]: TX TMDS Clock Channel — [1]: TX TMDS, канал 0 (синий) — [2]: TX TMDS, канал 1 (зеленый) — [3]: TX TMDS, канал 2 (красный)
fmcb_la_rx_p_9	Вход	1	Обнаружение питания HDMI RX +5V
fmcb_la_rx_p_8	Внутрь	1	Обнаружение горячего подключения HDMI RX
fmcb_la_rx_n_8	Внутрь	1	HDMI RX I2C SDA для DDC и SCDC
fmcb_la_tx_p_10	Вход	1	HDMI RX I2C SCL для DDC и SCDC
fmcb_la_tx_p_12	Вход	1	Обнаружение горячего подключения HDMI TX
fmcb_la_tx_n_12	Внутрь	1	HDMI I2C SDA для DDC и SCDC
fmcb_la_rx_p_10	Внутрь	1	HDMI I2C SCL для DDC и SCDC
fmcb_la_tx_p_11	Внутрь	1	HDMI I2C SDA для управления редрайвером
fmcb_la_rx_n_9	Внутрь	1	HDMI I2C SCL для управления повторным драйвером

Таблица 42. Сигналы верхнего уровня HDMI RX

Сигнал	Направление	Ширина	Описание
Часы и сигналы сброса
мгмт_клк	Вход	1	Вход системных часов (100 МГц)
fr_clk (Intel Quartus Prime Pro Edition)	Вход	1	Свободная тактовая частота (625 МГц) для опорной тактовой частоты первичного трансивера. Эти часы необходимы для калибровки трансивера во время включения питания. Эти часы могут быть любой частоты.
перезагрузить	Вход	1	Вход сброса системы

Сигнал	Направление	Ширина	Описание
Часы и сигналы сброса
reset_xcvr_powerup (выпуск Intel Quartus Prime Pro)	Вход	1	Вход сброса трансивера. Этот сигнал устанавливается во время процесса переключения эталонных часов (с часов свободного хода на часы TMDS) в состоянии включения.
tmds_clk_in	Вход	1	Часы HDMI RX TMDS
i2c_clk	Вход	1	Тактовый вход для интерфейса DDC и SCDC
vid_clk_out	Выход	1	Выход видеосигнала
ls_clk_out	Выход	1	Выходной сигнал скорости соединения
sys_init	Выход	1	Инициализация системы для сброса системы при включении питания

Приемопередатчик RX и сигналы IOPLL
rx_serial_data	Вход	3	Последовательные данные HDMI на RX Native PHY
gxb_rx_ready	Выход	1	Указывает, что RX Native PHY готов
gxb_rx_cal_busy_out	Выход	3	RX Собственная калибровка PHY занята арбитром трансивера
gxb_rx_cal_busy_in	Вход	3	Калибровка сигнала занятости от арбитра приемопередатчика к RX Native PHY
ioll_locked	Выход	1	Указать, что IOPLL заблокирован
gxb_reconfig_write	Вход	3	Реконфигурация трансивера интерфейса Avalon-MM с RX Native PHY на арбитр трансивера
gxb_reconfig_read	Вход	3
gxb_reconfig_address	Вход	30
gxb_reconfig_writedata	Вход	96
gxb_reconfig_readdata	Выход	96
gxb_reconfig_waitrequest	Выход	3

Управление реконфигурацией RX
rx_reconfig_en	Выход	1	Реконфигурация RX включает сигнал
мера	Выход	24	Измерение тактовой частоты HDMI RX TMDS (за 10 мс)
мера_действительна	Выход	1	Указывает, что измерительный сигнал действителен
os	Выход	1	За кадромampЛинг фактор: • 0: Нет оверовampлинг • 1: 5× оверовampлинг
reconfig_mgmt_write	Выход	1	Управление реконфигурацией RX Интерфейс Avalon с отображением памяти на арбитр приемопередатчика
reconfig_mgmt_read	Выход	1
reconfig_mgmt_address	Выход	12

reconfig_mgmt_writedata	Выход	32
reconfig_mgmt_readdata	Вход	32
reconfig_mgmt_waitrequest	Вход	1

Основные сигналы HDMI RX
TMDS_Bit_clock_Ratio	Выход	1	Интерфейсы регистров SCDC
audio_de	Выход	1	Основные аудиоинтерфейсы HDMI RX Дополнительную информацию см. в разделе «Sink Interfaces» в руководстве пользователя HDMI Intel FPGA IP.
аудио_данные	Выход	256
audio_info_ai	Выход	48
аудио_N	Выход	20
audio_CTS	Выход	20
audio_metadata	Выход	165
audio_format	Выход	5
aux_pkt_data	Выход	72	Основные вспомогательные интерфейсы HDMI RX Дополнительную информацию см. в разделе «Sink Interfaces» в руководстве пользователя HDMI Intel FPGA IP.
aux_pkt_addr	Выход	6
aux_pkt_wr	Выход	1
aux_data	Выход	72
aux_sop	Выход	1
aux_eop	Выход	1
aux_valid	Выход	1
aux_error	Выход	1
гцп	Выход	6	Основные сигналы боковой полосы HDMI RX Дополнительную информацию см. в разделе «Sink Interfaces» в руководстве пользователя HDMI Intel FPGA IP.
info_avi	Выход	112
info_vsi	Выход	61
ColorDepth_mgmt_sync	Выход	2
вид_данные	Выход	N*48	Основные видеопорты HDMI RX Не десять = символов за такт Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
вид_vsync	Выход	N
вид_hsync	Выход	N
вид_де	Выход	N
режим	Выход	1	Основные порты управления и состояния HDMI RX Не десять = символов за такт Обратитесь к Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
ctrl	Выход	N*6
заперт	Выход	3
вид_лок	Выход	1
in_5v_power	Вход	1	Обнаружение HDMI RX 5V и обнаружение горячего подключения См. Интерфейсы приемника раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
hdmi_rx_hpd_n	Внутрь	1

hdmi_rx_i2c_sda	Внутрь	1	Интерфейс HDMI RX DDC и SCDC
hdmi_rx_i2c_scl	Внутрь	1

Сигналы RX EDID RAM
edid_ram_access	Вход	1	Интерфейс доступа к ОЗУ HDMI RX EDID. Утвердите edid_ram_access, когда вы хотите записывать или читать из ОЗУ EDID, в противном случае этот сигнал должен быть низким.
edid_ram_address	Вход	8
edid_ram_write	Вход	1
edid_ram_read	Вход	1
edid_ram_readdata	Выход	8
edid_ram_writedata	Вход	8
edid_ram_waitrequest	Выход	1

Таблица 43. Сигналы верхнего уровня HDMI TX

Сигнал	Направление	Ширина	Описание
Часы и сигналы сброса
мгмт_клк	Вход	1	Вход системных часов (100 МГц)
fr_clk (Intel Quartus Prime Pro Edition)	Вход	1	Свободная тактовая частота (625 МГц) для опорной тактовой частоты первичного трансивера. Эти часы необходимы для калибровки трансивера во время включения питания. Эти часы могут быть любой частоты.
перезагрузить	Вход	1	Вход сброса системы
hdmi_clk_in	Вход	1	Опорные часы для TX IOPLL и TX PLL. Тактовая частота такая же, как и тактовая частота TMDS.
vid_clk_out	Выход	1	Выход видеосигнала
ls_clk_out	Выход	1	Выходной сигнал скорости соединения
sys_init	Выход	1	Инициализация системы для сброса системы при включении питания
сброс_xcvr	Вход	1	Сбросить на приемопередатчик TX
сброс_плл	Вход	1	Сброс на IOPLL и TX PLL
reset_pll_reconfig	Выход	1	Сброс к реконфигурации PLL

Трансивер TX и сигналы IOPLL
tx_serial_data	Выход	4	Последовательные данные HDMI от TX Native PHY
gxb_tx_ready	Выход	1	Указывает, что TX Native PHY готов
gxb_tx_cal_busy_out	Выход	4	TX Сигнал занятости собственной калибровки PHY на арбитр приемопередатчика
gxb_tx_cal_busy_in	Вход	4	Калибровка сигнала занятости от арбитра приемопередатчика на TX Native PHY

Трансивер TX и сигналы IOPLL
ioll_locked	Выход	1	Указать, что IOPLL заблокирован
txpll_locked	Выход	1	Указывает, что TX PLL заблокирован
gxb_reconfig_write	Вход	4	Реконфигурация приемопередатчика Отображенный в память интерфейс Avalon с TX Native PHY на арбитр приемопередатчика
gxb_reconfig_read	Вход	4
gxb_reconfig_address	Вход	40
gxb_reconfig_writedata	Вход	128
gxb_reconfig_readdata	Выход	128
gxb_reconfig_waitrequest	Выход	4

Сигналы реконфигурации TX IOPLL и TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Вход	1	Реконфигурация TX IOPLL/TX PLL Интерфейсы Avalon с отображением памяти
pll_reconfig_read/ tx_pll_reconfig_read	Вход	1
pll_reconfig_address/ tx_pll_reconfig_address	Вход	10
pll_reconfig_writedata/tx_pll_reconfig_writedata	Вход	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Выход	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Выход	1
os	Вход	2	За кадромampЛинг фактор: • 0: Нет оверовampлинг • 1: 3× оверовampлинг • 2: 4× оверовampлинг • 3: 5× оверовampлинг
мера	Вход	24	Указывает тактовую частоту TMDS разрешения передаваемого видео.

Основные сигналы HDMI TX
ctrl	Вход	6*N	Основные интерфейсы управления HDMI TX Не десять = Символов за такт См. раздел «Исходные интерфейсы» в HDMI Руководство пользователя Intel FPGA IP для получения дополнительной информации.
режим	Вход	1
TMDS_Bit_clock_Ratio	Вход	1	SCИнтерфейсы регистров постоянного тока Дополнительную информацию см. в разделе «Исходные интерфейсы» в руководстве пользователя HDMI Intel FPGA IP.
Скремблер_Включить	Вход	1
audio_de	Вход	1	Основные аудиоинтерфейсы HDMI TX Обратитесь к Исходные интерфейсы раздел в HDMI Руководство пользователя Intel FPGA IP для получения более подробной информации.
audio_mute	Вход	1
аудио_данные	Вход	256
продолжение…

Основные сигналы HDMI TX
audio_info_ai	Вход	49
аудио_N	Вход	22
audio_CTS	Вход	22
audio_metadata	Вход	166
audio_format	Вход	5
i2c_master_write	Вход	1	TX I2C master Интерфейс Avalon с отображением памяти на I2C master внутри ядра TX. Примечание: Эти сигналы доступны только при включении Включить I2C параметр.
i2c_master_read	Вход	1
i2c_master_адрес	Вход	4
i2c_master_writedata	Вход	32
i2c_master_readdata	Выход	32
aux_ready	Выход	1	Вспомогательные интерфейсы ядра HDMI TX Дополнительную информацию см. в разделе «Исходные интерфейсы» в руководстве пользователя HDMI Intel FPGA IP.
aux_data	Вход	72
aux_sop	Вход	1
aux_eop	Вход	1
aux_valid	Вход	1
гцп	Вход	6	Основные сигналы боковой полосы HDMI TX Дополнительную информацию см. в разделе «Исходные интерфейсы» в руководстве пользователя HDMI Intel FPGA IP.
info_avi	Вход	113
info_vsi	Вход	62
вид_данные	Вход	N*48	Основные видеопорты HDMI TX Примечание: N = символы за такт. Дополнительную информацию см. в разделе «Исходные интерфейсы» в руководстве пользователя HDMI Intel FPGA IP.
вид_vsync	Вход	N
вид_hsync	Вход	N
вид_де	Вход	N

I2C и сигналы обнаружения горячей замены
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Примечание: Когда вы включаете Включить I2C параметр, этот сигнал помещается в ядро ​​TX и не будет виден на этом уровне.	Выход	1	Интерфейсы I2C Master Avalon с отображением памяти
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Примечание: Когда вы включаете Включить I2C параметр, этот сигнал помещается в ядро ​​TX и не будет виден на этом уровне.	Выход	1
nios_tx_i2c_sda_oe (выпуск Intel Quartus Prime Pro) Примечание: Когда вы включаете Включить I2C параметр, этот сигнал помещается в ядро ​​TX и не будет виден на этом уровне.	Вход	1
продолжение…

I2C и сигналы обнаружения горячей замены
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Примечание: Когда вы включаете Включить I2C параметр, этот сигнал помещается в ядро ​​TX и не будет виден на этом уровне.	Вход	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Выход	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Выход	1
nios_ti_i2c_sda_oe (выпуск Intel Quartus Prime Pro)	Вход	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Вход	1
hdmi_tx_i2c_sda	Внутрь	1	Интерфейсы HDMI TX DDC и SCDC
hdmi_tx_i2c_scl	Внутрь	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Внутрь	1	Интерфейс I2C для дочерней платы Bitec, версия 11 TI181 Control
hdmi_tx_ti_i2c_sda (стандартная версия Intel Quartus Prime)	Внутрь	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Внутрь	1
hdmi_tx_ti_i2c_scl (стандартная версия Intel Quartus Prime)	Внутрь	1
tx_i2c_avalon_waitrequest	Выход	1	Отображенные в память интерфейсы Avalon мастера I2C
tx_i2c_avalon_address (стандартная версия Intel Quartus Prime)	Вход	3
tx_i2c_avalon_writedata (стандартная версия Intel Quartus Prime)	Вход	8
tx_i2c_avalon_readdata (стандартная версия Intel Quartus Prime)	Выход	8
tx_i2c_avalon_chipselect (стандартная версия Intel Quartus Prime)	Вход	1
tx_i2c_avalon_write (стандартная версия Intel Quartus Prime)	Вход	1
tx_i2c_irq (стандартная версия Intel Quartus Prime)	Выход	1
tx_ti_i2c_avalon_waitrequest (Стандартная версия Intel Quartus Prime)	Выход	1
tx_ti_i2c_avalon_address (стандартная версия Intel Quartus Prime)	Вход	3
tx_ti_i2c_avalon_writedata (стандартная версия Intel Quartus Prime)	Вход	8
tx_ti_i2c_avalon_readdata (стандартная версия Intel Quartus Prime)	Выход	8
продолжение…

I2C и сигналы обнаружения горячей замены
tx_ti_i2c_avalon_chipselect (стандартная версия Intel Quartus Prime)	Вход	1
tx_ti_i2c_avalon_write (стандартная версия Intel Quartus Prime)	Вход	1
tx_ti_i2c_irq (стандартная версия Intel Quartus Prime)	Выход	1
hdmi_tx_hpd_n	Вход	1	Интерфейсы обнаружения горячего подключения HDMI TX
tx_hpd_ack	Вход	1
tx_hpd_req	Выход	1

Таблица 44. Сигналы арбитра приемопередатчика

Сигнал	Направление	Ширина	Описание
цлк	Вход	1	Реконфигурация часов. Эти часы должны иметь одни и те же часы с блоками управления реконфигурацией.
перезагрузить	Вход	1	Сигнал сброса. Этот сброс должен иметь тот же сброс, что и блоки управления реконфигурацией.
rx_rcfg_en	Вход	1	Сигнал разрешения реконфигурации RX
tx_rcfg_en	Вход	1	Сигнал разрешения реконфигурации TX
rx_rcfg_ch	Вход	2	Указывает, какой канал должен быть переконфигурирован на ядре RX. Этот сигнал всегда должен оставаться активным.
tx_rcfg_ch	Вход	2	Указывает, какой канал должен быть переконфигурирован на ядре TX. Этот сигнал всегда должен оставаться активным.
rx_reconfig_mgmt_write	Вход	1	Реконфигурация интерфейсов Avalon-MM из управления реконфигурацией RX
rx_reconfig_mgmt_read	Вход	1
rx_reconfig_mgmt_address	Вход	10
rx_reconfig_mgmt_writedata	Вход	32
rx_reconfig_mgmt_readdata	Выход	32
rx_reconfig_mgmt_waitrequest	Выход	1
tx_reconfig_mgmt_write	Вход	1	Реконфигурация интерфейсов Avalon-MM из управления реконфигурацией TX
tx_reconfig_mgmt_read	Вход	1
tx_reconfig_mgmt_address	Вход	10
tx_reconfig_mgmt_writedata	Вход	32
tx_reconfig_mgmt_readdata	Выход	32
tx_reconfig_mgmt_waitrequest	Выход	1
reconfig_write	Выход	1	Реконфигурация интерфейсов Avalon-MM к трансиверу
reconfig_read	Выход	1
продолжение…

Сигнал	Направление	Ширина	Описание
reconfig_address	Выход	10
reconfig_writedata	Выход	32
rx_reconfig_readdata	Вход	32
rx_reconfig_waitrequest	Вход	1
tx_reconfig_readdata	Вход	1
tx_reconfig_waitrequest	Вход	1
rx_cal_busy	Вход	1	Сигнал состояния калибровки от трансивера RX
tx_cal_busy	Вход	1	Сигнал состояния калибровки от приемопередатчика TX
rx_reconfig_cal_busy	Выход	1	Сигнал состояния калибровки для управления сбросом PHY приемопередатчика RX
tx_reconfig_cal_busy	Выход	1	Сигнал состояния калибровки от управления сбросом PHY трансивера TX

Таблица 45. Сигналы канала RX-TX

Сигнал	Направление	Ширина	Описание
перезагрузить	Вход	1	Сброс к буферу FIFO видео/аудио/вспомогательных/боковых полос.
hdmi_tx_ls_clk	Вход	1	Часы скорости соединения HDMI TX
hdmi_rx_ls_clk	Вход	1	Тактовая частота соединения HDMI RX
hdmi_tx_vid_clk	Вход	1	Видеочасы HDMI TX
hdmi_rx_vid_clk	Вход	1	Видеочасы HDMI RX
hdmi_rx_locked	Вход	3	Указывает состояние блокировки HDMI RX
hdmi_rx_de	Вход	N	Видеоинтерфейсы HDMI RX Не десять = символов за такт
hdmi_rx_hsync	Вход	N
hdmi_rx_vsync	Вход	N
hdmi_rx_data	Вход	N * 48
rx_audio_format	Вход	5	Аудиоинтерфейсы HDMI RX
rx_audio_metadata	Вход	165
rx_audio_info_ai	Вход	48
rx_audio_CTS	Вход	20
rx_audio_N	Вход	20
rx_audio_de	Вход	1
rx_audio_data	Вход	256
rx_gcp	Вход	6	Интерфейсы боковой полосы HDMI RX
rx_info_avi	Вход	112
rx_info_vsi	Вход	61
продолжение…

Сигнал	Направление	Ширина	Описание
rx_aux_eop	Вход	1	Дополнительные интерфейсы HDMI RX
rx_aux_sop	Вход	1
rx_aux_valid	Вход	1
rx_aux_data	Вход	72
hdmi_tx_de	Выход	N	Видеоинтерфейсы HDMI TX Не десять = символов за такт
hdmi_tx_hsync	Выход	N
hdmi_tx_vsync	Выход	N
hdmi_tx_data	Выход	N * 48
tx_audio_format	Выход	5	Аудиоинтерфейсы HDMI TX
tx_audio_metadata	Выход	165
tx_audio_info_ai	Выход	48
tx_audio_CTS	Выход	20
tx_audio_N	Выход	20
tx_audio_de	Выход	1
tx_audio_data	Выход	256
tx_gcp	Выход	6	Интерфейсы боковой полосы HDMI TX
tx_info_avi	Выход	112
tx_info_vsi	Выход	61
tx_aux_eop	Выход	1	Дополнительные интерфейсы HDMI TX
tx_aux_sop	Выход	1
tx_aux_valid	Выход	1
tx_aux_data	Выход	72
tx_aux_ready	Выход	1

Табл. 46. Системные сигналы Platform Designer

Сигнал	Направление	Ширина	Описание
cpu_clk (стандартная версия Intel Quartus Prime)	Вход	1	Частота процессора
clock_bridge_0_in_clk_clk (выпуск Intel Quartus Prime Pro)
cpu_clk_reset_n (стандартная версия Intel Quartus Prime)	Вход	1	Сброс процессора
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Вход	1	Соотношение битовых часов TMDS
мера_pio_external_connection_export	Вход	24	Ожидаемая тактовая частота TMDS
продолжение…

Сигнал	Направление	Ширина	Описание
Measure_valid_pio_external_connection_export	Вход	1	Указывает, что мера PIO действительна
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Вход	1	Мастер-интерфейсы I2C
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Вход	1
i2c_master_i2c_serial_sda_oe (выпуск Intel Quartus Prime Pro)	Выход	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Выход	1
i2c_master_ti_i2c_serial_sda_in (выпуск Intel Quartus Prime Pro)	Вход	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Вход	1
i2c_master_ti_i2c_serial_sda_oe (выпуск Intel Quartus Prime Pro)	Выход	1
i2c_master_ti_i2c_serial_scl_oe (выпуск Intel Quartus Prime Pro)	Выход	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Выход	3	Интерфейсы I2C Master Avalon с отображением памяти для DDC и SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Выход	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Вход	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Выход	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Вход	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Выход	1
oc_i2c_master_ti_avalon_anti_slave_address (стандартная версия Intel Quartus Prime)	Выход	3	Интерфейсы I2C Master Avalon с отображением памяти для дочерней карты Bitec версии 11, управление T1181
oc_i2c_master_ti_avalon_anti_slave_write (стандартная версия Intel Quartus Prime)	Выход	1
oc_i2c_master_ti_avalon_anti_slave_readdata (стандартная версия Intel Quartus Prime)	Вход	32
oc_i2c_master_ti_avalon_anti_slave_writedat (Intel Quartus Prime Standard Edition)	Выход	32
oc_i2c_master_ti_avalon_anti_slave_waitrequest (стандартная версия Intel Quartus Prime)	Вход	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Выход	1
продолжение…

Сигнал	Направление	Ширина	Описание
edid_ram_access_pio_external_connection_export	Выход	1	Интерфейсы доступа к ОЗУ EDID. Утвердите edid_ram_access_pio_external_connection_ export, когда вы хотите записывать или читать из ОЗУ EDID на верхней части RX. Подключите подчиненное устройство EDID RAM Avalon-MM в Platform Designer к интерфейсу EDID RAM на модулях RX верхнего уровня.
edid_ram_slave_translator_address	Выход	8
edid_ram_slave_translator_write	Выход	1
edid_ram_slave_translator_read	Выход	1
edid_ram_slave_translator_readdata	Вход	8
edid_ram_slave_translator_writedata	Выход	8
edid_ram_slave_translator_waitrequest	Вход	1
powerup_cal_done_export (выпуск Intel Quartus Prime Pro)	Вход	1	Реконфигурация RX PMA Интерфейсы с отображением памяти Avalon
rx_pma_cal_busy_export (выпуск Intel Quartus Prime Pro)	Вход	1
rx_pma_ch_export (выпуск Intel Quartus Prime Pro)	Выход	2
rx_pma_rcfg_mgmt_address (выпуск Intel Quartus Prime Pro)	Выход	12
rx_pma_rcfg_mgmt_write (выпуск Intel Quartus Prime Pro)	Выход	1
rx_pma_rcfg_mgmt_read (выпуск Intel Quartus Prime Pro)	Выход	1
rx_pma_rcfg_mgmt_readdata (выпуск Intel Quartus Prime Pro)	Вход	32
rx_pma_rcfg_mgmt_writedata (выпуск Intel Quartus Prime Pro)	Выход	32
rx_pma_rcfg_mgmt_waitrequest (выпуск Intel Quartus Prime Pro)	Вход	1
rx_pma_waitrequest_export (выпуск Intel Quartus Prime Pro)	Вход	1
rx_rcfg_en_export (выпуск Intel Quartus Prime Pro)	Выход	1
rx_rst_xcvr_export (выпуск Intel Quartus Prime Pro)	Выход	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Вход	1	Реконфигурация TX PLL Интерфейсы с отображением памяти Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_writedata	Выход	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Выход	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Выход	1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_read	Выход	1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_readdata	Вход	32
продолжение…

Сигнал	Направление	Ширина	Описание
tx_pll_waitrequest_pio_external_connection_ экспорт	Вход	1	TX PLL запрос ожидания
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Выход	12	Реконфигурация TX PMA Интерфейсы с отображением памяти Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Выход	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Выход	1
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_readdata	Вход	32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_writedata	Выход	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Вход	1
tx_pma_waitrequest_pio_external_connection_ экспорт	Вход	1	TX PMA запрос ожидания
tx_pma_cal_busy_pio_external_connection_export	Вход	1	Перекалибровка TX PMA занята
tx_pma_ch_export	Выход	2	Каналы TX PMA
tx_rcfg_en_pio_external_connection_export	Выход	1	Включение реконфигурации TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Выход	32	Реконфигурация TX IOPLL Интерфейсы с отображением памяти Avalon
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Вход	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Вход	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Выход	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Выход	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Выход	1
tx_os_pio_external_connection_export	Выход	2	За кадромampЛинг фактор: • 0: Нет оверовampлинг • 1: 3× оверовampлинг • 2: 4× оверовampлинг • 3: 5× оверовampлинг
tx_rst_pll_pio_external_connection_export	Выход	1	Сброс на IOPLL и TX PLL
tx_rst_xcvr_pio_external_connection_export	Выход	1	Сбросить на TX Native PHY
wd_timer_resetrequest_reset	Выход	1	Сброс сторожевого таймера
color_length_pio_external_connection_export	Вход	2	Глубина цвета
tx_hpd_ack_pio_external_connection_export	Выход	1	Для TX hotplug обнаруживает рукопожатие
tx_hpd_req_pio_external_connection_export	Вход	1

3.8. Проектные параметры RTL
Используйте параметры HDMI TX и RX Top RTL для индивидуальной настройки дизайна.ampле.
Большинство конструктивных параметров доступны в Design Ex.ampвкладка le редактора IP-параметров HDMI Intel FPGA. Вы все еще можете изменить дизайн exampле настройки вы
производится в редакторе параметров через параметры RTL.

Таблица 47. Основные параметры HDMI RX

Параметр	Ценить	Описание
SUPPORT_DEEP_COLOR	• 0: нет насыщенного цвета • 1: глубокий цвет	Определяет, может ли ядро ​​кодировать форматы глубокого цвета.
ПОДДЕРЖКА_AUXILIARY	• 0: нет AUX • 1: ДОПОЛНИТЕЛЬНЫЙ	Определяет, включено ли кодирование вспомогательного канала.
SYMBOLS_PER_CLOCK	8	Поддерживает 8 символов за такт для устройств Intel Arria 10.
SUPPORT_AUDIO	• 0: Нет звука • 1: Аудио	Определяет, может ли ядро ​​кодировать звук.
EDID_RAM_ADDR_WIDTH (стандартная версия Intel Quartus Prime)	8 (значение по умолчанию)	Зарегистрируйте основание 2 размера ОЗУ EDID.
BITEC_DAUGHTER_CARD_REV	• 0: не ориентироваться ни на одну дочернюю карту Bitec HDMI. • 4: поддерживает дочернюю плату Bitec HDMI версии 4 • 6: Нацелена на дочернюю плату Bitec HDMI версии 6. • 11: Нацелена на дочернюю плату Bitec HDMI версии 11 (по умолчанию)	Указывает версию используемой дочерней платы Bitec HDMI. При изменении версии конструкция может поменять местами каналы приемопередатчика и инвертировать полярность в соответствии с требованиями дочерней платы Bitec HDMI. Если вы установите параметр BITEC_DAUGHTER_CARD_REV в 0, схема не вносит никаких изменений в каналы трансивера и полярность.
ПОЛЯРНОСТЬ_ИНВЕРСИЯ	• 0: инвертировать полярность • 1: Не менять полярность	Установите этот параметр на 1, чтобы инвертировать значение каждого бита входных данных. Установка этого параметра в 1 назначает 4'b1111 порту rx_polinv приемопередатчика RX.

Таблица 48. Основные параметры HDMI TX

Параметр	Ценить	Описание
USE_FPLL	1	Поддерживает fPLL как TX PLL только для устройств Intel Cyclone® 10 GX. Всегда устанавливайте этот параметр равным 1.
SUPPORT_DEEP_COLOR	• 0: нет насыщенного цвета • 1: глубокий цвет	Определяет, может ли ядро ​​кодировать форматы глубокого цвета.
ПОДДЕРЖКА_AUXILIARY	• 0: нет AUX • 1: ДОПОЛНИТЕЛЬНЫЙ	Определяет, включено ли кодирование вспомогательного канала.
SYMBOLS_PER_CLOCK	8	Поддерживает 8 символов за такт для устройств Intel Arria 10.
продолжение…

Параметр	Ценить	Описание
SUPPORT_AUDIO	• 0: Нет звука • 1: Аудио	Определяет, может ли ядро ​​кодировать звук.
BITEC_DAUGHTER_CARD_REV	• 0: не ориентироваться ни на одну дочернюю карту Bitec HDMI. • 4: поддерживает дочернюю плату Bitec HDMI версии 4 • 6: Нацелена на дочернюю плату Bitec HDMI версии 6. • 11: Нацелена на дочернюю плату Bitec HDMI версии 11 (по умолчанию)	Указывает версию используемой дочерней платы Bitec HDMI. При изменении версии конструкция может поменять местами каналы приемопередатчика и инвертировать полярность в соответствии с требованиями дочерней платы Bitec HDMI. Если вы установите параметр BITEC_DAUGHTER_CARD_REV в 0, схема не вносит никаких изменений в каналы трансивера и полярность.
ПОЛЯРНОСТЬ_ИНВЕРСИЯ	• 0: инвертировать полярность • 1: Не менять полярность	Установите этот параметр на 1, чтобы инвертировать значение каждого бита входных данных. Установка этого параметра в 1 назначает 4'b1111 порту tx_polinv приемопередатчика TX.

3.9. Настройка оборудования
Дизайн HDMI Intel FPGA IP example поддерживает HDMI 2.0b и выполняет циклическую демонстрацию для стандартного видеопотока HDMI.
Чтобы запустить аппаратный тест, подключите устройство с поддержкой HDMI, например графическую карту с интерфейсом HDMI, к блоку Transceiver Native PHY RX и приемнику HDMI.
вход.

1. Приемник HDMI декодирует порт в стандартный видеопоток и отправляет его в ядро ​​восстановления тактовой частоты.
2. Ядро HDMI RX декодирует видео, вспомогательные и аудиоданные, которые закольцовываются параллельно ядру HDMI TX через DCFIFO.
3. Порт источника HDMI дочерней карты FMC передает изображение на монитор.

Примечание:
Если вы хотите использовать другую макетную плату Intel FPGA, вы должны изменить назначение устройств и назначение контактов. Аналоговые настройки приемопередатчика протестированы для комплекта разработки Intel Arria 10 FPGA и дочерней карты Bitec HDMI 2.0. Вы можете изменить настройки для своей доски.

Табл. 49. Функции встроенных кнопок и пользовательских светодиодов

Кнопка/светодиод	Функция
cpu_resetn	Нажмите один раз, чтобы выполнить сброс системы.
user_pb[0]	Нажмите один раз, чтобы переключить сигнал HPD на стандартный источник HDMI.
user_pb[1]	• Нажмите и удерживайте, чтобы дать указание ядру TX отправить закодированный сигнал DVI. • Отпустите, чтобы отправить закодированный сигнал HDMI.
user_pb[2]	• Нажмите и удерживайте, чтобы дать указание ядру TX прекратить отправку InfoFrames из сигналов боковой полосы. • Отпустите, чтобы возобновить отправку информационных кадров из сигналов боковой полосы.
ПОЛЬЗОВАТЕЛЬ_LED[0]	Состояние блокировки RX HDMI PLL. • 0 = разблокировано • 1 = заблокировано
ПОЛЬЗОВАТЕЛЬ_LED[1]	Состояние готовности приемопередатчика RX.
продолжение…

Кнопка/светодиод	Функция
	• 0 = Не готов • 1 = готов
ПОЛЬЗОВАТЕЛЬ_LED[2]	Состояние блокировки ядра RX HDMI. • 0 = по крайней мере 1 канал разблокирован • 1 = все 3 канала заблокированы
ПОЛЬЗОВАТЕЛЬ_LED[3]	RX оверыampстатус линга. • 0 = без оверовampсветодиод (скорость передачи данных > 1,000 Мбит/с в устройстве Intel Arria 10) • 1 = оверыampсветодиод (скорость передачи данных < 100 Мбит/с в устройстве Intel Arria 10)
ПОЛЬЗОВАТЕЛЬ_LED[4]	Состояние блокировки TX HDMI PLL. • 0 = разблокировано • 1 = заблокировано
ПОЛЬЗОВАТЕЛЬ_LED[5]	Состояние готовности приемопередатчика TX. • 0 = Не готов • 1 = готов
ПОЛЬЗОВАТЕЛЬ_LED[6]	Статус блокировки PLL приемопередатчика TX. • 0 = разблокировано • 1 = заблокировано
ПОЛЬЗОВАТЕЛЬ_LED[7]	TX оверыampстатус линга. • 0 = без оверовampсветодиод (скорость передачи данных > 1,000 Мбит/с в устройстве Intel Arria 10) • 1 = оверыampсветодиод (скорость передачи данных < 1,000 Мбит/с в устройстве Intel Arria 10)

3.10. Стенд моделирования
Стенд моделирования моделирует последовательную петлю HDMI TX к ядру RX.
Примечание:
Этот стенд для моделирования не поддерживается для проектов с включенным параметром «Включить I2C».

3. HDMI 2.0 Дизайн Exampле (Поддержка FRL = 0)
683156 | 2022.12.27
Рис. 28. Блок-схема тестового стенда моделирования IP-моделирования HDMI Intel FPGA

Таблица 50. Компоненты испытательного стенда

Компонент	Описание
Видео ТПГ	Генератор тестовых шаблонов видео (TPG) обеспечивает видеостимул.
Аудио SampЛе Джен	Аудио sampГенератор файлов предоставляет аудиоampле стимул. Генератор генерирует возрастающую последовательность тестовых данных для передачи по аудиоканалу.
Дополнительный SampЛе Джен	ВспомогательныйampГенератор файлов предоставляет вспомогательныеampле стимул. Генератор генерирует фиксированные данные для передачи от передатчика.
CRC-проверка	Эта программа проверки проверяет, соответствует ли восстановленная тактовая частота приемопередатчика TX желаемой скорости передачи данных.
Проверка аудиоданных	Проверка аудиоданных сравнивает, правильно ли получен и декодирован увеличивающийся шаблон тестовых данных.
Проверка дополнительных данных	Проверка дополнительных данных сравнивает, правильно ли получены и декодированы ожидаемые дополнительные данные на стороне приемника.

Стенд имитации HDMI выполняет следующие проверочные тесты:

Функция HDMI	Проверка
Видео данные	• Тестовый стенд реализует проверку CRC для входного и выходного видео. • Он сравнивает значение CRC переданных данных с CRC, рассчитанным в полученных видеоданных. • Затем испытательный стенд выполняет проверку после обнаружения 4 стабильных сигналов V-SYNC от приемника.
Вспомогательные данные	• ВспомогательныеampГенератор генерирует фиксированные данные для передачи от передатчика. • На стороне приемника генератор сравнивает, правильно ли приняты и декодированы ожидаемые вспомогательные данные.
Аудиоданные	• Аудио сampГенератор файлов генерирует возрастающую последовательность тестовых данных для передачи по аудиоканалу. • На стороне приемника средство проверки аудиоданных проверяет и сравнивает, правильно ли получен и декодирован увеличивающийся шаблон тестовых данных.

Успешное моделирование заканчивается следующим сообщением:
# SYMBOLS_PER_CLOCK = 2
# ВИК = 4
# FRL_RATE = 0
# БПС = 0
# AUDIO_FREQUENCY (кГц) = 48
# АУДИО_КАНАЛ = 8
# Проход моделирования

Табл. 51. HDMI Intel FPGA IP Design ExampПоддерживаемые симуляторы

Симулятор	Верилог HDL	VHDL
ModelSim — Intel FPGA Edition/ ModelSim — Intel FPGA Starter Edition	Да	Да
VCS/VCS МХ	Да	Да
Ривьера-ПРО	Да	Да
Параллельный Xcelium	Да	Нет

3.11. Обновление вашего дизайна
Табл. 52. Дизайн HDMI Example Совместимость с предыдущей версией программного обеспечения Intel Quartus Prime Pro Edition

Дизайн Exampле Вариант	Возможность обновления до Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Дизайн Exampле (Поддержка FRL = 0)	Нет

Для любого несовместимого дизайна exampлс, вам нужно сделать следующее:

1. Создать новый дизайн example в текущей версии программного обеспечения Intel Quartus Prime Pro Edition с использованием тех же конфигураций вашего существующего проекта.
2. Сравните весь дизайн exampкаталог с дизайном exampфайл, созданный с использованием предыдущей версии программного обеспечения Intel Quartus Prime Pro Edition. Перенесите найденные изменения.

HDCP через HDMI 2.0/2.1 Design Example

Аппаратный дизайн HDCP через HDMI example помогает вам оценить функциональность функции HDCP и позволяет использовать эту функцию в ваших проектах Intel Arria 10.
Примечание:
Функция HDCP не включена в программное обеспечение Intel Quartus Prime Pro Edition. Чтобы получить доступ к функции HDCP, свяжитесь с Intel по адресу https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Защита широкополосного цифрового контента (HDCP)
Защита цифрового контента с высокой пропускной способностью (HDCP) — это форма защиты цифровых прав для создания безопасного соединения между источником и дисплеем.
Intel создала оригинальную технологию, которая лицензирована группой Digital Content Protection LLC. HDCP — это метод защиты от копирования, при котором аудио/видеопоток шифруется между передатчиком и приемником, защищая его от незаконного копирования.
Функции HDCP соответствуют спецификации HDCP версии 1.4 и спецификации HDCP версии 2.3.
IP-адреса HDCP 1.4 и HDCP 2.3 выполняют все вычисления в логике аппаратного ядра без доступа к конфиденциальным значениям (таким как закрытый ключ и ключ сеанса) из-за пределов зашифрованного IP-адреса.

Табл. 53. IP-функции HDCP

IP-адрес HDCP	Функции
HDCP 1.4 IP	• Обмен аутентификацией — Расчет отмычки (Км) — Генерация случайного An — Вычисление сеансового ключа (Ks), M0 и R0. • Аутентификация с повторителем — Расчет и проверка V и V' • Проверка целостности ссылки — Вычисление фреймового ключа (Ki), Mi и Ri.
продолжение…

Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
*Другие названия и бренды могут быть заявлены как собственность других лиц.

ИСО
9001:2015
Зарегистрирован

IP-адрес HDCP	Функции
	• Все режимы шифрования, включая hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher и hdcpRngCipher. • Исходная сигнализация состояния шифрования (DVI) и улучшенная сигнализация состояния шифрования (HDMI) • Генератор истинных случайных чисел (TRNG) — Аппаратная, полностью цифровая реализация и недетерминированный генератор случайных чисел
HDCP 2.3 IP	• Генерация главного ключа (km), сеансового ключа (ks) и одноразового номера (rn, riv) — Соответствует NIST.SP800-90A Генерация случайных чисел • Аутентификация и обмен ключами — Генерация случайных чисел для rtx и rrx в соответствии с генерацией случайных чисел NIST.SP800-90A — Проверка подписи сертификата получателя (certrx) с использованием открытого ключа DCP (kpubdcp) — 3072 бит RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) шифрование и дешифрование мастер-ключа (км) — Получение kd (dkey0, dkey1) с использованием режима AES-CTR — Расчет и проверка H и H' — Вычисление Ekh(km) и km (спаривание) • Аутентификация с повторителем — Расчет и проверка V и V' — Вычисление и проверка M и M' • Возобновляемость системы (SRM) — Проверка подписи SRM с помощью kpubdcp — 3072 бит RSASSA-PKCS#1 v1.5 • Обмен сеансовыми ключами • Генерация и вычисление Edkey(ks) и riv. • Получение dkey2 с использованием режима AES-CTR • Проверка местоположения — Расчет и проверка L и L' — Генерация одноразового номера (rn) • Управление потоком данных — Генерация ключевого потока на основе режима AES-CTR • Алгоритмы асимметричного шифрования — RSA с длиной модуля 1024 (kpubrx) и 3072 (kpubdcp) бит - RSA-CRT (китайская теорема об остатках) с длиной модуля 512 (kprivrx) бит и экспонентой 512 (kprivrx) бит • Низкоуровневая криптографическая функция — Симметричные криптоалгоритмы • Режим AES-CTR с длиной ключа 128 бит. — Алгоритмы хеширования, MGF и HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Генератор истинных случайных чисел (TRNG) • Соответствует NIST.SP800-90A • Аппаратная, полностью цифровая реализация и недетерминированный генератор случайных чисел

4.1.1. HDCP через HDMI Design ExampЛе Архитектура
Функция HDCP защищает данные при передаче данных между устройствами, подключенными через HDMI или другие цифровые интерфейсы с защитой HDCP.
Системы с защитой HDCP включают три типа устройств:

4. HDCP через HDMI 2.0/2.1 Design Example
683156 | 2022.12.27
• Источники (TX)
• Раковины (RX)
• Повторители
Этот дизайн бывшийample демонстрирует систему HDCP в ретрансляторе, где он принимает данные, расшифровывает, затем повторно шифрует данные и, наконец, повторно передает данные. Ретрансляторы имеют как входы, так и выходы HDMI. Он создает буферы FIFO для прямой передачи видеопотока HDMI между приемником и источником HDMI. Он может выполнять некоторую обработку сигналов, например преобразование видео в формат с более высоким разрешением путем замены буферов FIFO IP-ядрами пакета обработки видео и изображений (VIP).

Рис. 29. HDCP через HDMI Design Exampблок-схема

Следующие описания об архитектуре проекта example соответствует дизайну HDCP через HDMI exampблок-схема. Когда SUPPORT FRL = 1 или
ПОДДЕРЖКА HDCP KEY MANAGEMENT = 1, дизайн exampИерархия файлов немного отличается от рис. 29 на стр. 95, но базовые функции HDCP остаются
такой же.

1. HDCP1x и HDCP2x — это IP-адреса, доступные через редактор параметров HDMI Intel FPGA IP. Когда вы настраиваете IP-адрес HDMI в редакторе параметров, вы можете включить и включить либо HDCP1x, либо HDCP2x, либо оба IP-адреса как часть подсистемы. При включении обоих IP-адресов HDCP IP-адрес HDMI настраивается в каскадной топологии, где IP-адреса HDCP2x и HDCP1x подключаются встречно-параллельно.
   • Выходной интерфейс HDCP HDMI TX отправляет незашифрованные аудио- и видеоданные.
   • Незашифрованные данные шифруются активным блоком HDCP и отправляются обратно в HDMI TX через входной интерфейс HDCP для передачи по каналу.
   • Подсистема ЦП в качестве главного контроллера аутентификации гарантирует, что только один из IP-адресов HDCP TX активен в любой момент времени, а другой пассивен.
   • Точно так же HDCP RX также расшифровывает данные, полученные по каналу от внешнего HDCP TX.
2. Вам необходимо запрограммировать IP-адреса HDCP с выданными ключами продукции Digital Content Protection (DCP). Загрузите следующие ключи:
   Табл. 54. Производственные ключи, выданные DCP
   

   HDCP	TX / RX	Ключи
   HDCP2x	TX	16 байт: глобальная константа (lc128)
   	RX	• 16 байт (так же, как TX): глобальная константа (lc128) • 320 байт: закрытый ключ RSA (kprivrx) • 522 байта: Сертификат открытого ключа RSA (certrx)
   HDCP1x	TX	• 5 байтов: Вектор выбора ключа передачи (Aksv) • 280 байт: TX Private Device Keys (Akeys)
   	RX	• 5 байтов: Вектор выбора ключа RX (Bksv) • 280 байт: закрытые ключи устройства RX (Bkeys)

   Дизайн эксample реализует ключевую память как простую двухпортовую двухтактовую синхронную RAM. Для небольшого размера ключа, такого как HDCP2x TX, IP реализует память ключа с использованием регистров в обычной логике.
   Примечание. Intel не предоставляет рабочие ключи HDCP с дизайном ex.ampФайл или IP-адреса Intel FPGA ни при каких обстоятельствах. Чтобы использовать IP-адреса HDCP или дизайн example, вы должны стать сторонником HDCP и получить рабочие ключи непосредственно от Digital Content Protection LLC (DCP).
   Чтобы запустить дизайн example, вы либо редактируете память ключа files во время компиляции для включения производственных ключей или реализации логических блоков для безопасного считывания производственных ключей с внешнего устройства хранения и записи их в память ключей во время выполнения.

3. Вы можете синхронизировать криптографические функции, реализованные в HDCP2x IP, с любой частотой до 200 МГц. Частота этих часов определяет, как быстро
   Аутентификация HDCP2x работает. Вы можете разделить тактовую частоту 100 МГц, используемую для процессора Nios II, но задержка аутентификации будет удвоена по сравнению с использованием тактовой частоты 200 МГц.
4. Значения, которыми необходимо обмениваться между HDCP TX и HDCP RX, передаются через интерфейс HDMI DDC (последовательный интерфейс I2 C) HDCP-
   защищенный интерфейс. HDCP RX должен представлять логическое устройство на шине I2C для каждого канала, который он поддерживает. Ведомое устройство I2C дублируется для порта HDCP с адресом устройства 0x74. Он управляет портом регистра HDCP (Avalon-MM) IP-адресов HDCP2x и HDCP1x RX.
5. HDMI TX использует мастер IC для считывания EDID с RX и передачи данных SCDC, необходимых для работы HDMI 2.0, на RX. Тот же мастер I2C, который управляется процессором Nios II, также используется для передачи сообщений HDCP между TX и RX. Мастер I2C встроен в подсистему ЦП.
6. Процессор Nios II действует как мастер в протоколе аутентификации и управляет регистрами управления и состояния (Avalon-MM) как HDCP2x, так и HDCP1x TX.
   IP-адреса. Программные драйверы реализуют конечный автомат протокола аутентификации, включая проверку подписи сертификата, обмен главным ключом, проверку местоположения, обмен сеансовым ключом, сопряжение, проверку целостности канала (HDCP1x) и аутентификацию с повторителями, например распространение информации о топологии и распространение информации об управлении потоком. Программные драйверы не реализуют какие-либо криптографические функции, требуемые протоколом аутентификации. Вместо этого аппаратное обеспечение HDCP IP реализует все криптографические функции, гарантируя отсутствие доступа к конфиденциальным данным.
   7. В реальной демонстрации ретранслятора, где требуется распространение топологической информации вверх по течению, процессор Nios II управляет портом сообщений ретранслятора (Avalon-MM) как HDCP2x, так и HDCP1x RX IP. Процессор Nios II сбрасывает бит RX REPEATER в 0, когда обнаруживает, что подключенный нисходящий поток не поддерживает HDCP или когда нисходящий поток не подключен. Без нисходящего соединения система RX теперь является приемником конечной точки, а не ретранслятором. И наоборот, процессор Nios II устанавливает бит RX REPEATER в 1 при обнаружении того, что нисходящий поток поддерживает HDCP.

4.2. Поток программного обеспечения процессора Nios II
Блок-схема программного обеспечения Nios II включает элементы управления аутентификацией HDCP через приложение HDMI.
Рисунок 30. Блок-схема программного обеспечения процессора Nios II

1. Программное обеспечение Nios II инициализирует и сбрасывает PLL HDMI TX, PHY трансивера TX, мастер I2C и внешний ретаймер TI.
2. Программное обеспечение Nios II периодически опрашивает допустимый сигнал обнаружения скорости от схемы определения скорости RX, чтобы определить, изменилось ли разрешение видео и требуется ли реконфигурация TX. Программное обеспечение также опрашивает сигнал обнаружения горячей замены TX, чтобы определить, произошло ли событие горячей замены TX.
3. Когда правильный сигнал получен от схемы определения скорости RX, программное обеспечение Nios II считывает значения SCDC и глубины тактовой частоты из HDMI RX и извлекает полосу тактовой частоты на основе обнаруженной скорости, чтобы определить, требуется ли реконфигурация HDMI TX PLL и PHY трансивера. Если требуется реконфигурация TX, программное обеспечение Nios II дает команду мастеру I2C отправить значение SCDC на внешний RX. Затем он дает команду переконфигурировать приемопередатчик HDMI TX PLL и TX.
   PHY с последующей повторной калибровкой устройства и последовательностью сброса. Если скорость не меняется, ни реконфигурация TX, ни повторная аутентификация HDCP не требуются.
4. Когда происходит горячее подключение TX, программное обеспечение Nios II дает команду мастеру I2C отправить значение SCDC на внешний RX, а затем прочитать EDID из RX.
   и обновить внутреннюю оперативную память EDID. Затем программное обеспечение распространяет информацию EDID в восходящем направлении.
5. Программное обеспечение Nios II запускает действие HDCP, давая команду мастеру I2C прочитать смещение 0x50 от внешнего RX, чтобы определить, поддерживает ли нисходящий поток HDCP, или
   в противном случае:
   • Если возвращенное значение HDCP2Version равно 1, нисходящий поток поддерживает HDCP2x.
   • Если возвращаемое значение всех операций чтения 0x50 равно 0, нисходящий поток поддерживает HDCP1x.
   • Если возвращаемое значение всего чтения 0x50 равно 1, нисходящий поток либо не поддерживает HDCP, либо неактивен.
   • Если нисходящий поток ранее не поддерживал HDCP или был неактивен, но в настоящее время поддерживает HDCP, программное обеспечение устанавливает бит REPEATER восходящего повторителя (RX) в 1, чтобы указать, что RX теперь является повторителем.
   • Если нисходящий поток ранее поддерживал HDCP, но в настоящее время не поддерживает HDCP или неактивен, программное обеспечение устанавливает бит REPEATER в 0, чтобы указать, что RX теперь является приемником конечной точки.
6. Программное обеспечение инициирует протокол аутентификации HDCP2x, который включает проверку подписи сертификата RX, обмен главным ключом, проверку местоположения, обмен ключами сеанса, сопряжение, аутентификацию с ретрансляторами, например распространение информации о топологии.
7. В состоянии аутентификации программное обеспечение Nios II дает команду мастеру I2C опросить регистр RxStatus от внешнего RX, и если программное обеспечение обнаруживает, что установлен бит REAUTH_REQ, оно инициирует повторную аутентификацию и отключает шифрование TX.
8. Когда нисходящий поток является повторителем, а бит READY регистра RxStatus установлен в 1, это обычно указывает на изменение топологии нисходящего потока. Таким образом, программное обеспечение Nios II дает команду мастеру I2C прочитать ReceiverID_List из нисходящего потока и проверить список. Если список действителен и ошибок топологии не обнаружено, программное обеспечение переходит к модулю Content Stream Management. В противном случае он инициирует повторную аутентификацию и отключает шифрование TX.
9. Программное обеспечение Nios II подготавливает значения ReceiverID_List и RxInfo, а затем записывает их в порт Avalon-MM Repeater Message восходящего ретранслятора (RX). Затем RX распространяет список на внешний TX (в восходящем направлении).
10. На этом аутентификация завершена. Программное обеспечение включает шифрование TX.
11. Программное обеспечение инициирует протокол аутентификации HDCP1x, который включает обмен ключами и аутентификацию с повторителями.
12. Программное обеспечение Nios II выполняет проверку целостности канала, считывая и сравнивая Ri' и Ri от внешнего RX (нисходящего потока) и HDCP1x TX соответственно. Если значения
    не совпадают, это указывает на потерю синхронизации, и программное обеспечение инициирует повторную аутентификацию и отключает шифрование TX.
13. Если нисходящий поток является повторителем, а бит READY регистра Bcaps установлен в 1, это обычно указывает на изменение топологии нисходящего потока. Таким образом, программное обеспечение Nios II дает команду мастеру I2C прочитать значение списка KSV из нисходящего потока и проверить список. Если список действителен и ошибок топологии не обнаружено, программное обеспечение подготавливает список KSV и значение Bstatus и записывает их в порт сообщений ретранслятора Avalon-MM восходящего ретранслятора (RX). Затем RX распространяет список на внешний TX (в восходящем направлении). В противном случае он инициирует повторную аутентификацию и отключает шифрование TX.

4.3. Пошаговое руководство по дизайну
Настройка и запуск HDCP через HDMI.ample состоит из пяти stagес.

1. Настройте оборудование.
2. Сгенерируйте дизайн.
3. Отредактируйте память ключа HDCP files, чтобы включить ваши производственные ключи HDCP.
   а. Сохранение простых производственных ключей HDCP в FPGA (Поддержка управления ключами HDCP = 0)
   б. Храните зашифрованные производственные ключи HDCP во внешней флэш-памяти или EEPROM (Поддержка управления ключами HDCP = 1)
4. Скомпилируйте дизайн.
5. View результаты.

4.3.1. Настройка оборудования
Первый сtagДемонстрация заключается в настройке оборудования.
Когда SUPPORT FRL = 0, выполните следующие действия, чтобы настроить оборудование для демонстрации:

1. Подключите дочернюю карту Bitec HDMI 2.0 FMC (версия 11) к комплекту разработки Arria 10 GX через порт B FMC.
2. Подключите комплект разработки Arria 10 GX к компьютеру с помощью USB-кабеля.
3. Подключите кабель HDMI от разъема HDMI RX на дочерней плате Bitec HDMI 2.0 FMC к устройству HDMI с поддержкой HDCP, например графической карте с выходом HDMI.
4. Подключите другой кабель HDMI от разъема HDMI TX на дочерней плате Bitec HDMI 2.0 FMC к устройству HDMI с поддержкой HDCP, например к телевизору с входом HDMI.

Когда SUPPORT FRL = 1, выполните следующие действия, чтобы настроить оборудование для демонстрация:

1. Подключите дочернюю плату Bitec HDMI 2.1 FMC (версия 9) к комплекту разработки Arria 10 GX через порт B FMC.
2. Подключите комплект разработки Arria 10 GX к компьютеру с помощью USB-кабеля.
3. Подключите кабели HDMI 2.1 категории 3 от разъема HDMI RX на дочерней плате Bitec HDMI 2.1 FMC к источнику HDMI 2.1 с поддержкой HDCP, например генератору Quantum Data 980 48G.
4. Подключите другой кабель HDMI 2.1 категории 3 от разъема HDMI TX на дочерней плате Bitec HDMI 2.1 FMC к приемнику HDMI 2.1 с поддержкой HDCP, например,
   Анализатор Quantum Data 980 48G.

4.3.2. Создать дизайн
После настройки оборудования необходимо сгенерировать дизайн.
Прежде чем начать, обязательно установите функцию HDCP в программном обеспечении Intel Quartus Prime Pro Edition.

1. Щелкните Инструменты ➤ Каталог IP и выберите Intel Arria 10 в качестве целевого семейства устройств.
   Примечание: Дизайн HDCP example поддерживает только устройства Intel Arria 10 и Intel Stratix® 10.
2. В каталоге IP найдите и дважды щелкните HDMI Intel FPGA IP. Появится окно Новый вариант IP.
3. Укажите имя верхнего уровня для своего индивидуального варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .qsys или .ip.
4. Нажмите «ОК». Появится редактор параметров.
5. На вкладке IP настройте нужные параметры для TX и RX.
6. Включите параметр «Поддержка HDCP 1.4» или «Поддержка HDCP 2.3», чтобы сгенерировать проект HDCP ex.ampле.
7. Включите параметр «Поддержка управления ключами HDCP», если вы хотите сохранить производственный ключ HDCP в зашифрованном формате во внешней флэш-памяти или EEPROM. В противном случае отключите параметр Support HDCP Key Management, чтобы сохранить производственный ключ HDCP в обычном формате в FPGA.
8. О дизайне ExampНа вкладке выберите Arria 10 HDMI RX-TX Retransmit.
9. Выберите «Синтез», чтобы сгенерировать проект аппаратного обеспечения ex.ampле.
10. Для создания File Формат, выберите Verilog или VHDL.
11. Для Target Development Kit выберите Arria 10 GX FPGA Development Kit. Если вы выберете комплект разработки, то целевое устройство (выбранное на шаге 4) изменится в соответствии с устройством в комплекте разработки. Для комплекта разработки Arria 10 GX FPGA устройством по умолчанию является 10AX115S2F45I1SG.
12. Нажмите «Создать пример».ample Design для создания проекта files и программное обеспечение Executable and Linking Format (ELF) программирование file.

4.3.3. Включить производственные ключи HDCP
4.3.3.1. Храните простые производственные ключи HDCP в FPGA (поддержка ключа HDCP). Управление = 0)
После создания дизайна отредактируйте память ключа HDCP. files, чтобы включить ваши производственные ключи.
Чтобы включить рабочие ключи, выполните следующие действия.

1. Найдите следующую ключевую память fileс в /rtl/hdcp/ каталог:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Откройте hdcp2x_rx_kmem.v file и найдите предопределенный факсимильный ключ R1 для открытого сертификата получателя и закрытого ключа RX и глобальной константы, как показано в примереampниже.
   Рис. 31. Массив факсимильных ключей R1 для открытого сертификата получателя
   Рис. 32. Массив факсимильных ключей R1 для секретного ключа RX и глобальной константы
   
3. Найдите заполнитель для производственных ключей и замените своими собственными производственными ключами в соответствующем массиве проводов в формате с обратным порядком байтов.
   Рис. 33. Проводной массив ключей производства HDCP (заполнитель)
   
4. Повторите шаг 3 для всех остальных ключей памяти. fileс. Когда вы закончите включение ваших производственных ключей во всю память ключей files, убедитесь, что параметр USE_FACSIMILE установлен на 0 в проекте exampле верхний уровень file (a10_hdmi2_demo.v)

4.3.3.1.1. Сопоставление ключа HDCP с ключа DCP Files
В следующих разделах описывается сопоставление производственных ключей HDCP, хранящихся в ключе DCP. files в массив проводов HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v и hdcp1x_rx_kmem.v files
Для hdcp1x_tx_kmem.v и hdcp1x_rx_kmem.v files

• Эти двое files используют один и тот же формат.
• Для определения правильного ключа HDCP1 TX DCP file для hdcp1x_tx_kmem.v убедитесь, что первые 4 байта file «0x01, 0x00, 0x00, 0x00».
• Чтобы определить правильный ключ HDCP1 RX DCP file для hdcp1x_rx_kmem.v убедитесь, что первые 4 байта file «0x02, 0x00, 0x00, 0x00».
• Ключи в ключе DCP files находятся в формате с прямым порядком байтов. Использовать в kmem files, вы должны преобразовать их в big-endian.

Рис. 34. Отображение байтов из ключа HDCP1 TX DCP file в hdcp1x_tx_kmem.v

Примечание:
Номер байта отображается в следующем формате:

• Размер ключа в байтах * номер ключа + номер байта в текущей строке + постоянное смещение + размер строки в байтах * номер строки.
• 308*n указывает, что каждый набор ключей имеет 308 байт.
• 7*y указывает, что каждая строка имеет 7 байтов.

Рисунок 35. Ключ HDCP1 TX DCP file заполнение ненужными значениями

Рисунок 36. Проводные массивы hdcp1x_tx_kmem.v
Exampфайл hdcp1x_tx_kmem.v и то, как его массивы проводов сопоставляются с бывшимampфайл ключа HDCP1 TX DCP file на рис. 35 на стр. 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Для hdcp2x_rx_kmem.v file

• Чтобы определить правильный ключ HDCP2 RX DCP file для hdcp2x_rx_kmem.v убедитесь, что первые 4 байта file «0x00, 0x00, 0x00, 0x02».
• Ключи в ключе DCP files находятся в формате с прямым порядком байтов.

Рисунок 37. Отображение байтов из ключа HDCP2 RX DCP file в hdcp2x_rx_kmem.v
На рисунке ниже показано точное отображение байтов из ключа HDCP2 RX DCP. file в hdcp2x_rx_kmem.v.

Примечание:
Номер байта отображается в следующем формате:

• Размер ключа в байтах * номер ключа + номер байта в текущей строке + постоянное смещение + размер строки в байтах * номер строки.
• 862*n указывает, что каждый набор ключей имеет 862 байт.
• 16*y указывает, что каждая строка имеет 16 байтов. Существует исключение в cert_rx_prod, где ROW 32 имеет только 10 байтов.

Рис. 38. Ключ HDCP2 RX DCP file заполнение ненужными значениями

Рисунок 39. Проводные массивы hdcp2x_rx_kmem.v
На этом рисунке показаны массивы проводов для hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod и lc128_prod), сопоставленные с exampфайл ключа HDCP2 RX DCP file in
Рисунок 38 на странице 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Для hdcp2x_tx_kmem.v file:

• Для определения правильного ключа HDCP2 TX DCP file для hdcp2x_tx_kmem.v убедитесь, что первые 4 байта file «0x00, 0x00, 0x00, 0x01».
• Ключи в ключе DCP files находятся в формате с прямым порядком байтов.
• Кроме того, вы можете применить lc128_prod из hdcp2x_rx_kmem.v непосредственно в hdcp2x_tx_kmem.v. Ключи имеют одинаковые значения.

Рисунок 40. Массив проводов hdcp2x_tx_kmem.v
На этом рисунке показано точное отображение байтов из ключа HDCP2 TX DCP. file в hdcp2x_tx_kmem.v.

4.3.3.2. Храните зашифрованные производственные ключи HDCP во внешней флэш-памяти или EEPROM (поддержка управления ключами HDCP = 1)
Рисунок 41. Высокий уровень вышеview управления ключами HDCP

Когда параметр «Поддержка управления ключами HDCP» включен, вы сохраняете контроль над шифрованием производственного ключа HDCP с помощью программной утилиты шифрования ключей (KEYENC) и дизайна программирования ключей, которые предоставляет Intel. Вы должны предоставить рабочие ключи HDCP и 128-битный ключ защиты HDCP. Ключ защиты HDCP
шифрует производственный ключ HDCP и сохраняет ключ во внешней флэш-памяти (например,ample, EEPROM) на дочерней плате HDMI.
Включите параметр Support HDCP Key Management, и функция расшифровки ключей (KEYDEC) станет доступной в IP-ядрах HDCP. Та же защита HDCP
key следует использовать в KEYDEC для извлечения производственных ключей HDCP во время выполнения для механизмов обработки. KEYENC и KEYDEC поддерживают Atmel AT24CS32 32-Кбит последовательный EEPROM, Atmel AT24C16A 16-Кбит последовательный EEPROM и совместимые устройства I2C EEPROM с размером ПЗУ не менее 16-Кбит.

Примечание:

1. Для дочерней платы HDMI 2.0 FMC версии 11 убедитесь, что EEPROM на дочерней плате — Atmel AT24CS32. На дочерней плате Bitec HDMI 2.0 FMC версии 11 используются EEPROM двух разных размеров.
2. Если вы ранее использовали KEYENC для шифрования рабочих ключей HDCP и включили поддержку управления ключами HDCP в версии 21.2 или более ранней, вам необходимо повторно зашифровать рабочие ключи HDCP с помощью программной утилиты KEYENC и восстановить IP-адреса HDCP из версии 21.3.
   и далее.

4.3.3.2.1. Интел КЕЙЕНК
KEYENC — это программная утилита командной строки, которую Intel использует для шифрования производственных ключей HDCP с помощью предоставленного вами 128-битного ключа защиты HDCP. KEYENC выводит зашифрованные производственные ключи HDCP в шестнадцатеричном формате, в двоичном формате или в заголовке. file формат. KEYENC также генерирует mif file содержащий предоставленный вами 128-битный ключ защиты HDCP. КЕЙДЕК
требуется миф file.

Системные требования:

1. 86-битная машина x64 с ОС Windows 10
2. Распространяемый пакет Visual C++ для Visual Studio 2019 (x64)

Примечание:
Вы должны установить Microsoft Visual C++ для VS 2019. Проверить, установлен ли распространяемый компонент Visual C++, можно из Windows ➤ Панель управления ➤ Программы и компоненты. Если установлен Microsoft Visual C++, вы можете увидеть Visual C++ xxxx
Распространяемый (x64). В противном случае вы можете скачать и установить Visual C++
Распространяемый от Microsoft webсайт. Ссылку на скачивание см. в соответствующей информации.

Табл. 55. Параметры командной строки KEYENC

Параметры командной строки	Аргумент/описание
-k	<Ключ защиты HDCP file> Текст file содержащий только 128-битный ключ защиты HDCP в шестнадцатеричном формате. Бывшийample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<Ключи производства HDCP 1.4 TX file> Производственные ключи передатчика HDCP 1.4 file из DCP (.bin file)
-hdcp1rx	<Ключи производства HDCP 1.4 RX file> Производственные ключи ресивера HDCP 1.4 file из DCP (.bin file)
-hdcp2tx	<Ключи производства HDCP 2.3 TX file> Производственные ключи передатчика HDCP 2.3 file из DCP (.bin file)
-hdcp2rx	<Ключи производства HDCP 2.3 RX file> Производственные ключи ресивера HDCP 2.3 file из DCP (.bin file)
-hdcp1txkeys	Укажите диапазон ключей для выбранного ввода (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys нм, где n = начало клавиши (1 или >1) m = конец клавиши (n или >n) Exampль: Выберите от 1 до 1000 ключей для каждого HDCP 1.4 TX, HDCP 1.4 RX и HCDP. 2.3 Производственные ключи RX file. «-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000»
-hdcp1rxkeys
-hdcp2rxkeys
продолжение…

Параметры командной строки	Аргумент/описание
	Примечание: 1. Если вы не используете производственные ключи HDCP file, вам не потребуется диапазон ключей HDCP. Если вы не используете аргумент в командной строке, диапазон ключей по умолчанию равен 0. 2. Вы также можете выбрать другой индекс ключей для производственных ключей HDCP. file. Однако количество ключей должно соответствовать выбранным параметрам. Example: Выберите другие 100 ключей Выберите первые 100 ключей из производственных ключей HDCP 1.4 TX. file «-hdcp1txkeys 1-100» Выберите ключи от 300 до 400 для производственных ключей HDCP 1.4 RX. file «-hdcp1rxkeys 300-400» Выберите ключи от 600 до 700 для производственных ключей HDCP 2.3 RX. file «-hdcp2rxkeys 600-700»
-o	Выход file формат . По умолчанию шестнадцатеричный file. Генерировать зашифрованные производственные ключи HDCP в двоичном формате file формат: -o bin Генерировать зашифрованные рабочие ключи HDCP в шестнадцатеричном формате file формат: -o hex Генерировать зашифрованные рабочие ключи HDCP в заголовке file формат: -ой
–проверочные ключи	Вывести количество ключей, доступных на входе fileс. Бывшийampль:
	keyenc.exe -hdcp1tx file> -hdcp1rx <Ключи производства HDCP 1.4 RX file> -hdcp2tx file> -hdcp2rx file> --check-ключи
	Примечание: используйте параметр –check-keys в конце командной строки, как указано в приведенном выше примереampле.
-версия	Распечатать номер версии KEYENC

Вы можете выборочно выбрать рабочие ключи HDCP 1.4 и/или HDCP 2.3 для шифрования. Для бывшегоample, чтобы использовать только рабочие ключи HDCP 2.3 RX для шифрования, используйте только -hdcp2rx
<Ключи производства HDCP 2.3 RX file> -hdcp2rxkeys в параметрах командной строки.
Табл. 56. Общие рекомендации по сообщениям об ошибках KEYENC

Сообщение об ошибке	Руководство
ОШИБКА: ключ защиты HDCP file отсутствующий	Отсутствует параметр командной строки -k file>
ОШИБКА: ключ должен состоять из 32 шестнадцатеричных цифр (например, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Ключ защиты HDCP file должен содержать только ключ защиты HDCP в 32 шестнадцатеричных цифрах.
ОШИБКА: укажите диапазон ключей	Диапазон ключей не указан для заданных входных производственных ключей HDCP. file.
ОШИБКА: неверный диапазон ключей	Диапазон ключей, указанный для -hdcp1txkeys или -hdcp1rxkeys или -hdcp2rxkeys, неверен.
ОШИБКА: невозможно создатьFileимя>	Проверьте разрешение папки от запуска keyenc.exe.
ОШИБКА: ввод -hdcp1txkeys недействителен	Недопустимый формат диапазона входных ключей для производственных ключей HDCP 1.4 TX. Правильный формат: «-hdcp1txkeys nm», где n >= 1, m >= n
ОШИБКА: ввод -hdcp1rxkeys недействителен	Недопустимый формат диапазона входных ключей для производственных ключей HDCP 1.4 RX. Правильный формат: «-hdcp1rxkeys nm», где n >= 1, m >= n
ОШИБКА: ввод -hdcp2rxkeys недействителен	Недопустимый формат диапазона входных ключей для производственных ключей HDCP 2.3 RX. Правильный формат: «-hdcp2rxkeys nm», где n >= 1, m >= n
продолжение…

Сообщение об ошибке	Руководство
ОШИБКА: неверный file <fileимя>	Недопустимые рабочие ключи HDCP file.
ОШИБКА: file тип отсутствует для опции -o	Отсутствует параметр командной строки для –o .
ОШИБКА: неверно fileимя -fileимя>	<fileимя> недействительно, используйте допустимое fileимя без спецсимволов.

Зашифровать один ключ для одной EEPROM
Запустите следующую командную строку из командной строки Windows, чтобы зашифровать один ключ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX и HDCP 2.3 RX с выводом file формат заголовка file для одной EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Зашифровать N ключей для N EEPROM
Запустите следующую командную строку из командной строки Windows, чтобы зашифровать N ключей (начиная с ключа 1) HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX и HDCP 2.3 RX с выводом file шестнадцатеричный формат file для N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o шестнадцатеричный, где N >= 1 и должно соответствовать всем параметрам.

Сопутствующая информация
Microsoft Visual C++ для Visual Studio 2019
Предоставляет распространяемый пакет Microsoft Visual C++ x86 (vc_redist.x86.exe) для загрузки. Если ссылка изменится, корпорация Intel рекомендует выполнить поиск «Распространяемый компонент Visual C++» в поисковой системе Microsoft.

4.3.3.2.2. Ключевой программист
Чтобы запрограммировать зашифрованные производственные ключи HDCP в EEPROM, выполните следующие действия:

1. Скопируйте ключевой дизайн программиста files по следующему пути к вашему рабочему каталогу: /hdcp2x/hw_demo/key_programmer/
2. Скопируйте заголовок программного обеспечения file (hdcp_key .h), сгенерированный программной утилитой KEYENC (раздел «Шифрование одного ключа для одного EEPROM» на стр. 113), в каталог software/key_programmer_src/ и переименуйте его в hdcp_key.h.
3. Запустите ./runall.tcl. Этот скрипт выполняет следующие команды:
   • Создать каталог IP files
   • Создание системы Platform Designer
   • Создать проект Intel Quartus Prime.
   • Создайте рабочую область программного обеспечения и соберите программное обеспечение.
   • Выполнить полную компиляцию
4. Загрузите программный объект File (.sof) в FPGA для программирования зашифрованных производственных ключей HDCP в EEPROM.

Создайте проект Stratix 10 HDMI RX-TX Retransmit exampФайл с включенными параметрами «Поддержка HDCP 2.3» и «Поддержка HDCP 1.4», затем выполните следующий шаг, чтобы включить ключ защиты HDCP.

• Скопируйте миф file (hdcp_kmem.mif), сгенерированный программной утилитой KEYENC (раздел «Шифрование одного ключа для одного EEPROM» на стр. 113), в /quartus/hdcp/ каталог.

4.3.4. Скомпилируйте дизайн
После того, как вы включили свои собственные простые рабочие ключи HDCP в FPGA или запрограммировали зашифрованные рабочие ключи HDCP в EEPROM, вы можете скомпилировать проект.

1. Запустите программное обеспечение Intel Quartus Prime Pro Edition и откройте /quartus/a10_hdmi2_demo.qpf.
2. Щелкните «Обработка» ➤ «Начать компиляцию».

4.3.5. View результаты
По окончании демонстрации вы сможете view результаты на внешнем приемнике HDMI с поддержкой HDCPenabled.
К view результаты демонстрации, выполните следующие действия:

1. Включите плату Intel FPGA.
2. Измените каталог на /квартус/.
3. Введите следующую команду в командной оболочке Nios II, чтобы загрузить программный объект. File (.sof) в ПЛИС. nios2-configure-sof output_fileс/ .sof
4. Включите внешний источник и приемник HDMI с поддержкой HDCP (если вы этого не сделали). Внешний приемник HDMI отображает вывод внешнего источника HDMI.

4.3.5.1. Кнопки и функции светодиодов
Используйте кнопки и светодиоды на доске для управления демонстрацией.

Таблица 57. Кнопки и светодиодные индикаторы (SUPPORT FRL = 0)

Кнопка/светодиод	Функции
cpu_resetn	Нажмите один раз, чтобы выполнить сброс системы.
user_pb[0]	Нажмите один раз, чтобы переключить сигнал HPD на стандартный источник HDMI.
user_pb[1]	• Нажмите и удерживайте, чтобы дать указание ядру TX отправить закодированный сигнал DVI. • Отпустите, чтобы отправить закодированный сигнал HDMI. • Убедитесь, что входящее видео находится в цветовом пространстве RGB 8 бит на канал.
user_pb[2]	• Нажмите и удерживайте, чтобы дать указание ядру TX прекратить отправку InfoFrames из сигналов боковой полосы. • Отпустите, чтобы возобновить отправку информационных кадров из сигналов боковой полосы.
user_led[0]	Состояние блокировки RX HDMI PLL. • 0: разблокировано • 1: заблокировано
user_led[1]	Состояние блокировки ядра RX HDMI • 0: хотя бы 1 канал разблокирован. • 1: Все 3 канала заблокированы.
user_led[2]	Статус расшифровки IP RX HDCP1x. • 0: Неактивно • 1: активен
user_led[3]	Статус расшифровки IP RX HDCP2x. • 0: Неактивно • 1: активен
user_led[4]	Состояние блокировки TX HDMI PLL. • 0: разблокировано • 1: заблокировано
user_led[5]	Статус блокировки PLL приемопередатчика TX. • 0: разблокировано • 1: заблокировано
user_led[6]	TX Статус IP-шифрования HDCP1x. • 0: Неактивно • 1: активен
user_led[7]	TX Статус IP-шифрования HDCP2x. • 0: Неактивно • 1: активен

Таблица 58. Кнопки и светодиодные индикаторы (SUPPORT FRL = 1)

Кнопка/светодиод	Функции
cpu_resetn	Нажмите один раз, чтобы выполнить сброс системы.
user_dipsw	Определяемый пользователем DIP-переключатель для переключения режима сквозной передачи. • ВЫКЛ (положение по умолчанию) = сквозной HDMI RX на FPGA получает EDID от внешнего приемника и представляет его внешнему источнику, к которому он подключен. • ON = Вы можете управлять максимальной скоростью RX FRL с терминала Nios II. Команда изменяет RX EDID, манипулируя максимальным значением скорости FRL. См. Запуск проекта с различными значениями FRL на стр. 33 для получения дополнительной информации о настройке различных ставок FRL.
продолжение…

Кнопка/светодиод	Функции
user_pb[0]	Нажмите один раз, чтобы переключить сигнал HPD на стандартный источник HDMI.
user_pb[1]	Сдержанный.
user_pb[2]	Нажмите один раз, чтобы прочитать регистры SCDC из приемника, подключенного к TX дочерней карты Bitec HDMI 2.1 FMC. Примечание: Чтобы включить чтение, вы должны установить DEBUG_MODE в 1 в программном обеспечении.
user_led_g[0]	Статус блокировки часов RX FRL PLL. • 0: разблокировано • 1: заблокировано
user_led_g[1]	Состояние блокировки видео RX HDMI. • 0: разблокировано • 1: заблокировано
user_led_g[2]	Статус расшифровки IP RX HDCP1x. • 0: Неактивно • 1: активен
user_led_g[3]	Статус расшифровки IP RX HDCP2x. • 0: Неактивно • 1: активен
user_led_g[4]	TX FRL Clock Статус блокировки PLL. • 0: разблокировано • 1: заблокировано
user_led_g[5]	TX Состояние блокировки видео HDMI. • 0 = разблокировано • 1 = заблокировано
user_led_g[6]	TX Статус IP-шифрования HDCP1x. • 0: Неактивно • 1: активен
user_led_g[7]	TX Статус IP-шифрования HDCP2x. • 0: Неактивно • 1: активен

4.4. Защита ключа шифрования, встроенного в конструкцию FPGA
Во многих конструкциях ПЛИС реализовано шифрование, и часто возникает необходимость встроить секретные ключи в битовый поток ПЛИС. В более новых семействах устройств, таких как Intel Stratix 10 и Intel Agilex, имеется блок Secure Device Manager, который может безопасно выделять и управлять этими секретными ключами. Там, где эти функции отсутствуют, вы можете защитить содержимое битового потока FPGA, включая любые встроенные секретные ключи пользователя, с помощью шифрования.
Пользовательские ключи должны храниться в безопасности в вашей среде проектирования и в идеале добавляться в дизайн с помощью автоматизированного безопасного процесса. Следующие шаги показывают, как можно реализовать такой процесс с помощью инструментов Intel Quartus Prime.

1. Разрабатывайте и оптимизируйте HDL в Intel Quartus Prime в незащищенной среде.
2. Перенесите проект в безопасную среду и внедрите автоматизированный процесс обновления секретного ключа. Встроенная память встраивает значение ключа. При обновлении ключа инициализация памяти file (.mif) может измениться, а поток ассемблера «quartus_cdb –update_mif» может изменить ключ защиты HDCP без повторной компиляции. Этот шаг выполняется очень быстро и сохраняет исходное время.
3. Затем битовый поток Intel Quartus Prime шифруется с помощью ключа FPGA перед передачей зашифрованного битового потока обратно в незащищенную среду для окончательного тестирования и развертывания.

Рекомендуется отключить любой доступ для отладки, который может восстановить секретный ключ из ПЛИС. Вы можете полностью отключить возможности отладки, отключив JTAG порт или выборочно отключить и повторноview что никакие функции отладки, такие как редактор системной памяти или Signal Tap, не могут восстановить ключ. Обратитесь к AN 556: Использование функций безопасности проектирования в Intel FPGA для получения дополнительной информации об использовании функций безопасности FPGA, включая конкретные шаги по шифрованию потока битов FPGA и настройке параметров безопасности, таких как отключение JTAG доступ.

Примечание:
Вы можете рассмотреть дополнительный шаг обфускации или шифрования другим ключом секретного ключа в хранилище MIF.
Сопутствующая информация
AN 556: Использование функций безопасности проектирования в Intel FPGA

4.5. Вопросы безопасности
При использовании функции HDCP помните о следующих соображениях безопасности.

• При проектировании системы репитера необходимо блокировать попадание полученного видео на TX IP при следующих условиях:
  — Если полученное видео зашифровано с помощью HDCP (т. е. статус шифрования hdcp1_enabled или hdcp2_enabled с IP-адреса RX подтвержден), а переданное видео не зашифровано с помощью HDCP (т. е. статус шифрования hdcp1_enabled или hdcp2_enabled с IP-адреса TX не подтвержден).
  — Если полученное видео имеет тип HDCP TYPE 1 (т. е. установлено значение streamid_type из IP-адреса RX), а передаваемое видео зашифровано по стандарту HDCP 1.4 (т. е. установлено состояние шифрования hdcp1_enabled из IP-адреса TX).
• Вы должны поддерживать конфиденциальность и целостность своих производственных ключей HDCP и любых пользовательских ключей шифрования.
• Корпорация Intel настоятельно рекомендует разрабатывать любые проекты Intel Quartus Prime и исходные коды. file, которые содержат ключи шифрования в безопасной вычислительной среде для защиты ключей.
• Корпорация Intel настоятельно рекомендует использовать функции безопасности проекта в ПЛИС для защиты проекта, включая любые встроенные ключи шифрования, от несанкционированного копирования, обратного проектирования и т. д.ampэринг.

Сопутствующая информация
AN 556: Использование функций безопасности проектирования в Intel FPGA

4.6. Рекомендации по отладке
В этом разделе описываются полезный сигнал состояния HDCP и программные параметры, которые можно использовать для отладки. Он также содержит часто задаваемые вопросы (FAQ) о выполнении проекта exampле.

4.6.1. Сигналы состояния HDCP
Существует несколько сигналов, полезных для определения рабочего состояния IP-ядер HDCP. Эти сигналы доступны вample верхнего уровня и привязаны к бортовым светодиодам:

Имя сигнала	Функция
hdcp1_enabled_rx	Статус дешифрования IP RX HDCP1x 0: Неактивно 1: Активный
hdcp2_enabled_rx	Статус дешифрования IP RX HDCP2x 0: Неактивно 1: Активный
hdcp1_enabled_tx	TX HDCP1x Статус IP-шифрования 0: Неактивно 1: Активный
hdcp2_enabled_tx	TX HDCP2x Статус IP-шифрования 0: Неактивно 1: Активный

См. Таблицу 57 на стр. 115 и Таблицу 58 на стр. 115, где указано их соответствующее расположение светодиодов.
Активное состояние этих сигналов указывает на то, что IP-адрес HDCP аутентифицирован и принимает/отправляет зашифрованный видеопоток. Для каждого направления только HDCP1x или HDCP2x
сигналы состояния шифрования/дешифрования активны. Для бывшегоample, если hdcp1_enabled_rx или hdcp2_enabled_rx активен, HDCP на стороне RX включен и расшифровывает зашифрованный видеопоток из внешнего источника видео.

4.6.2. Изменение параметров программного обеспечения HDCP
Чтобы облегчить процесс отладки HDCP, вы можете изменить параметры в файле hdcp.c.
В таблице ниже представлен список настраиваемых параметров и их функций.

Параметр	Функция
SUPPORT_HDCP1X	Включить HDCP 1.4 на стороне TX
SUPPORT_HDCP2X	Включить HDCP 2.3 на стороне TX
DEBUG_MODE_HDCP	Включить отладочные сообщения для TX HDCP
REPEATER_MODE	Включить режим повторителя для проекта HDCP example

Чтобы изменить параметры, измените значения на нужные значения в hdcp.c. Перед началом компиляции внесите следующие изменения в build_sw_hdcp.sh:

1. Найдите следующую строку и закомментируйте ее, чтобы предотвратить изменение программного обеспечения. file заменяется оригиналом files из пути установки программного обеспечения Intel Quartus Prime.
   
2.  Запустите «./build_sw_hdcp.sh», чтобы скомпилировать обновленное программное обеспечение.
3. Сгенерированный .elf file могут быть включены в конструкцию двумя способами:
   а. Запустите «nios2-download -g file имя>». Сбросьте систему после завершения процесса загрузки, чтобы обеспечить правильную работу.
   б. Запустите «quartus_cdb --update_mif», чтобы обновить инициализацию памяти. fileс. Запустите ассемблер для создания нового .sof file который включает в себя обновленное программное обеспечение.

4.6.3 Часто задаваемые вопросы (FAQ)
Табл. 59. Признаки неисправности и рекомендации

Число	Симптом отказа	Руководство
1.	RX получает зашифрованное видео, но TX отправляет статическое видео синего или черного цвета.	Это происходит из-за неудачной аутентификации TX с внешним приемником. Ретранслятор с поддержкой HDCP не должен передавать видео в незашифрованном формате, если входящее видео из восходящего потока зашифровано. Для этого статическое видео синего или черного цвета заменяет исходящее видео, когда сигнал статуса шифрования TX HDCP неактивен, а сигнал статуса дешифрования RX HDCP активен. Точные рекомендации см. Соображения безопасности на стр. 117. Однако такое поведение может помешать процессу отладки при включении схемы HDCP. Ниже приведен способ отключения блокировки видео в дизайне exampль: 1. Найдите следующее соединение порта на верхнем уровне конструкции exampле. Этот порт принадлежит модулю hdmi_tx_top. 2. Измените подключение порта на следующую строку:
2.	TX Сигнал состояния шифрования HDCP активен, но на нисходящем приемнике отображается изображение снега.	Это происходит из-за того, что нижестоящий приемник неправильно расшифровывает исходящее зашифрованное видео. Убедитесь, что вы предоставили глобальную константу (LC128) для TX HDCP IP. Значение должно быть значением производства и правильным.
3.	Сигнал состояния шифрования TX HDCP нестабилен или всегда неактивен.	Это происходит из-за неудачной аутентификации TX с нижестоящим приемником. Для облегчения процесса отладки можно включить DEBUG_MODE_HDCP параметр в hdcp.c. Ссылаться на Изменение параметров программного обеспечения HDCP на странице 118 руководства. Следующие 3a-3c могут быть возможными причинами неудачной аутентификации TX.
3а.	Журнал отладки программного обеспечения продолжает печатать это сообщение «HDCP 1.4 не поддерживается нисходящим потоком (Rx)».	Сообщение указывает, что нижестоящий приемник не поддерживает как HDCP 2.3, так и HDCP 1.4. Убедитесь, что нижестоящий приемник поддерживает HDCP 2.3 или HDCP 1.4.
3б.	Аутентификация TX завершается ошибкой на полпути.	Это связано с тем, что любая часть аутентификации TX, такая как проверка подписи, проверка местоположения и т. д., может завершиться ошибкой. Убедитесь, что нижестоящий приемник использует производственный ключ, а не факсимильный ключ.
3с.	Журнал отладки программного обеспечения продолжает печатать «Повторная аутентификация».	Это сообщение указывает, что нижестоящий приемник запросил повторную аутентификацию, поскольку полученное видео не было правильно расшифровано. Убедитесь, что вы предоставили глобальную константу (LC128) для TX HDCP IP. Значение должно быть значением производства, и значение должно быть правильным.
продолжение…

Число	Симптом отказа	Руководство
	требуется» после завершения аутентификации HDCP.
4.	RX Сигнал состояния расшифровки HDCP неактивен, хотя восходящий источник включил HDCP.	Это указывает на то, что RX HDCP IP не достиг состояния аутентификации. По умолчанию REPEATER_MODE параметр включен в проекте exampле. Если REPEATER_MODE включен, убедитесь, что IP-адрес TX HDCP аутентифицирован. Когда REPEATER_MODE параметр включен, RX HDCP IP пытается аутентифицироваться как повторитель, если TX подключен к приемнику с поддержкой HDCP. Аутентификация останавливается на полпути, ожидая, пока IP-адрес TX HDCP завершит аутентификацию с нисходящим приемником и передаст RECEIVERID_LIST IP-адресу RX HDCP. Время ожидания, определенное в спецификации HDCP, составляет 2 секунды. Если TX HDCP IP не может завершить аутентификацию в течение этого периода, восходящий источник рассматривает аутентификацию как неудачную и инициирует повторную аутентификацию, как указано в спецификации HDCP.
		Примечание: • Ссылаться на Изменение параметров программного обеспечения HDCP на стр. 118 для метода отключения REPEATER_MODE параметр для целей отладки. После отключения REPEATER_MODE параметр, RX HDCP IP всегда пытается аутентифицироваться как приемник конечной точки. IP-адрес TX HDCP не блокирует процесс аутентификации.
		• Если REPEATER_MODE параметр не включен, убедитесь, что ключ HDCP, предоставленный HDCP IP, является производственным значением и значением является правильным.
5.	Сигнал статуса расшифровки RX HDCP нестабилен.	Это означает, что IP-адрес RX HDCP запросил повторную аутентификацию сразу после достижения состояния аутентификации. Вероятно, это связано с тем, что входящее зашифрованное видео не расшифровывается должным образом с помощью IP-адреса RX HDCP. Убедитесь, что глобальная константа (LC128), предоставленная IP-ядру RX HDCP, является производственным значением и является правильным.

HDMI Intel Arria 10 FPGA IP Design Example Архив руководства пользователя

Для получения последней и предыдущей версий этого руководства пользователя см. HDMI Intel® Arria 10 FPGA IP Design Exampл Руководство пользователя. Если версия IP или программного обеспечения не указана, применяется руководство пользователя для предыдущей версии IP или программного обеспечения.
Версии IP совпадают с версиями программного обеспечения Intel Quartus Prime Design Suite до версии 19.1. Из программного обеспечения Intel Quartus Prime Design Suite версии 19.2 или более поздней, IP
ядра имеют новую схему управления версиями IP.

История изменений для HDMI Intel Arria 10 FPGA IP Design ExampРуководство пользователя

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
2022.12.27	22.4	19.7.1	Добавлен новый параметр для выбора версии дочерней платы HDMI в раздел «Требования к оборудованию и программному обеспечению»ample для HDMI 2.0 (режим без FRL).
2022.07.29	22.2	19.7.0	• Уведомление об удалении компонента Cygwin из версии Nios II EDS для Windows* и требование установить WSL для пользователей Windows*. • Обновлена ​​версия дочерней карты с версии 4 на версию 9, где это применимо во всем документе.
2021.11.12	21.3	19.6.1	• Обновлен подраздел «Хранить зашифрованные производственные ключи HDCP во внешней флэш-памяти или EEPROM (Поддержка управления ключами HDCP = 1)», чтобы описать новую утилиту программного обеспечения для шифрования ключей (KEYENC). • Удалены следующие фигуры: — Массив данных факсимильного ключа R1 для секретного ключа RX — Массивы данных производственных ключей HDCP (Placeholder) — Массив данных ключа защиты HDCP (предопределенный ключ) — Ключ защиты HDCP инициализирован в hdcp2x_tx_kmem.mif — Ключ защиты HDCP инициализирован в hdcp1x_rx_kmem.mif — Ключ защиты HDCP инициализирован в hdcp1x_tx_kmem.mif • Подраздел «Отображение ключа HDCP» перемещен из ключа DCP. Files из Руководства по отладке, чтобы Сохранять простые рабочие ключи HDCP в FPGA (Поддержка управления ключами HDCP = 0).
2021.09.15	21.1	19.6.0	Удалена ссылка на ncsim
2021.05.12	21.1	19.6.0	• Добавлено, когда SUPPORT FRL = 1 или SUPPORT HDCP KEY MANAGEMENT = 1, к описанию Рис. 29 HDCP Over HDMI Design ExampБлок-схема. • Добавлены шаги в память ключа HDCP files в пошаговом руководстве по дизайну. • Добавлено При SUPPORT FRL = 0 в раздел Настройка аппаратного обеспечения. • Добавлен шаг для включения параметра Support HDCP Key Management в Generate the Design. • Добавлен новый подраздел Хранить зашифрованные производственные ключи HDCP во внешней флэш-памяти или EEPROM (Поддержка управления ключами HDCP = 1).
продолжение…

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
			• Настольные кнопки и светодиодные индикаторы переименованы в кнопки и светодиодные индикаторы (SUPPORT FRL = 0). • Добавлены кнопки управления столом и светодиодные индикаторы (SUPPORT FRL = 1). • Добавлена ​​новая глава «Защита ключа шифрования, встроенного в ПЛИС». • Добавлена ​​новая глава «Рекомендации по отладке» и подразделы «Сигналы состояния HDCP», «Изменение параметров программного обеспечения HDCP» и «Часто задаваемые вопросы».
2021.04.01	21.1	19.6.0	• Обновлены компоненты фигуры, необходимые для дизайна только для RX или только для TX. • Обновлен RTL, сгенерированный таблицей. Files. • Обновлен рисунок Верхние компоненты HDMI RX. • Удален раздел «Процесс обучения верхнего звена HDMI RX». • Обновлены шаги в разделе «Выполнение проекта при разных скоростях FRL». • Обновленный рисунок HDMI 2.1 Design Exampле Схема синхронизации. • Обновлены сигналы схемы синхронизации таблицы. • Обновлен блок-схема рисунка HDMI RX-TX, чтобы добавить соединение от арбитра приемопередатчика к вершине TX.
2020.09.28	20.3	19.5.0	• Удалено примечание о том, что дизайн HDMI 2.1 example в режиме FRL поддерживает только устройства класса скорости –1 в HDMI Intel FPGA IP Design Example Краткое руководство для устройств Intel Arria 10 и HDMI 2.1 Design Example (Поддержка FRL = 1) разделов. Конструкция поддерживает все классы скорости. • Удалена информация ls_clk из всех дизайнов HDMI 2.1 ex.ampсоответствующие разделы. Домен ls_clk больше не используется в дизайне ex.ampле. • Обновлены блок-схемы для дизайна HDMI 2.1 exampле в режиме FRL в HDMI 2.1 Design Example (поддержка FRL = 1), разделы «Создание только RX-Only или TX-Designs Design Components» и «Clocking Scheme». • Обновлены каталоги и сгенерированы files в разделах «Структура каталогов». • Удалены ненужные сигналы, а также добавлено или отредактировано описание следующего дизайна HDMI 2.1 exampФайловые сигналы в разделе Интерфейсные сигналы: — sys_init — txpll_frl_locked — tx_os — сигналы txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • В раздел Design RTL Parameters добавлены следующие параметры: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — ИСПОЛЬЗОВАТЬ FPLL — ПОЛЯРНОСТЬ_ИНВЕРСИЯ
продолжение…

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
			• Обновлены блок-схемы для дизайна HDMI 2.0 exampфайл для программного обеспечения Intel Quartus Prime Pro Edition в HDMI 2.0 Design Example (поддержка FRL = 0), разделы «Создание дизайнов только для RX или только для TX», «Компоненты дизайна» и «Схема тактирования». • Обновлены имена часов и сигнала сброса в разделе «Динамический диапазон и мастеринг (HDR) InfoFrame Inserting and Filtering». • Удалены ненужные сигналы, а также добавлено или отредактировано описание следующего дизайна HDMI 2.0 exampФайловые сигналы в разделе Интерфейсные сигналы: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — сигналы nios_tx_i2c* — сигналы hdmi_ti_i2c* — сигналы tx_i2c_avalon* — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — сигналы i2c_master* — сигналы nios_tx_i2c* — Measure_valid_pio_external_connectio n_export — сигналы oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — сигналы rx_pma_rcfg_mgmt* • Добавлено примечание о том, что стенд моделирования не поддерживается для проектов с Включить I2C параметр включен и обновлено сообщение о моделировании в разделе Simulation Testbench. • Обновлен раздел «Обновление вашего дизайна».
2020.04.13	20.1	19.4.0	• Добавлено примечание о том, что дизайн HDMI 2.1 example в режиме FRL поддерживает только устройства класса скорости –1 в HDMI Intel FPGA IP Design Example Краткое руководство для устройств Intel Arria 10 и подробное описание HDMI 2.1 Design Example (Поддержка FRL = 1) разделов. • HDCP перенесен на HDMI Design ExampФайл для раздела «Устройства Intel Arria 10» из руководства пользователя HDMI Intel FPGA IP. • Отредактирован раздел «Симуляция дизайна», чтобы включить аудиофайлы.ampгенератор файла, генератор данных боковой полосы и генератор вспомогательных данных и обновили сообщение об успешном моделировании. • Убрано примечание о том, что указанная симуляция доступна только для Поддержка ФРЛ примечание об отключенных конструкциях. Моделирование теперь доступно для Поддержка ФРЛ включены дизайны, а также. • Обновлено описание функции в подробном описании HDMI 2.1 Design Ex.ample (Поддержка FRL включена).
продолжение…

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
			• Отредактирована блок-схема в разделах «Блок-схема проекта HDMI 2.1 RX-TX», «Компоненты проекта» и «Создание проектов только для RX или только для TX» для проекта HDMI 2.1 ex.ampле. Добавлены новые компоненты и удалены компоненты, которые больше не применимы. • Отредактирована инструкция сценария main.c в разделе «Создание проектов только для RX или только для TX». • Обновлены разделы «Структура каталогов» для добавления новых папок и files как для HDMI 2.0, так и для HDMI 2.1 дизайн эксampлес. • Обновлен раздел «Требования к оборудованию и программному обеспечению» для проекта HDMI 2.1 ex.ampле. • Обновлена ​​блок-схема и описания сигналов в разделе «Вставка и фильтрация InfoFrame Dynamic Range and Mastering (HDR)» для дизайна HDMI 2.1 ex.ampле. • Добавлен новый раздел «Запуск проекта с разными скоростями FRL» для проекта HDMI 2.1 ex.ampлес. • Обновлена ​​блок-схема и описания сигналов в разделе «Схема синхронизации» для дизайна HDMI 2.1 ex.ampле. • Добавлено описание пользовательского DIP-переключателя в разделе «Настройка оборудования» для дизайна HDMI 2.1 ex.ampле. • Обновлен раздел «Ограничения дизайна» для дизайна HDMI 2.1 ex.ampле. • Обновлен раздел «Обновление вашего дизайна». • Обновлены разделы Simulation Testbench для HDMI 2.0 и HDMI 2.1.ampлес.
2020.01.16	19.4	19.3.0	• Обновлен HDMI Intel FPGA IP Design Ex.ampРаздел «Краткое руководство для устройств Intel Arria 10» с информацией о недавно добавленном дизайне HDMI 2.1 exampле с режимом FRL. • Добавлена ​​новая глава «Подробное описание HDMI 2.1 Design Ex».ample (Поддержка FRL включена), который содержит всю необходимую информацию о недавно добавленном дизайне exampле. • Переименован в HDMI Intel FPGA IP Design Ex.ample Подробное описание для подробного описания HDMI 2.0 Design Example для большей ясности.
2019.10.31	18.1	18.1	• Добавлено сгенерированное files в папке tx_control_src: ti_i2c.c и ti_i2c.h. • Добавлена ​​поддержка дочерней платы FMC версии 11 в разделах «Требования к оборудованию и программному обеспечению» и «Компиляция и тестирование проекта». • Удален раздел «Ограничение дизайна». Ограничение, касающееся нарушения времени максимального перекоса, было устранено в версии 18.1 HDMI Intel FPGA IP. • Добавлен новый параметр RTL, BITEC_DAUGHTER_CARD_REV, позволяющий выбрать версию дочерней карты Bitec HDMI.
продолжение…

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
			• Обновлено описание сигналов fmcb_dp_m2c_p и fmcb_dp_c2m_p, чтобы включить информацию о дочерних платах FMC версий 11, 6 и 4. • Добавлены следующие новые сигналы для дочерней платы Bitec версии 11: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — адрес oc_i2c_master_ti_avalon_anti_slave_a — oc_i2c_master_ti_avalon_anti_slave_w обряд — oc_i2c_master_ti_avalon_anti_slave_readdata — oc_i2c_master_ti_avalon_anti_slave_w запись данных — oc_i2c_master_ti_avalon_anti_slave_w айзапрос • Добавлен раздел об обновлении вашего дизайна.
2017.11.06	17.1	17.1	• Ядро HDMI IP переименовано в HDMI Intel FPGA IP в соответствии с ребрендингом Intel. • Изменен термин Qsys на Platform Designer. • Добавлена ​​информация о функции вставки и фильтрации Dynamic Range и Mastering InfoFrame (HDR). • Обновлена ​​структура каталогов: — Добавлены папки скриптов и софта и files. — Обновлен общий и hdr files. — Убран аткс files. — Дифференцированный files для Intel Quartus Prime Standard Edition и Intel Quartus Prime Pro Edition. • В раздел «Создание проекта» добавлено устройство, используемое как 10AX115S2F4I1SG. • Отредактирована скорость передачи данных трансивера для 50-100 МГц тактовой частоты TMDS до 2550-5000 Мбит/с. • Обновлена ​​информация о ссылке RX-TX, которую можно отпустить, нажав кнопку user_pb[2], чтобы отключить внешнюю фильтрацию. • Обновлена ​​блок-схема программного обеспечения Nios II, которая включает элементы управления для главного устройства I2C и источника HDMI. • Добавлена ​​информация о Дизайн Example параметры графического интерфейса. • Добавлены параметры дизайна HDMI RX и TX Top. • Добавлены следующие сигналы верхнего уровня HDMI RX и TX: — mgmt_clk - перезагрузить — i2c_clk — hdmi_clk_in — Удалены эти сигналы верхнего уровня HDMI RX и TX: • версия • i2c_clk
продолжение…

Версия документа	Версия Intel Quartus Prime	IP-версия	Изменения
			• Добавлено примечание о том, что аналоговая настройка трансивера протестирована для комплекта разработки Intel Arria 10 FPGA и дочерней карты Bitec HDMI 2.0. Вы можете изменить аналоговые настройки для вашей платы. • Добавлена ​​ссылка на обходной путь, чтобы избежать джиттера каскадирования PLL или невыделенных путей синхронизации для эталонного тактового сигнала Intel Arria 10 PLL. • Добавлено примечание о том, что вы не можете использовать контакт RX трансивера в качестве CDR refclk для HDMI RX или в качестве TX PLL refclk для HDMI TX. • Добавлено примечание о том, как добавить ограничение set_max_skew для проектов, использующих связывание TX PMA и PCS.
2017.05.08	17.0	17.0	• Переименован в Intel. • Измененный номер детали. • Обновлена ​​структура каталогов: — Добавлен hdr files. — Изменен qsys_vip_passthrough.qsys на nios.qsys. - Добавлен fileпредназначен для Intel Quartus Prime Pro Edition. • Обновлена ​​информация о том, что блок RX-TX Link также выполняет внешнюю фильтрацию информационного кадра с расширенным динамическим диапазоном (HDR) из вспомогательных данных HDMI RX и вставляет example HDR Infoframe для вспомогательных данных HDMI TX через мультиплексор Avalon ST. • Добавлено примечание к описанию трансивера Native PHY, что для удовлетворения требования межканального перекоса HDMI TX вам необходимо установить параметр режима объединения каналов TX в редакторе параметров Arria 10 Transceiver Native PHY на Склеивание PMA и PCS. • Обновлено описание ОС и измерительных сигналов. • Изменены оверыampкоэффициент для различной скорости передачи данных приемопередатчика в каждом диапазоне тактовых частот TMDS для поддержки схемы прямого тактирования TX FPLL. • Изменена каскадная схема синхронизации TX IOPLL на TX FPLL на прямую схему TX FPLL. • Добавлены сигналы реконфигурации TX PMA. • Отредактированы оверы USER_LED[7].ampстатус линга. 1 указывает на оверыampled (скорость передачи данных < 1,000 Мбит/с на устройстве Arria 10). • Обновленный дизайн HDMI Example Таблица поддерживаемых симуляторов. VHDL не поддерживается для NCsim. • Добавлена ​​ссылка на заархивированную версию Arria 10 HDMI IP Core Design Ex.ampл Руководство пользователя.
2016.10.31	16.1	16.1	Первоначальный выпуск.

Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.

Онлайн версия
Отправить отзыв
ИД: 683156
Версия: 2022.12.27

Документы/Ресурсы

Intel HDMI Arria 10 FPGA IP Design Example [pdf] Руководство пользователя HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Exampле, дизайн Example

Ссылки

• Руководство пользователя