HDMI Arria 10 FPGA IP Design Example
KasutusjuhendHDMI Intel® Arria 10 FPGA IP
Disain ntample Kasutusjuhend
Värskendatud Intel®Quartus® jaoks
Prime Design Suite: 22.4
IP-versioon: 19.7.1

HDMI Intel® FPGA IP Design Example Kiirjuhend Intel® Arria® 10 seadmete jaoks

HDMI Intel® 10 seadmetel on simuleeriv katsestend ja riistvarakujundus, mis toetab kompileerimist ja riistvara testimist.
FPGA IP disain ntample Intel Arria® jaoks
HDMI Intel FPGA IP pakub järgmist disaini, ntampvähem:

• HDMI 2.1 RX-TX taasedastamise disain koos fikseeritud kiirusega lingi (FRL) režiimiga
• HDMI 2.0 RX-TX taasedastamise disain FRL-režiimiga on keelatud
• HDCP üle HDMI 2.0 disain

Märkus. HDCP-funktsioon ei sisaldu Intel® Quartus Prime Pro Editioni tarkvaras.
HDCP-funktsioonile juurdepääsuks võtke ühendust Inteliga aadressil https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Kui loote kujunduse ntample, loob parameetriredaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras.
Joonis 1. ArendusetapidSeotud teave
HDMI Intel FPGA IP kasutusjuhend
1.1. Disaini loomine
Kasutage kujunduse loomiseks tarkvaras Intel Quartus Prime HDMI Intel FPGA IP parameetriredaktoritampvähem. Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
Alustades Niost® II EDS Intel Quartus Prime Pro Editioni tarkvara versioonis 19.2 ja Intel Quartus Prime Standard Editioni tarkvara versioonis 19.1, Intel on eemaldanud Cygwini komponendi Nios II EDS-i Windows* versioonist, asendades selle Windowsi* alamsüsteemiga Linuxile (WSL). Kui olete Windowsi* kasutaja, peate enne disaini loomist installima WSL-iample.
Joonis 2. Kujundusvoo genereerimine

1. Looge Intel Arria 10 seadmeperekonnale suunatud projekt ja valige soovitud seade.
2. Otsige üles ja topeltklõpsake IP-kataloogis Liidese protokollid ➤ Heli ja video ➤ HDMI Intel FPGA IP. Ilmub aken New IP Variant või New IP Variation.
3. Määrake oma kohandatud IP-variatsioonile tipptaseme nimi. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip või .qsys.
4. Klõpsake nuppu OK. Ilmub parameetriredaktor.
5. Seadistage vahekaardil IP soovitud parameetrid nii TX kui ka RX jaoks.
6. HDMI 2.1 kujunduse genereerimiseks lülitage sisse parameeter Support FRLample FRL-režiimis. HDMI 2.0 disaini loomiseks lülitage see väljaample ilma FRL-ita.
7. Disaini kohta Exampvahekaardil valige Arria 10 HDMI RX-TX Retransmit.
8. Valige katsestendi loomiseks Simulatsioon ja riistvarakujunduse genereerimiseks valige Sünteesample.Disaini loomiseks peate valima vähemalt ühe neist valikutest, ntample files. Kui valite mõlemad, on genereerimisaeg pikem.
9. Loomiseks File Vorming, valige Verilog või VHDL.
10. Sihtarenduskomplekti jaoks valige Intel Arria 10 GX FPGA arenduskomplekt. Kui valite arenduskomplekti, muutub sihtseade (valitud toimingus 4) nii, et see sobiks sihtplaadil oleva seadmega. Intel Arria 10 GX FPGA arenduskomplekti puhul on vaikeseade 10AX115S2F4I1SG.
11. Klõpsake nuppu Genereeri eksample Disain.

Seotud teave
Kuidas installida Windowsi* alamsüsteemi Linuxi* jaoks (WSL) Windows* OS-i?
1.2. Disaini simuleerimine
HDMI-testpink simuleerib jada tagasilülitamist TX-eksemplarilt RX-eksemplarile. Sisemine videomustri generaator, heli sampLe generaator, külgriba andmegeneraator ja lisaandmete generaatori moodulid juhivad HDMI TX-eksemplari ja TX-eksemplari jadaväljund ühendub testpingis oleva RX-eksemplariga.
Joonis 3. Disaini simulatsioonivoog

1. Minge soovitud simulatsioonikausta.
2. Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise.
3. Analüüsige tulemusi.

Tabel 1. Simulatsiooni käivitamise sammud

Simulaator	Töökataloog	Juhised
Riviera-PRO*	/simulatsioon/aldec	Tippige käsureale
		vsim -c -do aldec.do
ModelSim*	/simulatsioon/mentor	Tippige käsureale
		vsim -c -do mentor.do
VCS*	/simulatsioon/synopsys/vcs	Tippige käsureale
		allikas vcs_sim.sh
VCS MX	/simulatsioon/synopsys/ vcsmx	Tippige käsureale
		allikas vcsmx_sim.sh
Xcelium* Paralleel	/simulatsioon/xcelium	Tippige käsureale
		allikas xcelium_sim.sh

Edukas simulatsioon lõpeb järgmise teatega:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_KANAL = 8
# Simulatsiooni läbimine
1.3. Disaini koostamine ja testimine

Riistvara näidistesti koostamiseks ja käivitamiseksampkujundamisel järgige neid samme:

1. Veenduge, et riistvara ntampdisaini genereerimine on lõppenud.
2. Käivitage tarkvara Intel Quartus Prime ja avage fail .qpf file.
   • HDMI 2.1 disain ntample, mille tugi FRL on lubatud: project directory/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 disain ntample, mille tugi FRL on keelatud: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. Klõpsake nuppu Töötlemine ➤ Alusta kompileerimist.
4. Pärast edukat koostamist ilmus .sof file genereeritakse quartus/output_files kataloog.
5. Ühendage pardal oleva FMC-pordiga B (J2):
   • HDMI 2.1 disain ntample koos toega FRL-iga: Bitec HDMI 2.1 FMC tütarkaart, versioon 9
   Märkus. Saate valida oma Biteci HDMI tütarkaardi versiooni. Disaini all Exampvahekaardil määrake HDMI Tütarkaardi versioon väärtuseks Revision 9, Revision või tütarkaardi puudumine. Vaikeväärtus on Redaktsioon 9.
   • HDMI 2.0 disain ntample, mille tugi FRL on keelatud: Bitec HDMI 2.0 FMC tütarkaardi versioon 11
6. Ühendage Bitec FMC tütarkaardi TX (P1) välise videoallikaga.
7. Ühendage Bitec FMC tütarkaardi RX (P2) välise videovalamu või videoanalüsaatoriga.
8. Veenduge, et kõik arendusplaadi lülitid oleksid vaikeasendis.
9. Seadistage valitud Intel Arria 10 seade arendusplaadil, kasutades loodud faili .sof file (Tööriistad ➤ Programmeerija ).
10. Analüsaator peaks kuvama allikast loodud video.

Seotud teave
Intel Arria 10 FPGA arenduskomplekti kasutusjuhend
1.4. HDMI Intel FPGA IP Design Example Parameetrid
Tabel 2.
HDMI Intel FPGA IP Design Example Parameetrid Intel Arria 10 seadmete jaoks Need valikud on saadaval ainult Intel Arria 10 seadmete jaoks.

Parameeter	Väärtus	Kirjeldus
Saadaval disain Example
Valige Disain	Arria 10 HDMI RX-TX taasedastus	Valige disain ntample genereerida.

Disain ntample Files
Simulatsioon	Sisse välja	Vajaliku genereerimiseks lülitage see valik sisse files simulatsiooni katsestendi jaoks.
Süntees	Sisse välja	Vajaliku genereerimiseks lülitage see valik sisse files Intel Quartus Prime'i koostamiseks ja riistvara tutvustamiseks.

Loodud HDL-vorming
Genereeri File Vorming	Verilog, VHDL	Valige loodud disaini jaoks eelistatud HDL-vorming, ntample fileseatud. Märkus. See suvand määrab ainult genereeritud tipptaseme IP vormingu files. Kõik teised files (nt ntample katsepingid ja tipptase files riistvara tutvustamiseks) on Verilog HDL-vormingus

Sihtmärgi arenduskomplekt
Valige juhatus	Arenduskomplekt puudub,	Valige sihitud kujunduse jaoks tahvel, ntample.
	Arria 10 GX FPGA arenduskomplekt, Kohandatud arenduskomplekt	• Arenduskomplekt puudub: see valik välistab disaini kõik riistvaraaspektid, ntample. IP-tuum määrab kõik viigumäärangud virtuaalseteks viigudeks. • Arria 10 GX FPGA arenduskomplekt: see suvand valib automaatselt projekti sihtseadme, et see sobiks selle arenduskomplekti seadmega. Saate sihtseadet muuta, kasutades Muuda sihtseadet parameeter, kui teie tahvli versioonil on erinev seadmevariant. IP-tuum määrab kõik viigumäärangud vastavalt arenduskomplektile.
		• Kohandatud arenduskomplekt: see valik võimaldab disaini ntampseda testitakse Inteli FPGA-ga kolmanda osapoole arenduskomplektiga. Võimalik, et peate ise määrama tihvtide määramise.

Sihtseade
Muuda sihtseadet	Sisse välja	Lülitage see valik sisse ja valige arenduskomplekti jaoks eelistatud seadmevariant.

HDMI 2.1 disain, näitample (toetus FRL = 1)

HDMI 2.1 disain ntample FRL-režiimis demonstreerib ühte HDMI-eksemplari paralleelset tagasisilmust, mis koosneb neljast RX-kanalist ja neljast TX-kanalist.
Tabel 3. HDMI 2.1 disain Näidample Intel Arria 10 seadmete jaoks

Disain ntample	Andmeedastuskiirus	Kanalirežiim	Loopback tüüp
Arria 10 HDMI RX-TX taasedastus	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Lihtne	Paralleelselt FIFO puhvriga

Omadused

• Disain loob FIFO puhvrid, et teostada HDMI 2.1 valamu ja allika vahelist otsest HDMI-videovoo läbimist.
• Disain on võimeline tööaja jooksul lülituma FRL-režiimi ja TMDS-režiimi vahel.
• Disain kasutab varajaseks silumiseks LED-olekuttage.
• Disain on varustatud HDMI RX- ja TX-juhtumitega.
• Disain demonstreerib dünaamilise ulatuse ja valdamise (HDR) InfoFrame'i sisestamist ja filtreerimist RX-TX lingimoodulis.
• Disain reguleerib FRL-i kiirust TX-ga ühendatud valamu ja RX-iga ühendatud allika vahel. Disain läbib EDID-d välisest valamust vaikekonfiguratsioonis parda-RX-i. Nios II protsessor loob lingi baasi läbirääkimisi TX-ga ühendatud valamu võimekuse alusel. Saate lülitada ka pardalülitit user_dipsw, et käsitsi juhtida TX ja RX FRL-i võimalusi.
• Disain sisaldab mitmeid silumisfunktsioone.
  RX-eksemplar võtab väliselt videogeneraatorilt vastu videoallika ja andmed läbivad seejärel tagasisilmus-FIFO, enne kui need edastatakse TX-eksemplarile. Funktsionaalsuse kontrollimiseks peate TX-tuumaga ühendama välise videoanalüsaatori, monitori või HDMI-ühendusega televiisori.

2.1. HDMI 2.1 RX-TX taasedastuse kujunduse plokkskeem
HDMI RX-TX taasedastamise disain, ntample demonstreerib paralleelset tagasisilmust HDMI 2.1 simplekskanali režiimis, kui tugi FRL on lubatud.
Joonis 4. HDMI 2.1 RX-TX taasedastuse plokkskeem2.2. Ainult RX- või TX-Only Desig loominens
Kogenud kasutajad saavad kasutada HDMI 2.1 disaini, et luua ainult TX- või RX-vormingus kujundus.
Joonis 5. Ainult RX-Only või TX-Only Disaini jaoks vajalikud komponendidAinult RX- või TX-komponentide kasutamiseks eemaldage kujundusest ebaolulised plokid.
Tabel 4. Ainult RX- ja TX-Only konstruktsiooninõuded

Kasutaja nõuded	Säilitada	Eemalda	Lisa
Ainult HDMI RX	RX Top	• TX Top • RX-TX link • CPU alamsüsteem • Transiiver Arbiter	–
Ainult HDMI TX	•TX Top •CPU alamsüsteem	•RX Top • RX-TX link • Transceiver Arbiter	Videomustri generaator (kohandatud moodul või loodud video- ja pilditöötluskomplektist (VIP))

Lisaks RTL-i muudatustele peate redigeerima ka main.c skripti.
• Ainult HDMI TX-i kujunduse puhul eraldage HDMI RX-i lukustuse oleku ootamine, eemaldades järgmised read ja asendades need
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
while (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx pärast rx lukustamist
if (rx_hdmi_lock == 1) {
if (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} muu {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Ainult HDMI RX-i kujunduse puhul jätke main.c skriptis ainult järgmised read.
REDRIVER_INIT();
hdmi_rx_init();
2.3. Riist- ja tarkvaranõuded
Intel kasutab disaini testimiseks järgmist riist- ja tarkvara, ntample.
Riistvara

• Intel Arria 10 GX FPGA arenduskomplekt
• HDMI 2.1 allikas (Quantum Data 980 48G generaator)
• HDMI 2.1 valamu (Quantum Data 980 48G analüsaator)
• Bitec HDMI FMC 2.1 tütarkaart (versioon 9)
• HDMI 2.1 3. kategooria kaablid (testitud Belkini 48Gbps HDMI 2.1 kaabliga)

Tarkvara

• Tarkvara Intel Quartus Prime Pro Edition versioon 20.1

2.4. Kataloogi struktuur
Kataloogid sisaldavad loodud files HDMI Intel FPGA IP-disaini jaoks, ntample.
Joonis 6. Disaini kataloogistruktuur ExampleTabel 5. Loodud RTL Files

Kaustad	Files/Alamkaustad
levinud	kella_juhtimine.ip
	clock_crosser.v
	dcfifo_inst.v
	serva_detektor.sv
	fifo.ip
	output_buf_i2c.ip

	test_muster_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfig	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
sdc	a10_hdmi2.sdc
	jtag.sdc

Tabel 6. Loodud simulatsioon Files
Vaadake Simulatsiooni katselaud jaotisest lisateabe saamiseks

Kaustad	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadents	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
konspektid	/vcs/filelist.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
levinud	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tabel 7. Loodud tarkvara Files

Kaustad	Files
tx_control_src Märkus. Kaust tx_control sisaldab ka nende duplikaate files.	globaalne.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	põhi.c
	pio_read_write.c
	pio_read_write.h

2.5. Disaini komponendid
HDMI Intel FPGA IP disain example koosneb tavalistest tipptasemel komponentidest ning HDMI TX ja RX tippkomponentidest.
2.5.1. HDMI TX komponendid
HDMI TX-i tippkomponendid hõlmavad TX-tuuma tipptaseme komponente ja IOPLL-i, transiiveri PHY lähtestamiskontrollerit, transiiveri natiivset PHY-d, TX PLL-i, TX-i ümberkonfigureerimise haldust ja väljundpuhvriplokke.
Joonis 7. HDMI TX ülemised komponendidTabel 8. HDMI TX ülemised komponendid

Moodul	Kirjeldus
HDMI TX südamik	IP võtab vastu videoandmeid tipptasemelt ja teostab abiandmete kodeerimist, heliandmete kodeerimist, videoandmete kodeerimist, skrambleerimist, TMDS-kodeeringut või pakettimist.
IOPLL	IOPLL (iopll_frl) genereerib TX-tuuma FRL-kella. See võrdluskell võtab vastu TX FPLL-i väljundkella. FRL-i taktsagedus = andmeedastuskiirus radade kohta x 4 / (FRL tähemärki kella kohta x 18)
Transiiver PHY Reset Controller	Transceiver PHY lähtestamiskontroller tagab TX transiiverite usaldusväärse lähtestamise. Selle kontrolleri lähtestussisend käivitatakse ülemisest tasemest ning see genereerib transiiver Native PHY plokile vastava analoog- ja digitaalse lähtestussignaali vastavalt ploki sees olevale lähtestusjärjestusele. Selle ploki tx_ready väljundsignaal toimib ka lähtestussignaalina HDMI Intel FPGA IP-le, mis näitab, et transiiver on valmis ja töötab ning on valmis tuumast andmeid vastu võtma.
Transiiver Native PHY	Kõva transiiveriplokk, mis võtab vastu paralleelsed andmed HDMI TX südamikust ja järjestab selle edastamise andmed. Märkus. HDMI TX kanalitevahelise kallutamise nõude täitmiseks määrake Intel Arria 10 Transceiver Native PHY parameetriredaktoris TX-kanali sidumisrežiimi suvand väärtusele PMA ja PCS liimimine. Samuti peate transiiveri lähtestuskontrolleri (tx_digitalreset) digitaalse lähtestamise signaalile lisama maksimaalse kaldsuse (set_max_skew) piirangu, nagu on soovitatud Intel Arria 10 transiiveri PHY kasutusjuhend.
TX PLL	Saatja PLL-plokk annab transiiveri algse PHY-plokile järjestikuse kiirkella. Selle HDMI Intel FPGA IP-disaini jaoks example, fPLL-i kasutatakse TX PLL-ina. TX PLL-il on kaks võrdluskella. • Võrdluskell 0 on TMDS-režiimi jaoks ühendatud programmeeritava ostsillaatoriga (TMDS-taktsagedusega). Selles kujunduses example, kasutatakse RX TMDS-kella TMDS-režiimi jaoks võrdluskellaga 0 ühendamiseks. Intel soovitab võrdluskella 0 jaoks kasutada programmeeritavat ostsillaatorit TMDS-i taktsagedusega. • Võrdluskell 1 on FRL-režiimi jaoks ühendatud fikseeritud 100 MHz kellaga.
TX-i ümberkonfigureerimise haldus	• TMDS-režiimis konfigureerib TX-i ümberkonfigureerimise haldusplokk TX PLL-i ümber erineva väljundi taktsageduse jaoks vastavalt konkreetse video TMDS-i taktsagedusele. • FRL-režiimis konfigureerib TX-i ümberkonfigureerimise haldusplokk ümber TX-PLL-i, et toita jadakiirkell kiirusel 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps ja 12 Gbps vastavalt 0x31 SCDC registri väljale FRL_Rate. • TX-i ümberkonfigureerimise haldusplokk lülitab TX PLL-i tugikella TMDS-režiimi võrdluskella 0 ja FRL-režiimi jaoks tugikella 1 vahel.
Väljundpuhver	See puhver toimib liidesena HDMI DDC ja taasdraiveri komponentide I2C liidesega suhtlemiseks.

Tabel 9. Transiiveri andmeedastuskiirus ja ületusedampling Factor iga kella sagedusvahemik

Režiim	Andmeedastuskiirus	Oversampler 1 (2x oversample)	Oversampler 2 (4x oversample)	Oversample tegur	Oversampled andmeedastuskiirus (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Väljas	2	2000–12000
FRL	3000	Väljas	Väljas	1	3000
FRL	6000	Väljas	Väljas	1	6000

FRL	8000	Väljas	Väljas	1	8000
FRL	10000	Väljas	Väljas	1	10000
FRL	12000	Väljas	Väljas	1	12000

Joonis 8. TX ümberkonfigureerimise järjestuse voog2.5.2. HDMI RX komponendid
HDMI RX-i tippkomponendid hõlmavad RX-i tuuma tipptaseme komponente, valikulist I²C alluvat ja EDID RAM-i, IOPLL-i, transiiveri PHY lähtestuskontrollerit, RX-i natiivset PHY-d ja RX-i ümberkonfigureerimise haldusplokke.
Joonis 9. HDMI RX ülemised komponendidTabel 10. HDMI RX ülemised komponendid

Moodul	Kirjeldus
HDMI RX-tuum	IP võtab vastu jadaandmed vastu transiiver Native PHY-lt ja teostab andmete joondamise, kanali moonutamise, TMDS-dekodeerimise, lisaandmete dekodeerimise, videoandmete dekodeerimise, heliandmete dekodeerimise ja deskrambleerimise.
I2C Slave	I2C on liides, mida kasutatakse Sink Display Data Channel (DDC) ja Status and Data Channel (SCDC) jaoks. HDMI-allikas kasutab DDC-d, et teha kindlaks valamu võimalused ja omadused, lugedes täiustatud laiendatud kuva identifitseerimisandmete (E-EDID) andmestruktuuri. E-EDID 8-bitised I2C alluvad aadressid on 0xA0 ja 0xA1. LSB näitab juurdepääsu tüüpi: 1 lugemiseks ja 0 kirjutamiseks. Kui HPD sündmus toimub, vastab I2C alam E-EDID andmetele, lugedes neid kiibilt Ainult I2C alamkontroller toetab ka SCDC-d HDMI 2.0 ja 2.1 jaoks. SCDC 9-bitine I2C alam-aadress on 0xA8 ja 0xA9. Kui HPD sündmus toimub, teostab I2C alamseade kirjutamise või lugemise tehingu HDMI RX-i südamiku SCDC liidesesse või sealt. Fikseeritud kiirusega lingi (FRL) lingi koolitusprotsess toimub ka I2C kaudu HPD sündmuse ajal või kui allikas kirjutab FRL-i kiiruse registrisse erineva FRL-i kiiruse (SCDC registrid 0x31 bit[3:0]), käivitub lingi koolitusprotsess. Märkus. Seda SCDC jaoks mõeldud I2C alluvat kontrollerit pole vaja, kui HDMI 2.0 või HDMI 2.1 pole ette nähtud

EDID RAM

Disain salvestab EDID teabe, kasutades RAM 1-Port IP-d. Standardne kahejuhtmeline (kell ja andmeside) jadasiini protokoll (ainult alamkontroller I2C) edastab CEA-861-D ühilduva E-EDID andmestruktuuri. See EDID RAM salvestab E-EDID teabe. • TMDS-režiimis toetab disain EDID-i läbipääsu TX-lt RX-le. EDID-i läbimise ajal, kui TX on ühendatud välise valamuga, loeb Nios II protsessor EDID-d välisest valamust ja kirjutab EDID RAM-i. • FRL-režiimis kirjutab Nios II protsessor iga lingikiiruse jaoks eelseadistatud EDID, mis põhineb skripti global.h parameetril HDMI_RX_MAX_FRL_RATE. Kasutage toetatud FRL-sageduse jaoks järgmisi HDMI_RX_MAX_FRL_RATE sisendeid: • 1: 3G 3 rada • 2: 6G 3 rada •3: 6G 4 rada • 4: 8G 4 rada •5: 10G 4 rada (vaikeseade) •6: 12G 4 rada

IOPLL

HDMI RX kasutab kahte IOPLL-i. • Esimene IOPLL (pll_tmds) genereerib RX CDR-i võrdluskella. Seda IOPLL-i kasutatakse ainult TMDS-režiimis. Selle IOPLL-i võrdluskell võtab vastu TMDS-i kella. TMDS-režiim kasutab seda IOPLL-i, kuna CDR ei saa vastu võtta alla 50 MHz referentskellasid ja TMDS-i taktsagedus on vahemikus 25 MHz kuni 340 MHz. See IOPLL pakub taktsagedust, mis on 5 korda suurem kui sisendi tugitakt sagedusvahemikus 25 MHz kuni 50 MHz, ja tagab sama taktsageduse kui sisendi tugikell sagedusvahemikus 50 MHz kuni 340 MHz. •Teine IOPLL (iopll_frl) genereerib RX-i tuuma FRL-kella. See võrdluskell võtab vastu CDR-i taastatud kella. FRL-i taktsagedus = andmeedastuskiirus radade kohta x 4 / (FRL tähemärki kella kohta x 18)

Transiiver PHY Reset Controller	Transceiver PHY lähtestamiskontroller tagab RX transiiverite usaldusväärse lähtestamise. Selle kontrolleri lähtestussisendi käivitab RX-i ümberseadistus ning see genereerib transiiver Native PHY plokile vastava analoog- ja digitaalse lähtestussignaali vastavalt ploki sees olevale lähtestusjärjestusele.
RX Native PHY	Kõva transiiveriplokk, mis võtab vastu jadaandmeid välisest videoallikast. See deserialiseerib jadaandmed paralleelandmeteks enne andmete edastamist HDMI RX-tuuma. See plokk töötab FRL-režiimi jaoks täiustatud PCS-is. RX CDR-il on kaks võrdluskella. • Võrdluskell 0 on ühendatud IOPLL TMDS (pll_tmds) väljundkellaga, mis on tuletatud TMDS-i kellast. • Võrdluskell 1 on ühendatud fikseeritud 100 MHz kellaga. TMDS-režiimis konfigureeritakse RX CDR ümber, et valida võrdluskell 0, ja FRL-režiimis konfigureeritakse RX CDR ümber etalonkella 1 valimiseks.
RX ümberkonfigureerimise haldus	TMDS-režiimis rakendab RX-i ümberkonfigureerimise haldusplokk kiiruse tuvastamise lülitust koos HDMI PLL-iga, et suunata RX-transiiver töötama mis tahes suvalise lingikiirusega vahemikus 250 Mbps kuni 6,000 Mbps. FRL-režiimis konfigureerib RX-i ümberkonfigureerimise haldusplokk RX-transiiveri ümber töötama kiirusega 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps või 12 Gbps, sõltuvalt FRL-i kiirusest registriväljal SCDC_FRL_RATE (0x31[3:0]). RX-i ümberkonfigureerimise haldusplokk lülitub standardse PCS/RX-i vahel TMDS-režiimi jaoks ja täiustatud PCS-i FRL-režiimi jaoks. Vaadake Joonis 10 leheküljel 22.

Joonis 10. RX-i ümberkonfigureerimise järjestuse voog
Joonisel on kujutatud kontrolleri mitme kiirusega ümberkonfigureerimise järjestuse voogu, kui see võtab vastu sisendandmevoo ja võrdlustakti sagedust või kui transiiver on lukustamata.2.5.3. Tipptaseme ühised plokid
Tipptasemel levinud plokid hõlmavad transiiveri vahekohtunikku, RX-TX lingikomponente ja CPU alamsüsteemi.
Tabel 11. Tipptaseme ühised plokid

Moodul

Kirjeldus

Transiiveri vahekohtunik

See üldine funktsionaalne plokk takistab transiiverite samaaegset ümberkalibreerimist, kui sama füüsilise kanali RX- või TX-transiiverid vajavad ümberkonfigureerimist. Samaaegne ümberkalibreerimine mõjutab rakendusi, kus sama kanali RX- ja TX-transiiverid on määratud sõltumatutele IP-rakendustele. See transiiveri arbiiter on eraldusvõime laiendus, mida soovitatakse simpleks-TX ja simpleks-RX ühendamiseks samasse füüsilisesse kanalisse. See transiiveri vahekohtunik aitab ka ühendada ja arbitreerida Avalon® mäluga kaardistatud RX ja TX ümberkonfigureerimistaotlusi, mis on suunatud ühe kanali ühepoolsetele RX- ja TX-transiiveridele, kuna transiiverite ümberkonfigureerimisliidese pordile pääseb juurde ainult järjestikku. Liidese ühendus transiiveri vahekohtuniku ja TX/RX-i algse PHY/PHY lähtestuskontrolleri vahel blokeerib selles konstruktsioonis ntample demonstreerib üldist režiimi, mis kehtib mis tahes IP-kombinatsiooni jaoks, kasutades transiiveri vahekohtunikku. Transiiveri vahekohtunik ei ole vajalik, kui kanalis kasutatakse ainult RX või TX transiiverit. Transiiveri vahekohtunik tuvastab ümberseadistuse taotleja oma Avaloni mäluga kaardistatud ümberkonfigureerimisliideste kaudu ja tagab, et vastav tx_reconfig_cal_busy või rx_reconfig_cal_busy on vastavalt väravaga varustatud. HDMI-rakenduste puhul algatab ümberkonfigureerimise ainult RX. Kanaldades Avaloni mäluga kaardistatud ümberseadistuspäringu vahekohtuniku kaudu, tuvastab vahekohtunik, et ümberseadistamise taotlus pärineb RX-st, mis seejärel tx_reconfig_cal_busy kinnitab ja võimaldab rx_reconfig_cal_busy kinnitada. Värav takistab TX-transiiveri tahtmatut kalibreerimisrežiimi viimist. Märkus. Kuna HDMI nõuab ainult RX-i ümberseadistamist, on tx_reconfig_mgmt_* signaalid seotud. Samuti pole Avaloni mälukaardistatud liidest vahekohtuniku ja TX Native PHY ploki vahel vaja. Plokid on disainis liidesele määratud ntample demonstreerida üldist transiiveri vahekaarti TX/RX algse PHY/PHY lähtestamise kontrolleriga

RX-TX link

• HDMI RX-tuuma videoandmete väljund- ja sünkroonimissignaalid liiguvad DCFIFO kaudu RX- ja TX-videokella domeenides. • HDMI TX südamiku lisaandmeport juhib lisaandmeid, mis voolavad läbi DCFIFO vasturõhu kaudu. Vasturõhk tagab, et lisaandmepordis pole mittetäielikku lisapaketti. • See plokk teostab ka välist filtreerimist: — Filtreerib heliandmete ja helikella regenereerimise paketi lisaandmevoost enne edastamist HDMI TX-tuuma lisaandmeporti. — Filtreerib suure dünaamilise ulatusega (HDR) teaberaami HDMI RX-i lisaandmetest ja lisab eksample HDR InfoFrame HDMI TX lisaandmetele Avaloni voogesituse multiplekseri kaudu.

CPU alamsüsteem

CPU alamsüsteem toimib SCDC ja DDC kontrolleritena ning allika ümberkonfigureerimise kontrollerina. • Lähteallikas SCDC kontroller sisaldab I2C peakontrollerit. I2C juhtkontroller edastab SCDC andmestruktuuri FPGA allikast välisse valamu HDMI 2.0 töötamiseks. NäiteksampKui väljaminev andmevoog on 6,000 Mbps, käsib Nios II protsessor I2C põhikontrolleril värskendada TMDS-i konfiguratsiooniregistri TMDS_BIT_CLOCK_RATIO ja SCRAMBLER_ENABLE bitid väärtusele 1. • Sama I2C ülemseade edastab ka DDC andmestruktuuri (E-EDID) HDMI allika ja välise valamu vahel. • Nios II protsessor toimib HDMI-allika ümberkonfigureerimiskontrollerina. Protsessor tugineb perioodilise kiiruse tuvastamisele RX-i ümberkonfiguratsioonihalduse moodulist, et teha kindlaks, kas TX vajab ümberkonfigureerimist. Avaloni mälukaardistatud alamtõlk pakub liidese Nios II protsessori Avaloni mälukaardistatud ülemliidese ja välise instantseeritud HDMI-allika IOPLL ja TX Native PHY Avaloni mälukaardistatud alamliideste vahel. • Viige läbi lingikoolitus välise valamuga I2C põhiliidese kaudu

2.6. Dünaamilise ulatuse ja valdamise (HDR) inforaami sisestamine ja filtreerimine
HDMI Intel FPGA IP disain example sisaldab HDR InfoFrame'i sisestamise demonstratsiooni RX-TX loopback süsteemi.
HDMI spetsifikatsiooni versioon 2.0b võimaldab dünaamilise ulatuse ja valdamise inforaami edastamist HDMI lisavoo kaudu. Demonstratsioonis toetab lisapakettide generaatori plokk HDR-i sisestamist. Peate vormindama ainult kavandatud HDR-i teaberaami paketi, nagu on täpsustatud mooduli signaalide loendi tabelis, ja HDR-i teaberaami sisestamine toimub iga videokaadri järel.
Selles eksampkonfiguratsiooni korral, kui sissetulev lisavoog juba sisaldab HDR-i teaberaami, filtreeritakse voogesitatud HDR-sisu. Filtreerimine väldib edastatavaid vastuolulisi HDR-teaberaame ja tagab, et ainult HDR S-is määratud väärtusedample Data moodulit kasutatakse.
Joonis 11. RX-TX link koos dünaamilise ulatusega ja Mastering InfoFrame'i lisamisega
Joonisel on kujutatud RX-TX lingi plokkskeem, sealhulgas dünaamiline vahemik ja Mastering InfoFrame sisestamine HDMI TX-tuuma abivoogu.Tabel 12. Lisaandmete sisestamise plokk (aux_retransmit) signaalid

Signaal	Suund	Laius	Kirjeldus
Kell ja lähtestamine
clk	Sisend	1	Kella sisend. See kell peaks olema ühendatud videokellaga.
lähtestada	Sisend	1	Lähtestage sisend.

Abipakettide signaalid
tx_aux_data	Väljund	72	TX Abipaketi väljund multiplekserist.
tx_aux_valid	Väljund	1
tx_aux_ready	Väljund	1
tx_aux_sop	Väljund	1
tx_aux_eop	Väljund	1
rx_aux_data	Sisend	72	RX Abiandmed edastati pakettfiltri moodulile enne multiplekseri sisenemist.
rx_aux_valid	Sisend	1
rx_aux_sop	Sisend	1
rx_aux_eop	Sisend	1

Juhtimissignaal
hdmi_tx_vsync	Sisend	1	HDMI TX Video Vsync. See signaal tuleks sünkroonida lingi kiiruse kella domeeniga. Tuum lisab HDR-i teaberaami lisavoogu selle signaali tõusvas servas

Tabel 13. HDR-andmemooduli (altera_hdmi_hdr_infoframe) signaalid

Signaal	Suund	Laius	Kirjeldus
hb0	Väljund	8	Dünaamilise vahemiku päisebait 0 ja teaberaami valdamine: InfoFrame'i tüübi kood.
hb1	Väljund	8	Dünaamilise vahemiku 1. päisebait ja teaberaami valdamine: InfoFrame'i versiooninumber.
hb2	Väljund	8	Dünaamilise vahemiku 2. päisebait ja teaberaami valdamine: teaberaami pikkus.
pb	Sisend	224	Dünaamilise vahemiku andmebait ja teaberaami valdamine.

Tabel 14. Dünaamiline ulatus ja inforaami andmebaitide kogumi bitiväljad

Bitiväli	Definitsioon	Staatilise metaandmete tüüp 1
7:0	Andmebait 1: {5'h0, EOTF[2:0]}
15:8	Andmebait 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Andmebait 3: Static_Metadata_Descriptor	kuva_primaries_x[0], LSB
31:24	Andmebait 4: Static_Metadata_Descriptor	kuva_primaries_x[0], MSB
39:32	Andmebait 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Andmebait 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Andmebait 7: Static_Metadata_Descriptor	kuva_primaries_x[1], LSB
63:56	Andmebait 8: Static_Metadata_Descriptor	kuva_primaries_x[1], MSB
71:64	Andmebait 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Andmebait 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Andmebait 11: Static_Metadata_Descriptor	kuva_primaries_x[2], LSB
95:88	Andmebait 12: Static_Metadata_Descriptor	kuva_primaries_x[2], MSB
103:96	Andmebait 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Andmebait 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Andmebait 15: Static_Metadata_Descriptor	valge_punkt_x, LSB
127:120	Andmebait 16: Static_Metadata_Descriptor	valge_punkt_x, MSB
135:128	Andmebait 17: Static_Metadata_Descriptor	valge_punkt_y, LSB
143:136	Andmebait 18: Static_Metadata_Descriptor	valge_punkt_y, MSB
151:144	Andmebait 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Andmebait 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Andmebait 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Andmebait 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Andmebait 23: Static_Metadata_Descriptor	Maksimaalne sisu valgustase, LSB
191:184	Andmebait 24: Static_Metadata_Descriptor	Maksimaalne sisu valgustase, MSB
199:192	Andmebait 25: Static_Metadata_Descriptor	Maksimaalne kaadri keskmine valgustase, LSB
207:200	Andmebait 26: Static_Metadata_Descriptor	Maksimaalne kaadri keskmine valgustase, MSB
215:208	Reserveeritud
223:216	Reserveeritud

HDR-i sisestamise ja filtreerimise keelamine
HDR-i sisestamise ja filtri keelamine võimaldab teil kontrollida allika abivoos juba saadaval oleva HDR-sisu taasedastamist ilma RX-TX-i taasedastuse kujundust muutmataample.
HDR InfoFrame'i sisestamise ja filtreerimise keelamiseks tehke järgmist.

1. Määrake block_ext_hdr_infoframe väärtuseks 1'b0 failis rxtx_link.v file et vältida HDR-i teaberaami filtreerimist abivoost.
2. Määrake failis altera_hdmi_aux_hdr.v eksemplari avalon_st_multiplexer multiplexer_in0_valid file 1'b0-le, et vältida lisapakettide generaatori moodustamist ja täiendava HDR-i teaberaami sisestamist TX-i abivoogu.

2.7. Disaini tarkvara voog
Disaini põhilises tarkvaravoos konfigureerib Nios II protsessor TI taasdraiveri sätte ja lähtestab sisselülitamisel TX- ja RX-teed.
Joonis 12. Tarkvaravoog main.c skriptis
Tarkvara käivitab ajatsükli, et jälgida valamu ja allika muutusi ning reageerida muudatustele. Tarkvara võib käivitada TX-i ümberkonfigureerimise, TX-lingi koolituse ja alustada video edastamist.
Joonis 13. TX Path Initialization Vooskeem Initialize TX PathJoonis 14. RX-tee lähtestamise vooskeemJoonis 15. TX-i ümberkonfigureerimise ja linkide koolituse vooskeemJoonis 16. Lingi koolitus LTS:3 protsess konkreetse FRL-i määraga vooskeemJoonis 17. HDMI TX videoedastuse vooskeem2.8. Kujunduse käitamine erinevate FRL-i määradega
Saate oma kujundust käitada erinevatel FRL-i määradel, välja arvatud välise valamu vaike-FRL-määr.
Kujunduse käitamiseks erinevates FRL-i määrades:

1. Lülitage pardal olev user_dipsw0 lüliti asendisse ON.
2. Avage Nios II käsukest ja tippige nios2-terminal
3. Sisestage järgmised käsud ja vajutage käivitamiseks sisestusklahvi.

Käsk	Kirjeldus
h	Näita abimenüüd.
r0	Värskendage RX maksimaalse FRL-i võime FRL-i kiirusele 0 (ainult TMDS).
r1	Värskendage RX maksimaalse FRL-i võimet FRL-i kiirusele 1 (3 Gbps).
r2	Värskendage RX maksimaalse FRL-i võimet FRL-i kiirusele 2 (6 Gbps, 3 rada).
r3	Värskendage RX maksimaalse FRL-i võimet FRL-i kiirusele 3 (6 Gbps, 4 rada).
r4	Värskendage RX maksimaalse FRL-i võimet FRL-i kiirusele 4 (8 Gbps).
r5	Värskendage RX maksimaalse FRL-i võimet FRL-i kiirusele 5 (10 Gbps).
r6	Värskendage RX maksimaalse FRL-i võimet FRL-i kiirusele 6 (12 Gbps).
t1	TX konfigureerib lingikiiruse FRL-i kiiruseks 1 (3 Gbps).
t2	TX konfigureerib lingikiiruse FRL-i kiiruseks 2 (6 Gbps, 3 rada).
t3	TX konfigureerib lingikiiruse FRL-i kiiruseks 3 (6 Gbps, 4 rada).
t4	TX konfigureerib lingikiiruse FRL-i kiiruseks 4 (8 Gbps).
t5	TX konfigureerib lingikiiruse FRL-i kiiruseks 5 (10 Gbps).
t6	TX konfigureerib lingikiiruse FRL-i kiiruseks 6 (12 Gbps).

2.9. Kella skeem
Kellastamisskeem illustreerib HDMI Intel FPGA IP-disaini kelladomeene, ntample.
Joonis 18. HDMI 2.1 disain Näidample Kella skeemTabel 15. Kellaskeemi signaalid

Kell	Signaali nimi disainis	Kirjeldus
Juhtimiskell	mgmt_clk	Tasuta töötav 100 MHz kell nende komponentide jaoks: • Avalon-MM liidesed ümberkonfigureerimiseks — Sagedusvahemiku nõue on vahemikus 100–125 MHz. • PHY lähtestamise kontroller transiiveri lähtestusjärjestuse jaoks — Sagedusvahemiku nõue on vahemikus 1–500 MHz. • IOPLL-i ümberkonfigureerimine — Maksimaalne taktsagedus on 100 MHz. • RX-i ümberkonfigureerimise haldus • TX ümberkonfigureerimise haldus • PROTSESSOR • I2C Master
I2C kell	i2c_clk	100 MHz kellasisend, mis aktiveerib I2C alluva, väljundpuhvreid, SCDC registreid ja lingi treeningprotsessi HDMI RX-i tuumas ja EDID-mälu.
TX PLL-i võrdluskell 0	tx_tmds_clk	Viitekell 0 TX PLL-ile. Kellasagedus on sama, mis HDMI TX TMDS-i kellakanali eeldatav TMDS-i taktsagedus. Seda võrdluskella kasutatakse TMDS-režiimis. Selle HDMI-disaini jaoks ntampSee kell on demonstreerimise eesmärgil ühendatud RX TMDS-kellaga. Oma rakenduses peate parema värinajõudluse tagamiseks varustama programmeeritava ostsillaatori TMDS-i taktsagedusega spetsiaalse kella.

		Märkus. Ärge kasutage transiiveri RX viiku TX PLL-i võrdluskellana. Teie kujundus ei sobi, kui asetate HDMI TX refclki RX-i kontaktile.
TX PLL-i võrdluskell 1	txfpll_refclk1/rxphy_cdr_refclk1	Viide kellale TX PLL ja RX CDR-ile, samuti IOPLL-ile vid_clk jaoks. Kella sagedus on 100 MHz.
TX PLL jadakell	tx_bonding_clocks	TX PLL-i genereeritud jadakiirkell. Kellasagedus määratakse andmeedastuskiiruse alusel.
TX transiiver Clock Out	tx_clk	Transiiverist taastus kellaaeg ja sagedus varieerub sõltuvalt andmeedastuskiirusest ja sümbolitest kella kohta. TX transiiveri kella sagedus = Transiiveri andmeedastuskiirus/ Transiiveri laius Selle HDMI-disaini jaoks ntample, TX-transiiveri kell 0-kanalist välja lülitab TX-transiiveri südamiku sisendi (tx_coreclkin), lingikiiruse IOPLL-i (pll_hdmi) võrdluskella ning video ja FRL IOPLL-i (pll_vid_frl) võrdluskella.
Videokell	tx_vid_clk/rx_vid_clk	Videokell TX ja RX tuumani. Kell töötab fikseeritud sagedusel 225 MHz.
TX/RX FRL kell	tx_frl_clk/rx_frl_clk	FRL-kell TX- ja RX-tuuma jaoks.
RX TMDS kell	rx_tmds_clk	TMDS-i kellakanal HDMI RX-pistikust ja ühendub IOPLL-iga, et genereerida võrdluskell CDR-i võrdluskella 0 jaoks. Tuum kasutab seda kella, kui see on TMDS-režiimis.
RX CDR-i võrdluskell 0	rxphy_cdr_refclk0	Võrdluskell 0 kuni RX CDR. See kell on tuletatud RX TMDS kellast. RX TMDS-i taktsagedus on vahemikus 25 MHz kuni 340 MHz, samas kui RX CDR-i minimaalne võrdlustaktsagedus on 50 MHz. IOPLL-i kasutatakse 5 taktsageduse genereerimiseks TMDS-i kella jaoks vahemikus 25 MHz kuni 50 MHz ja sama taktsageduse genereerimiseks TMDS-i kella jaoks vahemikus 50 MHz kuni 340 MHz.
RX transiiveri kella väljund	rx_clk	Transiiverist taastub kellaaeg ja sagedus varieerub sõltuvalt andmeedastuskiirusest ja transiiveri laiusest. RX transiiveri väljalülitussagedus = Transiiveri andmeedastuskiirus / Transiiveri laius Selle HDMI-disaini jaoks ntample, RX transiiveri kell 1. kanalist välja lülitab RX transiiveri südamiku sisendi (rx_coreclkin) ja FRL IOPLL (pll_frl) võrdluskella.

2.10. Liidese signaalid
Tabelites on loetletud HDMI-disaini signaalid, ntample koos FRL-iga.
Tabel 16. Tipptaseme signaalid

Signaal	Suund	Laius	Kirjeldus
Pardal olev ostsillaatori signaal
clk_fpga_b3_p	Sisend	1	100 MHz vabalt töötav kell südamiku võrdluskella jaoks.
refclk4_p	Sisend	1	100 MHz vabalt töötav kell transiiveri võrdluskella jaoks.

Kasutaja nupud ja LED-id
kasutaja_pb	Sisend	3	Vajutage nuppu HDMI Intel FPGA IP disainifunktsioonide juhtimiseks.
cpu_resetn	Sisend	1	Globaalne lähtestamine.
user_led_g	Väljund	8	Roheline LED-ekraan. Viidata Riistvara seadistamine LED-funktsioonide kohta lisateabe saamiseks leheküljel 48.
user_dipsw	Sisend	1	Kasutaja määratud DIP-lüliti. Viidata Riistvara seadistamine leheküljel 48 lisateabe saamiseks DIP-lüliti funktsioonide kohta.

HDMI FMC tütarkaardi kontaktid FMC pordis B
fmcb_gbtclk_m2c_p_0	Sisend	1	HDMI RX TMDS kell.
fmcb_dp_m2c_p	Sisend	4	HDMI RX-kell, punased, rohelised ja sinised andmekanalid.
fmcb_dp_c2m_p	Väljund	4	HDMI TX kell, punased, rohelised ja sinised andmekanalid.
fmcb_la_rx_p_9	Sisend	1	HDMI RX +5V toite tuvastamine.
fmcb_la_rx_p_8	Väljund	1	HDMI RX kuuma pistiku tuvastamine.
fmcb_la_rx_n_8	Sisend	1	HDMI RX I2C SDA DDC ja SCDC jaoks.
fmcb_la_tx_p_10	Sisend	1	HDMI RX I2C SCL DDC ja SCDC jaoks.
fmcb_la_tx_p_12	Sisend	1	HDMI TX kuuma pistiku tuvastamine.
fmcb_la_tx_n_12	Sisend	1	HDMI I2C SDA DDC ja SCDC jaoks.
fmcb_la_rx_p_10	Sisend	1	HDMI I2C SCL DDC ja SCDC jaoks.
fmcb_la_tx_n_9	Sisend	1	HDMI I2C SDA kordusjuhi juhtimiseks.
fmcb_la_rx_p_11	Sisend	1	HDMI I2C SCL taasjuhi juhtimiseks.
fmcb_la_tx_n_13	Väljund	1	HDMI TX +5V Märkus. Saadaval ainult siis, kui Bitec HDMI tütarkaardi versioon 9 on valitud.

Tabel 17. HDMI RX tipptaseme signaalid

Signaal	Suund	Laius	Kirjeldus
Kella ja lähtestamise signaalid
mgmt_clk	Sisend	1	Süsteemi kella sisend (100 MHz).
lähtestada	Sisend	1	Süsteemi lähtestamise sisend.
rx_tmds_clk	Sisend	1	HDMI RX TMDS kell.
i2c_clk	Sisend	1	Kellasisend DDC ja SCDC liidese jaoks.

Kella ja lähtestamise signaalid
rxphy_cdr_refclk1	Sisend	1	Kellasisend RX CDR tugikella 1 jaoks. Taktsagedus on 100 MHz.
rx_vid_clk	Väljund	1	Video kella väljund.
sys_init	Väljund	1	Süsteemi lähtestamine süsteemi lähtestamiseks pärast sisselülitamist.

RX transiiver ja IOPLL signaalid
rxpll_tmds_locked	Väljund	1	Näitab, et TMDS-kell IOPLL on lukustatud.
rxpll_frl_locked	Väljund	1	Näitab, et FRL-kell IOPLL on lukustatud.
rxphy_serial_data	Sisend	4	HDMI jadaandmed RX Native PHY-le.
rxphy_ready	Väljund	1	Näitab, et RX Native PHY on valmis.
rxphy_cal_busy_raw	Väljund	4	RX Native PHY kalibreerimine on transiiveri vahekohtuniku jaoks hõivatud.
rxphy_cal_busy_gated	Sisend	4	Hõivatud signaali kalibreerimine transiiveri vahekohtunikult RX Native PHY-le.
rxphy_rcfg_slave_write	Sisend	4	Transiiveri ümberseadistamine Avaloni mälukaardistatud liides RX Native PHY-lt transiiveri vahekohtunikule.
rxphy_rcfg_slave_read	Sisend	4
rxphy_rcfg_slave_address	Sisend	40
rxphy_rcfg_slave_writedata	Sisend	128
rxphy_rcfg_slave_readdata	Väljund	128
rxphy_rcfg_slave_waitrequest	Väljund	4

RX ümberkonfigureerimise haldus
rxphy_rcfg_busy	Väljund	1	RX ümberkonfigureerimise hõivatud signaal.
rx_tmds_freq	Väljund	24	HDMI RX TMDS taktsageduse mõõtmine (10 ms).
rx_tmds_freq_valid	Väljund	1	Näitab, et RX TMDS taktsageduse mõõtmine on kehtiv.
rxphy_os	Väljund	1	Oversamplingi tegur: •0: 1x üleminekampmolva • 1: 5× üleminekampmolva
rxphy_rcfg_master_write	Väljund	1	RX-i ümberkonfigureerimise haldus Avaloni mäluga kaardistatud liides transiiveri vahekohtunikule.
rxphy_rcfg_master_read	Väljund	1
rxphy_rcfg_master_address	Väljund	12
rxphy_rcfg_master_writedata	Väljund	32
rxphy_rcfg_master_readdata	Sisend	32
rxphy_rcfg_master_waitrequest	Sisend	1

HDMI RX põhisignaalid
rx_vid_clk_locked	Sisend	1	Näitab, et vid_clk on stabiilne.
rxcore_frl_rate	Väljund	4	Näitab FRL-i kiirust, mida RX-tuum töötab. • 0: pärandrežiim (TMDS) • 1: 3 Gbps 3 rada • 2: 6 Gbps 4 rada • 3: 6 Gbps 4 rada • 4: 8 Gbps 4 rada • 5: 10 Gbps 4 rada • 6: 12 Gbps 4 rada • 7-15: reserveeritud
rxcore_frl_locked	Väljund	4	Iga bitt näitab konkreetset rada, mis on saavutanud FRL-luku. FRL lukustatakse, kui RX-tuum sooritab edukalt joondamist, kallutamist ja saavutab sõiduraja lukustuse. • 3-rajalise režiimi puhul saavutatakse raja lukustus, kui RX-i tuum saab iga 680 FRL-märgi perioodi kohta vähemalt 3 korda Scrambleri lähtestamise (SR) või Start-Super-Block (SSB). • 4-rajalise režiimi puhul saavutatakse raja lukustus, kui RX-i tuum saab iga 510 FRL-märgi perioodi kohta vähemalt 3 korda Scrambleri lähtestamise (SR) või Start-Super-Block (SSB).
rxcore_frl_ffe_levels	Väljund	4	Vastab FFE_level bitile SCDC 0x31 registribitis [7:4] RX tuumas.
rxcore_frl_flt_ready	Sisend	1	Kinnitab, et RX on lingikoolituse protsessi alustamiseks valmis. Kinnitamise korral kinnitatakse ka FLT_ready bitt SCDC registris 0x40 bitt 6.
rxcore_frl_src_test_config	Sisend	8	Määrab lähtetesti konfiguratsioonid. Väärtus kirjutatakse SCDC testi konfiguratsiooni registrisse SCDC registris 0x35.
rxcore_tbcr	Väljund	1	Näitab TMDS-i biti ja takti suhet; vastab TMDS_Bit_Clock_Ratio registrile SCDC registris 0x20 bitt 1. • Kui töötate režiimis HDMI 2.0, kehtib see bitt. Näitab TMDS-i biti ja takti suhet 40:1. • HDMI 1.4b-s töötades seda bitti ei kinnitata. Näitab TMDS-i biti ja takti suhet 10:1. • Seda bitti ei kasutata FRL-režiimis.
rxcore_scrambler_enable	Väljund	1	Näitab, kas vastuvõetud andmed on skrambleeritud; vastab väljale Scrambling_Enable SCDC registris 0x20 bitt 0.
rxcore_audio_de	Väljund	1	HDMI RX-tuumaheli liidesed Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
rxcore_audio_data	Väljund	256
rxcore_audio_info_ai	Väljund	48

rxcore_audio_N	Väljund	20
rxcore_audio_CTS	Väljund	20
rxcore_audio_metadata	Väljund	165
rxcore_audio_format	Väljund	5
rxcore_aux_pkt_data	Väljund	72	HDMI RX-tuumalised abiliidesed Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
rxcore_aux_pkt_addr	Väljund	6
rxcore_aux_pkt_wr	Väljund	1
rxcore_aux_data	Väljund	72
rxcore_aux_sop	Väljund	1
rxcore_aux_eop	Väljund	1
rxcore_aux_valid	Väljund	1
rxcore_aux_error	Väljund	1
rxcore_gcp	Väljund	6	HDMI RX-tuuma külgriba signaalid Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
rxcore_info_avi	Väljund	123
rxcore_info_vsi	Väljund	61
rxcore_locked	Väljund	1	HDMI RX-tuumvideopordid Märkus: N = piksleid kella kohta Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
rxcore_vid_data	Väljund	N*48
rxcore_vid_vsync	Väljund	N
rxcore_vid_hsync	Väljund	N
rxcore_vid_de	Väljund	N
rxcore_vid_valid	Väljund	1
rxcore_vid_lock	Väljund	1
rxcore_mode	Väljund	1	HDMI RX südamiku juhtimis- ja olekupordid. Märkus: N = sümboleid kella kohta Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
rxcore_ctrl	Väljund	N*6
rxcore_color_depth_sync	Väljund	2
hdmi_5v_detect	Sisend	1	HDMI RX 5V tuvastamine ja kuumpistiku tuvastamine. Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
hdmi_rx_hpd	Väljund	1
rx_hpd_trigger	Sisend	1

I2C Signaalid
hdmi_rx_i2c_sda	Sisend	1	HDMI RX DDC ja SCDC liides.
hdmi_rx_i2c_scl	Sisend	1

RX EDID RAM signaalid
edid_ram_access	Sisend	1	HDMI RX EDID RAM-i juurdepääsuliides.

edid_ram_aadress	Sisend	8	Kui soovite EDID RAM-i kirjutada või lugeda, kinnitage edid_ram_access, vastasel juhul tuleks seda signaali hoida madalana. Kui kinnitate edid_ram_access, katkeb hotplug-signaal, et lubada EDID RAM-i kirjutamist või lugemist. Kui EDID RAM-ile juurdepääs on lõppenud, peaksite deasserti edid_ram_assess ja hotplug-signaal kinnitab. Allikas loeb uut EDID-d hotplug-signaali ümberlülitamise tõttu.
edid_ram_write	Sisend	1
edid_ram_read	Sisend	1
edid_ram_readdata	Väljund	8
edid_ram_writedata	Sisend	8
edid_ram_waitrequest	Väljund	1

Tabel 18.HDMI TX tipptaseme signaalid

Signaal	Suund	Laius	Kirjeldus
Kella ja lähtestamise signaalid
mgmt_clk	Sisend	1	Süsteemi kella sisend (100 MHz).
lähtestada	Sisend	1	Süsteemi lähtestamise sisend.
tx_tmds_clk	Sisend	1	HDMI RX TMDS kell.
txfpll_refclk1	Sisend	1	Kellasisend TX PLL tugikella 1 jaoks. taktsagedus on 100 MHz.
tx_vid_clk	Väljund	1	Video kella väljund.
tx_frl_clk	Väljund	1	FRL kella väljund.
sys_init	Sisend	1	Süsteemi lähtestamine süsteemi lähtestamiseks pärast sisselülitamist.
tx_init_done	Sisend	1	TX-i lähtestamine TX-i ümberkonfigureerimise haldusploki ja transiiveri ümberkonfigureerimisliidese lähtestamiseks.

TX transiiver ja IOPLL signaalid
txpll_frl_locked	Väljund	1	Näitab lingi kiiruse kella ja FRL-kella IOPLL on lukustatud.
txfpll_locked	Väljund	1	Näitab, et TX PLL on lukustatud.
txphy_serial_data	Väljund	4	HDMI jadaandmed TX Native PHY-st.
txphy_ready	Väljund	1	Näitab, et TX Native PHY on valmis.
txphy_cal_busy	Väljund	1	TX Native PHY kalibreerimise hõivatud signaal.
txphy_cal_busy_raw	Väljund	4	Kalibreerimine hõivatud signaal transiiveri vahekohtunikule.
txphy_cal_busy_gated	Sisend	4	Hõivatud signaali kalibreerimine transiiveri vahekohtunikult TX Native PHY-le.
txphy_rcfg_busy	Väljund	1	Näitab, et TX PHY ümberkonfigureerimine on pooleli.
txphy_rcfg_slave_write	Sisend	4	Transiiveri ümberseadistamine Avaloni mälukaardistatud liides TX Native PHY-lt transiiveri vahekohtunikule.
txphy_rcfg_slave_read	Sisend	4
txphy_rcfg_slave_address	Sisend	40
txphy_rcfg_slave_writedata Sisend 128 txphy_rcfg_slave_readdata Väljund 128 txphy_rcfg_slave_waitrequest Väljund 4

TX-i ümberkonfigureerimise haldus
tx_tmds_freq	Sisend	24	HDMI TX TMDS taktsageduse väärtus (10 ms).
tx_os	Väljund	2	Oversamplingi tegur: • 0: 1x üleminekampmolva •1: 2× üleminekampmolva •2: 8x üleminekampmolva
txphy_rcfg_master_write	Väljund	1	TX-i ümberkonfigureerimise haldus Avaloni mäluga kaardistatud liides transiiveri vahekohtunikule.
txphy_rcfg_master_read	Väljund	1
txphy_rcfg_master_address	Väljund	12
txphy_rcfg_master_writedata	Väljund	32
txphy_rcfg_master_readdata	Sisend	32
txphy_rcfg_master_waitrequest	Sisend	1
tx_reconfig_done	Väljund	1	Näitab, et TX-i ümberkonfigureerimisprotsess on lõpule viidud.

HDMI TX põhisignaalid
tx_vid_clk_locked	Sisend	1	Näitab, et vid_clk on stabiilne.
txcore_ctrl	Sisend	N*6	HDMI TX tuuma juhtliidesed. Märkus: N = piksleid kella kohta Vaadake Allika liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
txcore_mode	Sisend	1
txcore_audio_de	Sisend	1	HDMI TX-tuumaheli liidesed. Vaadake Allika liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
txcore_audio_mute	Sisend	1
txcore_audio_data	Sisend	256
txcore_audio_info_ai	Sisend	49
txcore_audio_N	Sisend	20
txcore_audio_CTS	Sisend	20
txcore_audio_metadata	Sisend	166
txcore_audio_format	Sisend	5
txcore_aux_ready	Väljund	1	HDMI TX-tuumalised abiliidesed. Vaadake Allika liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
txcore_aux_data	Sisend	72
txcore_aux_sop	Sisend	1
txcore_aux_eop	Sisend	1

txcore_aux_valid	Sisend	1
txcore_gcp	Sisend	6	HDMI TX südamiku külgriba signaalid. Vaadake Allika liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
txcore_info_avi	Sisend	123
txcore_info_vsi	Sisend	62
txcore_i2c_master_write	Sisend	1	TX I2C master Avalon mäluga kaardistatud liides I2C masteriga TX tuuma sees. Märkus. Need signaalid on saadaval ainult siis, kui lülitate sisse Kaasa I2C parameeter.
txcore_i2c_master_read	Sisend	1
txcore_i2c_master_address	Sisend	4
txcore_i2c_master_writedata	Sisend	32
txcore_i2c_master_readdata	Väljund	32
txcore_vid_data	Sisend	N*48	HDMI TX-tuuma videopordid. Märkus: N = pikslit kella kohtaRef er selle juurde Allika liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
txcore_vid_vsync	Sisend	N
txcore_vid_hsync	Sisend	N
txcore_vid_de	Sisend	N
txcore_vid_ready	Väljund	1
txcore_vid_overflow	Väljund	1
txcore_vid_valid	Sisend	1
txcore_frl_rate	Sisend	4	SCDC registri liidesed.
txcore_frl_pattern	Sisend	16
txcore_frl_start	Sisend	1
txcore_scrambler_enable	Sisend	1
txcore_tbcr	Sisend	1

I2C Signaalid
nios_tx_i2c_sda_in	Väljund	1	TX I2C Master liides SCDC ja DDC jaoks Nios II protsessorist väljundpuhvrisse. Märkus. Kui lülitate sisse Kaasa I2C parameetriga, paigutatakse need signaalid TX-tuuma ja ei ole sellel tasemel nähtavad.
nios_tx_i2c_scl_in	Väljund	1
nios_tx_i2c_sda_oe	Sisend	1
nios_tx_i2c_scl_oe	Sisend	1
nios_ti_i2c_sda_in	Väljund	1	TX I2C Master liides Nios II protsessorist väljundpuhvrisse, et juhtida Bitec HDMI 2.1 FMC tütarkaardil TI taasdraiverit.
nios_ti_i2c_scl_in	Väljund	1
nios_ti_i2c_sda_oe	Sisend	1
nios_ti_i2c_scl_oe	Sisend	1
hdmi_tx_i2c_sda	Sisend	1	TX I2C liidesed SCDC ja DDC liideste jaoks väljundpuhvrist HDMI TX-pistikusse.
hdmi_tx_i2c_scl	Sisend	1
hdmi_tx_ti_i2c_sda	Sisend	1	TX I2C liidesed väljundpuhvrist Bitec HDMI 2.1 FMC tütarkaardil oleva TI taasdraiveriga.
hdmi_tx_ti_i2c_scl	Sisend	1

tx_hpd_req	Väljund	1	HDMI TX hotplug tuvastab liidesed.
hdmi_tx_hpd_n	Sisend	1

Tabel 19. Transiiveri vahekohtuniku signaalid

Signaal	Suund	Laius	Kirjeldus
clk	Sisend	1	Ümberseadistamise kell. See kell peab jagama ümberkonfigureerimise haldusplokkidega sama kella.
lähtestada	Sisend	1	Lähtestage signaal. See lähtestamine peab jagama sama lähtestamist ümberkonfigureerimise haldusplokkidega.
rx_rcfg_en	Sisend	1	RX-i ümberkonfigureerimise lubamise signaal.
tx_rcfg_en	Sisend	1	TX ümberkonfigureerimise lubamise signaal.
rx_rcfg_ch	Sisend	2	Näitab, millist kanalit RX-i tuumas ümber konfigureerida. See signaal peab alati kehtima.
tx_rcfg_ch	Sisend	2	Näitab, millist kanalit TX-tuuma ümber konfigureerida. See signaal peab alati kehtima.
rx_reconfig_mgmt_write	Sisend	1	Ümberseadistamine Avaloni mäluga kaardistatud liidesed RX-i ümberkonfigureerimise haldusest.
rx_reconfig_mgmt_read	Sisend	1
rx_reconfig_mgmt_address	Sisend	10
rx_reconfig_mgmt_writedata	Sisend	32
rx_reconfig_mgmt_readdata	Väljund	32
rx_reconfig_mgmt_waitrequest	Väljund	1
tx_reconfig_mgmt_write	Sisend	1	Ümberseadistamine Avaloni mäluga kaardistatud liidesed TX-i ümberkonfigureerimise haldusest.
tx_reconfig_mgmt_read	Sisend	1
tx_reconfig_mgmt_address	Sisend	10
tx_reconfig_mgmt_writedata	Sisend	32
tx_reconfig_mgmt_readdata	Väljund	32
tx_reconfig_mgmt_waitrequest	Väljund	1
reconfig_write	Väljund	1	Avaloni mäluga kaardistatud liideste ümberseadistamine transiiveriga.
reconfig_read	Väljund	1
reconfig_address	Väljund	10
reconfig_writedata	Väljund	32
rx_reconfig_readdata	Sisend	32
rx_reconfig_waitrequest	Sisend	1
tx_reconfig_readdata	Sisend	1
tx_reconfig_waitrequest	Sisend	1

rx_cal_busy	Sisend	1	Kalibreerimise oleku signaal RX transiiverilt.
tx_cal_busy	Sisend	1	Kalibreerimise oleku signaal TX-transiiverilt.
rx_reconfig_cal_busy	Väljund	1	Kalibreerimise oleku signaal RX transiiverile PHY lähtestusjuht.
tx_reconfig_cal_busy	Väljund	1	Kalibreerimise oleku signaal TX-transiiveri PHY lähtestamise juhtseadmelt.

Tabel 20. RX-TX lingi signaalid

Signaal	Suund	Laius	Kirjeldus
vid_clk	Sisend	1	HDMI videokell.
rx_vid_lock	Sisend	3	Näitab HDMI RX videoluku olekut.
rx_vid_valid	Sisend	1	HDMI RX videoliidesed.
rx_vid_de	Sisend	N
rx_vid_hsync	Sisend	N
rx_vid_vsync	Sisend	N
rx_vid_data	Sisend	N*48
rx_aux_eop	Sisend	1	HDMI RX lisaliidesed.
rx_aux_sop	Sisend	1
rx_aux_valid	Sisend	1
rx_aux_data	Sisend	72
tx_vid_de	Väljund	N	HDMI TX videoliidesed. Märkus: N = piksleid kella kohta
tx_vid_hsync	Väljund	N
tx_vid_vsync	Väljund	N
tx_vid_data	Väljund	N*48
tx_vid_valid	Väljund	1
tx_vid_ready	Sisend	1
tx_aux_eop	Väljund	1	HDMI TX abiliidesed.
tx_aux_sop	Väljund	1
tx_aux_valid	Väljund	1
tx_aux_data	Väljund	72
tx_aux_ready	Sisend	1

Tabel 21. Platvormi kujundaja süsteemi signaalid

Signaal	Suund	Laius	Kirjeldus
cpu_clk_in_clk_clk	Sisend	1	CPU kell.
cpu_rst_in_reset_reset	Sisend	1	CPU lähtestamine.

edid_ram_slave_translator_avalon_anti_slave_0_address	Väljund	8	EDID RAM-i juurdepääsuliidesed.
edid_ram_slave_translator_avalon_anti_slave_0_write	Väljund	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Väljund	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Sisend	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Väljund	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Sisend	1
hdmi_i2c_master_i2c_serial_sda_in	Sisend	1	I2C Master liidesed Nios II protsessorilt väljundpuhvrisse DDC ja SCDC juhtimiseks.
hdmi_i2c_master_i2c_serial_scl_in	Sisend	1
hdmi_i2c_master_i2c_serial_sda_oe	Väljund	1
hdmi_i2c_master_i2c_serial_scl_oe	Väljund	1
redriver_i2c_master_i2c_serial_sda_in	Sisend	1	I2C Master liidesed Nios II protsessorist väljundpuhvrisse TI taasdraiveri seadistuste konfigureerimiseks.
redriver_i2c_master_i2c_serial_scl_in	Sisend	1
redriver_i2c_master_i2c_serial_sda_oe	Väljund	1
redriver_i2c_master_i2c_serial_scl_oe	Väljund	1
pio_in0_external_connection_export	Sisend	32	Paralleelsisendi väljundliidesed. • Bit 0: ühendatud kasutaja_dipsw signaaliga, et juhtida EDID läbipääsurežiimi. •Bitt 1: TX HPD taotlus •Bitt 2: TX-transiiver on valmis •Bitid 3: TX-i ümberseadistamine on tehtud •Bitid 4–7: reserveeritud • Bitid 8–11: RX FRL määr • Bitt 12: RX TMDS biti taktsagedus • Bitid 13–16: RX FRL lukustatud • Bitid 17–20: RX FFE tasemed • Bit 21: RX joondus lukustatud

Signaal	Suund	Laius	Kirjeldus
			•Bitt 22: RX-videolukk • Bitt 23: kasutaja nupp 2 SCDC registrite lugemiseks välisest valamust •Bitid 24–31: reserveeritud
pio_out0_external_connection_export	Väljund	32	Paralleelsisendi väljundliidesed. •Bitt 0: TX HPD kinnitus •Bitt 1: TX-i lähtestamine on tehtud • Bitid 2–7: reserveeritud • Bitid 8–11: TX FRL määr •Bitid 12–27: TX FRL-lingi treeningmuster • Bitt 28: TX FRL algus • Bitid 29–31: reserveeritud
pio_out1_external_connection_export	Väljund	32	Paralleelsisendi väljundliidesed. • Bitt 0: juurdepääs RX EDID RAM-ile • Bitt 1: RX FLT valmis • Bitid 2–7: reserveeritud • Bitid 8–15: RX FRL allika testi konfiguratsioon •Bitid 16–31: reserveeritud

2.1. 1. Disain RTL parameetrid
Kasutage kujunduse kohandamiseks parameetreid HDMI TX ja RX Top RTL, ntample.
Enamik disainiparameetreid on saadaval Disain ntample HDMI Intel FPGA IP-parameetrite redaktori vahekaart. Saate endiselt kujundust muuta, ntampparameetrite redaktoris RTL parameetrite kaudu tehtud seaded.
Tabel 22. HDMI RX peamised parameetrid

Parameeter	Väärtus	Kirjeldus
SUPPORT_DEEP_COLOR	• 0: sügav värv puudub • : sügav värv	Määrab, kas tuum suudab kodeerida sügavaid värvivorminguid.
SUPPORT_AUXILIARY	• 0: AUX puudub •1: AUX	Määrab, kas lisakanali kodeering on kaasatud.
SYMBOLS_PER_CLOCK	8	Toetab Intel Arria 8 seadmete jaoks 10 sümbolit kella kohta.
SUPPORT_AUDIO	• 0: heli puudub • 1: heli	Määrab, kas tuum suudab heli kodeerida.

EDID_RAM_ADDR_WIDTH	8 (vaikeväärtus)	Logi alus 2 EDID RAM-i suurusest.
BITEC_DAUGHTER_CARD_REV	•0: ei sihi ühtegi Biteci HDMI tütarkaarti •4: toetab Bitec HDMI tütarkaardi versiooni 4 •6: Biteci HDMI tütarkaardi versiooni 6 sihtimine • 11: Bitec HDMI tütarkaardi versiooni 11 sihtimine (vaikeseade)	Määrab kasutatud Biteci HDMI tütarkaardi versiooni. Kui muudate versiooni, võib konstruktsioon transiiveri kanaleid vahetada ja polaarsust ümber pöörata vastavalt Bitec HDMI tütarkaardi nõuetele. Kui määrate parameetri BITEC_DAUGHTER_CARD_REV väärtuseks 0, ei muuda konstruktsioon transiiveri kanaleid ega polaarsust.
POLARITY_INVERSION	• 0: Inverteeri polaarsus • 1: ärge pöörake polaarsust ümber	Sisendandmete iga biti väärtuse ümberpööramiseks määrake selle parameetri väärtuseks 1. Selle parameetri väärtuseks 1 määramine määrab 4'b1111 RX-transiiveri pordile rx_polinv.

Tabel 23. HDMI TX peamised parameetrid

Parameeter	Väärtus	Kirjeldus
USE_FPLL	1	Toetab fPLL-i kui TX PLL-i ainult Intel Arria 10 seadmete jaoks. Määrake selle parameetri väärtuseks alati 1.
SUPPORT_DEEP_COLOR	•0: sügav värv puudub • 1: sügav värv	Määrab, kas tuum suudab kodeerida sügavaid värvivorminguid.
SUPPORT_AUXILIARY	• 0: AUX puudub • 1: AUX	Määrab, kas lisakanali kodeering on kaasatud.
SYMBOLS_PER_CLOCK	8	Toetab Intel Arria 8 seadmete jaoks 10 sümbolit kella kohta.
SUPPORT_AUDIO	• 0: heli puudub • 1: heli	Määrab, kas tuum suudab heli kodeerida.
BITEC_DAUGHTER_CARD_REV	• 0: ei sihi Biteci HDMI tütarkaarti • 4: toetab Bitec HDMI tütarkaardi versiooni 4 • 6: Bitec HDMI tütarkaardi 6. versiooni sihtimine • 11: Bitec HDMI tütarkaardi versiooni 11 sihtimine (vaikeseade)	Määrab kasutatud Biteci HDMI tütarkaardi versiooni. Kui muudate versiooni, võib konstruktsioon transiiveri kanaleid vahetada ja polaarsust ümber pöörata vastavalt Bitec HDMI tütarkaardi nõuetele. Kui määrate parameetri BITEC_DAUGHTER_CARD_REV väärtuseks 0, ei muuda konstruktsioon transiiveri kanaleid ega polaarsust.
POLARITY_INVERSION	• 0: Inverteeri polaarsus • 1: ärge pöörake polaarsust ümber	Sisendandmete iga biti väärtuse ümberpööramiseks määrake selle parameetri väärtuseks 1. Selle parameetri väärtuseks 1 määramine määrab 4'b1111 TX-transiiveri pordile tx_polinv.

2.12. Riistvara häälestus
HDMI FRL-toega disain, ntample on HDMI 2.1-toega ja esitab standardse HDMI-videovoo jaoks loopthrough-esitluse.
Riistvaratesti käivitamiseks ühendage HDMI-sisendiga HDMI-toega seade (nt HDMI-liidesega graafikakaart). Disain toetab nii HDMI 2.1 või HDMI 2.0/1.4b allikat kui ka valamut.

1. HDMI valamu dekodeerib pordi standardseks videovoogu ja saadab selle kella taastamise tuuma.
2. HDMI RX-tuum dekodeerib video-, abi- ja heliandmed, mis suunatakse DCFIFO kaudu paralleelselt HDMI TX-tuumaga tagasi.
3. FMC tütarkaardi HDMI allika port edastab pildi monitorile.

Märkus.
Kui soovite kasutada teist Inteli FPGA arendusplaati, peate muutma seadme määranguid ja viigu määranguid. Transiiveri analoogseadet testitakse Intel Arria 10 FPGA arenduskomplekti ja Bitec HDMI 2.1 tütarkaardi jaoks. Saate muuta oma tahvli seadeid.
Tabel 24. Sisseehitatud nupp- ja kasutaja LED-funktsioonid

Nupp/LED	Funktsioon
cpu_resetn	Süsteemi lähtestamiseks vajutage üks kord.
user_dipsw	Kasutaja määratud DIP-lüliti läbipääsurežiimi lülitamiseks. •OFF (vaikeasend) = läbilaskevõime FPGA-l olev HDMI RX võtab EDID-d välisest valamust ja edastab selle välisele allikale, millega see on ühendatud. • ON = saate juhtida RX maksimaalset FRL-i kiirust Nios II terminalist. Käsk muudab RX EDID-d, manipuleerides maksimaalse FRL-i kiiruse väärtusega. Erinevate FRL-i määrade määramise kohta lisateabe saamiseks vaadake jaotist Kujunduse käitamine erinevates FRL-i määrades lk 33.
user_pb[0]	Vajutage üks kord, et lülitada HPD-signaal standardsele HDMI-allikale.
user_pb[1]	Reserveeritud.
user_pb[2]	Vajutage üks kord, et lugeda SCDC registreid valamu, mis on ühendatud Bitec HDMI 2.1 FMC tütarkaardi TX-ga. Märkus. Lugemise lubamiseks peate tarkvaras määrama DEBUG_MODE väärtuseks 1.
USER_LED[0]	RX TMDS kella PLL luku olek. •0 = lukustamata • 1 = lukus
USER_LED[1]	RX transiiveri valmisoleku olek. •0 = pole valmis • 1 = Valmis
USER_LED[2]	RX-lingi kiiruskella PLL ning RX-video ja FRL-kella PLL-luku olek. • 0 = Kumbki RX-kella PLL on lukustamata • 1 = mõlemad RX-kella PLL-id on lukustatud
USER_LED[3]	RX HDMI-südamiku joondus ja kaldeluku olek. • 0 = Vähemalt 1 kanal on lukustamata • 1 = kõik kanalid on lukustatud
USER_LED[4]	RX HDMI videoluku olek. • 0 = lukustamata • 1 = lukus
USER_LED[5]	TX-lingi kiiruskella PLL ning TX-video ja FRL-kella PLL-luku olek. • 0 = Kumbki TX kella PLL on lukustamata • 1 = mõlemad TX-kella PLL-id on lukustatud
USER_LED[6] USER_LED[7]	TX transiiveri valmisoleku olek. • 0 = pole valmis • 1 = Valmis TX-lingi koolituse olek. • 0 = ebaõnnestus • 1 = läbitud

2.13. Simulatsiooni testbench
Simulatsiooni katsestend simuleerib HDMI TX jadaloop-backi RX-i tuumani.
Märkus.
Seda simulatsiooni katsestendit ei toetata disainilahenduste puhul, mille parameeter Kaasa I2C on lubatud.
Joonis 19. HDMI Intel FPGA IP-simulatsiooni testbenchi plokkskeemTabel 25. Testpingi komponendid

Komponent	Kirjeldus
Video TPG	Videotesti mustri generaator (TPG) annab video stiimuli.
Heli S.ample Gen	Heli sample generaator pakub heli sample stiimul. Generaator genereerib järjest suureneva testandmete mustri, mis edastatakse helikanali kaudu.
Aux Sample Gen	Aux sample generaator annab abistava sample stiimul. Generaator genereerib saatjalt edastatavad fikseeritud andmed.

CRC kontroll	See kontrollija kontrollib, kas TX-transiiveri taastatud taktsagedus vastab soovitud andmeedastuskiirusele.
Heliandmete kontroll	Heliandmete kontroll võrdleb, kas kasvav testandmete muster võetakse vastu ja dekodeeritakse õigesti.
Aux andmete kontroll	Aux andmekontroll võrdleb, kas oodatud lisaandmed on vastuvõtja poolel õigesti vastu võetud ja dekodeeritud.

HDMI simulatsiooni teststend teeb järgmisi kontrollteste.

HDMI funktsioon	Kontrollimine
Video andmed	• Testpink rakendab sisend- ja väljundvideo CRC-kontrolli. • See kontrollib edastatud andmete CRC väärtust vastuvõetud videoandmetes arvutatud CRC-ga. • Pärast seda, kui vastuvõtjast on tuvastanud 4 stabiilset V-SYNC signaali, teostab katsestend kontrolli.
Abiandmed	• Aux sample generaator genereerib saatjalt edastatavad fikseeritud andmed. • Vastuvõtja poolel võrdleb generaator, kas oodatud abiandmed on õigesti vastu võetud ja dekodeeritud.
Heli andmed	•Heli sampgeneraator genereerib suureneva testandmete mustri, mis edastatakse helikanali kaudu. • Vastuvõtja poolel kontrollib ja võrdleb heliandmete kontrollija, kas kasvav testandmete muster on õigesti vastu võetud ja dekodeeritud.

Edukas simulatsioon lõpeb järgmise teatega:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_KANAL = 8
# Simulatsiooni läbimine
Tabel 26. HDMI Intel FPGA IP Design Example toetatud simulaatorid

Simulaator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Jah	Jah
VCS/VCS MX	Jah	Jah
Riviera-PRO	Jah	Jah
Xcelium Parallel	Jah	Ei

2.14. Disaini piirangud
HDMI 2.1 kujunduse loomisel peate arvestama mõne piiranguga, ntample.

• TX ei saa töötada TMDS-režiimis, kui see on mitteläbipääsurežiimis. TMDS-režiimis testimiseks lülitage user_dipsw lüliti tagasi läbipääsurežiimi.
• Nios II protsessor peab teenindama TX-lingi koolitust lõpuni ilma, et seda muud protsessid katkestaksid.

2.15. Silumisfunktsioonid
See disain example pakub teid abistamiseks teatud silumisfunktsioone.
2.15.1. Tarkvara silumise teade
Käitusaja abi pakkumiseks saate tarkvaras silumissõnumi sisse lülitada.
Tarkvaras silumissõnumi sisselülitamiseks toimige järgmiselt.

1. Muutke skriptis global.h DEBUG_MODE väärtuseks 1.
2. Käivitage Nios II käsu kestas script/build_sw.sh.
3. Programmeerige loodud tarkvara/tx_control/tx_control.elf ümber file käivitades käsu Nios II Command Shellis:
   nios2-download -r -g software/tx_control/tx_control.elf
4. Käivitage Nios II käsukesta käsk Nios II:
   nios2-terminal

Kui lülitate silumissõnumi sisse, prinditakse välja järgmine teave:

• TI taasdraiveri sätteid nii TX kui ka RX puhul loetakse ja kuvatakse üks kord pärast ELF-i programmeerimist file.
• RX EDID konfiguratsiooni ja hotplug protsessi olekuteade
• Eraldusvõime koos või ilma FRL-i tugiteabega, mis on eraldatud EDID-st TX-ga ühendatud valamu. Seda teavet kuvatakse iga TX hotplugi kohta.
• TX-lingi treeningprotsessi olekuteade TX-lingi treeningu ajal.

2.15.2. SCDC teave valamust, mis on ühendatud TX-ga
Seda funktsiooni saate kasutada SCDC teabe hankimiseks.

1. Käivitage Nios II terminali käsk Nios II Command Shellis: nios2-terminal
2. Vajutage Intel Arria 2 FPGA arenduskomplektil kasutaja_pb[10].

Tarkvara loeb ja kuvab Nios II terminali TX-ga ühendatud valamu SCDC teavet.
2.15.3. Kella sageduse mõõtmine
Kasutage seda funktsiooni erinevate kellade sageduse kontrollimiseks.

1. Jaotises hdmi_rx_top ja hdmi_tx_top files, tühistage kommentaar “//`define DEBUG_EN 1”.
2. Lisage iga mr_rate_detect eksemplari refclock_measure signaal Signal Tap Logic Analyzerisse, et saada iga kella taktsagedus (10 ms kestusega).
3. Koostage kujundus Signal Tap Logic Analyzeriga.
4. Programmeerige SOF file ja käivitage Signal Tap Logic Analyzer.

Tabel 27. Kellad

Moodul	mr_rate_detect eksemplar	Mõõdetav kell
hdmi_rx_top	rx_pll_tmds	RX CDR võrdluskell 0
	rx_clk0_freq	RX transiiveri kell kanalist 0 välja
	rx_vid_clk_freq	RX videokell
	rx_frl_clk_freq	RX FRL kell
	rx_hsync_freq	Vastuvõetud videokaadri Hsync sagedus
hdmi_tx_top	tx_clk0_freq	TX transiiveri kell kanalist 0 välja
	vid_clk_freq	TX videokell
	frl_clk_freq	TX FRL kell
	tx_hsync_freq	Edastatava videokaadri Hsync sagedus

2.16. Disaini uuendamine
Tabel 28. HDMI disain Näitample Ühilduvus eelmise Intel Quartus Prime Pro väljaande tarkvaraversiooniga

Disain ntample Variant	Võimalus minna üle versioonile Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 disain, näitample (toetus FRL = 1)	Ei

Mis tahes mitteühilduva disaini puhul, ntampvähem, peate tegema järgmist:

1. Looge uus kujundus, ntample praeguses Intel Quartus Prime Pro Editioni tarkvaraversioonis, kasutades teie olemasoleva kujundusega samu konfiguratsioone.
2. Võrrelge kogu disaini ntample kataloog koos kujundusega example loodud eelmise Intel Quartus Prime Pro Editioni tarkvaraversiooni abil. Üles leitud muudatused.

HDMI 2.0 disain, näitample (toetus FRL = 0)

HDMI Intel FPGA IP disain example demonstreerib ühte HDMI eksemplari paralleelset loopbacki, mis koosneb kolmest RX-kanalist ja neljast TX-kanalist.
Tabel 29. HDMI Intel FPGA IP Design Example Intel Arria 10 seadmete jaoks

Disain ntample	Andmeedastuskiirus	Kanalirežiim	Loopback tüüp
Arria 10 HDMI RX-TX taasedastus	< 6,000 Mbps	Lihtne	Paralleelselt FIFO puhvriga

Omadused

• Disain loob FIFO puhvrid, et teostada HDMI-videovoo otsene läbimine HDMI-valamu ja allika vahel.
  
• Disain kasutab varajaseks silumiseks LED-olekuttage.
• Disain on varustatud ainult RX ja TX valikutega.
• Disain demonstreerib dünaamilise ulatuse ja valdamise (HDR) InfoFrame'i sisestamist ja filtreerimist RX-TX lingimoodulis.
• Disain demonstreerib EDID-läbipääsu haldamist välisest HDMI-valust välisele HDMI-allikale, kui selle käivitab TX-i kuumpistikusündmus.
• Disain võimaldab tööaja juhtimist DIP-lüliti ja surunupu kaudu, et hallata HDMI TX-tuumsignaale:
  — režiimisignaal DVI- või HDMI-kodeeringuga videokaadri valimiseks
  — info_avi[47], info_vsi[61] ja audio_info_ai[48] signaalid, et valida külgribade või täiendavate andmeportide kaudu pakettside edastamine

RX-eksemplar võtab väliselt videogeneraatorilt vastu videoallika ja andmed läbivad seejärel tagasisilmus-FIFO, enne kui need edastatakse TX-eksemplarile.
Funktsionaalsuse kontrollimiseks peate TX-tuumaga ühendama välise videoanalüsaatori, monitori või HDMI-ühendusega televiisori.
3.1. HDMI 2.0 RX-TX taasedastuse kujunduse plokkskeem
HDMI 2.0 RX-TX taasedastamise disain, ntample demonstreerib paralleelset loopbacki simplekskanali režiimis HDMI Intel FPGA IP jaoks.
Joonis 20. HDMI RX-TX taasedastuse plokkskeem (Intel Quartus Prime Pro väljaanne)Joonis 21. HDMI RX-TX taasedastuse plokkskeem (Intel Quartus Prime Standard Edition)Seotud teave
PLL-i kaskaadse või mittespetsiaalse kellatee värin Arria 10 PLL-i võrdluskella jaoks Vaadake seda lahendust, et leida lahendus, kui teie disainikellad kogevad täiendavat
värisemine.
3.2. Riist- ja tarkvaranõuded
Intel kasutab disaini testimiseks järgmist riist- ja tarkvara, ntample.
Riistvara

• Intel Arria 10 GX FPGA arenduskomplekt
• HDMI-allikas (graafikaprotsessor (GPU))
• HDMI valamu (monitor)
• Bitec HDMI FMC 2.0 tütarkaart (versioon 11)
• HDMI kaablid

Märkus.
Saate valida oma Biteci HDMI tütarkaardi versiooni. Määrake kohalikuks parameetriks BITEC_DAUGHTER_CARD_REV ülatasemel 4, 6 või 11 file (a10_hdmi2_demo.v). Kui muudate versiooni, võib konstruktsioon transiiveri kanaleid vahetada ja polaarsust ümber pöörata vastavalt Bitec HDMI tütarkaardi nõuetele. Kui määrate parameetri BITEC_DAUGHTER_CARD_REV väärtuseks 0, ei muuda konstruktsioon transiiveri kanaleid ega polaarsust. HDMI 2.1 disaini jaoks, ntamples, Disain Exampvahekaardil määrake HDMI tütarkaardi versioon versioonile 9, versioonile 4 või tütarkaardi puudumisele. Vaikeväärtus on Redaktsioon 9.
Tarkvara

• Intel Quartus Prime versioon 18.1 ja uuemad (riistvara testimiseks)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, RivieraPRO, VCS (ainult Verilog HDL)/VCS MX või Xceliumi paralleelsimulaator

3.3. Kataloogi struktuur
Kataloogid sisaldavad loodud files HDMI Intel FPGA IP-disaini jaoks, ntample.
Joonis 22. Disaini kataloogistruktuur ExampleTabel 30. Loodud RTL Files

Kaustad	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro väljaanne)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro väljaanne)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro väljaanne)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro väljaanne)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro väljaanne)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro väljaanne)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro väljaanne)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro väljaanne)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro väljaanne)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro väljaanne)
	quartus.ini
levinud	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro väljaanne)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro väljaanne)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro väljaanne)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
sdc	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Tabel 31. Loodud simulatsioon Files
Lisateabe saamiseks vaadake Simulatsiooni testbenchi jaotist.

Kaustad	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
kadents	/cds.lib
	/hdl.var
	<kaust cds_libs>

mentor	/mentor.do
	/msim_setup.tcl
konspektid	/vcs/filelist.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro väljaanne)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
levinud (Intel Quartus Prime Pro väljaanne)	/modelsim_files.tcl
	/riviera_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro väljaanne)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro väljaanne)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro väljaanne)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Tabel 32.Loodud tarkvara Files

Kaustad	Files
tx_control_src Märkus. Kaust tx_control sisaldab ka nende duplikaate files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro väljaanne)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro väljaanne)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/main.c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Disaini komponendid
HDMI Intel FPGA IP disain example nõuab neid komponente.
Tabel 33. HDMI RX ülemised komponendid

Moodul	Kirjeldus
HDMI RX-tuum	IP võtab vastu jadaandmed vastu transiiver Native PHY-lt ja teostab andmete joondamise, kanali moonutamise, TMDS-dekodeerimise, lisaandmete dekodeerimise, videoandmete dekodeerimise, heliandmete dekodeerimise ja deskrambleerimise.
I2	I2C on liides, mida kasutatakse Sink Display Data Channel (DDC) ja Status and Data Channel (SCDC) jaoks. HDMI-allikas kasutab DDC-d, et teha kindlaks valamu võimalused ja omadused, lugedes täiustatud laiendatud kuva identifitseerimisandmete (E-EDID) andmestruktuuri. • E-EDID 8-bitised I2C alam-aadressid on 0xA0 ja 0xA1. LSB näitab juurdepääsu tüüpi: 1 lugemiseks ja 0 kirjutamiseks. Kui HPD sündmus toimub, vastab I2C alam E-EDID andmetele, lugedes neid kiibil olevast RAM-ist. • Ainult I2C alluv-kontroller toetab ka SCDC-d HDMI 2.0 toimingute jaoks. SCDC 8-bitine I2C alluva aadress on 0xA8 ja 0xA9. Kui HPD sündmus toimub, teostab I2C alamseade kirjutamise või lugemise tehingu HDMI RX-i südamiku SCDC liidesesse või sealt. Märkus. Seda SCDC jaoks mõeldud I2C alluvat kontrollerit pole vaja, kui HDMI 2.0b pole ette nähtud. Kui lülitate sisse Kaasa I2C parameetriga, kaasatakse see plokk tuuma sisse ja pole sellel tasemel nähtav.
EDID RAM	Disain salvestab EDID-teabe RAM-i 1-pordilise IP-tuuma abil. Standardne kahejuhtmeline (kell ja andmeside) jadasiiniprotokoll (ainult alamkontroller I2C) edastab CEA-861-D ühilduva E-EDID andmestruktuuri. See EDID RAM salvestab E-EDID teabe. Märkus. Kui lülitate sisse Kaasake EDID RAM parameetriga, kaasatakse see plokk tuuma sisse ja pole sellel tasemel nähtav.
IOPLL	IOPLL genereerib sissetuleva TMDS-kella jaoks RX CDR-i võrdluskella, lingikiiruse kella ja videokella. • Väljundkell 0 (CDR võrdluskell) • Väljundkell 1 (lingi kiiruskell) • Väljundkell 2 (videokell) Märkus. IOPLL-i vaikekonfiguratsioon ei kehti ühegi HDMI-eraldusvõime jaoks. IOPLL konfigureeritakse sisselülitamisel uuesti sobivatele sätetele.
Transiiver PHY Reset Controller	Transceiver PHY lähtestamiskontroller tagab RX transiiverite usaldusväärse lähtestamise. Selle kontrolleri lähtestussisendi käivitab RX-i ümberseadistus ning see genereerib transiiver Native PHY plokile vastava analoog- ja digitaalse lähtestussignaali vastavalt ploki sees olevale lähtestusjärjestusele.
RX Native PHY	Kõva transiiveriplokk, mis võtab vastu jadaandmeid välisest videoallikast. See deserialiseerib jadaandmed paralleelandmeteks enne andmete edastamist HDMI RX-tuuma.
RX ümberkonfigureerimise haldus	RX-i ümberkonfigureerimise haldus, mis rakendab kiiruse tuvastamise vooluringi HDMI PLL-iga, et suunata RX-transiiver töötama mis tahes suvalise lingikiirusega vahemikus 250 Mbps kuni 6,000 Mbps. Vt joonist 23 leheküljel 63 allpool.

IOPLL-i ümberseadistamine

IOPLL-i ümberkonfigureerimisplokk hõlbustab PLL-ide dünaamilist reaalajas ümberkonfigureerimist Inteli FPGA-des. See plokk värskendab reaalajas väljundi taktsagedust ja PLL ribalaiust, ilma kogu FPGA-d ümber konfigureerimata. See plokk töötab Intel Arria 100 seadmetes sagedusel 10 MHz. IOPLL-i ümberkonfigureerimise piirangu tõttu rakendage IOPLL-i ümberkonfigureerimise IP-aadressi genereerimise ajal Quartus INI permit_nf_pll_reconfig_out_of_lock=on. Quartus INI rakendamiseks lisage faili quartus.ini "permit_nf_pll_reconfig_out_of_lock=on" file ja asetage file Intel Quartus Prime'i projektikataloog. Peaksite nägema hoiatusteadet, kui redigeerite Quartus Prime'i tarkvaras INI-ga IOPLL-i ümberseadistusplokki (pll_hdmi_reconfig). Märkus. Ilma selle Quartus INIta ei saa IOPLL-i ümberseadistamist lõpule viia, kui IOPLL kaotab ümberseadistamise ajal lukustuse.

PIO

Paralleelsisendi/väljundi (PIO) plokk toimib juhtimis-, oleku- ja lähtestusliidestena CPU alamsüsteemile või sellest välja.

Joonis 23. Mitme kiirusega ümberkonfigureerimise järjestuse voog
Joonisel on kujutatud kontrolleri mitme kiirusega ümberkonfigureerimise järjestuse voogu, kui see võtab vastu sisendandmevoo ja võrdlustakti sagedust või kui transiiver on lukustamata.Tabel 34. HDMI TX ülemised komponendid

Moodul	Kirjeldus
HDMI TX südamik	IP-tuum võtab vastu videoandmeid tipptasemelt ning teostab TMDS-kodeeringut, abiandmete kodeerimist, heliandmete kodeerimist, videoandmete kodeerimist ja skrambleerimist.
I2C meister	I2C on liides, mida kasutatakse Sink Display Data Channel (DDC) ja Status and Data Channel (SCDC) jaoks. HDMI-allikas kasutab DDC-d, et teha kindlaks valamu võimalused ja omadused, lugedes täiustatud laiendatud kuva identifitseerimisandmete (E-EDID) andmestruktuuri. • DDC-na loeb I2C Master EDID-d välisest valamust, et konfigureerida EDID-teavet EDID-mälu HDMI RX Topis või videotöötluseks. • SCDC-na edastab I2C ülemseade SCDC andmestruktuuri FPGA allikast välise valamu HDMI 2.0b tööks. NäiteksampKui väljaminev andmevoog on üle 3,400 Mbps, käsib Nios II protsessor I2C ülemseadmel värskendada neelaja SCDC konfiguratsiooniregistri bitid TMDS_BIT_CLOCK_RATIO ja SCRAMBLER_ENABLE väärtusele 1.
IOPLL	IOPLL tarnib lingi kiiruskella ja videokella sissetulevast TMDS-i kellast. • Väljundkell 1 (lingi kiiruskell) • Väljundkell 2 (videokell) Märkus. IOPLL-i vaikekonfiguratsioon ei kehti ühegi HDMI-eraldusvõime jaoks. IOPLL konfigureeritakse sisselülitamisel uuesti sobivatele sätetele.
Transiiver PHY Reset Controller	Transceiver PHY lähtestamiskontroller tagab TX transiiverite usaldusväärse lähtestamise. Selle kontrolleri lähtestussisend käivitatakse ülemisest tasemest ning see genereerib transiiver Native PHY plokile vastava analoog- ja digitaalse lähtestussignaali vastavalt ploki sees olevale lähtestusjärjestusele. Selle ploki tx_ready väljundsignaal toimib ka lähtestussignaalina HDMI Intel FPGA IP-le, mis näitab, et transiiver on valmis ja töötab ning on valmis tuumast andmeid vastu võtma.
Transiiver Native PHY	Kõva transiiveriplokk, mis võtab vastu paralleelsed andmed HDMI TX südamikust ja järjestab selle edastamise andmed. Ümberkonfigureerimisliides on TX Native PHY plokis lubatud, et demonstreerida ühendust TX Native PHY ja transiiveri vahekohtuniku vahel. TX Native PHY jaoks ümberseadistamist ei tehta. Märkus. HDMI TX kanalitevahelise kallutamise nõude täitmiseks määrake Intel Arria 10 Transceiver Native PHY parameetriredaktoris TX-kanali sidumisrežiimi suvand väärtusele PMA ja PCS liimimine. Samuti peate transiiveri lähtestuskontrolleri (tx_digitalreset) digitaalse lähtestamise signaalile lisama maksimaalse kaldsuse (set_max_skew) piirangu, nagu on soovitatud Intel Arria 10 transiiveri PHY kasutusjuhend.
TX PLL	Saatja PLL-plokk annab transiiveri algse PHY-plokile järjestikuse kiirkella. Selle HDMI Intel FPGA IP-disaini jaoks example, fPLL-i kasutatakse TX PLL-ina.
IOPLL-i ümberseadistamine	IOPLL-i ümberkonfigureerimisplokk hõlbustab PLL-ide dünaamilist reaalajas ümberkonfigureerimist Inteli FPGA-des. See plokk värskendab reaalajas väljundi taktsagedust ja PLL ribalaiust, ilma kogu FPGA-d ümber konfigureerimata. See plokk töötab Intel Arria 100 seadmetes sagedusel 10 MHz. IOPLL-i ümberkonfigureerimise piirangu tõttu rakendage IOPLL-i ümberkonfigureerimise IP-aadressi genereerimise ajal Quartus INI permit_nf_pll_reconfig_out_of_lock=on. Quartus INI rakendamiseks lisage faili quartus.ini "permit_nf_pll_reconfig_out_of_lock=on" file ja asetage file Intel Quartus Prime'i projektikataloog. Peaksite nägema hoiatusteadet, kui redigeerite tarkvaras Intel Quartus Prime koos INI-ga IOPLL-i ümberseadistusplokki (pll_hdmi_reconfig). Märkus. Ilma selle Quartus INIta ei saa IOPLL-i ümberseadistamist lõpule viia, kui IOPLL kaotab ümberseadistamise ajal lukustuse.
PIO	Paralleelsisendi/väljundi (PIO) plokk toimib juhtimis-, oleku- ja lähtestusliidestena CPU alamsüsteemile või sellest välja.

Tabel 35. Transiiveri andmeedastuskiirus ja ülekäigudamplingi tegur iga TMDS-i kella sagedusvahemiku jaoks

TMDS-i kellasagedus (MHz)	TMDS Bit clock Ratio	Oversampmolva tegur	Transiiveri andmeedastuskiirus (Mbps)
85–150	1	Ei kohaldata	3400–6000
100–340	0	Ei kohaldata	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tabel 36. Tipptaseme ühised plokid

Moodul

Kirjeldus

Transiiveri vahekohtunik

See üldine funktsionaalne plokk takistab transiiverite samaaegset ümberkalibreerimist, kui sama füüsilise kanali RX- või TX-transiiverid vajavad ümberkonfigureerimist. Samaaegne ümberkalibreerimine mõjutab rakendusi, kus sama kanali RX- ja TX-transiiverid on määratud sõltumatutele IP-rakendustele. See transiiveri arbiiter on eraldusvõime laiendus, mida soovitatakse simpleks-TX ja simpleks-RX ühendamiseks samasse füüsilisesse kanalisse. See transiiveri vahekohtunik abistab ka Avalon-MM RX-i ja TX-i ümberseadistamise taotluste ühendamisel ja vahekorral, mis on suunatud ühe kanali ühepoolsetele RX- ja TX-transiiveridele, kuna transiiverite ümberkonfigureerimisliidese pordile pääseb juurde ainult järjestikku. Liidese ühendus transiiveri vahekohtuniku ja TX/RX-i algse PHY/PHY lähtestuskontrolleri vahel blokeerib selles konstruktsioonis ntample demonstreerib üldist režiimi, mis kehtib mis tahes IP-kombinatsiooni jaoks, kasutades transiiveri vahekohtunikku. Transiiveri vahekohtunik ei ole vajalik, kui kanalis kasutatakse ainult RX või TX transiiverit. Transiiveri vahekohtunik tuvastab ümberseadistuse taotleja oma Avalon-MM ümberkonfigureerimisliideste kaudu ja tagab, et vastav tx_reconfig_cal_busy või rx_reconfig_cal_busy on vastavalt väravaga varustatud. HDMI-rakenduse puhul algatab ümberkonfigureerimise ainult RX. Kanaldades Avalon-MM-i ümberseadistuspäringu vahekohtuniku kaudu, tuvastab vahekohtunik, et ümberseadistamise taotlus pärineb RX-st, mis seejärel tx_reconfig_cal_busy kinnitab ja võimaldab rx_reconfig_cal_busy kinnitada. Värav takistab TX-transiiveri tahtmatut kalibreerimisrežiimi viimist.

	Märkus. Kuna HDMI nõuab ainult RX-i ümberseadistamist, on tx_reconfig_mgmt_* signaalid seotud. Samuti pole Avalon-MM liides vajalik vahekohtuniku ja TX Native PHY ploki vahel. Plokid on disainis liidesele määratud ntample, et demonstreerida transiiveri transiiveri üldist ühendust TX/RX algse PHY/PHY lähtestuskontrolleriga.
RX-TX link	• HDMI RX-tuuma videoandmete väljund- ja sünkroonimissignaalid liiguvad DCFIFO kaudu RX- ja TX-videokella domeenides. • Üldine juhtpakett (GCP), inforaamid (AVI, VSI ja AI), lisaandmed ja heliandmed liiguvad DCFIFO-de kaudu RX- ja TX-lingi kiiruse kella domeenides. • HDMI TX südamiku lisaandmeport juhib lisaandmeid, mis voolavad läbi DCFIFO vasturõhu kaudu. Vasturõhk tagab, et lisaandmepordis pole mittetäielikku lisapaketti. • See plokk teostab ka välist filtreerimist: — Filtreerib heliandmete ja helikella regenereerimise paketi lisaandmevoost enne edastamist HDMI TX-tuuma lisaandmeporti. Märkus. Selle filtreerimise keelamiseks vajutage kasutaja_pb[2]. Lubage see filtreerimine, et vältida heliandmete ja helikella regenereerimise paketi dubleerimist uuesti edastatavas lisaandmevoos. — Filtreerib suure dünaamilise ulatusega (HDR) teaberaami HDMI RX-i lisaandmetest ja lisab eksample HDR InfoFrame HDMI TX lisaandmetele Avalon ST multiplekseri kaudu.
CPU alamsüsteem	CPU alamsüsteem toimib SCDC ja DDC kontrolleritena ning allika ümberkonfigureerimise kontrollerina. • Lähteallikas SCDC kontroller sisaldab I2C peakontrollerit. I2C juhtkontroller edastab SCDC andmestruktuuri FPGA allikast välisse valamu HDMI 2.0b töötamiseks. NäiteksampKui väljaminev andmevoog on 6,000 Mbps, käsib Nios II protsessor I2C põhikontrolleril värskendada TMDS-i konfiguratsiooniregistri TMDS_BIT_CLOCK_RATIO ja SCRAMBLER_ENABLE bitid väärtusele 1. • Sama I2C ülemseade edastab ka DDC andmestruktuuri (E-EDID) HDMI allika ja välise valamu vahel. • Nios II protsessor toimib HDMI-allika ümberkonfigureerimiskontrollerina. Protsessor tugineb perioodilise kiiruse tuvastamisele RX-i ümberkonfiguratsioonihalduse moodulist, et teha kindlaks, kas TX vajab ümberkonfigureerimist. Avalon-MM alluv tõlkija pakub liidese Nios II protsessori Avalon-MM ülemliidese ja väliselt instantseeritud HDMI-allika IOPLL ja TX Native PHY Avalon-MM alamliideste vahel. • TX-i ümberkonfigureerimisjärjestuse voog on sama, mis RX-i jaoks, välja arvatud see, et PLL-i ja transiiveri ümberkonfigureerimine ja lähtestamise jada viiakse läbi järjestikku. Vt joonist 24 lk 67.

Joonis 24. Ümberkonfigureerimise järjestuse voog
Joonis illustreerib Nios II tarkvaravoogu, mis hõlmab I2C peamise ja HDMI-allika juhtnuppe.3.5. Dünaamilise ulatuse ja valdamise (HDR) inforaami sisestamine ja filtreerimine
HDMI Intel FPGA IP disain example sisaldab HDR InfoFrame'i sisestamise demonstratsiooni RX-TX loopback süsteemi.
HDMI spetsifikatsiooni versioon 2.0b võimaldab dünaamilise ulatuse ja valdamise inforaami edastamist HDMI lisavoo kaudu. Demonstratsioonis toetab lisaandmete sisestamise plokk HDR-i sisestamist. Peate ainult vormindama kavandatud HDR-infokaadri paketi, nagu on täpsustatud mooduli signaalide loendi tabelis, ja kasutama kaasasolevat AUX-i sisestamise juhtimismoodulit, et ajastada HDR-inforaami sisestamine iga videokaadri järel.
Selles eksampkonfiguratsiooni korral, kui sissetulev lisavoog juba sisaldab HDR-i teaberaami, filtreeritakse voogesitatud HDR-sisu. Filtreerimine väldib edastatavaid vastuolulisi HDR-teaberaame ja tagab, et ainult HDR S-is määratud väärtusedample Data moodulit kasutatakse.
Joonis 25. RX-TX link koos dünaamilise ulatusega ja Mastering InfoFrame'i lisamisega
Joonisel on kujutatud RX-TX lingi plokkskeem, sealhulgas dünaamiline vahemik ja Mastering InfoFrame sisestamine HDMI TX-tuuma abivoogu.
Tabel 37. Lisaandmete sisestamise plokk (altera_hdmi_aux_hdr) signaalid

Signaal	Suund	Laius	Kirjeldus
Kell ja lähtestamine
clk	Sisend	1	Kella sisend. See kell peaks olema ühendatud lingi kiiruskellaga.
lähtestada	Sisend	1	Lähtestage sisend.

Abipakettide generaatori ja multiplekseri signaalid
multiplekseri_välja_andmed	Väljund	72	Avaloni voogesitusväljund multiplekserist.
multiplexer_out_valid	Väljund	1
multiplexer_out_ready	Väljund	1
multiplexer_out_startofpakett	Väljund	1
multiplexer_out_endofpacket	Väljund	1
multiplekseri_väljundkanal	Väljund	11
multiplekser_andmetes	Sisend	72	Avaloni voogesituse sisend multiplekseri In1 porti. HDMI TX Video Vsync. See signaal tuleks sünkroonida lingi kiiruse kella domeeniga. Tuum lisab HDR-i inforaami lisavoogu selle signaali tõusvas servas.
multiplexer_in_valid	Sisend	1
multiplexer_in_ready	Sisend	1
multiplekser_paketi alguses	Sisend	1
multiplexer_in_endofpacket hdmi_tx_vsync	Sisend Sisend	1 1

Tabel 38. HDR-andmemooduli (altera_hdmi_hdr_infoframe) signaalid

Signaal	Suund	Laius	Kirjeldus
hb0	Väljund	8	Dünaamilise vahemiku päisebait 0 ja teaberaami valdamine: InfoFrame'i tüübi kood.
hb1	Väljund	8	Dünaamilise vahemiku 1. päisebait ja teaberaami valdamine: InfoFrame'i versiooninumber.
hb2	Väljund	8	Dünaamilise vahemiku 2. päisebait ja teaberaami valdamine: teaberaami pikkus.
pb	Sisend	224	Dünaamilise vahemiku andmebait ja teaberaami valdamine.

Tabel 39. Dünaamiline ulatus ja inforaami andmebaitide kogumi bitiväljad

Bitiväli	Definitsioon	Staatilise metaandmete tüüp 1
7:0	Andmebait 1: {5'h0, EOTF[2:0]}
15:8	Andmebait 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Andmebait 3: Static_Metadata_Descriptor	kuva_primaries_x[0], LSB
31:24	Andmebait 4: Static_Metadata_Descriptor	kuva_primaries_x[0], MSB
39:32	Andmebait 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Andmebait 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Andmebait 7: Static_Metadata_Descriptor	kuva_primaries_x[1], LSB
63:56	Andmebait 8: Static_Metadata_Descriptor	kuva_primaries_x[1], MSB
71:64	Andmebait 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Andmebait 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Andmebait 11: Static_Metadata_Descriptor	kuva_primaries_x[2], LSB
95:88	Andmebait 12: Static_Metadata_Descriptor	kuva_primaries_x[2], MSB
103:96	Andmebait 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Andmebait 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Andmebait 15: Static_Metadata_Descriptor	valge_punkt_x, LSB
127:120	Andmebait 16: Static_Metadata_Descriptor	valge_punkt_x, MSB
135:128	Andmebait 17: Static_Metadata_Descriptor	valge_punkt_y, LSB

143:136	Andmebait 18: Static_Metadata_Descriptor	valge_punkt_y, MSB
151:144	Andmebait 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Andmebait 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Andmebait 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Andmebait 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Andmebait 23: Static_Metadata_Descriptor	Maksimaalne sisu valgustase, LSB
191:184	Andmebait 24: Static_Metadata_Descriptor	Maksimaalne sisu valgustase, MSB
199:192	Andmebait 25: Static_Metadata_Descriptor	Maksimaalne kaadri keskmine valgustase, LSB
207:200	Andmebait 26: Static_Metadata_Descriptor	Maksimaalne kaadri keskmine valgustase, MSB
215:208	Reserveeritud
223:216	Reserveeritud

HDR-i sisestamise ja filtreerimise keelamine
HDR-i sisestamise ja filtri keelamine võimaldab teil kontrollida allika abivoos juba saadaval oleva HDR-sisu taasedastamist ilma RX-TX-i taasedastuse kujundust muutmataample.
HDR InfoFrame'i sisestamise ja filtreerimise keelamiseks tehke järgmist.

1. Määrake block_ext_hdr_infoframe väärtuseks 1'b0 failis rxtx_link.v file et vältida HDR-i teaberaami filtreerimist abivoost.
2. Määrake failis altera_hdmi_aux_hdr.v eksemplari avalon_st_multiplexer multiplexer_in0_valid file 1'b0-le, et vältida lisapakettide generaatori moodustamist ja täiendava HDR-i teaberaami sisestamist TX-i abivoogu.
   

3.6. Kella skeem
Kellastamisskeem illustreerib HDMI Intel FPGA IP-disaini kelladomeene, ntample.
Joonis 26. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Pro väljaanne)Joonis 27. HDMI Intel FPGA IP Design Example Clocking Scheme (Intel Quartus Prime Standard Edition)Tabel 40. Kellaskeemi signaalid

Kell	Signaali nimi disainis	Kirjeldus
TX IOPLL/ TX PLL võrdluskell 1	hdmi_clk_in	Viide kella TX IOPLL ja TX PLL. Kellasagedus on sama, mis HDMI TX TMDS-i kellakanali eeldatav TMDS-i taktsagedus. Selle HDMI Intel FPGA IP-disaini jaoks exampSee kell on demonstreerimise eesmärgil ühendatud RX TMDS-kellaga. Oma rakenduses peate parema värinajõudluse tagamiseks varustama programmeeritava ostsillaatori TMDS-i taktsagedusega spetsiaalse kella. Märkus. Ärge kasutage transiiveri RX viiku TX PLL-i võrdluskellana. Teie kujundus ei sobi, kui asetate HDMI TX refclki RX-i kontaktile.
TX transiiver Clock Out	tx_clk	Transiiverist taastus kellaaeg ja sagedus varieerub sõltuvalt andmeedastuskiirusest ja sümbolitest kella kohta. TX transiiveri väljundsagedus = Transiiveri andmeedastuskiirus/ (sümbol kella kohta*10)
TX PLL jadakell	tx_bonding_clocks	TX PLL-i genereeritud jadakiirkell. Kellasagedus määratakse andmeedastuskiiruse alusel.
TX/RX lingi kiiruskell	ls_clk	Lingi kiiruskell. Lingi kiiruse taktsagedus sõltub eeldatavast TMDS-i taktsagedusest, ülevõtmistestamplingifaktor, sümbolid kella kohta ja TMDS-biti taktsagedus.

		TMDS biti kella suhe	Link Speed ​​Clock Frequency
		0	TMDS-i kellasagedus/ sümbol kella kohta
		1	TMDS-i taktsagedus *4 / sümbol kella kohta
TX/RX videokell	vid_clk	Video andmekell. Videoandmete kella sagedus tuletatakse TX-lingi kiiruskellast, mis põhineb värvisügavusel.
		TMDS biti kella suhe	Videoandmete kellasagedus
		0	TMDS-kell/ Sümbol kella kohta/ Värvisügavuse tegur
		1	TMDS-kell *4 / Sümbol kella kohta/ Värvisügavuse tegur
		Bitti värvi kohta	Värvisügavuse tegur
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS kell	tmds_clk_in	TMDS-i kellakanal HDMI RX-ist ja ühendub IOPLL-i võrdluskellaga.
RX CDR-i võrdluskell 0 /TX PLL-i võrdluskell 0	fr_clk	Tasuta töötav viitekell RX CDR-i ja TX PLL-i jaoks. See kell on vajalik sisselülitamise kalibreerimiseks.
RX CDR-i võrdluskell 1	iopll_outclk0	Võrdluskell RX transiiveri RX CDR-ile.
		Andmeedastuskiirus	RX võrdluskella sagedus
		Andmeedastuskiirus <1 Gbps	5× TMDS taktsagedus
		1 Gbps< andmeedastuskiirus <3.4 Gbps	TMDS taktsagedus
		Andmeedastuskiirus >3.4 Gbps	4× TMDS taktsagedus
		• Andmeedastuskiirus <1 Gbps: ületamise korralamptransiiveri minimaalse andmeedastuskiiruse nõude täitmiseks. • Andmeedastuskiirus >3.4 Gbps: TMDS-i bitikiiruse ja taktsageduse suhte kompenseerimiseks 1/40, et hoida transiiveri andmeedastuskiiruse ja taktsageduse suhet 1/10. Märkus. Ärge kasutage transiiveri RX viiku CDR-i võrdluskellana. Teie kujundus ei sobi, kui asetate HDMI RX refclki RX-viigule.
RX transiiveri kella väljund	rx_clk	Transiiverist taastus kellaaeg ja sagedus varieerub sõltuvalt andmeedastuskiirusest ja sümbolitest kella kohta. RX transiiveri väljundsagedus = transiiveri andmeedastuskiirus/ (sümbol kella kohta*10)
Juhtimiskell	mgmt_clk	Tasuta töötav 100 MHz kell nende komponentide jaoks:

		• Avalon-MM liidesed ümberkonfigureerimiseks — Sagedusvahemiku nõue on vahemikus 100–125 MHz. •, PHY lähtestamise kontroller transiiveri lähtestusjärjestuse jaoks — Sagedusvahemiku nõue on vahemikus 1–500 MHz. • IOPLL-i ümberkonfigureerimine — Maksimaalne taktsagedus on 100 MHz. • RX-i ümberkonfigureerimine haldamiseks • PROTSESSOR • I2C Master
I2C kell	i2c_clk	100 MHz kellasisend, mis töötab I2C alluvas, SCDC-registrid HDMI RX-i südamikus ja EDID RAM.

Seotud teave

• Transiiveri RX Pin kasutamine CDR-i võrdluskellana
• Transiiveri RX-pistiku kasutamine TX PLL-i võrdluskellana

3.7. Liidese signaalid
Tabelites on loetletud HDMI Intel FPGA IP-disaini signaalid, ntample.
Tabel 41. Tipptaseme signaalid

Signaal	Suund	Laius	Kirjeldus
Pardal olev ostsillaatori signaal
clk_fpga_b3_p	Sisend	1	100 MHz vabalt töötav kell südamiku võrdluskella jaoks
REFCLK_FMCB_P (Intel Quartus Prime Pro väljaanne)	Sisend	1	625 MHz vabalt töötav kell transiiveri referentskella jaoks; see kell võib olla mis tahes sagedusega

Kasutaja nupud ja LED-id
kasutaja_pb	Sisend	1	Vajutage nuppu HDMI Intel FPGA IP disainifunktsioonide juhtimiseks
cpu_resetn	Sisend	1	Globaalne lähtestamine
user_led_g	Väljund	4	Roheline LED-ekraan LED-i funktsioonide kohta lisateabe saamiseks vaadake jaotist Riistvara häälestus lk 89.
user_led_r	Väljund	4	Punane LED ekraan LED-i funktsioonide kohta lisateabe saamiseks vaadake jaotist Riistvara häälestus lk 89.

HDMI FMC tütarkaardi kontaktid FMC pordis B
fmcb_gbtclk_m2c_p_0	Sisend	1	HDMI RX TMDS kell
fmcb_dp_m2c_p	Sisend	3	HDMI RX punased, rohelised ja sinised andmekanalid • Biteci tütarkaardi redaktsioon 11 — [0]: RX TMDS kanal 1 (roheline) — [1]: RX TMDS kanal 2 (punane) — [2]: RX TMDS kanal 0 (sinine) • Biteci tütarkaardi versioon 4 või 6 — [0]: RX TMDS kanal 1 (roheline) — polaarsus on pööratud — [1]: RX TMDS kanal 0 (sinine) — polaarsus on pööratud — [2]: RX TMDS Channel 2 (punane) — polaarsus on pööratud
fmcb_dp_c2m_p	Väljund	4	HDMI TX kell, punased, rohelised ja sinised andmekanalid • Biteci tütarkaardi redaktsioon 11 — [0]: TX TMDS kanal 2 (punane) — [1]: TX TMDS kanal 1 (roheline) — [2]: TX TMDS kanal 0 (sinine) — [3]: TX TMDS-i kellakanal • Biteci tütarkaardi versioon 4 või 6 — [0]: TX TMDS-i kellakanal — [1]: TX TMDS kanal 0 (sinine) — [2]: TX TMDS kanal 1 (roheline) — [3]: TX TMDS kanal 2 (punane)
fmcb_la_rx_p_9	Sisend	1	HDMI RX +5V toite tuvastamine
fmcb_la_rx_p_8	Inout	1	HDMI RX kuuma pistiku tuvastamine
fmcb_la_rx_n_8	Inout	1	HDMI RX I2C SDA DDC ja SCDC jaoks
fmcb_la_tx_p_10	Sisend	1	HDMI RX I2C SCL DDC ja SCDC jaoks
fmcb_la_tx_p_12	Sisend	1	HDMI TX kuuma pistiku tuvastamine
fmcb_la_tx_n_12	Inout	1	HDMI I2C SDA DDC ja SCDC jaoks
fmcb_la_rx_p_10	Inout	1	HDMI I2C SCL DDC ja SCDC jaoks
fmcb_la_tx_p_11	Inout	1	HDMI I2C SDA kordusjuhi juhtimiseks
fmcb_la_rx_n_9	Inout	1	HDMI I2C SCL taasjuhi juhtimiseks

Tabel 42. HDMI RX tipptaseme signaalid

Signaal	Suund	Laius	Kirjeldus
Kella ja lähtestamise signaalid
mgmt_clk	Sisend	1	Süsteemi kella sisend (100 MHz)
fr_clk (Intel Quartus Prime Pro väljaanne)	Sisend	1	Vabalt töötav kell (625 MHz) esmase transiiveri referentskella jaoks. See kell on vajalik transiiveri kalibreerimiseks sisselülitatud olekus. See kell võib olla mis tahes sagedusega.
lähtestada	Sisend	1	Süsteemi lähtestamise sisend

Signaal	Suund	Laius	Kirjeldus
Kella ja lähtestamise signaalid
reset_xcvr_powerup (Intel Quartus Prime Pro väljaanne)	Sisend	1	Transiiveri lähtestamise sisend. See signaal kinnitatakse tugikellade ümberlülitusprotsessi ajal (vabalt töötavalt kellalt TMDS-kellale) sisselülitatud olekus.
tmds_clk_in	Sisend	1	HDMI RX TMDS kell
i2c_clk	Sisend	1	Kellasisend DDC ja SCDC liidese jaoks
vid_clk_out	Väljund	1	Video kella väljund
ls_clk_out	Väljund	1	Link kiirusega kella väljund
sys_init	Väljund	1	Süsteemi lähtestamine süsteemi lähtestamiseks pärast sisselülitamist

RX transiiver ja IOPLL signaalid
rx_serial_data	Sisend	3	HDMI jadaandmed RX Native PHY-le
gxb_rx_ready	Väljund	1	Näitab, et RX Native PHY on valmis
gxb_rx_cal_busy_out	Väljund	3	RX Native PHY kalibreerimine on transiiveri vahekohtuniku jaoks hõivatud
gxb_rx_cal_busy_in	Sisend	3	Hõivatud signaali kalibreerimine transiiveri vahekohtunikult RX Native PHY-le
iopll_locked	Väljund	1	Näidake, et IOPLL on lukustatud
gxb_reconfig_write	Sisend	3	Transiiveri ümberseadistamine Avalon-MM liides RX Native PHY-lt transiiveri vahekohtunikule
gxb_reconfig_read	Sisend	3
gxb_reconfig_address	Sisend	30
gxb_reconfig_writedata	Sisend	96
gxb_reconfig_readdata	Väljund	96
gxb_reconfig_waitrequest	Väljund	3

RX ümberkonfigureerimise haldus
rx_reconfig_en	Väljund	1	RX-i ümberkonfigureerimine lubab signaali
mõõta	Väljund	24	HDMI RX TMDS taktsageduse mõõtmine (10 ms)
mõõt_kehtiv	Väljund	1	Näitab, et mõõtesignaal on kehtiv
os	Väljund	1	Oversamplingi tegur: • 0: Ületamist poleampmolva • 1: 5× üleminekampmolva
reconfig_mgmt_write	Väljund	1	RX-i ümberkonfigureerimise haldus Avaloni mäluga kaardistatud liides transiiveri vahekohtunikule
reconfig_mgmt_read	Väljund	1
reconfig_mgmt_address	Väljund	12

reconfig_mgmt_writedata	Väljund	32
reconfig_mgmt_readdata	Sisend	32
reconfig_mgmt_waitrequest	Sisend	1

HDMI RX põhisignaalid
TMDS_Bit_clock_Ratio	Väljund	1	SCDC registri liidesed
audio_de	Väljund	1	HDMI RX-tuumaheli liidesed Lisateabe saamiseks vaadake jaotist Valamu liidesed HDMI Intel FPGA IP kasutusjuhendis.
heli_andmed	Väljund	256
audio_info_ai	Väljund	48
heli_N	Väljund	20
audio_CTS	Väljund	20
audio_metadata	Väljund	165
audio_formaat	Väljund	5
aux_pkt_data	Väljund	72	HDMI RX-tuumalised abiliidesed Lisateabe saamiseks vaadake jaotist Valamu liidesed HDMI Intel FPGA IP kasutusjuhendis.
aux_pkt_addr	Väljund	6
aux_pkt_wr	Väljund	1
aux_data	Väljund	72
aux_sop	Väljund	1
aux_eop	Väljund	1
aux_valid	Väljund	1
aux_error	Väljund	1
gcp	Väljund	6	HDMI RX-tuuma külgriba signaalid Lisateabe saamiseks vaadake jaotist Valamu liidesed HDMI Intel FPGA IP kasutusjuhendis.
info_avi	Väljund	112
info_vsi	Väljund	61
colordepth_mgmt_sync	Väljund	2
vid_data	Väljund	N*48	HDMI RX-tuumvideopordid Märkus: N = sümboleid kella kohta Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
vid_vsync	Väljund	N
vid_hsync	Väljund	N
vid_de	Väljund	N
režiimis	Väljund	1	HDMI RX südamiku juhtimis- ja olekupordid Märkus: N = sümboleid kella kohta Vaadake Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
ctrl	Väljund	N*6
lukus	Väljund	3
vid_lock	Väljund	1
in_5v_power	Sisend	1	HDMI RX 5V tuvastamine ja kuumpistiku tuvastamine Vaadake jaotist Valamu liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
hdmi_rx_hpd_n	Inout	1

hdmi_rx_i2c_sda	Inout	1	HDMI RX DDC ja SCDC liides
hdmi_rx_i2c_scl	Inout	1

RX EDID RAM signaalid
edid_ram_access	Sisend	1	HDMI RX EDID RAM-i juurdepääsuliides. Kui soovite EDID RAM-i kirjutada või lugeda, kinnitage edid_ram_access, vastasel juhul tuleks seda signaali hoida madalana.
edid_ram_aadress	Sisend	8
edid_ram_write	Sisend	1
edid_ram_read	Sisend	1
edid_ram_readdata	Väljund	8
edid_ram_writedata	Sisend	8
edid_ram_waitrequest	Väljund	1

Tabel 43. HDMI TX tipptaseme signaalid

Signaal	Suund	Laius	Kirjeldus
Kella ja lähtestamise signaalid
mgmt_clk	Sisend	1	Süsteemi kella sisend (100 MHz)
fr_clk (Intel Quartus Prime Pro väljaanne)	Sisend	1	Vabalt töötav kell (625 MHz) esmase transiiveri referentskella jaoks. See kell on vajalik transiiveri kalibreerimiseks sisselülitatud olekus. See kell võib olla mis tahes sagedusega.
lähtestada	Sisend	1	Süsteemi lähtestamise sisend
hdmi_clk_in	Sisend	1	Viide kella TX IOPLL ja TX PLL. Kellasagedus on sama, mis TMDS-i taktsagedus.
vid_clk_out	Väljund	1	Video kella väljund
ls_clk_out	Väljund	1	Link kiirusega kella väljund
sys_init	Väljund	1	Süsteemi lähtestamine süsteemi lähtestamiseks pärast sisselülitamist
reset_xcvr	Sisend	1	Lähtestage TX-transiiverile
reset_pll	Sisend	1	Lähtestage IOPLL ja TX PLL
reset_pll_reconfig	Väljund	1	Lähtestage PLL-i ümberseadistamisele

TX transiiver ja IOPLL signaalid
tx_serial_data	Väljund	4	HDMI jadaandmed TX Native PHY-st
gxb_tx_ready	Väljund	1	Näitab, et TX Native PHY on valmis
gxb_tx_cal_busy_out	Väljund	4	TX Native PHY kalibreerimise hõivatud signaal transiiveri vahekohtunikule
gxb_tx_cal_busy_in	Sisend	4	Hõivatud signaali kalibreerimine transiiveri vahekohtunikult TX Native PHY-le

TX transiiver ja IOPLL signaalid
iopll_locked	Väljund	1	Näidake, et IOPLL on lukustatud
txpll_locked	Väljund	1	Näidake, et TX PLL on lukustatud
gxb_reconfig_write	Sisend	4	Transiiveri ümberseadistamine Avaloni mälukaardistatud liides TX Native PHY-lt transiiveri vahekohtunikule
gxb_reconfig_read	Sisend	4
gxb_reconfig_address	Sisend	40
gxb_reconfig_writedata	Sisend	128
gxb_reconfig_readdata	Väljund	128
gxb_reconfig_waitrequest	Väljund	4

TX IOPLL ja TX PLL ümberkonfigureerimissignaalid
pll_reconfig_write/ tx_pll_reconfig_write	Sisend	1	TX IOPLL/TX PLL ümberseadistamine Avaloni mälukaardistatud liidesed
pll_reconfig_read/ tx_pll_reconfig_read	Sisend	1
pll_reconfig_address/ tx_pll_reconfig_address	Sisend	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Sisend	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Väljund	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Väljund	1
os	Sisend	2	Oversamplingi tegur: • 0: Ületamist poleampmolva • 1: 3× üleminekampmolva • 2: 4× üleminekampmolva • 3: 5× üleminekampmolva
mõõta	Sisend	24	Näitab edastava video eraldusvõime TMDS-i taktsagedust.

HDMI TX põhisignaalid
ctrl	Sisend	6*N	HDMI TX tuuma juhtliidesed Märkus: N = Sümboleid kella kohta Vaadake jaotist Allika liidesed HDMI Lisateabe saamiseks Intel FPGA IP kasutusjuhend.
režiimis	Sisend	1
TMDS_Bit_clock_Ratio	Sisend	1	SCDC registri liidesed Lisateabe saamiseks vaadake HDMI Intel FPGA IP kasutusjuhendi jaotist Allika liidesed.
Scrambler_Enable	Sisend	1
audio_de	Sisend	1	HDMI TX-tuumaheli liidesed Vaadake Allika liidesed jaotises HDMI Intel FPGA IP kasutusjuhend lisateabe saamiseks.
audio_mute	Sisend	1
heli_andmed	Sisend	256
jätkus…

HDMI TX põhisignaalid
audio_info_ai	Sisend	49
heli_N	Sisend	22
audio_CTS	Sisend	22
audio_metadata	Sisend	166
audio_formaat	Sisend	5
i2c_master_write	Sisend	1	TX I2C master Avalon mäluga kaardistatud liides I2C masteriga TX tuuma sees. Märkus. Need signaalid on saadaval ainult siis, kui lülitate sisse Kaasa I2C parameeter.
i2c_master_read	Sisend	1
i2c_master_address	Sisend	4
i2c_master_writedata	Sisend	32
i2c_master_readdata	Väljund	32
aux_ready	Väljund	1	HDMI TX-tuumalised abiliidesed Lisateabe saamiseks vaadake HDMI Intel FPGA IP kasutusjuhendi jaotist Allika liidesed.
aux_data	Sisend	72
aux_sop	Sisend	1
aux_eop	Sisend	1
aux_valid	Sisend	1
gcp	Sisend	6	HDMI TX südamiku külgriba signaalid Lisateabe saamiseks vaadake HDMI Intel FPGA IP kasutusjuhendi jaotist Allika liidesed.
info_avi	Sisend	113
info_vsi	Sisend	62
vid_data	Sisend	N*48	HDMI TX-tuuma videopordid Märkus: N = sümboleid kella kohta Lisateabe saamiseks vaadake HDMI Intel FPGA IP kasutusjuhendi jaotist Allika liidesed.
vid_vsync	Sisend	N
vid_hsync	Sisend	N
vid_de	Sisend	N

I2C ja kuuma pistiku tuvastamise signaalid
nios_tx_i2c_sda_in (Intel Quartus Prime Pro väljaanne) Märkus. Kui lülitate sisse Kaasa I2C See signaal paigutatakse TX-tuuma ja pole sellel tasemel nähtav.	Väljund	1	I2C Master Avaloni mälukaardistatud liidesed
nios_tx_i2c_scl_in (Intel Quartus Prime Pro väljaanne) Märkus. Kui lülitate sisse Kaasa I2C See signaal paigutatakse TX-tuuma ja pole sellel tasemel nähtav.	Väljund	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro väljaanne) Märkus. Kui lülitate sisse Kaasa I2C See signaal paigutatakse TX-tuuma ja pole sellel tasemel nähtav.	Sisend	1
jätkus…

I2C ja kuuma pistiku tuvastamise signaalid
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro väljaanne) Märkus. Kui lülitate sisse Kaasa I2C See signaal paigutatakse TX-tuuma ja pole sellel tasemel nähtav.	Sisend	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro väljaanne)	Väljund	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro väljaanne)	Väljund	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro väljaanne)	Sisend	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro väljaanne)	Sisend	1
hdmi_tx_i2c_sda	Inout	1	HDMI TX DDC ja SCDC liidesed
hdmi_tx_i2c_scl	Inout	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro väljaanne)	Inout	1	I2C liides Biteci tütarkaardi versiooni 11 TI181 juhtseadme jaoks
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Inout	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro väljaanne)	Inout	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Inout	1
tx_i2c_avalon_waitrequest	Väljund	1	I2C masteri Avaloni mälukaardistatud liidesed
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Sisend	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Sisend	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Väljund	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Sisend	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Sisend	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Väljund	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Väljund	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Sisend	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Sisend	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Väljund	8
jätkus…

I2C ja kuuma pistiku tuvastamise signaalid
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Sisend	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Sisend	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Väljund	1
hdmi_tx_hpd_n	Sisend	1	HDMI TX hotplug tuvastab liidesed
tx_hpd_ack	Sisend	1
tx_hpd_req	Väljund	1

Tabel 44. Transiiveri vahekohtuniku signaalid

Signaal	Suund	Laius	Kirjeldus
clk	Sisend	1	Ümberseadistamise kell. See kell peab jagama ümberkonfigureerimise haldusplokkidega sama kella.
lähtestada	Sisend	1	Lähtestage signaal. See lähtestamine peab jagama sama lähtestamist ümberkonfigureerimise haldusplokkidega.
rx_rcfg_en	Sisend	1	RX-i ümberkonfigureerimise lubamise signaal
tx_rcfg_en	Sisend	1	TX ümberkonfigureerimise lubamise signaal
rx_rcfg_ch	Sisend	2	Näitab, millist kanalit RX-i tuumas ümber konfigureerida. See signaal peab alati kehtima.
tx_rcfg_ch	Sisend	2	Näitab, millist kanalit TX-tuuma ümber konfigureerida. See signaal peab alati kehtima.
rx_reconfig_mgmt_write	Sisend	1	Avalon-MM liideste ümberseadistamine RX-i ümberkonfigureerimise haldusest
rx_reconfig_mgmt_read	Sisend	1
rx_reconfig_mgmt_address	Sisend	10
rx_reconfig_mgmt_writedata	Sisend	32
rx_reconfig_mgmt_readdata	Väljund	32
rx_reconfig_mgmt_waitrequest	Väljund	1
tx_reconfig_mgmt_write	Sisend	1	Avalon-MM liideste ümberseadistamine TX-i ümberkonfigureerimise haldusest
tx_reconfig_mgmt_read	Sisend	1
tx_reconfig_mgmt_address	Sisend	10
tx_reconfig_mgmt_writedata	Sisend	32
tx_reconfig_mgmt_readdata	Väljund	32
tx_reconfig_mgmt_waitrequest	Väljund	1
reconfig_write	Väljund	1	Avalon-MM liideste ümberseadistamine transiiveriga
reconfig_read	Väljund	1
jätkus…

Signaal	Suund	Laius	Kirjeldus
reconfig_address	Väljund	10
reconfig_writedata	Väljund	32
rx_reconfig_readdata	Sisend	32
rx_reconfig_waitrequest	Sisend	1
tx_reconfig_readdata	Sisend	1
tx_reconfig_waitrequest	Sisend	1
rx_cal_busy	Sisend	1	Kalibreerimise oleku signaal RX transiiverilt
tx_cal_busy	Sisend	1	Kalibreerimise oleku signaal TX-transiiverilt
rx_reconfig_cal_busy	Väljund	1	Kalibreerimise oleku signaal RX transiiverile PHY lähtestusjuht
tx_reconfig_cal_busy	Väljund	1	Kalibreerimise oleku signaal TX-transiiveri PHY lähtestamise juhtseadmelt

Tabel 45. RX-TX lingi signaalid

Signaal	Suund	Laius	Kirjeldus
lähtestada	Sisend	1	Lähtestage video/heli/abi-/ külgribade FIFO puhvrile.
hdmi_tx_ls_clk	Sisend	1	HDMI TX lingi kiiruskell
hdmi_rx_ls_clk	Sisend	1	HDMI RX lingi kiiruskell
hdmi_tx_vid_clk	Sisend	1	HDMI TX videokell
hdmi_rx_vid_clk	Sisend	1	HDMI RX videokell
hdmi_rx_locked	Sisend	3	Näitab HDMI RX lukustatud olekut
hdmi_rx_de	Sisend	N	HDMI RX videoliidesed Märkus: N = sümboleid kella kohta
hdmi_rx_hsync	Sisend	N
hdmi_rx_vsync	Sisend	N
hdmi_rx_data	Sisend	N*48
rx_audio_formaat	Sisend	5	HDMI RX heliliidesed
rx_audio_metadata	Sisend	165
rx_audio_info_ai	Sisend	48
rx_audio_CTS	Sisend	20
rx_audio_N	Sisend	20
rx_audio_de	Sisend	1
rx_audio_data	Sisend	256
rx_gcp	Sisend	6	HDMI RX külgriba liidesed
rx_info_avi	Sisend	112
rx_info_vsi	Sisend	61
jätkus…

Signaal	Suund	Laius	Kirjeldus
rx_aux_eop	Sisend	1	HDMI RX lisaliidesed
rx_aux_sop	Sisend	1
rx_aux_valid	Sisend	1
rx_aux_data	Sisend	72
hdmi_tx_de	Väljund	N	HDMI TX videoliidesed Märkus: N = sümboleid kella kohta
hdmi_tx_hsync	Väljund	N
hdmi_tx_vsync	Väljund	N
hdmi_tx_data	Väljund	N*48
tx_audio_formaat	Väljund	5	HDMI TX heliliidesed
tx_audio_metadata	Väljund	165
tx_audio_info_ai	Väljund	48
tx_audio_CTS	Väljund	20
tx_audio_N	Väljund	20
tx_audio_de	Väljund	1
tx_audio_data	Väljund	256
tx_gcp	Väljund	6	HDMI TX külgriba liidesed
tx_info_avi	Väljund	112
tx_info_vsi	Väljund	61
tx_aux_eop	Väljund	1	HDMI TX abiliidesed
tx_aux_sop	Väljund	1
tx_aux_valid	Väljund	1
tx_aux_data	Väljund	72
tx_aux_ready	Väljund	1

Tabel 46. Platvormi kujundaja süsteemi signaalid

Signaal	Suund	Laius	Kirjeldus
cpu_clk (Intel Quartus Prime Standard Edition)	Sisend	1	CPU kell
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro väljaanne)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Sisend	1	Protsessori lähtestamine
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro väljaanne)
tmds_bit_clock_ratio_pio_external_connectio n_export	Sisend	1	TMDS biti taktsagedus
meetme_pio_external_connection_export	Sisend	24	Eeldatav TMDS-i taktsagedus
jätkus…

Signaal	Suund	Laius	Kirjeldus
meetme_valid_pio_external_connection_expor t	Sisend	1	Näitab, et mõõt PIO on kehtiv
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro väljaanne)	Sisend	1	I2C Master liidesed
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro väljaanne)	Sisend	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro väljaanne)	Väljund	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro väljaanne)	Väljund	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro väljaanne)	Sisend	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro väljaanne)	Sisend	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro väljaanne)	Väljund	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro väljaanne)	Väljund	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro väljaanne)	Väljund	3	I2C Master Avalon mälukaardistatud liidesed DDC ja SCDC jaoks
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro väljaanne)	Väljund	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro väljaanne)	Sisend	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro väljaanne)	Väljund	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro väljaanne)	Sisend	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro väljaanne)	Väljund	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Väljund	3	I2C Master Avaloni mälukaardistatud liidesed Biteci tütarkaardi versiooni 11, T1181 juhtimise jaoks
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Väljund	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Sisend	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Väljund	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Sisend	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Väljund	1
jätkus…

Signaal	Suund	Laius	Kirjeldus
edid_ram_access_pio_external_connection_exp ort	Väljund	1	EDID RAM-i juurdepääsuliidesed. Kinnitage edid_ram_access_pio_ external_connection_ export, kui soovite RX-i ülaosas asuvasse EDID-mälu kirjutada või sealt lugeda. Ühendage Platform Designeris EDID RAM-i juurdepääsu Avalon-MM ori kõrgeima taseme RX-moodulite EDID RAM-i liidesega.
edid_ram_slave_translator_address	Väljund	8
edid_ram_slave_translator_write	Väljund	1
edid_ram_slave_translator_read	Väljund	1
edid_ram_slave_translator_readdata	Sisend	8
edid_ram_slave_translator_writedata	Väljund	8
edid_ram_slave_translator_waitrequest	Sisend	1
powerup_cal_done_export (Intel Quartus Prime Pro väljaanne)	Sisend	1	RX PMA ümberkonfigureerimine Avaloni mäluga kaardistatud liidesed
rx_pma_cal_busy_export (Intel Quartus Prime Pro väljaanne)	Sisend	1
rx_pma_ch_export (Intel Quartus Prime Pro väljaanne)	Väljund	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro väljaanne)	Väljund	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro väljaanne)	Väljund	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro väljaanne)	Väljund	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro väljaanne)	Sisend	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro väljaanne)	Väljund	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro väljaanne)	Sisend	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro väljaanne)	Sisend	1
rx_rcfg_en_export (Intel Quartus Prime Pro väljaanne)	Väljund	1
rx_rst_xcvr_export (Intel Quartus Prime Pro väljaanne)	Väljund	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Sisend	1	TX PLL-i ümberkonfigureerimine Avaloni mäluga kaardistatud liidesed
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Väljund	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Väljund	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Väljund	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Väljund	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Sisend	32
jätkus…

Signaal	Suund	Laius	Kirjeldus
tx_pll_waitrequest_pio_external_connection_ eksport	Sisend	1	TX PLL ootenõue
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Väljund	12	TX PMA ümberkonfigureerimine Avaloni mäluga kaardistatud liidesed
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Väljund	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Väljund	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Sisend	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Väljund	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Sisend	1
tx_pma_waitrequest_pio_external_connection_ eksport	Sisend	1	TX PMA ootenõue
tx_pma_cal_busy_pio_external_connection_exp ort	Sisend	1	TX PMA ümberkalibreerimine hõivatud
tx_pma_ch_export	Väljund	2	TX PMA kanalid
tx_rcfg_en_pio_external_connection_export	Väljund	1	TX PMA ümberkonfigureerimise lubamine
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Väljund	32	TX IOPLL-i ümberkonfigureerimine Avaloni mälukaardistatud liidesed
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Sisend	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Sisend	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Väljund	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Väljund	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Väljund	1
tx_os_pio_external_connection_export	Väljund	2	Oversamplingi tegur: • 0: Ületamist poleampmolva • 1: 3× üleminekampmolva • 2: 4× üleminekampmolva • 3: 5× üleminekampmolva
tx_rst_pll_pio_external_connection_export	Väljund	1	Lähtestage IOPLL ja TX PLL
tx_rst_xcvr_pio_external_connection_export	Väljund	1	Lähtestage TX Native PHY-le
wd_timer_resetrequest_reset	Väljund	1	Vahtkoera taimer lähtestati
color_depth_pio_external_connection_export	Sisend	2	Värvi sügavus
tx_hpd_ack_pio_external_connection_export	Väljund	1	TX hotplugi jaoks tuvasta käepigistus
tx_hpd_req_pio_external_connection_export	Sisend	1

3.8. Disain RTL parameetrid
Kasutage kujunduse kohandamiseks parameetreid HDMI TX ja RX Top RTL, ntample.
Enamik disainiparameetreid on saadaval disainilahendusesampHDMI Intel FPGA IP-parameetrite redaktori vahekaart. Saate endiselt kujundust muuta, ntampseaded teile
tehtud parameetriredaktoris läbi RTL parameetrite.

Tabel 47. HDMI RX peamised parameetrid

Parameeter	Väärtus	Kirjeldus
SUPPORT_DEEP_COLOR	• 0: sügav värv puudub • 1: sügav värv	Määrab, kas tuum suudab kodeerida sügavaid värvivorminguid.
SUPPORT_AUXILIARY	• 0: AUX puudub • 1: AUX	Määrab, kas lisakanali kodeering on kaasatud.
SYMBOLS_PER_CLOCK	8	Toetab Intel Arria 8 seadmete jaoks 10 sümbolit kella kohta.
SUPPORT_AUDIO	• 0: heli puudub • 1: heli	Määrab, kas tuum suudab heli kodeerida.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (vaikeväärtus)	Logi alus 2 EDID RAM-i suurusest.
BITEC_DAUGHTER_CARD_REV	• 0: ei sihi Biteci HDMI tütarkaarti • 4: toetab Bitec HDMI tütarkaardi versiooni 4 • 6: Bitec HDMI tütarkaardi 6. versiooni sihtimine •11: Biteci HDMI tütarkaardi versiooni 11 sihtimine (vaikeseade)	Määrab kasutatud Biteci HDMI tütarkaardi versiooni. Kui muudate versiooni, võib konstruktsioon transiiveri kanaleid vahetada ja polaarsust ümber pöörata vastavalt Bitec HDMI tütarkaardi nõuetele. Kui määrate parameetri BITEC_DAUGHTER_CARD_REV väärtuseks 0, ei muuda konstruktsioon transiiveri kanaleid ega polaarsust.
POLARITY_INVERSION	• 0: Inverteeri polaarsus • 1: ärge pöörake polaarsust ümber	Sisendandmete iga biti väärtuse ümberpööramiseks määrake selle parameetri väärtuseks 1. Selle parameetri väärtuseks 1 määramine määrab 4'b1111 RX-transiiveri pordile rx_polinv.

Tabel 48. HDMI TX peamised parameetrid

Parameeter	Väärtus	Kirjeldus
USE_FPLL	1	Toetab fPLL-i TX PLL-ina ainult Intel Cyclone® 10 GX seadmete jaoks. Määrake selle parameetri väärtuseks alati 1.
SUPPORT_DEEP_COLOR	• 0: sügav värv puudub • 1: sügav värv	Määrab, kas tuum suudab kodeerida sügavaid värvivorminguid.
SUPPORT_AUXILIARY	• 0: AUX puudub • 1: AUX	Määrab, kas lisakanali kodeering on kaasatud.
SYMBOLS_PER_CLOCK	8	Toetab Intel Arria 8 seadmete jaoks 10 sümbolit kella kohta.
jätkus…

Parameeter	Väärtus	Kirjeldus
SUPPORT_AUDIO	• 0: heli puudub • 1: heli	Määrab, kas tuum suudab heli kodeerida.
BITEC_DAUGHTER_CARD_REV	• 0: ei sihi Biteci HDMI tütarkaarti • 4: toetab Bitec HDMI tütarkaardi versiooni 4 • 6: Bitec HDMI tütarkaardi 6. versiooni sihtimine • 11: Bitec HDMI tütarkaardi versiooni 11 sihtimine (vaikeseade)	Määrab kasutatud Biteci HDMI tütarkaardi versiooni. Kui muudate versiooni, võib konstruktsioon transiiveri kanaleid vahetada ja polaarsust ümber pöörata vastavalt Bitec HDMI tütarkaardi nõuetele. Kui määrate parameetri BITEC_DAUGHTER_CARD_REV väärtuseks 0, ei muuda konstruktsioon transiiveri kanaleid ega polaarsust.
POLARITY_INVERSION	• 0: Inverteeri polaarsus • 1: ärge pöörake polaarsust ümber	Sisendandmete iga biti väärtuse ümberpööramiseks määrake selle parameetri väärtuseks 1. Selle parameetri väärtuseks 1 määramine määrab 4'b1111 TX-transiiveri pordile tx_polinv.

3.9. Riistvara häälestus
HDMI Intel FPGA IP disain example on HDMI 2.0b-toega ja esitab standardse HDMI-videovoo jaoks loopthrough-esitluse.
Riistvaratesti käivitamiseks ühendage HDMI-toega seade (nt HDMI-liidesega graafikakaart) Transceiver Native PHY RX-ploki ja HDMI-valamuga.
sisend.

1. HDMI valamu dekodeerib pordi standardseks videovoogu ja saadab selle kella taastamise tuuma.
2. HDMI RX-tuum dekodeerib video-, abi- ja heliandmed, mis suunatakse DCFIFO kaudu paralleelselt HDMI TX-tuumaga tagasi.
3. FMC tütarkaardi HDMI allika port edastab pildi monitorile.

Märkus.
Kui soovite kasutada teist Inteli FPGA arendusplaati, peate muutma seadme määranguid ja viigu määranguid. Transiiveri analoogseadet testitakse Intel Arria 10 FPGA arenduskomplekti ja Bitec HDMI 2.0 tütarkaardi jaoks. Saate muuta oma tahvli seadeid.

Tabel 49. Sisseehitatud nupp- ja kasutaja LED-funktsioonid

Nupp/LED	Funktsioon
cpu_resetn	Süsteemi lähtestamiseks vajutage üks kord.
user_pb[0]	Vajutage üks kord, et lülitada HPD-signaal standardsele HDMI-allikale.
user_pb[1]	• Vajutage ja hoidke all, et suunata TX-tuuma DVI-kodeeritud signaali saatma. • Vabastage HDMI-kodeeritud signaali saatmiseks.
user_pb[2]	• Vajutage ja hoidke all, et anda TX-tuumale käsk peatada inforaamide saatmine külgriba signaalidest. • Vabastage, et jätkata inforaamide saatmist külgriba signaalidest.
USER_LED[0]	RX HDMI PLL-luku olek. • 0 = lukustamata • 1 = lukus
USER_LED[1]	RX transiiveri valmisoleku olek.
jätkus…

Nupp/LED	Funktsioon
	• 0 = pole valmis • 1 = Valmis
USER_LED[2]	RX HDMI südamiku lukustuse olek. • 0 = Vähemalt 1 kanal on lukustamata • 1 = kõik 3 kanalit on lukustatud
USER_LED[3]	RX-i ületusedampmolva staatus. • 0 = mitteüleminekampLED (andmesidekiirus > 1,000 Mbps Intel Arria 10 seadmes) • 1 = OversampLED (andmesidekiirus < 100 Mbps Intel Arria 10 seadmes)
USER_LED[4]	TX HDMI PLL-luku olek. • 0 = lukustamata • 1 = lukus
USER_LED[5]	TX transiiveri valmisoleku olek. • 0 = pole valmis • 1 = Valmis
USER_LED[6]	TX-transiiveri PLL-luku olek. • 0 = lukustamata • 1 = lukus
USER_LED[7]	TX oversampmolva staatus. • 0 = mitteüleminekampLED (andmesidekiirus > 1,000 Mbps Intel Arria 10 seadmes) • 1 = OversampLED (andmesidekiirus < 1,000 Mbps Intel Arria 10 seadmes)

3.10. Simulatsiooni testbench
Simulatsiooni katsestend simuleerib HDMI TX jadaloop-backi RX-i tuumani.
Märkus.
Seda simulatsiooni katsestendit ei toetata disainilahenduste puhul, mille parameeter Kaasa I2C on lubatud.

3. HDMI 2.0 disain Example (toetus FRL = 0)
683156 | 2022.12.27
Joonis 28. HDMI Intel FPGA IP Simulation Testbench plokkskeem

Tabel 50. Testpingi komponendid

Komponent	Kirjeldus
Video TPG	Videotesti mustri generaator (TPG) annab video stiimuli.
Heli S.ample Gen	Heli sample generaator pakub heli sample stiimul. Generaator genereerib järjest suureneva testandmete mustri, mis edastatakse helikanali kaudu.
Aux Sample Gen	Aux sample generaator annab abistava sample stiimul. Generaator genereerib saatjalt edastatavad fikseeritud andmed.
CRC kontroll	See kontrollija kontrollib, kas TX-transiiveri taastatud taktsagedus vastab soovitud andmeedastuskiirusele.
Heliandmete kontroll	Heliandmete kontroll võrdleb, kas kasvav testandmete muster võetakse vastu ja dekodeeritakse õigesti.
Aux andmete kontroll	Aux andmekontroll võrdleb, kas oodatud lisaandmed on vastuvõtja poolel õigesti vastu võetud ja dekodeeritud.

HDMI simulatsiooni teststend teeb järgmisi kontrollteste.

HDMI funktsioon	Kontrollimine
Video andmed	• Testpink rakendab sisend- ja väljundvideo CRC-kontrolli. • See kontrollib edastatud andmete CRC väärtust vastuvõetud videoandmetes arvutatud CRC-ga. • Pärast seda, kui vastuvõtjast on tuvastanud 4 stabiilset V-SYNC signaali, teostab katsestend kontrolli.
Abiandmed	• Aux sample generaator genereerib saatjalt edastatavad fikseeritud andmed. • Vastuvõtja poolel võrdleb generaator, kas oodatud abiandmed on õigesti vastu võetud ja dekodeeritud.
Heli andmed	• Heli sampgeneraator genereerib suureneva testandmete mustri, mis edastatakse helikanali kaudu. • Vastuvõtja poolel kontrollib ja võrdleb heliandmete kontrollija, kas kasvav testandmete muster on õigesti vastu võetud ja dekodeeritud.

Edukas simulatsioon lõpeb järgmise teatega:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_KANAL = 8
# Simulatsiooni läbimine

Tabel 51. HDMI Intel FPGA IP Design Example toetatud simulaatorid

Simulaator	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Jah	Jah
VCS/VCS MX	Jah	Jah
Riviera-PRO	Jah	Jah
Xcelium Parallel	Jah	Ei

3.11. Disaini uuendamine
Tabel 52. HDMI disain Näitample Ühilduvus eelmise Intel Quartus Prime Pro väljaande tarkvaraversiooniga

Disain ntample Variant	Võimalus minna üle versioonile Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 disain, näitample (toetus FRL = 0)	Ei

Mis tahes mitteühilduva disaini puhul, ntampvähem, peate tegema järgmist:

1. Looge uus kujundus, ntample praeguses Intel Quartus Prime Pro Editioni tarkvaraversioonis, kasutades teie olemasoleva kujundusega samu konfiguratsioone.
2. Võrrelge kogu disaini ntample kataloog koos kujundusega example loodud eelmise Intel Quartus Prime Pro Editioni tarkvaraversiooni abil. Üles leitud muudatused.

HDCP üle HDMI 2.0/2.1 disain Example

HDCP üle HDMI riistvara disain ntample aitab teil hinnata HDCP funktsiooni funktsionaalsust ja võimaldab teil seda funktsiooni kasutada oma Intel Arria 10 disainides.
Märkus.
HDCP-funktsioon ei sisaldu Intel Quartus Prime Pro Editioni tarkvaras. HDCP-funktsioonile juurdepääsuks võtke ühendust Inteliga aadressil https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Suure ribalaiusega digitaalse sisu kaitse (HDCP)
High-bandwidth Digital Content Protection (HDCP) on digitaalsete õiguste kaitse vorm, et luua turvaline ühendus allika ja kuva vahel.
Intel lõi originaaltehnoloogia, mille litsentsi on andnud grupp Digital Content Protection LLC. HDCP on kopeerimiskaitse meetod, kus heli/video voog krüpteeritakse saatja ja vastuvõtja vahel, kaitstes seda ebaseadusliku kopeerimise eest.
HDCP funktsioonid järgivad HDCP spetsifikatsiooni versiooni 1.4 ja HDCP spetsifikatsiooni versiooni 2.3.
HDCP 1.4 ja HDCP 2.3 IP-d teostavad kõik arvutused riistvaralise põhiloogika raames, ilma et väljaspool krüptitud IP-d oleksid juurdepääsetavad konfidentsiaalsed väärtused (nt privaatvõti ja seansivõti).

Tabel 53. HDCP IP-funktsioonid

HDCP IP	Funktsioonid
HDCP 1.4 IP	• Autentimise vahetus — peavõtme (km) arvutamine — juhusliku An genereerimine — Seansi võtme (Ks), M0 ja R0 arvutamine. • Autentimine repiiteriga — V ja V arvutamine ja kontrollimine. • Lingi terviklikkuse kontrollimine — raami võtme (Ki), Mi ja Ri arvutamine.
jätkus…

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

ISO
9001:2015
Registreeritud

HDCP IP	Funktsioonid
	• Kõik šifreerimisrežiimid, sh hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher ja hdcpRngCipher • Algse krüptimise oleku signaalimine (DVI) ja täiustatud krüptimise oleku signaalimine (HDMI) • Tõeliste juhuslike arvude generaator (TRNG) — Riistvarapõhine, täielikult digitaalne teostus ja mittedeterministlik juhuslike arvude generaator
HDCP 2.3 IP	• Master Key (km), Session Key (ks) ja nonce (rn, riv) genereerimine — Ühildub NIST.SP800-90A juhuslike numbrite genereerimisega • Autentimine ja võtmevahetus — NIST.SP800-90A juhuslike numbrite genereerimisega ühilduvate rtx-i ja rrx-i jaoks juhuslike numbrite genereerimine — vastuvõtja sertifikaadi (certrx) allkirja kontrollimine DCP avaliku võtmega (kpubdcp) — 3072 bitti RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) krüptimine ja põhivõtme dekrüpteerimine (km) — kd (dkey0, dkey1) tuletamine AES-CTR režiimi abil — H ja H arvutamine ja kontrollimine” — Ekh (km) ja km (sidumine) arvutamine • Autentimine repiiteriga — V ja V arvutamine ja kontrollimine. — M ja M arvutamine ja kontrollimine” • Süsteemi uuendatavus (SRM) — SRM-i allkirja kontrollimine kpubdcp abil — 3072 bitti RSASSA-PKCS#1 v1.5 • Seansivõtme vahetus • Edkey(ks) ja riv genereerimine ja arvutamine. • dkey2 tuletamine AES-CTR režiimi abil • Asukohakontroll — L ja L' arvutamine ja kontrollimine — nonce genereerimine (rn) • Andmevoo haldamine — AES-CTR-i režiimil põhinev võtmevoo genereerimine • Asümmeetrilised krüptoalgoritmid — RSA mooduli pikkusega 1024 (kpubrx) ja 3072 (kpubdcp) bitti — RSA-CRT (Chinese Remainder Theorem) mooduli pikkusega 512 (kprivrx) bitti ja eksponendi pikkusega 512 (kprivrx) bitti • Madala taseme krüptograafiline funktsioon — sümmeetrilised krüptoalgoritmid • AES-CTR režiim võtme pikkusega 128 bitti — Räsi-, MGF- ja HMAC-algoritmid • SHA256 • HMAC-SHA256 • MGF1-SHA256 - tõeliste juhuslike arvude generaator (TRNG) • NIST.SP800-90A ühilduv • Riistvarapõhine, täisdigitaalne teostus ja mittedeterministlik juhuslike arvude generaator

4.1.1. HDCP üle HDMI Design Example Arhitektuur
HDCP-funktsioon kaitseb andmeid, kui andmeid edastatakse HDMI või muu HDCP-kaitstud digitaalliidese kaudu ühendatud seadmete vahel.
HDCP-kaitstud süsteemid hõlmavad kolme tüüpi seadmeid:

4. HDCP üle HDMI 2.0/2.1 disain Example
683156 | 2022.12.27
• Allikad (TX)
• Valamud (RX)
• Repiiterid
See disain example demonstreerib HDCP-süsteemi kordusseadmes, kus see võtab andmeid vastu, dekrüpteerib, seejärel krüpteerib andmed uuesti ja lõpuks saadab andmed uuesti. Repiiteritel on nii HDMI sisendid kui väljundid. See loob FIFO puhvrid, et teostada HDMI-videovoo otsene läbimine HDMI-valamu ja allika vahel. See võib teostada teatud signaalitöötlust, näiteks teisendada videod suurema eraldusvõimega vormingusse, asendades FIFO puhvrid video- ja pilditöötluskomplekti (VIP) IP-tuumadega.

Joonis 29. HDCP üle HDMI disain Näitample plokkskeem

Järgmised kirjeldused projekti arhitektuuri kohta example vastavad HDCP üle HDMI kujundusele, ntample plokkskeem. Kui SUPPORT FRL = 1 või
TOETUS HDCP KEY MANAGEMENT = 1, disain ntamphierarhia erineb veidi joonisest 29 leheküljel 95, kuid selle aluseks olevad HDCP funktsioonid jäävad
sama.

1. HDCP1x ja HDCP2x on IP-d, mis on saadaval HDMI Inteli FPGA IP-parameetrite redaktori kaudu. Kui konfigureerite parameetriredaktoris HDMI IP-d, saate lubada ja kaasata alamsüsteemi osana kas HDCP1x või HDCP2x või mõlemad IP-aadressid. Kui mõlemad HDCP IP-d on lubatud, konfigureerib HDMI IP end kaskaadtopoloogias, kus HDCP2x ja HDCP1x IP-d on omavahel ühendatud.
   • HDMI TX HDCP-väljundliides saadab krüptimata audio-videoandmeid.
   • Krüptimata andmed krüpteeritakse aktiivse HDCP-ploki poolt ja saadetakse HDCP Ingressi liidese kaudu tagasi HDMI TX-i lingi kaudu edastamiseks.
   • CPU alamsüsteem autentimise peakontrollerina tagab, et ainult üks HDCP TX IP-aadressidest on igal ajahetkel aktiivne ja teine ​​passiivne.
   • Sarnaselt dekrüpteerib HDCP RX ka väliselt HDCP TX-lt lingi kaudu saadud andmed.
2. Peate programmeerima HDCP IP-d digitaalse sisukaitse (DCP) väljastatud tootmisvõtmetega. Laadige alla järgmised võtmed:
   Tabel 54. DCP-väljastatud tootmisvõtmed
   

   HDCP	TX / RX	Võtmed
   HDCP2x	TX	16 baiti: globaalne konstant (lc128)
   	RX	• 16 baiti (sama mis TX): globaalne konstant (lc128) • 320 baiti: RSA privaatvõti (kprivrx) • 522 baiti: RSA avaliku võtme sertifikaat (certrx)
   HDCP1x	TX	• 5 baiti: TX võtme valimise vektor (Aksv) • 280 baiti: TX privaatseadme võtmed (Akeys)
   	RX	• 5 baiti: RX-võtme valimise vektor (Bksv) • 280 baiti: RX privaatseadme võtmed (B-klahvid)

   Disain example rakendab võtmemälusid lihtsa kahepordilise kahe kellaga sünkroonse RAM-ina. Väikese võtme suuruse (nt HDCP2x TX) puhul rakendab IP võtmemälu tavaloogika registrite abil.
   Märkus. Intel ei paku HDCP tootmisvõtmeid sellise kujundusega ntample või Inteli FPGA IP-sid igal juhul. HDCP IP-de või disaini kasutamiseks ntampPeate saama HDCP-kasutajaks ja hankima tootmisvõtmed otse ettevõttest Digital Content Protection LLC (DCP).
   Disaini käivitamiseks ntample, redigeerite kas võtmemälu files kompileerimise ajal tootmisvõtmete lisamiseks või loogikaplokkide juurutamiseks, et välisest salvestusseadmest tootmisvõtmed turvaliselt lugeda ja käitamisajal võtmemällu kirjutada.

3. HDCP2x IP-s rakendatud krüptograafilisi funktsioone saate kellastada mis tahes sagedusega kuni 200 MHz. Selle kella sagedus määrab, kui kiiresti
   HDCP2x autentimine töötab. Saate valida Nios II protsessori jaoks kasutatava 100 MHz kella jagamise, kuid autentimise latentsus oleks kahekordistunud võrreldes 200 MHz kellaga.
4. Väärtused, mida tuleb vahetada HDCP TX ja HDCP RX vahel, edastatakse HDCP-liidese HDMI DDC liidese (I2 C jadaliidese) kaudu.
   kaitstud liides. HDCP RX peab iga toetatava lingi jaoks esitama I2C siinis loogilise seadme. I2C alamseade on HDCP-pordi jaoks dubleeritud seadme aadressiga 0x74. See juhib nii HDCP2x kui ka HDCP1x RX IP-de HDCP registriporti (Avalon-MM).
5. HDMI TX kasutab IC-juhtseadet, et lugeda RX-ist EDID-d ja edastada HDMI 2.0 tööks vajalikud SCDC-andmed RX-i. Sama I2C master, mida juhib Nios II protsessor, kasutatakse ka HDCP-teadete edastamiseks TX ja RX vahel. I2C ülemseade on manustatud CPU alamsüsteemi.
6. Nios II protsessor toimib autentimisprotokolli ülemana ja juhib nii HDCP2x kui ka HDCP1x TX juhtimis- ja olekuregistreid (Avalon-MM).
   IP-d. Tarkvaradraiverid rakendavad autentimisprotokolli olekumasinat, sealhulgas sertifikaadi allkirja kontrollimist, peavõtme vahetust, asukoha kontrollimist, seansivõtmete vahetust, sidumist, lingi terviklikkuse kontrolli (HDCP1x) ja autentimist repiiteritega, nagu topoloogiateabe levitamine ja voohalduse teabe levitamine. Tarkvaradraiverid ei rakenda ühtegi autentimisprotokolli nõutavat krüptograafilist funktsiooni. Selle asemel rakendab HDCP IP-riistvara kõiki krüptograafilisi funktsioone, tagades, et konfidentsiaalsetele väärtustele pole juurdepääsu.
   7. Tõelise repiiteri demonstratsiooni korral, kus on nõutav topoloogiateabe levitamine ülesvoolu, juhib Nios II protsessor nii HDCP2x kui ka HDCP1x RX IP-de repiiteri sõnumiporti (Avalon-MM). Nios II protsessor kustutab RX REPEATER biti väärtuseni 0, kui tuvastab, et ühendatud allavoolu ei ole HDCP-võimeline või kui allavoolu pole ühendatud. Ilma allavooluühenduseta on RX-süsteem nüüd pigem lõpp-punkti vastuvõtja kui repiiter. Ja vastupidi, Nios II protsessor seab RX REPEATER biti väärtuseks 1, kui tuvastab, et allavoolu on HDCP-võimeline.

4.2. Nios II protsessori tarkvara voog
Nios II tarkvara vooskeem sisaldab HDCP autentimise juhtelemente HDMI-rakenduse kaudu.
Joonis 30. Nios II protsessori tarkvara vooskeem

1. Nios II tarkvara lähtestab ja lähtestab HDMI TX PLL, TX transiiver PHY, I2C master ja välise TI retimeri.
2. Tarkvara Nios II küsitleb perioodilise kiiruse tuvastamise kehtivat signaali RX-i kiiruse tuvastamise ahelast, et teha kindlaks, kas video eraldusvõime on muutunud ja kas TX-i ümberkonfigureerimine on vajalik. Tarkvara küsitleb ka TX hot-plug tuvastussignaali, et teha kindlaks, kas TX hot-plug sündmus on toimunud.
3. Kui RX-i kiiruse tuvastamise ahelast võetakse vastu kehtiv signaal, loeb Nios II tarkvara HDMI RX-ist SCDC ja taktsageduse väärtused ning otsib tuvastatud sageduse alusel kella sagedusriba, et teha kindlaks, kas HDMI TX PLL ja transiiver PHY on vaja ümberkonfigureerida. Kui TX-i ümberkonfigureerimine on vajalik, annab Nios II tarkvara I2C-ülemale käsu saata SCDC väärtus välisele RX-ile. Seejärel annab see käsu HDMI TX PLL ja TX transiiver ümber konfigureerida
   PHY, millele järgneb seadme ümberkalibreerimine ja lähtestamise järjestus. Kui kiirus ei muutu, pole TX-i ümberseadistamist ega HDCP-i uuesti autentimist vaja.
4. Kui on toimunud TX hot-plug sündmus, annab Nios II tarkvara I2C ülemale käsu saata SCDC väärtus välisele RX-ile ja seejärel lugeda RX-ist EDID.
   ja värskendage sisemist EDID RAM-i. Seejärel levitab tarkvara EDID-teavet ülesvoolu.
5. Tarkvara Nios II käivitab HDCP-tegevuse, andes I2C-ülemale käsu lugeda välisest RX-ist nihet 0x50, et tuvastada, kas allavool on HDCP-võimeline, või
   muidu:
   • Kui tagastatud HDCP2Version väärtus on 1, on allavoolu HDCP2xvõimeline.
   • Kui kogu 0x50 lugemise tagastatud väärtus on 0, on allavoolu HDCP1x-võimeline.
   • Kui kogu 0x50 lugemise tagastatud väärtus on 1, ei ole allavool kas HDCP-võimeline või ei ole aktiivne.
   • Kui allavool ei olnud varem HDCP-võimeline või inaktiivne, kuid on praegu HDCP-võimeline, määrab tarkvara ülesvoolu (RX) repiiteri REPEATER biti väärtuseks 1, mis näitab, et RX on nüüd repiiter.
   • Kui allavool oli varem HDCP-võimeline, kuid praegu ei ole HDCP-võimeline või mitteaktiivne, määrab tarkvara REPEATER biti väärtuseks 0, mis näitab, et RX on nüüd lõpp-punkti vastuvõtja.
6. Tarkvara käivitab HDCP2x autentimisprotokolli, mis sisaldab RX-sertifikaadi allkirja kontrollimist, peavõtme vahetust, asukoha kontrollimist, seansivõtme vahetust, sidumist, autentimist repiiteritega, nagu topoloogiateabe levitamine.
7. Autentitud olekus käsib Nios II tarkvara I2C ülemseadmel välisest RX-ist RxStatus'i registrit küsitleda ja kui tarkvara tuvastab, et REAUTH_REQ bitt on seatud, algatab see uuesti autentimise ja keelab TX-krüptimise.
8. Kui allavoolu on repiiter ja RxStatus registri READY bitt on seatud väärtusele 1, näitab see tavaliselt, et allavoolu topoloogia on muutunud. Niisiis, Nios II tarkvara käsib I2C ülemseadmel lugeda ReceiverID_List allavoolu ja kontrollida loendit. Kui loend on kehtiv ja topoloogiaviga ei tuvastata, liigub tarkvara sisuvoohalduse moodulisse. Vastasel juhul käivitab see uuesti autentimise ja keelab TX-krüptimise.
9. Nios II tarkvara valmistab ette ReceiverID_List ja RxInfo väärtused ning kirjutab seejärel repiiteri ülesvoolu (RX) Avalon-MM kordussõnumi porti. Seejärel edastab RX loendi välisele TX-le (ülesvoolu).
10. Autentimine on selleks hetkeks lõppenud. Tarkvara võimaldab TX-krüptimist.
11. Tarkvara käivitab HDCP1x autentimisprotokolli, mis sisaldab võtmevahetust ja autentimist repiiteritega.
12. Nios II tarkvara kontrollib lingi terviklikkust, lugedes ja võrreldes vastavalt välise RX-i (allavoolu) ja HDCP1x TX-i Ri' ja Ri. Kui väärtused
    ei ühti, näitab see sünkroonimise kadumist ja tarkvara algatab uuesti autentimise ja keelab TX-krüptimise.
13. Kui allavoolu on repiiter ja Bcaps registri READY bitt on seatud väärtusele 1, näitab see tavaliselt, et allavoolu topoloogia on muutunud. Niisiis, Nios II tarkvara käsib I2C ülemseadmel lugeda KSV loendi väärtust allavoolu ja kontrollida loendit. Kui loend on kehtiv ja topoloogiaviga ei tuvastata, valmistab tarkvara ette KSV loendi ja Bstatus väärtuse ning kirjutab repiiteri ülesvoolu (RX) Avalon-MM kordussõnumi porti. Seejärel edastab RX loendi välisele TX-le (ülesvoolu). Vastasel juhul käivitab see uuesti autentimise ja keelab TX-krüptimise.

4.3. Disaini läbivaatus
HDCP seadistamine ja käitamine HDMI kaudu, ntample koosneb viiest s-sttages.

1. Seadistage riistvara.
2. Loo kujundus.
3. Muutke HDCP-võtmemälu files lisada oma HDCP tootmisvõtmed.
   a. Salvestage tavalised HDCP tootmisvõtmed FPGA-s (HDCP võtmehalduse tugi = 0)
   b. Salvestage krüptitud HDCP tootmisvõtmed välisesse välkmällu või EEPROM-i (HDCP võtmehalduse tugi = 1)
4. Koostage kujundus.
5. View tulemusi.

4.3.1. Seadistage riistvara
Esimesed stagEsitluse osaks on riistvara seadistamine.
Kui SUPPORT FRL = 0, järgige demonstratsiooni riistvara seadistamiseks järgmisi samme.

1. Ühendage Bitec HDMI 2.0 FMC tütarkaart (versioon 11) Arria 10 GX arenduskomplektiga FMC pordis B.
2. Ühendage Arria 10 GX arenduskomplekt USB-kaabli abil arvutiga.
3. Ühendage HDMI-kaabel Bitec HDMI 2.0 FMC tütarkaardi HDMI RX-pistikust HDCP-toega HDMI-seadmega, näiteks HDMI-väljundiga graafikakaardiga.
4. Ühendage Bitec HDMI 2.0 FMC tütarkaardi HDMI TX-pistikust teine ​​HDMI-kaabel HDCP-toega HDMI-seadmega, näiteks HDMI-sisendiga televiisoriga.

Kui SUPPORT FRL = 1, järgige seadme riistvara seadistamiseks neid samme demonstratsioon:

1. Ühendage Bitec HDMI 2.1 FMC tütarkaart (versioon 9) Arria 10 GX arenduskomplektiga FMC pordis B.
2. Ühendage Arria 10 GX arenduskomplekt USB-kaabli abil arvutiga.
3. Ühendage 2.1. kategooria HDMI 3 kaablid Bitec HDMI 2.1 FMC tütarkaardi HDMI RX-pistikust HDCP-toega HDMI 2.1 allikaga, nagu Quantum Data 980 48G Generator.
4. Ühendage Bitec HDMI 2.1 FMC tütarkaardi HDMI TX-pistikust teised 3. kategooria HDMI 2.1 kaablid HDCP-toega HDMI 2.1 valamuga, näiteks
   Quantum Data 980 48G analüsaator.

4.3.2. Loo kujundus
Pärast riistvara seadistamist peate looma disaini.
Enne alustamist installige tarkvara Intel Quartus Prime Pro Edition HDCP-funktsioon.

1. Klõpsake nuppu Tööriistad ➤ IP-kataloog ja valige sihtseadmete perekonnaks Intel Arria 10.
   Märkus. HDCP disain ntample toetab ainult Intel Arria 10 ja Intel Stratix® 10 seadmeid.
2. Leidke IP-kataloogis HDMI Intel FPGA IP ja topeltklõpsake sellel. Ilmub aken New IP variation.
3. Määrake oma kohandatud IP-variatsioonile tipptaseme nimi. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .qsys või .ip.
4. Klõpsake nuppu OK. Ilmub parameetriredaktor.
5. Seadistage vahekaardil IP soovitud parameetrid nii TX kui ka RX jaoks.
6. HDCP kujunduse genereerimiseks lülitage sisse parameeter Support HDCP 1.4 või Support HDCP 2.3ample.
7. Lülitage sisse parameeter Support HDCP Key Management, kui soovite salvestada HDCP tootmisvõtme krüptitud vormingus välisesse välkmällu või EEPROM-i. Muul juhul lülitage HDCP tootmisvõtme FPGA-sse tavalises vormingus salvestamiseks välja parameeter Support HDCP Key Management.
8. Disaini kohta Exampvahekaardil valige Arria 10 HDMI RX-TX Retransmit.
9. Riistvarakujunduse genereerimiseks valige Sünteesample.
10. Loomiseks File Vorming, valige Verilog või VHDL.
11. Sihtarenduskomplekti jaoks valige Arria 10 GX FPGA arenduskomplekt. Kui valite arenduskomplekti, muutub sihtseade (valitud toimingus 4) nii, et see vastaks arenduskomplektis olevale seadmele. Arria 10 GX FPGA arenduskomplekti puhul on vaikeseade 10AX115S2F45I1SG.
12. Klõpsake nuppu Genereeri eksample Disain projekti genereerimiseks files ja tarkvara Executable and Linking Format (ELF) programmeerimine file.

4.3.3. Kaasake HDCP tootmisvõtmed
4.3.3.1. Salvestage tavalised HDCP tootmisvõtmed FPGA-s (HDCP tugivõti Juhtimine = 0)
Pärast kujunduse loomist redigeerige HDCP-võtmemälu files lisada oma tootmisvõtmed.
Tootmisvõtmete kaasamiseks toimige järgmiselt.

1. Otsige üles järgmine võtmemälu files /rtl/hdcp/ kataloog:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Avage fail hdcp2x_rx_kmem.v file ja leidke vastuvõtja avaliku sertifikaadi ja RX-i privaatvõtme ja globaalse konstandi jaoks eelmääratletud faksivõti R1, nagu on näidatud eks.amples allpool.
   Joonis 31. Vastuvõtja avaliku sertifikaadi faksivõtme R1 juhtmete massiiv
   Joonis 32. RX-i privaatvõtme ja globaalse konstanti faksivõtme R1 juhtmete massiiv
   
3. Otsige üles tootmisvõtmete kohatäide ja asendage need oma tootmisvõtmetega nende vastavas juhtmemassiivis big endian formaadis.
   Joonis 33. HDCP tootmisvõtmete juhtmete massiiv (kohatäide)
   
4. Korrake 3. sammu kogu ülejäänud võtmemälu jaoks files. Kui olete tootmisvõtmete lisamise kogu võtmemällu lõpetanud files, veenduge, et parameetri USE_FACSIMILE väärtus oleks kujunduses ntample tipptasemel file (a10_hdmi2_demo.v)

4.3.3.1.1. HDCP võtme vastendamine DCP võtmest Files
Järgmistes jaotistes kirjeldatakse DCP-võtmesse salvestatud HDCP tootmisvõtmete vastendamist files HDCP kmemi juhtmete massiivi files.
4.3.3.1.2. hdcp1x_tx_kmem.v ja hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v ja hdcp1x_rx_kmem.v jaoks files

• Need kaks files jagavad sama vormingut.
• Õige HDCP1 TX DCP-võtme tuvastamiseks file hdcp1x_tx_kmem.v puhul veenduge, et faili esimesed 4 baiti file on "0x01, 0x00, 0x00, 0x00".
• Õige HDCP1 RX DCP-võtme tuvastamiseks file hdcp1x_rx_kmem.v puhul veenduge, et faili esimesed 4 baiti file on "0x02, 0x00, 0x00, 0x00".
• Võtmed DCP võtmes files on little-endian formaadis. Kasutamiseks kmemis files, peate need teisendama big-endianiks.

Joonis 34. Baiti vastendamine HDCP1 TX DCP võtmest file hdcp1x_tx_kmem.v

Märkus.
Baitide arv kuvatakse allolevas vormingus:

• Võtme suurus baitides * võtme number + praeguse rea baidi number + konstantne nihe + rea suurus baitides * rea number.
• 308*n näitab, et igal võtmekomplektil on 308 baiti.
• 7*y näitab, et igal real on 7 baiti.

Joonis 35. HDCP1 TX DCP-võti file täites rämpsväärtustega

Joonis 36. Faili hdcp1x_tx_kmem.v juhtmemassiivid
Examphdcp1x_tx_kmem.v le ja kuidas selle juhtmemassiivid kaardistatakse eksampHDCP1 TX DCP-võtmele file joonisel 35 leheküljel 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v jaoks file

• Õige HDCP2 RX DCP-võtme tuvastamiseks file hdcp2x_rx_kmem.v puhul veenduge, et faili esimesed 4 baiti file on "0x00, 0x00, 0x00, 0x02".
• Võtmed DCP võtmes files on little-endian formaadis.

Joonis 37. Baiti vastendamine HDCP2 RX DCP võtmest file hdcp2x_rx_kmem.v
Allolev joonis näitab HDCP2 RX DCP võtme täpset baitide vastendamist file hdcp2x_rx_kmem.v.

Märkus.
Baitide arv kuvatakse allolevas vormingus:

• Võtme suurus baitides * võtme number + praeguse rea baidi number + konstantne nihe + rea suurus baitides * rea number.
• 862*n näitab, et igal võtmekomplektil on 862 baiti.
• 16*y näitab, et igal real on 16 baiti. Rakenduses cert_rx_prod on erand, kus real 32 on ainult 10 baiti.

Joonis 38. HDCP2 RX DCP-võti file täites rämpsväärtustega

Joonis 39. hdcp2x_rx_kmem.v juhtmemassiivid
Sellel joonisel on kujutatud juhtmemassiivid hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod ja lc128_prod) jaoks, mis on kaardistatud eks.ampHDCP2 RX DCP-võtmele file in
Joonis 38 leheküljel 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v jaoks file:

• Õige HDCP2 TX DCP-võtme tuvastamiseks file hdcp2x_tx_kmem.v puhul veenduge, et faili esimesed 4 baiti file on "0x00, 0x00, 0x00, 0x01".
• Võtmed DCP võtmes files on little-endian formaadis.
• Teise võimalusena saate faili hdcp128x_rx_kmem.v faili lc2_prod rakendada otse faili hdcp2x_tx_kmem.v. Võtmed jagavad samu väärtusi.

Joonis 40. Faili hdcp2x_tx_kmem.v juhtmete massiiv
See joonis näitab HDCP2 TX DCP võtme täpset baitide vastendamist file hdcp2x_tx_kmem.v.

4.3.3.2. Salvestage krüptitud HDCP tootmisvõtmed välisesse välkmällu või EEPROM (HDCP võtmehalduse tugi = 1)
Joonis 41. High Level Overview HDCP võtmehaldus

Kui parameeter Support HDCP Key Management on sisse lülitatud, on teil kontroll HDCP tootmisvõtme krüptimise üle, kasutades võtme krüptimistarkvara utiliiti (KEYENC) ja võtme programmeerija disaini, mida Intel pakub. Peate esitama HDCP tootmisvõtmed ja 128-bitise HDCP kaitsevõtme. HDCP kaitsevõti
krüpteerib HDCP tootmisvõtme ja salvestab selle välisesse välkmällu (ntample, EEPROM) HDMI tütarkaardil.
Lülitage sisse parameeter Support HDCP Key Management ja võtme dekrüpteerimise funktsioon (KEYDEC) muutub HDCP IP-tuumades kättesaadavaks. Sama HDCP kaitse
võtit tuleks KEYDEC-is kasutada HDCP tootmisvõtmete toomiseks töötlemismootorite käitamise ajal. KEYENC ja KEYDEC toetavad Atmeli AT24CS32 32-bitist EEPROM-i, Atmel AT24C16A 16-bitist jada-EEPROM-i ja ühilduvaid I2C EEPROM-seadmeid vähemalt 16-bitise ROM-i suurusega.

Märkus.

1. HDMI 2.0 FMC tütarkaardi versiooni 11 puhul veenduge, et tütarkaardil olev EEPROM on Atmel AT24CS32. Bitec HDMI 2.0 FMC tütarkaardil Revision 11 kasutatakse kahe erineva suurusega EEPROM-i.
2. Kui kasutasite varem HDCP tootmisvõtmete krüptimiseks KEYENC-i ja lülitasite sisse HDCP võtmehalduse toetamise versioonis 21.2 või vanemas versioonis, peate HDCP tootmisvõtmed KEYENC tarkvarautiliidi abil uuesti krüptima ja HDCP IP-d versioonist 21.3 uuesti looma.
   edasi.

4.3.3.2.1. Intel KEYENC
KEYENC on käsurea tarkvarautiliit, mida Intel kasutab HDCP tootmisvõtmete krüptimiseks teie pakutava 128-bitise HDCP-kaitsevõtmega. KEYENC väljastab krüptitud HDCP tootmisvõtmed kuueteistkümnendikul või salves või päises file vormingus. KEYENC genereerib ka mif file mis sisaldab teie pakutud 128-bitist HDCP-kaitsevõtit. KEYDEC
nõuab mif-i file.

Süsteeminõue:

1. x86 64-bitine masin Windows 10 OS-iga
2. Visual C++ taaslevitatav pakett Visual Studio 2019 (x64) jaoks

Märkus.
Peate installima Microsoft Visual C++ for VS 2019. Saate kontrollida, kas Visual C++ on uuesti levitatav, jaotises Windows ➤ Juhtpaneel ➤ Programmid ja funktsioonid. Kui Microsoft Visual C++ on installitud, näete Visual C++ xxxx
Edasilevitatav (x64). Vastasel juhul saate Visual C++ alla laadida ja installida
Edasilevitatav Microsoftilt websaidile. Allalaadimislingi saamiseks vaadake seotud teavet.

Tabel 55. KEYENC-i käsurea valikud

Käsurea valikud	Argument/kirjeldus
-k	<HDCP protection key file> Tekst file sisaldab ainult 128-bitist HDCP-kaitsevõtit kuueteistkümnendsüsteemis. Ntample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 saatja tootmisvõtmed file DCP-st (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 vastuvõtja tootmisvõtmed file DCP-st (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 saatja tootmisvõtmed file DCP-st (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 vastuvõtja tootmisvõtmed file DCP-st (.bin file)
-hdcp1txkeys	Määrake valitud sisendi võtmevahemik (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm kus n = klahvi algus (1 või >1) m = klahvi lõpp (n või >n) Näitample: Valige iga HDCP 1 TX, HDCP 1000 RX ja HCDP vahel 1.4 kuni 1.4 võtit 2.3 RX-i tootmisvõtmed file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxklahvid
-hdcp2rxklahvid
jätkus…

Käsurea valikud	Argument/kirjeldus
	Märkus. 1. Kui te ei kasuta ühtegi HDCP tootmisvõtit file, ei vaja te HDCP võtmevahemikku. Kui te ei kasuta käsureal argumenti, on vaikevõtmevahemik 0. 2. HDCP tootmisvõtmete jaoks saate valida ka erineva võtmeindeksi file. Siiski peaks klahvide arv vastama valitud valikutele. Example: valige erinevad 100 klahvi Valige HDCP 100 TX tootmisvõtmete hulgast esimesed 1.4 võtit file "-hdcp1txkeys 1-100" Valige HDCP 300 RX tootmisvõtmete jaoks võtmed 400 kuni 1.4 file "-hdcp1rxkeys 300-400" Valige HDCP 600 RX tootmisvõtmete jaoks võtmed 700 kuni 2.3 file "-hdcp2rxkeys 600-700"
-o	Väljund file vormingus . Vaikimisi on hex file. Looge kahendvormingus krüpteeritud HDCP tootmisvõtmed file vorming: -o bin Loob krüptitud HDCP tootmisvõtmed kuueteistkümnendiku kujul file vorming: -o hex Loob päises krüptitud HDCP tootmisvõtmed file formaat: -oh
- kontrollklahvid	Printige sisendis saadaolevate klahvide arv files. Näideample:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> – kontrollklahvid
	Märkus. kasutage käsurea lõpus parameetrit – check-klahve, nagu on mainitud ülal, ntample.
- versioon	Printige KEYENC versiooni number

Saate krüptimiseks valida valikuliselt HDCP 1.4 ja/või HDCP 2.3 tootmisvõtmed. Näiteksample, kui soovite krüptimiseks kasutada ainult HDCP 2.3 RX tootmisvõtmeid, kasutage ainult -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys käsurea parameetrites.
Tabel 56. KEYENCi levinud veateadete juhis

Veateade	Suunis
VIGA: HDCP kaitsevõti file puudu	Puudub käsureaparameeter -k file>
VIGA: võti peab koosnema 32 kuueteistkümnendnumbrist (nt f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP kaitsevõti file peaks sisaldama ainult HDCP kaitsevõtit 32 kuueteistkümnendkohalise numbriga.
VIGA: täpsustage võtmevahemik	Võtmevahemik ei ole antud sisendi HDCP tootmisvõtmete jaoks määratud file.
VIGA: Kehtetu võtmevahemik	-hdcp1txkeys või -hdcp1rxkeys või -hdcp2rxkeys jaoks määratud võtmevahemik ei ole õige.
VIGA: ei saa luuaFilenimi>	Kontrollige, kas faili keyenc.exe kaustaluba käitatakse.
VIGA: -hdcp1txkeys sisend on kehtetu	HDCP 1.4 TX tootmisvõtmete sisendvõtmevahemiku vorming on kehtetu. Õige vorming on "-hdcp1txkeys nm", kus n >= 1, m >= n
VIGA: -hdcp1rxkeys sisend on kehtetu	HDCP 1.4 RX tootmisvõtmete sisestusvõtmevahemiku vorming on kehtetu. Õige vorming on "-hdcp1rxkeys nm", kus n >= 1, m >= n
VIGA: -hdcp2rxkeys sisend on kehtetu	HDCP 2.3 RX tootmisvõtmete sisestusvõtmevahemiku vorming on kehtetu. Õige vorming on "-hdcp2rxkeys nm", kus n >= 1, m >= n
jätkus…

Veateade	Suunis
VIGA: Kehtetu file <filenimi>	Kehtetud HDCP tootmisvõtmed file.
VIGA: file tüüp -o valiku jaoks puudub	Käsurea parameeter puudub –o jaoks .
VIGA: kehtetu filenimi -filenimi>	<filenimi> on kehtetu, palun kasutage kehtivat filenimi ilma erimärkideta.

Ühe EEPROM-i jaoks ühe võtme krüpteerimine
Käivitage Windowsi käsurealt järgmine käsurida HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX ja HDCP 2.3 RX ühe võtme krüptimiseks väljundiga file päise vorming file ühe EEPROM-i jaoks:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Krüpteeri N võtit N EEPROM-i jaoks
Käivitage Windowsi käsurealt järgmine käsurida, et krüpteerida väljundiga HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX ja HDCP 2.3 RX N võtit (alates võtmest 2.3) file hex formaat file N EEPROM-i jaoks:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex, kus N on >= 1 ja peaks sobima kõigi valikute jaoks.

Seotud teave
Microsoft Visual C++ Visual Studio 2019 jaoks
Pakub allalaadimiseks Microsoft Visual C++ x86 edasilevitatavat paketti (vc_redist.x86.exe). Kui link muutub, soovitab Intel otsida Microsofti otsingumootorist „Visual C++ redistributable”.

4.3.3.2.2. Võtmeprogrammeerija
Krüpteeritud HDCP tootmisvõtmete programmeerimiseks EEPROM-ile toimige järgmiselt.

1. Kopeerige programmeerija võtmekujundus files järgmiselt teelt teie töökataloogi: /hdcp2x/hw_demo/key_programmer/
2. Kopeerige tarkvara päis file (hdcp_key .h), mis genereeritakse KEYENC tarkvarautiliidist (jaotis Encrypt Single Key for Single EEPROM lk 113 ) kataloogi software/key_programmer_src/ ja nimetage see ümber hdcp_key.h.
3. Käivitage fail ./runall.tcl. See skript täidab järgmisi käske:
   • Loo IP-kataloog files
   • Looge süsteem Platform Designer
   • Intel Quartus Prime'i projekti loomine
   • Looge tarkvara tööruum ja koostage tarkvara
   • Tehke täielik kompilatsioon
4. Laadige alla tarkvaraobjekt File (.sof) FPGA-le, et programmeerida krüptitud HDCP tootmisvõtmed EEPROM-i.

Loo Stratix 10 HDMI RX-TX Retransmit disain exampkui parameetrid Support HDCP 2.3 ja Support HDCP 1.4 on sisse lülitatud, siis järgige HDCP kaitsevõtme lisamiseks järgmist sammu.

• Kopeerige mif file (hdcp_kmem.mif), mis on loodud tarkvarautiliidist KEYENC (jaotis Ühe EEPROM-i jaoks ühe võtme krüptimine lk 113) /quartus/hdcp/ kataloog.

4.3.4. Koostage kujundus
Pärast seda, kui lisate FPGA-sse oma tavalised HDCP tootmisvõtmed või programmeerite krüptitud HDCP tootmisvõtmed EEPROM-i, saate nüüd kujunduse koostada.

1. Käivitage tarkvara Intel Quartus Prime Pro Edition ja avage /quartus/a10_hdmi2_demo.qpf.
2. Klõpsake nuppu Töötlemine ➤ Alusta kompileerimist.

4.3.5. View tulemused
Demonstratsiooni lõpus saate seda teha view tulemused HDCP-toega HDMI välise valamu kohta.
To view demonstratsiooni tulemusi, järgige neid samme:

1. Lülitage Inteli FPGA plaat sisse.
2. Muutke kataloogiks /quartus/.
3. Tarkvaraobjekti allalaadimiseks tippige Nios II käsushelli järgmine käsk File (.sof) FPGA-le. nios2-configure-sof väljund_files/ .sof
4. Lülitage HDCP-toega HDMI-väline allikas ja valamu sisse (kui te pole seda teinud). HDMI-väline valamu kuvab teie HDMI-välise allika väljundit.

4.3.5.1. Nupud ja LED-funktsioonid
Kasutage esitluse juhtimiseks tahvlil olevaid nuppe ja LED-funktsioone.

Tabel 57. Nupp- ja LED-indikaatorid (TOE FRL = 0)

Nupp/LED	Funktsioonid
cpu_resetn	Süsteemi lähtestamiseks vajutage üks kord.
user_pb[0]	Vajutage üks kord, et lülitada HPD-signaal standardsele HDMI-allikale.
user_pb[1]	• Vajutage ja hoidke all, et suunata TX-tuuma DVI-kodeeritud signaali saatma. • Vabastage HDMI-kodeeritud signaali saatmiseks. • Veenduge, et sissetulev video oleks 8 bpc RGB värviruumis.
user_pb[2]	• Vajutage ja hoidke all, et anda TX-tuumale käsk peatada inforaamide saatmine külgriba signaalidest. • Vabastage, et jätkata inforaamide saatmist külgriba signaalidest.
user_led[0]	RX HDMI PLL-luku olek. • 0: lukustamata • 1: lukus
user_led[1]	RX HDMI südamiku lukustuse olek • 0: vähemalt 1 kanal on lukustamata • 1: kõik 3 kanalit on lukustatud
user_led[2]	RX HDCP1x IP dekrüpteerimise olek. • 0: mitteaktiivne • 1: aktiivne
user_led[3]	RX HDCP2x IP dekrüpteerimise olek. • 0: mitteaktiivne • 1: aktiivne
user_led[4]	TX HDMI PLL-luku olek. • 0: lukustamata • 1: lukus
user_led[5]	TX-transiiveri PLL-luku olek. • 0: lukustamata • 1: lukus
user_led[6]	TX HDCP1x IP krüptimise olek. • 0: mitteaktiivne • 1: aktiivne
user_led[7]	TX HDCP2x IP krüptimise olek. • 0: mitteaktiivne • 1: aktiivne

Tabel 58. Nupp- ja LED-indikaatorid (TOE FRL = 1)

Nupp/LED	Funktsioonid
cpu_resetn	Süsteemi lähtestamiseks vajutage üks kord.
user_dipsw	Kasutaja määratud DIP-lüliti läbipääsurežiimi lülitamiseks. • OFF (vaikeasend) = läbilaskevõime FPGA-l olev HDMI RX võtab EDID-d välisest valamust ja edastab selle välisele allikale, millega see on ühendatud. • ON = saate juhtida RX maksimaalset FRL-i kiirust Nios II terminalist. Käsk muudab RX EDID-d, manipuleerides maksimaalse FRL-i kiiruse väärtusega. Viidata Kujunduse käitamine erinevate FRL-i määradega leheküljel 33, et saada lisateavet erinevate FRL-i määrade määramise kohta.
jätkus…

Nupp/LED	Funktsioonid
user_pb[0]	Vajutage üks kord, et lülitada HPD-signaal standardsele HDMI-allikale.
user_pb[1]	Reserveeritud.
user_pb[2]	Vajutage üks kord, et lugeda SCDC registreid valamu, mis on ühendatud Bitec HDMI 2.1 FMC tütarkaardi TX-ga. Märkus. Lugemise lubamiseks peate tarkvaras määrama DEBUG_MODE väärtuseks 1.
user_led_g[0]	RX FRL kella PLL luku olek. • 0: lukustamata • 1: lukus
user_led_g[1]	RX HDMI videoluku olek. • 0: lukustamata • 1: lukus
user_led_g[2]	RX HDCP1x IP dekrüpteerimise olek. • 0: mitteaktiivne • 1: aktiivne
user_led_g[3]	RX HDCP2x IP dekrüpteerimise olek. • 0: mitteaktiivne • 1: aktiivne
user_led_g[4]	TX FRL kella PLL luku olek. • 0: lukustamata • 1: lukus
user_led_g[5]	TX HDMI videoluku olek. • 0 = lukustamata • 1 = lukus
user_led_g[6]	TX HDCP1x IP krüptimise olek. • 0: mitteaktiivne • 1: aktiivne
user_led_g[7]	TX HDCP2x IP krüptimise olek. • 0: mitteaktiivne • 1: aktiivne

4.4. FPGA disaini sisseehitatud krüpteerimisvõtme kaitse
Paljud FPGA kujundused rakendavad krüptimist ja sageli tuleb FPGA bitivoogu manustada salajased võtmed. Uuemates seadmeperekondades, nagu Intel Stratix 10 ja Intel Agilex, on turvalise seadmehalduri plokk, mis saab neid salajasi võtmeid turvaliselt pakkuda ja hallata. Kui neid funktsioone pole, saate FPGA bitivoo sisu, sealhulgas manustatud salajased kasutajavõtmed, krüpteerimisega kaitsta.
Kasutajavõtmed peaksid olema teie disainikeskkonnas turvalised ja ideaaljuhul tuleks need lisada kujundusele automatiseeritud turvalise protsessi abil. Järgmised sammud näitavad, kuidas saate sellist protsessi Intel Quartus Prime'i tööriistadega rakendada.

1. Intel Quartus Prime'i HDL-i arendamine ja optimeerimine mitteturvalises keskkonnas.
2. Viige kujundus üle turvalisse keskkonda ja rakendage salajase võtme värskendamiseks automatiseeritud protsess. Kiibisisene mälu sisaldab võtmeväärtust. Kui võtit värskendatakse, initsialiseeritakse mälu file (.mif) saab muutuda ja komplekteerija voog „quartus_cdb –update_mif” saab HDCP kaitsevõtit muuta ilma uuesti kompileerimata. See samm on väga kiire käivitatav ja säilitab algse ajastuse.
3. Seejärel krüpteerib Intel Quartus Prime'i bitivoog FPGA-võtmega, enne kui krüptitud bitivoo edastab lõplikuks testimiseks ja juurutamiseks tagasi ebaturvalisse keskkonda.

Soovitatav on keelata kogu silumisjuurdepääs, mis suudab FPGA-st salajase võtme taastada. Saate silumisvõimalused täielikult keelata, kui keelate JTAG port või valikuliselt keelata ja uuestiview et ükski silumisfunktsioon, nagu süsteemisisene mäluredaktor või Signal Tap, ei suuda võtit taastada. Vaadake AN 556: Inteli FPGA-de disainiturbefunktsioonide kasutamine, et saada lisateavet FPGA turbefunktsioonide kasutamise kohta, sealhulgas konkreetsed sammud FPGA bitivoo krüpteerimiseks ja turvasuvandite konfigureerimiseks, nagu J keelamine.TAG juurdepääs.

Märkus.
Võite kaaluda täiendavat hägustamist või krüptimist MIF-mällu mõne muu salavõtme võtmega.
Seotud teave
AN 556: Inteli FPGA-de disainiturbefunktsioonide kasutamine

4.5. Turvakaalutlused
HDCP-funktsiooni kasutamisel pidage meeles järgmisi turvakaalutlusi.

• Repiiterisüsteemi projekteerimisel peate blokeerima vastuvõetud video sisenemise TX IP-sse järgmistel tingimustel:
  — Kui vastuvõetud video on HDCP-krüptitud (st on kinnitatud RX IP-st krüptimise olek hdcp1_enabled või hdcp2_enabled) ja edastatav video ei ole HDCP-krüptitud (st TX IP-st ei ole krüptimise olek hdcp1_enabled või hdcp2_enabled kinnitatud).
  — Kui vastuvõetud video on HDCP TYPE 1 (st RX IP-st on kinnitatud streamid_type) ja edastatav video on HDCP 1.4 krüpteeritud (st on kinnitatud TX IP-st krüptimise olek hdcp1_enabled)
• Peaksite säilitama oma HDCP tootmisvõtmete ja kõigi kasutajate krüpteerimisvõtmete konfidentsiaalsuse ja terviklikkuse.
• Intel soovitab tungivalt arendada kõiki Intel Quartus Prime'i projekte ja disainiallikaid files, mis sisaldavad võtmete kaitsmiseks turvalises arvutuskeskkonnas krüpteerimisvõtmeid.
• Intel soovitab tungivalt kasutada FPGA-de disaini turvafunktsioone, et kaitsta disaini, sealhulgas manustatud krüpteerimisvõtmeid volitamata kopeerimise, pöördprojekteerimise ja t.ampeksimine.

Seotud teave
AN 556: Inteli FPGA-de disainiturbefunktsioonide kasutamine

4.6. Silumisjuhised
Selles jaotises kirjeldatakse kasulikku HDCP olekusignaali ja tarkvara parameetreid, mida saab silumiseks kasutada. See sisaldab ka korduma kippuvaid küsimusi (KKK) kujunduse käitamise kohta, ntample.

4.6.1. HDCP olekusignaalid
On mitmeid signaale, mis on kasulikud HDCP IP-tuumade töötingimuste tuvastamiseks. Need signaalid on saadaval disainilahenduse ntampülemisel tasemel ja on seotud pardal olevate LED-idega:

Signaali nimi	Funktsioon
hdcp1_enabled_rx	RX HDCP1x IP dekrüpteerimise olek 0: mitteaktiivne 1: aktiivne
hdcp2_enabled_rx	RX HDCP2x IP dekrüpteerimise olek 0: mitteaktiivne 1: aktiivne
hdcp1_enabled_tx	TX HDCP1x IP-krüptimise olek 0: mitteaktiivne 1: aktiivne
hdcp2_enabled_tx	TX HDCP2x IP-krüptimise olek 0: mitteaktiivne 1: aktiivne

Nende vastavate LED-paigutuste kohta vaadake tabelit 57 lk 115 ja tabelit 58 lk 115.
Nende signaalide aktiivne olek näitab, et HDCP IP on autentitud ja võtab vastu/saab krüpteeritud videovoogu. Iga suuna jaoks ainult HDCP1x või HDCP2x
krüptimise/dekrüpteerimise olekusignaalid on aktiivsed. Näiteksample, kui kas hdcp1_enabled_rx või hdcp2_enabled_rx on aktiivne, on RX-i poolel HDCP lubatud ja dekrüpteerib välisest videoallikast pärineva krüptitud videovoo.

4.6.2. HDCP tarkvara parameetrite muutmine
HDCP silumisprotsessi hõlbustamiseks saate faili hdcp.c parameetreid muuta.
Allolev tabel võtab kokku konfigureeritavate parameetrite ja nende funktsioonide loendi.

Parameeter	Funktsioon
SUPPORT_HDCP1X	Luba HDCP 1.4 TX poolel
SUPPORT_HDCP2X	Luba HDCP 2.3 TX poolel
DEBUG_MODE_HDCP	Luba TX HDCP silumissõnumid
REPEATER_MODE	Luba kordaja režiim HDCP disaini jaoks, ntample

Parameetrite muutmiseks muutke väärtused failis hdcp.c soovitud väärtusteks. Enne kompileerimise alustamist tehke failis build_sw_hdcp.sh järgmine muudatus:

1. Otsige üles järgmine rida ja kommenteerige seda, et vältida muudetud tarkvara file asendatakse originaaliga files tarkvara Intel Quartus Prime installiteelt.
   
2.  Värskendatud tarkvara kompileerimiseks käivitage fail "./build_sw_hdcp.sh".
3. Loodud .elf file saab kujundusse kaasata kahel viisil:
   a. Käivitage "nios2-download -g file nimi>”. Õige funktsionaalsuse tagamiseks lähtestage süsteem pärast allalaadimisprotsessi lõppu.
   b. Mälu lähtestamise värskendamiseks käivitage käsk „quartus_cdb –-update_mif”. files. Uue .sof loomiseks käivitage assembler file mis sisaldab uuendatud tarkvara.

4.6.3. Korduma kippuvad küsimused (KKK)
Tabel 59. Rikke sümptomid ja juhised

Number	Ebaõnnestumise sümptom	Suunis
1.	RX võtab vastu krüpteeritud videot, kuid TX saadab staatilise video sinise või musta värviga.	Selle põhjuseks on ebaõnnestunud TX-autentimine välise valamuga. HDCP-võimeline repiiter ei tohi edastada videot krüptimata formaadis, kui ülesvoolu sissetulev video on krüpteeritud. Selle saavutamiseks asendab väljamineva video staatiline sinise või musta värvi video, kui TX HDCP krüptimise olekusignaal on passiivne ja RX HDCP dekrüpteerimise olekusignaal on aktiivne. Täpsed juhised leiate aadressilt Turvakaalutlused lk 117. See käitumine võib aga HDCP kujunduse lubamisel silumisprotsessi heidutada. Allpool on meetod video blokeerimise keelamiseks kujunduses, ntample: 1. Otsige üles järgmine pordiühendus disaini ülemisel tasemel, ntample. See port kuulub moodulisse hdmi_tx_top. 2. Muutke pordiühendust järgmisele reale:
2.	TX HDCP krüptimise olekusignaal on aktiivne, kuid lumepilti kuvatakse allavoolu valamu juures.	Selle põhjuseks on asjaolu, et allavoolu valamu ei dekrüpteeri väljaminevat krüptitud videot õigesti. Veenduge, et sisestaksite TX HDCP IP-le globaalse konstandi (LC128). Väärtus peab olema toodangu väärtus ja õige.
3.	TX HDCP krüptimise olekusignaal on ebastabiilne või alati passiivne.	Selle põhjuseks on ebaõnnestunud TX-autentimine allavoolu valamuga. Silumisprotsessi hõlbustamiseks saate lubada DEBUG_MODE_HDCP parameeter failis hdcp.c. Viidata HDCP tarkvara parameetrite muutmine lk 118 juhiste kohta. Järgmised punktid 3a–3c võivad olla ebaõnnestunud TX-i autentimise võimalikud põhjused.
3a.	Tarkvara silumislogi jätkab selle teate printimist "allavoolu (Rx) ei toeta HDCP 1.4".	Teade näitab, et allavoolu valamu ei toeta nii HDCP 2.3 kui ka HDCP 1.4. Veenduge, et allavoolu valamu toetab HDCP 2.3 või HDCP 1.4.
3b.	TX autentimine ebaõnnestub poolel teel.	See on tingitud sellest, et TX-i autentimise mis tahes osa, näiteks allkirja kontrollimine, asukohakontroll jne, võib ebaõnnestuda. Veenduge, et allavoolu valamu kasutaks tootmisvõtit, kuid mitte faksivõtit.
3c.	Tarkvara silumislogi prindib jätkuvalt "Re-autentimine	See teade näitab, et allavoolu valamu on taotlenud uuesti autentimist, kuna vastuvõetud videot ei dekrüpteeritud õigesti. Veenduge, et sisestaksite TX HDCP IP-le globaalse konstandi (LC128). Väärtus peab olema toodangu väärtus ja väärtus on õige.
jätkus…

Number	Ebaõnnestumise sümptom	Suunis
	on vajalik” pärast HDCP autentimise lõpetamist.
4.	RX HDCP dekrüpteerimise olekusignaal on passiivne, kuigi ülesvoolu allikas on HDCP lubanud.	See näitab, et RX HDCP IP ei ole autentitud olekut saavutanud. Vaikimisi on REPEATER_MODE parameeter on disainis lubatud ntample. Kui REPEATER_MODE on lubatud, veenduge, et TX HDCP IP on autentitud. Kui REPEATER_MODE Kui parameeter on lubatud, proovib RX HDCP IP autentimist repiiterina, kui TX on ühendatud HDCP-toega valamuga. Autentimine peatub poolel teel, oodates, kuni TX HDCP IP viib autentimise lõpule ja edastab RECEIVERID_LIST RX HDCP IP-le. HDCP spetsifikatsioonis määratletud aeg on 2 sekundit. Kui TX HDCP IP ei saa selle aja jooksul autentimist lõpule viia, käsitleb ülesvoolu allikas autentimist ebaõnnestununa ja algatab uuesti autentimise vastavalt HDCP spetsifikatsioonile.
		Märkus. • Viitama HDCP tarkvara parameetrite muutmine leheküljel 118, kuidas keelata REPEATER_MODE parameeter silumise eesmärgil. Pärast funktsiooni keelamist REPEATER_MODE parameeter, proovib RX HDCP IP alati autentida lõpp-punkti vastuvõtjana. TX HDCP IP ei piira autentimisprotsessi.
		• Kui REPEATER_MODE parameeter pole lubatud, veenduge, et HDCP IP-le antud HDCP-võti on tootmisväärtus ja väärtus on õige.
5.	RX HDCP dekrüpteerimise olekusignaal on ebastabiilne.	See tähendab, et RX HDCP IP on taotlenud uuesti autentimist kohe pärast autentimise oleku saavutamist. See on tõenäoliselt tingitud sellest, et sissetulevat krüptitud videot ei dekrüpteeri RX HDCP IP õigesti. Veenduge, et RX HDCP IP-tuumale antud globaalne konstant (LC128) oleks tootmisväärtus ja väärtus oleks õige.

HDMI Intel Arria 10 FPGA IP Design Example Kasutusjuhend Arhiivid

Selle kasutusjuhendi uusima ja varasemate versioonide saamiseks vaadake HDMI Intel® Arria 10 FPGA IP Design Example Kasutusjuhend. Kui IP- või tarkvaraversiooni loendis pole, kehtib eelmise IP- või tarkvaraversiooni kasutusjuhend.
IP-versioonid on samad, mis Intel Quartus Prime Design Suite'i tarkvaraversioonid kuni versioonini 19.1. Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast, IP
tuumadel on uus IP-versiooniskeem.

HDMI versioonide ajalugu Intel Arria 10 FPGA IP Design Example Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2022.12.27	22.4	19.7.1	Lisati disainilahenduse jaotisesse Riistvara ja tarkvara nõuded uus parameeter HDMI tütarkaardi versiooni valimiseksample HDMI 2.0 jaoks (mitte-FRL-režiim).
2022.07.29	22.2	19.7.0	• Teatis Cygwini komponendi eemaldamise kohta Nios II EDS-i Windows* versioonist ja nõue installida WSL for Windows* kasutajatele. • Tütarkaardi uuendatud versioon versioonist 4 kuni 9, kui see on asjakohane, kogu dokumendi ulatuses.
2021.11.12	21.3	19.6.1	• Uue võtme krüptimise tarkvara utiliidi (KEYENC) kirjeldamiseks värskendati alajaotist Krüpteeritud HDCP tootmisvõtmete salvestamine välisesse välkmällu või EEPROM-i (HDCP võtmehalduse tugi = 1). • Eemaldati järgmised kujundid: — RX-i privaatvõtme faksivõtme R1 andmemassiivi — HDCP tootmisvõtmete andmemassiivid (kohatäide) — HDCP kaitsevõtme andmemassiivi (eelmääratletud võti) — HDCP-kaitsevõti on lähtestatud failis hdcp2x_tx_kmem.mif — HDCP-kaitsevõti on lähtestatud failis hdcp1x_rx_kmem.mif — HDCP-kaitsevõti on lähtestatud failis hdcp1x_tx_kmem.mif • Alamjaotis HDCP Key Mapping teisaldatud DCP võtmest Files silumisjuhistest tavaliste HDCP tootmisvõtmete salvestamiseks FPGA-sse (HDCP võtmehalduse tugi = 0).
2021.09.15	21.1	19.6.0	Eemaldatud viide ncsim-ile
2021.05.12	21.1	19.6.0	• Lisatud, kui SUPPORT FRL = 1 või SUPPORT HDCP KEY MANAGEMENT = 1, kirjeldusele joonise 29 HDCP üle HDMI kujunduse jaoksample plokkskeem. • Lisatud sammud HDCP võtmemällu files Disaini läbivaatuses. • Lisatud, kui SUPPORT FRL = 0, jaotisse Ardvara seadistamine. • Lisati jaotises Kujunduse loomine HDCP võtmehalduse tugiparameetri sisselülitamise samm. • Lisati uus alamjaotis Krüpteeritud HDCP tootmisvõtmete salvestamine välisesse välkmällu või EEPROM-i (HDCP võtmehalduse tugi = 1).
jätkus…

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
			• Tabeli vajutusnupp ja LED-indikaatorid muudeti nupuks ja LED-indikaatoriteks (TOE FRL = 0). • Lisatud lauanupp ja LED-indikaatorid (TOE FRL = 1). • Lisatud uus peatükk FPGA-disaini sisseehitatud krüpteerimisvõtme kaitse. • Lisatud uus peatükk Silumisjuhised ja alajaotised HDCP olekusignaalid, HDCP tarkvara parameetrite muutmine ja korduma kippuvad küsimused.
2021.04.01	21.1	19.6.0	• Värskendatud joonise komponendid, mis on vajalikud ainult RX- või TX-disaini jaoks. • Uuendatud tabeli loodud RTL Files. • Värskendatud joonis HDMI RX ülemised komponendid. • Eemaldatud jaotis HDMI RX Top Link Training Process. • Värskendati samme jaotises Kujunduse käitamine erinevates FRL-i määrades. • Uuendatud joonis HDMI 2.1 disain Example Kella skeem. • Uuendatud tabeli kellaskeemi signaalid. • Värskendatud joonis HDMI RX-TX plokkskeem, et lisada ühendus Transceiver Arbiteri ja TX top vahel.
2020.09.28	20.3	19.5.0	• Eemaldatud märge, et HDMI 2.1 disain example FRL-režiimis toetab ainult kiirusklassi –1 seadmeid HDMI Intel FPGA IP Design Example Kiirjuhend Intel Arria 10 seadmete ja HDMI 2.1 disainilahenduse jaoksample (Support FRL = 1) sektsioonid. Disain toetab kõiki kiirusklasse. • Eemaldatud teave ls_clk kõigist HDMI 2.1 kujundusest ntampseotud jaotised. Domeeni ls_clk ei kasutata enam kujunduses example. • Värskendati HDMI 2.1 disaini plokkskeeme, ntample FRL-režiimis HDMI 2.1 Design Example (FRL-i tugi = 1), Ainult RX- või TX-tüüpi disainilahenduste kujunduskomponentide loomine ja Kellaskeemi sektsioonid. • Uuendati katalooge ja genereeriti files loendi jaotistes Kataloogistruktuur. • Eemaldas ebaolulised signaalid ja lisas või redigeeris järgmise HDMI 2.1 kujunduse kirjeldust, ntample signaalid jaotises Liidese signaalid: - sys_init - txpll_frl_locked — tx_os — txphy_rcfg* signaalid — tx_reconfig_done - txcore_tbcr — pio_in0_external_connection_export • Lisati jaotisesse Design RTL parameetrid järgmised parameetrid: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — KASUTAGE FPLL-i — POLARITY_INVERSION
jätkus…

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
			• Värskendati HDMI 2.0 disaini plokkskeeme, ntample Intel Quartus Prime Pro Edition tarkvara jaoks HDMI 2.0 Design Example (FRL-i tugi = 0), Ainult RX- või TX-tüüpi disainilahenduste kujunduskomponentide loomine ja Kellaskeemi jaotised. • Uuendati kella ja lähtestamise signaalide nimesid jaotises Dünaamiline ulatus ja valdamine (HDR) InfoFrame'i sisestamine ja filtreerimine. • Eemaldas ebaolulised signaalid ja lisas või redigeeris järgmise HDMI 2.0 kujunduse kirjeldust, ntample signaalid jaotises Liidese signaalid: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e - fr_clck - reset_xcvr_powerup — nios_tx_i2c* signaalid — hdmi_ti_i2c* signaalid — tx_i2c_avalon* signaalid - kella_sild_0_clk_clk — reset_bridge_0_reset_reset_n — i2c_master* signaalid — nios_tx_i2c* signaalid — meetme_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* signaalid — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* signaalid • Lisatud on märkus, et simulatsiooni katsestendit ei toetata konstruktsioonide puhul, millel on Kaasa I2C parameeter lubas ja värskendas simulatsiooniteate jaotises Simulation Testbench. • Uuendati jaotist Kujunduse uuendamine.
2020.04.13	20.1	19.4.0	• Lisatud märge, et HDMI 2.1 disain example FRL-režiimis toetab ainult kiirusklassi –1 seadmeid HDMI Intel FPGA IP Design Example Kiirjuhend Intel Arria 10 seadmete jaoks ja üksikasjalik kirjeldus HDMI 2.1 Design Example (Support FRL = 1) sektsioonid. • Teisaldas HDCP üle HDMI Design ExampIntel Arria 10 seadmete jaotises HDMI Intel FPGA IP kasutusjuhend. • Redigeeriti jaotist Disaini simuleerimine, et lisada helidample generaatorit, külgriba andmegeneraatorit ja lisaandmete generaatorit ning värskendas edukat simulatsiooniteadet. • Eemaldatud märkus, et märgitud simulatsioon on saadaval ainult jaoks Toetage FRL-i puudega disainilahenduste märkus. Simulatsioon on nüüd saadaval Toetage FRL-i ka lubatud kujundused. • Värskendati funktsiooni kirjeldust HDMI 2.1 Design Ex. üksikasjalikus kirjeldusesample (FRL-i tugi) jaotis.
jätkus…

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
			• Redigeerinud HDMI 2.1 RX-TX kujunduse plokiskeemi, disainikomponentide ja ainult RX- või TX-ainult kujunduste loomise jaotiste plokkskeemi HDMI 2.1 disaini jaoksample. Lisatud uued komponendid ja eemaldatud komponendid, mis enam ei kehti. • Redigeeriti main.c skripti juhist jaotises Ainult RX- või TX-kujundite loomine. • Uuendati jaotisi Kataloogi struktuur, et lisada uusi kaustu ja files nii HDMI 2.0 kui ka HDMI jaoks 2.1 disain ntampvähem. • Värskendati jaotist Riistvara ja tarkvara nõuded HDMI 2.1 disaini jaoks, ntample. • Värskendati plokkskeemi ja signaali kirjeldusi jaotises Dünaamilise ulatuse ja valdamise (HDR) InfoFrame'i sisestamine ja filtreerimine HDMI 2.1 disaini jaoksample. • Lisati HDMI 2.1 disaini jaoks uus jaotis „Kujunduse käitamine erinevatel FRL-i kiirustel”ampvähem. • Värskendati HDMI 2.1 kujunduse plokkskeemi ja signaali kirjeldusi jaotises Kellaskeemidample. • Lisatud kirjeldus kasutaja DIP-lüliti kohta jaotises Riistvara seadistus HDMI 2.1 disaini jaoks, ntample. • Värskendati disainipiirangute jaotist HDMI 2.1 disaini jaoksample. • Uuendati jaotist Kujunduse uuendamine. • Värskendati nii HDMI 2.0 kui ka HDMI 2.1 kujunduse jaoks mõeldud Simulation Testbenchi jaotisi, ntampvähem.
2020.01.16	19.4	19.3.0	• Värskendatud HDMI Intel FPGA IP Design ExampIntel Arria 10 seadmete kiirjuhend, mis sisaldab teavet äsja lisatud HDMI 2.1 disaini kohtaample FRL-režiimiga. • Lisatud uus peatükk, üksikasjalik kirjeldus HDMI 2.1 Design Ex. jaoksample (Support FRL Enabled), mis sisaldab kogu asjakohast teavet äsja lisatud disaini kohta, ntample. • Nimetati ümber HDMI Intel FPGA IP Design Example Üksikasjalik kirjeldus kuni üksikasjalik kirjeldus HDMI 2.0 Design Example parema selguse huvides.
2019.10.31	18.1	18.1	• Lisatud loodud files kaustas tx_control_src: ti_i2c.c ja ti_i2c.h. • Lisatud tugi FMC tütarkaardi versioonile 11 jaotistes Riistvara ja tarkvara nõuded ning Disaini kompileerimine ja testimine. • Eemaldatud jaotis Disainipiirangud. Ajastuse rikkumise piirang maksimaalsete kaldepiirangute puhul lahendati versioonis 18.1 HDMI Intel FPGA IP-st. • Lisati uus RTL-parameeter BITEC_DAUGHTER_CARD_REV, mis võimaldab teil valida Bitec HDMI tütarkaardi versiooni.
jätkus…

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
			• Värskendati fmcb_dp_m2c_p ja fmcb_dp_c2m_p signaalide kirjeldust, et lisada teave FMC tütarkaardi versioonide 11, 6 ja 4 kohta. • Biteci tütarkaardi versiooni 11 jaoks on lisatud järgmised uued signaalid: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a aadress — oc_i2c_master_ti_avalon_anti_slave_w riitus — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Lisatud jaotis disaini uuendamise kohta.
2017.11.06	17.1	17.1	• HDMI IP-tuum nimetati ümber HDMI Inteli FPGA IP-ks vastavalt Inteli kaubamärgi muutmisele. • Mõiste Qsys muudeti platvormide kujundajaks. • Lisatud teave dünaamilise ulatuse ja Mastering InfoFrame (HDR) sisestamise ja filtreerimise funktsiooni kohta. • Uuendati kataloogi struktuuri: — lisatud skripti- ja tarkvarakaustad ning files. — Uuendatud ühine ja hdr files. - eemaldatud atx files. — Diferentseeritud files Intel Quartus Prime Standard Editioni ja Intel Quartus Prime Pro Editioni jaoks. • Uuendati jaotist Disaini loomine, et lisada seadmena 10AX115S2F4I1SG kasutatav seade. • Redigeeriti transiiveri andmeedastuskiirust 50–100 MHz TMDS-i taktsagedusel 2550–5000 Mbps. • Värskendati RX-TX lingi teavet, mille abil saate vabastada nupu user_pb[2] välise filtreerimise keelamiseks. • Värskendatud on Nios II tarkvara vooskeemi, mis hõlmab I2C peamise ja HDMI-allika juhtnuppe. • Lisatud teave selle kohta Disain ntample GUI parameetrid. • Lisatud HDMI RX ja TX Top disainiparameetrid. • Lisati järgmised HDMI RX ja TX tipptaseme signaalid: — mgmt_clk - lähtestada - i2c_clk - hdmi_clk_in — eemaldati need HDMI RX ja TX tipptaseme signaalid: • versioon • i2c_clk
jätkus…

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
			• Lisatud on märge, et transiiveri analoogseadet testitakse Intel Arria 10 FPGA arenduskomplekti ja Bitec HDMI 2.0 tütarkaardi jaoks. Saate oma tahvli analoogseadeid muuta. • Lisatud link lahenduseks, et vältida Intel Arria 10 PLL võrdluskella PLL-i kaskaadi värinat või mittespetsiaalseid kellateid. • Lisatud on märkus, et te ei saa kasutada transiiveri RX-i viiku CDR-i viitena HDMI RX-i jaoks ega TX PLL-i viitena HDMI TX-i jaoks. • Lisatud on märkus set_max_skew piirangu lisamise kohta kujundustele, mis kasutavad TX PMA ja PCS sidumist.
2017.05.08	17.0	17.0	• Nimeks Intel. • Muudetud osa number. • Uuendati kataloogi struktuuri: - lisatud hdr files. — qsys_vip_passthrough.qsys muudeti nios.qsys-ks. — lisatud fileon mõeldud Intel Quartus Prime Pro Editionile. • Värskendatud teave selle kohta, et RX-TX Linki plokk teostab ka välist filtreerimist suure dünaamilise ulatusega (HDR) teabekaadris HDMI RX-i abiandmetest ja lisab eks.ample HDR-inforaam HDMI TX-i lisaandmetele Avalon ST multiplekseri kaudu. • Transceiver Native PHY kirjelduse juurde on lisatud märkus, et HDMI TX kanalitevahelise kallutamise nõude täitmiseks peate parameetrite redaktoris Arria 10 Transceiver Native PHY määrama TX-kanali sidumisrežiimi valiku PMA ja PCS liimimine. • Uuendatud operatsioonisüsteemi ja mõõtesignaalide kirjeldus. • Muudetud ülekandeidamplingifaktor erineva transiiveri andmeedastuskiiruse jaoks igas TMDS-i taktsagedusvahemikus, et toetada TX FPLL-i otsekella skeemi. • TX IOPLL muudeti TX FPLL-i kaskaadi kellastamise skeemiks TX FPLL otseskeemiks. • Lisatud TX PMA ümberkonfigureerimise signaalid. • Redigeeritud USER_LED[7] ümberpaigutusedampmolva staatus. 1 tähistab ülejääkeampLED (andmesidekiirus < 1,000 Mbps Arria 10 seadmes). • Värskendatud HDMI Design Example toetatud simulaatorite tabel. VHDL-i ei toetata NCSimi jaoks. • Lisatud link Arria 10 HDMI IP Core Design Ex. arhiveeritud versioonileample Kasutusjuhend.
2016.10.31	16.1	16.1	Esialgne vabastamine.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Online versioon
Saada tagasisidet
ID: 683156
Versioon: 2022.12.27

Dokumendid / Ressursid

intel HDMI Arria 10 FPGA IP Design Example [pdfKasutusjuhend HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Disain Example

Viited

• Kasutusjuhend