एचडीएमआई अररिया 10 एफपीजीए आईपी डिजाइन पूर्वample
उपयोगकर्ता गाइडHDMI इंटेल® अरिया 10 FPGA आईपी
डिजाइन पूर्वampले उपयोगकर्ता गाइड
Intel®Quartus® के लिए अपडेट किया गया
प्रधान डिजाइन सूट: 22.4
आईपी ​​संस्करण: 19.7.1

HDMI इंटेल® FPGA आईपी डिजाइन एक्सampIntel® Arria® 10 डिवाइस के लिए त्वरित आरंभ गाइड

एचडीएमआई इंटेल® 10 डिवाइस में एक सिमुलेटिंग टेस्टबेंच और एक हार्डवेयर डिज़ाइन है जो संकलन और हार्डवेयर परीक्षण का समर्थन करता है।
FPGA आईपी डिजाइन पूर्वampइंटेल Arria® के लिए le
एचडीएमआई इंटेल एफपीजीए आईपी निम्नलिखित डिज़ाइन सुविधाएँ प्रदान करता हैampलेस:

• HDMI 2.1 RX-TX रिट्रांसमिट डिज़ाइन फिक्स्ड रेट लिंक (FRL) मोड सक्षम के साथ
• FRL मोड अक्षम के साथ HDMI 2.0 RX-TX पुनःप्रेषण डिज़ाइन
• एचडीएमआई 2.0 पर एचडीसीपी डिजाइन

टिप्पणी: इंटेल® क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में एचडीसीपी सुविधा शामिल नहीं है।
HDCP सुविधा तक पहुंचने के लिए, Intel से संपर्क करें https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
जब आप एक डिज़ाइन पूर्व उत्पन्न करते हैंampले, पैरामीटर संपादक स्वचालित रूप से बनाता है fileहार्डवेयर में डिज़ाइन का अनुकरण, संकलन और परीक्षण करना आवश्यक है।
चित्र 1. विकास चरणसंबंधित जानकारी
एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड
1.1। डिजाइन बनाना
डिज़ाइन आउटपुट उत्पन्न करने के लिए Intel Quartus Prime सॉफ़्टवेयर में HDMI Intel FPGA IP पैरामीटर संपादक का उपयोग करें।ampइंटेल कॉर्पोरेशन। सभी अधिकार सुरक्षित हैं। इंटेल, इंटेल लोगो और अन्य इंटेल चिह्न इंटेल कॉर्पोरेशन या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। इंटेल अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को इंटेल की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंटी देता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवा में बदलाव करने का अधिकार सुरक्षित रखता है। इंटेल यहाँ वर्णित किसी भी जानकारी, उत्पाद या सेवा के अनुप्रयोग या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप में स्पष्ट रूप से सहमति दी गई हो। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नाम और ब्रांड दूसरों की संपत्ति के रूप में दावा किए जा सकते हैं।
Nios से शुरुआत® इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर संस्करण 19.2 और इंटेल क्वार्टस प्राइम स्टैंडर्ड एडिशन सॉफ्टवेयर संस्करण 19.1 में II EDS, इंटेल ने Nios II EDS के Windows* संस्करण में Cygwin घटक को हटा दिया है, इसे Linux (WSL) के लिए Windows* सबसिस्टम से बदल दिया है। यदि आप Windows* उपयोगकर्ता हैं, तो आपको अपना डिज़ाइन एक्स बनाने से पहले WSL इंस्टॉल करना होगा।ampले.
चित्रा 2. डिजाइन प्रवाह उत्पन्न करना

1. इंटेल अरिया 10 डिवाइस परिवार को लक्षित करने वाला प्रोजेक्ट बनाएं और इच्छित डिवाइस का चयन करें।
2. IP कैटलॉग में, इंटरफ़ेस प्रोटोकॉल ➤ ऑडियो और वीडियो ➤ HDMI इंटेल FPGA IP ढूँढें और डबल-क्लिक करें। नया IP वैरिएंट या नया IP वैरिएशन विंडो दिखाई देती है।
3. अपनी कस्टम IP विविधता के लिए एक शीर्ष-स्तरीय नाम निर्दिष्ट करें। पैरामीटर संपादक आईपी भिन्नता सेटिंग्स को a . में सहेजता है file नाम .ip या .क्यूएसवाईएस.
4. ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
5. IP टैब पर, TX और RX दोनों के लिए वांछित पैरामीटर कॉन्फ़िगर करें।
6. HDMI 2.1 डिज़ाइन एक्स उत्पन्न करने के लिए सपोर्ट FRL पैरामीटर चालू करेंampFRL मोड में ले जाएँ। HDMI 2.0 डिज़ाइन एक्स को उत्पन्न करने के लिए इसे बंद करेंampले बिना एफआरएल.
7. डिजाइन एक्स परampले टैब पर, Arria 10 HDMI RX-TX Retransmit का चयन करें।
8. टेस्टबेंच उत्पन्न करने के लिए सिमुलेशन का चयन करें, और हार्डवेयर डिज़ाइन पूर्व उत्पन्न करने के लिए संश्लेषण का चयन करेंampडिज़ाइन उदाहरण तैयार करने के लिए आपको इनमें से कम से कम एक विकल्प चुनना होगा।ample fileएस। यदि आप दोनों का चयन करते हैं, तो जनरेशन समय अधिक होता है।
9. उत्पन्न करने के लिए File फ़ॉर्मेट में, Verilog या VHDL का चयन करें.
10. टारगेट डेवलपमेंट किट के लिए, Intel Arria 10 GX FPGA डेवलपमेंट किट चुनें। यदि आप डेवलपमेंट किट चुनते हैं, तो टारगेट डिवाइस (चरण 4 में चयनित) टारगेट बोर्ड पर डिवाइस से मेल खाने के लिए बदल जाती है। Intel Arria 10 GX FPGA डेवलपमेंट किट के लिए, डिफ़ॉल्ट डिवाइस 10AX115S2F4I1SG है।
11. जनरेट एक्स पर क्लिक करेंampले डिजाइन।

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1.2। डिजाइन का अनुकरण
HDMI टेस्टबेंच TX इंस्टेंस से RX इंस्टेंस तक सीरियल लूपबैक डिज़ाइन का अनुकरण करता है। आंतरिक वीडियो पैटर्न जनरेटर, ऑडियो एसampले जनरेटर, साइडबैंड डेटा जनरेटर, और सहायक डेटा जनरेटर मॉड्यूल एचडीएमआई TX इंस्टेंस को चलाते हैं और TX इंस्टेंस से सीरियल आउटपुट टेस्टबेंच में RX इंस्टेंस से जुड़ता है।
चित्रा 3. डिजाइन सिमुलेशन प्रवाह

1. इच्छित सिमुलेशन फ़ोल्डर पर जाएँ।
2. अपनी पसंद के समर्थित सिम्युलेटर के लिए सिमुलेशन स्क्रिप्ट चलाएँ। स्क्रिप्ट सिम्युलेटर में टेस्टबेंच को संकलित और चलाती है।
3. परिणामों का विश्लेषण करें.

तालिका 1. सिमुलेशन चलाने के लिए कदम

सिम्युलेटर	कार्यकारी डाइरेक्टरी	निर्देश
रिवेरा-प्रो*	/सिमुलेशन/aldec	कमांड लाइन में, टाइप करें
		vsim -c -do aldec.do
मॉडलसिम*	/सिमुलेशन/मेंटर	कमांड लाइन में, टाइप करें
		vsim -c -do mentor.do
वीसीएस*	/सिमुलेशन/सिनॉप्सिस/vcs	कमांड लाइन में, टाइप करें
		स्रोत vcs_sim.sh
वीसीएस एमएक्स	/सिमुलेशन/सिनॉप्सिस/ vcsmx	कमांड लाइन में, टाइप करें
		स्रोत vcsmx_sim.sh
एक्सेलियम* समानांतर	/सिमुलेशन/एक्सीलियम	कमांड लाइन में, टाइप करें
		स्रोत xcelium_sim.sh

एक सफल अनुकरण निम्न संदेश के साथ समाप्त होता है:
# प्रतीक_प्रति_घड़ी = 2
# वीआईसी = 4
# FRL_RATE = 0
# बीपीपी = 0
# ऑडियो_फ्रीक्वेंसी (kHz) = 48
# ऑडियो_चैनल = 8
# सिमुलेशन पास
1.3। डिजाइन का संकलन और परीक्षण

हार्डवेयर पर एक प्रदर्शन परीक्षण को संकलित करने और चलाने के लिए उदाampले डिजाइन, इन चरणों का पालन करें:

1. हार्डवेयर पूर्व सुनिश्चित करेंampले डिजाइन पीढ़ी पूरी हो गई है।
2. इंटेल क्वार्टस प्राइम सॉफ्टवेयर लॉन्च करें और .qpf खोलें file.
   • HDMI 2.1 डिज़ाइन एक्सampफ़ाइल समर्थन FRL सक्षम के साथ: प्रोजेक्ट निर्देशिका/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 डिज़ाइन एक्सampफ़ाइल जिसमें समर्थन FRL अक्षम है: projectd irectory/quartus/a10_hdmi2_demo.qpf
3. प्रसंस्करण पर क्लिक करें ➤ संकलन शुरू करें।
4. सफल संकलन के बाद, a.sof file क्वार्टस/आउटपुट_ में उत्पन्न किया जाएगाfileएस निर्देशिका।
5. ऑन-बोर्ड FMC पोर्ट B (J2) से कनेक्ट करें:
   • HDMI 2.1 डिज़ाइन एक्सampसमर्थन FRL सक्षम के साथ: Bitec HDMI 2.1 FMC डॉटर कार्ड Rev 9
   टिप्पणी: आप अपने Bitec HDMI डॉटर कार्ड के संशोधन का चयन कर सकते हैं। डिज़ाइन एक्स के तहतampले टैब पर, HDMI डॉटर कार्ड रिविज़न को रिविज़न 9, रिविज़न या नो डॉटर कार्ड पर सेट करें। डिफ़ॉल्ट मान रिविज़न 9 है।
   • HDMI 2.0 डिज़ाइन एक्सampसमर्थन FRL अक्षम के साथ: Bitec HDMI 2.0 FMC डॉटर कार्ड Rev 11
6. बिटेक एफएमसी डॉटर कार्ड के TX (P1) को बाहरी वीडियो स्रोत से कनेक्ट करें।
7. बिटेक एफएमसी डॉटर कार्ड के आरएक्स (पी2) को बाहरी वीडियो सिंक या वीडियो विश्लेषक से कनेक्ट करें।
8. सुनिश्चित करें कि विकास बोर्ड पर सभी स्विच डिफ़ॉल्ट स्थिति में हैं।
9. जेनरेटेड .sof का उपयोग करके डेवलपमेंट बोर्ड पर चयनित Intel Arria 10 डिवाइस को कॉन्फ़िगर करें file (उपकरण ➤ प्रोग्रामर)।
10. विश्लेषक को स्रोत से उत्पन्न वीडियो प्रदर्शित करना चाहिए।

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1.4. HDMI इंटेल FPGA आईपी डिजाइन एक्सampले पैरामीटर्स
तालिका 2.
HDMI इंटेल FPGA आईपी डिजाइन एक्सampIntel Arria 10 डिवाइस के लिए पैरामीटर ये विकल्प केवल Intel Arria 10 डिवाइस के लिए उपलब्ध हैं।

पैरामीटर	कीमत	विवरण
उपलब्ध डिजाइन पूर्वample
डिजाइन का चयन करें	अरिया 10 HDMI RX-TX रीट्रांसमिट	डिजाइन पूर्व का चयन करेंampली उत्पन्न होना है।

डिजाइन पूर्वample Files
सिमुलेशन	बंद	आवश्यक उत्पन्न करने के लिए इस विकल्प को चालू करें fileसिमुलेशन टेस्टबेंच के लिए एस।
संश्लेषण	बंद	आवश्यक उत्पन्न करने के लिए इस विकल्प को चालू करें fileइंटेल क्वार्टस प्राइम संकलन और हार्डवेयर प्रदर्शन के लिए।

उत्पन्न एचडीएल प्रारूप
उत्पन्न File प्रारूप	वेरिलॉग, वीएचडीएल	जेनरेट किए गए डिज़ाइन के लिए अपना पसंदीदा एचडीएल प्रारूप चुनेंample fileतय करना। टिप्पणी: यह विकल्प केवल जनरेट किए गए शीर्ष स्तर के IP के लिए प्रारूप निर्धारित करता है fileएस। अन्य सभी fileएस (उदाampले टेस्टबेंच और शीर्ष स्तर fileहार्डवेयर प्रदर्शन के लिए) वेरिलॉग एचडीएल प्रारूप में हैं

लक्ष्य विकास किट
बोर्ड का चयन करें	कोई विकास किट नहीं,	लक्षित डिजाइन पूर्व के लिए बोर्ड का चयन करेंampले.
	अरिया 10 GX FPGA विकास किट, कस्टम डेवलपमेंट किट	• कोई विकास किट नहीं: यह विकल्प डिज़ाइन के सभी हार्डवेयर पहलुओं को शामिल नहीं करता हैampले। IP कोर सभी पिन असाइनमेंट को वर्चुअल पिन पर सेट करता है। • Arria 10 GX FPGA डेवलपमेंट किट: यह विकल्प स्वचालित रूप से प्रोजेक्ट के लक्ष्य डिवाइस को इस डेवलपमेंट किट पर मौजूद डिवाइस से मिलान करने के लिए चुनता है। आप लक्ष्य डिवाइस को इस विकल्प का उपयोग करके बदल सकते हैं। लक्ष्य डिवाइस बदलें यदि आपके बोर्ड संशोधन में कोई भिन्न डिवाइस वैरिएंट है तो पैरामीटर। IP कोर डेवलपमेंट किट के अनुसार सभी पिन असाइनमेंट सेट करता है।
		•कस्टम विकास किट: यह विकल्प पूर्व डिजाइन की अनुमति देता हैampइंटेल FPGA के साथ किसी थर्ड पार्टी डेवलपमेंट किट पर परीक्षण किया जाना चाहिए। आपको पिन असाइनमेंट को स्वयं सेट करने की आवश्यकता हो सकती है।

लक्ष्य डिवाइस
लक्ष्य डिवाइस बदलें	बंद	इस विकल्प को चालू करें और डेवलपमेंट किट के लिए डिवाइस के पसंदीदा संस्करण का चयन करें।

HDMI 2.1 डिज़ाइन एक्सample (समर्थन FRL = 1)

HDMI 2.1 डिज़ाइनampएफआरएल मोड में ले एक एचडीएमआई इंस्टेंस समानांतर लूपबैक को प्रदर्शित करता है जिसमें चार आरएक्स चैनल और चार टीएक्स चैनल शामिल हैं।
तालिका 3. HDMI 2.1 डिज़ाइन उदाहरणample Intel Arria 10 डिवाइसेस के लिए

डिजाइन पूर्वample	आधार - सामग्री दर	चैनल मोड	लूपबैक प्रकार
अरिया 10 HDMI RX-TX रीट्रांसमिट	• 12 जीबीपीएस (एफआरएल) • 10 जीबीपीएस (एफआरएल) • 8 जीबीपीएस (एफआरएल) • 6 जीबीपीएस (एफआरएल) • 3 जीबीपीएस (एफआरएल) • <6 जीबीपीएस (टीएमडीएस)	सिंप्लेक्स	FIFO बफर के साथ समानांतर

विशेषताएँ

• यह डिज़ाइन HDMI 2.1 सिंक और स्रोत के बीच प्रत्यक्ष HDMI वीडियो स्ट्रीम पासथ्रू करने के लिए FIFO बफ़र्स को तत्काल बनाता है।
• यह डिज़ाइन रन टाइम के दौरान FRL मोड और TMDS मोड के बीच स्विच करने में सक्षम है।
• डिजाइन प्रारंभिक डिबगिंग के लिए एलईडी स्थिति का उपयोग करता हैtage.
• यह डिज़ाइन HDMI RX और TX इंस्टेंस के साथ आता है।
• यह डिज़ाइन RX-TX लिंक मॉड्यूल में डायनेमिक रेंज और मास्टरिंग (HDR) इन्फोफ्रेम के सम्मिलन और फ़िल्टरिंग को प्रदर्शित करता है।
• डिजाइन TX से जुड़े सिंक और RX से जुड़े स्रोत के बीच FRL दर पर बातचीत करता है। डिजाइन डिफ़ॉल्ट कॉन्फ़िगरेशन में बाहरी सिंक से ऑन-बोर्ड RX तक EDID से होकर गुजरता है। Nios II प्रोसेसर TX से जुड़े सिंक की क्षमता के आधार पर लिंक बेस पर बातचीत करता है। आप TX और RX FRL क्षमताओं को मैन्युअल रूप से नियंत्रित करने के लिए user_dipsw ऑन-बोर्ड स्विच को भी टॉगल कर सकते हैं।
• डिज़ाइन में कई डिबगिंग विशेषताएं शामिल हैं।
  RX इंस्टेंस बाहरी वीडियो जनरेटर से एक वीडियो स्रोत प्राप्त करता है, और फिर डेटा TX इंस्टेंस को प्रेषित होने से पहले लूपबैक FIFO से गुजरता है। कार्यक्षमता को सत्यापित करने के लिए आपको बाहरी वीडियो विश्लेषक, मॉनिटर या HDMI कनेक्शन वाले टेलीविज़न को TX कोर से कनेक्ट करना होगा।

2.1. HDMI 2.1 RX-TX रीट्रांसमिट डिज़ाइन ब्लॉक डायग्राम
HDMI RX-TX पुनःप्रेषण डिज़ाइनampयह चित्र HDMI 2.1 के लिए सिंप्लेक्स चैनल मोड पर समानांतर लूपबैक को प्रदर्शित करता है, जिसमें FRL समर्थन सक्षम है।
चित्र 4. HDMI 2.1 RX-TX रीट्रांसमिट ब्लॉक आरेख2.2. RX-ओनली या TX-ओनली डिज़ाइन बनानाns
उन्नत उपयोगकर्ताओं के लिए, आप TX- या RX-केवल डिज़ाइन बनाने के लिए HDMI 2.1 डिज़ाइन का उपयोग कर सकते हैं।
चित्र 5. RX-ओनली या TX-ओनली डिज़ाइन के लिए आवश्यक घटककेवल RX- या TX- घटकों का उपयोग करने के लिए, डिज़ाइन से अप्रासंगिक ब्लॉकों को हटा दें।
तालिका 4. RX-केवल और TX-केवल डिज़ाइन आवश्यकताएँ

प्रयोगकर्ता की आवश्यकताएं	संरक्षित करना	निकालना	जोड़ना
केवल HDMI RX	आरएक्स टॉप	• TX टॉप • RX-TX लिंक • सीपीयू सबसिस्टम • ट्रांसीवर आर्बिटर	–
केवल HDMI TX	•TX टॉप •सीपीयू सब-सिस्टम	•आरएक्स टॉप • RX-TX लिंक •ट्रांसीवर आर्बिटर	वीडियो पैटर्न जनरेटर (कस्टम मॉड्यूल या वीडियो और छवि प्रसंस्करण (वीआईपी) सूट से उत्पन्न)

RTL परिवर्तनों के अलावा, आपको main.c स्क्रिप्ट को भी संपादित करना होगा।
• HDMI TX-only डिज़ाइन के लिए, निम्न पंक्तियों को हटाकर HDMI RX लॉक स्थिति के लिए प्रतीक्षा को अलग करें और इसके साथ बदलें
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
जबकि (rx_hdmi_lock == 0) {
यदि (check_hpd_isr()) { ब्रेक; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// rx लॉक होने के बाद Tx को पुनः कॉन्फ़िगर करें
यदि (rx_hdmi_lock == 1) {
यदि (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} अन्य {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• केवल HDMI RX डिज़ाइन के लिए, main.c स्क्रिप्ट में केवल निम्न पंक्तियाँ रखें:
रेड्रिवर_INIT();
hdmi_rx_init();
2.3। हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ
डिज़ाइन पूर्व के परीक्षण के लिए इंटेल निम्नलिखित हार्डवेयर और सॉफ़्टवेयर का उपयोग करता हैampले.
हार्डवेयर

• इंटेल एरिया 10 जीएक्स एफपीजीए डेवलपमेंट किट
• HDMI 2.1 स्रोत (क्वांटम डेटा 980 48G जनरेटर)
• HDMI 2.1 सिंक (क्वांटम डेटा 980 48G विश्लेषक)
• बिटेक HDMI FMC 2.1 डॉटर कार्ड (संशोधन 9)
• HDMI 2.1 श्रेणी 3 केबल (बेल्किन 48Gbps HDMI 2.1 केबल के साथ परीक्षण किया गया)

सॉफ़्टवेयर

• इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण 20.1

2.4. निर्देशिका संरचना
निर्देशिकाओं में उत्पन्न fileHDMI इंटेल FPGA आईपी डिजाइन पूर्व के लिएampले.
चित्र 6. डिज़ाइन उदाहरण के लिए निर्देशिका संरचनाampleतालिका 5. उत्पन्न RTL Files

फ़ोल्डर	Files/सबफ़ोल्डर्स
सामान्य	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	आउटपुट_buf_i2c.ip

	test_pattern_gen.v
	टीपीजी.वी
	tpg_data.v
जीएक्सबी	gxb_rx.ip
	gxb_rx_रीसेट.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_रीसेट.ip
एचडीएमआई_आरएक्स	hdmi_rx.ip
	hdmi_rx_top.v
	पैनासोनिक.हेक्स
एचडीएमआई_टीएक्स	hdmi_tx.ip
	hdmi_tx_top.v
i2c_गुलाम	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
पीएलएल	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	क्वार्टस.ini
rxtx_लिंक	altera_hdmi_hdr_infoframe.v
	ऑक्स_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
पुनः कॉन्फ़िगर करें	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_तुलना.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
एसडीसी	a10_hdmi2.sdc
	jtag.एसडीसी

तालिका 6. उत्पन्न सिमुलेशन Files
देखें सिमुलेशन टेस्टबेंच अधिक जानकारी के लिए अनुभाग

फ़ोल्डर	Files
अलडेक	/aldec.do
	/rivierapro_setup.tcl
ताल	/cds.लिब
	/hdl.var
उपदेशक	/मेंटर.do
	/msim_setup.tcl
Synopsys	/वीसीएस/fileसूची.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
एक्सेलियम	/cds.लिब
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
सामान्य	/मॉडलसिम_fileएस.टी.सी.एल.
	/रिवेरा_fileएस.टी.सी.एल.
	/वीसीएस_fileएस.टी.सी.एल.
	/वीसीएसएमएक्स_fileएस.टी.सी.एल.
	/एक्ससीलियम_fileएस.टी.सी.एल.
एचडीएमआई_आरएक्स	/hdmi_rx.ip
	/पैनासोनिक.हेक्स
एचडीएमआई_टीएक्स	/hdmi_tx.ip

तालिका 7. निर्मित सॉफ्टवेयर Files

फ़ोल्डर	Files
tx_नियंत्रण_src टिप्पणी: tx_control फ़ोल्डर में भी इनकी प्रतिलिपियाँ होती हैं files.	ग्लोबल.एच
	hdmi_rx.c
	hdmi_आरएक्स.एच
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	मुख्य
	pio_read_write.c
	pio_read_write.h

2.5. डिज़ाइन घटक
एचडीएमआई इंटेल एफपीजीए आईपी डिजाइन एक्सampइसमें सामान्य शीर्ष-स्तरीय घटक और HDMI TX और RX शीर्ष घटक शामिल हैं।
2.5.1. HDMI TX घटक
HDMI TX शीर्ष घटकों में TX कोर शीर्ष-स्तरीय घटक, और IOPLL, ट्रांसीवर PHY रीसेट नियंत्रक, ट्रांसीवर नेटिव PHY, TX PLL, TX पुनर्संरचना प्रबंधन, और आउटपुट बफर ब्लॉक शामिल हैं।
चित्र 7. HDMI TX शीर्ष घटकतालिका 8. HDMI TX शीर्ष घटक

मॉड्यूल	विवरण
एचडीएमआई TX कोर	आईपी ​​शीर्ष स्तर से वीडियो डेटा प्राप्त करता है और सहायक डेटा एन्कोडिंग, ऑडियो डेटा एन्कोडिंग, वीडियो डेटा एन्कोडिंग, स्क्रैम्बलिंग, टीएमडीएस एन्कोडिंग या पैकेटाइजेशन करता है।
आईओपीएलएल	IOPLL (iopll_frl) TX कोर के लिए FRL क्लॉक जनरेट करता है। यह संदर्भ क्लॉक TX FPLL आउटपुट क्लॉक प्राप्त करता है। एफआरएल क्लॉक आवृत्ति = प्रति लेन डेटा दर x 4 / (प्रति क्लॉक एफआरएल वर्ण x 18)
ट्रांसीवर PHY रीसेट नियंत्रक	ट्रांसीवर PHY रीसेट कंट्रोलर TX ट्रांसीवर का विश्वसनीय आरंभीकरण सुनिश्चित करता है। इस कंट्रोलर का रीसेट इनपुट शीर्ष स्तर से ट्रिगर होता है, और यह ब्लॉक के अंदर रीसेट अनुक्रमण के अनुसार ट्रांसीवर नेटिव PHY ब्लॉक को संबंधित एनालॉग और डिजिटल रीसेट सिग्नल उत्पन्न करता है। इस ब्लॉक से tx_ready आउटपुट सिग्नल HDMI इंटेल FPGA IP के लिए रीसेट सिग्नल के रूप में भी कार्य करता है, जो यह सूचित करता है कि ट्रांसीवर चालू है, तथा कोर से डेटा प्राप्त करने के लिए तैयार है।
ट्रांसीवर मूल PHY	हार्ड ट्रांसीवर ब्लॉक जो HDMI TX कोर से समानांतर डेटा प्राप्त करता है और इसे संचारित करने से डेटा को क्रमबद्ध करता है। टिप्पणी: HDMI TX अंतर-चैनल तिरछापन आवश्यकता को पूरा करने के लिए, Intel Arria 10 ट्रांसीवर नेटिव PHY पैरामीटर संपादक में TX चैनल बॉन्डिंग मोड विकल्प को सेट करें पीएमए और पीसीएस बॉन्डिंगआपको ट्रांसीवर रीसेट कंट्रोलर (tx_digitalreset) से डिजिटल रीसेट सिग्नल में अधिकतम तिरछापन (set_max_skew) प्रतिबंध आवश्यकता को भी जोड़ना होगा जैसा कि निर्देश में सुझाया गया है। इंटेल अरिया 10 ट्रांसीवर PHY उपयोगकर्ता गाइड.
टेक्सास पीएलएल	ट्रांसमीटर PLL ब्लॉक ट्रांसीवर नेटिव PHY ब्लॉक को सीरियल फास्ट क्लॉक प्रदान करता है। इसके लिए HDMI इंटेल FPGA IP डिज़ाइन एक्सampले, fPLL का प्रयोग TX PLL के रूप में किया जाता है। TX PLL में दो संदर्भ घड़ियाँ हैं। • संदर्भ घड़ी 0 TMDS मोड के लिए प्रोग्रामेबल ऑसिलेटर (TMDS घड़ी आवृत्ति के साथ) से जुड़ी हुई है। इस डिज़ाइन मेंampले, RX TMDS क्लॉक का उपयोग TMDS मोड के लिए संदर्भ क्लॉक 0 से कनेक्ट करने के लिए किया जाता है। इंटेल आपको संदर्भ क्लॉक 0 के लिए TMDS क्लॉक आवृत्ति के साथ प्रोग्रामेबल ऑसिलेटर का उपयोग करने की सलाह देता है। • संदर्भ घड़ी 1 FRL मोड के लिए एक निश्चित 100 मेगाहर्ट्ज घड़ी से जुड़ी हुई है।
TX पुनर्संरचना प्रबंधन	•TMDS मोड में, TX पुनर्विन्यास प्रबंधन ब्लॉक विशिष्ट वीडियो की TMDS क्लॉक आवृत्ति के अनुसार विभिन्न आउटपुट क्लॉक आवृत्ति के लिए TX PLL को पुनर्विन्यासित करता है। •FRL मोड में, TX पुनर्विन्यास प्रबंधन ब्लॉक 3x6 SCDC रजिस्टर में FRL_Rate फ़ील्ड के अनुसार 8 Gbps, 10 Gbps, 12 Gbps, 0 Gbps और 31 Gbps के लिए सीरियल फास्ट क्लॉक की आपूर्ति करने के लिए TX PLL को पुनर्विन्यास करता है। •TX पुनर्विन्यास प्रबंधन ब्लॉक TX PLL संदर्भ घड़ी को TMDS मोड के लिए संदर्भ घड़ी 0 और FRL मोड के लिए संदर्भ घड़ी 1 के बीच स्विच करता है।
आउटपुट बफर	यह बफर HDMI DDC और रीड्राइवर घटकों के I2C इंटरफ़ेस से बातचीत करने के लिए एक इंटरफेस के रूप में कार्य करता है।

तालिका 9.ट्रांसीवर डेटा दर और ओवरampलिंग फैक्टर प्रत्येक घड़ी आवृत्ति रेंज

तरीका	आधार - सामग्री दर	ओवरampलेर 1 (2x ओवरampले)	ओवरampलेर 2 (4x ओवरampले)	ओवरample कारक	ओवरampएलईडी डेटा दर (एमबीपीएस)
टीएमडीएस	250–1000	On	On	8	2000–8000
टीएमडीएस	1000–6000	On	बंद	2	2000–12000
एफआरएल	3000	बंद	बंद	1	3000
एफआरएल	6000	बंद	बंद	1	6000

एफआरएल	8000	बंद	बंद	1	8000
एफआरएल	10000	बंद	बंद	1	10000
एफआरएल	12000	बंद	बंद	1	12000

चित्र 8. TX पुनर्संरचना अनुक्रम प्रवाह2.5.2. HDMI RX घटक
HDMI RX शीर्ष घटकों में RX कोर शीर्ष-स्तरीय घटक, वैकल्पिक I²C स्लेव और EDID RAM, IOPLL, ट्रांसीवर PHY रीसेट नियंत्रक, RX मूल PHY, और RX पुनर्संरचना प्रबंधन ब्लॉक शामिल हैं।
चित्र 9. HDMI RX शीर्ष घटकतालिका 10. HDMI RX शीर्ष घटक

मॉड्यूल	विवरण
एचडीएमआई आरएक्स कोर	आईपी ​​ट्रांसीवर नेटिव पीएचवाई से सीरियल डेटा प्राप्त करता है और डेटा संरेखण, चैनल डिस्क्यू, टीएमडीएस डिकोडिंग, सहायक डेटा डिकोडिंग, वीडियो डेटा डिकोडिंग, ऑडियो डेटा डिकोडिंग और डिस्क्रैम्बलिंग करता है।
I2C गुलाम	I2C सिंक डिस्प्ले डेटा चैनल (DDC) और स्टेटस और डेटा चैनल (SCDC) के लिए इस्तेमाल किया जाने वाला इंटरफ़ेस है। HDMI स्रोत एन्हांस्ड एक्सटेंडेड डिस्प्ले आइडेंटिफिकेशन डेटा (E-EDID) डेटा संरचना को पढ़कर सिंक की क्षमताओं और विशेषताओं को निर्धारित करने के लिए DDC का उपयोग करता है। E-EDID के लिए 8-बिट I2C स्लेव पते 0xA0 और 0xA1 हैं। LSB एक्सेस प्रकार को इंगित करता है: पढ़ने के लिए 1 और लिखने के लिए 0। जब HPD घटना होती है, तो I2C स्लेव ऑन-चिप से पढ़कर E-EDID डेटा पर प्रतिक्रिया करता है I2C स्लेव-ओनली कंट्रोलर HDMI 2.0 और 2.1 के लिए SCDC का भी समर्थन करता है। SCDC के लिए 9-बिट I2C स्लेव एड्रेस 0xA8 और 0xA9 हैं। जब HPD इवेंट होता है, तो I2C स्लेव HDMI RX कोर के SCDC इंटरफ़ेस से या उससे लिखने या पढ़ने का ट्रांजेक्शन करता है। फिक्स्ड रेट लिंक (FRL) के लिए लिंक प्रशिक्षण प्रक्रिया भी I2C के माध्यम से होती है। HPD इवेंट के दौरान या जब स्रोत FRL रेट रजिस्टर (SCDC रजिस्टर 0x31 बिट [3: 0]) में एक अलग FRL दर लिखता है, तो लिंक प्रशिक्षण प्रक्रिया शुरू होती है। टिप्पणी: यदि HDMI 2 या HDMI 2.0 का इरादा नहीं है तो SCDC के लिए यह I2.1C स्लेव-ओनली नियंत्रक आवश्यक नहीं है

ईडीआईडी ​​रैम

यह डिज़ाइन RAM 1-पोर्ट IP का उपयोग करके EDID जानकारी संग्रहीत करता है। एक मानक दो-तार (घड़ी और डेटा) सीरियल बस प्रोटोकॉल (I2C स्लेव-ओनली कंट्रोलर) CEA-861-D अनुपालक E-EDID डेटा संरचना को स्थानांतरित करता है। यह EDID RAM E-EDID जानकारी संग्रहीत करता है। •TMDS मोड में होने पर, डिज़ाइन TX से RX तक EDID पासथ्रू का समर्थन करता है। EDID पासथ्रू के दौरान, जब TX बाहरी सिंक से जुड़ा होता है, तो Nios II प्रोसेसर बाहरी सिंक से EDID को पढ़ता है और EDID RAM में लिखता है। • FRL मोड में होने पर, Nios II प्रोसेसर global.h स्क्रिप्ट में HDMI_RX_MAX_FRL_RATE पैरामीटर के आधार पर प्रत्येक लिंक दर के लिए पूर्व-कॉन्फ़िगर EDID लिखता है। समर्थित FRL दर के लिए निम्नलिखित HDMI_RX_MAX_FRL_RATE इनपुट का उपयोग करें: • 1: 3G 3 लेन • 2: 6G 3 लेन •3: 6G 4 लेन • 4: 8G 4 लेन •5: 10G 4 लेन (डिफ़ॉल्ट) •6: 12G 4 लेन

आईओपीएलएल

HDMI RX दो IOPLL का उपयोग करता है। • पहला IOPLL (pll_tmds) RX CDR संदर्भ घड़ी उत्पन्न करता है। इस IOPLL का उपयोग केवल TMDS मोड में किया जाता है। इस IOPLL की संदर्भ घड़ी TMDS घड़ी प्राप्त करती है। TMDS मोड इस IOPLL का उपयोग करता है क्योंकि CDR 50 मेगाहर्ट्ज से कम संदर्भ घड़ियों को प्राप्त नहीं कर सकता है और TMDS घड़ी आवृत्ति 25 मेगाहर्ट्ज से 340 मेगाहर्ट्ज तक होती है। यह IOPLL 5 मेगाहर्ट्ज से 25 मेगाहर्ट्ज के बीच आवृत्ति रेंज के लिए इनपुट संदर्भ घड़ी की 50 गुना घड़ी आवृत्ति प्रदान करता है और 50 मेगाहर्ट्ज से 340 मेगाहर्ट्ज के बीच आवृत्ति रेंज के लिए इनपुट संदर्भ घड़ी के समान घड़ी आवृत्ति प्रदान करता है। •दूसरा IOPLL (iopll_frl) RX कोर के लिए FRL क्लॉक जनरेट करता है। यह संदर्भ क्लॉक CDR रिकवर क्लॉक प्राप्त करता है। एफआरएल क्लॉक आवृत्ति = प्रति लेन डेटा दर x 4 / (प्रति क्लॉक एफआरएल वर्ण x 18)

ट्रांसीवर PHY रीसेट नियंत्रक	ट्रांसीवर PHY रीसेट कंट्रोलर RX ट्रांसीवर का विश्वसनीय आरंभीकरण सुनिश्चित करता है। इस कंट्रोलर का रीसेट इनपुट RX रीकॉन्फ़िगरेशन द्वारा ट्रिगर किया जाता है, और यह ब्लॉक के अंदर रीसेट अनुक्रमण के अनुसार ट्रांसीवर नेटिव PHY ब्लॉक को संबंधित एनालॉग और डिजिटल रीसेट सिग्नल उत्पन्न करता है।
आरएक्स नेटिव PHY	हार्ड ट्रांसीवर ब्लॉक जो बाहरी वीडियो स्रोत से सीरियल डेटा प्राप्त करता है। यह डेटा को HDMI RX कोर में भेजने से पहले सीरियल डेटा को समानांतर डेटा में डिसेरीलाइज़ करता है। यह ब्लॉक FRL मोड के लिए एन्हांस्ड PCS पर चलता है। आरएक्स सीडीआर में दो संदर्भ घड़ियां हैं। • संदर्भ घड़ी 0 IOPLL TMDS (pll_tmds) की आउटपुट घड़ी से जुड़ी है, जो TMDS घड़ी से प्राप्त होती है। • संदर्भ घड़ी 1 एक निश्चित 100 मेगाहर्ट्ज घड़ी से जुड़ी हुई है। TMDS मोड में, RX CDR को संदर्भ घड़ी 0 चुनने के लिए पुनः कॉन्फ़िगर किया जाता है, और FRL मोड में, RX CDR को संदर्भ घड़ी 1 चुनने के लिए पुनः कॉन्फ़िगर किया जाता है।
आरएक्स पुनर्संरचना प्रबंधन	टीएमडीएस मोड में, आरएक्स पुनर्संरचना प्रबंधन ब्लॉक, एचडीएमआई पीएलएल के साथ दर पहचान सर्किटरी को क्रियान्वित करता है, ताकि आरएक्स ट्रांसीवर को 250 एमबीपीएस से 6,000 एमबीपीएस तक की किसी भी मनमानी लिंक दर पर संचालित किया जा सके। FRL मोड में, RX पुनर्संरचना प्रबंधन ब्लॉक RX ट्रांसीवर को SCDC_FRL_RATE रजिस्टर फ़ील्ड (3x6[8:10]) में FRL दर के आधार पर 12 Gbps, 0 Gbps, 31 Gbps, 3 Gbps, या 0 Gbps पर संचालित करने के लिए पुनर्संरचना करता है। RX पुनर्संरचना प्रबंधन ब्लॉक मानक PCS/RX के बीच स्विच करता है टीएमडीएस मोड के लिए और एफआरएल मोड के लिए उन्नत पीसीएस.देखें आंकड़ा 10 पृष्ठ 22 पर.

चित्र 10. RX पुनर्संरचना अनुक्रम प्रवाह
यह चित्र नियंत्रक के बहु-दर पुनर्संरचना अनुक्रम प्रवाह को दर्शाता है जब यह इनपुट डेटा स्ट्रीम और संदर्भ घड़ी आवृत्ति प्राप्त करता है, या जब ट्रांसीवर अनलॉक होता है।2.5.3. शीर्ष-स्तरीय सामान्य ब्लॉक
शीर्ष-स्तरीय सामान्य ब्लॉकों में ट्रांसीवर आर्बिटर, RX-TX लिंक घटक और CPU सबसिस्टम शामिल हैं।
तालिका 11. शीर्ष-स्तरीय सामान्य ब्लॉक

मॉड्यूल

विवरण

ट्रांसीवर आर्बिटर

यह सामान्य कार्यात्मक ब्लॉक ट्रांसीवर को एक साथ पुनः अंशांकन करने से रोकता है जब एक ही भौतिक चैनल के भीतर RX या TX ट्रांसीवर को पुनः विन्यास की आवश्यकता होती है। एक साथ पुनः अंशांकन उन अनुप्रयोगों को प्रभावित करता है जहां एक ही चैनल के भीतर RX और TX ट्रांसीवर स्वतंत्र IP कार्यान्वयन को सौंपे जाते हैं। यह ट्रांसीवर आर्बिटर सिंप्लेक्स TX और सिंप्लेक्स RX को एक ही भौतिक चैनल में मर्ज करने के लिए अनुशंसित रिज़ॉल्यूशन का एक विस्तार है। यह ट्रांसीवर आर्बिटर एक चैनल के भीतर सिंप्लेक्स RX और TX ट्रांसीवर को लक्षित करने वाले Avalon® मेमोरी-मैप किए गए RX और TX रीकॉन्फ़िगरेशन अनुरोधों को मर्ज करने और मध्यस्थता करने में भी सहायता करता है क्योंकि ट्रांसीवर के रीकॉन्फ़िगरेशन इंटरफ़ेस पोर्ट को केवल क्रमिक रूप से एक्सेस किया जा सकता है। इस डिज़ाइन में ट्रांसीवर आर्बिटर और TX/RX नेटिव PHY/PHY रीसेट कंट्रोलर ब्लॉक के बीच इंटरफ़ेस कनेक्शनampयह एक सामान्य मोड प्रदर्शित करता है जो ट्रांसीवर आर्बिटर का उपयोग करके किसी भी IP संयोजन के लिए लागू होता है। जब किसी चैनल में केवल RX या TX ट्रांसीवर का उपयोग किया जाता है तो ट्रांसीवर आर्बिटर की आवश्यकता नहीं होती है। ट्रांसीवर आर्बिटर अपने एवलॉन मेमोरी-मैप्ड पुनर्विन्यास इंटरफेस के माध्यम से पुनर्विन्यास के अनुरोधकर्ता की पहचान करता है और यह सुनिश्चित करता है कि संबंधित tx_reconfig_cal_busy या rx_reconfig_cal_busy को तदनुसार गेट किया गया है। HDMI अनुप्रयोगों के लिए, केवल RX ही पुनर्संरचना आरंभ करता है। एवलॉन मेमोरी-मैप किए गए पुनर्संरचना अनुरोध को मध्यस्थ के माध्यम से चैनल करके, मध्यस्थ पहचानता है कि पुनर्संरचना अनुरोध RX से उत्पन्न होता है, जो तब tx_reconfig_cal_busy को अभिकथन करने से रोकता है और rx_reconfig_cal_busy को अभिकथन करने की अनुमति देता है। गेटिंग TX ट्रांसीवर को अनजाने में कैलिब्रेशन मोड में जाने से रोकता है। टिप्पणी: क्योंकि HDMI को केवल RX पुनर्संरचना की आवश्यकता होती है, इसलिए tx_reconfig_mgmt_* सिग्नल बंधे हुए हैं। साथ ही, आर्बिटर और TX नेटिव PHY ब्लॉक के बीच एवलॉन मेमोरी-मैप्ड इंटरफ़ेस की आवश्यकता नहीं है। ब्लॉक डिज़ाइन उदाहरण में इंटरफ़ेस को असाइन किए गए हैंampTX/RX मूल PHY/PHY रीसेट नियंत्रक के लिए जेनेरिक ट्रांसीवर आर्बिटर कनेक्शन का प्रदर्शन करने के लिए ले

आरएक्स-टीएक्स लिंक

• HDMI RX कोर लूप से वीडियो डेटा आउटपुट और सिंक्रोनाइजेशन सिग्नल, RX और TX वीडियो क्लॉक डोमेन में DCFIFO के माध्यम से गुजरते हैं। • HDMI TX कोर का सहायक डेटा पोर्ट बैकप्रेशर के माध्यम से DCFIFO के माध्यम से प्रवाहित होने वाले सहायक डेटा को नियंत्रित करता है। बैकप्रेशर सुनिश्चित करता है कि सहायक डेटा पोर्ट पर कोई अधूरा सहायक पैकेट न हो। • यह ब्लॉक बाहरी फ़िल्टरिंग भी करता है: — HDMI TX कोर सहायक डेटा पोर्ट पर संचारित करने से पहले सहायक डेटा स्ट्रीम से ऑडियो डेटा और ऑडियो क्लॉक रीजनरेशन पैकेट को फ़िल्टर करता है। — HDMI RX सहायक डेटा से हाई डायनेमिक रेंज (HDR) इन्फोफ्रेम को फ़िल्टर करता है और एक एक्स सम्मिलित करता हैampले एचडीआर इन्फोफ्रेम को एवलॉन स्ट्रीमिंग मल्टीप्लेक्सर के माध्यम से एचडीएमआई टीएक्स के सहायक डेटा में परिवर्तित करें।

सीपीयू सबसिस्टम

सीपीयू सबसिस्टम एससीडीसी और डीडीसी नियंत्रकों, और स्रोत पुनर्विन्यास नियंत्रक के रूप में कार्य करता है। • स्रोत SCDC नियंत्रक में I2C मास्टर नियंत्रक होता है। I2C मास्टर नियंत्रक SCDC डेटा संरचना को FPGA स्रोत से HDMI 2.0 संचालन के लिए बाहरी सिंक में स्थानांतरित करता है। उदाहरण के लिएampउदाहरण के लिए, यदि आउटगोइंग डेटा स्ट्रीम 6,000 एमबीपीएस है, तो Nios II प्रोसेसर I2C मास्टर कंट्रोलर को सिंक TMDS कॉन्फ़िगरेशन रजिस्टर के TMDS_BIT_CLOCK_RATIO और SCRAMBLER_ENABLE बिट्स को 1 पर अपडेट करने के लिए आदेश देता है। • वही I2C मास्टर HDMI स्रोत और बाहरी सिंक के बीच DDC डेटा संरचना (E-EDID) को भी स्थानांतरित करता है। • Nios II CPU HDMI स्रोत के लिए पुनर्संरचना नियंत्रक के रूप में कार्य करता है। CPU यह निर्धारित करने के लिए RX पुनर्संरचना प्रबंधन मॉड्यूल से आवधिक दर पहचान पर निर्भर करता है कि TX को पुनर्संरचना की आवश्यकता है या नहीं। Avalon मेमोरी-मैप्ड स्लेव ट्रांसलेटर Nios II प्रोसेसर Avalon मेमोरी-मैप्ड मास्टर इंटरफ़ेस और बाहरी रूप से इंस्टेंटिएटेड HDMI स्रोत के IOPLL और TX नेटिव PHY के Avalon मेमोरी-मैप्ड स्लेव इंटरफ़ेस के बीच इंटरफ़ेस प्रदान करता है। • बाहरी सिंक के साथ I2C मास्टर इंटरफ़ेस के माध्यम से लिंक प्रशिक्षण करें

2.6. डायनेमिक रेंज और मास्टरिंग (HDR) इन्फोफ्रेम इंसर्शन और फ़िल्टरिंग
एचडीएमआई इंटेल एफपीजीए आईपी डिजाइन एक्सampइस वीडियो में RX-TX लूपबैक सिस्टम में HDR इन्फोफ्रेम प्रविष्टि का प्रदर्शन शामिल है।
HDMI विनिर्देशन संस्करण 2.0b डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम को HDMI सहायक स्ट्रीम के माध्यम से प्रसारित करने की अनुमति देता है। प्रदर्शन में, सहायक पैकेट जनरेटर ब्लॉक HDR प्रविष्टि का समर्थन करता है। आपको केवल इच्छित HDR InfoFrame पैकेट को मॉड्यूल की सिग्नल सूची तालिका में निर्दिष्ट अनुसार प्रारूपित करने की आवश्यकता है और HDR InfoFrame का सम्मिलन प्रत्येक वीडियो फ़्रेम में एक बार होता है।
इस पूर्व मेंampले कॉन्फ़िगरेशन, ऐसे मामलों में जहां आने वाली सहायक स्ट्रीम में पहले से ही HDR InfoFrame शामिल है, स्ट्रीम की गई HDR सामग्री फ़िल्टर की जाती है। फ़िल्टरिंग परस्पर विरोधी HDR InfoFrames को प्रसारित होने से बचाती है और यह सुनिश्चित करती है कि केवल HDR S में निर्दिष्ट मान ही प्रसारित होंample डेटा मॉड्यूल का उपयोग किया जाता है.
चित्र 11. डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम इंसर्शन के साथ RX-TX लिंक
चित्र में RX-TX लिंक का ब्लॉक आरेख दर्शाया गया है, जिसमें HDMI TX कोर सहायक स्ट्रीम में डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम प्रविष्टि शामिल है।तालिका 12. सहायक डेटा प्रविष्टि ब्लॉक (aux_retransmit) सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट
क्लक	इनपुट	1	घड़ी इनपुट। यह घड़ी वीडियो घड़ी से जुड़ी होनी चाहिए।
रीसेट	इनपुट	1	इनपुट रीसेट करें।

सहायक पैकेट सिग्नल
tx_ऑक्स_डेटा	उत्पादन	72	TX मल्टीप्लेक्सर से सहायक पैकेट आउटपुट.
tx_aux_वैध	उत्पादन	1
tx_aux_रेडी	उत्पादन	1
tx_aux_sop	उत्पादन	1
tx_aux_eop	उत्पादन	1
rx_ऑक्स_डेटा	इनपुट	72	RX सहायक डेटा मल्टीप्लेक्सर में प्रवेश करने से पहले पैकेट फिल्टर मॉड्यूल को भेजा जाता है।
rx_aux_वैध	इनपुट	1
rx_aux_sop	इनपुट	1
rx_aux_eop	इनपुट	1

नियंत्रण संकेत
hdmi_tx_vsync	इनपुट	1	HDMI TX वीडियो Vsync. इस सिग्नल को लिंक स्पीड क्लॉक डोमेन से सिंक्रोनाइज़ किया जाना चाहिए. कोर इस सिग्नल के बढ़ते किनारे पर सहायक स्ट्रीम में HDR InfoFrame को सम्मिलित करता है

तालिका 13. HDR डेटा मॉड्यूल (altera_hdmi_hdr_infoframe) सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
एचबी0	उत्पादन	8	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का हेडर बाइट 0: इन्फोफ्रेम प्रकार कोड.
एचबी1	उत्पादन	8	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का हेडर बाइट 1: इन्फोफ्रेम संस्करण संख्या.
एचबी2	उत्पादन	8	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का हेडर बाइट 2: इन्फोफ्रेम की लंबाई।
pb	इनपुट	224	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का डेटा बाइट.

तालिका 14. डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम डेटा बाइट बंडल बिट-फील्ड्स

बिट-फील्ड	परिभाषा	स्थैतिक मेटाडेटा प्रकार 1
7:0	डेटा बाइट 1: {5'एच0, ईओटीएफ[2:0]}
15:8	डेटा बाइट 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	डेटा बाइट 3: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[0], एलएसबी
31:24	डेटा बाइट 4: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[0], एमएसबी
39:32	डेटा बाइट 5: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[0], एलएसबी
47:40	डेटा बाइट 6: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[0], एमएसबी
55:48	डेटा बाइट 7: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[1], एलएसबी
63:56	डेटा बाइट 8: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[1], एमएसबी
71:64	डेटा बाइट 9: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[1], एलएसबी
79:72	डेटा बाइट 10: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[1], एमएसबी
87:80	डेटा बाइट 11: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[2], एलएसबी
95:88	डेटा बाइट 12: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[2], एमएसबी
103:96	डेटा बाइट 13: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[2], एलएसबी
111:104	डेटा बाइट 14: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[2], एमएसबी
119:112	डेटा बाइट 15: Static_Metadata_Descriptor	white_point_x, एलएसबी
127:120	डेटा बाइट 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	डेटा बाइट 17: Static_Metadata_Descriptor	white_point_y, एलएसबी
143:136	डेटा बाइट 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	डेटा बाइट 19: Static_Metadata_Descriptor	अधिकतम_प्रदर्शन_मास्टरिंग_ल्यूमिनेंस, एलएसबी

159:152	डेटा बाइट 20: Static_Metadata_Descriptor	अधिकतम_प्रदर्शन_मास्टरिंग_ल्यूमिनेंस, MSB
167:160	डेटा बाइट 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	डेटा बाइट 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	डेटा बाइट 23: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, एलएसबी
191:184	डेटा बाइट 24: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, MSB
199:192	डेटा बाइट 25: Static_Metadata_Descriptor	अधिकतम फ़्रेम-औसत प्रकाश स्तर, एलएसबी
207:200	डेटा बाइट 26: Static_Metadata_Descriptor	अधिकतम फ़्रेम-औसत प्रकाश स्तर, MSB
215:208	सुरक्षित
223:216	सुरक्षित

HDR सम्मिलन और फ़िल्टरिंग अक्षम करना
HDR प्रविष्टि और फ़िल्टर को अक्षम करने से आप RX-TX रीट्रांसमिट डिज़ाइन में किसी भी संशोधन के बिना स्रोत सहायक स्ट्रीम में पहले से उपलब्ध HDR सामग्री के पुनःप्रसारण को सत्यापित करने में सक्षम हो जाते हैं।ampले.
HDR InfoFrame सम्मिलन और फ़िल्टरिंग को अक्षम करने के लिए:

1. rxtx_link.v में block_ext_hdr_infoframe को 1'b0 पर सेट करें file सहायक स्ट्रीम से HDR InfoFrame को फ़िल्टर होने से रोकने के लिए.
2. altera_hdmi_aux_hdr.v में avalon_st_multiplexer इंस्टैंस का multiplexer_in0_valid सेट करें file 1'b0 पर सेट करें, ताकि ऑक्सिलरी पैकेट जनरेटर को TX ऑक्सिलरी स्ट्रीम में अतिरिक्त HDR इन्फोफ्रेम बनाने और डालने से रोका जा सके।

2.7. डिज़ाइन सॉफ़्टवेयर प्रवाह
डिज़ाइन मुख्य सॉफ्टवेयर प्रवाह में, Nios II प्रोसेसर TI रीड्राइवर सेटिंग को कॉन्फ़िगर करता है और पावर-अप पर TX और RX पथों को आरंभ करता है।
चित्र 12. main.c स्क्रिप्ट में सॉफ़्टवेयर प्रवाह
सॉफ्टवेयर सिंक और स्रोत परिवर्तनों की निगरानी करने और परिवर्तनों पर प्रतिक्रिया करने के लिए एक while लूप निष्पादित करता है। सॉफ्टवेयर TX पुनर्संरचना, TX लिंक प्रशिक्षण को ट्रिगर कर सकता है और वीडियो संचारित करना शुरू कर सकता है।
चित्र 13. TX पथ आरंभीकरण फ़्लोचार्ट TX ​​पथ आरंभ करेंचित्र 14. RX पथ आरंभीकरण फ़्लोचार्टचित्र 15. TX पुनर्संरचना और लिंक प्रशिक्षण फ़्लोचार्टचित्र 16. विशिष्ट FRL दर पर लिंक प्रशिक्षण LTS:3 प्रक्रिया फ़्लोचार्टचित्र 17. HDMI TX वीडियो ट्रांसमिशन फ्लोचार्ट2.8. विभिन्न एफआरएल दरों पर डिजाइन चलाना
आप अपने डिज़ाइन को बाहरी सिंक की डिफ़ॉल्ट FRL दर के अलावा, भिन्न FRL दरों पर चला सकते हैं।
डिज़ाइन को विभिन्न FRL दरों पर चलाने के लिए:

1. ऑन-बोर्ड user_dipsw0 स्विच को चालू स्थिति में लाएँ।
2. Nios II कमांड शेल खोलें, फिर nios2-terminal टाइप करें
3. निम्नलिखित कमांड टाइप करें और निष्पादित करने के लिए एंटर दबाएं।

आज्ञा	विवरण
h	सहायता मेनू दिखाएँ.
r0	RX अधिकतम FRL क्षमता को FRL दर 0 (केवल TMDS) पर अद्यतन करें।
r1	RX अधिकतम FRL क्षमता को FRL दर 1 (3 Gbps) पर अद्यतन करें।
r2	RX अधिकतम FRL क्षमता को FRL दर 2 (6 Gbps, 3 लेन) पर अद्यतन करें।
r3	RX अधिकतम FRL क्षमता को FRL दर 3 (6 Gbps, 4 लेन) पर अद्यतन करें।
r4	RX अधिकतम FRL क्षमता को FRL दर 4 (8 Gbps) पर अद्यतन करें।
r5	RX अधिकतम FRL क्षमता को FRL दर 5 (10 Gbps) पर अद्यतन करें।
r6	RX अधिकतम FRL क्षमता को FRL दर 6 (12 Gbps) पर अद्यतन करें।
t1	TX लिंक दर को FRL दर 1 (3 Gbps) पर कॉन्फ़िगर करता है।
t2	TX लिंक दर को FRL दर 2 (6 Gbps, 3 लेन) पर कॉन्फ़िगर करता है।
t3	TX लिंक दर को FRL दर 3 (6 Gbps, 4 लेन) पर कॉन्फ़िगर करता है।
t4	TX लिंक दर को FRL दर 4 (8 Gbps) पर कॉन्फ़िगर करता है।
t5	TX लिंक दर को FRL दर 5 (10 Gbps) पर कॉन्फ़िगर करता है।
t6	TX लिंक दर को FRL दर 6 (12 Gbps) पर कॉन्फ़िगर करता है।

2.9। क्लॉकिंग स्कीम
क्लॉकिंग योजना HDMI इंटेल FPGA आईपी डिजाइन उदाहरण में क्लॉक डोमेन को दर्शाती हैampले.
चित्र 18. HDMI 2.1 डिज़ाइन उदाहरणampले क्लॉकिंग योजनातालिका 15. क्लॉकिंग स्कीम सिग्नल

घड़ी	डिज़ाइन में सिग्नल का नाम	विवरण
प्रबंधन घड़ी	mgmt_clk	इन घटकों के लिए एक स्वतंत्र रूप से चलने वाली 100 मेगाहर्ट्ज घड़ी: • पुनर्संरचना के लिए एवलॉन-एमएम इंटरफेस — आवृत्ति रेंज की आवश्यकता 100-125 मेगाहर्ट्ज के बीच है। • ट्रांसीवर रीसेट अनुक्रम के लिए PHY रीसेट नियंत्रक — आवृत्ति रेंज की आवश्यकता 1-500 मेगाहर्ट्ज के बीच है। • आईओपीएलएल पुनर्संरचना — अधिकतम क्लॉक आवृत्ति 100 मेगाहर्ट्ज है। • आरएक्स पुनर्संरचना प्रबंधन • TX पुनर्संरचना प्रबंधन • CPU • I2C मास्टर
I2C घड़ी	i2c_clk	एक 100 मेगाहर्ट्ज क्लॉक इनपुट जो I2C स्लेव, आउटपुट बफ़र्स, SCDC रजिस्टरों और HDMI RX कोर और EDID RAM में लिंक प्रशिक्षण प्रक्रिया को क्लॉक करता है।
TX PLL संदर्भ घड़ी 0	tx_tmds_clk	TX PLL के लिए संदर्भ घड़ी 0. घड़ी आवृत्ति HDMI TX TMDS घड़ी चैनल से अपेक्षित TMDS घड़ी आवृत्ति के समान है. इस संदर्भ घड़ी का उपयोग TMDS मोड में किया जाता है. इस HDMI डिज़ाइन के लिएampले, यह घड़ी प्रदर्शन उद्देश्य के लिए RX TMDS घड़ी से जुड़ी हुई है। आपके आवेदन में, आपको बेहतर जिटर प्रदर्शन के लिए प्रोग्रामेबल ऑसिलेटर से TMDS घड़ी आवृत्ति के साथ एक समर्पित घड़ी की आपूर्ति करने की आवश्यकता है।

		टिप्पणी: TX PLL संदर्भ घड़ी के रूप में ट्रांसीवर RX पिन का उपयोग न करें। यदि आप HDMI TX रेफ़्लक को RX पिन पर रखते हैं तो आपका डिज़ाइन फ़िट नहीं होगा।
TX PLL संदर्भ घड़ी 1	txfpll_refclk1/ rxphy_cdr_refclk1	TX PLL और RX CDR के लिए संदर्भ घड़ी, साथ ही vid_clk के लिए IOPLL। घड़ी की आवृत्ति 100 मेगाहर्ट्ज है।
TX PLL सीरियल घड़ी	tx_बॉन्डिंग_घड़ियाँ	TX PLL द्वारा उत्पन्न सीरियल फ़ास्ट क्लॉक। क्लॉक आवृत्ति डेटा दर के आधार पर सेट की जाती है।
TX ट्रांसीवर क्लॉक आउट	tx_क्लक	क्लॉक आउट को ट्रांसीवर से पुनर्प्राप्त किया जाता है, तथा आवृत्ति प्रति क्लॉक डेटा दर और प्रतीकों के आधार पर भिन्न होती है। TX ट्रांसीवर क्लॉक आउट आवृत्ति = ट्रांसीवर डेटा दर / ट्रांसीवर चौड़ाई इस HDMI डिज़ाइन के लिएampले, चैनल 0 से TX ट्रांसीवर क्लॉक आउट TX ट्रांसीवर कोर इनपुट (tx_coreclkin), लिंक स्पीड IOPLL (pll_hdmi) संदर्भ घड़ी, और वीडियो और FRL IOPLL (pll_vid_frl) संदर्भ घड़ी को क्लॉक करता है।
वीडियो घड़ी	tx_vid_clk/rx_vid_clk	TX और RX कोर के लिए वीडियो घड़ी। घड़ी 225 मेगाहर्ट्ज की एक निश्चित आवृत्ति पर चलती है।
TX/RX FRL घड़ी	tx_frl_clk/rx_frl_clk	TX और RX कोर के लिए FRL घड़ी।
आरएक्स टीएमडीएस घड़ी	rx_tmds_clk	यह कोर HDMI RX कनेक्टर से TMDS क्लॉक चैनल प्राप्त करता है और CDR संदर्भ घड़ी 0 के लिए संदर्भ घड़ी उत्पन्न करने के लिए IOPLL से जुड़ता है। कोर इस घड़ी का उपयोग तब करता है जब यह TMDS मोड में होता है।
आरएक्स सीडीआर संदर्भ घड़ी 0	rxphy_cdr_refclk0	RX CDR के लिए संदर्भ घड़ी 0. यह घड़ी RX TMDS घड़ी से ली गई है। RX TMDS घड़ी की आवृत्ति 25 मेगाहर्ट्ज से 340 मेगाहर्ट्ज तक होती है जबकि RX CDR की न्यूनतम संदर्भ घड़ी आवृत्ति 50 मेगाहर्ट्ज है। आईओपीएलएल का उपयोग 5 मेगाहर्ट्ज से 25 मेगाहर्ट्ज के बीच टीएमडीएस घड़ी के लिए 50 घड़ी आवृत्ति उत्पन्न करने और 50 मेगाहर्ट्ज - 340 मेगाहर्ट्ज के बीच टीएमडीएस घड़ी के लिए समान घड़ी आवृत्ति उत्पन्न करने के लिए किया जाता है।
आरएक्स ट्रांसीवर क्लॉक आउट	आरएक्स_सीएलके	क्लॉक आउट ट्रांसीवर से पुनर्प्राप्त किया जाता है, और आवृत्ति डेटा दर और ट्रांसीवर चौड़ाई के आधार पर भिन्न होती है। आरएक्स ट्रांसीवर क्लॉक आउट आवृत्ति = ट्रांसीवर डेटा दर / ट्रांसीवर चौड़ाई इस HDMI डिज़ाइन के लिएampचैनल 1 से RX ट्रांसीवर क्लॉक आउट, RX ट्रांसीवर कोर इनपुट (rx_coreclkin) और FRL IOPLL (pll_frl) संदर्भ क्लॉक को क्लॉक करता है।

2.10। इंटरफ़ेस सिग्नल
तालिका में HDMI डिज़ाइन उदाहरण के लिए संकेतों की सूची दी गई हैampFRL सक्षम के साथ.
तालिका 16. शीर्ष-स्तरीय सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
ऑन-बोर्ड ऑसिलेटर सिग्नल
clk_fpga_b3_p	इनपुट	1	कोर संदर्भ घड़ी के लिए 100 मेगाहर्ट्ज मुक्त चलने वाली घड़ी।
refclk4_p	इनपुट	1	ट्रांसीवर संदर्भ घड़ी के लिए 100 मेगाहर्ट्ज मुक्त चलने वाली घड़ी।

उपयोगकर्ता पुश बटन और एल.ई.डी.
उपयोगकर्ता_पीबी	इनपुट	3	HDMI इंटेल FPGA आईपी डिजाइन कार्यक्षमता को नियंत्रित करने के लिए पुश बटन।
cpu_resetn	इनपुट	1	वैश्विक रीसेट.
उपयोगकर्ता_led_g	उत्पादन	8	हरे रंग का एलईडी डिस्प्ले. को देखें हार्डवेयर सेटअप एलईडी कार्यों के बारे में अधिक जानकारी के लिए पृष्ठ 48 पर जाएँ।
उपयोगकर्ता_dipsw	इनपुट	1	उपयोगकर्ता-परिभाषित डीआईपी स्विच. को देखें हार्डवेयर सेटअप डीआईपी स्विच फ़ंक्शन के बारे में अधिक जानकारी के लिए पृष्ठ 48 पर जाएँ।

FMC पोर्ट B पर HDMI FMC डॉटर कार्ड पिन
fmcb_gbtclk_m2c_p_0	इनपुट	1	एचडीएमआई आरएक्स टीएमडीएस घड़ी.
fmcb_dp_m2c_p	इनपुट	4	एचडीएमआई आरएक्स घड़ी, लाल, हरा और नीला डेटा चैनल।
fmcb_dp_c2m_p	उत्पादन	4	HDMI TX घड़ी, लाल, हरा और नीला डेटा चैनल।
fmcb_la_rx_p_9	इनपुट	1	HDMI RX +5V पावर का पता लगाने.
fmcb_la_rx_p_8	उत्पादन	1	HDMI RX गर्म प्लग का पता लगाने.
fmcb_la_rx_n_8	इनपुट	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आरएक्स आई2सी एसडीए।
fmcb_la_tx_p_10	इनपुट	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आरएक्स आई2सी एससीएल।
fmcb_la_tx_p_12	इनपुट	1	HDMI TX गर्म प्लग का पता लगाने.
fmcb_la_tx_n_12	इनपुट	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आई2सी एसडीए।
fmcb_la_rx_p_10	इनपुट	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आई2सी एससीएल।
fmcb_la_tx_n_9	इनपुट	1	पुनःड्राइवर नियंत्रण के लिए HDMI I2C SDA.
fmcb_la_rx_p_11	इनपुट	1	पुनःड्राइवर नियंत्रण के लिए HDMI I2C SCL.
fmcb_la_tx_n_13	उत्पादन	1	एचडीएमआई TX +5V टिप्पणी: केवल तभी उपलब्ध है जब बिटेक एचडीएमआई डॉटर कार्ड संशोधन 9 चयनित है।

तालिका 17. HDMI RX शीर्ष-स्तरीय सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट सिग्नल
mgmt_clk	इनपुट	1	सिस्टम क्लॉक इनपुट (100 मेगाहर्ट्ज).
रीसेट	इनपुट	1	सिस्टम रीसेट इनपुट.
rx_tmds_clk	इनपुट	1	एचडीएमआई आरएक्स टीएमडीएस घड़ी.
i2c_clk	इनपुट	1	डीडीसी और एससीडीसी इंटरफेस के लिए क्लॉक इनपुट।

घड़ी और रीसेट सिग्नल
rxphy_cdr_refclk1	इनपुट	1	RX CDR संदर्भ घड़ी 1 के लिए घड़ी इनपुट। घड़ी आवृत्ति 100 मेगाहर्ट्ज है।
rx_vid_clk	उत्पादन	1	वीडियो घड़ी आउटपुट.
sys_init	उत्पादन	1	पावर-अप पर सिस्टम को रीसेट करने के लिए सिस्टम आरंभीकरण।

आरएक्स ट्रांसीवर और आईओपीएलएल सिग्नल
rxpll_tmds_लॉक्ड	उत्पादन	1	यह इंगित करता है कि TMDS क्लॉक IOPLL लॉक है।
rxpll_frl_locked	उत्पादन	1	यह इंगित करता है कि FRL क्लॉक IOPLL लॉक है।
rxphy_सीरियल_डेटा	इनपुट	4	HDMI सीरियल डेटा को RX Native PHY में स्थानांतरित करना।
rxphy_तैयार	उत्पादन	1	यह इंगित करता है कि RX Native PHY तैयार है।
rxphy_cal_busy_raw	उत्पादन	4	RX मूल निवासी PHY अंशांकन ट्रांसीवर मध्यस्थ के लिए व्यस्त.
rxphy_cal_busy_gated	इनपुट	4	ट्रांसीवर आर्बिटर से RX नेटिव PHY तक कैलिब्रेशन व्यस्त सिग्नल।
rxphy_rcfg_slave_write	इनपुट	4	ट्रांसीवर पुनर्विन्यास एवलॉन मेमोरी-मैप्ड इंटरफ़ेस RX नेटिव PHY से ट्रांसीवर आर्बिटर तक।
rxphy_rcfg_slave_read	इनपुट	4
rxphy_rcfg_slave_पता	इनपुट	40
rxphy_rcfg_slave_writedata	इनपुट	128
rxphy_rcfg_slave_readdata	उत्पादन	128
rxphy_rcfg_slave_वेटरिक्वेस्ट	उत्पादन	4

आरएक्स पुनर्संरचना प्रबंधन
rxphy_rcfg_व्यस्त	उत्पादन	1	आरएक्स पुनर्संरचना व्यस्त संकेत.
rx_tmds_आवृत्ति	उत्पादन	24	HDMI RX TMDS घड़ी आवृत्ति माप (10 एमएस में)।
rx_tmds_आवृत्ति_वैध	उत्पादन	1	यह इंगित करता है कि RX TMDS घड़ी आवृत्ति माप मान्य है।
rxphy_os	उत्पादन	1	ओवरampलिंग कारक: •0: 1x ओवरampएक प्रकार का वृक्ष • 1: 5× ओवरampएक प्रकार का वृक्ष
rxphy_rcfg_master_write	उत्पादन	1	आरएक्स पुनर्विन्यास प्रबंधन एवलॉन मेमोरी-मैप्ड इंटरफ़ेस से ट्रांसीवर आर्बिटर।
rxphy_rcfg_master_read	उत्पादन	1
rxphy_rcfg_master_address	उत्पादन	12
rxphy_rcfg_master_writedata	उत्पादन	32
rxphy_rcfg_master_readdata	इनपुट	32
rxphy_rcfg_master_waitrequest	इनपुट	1

HDMI RX कोर सिग्नल
rx_vid_clk_लॉक किया गया	इनपुट	1	vid_clk स्थिर है यह सूचित करता है।
rxcore_frl_दर	उत्पादन	4	यह RX कोर द्वारा चलाए जा रहे FRL दर को इंगित करता है। • 0: लीगेसी मोड (TMDS) • 1: 3 जीबीपीएस 3 लेन • 2: 6 जीबीपीएस 4 लेन • 3: 6 जीबीपीएस 4 लेन • 4: 8 जीबीपीएस 4 लेन • 5: 10 जीबीपीएस 4 लेन • 6: 12 जीबीपीएस 4 लेन • 7-15: आरक्षित
rxcore_frl_लॉक्ड	उत्पादन	4	प्रत्येक बिट उस विशिष्ट लेन को इंगित करता है जिसने FRL लॉक प्राप्त किया है। जब RX कोर सफलतापूर्वक संरेखण, डिस्क्यू करता है और लेन लॉक प्राप्त करता है, तो FRL लॉक हो जाता है। • 3-लेन मोड के लिए, लेन लॉक तब प्राप्त होता है जब RX कोर कम से कम 680 बार प्रत्येक 3 FRL वर्ण अवधि के लिए स्क्रैम्बलर रीसेट (SR) या स्टार्ट-सुपर-ब्लॉक (SSB) प्राप्त करता है। • 4-लेन मोड के लिए, लेन लॉक तब प्राप्त होता है जब RX कोर कम से कम 510 बार प्रत्येक 3 FRL वर्ण अवधि के लिए स्क्रैम्बलर रीसेट (SR) या स्टार्ट-सुपर-ब्लॉक (SSB) प्राप्त करता है।
rxcore_frl_ffe_levels	उत्पादन	4	RX कोर में SCDC 0x31 रजिस्टर बिट [7:4] में FFE_level बिट के अनुरूप है।
rxcore_frl_flt_रेडी	इनपुट	1	यह संकेत देता है कि लिंक प्रशिक्षण प्रक्रिया शुरू करने के लिए RX तैयार है। जब जोर दिया जाता है, तो SCDC रजिस्टर 0x40 बिट 6 में FLT_ready बिट भी जोर दिया जाता है।
rxcore_frl_src_test_config	इनपुट	8	स्रोत परीक्षण कॉन्फ़िगरेशन निर्दिष्ट करता है। मान SCDC रजिस्टर 0x35 में SCDC परीक्षण कॉन्फ़िगरेशन रजिस्टर में लिखा जाता है।
rxcore_tbcr	उत्पादन	1	TMDS बिट-टू-क्लॉक अनुपात को इंगित करता है; SCDC रजिस्टर 0x20 बिट 1 में TMDS_Bit_Clock_Ratio रजिस्टर के अनुरूप है। • HDMI 2.0 मोड में चलने पर, यह बिट जोर दिया जाता है। TMDS बिट टू क्लॉक अनुपात 40:1 को इंगित करता है। • HDMI 1.4b में चलते समय, यह बिट मुखरित नहीं होता है। TMDS बिट टू क्लॉक अनुपात 10:1 को इंगित करता है। • यह बिट FRL मोड के लिए अप्रयुक्त है।
rxcore_स्क्रैम्बलर_सक्षम	उत्पादन	1	यह इंगित करता है कि क्या प्राप्त डेटा स्क्रैम्बल किया गया है; यह SCDC रजिस्टर 0x20 बिट 0 में Scrambling_Enable फ़ील्ड से संगत है।
rxcore_ऑडियो_डीई	उत्पादन	1	HDMI RX कोर ऑडियो इंटरफेस देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
rxcore_ऑडियो_डेटा	उत्पादन	256
rxcore_ऑडियो_सूचना_ai	उत्पादन	48

rxcore_ऑडियो_एन	उत्पादन	20
rxcore_ऑडियो_CTS	उत्पादन	20
rxcore_ऑडियो_मेटाडेटा	उत्पादन	165
rxcore_ऑडियो_प्रारूप	उत्पादन	5
rxcore_aux_pkt_डेटा	उत्पादन	72	HDMI RX कोर सहायक इंटरफेस देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
rxcore_aux_pkt_addr	उत्पादन	6
rxcore_aux_pkt_wr	उत्पादन	1
rxcore_aux_डेटा	उत्पादन	72
rxcore_aux_sop	उत्पादन	1
rxcore_aux_eop	उत्पादन	1
rxcore_aux_वैध	उत्पादन	1
rxcore_aux_त्रुटि	उत्पादन	1
आरएक्सकोर_जीसीपी	उत्पादन	6	HDMI RX कोर साइडबैंड सिग्नल देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
rxcore_info_avi	उत्पादन	123
rxcore_info_vsi	उत्पादन	61
rxcore_लॉक्ड	उत्पादन	1	HDMI RX कोर वीडियो पोर्ट कोई दस = प्रति घड़ी पिक्सेल देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
rxcore_vid_डेटा	उत्पादन	N*48
rxcore_vid_vsync	उत्पादन	N
rxcore_vid_hsync	उत्पादन	N
rxcore_vid_de	उत्पादन	N
rxcore_vid_वैध	उत्पादन	1
rxcore_vid_lock	उत्पादन	1
rxcore_मोड	उत्पादन	1	HDMI RX कोर नियंत्रण और स्थिति पोर्ट. कोई दस = प्रति घड़ी प्रतीक देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
rxcore_ctrl	उत्पादन	N*6
rxcore_रंग_गहराई_सिंक	उत्पादन	2
hdmi_5v_डिटेक्ट	इनपुट	1	HDMI RX 5V डिटेक्ट और हॉटप्लग डिटेक्ट। देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
hdmi_आरएक्स_एचपीडी	उत्पादन	1
rx_hpd_ट्रिगर	इनपुट	1

I2सी सिग्नल
hdmi_rx_i2c_sda	इनपुट	1	एचडीएमआई आरएक्स डीडीसी और एससीडीसी इंटरफेस।
hdmi_rx_i2c_scl	इनपुट	1

आरएक्स ईडीआईडी ​​रैम सिग्नल
edid_ram_एक्सेस	इनपुट	1	HDMI RX EDID रैम एक्सेस इंटरफ़ेस.

edid_ram_पता	इनपुट	8	जब आप EDID RAM से लिखना या पढ़ना चाहते हैं तो edid_ram_access का प्रयोग करें, अन्यथा इस सिग्नल को कम रखा जाना चाहिए। जब आप edid_ram_access को एस्टर करते हैं, तो हॉटप्लग सिग्नल EDID RAM को लिखने या पढ़ने की अनुमति देने के लिए डीअसर्ट करता है। जब EDID RAM एक्सेस पूरा हो जाता है, तो आपको edid_ram_assess को डीअसर्ट करना चाहिए और हॉटप्लग सिग्नल एस्टर करता है। हॉटप्लग सिग्नल टॉगल करने के कारण स्रोत नया EDID पढ़ेगा।
edid_ram_write	इनपुट	1
edid_ram_read	इनपुट	1
edid_ram_readdata	उत्पादन	8
edid_ram_writedata	इनपुट	8
edid_ram_waitrequest	उत्पादन	1

तालिका 18.एचडीएमआई TX शीर्ष-स्तरीय सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट सिग्नल
mgmt_clk	इनपुट	1	सिस्टम क्लॉक इनपुट (100 मेगाहर्ट्ज).
रीसेट	इनपुट	1	सिस्टम रीसेट इनपुट.
tx_tmds_clk	इनपुट	1	एचडीएमआई आरएक्स टीएमडीएस घड़ी.
txfpll_refclk1	इनपुट	1	TX PLL संदर्भ घड़ी 1 के लिए घड़ी इनपुट। घड़ी आवृत्ति 100 मेगाहर्ट्ज है।
tx_vid_clk	उत्पादन	1	वीडियो घड़ी आउटपुट.
tx_frl_clk	उत्पादन	1	एफआरएल घड़ी आउटपुट.
sys_init	इनपुट	1	पावर-अप पर सिस्टम को रीसेट करने के लिए सिस्टम आरंभीकरण।
tx_init_done	इनपुट	1	TX पुनर्विन्यास प्रबंधन ब्लॉक और ट्रांसीवर पुनर्विन्यास इंटरफ़ेस को रीसेट करने के लिए TX आरंभीकरण।

TX ट्रांसीवर और IOPLL सिग्नल
txpll_frl_लॉक	उत्पादन	1	लिंक स्पीड क्लॉक और FRL क्लॉक को इंगित करता है IOPLL लॉक है।
txfpll_लॉक किया गया	उत्पादन	1	यह इंगित करता है कि TX PLL लॉक है.
txphy_सीरियल_डेटा	उत्पादन	4	TX Native PHY से HDMI सीरियल डेटा.
txphy_तैयार	उत्पादन	1	यह इंगित करता है कि TX Native PHY तैयार है।
txphy_cal_व्यस्त	उत्पादन	1	TX मूल PHY अंशांकन व्यस्त संकेत.
txphy_cal_busy_raw	उत्पादन	4	ट्रांसीवर मध्यस्थ के लिए अंशांकन व्यस्त संकेत.
txphy_cal_busy_gated	इनपुट	4	ट्रांसीवर आर्बिटर से TX नेटिव PHY तक अंशांकन व्यस्त संकेत।
txphy_rcfg_व्यस्त	उत्पादन	1	यह इंगित करता है कि TX PHY पुनर्विन्यास प्रगति पर है।
txphy_rcfg_slave_लिखें	इनपुट	4	ट्रांसीवर पुनर्विन्यास TX नेटिव PHY से ट्रांसीवर आर्बिटर तक एवलॉन मेमोरी-मैप्ड इंटरफ़ेस।
txphy_rcfg_slave_read	इनपुट	4
txphy_rcfg_slave_पता	इनपुट	40
txphy_rcfg_slave_writedata इनपुट 128 txphy_rcfg_slave_readdata उत्पादन 128 txphy_rcfg_slave_वेटरिक्वेस्ट उत्पादन 4

TX पुनर्संरचना प्रबंधन
tx_tmds_आवृत्ति	इनपुट	24	HDMI TX TMDS घड़ी आवृत्ति मान (10 ms में).
tx_ओएस	उत्पादन	2	ओवरampलिंग कारक: • 0: 1x ओवरampएक प्रकार का वृक्ष •1: 2× ओवरampएक प्रकार का वृक्ष •2: 8x ओवरampएक प्रकार का वृक्ष
txphy_rcfg_master_लिखें	उत्पादन	1	TX पुनर्विन्यास प्रबंधन एवलॉन मेमोरी-मैप्ड इंटरफ़ेस से ट्रांसीवर आर्बिटर।
txphy_rcfg_master_read	उत्पादन	1
txphy_rcfg_master_address	उत्पादन	12
txphy_rcfg_master_writedata	उत्पादन	32
txphy_rcfg_master_readdata	इनपुट	32
txphy_rcfg_master_वेटरिक्वेस्ट	इनपुट	1
tx_पुनःकॉन्फ़िगरेशन_किया गया	उत्पादन	1	यह इंगित करता है कि TX पुनर्संरचना प्रक्रिया पूरी हो गई है।

HDMI TX कोर सिग्नल
tx_vid_clk_लॉक किया गया	इनपुट	1	vid_clk स्थिर है यह सूचित करता है।
txcore_ctrl	इनपुट	N*6	HDMI TX कोर नियंत्रण इंटरफेस. कोई दस = प्रति घड़ी पिक्सेल देखें स्रोत इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
txcore_मोड	इनपुट	1
txcore_ऑडियो_de	इनपुट	1	HDMI TX कोर ऑडियो इंटरफेस. देखें स्रोत इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
txcore_ऑडियो_म्यूट	इनपुट	1
txcore_ऑडियो_डेटा	इनपुट	256
txcore_ऑडियो_info_ai	इनपुट	49
txcore_ऑडियो_एन	इनपुट	20
txcore_ऑडियो_CTS	इनपुट	20
txcore_ऑडियो_मेटाडेटा	इनपुट	166
txcore_ऑडियो_प्रारूप	इनपुट	5
txcore_aux_रेडी	उत्पादन	1	HDMI TX कोर सहायक इंटरफेस. देखें स्रोत इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
txcore_ऑक्स_डेटा	इनपुट	72
txcore_aux_sop	इनपुट	1
txcore_aux_eop	इनपुट	1

txcore_aux_वैध	इनपुट	1
txcore_जीसीपी	इनपुट	6	HDMI TX कोर साइडबैंड सिग्नल. देखें स्रोत इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
txcore_info_avi	इनपुट	123
txcore_info_vsi	इनपुट	62
txcore_i2c_master_write	इनपुट	1	TX I2C मास्टर Avalon मेमोरी-मैप्ड इंटरफ़ेस TX कोर के अंदर I2C मास्टर के लिए। टिप्पणी: ये सिग्नल केवल तभी उपलब्ध होते हैं जब आप इसे चालू करते हैं I2C शामिल करें पैरामीटर.
txcore_i2c_master_read	इनपुट	1
txcore_i2c_master_address	इनपुट	4
txcore_i2c_master_writedata	इनपुट	32
txcore_i2c_master_readdata	उत्पादन	32
txcore_vid_डेटा	इनपुट	N*48	HDMI TX कोर वीडियो पोर्ट. कोई दस = प्रति क्लॉक पिक्सेलरेफ़ एर को स्रोत इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
txcore_vid_vsync	इनपुट	N
txcore_vid_hsync	इनपुट	N
txcore_vid_de	इनपुट	N
txcore_vid_तैयार	उत्पादन	1
txcore_vid_ओवरफ़्लो	उत्पादन	1
txcore_vid_वैध	इनपुट	1
txcore_frl_दर	इनपुट	4	एससीडीसी रजिस्टर इंटरफेस.
txcore_frl_पैटर्न	इनपुट	16
txcore_frl_स्टार्ट	इनपुट	1
txcore_scrambler_सक्षम करें	इनपुट	1
txcore_tbcr	इनपुट	1

I2सी सिग्नल
nios_tx_i2c_sda_in	उत्पादन	1	Nios II प्रोसेसर से आउटपुट बफर तक SCDC और DDC के लिए TX I2C मास्टर इंटरफ़ेस। टिप्पणी: यदि आप चालू करते हैं I2C शामिल करें पैरामीटर, ये सिग्नल TX कोर के अंदर रखे जाएंगे और इस स्तर पर दिखाई नहीं देंगे।
nios_tx_i2c_scl_in	उत्पादन	1
nios_tx_i2c_sda_oe	इनपुट	1
nios_tx_i2c_scl_oe	इनपुट	1
nios_ti_i2c_sda_in	उत्पादन	1	Bitec HDMI 2 FMC डॉटर कार्ड पर TI रीड्राइवर को नियंत्रित करने के लिए Nios II प्रोसेसर से आउटपुट बफर तक TX I2.1C मास्टर इंटरफ़ेस।
nios_ti_i2c_scl_in	उत्पादन	1
nios_ti_i2c_sda_oe	इनपुट	1
nios_ti_i2c_scl_oe	इनपुट	1
hdmi_tx_i2c_sda	इनपुट	1	आउटपुट बफर से HDMI TX कनेक्टर तक SCDC और DDC इंटरफेस के लिए TX I2C इंटरफेस।
hdmi_tx_i2c_scl	इनपुट	1
hdmi_tx_ti_i2c_sda	इनपुट	1	TX I2C इंटरफेस आउटपुट बफर से Bitec HDMI 2.1 FMC डॉटर कार्ड पर TI रीड्राइवर तक होता है।
hdmi_tx_ti_i2c_scl	इनपुट	1

tx_hpd_आवश्यकता	उत्पादन	1	HDMI TX हॉटप्लग इंटरफेस का पता लगाता है।
hdmi_tx_hpd_n	इनपुट	1

तालिका 19. ट्रांसीवर आर्बिटर सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
क्लक	इनपुट	1	पुनर्संरचना घड़ी। इस घड़ी को पुनर्संरचना प्रबंधन ब्लॉकों के साथ समान घड़ी साझा करनी होगी।
रीसेट	इनपुट	1	रीसेट सिग्नल। इस रीसेट को पुनर्संरचना प्रबंधन ब्लॉकों के साथ समान रीसेट साझा करना होगा।
rx_rcfg_en	इनपुट	1	आरएक्स पुनर्संरचना सक्षम संकेत.
tx_rcfg_en	इनपुट	1	TX पुनर्विन्यास सक्षम संकेत.
आरएक्स_आरसीएफजी_सीएच	इनपुट	2	यह संकेत देता है कि RX कोर पर किस चैनल को पुनः कॉन्फ़िगर किया जाना है। यह संकेत हमेशा सुनिश्चित रहना चाहिए।
tx_rcfg_ch	इनपुट	2	यह संकेत देता है कि TX कोर पर किस चैनल को पुनः कॉन्फ़िगर किया जाना है। यह संकेत हमेशा सुनिश्चित रहना चाहिए।
rx_reconfig_mgmt_write	इनपुट	1	आरएक्स पुनर्विन्यास प्रबंधन से एवलॉन मेमोरी-मैप्ड इंटरफेस का पुनर्विन्यास।
rx_reconfig_mgmt_read	इनपुट	1
rx_reconfig_mgmt_address	इनपुट	10
rx_reconfig_mgmt_writedata	इनपुट	32
rx_reconfig_mgmt_readdata	उत्पादन	32
rx_reconfig_mgmt_waitrequest	उत्पादन	1
tx_reconfig_mgmt_write	इनपुट	1	TX पुनर्विन्यास प्रबंधन से पुनर्विन्यास एवलॉन मेमोरी-मैप्ड इंटरफेस।
tx_reconfig_mgmt_read	इनपुट	1
tx_reconfig_mgmt_address	इनपुट	10
tx_reconfig_mgmt_writedata	इनपुट	32
tx_reconfig_mgmt_readdata	उत्पादन	32
tx_reconfig_mgmt_waitrequest	उत्पादन	1
पुनःकॉन्फ़िगरेशन_लेखन	उत्पादन	1	ट्रांसीवर के लिए एवलॉन मेमोरी-मैप्ड इंटरफेस का पुनर्विन्यास।
पुनःकॉन्फ़िगर_रीड	उत्पादन	1
पुनःकॉन्फ़िगर_पता	उत्पादन	10
पुनःकॉन्फ़िगरेशन_राइटडेटा	उत्पादन	32
rx_रीकॉन्फ़िगरेशन_रीडडेटा	इनपुट	32
rx_रीकॉन्फ़िगरेशन_वेटरिक्वेस्ट	इनपुट	1
tx_रीकॉन्फ़िगरेशन_रीडडेटा	इनपुट	1
tx_reconfig_waitrequest	इनपुट	1

rx_cal_व्यस्त	इनपुट	1	आरएक्स ट्रांसीवर से अंशांकन स्थिति संकेत।
tx_cal_व्यस्त	इनपुट	1	TX ट्रांसीवर से अंशांकन स्थिति संकेत.
rx_रीकॉन्फ़िगरेशन_कैल_व्यस्त	उत्पादन	1	RX ट्रांसीवर PHY रीसेट नियंत्रण के लिए अंशांकन स्थिति संकेत।
tx_रीकॉन्फ़िगरेशन_कैल_व्यस्त	उत्पादन	1	TX ट्रांसीवर PHY रीसेट नियंत्रण से अंशांकन स्थिति संकेत।

तालिका 20. RX-TX लिंक सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
विडिओ_क्लक	इनपुट	1	HDMI वीडियो घड़ी.
rx_vid_लॉक	इनपुट	3	HDMI RX वीडियो लॉक स्थिति को इंगित करता है.
rx_vid_वैध	इनपुट	1	HDMI RX वीडियो इंटरफेस.
rx_vid_de	इनपुट	N
rx_vid_hsync	इनपुट	N
rx_vid_vsync	इनपुट	N
आरएक्स_vid_डेटा	इनपुट	N*48
rx_aux_eop	इनपुट	1	HDMI RX सहायक इंटरफेस.
rx_aux_sop	इनपुट	1
rx_aux_वैध	इनपुट	1
rx_ऑक्स_डेटा	इनपुट	72
tx_vid_de	उत्पादन	N	HDMI TX वीडियो इंटरफेस. कोई दस = प्रति घड़ी पिक्सेल
tx_vid_hsync	उत्पादन	N
tx_vid_vsync	उत्पादन	N
tx_vid_डेटा	उत्पादन	एन*48
tx_vid_वैध	उत्पादन	1
tx_vid_तैयार	इनपुट	1
tx_aux_eop	उत्पादन	1	HDMI TX सहायक इंटरफेस.
tx_aux_sop	उत्पादन	1
tx_aux_वैध	उत्पादन	1
tx_ऑक्स_डेटा	उत्पादन	72
tx_aux_रेडी	इनपुट	1

तालिका 21. प्लेटफ़ॉर्म डिज़ाइनर सिस्टम सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
cpu_clk_in_clk_clk	इनपुट	1	सीपीयू घड़ी.
cpu_rst_in_reset_रीसेट	इनपुट	1	सीपीयू रीसेट.

edid_ram_slave_translator_avalon_anti_slave_0_address	उत्पादन	8	ईडीआईडी ​​रैम एक्सेस इंटरफेस.
edid_ram_slave_translator_avalon_anti_slave_0_write	उत्पादन	1
edid_ram_slave_translator_avalon_anti_slave_0_read	उत्पादन	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	इनपुट	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	उत्पादन	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	इनपुट	1
hdmi_i2c_master_i2c_serial_sda_in	इनपुट	1	I2C मास्टर, DDC और SCDC नियंत्रण के लिए Nios II प्रोसेसर से आउटपुट बफर तक इंटरफेस करता है।
hdmi_i2c_master_i2c_serial_scl_in	इनपुट	1
hdmi_i2c_master_i2c_serial_sda_oe	उत्पादन	1
hdmi_i2c_master_i2c_serial_scl_oe	उत्पादन	1
redriver_i2c_master_i2c_serial_sda_in	इनपुट	1	TI रीड्राइवर सेटिंग कॉन्फ़िगरेशन के लिए Nios II प्रोसेसर से आउटपुट बफर तक I2C मास्टर इंटरफेस।
redriver_i2c_master_i2c_serial_scl_in	इनपुट	1
redriver_i2c_master_i2c_serial_sda_oe	उत्पादन	1
redriver_i2c_master_i2c_serial_scl_oe	उत्पादन	1
pio_in0_external_connection_export	इनपुट	32	समान्तर इनपुट आउटपुट इंटरफेस. • बिट 0: EDID पासथ्रू मोड को नियंत्रित करने के लिए user_dipsw सिग्नल से जुड़ा हुआ है। •बिट 1: TX HPD अनुरोध •बिट 2: TX ट्रांसीवर तैयार •बिट्स 3: TX पुनर्संरचना पूर्ण हुई •बिट्स 4–7: आरक्षित • बिट्स 8–11: RX FRL दर • बिट 12: RX TMDS बिट क्लॉक अनुपात • बिट्स 13–16: RX FRL लॉक • बिट्स 17–20: RX FFE स्तर • बिट 21: RX संरेखण लॉक किया गया

संकेत	दिशा	चौड़ाई	विवरण
			•बिट 22: RX वीडियो लॉक • बिट 23: बाहरी सिंक से एससीडीसी रजिस्टर पढ़ने के लिए उपयोगकर्ता बटन 2 दबाता है •बिट्स 24–31: आरक्षित
pio_out0_external_connection_export	उत्पादन	32	समान्तर इनपुट आउटपुट इंटरफेस. •बिट 0: TX HPD पावती •बिट 1: TX आरंभीकरण पूरा हो गया है • बिट्स 2–7: आरक्षित • बिट्स 8–11: TX FRL दर •बिट्स 12–27: TX FRL लिंक प्रशिक्षण पैटर्न • बिट 28: TX FRL प्रारंभ • बिट्स 29–31: आरक्षित
pio_out1_external_connection_export	उत्पादन	32	समान्तर इनपुट आउटपुट इंटरफेस. • बिट 0: RX EDID RAM एक्सेस • बिट 1: RX FLT तैयार • बिट्स 2–7: आरक्षित • बिट्स 8–15: RX FRL स्रोत परीक्षण कॉन्फ़िगरेशन •बिट्स 16–31: आरक्षित

2.1. 1. डिज़ाइन RTL पैरामीटर
डिज़ाइन अनुभव को अनुकूलित करने के लिए HDMI TX और RX Top RTL पैरामीटर का उपयोग करेंampले.
अधिकांश डिज़ाइन पैरामीटर उपलब्ध हैं डिजाइन पूर्वample HDMI Intel FPGA IP पैरामीटर संपादक का टैब। आप अभी भी डिज़ाइन को बदल सकते हैंampRTL पैरामीटर के माध्यम से पैरामीटर संपादक में आपके द्वारा की गई सेटिंग्स को देखें।
तालिका 22. HDMI RX शीर्ष पैरामीटर

पैरामीटर	कीमत	विवरण
समर्थन_गहरा_रंग	• 0: कोई गहरा रंग नहीं • : गहरा रंग	यह निर्धारित करता है कि क्या कोर गहरे रंग प्रारूपों को एनकोड कर सकता है।
सहायक_समर्थन	• 0: कोई AUX नहीं •1: औक्स	यह निर्धारित करता है कि सहायक चैनल एनकोडिंग शामिल है या नहीं।
प्रति_घड़ी_प्रतीक	8	इंटेल अरिया 8 डिवाइसों के लिए प्रति घड़ी 10 प्रतीकों का समर्थन करता है।
समर्थन_ऑडियो	• 0: कोई ऑडियो नहीं • 1: ऑडियो	यह निर्धारित करता है कि कोर ऑडियो को एनकोड कर सकता है या नहीं।

EDID_RAM_ADDR_WIDTH	8 (डिफ़ॉल्ट मान)	EDID RAM आकार का लॉग आधार 2.
BITEC_बेटी_कार्ड_REV	•0: किसी भी Bitec HDMI डॉटर कार्ड को लक्षित नहीं किया गया है •4: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 4 का समर्थन करता है •6: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 6 को लक्षित करना • 11: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 11 (डिफ़ॉल्ट) को लक्षित करना	उपयोग किए गए Bitec HDMI डॉटर कार्ड के संशोधन को निर्दिष्ट करता है। जब आप संशोधन बदलते हैं, तो डिज़ाइन ट्रांसीवर चैनलों को स्वैप कर सकता है और Bitec HDMI डॉटर कार्ड आवश्यकताओं के अनुसार ध्रुवता को उलट सकता है। यदि आप BITEC_DAUGHTER_CARD_REV पैरामीटर को 0 पर सेट करते हैं, तो डिज़ाइन ट्रांसीवर चैनलों और ध्रुवता में कोई बदलाव नहीं करता है।
ध्रुवीयता_उलटाव	• 0: ध्रुवीयता उलटें • 1: ध्रुवता को उलटें नहीं	इनपुट डेटा के प्रत्येक बिट के मान को उलटने के लिए इस पैरामीटर को 1 पर सेट करें। इस पैरामीटर को 1 पर सेट करने से RX ट्रांसीवर के rx_polinv पोर्ट को 4'b1111 असाइन किया जाता है।

तालिका 23. HDMI TX शीर्ष पैरामीटर

पैरामीटर	कीमत	विवरण
USE_FPLL	1	केवल Intel Arria 10 डिवाइस के लिए fPLL को TX PLL के रूप में सपोर्ट करता है। इस पैरामीटर को हमेशा 1 पर सेट करें।
समर्थन_गहरा_रंग	•0: कोई गहरा रंग नहीं • 1: गहरा रंग	यह निर्धारित करता है कि क्या कोर गहरे रंग प्रारूपों को एनकोड कर सकता है।
सहायक_समर्थन	• 0: कोई AUX नहीं • 1: औक्स	यह निर्धारित करता है कि सहायक चैनल एनकोडिंग शामिल है या नहीं।
प्रति_घड़ी_प्रतीक	8	इंटेल अरिया 8 डिवाइसों के लिए प्रति घड़ी 10 प्रतीकों का समर्थन करता है।
समर्थन_ऑडियो	• 0: कोई ऑडियो नहीं • 1: ऑडियो	यह निर्धारित करता है कि कोर ऑडियो को एनकोड कर सकता है या नहीं।
BITEC_बेटी_कार्ड_REV	• 0: किसी भी Bitec HDMI डॉटर कार्ड को लक्षित नहीं किया गया है • 4: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 4 का समर्थन करता है • 6: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 6 को लक्षित करना • 11: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 11 (डिफ़ॉल्ट) को लक्षित करना	उपयोग किए गए Bitec HDMI डॉटर कार्ड के संशोधन को निर्दिष्ट करता है। जब आप संशोधन बदलते हैं, तो डिज़ाइन ट्रांसीवर चैनलों को स्वैप कर सकता है और Bitec HDMI डॉटर कार्ड आवश्यकताओं के अनुसार ध्रुवता को उलट सकता है। यदि आप BITEC_DAUGHTER_CARD_REV पैरामीटर को 0 पर सेट करते हैं, तो डिज़ाइन ट्रांसीवर चैनलों और ध्रुवता में कोई बदलाव नहीं करता है।
ध्रुवीयता_उलटाव	• 0: ध्रुवीयता उलटें • 1: ध्रुवता को उलटें नहीं	इनपुट डेटा के प्रत्येक बिट के मान को उलटने के लिए इस पैरामीटर को 1 पर सेट करें। इस पैरामीटर को 1 पर सेट करने से TX ट्रांसीवर के tx_polinv पोर्ट को 4'b1111 असाइन किया जाता है।

2.12. हार्डवेयर सेटअप
HDMI FRL-सक्षम डिज़ाइनampयह HDMI 2.1 सक्षम है और मानक HDMI वीडियो स्ट्रीम के लिए लूपथ्रू प्रदर्शन करता है।
हार्डवेयर परीक्षण चलाने के लिए, HDMI-सक्षम डिवाइस को कनेक्ट करें - जैसे कि HDMI इंटरफ़ेस वाला ग्राफ़िक्स कार्ड - HDMI सिंक इनपुट से। डिज़ाइन HDMI 2.1 या HDMI 2.0/1.4b स्रोत और सिंक दोनों का समर्थन करता है।

1. एचडीएमआई सिंक पोर्ट को एक मानक वीडियो स्ट्रीम में डिकोड करता है और उसे क्लॉक रिकवरी कोर को भेजता है।
2. HDMI RX कोर वीडियो, सहायक और ऑडियो डेटा को डीकोड करता है, जिसे DCFIFO के माध्यम से HDMI TX कोर के समानांतर लूप किया जाता है।
3. एफएमसी डॉटर कार्ड का एचडीएमआई स्रोत पोर्ट छवि को मॉनिटर तक पहुंचाता है।

टिप्पणी:
यदि आप किसी अन्य Intel FPGA डेवलपमेंट बोर्ड का उपयोग करना चाहते हैं, तो आपको डिवाइस असाइनमेंट और पिन असाइनमेंट बदलना होगा। Intel Arria 10 FPGA डेवलपमेंट किट और Bitec HDMI 2.1 डॉटर कार्ड के लिए ट्रांसीवर एनालॉग सेटिंग का परीक्षण किया जाता है। आप अपने बोर्ड के लिए सेटिंग संशोधित कर सकते हैं।
तालिका 24. ऑन-बोर्ड पुश बटन और उपयोगकर्ता एलईडी फ़ंक्शन

पुश बटन/एलईडी	समारोह
cpu_resetn	सिस्टम रीसेट करने के लिए एक बार दबाएँ।
उपयोगकर्ता_dipsw	पासथ्रू मोड को टॉगल करने के लिए उपयोगकर्ता-परिभाषित डीआईपी स्विच। •OFF (डिफ़ॉल्ट स्थिति) = पासथ्रू FPGA पर HDMI RX, बाह्य सिंक से EDID प्राप्त करता है तथा उसे उस बाह्य स्रोत के समक्ष प्रस्तुत करता है जिससे वह जुड़ा होता है। • ON = आप Nios II टर्मिनल से RX अधिकतम FRL दर को नियंत्रित कर सकते हैं। यह कमांड अधिकतम FRL दर मान में बदलाव करके RX EDID को संशोधित करता है। विभिन्न FRL दरें निर्धारित करने के बारे में अधिक जानकारी के लिए पृष्ठ 33 पर विभिन्न FRL दरों में डिज़ाइन चलाना देखें।
उपयोगकर्ता_पीबी[0]	HPD सिग्नल को मानक HDMI स्रोत पर टॉगल करने के लिए एक बार दबाएँ।
उपयोगकर्ता_पीबी[1]	आरक्षित.
उपयोगकर्ता_पीबी[2]	बिटेक एचडीएमआई 2.1 एफएमसी डॉटर कार्ड के TX से जुड़े सिंक से एससीडीसी रजिस्टरों को पढ़ने के लिए एक बार दबाएं। टिप्पणी: पढ़ने को सक्षम करने के लिए, आपको सॉफ़्टवेयर में DEBUG_MODE को 1 पर सेट करना होगा।
उपयोगकर्ता_एलईडी[0]	आरएक्स टीएमडीएस घड़ी पीएलएल लॉक स्थिति. •0 = अनलॉक • 1 = लॉक किया गया
उपयोगकर्ता_एलईडी[1]	आरएक्स ट्रांसीवर तैयार स्थिति. •0 = तैयार नहीं • 1 = तैयार
उपयोगकर्ता_एलईडी[2]	आरएक्स लिंक स्पीड क्लॉक पीएलएल, और आरएक्स वीडियो और एफआरएल क्लॉक पीएलएल लॉक स्थिति। • 0 = RX क्लॉक PLL में से कोई एक अनलॉक है • 1 = दोनों RX क्लॉक PLL लॉक हैं
उपयोगकर्ता_एलईडी[3]	आरएक्स एचडीएमआई कोर संरेखण और डिस्क्यू लॉक स्थिति। • 0 = कम से कम 1 चैनल अनलॉक है • 1 = सभी चैनल लॉक हैं
उपयोगकर्ता_एलईडी[4]	आरएक्स एचडीएमआई वीडियो लॉक स्थिति. • 0 = अनलॉक • 1 = लॉक किया गया
उपयोगकर्ता_एलईडी[5]	TX लिंक स्पीड क्लॉक PLL, और TX वीडियो और FRL क्लॉक PLL लॉक स्थिति। •0 = TX क्लॉक PLL में से कोई एक अनलॉक है • 1 = दोनों TX क्लॉक PLL लॉक हैं
यूजर_एलईडी[6] यूजर_एलईडी[7]	TX ट्रांसीवर तैयार स्थिति. • 0 = तैयार नहीं • 1 = तैयार TX लिंक प्रशिक्षण स्थिति. • 0 = असफल • 1 = उत्तीर्ण

2.13। सिमुलेशन टेस्टबेंच
सिमुलेशन टेस्टबेंच, RX कोर के लिए HDMI TX सीरियल लूपबैक का अनुकरण करता है।
टिप्पणी:
यह सिमुलेशन टेस्टबेंच उन डिज़ाइनों के लिए समर्थित नहीं है जिनमें I2C पैरामीटर शामिल है।
चित्र 19. HDMI इंटेल FPGA आईपी सिमुलेशन टेस्टबेंच ब्लॉक आरेखतालिका 25. टेस्टबेंच घटक

अवयव	विवरण
वीडियो टीपीजी	वीडियो टेस्ट पैटर्न जनरेटर (टीपीजी) वीडियो उत्तेजना प्रदान करता है।
ऑडियो एसampले जेन	ऑडियोampले जनरेटर ऑडियो प्रदान करता हैampजनरेटर ऑडियो चैनल के माध्यम से प्रेषित करने के लिए एक वृद्धिशील परीक्षण डेटा पैटर्न उत्पन्न करता है।
औक्स सोampले जेन	ऑक्स एसampले जनरेटर सहायक एस प्रदान करता हैampजनरेटर ट्रांसमीटर से प्रेषित किए जाने वाले एक निश्चित डेटा को उत्पन्न करता है।

सीआरसी जांच	यह चेकर सत्यापित करता है कि क्या TX ट्रांसीवर की घड़ी की आवृत्ति वांछित डेटा दर से मेल खाती है।
ऑडियो डेटा जाँच	ऑडियो डेटा जांच यह तुलना करती है कि क्या वृद्धिशील परीक्षण डेटा पैटर्न सही ढंग से प्राप्त और डिकोड किया गया है।
ऑक्स डेटा जाँच	ऑक्स डेटा जांच यह तुलना करती है कि क्या अपेक्षित ऑक्स डेटा रिसीवर पक्ष पर सही ढंग से प्राप्त और डिकोड किया गया है।

HDMI सिमुलेशन टेस्टबेंच निम्नलिखित सत्यापन परीक्षण करता है:

एचडीएमआई सुविधा	सत्यापन
वीडियो डेटा	• टेस्टबेंच इनपुट और आउटपुट वीडियो पर सीआरसी जांच लागू करता है। • यह प्राप्त वीडियो डेटा में गणना की गई CRC के विरुद्ध प्रेषित डेटा के CRC मान की जांच करता है। • टेस्टबेंच रिसीवर से 4 स्थिर V-SYNC सिग्नल का पता लगाने के बाद जाँच करता है।
सहायक डेटा	• ऑक्स एसampजनरेटर ट्रांसमीटर से प्रेषित करने के लिए एक निश्चित डेटा उत्पन्न करता है। • रिसीवर की ओर, जनरेटर तुलना करता है कि अपेक्षित सहायक डेटा सही ढंग से प्राप्त और डिकोड किया गया है या नहीं।
ऑडियो डेटा	•ऑडियोampजनरेटर ऑडियो चैनल के माध्यम से प्रेषित किए जाने वाले एक बढ़ते परीक्षण डेटा पैटर्न को उत्पन्न करता है। • रिसीवर की ओर, ऑडियो डेटा चेकर जाँचता है और तुलना करता है कि क्या वृद्धिशील परीक्षण डेटा पैटर्न सही ढंग से प्राप्त और डिकोड किया गया है।

एक सफल अनुकरण निम्न संदेश के साथ समाप्त होता है:
# प्रतीक_प्रति_घड़ी = 2
# वीआईसी = 4
# FRL_RATE = 0
# बीपीपी = 0
# ऑडियो_फ्रीक्वेंसी (kHz) = 48
# ऑडियो_चैनल = 8
# सिमुलेशन पास
तालिका 26. HDMI इंटेल FPGA आईपी डिज़ाइन उदाहरणample समर्थित सिमुलेटर

सिम्युलेटर	वेरिलॉग एचडीएल	वीएचडीएल
मॉडलसिम – इंटेल FPGA संस्करण / मॉडलसिम – इंटेल FPGA स्टार्टर संस्करण	हाँ	हाँ
वीसीएस/वीसीएस एमएक्स	हाँ	हाँ
रिवेरा-प्रो	हाँ	हाँ
एक्सेलियम समानांतर	हाँ	नहीं

2.14. डिज़ाइन सीमाएँ
HDMI 2.1 डिज़ाइन उदाहरण को इंस्टैंटिएट करते समय आपको कुछ सीमाओं पर विचार करना होगाampले.

• TX नॉन-पासथ्रू मोड में होने पर TMDS मोड में काम करने में असमर्थ है। TMDS मोड में परीक्षण करने के लिए, user_dipsw स्विच को वापस पासथ्रू मोड पर टॉगल करें।
• Nios II प्रोसेसर को अन्य प्रक्रियाओं से किसी भी रुकावट के बिना TX लिंक प्रशिक्षण को पूरा करना होगा।

2.15. डिबगिंग सुविधाएँ
यह डिजाइन पूर्वample आपकी सहायता के लिए कुछ डिबगिंग सुविधाएँ प्रदान करता है।
2.15.1. सॉफ़्टवेयर डिबगिंग संदेश
आप रन-टाइम सहायता प्रदान करने के लिए सॉफ़्टवेयर में डिबगिंग संदेश चालू कर सकते हैं।
सॉफ़्टवेयर में डिबगिंग संदेश चालू करने के लिए, इन चरणों का पालन करें:

1. global.h स्क्रिप्ट में DEBUG_MODE को 1 में बदलें।
2. Nios II कमांड शेल पर script/build_sw.sh चलाएँ।
3. उत्पन्न सॉफ्टवेयर/tx_control/tx_control.elf को पुनः प्रोग्राम करें file Nios II कमांड शेल पर कमांड चलाकर:
   nios2-download -r -g सॉफ्टवेयर/tx_control/tx_control.elf
4. Nios II कमांड शेल पर Nios II टर्मिनल कमांड चलाएँ:
   nios2-टर्मिनल

जब आप डिबगिंग संदेश चालू करते हैं, तो निम्नलिखित जानकारी प्रिंट होती है:

• TX और RX दोनों पर TI रीड्राइवर सेटिंग्स को ELF प्रोग्रामिंग के बाद एक बार पढ़ा और प्रदर्शित किया जाता है file.
• RX EDID कॉन्फ़िगरेशन और हॉटप्लग प्रक्रिया के लिए स्थिति संदेश
• TX से जुड़े सिंक पर EDID से निकाली गई FRL समर्थन जानकारी के साथ या बिना समाधान। यह जानकारी हर TX हॉटप्लग के लिए प्रदर्शित की जाती है।
• TX लिंक प्रशिक्षण के दौरान TX लिंक प्रशिक्षण प्रक्रिया के लिए स्थिति संदेश।

2.15.2. TX से जुड़े सिंक से SCDC जानकारी
आप इस सुविधा का उपयोग SCDC जानकारी प्राप्त करने के लिए कर सकते हैं।

1. Nios II कमांड शेल पर Nios II टर्मिनल कमांड चलाएँ: nios2-terminal
2. इंटेल अरिया 2 FPGA डेवलपमेंट किट पर user_pb[10] दबाएँ।

सॉफ्टवेयर Nios II टर्मिनल पर TX से जुड़े सिंक पर SCDC जानकारी को पढ़ता है और प्रदर्शित करता है।
2.15.3. घड़ी आवृत्ति माप
विभिन्न घड़ियों की आवृत्ति जांचने के लिए इस सुविधा का उपयोग करें।

1. hdmi_rx_top और hdmi_tx_top में files, “//`define DEBUG_EN 1” को अनकमेंट करें।
2. प्रत्येक mr_rate_detect इंस्टैंस से refclock_measure सिग्नल को सिग्नल टैप लॉजिक एनालाइज़र में जोड़ें, ताकि प्रत्येक क्लॉक की क्लॉक आवृत्ति (10 ms अवधि में) प्राप्त हो सके।
3. सिग्नल टैप लॉजिक एनालाइज़र के साथ डिज़ाइन संकलित करें।
4. SOF को प्रोग्राम करें file और सिग्नल टैप लॉजिक एनालाइज़र चलाएँ.

तालिका 27. घड़ियाँ

मॉड्यूल	mr_rate_detect इंस्टेंस	मापी जाने वाली घड़ी
hdmi_rx_टॉप	rx_pll_tmds	आरएक्स सीडीआर संदर्भ घड़ी 0
	rx_clk0_आवृत्ति	चैनल 0 से RX ट्रांसीवर क्लॉक आउट
	rx_vid_clk_आवृत्ति	आरएक्स वीडियो घड़ी
	rx_frl_clk_आवृत्ति	आरएक्स एफआरएल घड़ी
	rx_hsync_आवृत्ति	प्राप्त वीडियो फ्रेम की Hsync आवृत्ति
hdmi_tx_टॉप	tx_clk0_आवृत्ति	TX ट्रांसीवर चैनल 0 से बाहर घड़ी
	vid_clk_आवृत्ति	TX वीडियो घड़ी
	frl_clk_आवृत्ति	TX FRL घड़ी
	tx_hsync_आवृत्ति	प्रेषित किए जाने वाले वीडियो फ्रेम की Hsync आवृत्ति

2.16. अपने डिज़ाइन को अपग्रेड करना
तालिका 28. HDMI डिज़ाइन उदाहरणampपिछले इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण के साथ संगतता

डिजाइन पूर्वampले वेरिएंट	इंटेल क्वार्टस प्राइम प्रो संस्करण 20.3 में अपग्रेड करने की क्षमता
HDMI 2.1 डिज़ाइन एक्सample (समर्थन FRL = 1)	नहीं

किसी भी गैर-संगत डिज़ाइन के लिएampलेस, आपको निम्नलिखित कार्य करने होंगे:

1. एक नया डिज़ाइन बनाएंampअपने मौजूदा डिज़ाइन के समान कॉन्फ़िगरेशन का उपयोग करके वर्तमान इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ़्टवेयर संस्करण में लॉग इन करें।
2. संपूर्ण डिज़ाइन की तुलना करेंampले निर्देशिका डिजाइन पूर्व के साथampपिछले इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण का उपयोग करके उत्पन्न किया गया। पोर्ट ओवर में पाए गए परिवर्तन।

HDMI 2.0 डिज़ाइन एक्सample (समर्थन FRL = 0)

एचडीएमआई इंटेल एफपीजीए आईपी डिजाइन एक्सampयह एक HDMI इंस्टेंस समानांतर लूपबैक प्रदर्शित करता है जिसमें तीन RX चैनल और चार TX चैनल शामिल हैं।
तालिका 29. HDMI इंटेल FPGA आईपी डिज़ाइन उदाहरणample Intel Arria 10 डिवाइसेस के लिए

डिजाइन पूर्वample	आधार - सामग्री दर	चैनल मोड	लूपबैक प्रकार
अरिया 10 HDMI RX-TX रीट्रांसमिट	<6,000 एमबीपीएस	सिंप्लेक्स	FIFO बफर के साथ समानांतर

विशेषताएँ

• यह डिज़ाइन FIFO बफ़र्स को HDMI सिंक और स्रोत के बीच प्रत्यक्ष HDMI वीडियो स्ट्रीम पासथ्रू करने के लिए प्रेरित करता है।
  
• डिजाइन प्रारंभिक डिबगिंग के लिए एलईडी स्थिति का उपयोग करता हैtage.
• यह डिज़ाइन केवल RX और TX विकल्पों के साथ आता है।
• यह डिज़ाइन RX-TX लिंक मॉड्यूल में डायनेमिक रेंज और मास्टरिंग (HDR) इन्फोफ्रेम के सम्मिलन और फ़िल्टरिंग को प्रदर्शित करता है।
• यह डिज़ाइन, TX हॉट-प्लग इवेंट द्वारा ट्रिगर किए जाने पर, बाह्य HDMI सिंक से बाह्य HDMI स्रोत तक EDID पासथ्रू के प्रबंधन को प्रदर्शित करता है।
• यह डिज़ाइन HDMI TX कोर सिग्नलों को प्रबंधित करने के लिए डीआईपी स्विच और पुश-बटन के माध्यम से रन-टाइम नियंत्रण की अनुमति देता है:
  — DVI या HDMI एनकोडेड वीडियो फ्रेम का चयन करने के लिए मोड सिग्नल
  — info_avi[47], info_vsi[61], और audio_info_ai[48] सिग्नल साइडबैंड या सहायक डेटा पोर्ट के माध्यम से सहायक पैकेट ट्रांसमिशन का चयन करने के लिए

RX इंस्टैंस बाहरी वीडियो जनरेटर से वीडियो स्रोत प्राप्त करता है, और फिर डेटा TX इंस्टैंस को प्रेषित होने से पहले लूपबैक FIFO से गुजरता है।
कार्यक्षमता को सत्यापित करने के लिए आपको TX कोर से एक बाहरी वीडियो विश्लेषक, मॉनिटर या HDMI कनेक्शन वाला टेलीविजन कनेक्ट करना होगा।
3.1. HDMI 2.0 RX-TX रीट्रांसमिट डिज़ाइन ब्लॉक डायग्राम
HDMI 2.0 RX-TX पुनःप्रेषण डिज़ाइनampयह एचडीएमआई इंटेल एफपीजीए आईपी के लिए सिंप्लेक्स चैनल मोड पर समानांतर लूपबैक प्रदर्शित करता है।
चित्र 20. HDMI RX-TX रीट्रांसमिट ब्लॉक आरेख (इंटेल क्वार्टस प्राइम प्रो संस्करण)चित्र 21. HDMI RX-TX रीट्रांसमिट ब्लॉक आरेख (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)संबंधित जानकारी
Arria 10 PLL संदर्भ घड़ी के लिए PLL कैस्केडिंग या गैर-समर्पित घड़ी पथ का जिटर यदि आपकी डिज़ाइन घड़ियों में अतिरिक्त समस्या आती है, तो समाधान के लिए इस समाधान का संदर्भ लें
घबराहट.
3.2। हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ
डिज़ाइन पूर्व के परीक्षण के लिए इंटेल निम्नलिखित हार्डवेयर और सॉफ़्टवेयर का उपयोग करता हैampले.
हार्डवेयर

• इंटेल एरिया 10 जीएक्स एफपीजीए डेवलपमेंट किट
• HDMI स्रोत (ग्राफ़िक्स प्रोसेसर यूनिट (GPU))
• HDMI सिंक (मॉनीटर)
• बिटेक HDMI FMC 2.0 डॉटर कार्ड (संशोधन 11)
• एचडीएमआई केबल

टिप्पणी:
आप अपने Bitec HDMI डॉटर कार्ड का संशोधन चुन सकते हैं। स्थानीय पैरामीटर BITEC_DAUGHTER_CARD_REV को शीर्ष-स्तर में 4, 6, या 11 पर सेट करें file (a10_hdmi2_demo.v)। जब आप संशोधन बदलते हैं, तो डिज़ाइन ट्रांसीवर चैनलों को स्वैप कर सकता है और बिटेक एचडीएमआई डॉटर कार्ड की आवश्यकताओं के अनुसार ध्रुवता को उलट सकता है। यदि आप BITEC_DAUGHTER_CARD_REV पैरामीटर को 0 पर सेट करते हैं, तो डिज़ाइन ट्रांसीवर चैनलों और ध्रुवता में कोई बदलाव नहीं करता है। HDMI 2.1 डिज़ाइन के लिएampडिज़ाइन उदाहरण के तहतampले टैब पर, HDMI डॉटर कार्ड रिविज़न को रिविज़न 9, रिविज़न 4 या नो डॉटर कार्ड पर सेट करें। डिफ़ॉल्ट मान रिविज़न 9 है।
सॉफ़्टवेयर

• इंटेल क्वार्टस प्राइम संस्करण 18.1 और बाद के संस्करण (हार्डवेयर परीक्षण के लिए)
• मॉडलसिम – इंटेल एफपीजीए संस्करण, मॉडलसिम – इंटेल एफपीजीए स्टार्टर संस्करण, रिवेराप्रो, वीसीएस (केवल वेरिलॉग एचडीएल)/वीसीएस एमएक्स, या एक्सेलियम पैरेलल सिम्युलेटर

3.3. निर्देशिका संरचना
निर्देशिकाओं में उत्पन्न fileHDMI इंटेल FPGA आईपी डिजाइन पूर्व के लिएampले.
चित्र 22. डिज़ाइन उदाहरण के लिए निर्देशिका संरचनाampleतालिका 30. उत्पन्न RTL Files

फ़ोल्डर	Files
जीएक्सबी	• /gxb_rx.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /gxb_rx.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /gxb_rx_reset.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /gxb_rx_reset.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /gxb_tx.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /gxb_tx.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /gxb_tx_fpll.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /gxb_tx_fpll.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /gxb_tx_reset.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /gxb_tx_reset.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
एचडीएमआई_आरएक्स	•/hdmi_rx.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) •/hdmi_rx.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/hdmi_rx_top.v
	/mr_clock_sync.v (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/mr_hdmi_rx_core_top.v (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/mr_rx_oversample.v (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/symbol_aligner.v
	Panasonic.hex (इंटेल क्वार्टस प्राइम प्रो संस्करण)
एचडीएमआई_टीएक्स	• /hdmi_tx.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) •/hdmi_tx.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)

	/hdmi_tx_top.v
	/mr_ce.v (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/mr_hdmi_tx_core_top.v (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/mr_tx_oversample.v (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
i2c_master (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/टाइमस्केल.v
i2c_गुलाम	/edid_ram.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/Panasonic.hex (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
पीएलएल	• /pll_hdmi.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /pll_hdmi.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /pll_hdmi_reconfig.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /pll_hdmi_reconfig.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	क्वार्टस.ini
सामान्य	• /clock_control.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /क्लॉक_कंट्रोल.आईपी (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /fifo.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /fifo.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	• /output_buf_i2c.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) •/output_buf_i2c.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/reset_controller.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/clock_crosser.v

	dcfifo_inst.v
	डिबाउंसर.एसवी (इंटेल क्वार्टस प्राइम प्रो संस्करण)
एचडीआर	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
पुनर्संरचना_प्रबंधन	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
एसडीसी	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.एसडीसी
	/rxtx_link.sdc
	/mr_clock_sync.sdc (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)

तालिका 31. उत्पन्न सिमुलेशन Files
अधिक जानकारी के लिए सिमुलेशन टेस्टबेंच अनुभाग देखें।

फ़ोल्डर	Files
अलडेक	/aldec.do
	/rivierapro_setup.tcl
ताल	/cds.लिब
	/hdl.var
	<cds_libs फ़ोल्डर>

उपदेशक	/मेंटर.do
	/msim_setup.tcl
Synopsys	/वीसीएस/fileसूची.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
एक्सेलियम (इंटेल क्वार्टस प्राइम प्रो संस्करण)	/cds.लिब
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
सामान्य (इंटेल क्वार्टस प्राइम प्रो संस्करण)	/मॉडलसिम_fileएस.टी.सी.एल.
	/रिवेरा_fileएस.टी.सी.एल.
	/वीसीएस_fileएस.टी.सी.एल.
	/वीसीएसएमएक्स_fileएस.टी.सी.एल.
	/एक्ससीलियम_fileएस.टी.सी.एल.
एचडीएमआई_आरएक्स	• /hdmi_rx.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /hdmi_rx.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/hdmi_rx.sopcinfo (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/Panasonic.hex (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/symbol_ligner.v (इंटेल क्वार्टस प्राइम प्रो संस्करण)
एचडीएमआई_टीएक्स	• /hdmi_tx.qsys (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) • /hdmi_tx.ip (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/hdmi_tx.sopcinfo (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)

तालिका 32. निर्मित सॉफ्टवेयर Files

फ़ोल्डर	Files
tx_नियंत्रण_src टिप्पणी: tx_control फ़ोल्डर में भी इनकी प्रतिलिपियाँ होती हैं files.	/intel_fpga_i2c.c (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/intel_fpga_i2c.h (इंटेल क्वार्टस प्राइम प्रो संस्करण)
	/i2c.c (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/i2c.h (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)
	/मुख्य.सी
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण) /ti_i2c.h (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)

3.4. डिज़ाइन घटक
एचडीएमआई इंटेल एफपीजीए आईपी डिजाइन एक्सample को इन घटकों की आवश्यकता है.
तालिका 33. HDMI RX शीर्ष घटक

मॉड्यूल	विवरण
एचडीएमआई आरएक्स कोर	आईपी ​​ट्रांसीवर नेटिव पीएचवाई से सीरियल डेटा प्राप्त करता है और डेटा संरेखण, चैनल डिस्क्यू, टीएमडीएस डिकोडिंग, सहायक डेटा डिकोडिंग, वीडियो डेटा डिकोडिंग, ऑडियो डेटा डिकोडिंग और डिस्क्रैम्बलिंग करता है।
I2	I2C सिंक डिस्प्ले डेटा चैनल (DDC) और स्टेटस और डेटा चैनल (SCDC) के लिए इस्तेमाल किया जाने वाला इंटरफ़ेस है। HDMI स्रोत एन्हांस्ड एक्सटेंडेड डिस्प्ले आइडेंटिफिकेशन डेटा (E-EDID) डेटा संरचना को पढ़कर सिंक की क्षमताओं और विशेषताओं को निर्धारित करने के लिए DDC का उपयोग करता है। • E-EDID के लिए 8-बिट I2C स्लेव पते 0xA0 और 0xA1 हैं। LSB एक्सेस प्रकार को इंगित करता है: पढ़ने के लिए 1 और लिखने के लिए 0। जब HPD घटना होती है, तो I2C स्लेव ऑन-चिप RAM से पढ़कर E-EDID डेटा पर प्रतिक्रिया करता है। • I2C स्लेव-ओनली कंट्रोलर HDMI 2.0 संचालन के लिए SCDC का भी समर्थन करता है। SCDC के लिए 8-बिट I2C स्लेव पता 0xA8 और 0xA9 हैं। जब HPD इवेंट होता है, तो I2C स्लेव HDMI RX कोर के SCDC इंटरफ़ेस से या उससे लिखने या पढ़ने का लेनदेन करता है। टिप्पणी: यदि HDMI 2b का इरादा नहीं है तो SCDC के लिए यह I2.0C स्लेव-ओनली कंट्रोलर आवश्यक नहीं है। यदि आप चालू करते हैं I2C शामिल करें पैरामीटर, यह ब्लॉक कोर के अंदर शामिल किया जाएगा और इस स्तर पर दिखाई नहीं देगा।
ईडीआईडी ​​रैम	यह डिज़ाइन RAM 1-पोर्ट IP कोर का उपयोग करके EDID जानकारी संग्रहीत करता है। एक मानक दो-तार (घड़ी और डेटा) सीरियल बस प्रोटोकॉल (I2C स्लेव-ओनली कंट्रोलर) CEA-861-D अनुपालक E-EDID डेटा संरचना को स्थानांतरित करता है। यह EDID RAM E-EDID जानकारी संग्रहीत करता है। टिप्पणी: यदि आप चालू करते हैं EDID RAM शामिल करें पैरामीटर, यह ब्लॉक कोर के अंदर शामिल किया जाएगा और इस स्तर पर दिखाई नहीं देगा।
आईओपीएलएल	IOPLL आने वाली TMDS घड़ी के लिए RX CDR संदर्भ घड़ी, लिंक गति घड़ी, और वीडियो घड़ी उत्पन्न करता है। • आउटपुट घड़ी 0 (सीडीआर संदर्भ घड़ी) • आउटपुट क्लॉक 1 (लिंक स्पीड क्लॉक) • आउटपुट घड़ी 2 (वीडियो घड़ी) टिप्पणी: डिफ़ॉल्ट IOPLL कॉन्फ़िगरेशन किसी भी HDMI रिज़ॉल्यूशन के लिए मान्य नहीं है। पावर अप होने पर IOPLL को उचित सेटिंग्स पर पुनः कॉन्फ़िगर किया जाता है।
ट्रांसीवर PHY रीसेट नियंत्रक	ट्रांसीवर PHY रीसेट कंट्रोलर RX ट्रांसीवर का विश्वसनीय आरंभीकरण सुनिश्चित करता है। इस कंट्रोलर का रीसेट इनपुट RX रीकॉन्फ़िगरेशन द्वारा ट्रिगर किया जाता है, और यह ब्लॉक के अंदर रीसेट अनुक्रमण के अनुसार ट्रांसीवर नेटिव PHY ब्लॉक को संबंधित एनालॉग और डिजिटल रीसेट सिग्नल उत्पन्न करता है।
आरएक्स नेटिव PHY	हार्ड ट्रांसीवर ब्लॉक जो बाहरी वीडियो स्रोत से सीरियल डेटा प्राप्त करता है। यह डेटा को HDMI RX कोर में भेजने से पहले सीरियल डेटा को समानांतर डेटा में डिसेरीलाइज़ करता है।
आरएक्स पुनर्संरचना प्रबंधन	आरएक्स पुनर्संरचना प्रबंधन, जो HDMI PLL के साथ दर पहचान सर्किटरी को क्रियान्वित करता है, ताकि आरएक्स ट्रांसीवर को 250 एमबीपीएस से 6,000 एमबीपीएस तक की किसी भी मनमानी लिंक दर पर संचालित किया जा सके। नीचे पृष्ठ 23 पर चित्र 63 देखें।

आईओपीएलएल पुनर्संरचना

IOPLL पुनर्संरचना ब्लॉक इंटेल FPGAs में PLL के गतिशील वास्तविक समय पुनर्संरचना की सुविधा प्रदान करता है। यह ब्लॉक संपूर्ण FPGA को पुनर्संयोजित किए बिना, वास्तविक समय में आउटपुट क्लॉक आवृत्ति और PLL बैंडविड्थ को अपडेट करता है। यह ब्लॉक इंटेल अरिया 100 डिवाइस में 10 मेगाहर्ट्ज पर चलता है। IOPLL पुनर्विन्यास सीमा के कारण, IOPLL पुनर्विन्यास IP निर्माण के दौरान Quartus INI permit_nf_pll_reconfig_out_of_lock=on लागू करें। क्वार्टस INI को लागू करने के लिए, quartus.ini में “permit_nf_pll_reconfig_out_of_lock=on” शामिल करें file और जगह में file इंटेल क्वार्टस प्राइम प्रोजेक्ट निर्देशिका। जब आप क्वार्टस प्राइम सॉफ़्टवेयर में IOPLL पुनर्संरचना ब्लॉक (pll_hdmi_reconfig) को INI के साथ संपादित करते हैं, तो आपको एक चेतावनी संदेश दिखाई देना चाहिए। टिप्पणी: इस क्वार्टस INI के बिना, IOPLL पुनर्विन्यास पूरा नहीं किया जा सकता है यदि पुनर्विन्यास के दौरान IOPLL लॉक खो देता है।

पीआईओ

समानांतर इनपुट/आउटपुट (पीआईओ) ब्लॉक सीपीयू उप-प्रणाली से या उसके लिए नियंत्रण, स्थिति और रीसेट इंटरफेस के रूप में कार्य करता है।

चित्र 23. बहु-दर पुनर्संरचना अनुक्रम प्रवाह
यह चित्र नियंत्रक के बहु-दर पुनर्संरचना अनुक्रम प्रवाह को दर्शाता है जब यह इनपुट डेटा स्ट्रीम और संदर्भ घड़ी आवृत्ति प्राप्त करता है, या जब ट्रांसीवर अनलॉक होता है।तालिका 34. HDMI TX शीर्ष घटक

मॉड्यूल	विवरण
एचडीएमआई TX कोर	आईपी ​​कोर शीर्ष स्तर से वीडियो डेटा प्राप्त करता है और टीएमडीएस एन्कोडिंग, सहायक डेटा एन्कोडिंग, ऑडियो डेटा एन्कोडिंग, वीडियो डेटा एन्कोडिंग और स्क्रैम्बलिंग करता है।
I2C मास्टर	I2C सिंक डिस्प्ले डेटा चैनल (DDC) और स्टेटस और डेटा चैनल (SCDC) के लिए इस्तेमाल किया जाने वाला इंटरफ़ेस है। HDMI स्रोत एन्हांस्ड एक्सटेंडेड डिस्प्ले आइडेंटिफिकेशन डेटा (E-EDID) डेटा संरचना को पढ़कर सिंक की क्षमताओं और विशेषताओं को निर्धारित करने के लिए DDC का उपयोग करता है। • DDC के रूप में, I2C मास्टर HDMI RX टॉप में EDID जानकारी EDID RAM को कॉन्फ़िगर करने या वीडियो प्रोसेसिंग के लिए बाहरी सिंक से EDID को पढ़ता है। • SCDC के रूप में, I2C मास्टर SCDC डेटा संरचना को FPGA स्रोत से HDMI 2.0b संचालन के लिए बाहरी सिंक में स्थानांतरित करता है। उदाहरण के लिएampयदि आउटगोइंग डेटा स्ट्रीम 3,400 एमबीपीएस से ऊपर है, तो Nios II प्रोसेसर I2C मास्टर को सिंक SCDC कॉन्फ़िगरेशन रजिस्टर के TMDS_BIT_CLOCK_RATIO और SCRAMBLER_ENABLE बिट्स को 1 पर अपडेट करने के लिए आदेश देता है।
आईओपीएलएल	आईओपीएलएल आने वाली टीएमडीएस घड़ी से लिंक स्पीड घड़ी और वीडियो घड़ी की आपूर्ति करता है। • आउटपुट क्लॉक 1 (लिंक स्पीड क्लॉक) • आउटपुट घड़ी 2 (वीडियो घड़ी) टिप्पणी: डिफ़ॉल्ट IOPLL कॉन्फ़िगरेशन किसी भी HDMI रिज़ॉल्यूशन के लिए मान्य नहीं है। पावर अप होने पर IOPLL को उचित सेटिंग्स पर पुनः कॉन्फ़िगर किया जाता है।
ट्रांसीवर PHY रीसेट नियंत्रक	ट्रांसीवर PHY रीसेट कंट्रोलर TX ट्रांसीवर का विश्वसनीय आरंभीकरण सुनिश्चित करता है। इस कंट्रोलर का रीसेट इनपुट शीर्ष स्तर से ट्रिगर होता है, और यह ब्लॉक के अंदर रीसेट अनुक्रमण के अनुसार ट्रांसीवर नेटिव PHY ब्लॉक को संबंधित एनालॉग और डिजिटल रीसेट सिग्नल उत्पन्न करता है। इस ब्लॉक से tx_ready आउटपुट सिग्नल HDMI इंटेल FPGA IP के लिए रीसेट सिग्नल के रूप में भी कार्य करता है, जो यह सूचित करता है कि ट्रांसीवर चालू है, तथा कोर से डेटा प्राप्त करने के लिए तैयार है।
ट्रांसीवर मूल PHY	हार्ड ट्रांसीवर ब्लॉक जो HDMI TX कोर से समानांतर डेटा प्राप्त करता है और इसे संचारित करने से डेटा को क्रमबद्ध करता है। TX Native PHY ब्लॉक में पुनर्विन्यास इंटरफ़ेस सक्षम किया गया है ताकि TX Native PHY और ट्रांसीवर आर्बिटर के बीच कनेक्शन को प्रदर्शित किया जा सके। TX Native PHY के लिए कोई पुनर्विन्यास नहीं किया जाता है। टिप्पणी: HDMI TX अंतर-चैनल तिरछापन आवश्यकता को पूरा करने के लिए, Intel Arria 10 ट्रांसीवर नेटिव PHY पैरामीटर संपादक में TX चैनल बॉन्डिंग मोड विकल्प को सेट करें पीएमए और पीसीएस बॉन्डिंगआपको ट्रांसीवर रीसेट कंट्रोलर (tx_digitalreset) से डिजिटल रीसेट सिग्नल में अधिकतम तिरछापन (set_max_skew) प्रतिबंध आवश्यकता को भी जोड़ना होगा जैसा कि निर्देश में सुझाया गया है। इंटेल अरिया 10 ट्रांसीवर PHY उपयोगकर्ता गाइड.
टेक्सास पीएलएल	ट्रांसमीटर PLL ब्लॉक ट्रांसीवर नेटिव PHY ब्लॉक को सीरियल फास्ट क्लॉक प्रदान करता है। इसके लिए HDMI इंटेल FPGA IP डिज़ाइन एक्सampले, fPLL का प्रयोग TX PLL के रूप में किया जाता है।
आईओपीएलएल पुनर्संरचना	IOPLL पुनर्संरचना ब्लॉक इंटेल FPGAs में PLL के गतिशील वास्तविक समय पुनर्संरचना की सुविधा प्रदान करता है। यह ब्लॉक संपूर्ण FPGA को पुनर्संयोजित किए बिना, वास्तविक समय में आउटपुट क्लॉक आवृत्ति और PLL बैंडविड्थ को अपडेट करता है। यह ब्लॉक इंटेल अरिया 100 डिवाइस में 10 मेगाहर्ट्ज पर चलता है। IOPLL पुनर्विन्यास सीमा के कारण, IOPLL पुनर्विन्यास IP निर्माण के दौरान Quartus INI permit_nf_pll_reconfig_out_of_lock=on लागू करें। क्वार्टस INI को लागू करने के लिए, quartus.ini में “permit_nf_pll_reconfig_out_of_lock=on” शामिल करें file और जगह में file इंटेल क्वार्टस प्राइम प्रोजेक्ट निर्देशिका। जब आप इंटेल क्वार्टस प्राइम सॉफ़्टवेयर में IOPLL पुनर्संरचना ब्लॉक (pll_hdmi_reconfig) को INI के साथ संपादित करते हैं, तो आपको एक चेतावनी संदेश दिखाई देना चाहिए। टिप्पणी: इस क्वार्टस INI के बिना, IOPLL पुनर्विन्यास पूरा नहीं किया जा सकता है यदि पुनर्विन्यास के दौरान IOPLL लॉक खो देता है।
पीआईओ	समानांतर इनपुट/आउटपुट (पीआईओ) ब्लॉक सीपीयू उप-प्रणाली से या उसके लिए नियंत्रण, स्थिति और रीसेट इंटरफेस के रूप में कार्य करता है।

तालिका 35. ट्रांसीवर डेटा दर और ओवरampप्रत्येक TMDS क्लॉक आवृत्ति रेंज के लिए लिंग कारक

टीएमडीएस घड़ी आवृत्ति (मेगाहर्ट्ज)	टीएमडीएस बिट क्लॉक अनुपात	ओवरampलिंग कारक	ट्रांसीवर डेटा दर (एमबीपीएस)
85–150	1	लागू नहीं	3400–6000
100–340	0	लागू नहीं	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

तालिका 36. शीर्ष-स्तरीय सामान्य ब्लॉक

मॉड्यूल

विवरण

ट्रांसीवर आर्बिटर

यह सामान्य कार्यात्मक ब्लॉक ट्रांसीवर को एक साथ पुनः अंशांकन करने से रोकता है जब एक ही भौतिक चैनल के भीतर RX या TX ट्रांसीवर को पुनः विन्यास की आवश्यकता होती है। एक साथ पुनः अंशांकन उन अनुप्रयोगों को प्रभावित करता है जहां एक ही चैनल के भीतर RX और TX ट्रांसीवर स्वतंत्र IP कार्यान्वयन को सौंपे जाते हैं। यह ट्रांसीवर आर्बिटर सिंप्लेक्स TX और सिंप्लेक्स RX को एक ही भौतिक चैनल में मर्ज करने के लिए अनुशंसित रिज़ॉल्यूशन का एक विस्तार है। यह ट्रांसीवर आर्बिटर एक चैनल के भीतर सिंप्लेक्स RX और TX ट्रांसीवर को लक्षित करने वाले एवलॉन-एमएम RX और TX रीकॉन्फ़िगरेशन अनुरोधों को मर्ज करने और मध्यस्थता करने में भी सहायता करता है क्योंकि ट्रांसीवर के रीकॉन्फ़िगरेशन इंटरफ़ेस पोर्ट को केवल क्रमिक रूप से एक्सेस किया जा सकता है। इस डिज़ाइन में ट्रांसीवर आर्बिटर और TX/RX नेटिव PHY/PHY रीसेट कंट्रोलर ब्लॉक के बीच इंटरफ़ेस कनेक्शनampयह एक सामान्य मोड प्रदर्शित करता है जो ट्रांसीवर आर्बिटर का उपयोग करके किसी भी IP संयोजन के लिए लागू होता है। जब किसी चैनल में केवल RX या TX ट्रांसीवर का उपयोग किया जाता है तो ट्रांसीवर आर्बिटर की आवश्यकता नहीं होती है। ट्रांसीवर आर्बिटर अपने एवलॉन-एमएम रीकॉन्फ़िगरेशन इंटरफेस के माध्यम से रीकॉन्फ़िगरेशन के अनुरोधकर्ता की पहचान करता है और सुनिश्चित करता है कि संबंधित tx_reconfig_cal_busy या rx_reconfig_cal_busy को तदनुसार गेट किया गया है। HDMI एप्लिकेशन के लिए, केवल RX ही रीकॉन्फ़िगरेशन आरंभ करता है। एवलॉन-एमएम रीकॉन्फ़िगरेशन अनुरोध को आर्बिटर के माध्यम से चैनल करके, आर्बिटर पहचानता है कि रीकॉन्फ़िगरेशन अनुरोध RX से उत्पन्न होता है, जो तब tx_reconfig_cal_busy को पुष्टि करने से रोकता है और rx_reconfig_cal_busy को पुष्टि करने की अनुमति देता है। गेटिंग TX ट्रांसीवर को अनजाने में कैलिब्रेशन मोड में जाने से रोकता है।

	टिप्पणी: क्योंकि HDMI को केवल RX पुनर्संरचना की आवश्यकता होती है, इसलिए tx_reconfig_mgmt_* सिग्नल बंधे हुए हैं। साथ ही, आर्बिटर और TX नेटिव PHY ब्लॉक के बीच Avalon-MM इंटरफ़ेस की आवश्यकता नहीं है। ब्लॉक डिज़ाइन उदाहरण में इंटरफ़ेस को असाइन किए गए हैंampयह लेख TX/RX Native PHY/PHY Reset Controller के साथ जेनेरिक ट्रांसीवर आर्बिटर कनेक्शन को प्रदर्शित करने के लिए है।
आरएक्स-टीएक्स लिंक	• HDMI RX कोर लूप से वीडियो डेटा आउटपुट और सिंक्रोनाइजेशन सिग्नल, RX और TX वीडियो क्लॉक डोमेन में DCFIFO के माध्यम से गुजरते हैं। • जनरल कंट्रोल पैकेट (GCP), इन्फोफ्रेम्स (AVI, VSI और AI), सहायक डेटा, और ऑडियो डेटा RX और TX लिंक स्पीड क्लॉक डोमेन में DCFIFOs के माध्यम से लूप करते हैं। • HDMI TX कोर का सहायक डेटा पोर्ट बैकप्रेशर के माध्यम से DCFIFO के माध्यम से प्रवाहित होने वाले सहायक डेटा को नियंत्रित करता है। बैकप्रेशर सुनिश्चित करता है कि सहायक डेटा पोर्ट पर कोई अधूरा सहायक पैकेट न हो। • यह ब्लॉक बाहरी फ़िल्टरिंग भी करता है: — HDMI TX कोर सहायक डेटा पोर्ट पर संचारित करने से पहले सहायक डेटा स्ट्रीम से ऑडियो डेटा और ऑडियो क्लॉक रीजनरेशन पैकेट को फ़िल्टर करता है। टिप्पणी: इस फ़िल्टरिंग को अक्षम करने के लिए, user_pb[2] दबाएँ। पुनः प्रेषित सहायक डेटा स्ट्रीम में ऑडियो डेटा और ऑडियो क्लॉक रीजनरेशन पैकेट का दोहराव न हो, यह सुनिश्चित करने के लिए इस फ़िल्टरिंग को सक्षम करें। — HDMI RX सहायक डेटा से हाई डायनेमिक रेंज (HDR) इन्फोफ्रेम को फ़िल्टर करता है और एक एक्स सम्मिलित करता हैampएचडीआर इन्फोफ्रेम को एवलॉन एसटी मल्टीप्लेक्सर के माध्यम से एचडीएमआई टीएक्स के सहायक डेटा में परिवर्तित करें।
सीपीयू सब-सिस्टम	सीपीयू उप-प्रणाली एससीडीसी और डीडीसी नियंत्रकों तथा स्रोत पुनर्विन्यास नियंत्रक के रूप में कार्य करती है। • स्रोत SCDC नियंत्रक में I2C मास्टर नियंत्रक होता है। I2C मास्टर नियंत्रक SCDC डेटा संरचना को FPGA स्रोत से HDMI 2.0b संचालन के लिए बाहरी सिंक में स्थानांतरित करता है। उदाहरण के लिएampउदाहरण के लिए, यदि आउटगोइंग डेटा स्ट्रीम 6,000 एमबीपीएस है, तो Nios II प्रोसेसर I2C मास्टर कंट्रोलर को सिंक TMDS कॉन्फ़िगरेशन रजिस्टर के TMDS_BIT_CLOCK_RATIO और SCRAMBLER_ENABLE बिट्स को 1 पर अपडेट करने के लिए आदेश देता है। • वही I2C मास्टर HDMI स्रोत और बाहरी सिंक के बीच DDC डेटा संरचना (E-EDID) को भी स्थानांतरित करता है। • Nios II CPU HDMI स्रोत के लिए पुनर्संरचना नियंत्रक के रूप में कार्य करता है। CPU यह निर्धारित करने के लिए RX पुनर्संरचना प्रबंधन मॉड्यूल से आवधिक दर पहचान पर निर्भर करता है कि TX को पुनर्संरचना की आवश्यकता है या नहीं। Avalon-MM स्लेव ट्रांसलेटर Nios II प्रोसेसर Avalon-MM मास्टर इंटरफ़ेस और बाहरी रूप से इंस्टेंटिएटेड HDMI स्रोत के IOPLL और TX नेटिव PHY के Avalon-MM स्लेव इंटरफ़ेस के बीच इंटरफ़ेस प्रदान करता है। • TX के लिए पुनर्संरचना अनुक्रम प्रवाह RX के समान ही है, सिवाय इसके कि PLL और ट्रांसीवर पुनर्संरचना और रीसेट अनुक्रम क्रमिक रूप से निष्पादित किया जाता है। पृष्ठ 24 पर चित्र 67 देखें।

चित्र 24. पुनर्संरचना अनुक्रम प्रवाह
चित्र Nios II सॉफ्टवेयर प्रवाह को दर्शाता है जिसमें I2C मास्टर और HDMI स्रोत के लिए नियंत्रण शामिल हैं।3.5. डायनेमिक रेंज और मास्टरिंग (HDR) इन्फोफ्रेम इंसर्शन और फ़िल्टरिंग
एचडीएमआई इंटेल एफपीजीए आईपी डिजाइन एक्सampइस वीडियो में RX-TX लूपबैक सिस्टम में HDR इन्फोफ्रेम प्रविष्टि का प्रदर्शन शामिल है।
HDMI विनिर्देशन संस्करण 2.0b डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम को HDMI सहायक स्ट्रीम के माध्यम से प्रसारित करने की अनुमति देता है। प्रदर्शन में, सहायक डेटा प्रविष्टि ब्लॉक HDR प्रविष्टि का समर्थन करता है। आपको केवल इच्छित HDR InfoFrame पैकेट को मॉड्यूल की सिग्नल सूची तालिका में निर्दिष्ट अनुसार प्रारूपित करने की आवश्यकता है और प्रत्येक वीडियो फ़्रेम में एक बार HDR InfoFrame के सम्मिलन को शेड्यूल करने के लिए प्रदान किए गए AUX प्रविष्टि नियंत्रण मॉड्यूल का उपयोग करना होगा।
इस पूर्व मेंampले कॉन्फ़िगरेशन, ऐसे मामलों में जहां आने वाली सहायक स्ट्रीम में पहले से ही HDR InfoFrame शामिल है, स्ट्रीम की गई HDR सामग्री फ़िल्टर की जाती है। फ़िल्टरिंग परस्पर विरोधी HDR InfoFrames को प्रसारित होने से बचाती है और यह सुनिश्चित करती है कि केवल HDR S में निर्दिष्ट मान ही प्रसारित होंample डेटा मॉड्यूल का उपयोग किया जाता है.
चित्र 25. डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम इंसर्शन के साथ RX-TX लिंक
चित्र में RX-TX लिंक का ब्लॉक आरेख दर्शाया गया है, जिसमें HDMI TX कोर सहायक स्ट्रीम में डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम प्रविष्टि शामिल है।
तालिका 37. सहायक डेटा प्रविष्टि ब्लॉक (altera_hdmi_aux_hdr) सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट
क्लक	इनपुट	1	घड़ी इनपुट। इस घड़ी को लिंक स्पीड घड़ी से जोड़ा जाना चाहिए।
रीसेट	इनपुट	1	इनपुट रीसेट करें।

सहायक पैकेट जनरेटर और मल्टीप्लेक्सर सिग्नल
मल्टीप्लेक्सर_आउट_डेटा	उत्पादन	72	मल्टीप्लेक्सर से एवलॉन स्ट्रीमिंग आउटपुट।
मल्टीप्लेक्सर_आउट_वैलिड	उत्पादन	1
मल्टीप्लेक्सर_आउट_रेडी	उत्पादन	1
मल्टीप्लेक्सर_आउट_स्टार्टऑफपैकेट	उत्पादन	1
मल्टीप्लेक्सर_आउट_एंडऑफपैकेट	उत्पादन	1
मल्टीप्लेक्सर_आउट_चैनल	उत्पादन	11
मल्टीप्लेक्सर_इन_डेटा	इनपुट	72	मल्टीप्लेक्सर के In1 पोर्ट पर एवलॉन स्ट्रीमिंग इनपुट। HDMI TX वीडियो Vsync. इस सिग्नल को लिंक स्पीड क्लॉक डोमेन से सिंक्रोनाइज़ किया जाना चाहिए. कोर इस सिग्नल के बढ़ते किनारे पर सहायक स्ट्रीम में HDR इन्फोफ्रेम को सम्मिलित करता है।
मल्टीप्लेक्सर_इन_वैलिड	इनपुट	1
मल्टीप्लेक्सर_इन_रेडी	इनपुट	1
मल्टीप्लेक्सर_इन_स्टार्टऑफपैकेट	इनपुट	1
मल्टीप्लेक्सर_इन_एंडऑफपैकेट hdmi_tx_vsync	इनपुट इनपुट	1 1

तालिका 38. HDR डेटा मॉड्यूल (altera_hdmi_hdr_infoframe) सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
एचबी0	उत्पादन	8	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का हेडर बाइट 0: इन्फोफ्रेम प्रकार कोड.
एचबी1	उत्पादन	8	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का हेडर बाइट 1: इन्फोफ्रेम संस्करण संख्या.
एचबी2	उत्पादन	8	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का हेडर बाइट 2: इन्फोफ्रेम की लंबाई।
pb	इनपुट	224	डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम का डेटा बाइट.

तालिका 39. डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम डेटा बाइट बंडल बिट-फील्ड्स

बिट-फील्ड	परिभाषा	स्थैतिक मेटाडेटा प्रकार 1
7:0	डेटा बाइट 1: {5'एच0, ईओटीएफ[2:0]}
15:8	डेटा बाइट 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	डेटा बाइट 3: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[0], एलएसबी
31:24	डेटा बाइट 4: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[0], एमएसबी
39:32	डेटा बाइट 5: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[0], एलएसबी
47:40	डेटा बाइट 6: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[0], एमएसबी
55:48	डेटा बाइट 7: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[1], एलएसबी
63:56	डेटा बाइट 8: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[1], एमएसबी
71:64	डेटा बाइट 9: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[1], एलएसबी
79:72	डेटा बाइट 10: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[1], एमएसबी
87:80	डेटा बाइट 11: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[2], एलएसबी
95:88	डेटा बाइट 12: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_x[2], एमएसबी
103:96	डेटा बाइट 13: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[2], एलएसबी
111:104	डेटा बाइट 14: Static_Metadata_Descriptor	डिस्प्ले_प्राइमरी_y[2], एमएसबी
119:112	डेटा बाइट 15: Static_Metadata_Descriptor	white_point_x, एलएसबी
127:120	डेटा बाइट 16: Static_Metadata_Descriptor	white_point_x, MSB
135:128	डेटा बाइट 17: Static_Metadata_Descriptor	white_point_y, एलएसबी

143:136	डेटा बाइट 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	डेटा बाइट 19: Static_Metadata_Descriptor	अधिकतम_प्रदर्शन_मास्टरिंग_ल्यूमिनेंस, एलएसबी
159:152	डेटा बाइट 20: Static_Metadata_Descriptor	अधिकतम_प्रदर्शन_मास्टरिंग_ल्यूमिनेंस, MSB
167:160	डेटा बाइट 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	डेटा बाइट 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	डेटा बाइट 23: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, एलएसबी
191:184	डेटा बाइट 24: Static_Metadata_Descriptor	अधिकतम सामग्री प्रकाश स्तर, MSB
199:192	डेटा बाइट 25: Static_Metadata_Descriptor	अधिकतम फ़्रेम-औसत प्रकाश स्तर, एलएसबी
207:200	डेटा बाइट 26: Static_Metadata_Descriptor	अधिकतम फ़्रेम-औसत प्रकाश स्तर, MSB
215:208	सुरक्षित
223:216	सुरक्षित

HDR सम्मिलन और फ़िल्टरिंग अक्षम करना
HDR प्रविष्टि और फ़िल्टर को अक्षम करने से आप RX-TX रीट्रांसमिट डिज़ाइन में किसी भी संशोधन के बिना स्रोत सहायक स्ट्रीम में पहले से उपलब्ध HDR सामग्री के पुनःप्रसारण को सत्यापित करने में सक्षम हो जाते हैं।ampले.
HDR InfoFrame सम्मिलन और फ़िल्टरिंग को अक्षम करने के लिए:

1. rxtx_link.v में block_ext_hdr_infoframe को 1'b0 पर सेट करें file सहायक स्ट्रीम से HDR InfoFrame को फ़िल्टर होने से रोकने के लिए.
2. altera_hdmi_aux_hdr.v में avalon_st_multiplexer इंस्टैंस का multiplexer_in0_valid सेट करें file 1'b0 पर सेट करें, ताकि ऑक्सिलरी पैकेट जनरेटर को TX ऑक्सिलरी स्ट्रीम में अतिरिक्त HDR इन्फोफ्रेम बनाने और डालने से रोका जा सके।
   

3.6। क्लॉकिंग स्कीम
क्लॉकिंग योजना HDMI इंटेल FPGA आईपी डिजाइन उदाहरण में क्लॉक डोमेन को दर्शाती हैampले.
चित्र 26. HDMI इंटेल FPGA आईपी डिज़ाइन एक्सampले क्लॉकिंग स्कीम (इंटेल क्वार्टस प्राइम प्रो संस्करण)चित्र 27. HDMI इंटेल FPGA आईपी डिज़ाइन एक्सampले क्लॉकिंग स्कीम (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)तालिका 40. क्लॉकिंग स्कीम सिग्नल

घड़ी	डिज़ाइन में सिग्नल का नाम	विवरण
TX IOPLL/ TX PLL संदर्भ घड़ी 1	hdmi_clk_इन	TX IOPLL और TX PLL के लिए संदर्भ घड़ी। घड़ी की आवृत्ति HDMI TX TMDS घड़ी चैनल से अपेक्षित TMDS घड़ी आवृत्ति के समान है। इसके लिए HDMI इंटेल FPGA आईपी डिजाइन पूर्वampले, यह घड़ी प्रदर्शन उद्देश्य के लिए RX TMDS घड़ी से जुड़ी हुई है। आपके आवेदन में, आपको बेहतर जिटर प्रदर्शन के लिए प्रोग्रामेबल ऑसिलेटर से TMDS घड़ी आवृत्ति के साथ एक समर्पित घड़ी की आपूर्ति करने की आवश्यकता है। टिप्पणी: TX PLL संदर्भ घड़ी के रूप में ट्रांसीवर RX पिन का उपयोग न करें। यदि आप HDMI TX रेफ़्लक को RX पिन पर रखते हैं तो आपका डिज़ाइन फ़िट नहीं होगा।
TX ट्रांसीवर क्लॉक आउट	tx_क्लक	क्लॉक आउट को ट्रांसीवर से पुनर्प्राप्त किया जाता है, तथा आवृत्ति प्रति क्लॉक डेटा दर और प्रतीकों के आधार पर भिन्न होती है। TX ट्रांसीवर क्लॉक आउट आवृत्ति = ट्रांसीवर डेटा दर/ (प्रति घड़ी प्रतीक*10)
TX PLL सीरियल घड़ी	tx_बॉन्डिंग_घड़ियाँ	TX PLL द्वारा उत्पन्न सीरियल फ़ास्ट क्लॉक। क्लॉक आवृत्ति डेटा दर के आधार पर सेट की जाती है।
TX/RX लिंक स्पीड घड़ी	एलएस_clk	लिंक स्पीड क्लॉक। लिंक स्पीड क्लॉक आवृत्ति अपेक्षित TMDS क्लॉक आवृत्ति पर निर्भर करती है, ओवरampलिंग कारक, प्रति घड़ी प्रतीक, और टीएमडीएस बिट घड़ी अनुपात।

		टीएमडीएस बिट क्लॉक अनुपात	लिंक स्पीड घड़ी आवृत्ति
		0	टीएमडीएस घड़ी आवृत्ति/ प्रति घड़ी प्रतीक
		1	टीएमडीएस घड़ी आवृत्ति *4 / प्रतीक प्रति घड़ी
TX/RX वीडियो घड़ी	विडिओ_क्लक	वीडियो डेटा घड़ी। वीडियो डेटा घड़ी आवृत्ति रंग गहराई के आधार पर TX लिंक गति घड़ी से ली गई है।
		टीएमडीएस बिट क्लॉक अनुपात	वीडियो डेटा घड़ी आवृत्ति
		0	टीएमडीएस घड़ी/ प्रति घड़ी प्रतीक/ रंग गहराई कारक
		1	टीएमडीएस घड़ी *4 / प्रतीक प्रति घड़ी / रंग गहराई कारक
		प्रति रंग बिट्स	रंग गहराई कारक
		8	1
		10	1.25
		12	1.5
		16	2.0
आरएक्स टीएमडीएस घड़ी	tmds_clk_in	यह HDMI RX से TMDS क्लॉक चैनल प्राप्त करता है और IOPLL के संदर्भ क्लॉक से जुड़ता है।
आरएक्स सीडीआर संदर्भ घड़ी 0 / TX पीएलएल संदर्भ घड़ी 0	fr_clk	RX CDR और TX PLL के लिए फ्री रनिंग रेफरेंस क्लॉक। पावर-अप कैलिब्रेशन के लिए यह क्लॉक आवश्यक है।
आरएक्स सीडीआर संदर्भ घड़ी 1	iopll_outclk0	RX ट्रांसीवर के RX CDR के लिए संदर्भ घड़ी।
		आधार - सामग्री दर	आरएक्स संदर्भ घड़ी आवृत्ति
		डेटा दर <1 Gbps	5× टीएमडीएस घड़ी आवृत्ति
		1 जीबीपीएस< डेटा दर <3.4 जीबीपीएस	टीएमडीएस घड़ी आवृत्ति
		डेटा दर >3.4 Gbps	4× टीएमडीएस घड़ी आवृत्ति
		• डेटा दर <1 Gbps: ओवर के लिएampट्रांसीवर न्यूनतम डेटा दर आवश्यकता को पूरा करने के लिए। • डेटा दर >3.4 Gbps: TMDS बिट दर-घड़ी अनुपात 1/40 की क्षतिपूर्ति के लिए, ताकि ट्रांसीवर डेटा दर-घड़ी अनुपात 1/10 पर बनाए रखा जा सके। टिप्पणी: ट्रांसीवर RX पिन को CDR संदर्भ घड़ी के रूप में उपयोग न करें। यदि आप HDMI RX रिफ्लेक को RX पिन पर रखते हैं तो आपका डिज़ाइन फ़िट नहीं होगा।
आरएक्स ट्रांसीवर क्लॉक आउट	आरएक्स_सीएलके	क्लॉक आउट को ट्रांसीवर से पुनर्प्राप्त किया जाता है, तथा आवृत्ति प्रति क्लॉक डेटा दर और प्रतीकों के आधार पर भिन्न होती है। आरएक्स ट्रांसीवर क्लॉक आउट आवृत्ति = ट्रांसीवर डेटा दर/ (प्रति घड़ी प्रतीक*10)
प्रबंधन घड़ी	mgmt_clk	इन घटकों के लिए एक स्वतंत्र रूप से चलने वाली 100 मेगाहर्ट्ज घड़ी:

		• पुनर्संरचना के लिए एवलॉन-एमएम इंटरफेस — आवृत्ति रेंज की आवश्यकता 100-125 मेगाहर्ट्ज के बीच है। •, ट्रांसीवर रीसेट अनुक्रम के लिए PHY रीसेट नियंत्रक — आवृत्ति रेंज की आवश्यकता 1-500 मेगाहर्ट्ज के बीच है। • आईओपीएलएल पुनर्संरचना — अधिकतम क्लॉक आवृत्ति 100 मेगाहर्ट्ज है। • प्रबंधन के लिए RX पुनर्संरचना • CPU • I2C मास्टर
I2C घड़ी	i2c_clk	एक 100 मेगाहर्ट्ज क्लॉक इनपुट जो I2C स्लेव, HDMI RX कोर में SCDC रजिस्टर, तथा EDID RAM को क्लॉक करता है।

संबंधित जानकारी

• ट्रांसीवर RX पिन को CDR संदर्भ घड़ी के रूप में उपयोग करना
• TX PLL संदर्भ घड़ी के रूप में ट्रांसीवर RX पिन का उपयोग करना

3.7। इंटरफ़ेस सिग्नल
तालिका में HDMI इंटेल FPGA IP डिज़ाइन उदाहरण के लिए संकेतों की सूची दी गई हैampले.
तालिका 41. शीर्ष-स्तरीय सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
ऑन-बोर्ड ऑसिलेटर सिग्नल
clk_fpga_b3_p	इनपुट	1	कोर संदर्भ घड़ी के लिए 100 मेगाहर्ट्ज फ्री रनिंग घड़ी
REFCLK_FMCB_P (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	ट्रांसीवर संदर्भ घड़ी के लिए 625 मेगाहर्ट्ज मुक्त चलने वाली घड़ी; यह घड़ी किसी भी आवृत्ति की हो सकती है

उपयोगकर्ता पुश बटन और एल.ई.डी.
उपयोगकर्ता_पीबी	इनपुट	1	HDMI इंटेल FPGA आईपी डिजाइन कार्यक्षमता को नियंत्रित करने के लिए पुश बटन
cpu_resetn	इनपुट	1	वैश्विक रीसेट
उपयोगकर्ता_led_g	उत्पादन	4	हरे रंग का एलईडी डिस्प्ले एलईडी कार्यों के बारे में अधिक जानकारी के लिए पृष्ठ 89 पर हार्डवेयर सेटअप देखें।
उपयोगकर्ता_led_r	उत्पादन	4	लाल एलईडी डिस्प्ले एलईडी कार्यों के बारे में अधिक जानकारी के लिए पृष्ठ 89 पर हार्डवेयर सेटअप देखें।

FMC पोर्ट B पर HDMI FMC डॉटर कार्ड पिन
fmcb_gbtclk_m2c_p_0	इनपुट	1	HDMI RX TMDS घड़ी
fmcb_dp_m2c_p	इनपुट	3	HDMI RX लाल, हरा और नीला डेटा चैनल • बिटेक बेटी कार्ड संशोधन 11 — [0]: आरएक्स टीएमडीएस चैनल 1 (हरा) — [1]: आरएक्स टीएमडीएस चैनल 2 (लाल) — [2]: आरएक्स टीएमडीएस चैनल 0 (नीला) • बिटेक बेटी कार्ड संशोधन 4 या 6 — [0]: RX TMDS चैनल 1 (हरा)— ध्रुवता उलटी — [1]: RX TMDS चैनल 0 (नीला)— ध्रुवता उलटी — [2]: RX TMDS चैनल 2 (लाल)— ध्रुवता उलटी
fmcb_dp_c2m_p	उत्पादन	4	HDMI TX घड़ी, लाल, हरा और नीला डेटा चैनल • बिटेक बेटी कार्ड संशोधन 11 — [0]: TX TMDS चैनल 2 (लाल) — [1]: TX TMDS चैनल 1 (हरा) — [2]: TX TMDS चैनल 0 (नीला) — [3]: TX TMDS क्लॉक चैनल • बिटेक बेटी कार्ड संशोधन 4 या 6 — [0]: TX TMDS क्लॉक चैनल — [1]: TX TMDS चैनल 0 (नीला) — [2]: TX TMDS चैनल 1 (हरा) — [3]: TX TMDS चैनल 2 (लाल)
fmcb_la_rx_p_9	इनपुट	1	HDMI RX +5V पावर डिटेक्ट
fmcb_la_rx_p_8	बाहर में	1	HDMI RX हॉट प्लग का पता लगाना
fmcb_la_rx_n_8	बाहर में	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आरएक्स आई2सी एसडीए
fmcb_la_tx_p_10	इनपुट	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आरएक्स आई2सी एससीएल
fmcb_la_tx_p_12	इनपुट	1	HDMI TX हॉट प्लग का पता लगाना
fmcb_la_tx_n_12	बाहर में	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आई2सी एसडीए
fmcb_la_rx_p_10	बाहर में	1	डीडीसी और एससीडीसी के लिए एचडीएमआई आई2सी एससीएल
fmcb_la_tx_p_11	बाहर में	1	रीड्राइवर नियंत्रण के लिए HDMI I2C SDA
fmcb_la_rx_n_9	बाहर में	1	रीड्राइवर नियंत्रण के लिए HDMI I2C SCL

तालिका 42. HDMI RX शीर्ष-स्तरीय सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट सिग्नल
mgmt_clk	इनपुट	1	सिस्टम क्लॉक इनपुट (100 मेगाहर्ट्ज)
fr_clk (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	प्राथमिक ट्रांसीवर संदर्भ घड़ी के लिए फ्री रनिंग क्लॉक (625 मेगाहर्ट्ज)। पावर-अप अवस्था के दौरान ट्रांसीवर अंशांकन के लिए यह घड़ी आवश्यक है। यह घड़ी किसी भी आवृत्ति की हो सकती है।
रीसेट	इनपुट	1	सिस्टम रीसेट इनपुट

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट सिग्नल
reset_xcvr_powerup (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	ट्रांसीवर रीसेट इनपुट। यह सिग्नल पावर-अप अवस्था में संदर्भ क्लॉक स्विचिंग प्रक्रिया (फ्री रनिंग क्लॉक से TMDS क्लॉक तक) के दौरान दिया जाता है।
tmds_clk_in	इनपुट	1	HDMI RX TMDS घड़ी
i2c_clk	इनपुट	1	डीडीसी और एससीडीसी इंटरफेस के लिए क्लॉक इनपुट
vid_clk_आउट	उत्पादन	1	वीडियो घड़ी आउटपुट
एलएस_clk_आउट	उत्पादन	1	लिंक स्पीड क्लॉक आउटपुट
sys_init	उत्पादन	1	पावर-अप पर सिस्टम को रीसेट करने के लिए सिस्टम आरंभीकरण

आरएक्स ट्रांसीवर और आईओपीएलएल सिग्नल
आरएक्स_सीरियल_डेटा	इनपुट	3	HDMI सीरियल डेटा को RX Native PHY में भेजना
gxb_rx_रेडी	उत्पादन	1	संकेत देता है कि RX Native PHY तैयार है
gxb_rx_cal_व्यस्त_आउट	उत्पादन	3	RX मूल PHY अंशांकन ट्रांसीवर मध्यस्थ के लिए व्यस्त
gxb_rx_cal_busy_in	इनपुट	3	ट्रांसीवर आर्बिटर से RX नेटिव PHY तक कैलिब्रेशन व्यस्त सिग्नल
iopll_लॉक किया गया	उत्पादन	1	संकेत दें कि IOPLL लॉक है
gxb_रीकॉन्फ़िगरेशन_राइट	इनपुट	3	आरएक्स नेटिव पीएचवाई से ट्रांसीवर आर्बिटर तक ट्रांसीवर पुनर्संरचना एवलॉन-एमएम इंटरफेस
gxb_रीकॉन्फ़िगरेशन_रीड	इनपुट	3
gxb_रीकॉन्फ़िगरेशन_एड्रेस	इनपुट	30
gxb_रीकॉन्फ़िगरेशन_राइटडेटा	इनपुट	96
gxb_रीकॉन्फ़िगरेशन_रीडडेटा	उत्पादन	96
gxb_रीकॉन्फ़िगरेशन_वेटरिक्वेस्ट	उत्पादन	3

आरएक्स पुनर्संरचना प्रबंधन
rx_reconfig_en	उत्पादन	1	आरएक्स पुनर्संरचना सिग्नल को सक्षम करती है
उपाय	उत्पादन	24	HDMI RX TMDS घड़ी आवृत्ति माप (10 ms में)
माप_वैध	उत्पादन	1	यह इंगित करता है कि माप संकेत वैध है
os	उत्पादन	1	ओवरampलिंग कारक: • 0: कोई ओवर नहींampएक प्रकार का वृक्ष • 1: 5× ओवरampएक प्रकार का वृक्ष
पुनःकॉन्फ़िगरेशन_एमजीएमटी_राइट	उत्पादन	1	आरएक्स पुनर्संरचना प्रबंधन एवलॉन मेमोरी-मैप्ड इंटरफ़ेस से ट्रांसीवर आर्बिटर
पुनःकॉन्फ़िगरेशन_एमजीएमटी_रीड	उत्पादन	1
reconfig_mgmt_address	उत्पादन	12

पुनःकॉन्फ़िगरेशन_एमजीएमटी_राइटडेटा	उत्पादन	32
पुनःकॉन्फ़िगरेशन_एमजीएमटी_रीडडेटा	इनपुट	32
reconfig_mgmt_waitrequest	इनपुट	1

HDMI RX कोर सिग्नल
TMDS_बिट_घड़ी_अनुपात	उत्पादन	1	एससीडीसी रजिस्टर इंटरफेस
ऑडियो_डी	उत्पादन	1	HDMI RX कोर ऑडियो इंटरफेस अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में सिंक इंटरफेस अनुभाग देखें।
ऑडियो_डेटा	उत्पादन	256
ऑडियो_सूचना_एआई	उत्पादन	48
ऑडियो_एन	उत्पादन	20
ऑडियो_सीटीएस	उत्पादन	20
ऑडियो_मेटाडेटा	उत्पादन	165
ऑडियो_प्रारूप	उत्पादन	5
ऑक्स_pkt_डेटा	उत्पादन	72	HDMI RX कोर सहायक इंटरफेस अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में सिंक इंटरफेस अनुभाग देखें।
ऑक्स_pkt_addr	उत्पादन	6
ऑक्स_pkt_wr	उत्पादन	1
ऑक्स_डेटा	उत्पादन	72
ऑक्स_सोप	उत्पादन	1
ऑक्स_ईओपी	उत्पादन	1
ऑक्स_वैध	उत्पादन	1
ऑक्स_त्रुटि	उत्पादन	1
जीसीपी	उत्पादन	6	HDMI RX कोर साइडबैंड सिग्नल अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में सिंक इंटरफेस अनुभाग देखें।
info_avi	उत्पादन	112
info_vsi	उत्पादन	61
रंगगहराई_mgmt_sync	उत्पादन	2
वीडियो_डेटा	उत्पादन	N*48	HDMI RX कोर वीडियो पोर्ट कोई दस = प्रति घड़ी प्रतीक देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
vid_vsync	उत्पादन	N
vid_hsync	उत्पादन	N
वीडियो_डी	उत्पादन	N
तरीका	उत्पादन	1	HDMI RX कोर नियंत्रण और स्थिति पोर्ट कोई दस = प्रति घड़ी प्रतीक देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
कंट्रोल	उत्पादन	N*6
बंद	उत्पादन	3
विडिओ_लॉक	उत्पादन	1
in_5v_पावर	इनपुट	1	HDMI RX 5V का पता लगाने और हॉटप्लग का पता लगाने के लिए देखें सिंक इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
hdmi_rx_hpd_n	बाहर में	1

hdmi_rx_i2c_sda	बाहर में	1	HDMI RX DDC और SCDC इंटरफ़ेस
hdmi_rx_i2c_scl	बाहर में	1

आरएक्स ईडीआईडी ​​रैम सिग्नल
edid_ram_एक्सेस	इनपुट	1	HDMI RX EDID रैम एक्सेस इंटरफ़ेस. जब आप EDID RAM से लिखना या पढ़ना चाहते हैं तो edid_ram_access का प्रयोग करें, अन्यथा इस सिग्नल को कम रखा जाना चाहिए।
edid_ram_पता	इनपुट	8
edid_ram_write	इनपुट	1
edid_ram_read	इनपुट	1
edid_ram_readdata	उत्पादन	8
edid_ram_writedata	इनपुट	8
edid_ram_waitrequest	उत्पादन	1

तालिका 43. HDMI TX शीर्ष-स्तरीय सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
घड़ी और रीसेट सिग्नल
mgmt_clk	इनपुट	1	सिस्टम क्लॉक इनपुट (100 मेगाहर्ट्ज)
fr_clk (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	प्राथमिक ट्रांसीवर संदर्भ घड़ी के लिए फ्री रनिंग क्लॉक (625 मेगाहर्ट्ज)। पावर-अप अवस्था के दौरान ट्रांसीवर अंशांकन के लिए यह घड़ी आवश्यक है। यह घड़ी किसी भी आवृत्ति की हो सकती है।
रीसेट	इनपुट	1	सिस्टम रीसेट इनपुट
hdmi_clk_इन	इनपुट	1	TX IOPLL और TX PLL के लिए संदर्भ घड़ी। घड़ी आवृत्ति TMDS घड़ी आवृत्ति के समान है।
vid_clk_आउट	उत्पादन	1	वीडियो घड़ी आउटपुट
एलएस_clk_आउट	उत्पादन	1	लिंक स्पीड क्लॉक आउटपुट
sys_init	उत्पादन	1	पावर-अप पर सिस्टम को रीसेट करने के लिए सिस्टम आरंभीकरण
रीसेट_xcvr	इनपुट	1	TX ट्रांसीवर पर रीसेट करें
रीसेट_पीएलएल	इनपुट	1	IOPLL और TX PLL पर रीसेट करें
रीसेट_pll_रीकॉन्फ़िगरेशन	उत्पादन	1	PLL पुनर्संरचना पर रीसेट करें

TX ट्रांसीवर और IOPLL सिग्नल
tx_सीरियल_डेटा	उत्पादन	4	TX Native PHY से HDMI सीरियल डेटा
gxb_tx_तैयार	उत्पादन	1	यह बताता है कि TX Native PHY तैयार है
gxb_tx_cal_व्यस्त_आउट	उत्पादन	4	TX मूल PHY अंशांकन ट्रांसीवर आर्बिटर के लिए व्यस्त संकेत
gxb_tx_cal_busy_in	इनपुट	4	ट्रांसीवर आर्बिटर से TX नेटिव PHY तक कैलिब्रेशन व्यस्त सिग्नल

TX ट्रांसीवर और IOPLL सिग्नल
iopll_लॉक किया गया	उत्पादन	1	संकेत दें कि IOPLL लॉक है
txpll_लॉक किया गया	उत्पादन	1	संकेत दें कि TX PLL लॉक है
gxb_रीकॉन्फ़िगरेशन_राइट	इनपुट	4	ट्रांसीवर पुनर्संरचना TX Native PHY से ट्रांसीवर आर्बिटर तक एवलॉन मेमोरी-मैप्ड इंटरफ़ेस
gxb_रीकॉन्फ़िगरेशन_रीड	इनपुट	4
gxb_रीकॉन्फ़िगरेशन_एड्रेस	इनपुट	40
gxb_रीकॉन्फ़िगरेशन_राइटडेटा	इनपुट	128
gxb_रीकॉन्फ़िगरेशन_रीडडेटा	उत्पादन	128
gxb_रीकॉन्फ़िगरेशन_वेटरिक्वेस्ट	उत्पादन	4

TX IOPLL और TX PLL पुनर्संरचना संकेत
pll_reconfig_write/ tx_pll_reconfig_write	इनपुट	1	TX IOPLL/TX PLL पुनर्विन्यास एवलॉन मेमोरी-मैप्ड इंटरफेस
pll_reconfig_read/ tx_pll_reconfig_read	इनपुट	1
pll_reconfig_address/ tx_pll_reconfig_address	इनपुट	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	इनपुट	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	उत्पादन	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	उत्पादन	1
os	इनपुट	2	ओवरampलिंग कारक: • 0: कोई ओवर नहींampएक प्रकार का वृक्ष • 1: 3× ओवरampएक प्रकार का वृक्ष • 2: 4× ओवरampएक प्रकार का वृक्ष • 3: 5× ओवरampएक प्रकार का वृक्ष
उपाय	इनपुट	24	संचारित वीडियो रिज़ोल्यूशन की TMDS क्लॉक आवृत्ति को इंगित करता है।

HDMI TX कोर सिग्नल
कंट्रोल	इनपुट	6*N	HDMI TX कोर नियंत्रण इंटरफेस कोई दस = प्रति घड़ी प्रतीक कृपया स्रोत इंटरफेस अनुभाग देखें HDMI अधिक जानकारी के लिए इंटेल FPGA IP उपयोगकर्ता गाइड देखें.
तरीका	इनपुट	1
TMDS_बिट_घड़ी_अनुपात	इनपुट	1	SCडीसी रजिस्टर इंटरफेस अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में स्रोत इंटरफेस अनुभाग देखें।
स्क्रैम्बलर_सक्षम	इनपुट	1
ऑडियो_डी	इनपुट	1	HDMI TX कोर ऑडियो इंटरफेस देखें स्रोत इंटरफेस अनुभाग में एचडीएमआई इंटेल एफपीजीए आईपी यूजर गाइड अधिक जानकारी के लिए.
ऑडियो_म्यूट	इनपुट	1
ऑडियो_डेटा	इनपुट	256
जारी…

HDMI TX कोर सिग्नल
ऑडियो_सूचना_एआई	इनपुट	49
ऑडियो_एन	इनपुट	22
ऑडियो_सीटीएस	इनपुट	22
ऑडियो_मेटाडेटा	इनपुट	166
ऑडियो_प्रारूप	इनपुट	5
i2c_मास्टर_लिखें	इनपुट	1	TX I2C मास्टर Avalon मेमोरी-मैप्ड इंटरफ़ेस TX कोर के अंदर I2C मास्टर के लिए। टिप्पणी: ये सिग्नल केवल तभी उपलब्ध होते हैं जब आप इसे चालू करते हैं I2C शामिल करें पैरामीटर.
i2c_मास्टर_रीड	इनपुट	1
i2c_मास्टर_पता	इनपुट	4
i2c_मास्टर_राइटडेटा	इनपुट	32
i2c_master_readdata	उत्पादन	32
ऑक्स_रेडी	उत्पादन	1	HDMI TX कोर सहायक इंटरफेस अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में स्रोत इंटरफेस अनुभाग देखें।
ऑक्स_डेटा	इनपुट	72
ऑक्स_सोप	इनपुट	1
ऑक्स_ईओपी	इनपुट	1
ऑक्स_वैध	इनपुट	1
जीसीपी	इनपुट	6	HDMI TX कोर साइडबैंड सिग्नल अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में स्रोत इंटरफेस अनुभाग देखें।
info_avi	इनपुट	113
info_vsi	इनपुट	62
वीडियो_डेटा	इनपुट	N*48	HDMI TX कोर वीडियो पोर्ट नोट: N = प्रति घड़ी प्रतीक अधिक जानकारी के लिए HDMI इंटेल FPGA IP उपयोगकर्ता गाइड में स्रोत इंटरफेस अनुभाग देखें।
vid_vsync	इनपुट	N
vid_hsync	इनपुट	N
वीडियो_डी	इनपुट	N

I2सी और हॉट प्लग डिटेक्ट सिग्नल
nios_tx_i2c_sda_in (इंटेल क्वार्टस प्राइम प्रो संस्करण) टिप्पणी: जब आप चालू करते हैं I2C शामिल करें पैरामीटर, यह सिग्नल TX कोर में रखा गया है और इस स्तर पर दिखाई नहीं देगा।	उत्पादन	1	I2C मास्टर एवलॉन मेमोरी-मैप्ड इंटरफेस
nios_tx_i2c_scl_in (इंटेल क्वार्टस प्राइम प्रो संस्करण) टिप्पणी: जब आप चालू करते हैं I2C शामिल करें पैरामीटर, यह सिग्नल TX कोर में रखा गया है और इस स्तर पर दिखाई नहीं देगा।	उत्पादन	1
nios_tx_i2c_sda_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण) टिप्पणी: जब आप चालू करते हैं I2C शामिल करें पैरामीटर, यह सिग्नल TX कोर में रखा गया है और इस स्तर पर दिखाई नहीं देगा।	इनपुट	1
जारी…

I2सी और हॉट प्लग डिटेक्ट सिग्नल
nios_tx_i2c_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण) टिप्पणी: जब आप चालू करते हैं I2C शामिल करें पैरामीटर, यह सिग्नल TX कोर में रखा गया है और इस स्तर पर दिखाई नहीं देगा।	इनपुट	1
nios_ti_i2c_sda_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
nios_ti_i2c_scl_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
nios_ti_i2c_sda_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
nios_ti_i2c_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
hdmi_tx_i2c_sda	बाहर में	1	HDMI TX DDC और SCDC इंटरफेस
hdmi_tx_i2c_scl	बाहर में	1
hdmi_ti_i2c_sda (इंटेल क्वार्टस प्राइम प्रो संस्करण)	बाहर में	1	बिटेक डॉटर कार्ड रिविजन 2 TI11 कंट्रोल के लिए I181C इंटरफ़ेस
hdmi_tx_ti_i2c_sda (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	बाहर में	1
hdmi_ti_i2c_scl (इंटेल क्वार्टस प्राइम प्रो संस्करण)	बाहर में	1
hdmi_tx_ti_i2c_scl (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	बाहर में	1
tx_i2c_avalon_waitrequest	उत्पादन	1	I2C मास्टर के एवलॉन मेमोरी-मैप्ड इंटरफेस
tx_i2c_avalon_address (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	3
tx_i2c_avalon_writedata (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	8
tx_i2c_avalon_readdata (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	8
tx_i2c_avalon_chipselect (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1
tx_i2c_avalon_write (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1
tx_i2c_irq (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	1
tx_ti_i2c_avalon_waitrequest (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	1
tx_ti_i2c_avalon_address (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	3
tx_ti_i2c_avalon_writedata (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	8
tx_ti_i2c_avalon_readdata (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	8
जारी…

I2सी और हॉट प्लग डिटेक्ट सिग्नल
tx_ti_i2c_avalon_chipselect (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1
tx_ti_i2c_avalon_write (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1
tx_ti_i2c_irq (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	1
hdmi_tx_hpd_n	इनपुट	1	HDMI TX हॉटप्लग डिटेक्ट इंटरफेस
tx_hpd_ack	इनपुट	1
tx_hpd_आवश्यकता	उत्पादन	1

तालिका 44. ट्रांसीवर आर्बिटर सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
क्लक	इनपुट	1	पुनर्संरचना घड़ी। इस घड़ी को पुनर्संरचना प्रबंधन ब्लॉकों के साथ समान घड़ी साझा करनी होगी।
रीसेट	इनपुट	1	रीसेट सिग्नल। इस रीसेट को पुनर्संरचना प्रबंधन ब्लॉकों के साथ समान रीसेट साझा करना होगा।
rx_rcfg_en	इनपुट	1	आरएक्स पुनर्संरचना सक्षम संकेत
tx_rcfg_en	इनपुट	1	TX पुनर्संरचना सक्षम संकेत
आरएक्स_आरसीएफजी_सीएच	इनपुट	2	यह संकेत देता है कि RX कोर पर किस चैनल को पुनः कॉन्फ़िगर किया जाना है। यह संकेत हमेशा सुनिश्चित रहना चाहिए।
tx_rcfg_ch	इनपुट	2	यह संकेत देता है कि TX कोर पर किस चैनल को पुनः कॉन्फ़िगर किया जाना है। यह संकेत हमेशा सुनिश्चित रहना चाहिए।
rx_reconfig_mgmt_write	इनपुट	1	आरएक्स पुनर्विन्यास प्रबंधन से एवलॉन-एमएम इंटरफेस का पुनर्विन्यास
rx_reconfig_mgmt_read	इनपुट	1
rx_reconfig_mgmt_address	इनपुट	10
rx_reconfig_mgmt_writedata	इनपुट	32
rx_reconfig_mgmt_readdata	उत्पादन	32
rx_reconfig_mgmt_waitrequest	उत्पादन	1
tx_reconfig_mgmt_write	इनपुट	1	TX पुनर्विन्यास प्रबंधन से पुनर्विन्यास Avalon-MM इंटरफेस
tx_reconfig_mgmt_read	इनपुट	1
tx_reconfig_mgmt_address	इनपुट	10
tx_reconfig_mgmt_writedata	इनपुट	32
tx_reconfig_mgmt_readdata	उत्पादन	32
tx_reconfig_mgmt_waitrequest	उत्पादन	1
पुनःकॉन्फ़िगरेशन_लेखन	उत्पादन	1	ट्रांसीवर के लिए एवलॉन-एमएम इंटरफेस का पुनर्संरचना
पुनःकॉन्फ़िगर_रीड	उत्पादन	1
जारी…

संकेत	दिशा	चौड़ाई	विवरण
पुनःकॉन्फ़िगर_पता	उत्पादन	10
पुनःकॉन्फ़िगरेशन_राइटडेटा	उत्पादन	32
rx_रीकॉन्फ़िगरेशन_रीडडेटा	इनपुट	32
rx_रीकॉन्फ़िगरेशन_वेटरिक्वेस्ट	इनपुट	1
tx_रीकॉन्फ़िगरेशन_रीडडेटा	इनपुट	1
tx_reconfig_waitrequest	इनपुट	1
rx_cal_व्यस्त	इनपुट	1	RX ट्रांसीवर से अंशांकन स्थिति संकेत
tx_cal_व्यस्त	इनपुट	1	TX ट्रांसीवर से अंशांकन स्थिति संकेत
rx_रीकॉन्फ़िगरेशन_कैल_व्यस्त	उत्पादन	1	RX ट्रांसीवर PHY रीसेट नियंत्रण के लिए अंशांकन स्थिति संकेत
tx_रीकॉन्फ़िगरेशन_कैल_व्यस्त	उत्पादन	1	TX ट्रांसीवर PHY रीसेट नियंत्रण से अंशांकन स्थिति संकेत

तालिका 45. RX-TX लिंक सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
रीसेट	इनपुट	1	वीडियो/ऑडियो/सहायक/साइडबैंड FIFO बफर पर रीसेट करें।
hdmi_tx_ls_clk	इनपुट	1	HDMI TX लिंक गति घड़ी
hdmi_आरएक्स_एलएस_clk	इनपुट	1	HDMI RX लिंक स्पीड घड़ी
hdmi_tx_vid_clk	इनपुट	1	HDMI TX वीडियो घड़ी
hdmi_rx_vid_clk	इनपुट	1	HDMI RX वीडियो घड़ी
hdmi_rx_लॉक	इनपुट	3	HDMI RX लॉक स्थिति को इंगित करता है
hdmi_rx_de	इनपुट	N	HDMI RX वीडियो इंटरफेस कोई दस = प्रति घड़ी प्रतीक
hdmi_rx_hsync	इनपुट	N
hdmi_rx_vsync	इनपुट	N
hdmi_rx_डाटा	इनपुट	एन*48
आरएक्स_ऑडियो_प्रारूप	इनपुट	5	HDMI RX ऑडियो इंटरफेस
rx_ऑडियो_मेटाडेटा	इनपुट	165
rx_ऑडियो_सूचना_ai	इनपुट	48
rx_ऑडियो_सीटीएस	इनपुट	20
rx_ऑडियो_एन	इनपुट	20
rx_ऑडियो_डीई	इनपुट	1
आरएक्स_ऑडियो_डेटा	इनपुट	256
आरएक्स_जीसीपी	इनपुट	6	HDMI RX साइडबैंड इंटरफेस
rx_info_avi	इनपुट	112
rx_info_vsi	इनपुट	61
जारी…

संकेत	दिशा	चौड़ाई	विवरण
rx_aux_eop	इनपुट	1	HDMI RX सहायक इंटरफेस
rx_aux_sop	इनपुट	1
rx_aux_वैध	इनपुट	1
rx_ऑक्स_डेटा	इनपुट	72
hdmi_tx_de	उत्पादन	N	HDMI TX वीडियो इंटरफेस कोई दस = प्रति घड़ी प्रतीक
hdmi_tx_hsync	उत्पादन	N
hdmi_tx_vsync	उत्पादन	N
hdmi_tx_डेटा	उत्पादन	एन*48
tx_ऑडियो_प्रारूप	उत्पादन	5	HDMI TX ऑडियो इंटरफेस
tx_ऑडियो_मेटाडेटा	उत्पादन	165
tx_ऑडियो_सूचना_ai	उत्पादन	48
tx_ऑडियो_सीटीएस	उत्पादन	20
tx_ऑडियो_एन	उत्पादन	20
tx_ऑडियो_डीई	उत्पादन	1
tx_ऑडियो_डेटा	उत्पादन	256
tx_जीसीपी	उत्पादन	6	HDMI TX साइडबैंड इंटरफेस
tx_info_avi	उत्पादन	112
tx_info_vsi	उत्पादन	61
tx_aux_eop	उत्पादन	1	HDMI TX सहायक इंटरफेस
tx_aux_sop	उत्पादन	1
tx_aux_वैध	उत्पादन	1
tx_ऑक्स_डेटा	उत्पादन	72
tx_aux_रेडी	उत्पादन	1

तालिका 46. प्लेटफ़ॉर्म डिज़ाइनर सिस्टम सिग्नल

संकेत	दिशा	चौड़ाई	विवरण
cpu_clk (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1	सीपीयू घड़ी
clock_bridge_0_in_clk_clk (इंटेल क्वार्टस प्राइम प्रो संस्करण)
cpu_clk_reset_n (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1	सीपीयू रीसेट
reset_bridge_0_reset_reset_n (इंटेल क्वार्टस प्राइम प्रो संस्करण)
tmds_bit_clock_ratio_pio_external_connectio n_export	इनपुट	1	टीएमडीएस बिट क्लॉक अनुपात
माप_पीआईओ_बाहरी_कनेक्शन_निर्यात	इनपुट	24	अपेक्षित TMDS घड़ी आवृत्ति
जारी…

संकेत	दिशा	चौड़ाई	विवरण
measure_valid_pio_external_connection_expor टी	इनपुट	1	यह दर्शाता है कि उपाय PIO वैध है
i2c_master_i2c_serial_sda_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	I2C मास्टर इंटरफेस
i2c_master_i2c_serial_scl_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
i2c_master_i2c_serial_sda_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
i2c_master_i2c_serial_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
i2c_master_ti_i2c_serial_sda_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
i2c_master_ti_i2c_serial_scl_in (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
i2c_master_ti_i2c_serial_sda_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
i2c_master_ti_i2c_serial_scl_oe (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	3	DDC और SCDC के लिए I2C मास्टर एवलॉन मेमोरी-मैप्ड इंटरफेस
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
oc_i2c_master_ti_avalon_anti_slave_address (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	3	बिटेक डॉटर कार्ड रिवीजन 2, T11 नियंत्रण के लिए I1181C मास्टर एवलॉन मेमोरी-मैप्ड इंटरफेस
oc_i2c_master_ti_avalon_anti_slave_write (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	1
oc_i2c_master_ti_avalon_anti_slave_readdata (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	इनपुट	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	उत्पादन	1
जारी…

संकेत	दिशा	चौड़ाई	विवरण
edid_ram_access_pio_external_connection_exp ort	उत्पादन	1	ईडीआईडी ​​रैम एक्सेस इंटरफेस. जब आप RX टॉप पर EDID RAM से लिखना या पढ़ना चाहते हैं, तो edid_ram_access_pio_ external_connection_ export का उपयोग करें। प्लेटफ़ॉर्म डिज़ाइनर में EDID RAM एक्सेस Avalon-MM स्लेव को शीर्ष-स्तरीय RX मॉड्यूल पर EDID RAM इंटरफ़ेस से कनेक्ट करें।
edid_ram_slave_translator_address	उत्पादन	8
edid_ram_slave_translator_write	उत्पादन	1
edid_ram_slave_translator_read	उत्पादन	1
edid_ram_slave_translator_readdata	इनपुट	8
edid_ram_slave_translator_writedata	उत्पादन	8
edid_ram_slave_translator_waitrequest	इनपुट	1
powerup_cal_done_export (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1	आरएक्स पीएमए पुनर्संरचना एवलॉन मेमोरी-मैप्ड इंटरफेस
rx_pma_cal_busy_export (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
rx_pma_ch_export (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	2
rx_pma_rcfg_mgmt_address (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	12
rx_pma_rcfg_mgmt_write (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
rx_pma_rcfg_mgmt_read (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
rx_pma_rcfg_mgmt_readdata (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	32
rx_pma_rcfg_mgmt_writedata (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	32
rx_pma_rcfg_mgmt_waitrequest (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
rx_pma_waitrequest_export (इंटेल क्वार्टस प्राइम प्रो संस्करण)	इनपुट	1
rx_rcfg_en_export (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
rx_rst_xcvr_export (इंटेल क्वार्टस प्राइम प्रो संस्करण)	उत्पादन	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	इनपुट	1	TX PLL पुनर्संरचना एवलॉन मेमोरी-मैप्ड इंटरफेस
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	उत्पादन	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	उत्पादन	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	उत्पादन	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	उत्पादन	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	इनपुट	32
जारी…

संकेत	दिशा	चौड़ाई	विवरण
tx_pll_waitrequest_pio_external_connection_ निर्यात	इनपुट	1	TX PLL प्रतीक्षा अनुरोध
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	उत्पादन	12	TX PMA पुनर्संरचना एवलॉन मेमोरी-मैप्ड इंटरफेस
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	उत्पादन	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	उत्पादन	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	इनपुट	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	उत्पादन	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	इनपुट	1
tx_pma_waitrequest_pio_external_connection_ निर्यात	इनपुट	1	TX PMA प्रतीक्षा अनुरोध
tx_pma_cal_busy_pio_external_connection_exp ort	इनपुट	1	TX PMA पुनर्गणना व्यस्त
tx_pma_ch_एक्सपोर्ट	उत्पादन	2	TX PMA चैनल
tx_rcfg_en_pio_external_connection_export	उत्पादन	1	TX PMA पुनर्संरचना सक्षम करें
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	उत्पादन	32	TX IOPLL पुनर्संरचना एवलॉन मेमोरी-मैप्ड इंटरफेस
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	इनपुट	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	इनपुट	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	उत्पादन	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	उत्पादन	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	उत्पादन	1
tx_os_pio_external_connection_export	उत्पादन	2	ओवरampलिंग कारक: • 0: कोई ओवर नहींampएक प्रकार का वृक्ष • 1: 3× ओवरampएक प्रकार का वृक्ष • 2: 4× ओवरampएक प्रकार का वृक्ष • 3: 5× ओवरampएक प्रकार का वृक्ष
tx_rst_pll_pio_external_connection_export	उत्पादन	1	IOPLL और TX PLL पर रीसेट करें
tx_rst_xcvr_pio_external_connection_export	उत्पादन	1	TX मूल PHY पर रीसेट करें
wd_timer_रीसेटअनुरोध_रीसेट	उत्पादन	1	वॉचडॉग टाइमर रीसेट
रंग_गहराई_pio_बाहरी_कनेक्शन_निर्यात	इनपुट	2	रंग गहराई
tx_hpd_ack_pio_external_connection_export	उत्पादन	1	TX हॉटप्लग के लिए हैंडशेकिंग का पता लगाएं
tx_hpd_req_pio_external_connection_export	इनपुट	1

3.8. डिज़ाइन RTL पैरामीटर
डिज़ाइन अनुभव को अनुकूलित करने के लिए HDMI TX और RX Top RTL पैरामीटर का उपयोग करेंampले.
अधिकांश डिज़ाइन पैरामीटर डिज़ाइन एक्स में उपलब्ध हैंampHDMI Intel FPGA IP पैरामीटर संपादक के ले टैब। आप अभी भी डिज़ाइन को बदल सकते हैंample सेटिंग्स आप
RTL पैरामीटर के माध्यम से पैरामीटर संपादक में बनाया गया।

तालिका 47. HDMI RX शीर्ष पैरामीटर

पैरामीटर	कीमत	विवरण
समर्थन_गहरा_रंग	• 0: कोई गहरा रंग नहीं • 1: गहरा रंग	यह निर्धारित करता है कि क्या कोर गहरे रंग प्रारूपों को एनकोड कर सकता है।
सहायक_समर्थन	• 0: कोई AUX नहीं • 1: औक्स	यह निर्धारित करता है कि सहायक चैनल एनकोडिंग शामिल है या नहीं।
प्रति_घड़ी_प्रतीक	8	इंटेल अरिया 8 डिवाइसों के लिए प्रति घड़ी 10 प्रतीकों का समर्थन करता है।
समर्थन_ऑडियो	• 0: कोई ऑडियो नहीं • 1: ऑडियो	यह निर्धारित करता है कि कोर ऑडियो को एनकोड कर सकता है या नहीं।
EDID_RAM_ADDR_WIDTH (इंटेल क्वार्टस प्राइम स्टैण्डर्ड संस्करण)	8 (डिफ़ॉल्ट मान)	EDID RAM आकार का लॉग आधार 2.
BITEC_बेटी_कार्ड_REV	• 0: किसी भी Bitec HDMI डॉटर कार्ड को लक्षित नहीं किया गया है • 4: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 4 का समर्थन करता है • 6: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 6 को लक्षित करना •11: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 11 (डिफ़ॉल्ट) को लक्षित करना	उपयोग किए गए Bitec HDMI डॉटर कार्ड के संशोधन को निर्दिष्ट करता है। जब आप संशोधन बदलते हैं, तो डिज़ाइन ट्रांसीवर चैनलों को स्वैप कर सकता है और Bitec HDMI डॉटर कार्ड आवश्यकताओं के अनुसार ध्रुवता को उलट सकता है। यदि आप BITEC_DAUGHTER_CARD_REV पैरामीटर को 0 पर सेट करते हैं, तो डिज़ाइन ट्रांसीवर चैनलों और ध्रुवता में कोई बदलाव नहीं करता है।
ध्रुवीयता_उलटाव	• 0: ध्रुवीयता उलटें • 1: ध्रुवता को उलटें नहीं	इनपुट डेटा के प्रत्येक बिट के मान को उलटने के लिए इस पैरामीटर को 1 पर सेट करें। इस पैरामीटर को 1 पर सेट करने से RX ट्रांसीवर के rx_polinv पोर्ट को 4'b1111 असाइन किया जाता है।

तालिका 48. HDMI TX शीर्ष पैरामीटर

पैरामीटर	कीमत	विवरण
USE_FPLL	1	केवल Intel Cyclone® 10 GX डिवाइस के लिए fPLL को TX PLL के रूप में सपोर्ट करता है। इस पैरामीटर को हमेशा 1 पर सेट करें।
समर्थन_गहरा_रंग	• 0: कोई गहरा रंग नहीं • 1: गहरा रंग	यह निर्धारित करता है कि क्या कोर गहरे रंग प्रारूपों को एनकोड कर सकता है।
सहायक_समर्थन	• 0: कोई AUX नहीं • 1: औक्स	यह निर्धारित करता है कि सहायक चैनल एनकोडिंग शामिल है या नहीं।
प्रति_घड़ी_प्रतीक	8	इंटेल अरिया 8 डिवाइसों के लिए प्रति घड़ी 10 प्रतीकों का समर्थन करता है।
जारी…

पैरामीटर	कीमत	विवरण
समर्थन_ऑडियो	• 0: कोई ऑडियो नहीं • 1: ऑडियो	यह निर्धारित करता है कि कोर ऑडियो को एनकोड कर सकता है या नहीं।
BITEC_बेटी_कार्ड_REV	• 0: किसी भी Bitec HDMI डॉटर कार्ड को लक्षित नहीं किया गया है • 4: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 4 का समर्थन करता है • 6: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 6 को लक्षित करना • 11: बिटेक एचडीएमआई डॉटर कार्ड संशोधन 11 (डिफ़ॉल्ट) को लक्षित करना	उपयोग किए गए Bitec HDMI डॉटर कार्ड के संशोधन को निर्दिष्ट करता है। जब आप संशोधन बदलते हैं, तो डिज़ाइन ट्रांसीवर चैनलों को स्वैप कर सकता है और Bitec HDMI डॉटर कार्ड आवश्यकताओं के अनुसार ध्रुवता को उलट सकता है। यदि आप BITEC_DAUGHTER_CARD_REV पैरामीटर को 0 पर सेट करते हैं, तो डिज़ाइन ट्रांसीवर चैनलों और ध्रुवता में कोई बदलाव नहीं करता है।
ध्रुवीयता_उलटाव	• 0: ध्रुवीयता उलटें • 1: ध्रुवता को उलटें नहीं	इनपुट डेटा के प्रत्येक बिट के मान को उलटने के लिए इस पैरामीटर को 1 पर सेट करें। इस पैरामीटर को 1 पर सेट करने से TX ट्रांसीवर के tx_polinv पोर्ट को 4'b1111 असाइन किया जाता है।

3.9. हार्डवेयर सेटअप
एचडीएमआई इंटेल एफपीजीए आईपी डिजाइन एक्सampयह HDMI 2.0b सक्षम है और मानक HDMI वीडियो स्ट्रीम के लिए लूपथ्रू प्रदर्शन करता है।
हार्डवेयर परीक्षण चलाने के लिए, एक HDMI-सक्षम डिवाइस को कनेक्ट करें - जैसे कि HDMI इंटरफ़ेस वाला ग्राफ़िक्स कार्ड - ट्रांसीवर नेटिव PHY RX ब्लॉक और HDMI सिंक से कनेक्ट करें
इनपुट.

1. एचडीएमआई सिंक पोर्ट को एक मानक वीडियो स्ट्रीम में डिकोड करता है और उसे क्लॉक रिकवरी कोर को भेजता है।
2. HDMI RX कोर वीडियो, सहायक और ऑडियो डेटा को डीकोड करता है, जिसे DCFIFO के माध्यम से HDMI TX कोर के समानांतर लूप किया जाता है।
3. एफएमसी डॉटर कार्ड का एचडीएमआई स्रोत पोर्ट छवि को मॉनिटर तक पहुंचाता है।

टिप्पणी:
यदि आप किसी अन्य Intel FPGA डेवलपमेंट बोर्ड का उपयोग करना चाहते हैं, तो आपको डिवाइस असाइनमेंट और पिन असाइनमेंट बदलना होगा। Intel Arria 10 FPGA डेवलपमेंट किट और Bitec HDMI 2.0 डॉटर कार्ड के लिए ट्रांसीवर एनालॉग सेटिंग का परीक्षण किया जाता है। आप अपने बोर्ड के लिए सेटिंग संशोधित कर सकते हैं।

तालिका 49. ऑन-बोर्ड पुश बटन और उपयोगकर्ता एलईडी फ़ंक्शन

पुश बटन/एलईडी	समारोह
cpu_resetn	सिस्टम रीसेट करने के लिए एक बार दबाएँ।
उपयोगकर्ता_पीबी[0]	HPD सिग्नल को मानक HDMI स्रोत पर टॉगल करने के लिए एक बार दबाएँ।
उपयोगकर्ता_पीबी[1]	• TX कोर को DVI एनकोडेड सिग्नल भेजने का निर्देश देने के लिए दबाकर रखें। • HDMI एनकोडेड सिग्नल भेजने के लिए रिलीज़ करें।
उपयोगकर्ता_पीबी[2]	• TX कोर को साइडबैंड सिग्नल से इन्फोफ्रेम भेजना बंद करने का निर्देश देने के लिए दबाकर रखें। • साइडबैंड सिग्नलों से इन्फोफ्रेम्स भेजना पुनः आरंभ करने के लिए रिलीज़ करें।
उपयोगकर्ता_एलईडी[0]	आरएक्स एचडीएमआई पीएलएल लॉक स्थिति. • 0 = अनलॉक • 1 = लॉक किया गया
उपयोगकर्ता_एलईडी[1]	आरएक्स ट्रांसीवर तैयार स्थिति.
जारी…

पुश बटन/एलईडी	समारोह
	• 0 = तैयार नहीं • 1 = तैयार
उपयोगकर्ता_एलईडी[2]	आरएक्स एचडीएमआई कोर लॉक स्थिति. • 0 = कम से कम 1 चैनल अनलॉक किया गया • 1 = सभी 3 चैनल लॉक
उपयोगकर्ता_एलईडी[3]	आरएक्स ओवरampलिंग स्थिति. • 0 = नॉन-ओवरamp(इंटेल अरिया 1,000 डिवाइस में डेटा दर > 10 एमबीपीएस) • 1 = ओवरamp(इंटेल अरिया 100 डिवाइस में डेटा दर < 10 एमबीपीएस)
उपयोगकर्ता_एलईडी[4]	TX HDMI PLL लॉक स्थिति. • 0 = अनलॉक • 1 = लॉक किया गया
उपयोगकर्ता_एलईडी[5]	TX ट्रांसीवर तैयार स्थिति. • 0 = तैयार नहीं • 1 = तैयार
उपयोगकर्ता_एलईडी[6]	TX ट्रांसीवर PLL लॉक स्थिति. • 0 = अनलॉक • 1 = लॉक किया गया
उपयोगकर्ता_एलईडी[7]	TX ओवरampलिंग स्थिति. • 0 = नॉन-ओवरamp(इंटेल अरिया 1,000 डिवाइस में डेटा दर > 10 एमबीपीएस) • 1 = ओवरamp(इंटेल अरिया 1,000 डिवाइस में डेटा दर < 10 एमबीपीएस)

3.10। सिमुलेशन टेस्टबेंच
सिमुलेशन टेस्टबेंच, RX कोर के लिए HDMI TX सीरियल लूपबैक का अनुकरण करता है।
टिप्पणी:
यह सिमुलेशन टेस्टबेंच उन डिज़ाइनों के लिए समर्थित नहीं है जिनमें I2C पैरामीटर शामिल है।

3. एचडीएमआई 2.0 डिज़ाइन एक्सample (समर्थन FRL = 0)
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चित्र 28. HDMI इंटेल FPGA IP सिमुलेशन टेस्टबेंच ब्लॉक आरेख

तालिका 50. टेस्टबेंच घटक

अवयव	विवरण
वीडियो टीपीजी	वीडियो टेस्ट पैटर्न जनरेटर (टीपीजी) वीडियो उत्तेजना प्रदान करता है।
ऑडियो एसampले जेन	ऑडियोampले जनरेटर ऑडियो प्रदान करता हैampजनरेटर ऑडियो चैनल के माध्यम से प्रेषित करने के लिए एक वृद्धिशील परीक्षण डेटा पैटर्न उत्पन्न करता है।
औक्स सोampले जेन	ऑक्स एसampले जनरेटर सहायक एस प्रदान करता हैampजनरेटर ट्रांसमीटर से प्रेषित किए जाने वाले एक निश्चित डेटा को उत्पन्न करता है।
सीआरसी जांच	यह चेकर सत्यापित करता है कि क्या TX ट्रांसीवर की घड़ी की आवृत्ति वांछित डेटा दर से मेल खाती है।
ऑडियो डेटा जाँच	ऑडियो डेटा जांच यह तुलना करती है कि क्या वृद्धिशील परीक्षण डेटा पैटर्न सही ढंग से प्राप्त और डिकोड किया गया है।
ऑक्स डेटा जाँच	ऑक्स डेटा जांच यह तुलना करती है कि क्या अपेक्षित ऑक्स डेटा रिसीवर पक्ष पर सही ढंग से प्राप्त और डिकोड किया गया है।

HDMI सिमुलेशन टेस्टबेंच निम्नलिखित सत्यापन परीक्षण करता है:

एचडीएमआई सुविधा	सत्यापन
वीडियो डेटा	• टेस्टबेंच इनपुट और आउटपुट वीडियो पर सीआरसी जांच लागू करता है। • यह प्राप्त वीडियो डेटा में गणना की गई CRC के विरुद्ध प्रेषित डेटा के CRC मान की जांच करता है। • टेस्टबेंच रिसीवर से 4 स्थिर V-SYNC सिग्नल का पता लगाने के बाद जाँच करता है।
सहायक डेटा	• ऑक्स एसampजनरेटर ट्रांसमीटर से प्रेषित करने के लिए एक निश्चित डेटा उत्पन्न करता है। • रिसीवर की ओर, जनरेटर तुलना करता है कि अपेक्षित सहायक डेटा सही ढंग से प्राप्त और डिकोड किया गया है या नहीं।
ऑडियो डेटा	• ऑडियोampजनरेटर ऑडियो चैनल के माध्यम से प्रेषित किए जाने वाले एक बढ़ते परीक्षण डेटा पैटर्न को उत्पन्न करता है। • रिसीवर की ओर, ऑडियो डेटा चेकर जाँचता है और तुलना करता है कि क्या वृद्धिशील परीक्षण डेटा पैटर्न सही ढंग से प्राप्त और डिकोड किया गया है।

एक सफल अनुकरण निम्न संदेश के साथ समाप्त होता है:
# प्रतीक_प्रति_घड़ी = 2
# वीआईसी = 4
# FRL_RATE = 0
# बीपीपी = 0
# ऑडियो_फ्रीक्वेंसी (kHz) = 48
# ऑडियो_चैनल = 8
# सिमुलेशन पास

तालिका 51. HDMI इंटेल FPGA आईपी डिज़ाइन उदाहरणample समर्थित सिमुलेटर

सिम्युलेटर	वेरिलॉग एचडीएल	वीएचडीएल
मॉडलसिम – इंटेल FPGA संस्करण / मॉडलसिम – इंटेल FPGA स्टार्टर संस्करण	हाँ	हाँ
वीसीएस/वीसीएस एमएक्स	हाँ	हाँ
रिवेरा-प्रो	हाँ	हाँ
एक्सेलियम समानांतर	हाँ	नहीं

3.11. अपने डिज़ाइन को अपग्रेड करना
तालिका 52. HDMI डिज़ाइन उदाहरणampपिछले इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण के साथ संगतता

डिजाइन पूर्वampले वेरिएंट	इंटेल क्वार्टस प्राइम प्रो संस्करण 20.3 में अपग्रेड करने की क्षमता
HDMI 2.0 डिज़ाइन एक्सample (समर्थन FRL = 0)	नहीं

किसी भी गैर-संगत डिज़ाइन के लिएampलेस, आपको निम्नलिखित कार्य करने होंगे:

1. एक नया डिज़ाइन बनाएंampअपने मौजूदा डिज़ाइन के समान कॉन्फ़िगरेशन का उपयोग करके वर्तमान इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ़्टवेयर संस्करण में लॉग इन करें।
2. संपूर्ण डिज़ाइन की तुलना करेंampले निर्देशिका डिजाइन पूर्व के साथampपिछले इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण का उपयोग करके उत्पन्न किया गया। पोर्ट ओवर में पाए गए परिवर्तन।

एचडीसीपी ओवर एचडीएमआई 2.0/2.1 डिज़ाइन एक्सample

एचडीएमआई हार्डवेयर डिजाइन पर एचडीसीपीampयह आपको HDCP सुविधा की कार्यक्षमता का मूल्यांकन करने में मदद करता है और आपको अपने Intel Arria 10 डिज़ाइनों में इस सुविधा का उपयोग करने में सक्षम बनाता है।
टिप्पणी:
HDCP सुविधा इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ़्टवेयर में शामिल नहीं है। HDCP सुविधा तक पहुँचने के लिए, Intel से संपर्क करें https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. उच्च बैंडविड्थ डिजिटल सामग्री संरक्षण (एचडीसीपी)
उच्च-बैंडविड्थ डिजिटल सामग्री संरक्षण (एचडीसीपी) डिजिटल अधिकार संरक्षण का एक रूप है जो स्रोत और डिस्प्ले के बीच एक सुरक्षित कनेक्शन बनाता है।
इंटेल ने मूल तकनीक बनाई है, जिसे डिजिटल कंटेंट प्रोटेक्शन एलएलसी समूह द्वारा लाइसेंस प्राप्त है। एचडीसीपी एक कॉपी प्रोटेक्शन विधि है, जिसमें ऑडियो/वीडियो स्ट्रीम को ट्रांसमीटर और रिसीवर के बीच एन्क्रिप्ट किया जाता है, जिससे इसे अवैध कॉपी होने से बचाया जाता है।
एचडीसीपी विशेषताएं एचडीसीपी विनिर्देश संस्करण 1.4 और एचडीसीपी विनिर्देश संस्करण 2.3 का पालन करती हैं।
एचडीसीपी 1.4 और एचडीसीपी 2.3 आईपी सभी गणनाएं हार्डवेयर कोर लॉजिक के भीतर करते हैं, तथा एन्क्रिप्टेड आईपी के बाहर से किसी भी गोपनीय मान (जैसे निजी कुंजी और सत्र कुंजी) तक पहुंच नहीं हो पाती।

तालिका 53. एचडीसीपी आईपी फ़ंक्शन

एचडीसीपी आईपी	कार्य
एचडीसीपी 1.4 आईपी	• प्रमाणीकरण विनिमय — मास्टर कुंजी की गणना (किमी) — यादृच्छिक An की पीढ़ी — सत्र कुंजी (Ks), M0 और R0 की गणना। • पुनरावर्तक के साथ प्रमाणीकरण — V और V' की गणना और सत्यापन • लिंक अखंडता सत्यापन — फ्रेम कुंजी (Ki), Mi और Ri की गणना।
जारी…

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा लिखित रूप में स्पष्ट रूप से सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें।
*अन्य नामों और ब्रांडों पर दूसरों की संपत्ति होने का दावा किया जा सकता है।

आईएसओ
9001:2015
दर्ज कराई

एचडीसीपी आईपी	कार्य
	• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, और hdcpRngCipher सहित सभी सिफर मोड • मूल एन्क्रिप्शन स्थिति सिग्नलिंग (DVI) और उन्नत एन्क्रिप्शन स्थिति सिग्नलिंग (HDMI) • ट्रू रैंडम नंबर जनरेटर (TRNG) — हार्डवेयर आधारित, पूर्ण डिजिटल कार्यान्वयन और गैर-नियतात्मक यादृच्छिक संख्या जनरेटर
एचडीसीपी 2.3 आईपी	• मास्टर कुंजी (km), सत्र कुंजी (ks) और नॉन्स (rn, riv) जनरेशन — NIST.SP800-90A यादृच्छिक संख्या पीढ़ी के अनुरूप • प्रमाणीकरण और कुंजी विनिमय — NIST.SP800-90A के अनुरूप rtx और rrx के लिए यादृच्छिक संख्याओं का सृजन यादृच्छिक संख्या सृजन — डीसीपी सार्वजनिक कुंजी (kpubdcp) का उपयोग करके रिसीवर प्रमाणपत्र (certrx) का हस्ताक्षर सत्यापन — 3072 बिट्स RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) मास्टर कुंजी का एन्क्रिप्शन और डिक्रिप्शन (किमी) — AES-CTR मोड का उपयोग करके kd (dkey0, dkey1) की व्युत्पत्ति — H और H' की गणना और सत्यापन — एकह (किमी) और किमी (युग्मन) की गणना • पुनरावर्तक के साथ प्रमाणीकरण — V और V' की गणना और सत्यापन — एम और एम' की गणना और सत्यापन • सिस्टम नवीकरणीयता (एसआरएम) — kpubdcp का उपयोग करके SRM हस्ताक्षर सत्यापन — 3072 बिट्स RSASSA-PKCS#1 v1.5 • सत्र कुंजी विनिमय • एडकी(केएस) और रिव का निर्माण और गणना। • AES-CTR मोड का उपयोग करके dkey2 की व्युत्पत्ति • स्थानीयता जाँच — L और L' की गणना और सत्यापन — नॉन्स की पीढ़ी (आरएन) • डेटा स्ट्रीम प्रबंधन — एईएस-सीटीआर मोड आधारित कुंजी स्ट्रीम जनरेशन • असममित क्रिप्टो एल्गोरिदम — 1024 (kpubrx) और 3072 (kpubdcp) बिट्स की मापांक लंबाई वाला RSA — RSA-CRT (चीनी अवशेष प्रमेय) 512 (kprivrx) बिट्स की मापांक लंबाई और 512 (kprivrx) बिट्स की घातांक लंबाई के साथ • निम्न-स्तरीय क्रिप्टोग्राफ़िक फ़ंक्शन — सममित क्रिप्टो एल्गोरिदम • 128 बिट की कुंजी लंबाई के साथ AES-CTR मोड — हैश, एमजीएफ और एचएमएसी एल्गोरिदम • SHA256 • एचएमएसी-SHA256 • एमजीएफ1-एसएचए256 — सत्य यादृच्छिक संख्या जनरेटर (TRNG) • NIST.SP800-90A अनुपालक • हार्डवेयर आधारित, पूर्ण डिजिटल कार्यान्वयन और गैर-नियतात्मक यादृच्छिक संख्या जनरेटर

4.1.1. एचडीसीपी ओवर एचडीएमआई डिज़ाइन एक्सampले आर्किटेक्चर
एचडीसीपी सुविधा डेटा की सुरक्षा करती है क्योंकि डेटा एचडीएमआई या अन्य एचडीसीपी-संरक्षित डिजिटल इंटरफेस के माध्यम से जुड़े उपकरणों के बीच प्रेषित होता है।
एचडीसीपी-संरक्षित प्रणालियों में तीन प्रकार के उपकरण शामिल हैं:

4. एचडीसीपी ओवर एचडीएमआई 2.0/2.1 डिज़ाइन एक्सample
683156 | 2022.12.27
• स्रोत (टेक्सास)
• सिंक (आरएक्स)
• रिपीटर्स
यह डिजाइन पूर्वampयह एक रिपीटर डिवाइस में HDCP सिस्टम को प्रदर्शित करता है, जहाँ यह डेटा स्वीकार करता है, डिक्रिप्ट करता है, फिर डेटा को फिर से एन्क्रिप्ट करता है, और अंत में डेटा को फिर से प्रसारित करता है। रिपीटर्स में HDMI इनपुट और आउटपुट दोनों होते हैं। यह HDMI सिंक और स्रोत के बीच एक सीधा HDMI वीडियो स्ट्रीम पास-थ्रू करने के लिए FIFO बफ़र्स को इंस्टेंटिएट करता है। यह कुछ सिग्नल प्रोसेसिंग कर सकता है, जैसे कि FIFO बफ़र्स को वीडियो और इमेज प्रोसेसिंग (VIP) सूट IP कोर के साथ बदलकर वीडियो को उच्च रिज़ॉल्यूशन फ़ॉर्मेट में बदलना।

चित्र 29. एचडीएमआई पर एचडीसीपी डिज़ाइन उदाहरणampले ब्लॉक आरेख

डिज़ाइन उदाहरण की वास्तुकला के बारे में निम्नलिखित विवरणample एचडीएमआई डिजाइन उदाहरण पर एचडीसीपी के अनुरूप हैampले ब्लॉक आरेख। जब समर्थन FRL = 1 या
समर्थन HDCP कुंजी प्रबंधन = 1, डिजाइन पूर्वampले पदानुक्रम पृष्ठ 29 पर चित्र 95 से थोड़ा अलग है लेकिन अंतर्निहित एचडीसीपी फ़ंक्शन वही रहते हैं
वही।

1. HDCP1x और HDCP2x वे IP हैं जो HDMI Intel FPGA IP पैरामीटर संपादक के माध्यम से उपलब्ध हैं। जब आप पैरामीटर संपादक में HDMI IP कॉन्फ़िगर करते हैं, तो आप सबसिस्टम के हिस्से के रूप में HDCP1x या HDCP2x या दोनों IP को सक्षम और शामिल कर सकते हैं। दोनों HDCP IP सक्षम होने पर, HDMI IP खुद को कैस्केड टोपोलॉजी में कॉन्फ़िगर करता है जहाँ HDCP2x और HDCP1x IP बैक-टू-बैक कनेक्ट होते हैं।
   • HDMI TX का HDCP इग्रेस इंटरफ़ेस अनएन्क्रिप्टेड ऑडियो वीडियो डेटा भेजता है।
   • अनएन्क्रिप्टेड डेटा सक्रिय HDCP ब्लॉक द्वारा एन्क्रिप्ट हो जाता है और लिंक पर संचरण के लिए HDCP इनग्रेस इंटरफ़ेस पर HDMI TX में वापस भेज दिया जाता है।
   • प्रमाणीकरण मास्टर नियंत्रक के रूप में CPU सबसिस्टम यह सुनिश्चित करता है कि किसी भी समय केवल एक HDCP TX IP सक्रिय हो और दूसरा निष्क्रिय हो।
   • इसी प्रकार, HDCP RX बाहरी HDCP TX से लिंक पर प्राप्त डेटा को भी डिक्रिप्ट करता है।
2. आपको HDCP IP को डिजिटल कंटेंट प्रोटेक्शन (DCP) द्वारा जारी प्रोडक्शन कुंजियों के साथ प्रोग्राम करना होगा। निम्नलिखित कुंजियाँ लोड करें:
   तालिका 54. डीसीपी द्वारा जारी उत्पादन कुंजियाँ
   

   एचडीसीपी	TX / RX	कुंजियाँ
   एचडीसीपी2x	TX	16 बाइट्स: वैश्विक स्थिरांक (lc128)
   	RX	• 16 बाइट्स (TX के समान): वैश्विक स्थिरांक (lc128) • 320 बाइट्स: RSA निजी कुंजी (kprivrx) • 522 बाइट्स: RSA सार्वजनिक कुंजी प्रमाणपत्र (certrx)
   एचडीसीपी1x	TX	• 5 बाइट्स: TX कुंजी चयन वेक्टर (Aksv) • 280 बाइट्स: TX निजी डिवाइस कुंजियाँ (Akeys)
   	RX	• 5 बाइट्स: RX कुंजी चयन वेक्टर (Bksv) • 280 बाइट्स: RX निजी डिवाइस कुंजियाँ (Bkeys)

   डिजाइन पूर्वample कुंजी मेमोरी को सरल दोहरे पोर्ट, दोहरे क्लॉक सिंक्रोनस RAM के रूप में लागू करता है। HDCP2x TX जैसे छोटे कुंजी आकार के लिए, IP नियमित तर्क में रजिस्टरों का उपयोग करके कुंजी मेमोरी को लागू करता है।
   नोट: इंटेल डिज़ाइन अपवाद के साथ HDCP उत्पादन कुंजियाँ प्रदान नहीं करता हैampकिसी भी परिस्थिति में ले या इंटेल FPGA IPs। HDCP IPs या डिज़ाइन एक्स का उपयोग करने के लिएampइसके लिए, आपको एचडीसीपी को अपनाना होगा और डिजिटल कंटेंट प्रोटेक्शन एलएलसी (डीसीपी) से सीधे उत्पादन कुंजी प्राप्त करनी होगी।
   डिज़ाइन एक्स चलाने के लिएampले, आप या तो कुंजी मेमोरी संपादित करें fileउत्पादन कुंजियों को शामिल करने या बाहरी भंडारण डिवाइस से उत्पादन कुंजियों को सुरक्षित रूप से पढ़ने और रन टाइम पर कुंजी मेमोरी में लिखने के लिए लॉजिक ब्लॉक को लागू करने के लिए संकलन समय पर s का उपयोग किया जाता है।

3. आप HDCP2x IP में लागू क्रिप्टोग्राफ़िक फ़ंक्शन को 200 मेगाहर्ट्ज तक की किसी भी आवृत्ति के साथ क्लॉक कर सकते हैं। इस क्लॉक की आवृत्ति यह निर्धारित करती है कि कितनी तेज़ी से
   HDCP2x प्रमाणीकरण संचालित होता है। आप Nios II प्रोसेसर के लिए उपयोग की जाने वाली 100 मेगाहर्ट्ज घड़ी को साझा करने का विकल्प चुन सकते हैं, लेकिन 200 मेगाहर्ट्ज घड़ी का उपयोग करने की तुलना में प्रमाणीकरण विलंबता दोगुनी होगी।
4. एचडीसीपी टीएक्स और एचडीसीपी आरएक्स के बीच आदान-प्रदान किए जाने वाले मानों को एचडीसीपी के एचडीएमआई डीडीसी इंटरफेस (आई2 सी सीरियल इंटरफेस) पर संप्रेषित किया जाता है।
   संरक्षित इंटरफ़ेस। HDCP RX को प्रत्येक लिंक के लिए I2C बस पर एक तार्किक डिवाइस प्रस्तुत करना चाहिए जिसका वह समर्थन करता है। I2C स्लेव को 0x74 के डिवाइस पते के साथ HDCP पोर्ट के लिए डुप्लिकेट किया गया है। यह HDCP2x और HDCP1x RX IP दोनों के HDCP रजिस्टर पोर्ट (एवलॉन-MM) को चलाता है।
5. HDMI TX, RX से EDID पढ़ने और HDMI 2.0 संचालन के लिए आवश्यक SCDC डेटा को RX में स्थानांतरित करने के लिए IC मास्टर का उपयोग करता है। वही I2C मास्टर जो Nios II प्रोसेसर द्वारा संचालित होता है, उसका उपयोग TX और RX के बीच HDCP संदेशों को स्थानांतरित करने के लिए भी किया जाता है। I2C मास्टर CPU सबसिस्टम में एम्बेडेड होता है।
6. Nios II प्रोसेसर प्रमाणीकरण प्रोटोकॉल में मास्टर के रूप में कार्य करता है और HDCP2x और HDCP1x TX दोनों के नियंत्रण और स्थिति रजिस्टर (एवलॉन-MM) को चलाता है
   आईपी। सॉफ़्टवेयर ड्राइवर प्रमाणीकरण प्रोटोकॉल स्टेट मशीन को लागू करता है जिसमें प्रमाणपत्र हस्ताक्षर सत्यापन, मास्टर कुंजी एक्सचेंज, लोकेलिटी चेक, सत्र कुंजी एक्सचेंज, पेयरिंग, लिंक अखंडता जांच (एचडीसीपी1एक्स), और टोपोलॉजी सूचना प्रसार और स्ट्रीम प्रबंधन सूचना प्रसार जैसे रिपीटर्स के साथ प्रमाणीकरण शामिल है। सॉफ़्टवेयर ड्राइवर प्रमाणीकरण प्रोटोकॉल द्वारा आवश्यक किसी भी क्रिप्टोग्राफ़िक फ़ंक्शन को लागू नहीं करते हैं। इसके बजाय, एचडीसीपी आईपी हार्डवेयर सभी क्रिप्टोग्राफ़िक फ़ंक्शन को लागू करता है ताकि यह सुनिश्चित हो सके कि कोई गोपनीय मान एक्सेस नहीं किया जा सकता है।
   7. एक सच्चे रिपीटर प्रदर्शन में जहां टोपोलॉजी सूचना को अपस्ट्रीम में प्रसारित करना आवश्यक है, Nios II प्रोसेसर HDCP2x और HDCP1x RX IP दोनों के रिपीटर मैसेज पोर्ट (एवलॉन-MM) को चलाता है। Nios II प्रोसेसर RX REPEATER बिट को 0 पर साफ़ कर देता है जब यह पता लगाता है कि कनेक्टेड डाउनस्ट्रीम HDCP-सक्षम नहीं है या जब कोई डाउनस्ट्रीम कनेक्ट नहीं है। डाउनस्ट्रीम कनेक्शन के बिना, RX सिस्टम अब रिपीटर के बजाय एक एंड-पॉइंट रिसीवर है। इसके विपरीत, Nios II प्रोसेसर डाउनस्ट्रीम के HDCP-सक्षम होने का पता लगाने पर RX REPEATER बिट को 1 पर सेट करता है।

4.2. Nios II प्रोसेसर सॉफ्टवेयर प्रवाह
Nios II सॉफ्टवेयर फ्लोचार्ट में HDMI अनुप्रयोग पर HDCP प्रमाणीकरण नियंत्रण शामिल हैं।
चित्र 30. Nios II प्रोसेसर सॉफ्टवेयर फ़्लोचार्ट

1. Nios II सॉफ्टवेयर HDMI TX PLL, TX ट्रांसीवर PHY, I2C मास्टर और बाहरी TI रिटाइमर को प्रारंभ और रीसेट करता है।
2. Nios II सॉफ़्टवेयर RX दर पहचान सर्किट से आवधिक दर पहचान वैध सिग्नल को पोल करता है ताकि यह निर्धारित किया जा सके कि वीडियो रिज़ॉल्यूशन बदला है या नहीं और TX पुनर्संरचना की आवश्यकता है या नहीं। सॉफ़्टवेयर TX हॉट-प्लग डिटेक्ट सिग्नल को भी पोल करता है ताकि यह निर्धारित किया जा सके कि TX हॉट-प्लग इवेंट हुआ है या नहीं।
3. जब RX दर पहचान सर्किट से वैध सिग्नल प्राप्त होता है, तो Nios II सॉफ़्टवेयर HDMI RX से SCDC और क्लॉक डेप्थ मानों को पढ़ता है और पता लगाए गए दर के आधार पर क्लॉक फ़्रीक्वेंसी बैंड को पुनः प्राप्त करता है ताकि यह निर्धारित किया जा सके कि HDMI TX PLL और ट्रांसीवर PHY पुनर्संरचना की आवश्यकता है या नहीं। यदि TX पुनर्संरचना की आवश्यकता है, तो Nios II सॉफ़्टवेयर I2C मास्टर को SCDC मान को बाहरी RX पर भेजने का आदेश देता है। फिर यह HDMI TX PLL और TX ट्रांसीवर को पुनर्संयोजित करने का आदेश देता है
   PHY, उसके बाद डिवाइस रीकैलिब्रेशन, और रीसेट अनुक्रम। यदि दर में कोई परिवर्तन नहीं होता है, तो न तो TX पुनर्संरचना और न ही HDCP पुनः प्रमाणीकरण की आवश्यकता होती है।
4. जब TX हॉट-प्लग घटना घटित होती है, तो Nios II सॉफ्टवेयर I2C मास्टर को SCDC मान को बाहरी RX पर भेजने, और फिर RX से EDID पढ़ने का आदेश देता है
   और आंतरिक EDID RAM को अपडेट करें। फिर सॉफ्टवेयर EDID जानकारी को अपस्ट्रीम तक प्रसारित करता है।
5. Nios II सॉफ्टवेयर I2C मास्टर को बाह्य RX से ऑफसेट 0x50 पढ़ने का आदेश देकर HDCP गतिविधि शुरू करता है, ताकि पता लगाया जा सके कि डाउनस्ट्रीम HDCP-सक्षम है या नहीं, या
   अन्यथा:
   • यदि लौटाया गया HDCP2Version मान 1 है, तो डाउनस्ट्रीम HDCP2xcapable है।
   • यदि संपूर्ण 0x50 रीड्स का लौटाया गया मान 0 है, तो डाउनस्ट्रीम HDCP1x-सक्षम है।
   • यदि संपूर्ण 0x50 रीड्स का लौटाया गया मान 1 है, तो डाउनस्ट्रीम या तो HDCP-सक्षम नहीं है या निष्क्रिय है।
   • यदि डाउनस्ट्रीम पहले से HDCP-सक्षम या निष्क्रिय नहीं है, लेकिन वर्तमान में HDCP-सक्षम है, तो सॉफ्टवेयर रिपीटर अपस्ट्रीम (RX) के REPEATER बिट को 1 पर सेट करता है, यह इंगित करने के लिए कि RX अब एक रिपीटर है।
   • यदि डाउनस्ट्रीम पहले से HDCP-सक्षम है, लेकिन वर्तमान में HDCP-सक्षम या निष्क्रिय नहीं है, तो सॉफ्टवेयर REPEATER बिट को 0 पर सेट करता है, यह इंगित करने के लिए कि RX अब एक एंडपॉइंट रिसीवर है।
6. सॉफ्टवेयर HDCP2x प्रमाणीकरण प्रोटोकॉल आरंभ करता है जिसमें RX प्रमाणपत्र हस्ताक्षर सत्यापन, मास्टर कुंजी विनिमय, स्थान जांच, सत्र कुंजी विनिमय, युग्मन, टोपोलॉजी सूचना प्रसार जैसे रिपीटर्स के साथ प्रमाणीकरण शामिल है।
7. प्रमाणीकृत अवस्था में, Nios II सॉफ्टवेयर I2C मास्टर को बाह्य RX से RxStatus रजिस्टर को पोल करने का आदेश देता है, और यदि सॉफ्टवेयर पाता है कि REAUTH_REQ बिट सेट है, तो यह पुनः-प्रमाणीकरण आरंभ करता है और TX एन्क्रिप्शन को निष्क्रिय कर देता है।
8. जब डाउनस्ट्रीम एक रिपीटर होता है और RxStatus रजिस्टर का READY बिट 1 पर सेट होता है, तो यह आमतौर पर संकेत देता है कि डाउनस्ट्रीम टोपोलॉजी बदल गई है। इसलिए, Nios II सॉफ़्टवेयर I2C मास्टर को डाउनस्ट्रीम से रिसीवरआईडी_लिस्ट पढ़ने और सूची को सत्यापित करने का आदेश देता है। यदि सूची मान्य है और कोई टोपोलॉजी त्रुटि नहीं पाई जाती है, तो सॉफ़्टवेयर कंटेंट स्ट्रीम मैनेजमेंट मॉड्यूल पर आगे बढ़ता है। अन्यथा, यह पुनः प्रमाणीकरण शुरू करता है और TX एन्क्रिप्शन को अक्षम करता है।
9. Nios II सॉफ़्टवेयर ReceiverID_List और RxInfo मान तैयार करता है और फिर रिपीटर अपस्ट्रीम (RX) के Avalon-MM रिपीटर मैसेज पोर्ट पर लिखता है। फिर RX सूची को बाहरी TX (अपस्ट्रीम) में प्रसारित करता है।
10. इस बिंदु पर प्रमाणीकरण पूरा हो गया है। सॉफ़्टवेयर TX एन्क्रिप्शन सक्षम करता है।
11. यह सॉफ्टवेयर HDCP1x प्रमाणीकरण प्रोटोकॉल आरंभ करता है जिसमें कुंजी विनिमय और रिपीटर्स के साथ प्रमाणीकरण शामिल होता है।
12. Nios II सॉफ्टवेयर बाहरी RX (डाउनस्ट्रीम) और HDCP1x TX से क्रमशः Ri' और Ri की रीडिंग और तुलना करके लिंक अखंडता जाँच करता है। यदि मान
    यदि ये मेल नहीं खाते हैं, तो यह सिंक्रोनाइजेशन की हानि को इंगित करता है और सॉफ्टवेयर पुनः प्रमाणीकरण आरंभ करता है तथा TX एन्क्रिप्शन को निष्क्रिय कर देता है।
13. यदि डाउनस्ट्रीम एक रिपीटर है और Bcaps रजिस्टर का READY बिट 1 पर सेट है, तो यह आमतौर पर इंगित करता है कि डाउनस्ट्रीम टोपोलॉजी बदल गई है। इसलिए, Nios II सॉफ़्टवेयर I2C मास्टर को डाउनस्ट्रीम से KSV सूची मान पढ़ने और सूची को सत्यापित करने का आदेश देता है। यदि सूची मान्य है और कोई टोपोलॉजी त्रुटि नहीं पाई जाती है, तो सॉफ़्टवेयर KSV सूची और Bstatus मान तैयार करता है और रिपीटर अपस्ट्रीम (RX) के Avalon-MM रिपीटर संदेश पोर्ट पर लिखता है। फिर RX सूची को बाहरी TX (अपस्ट्रीम) में प्रसारित करता है। अन्यथा, यह पुनः प्रमाणीकरण शुरू करता है और TX एन्क्रिप्शन को अक्षम करता है।

4.3. डिज़ाइन वॉकथ्रू
HDMI डिज़ाइन उदाहरण पर HDCP को सेट करना और चलानाample में पाँच भाग होते हैंtagईएस.

1. हार्डवेयर सेट करें.
2. डिज़ाइन तैयार करें.
3. HDCP कुंजी मेमोरी संपादित करें fileइसमें आपकी HDCP उत्पादन कुंजियाँ शामिल होंगी।
   a. FPGA में सादे HDCP उत्पादन कुंजियाँ संग्रहीत करें (HDCP कुंजी प्रबंधन का समर्थन करें = 0)
   बी. एन्क्रिप्टेड एचडीसीपी उत्पादन कुंजियों को बाहरी फ्लैश मेमोरी या ईईपीरोम में संग्रहीत करें (एचडीसीपी कुंजी प्रबंधन = 1 का समर्थन करें)
4. डिज़ाइन संकलित करें.
5. View परिणाम.

4.3.1. हार्डवेयर सेट अप करें
पहला एसtagप्रदर्शन का मुख्य उद्देश्य हार्डवेयर स्थापित करना है।
जब SUPPORT FRL = 0 हो, तो प्रदर्शन के लिए हार्डवेयर सेट अप करने हेतु इन चरणों का पालन करें:

1. Bitec HDMI 2.0 FMC डॉटर कार्ड (संशोधन 11) को FMC पोर्ट B पर Arria 10 GX डेवलपमेंट किट से कनेक्ट करें।
2. USB केबल का उपयोग करके Arria 10 GX डेवलपमेंट किट को अपने PC से कनेक्ट करें।
3. Bitec HDMI 2.0 FMC डॉटर कार्ड पर HDMI RX कनेक्टर से एक HDMI केबल को HDCP-सक्षम HDMI डिवाइस से कनेक्ट करें, जैसे कि HDMI आउटपुट वाला ग्राफिक कार्ड।
4. Bitec HDMI 2.0 FMC डॉटर कार्ड पर HDMI TX कनेक्टर से एक अन्य HDMI केबल को HDCP-सक्षम HDMI डिवाइस, जैसे HDMI इनपुट वाले टेलीविजन, से कनेक्ट करें।

जब SUPPORT FRL = 1 हो, तो हार्डवेयर सेट अप करने के लिए इन चरणों का पालन करें प्रदर्शन:

1. Bitec HDMI 2.1 FMC डॉटर कार्ड (संशोधन 9) को FMC पोर्ट B पर Arria 10 GX डेवलपमेंट किट से कनेक्ट करें।
2. USB केबल का उपयोग करके Arria 10 GX डेवलपमेंट किट को अपने PC से कनेक्ट करें।
3. Bitec HDMI 2.1 FMC डॉटर कार्ड पर HDMI RX कनेक्टर से HDMI 3 श्रेणी 2.1 केबल को HDCP-सक्षम HDMI 2.1 स्रोत, जैसे कि क्वांटम डेटा 980 48G जेनरेटर से कनेक्ट करें।
4. Bitec HDMI 2.1 FMC डॉटर कार्ड पर HDMI TX कनेक्टर से एक अन्य HDMI 3 श्रेणी 2.1 केबल को HDCP-सक्षम HDMI 2.1 सिंक से कनेक्ट करें, जैसे कि
   क्वांटम डेटा 980 48G विश्लेषक.

4.3.2. डिज़ाइन तैयार करें
हार्डवेयर सेट अप करने के बाद, आपको डिज़ाइन तैयार करना होगा।
आरंभ करने से पहले, Intel Quartus Prime Pro Edition सॉफ़्टवेयर में HDCP सुविधा स्थापित करना सुनिश्चित करें।

1. टूल्स ➤ आईपी कैटलॉग पर क्लिक करें, और लक्ष्य डिवाइस परिवार के रूप में इंटेल अरिया 10 का चयन करें।
   टिप्पणी: एचडीसीपी डिजाइन एक्सampयह केवल Intel Arria 10 और Intel Stratix® 10 डिवाइसों का समर्थन करता है।
2. IP कैटलॉग में, HDMI Intel FPGA IP ढूँढें और उस पर डबल-क्लिक करें। नई IP भिन्नता विंडो दिखाई देती है।
3. अपनी कस्टम IP विविधता के लिए एक शीर्ष-स्तरीय नाम निर्दिष्ट करें। पैरामीटर संपादक आईपी भिन्नता सेटिंग्स को a . में सहेजता है file नाम .qsys या .आईपी.
4. ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
5. IP टैब पर, TX और RX दोनों के लिए वांछित पैरामीटर कॉन्फ़िगर करें।
6. HDCP डिज़ाइन उदाहरण उत्पन्न करने के लिए Support HDCP 1.4 या Support HDCP 2.3 पैरामीटर चालू करेंampले.
7. यदि आप HDCP उत्पादन कुंजी को बाहरी फ़्लैश मेमोरी या EEPROM में एन्क्रिप्टेड फ़ॉर्मेट में संग्रहीत करना चाहते हैं, तो Support HDCP Key Management पैरामीटर चालू करें। अन्यथा, FPGA में सादे फ़ॉर्मेट में HDCP उत्पादन कुंजी संग्रहीत करने के लिए Support HDCP Key Management पैरामीटर को बंद करें।
8. डिजाइन एक्स परampले टैब पर, Arria 10 HDMI RX-TX Retransmit का चयन करें।
9. हार्डवेयर डिज़ाइन उदाहरण उत्पन्न करने के लिए संश्लेषण का चयन करेंampले.
10. उत्पन्न करने के लिए File फ़ॉर्मेट में, Verilog या VHDL का चयन करें.
11. टारगेट डेवलपमेंट किट के लिए, Arria 10 GX FPGA डेवलपमेंट किट चुनें। यदि आप डेवलपमेंट किट चुनते हैं, तो टारगेट डिवाइस (चरण 4 में चयनित) डेवलपमेंट किट पर मौजूद डिवाइस से मेल खाने के लिए बदल जाती है। Arria 10 GX FPGA डेवलपमेंट किट के लिए, डिफ़ॉल्ट डिवाइस 10AX115S2F45I1SG है।
12. जनरेट एक्स पर क्लिक करेंampपरियोजना तैयार करने के लिए डिज़ाइन fileसॉफ्टवेयर एक्जीक्यूटेबल और लिंकिंग फॉर्मेट (ईएलएफ) प्रोग्रामिंग file.

4.3.3. HDCP उत्पादन कुंजियाँ शामिल करें
4.3.3.1. FPGA में सादा HDCP उत्पादन कुंजियाँ संग्रहीत करें (HDCP कुंजी का समर्थन करें प्रबंधन = 0)
डिज़ाइन तैयार करने के बाद, HDCP कुंजी मेमोरी को संपादित करें fileअपनी उत्पादन कुंजियाँ शामिल करने के लिए 's' पर क्लिक करें।
उत्पादन कुंजियाँ शामिल करने के लिए, इन चरणों का पालन करें.

1. निम्नलिखित कुंजी मेमोरी का पता लगाएं fileमें है /rtl/hdcp/ निर्देशिका:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. hdcp2x_rx_kmem.v खोलें file और रिसीवर पब्लिक सर्टिफिकेट और RX प्राइवेट कुंजी और ग्लोबल कॉन्स्टेंट के लिए पूर्वनिर्धारित फैक्सीमिली कुंजी R1 का पता लगाएं जैसा कि चित्र में दिखाया गया हैampनीचे दिए गए लिंक पर क्लिक करें।
   चित्र 31. रिसीवर पब्लिक सर्टिफिकेट के लिए फैक्सीमिली कुंजी R1 का वायर ऐरे
   चित्र 32. RX निजी कुंजी और वैश्विक स्थिरांक के लिए फैक्सीमाइल कुंजी R1 का वायर ऐरे
   
3. उत्पादन कुंजियों के लिए प्लेसहोल्डर का पता लगाएं और उन्हें बिग एंडियन प्रारूप में उनके संबंधित वायर ऐरे में अपनी स्वयं की उत्पादन कुंजियों से प्रतिस्थापित करें।
   चित्र 33. एचडीसीपी उत्पादन कुंजियों का वायर ऐरे (प्लेसहोल्डर)
   
4. अन्य सभी कुंजी मेमोरी के लिए चरण 3 को दोहराएँ fileजब आप अपनी उत्पादन कुंजियों को सभी कुंजी मेमोरी में शामिल करना समाप्त कर लें fileसुनिश्चित करें कि डिज़ाइन उदाहरण पर USE_FACSIMILE पैरामीटर 0 पर सेट हैampशीर्ष स्तर file (a10_hdmi2_demo.v)

4.3.3.1.1.DCP कुंजी से HDCP कुंजी मैपिंग Files
निम्नलिखित अनुभाग डीसीपी कुंजी में संग्रहीत एचडीसीपी उत्पादन कुंजियों के मैपिंग का वर्णन करता है fileHDCP kmem के वायर सरणी में files.
4.3.3.1.2. hdcp1x_tx_kmem.v और hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v और hdcp1x_rx_kmem.v के लिए files

• ये दो fileदोनों एक ही प्रारूप साझा कर रहे हैं।
• सही HDCP1 TX DCP कुंजी की पहचान करने के लिए file hdcp1x_tx_kmem.v के लिए, सुनिश्चित करें कि पहले 4 बाइट्स file “0x01, 0x00, 0x00, 0x00” हैं।
• सही HDCP1 RX DCP कुंजी की पहचान करने के लिए file hdcp1x_rx_kmem.v के लिए, सुनिश्चित करें कि पहले 4 बाइट्स file “0x02, 0x00, 0x00, 0x00” हैं।
• डीसीपी कुंजी में कुंजियाँ files लिटिल-एंडियन प्रारूप में हैं। kmem में उपयोग करने के लिए files, आपको उन्हें बड़े-एंडियन में परिवर्तित करना होगा।

चित्र 34. HDCP1 TX DCP कुंजी से बाइट मैपिंग file hdcp1x_tx_kmem.v में

टिप्पणी:
बाइट संख्या नीचे दिए गए प्रारूप में प्रदर्शित होती है:

• बाइट्स में कुंजी का आकार * कुंजी संख्या + वर्तमान पंक्ति में बाइट संख्या + स्थिर ऑफसेट + बाइट्स में पंक्ति का आकार * पंक्ति संख्या।
• 308*n इंगित करता है कि प्रत्येक कुंजी सेट में 308 बाइट्स हैं।
• 7*y यह दर्शाता है कि प्रत्येक पंक्ति में 7 बाइट्स हैं।

चित्र 35. HDCP1 TX DCP कुंजी file कबाड़ मूल्यों से भरना

चित्र 36. hdcp1x_tx_kmem.v के वायर एरे
Examphdcp1x_tx_kmem.v का फ़ाइल और इसके तार सरणियाँ ex पर कैसे मैप होती हैंampHDCP1 TX DCP कुंजी का विवरण file पृष्ठ 35 पर चित्र 105 में।

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v के लिए file

• सही HDCP2 RX DCP कुंजी की पहचान करने के लिए file hdcp2x_rx_kmem.v के लिए, सुनिश्चित करें कि पहले 4 बाइट्स file “0x00, 0x00, 0x00, 0x02” हैं।
• डीसीपी कुंजी में कुंजियाँ fileये छोटे-एंडियन प्रारूप में हैं।

चित्र 37. HDCP2 RX DCP कुंजी से बाइट मैपिंग file hdcp2x_rx_kmem.v में
नीचे दिया गया चित्र HDCP2 RX DCP कुंजी से सटीक बाइट मैपिंग दिखाता है file hdcp2x_rx_kmem.v में.

टिप्पणी:
बाइट संख्या नीचे दिए गए प्रारूप में प्रदर्शित होती है:

• बाइट्स में कुंजी का आकार * कुंजी संख्या + वर्तमान पंक्ति में बाइट संख्या + स्थिर ऑफसेट + बाइट्स में पंक्ति का आकार * पंक्ति संख्या।
• 862*n इंगित करता है कि प्रत्येक कुंजी सेट में 862 बाइट्स हैं।
• 16*y यह दर्शाता है कि प्रत्येक पंक्ति में 16 बाइट्स हैं। cert_rx_prod में एक अपवाद है जहाँ ROW 32 में केवल 10 बाइट्स हैं।

चित्र 38. HDCP2 RX DCP कुंजी file कबाड़ मूल्यों से भरना

चित्र 39. hdcp2x_rx_kmem.v के वायर एरे
यह चित्र hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, और lc128_prod) के लिए वायर सरणियों को ex पर मैप करता हैampHDCP2 RX DCP कुंजी का विवरण file in
पृष्ठ 38 पर चित्र 108।

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v के लिए file:

• सही HDCP2 TX DCP कुंजी की पहचान करने के लिए file hdcp2x_tx_kmem.v के लिए, सुनिश्चित करें कि पहले 4 बाइट्स file “0x00, 0x00, 0x00, 0x01” हैं।
• डीसीपी कुंजी में कुंजियाँ fileये छोटे-एंडियन प्रारूप में हैं।
• वैकल्पिक रूप से, आप hdcp128x_rx_kmem.v से lc2_prod को सीधे hdcp2x_tx_kmem.v में लागू कर सकते हैं। कुंजियाँ समान मान साझा करती हैं।

चित्र 40. hdcp2x_tx_kmem.v का वायर ऐरे
यह आंकड़ा HDCP2 TX DCP कुंजी से सटीक बाइट मैपिंग दिखाता है file hdcp2x_tx_kmem.v में.

4.3.3.2. एन्क्रिप्टेड HDCP उत्पादन कुंजियों को बाहरी फ़्लैश मेमोरी में संग्रहीत करें या EEPROM (HDCP कुंजी प्रबंधन का समर्थन = 1)
चित्र 41. उच्च स्तर ओवरview एचडीसीपी कुंजी प्रबंधन

जब समर्थन HDCP कुंजी प्रबंधन पैरामीटर चालू होता है, तो आप Intel द्वारा प्रदान की जाने वाली कुंजी एन्क्रिप्शन सॉफ़्टवेयर उपयोगिता (KEYENC) और कुंजी प्रोग्रामर डिज़ाइन का उपयोग करके HDCP उत्पादन कुंजी एन्क्रिप्शन का नियंत्रण रखते हैं। आपको HDCP उत्पादन कुंजियाँ और 128 बिट्स HDCP सुरक्षा कुंजी प्रदान करनी होगी। HDCP सुरक्षा कुंजी
एचडीसीपी उत्पादन कुंजी को एन्क्रिप्ट करता है और कुंजी को बाहरी फ्लैश मेमोरी में संग्रहीत करता है (उदाहरण के लिएampले, ईईपीरोम) को एचडीएमआई डॉटर कार्ड पर लगायें।
सपोर्ट एचडीसीपी कुंजी प्रबंधन पैरामीटर चालू करें और कुंजी डिक्रिप्शन सुविधा (KEYDEC) एचडीसीपी आईपी कोर में उपलब्ध हो जाती है। वही एचडीसीपी सुरक्षा
प्रसंस्करण इंजनों के लिए रन टाइम पर HDCP उत्पादन कुंजियों को पुनः प्राप्त करने के लिए KEYDEC में कुंजी का उपयोग किया जाना चाहिए। KEYENC और KEYDEC Atmel AT24CS32 32-Kbit सीरियल EEPROM, Atmel AT24C16A 16-Kbit सीरियल EEPROM और कम से कम 2-Kbit rom आकार के साथ संगत I16C EEPROM डिवाइस का समर्थन करते हैं।

टिप्पणी:

1. HDMI 2.0 FMC डॉटर कार्ड रिविज़न 11 के लिए, सुनिश्चित करें कि डॉटर कार्ड पर EEPROM Atmel AT24CS32 है। Bitec HDMI 2.0 FMC डॉटर कार्ड रिविज़न 11 पर इस्तेमाल किए जाने वाले EEPROM के दो अलग-अलग आकार हैं।
2. यदि आपने पहले HDCP उत्पादन कुंजियों को एन्क्रिप्ट करने के लिए KEYENC का उपयोग किया था और संस्करण 21.2 या पहले के संस्करण में HDCP कुंजी प्रबंधन का समर्थन चालू किया था, तो आपको KEYENC सॉफ़्टवेयर उपयोगिता का उपयोग करके HDCP उत्पादन कुंजियों को फिर से एन्क्रिप्ट करना होगा और संस्करण 21.3 से HDCP IP को फिर से बनाना होगा।
   से आगे।

4.3.3.2.1. इंटेल KEYENC
KEYENC एक कमांड लाइन सॉफ़्टवेयर उपयोगिता है जिसका उपयोग इंटेल आपके द्वारा प्रदान की गई 128 बिट्स HDCP सुरक्षा कुंजी के साथ HDCP उत्पादन कुंजियों को एन्क्रिप्ट करने के लिए करता है। KEYENC एन्क्रिप्टेड HDCP उत्पादन कुंजियों को हेक्स या बिन या हेडर में आउटपुट करता है file प्रारूप। KEYENC भी mif उत्पन्न करता है file जिसमें आपकी दी गई 128 बिट्स HDCP सुरक्षा कुंजी शामिल है। KEYDEC
एमआईएफ की आवश्यकता है file.

तंत्र की ज़रूरते:

1. Windows 86 OS के साथ x64 10-बिट मशीन
2. Visual Studio 2019(x64) के लिए Visual C++ पुनर्वितरण योग्य पैकेज

टिप्पणी:
आपको VS 2019 के लिए Microsoft Visual C++ इंस्टॉल करना होगा। आप जाँच सकते हैं कि Visual C++ पुनर्वितरण योग्य Windows ➤ कंट्रोल पैनल ➤ प्रोग्राम और सुविधाएँ से इंस्टॉल है या नहीं। यदि Microsoft Visual C++ इंस्टॉल है, तो आप Visual C++ xxxx देख सकते हैं
पुनर्वितरण योग्य (x64)। अन्यथा, आप Visual C++ डाउनलोड और इंस्टॉल कर सकते हैं
Microsoft से पुनर्वितरण योग्य webडाउनलोड लिंक के लिए संबंधित जानकारी देखें।

तालिका 55. KEYENC कमांड लाइन विकल्प

कमांड लाइन विकल्प	तर्क/विवरण
-k	<HDCP protection key file> मूलपाठ file जिसमें केवल 128 बिट्स की HDCP सुरक्षा कुंजी हेक्साडेसिमल में हो।ample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> HDCP 1.4 ट्रांसमीटर उत्पादन कुंजियाँ file डीसीपी (.bin . से file)
-hdcp1rx	<HDCP 1.4 RX production keys file> HDCP 1.4 रिसीवर उत्पादन कुंजियाँ file डीसीपी (.bin . से file)
-hdcp2tx	<HDCP 2.3 TX production keys file> HDCP 2.3 ट्रांसमीटर उत्पादन कुंजियाँ file डीसीपी (.bin . से file)
-hdcp2rx	<HDCP 2.3 RX production keys file> HDCP 2.3 रिसीवर उत्पादन कुंजियाँ file डीसीपी (.bin . से file)
-hdcp1txkeys	चयनित इनपुट (.bin) के लिए कुंजी श्रेणी निर्दिष्ट करें files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm जहां n = कुंजी प्रारंभ (1 या >1) m = कुंजी अंत (n या >n) उदाहरणampपर: प्रत्येक HDCP 1 TX, HDCP 1000 RX और HCDP से 1.4 से 1.4 कुंजियों का चयन करें 2.3 RX उत्पादन कुंजियाँ file. “-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000”
-hdcp1rxkeys
-hdcp2rxkeys
जारी…

कमांड लाइन विकल्प	तर्क/विवरण
	टिप्पणी: 1. यदि आप कोई HDCP उत्पादन कुंजी का उपयोग नहीं कर रहे हैं file, आपको HDCP कुंजी श्रेणी की आवश्यकता नहीं होगी। यदि आप कमांड लाइन में तर्क का उपयोग नहीं कर रहे हैं, तो डिफ़ॉल्ट कुंजी श्रेणी 0 है। 2. आप HDCP उत्पादन कुंजियों के लिए कुंजियों के विभिन्न सूचकांक का चयन भी कर सकते हैं fileहालाँकि, कुंजियों की संख्या चयनित विकल्पों से मेल खानी चाहिए। Example: विभिन्न 100 कुंजियाँ चुनें HDCP 100 TX उत्पादन कुंजियों से पहली 1.4 कुंजियाँ चुनें file “-hdcp1txkeys 1-100” HDCP 300 RX उत्पादन कुंजियों के लिए 400 से 1.4 कुंजियाँ चुनें file “-hdcp1rxkeys 300-400” HDCP 600 RX उत्पादन कुंजियों के लिए 700 से 2.3 कुंजियाँ चुनें file “-hdcp2rxkeys 600-700”
-o	उत्पादन file प्रारूप . डिफ़ॉल्ट हेक्स है file. बाइनरी में एन्क्रिप्टेड HDCP उत्पादन कुंजियाँ उत्पन्न करें file प्रारूप: -o bin हेक्स में एन्क्रिप्टेड HDCP उत्पादन कुंजी उत्पन्न करें file प्रारूप: -o हेक्स हेडर में एन्क्रिप्टेड एचडीसीपी उत्पादन कुंजी उत्पन्न करें file प्रारूप: -ओह
–चेक-कीज़	इनपुट में उपलब्ध कुंजियों की संख्या प्रिंट करें fileएस। भूतपूर्वampपर:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –चेक-कीज़
	टिप्पणी: कमांड लाइन के अंत में पैरामीटर –check-keys का उपयोग करें जैसा कि ऊपर उदाहरण में बताया गया हैampले.
-संस्करण	KEYENC संस्करण संख्या प्रिंट करें

आप एन्क्रिप्ट करने के लिए चुनिंदा HDCP 1.4 और/या HDCP 2.3 उत्पादन कुंजियाँ चुन सकते हैं। उदाहरण के लिएampएन्क्रिप्ट करने के लिए केवल HDCP 2.3 RX उत्पादन कुंजियों का उपयोग करने के लिए, केवल -hdcp2rx का उपयोग करें
<HDCP 2.3 RX production keys file> -hdcp2rxkeys कमांड लाइन पैरामीटर्स में.
तालिका 56. KEYENC सामान्य त्रुटि संदेश दिशानिर्देश

त्रुटि संदेश	दिशानिर्देश
त्रुटि: HDCP सुरक्षा कुंजी file गुम	कमांड लाइन पैरामीटर -k गुम है file>
त्रुटि: कुंजी 32 हेक्स अंक की होनी चाहिए (जैसे f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	एचडीसीपी सुरक्षा कुंजी file इसमें केवल 32 हेक्साडेसिमल अंकों में HDCP सुरक्षा कुंजी होनी चाहिए।
त्रुटि: कृपया कुंजी श्रेणी निर्दिष्ट करें	दिए गए इनपुट HDCP उत्पादन कुंजियों के लिए कुंजी श्रेणी निर्दिष्ट नहीं है file.
त्रुटि: अमान्य कुंजी श्रेणी	-hdcp1txkeys या -hdcp1rxkeys या -hdcp2rxkeys के लिए निर्दिष्ट कुंजी श्रेणी सही नहीं है।
त्रुटि: नहीं बनाया जा सकाFileनाम>	keyenc.exe से फ़ोल्डर की अनुमति की जाँच की जा रही है।
त्रुटि: -hdcp1txkeys इनपुट अमान्य है	HDCP 1.4 TX उत्पादन कुंजियों के लिए इनपुट कुंजी श्रेणी प्रारूप अमान्य है। सही प्रारूप “-hdcp1txkeys nm” है जहाँ n >= 1, m >= n
त्रुटि: -hdcp1rxkeys इनपुट अमान्य है	HDCP 1.4 RX उत्पादन कुंजियों के लिए इनपुट कुंजी श्रेणी प्रारूप अमान्य है। सही प्रारूप “-hdcp1rxkeys nm” है जहाँ n >= 1, m >= n
त्रुटि: -hdcp2rxkeys इनपुट अमान्य है	HDCP 2.3 RX उत्पादन कुंजियों के लिए इनपुट कुंजी श्रेणी प्रारूप अमान्य है। सही प्रारूप “-hdcp2rxkeys nm” है जहाँ n >= 1, m >= n
जारी…

त्रुटि संदेश	दिशानिर्देश
त्रुटि: अमान्य file <fileनाम>	अमान्य HDCP उत्पादन कुंजियाँ file.
गलती: file -o विकल्प के लिए टाइप गायब है	–o के लिए कमांड लाइन पैरामीटर अनुपलब्ध है .
त्रुटि: अमान्य fileनाम -fileनाम>	<fileनाम> अमान्य है, कृपया मान्य नाम का उपयोग करें fileविशेष वर्ण के बिना नाम.

एकल EEPROM के लिए एकल कुंजी एन्क्रिप्ट करें
आउटपुट के साथ HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX और HDCP 2.3 RX की एकल कुंजी को एन्क्रिप्ट करने के लिए Windows कमांड प्रॉम्प्ट से निम्नलिखित कमांड लाइन चलाएँ file हेडर का प्रारूप file एकल EEPROM के लिए:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -ओह

N EEPROMs के लिए N कुंजियाँ एन्क्रिप्ट करें
आउटपुट के साथ HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX और HDCP 2.3 RX की N कुंजियों (कुंजी 2.3 से शुरू) को एन्क्रिप्ट करने के लिए Windows कमांड प्रॉम्प्ट से निम्नलिखित कमांड लाइन चलाएँ file हेक्स का प्रारूप file N EEPROMs के लिए:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys १- -hdcp1rxkeys १- -o हेक्स जहां N >= 2 है और सभी विकल्पों के लिए मेल खाना चाहिए।

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4.3.3.2.2. कुंजी प्रोग्रामर
एन्क्रिप्टेड HDCP उत्पादन कुंजियों को EEPROM पर प्रोग्राम करने के लिए, इन चरणों का पालन करें:

1. कुंजी प्रोग्रामर डिज़ाइन की प्रतिलिपि बनाएँ files को निम्न पथ से अपनी कार्यशील निर्देशिका में ले जाएँ: /hdcp2x/hw_demo/key_programmer/
2. सॉफ़्टवेयर हेडर की प्रतिलिपि बनाएँ file (एचडीसीपी_कुंजी .h) को KEYENC सॉफ्टवेयर उपयोगिता (पृष्ठ 113 पर एकल EEPROM के लिए एकल कुंजी एन्क्रिप्ट अनुभाग) से उत्पन्न करके software/key_programmer_src/ निर्देशिका में ले जाएं और इसका नाम बदलकर hdcp_key.h कर दें।
3. ./runall.tcl चलाएँ। यह स्क्रिप्ट निम्नलिखित कमांड निष्पादित करती है:
   • आईपी कैटलॉग उत्पन्न करें files
   • प्लेटफ़ॉर्म डिज़ाइनर सिस्टम तैयार करें
   • एक इंटेल क्वार्टस प्राइम प्रोजेक्ट बनाएं
   • एक सॉफ्टवेयर कार्यक्षेत्र बनाएं और सॉफ्टवेयर का निर्माण करें
   • पूर्ण संकलन करें
4. सॉफ़्टवेयर ऑब्जेक्ट डाउनलोड करें File (.sof) को FPGA में एन्क्रिप्टेड HDCP उत्पादन कुंजियों को EEPROM पर प्रोग्राम करने के लिए जोड़ा गया।

Stratix 10 HDMI RX-TX रीट्रांसमिट डिज़ाइन उत्पन्न करेंampफ़ाइल को Support HDCP 2.3 और Support HDCP 1.4 पैरामीटर्स के साथ चालू करें, फिर HDCP सुरक्षा कुंजी को शामिल करने के लिए निम्न चरण का पालन करें।

• MIF कॉपी करें file (hdcp_kmem.mif) KEYENC सॉफ्टवेयर उपयोगिता (पृष्ठ 113 पर एकल EEPROM के लिए एकल कुंजी एन्क्रिप्ट अनुभाग) से उत्पन्न /quartus/hdcp/ निर्देशिका.

4.3.4. डिज़ाइन संकलित करें
जब आप FPGA में अपनी स्वयं की सादी HDCP उत्पादन कुंजियाँ शामिल कर लेते हैं या एन्क्रिप्टेड HDCP उत्पादन कुंजियों को EEPROM में प्रोग्राम कर लेते हैं, तो अब आप डिज़ाइन संकलित कर सकते हैं।

1. इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर लॉन्च करें और खोलें /क्वार्टस/a10_hdmi2_demo.qpf.
2. प्रसंस्करण पर क्लिक करें ➤ संकलन शुरू करें।

4.3.5. View परिणाम
प्रदर्शन के अंत में, आप यह कर सकेंगे view एचडीसीपी सक्षम एचडीएमआई बाहरी सिंक पर परिणाम।
को view प्रदर्शन के परिणाम देखने के लिए, इन चरणों का पालन करें:

1. इंटेल FPGA बोर्ड को पावर अप करें।
2. निर्देशिका को इसमें बदलें /क्वार्टस/.
3. सॉफ़्टवेयर ऑब्जेक्ट डाउनलोड करने के लिए Nios II कमांड शेल पर निम्न कमांड टाइप करें File (.sof) को FPGA में. nios2-configure-sof output_fileएस/ .सोफ
4. HDCP-सक्षम HDMI बाह्य स्रोत और सिंक को चालू करें (यदि आपने ऐसा नहीं किया है)। HDMI बाह्य सिंक आपके HDMI बाह्य स्रोत का आउटपुट प्रदर्शित करता है।

4.3.5.1. पुश बटन और एलईडी फ़ंक्शन
अपने प्रदर्शन को नियंत्रित करने के लिए बोर्ड पर दिए गए पुश बटन और एलईडी फ़ंक्शन का उपयोग करें।

तालिका 57. पुश बटन और एलईडी संकेतक (समर्थन FRL = 0)

पुश बटन/एलईडी	कार्य
cpu_resetn	सिस्टम रीसेट करने के लिए एक बार दबाएँ।
उपयोगकर्ता_पीबी[0]	HPD सिग्नल को मानक HDMI स्रोत पर टॉगल करने के लिए एक बार दबाएँ।
उपयोगकर्ता_पीबी[1]	• TX कोर को DVI एनकोडेड सिग्नल भेजने का निर्देश देने के लिए दबाकर रखें। • HDMI एनकोडेड सिग्नल भेजने के लिए रिलीज़ करें। • सुनिश्चित करें कि आने वाला वीडियो 8 बीपीसी आरजीबी रंग स्थान में है।
उपयोगकर्ता_पीबी[2]	• TX कोर को साइडबैंड सिग्नल से इन्फोफ्रेम भेजना बंद करने का निर्देश देने के लिए दबाकर रखें। • साइडबैंड सिग्नलों से इन्फोफ्रेम्स भेजना पुनः आरंभ करने के लिए रिलीज़ करें।
उपयोगकर्ता_नेतृत्व[0]	आरएक्स एचडीएमआई पीएलएल लॉक स्थिति. • 0: अनलॉक • 1: लॉक किया गया
उपयोगकर्ता_नेतृत्व[1]	RX HDMI कोर लॉक स्थिति • 0: कम से कम 1 चैनल अनलॉक किया गया • 1: सभी 3 चैनल लॉक हैं
उपयोगकर्ता_नेतृत्व[2]	RX HDCP1x आईपी डिक्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय
उपयोगकर्ता_नेतृत्व[3]	RX HDCP2x आईपी डिक्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय
उपयोगकर्ता_नेतृत्व[4]	TX HDMI PLL लॉक स्थिति. • 0: अनलॉक • 1: लॉक किया गया
उपयोगकर्ता_नेतृत्व[5]	TX ट्रांसीवर PLL लॉक स्थिति. • 0: अनलॉक • 1: लॉक किया गया
उपयोगकर्ता_नेतृत्व[6]	TX HDCP1x आईपी एन्क्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय
उपयोगकर्ता_नेतृत्व[7]	TX HDCP2x आईपी एन्क्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय

तालिका 58. पुश बटन और एलईडी संकेतक (समर्थन FRL = 1)

पुश बटन/एलईडी	कार्य
cpu_resetn	सिस्टम रीसेट करने के लिए एक बार दबाएँ।
उपयोगकर्ता_dipsw	पासथ्रू मोड को टॉगल करने के लिए उपयोगकर्ता-परिभाषित डीआईपी स्विच। • बंद (डिफ़ॉल्ट स्थिति) = पासथ्रू FPGA पर HDMI RX, बाह्य सिंक से EDID प्राप्त करता है तथा उसे उस बाह्य स्रोत के समक्ष प्रस्तुत करता है जिससे वह जुड़ा होता है। • ON = आप Nios II टर्मिनल से RX अधिकतम FRL दर को नियंत्रित कर सकते हैं। यह कमांड अधिकतम FRL दर मान में बदलाव करके RX EDID को संशोधित करता है। को देखें विभिन्न FRL दरों पर डिज़ाइन चलाना विभिन्न FRL दरें निर्धारित करने के बारे में अधिक जानकारी के लिए पृष्ठ 33 पर जाएँ।
जारी…

पुश बटन/एलईडी	कार्य
उपयोगकर्ता_पीबी[0]	HPD सिग्नल को मानक HDMI स्रोत पर टॉगल करने के लिए एक बार दबाएँ।
उपयोगकर्ता_पीबी[1]	आरक्षित.
उपयोगकर्ता_पीबी[2]	बिटेक एचडीएमआई 2.1 एफएमसी डॉटर कार्ड के TX से जुड़े सिंक से एससीडीसी रजिस्टरों को पढ़ने के लिए एक बार दबाएं। टिप्पणी: पढ़ने को सक्षम करने के लिए, आपको सॉफ़्टवेयर में DEBUG_MODE को 1 पर सेट करना होगा।
उपयोगकर्ता_led_g[0]	आरएक्स एफआरएल घड़ी पीएलएल लॉक स्थिति. • 0: अनलॉक • 1: लॉक किया गया
उपयोगकर्ता_led_g[1]	आरएक्स एचडीएमआई वीडियो लॉक स्थिति. • 0: अनलॉक • 1: लॉक किया गया
उपयोगकर्ता_led_g[2]	RX HDCP1x आईपी डिक्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय
उपयोगकर्ता_led_g[3]	RX HDCP2x आईपी डिक्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय
उपयोगकर्ता_led_g[4]	TX FRL घड़ी PLL लॉक स्थिति. • 0: अनलॉक • 1: लॉक किया गया
उपयोगकर्ता_led_g[5]	TX HDMI वीडियो लॉक स्थिति. • 0 = अनलॉक • 1 = लॉक किया गया
उपयोगकर्ता_led_g[6]	TX HDCP1x आईपी एन्क्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय
उपयोगकर्ता_led_g[7]	TX HDCP2x आईपी एन्क्रिप्शन स्थिति. • 0: निष्क्रिय • 1: सक्रिय

4.4. FPGA डिज़ाइन में एम्बेडेड एन्क्रिप्शन कुंजी की सुरक्षा
कई FPGA डिज़ाइन एन्क्रिप्शन को लागू करते हैं, और अक्सर FPGA बिटस्ट्रीम में गुप्त कुंजियों को एम्बेड करने की आवश्यकता होती है। इंटेल स्ट्रैटिक्स 10 और इंटेल एजिलेक्स जैसे नए डिवाइस परिवारों में, एक सिक्योर डिवाइस मैनेजर ब्लॉक होता है जो इन गुप्त कुंजियों को सुरक्षित रूप से प्रावधान और प्रबंधित कर सकता है। जहाँ ये सुविधाएँ मौजूद नहीं हैं, आप FPGA बिटस्ट्रीम की सामग्री को सुरक्षित कर सकते हैं, जिसमें किसी भी एम्बेडेड गुप्त उपयोगकर्ता कुंजी शामिल हैं, एन्क्रिप्शन के साथ।
उपयोगकर्ता कुंजियों को आपके डिज़ाइन परिवेश में सुरक्षित रखा जाना चाहिए, और आदर्श रूप से स्वचालित सुरक्षित प्रक्रिया का उपयोग करके डिज़ाइन में जोड़ा जाना चाहिए। निम्नलिखित चरण दिखाते हैं कि आप इंटेल क्वार्टस प्राइम टूल के साथ ऐसी प्रक्रिया को कैसे लागू कर सकते हैं।

1. गैर-सुरक्षित वातावरण में इंटेल क्वार्टस प्राइम में एचडीएल का विकास और अनुकूलन करें।
2. डिज़ाइन को सुरक्षित वातावरण में स्थानांतरित करें और गुप्त कुंजी को अपडेट करने के लिए एक स्वचालित प्रक्रिया लागू करें। ऑन-चिप मेमोरी कुंजी मान को एम्बेड करती है। जब कुंजी अपडेट की जाती है, तो मेमोरी आरंभीकरण file (.mif) बदल सकता है और “quartus_cdb –update_mif” असेंबलर प्रवाह पुनः संकलित किए बिना HDCP सुरक्षा कुंजी को बदल सकता है। यह चरण चलाने में बहुत तेज़ है और मूल समय को संरक्षित करता है।
3. इंटेल क्वार्टस प्राइम बिटस्ट्रीम को FPGA कुंजी के साथ एन्क्रिप्ट किया जाता है, तथा फिर एन्क्रिप्टेड बिटस्ट्रीम को अंतिम परीक्षण और परिनियोजन के लिए गैर-सुरक्षित वातावरण में वापस स्थानांतरित किया जाता है।

सभी डीबग एक्सेस को अक्षम करने की अनुशंसा की जाती है जो FPGA से गुप्त कुंजी को पुनर्प्राप्त कर सकते हैं। आप J को अक्षम करके डीबग क्षमताओं को पूरी तरह से अक्षम कर सकते हैंTAG पोर्ट, या चुनिंदा अक्षम और पुनःview कि कोई भी डीबग सुविधा जैसे कि इन-सिस्टम मेमोरी एडिटर या सिग्नल टैप कुंजी को पुनर्प्राप्त नहीं कर सकता है। FPGA सुरक्षा सुविधाओं का उपयोग करने के बारे में अधिक जानकारी के लिए AN 556: Intel FPGAs में डिज़ाइन सुरक्षा सुविधाओं का उपयोग करना देखें, जिसमें FPGA बिटस्ट्रीम को एन्क्रिप्ट करने और J को अक्षम करने जैसे सुरक्षा विकल्पों को कॉन्फ़िगर करने के विशिष्ट चरण शामिल हैं।TAG पहुँच।

टिप्पणी:
आप MIF भंडारण में गुप्त कुंजी की एक अन्य कुंजी के साथ अस्पष्टीकरण या एन्क्रिप्शन के अतिरिक्त चरण पर विचार कर सकते हैं।
संबंधित जानकारी
एएन 556: इंटेल एफपीजीए में डिज़ाइन सुरक्षा सुविधाओं का उपयोग करना

4.5. सुरक्षा संबंधी विचार
एचडीसीपी सुविधा का उपयोग करते समय, निम्नलिखित सुरक्षा बातों का ध्यान रखें।

• रिपीटर सिस्टम डिज़ाइन करते समय, आपको निम्नलिखित स्थितियों में प्राप्त वीडियो को TX IP में प्रवेश करने से रोकना होगा:
  — यदि प्राप्त वीडियो HDCP-एन्क्रिप्टेड है (अर्थात RX IP से एन्क्रिप्शन स्थिति hdcp1_enabled या hdcp2_enabled बताई गई है) और प्रेषित वीडियो HDCP-एन्क्रिप्टेड नहीं है (अर्थात TX IP से एन्क्रिप्शन स्थिति hdcp1_enabled या hdcp2_enabled बताई नहीं गई है)।
  — यदि प्राप्त वीडियो HDCP TYPE 1 है (अर्थात RX IP से streamid_type का दावा किया गया है) और प्रेषित वीडियो HDCP 1.4 एन्क्रिप्टेड है (अर्थात TX IP से एन्क्रिप्शन स्थिति hdcp1_enabled का दावा किया गया है)
• आपको अपनी HDCP उत्पादन कुंजियों तथा किसी भी उपयोगकर्ता एन्क्रिप्शन कुंजी की गोपनीयता और अखंडता बनाए रखनी चाहिए।
• इंटेल आपको किसी भी इंटेल क्वार्टस प्राइम प्रोजेक्ट और डिज़ाइन स्रोत को विकसित करने की दृढ़ता से अनुशंसा करता है fileजिनमें कुंजियों की सुरक्षा के लिए सुरक्षित कंप्यूट वातावरण में एन्क्रिप्शन कुंजियाँ होती हैं।
• इंटेल दृढ़ता से अनुशंसा करता है कि आप FPGAs में डिज़ाइन सुरक्षा सुविधाओं का उपयोग करें ताकि डिज़ाइन की सुरक्षा हो सके, जिसमें किसी भी एम्बेडेड एन्क्रिप्शन कुंजी शामिल है, अनधिकृत प्रतिलिपि, रिवर्स इंजीनियरिंग और अन्य खतरों से।ampering।

संबंधित जानकारी
एएन 556: इंटेल एफपीजीए में डिज़ाइन सुरक्षा सुविधाओं का उपयोग करना

4.6. डीबग दिशानिर्देश
यह अनुभाग उपयोगी HDCP स्थिति संकेत और सॉफ़्टवेयर पैरामीटर का वर्णन करता है जिसका उपयोग डीबगिंग के लिए किया जा सकता है। इसमें डिज़ाइन एक्स को चलाने के बारे में अक्सर पूछे जाने वाले प्रश्न (FAQ) भी शामिल हैंampले.

4.6.1. एचडीसीपी स्थिति संकेत
ऐसे कई संकेत हैं जो HDCP IP कोर की कार्यशील स्थिति की पहचान करने के लिए उपयोगी हैं। ये संकेत डिज़ाइन उदाहरण पर उपलब्ध हैंampशीर्ष-स्तर पर हैं और ऑनबोर्ड एल.ई.डी. से बंधे हैं:

सिग्नल का नाम	समारोह
hdcp1_सक्षम_rx	RX HDCP1x IP डिक्रिप्शन स्थिति 0: निष्क्रिय 1: सक्रिय
hdcp2_सक्षम_rx	RX HDCP2x IP डिक्रिप्शन स्थिति 0: निष्क्रिय 1: सक्रिय
hdcp1_enabled_tx	TX HDCP1x IP एन्क्रिप्शन स्थिति 0: निष्क्रिय 1: सक्रिय
hdcp2_enabled_tx	TX HDCP2x IP एन्क्रिप्शन स्थिति 0: निष्क्रिय 1: सक्रिय

एलईडी के संबंधित स्थान के लिए पृष्ठ 57 पर तालिका 115 और पृष्ठ 58 पर तालिका 115 देखें।
इन संकेतों की सक्रिय स्थिति यह दर्शाती है कि HDCP IP प्रमाणित है और एन्क्रिप्टेड वीडियो स्ट्रीम प्राप्त/भेज रहा है। प्रत्येक दिशा के लिए, केवल HDCP1x या HDCP2x
एन्क्रिप्शन/डिक्रिप्शन स्थिति सिग्नल सक्रिय है। उदाहरण के लिएampले, यदि hdcp1_enabled_rx या hdcp2_enabled_rx सक्रिय है, तो RX पक्ष पर HDCP सक्षम है और बाह्य वीडियो स्रोत से एन्क्रिप्टेड वीडियो स्ट्रीम को डिक्रिप्ट कर रहा है।

4.6.2. HDCP सॉफ़्टवेयर पैरामीटर संशोधित करना
HDCP डिबगिंग प्रक्रिया को सुविधाजनक बनाने के लिए, आप hdcp.c में पैरामीटर्स को संशोधित कर सकते हैं।
नीचे दी गई तालिका विन्यास योग्य पैरामीटरों और उनके कार्यों की सूची को सारांशित करती है।

पैरामीटर	समारोह
समर्थन_HDCP1X	TX साइड पर HDCP 1.4 सक्षम करें
समर्थन_HDCP2X	TX साइड पर HDCP 2.3 सक्षम करें
डीबग_मोड_एचडीसीपी	TX HDCP के लिए डिबग संदेश सक्षम करें
पुनरावर्तक_मोड	HDCP डिज़ाइन उदाहरण के लिए पुनरावर्तक मोड सक्षम करेंample

पैरामीटर्स को संशोधित करने के लिए, hdcp.c में वांछित मानों में मान बदलें। संकलन शुरू करने से पहले, build_sw_hdcp.sh में निम्नलिखित परिवर्तन करें:

1. निम्न पंक्ति का पता लगाएं और संशोधित सॉफ़्टवेयर को रोकने के लिए इस पर टिप्पणी करें file मूल द्वारा प्रतिस्थापित किया जा रहा है fileइंटेल क्वार्टस प्राइम सॉफ्टवेयर इंस्टॉलेशन पथ से s.
   
2.  अद्यतन सॉफ़्टवेयर को संकलित करने के लिए “./build_sw_hdcp.sh” चलाएँ।
3. उत्पन्न .elf file दो तरीकों से डिज़ाइन में शामिल किया जा सकता है:
   a. “nios2-download -g” चलाएँ file डाउनलोडिंग प्रक्रिया पूरी होने के बाद उचित कार्यक्षमता सुनिश्चित करने के लिए सिस्टम को रीसेट करें।
   b. मेमोरी इनिशियलाइज़ेशन को अपडेट करने के लिए “quartus_cdb –-update_mif” चलाएँ files. नया .sof बनाने के लिए असेंबलर चलाएँ file जिसमें अद्यतन सॉफ्टवेयर शामिल है।

4.6.3. अक्सर पूछे जाने वाले प्रश्न (एफएक्यू)
तालिका 59. विफलता के लक्षण और दिशानिर्देश

संख्या	विफलता लक्षण	दिशानिर्देश
1.	RX एन्क्रिप्टेड वीडियो प्राप्त कर रहा है, लेकिन TX नीले या काले रंग में स्थिर वीडियो भेज रहा है।	ऐसा बाहरी सिंक के साथ असफल TX प्रमाणीकरण के कारण होता है। यदि अपस्ट्रीम से आने वाला वीडियो एन्क्रिप्टेड है, तो HDCP-सक्षम रिपीटर को वीडियो को अनएन्क्रिप्टेड प्रारूप में प्रसारित नहीं करना चाहिए। इसे प्राप्त करने के लिए, जब TX HDCP एन्क्रिप्शन स्थिति संकेत निष्क्रिय होता है, जबकि RX HDCP डिक्रिप्शन स्थिति संकेत सक्रिय होता है, तो नीले या काले रंग का एक स्थिर वीडियो आउटगोइंग वीडियो को बदल देता है। सटीक दिशा-निर्देशों के लिए देखें सुरक्षा संबंधी विचार पृष्ठ 117 पर। हालाँकि, यह व्यवहार HDCP डिज़ाइन को सक्षम करते समय डिबगिंग प्रक्रिया को बाधित कर सकता है। डिज़ाइन उदाहरण में वीडियो अवरोधन को अक्षम करने की विधि नीचे दी गई हैampपर: 1. डिज़ाइन उदाहरण के शीर्ष स्तर पर निम्नलिखित पोर्ट कनेक्शन का पता लगाएँampयह पोर्ट hdmi_tx_top मॉड्यूल से संबंधित है। 2. पोर्ट कनेक्शन को निम्न पंक्ति में संशोधित करें:
2.	TX HDCP एन्क्रिप्शन स्थिति सिग्नल सक्रिय है लेकिन डाउनस्ट्रीम सिंक पर बर्फ का चित्र प्रदर्शित होता है।	ऐसा इसलिए होता है क्योंकि डाउनस्ट्रीम सिंक आउटगोइंग एन्क्रिप्टेड वीडियो को सही ढंग से डिक्रिप्ट नहीं करता है। सुनिश्चित करें कि आप TX HDCP IP को वैश्विक स्थिरांक (LC128) प्रदान करते हैं। मान उत्पादन मान होना चाहिए और सही होना चाहिए।
3.	TX HDCP एन्क्रिप्शन स्थिति संकेत अस्थिर या हमेशा निष्क्रिय रहता है।	यह डाउनस्ट्रीम सिंक के साथ असफल TX प्रमाणीकरण के कारण है। डिबगिंग प्रक्रिया को सुविधाजनक बनाने के लिए, आप सक्षम कर सकते हैं डीबग_मोड_एचडीसीपी hdcp.c में पैरामीटर देखें HDCP सॉफ़्टवेयर पैरामीटर संशोधित करना दिशा-निर्देशों के पृष्ठ 118 पर। निम्नलिखित 3a-3c असफल TX प्रमाणीकरण के संभावित कारण हो सकते हैं।
3अ.	सॉफ़्टवेयर डिबग लॉग यह संदेश प्रिंट करता रहता है “HDCP 1.4 डाउनस्ट्रीम (Rx) द्वारा समर्थित नहीं है”।	संदेश यह इंगित करता है कि डाउनस्ट्रीम सिंक HDCP 2.3 और HDCP 1.4 दोनों का समर्थन नहीं करता है। सुनिश्चित करें कि डाउनस्ट्रीम सिंक HDCP 2.3 या HDCP 1.4 का समर्थन करता है।
3ब.	TX प्रमाणीकरण आधे रास्ते में विफल हो जाता है।	ऐसा इसलिए होता है क्योंकि TX प्रमाणीकरण का कोई भी भाग जैसे हस्ताक्षर सत्यापन, स्थानीयता जाँच आदि विफल हो सकते हैं। सुनिश्चित करें कि डाउनस्ट्रीम सिंक उत्पादन कुंजी का उपयोग कर रहा है, लेकिन फैक्सिमाइल कुंजी का नहीं।
3सी.	सॉफ़्टवेयर डिबग लॉग "पुनः प्रमाणीकरण" प्रिंट करता रहता है	यह संदेश इंगित करता है कि डाउनस्ट्रीम सिंक ने पुनः प्रमाणीकरण का अनुरोध किया है क्योंकि प्राप्त वीडियो को सही तरीके से डिक्रिप्ट नहीं किया गया था। सुनिश्चित करें कि आप TX HDCP IP को वैश्विक स्थिरांक (LC128) प्रदान करते हैं। मान उत्पादन मान होना चाहिए और मान सही होना चाहिए।
जारी…

संख्या	विफलता लक्षण	दिशानिर्देश
	एचडीसीपी प्रमाणीकरण पूरा होने के बाद "आवश्यक है"।
4.	RX HDCP डिक्रिप्शन स्थिति सिग्नल निष्क्रिय है, यद्यपि अपस्ट्रीम स्रोत ने HDCP सक्षम कर दिया है।	यह दर्शाता है कि RX HDCP IP ने प्रमाणीकृत स्थिति प्राप्त नहीं की है। डिफ़ॉल्ट रूप से, पुनरावर्तक_मोड डिज़ाइन उदाहरण में पैरामीटर सक्षम हैampले. यदि पुनरावर्तक_मोड सक्षम है, तो सुनिश्चित करें कि TX HDCP IP प्रमाणित है. जब पुनरावर्तक_मोड पैरामीटर सक्षम होने पर, यदि TX HDCP-सक्षम सिंक से जुड़ा हुआ है, तो RX HDCP IP पुनरावर्तक के रूप में प्रमाणीकरण का प्रयास करता है। TX HDCP IP द्वारा डाउनस्ट्रीम सिंक के साथ प्रमाणीकरण पूरा करने और RECEIVERID_LIST को RX HDCP IP को पास करने की प्रतीक्षा करते समय प्रमाणीकरण आधे रास्ते में रुक जाता है। HDCP विनिर्देश में परिभाषित समय समाप्ति 2 सेकंड है। यदि TX HDCP IP इस अवधि में प्रमाणीकरण पूरा करने में असमर्थ है, तो अपस्ट्रीम स्रोत प्रमाणीकरण को विफल मानता है और HDCP विनिर्देश में निर्दिष्ट अनुसार पुनः प्रमाणीकरण शुरू करता है।
		टिप्पणी: • को देखें HDCP सॉफ़्टवेयर पैरामीटर संशोधित करना पृष्ठ 118 पर अक्षम करने की विधि देखें पुनरावर्तक_मोड डिबगिंग उद्देश्य के लिए पैरामीटर। अक्षम करने के बाद पुनरावर्तक_मोड पैरामीटर, RX HDCP IP हमेशा एंडपॉइंट रिसीवर के रूप में प्रमाणीकरण का प्रयास करता है। TX HDCP IP प्रमाणीकरण प्रक्रिया को गेट नहीं करता है।
		• यदि पुनरावर्तक_मोड पैरामीटर सक्षम नहीं है, तो सुनिश्चित करें कि HDCP IP को प्रदान की गई HDCP कुंजी उत्पादन मान है और मान सही है।
5.	RX HDCP डिक्रिप्शन स्थिति सिग्नल अस्थिर है।	इसका मतलब है कि RX HDCP IP ने प्रमाणित स्थिति प्राप्त होने के ठीक बाद पुनः प्रमाणीकरण का अनुरोध किया है। यह संभवतः इसलिए है क्योंकि आने वाले एन्क्रिप्टेड वीडियो को RX HDCP IP द्वारा सही तरीके से डिक्रिप्ट नहीं किया गया है। सुनिश्चित करें कि RX HDCP IP कोर को प्रदान किया गया वैश्विक स्थिरांक (LC128) उत्पादन मान है और मान सही है।

HDMI इंटेल अरिया 10 FPGA आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड अभिलेखागार

इस उपयोगकर्ता गाइड के नवीनतम और पिछले संस्करणों के लिए, HDMI Intel® Arria 10 FPGA IP डिज़ाइन Ex देखेंampउपयोगकर्ता गाइड। यदि कोई आईपी या सॉफ़्टवेयर संस्करण सूचीबद्ध नहीं है, तो पिछले आईपी या सॉफ़्टवेयर संस्करण के लिए उपयोगकर्ता गाइड लागू होता है।
IP संस्करण Intel Quartus Prime Design Suite सॉफ़्टवेयर के v19.1 तक के संस्करणों के समान हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 या बाद के संस्करण से, IP
कोर में एक नई आईपी संस्करण योजना है।

HDMI Intel Arria 10 FPGA IP डिज़ाइन Ex के लिए संशोधन इतिहासampले उपयोगकर्ता गाइड

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
2022.12.27	22.4	19.7.1	डिज़ाइन उदाहरण के हार्डवेयर और सॉफ़्टवेयर आवश्यकताएँ अनुभाग में HDMI डॉटर कार्ड संशोधन का चयन करने के लिए एक नया पैरामीटर जोड़ा गयाampHDMI 2.0 (गैर-एफआरएल मोड) के लिए।
2022.07.29	22.2	19.7.0	• Nios II EDS के Windows* संस्करण से Cygwin घटक को हटाने की अधिसूचना और Windows* उपयोगकर्ताओं के लिए WSL स्थापित करने की आवश्यकता। • पूरे दस्तावेज़ में जहां लागू हो, संशोधन 4 से 9 तक बेटी कार्ड संस्करण को अपडेट किया गया।
2021.11.12	21.3	19.6.1	• नई कुंजी एन्क्रिप्शन सॉफ्टवेयर उपयोगिता (KEYENC) का वर्णन करने के लिए उपखंड एन्क्रिप्टेड HDCP उत्पादन कुंजियों को बाह्य फ्लैश मेमोरी या EEPROM में संग्रहीत करें (HDCP कुंजी प्रबंधन = 1 का समर्थन करें) को अपडेट किया गया। • निम्नलिखित आंकड़े हटा दिए गए: — RX निजी कुंजी के लिए फैक्सीमाइल कुंजी R1 का डेटा सरणी — एचडीसीपी उत्पादन कुंजियों की डेटा सरणियाँ (प्लेसहोल्डर) — एचडीसीपी सुरक्षा कुंजी (पूर्वनिर्धारित कुंजी) का डेटा सरणी — HDCP सुरक्षा कुंजी hdcp2x_tx_kmem.mif में आरंभीकृत की गई — HDCP सुरक्षा कुंजी hdcp1x_rx_kmem.mif में आरंभीकृत की गई — HDCP सुरक्षा कुंजी hdcp1x_tx_kmem.mif में आरंभीकृत की गई • उपखंड HDCP कुंजी मैपिंग को DCP कुंजी से स्थानांतरित किया गया FileFPGA में सादे HDCP उत्पादन कुंजियों को संग्रहीत करने के लिए डीबग दिशा-निर्देशों से (HDCP कुंजी प्रबंधन का समर्थन = 0)।
2021.09.15	21.1	19.6.0	ncsim का संदर्भ हटा दिया गया
2021.05.12	21.1	19.6.0	• चित्र 1 HDCP ओवर HDMI डिज़ाइन उदाहरण के विवरण में जब SUPPORT FRL = 1 या SUPPORT HDCP KEY MANAGEMENT = 29 जोड़ा गयाampले ब्लॉक आरेख. • HDCP कुंजी मेमोरी में चरण जोड़े गए fileडिज़ाइन वॉकथ्रू में . • सेटअप हार्डवेयर अनुभाग में When SUPPORT FRL = 0 जोड़ा गया। • डिज़ाइन जनरेट करने में सपोर्ट एचडीसीपी कुंजी प्रबंधन पैरामीटर को चालू करने के लिए चरण जोड़ा गया। • एक नया उपखंड जोड़ा गया है एन्क्रिप्टेड HDCP उत्पादन कुंजियों को बाह्य फ्लैश मेमोरी या EEPROM में संग्रहीत करें (HDCP कुंजी प्रबंधन का समर्थन करें = 1)।
जारी…

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
			• टेबल पुश बटन और एलईडी संकेतक का नाम बदलकर पुश बटन और एलईडी संकेतक कर दिया गया (समर्थन एफआरएल = 0)। • टेबल पुश बटन और एलईडी संकेतक जोड़े गए (समर्थन FRL = 1)। • FPGA डिज़ाइन में एम्बेडेड एन्क्रिप्शन कुंजी की सुरक्षा पर एक नया अध्याय जोड़ा गया। • एक नया अध्याय डीबग दिशानिर्देश और उपखंड एचडीसीपी स्थिति संकेत, एचडीसीपी सॉफ्टवेयर पैरामीटर संशोधित करना और अक्सर पूछे जाने वाले प्रश्न जोड़े गए।
2021.04.01	21.1	19.6.0	• RX-केवल या TX-केवल डिज़ाइन के लिए अद्यतन चित्र घटक आवश्यक हैं। • अद्यतित तालिका जनित RTL Files. • अद्यतन चित्र HDMI RX शीर्ष घटक. • अनुभाग HDMI RX टॉप लिंक प्रशिक्षण प्रक्रिया हटा दी गई। • विभिन्न एफआरएल दरों में डिज़ाइन चलाने के चरणों को अद्यतन किया गया। • अद्यतन चित्र HDMI 2.1 डिजाइन उदाहरणampले क्लॉकिंग योजना. • अद्यतन तालिका क्लॉकिंग योजना संकेत. • ट्रांसीवर आर्बिटर से TX टॉप तक कनेक्शन जोड़ने के लिए चित्र HDMI RX-TX ब्लॉक आरेख को अपडेट किया गया।
2020.09.28	20.3	19.5.0	• नोट हटा दिया गया है कि HDMI 2.1 डिज़ाइन exampFRL मोड में फ़ाइल HDMI इंटेल FPGA IP डिज़ाइन एक्स में केवल स्पीड ग्रेड -1 डिवाइस का समर्थन करती हैampइंटेल एरिया 10 डिवाइस और एचडीएमआई 2.1 डिज़ाइन एक्स के लिए त्वरित आरंभ गाइडample (समर्थन FRL = 1) अनुभाग। डिजाइन सभी गति ग्रेड का समर्थन करता है। • सभी HDMI 2.1 डिज़ाइन उदाहरणों से ls_clk जानकारी हटा दी गईampसंबंधित अनुभाग देखें। ls_clk डोमेन अब डिज़ाइन उदाहरण में उपयोग नहीं किया जाता हैampले. • HDMI 2.1 डिज़ाइन उदाहरण के लिए ब्लॉक आरेखों को अपडेट किया गयाampHDMI 2.1 डिज़ाइन एक्स में FRL मोड में लेampफ़ाइल (समर्थन FRL = 1), RX- केवल या TX- केवल डिज़ाइन डिज़ाइन घटक बनाना, और क्लॉकिंग स्कीम अनुभाग। • निर्देशिकाओं को अद्यतन किया गया और उत्पन्न किया गया fileनिर्देशिका संरचना अनुभाग में s सूची देखें। • अप्रासंगिक संकेतों को हटा दिया गया, और निम्नलिखित HDMI 2.1 डिज़ाइन उदाहरण का विवरण जोड़ा या संपादित किया गयाampइंटरफ़ेस सिग्नल अनुभाग में सिग्नल देखें: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* सिग्नल — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • डिज़ाइन RTL पैरामीटर अनुभाग में निम्नलिखित पैरामीटर जोड़े गए: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV — एफपीएलएल का उपयोग करें — ध्रुवीयता_परिवर्तन
जारी…

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
			• HDMI 2.0 डिज़ाइन उदाहरण के लिए ब्लॉक आरेखों को अपडेट किया गयाampHDMI 2.0 डिज़ाइन एक्स में इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ़्टवेयर के लिए लेample (समर्थन FRL = 0), RX-केवल या TX-केवल डिज़ाइन डिज़ाइन घटक बनाना, और क्लॉकिंग स्कीम अनुभाग। • डायनेमिक रेंज और मास्टरिंग (एचडीआर) इन्फोफ्रेम इंसर्शन और फ़िल्टरिंग अनुभाग में घड़ी और रीसेट सिग्नल नामों को अपडेट किया गया। • अप्रासंगिक संकेतों को हटा दिया गया, और निम्नलिखित HDMI 2.0 डिज़ाइन उदाहरण का विवरण जोड़ा या संपादित किया गयाampइंटरफ़ेस सिग्नल अनुभाग में सिग्नल देखें: — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — रीसेट_xcvr_पावरअप — nios_tx_i2c* सिग्नल — hdmi_ti_i2c* सिग्नल — tx_i2c_avalon* सिग्नल — clock_bridge_0_in_clk_clk — रीसेट_ब्रिज_0_रीसेट_रीसेट_एन — i2c_master* सिग्नल — nios_tx_i2c* सिग्नल — measure_valid_pio_external_connectio n_export — oc_i2c_av_slave_translator_avalon_an ti_slave_0* सिग्नल — पावरअप_कैल_डन_एक्सपोर्ट — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* सिग्नल • एक नोट जोड़ा गया कि सिमुलेशन टेस्टबेंच उन डिज़ाइनों के लिए समर्थित नहीं है I2C शामिल करें पैरामीटर सक्षम किया गया और सिमुलेशन टेस्टबेंच अनुभाग में सिमुलेशन संदेश को अद्यतन किया गया। • आपके डिज़ाइन को अपग्रेड करने वाले अनुभाग को अपडेट किया गया।
2020.04.13	20.1	19.4.0	• एक नोट जोड़ा गया कि HDMI 2.1 डिज़ाइन exampFRL मोड में फ़ाइल HDMI इंटेल FPGA IP डिज़ाइन एक्स में केवल स्पीड ग्रेड -1 डिवाइस का समर्थन करती हैampइंटेल एरिया 10 डिवाइस के लिए त्वरित आरंभ गाइड और एचडीएमआई 2.1 डिज़ाइन एक्स के लिए विस्तृत विवरणample (समर्थन FRL = 1) अनुभाग. • एचडीसीपी को एचडीएमआई डिज़ाइन एक्स पर ले जाया गयाampHDMI इंटेल FPGA आईपी उपयोगकर्ता गाइड से इंटेल Arria 10 डिवाइस अनुभाग के लिए फ़ाइल डाउनलोड करें। • ऑडियो को शामिल करने के लिए डिज़ाइन का अनुकरण अनुभाग संपादित किया गयाampजनरेटर, साइडबैंड डेटा जनरेटर, और सहायक डेटा जनरेटर और सफल सिमुलेशन संदेश को अद्यतन किया। • नोट हटा दिया गया जिसमें कहा गया था कि सिमुलेशन केवल के लिए उपलब्ध है एफआरएल का समर्थन करें अक्षम डिज़ाइन नोट। सिमुलेशन अब उपलब्ध है एफआरएल का समर्थन करें साथ ही सक्षम डिजाइन भी। • HDMI 2.1 डिज़ाइन एक्स के लिए विस्तृत विवरण में सुविधा विवरण अपडेट किया गयाample (समर्थन FRL सक्षम) अनुभाग पर जाएँ।
जारी…

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
			• HDMI 2.1 RX-TX डिज़ाइन ब्लॉक आरेख, डिज़ाइन घटक, और HDMI 2.1 डिज़ाइन उदाहरण के लिए RX-केवल या TX-केवल डिज़ाइन बनाना अनुभागों में ब्लॉक आरेख को संपादित किया गयाampनए घटक जोड़े गए तथा ऐसे घटक हटा दिए गए जो अब लागू नहीं हैं। • RX-Only या TX-Only डिज़ाइन बनाना अनुभाग में main.c स्क्रिप्ट निर्देश को संपादित किया गया। • नए फ़ोल्डर्स और फ़ोल्डर्स जोड़ने के लिए डायरेक्टरी संरचना अनुभागों को अपडेट किया गया fileHDMI 2.0 और HDMI दोनों के लिए 2.1 डिज़ाइन पूर्वampलेस. • HDMI 2.1 डिज़ाइन उदाहरण के लिए हार्डवेयर और सॉफ़्टवेयर आवश्यकताएँ अनुभाग को अपडेट किया गयाampले. • HDMI 2.1 डिज़ाइन उदाहरण के लिए डायनेमिक रेंज और मास्टरिंग (HDR) इन्फोफ्रेम इंसर्शन और फ़िल्टरिंग अनुभाग में ब्लॉक डायग्राम और सिग्नल विवरण को अपडेट किया गयाampले. • HDMI 2.1 डिज़ाइन उदाहरण के लिए, एक नया अनुभाग, विभिन्न FRL दरों में डिज़ाइन चलाना, जोड़ा गयाampलेस. • HDMI 2.1 डिज़ाइन उदाहरण के लिए क्लॉकिंग स्कीम अनुभाग में ब्लॉक आरेख और सिग्नल विवरण को अपडेट किया गयाampले. • HDMI 2.1 डिज़ाइन उदाहरण के लिए हार्डवेयर सेटअप अनुभाग में उपयोगकर्ता डीआईपी स्विच के बारे में विवरण जोड़ा गयाampले. • HDMI 2.1 डिज़ाइन उदाहरण के लिए डिज़ाइन सीमाएँ अनुभाग को अपडेट किया गयाampले. • आपके डिज़ाइन को अपग्रेड करने वाले अनुभाग को अपडेट किया गया। • HDMI 2.0 और HDMI 2.1 डिज़ाइन उदाहरण दोनों के लिए सिमुलेशन टेस्टबेंच अनुभाग अपडेट किए गएampलेस.
2020.01.16	19.4	19.3.0	• HDMI इंटेल FPGA आईपी डिज़ाइन एक्स को अपडेट किया गयाampइंटेल एरिया 10 डिवाइसेस के लिए त्वरित आरंभ मार्गदर्शिका अनुभाग जिसमें नए जोड़े गए एचडीएमआई 2.1 डिज़ाइन उदाहरण के बारे में जानकारी हैampFRL मोड के साथ. • एक नया अध्याय जोड़ा गया, HDMI 2.1 डिज़ाइन उदाहरण के लिए विस्तृत विवरणampफ़ाइल (समर्थन FRL सक्षम) जिसमें नए जोड़े गए डिज़ाइन उदाहरण के बारे में सभी प्रासंगिक जानकारी शामिल हैampले. • HDMI इंटेल FPGA आईपी डिजाइन एक्स का नाम बदलाampHDMI 2.0 डिज़ाइन उदाहरण के लिए विस्तृत विवरण देखेंampबेहतर स्पष्टता के लिए.
2019.10.31	18.1	18.1	• जोड़ा गया उत्पन्न filetx_control_src फ़ोल्डर में s: ti_i2c.c और ti_i2c.h. • हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ तथा डिज़ाइन संकलन और परीक्षण अनुभागों में FMC डॉटर कार्ड संशोधन 11 के लिए समर्थन जोड़ा गया। • डिज़ाइन सीमा अनुभाग हटा दिया गया। अधिकतम तिरछा बाधाओं पर समय उल्लंघन के बारे में सीमा को संस्करण में हल किया गया था 18.1 एचडीएमआई इंटेल एफपीजीए आईपी. • एक नया RTL पैरामीटर, BITEC_DAUGHTER_CARD_REV जोड़ा गया है, जिससे आप Bitec HDMI डॉटर कार्ड के संशोधन का चयन कर सकें।
जारी…

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
			• FMC डॉटर कार्ड संशोधन 2, 2, और 11 के बारे में जानकारी शामिल करने के लिए fmcb_dp_m6c_p और fmcb_dp_c4m_p सिग्नल के विवरण को अपडेट किया गया। • बिटेक डॉटर कार्ड संशोधन 11 के लिए निम्नलिखित नए सिग्नल जोड़े गए: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a पता — oc_i2c_master_ti_avalon_anti_slave_w संस्कार — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • आपके डिज़ाइन को अपग्रेड करने के बारे में एक अनुभाग जोड़ा गया।
2017.11.06	17.1	17.1	• इंटेल रीब्रांडिंग के अनुसार HDMI IP कोर का नाम बदलकर HDMI Intel FPGA IP कर दिया गया। • Qsys शब्द को बदलकर प्लेटफॉर्म डिज़ाइनर कर दिया गया। • डायनेमिक रेंज और मास्टरिंग इन्फोफ्रेम (एचडीआर) सम्मिलन और फ़िल्टरिंग सुविधा के बारे में जानकारी जोड़ी गई। • निर्देशिका संरचना अद्यतन की गई: — स्क्रिप्ट और सॉफ्टवेयर फ़ोल्डर्स जोड़े गए और files. — अपडेटेड कॉमन और एचडीआर files. — एटीएक्स हटा दिया गया files. — विभेदित fileइंटेल क्वार्टस प्राइम स्टैंडर्ड संस्करण और इंटेल क्वार्टस प्राइम प्रो संस्करण के लिए। • 10AX115S2F4I1SG के रूप में प्रयुक्त डिवाइस को जोड़ने के लिए डिज़ाइन तैयार करने वाले अनुभाग को अपडेट किया गया। • 50-100 मेगाहर्ट्ज टीएमडीएस क्लॉक आवृत्ति के लिए ट्रांसीवर डेटा दर को 2550-5000 एमबीपीएस तक संपादित किया गया। • RX-TX लिंक जानकारी को अपडेट किया गया है जिससे आप बाहरी फ़िल्टरिंग को अक्षम करने के लिए user_pb[2] बटन जारी कर सकते हैं। • Nios II सॉफ्टवेयर प्रवाह आरेख को अद्यतन किया गया जिसमें I2C मास्टर और HDMI स्रोत के लिए नियंत्रण शामिल हैं। • इसके बारे में अतिरिक्त जानकारी दी गई डिजाइन पूर्वample जीयूआई पैरामीटर. • HDMI RX और TX टॉप डिज़ाइन पैरामीटर जोड़े गए। • इन HDMI RX और TX शीर्ष-स्तरीय सिग्नलों को जोड़ा गया: — एमजीएमटी_सीएलके — रीसेट — i2c_clk — hdmi_clk_in — इन HDMI RX और TX शीर्ष-स्तरीय सिग्नलों को हटा दिया गया: • संस्करण • i2c_clk
जारी…

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
			• एक नोट जोड़ा गया है कि ट्रांसीवर एनालॉग सेटिंग का परीक्षण इंटेल अरिया 10 FPGA डेवलपमेंट किट और बिटेक HDMI 2.0 डॉटर कार्ड के लिए किया जाता है। आप अपने बोर्ड के लिए एनालॉग सेटिंग को संशोधित कर सकते हैं। • इंटेल अरिया 10 पीएलएल संदर्भ घड़ी के लिए पीएलएल कैस्केडिंग या गैर-समर्पित घड़ी पथों की घबराहट से बचने के लिए वर्कअराउंड के लिए एक लिंक जोड़ा गया। • एक नोट जोड़ा गया है कि आप ट्रांसीवर RX पिन को HDMI RX के लिए CDR रेफ़्लेक्शन के रूप में या HDMI TX के लिए TX PLL रेफ़्लेक्शन के रूप में उपयोग नहीं कर सकते हैं। • TX PMA और PCS बॉन्डिंग का उपयोग करने वाले डिज़ाइनों के लिए set_max_skew बाधा जोड़ने के तरीके के बारे में एक नोट जोड़ा गया।
2017.05.08	17.0	17.0	• इंटेल के रूप में पुनःब्रांडेड. • पार्ट नंबर बदला गया. • निर्देशिका संरचना अद्यतन की गई: — एचडीआर जोड़ा गया files. — qsys_vip_passthrough.qsys को nios.qsys में परिवर्तित किया गया. — जोड़ा गया fileयह इंटेल क्वार्टस प्राइम प्रो संस्करण के लिए नामित है। • अद्यतन जानकारी कि RX-TX लिंक ब्लॉक HDMI RX सहायक डेटा से हाई डायनेमिक रेंज (HDR) इन्फोफ्रेम पर बाहरी फ़िल्टरिंग भी करता है और एक एक्स सम्मिलित करता हैampएचडीआर इन्फोफ्रेम को एवलॉन एसटी मल्टीप्लेक्सर के माध्यम से एचडीएमआई टीएक्स के सहायक डेटा में परिवर्तित करें। • ट्रांसीवर नेटिव PHY विवरण के लिए एक नोट जोड़ा गया है कि HDMI TX अंतर-चैनल तिरछा आवश्यकता को पूरा करने के लिए, आपको Arria 10 ट्रांसीवर नेटिव PHY पैरामीटर संपादक में TX चैनल बॉन्डिंग मोड विकल्प सेट करना होगा पीएमए और पीसीएस बॉन्डिंग. • ऑपरेटिंग सिस्टम और माप संकेतों के लिए अद्यतन विवरण। • ओवरों में बदलाव किया गयाampTX FPLL प्रत्यक्ष घड़ी योजना का समर्थन करने के लिए प्रत्येक TMDS घड़ी आवृत्ति रेंज में विभिन्न ट्रांसीवर डेटा दर के लिए लिंग कारक। • TX IOPLL को TX FPLL कैस्केड क्लॉकिंग स्कीम से बदलकर TX FPLL डायरेक्ट स्कीम कर दिया गया। • TX PMA पुनर्विन्यास संकेत जोड़े गए। • संपादित USER_LED[7] ओवरampलिंग स्थिति. 1 ओवर को इंगित करता हैamp(एरिया 1,000 डिवाइस में डेटा दर < 10 एमबीपीएस)। • अपडेटेड HDMI डिज़ाइन एक्सampसमर्थित सिमुलेटर तालिका. VHDL NCSim के लिए समर्थित नहीं है. • Arria 10 HDMI IP Core Design Ex के संग्रहीत संस्करण का लिंक जोड़ा गयाampले उपयोगकर्ता गाइड।
2016.10.31	16.1	16.1	प्रारंभिक रिहाई।

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आईडी: 683156
संस्करण: 2022.12.27

दस्तावेज़ / संसाधन

इंटेल एचडीएमआई अररिया 10 एफपीजीए आईपी डिजाइन एक्सample [पीडीएफ] उपयोगकर्ता गाइड एचडीएमआई अररिया 10 एफपीजीए आईपी डिजाइन पूर्वampले, एचडीएमआई एरिया, 10 एफपीजीए आईपी डिजाइन एक्सampले, डिजाइन पूर्वample

संदर्भ

• उपयोगकर्ता पुस्तिका