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사용자 가이드인텔 HDMI Arria 10 FPGA IP 디자인 ExampleHDMI 인텔® Arria 10 FPGA IP
디자인 전ample 사용자 가이드
Intel®Quartus®용으로 업데이트됨
프라임 디자인 스위트: 22.4
IP 버전: 19.7.1

내용물 숨다
1 HDMI Intel® FPGA IP 디자인 Example 인텔® Arria® 10 장치용 빠른 시작 가이드
2 HDMI 2.1 디자인 Example(지원 FRL = 1)
3 HDMI 2.0 디자인 Example(지원 FRL = 0)
4 HDMI 2.0/2.1을 통한 HDCP 설계 Example
5 HDMI Intel Arria 10 FPGA IP 디자인 Examp사용자 가이드 아카이브
6 HDMI Intel Arria 10 FPGA IP Design Ex의 개정 내역ample 사용자 가이드
7 문서 / 리소스
7.1 참고문헌
8 관련 게시물

HDMI Intel® FPGA IP 디자인 Example 인텔® Arria® 10 장치용 빠른 시작 가이드

HDMI Intel® 10 장치는 시뮬레이션 테스트 벤치와 컴파일 및 하드웨어 테스트를 지원하는 하드웨어 설계를 갖추고 있습니다.
FPGA IP 설계 예시ampIntel Arria®용 파일
HDMI Intel FPGA IP는 다음과 같은 디자인을 제공합니다.amp레:

  • FRL(고정 속도 링크) 모드가 활성화된 HDMI 2.1 RX-TX 재전송 설계
  • FRL 모드가 비활성화된 HDMI 2.0 RX-TX 재전송 설계
  • HDMI 2.0을 통한 HDCP 설계

메모: HDCP 기능은 Intel® Quartus Prime Pro Edition 소프트웨어에 포함되어 있지 않습니다.
HDCP 기능에 액세스하려면 다음 주소로 Intel에 문의하십시오. https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
디자인 ex를 생성할 때amp파일, 매개변수 편집기는 자동으로 file하드웨어에서 디자인을 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다.
그림 1. 개발 단계인텔 HDMI Arria 10 FPGA IP 디자인 Examp르 - 개발 단계관련 정보
HDMI Intel FPGA IP 사용 설명서
1.1. 디자인 생성
Intel Quartus Prime 소프트웨어의 HDMI Intel FPGA IP 매개변수 편집기를 사용하여 설계를 생성합니다.amp레. 인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 현재 사양에 대한 FPGA 및 반도체 제품의 성능을 보증하지만, 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 책임이나 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전, 그리고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 구하는 것이 좋습니다. *다른 이름과 브랜드는 해당 회사의 자산일 수 있습니다.
니오스를 시작으로® Intel Quartus Prime Pro Edition 소프트웨어 버전 19.2 및 Intel Quartus Prime Standard Edition 소프트웨어 버전 19.1의 II EDS, 인텔은 Windows* 버전의 Nios II EDS에서 Cygwin 구성 요소를 제거하고 이를 Linux용 Windows* 하위 시스템(WSL)으로 대체했습니다. Windows* 사용자인 경우 디자인을 생성하기 전에 WSL을 설치해야 합니다.amp르.
그림 2. 설계 흐름 생성인텔 HDMI Arria 10 FPGA IP 디자인 Example - 설계 흐름 생성

  1. Intel Arria 10 장치 제품군을 대상으로 하는 프로젝트를 생성하고 원하는 장치를 선택합니다.
  2. IP 카탈로그에서 인터페이스 프로토콜 ➤ 오디오 및 비디오 ➤ HDMI Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 또는 새 IP 변형 창이 나타납니다.
  3. 사용자 지정 IP 변형의 최상위 이름을 지정합니다. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip 또는 .qsys.
  4. 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
  5. IP 탭에서 TX와 RX 모두에 대해 원하는 매개변수를 구성합니다.
  6. Support FRL 매개변수를 켜서 HDMI 2.1 디자인을 생성합니다. exampFRL 모드에 있습니다. HDMI 2.0 디자인을 생성하려면 끄세요. exampFRL이 없는 르.
  7. 디자인 엑스에서amp탭에서 Arria 10 HDMI RX-TX 재전송을 선택합니다.
  8. 시뮬레이션을 선택하여 테스트벤치를 생성하고 합성을 선택하여 하드웨어 설계 예를 생성합니다.ample.디자인을 생성하려면 다음 옵션 중 하나 이상을 선택해야 합니다. example file에스. 둘 다 선택하면 생성 시간이 길어집니다.
  9. 생성을 위해 File 형식을 지정하고 Verilog 또는 VHDL을 선택합니다.
  10. 대상 개발 키트의 경우 Intel Arria 10 GX FPGA 개발 키트를 선택하십시오. 개발 키트를 선택하면 대상 장치(4단계에서 선택)가 대상 보드의 장치와 일치하도록 변경됩니다. Intel Arria 10 GX FPGA 개발 키트의 경우 기본 장치는 10AX115S2F4I1SG입니다.
  11. Ex 생성을 클릭합니다.amp르 디자인.

관련 정보
Windows* OS에 WSL(Linux*용 Windows* 하위 시스템)을 설치하는 방법은 무엇입니까?
1.2. 설계 시뮬레이션
HDMI 테스트벤치는 TX 인스턴스에서 RX 인스턴스로의 직렬 루프백 설계를 시뮬레이션합니다. 내부 비디오 패턴 생성기, 오디오amp파일 생성기, 측파대 데이터 생성기 및 보조 데이터 생성기 모듈은 HDMI TX 인스턴스를 구동하고 TX 인스턴스의 직렬 출력은 테스트벤치의 RX 인스턴스에 연결됩니다.
그림 3. 설계 시뮬레이션 흐름인텔 HDMI Arria 10 FPGA IP 디자인 Example - 디자인 플로우 생성 1

  1. 원하는 시뮬레이션 폴더로 이동합니다.
  2. 선택한 지원되는 시뮬레이터에 대한 시뮬레이션 스크립트를 실행하십시오. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다.
  3. 결과를 분석합니다.

표 1. 시뮬레이션 실행 단계

모의 실험 장치 작업 디렉토리 지침
 리비에라-PRO*  /시뮬레이션/알덱 명령줄에 다음을 입력합니다.
vsim -c -do aldec.do
모델심*  /시뮬레이션/멘토 명령줄에 다음을 입력합니다.
vsim -c -do 멘토.do
 VCS*  /시뮬레이션/synopsys/vcs 명령줄에 다음을 입력합니다.
소스 vcs_sim.sh
 VCS MX  /시뮬레이션/synopsys/vcsmx 명령줄에 다음을 입력합니다.
소스 vcsmx_sim.sh
 Xcelium* 병렬  /시뮬레이션/xcelium 명령줄에 다음을 입력합니다.
소스 xcelium_sim.sh

성공적인 시뮬레이션은 다음 메시지와 함께 종료됩니다.
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY(kHz) = 48
# AUDIO_CHANNEL = 8
# 시뮬레이션 패스
1.3. 설계 컴파일 및 테스트인텔 HDMI Arria 10 FPGA IP 디자인 Example - 디자인 컴파일 및 테스트

하드웨어 ex에서 데모 테스트를 컴파일하고 실행하려면amp디자인하려면 다음 단계를 따르세요.

  1. 하드웨어 전 보장ample 디자인 생성이 완료되었습니다.
  2. Intel Quartus Prime 소프트웨어를 실행하고 .qpf를 엽니다. file.
    • HDMI 2.1 디자인 examp지원 FRL이 활성화된 파일: 프로젝트 디렉토리/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 디자인 examp지원 FRL이 비활성화된 파일: 투영된 irectory/quartus/a10_hdmi2_demo.qpf
  3. 처리 ➤ 컴파일 시작을 클릭하십시오.
  4. 성공적인 컴파일 후 .sof file quartus/output_에서 생성됩니다.files 디렉토리.
  5. 온보드 FMC 포트 B(J2)에 연결합니다.
    • HDMI 2.1 디자인 examp지원 FRL이 활성화된 파일: Bitec HDMI 2.1 FMC Daughter Card Rev 9
    메모: Bitec HDMI 도터 카드의 개정판을 선택할 수 있습니다. 언더더디자인엑스amp탭에서 HDMI Daughter Card Revision을 Revision 9, Revision 또는 도터 카드 없음으로 설정합니다. 기본값은 개정 9입니다.
    • HDMI 2.0 디자인 examp지원 FRL이 비활성화된 파일: Bitec HDMI 2.0 FMC Daughter Card Rev 11
  6. Bitec FMC 도터 카드의 TX(P1)를 외부 비디오 소스에 연결합니다.
  7. Bitec FMC 도터 카드의 RX(P2)를 외부 비디오 싱크 또는 비디오 분석기에 연결합니다.
  8. 개발 보드의 모든 스위치가 기본 위치에 있는지 확인하십시오.
  9. 생성된 .sof를 사용하여 개발 보드에서 선택한 Intel Arria 10 장치를 구성합니다. file (도구 ➤ 프로그래머 ).
  10. 분석기는 소스에서 생성된 비디오를 표시해야 합니다.

관련 정보
Intel Arria 10 FPGA 개발 키트 사용자 가이드
1.4. HDMI Intel FPGA IP 설계 Examp파일 매개변수
표 2.
HDMI Intel FPGA IP 설계 ExampIntel Arria 10 장치용 파일 매개변수 이 옵션은 Intel Arria 10 장치에만 사용할 수 있습니다.

매개변수 값

설명
사용 가능한 디자인 Example
디자인 선택 Arria 10 HDMI RX-TX 재전송 디자인을 선택하세요.amp생성할 수 있습니다.

디자인 전ample Files
시뮬레이션 켜기, 끄기 이 옵션을 켜서 필요한 files는 시뮬레이션 테스트벤치용입니다.
합성 켜기, 끄기 이 옵션을 켜서 필요한 fileIntel Quartus Prime 컴파일 및 하드웨어 데모용입니다.

생성된 HDL 형식
생성하다 File 체재 베릴로그, VHDL 생성된 디자인 ex에 대해 선호하는 HDL 형식을 선택하십시오.ample file세트.
메모: 이 옵션은 생성된 최상위 IP의 형식만 결정합니다. file에스. 그 외 모든 것들 files(예: 예ample testbench 및 최상위 레벨 file하드웨어 데모용)은 Verilog HDL 형식입니다.

타겟 개발 키트
보드 선택 개발 키트 없음, 대상 디자인 ex에 대한 보드 선택amp르.
Arria 10 GX FPGA 개발 키트,

맞춤형 개발 키트

 • 개발 키트 없음: 이 옵션은 설계에 대한 모든 하드웨어 측면을 제외합니다.amp르. IP 코어는 모든 핀 할당을 가상 핀으로 설정합니다.
• Arria 10 GX FPGA 개발 키트: 이 옵션은 이 개발 키트의 장치와 일치하도록 프로젝트의 대상 장치를 자동으로 선택합니다. 다음을 사용하여 대상 장치를 변경할 수 있습니다. 대상 장치 변경 보드 개정판에 다른 장치 변형이 있는 경우 매개변수입니다. IP 코어는 개발 키트에 따라 모든 핀 할당을 설정합니다.
• 맞춤형 개발 키트: 이 옵션을 사용하면ampIntel FPGA를 사용하여 타사 개발 키트에서 테스트할 파일입니다. 핀 할당을 직접 설정해야 할 수도 있습니다.

대상 장치
대상 장치 변경 켜기, 끄기 이 옵션을 켜고 개발 키트에 대해 선호하는 장치 변형을 선택합니다.

HDMI 2.1 디자인 Example(지원 FRL = 1)

HDMI 2.1 디자인 exampFRL 모드의 파일은 4개의 RX 채널과 4개의 TX 채널로 구성된 하나의 HDMI 인스턴스 병렬 루프백을 보여줍니다.
표 3. HDMI 2.1 디자인 ExampIntel Arria 10 장치용 파일

디자인 전ample 데이터 속도 채널 모드

루프백 유형
Arria 10 HDMI RX-TX 재전송 • 12Gbps(FRL)
• 10Gbps(FRL)
• 8Gbps(FRL)
• 6Gbps(FRL)
• 3Gbps(FRL)
• <6Gbps(TMDS)		 심플렉스 FIFO 버퍼와 병렬

특징

  • 이 설계는 FIFO 버퍼를 인스턴스화하여 HDMI 2.1 싱크와 소스 사이에서 직접 HDMI 비디오 스트림 패스스루를 수행합니다.
  • 이 설계는 런타임 중에 FRL 모드와 TMDS 모드 사이를 전환할 수 있습니다.
  • 디자인은 초기 디버깅을 위해 LED 상태를 사용합니다.tage.
  • 이 디자인은 HDMI RX 및 TX 인스턴스와 함께 제공됩니다.
  • 이 디자인은 RX-TX 링크 모듈에서 HDR(Dynamic Range and Mastering) InfoFrame의 삽입 및 필터링을 보여줍니다.
  • 설계에서는 TX에 연결된 싱크와 RX에 연결된 소스 간의 FRL 속도를 협상합니다. 설계는 기본 구성에서 외부 싱크의 EDID를 통해 온보드 RX로 전달됩니다. Nios II 프로세서는 TX에 연결된 싱크의 기능에 따라 링크 기반을 협상합니다. user_dipsw 온보드 스위치를 전환하여 TX 및 RX FRL 기능을 수동으로 제어할 수도 있습니다.
  • 디자인에는 여러 가지 디버깅 기능이 포함되어 있습니다.
    RX 인스턴스는 외부 비디오 생성기로부터 비디오 소스를 수신하고, 데이터는 루프백 FIFO를 거쳐 TX 인스턴스로 전송됩니다. 기능을 확인하려면 외부 비디오 분석기, 모니터 또는 HDMI 연결이 가능한 TV를 TX 코어에 연결해야 합니다.

2.1. HDMI 2.1 RX-TX 재전송 설계 블록 다이어그램
HDMI RX-TX 재전송 설계 examp파일은 FRL 지원이 활성화된 HDMI 2.1의 단순 채널 모드에서 병렬 루프백을 보여줍니다.
그림 4. HDMI 2.1 RX-TX 재전송 블록 다이어그램인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램2.2. RX 전용 또는 TX 전용 설계 생성ns
고급 사용자의 경우 HDMI 2.1 디자인을 사용하여 TX 또는 RX 전용 디자인을 만들 수 있습니다.
그림 5. RX 전용 또는 TX 전용 설계에 필요한 구성 요소인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 1RX 또는 TX 전용 구성요소를 사용하려면 설계에서 관련 없는 블록을 제거하십시오.
표 4. RX 전용 및 TX 전용 설계 요구 사항

사용자 요구 사항 보존하다 제거하다

추가하다
HDMI RX 전용 RX 탑 • 텍사스 탑
• RX-TX 링크
• CPU 하위 시스템
• 트랜시버 중재자		 –
HDMI TX 전용 •TX 탑
•CPU 하위 시스템		 •RX 탑
• RX-TX 링크
•트랜시버 중재자		 비디오 패턴 생성기(사용자 정의 모듈 또는 VIP(비디오 및 이미지 처리) 제품군에서 생성됨)

RTL 변경 외에도 main.c 스크립트도 편집해야 합니다.
• HDMI TX 전용 설계의 경우 다음 줄을 제거하여 HDMI RX 잠금 상태에 대한 대기를 분리하고 다음으로 교체합니다.
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
동안(rx_hdmi_lock == 0) {
if (check_hpd_isr()) { 중단; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// rx가 잠긴 후 Tx를 재구성합니다.
if (rx_hdmi_lock == 1) {
if (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} 또 다른 {
tx_xcvr_reconfig(tx_frl_rate);
} } }
• HDMI RX 전용 디자인의 경우 main.c 스크립트에 다음 줄만 유지하십시오.
REDRIVER_INIT();
hdmi_rx_init();
2.3. 하드웨어 및 소프트웨어 요구 사항
인텔은 다음 하드웨어 및 소프트웨어를 사용하여 디자인 ex를 테스트합니다.amp르.
하드웨어

  • Intel Arria 10 GX FPGA 개발 키트
  • HDMI 2.1 소스(Quantum Data 980 48G 생성기)
  • HDMI 2.1 싱크(Quantum Data 980 48G 분석기)
  • Bitec HDMI FMC 2.1 도터 카드(개정 9)
  • HDMI 2.1 Category 3 케이블(Belkin 48Gbps HDMI 2.1 케이블로 테스트됨)

소프트웨어

  • Intel Quartus Prime Pro Edition 소프트웨어 버전 20.1

2.4. 디렉토리 구조
디렉토리에는 생성된 files HDMI Intel FPGA IP 디자인용 examp르.
그림 6. Design Ex의 디렉터리 구조ample인텔 HDMI Arria 10 FPGA IP 디자인 Examp르 - 디자인 Example표 5. 생성된 RTL Files

폴더 Files/하위 폴더
흔한 clock_control.ip
clock_crosser.v
dcfifo_inst.v
edge_Detector.sv
fifo.ip
출력_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
지엑스비 gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
파나소닉.헥스
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
재구성하다 mr_rx_iopll_tmds/
mr_rxphy/
mr_tx_fpll/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_Detect.v
mr_rx_rate_Detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_Detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopll.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
SDC는 a10_hdmi2.sdc
jtag.sdc

표 6. 생성된 시뮬레이션 Files
참조 시뮬레이션 테스트벤치 자세한 내용은 섹션

폴더 Files
알덱 /aldec.do
/rivierapro_setup.tcl
운율 /cds.lib
/hdl.var
멘토르 /mentor.do
/msim_setup.tcl
개요 /vcs/file목록.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
엑셀리움 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
흔한 /모델심_files.tcl
/리비에라_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

표 7. 생성된 소프트웨어 Files

폴더 Files
tx_control_src
메모: tx_control 폴더에도 다음 항목의 복제본이 포함되어 있습니다. files.		 글로벌.h
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
메인.c
pio_read_write.c
pio_read_write.h

2.5. 디자인 구성요소
HDMI Intel FPGA IP 디자인 examp파일은 공통 최상위 구성 요소와 HDMI TX 및 RX 상위 구성 요소로 구성됩니다.
2.5.1. HDMI TX 구성 요소
HDMI TX 상위 구성 요소에는 TX 코어 최상위 구성 요소와 IOPLL, 트랜시버 PHY 재설정 컨트롤러, 트랜시버 기본 PHY, TX PLL, TX 재구성 관리 및 출력 버퍼 블록이 포함됩니다.
그림 7. HDMI TX 상단 구성 요소인텔 HDMI Arria 10 FPGA IP 디자인 Example - 상단 구성 요소표 8. HDMI TX 상단 구성 요소

기준 치수

설명
HDMI TX 코어 IP는 최상위 레벨로부터 비디오 데이터를 수신하여 보조 데이터 인코딩, 오디오 데이터 인코딩, 비디오 데이터 인코딩, 스크램블링, TMDS 인코딩 또는 패킷화를 수행합니다.
IOPLL IOPLL(iopll_frl)은 TX 코어에 대한 FRL 클럭을 생성합니다. 이 참조 클럭은 TX FPLL 출력 클럭을 수신합니다.
FRL 클럭 주파수 = 레인당 데이터 속도 x 4 / (클럭당 FRL 문자 x 18)
트랜시버 PHY 재설정 컨트롤러 트랜시버 PHY 재설정 컨트롤러는 TX 트랜시버의 안정적인 초기화를 보장합니다. 이 컨트롤러의 재설정 입력은 최상위 레벨에서 트리거되며 블록 내부의 재설정 순서에 따라 Transceiver Native PHY 블록에 해당 아날로그 및 디지털 재설정 신호를 생성합니다.
이 블록의 tx_ready 출력 신호는 HDMI Intel FPGA IP에 대한 재설정 신호로도 작동하여 트랜시버가 작동 중이고 코어에서 데이터를 수신할 준비가 되었음을 나타냅니다.
트랜시버 네이티브 PHY HDMI TX 코어로부터 병렬 데이터를 수신하고 이를 전송하는 데이터를 직렬화하는 하드 트랜시버 블록입니다.
메모: HDMI TX 채널 간 스큐 요구 사항을 충족하려면 Intel Arria 10 Transceiver Native PHY 매개변수 편집기에서 TX 채널 결합 모드 옵션을 다음으로 설정하세요. PMA 및 PCS 접합. 또한 다음에서 권장하는 대로 트랜시버 재설정 컨트롤러(tx_digitalreset)의 디지털 재설정 신호에 최대 스큐(set_max_skew) 제약 조건 요구 사항을 추가해야 합니다. Intel Arria 10 트랜시버 PHY 사용자 가이드.
텍사스 PLL 송신기 PLL 블록은 트랜시버 기본 PHY 블록에 직렬 고속 클록을 제공합니다. 이 HDMI Intel FPGA IP 디자인의 경우 examp즉, fPLL은 TX PLL로 사용된다.
TX PLL에는 두 개의 기준 클럭이 있습니다.
• 기준 클록 0은 TMDS 모드를 위한 프로그래밍 가능한 발진기(TMDS 클록 주파수 포함)에 연결됩니다. 이 디자인에서는 examp즉, RX TMDS 클록은 TMDS 모드의 참조 클록 0에 연결하는 데 사용됩니다. 인텔에서는 참조 클럭 0에 대해 TMDS 클럭 주파수가 있는 프로그래밍 가능 발진기를 사용할 것을 권장합니다.
• 기준 클록 1은 FRL 모드용 고정 100MHz 클록에 연결됩니다.
TX 재구성 관리 •TMDS 모드에서 TX 재구성 관리 블록은 특정 비디오의 TMDS 클록 주파수에 따라 다양한 출력 클록 주파수에 대해 TX PLL을 재구성합니다.
• FRL 모드에서 TX 재구성 관리 블록은 3x6 SCDC 레지스터의 FRL_Rate 필드에 따라 8Gbps, 10Gbps, 12Gbps, 0Gbps 및 31Gbps에 대한 직렬 고속 클록을 제공하도록 TX PLL을 재구성합니다.
• TX 재구성 관리 블록은 TMDS 모드의 참조 클록 0과 FRL 모드의 참조 클록 1 사이에서 TX PLL 참조 클록을 전환합니다.
출력 버퍼 이 버퍼는 HDMI DDC 및 리드라이버 구성 요소의 I2C 인터페이스와 상호 작용하는 인터페이스 역할을 합니다.

표 9. 트랜시버 데이터 속도 및 초과amp링 팩터 각 클록 주파수 범위

방법 데이터 속도 오버ampler 1(2x 오버amp르) 오버ampler 2(4x 오버amp르) 오버ample 요인 오버ampLED 데이터 속도(Mbps)
TMDS 250년~1000년 On On 8 2000년~8000년
TMDS 1000년~6000년 On 끄다 2 2000년~12000년
프롤 3000 끄다 끄다 1 3000
프롤 6000 끄다 끄다 1 6000
프롤 8000 끄다 끄다 1 8000
프롤 10000 끄다 끄다 1 10000
프롤 12000 끄다 끄다 1 12000

그림 8. TX 재구성 시퀀스 흐름인텔 HDMI Arria 10 FPGA IP 디자인 Example - 디자인 컴파일 및 테스트 12.5.2. HDMI RX 구성 요소
HDMI RX 상위 구성 요소에는 RX 코어 최상위 구성 요소, 옵션 I²C 슬레이브 및 EDID RAM, IOPLL, 트랜시버 PHY 재설정 컨트롤러, RX 기본 PHY 및 RX 재구성 관리 블록이 포함됩니다.
그림 9. HDMI RX 상단 구성 요소인텔 HDMI Arria 10 FPGA IP 디자인 Example - 상위 구성요소 1표 10. HDMI RX 상단 구성 요소

기준 치수

설명
HDMI RX 코어 IP는 Transceiver Native PHY로부터 직렬 데이터를 수신하고 데이터 정렬, 채널 기울기 조정, TMDS 디코딩, 보조 데이터 디코딩, 비디오 데이터 디코딩, 오디오 데이터 디코딩 및 디스크램블링을 수행합니다.
I2C 슬레이브 I2C는 싱크 디스플레이 데이터 채널(DDC)과 상태 및 데이터 채널(SCDC)에 사용되는 인터페이스입니다. HDMI 소스는 DDC를 사용하여 E-EDID(Enhanced Extended Display Identification Data) 데이터 구조를 읽어 싱크의 기능과 특성을 결정합니다.
E-EDID의 8비트 I2C 슬레이브 주소는 0xA0 및 0xA1입니다. LSB는 액세스 유형(읽기의 경우 1, 쓰기의 경우 0)을 나타냅니다. HPD 이벤트가 발생하면 I2C 슬레이브는 온칩에서 읽어 E-EDID 데이터에 응답합니다.
I2C 슬레이브 전용 컨트롤러는 HDMI 2.0 및 2.1용 SCDC도 지원합니다. SCDC용 9비트 I2C 슬레이브 주소는 0xA8 및 0xA9입니다. HPD 이벤트가 발생하면 I2C 슬레이브는 HDMI RX 코어의 SCDC 인터페이스와의 쓰기 또는 읽기 트랜잭션을 수행합니다.
FRL(고정 속도 링크)에 대한 링크 훈련 프로세스는 I2C를 통해서도 발생합니다. HPD 이벤트 중에 또는 소스가 FRL 속도 레지스터(SCDC 레지스터 0x31 비트[3:0])에 다른 FRL 속도를 기록하면 링크 훈련 프로세스가 시작됩니다.
메모: HDMI 2 또는 HDMI 2.0이 의도되지 않은 경우 SCDC용 I2.1C 슬레이브 전용 컨트롤러는 필요하지 않습니다.
EDID 램 이 설계에서는 RAM 1포트 IP를 사용하여 EDID 정보를 저장합니다. 표준 2선(클럭 및 데이터) 직렬 버스 프로토콜(I861C 슬레이브 전용 컨트롤러)은 CEA-XNUMX-D 호환 E-EDID 데이터 구조를 전송합니다. 이 EDID RAM은 E-EDID 정보를 저장합니다.
•TMDS 모드에서는 TX에서 RX로의 EDID 패스스루를 지원하도록 설계되었습니다. EDID 패스스루 동안 TX가 외부 싱크에 연결되면 Nios II 프로세서는 외부 싱크에서 EDID를 읽고 EDID RAM에 씁니다.
• FRL 모드에 있는 경우 Nios II 프로세서는 global.h 스크립트의 HDMI_RX_MAX_FRL_RATE 매개변수를 기반으로 각 링크 속도에 대해 사전 구성된 EDID를 작성합니다.
지원되는 FRL 속도에 대해 다음 HDMI_RX_MAX_FRL_RATE 입력을 사용하십시오.
• 1: 3G 3레인
• 2: 6G 3레인
•3: 6G 4레인
• 4: 8G 4레인
•5: 10G 4레인(기본값)
•6: 12G 4레인
IOPLL HDMI RX는 두 개의 IOPLL을 사용합니다.
• 첫 번째 IOPLL(pll_tmds)은 RX CDR 참조 클럭을 생성합니다. 이 IOPLL은 TMDS 모드에서만 사용됩니다. 이 IOPLL의 참조 클럭은 TMDS 클럭을 수신합니다. TMDS 모드에서는 CDR이 50MHz 미만의 참조 클럭을 수신할 수 없고 TMDS 클럭 주파수 범위가 25MHz ~ 340MHz이기 때문에 이 IOPLL을 사용합니다. 이 IOPLL은 5MHz~25MHz의 주파수 범위에 대해서는 입력 기준 클록의 50배에 해당하는 클록 주파수를 제공하고, 50MHz~340MHz의 주파수 범위에 대해서는 입력 기준 클록과 동일한 클록 주파수를 제공합니다.
• 두 번째 IOPLL(iopll_frl)은 RX 코어에 대한 FRL 클럭을 생성합니다. 이 참조 클럭은 CDR 복구 클럭을 수신합니다.
FRL 클럭 주파수 = 레인당 데이터 속도 x 4 / (클럭당 FRL 문자 x 18)
트랜시버 PHY 재설정 컨트롤러 트랜시버 PHY 재설정 컨트롤러는 RX 트랜시버의 안정적인 초기화를 보장합니다. 이 컨트롤러의 재설정 입력은 RX 재구성에 의해 트리거되며 블록 내부의 재설정 순서에 따라 Transceiver Native PHY 블록에 해당 아날로그 및 디지털 재설정 신호를 생성합니다.
RX 네이티브 PHY 외부 비디오 소스로부터 직렬 데이터를 수신하는 하드 트랜시버 블록입니다. 데이터를 HDMI RX 코어로 전달하기 전에 직렬 데이터를 병렬 데이터로 역직렬화합니다. 이 블록은 FRL 모드용 Enhanced PCS에서 실행됩니다.
RX CDR에는 두 개의 참조 클럭이 있습니다.
• 기준 클럭 0은 TMDS 클럭에서 파생된 IOPLL TMDS(pll_tmds)의 출력 클럭에 연결됩니다.
• 기준 클록 1은 고정 100MHz 클록에 연결됩니다. TMDS 모드에서는 RX CDR이 기준 클럭 0을 선택하도록 재구성되고, FRL 모드에서는 RX CDR이 기준 클럭 1을 선택하도록 재구성됩니다.
RX 재구성 관리 TMDS 모드에서 RX 재구성 관리 블록은 HDMI PLL을 사용하여 속도 감지 회로를 구현하여 RX 트랜시버가 250Mbps ~ 6,000Mbps 범위의 임의 링크 속도에서 작동하도록 구동합니다.
FRL 모드에서 RX 재구성 관리 블록은 SCDC_FRL_RATE 레지스터 필드(3x6[8:10])의 FRL 속도에 따라 12Gbps, 0Gbps, 31Gbps, 3Gbps 또는 0Gbps에서 작동하도록 RX 트랜시버를 재구성합니다. RX 재구성 관리 블록은 표준 PCS/RX 간을 전환합니다.
TMDS 모드의 경우 FRL 모드의 경우 Enhanced PCS를 참조하세요. 그림 10 22페이지에 있습니다.

그림 10. RX 재구성 시퀀스 흐름
그림은 컨트롤러가 입력 데이터 스트림과 기준 클록 주파수를 수신할 때 또는 트랜시버가 잠금 해제될 때 컨트롤러의 다중 속도 재구성 시퀀스 흐름을 보여줍니다.인텔 HDMI Arria 10 FPGA IP 디자인 Example - 디자인 컴파일 및 테스트 22.5.3. 최상위 공통 블록
최상위 공통 블록에는 트랜시버 중재자, RX-TX 링크 구성 요소 및 CPU 하위 시스템이 포함됩니다.
표 11. 최상위 공통 블록

기준 치수

설명
트랜시버 중재자 이 일반 기능 블록은 동일한 물리적 채널 내의 RX 또는 TX 트랜시버에 재구성이 필요할 때 트랜시버가 동시에 재보정되는 것을 방지합니다. 동시 재보정은 동일한 채널 내의 RX 및 TX 트랜시버가 독립적인 IP 구현에 할당되는 애플리케이션에 영향을 미칩니다.
이 트랜시버 중재자는 단방향 TX와 단방향 RX를 동일한 물리적 채널에 병합하는 데 권장되는 해상도를 확장한 것입니다. 또한 이 트랜시버 중재자는 트랜시버의 재구성 인터페이스 포트가 순차적으로만 액세스될 수 있으므로 채널 내의 단순 RX 및 TX 트랜시버를 대상으로 하는 Avalon® 메모리 매핑 RX 및 TX 재구성 요청을 병합하고 중재하는 데 도움을 줍니다.
이 설계의 트랜시버 조정자와 TX/RX 네이티브 PHY/PHY 재설정 컨트롤러 블록 간의 인터페이스 연결은 다음과 같습니다.amp파일은 트랜시버 중재자를 사용하는 모든 IP 조합에 적용되는 일반 모드를 보여줍니다. 채널에서 RX 또는 TX 트랜시버 중 하나만 사용되는 경우에는 트랜시버 중재자가 필요하지 않습니다.
트랜시버 중재자는 Avalon 메모리 매핑 재구성 인터페이스를 통해 재구성 요청자를 식별하고 해당 tx_reconfig_cal_busy 또는 rx_reconfig_cal_busy가 그에 따라 게이트되도록 보장합니다.
HDMI 애플리케이션의 경우 RX만 재구성을 시작합니다. 중재자를 통해 Avalon 메모리 매핑 재구성 요청을 채널링함으로써 중재자는 재구성 요청이 RX에서 시작되었음을 식별한 다음 tx_reconfig_cal_busy를 어설션에서 차단하고 rx_reconfig_cal_busy가 어설션하도록 허용합니다. 게이팅은 TX 트랜시버가 실수로 교정 모드로 이동하는 것을 방지합니다.
메모: HDMI에는 RX 재구성만 필요하므로 tx_reconfig_mgmt_* 신호는 묶여 있습니다. 또한 Arbiter와 TX Native PHY 블록 사이에는 Avalon 메모리 매핑 인터페이스가 필요하지 않습니다. 블록은 설계 예시의 인터페이스에 할당됩니다.ampTX/RX 기본 PHY/PHY 재설정 컨트롤러에 대한 일반 트랜시버 중재자 연결을 시연하기 위한 파일
RX-TX 링크 • HDMI RX 코어 루프의 비디오 데이터 출력 및 동기화 신호는 RX 및 TX 비디오 클럭 도메인 전체에 걸쳐 DCFIFO를 통과합니다.
• HDMI TX 코어의 보조 데이터 포트는 배압을 통해 DCFIFO를 통해 흐르는 보조 데이터를 제어합니다. 배압은 보조 데이터 포트에 불완전한 보조 패킷이 없도록 보장합니다.
• 이 블록은 외부 필터링도 수행합니다.
— HDMI TX 코어 보조 데이터 포트로 전송하기 전에 보조 데이터 스트림에서 오디오 데이터 및 오디오 클럭 재생성 패킷을 필터링합니다.
— HDMI RX 보조 데이터에서 HDR(High Dynamic Range) InfoFrame을 필터링하고 ex를 삽입합니다.ampHDR InfoFrame을 Avalon 스트리밍 멀티플렉서를 통해 HDMI TX의 보조 데이터에 연결합니다.
CPU 서브시스템 CPU 하위 시스템은 SCDC 및 DDC 컨트롤러와 소스 재구성 컨트롤러로 작동합니다.
• 소스 SCDC 컨트롤러에는 I2C 마스터 컨트롤러가 포함되어 있습니다. I2C 마스터 컨트롤러는 HDMI 2.0 작동을 위해 SCDC 데이터 구조를 FPGA 소스에서 외부 싱크로 전송합니다. 예를 들어amp즉, 나가는 데이터 스트림이 6,000Mbps인 경우 Nios II 프로세서는 I2C 마스터 컨트롤러에 싱크 TMDS 구성 레지스터의 TMDS_BIT_CLOCK_RATIO 및 SCRAMBLER_ENABLE 비트를 1로 업데이트하도록 명령합니다.
• 동일한 I2C 마스터는 HDMI 소스와 외부 싱크 간에 DDC 데이터 구조(E-EDID)도 전송합니다.
• Nios II CPU는 HDMI 소스에 대한 재구성 컨트롤러 역할을 합니다. CPU는 RX 재구성 관리 모듈의 주기적인 속도 감지에 의존하여 TX에 재구성이 필요한지 결정합니다. Avalon 메모리 매핑 슬레이브 변환기는 Nios II 프로세서 Avalon 메모리 매핑 마스터 인터페이스와 외부에서 인스턴스화된 HDMI 소스의 IOPLL 및 TX Native PHY의 Avalon 메모리 매핑 슬레이브 인터페이스 간의 인터페이스를 제공합니다.
• 외부 싱크가 있는 I2C 마스터 인터페이스를 통해 링크 트레이닝 수행

2.6. 다이나믹 레인지 및 마스터링(HDR) InfoFrame 삽입 및 필터링
HDMI Intel FPGA IP 디자인 examp파일에는 RX-TX 루프백 시스템에 HDR InfoFrame을 삽입하는 데모가 포함되어 있습니다.
HDMI 사양 버전 2.0b를 사용하면 Dynamic Range 및 Mastering InfoFrame을 HDMI 보조 스트림을 통해 전송할 수 있습니다. 데모에서 Auxiliary Packet Generator 블록은 HDR 삽입을 지원합니다. 모듈의 신호 목록 테이블에 지정된 대로 의도한 HDR InfoFrame 패킷의 형식을 지정하기만 하면 되며 HDR InfoFrame 삽입은 비디오 프레임마다 한 번씩 발생합니다.
이 전에서amp파일 구성에 따라 수신 보조 스트림에 이미 HDR InfoFrame이 포함되어 있는 경우 스트리밍된 HDR 콘텐츠가 필터링됩니다. 필터링은 전송될 HDR InfoFrame 충돌을 방지하고 HDR S에 지정된 값만 보장합니다.ample 데이터 모듈이 사용됩니다.
그림 11. 동적 범위 및 마스터링 InfoFrame 삽입을 사용한 RX-TX 링크
그림은 HDMI TX 코어 보조 스트림에 대한 동적 범위 및 마스터링 InfoFrame 삽입을 포함하는 RX-TX 링크의 블록 다이어그램을 보여줍니다.인텔 HDMI Arria 10 FPGA IP 디자인 Example - 동적 범위표 12. 보조 데이터 삽입 블록(aux_retransmit) 신호

신호 방향 너비

설명
시계 및 재설정
클락 입력 1 시계 입력. 이 시계는 비디오 시계에 연결되어야 합니다.
다시 놓기 입력 1 입력을 재설정합니다.

보조 패킷 신호
tx_aux_data 산출 72 TX 멀티플렉서의 보조 패킷 출력입니다.
tx_aux_valid 산출 1
tx_aux_ready 산출 1
tx_aux_sop 산출 1
tx_aux_eop 산출 1
rx_aux_data 입력 72 RX 멀티플렉서에 들어가기 전에 패킷 필터 모듈에 전달되는 보조 데이터입니다.
rx_aux_valid 입력 1
rx_aux_sop 입력 1
rx_aux_eop 입력 1
제어 신호
hdmi_tx_vsync 입력 1 HDMI TX 비디오 Vsync. 이 신호는 링크 속도 클럭 도메인과 동기화되어야 합니다. 코어는 이 신호의 상승 에지에서 HDR InfoFrame을 보조 스트림에 삽입합니다.

표 13. HDR 데이터 모듈(altera_hdmi_hdr_infoframe) 신호

신호

 방향 너비

설명
hb0 산출 8 동적 범위 및 마스터링 InfoFrame: InfoFrame 유형 코드의 헤더 바이트 0입니다.
hb1 산출 8 동적 범위 및 마스터링 InfoFrame의 헤더 바이트 1: InfoFrame 버전 번호.
hb2 산출 8 동적 범위 및 마스터링 InfoFrame의 헤더 바이트 2: InfoFrame의 길이.
pb 입력 224 다이나믹 레인지 및 마스터링 InfoFrame의 데이터 바이트입니다.

표 14. 동적 범위 및 마스터링 InfoFrame 데이터 바이트 번들 비트 필드

비트 필드

 정의

정적 메타데이터 유형 1
7시 0분 데이터 바이트 1: {5'h0, EOTF[2:0]}
15시 8분 데이터 바이트 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23시 16분 데이터 바이트 3: Static_Metadata_Descriptor 디스플레이_기본_x[0], LSB
31시 24분 데이터 바이트 4: Static_Metadata_Descriptor 디스플레이_기본_x[0], MSB
39시 32분 데이터 바이트 5: Static_Metadata_Descriptor 디스플레이_기본_y[0], LSB
47시 40분 데이터 바이트 6: Static_Metadata_Descriptor 디스플레이_기본_y[0], MSB
55시 48분 데이터 바이트 7: Static_Metadata_Descriptor 디스플레이_기본_x[1], LSB
63시 56분 데이터 바이트 8: Static_Metadata_Descriptor 디스플레이_기본_x[1], MSB
71시 64분 데이터 바이트 9: Static_Metadata_Descriptor 디스플레이_기본_y[1], LSB
79시 72분 데이터 바이트 10: Static_Metadata_Descriptor 디스플레이_기본_y[1], MSB
87시 80분 데이터 바이트 11: Static_Metadata_Descriptor 디스플레이_기본_x[2], LSB
95시 88분 데이터 바이트 12: Static_Metadata_Descriptor 디스플레이_기본_x[2], MSB
103시 96분 데이터 바이트 13: Static_Metadata_Descriptor 디스플레이_기본_y[2], LSB
111시 104분 데이터 바이트 14: Static_Metadata_Descriptor 디스플레이_기본_y[2], MSB
119시 112분 데이터 바이트 15: Static_Metadata_Descriptor 화이트_포인트_x, LSB
127시 120분 데이터 바이트 16: Static_Metadata_Descriptor 화이트_포인트_x, MSB
135시 128분 데이터 바이트 17: Static_Metadata_Descriptor white_point_y, LSB
143시 136분 데이터 바이트 18: Static_Metadata_Descriptor white_point_y, MSB
151시 144분 데이터 바이트 19: Static_Metadata_Descriptor max_display_mastering_luminance, LSB
159시 152분 데이터 바이트 20: Static_Metadata_Descriptor max_display_mastering_luminance, MSB
167시 160분 데이터 바이트 21: Static_Metadata_Descriptor min_display_mastering_luminance, LSB
175시 168분 데이터 바이트 22: Static_Metadata_Descriptor min_display_mastering_luminance, MSB
183시 176분 데이터 바이트 23: Static_Metadata_Descriptor 최대 콘텐츠 광도, LSB
191시 184분 데이터 바이트 24: Static_Metadata_Descriptor 최대 콘텐츠 광도, MSB
199시 192분 데이터 바이트 25: Static_Metadata_Descriptor 최대 프레임 평균 조명 수준, LSB
207시 200분 데이터 바이트 26: Static_Metadata_Descriptor 최대 프레임 평균 조명 수준, MSB
215시 208분 예약된
223시 216분 예약된

HDR 삽입 및 필터링 비활성화
HDR 삽입 및 필터를 비활성화하면 RX-TX 재전송 설계를 수정하지 않고도 소스 보조 스트림에서 이미 사용 가능한 HDR 콘텐츠의 재전송을 확인할 수 있습니다.amp르.
HDR InfoFrame 삽입 및 필터링을 비활성화하려면:

  1. rxtx_link.v에서 block_ext_hdr_infoframe을 1'b0으로 설정합니다. file 보조 스트림에서 HDR InfoFrame이 필터링되는 것을 방지합니다.
  2. altera_hdmi_aux_hdr.v에서 avalon_st_multiplexer 인스턴스의 multiplexer_in0_valid를 설정합니다. file 보조 패킷 생성기가 추가 HDR InfoFrame을 형성하고 TX 보조 스트림에 삽입하는 것을 방지하려면 1'b0으로 설정합니다.

2.7. 설계 소프트웨어 흐름
설계 기본 소프트웨어 흐름에서 Nios II 프로세서는 TI 리드라이버 설정을 구성하고 전원을 켤 때 TX 및 RX 경로를 초기화합니다.
그림 12. main.c 스크립트의 소프트웨어 흐름
인텔 HDMI Arria 10 FPGA IP 디자인 Example - 소프트웨어 흐름소프트웨어는 while 루프를 실행하여 싱크 및 소스 변경 사항을 모니터링하고 변경 사항에 반응합니다. 소프트웨어는 TX 재구성, TX 링크 훈련을 트리거하고 비디오 전송을 시작할 수 있습니다.
그림 13. TX 경로 초기화 순서도 TX 경로 초기화인텔 HDMI Arria 10 FPGA IP 디자인 Examp르 - 흐름도그림 14. RX 경로 초기화 흐름도인텔 HDMI Arria 10 FPGA IP 디자인 Example - 흐름도 1그림 15. TX 재구성 및 링크 훈련 흐름도인텔 HDMI Arria 10 FPGA IP 디자인 Example - 흐름도 2그림 16. 특정 FRL 속도 흐름도에서의 링크 훈련 LTS:3 프로세스인텔 HDMI Arria 10 FPGA IP 디자인 Example - 흐름도 3그림 17. HDMI TX 비디오 전송 흐름도인텔 HDMI Arria 10 FPGA IP 디자인 Example - 흐름도 42.8. 다양한 FRL 속도로 설계 실행
외부 싱크의 기본 FRL 속도가 아닌 다른 FRL 속도로 설계를 실행할 수 있습니다.
다양한 FRL 속도로 설계를 실행하려면 다음을 수행하십시오.

  1. 온보드 user_dipsw0 스위치를 ON 위치로 전환합니다.
  2. Nios II 명령 쉘을 열고 nios2-terminal을 입력하십시오.
  3. 다음 명령을 입력하고 Enter를 눌러 실행하십시오.
명령

설명
h 도움말 메뉴를 표시합니다.
r0 RX 최대 FRL 기능을 FRL 속도 0으로 업데이트합니다(TMDS만 해당).
r1 RX 최대 FRL 기능을 FRL 속도 1(3Gbps)로 업데이트합니다.
r2 RX 최대 FRL 기능을 FRL 속도 2(6Gbps, 3레인)로 업데이트합니다.
r3 RX 최대 FRL 기능을 FRL 속도 3(6Gbps, 4레인)로 업데이트합니다.
r4 RX 최대 FRL 기능을 FRL 속도 4(8Gbps)로 업데이트합니다.
r5 RX 최대 FRL 기능을 FRL 속도 5(10Gbps)로 업데이트합니다.
r6 RX 최대 FRL 기능을 FRL 속도 6(12Gbps)로 업데이트합니다.
t1 TX는 링크 속도를 FRL 속도 1(3Gbps)로 구성합니다.
t2 TX는 링크 속도를 FRL 속도 2(6Gbps, 3레인)로 구성합니다.
t3 TX는 링크 속도를 FRL 속도 3(6Gbps, 4레인)로 구성합니다.
t4 TX는 링크 속도를 FRL 속도 4(8Gbps)로 구성합니다.
t5 TX는 링크 속도를 FRL 속도 5(10Gbps)로 구성합니다.
t6 TX는 링크 속도를 FRL 속도 6(12Gbps)로 구성합니다.

2.9. 클럭킹 체계
클럭킹 체계는 HDMI Intel FPGA IP 디자인의 클럭 도메인을 보여줍니다.amp르.
그림 18. HDMI 2.1 디자인 Examp르 클러킹 방식인텔 HDMI Arria 10 FPGA IP 디자인 Example - 클럭킹 방식표 15. 클럭킹 체계 신호

시계

 설계상의 신호 이름

설명
관리시계 mgmt_clk 다음 구성 요소에 대해 무료로 실행되는 100MHz 클록:
• 재구성을 위한 Avalon-MM 인터페이스
— 주파수 범위 요구 사항은 100~125MHz입니다.
• 트랜시버 재설정 시퀀스를 위한 PHY 재설정 컨트롤러
— 주파수 범위 요구 사항은 1~500MHz입니다.
• IOPLL 재구성
— 최대 클록 주파수는 100MHz입니다.
• RX 재구성 관리
• TX 재구성 관리
• CPU
• I2C 마스터
I2C 시계 i2c_clk HDMI RX 코어 및 EDID RAM의 I100C 슬레이브, 출력 버퍼, SCDC 레지스터 및 링크 트레이닝 프로세스를 클록하는 2MHz 클록 입력입니다.
TX PLL 기준 클록 0 tx_tmds_clk TX PLL에 대한 참조 클록 0입니다. 클록 주파수는 HDMI TX TMDS 클록 채널에서 예상되는 TMDS 클록 주파수와 동일합니다. 이 참조 클럭은 TMDS 모드에서 사용됩니다.
이 HDMI 디자인의 경우 examp즉, 이 클럭은 데모용으로 RX TMDS 클럭에 연결됩니다. 애플리케이션에서는 더 나은 지터 성능을 위해 프로그래밍 가능한 발진기의 TMDS 클록 주파수가 있는 전용 클록을 공급해야 합니다.
메모: 트랜시버 RX 핀을 TX PLL 참조 클럭으로 사용하지 마십시오. HDMI TX refclk를 RX 핀에 배치하면 디자인이 맞지 않습니다.
TX PLL 기준 클록 1 txfpll_refclk1/rxphy_cdr_refclk1 TX PLL, RX CDR 및 vid_clk용 IOPLL에 대한 참조 클럭입니다. 클럭 주파수는 100MHz입니다.
TX PLL 직렬 클록 tx_bonding_clocks TX PLL에 의해 생성된 직렬 고속 클록입니다. 클럭 주파수는 데이터 속도에 따라 설정됩니다.
TX 트랜시버 클럭 아웃 tx_clk 클록 아웃은 트랜시버에서 복구되며 주파수는 데이터 속도 및 클록당 기호에 따라 달라집니다.
TX 트랜시버 클럭 아웃 주파수 = 트랜시버 데이터 속도/트랜시버 폭
이 HDMI 디자인의 경우 examp즉, 채널 0의 TX 트랜시버 클럭아웃은 TX 트랜시버 코어 입력(tx_coreclkin), 링크 속도 IOPLL(pll_hdmi) 참조 클록, 비디오 및 FRL IOPLL(pll_vid_frl) 참조 클록을 클록합니다.
비디오 시계 tx_vid_clk/rx_vid_clk TX 및 RX 코어에 대한 비디오 클럭. 클록은 225MHz의 고정 주파수에서 실행됩니다.
TX/RX FRL 시계 tx_frl_clk/rx_frl_clk TX 및 RX 코어용 FRL 클록입니다.
RX TMDS 클록 rx_tmds_clk HDMI RX 커넥터의 TMDS 클록 채널을 IOPLL에 연결하여 CDR 참조 클록 0에 대한 참조 클록을 생성합니다. 코어는 TMDS 모드에 있을 때 이 클록을 사용합니다.
RX CDR 참조 클럭 0 rxphy_cdr_refclk0 참조 클록 0 - RX CDR. 이 클록은 RX TMDS 클록에서 파생됩니다. RX TMDS 클록 주파수 범위는 25MHz ~ 340MHz이고 RX CDR 최소 기준 클록 주파수는 50MHz입니다.
IOPLL은 5MHz ~ 25MHz 사이의 TMDS 클록에 대해 50개의 클록 주파수를 생성하고 50MHz ~ 340MHz 사이의 TMDS 클록에 대해 동일한 클록 주파수를 생성하는 데 사용됩니다.
RX 트랜시버 클럭 아웃 rx_clk 클록 아웃은 트랜시버에서 복구되며 주파수는 데이터 속도와 트랜시버 폭에 따라 달라집니다.
RX 트랜시버 클럭 출력 주파수 = 트랜시버 데이터 속도/트랜시버 폭
이 HDMI 디자인의 경우 examp즉, 채널 1의 RX 트랜시버 클럭 아웃은 RX 트랜시버 코어 입력(rx_coreclkin) 및 FRL IOPLL(pll_frl) 참조 클럭을 클록합니다.

2.10. 인터페이스 신호
표에는 HDMI 설계에 대한 신호가 나열되어 있습니다.ampFRL이 활성화된 파일입니다.
표 16. 최상위 신호

신호

 방향 너비

설명
온보드 발진기 신호
clk_fpga_b3_p 입력 1 코어 참조 클록을 위한 100MHz 프리 러닝 클록.
refclk4_p 입력 1 트랜시버 기준 클록을 위한 100MHz 프리 러닝 클록.
사용자 푸시 버튼 및 LED
user_pb 입력 3 푸시 버튼을 누르면 HDMI Intel FPGA IP 설계 기능을 제어할 수 있습니다.
CPU_리셋n 입력 1 글로벌 재설정.
user_led_g 산출 8 녹색 LED 디스플레이.
참조하다 하드웨어 설정 LED 기능에 대한 자세한 내용은 48페이지를 참조하세요.
user_dipsw 입력 1 사용자 정의 DIP 스위치.
참조하다 하드웨어 설정 DIP 스위치 기능에 대한 자세한 내용은 48페이지를 참조하십시오.
FMC 포트 B의 HDMI FMC 도터 카드 핀
fmcb_gbtclk_m2c_p_0 입력 1 HDMI RX TMDS 클럭.
fmcb_dp_m2c_p 입력 4 HDMI RX 클록, 빨간색, 녹색 및 파란색 데이터 채널.
fmcb_dp_c2m_p 산출 4 HDMI TX 클록, 빨간색, 녹색 및 파란색 데이터 채널.
fmcb_la_rx_p_9 입력 1 HDMI RX +5V 전원 감지.
fmcb_la_rx_p_8 산출 1 HDMI RX 핫 플러그 ​​감지.
fmcb_la_rx_n_8 입력 1 DDC 및 SCDC용 HDMI RX I2C SDA.
fmcb_la_tx_p_10 입력 1 DDC 및 SCDC용 HDMI RX I2C SCL.
fmcb_la_tx_p_12 입력 1 HDMI TX 핫 플러그 ​​감지.
fmcb_la_tx_n_12 입력 1 DDC 및 SCDC용 HDMI I2C SDA.
fmcb_la_rx_p_10 입력 1 DDC 및 SCDC용 HDMI I2C SCL.
fmcb_la_tx_n_9 입력 1 리드라이버 제어를 위한 HDMI I2C SDA.
fmcb_la_rx_p_11 입력 1 리드라이버 제어를 위한 HDMI I2C SCL.
fmcb_la_tx_n_13 산출 1 HDMI TX +5V
메모: 때만 사용 가능 Bitec HDMI 도터 카드 개정 9 선택되었습니다.

표 17. HDMI RX 최상위 신호

신호 방향 너비 설명
클럭 및 리셋 신호
mgmt_clk 입력 1 시스템 클록 입력(100MHz).
다시 놓기 입력 1 시스템 리셋 입력.
rx_tmds_clk 입력 1 HDMI RX TMDS 클럭.
i2c_clk 입력 1 DDC 및 SCDC 인터페이스용 클록 입력.
클럭 및 리셋 신호
rxphy_cdr_refclk1 입력 1 RX CDR 참조 클록 1의 클록 입력. 클록 주파수는 100MHz입니다.
rx_vid_clk 산출 1 비디오 클럭 출력.
시스템 초기화 산출 1 전원을 켤 때 시스템을 재설정하기 위한 시스템 초기화입니다.
RX 트랜시버 및 IOPLL 신호
rxpll_tmds_locked 산출 1 TMDS 클록 IOPLL이 잠겨 있음을 나타냅니다.
rxpll_frl_locked 산출 1 FRL 클록 IOPLL이 잠겨 있음을 나타냅니다.
rxphy_serial_data 입력 4 RX 네이티브 PHY에 대한 HDMI 직렬 데이터입니다.
rxphy_ready 산출 1 RX 네이티브 PHY가 준비되었음을 나타냅니다.
rxphy_cal_busy_raw 산출 4 RX 네이티브 PHY 교정이 트랜시버 중재자에게 사용 중입니다.
rxphy_cal_busy_gated 입력 4 트랜시버 중재자에서 RX 네이티브 PHY로의 교정 사용 중 신호입니다.
rxphy_rcfg_slave_write 입력 4 트랜시버 재구성 RX 네이티브 PHY에서 트랜시버 중재자로의 Avalon 메모리 매핑 인터페이스입니다.
rxphy_rcfg_slave_read 입력 4
rxphy_rcfg_slave_address 입력 40
rxphy_rcfg_slave_writedata 입력 128
rxphy_rcfg_slave_readdata 산출 128
rxphy_rcfg_slave_waitrequest 산출 4
RX 재구성 관리
rxphy_rcfg_busy 산출 1 RX 재구성 사용 중 신호입니다.
rx_tmds_freq 산출 24 HDMI RX TMDS 클록 주파수 측정(10ms).
rx_tmds_freq_valid 산출 1 RX TMDS 클록 주파수 측정이 유효함을 나타냅니다.
rxphy_os 산출 1 오버amp링 팩터:
•0: 1x 오버amp링
• 1: 5× 오버amp링
rxphy_rcfg_master_write 산출 1 RX 재구성 관리 트랜시버 중재자에 대한 Avalon 메모리 매핑 인터페이스.
rxphy_rcfg_master_read 산출 1
rxphy_rcfg_master_address 산출 12
rxphy_rcfg_master_writedata 산출 32
rxphy_rcfg_master_readdata 입력 32
rxphy_rcfg_master_waitrequest 입력 1
HDMI RX 코어 신호
rx_vid_clk_locked 입력 1 vid_clk가 안정적임을 나타냅니다.
rxcore_frl_rate 산출 4 RX 코어가 실행 중인 FRL 속도를 나타냅니다.
• 0: 레거시 모드(TMDS)
• 1: 3Gbps 3레인
• 2: 6Gbps 4레인
• 3: 6Gbps 4레인
• 4: 8Gbps 4레인
• 5: 10Gbps 4레인
• 6: 12Gbps 4레인
• 7-15: 예약됨
rxcore_frl_locked 산출 4 각 비트는 FRL 잠금을 달성한 특정 레인을 나타냅니다. RX 코어가 정렬, 기울기 조정을 성공적으로 수행하고 레인 잠금을 달성하면 FRL이 잠깁니다.
• 3레인 모드의 경우 RX 코어가 680 FRL 문자 기간마다 3회 이상 Scrambler Reset(SR) 또는 Start-Super-Block(SSB)을 수신하면 레인 잠금이 달성됩니다.
• 4레인 모드의 경우 RX 코어가 510 FRL 문자 기간마다 3회 이상 Scrambler Reset(SR) 또는 Start-Super-Block(SSB)을 수신하면 레인 잠금이 달성됩니다.
rxcore_frl_ffe_levels 산출 4 RX 코어의 SCDC 0x31 레지스터 비트[7:4]에 있는 FFE_level 비트에 해당합니다.
rxcore_frl_flt_ready 입력 1 RX가 링크 훈련 프로세스를 시작할 준비가 되었음을 나타내기 위해 어설션합니다. 선언되면 SCDC 레지스터 0x40 비트 6의 FLT_ready 비트도 선언됩니다.
rxcore_frl_src_test_config 입력 8 소스 테스트 구성을 지정합니다. 값은 SCDC 레지스터 0x35의 SCDC 테스트 구성 레지스터에 기록됩니다.
rxcore_tbcr 산출 1 TMDS 비트 대 클럭 비율을 나타냅니다. SCDC 레지스터 0x20 비트 1의 TMDS_Bit_Clock_Ratio 레지스터에 해당합니다.
• HDMI 2.0 모드에서 실행될 때 이 비트가 어설션됩니다. TMDS 비트 대 클록 비율이 40:1임을 나타냅니다.
• HDMI 1.4b에서 실행할 때 이 비트는 어설션되지 않습니다. TMDS 비트 대 클럭 비율이 10:1임을 나타냅니다.
• 이 비트는 FRL 모드에서는 사용되지 않습니다.
rxcore_scrambler_enable 산출 1 수신된 데이터가 스크램블되었는지 여부를 나타냅니다. SCDC 레지스터 0x20 비트 0의 Scramble_Enable 필드에 해당합니다.
rxcore_audio_de 산출 1 HDMI RX 코어 오디오 인터페이스
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
rxcore_audio_data 산출 256
rxcore_audio_info_ai 산출 48
rxcore_audio_N 산출 20
rxcore_audio_CTS 산출 20
rxcore_audio_metadata 산출 165
rxcore_audio_format 산출 5
rxcore_aux_pkt_data 산출 72 HDMI RX 코어 보조 인터페이스
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
rxcore_aux_pkt_addr 산출 6
rxcore_aux_pkt_wr 산출 1
rxcore_aux_data 산출 72
rxcore_aux_sop 산출 1
rxcore_aux_eop 산출 1
rxcore_aux_valid 산출 1
rxcore_aux_error 산출 1
rxcore_gcp 산출 6 HDMI RX 코어 측파대 신호
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
rxcore_info_avi 산출 123
rxcore_info_vsi 산출 61
rxcore_locked 산출 1 HDMI RX 코어 비디오 포트
참고: N = 클럭당 픽셀
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
rxcore_vid_data 산출 N*48
rxcore_vid_vsync 산출 N
rxcore_vid_hsync 산출 N
rxcore_vid_de 산출 N
rxcore_vid_valid 산출 1
rxcore_vid_lock 산출 1
rxcore_mode 산출 1 HDMI RX 코어 제어 및 상태 포트.
참고: N = 클록당 기호
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
rxcore_ctrl 산출 N*6
rxcore_color_length_sync 산출 2
hdmi_5v_Detect 입력 1 HDMI RX 5V 감지 및 핫플러그 감지. 다음을 참조하세요. 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
hdmi_rx_hpd 산출 1
rx_hpd_trigger 입력 1
I2C 신호
hdmi_rx_i2c_sda 입력 1 HDMI RX DDC 및 SCDC 인터페이스.
hdmi_rx_i2c_scl 입력 1
RX EDID RAM 신호
edid_ram_access 입력 1 HDMI RX EDID RAM 액세스 인터페이스.
edid_ram_address 입력 8 EDID RAM에서 쓰거나 읽으려면 edid_ram_access를 지정하십시오. 그렇지 않으면 이 신호를 낮게 유지해야 합니다.
edid_ram_access를 지정하면 핫플러그 신호가 EDID RAM에 대한 쓰기 또는 읽기를 허용하도록 지정 해제됩니다. EDID RAM 액세스가 완료되면 edid_ram_assess를 비활성화해야 하며 핫플러그 신호가 활성화됩니다. 소스는 핫플러그 신호 토글로 인해 새 EDID를 읽습니다.
edid_ram_write 입력 1
edid_ram_read 입력 1
edid_ram_readdata 산출 8
edid_ram_writedata 입력 8
edid_ram_waitrequest 산출 1

표 18.HDMI TX 최상위 레벨 신호

신호 방향 너비 설명
클럭 및 리셋 신호
mgmt_clk 입력 1 시스템 클록 입력(100MHz).
다시 놓기 입력 1 시스템 리셋 입력.
tx_tmds_clk 입력 1 HDMI RX TMDS 클럭.
txfpll_refclk1 입력 1 TX PLL 참조 클록 1에 대한 클록 입력. 클록 주파수는 100MHz입니다.
tx_vid_clk 산출 1 비디오 클럭 출력.
tx_frl_clk 산출 1 FRL 클럭 출력.
시스템 초기화 입력 1 전원을 켤 때 시스템을 재설정하기 위한 시스템 초기화입니다.
tx_init_done 입력 1 TX 재구성 관리 블록 및 트랜시버 재구성 인터페이스를 재설정하기 위한 TX 초기화.
TX 트랜시버 및 IOPLL 신호
txpll_frl_locked 산출 1 링크 속도 클럭과 FRL 클럭 IOPLL이 잠겨 있음을 나타냅니다.
txfpll_locked 산출 1 TX PLL이 잠겨 있음을 나타냅니다.
txphy_serial_data 산출 4 TX 네이티브 PHY의 HDMI 직렬 데이터.
txphy_ready 산출 1 TX Native PHY가 준비되었음을 나타냅니다.
txphy_cal_busy 산출 1 TX 기본 PHY 교정 사용 중 신호입니다.
txphy_cal_busy_raw 산출 4 트랜시버 중재자에게 보내는 교정 사용 중 신호입니다.
txphy_cal_busy_gated 입력 4 트랜시버 조정자에서 TX 기본 PHY로의 교정 사용 중 신호입니다.
txphy_rcfg_busy 산출 1 TX PHY 재구성이 진행 중임을 나타냅니다.
txphy_rcfg_slave_write 입력 4 트랜시버 재구성 Avalon 메모리 매핑 인터페이스는 TX 네이티브 PHY에서 트랜시버 중재자까지 연결됩니다.
txphy_rcfg_slave_read 입력 4
txphy_rcfg_slave_address 입력 40
txphy_rcfg_slave_writedata 입력 128
txphy_rcfg_slave_readdata 산출 128
txphy_rcfg_slave_waitrequest 산출 4
TX 재구성 관리
tx_tmds_freq 입력 24 HDMI TX TMDS 클록 주파수 값(10ms 단위)입니다.
tx_os 산출 2 오버amp링 팩터:
• 0: 1x 오버amp링
•1: 2× 오버amp링
•2: 8x 오버amp링
txphy_rcfg_master_write 산출 1 TX 재구성 관리 트랜시버 중재자에 대한 Avalon 메모리 매핑 인터페이스.
txphy_rcfg_master_read 산출 1
txphy_rcfg_master_address 산출 12
txphy_rcfg_master_writedata 산출 32
txphy_rcfg_master_readdata 입력 32
txphy_rcfg_master_waitrequest 입력 1
tx_reconfig_done 산출 1 TX 재구성 프로세스가 완료되었음을 나타냅니다.
HDMI TX 코어 신호
tx_vid_clk_locked 입력 1 vid_clk가 안정적임을 나타냅니다.
txcore_ctrl 입력 N*6 HDMI TX 코어 제어 인터페이스.
참고: N = 클럭당 픽셀
참조 소스 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
txcore_mode 입력 1
txcore_audio_de 입력 1 HDMI TX 코어 오디오 인터페이스.
참조 소스 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
txcore_audio_mute 입력 1
txcore_audio_data 입력 256
txcore_audio_info_ai 입력 49
txcore_audio_N 입력 20
txcore_audio_CTS 입력 20
txcore_audio_metadata 입력 166
txcore_audio_format 입력 5
txcore_aux_ready 산출 1 HDMI TX 코어 보조 인터페이스.
참조 소스 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
txcore_aux_data 입력 72
txcore_aux_sop 입력 1
txcore_aux_eop 입력 1
txcore_aux_valid 입력 1
txcore_gcp 입력 6 HDMI TX 코어 측파대 신호.
참조 소스 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
txcore_info_avi 입력 123
txcore_info_vsi 입력 62
txcore_i2c_master_write 입력 1 TX I2C 마스터 TX 코어 내부의 I2C 마스터에 대한 Avalon 메모리 매핑 인터페이스입니다.
메모: 이 신호는 전원을 켰을 때만 사용할 수 있습니다. I2C 포함 매개변수.
txcore_i2c_master_read 입력 1
txcore_i2c_master_address 입력 4
txcore_i2c_master_writedata 입력 32
txcore_i2c_master_readdata 산출 32
txcore_vid_data 입력 N*48 HDMI TX 코어 비디오 포트.
참고: N = 클록당 픽셀Ref
어? 소스 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
txcore_vid_vsync 입력 N
txcore_vid_hsync 입력 N
txcore_vid_de 입력 N
txcore_vid_ready 산출 1
txcore_vid_overflow 산출 1
txcore_vid_valid 입력 1
txcore_frl_rate 입력 4 SCDC 레지스터 인터페이스.
txcore_frl_pattern 입력 16
txcore_frl_start 입력 1
txcore_scrambler_enable 입력 1
txcore_tbcr 입력 1
I2C 신호
nios_tx_i2c_sda_in 산출 1 Nios II 프로세서에서 출력 버퍼까지의 SCDC 및 DDC용 TX I2C 마스터 인터페이스입니다.
메모: 전원을 켜면 I2C 포함 매개변수를 사용하면 이러한 신호는 TX 코어 내부에 배치되며 이 수준에서는 표시되지 않습니다.
nios_tx_i2c_scl_in 산출 1
nios_tx_i2c_sda_oe 입력 1
nios_tx_i2c_scl_oe 입력 1
nios_ti_i2c_sda_in 산출 1 Bitec HDMI 2 FMC 도터 카드의 TI 리드라이버를 제어하기 위해 Nios II 프로세서에서 출력 버퍼까지의 TX I2.1C 마스터 인터페이스입니다.
nios_ti_i2c_scl_in 산출 1
nios_ti_i2c_sda_oe 입력 1
nios_ti_i2c_scl_oe 입력 1
hdmi_tx_i2c_sda 입력 1 출력 버퍼에서 HDMI TX 커넥터까지의 SCDC 및 DDC 인터페이스용 TX I2C 인터페이스입니다.
hdmi_tx_i2c_scl 입력 1
hdmi_tx_ti_i2c_sda 입력 1 TX I2C는 출력 버퍼에서 Bitec HDMI 2.1 FMC 도터 카드의 TI 리드라이버로 인터페이스합니다.
hdmi_tx_ti_i2c_scl 입력 1
tx_hpd_req 산출 1 HDMI TX 핫플러그 감지 인터페이스.
hdmi_tx_hpd_n 입력 1

표 19. 트랜시버 중재자 신호

신호 방향 너비

설명
클락 입력 1 재구성 시계. 이 시계는 재구성 관리 블록과 동일한 시계를 공유해야 합니다.
다시 놓기 입력 1 신호를 재설정합니다. 이 재설정은 재구성 관리 블록과 동일한 재설정을 공유해야 합니다.
rx_rcfg_en 입력 1 RX 재구성 활성화 신호.
tx_rcfg_en 입력 1 TX 재구성 활성화 신호.
rx_rcfg_ch 입력 2 RX 코어에서 재구성할 채널을 나타냅니다. 이 신호는 항상 주장된 상태로 유지되어야 합니다.
tx_rcfg_ch 입력 2 TX 코어에서 재구성할 채널을 나타냅니다. 이 신호는 항상 주장된 상태로 유지되어야 합니다.
rx_reconfig_mgmt_write 입력 1 RX 재구성 관리에서 Avalon 메모리 매핑 인터페이스 재구성.
rx_reconfig_mgmt_read 입력 1
rx_reconfig_mgmt_address 입력 10
rx_reconfig_mgmt_writedata 입력 32
rx_reconfig_mgmt_readdata 산출 32
rx_reconfig_mgmt_waitrequest 산출 1
tx_reconfig_mgmt_write 입력 1 TX 재구성 관리에서 Avalon 메모리 매핑 인터페이스 재구성.
tx_reconfig_mgmt_read 입력 1
tx_reconfig_mgmt_address 입력 10
tx_reconfig_mgmt_writedata 입력 32
tx_reconfig_mgmt_readdata 산출 32
tx_reconfig_mgmt_waitrequest 산출 1
재구성_쓰기 산출 1 트랜시버에 대한 Avalon 메모리 매핑 인터페이스를 재구성합니다.
재구성_읽기 산출 1
재구성_주소 산출 10
reconfig_writedata 산출 32
rx_reconfig_readdata 입력 32
rx_reconfig_waitrequest 입력 1
tx_reconfig_readdata 입력 1
tx_reconfig_waitrequest 입력 1
rx_cal_busy 입력 1 RX 트랜시버의 교정 상태 신호입니다.
tx_cal_busy 입력 1 TX 트랜시버의 교정 상태 신호.
rx_reconfig_cal_busy 산출 1 RX 트랜시버 PHY 재설정 제어에 대한 교정 상태 신호입니다.
tx_reconfig_cal_busy 산출 1 TX 트랜시버 PHY 재설정 제어의 교정 상태 신호입니다.

표 20. RX-TX 링크 신호

신호 방향 너비

설명
vid_clk 입력 1 HDMI 비디오 시계.
rx_vid_lock 입력 3 HDMI RX 비디오 잠금 상태를 나타냅니다.
rx_vid_valid 입력 1 HDMI RX 비디오 인터페이스.
rx_vid_de 입력 N
rx_vid_hsync 입력 N
rx_vid_vsync 입력 N
rx_vid_data 입력 N*48
rx_aux_eop 입력 1 HDMI RX 보조 인터페이스.
rx_aux_sop 입력 1
rx_aux_valid 입력 1
rx_aux_data 입력 72
tx_vid_de 산출 N HDMI TX 비디오 인터페이스.
참고: N = 클럭당 픽셀
tx_vid_hsync 산출 N
tx_vid_vsync 산출 N
tx_vid_data 산출 N*48
tx_vid_valid 산출 1
tx_vid_ready 입력 1
tx_aux_eop 산출 1 HDMI TX 보조 인터페이스.
tx_aux_sop 산출 1
tx_aux_valid 산출 1
tx_aux_data 산출 72
tx_aux_ready 입력 1

표 21. 플랫폼 디자이너 시스템 신호

신호 방향 너비

설명
CPU_clk_in_clk_clk 입력 1 CPU 시계.
CPU_rst_in_reset_reset 입력 1 CPU 재설정.
edid_ram_slave_translator_avalon_anti_slave_0_address 산출 8 EDID RAM 액세스 인터페이스.
edid_ram_slave_translator_avalon_anti_slave_0_write 산출 1
edid_ram_slave_translator_avalon_anti_slave_0_read 산출 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata 입력 8
edid_ram_slave_translator_avalon_anti_slave_0_writedata 산출 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest 입력 1
hdmi_i2c_master_i2c_serial_sda_in 입력 1 I2C 마스터는 Nios II 프로세서에서 DDC 및 SCDC 제어를 위한 출력 버퍼로 인터페이스합니다.
hdmi_i2c_master_i2c_serial_scl_in 입력 1
hdmi_i2c_master_i2c_serial_sda_oe 산출 1
hdmi_i2c_master_i2c_serial_scl_oe 산출 1
redriver_i2c_master_i2c_serial_sda_in 입력 1 I2C 마스터는 Nios II 프로세서에서 TI 리드라이버 설정 구성을 위한 출력 버퍼로 인터페이스합니다.
redriver_i2c_master_i2c_serial_scl_in 입력 1
redriver_i2c_master_i2c_serial_sda_oe 산출 1
redriver_i2c_master_i2c_serial_scl_oe 산출 1
pio_in0_external_connection_export 입력 32 병렬 입력 출력 인터페이스.
• 비트 0: EDID 패스스루 모드를 제어하기 위해 user_dipsw 신호에 연결됩니다.
•비트 1: TX HPD 요청
•비트 2: TX 트랜시버 준비됨
•비트 3: TX 재구성 완료
•비트 4–7: 예약됨
• 비트 8~11: RX FRL 속도
• 비트 12: RX TMDS 비트 클럭 비율
• 비트 13-16: RX FRL 잠김
• 비트 17-20: RX FFE 레벨
• 비트 21: RX 정렬이 잠겼습니다.
신호 방향 너비 설명
•비트 22: RX 비디오 잠금
• 비트 23: 외부 싱크에서 SCDC 레지스터를 읽기 위한 사용자 푸시 버튼 2
•비트 24–31: 예약됨
pio_out0_external_connection_export 산출 32 병렬 입력 출력 인터페이스.
•비트 0: TX HPD 승인
•비트 1: TX 초기화가 완료되었습니다.
• 비트 2~7: 예약됨
• 비트 8~11: TX FRL 속도
• 비트 12–27: TX FRL 링크 훈련 패턴
• 비트 28: TX FRL 시작
• 비트 29~31: 예약됨
pio_out1_external_connection_export 산출 32 병렬 입력 출력 인터페이스.
• 비트 0: RX EDID RAM 액세스
• 비트 1: RX FLT 준비됨
• 비트 2~7: 예약됨
• 비트 8~15: RX FRL 소스 테스트 구성
•비트 16–31: 예약됨

2.1. 1. RTL 매개변수 설계
HDMI TX 및 RX Top RTL 매개변수를 사용하여 디자인을 맞춤 설정하세요.amp르.
대부분의 설계 매개변수는 디자인 전ample HDMI Intel FPGA IP 매개변수 편집기의 탭. 여전히 디자인을 변경할 수 있습니다.ampRTL 매개변수를 통해 매개변수 편집기에서 수행한 파일 설정입니다.
표 22. HDMI RX 상위 매개변수

매개변수

 값

설명
SUPPORT_DEEP_COLOR • 0: 진한 색상 없음
• : 진한 색상		 코어가 깊은 색상 형식을 인코딩할 수 있는지 결정합니다.
지원_보조 • 0: AUX 없음
•1: AUX		 보조 채널 인코딩이 포함되어 있는지 확인합니다.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 장치에 대해 클록당 10개의 기호를 지원합니다.
SUPPORT_AUDIO • 0: 오디오 없음
• 1: 오디오		 코어가 오디오를 인코딩할 수 있는지 결정합니다.
EDID_RAM_ADDR_WIDTH 8(기본값) EDID RAM 크기의 로그 베이스 2입니다.
BITEC_DAUGHTER_CARD_REV •0: Bitec HDMI 도터 카드를 대상으로 하지 않음
•4: Bitec HDMI 도터 카드 개정 4 지원
•6: Bitec HDMI 도터 카드 개정 6을 대상으로 합니다.
• 11: Bitec HDMI 도터 카드 개정 11을 대상으로 함(기본값)		 사용되는 Bitec HDMI 보조 카드의 개정판을 지정합니다. 개정판을 변경하면 설계상 트랜시버 채널이 바뀌고 Bitec HDMI 도터 카드 요구 사항에 따라 극성이 반전될 수 있습니다. BITEC_DAUGHTER_CARD_REV 매개변수를 0으로 설정하면 설계에서 트랜시버 채널과 극성이 변경되지 않습니다.
POLARITY_INVERSION • 0: 극성 반전
• 1: 극성을 반전시키지 않음		 입력 데이터의 각 비트 값을 반전시키려면 이 매개변수를 1로 설정하십시오. 이 매개변수를 1로 설정하면 RX 트랜시버의 rx_polinv 포트에 4'b1111이 할당됩니다.

표 23. HDMI TX 상위 매개변수

매개변수

 값

설명
USE_FPLL 1 Intel Arria 10 장치에 대해서만 fPLL을 TX PLL로 지원합니다. 이 매개변수는 항상 1로 설정하십시오.
SUPPORT_DEEP_COLOR •0: 진한 색상 없음

• 1: 진한 색상

 코어가 깊은 색상 형식을 인코딩할 수 있는지 결정합니다.
지원_보조 • 0: AUX 없음
• 1: 보조		 보조 채널 인코딩이 포함되어 있는지 확인합니다.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 장치에 대해 클록당 10개의 기호를 지원합니다.
SUPPORT_AUDIO • 0: 오디오 없음
• 1: 오디오		 코어가 오디오를 인코딩할 수 있는지 결정합니다.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI 도터 카드를 대상으로 하지 않습니다.
• 4: Bitec HDMI 도터 카드 개정 4 지원
• 6: Bitec HDMI 도터 카드 개정 6을 대상으로 합니다.
• 11: Bitec HDMI 도터 카드 개정 11을 대상으로 함(기본값)		 사용되는 Bitec HDMI 보조 카드의 개정판을 지정합니다. 개정판을 변경하면 설계상 트랜시버 채널이 바뀌고 Bitec HDMI 도터 카드 요구 사항에 따라 극성이 반전될 수 있습니다. BITEC_DAUGHTER_CARD_REV 매개변수를 0으로 설정하면 설계에서 트랜시버 채널과 극성이 변경되지 않습니다.
POLARITY_INVERSION • 0: 극성 반전
• 1: 극성을 반전시키지 않음		 입력 데이터의 각 비트 값을 반전시키려면 이 매개변수를 1로 설정하십시오. 이 매개변수를 1로 설정하면 TX 트랜시버의 tx_polinv 포트에 4'b1111이 할당됩니다.

2.12. 하드웨어 설정
HDMI FRL 지원 디자인 example는 HDMI 2.1을 지원하며 표준 HDMI 비디오 스트림에 대한 루프스루 데모를 수행합니다.
하드웨어 테스트를 실행하려면 HDMI 인터페이스가 있는 그래픽 카드와 같은 HDMI 지원 장치를 HDMI 싱크 입력에 연결하세요. 이 디자인은 HDMI 2.1 또는 HDMI 2.0/1.4b 소스와 싱크를 모두 지원합니다.

  1. HDMI 싱크는 포트를 표준 비디오 스트림으로 디코딩하고 이를 클럭 복구 코어로 보냅니다.
  2. HDMI RX 코어는 비디오, 보조 및 오디오 데이터를 디코딩하여 DCFIFO를 통해 HDMI TX 코어와 병렬로 루프백합니다.
  3. FMC 도터 카드의 HDMI 소스 포트는 이미지를 모니터로 전송합니다.

메모:
다른 Intel FPGA 개발 보드를 사용하려면 장치 할당과 핀 할당을 변경해야 합니다. 트랜시버 아날로그 설정은 Intel Arria 10 FPGA 개발 키트 및 Bitec HDMI 2.1 도터 카드에 대해 테스트되었습니다. 자신의 보드에 대한 설정을 수정할 수 있습니다.
표 24. 온보드 푸시 버튼 및 사용자 LED 기능

푸시 버튼/LED

기능
CPU_리셋n 한 번 누르면 시스템 재설정이 수행됩니다.
user_dipsw 패스스루 모드를 전환하는 사용자 정의 DIP 스위치입니다.
•OFF(기본 위치) = 통과
FPGA의 HDMI RX는 외부 싱크에서 EDID를 가져와 연결된 외부 소스에 제공합니다.
• ON = Nios II 터미널에서 RX 최대 FRL 속도를 제어할 수 있습니다. 이 명령은 최대 FRL 속도 값을 조작하여 RX EDID를 수정합니다.
다양한 FRL 속도 설정에 대한 자세한 내용은 33페이지의 다양한 FRL 속도로 설계 실행을 참조하십시오.
사용자_pb[0] 한 번 누르면 HPD 신호가 표준 HDMI 소스로 전환됩니다.
사용자_pb[1] 예약된.
사용자_pb[2] Bitec HDMI 2.1 FMC 도터 카드의 TX에 연결된 싱크에서 SCDC 레지스터를 읽으려면 한 번 누르십시오.
메모: 읽기를 활성화하려면 소프트웨어에서 DEBUG_MODE를 1로 설정해야 합니다.
사용자_LED[0] RX TMDS 클록 PLL 잠금 상태.
•0 = 잠금 해제됨
• 1 = 잠김
사용자_LED[1] RX 트랜시버 준비 상태.
•0 = 준비되지 않음
• 1 = 준비됨
사용자_LED[2] RX 링크 속도 클록 PLL, RX 비디오 및 FRL 클록 PLL 잠금 상태.
• 0 = RX 클록 PLL 중 하나가 잠금 해제됨
• 1 = 두 RX 클록 PLL이 모두 잠겨 있습니다.
사용자_LED[3] RX HDMI 코어 정렬 및 기울기 잠금 상태.
• 0 = 최소 1개의 채널이 잠금 해제되었습니다.
• 1 = 모든 채널이 잠겼습니다.
사용자_LED[4] RX HDMI 비디오 잠금 상태.
• 0 = 잠금 해제됨
• 1 = 잠김
사용자_LED[5] TX 링크 속도 클록 PLL, TX 비디오 및 FRL 클록 PLL 잠금 상태.
•0 = TX 클록 PLL 중 하나가 잠금 해제됨
• 1 = 두 TX 클록 PLL이 모두 잠겨 있습니다.
사용자_LED[6] 사용자_LED[7] TX 송수신기 준비 상태.
• 0 = 준비되지 않음
• 1 = 준비됨
TX 링크 훈련 상태입니다.
• 0 = 실패
• 1 = 통과

2.13. 시뮬레이션 테스트벤치
시뮬레이션 테스트벤치는 RX 코어에 대한 HDMI TX 직렬 루프백을 시뮬레이션합니다.
메모:
이 시뮬레이션 테스트벤치는 I2C 포함 매개변수가 활성화된 설계에서는 지원되지 않습니다.
그림 19. HDMI Intel FPGA IP 시뮬레이션 테스트벤치 블록 다이어그램인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 2표 25. 테스트벤치 구성 요소

요소

설명
비디오TPG 비디오 테스트 패턴 생성기(TPG)는 비디오 자극을 제공합니다.
오디오 Samp르 젠 오디오 samp파일 생성기는 오디오를 제공합니다amp르 자극. 생성기는 오디오 채널을 통해 전송될 증분 테스트 데이터 패턴을 생성합니다.
보조 Samp르 젠 보조 samp파일 생성기는 보조 기능을 제공합니다.amp르 자극. 생성기는 송신기에서 전송될 고정 데이터를 생성합니다.
CRC 확인 이 검사기는 TX 트랜시버 복구 클록 주파수가 원하는 데이터 속도와 일치하는지 확인합니다.
오디오 데이터 확인 오디오 데이터 검사에서는 증분 테스트 데이터 패턴이 올바르게 수신되고 디코딩되었는지 비교합니다.
보조 데이터 확인 보조 데이터 확인은 예상되는 보조 데이터가 수신기 측에서 올바르게 수신되고 디코딩되었는지 비교합니다.

HDMI 시뮬레이션 테스트벤치는 다음 검증 테스트를 수행합니다.

HDMI 기능

확인
비디오 데이터 • 테스트벤치는 입력 및 출력 비디오에 대한 CRC 검사를 구현합니다.
• 수신된 비디오 데이터에서 계산된 CRC와 전송된 데이터의 CRC 값을 비교합니다.
• 그런 다음 테스트벤치는 수신기에서 4개의 안정적인 V-SYNC 신호를 감지한 후 검사를 수행합니다.
보조 데이터 • 보조 장치amp파일 생성기는 송신기에서 전송될 고정 데이터를 생성합니다.
• 수신기 측에서 생성기는 예상되는 보조 데이터가 올바르게 수신되고 디코딩되는지 여부를 비교합니다.
오디오 데이터 •오디오amp파일 생성기는 오디오 채널을 통해 전송될 증분 테스트 데이터 패턴을 생성합니다.
• 수신기 측에서 오디오 데이터 검사기는 증가하는 테스트 데이터 패턴이 올바르게 수신되고 디코딩되는지 확인하고 비교합니다.

성공적인 시뮬레이션은 다음 메시지와 함께 종료됩니다.
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY(kHz) = 48
# AUDIO_CHANNEL = 8
# 시뮬레이션 패스
표 26. HDMI Intel FPGA IP 설계 Examp르 지원되는 시뮬레이터

모의 실험 장치

 베릴로그 HDL

한국어:
ModelSim – 인텔 FPGA 에디션/ModelSim – 인텔 FPGA 스타터 에디션 예 예
VCS/VCS MX 예 예
리비에라-PRO 예 예
엑셀리움 병렬 예 아니요

2.14. 설계 제한 사항
HDMI 2.1 디자인을 인스턴스화할 때 몇 가지 제한 사항을 고려해야 합니다.amp르.

  • 비통과 모드에서는 TX가 TMDS 모드에서 작동할 수 없습니다. TMDS 모드에서 테스트하려면 user_dipsw 스위치를 다시 통과 모드로 전환하세요.
  • Nios II 프로세서는 다른 프로세스의 중단 없이 완료될 때까지 TX 링크 교육을 제공해야 합니다.

2.15. 디버깅 기능
이 디자인 전amp파일은 사용자를 돕기 위한 특정 디버깅 기능을 제공합니다.
2.15.1. 소프트웨어 디버깅 메시지
소프트웨어에서 디버깅 메시지를 켜서 런타임 지원을 제공할 수 있습니다.
소프트웨어에서 디버깅 메시지를 켜려면 다음 단계를 따르십시오.

  1. global.h 스크립트에서 DEBUG_MODE를 1로 변경합니다.
  2. Nios II 명령 셸에서 script/build_sw.sh를 실행합니다.
  3. 생성된 소프트웨어/tx_control/tx_control.elf를 다시 프로그래밍하세요. file Nios II 명령 셸에서 명령을 실행하여:
    nios2-다운로드 -r -g 소프트웨어/tx_control/tx_control.elf
  4. Nios II 명령 셸에서 Nios II 터미널 명령을 실행합니다.
    nios2 터미널

디버깅 메시지를 켜면 다음 정보가 인쇄됩니다.

  • TX 및 RX 모두의 TI 리드라이버 설정은 ELF 프로그래밍 후 한 번 읽고 표시됩니다. file.
  • RX EDID 구성 및 핫플러그 프로세스에 대한 상태 메시지
  • FRL 지원 정보가 있거나 없는 해상도는 TX에 연결된 싱크의 EDID에서 추출됩니다. 이 정보는 모든 TX 핫플러그에 대해 표시됩니다.
  • TX 링크 훈련 중 TX 링크 훈련 과정에 대한 상태 메시지입니다.

2.15.2. TX에 연결된 싱크의 SCDC 정보
이 기능을 사용하여 SCDC 정보를 얻을 수 있습니다.

  1. Nios II 명령 셸에서 Nios II 터미널 명령 실행: nios2-terminal
  2. Intel Arria 2 FPGA 개발 키트에서 user_pb[10]를 누르세요.

소프트웨어는 Nios II 터미널의 TX에 연결된 싱크의 SCDC 정보를 읽고 표시합니다.
2.15.3. 클록 주파수 측정
이 기능을 사용하여 다양한 클럭의 주파수를 확인하세요.

  1. hdmi_rx_top 및 hdmi_tx_top에서 files, "//`define DEBUG_EN 1" 주석을 제거하세요.
  2. 각 mr_rate_Detect 인스턴스의 refclock_measure 신호를 신호 탭 논리 분석기에 추가하여 각 클록의 클록 주파수(10ms 기간)를 가져옵니다.
  3. Signal Tap 로직 분석기를 사용하여 설계를 컴파일합니다.
  4. SOF 프로그래밍 file 신호 탭 로직 분석기를 실행합니다.

표 27. 시계

기준 치수 mr_rate_Detect 인스턴스

측정할 시계
hdmi_rx_top rx_pll_tmds RX CDR 기준 클록 0
rx_clk0_freq 채널 0에서 RX 트랜시버 클럭 아웃
rx_vid_clk_freq RX 비디오 시계
rx_frl_clk_freq RX FRL 시계
rx_hsync_freq 수신된 비디오 프레임의 Hsync 주파수
hdmi_tx_top tx_clk0_freq 채널 0에서 TX 트랜시버 클럭 아웃
vid_clk_freq TX 비디오 시계
frl_clk_freq TX FRL 시계
tx_hsync_freq 전송될 비디오 프레임의 Hsync 주파수

2.16. 디자인 업그레이드
표 28. HDMI 디자인 Examp이전 Intel Quartus Prime Pro Edition 소프트웨어 버전과의 호환성

디자인 전amp르 변종 Intel Quartus Prime Pro Edition 20.3으로 업그레이드하는 기능
HDMI 2.1 디자인 Example(지원 FRL = 1) 아니요

호환되지 않는 디자인의 경우 examples, 다음을 수행해야 합니다.

  1. 새로운 디자인 생성 examp기존 디자인과 동일한 구성을 사용하여 현재 Intel Quartus Prime Pro Edition 소프트웨어 버전에 파일을 추가합니다.
  2. 전체 디자인 비교 exampex 디자인이 있는 le 디렉토리amp이전 Intel Quartus Prime Pro Edition 소프트웨어 버전을 사용하여 생성된 파일입니다. 발견된 변경 사항을 포팅합니다.

HDMI 2.0 디자인 Example(지원 FRL = 0)

HDMI Intel FPGA IP 디자인 examp파일은 3개의 RX 채널과 4개의 TX 채널로 구성된 하나의 HDMI 인스턴스 병렬 루프백을 보여줍니다.
표 29. HDMI Intel FPGA IP 설계 ExampIntel Arria 10 장치용 파일

디자인 전ample 데이터 속도 채널 모드 루프백 유형
Arria 10 HDMI RX-TX 재전송 < 6,000Mbps 심플렉스 FIFO 버퍼와 병렬

특징

  • 이 설계는 FIFO 버퍼를 인스턴스화하여 HDMI 싱크와 소스 간에 직접 HDMI 비디오 스트림 패스스루를 수행합니다.
  • 디자인은 초기 디버깅을 위해 LED 상태를 사용합니다.tage.
  • 이 디자인에는 RX 및 TX 전용 옵션이 제공됩니다.
  • 이 디자인은 RX-TX 링크 모듈에서 HDR(Dynamic Range and Mastering) InfoFrame의 삽입 및 필터링을 보여줍니다.
  • 이 설계는 TX 핫플러그 이벤트에 의해 트리거될 때 외부 HDMI 싱크에서 외부 HDMI 소스로의 EDID 패스스루 관리를 보여줍니다.
  • 이 설계에서는 DIP 스위치와 푸시 버튼을 통해 런타임 제어를 통해 HDMI TX 코어 신호를 관리할 수 있습니다.
    — DVI 또는 HDMI 인코딩 비디오 프레임을 선택하는 모드 신호
    — info_avi[47], info_vsi[61], audio_info_ai[48] 측파대 또는 보조 데이터 포트를 통한 보조 패킷 전송을 선택하는 신호

RX 인스턴스는 외부 비디오 생성기로부터 비디오 소스를 수신하고, 데이터는 루프백 FIFO를 거쳐 TX 인스턴스로 전송됩니다.
기능을 확인하려면 외부 비디오 분석기, 모니터 또는 HDMI 연결이 가능한 TV를 TX 코어에 연결해야 합니다.
3.1. HDMI 2.0 RX-TX 재전송 설계 블록 다이어그램
HDMI 2.0 RX-TX 재전송 디자인 examp파일은 HDMI Intel FPGA IP에 대한 단순 채널 모드의 병렬 루프백을 보여줍니다.
그림 20. HDMI RX-TX 재전송 블록 다이어그램(Intel Quartus Prime Pro Edition)인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 3그림 21. HDMI RX-TX 재전송 블록 다이어그램(Intel Quartus Prime Standard Edition)인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 4관련 정보
Arria 10 PLL 기준 클록에 대한 PLL 캐스케이딩 또는 비전용 클록 경로의 지터 설계 클록에 추가적인 문제가 발생할 경우 해결 방법을 위해 이 솔루션을 참조하십시오.
지터.
3.2. 하드웨어 및 소프트웨어 요구 사항
인텔은 다음 하드웨어 및 소프트웨어를 사용하여 디자인 ex를 테스트합니다.amp르.
하드웨어

  • Intel Arria 10 GX FPGA 개발 키트
  • HDMI 소스(GPU)
  • HDMI 싱크(모니터)
  • Bitec HDMI FMC 2.0 도터 카드(개정 11)
  • HDMI 케이블

메모:
Bitec HDMI 도터 카드의 개정판을 선택할 수 있습니다. 최상위 수준에서 로컬 매개변수 BITEC_DAUGHTER_CARD_REV를 4, 6 또는 11로 설정합니다. file (a10_hdmi2_demo.v). 개정판을 변경하면 설계상 트랜시버 채널이 바뀌고 Bitec HDMI 도터 카드 요구 사항에 따라 극성이 반전될 수 있습니다. BITEC_DAUGHTER_CARD_REV 매개변수를 0으로 설정하면 설계에서 트랜시버 채널과 극성이 변경되지 않습니다. HDMI 2.1 디자인용 examples, Design Ex 아래amp탭에서 HDMI 도터 카드 개정을 개정 9, 개정 4 또는 도터 카드 없음으로 설정합니다. 기본값은 개정 9입니다.
소프트웨어

  • Intel Quartus Prime 버전 18.1 이상(하드웨어 테스트용)
  • ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, RivieraPRO, VCS(Verilog HDL 전용)/VCS MX 또는 Xcelium Parallel 시뮬레이터

3.3. 디렉토리 구조
디렉토리에는 생성된 files HDMI Intel FPGA IP 디자인용 examp르.
그림 22. Design Ex의 디렉터리 구조ample인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 5표 30. 생성된 RTL Files

폴더 Files
지엑스비 • /gxb_rx.qsys(Intel Quartus Prime Standard Edition)
• /gxb_rx.ip(Intel Quartus Prime Pro 에디션)
• /gxb_rx_reset.qsys(Intel Quartus Prime Standard Edition)
• /gxb_rx_reset.ip(Intel Quartus Prime Pro 에디션)
• /gxb_tx.qsys(Intel Quartus Prime Standard Edition)
• /gxb_tx.ip(Intel Quartus Prime Pro 에디션)
• /gxb_tx_fpll.qsys(Intel Quartus Prime Standard Edition)
• /gxb_tx_fpll.ip(Intel Quartus Prime Pro 에디션)
• /gxb_tx_reset.qsys(Intel Quartus Prime Standard Edition)
• /gxb_tx_reset.ip(Intel Quartus Prime Pro 에디션)
hdmi_rx •/hdmi_rx.qsys(Intel Quartus Prime Standard Edition)
•/hdmi_rx.ip(Intel Quartus Prime Pro 에디션)
/hdmi_rx_top.v
/mr_clock_sync.v(Intel Quartus Prime Standard Edition)
/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_rx_oversample.v(Intel Quartus Prime Standard Edition)
/symbol_aligner.v
Panasonic.hex(Intel Quartus Prime Pro 에디션)
hdmi_tx • /hdmi_tx.qsys(Intel Quartus Prime Standard Edition)
•/hdmi_tx.ip(Intel Quartus Prime Pro 에디션)
/hdmi_tx_top.v
/mr_ce.v(Intel Quartus Prime Standard Edition)
/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
/mr_tx_oversample.v(Intel Quartus Prime Standard Edition)
i2c_master

(인텔 Quartus 프라임 스탠다드 에디션)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys(Intel Quartus Prime Standard Edition)
/Panasonic.hex(Intel Quartus Prime Standard Edition)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys(Intel Quartus Prime Standard Edition)
• /pll_hdmi.ip(Intel Quartus Prime Pro 에디션)
• /pll_hdmi_reconfig.qsys(Intel Quartus Prime Standard Edition)
• /pll_hdmi_reconfig.ip(Intel Quartus Prime Pro 에디션)
quartus.ini
흔한 • /clock_control.qsys(Intel Quartus Prime Standard Edition)
• /clock_control.ip(Intel Quartus Prime Pro 에디션)
• /fifo.qsys(Intel Quartus Prime Standard Edition)
• /fifo.ip(Intel Quartus Prime Pro 에디션)
• /output_buf_i2c.qsys(Intel Quartus Prime Standard Edition)
•/output_buf_i2c.ip(Intel Quartus Prime Pro 에디션)
/reset_controller.qsys(Intel Quartus Prime Standard Edition)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (Intel Quartus Prime Pro 에디션)
hdr /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
재구성_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_Detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
SDC는 /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc(Intel Quartus Prime Standard Edition)

표 31. 생성된 시뮬레이션 Files
자세한 내용은 시뮬레이션 테스트벤치 섹션을 참조하세요.

폴더 Files
알덱 /aldec.do
/rivierapro_setup.tcl
운율 /cds.lib
/hdl.var
<cds_libs 폴더>
멘토르 /mentor.do
/msim_setup.tcl
개요 /vcs/file목록.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
엑셀리움

(Intel Quartus Prime Pro 에디션)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
흔한

(Intel Quartus Prime Pro 에디션)

 /모델심_files.tcl
/리비에라_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys(Intel Quartus Prime Standard Edition)
• /hdmi_rx.ip(Intel Quartus Prime Pro 에디션)
/hdmi_rx.sopcinfo(Intel Quartus Prime Standard Edition)
/Panasonic.hex(Intel Quartus Prime Pro 에디션)
/symbol_aligner.v(Intel Quartus Prime Pro 에디션)
hdmi_tx • /hdmi_tx.qsys(Intel Quartus Prime Standard Edition)
• /hdmi_tx.ip(Intel Quartus Prime Pro 에디션)
/hdmi_tx.sopcinfo(Intel Quartus Prime Standard Edition)

표 32. 생성된 소프트웨어 Files

폴더 Files
tx_control_src
메모: tx_control 폴더에도 다음 항목의 복제본이 포함되어 있습니다. files.		 /intel_fpga_i2c.c(Intel Quartus Prime Pro 에디션)
/intel_fpga_i2c.h(Intel Quartus Prime Pro 에디션)
/i2c.c(Intel Quartus Prime Standard Edition)
/i2c.h(Intel Quartus Prime Standard Edition)
/main.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c(Intel Quartus Prime Standard Edition)
/ti_i2c.h(Intel Quartus Prime Standard Edition)

3.4. 디자인 구성요소
HDMI Intel FPGA IP 디자인 examp파일에는 이러한 구성 요소가 필요합니다.
표 33. HDMI RX 상단 구성 요소

기준 치수

설명
HDMI RX 코어 IP는 Transceiver Native PHY로부터 직렬 데이터를 수신하고 데이터 정렬, 채널 기울기 조정, TMDS 디코딩, 보조 데이터 디코딩, 비디오 데이터 디코딩, 오디오 데이터 디코딩 및 디스크램블링을 수행합니다.
I2 I2C는 싱크 디스플레이 데이터 채널(DDC)과 상태 및 데이터 채널(SCDC)에 사용되는 인터페이스입니다. HDMI 소스는 DDC를 사용하여 E-EDID(Enhanced Extended Display Identification Data) 데이터 구조를 읽어 싱크의 기능과 특성을 결정합니다.
• E-EDID의 8비트 I2C 슬레이브 주소는 0xA0 및 0xA1입니다. LSB는 액세스 유형(읽기의 경우 1, 쓰기의 경우 0)을 나타냅니다. HPD 이벤트가 발생하면 I2C 슬레이브는 온칩 RAM에서 읽어 E-EDID 데이터에 응답합니다.
• I2C 슬레이브 전용 컨트롤러는 HDMI 2.0 작업을 위한 SCDC도 지원합니다. SCDC의 8비트 I2C 슬레이브 주소는 0xA8 및 0xA9입니다. HPD 이벤트가 발생하면 I2C 슬레이브는 HDMI RX 코어의 SCDC 인터페이스와의 쓰기 또는 읽기 트랜잭션을 수행합니다.
메모: HDMI 2b를 의도하지 않은 경우 SCDC용 I2.0C 슬레이브 전용 컨트롤러는 필요하지 않습니다. 당신이 켜면 I2C 포함 매개변수를 사용하면 이 블록은 코어 내부에 포함되며 이 수준에서는 표시되지 않습니다.
EDID 램 이 설계는 RAM 1포트 IP 코어를 사용하여 EDID 정보를 저장합니다. 표준 2선(클럭 및 데이터) 직렬 버스 프로토콜(I861C 슬레이브 전용 컨트롤러)은 CEA-XNUMX-D 호환 E-EDID 데이터 구조를 전송합니다. 이 EDID RAM은 E-EDID 정보를 저장합니다.
메모: 전원을 켜면 EDID RAM 포함 매개변수를 사용하면 이 블록은 코어 내부에 포함되며 이 수준에서는 표시되지 않습니다.
IOPLL IOPLL은 수신 TMDS 클록에 대한 RX CDR 참조 클록, 링크 속도 클록 및 비디오 클록을 생성합니다.
• 출력 클럭 0(CDR 기준 클럭)
• 출력 클럭 1(링크 속도 클럭)
• 출력 클럭 2(비디오 클럭)
메모: 기본 IOPLL 구성은 모든 HDMI 해상도에 유효하지 않습니다. IOPLL은 전원을 켜면 적절한 설정으로 재구성됩니다.
트랜시버 PHY 재설정 컨트롤러 트랜시버 PHY 재설정 컨트롤러는 RX 트랜시버의 안정적인 초기화를 보장합니다. 이 컨트롤러의 재설정 입력은 RX 재구성에 의해 트리거되며 블록 내부의 재설정 순서에 따라 Transceiver Native PHY 블록에 해당 아날로그 및 디지털 재설정 신호를 생성합니다.
RX 네이티브 PHY 외부 비디오 소스로부터 직렬 데이터를 수신하는 하드 트랜시버 블록입니다. 데이터를 HDMI RX 코어로 전달하기 전에 직렬 데이터를 병렬 데이터로 역직렬화합니다.
RX 재구성 관리 250Mbps ~ 6,000Mbps 범위의 임의 링크 속도에서 작동하도록 RX 트랜시버를 구동하기 위해 HDMI PLL로 속도 감지 회로를 구현하는 RX 재구성 관리입니다.
아래 23페이지의 그림 63을 참조하십시오.
IOPLL 재구성 IOPLL 재구성 블록은 Intel FPGA에서 PLL의 동적 실시간 재구성을 촉진합니다. 이 블록은 전체 FPGA를 재구성하지 않고도 실시간으로 출력 클록 주파수와 PLL 대역폭을 업데이트합니다. 이 블록은 Intel Arria 100 장치에서 10MHz로 실행됩니다.
IOPLL 재구성 제한으로 인해 IOPLL 재구성 IP 생성 중에 Quartus INI allowed_nf_pll_reconfig_out_of_lock=on을 적용하십시오.
Quartus INI를 적용하려면 quartus.ini에 "permit_nf_pll_reconfig_out_of_lock=on"을 포함시킵니다. file 그리고 그 안에 위치 file Intel Quartus Prime 프로젝트 디렉토리. INI를 사용하여 Quartus Prime 소프트웨어에서 IOPLL 재구성 블록(pll_hdmi_reconfig)을 편집할 때 경고 메시지가 표시되어야 합니다.
메모: 이 Quartus INI가 없으면 재구성 중에 IOPLL이 잠금을 잃으면 IOPLL 재구성을 완료할 수 없습니다.
피오 병렬 입/출력(PIO) 블록은 CPU 하위 시스템에 대한 제어, 상태 및 재설정 인터페이스 역할을 합니다.

그림 23. 다중 속도 재구성 시퀀스 흐름
그림은 컨트롤러가 입력 데이터 스트림과 기준 클록 주파수를 수신할 때 또는 트랜시버가 잠금 해제될 때 컨트롤러의 다중 속도 재구성 시퀀스 흐름을 보여줍니다.인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 6표 34. HDMI TX 상단 구성 요소

기준 치수

설명
HDMI TX 코어 IP 코어는 최상위 레벨로부터 비디오 데이터를 수신하여 TMDS 인코딩, 보조 데이터 인코딩, 오디오 데이터 인코딩, 비디오 데이터 인코딩 및 스크램블링을 수행합니다.
I2C 마스터 I2C는 싱크 디스플레이 데이터 채널(DDC)과 상태 및 데이터 채널(SCDC)에 사용되는 인터페이스입니다. HDMI 소스는 DDC를 사용하여 E-EDID(Enhanced Extended Display Identification Data) 데이터 구조를 읽어 싱크의 기능과 특성을 결정합니다.
• DDC로서 I2C 마스터는 외부 싱크에서 EDID를 읽어 HDMI RX Top에 EDID 정보 EDID RAM을 구성하거나 비디오 처리를 위해 사용합니다.
• SCDC로서 I2C 마스터는 HDMI 2.0b 작동을 위해 SCDC 데이터 구조를 FPGA 소스에서 외부 싱크로 전송합니다. 예를 들어amp즉, 나가는 데이터 스트림이 3,400Mbps를 초과하는 경우 Nios II 프로세서는 I2C 마스터에게 싱크 SCDC 구성 레지스터의 TMDS_BIT_CLOCK_RATIO 및 SCRAMBLER_ENABLE 비트를 1로 업데이트하도록 명령합니다.
IOPLL IOPLL은 들어오는 TMDS 클록에서 링크 속도 클록과 비디오 클록을 제공합니다.
• 출력 클럭 1(링크 속도 클럭)
• 출력 클럭 2(비디오 클럭)
메모: 기본 IOPLL 구성은 모든 HDMI 해상도에 유효하지 않습니다. IOPLL은 전원을 켜면 적절한 설정으로 재구성됩니다.
트랜시버 PHY 재설정 컨트롤러 트랜시버 PHY 재설정 컨트롤러는 TX 트랜시버의 안정적인 초기화를 보장합니다. 이 컨트롤러의 재설정 입력은 최상위 레벨에서 트리거되며 블록 내부의 재설정 순서에 따라 Transceiver Native PHY 블록에 해당 아날로그 및 디지털 재설정 신호를 생성합니다.
이 블록의 tx_ready 출력 신호는 HDMI Intel FPGA IP에 대한 재설정 신호로도 작동하여 트랜시버가 작동 중이고 코어에서 데이터를 수신할 준비가 되었음을 나타냅니다.
트랜시버 네이티브 PHY HDMI TX 코어로부터 병렬 데이터를 수신하고 이를 전송하는 데이터를 직렬화하는 하드 트랜시버 블록입니다.
재구성 인터페이스는 TX 네이티브 PHY 블록에서 활성화되어 TX 네이티브 PHY와 트랜시버 중재자 간의 연결을 보여줍니다. TX 네이티브 PHY에 대해서는 재구성이 수행되지 않습니다.
메모: HDMI TX 채널 간 스큐 요구 사항을 충족하려면 Intel Arria 10 Transceiver Native PHY 매개변수 편집기에서 TX 채널 결합 모드 옵션을 다음으로 설정하세요. PMA 및 PCS 접합. 또한 다음에서 권장하는 대로 트랜시버 재설정 컨트롤러(tx_digitalreset)의 디지털 재설정 신호에 최대 스큐(set_max_skew) 제약 조건 요구 사항을 추가해야 합니다. Intel Arria 10 트랜시버 PHY 사용자 가이드.
텍사스 PLL 송신기 PLL 블록은 트랜시버 기본 PHY 블록에 직렬 고속 클록을 제공합니다. 이 HDMI Intel FPGA IP 디자인의 경우 examp즉, fPLL은 TX PLL로 사용된다.
IOPLL 재구성 IOPLL 재구성 블록은 Intel FPGA에서 PLL의 동적 실시간 재구성을 촉진합니다. 이 블록은 전체 FPGA를 재구성하지 않고도 실시간으로 출력 클록 주파수와 PLL 대역폭을 업데이트합니다. 이 블록은 Intel Arria 100 장치에서 10MHz로 실행됩니다.
IOPLL 재구성 제한으로 인해 IOPLL 재구성 IP 생성 중에 Quartus INI allowed_nf_pll_reconfig_out_of_lock=on을 적용하십시오.
Quartus INI를 적용하려면 quartus.ini에 "permit_nf_pll_reconfig_out_of_lock=on"을 포함시킵니다. file 그리고 그 안에 위치 file Intel Quartus Prime 프로젝트 디렉토리. INI를 사용하여 Intel Quartus Prime 소프트웨어에서 IOPLL 재구성 블록(pll_hdmi_reconfig)을 편집할 때 경고 메시지가 표시되어야 합니다.
메모: 이 Quartus INI가 없으면 재구성 중에 IOPLL이 잠금을 잃으면 IOPLL 재구성을 완료할 수 없습니다.
피오 병렬 입/출력(PIO) 블록은 CPU 하위 시스템에 대한 제어, 상태 및 재설정 인터페이스 역할을 합니다.

표 35. 트랜시버 데이터 속도 및 초과amp각 TMDS 클록 주파수 범위에 대한 링 팩터

TMDS 클록 주파수(MHz) TMDS 비트 클럭 비율 오버amp링 팩터 트랜시버 데이터 속도(Mbps)
85년~150년 1 적용 불가 3400년~6000년
100년~340년 0 적용 불가 1000년~3400년
50년~100년 0 5 2500년~5000년
35년~50년 0 3 1050년~1500년
30년~35년 0 4 1200년~1400년
25년~30년 0 5 1250년~1500년

표 36. 최상위 공통 블록

기준 치수

설명
트랜시버 중재자 이 일반 기능 블록은 동일한 물리적 채널 내의 RX 또는 TX 트랜시버에 재구성이 필요할 때 트랜시버가 동시에 재보정되는 것을 방지합니다. 동시 재보정은 동일한 채널 내의 RX 및 TX 트랜시버가 독립적인 IP 구현에 할당되는 애플리케이션에 영향을 미칩니다.
이 트랜시버 중재자는 단방향 TX와 단방향 RX를 동일한 물리적 채널에 병합하는 데 권장되는 해상도를 확장한 것입니다. 또한 이 트랜시버 중재자는 트랜시버의 재구성 인터페이스 포트가 순차적으로만 액세스될 수 있으므로 채널 내의 단순 RX 및 TX 트랜시버를 대상으로 하는 Avalon-MM RX 및 TX 재구성 요청을 병합하고 조정하는 데 도움을 줍니다.
이 설계의 트랜시버 조정자와 TX/RX 네이티브 PHY/PHY 재설정 컨트롤러 블록 간의 인터페이스 연결은 다음과 같습니다.amp파일은 트랜시버 중재자를 사용하여 모든 IP 조합에 적용되는 일반 모드를 보여줍니다. 채널에서 RX 또는 TX 트랜시버 중 하나만 사용되는 경우에는 트랜시버 중재자가 필요하지 않습니다.
트랜시버 중재자는 Avalon-MM 재구성 인터페이스를 통해 재구성 요청자를 식별하고 해당 tx_reconfig_cal_busy 또는 rx_reconfig_cal_busy가 그에 따라 게이트되도록 보장합니다. HDMI 애플리케이션의 경우 RX만 재구성을 시작합니다. 중재자를 통해 Avalon-MM 재구성 요청을 전달함으로써 중재자는 재구성 요청이 RX에서 시작되었음을 식별한 다음 tx_reconfig_cal_busy를 어설션에서 차단하고 rx_reconfig_cal_busy가 어설션하도록 허용합니다. 게이팅은 TX 트랜시버가 실수로 교정 모드로 이동하는 것을 방지합니다.
메모: HDMI에는 RX 재구성만 필요하므로 tx_reconfig_mgmt_* 신호는 묶여 있습니다. 또한 Arbiter와 TX Native PHY 블록 사이에는 Avalon-MM 인터페이스가 필요하지 않습니다. 블록은 설계 예시의 인터페이스에 할당됩니다.ampTX/RX 기본 PHY/PHY 재설정 컨트롤러에 대한 일반 트랜시버 중재자 연결을 시연하기 위한 파일입니다.
RX-TX 링크 • HDMI RX 코어 루프의 비디오 데이터 출력 및 동기화 신호는 RX 및 TX 비디오 클럭 도메인 전체에 걸쳐 DCFIFO를 통과합니다.
• 일반 제어 패킷(GCP), InfoFrame(AVI, VSI 및 AI), 보조 데이터 및 오디오 데이터는 RX 및 TX 링크 속도 클럭 도메인에서 DCFIFO를 통해 루프됩니다.
• HDMI TX 코어의 보조 데이터 포트는 배압을 통해 DCFIFO를 통해 흐르는 보조 데이터를 제어합니다. 배압은 보조 데이터 포트에 불완전한 보조 패킷이 없도록 보장합니다.
• 이 블록은 외부 필터링도 수행합니다.
— HDMI TX 코어 보조 데이터 포트로 전송하기 전에 보조 데이터 스트림에서 오디오 데이터 및 오디오 클럭 재생성 패킷을 필터링합니다.
메모: 이 필터링을 비활성화하려면 user_pb[2]를 누르십시오. 재전송된 보조 데이터 스트림에 오디오 데이터 및 오디오 클럭 재생성 패킷이 중복되지 않도록 하려면 이 필터링을 활성화합니다.
— HDMI RX 보조 데이터에서 HDR(High Dynamic Range) InfoFrame을 필터링하고 ex를 삽입합니다.ampAvalon ST 멀티플렉서를 통해 HDR InfoFrame을 HDMI TX의 보조 데이터로 보냅니다.
CPU 하위 시스템 CPU 하위 시스템은 SCDC 및 DDC 컨트롤러와 소스 재구성 컨트롤러로 작동합니다.
• 소스 SCDC 컨트롤러에는 I2C 마스터 컨트롤러가 포함되어 있습니다. I2C 마스터 컨트롤러는 HDMI 2.0b 작동을 위해 SCDC 데이터 구조를 FPGA 소스에서 외부 싱크로 전송합니다. 예를 들어amp즉, 나가는 데이터 스트림이 6,000Mbps인 경우 Nios II 프로세서는 I2C 마스터 컨트롤러에 싱크 TMDS 구성 레지스터의 TMDS_BIT_CLOCK_RATIO 및 SCRAMBLER_ENABLE 비트를 1로 업데이트하도록 명령합니다.
• 동일한 I2C 마스터는 HDMI 소스와 외부 싱크 간에 DDC 데이터 구조(E-EDID)도 전송합니다.
• Nios II CPU는 HDMI 소스에 대한 재구성 컨트롤러 역할을 합니다. CPU는 RX 재구성 관리 모듈의 주기적인 속도 감지에 의존하여 TX에 재구성이 필요한지 결정합니다. Avalon-MM 슬레이브 변환기는 Nios II 프로세서 Avalon-MM 마스터 인터페이스와 외부에서 인스턴스화된 HDMI 소스의 IOPLL 및 TX Native PHY의 Avalon-MM 슬레이브 인터페이스 간의 인터페이스를 제공합니다.
• TX의 재구성 시퀀스 흐름은 PLL 및 트랜시버 재구성과 재설정 시퀀스가 ​​순차적으로 수행된다는 점을 제외하면 RX와 동일합니다. 24페이지의 그림 67를 참조하십시오.

그림 24. 재구성 시퀀스 흐름
그림은 I2C 마스터 및 HDMI 소스에 대한 제어와 관련된 Nios II 소프트웨어 흐름을 보여줍니다.인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 73.5. 다이나믹 레인지 및 마스터링(HDR) InfoFrame 삽입 및 필터링
HDMI Intel FPGA IP 디자인 examp파일에는 RX-TX 루프백 시스템에 HDR InfoFrame을 삽입하는 데모가 포함되어 있습니다.
HDMI 사양 버전 2.0b를 사용하면 Dynamic Range 및 Mastering InfoFrame을 HDMI 보조 스트림을 통해 전송할 수 있습니다. 데모에서 보조 데이터 삽입 블록은 HDR 삽입을 지원합니다. 모듈의 신호 목록 표에 지정된 대로 의도한 HDR InfoFrame 패킷의 형식을 지정하고 제공된 AUX 삽입 제어 모듈을 사용하여 매 비디오 프레임마다 HDR InfoFrame 삽입을 예약하기만 하면 됩니다.
이 전에서amp파일 구성에 따라 수신 보조 스트림에 이미 HDR InfoFrame이 포함되어 있는 경우 스트리밍된 HDR 콘텐츠가 필터링됩니다. 필터링은 전송될 HDR InfoFrame 충돌을 방지하고 HDR S에 지정된 값만 보장합니다.ample 데이터 모듈이 사용됩니다.
그림 25. 동적 범위 및 마스터링 InfoFrame 삽입을 사용한 RX-TX 링크
그림은 HDMI TX 코어 보조 스트림에 대한 동적 범위 및 마스터링 InfoFrame 삽입을 포함하는 RX-TX 링크의 블록 다이어그램을 보여줍니다.
인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 8표 37. 보조 데이터 삽입 블록(altera_hdmi_aux_hdr) 신호

신호 방향 너비

설명
시계 및 재설정
클락 입력 1 시계 입력. 이 클럭은 링크 속도 클럭에 연결되어야 합니다.
다시 놓기 입력 1 입력을 재설정합니다.
보조 패킷 생성기 및 멀티플렉서 신호
멀티플렉서_아웃_데이터 산출 72 멀티플렉서의 Avalon 스트리밍 출력.
멀티플렉서_아웃_유효 산출 1
멀티플렉서_아웃_준비 산출 1
multiplexer_out_startofpacket 산출 1
multiplexer_out_endofpacket 산출 1
멀티플렉서_아웃_채널 산출 11
멀티플렉서_인_데이터 입력 72 멀티플렉서의 In1 포트에 대한 Avalon 스트리밍 입력입니다.
HDMI TX 비디오 Vsync. 이 신호는 링크 속도 클럭 도메인과 동기화되어야 합니다.
코어는 이 신호의 상승 에지에서 HDR InfoFrame을 보조 스트림에 삽입합니다.
멀티플렉서_인_유효 입력 1
멀티플렉서_인_준비 입력 1
multiplexer_in_startofpacket 입력 1
multiplexer_in_endofpacket
hdmi_tx_vsync		 입력
입력		 1
1

표 38. HDR 데이터 모듈(altera_hdmi_hdr_infoframe) 신호

신호 방향 너비

설명
hb0 산출 8 동적 범위 및 마스터링 InfoFrame: InfoFrame 유형 코드의 헤더 바이트 0입니다.
hb1 산출 8 동적 범위 및 마스터링 InfoFrame의 헤더 바이트 1: InfoFrame 버전 번호.
hb2 산출 8 동적 범위 및 마스터링 InfoFrame의 헤더 바이트 2: InfoFrame의 길이.
pb 입력 224 다이나믹 레인지 및 마스터링 InfoFrame의 데이터 바이트입니다.

표 39. 동적 범위 및 마스터링 InfoFrame 데이터 바이트 번들 비트 필드

비트 필드

 정의

정적 메타데이터 유형 1
7시 0분 데이터 바이트 1: {5'h0, EOTF[2:0]}
15시 8분 데이터 바이트 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23시 16분 데이터 바이트 3: Static_Metadata_Descriptor 디스플레이_기본_x[0], LSB
31시 24분 데이터 바이트 4: Static_Metadata_Descriptor 디스플레이_기본_x[0], MSB
39시 32분 데이터 바이트 5: Static_Metadata_Descriptor 디스플레이_기본_y[0], LSB
47시 40분 데이터 바이트 6: Static_Metadata_Descriptor 디스플레이_기본_y[0], MSB
55시 48분 데이터 바이트 7: Static_Metadata_Descriptor 디스플레이_기본_x[1], LSB
63시 56분 데이터 바이트 8: Static_Metadata_Descriptor 디스플레이_기본_x[1], MSB
71시 64분 데이터 바이트 9: Static_Metadata_Descriptor 디스플레이_기본_y[1], LSB
79시 72분 데이터 바이트 10: Static_Metadata_Descriptor 디스플레이_기본_y[1], MSB
87시 80분 데이터 바이트 11: Static_Metadata_Descriptor 디스플레이_기본_x[2], LSB
95시 88분 데이터 바이트 12: Static_Metadata_Descriptor 디스플레이_기본_x[2], MSB
103시 96분 데이터 바이트 13: Static_Metadata_Descriptor 디스플레이_기본_y[2], LSB
111시 104분 데이터 바이트 14: Static_Metadata_Descriptor 디스플레이_기본_y[2], MSB
119시 112분 데이터 바이트 15: Static_Metadata_Descriptor 화이트_포인트_x, LSB
127시 120분 데이터 바이트 16: Static_Metadata_Descriptor 화이트_포인트_x, MSB
135시 128분 데이터 바이트 17: Static_Metadata_Descriptor white_point_y, LSB
143시 136분 데이터 바이트 18: Static_Metadata_Descriptor white_point_y, MSB
151시 144분 데이터 바이트 19: Static_Metadata_Descriptor max_display_mastering_luminance, LSB
159시 152분 데이터 바이트 20: Static_Metadata_Descriptor max_display_mastering_luminance, MSB
167시 160분 데이터 바이트 21: Static_Metadata_Descriptor min_display_mastering_luminance, LSB
175시 168분 데이터 바이트 22: Static_Metadata_Descriptor min_display_mastering_luminance, MSB
183시 176분 데이터 바이트 23: Static_Metadata_Descriptor 최대 콘텐츠 광도, LSB
191시 184분 데이터 바이트 24: Static_Metadata_Descriptor 최대 콘텐츠 광도, MSB
199시 192분 데이터 바이트 25: Static_Metadata_Descriptor 최대 프레임 평균 조명 수준, LSB
207시 200분 데이터 바이트 26: Static_Metadata_Descriptor 최대 프레임 평균 조명 수준, MSB
215시 208분 예약된
223시 216분 예약된

HDR 삽입 및 필터링 비활성화
HDR 삽입 및 필터를 비활성화하면 RX-TX 재전송 설계를 수정하지 않고도 소스 보조 스트림에서 이미 사용 가능한 HDR 콘텐츠의 재전송을 확인할 수 있습니다.amp르.
HDR InfoFrame 삽입 및 필터링을 비활성화하려면:

  1. rxtx_link.v에서 block_ext_hdr_infoframe을 1'b0으로 설정합니다. file 보조 스트림에서 HDR InfoFrame이 필터링되는 것을 방지합니다.
  2. altera_hdmi_aux_hdr.v에서 avalon_st_multiplexer 인스턴스의 multiplexer_in0_valid를 설정합니다. file 보조 패킷 생성기가 추가 HDR InfoFrame을 형성하고 TX 보조 스트림에 삽입하는 것을 방지하려면 1'b0으로 설정합니다.

3.6. 클럭킹 체계
클럭킹 체계는 HDMI Intel FPGA IP 디자인의 클럭 도메인을 보여줍니다.amp르.
그림 26. HDMI Intel FPGA IP 디자인 Examp르 클럭킹 구성표(Intel Quartus Prime Pro Edition)인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 9그림 27. HDMI Intel FPGA IP 디자인 Examp르 클러킹 구성표(Intel Quartus Prime Standard Edition)인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 10표 40. 클럭킹 체계 신호

시계 설계상의 신호 이름

설명
TX IOPLL/ TX PLL 참조 클럭 1 hdmi_clk_in TX IOPLL 및 TX PLL에 대한 참조 클록입니다. 클록 주파수는 HDMI TX TMDS 클록 채널에서 예상되는 TMDS 클록 주파수와 동일합니다.
이 HDMI Intel FPGA IP 디자인의 경우 examp즉, 이 클럭은 데모용으로 RX TMDS 클럭에 연결됩니다. 애플리케이션에서는 더 나은 지터 성능을 위해 프로그래밍 가능한 발진기의 TMDS 클록 주파수가 있는 전용 클록을 공급해야 합니다.
메모: 트랜시버 RX 핀을 TX PLL 참조 클럭으로 사용하지 마십시오. HDMI TX refclk를 RX 핀에 배치하면 디자인이 맞지 않습니다.
TX 트랜시버 클럭 아웃 tx_clk 클록 아웃은 트랜시버에서 복구되며 주파수는 데이터 속도 및 클록당 기호에 따라 달라집니다.
TX 트랜시버 클럭 아웃 주파수 = 트랜시버 데이터 속도/(클럭당 기호*10)
TX PLL 직렬 클록 tx_bonding_clocks TX PLL에 의해 생성된 직렬 고속 클록입니다. 클럭 주파수는 데이터 속도에 따라 설정됩니다.
TX/RX 링크 속도 클럭 ls_clk 링크 속도 시계. 링크 속도 클록 주파수는 예상되는 TMDS 클록 주파수에 따라 달라집니다.amp링 팩터, 클록당 기호 및 TMDS 비트 클록 비율.
TMDS 비트 클럭 비율 링크 속도 클럭 주파수
0 TMDS 클록 주파수/클럭당 기호
1 TMDS 클록 주파수 *4 / 클록당 기호
TX/RX 비디오 시계 vid_clk 비디오 데이터 시계. 비디오 데이터 클럭 주파수는 색상 깊이를 기반으로 하는 TX 링크 속도 클럭에서 파생됩니다.
TMDS 비트 클럭 비율 비디오 데이터 클럭 주파수
0 TMDS 클록/ 클록당 기호/ 색상 심도 요소
1 TMDS 클록 *4 / 클록당 기호 / 색상 심도 요소
색상당 비트 색 심도 요소
8 1
10 1.25
12 1.5
16 2.0
RX TMDS 클록 tmds_clk_in HDMI RX의 TMDS 클록 채널을 참조 클록에 연결하여 IOPLL에 연결합니다.
RX CDR 참조 클록 0 /TX PLL 참조 클록 0 fr_clk RX CDR 및 TX PLL에 대한 참조 클록을 자유롭게 실행합니다. 이 시계는 전원 켜기 교정에 필요합니다.
RX CDR 참조 클럭 1 iopll_outclk0 RX 트랜시버의 RX CDR에 대한 참조 클럭입니다.
데이터 속도 RX 참조 클럭 주파수
데이터 속도 <1Gbps 5× TMDS 클록 주파수
1Gbps< 데이터 속도

<3.4Gbps

 TMDS 클록 주파수
데이터 속도 >3.4Gbps 4× TMDS 클록 주파수
• 데이터 속도 <1Gbps: 초과의 경우amp트랜시버의 최소 데이터 속도 요구 사항을 충족합니다.
• 데이터 속도 >3.4Gbps: TMDS 비트 속도 대 클록 비율을 1/40으로 보상하여 트랜시버 데이터 속도 대 클록 비율을 1/10으로 유지합니다.
메모: 트랜시버 RX 핀을 CDR 기준 클럭으로 사용하지 마십시오. HDMI RX refclk를 RX 핀에 배치하면 디자인이 맞지 않습니다.
RX 트랜시버 클럭 아웃 rx_clk 클록 아웃은 트랜시버에서 복구되며 주파수는 데이터 속도 및 클록당 기호에 따라 달라집니다.

RX 트랜시버 클럭 출력 주파수 = 트랜시버 데이터 속도/(클럭당 기호*10)
관리시계 mgmt_clk 다음 구성 요소에 대해 무료로 실행되는 100MHz 클록:
• 재구성을 위한 Avalon-MM 인터페이스
— 주파수 범위 요구 사항은 100~125MHz입니다.
• 트랜시버 재설정 시퀀스를 위한 PHY 재설정 컨트롤러
— 주파수 범위 요구 사항은 1~500MHz입니다.
• IOPLL 재구성
— 최대 클록 주파수는 100MHz입니다.
• 관리를 위한 RX 재구성
• CPU
• I2C 마스터
I2C 시계 i2c_clk I100C 슬레이브를 클록하는 2MHz 클록 입력, HDMI RX 코어의 SCDC 레지스터 및 EDID RAM.

관련 정보

  • 트랜시버 RX 핀을 CDR 기준 클록으로 사용
  • 트랜시버 RX 핀을 TX PLL 기준 클록으로 사용

3.7. 인터페이스 신호
표에는 HDMI Intel FPGA IP 설계 ex에 대한 신호가 나열되어 있습니다.amp르.
표 41. 최상위 신호

신호 방향 너비

설명
온보드 발진기 신호
clk_fpga_b3_p 입력 1 코어 참조 클록을 위한 100MHz 프리 러닝 클록
REFCLK_FMCB_P(Intel Quartus Prime Pro 에디션) 입력 1 트랜시버 기준 클록을 위한 625MHz 프리 러닝 클록; 이 시계는 어떤 주파수라도 될 수 있습니다
사용자 푸시 버튼 및 LED
user_pb 입력 1 HDMI Intel FPGA IP 설계 기능을 제어하는 ​​푸시 버튼
CPU_리셋n 입력 1 글로벌 리셋
user_led_g 산출 4 녹색 LED 디스플레이
LED 기능에 대한 자세한 내용은 89페이지의 하드웨어 설정을 참조하십시오.
user_led_r 산출 4 빨간색 LED 디스플레이
LED 기능에 대한 자세한 내용은 89페이지의 하드웨어 설정을 참조하십시오.
FMC 포트 B의 HDMI FMC 도터 카드 핀
fmcb_gbtclk_m2c_p_0 입력 1 HDMI RX TMDS 클록
fmcb_dp_m2c_p 입력 3 HDMI RX 빨간색, 녹색 및 파란색 데이터 채널
• 바이텍 도터 카드 개정 11
— [0]: RX TMDS 채널 1(녹색)
— [1]: RX TMDS 채널 2(빨간색)
— [2]: RX TMDS 채널 0(파란색)
• Bitec 도터 카드 개정 4 또는 6
— [0]: RX TMDS 채널 1(녹색) — 극성 반전됨
— [1]: RX TMDS 채널 0(파란색) — 극성 반전됨
— [2]: RX TMDS 채널 2(빨간색) — 극성 반전됨
fmcb_dp_c2m_p 산출 4 HDMI TX 클록, 빨간색, 녹색 및 파란색 데이터 채널
• 바이텍 도터 카드 개정 11
— [0]: TX TMDS 채널 2(빨간색)
— [1]: TX TMDS 채널 1(녹색)
— [2]: TX TMDS 채널 0(파란색)
— [3]: TX TMDS 클록 채널
• Bitec 도터 카드 개정 4 또는 6
— [0]: TX TMDS 클록 채널
— [1]: TX TMDS 채널 0(파란색)
— [2]: TX TMDS 채널 1(녹색)
— [3]: TX TMDS 채널 2(빨간색)
fmcb_la_rx_p_9 입력 1 HDMI RX +5V 전원 감지
fmcb_la_rx_p_8 인아웃 1 HDMI RX 핫 플러그 ​​감지
fmcb_la_rx_n_8 인아웃 1 DDC 및 SCDC용 HDMI RX I2C SDA
fmcb_la_tx_p_10 입력 1 DDC 및 SCDC용 HDMI RX I2C SCL
fmcb_la_tx_p_12 입력 1 HDMI TX 핫 플러그 ​​감지
fmcb_la_tx_n_12 인아웃 1 DDC 및 SCDC용 HDMI I2C SDA
fmcb_la_rx_p_10 인아웃 1 DDC 및 SCDC용 HDMI I2C SCL
fmcb_la_tx_p_11 인아웃 1 리드라이버 제어를 위한 HDMI I2C SDA
fmcb_la_rx_n_9 인아웃 1 리드라이버 제어를 위한 HDMI I2C SCL

표 42. HDMI RX 최상위 신호

신호 방향 너비

설명
클럭 및 리셋 신호
mgmt_clk 입력 1 시스템 클록 입력(100MHz)
fr_clk(Intel Quartus Prime Pro 에디션) 입력 1 기본 트랜시버 기준 클록을 위한 무료 실행 클록(625MHz)입니다. 이 클럭은 전원이 켜진 상태에서 트랜시버 교정에 필요합니다. 이 시계는 어떤 주파수라도 가능합니다.
다시 놓기 입력 1 시스템 리셋 입력

신호

 방향 너비

설명
클럭 및 리셋 신호
Reset_xcvr_powerup(Intel Quartus Prime Pro 에디션) 입력 1 트랜시버 재설정 입력. 이 신호는 전원이 켜진 상태에서 기준 클록 전환 프로세스(자유 실행 클록에서 TMDS 클록으로) 중에 발생합니다.
tmds_clk_in 입력 1 HDMI RX TMDS 클록
i2c_clk 입력 1 DDC 및 SCDC 인터페이스용 클록 입력
vid_clk_out 산출 1 비디오 클럭 출력
ls_clk_out 산출 1 링크 속도 클럭 출력
시스템 초기화 산출 1 전원을 켤 때 시스템을 재설정하기 위한 시스템 초기화
RX 트랜시버 및 IOPLL 신호
rx_serial_data 입력 3 RX 네이티브 PHY에 대한 HDMI 직렬 데이터
gxb_rx_ready 산출 1 RX 기본 PHY가 준비되었음을 나타냅니다.
gxb_rx_cal_busy_out 산출 3 트랜시버 중재자에게 RX 기본 PHY 교정이 사용 중입니다.
gxb_rx_cal_busy_in 입력 3 트랜시버 중재자에서 RX 네이티브 PHY로의 교정 사용 중 신호
iopll_locked 산출 1 IOPLL이 잠겨 있음을 나타냅니다.
gxb_reconfig_write 입력 3 RX 네이티브 PHY에서 트랜시버 중재자로의 트랜시버 재구성 Avalon-MM 인터페이스
gxb_reconfig_read 입력 3
gxb_reconfig_address 입력 30
gxb_reconfig_writedata 입력 96
gxb_reconfig_readdata 산출 96
gxb_reconfig_waitrequest 산출 3
RX 재구성 관리
rx_reconfig_en 산출 1 RX 재구성으로 신호 활성화
측정하다 산출 24 HDMI RX TMDS 클록 주파수 측정(10ms)
측정_유효 산출 1 측정 신호가 유효함을 나타냅니다.
os 산출 1 오버amp링 팩터:
• 0: 오버 없음amp링
• 1: 5× 오버amp링
reconfig_mgmt_write 산출 1 RX 재구성 관리 트랜시버 중재자에 대한 Avalon 메모리 매핑 인터페이스
reconfig_mgmt_read 산출 1
재구성_mgmt_주소 산출 12
reconfig_mgmt_writedata 산출 32
reconfig_mgmt_readdata 입력 32
reconfig_mgmt_waitrequest 입력 1
HDMI RX 코어 신호
TMDS_Bit_clock_Ratio 산출 1 SCDC 레지스터 인터페이스
audio_de 산출 1 HDMI RX 코어 오디오 인터페이스
자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 싱크 인터페이스 섹션을 참조하십시오.
audio_data 산출 256
audio_info_ai 산출 48
오디오_N 산출 20
audio_CTS 산출 20
audio_metadata 산출 165
audio_format 산출 5
aux_pkt_data 산출 72 HDMI RX 코어 보조 인터페이스
자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 싱크 인터페이스 섹션을 참조하십시오.
aux_pkt_addr 산출 6
aux_pkt_wr 산출 1
aux_data 산출 72
aux_sop 산출 1
aux_eop 산출 1
aux_valid 산출 1
aux_error 산출 1
지씨피(GCP) 산출 6 HDMI RX 코어 측파대 신호
자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 싱크 인터페이스 섹션을 참조하십시오.
info_avi 산출 112
info_vsi 산출 61
colorlength_mgmt_sync 산출 2
vid_data 산출 N*48 HDMI RX 코어 비디오 포트
참고: N = 클록당 기호
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
vid_vsync 산출 N
vid_hsync 산출 N
vid_de 산출 N
방법 산출 1 HDMI RX 코어 제어 및 상태 포트
참고: N = 클록당 기호
참조 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
Ctrl 키 산출 N*6
잠김 산출 3
vid_lock 산출 1
in_5v_power 입력 1 HDMI RX 5V 감지 및 핫플러그 감지 싱크 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
hdmi_rx_hpd_n 인아웃 1
hdmi_rx_i2c_sda 인아웃 1 HDMI RX DDC 및 SCDC 인터페이스
hdmi_rx_i2c_scl 인아웃 1
RX EDID RAM 신호
edid_ram_access 입력 1 HDMI RX EDID RAM 액세스 인터페이스.
EDID RAM에서 쓰거나 읽으려면 edid_ram_access를 지정하십시오. 그렇지 않으면 이 신호를 낮게 유지해야 합니다.
edid_ram_address 입력 8
edid_ram_write 입력 1
edid_ram_read 입력 1
edid_ram_readdata 산출 8
edid_ram_writedata 입력 8
edid_ram_waitrequest 산출 1

표 43. HDMI TX 최상위 신호

신호 방향 너비 설명
클럭 및 리셋 신호
mgmt_clk 입력 1 시스템 클록 입력(100MHz)
fr_clk(Intel Quartus Prime Pro 에디션) 입력 1 기본 트랜시버 기준 클록을 위한 무료 실행 클록(625MHz)입니다. 이 클럭은 전원이 켜진 상태에서 트랜시버 교정에 필요합니다. 이 시계는 어떤 주파수라도 가능합니다.
다시 놓기 입력 1 시스템 리셋 입력
hdmi_clk_in 입력 1 TX IOPLL 및 TX PLL에 대한 참조 클록. 클록 주파수는 TMDS 클록 주파수와 동일합니다.
vid_clk_out 산출 1 비디오 클럭 출력
ls_clk_out 산출 1 링크 속도 클럭 출력
시스템 초기화 산출 1 전원을 켤 때 시스템을 재설정하기 위한 시스템 초기화
리셋_xcvr 입력 1 TX 트랜시버로 재설정
리셋_pll 입력 1 IOPLL 및 TX PLL로 재설정
리셋_pll_재구성 산출 1 PLL 재구성으로 재설정
TX 트랜시버 및 IOPLL 신호
tx_serial_data 산출 4 TX Native PHY의 HDMI 직렬 데이터
gxb_tx_준비 산출 1 TX Native PHY가 준비되었음을 나타냅니다.
gxb_tx_cal_busy_out 산출 4 TX 네이티브 PHY 교정 트랜시버 중재자에 대한 바쁜 신호
gxb_tx_cal_busy_in 입력 4 트랜시버 중재자에서 TX 네이티브 PHY로의 교정 비지 신호
TX 트랜시버 및 IOPLL 신호
iopll_locked 산출 1 IOPLL이 잠겨 있음을 나타냅니다.
txpll_잠김 산출 1 TX PLL이 잠겨 있음을 나타냅니다.
gxb_reconfig_write 입력 4 TX 네이티브 PHY에서 트랜시버 중재자로의 트랜시버 재구성 Avalon 메모리 매핑 인터페이스
gxb_reconfig_read 입력 4
gxb_reconfig_address 입력 40
gxb_reconfig_writedata 입력 128
gxb_reconfig_readdata 산출 128
gxb_reconfig_waitrequest 산출 4
TX IOPLL 및 TX PLL 재구성 신호
pll_reconfig_write/tx_pll_reconfig_write 입력 1 TX IOPLL/TX PLL 재구성 Avalon 메모리 매핑 인터페이스
pll_reconfig_read/tx_pll_reconfig_read 입력 1
pll_재구성_주소/tx_pll_재구성_주소 입력 10
pll_reconfig_writedata/tx_pll_reconfig_writedata 입력 32
pll_reconfig_readdata/tx_pll_reconfig_readdata 산출 32
pll_reconfig_waitrequest/tx_pll_reconfig_waitrequest 산출 1
os 입력 2 오버amp링 팩터:
• 0: 오버 없음amp링
• 1: 3× 오버amp링
• 2: 4× 오버amp링
• 3: 5× 오버amp링
측정하다 입력 24 전송하는 비디오 해상도의 TMDS 클록 주파수를 나타냅니다.
HDMI TX 코어 신호
Ctrl 키 입력 6*N HDMI TX 코어 제어 인터페이스
참고: N = 시계당 심볼
소스 인터페이스 섹션을 참조하세요. HDMI 자세한 내용은 Intel FPGA IP 사용자 가이드를 참조하세요.
방법 입력 1
TMDS_Bit_clock_Ratio 입력 1 SCDC 레지스터 인터페이스

자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 소스 인터페이스 섹션을 참조하세요.
스크램블러 활성화 입력 1
audio_de 입력 1 HDMI TX 코어 오디오 인터페이스

참조 소스 인터페이스 섹션에 HDMI Intel FPGA IP 사용 설명서 자세한 내용은.
오디오 음소거 입력 1
audio_data 입력 256
계속되는…
HDMI TX 코어 신호
audio_info_ai 입력 49
오디오_N 입력 22
audio_CTS 입력 22
audio_metadata 입력 166
audio_format 입력 5
i2c_마스터_쓰기 입력 1 TX I2C 마스터 TX 코어 내부의 I2C 마스터에 대한 Avalon 메모리 매핑 인터페이스입니다.
메모: 이 신호는 전원을 켰을 때만 사용할 수 있습니다. I2C 포함 매개변수.
i2c_마스터_읽기 입력 1
i2c_마스터_주소 입력 4
i2c_마스터_쓰기데이터 입력 32
i2c_마스터_읽기데이터 산출 32
보조 준비 산출 1 HDMI TX 코어 보조 인터페이스

자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 소스 인터페이스 섹션을 참조하세요.
aux_data 입력 72
aux_sop 입력 1
aux_eop 입력 1
aux_valid 입력 1
지씨피(GCP) 입력 6 HDMI TX 코어 사이드밴드 신호
자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 소스 인터페이스 섹션을 참조하세요.
info_avi 입력 113
info_vsi 입력 62
vid_data 입력 N*48 HDMI TX 코어 비디오 포트
참고: N = 클록당 심볼
자세한 내용은 HDMI Intel FPGA IP 사용자 가이드의 소스 인터페이스 섹션을 참조하세요.
vid_vsync 입력 N
vid_hsync 입력 N
vid_de 입력 N
I2C 및 핫 플러그 ​​감지 신호
nios_tx_i2c_sda_in(Intel Quartus Prime Pro 에디션)
메모: 당신이 켤 때 I2C 포함 매개변수의 경우, 이 신호는 TX 코어에 배치되며 이 수준에서는 볼 수 없습니다.		 산출 1 I2C 마스터 Avalon 메모리 매핑 인터페이스
nios_tx_i2c_scl_in(인텔 Quartus Prime Pro Edition)
메모: 당신이 켤 때 I2C 포함 매개변수의 경우, 이 신호는 TX 코어에 배치되며 이 수준에서는 볼 수 없습니다.		 산출 1
nios_tx_i2c_sda_oe(Intel Quartus Prime Pro 에디션)
메모: 당신이 켤 때 I2C 포함 매개변수의 경우, 이 신호는 TX 코어에 배치되며 이 수준에서는 볼 수 없습니다.		 입력 1
계속되는…
I2C 및 핫 플러그 ​​감지 신호
nios_tx_i2c_scl_oe(Intel Quartus Prime Pro 에디션)
메모: 당신이 켤 때 I2C 포함 매개변수의 경우, 이 신호는 TX 코어에 배치되며 이 수준에서는 볼 수 없습니다.		 입력 1
nios_ti_i2c_sda_in(Intel Quartus Prime Pro 에디션) 산출 1
nios_ti_i2c_scl_in(Intel Quartus Prime Pro 에디션) 산출 1
nios_ti_i2c_sda_oe(Intel Quartus Prime Pro 에디션) 입력 1
nios_ti_i2c_scl_oe(Intel Quartus Prime Pro 에디션) 입력 1
hdmi_tx_i2c_sda 인아웃 1 HDMI TX DDC 및 SCDC 인터페이스
hdmi_tx_i2c_scl 인아웃 1
hdmi_ti_i2c_sda(Intel Quartus Prime Pro 에디션) 인아웃 1 Bitec Daughter Card Revision 2 TI11 제어를 위한 I181C 인터페이스
hdmi_tx_ti_i2c_sda(Intel Quartus Prime Standard Edition) 인아웃 1
hdmi_ti_i2c_scl(인텔 콰투스 프라임 프로 에디션) 인아웃 1
hdmi_tx_ti_i2c_scl(인텔 Quartus Prime Standard Edition) 인아웃 1
tx_i2c_avalon_대기요청 산출 1 I2C 마스터의 Avalon 메모리 매핑 인터페이스
tx_i2c_avalon_address(인텔 Quartus Prime Standard Edition) 입력 3
tx_i2c_avalon_writedata(인텔 Quartus Prime Standard Edition) 입력 8
tx_i2c_avalon_readdata(인텔 Quartus Prime Standard Edition) 산출 8
tx_i2c_avalon_chipselect(인텔 Quartus Prime Standard Edition) 입력 1
tx_i2c_avalon_write(인텔 Quartus Prime Standard Edition) 입력 1
tx_i2c_irq(인텔 Quartus Prime Standard Edition) 산출 1
tx_ti_i2c_avalon_대기요청

(인텔 Quartus 프라임 스탠다드 에디션)

 산출 1
tx_ti_i2c_avalon_address(인텔 Quartus Prime Standard Edition) 입력 3
tx_ti_i2c_avalon_writedata(Intel Quartus Prime Standard Edition) 입력 8
tx_ti_i2c_avalon_readdata(Intel Quartus Prime Standard Edition) 산출 8
계속되는…
I2C 및 핫 플러그 ​​감지 신호
tx_ti_i2c_avalon_chipselect(Intel Quartus Prime Standard Edition) 입력 1
tx_ti_i2c_avalon_write(인텔 Quartus Prime Standard Edition) 입력 1
tx_ti_i2c_irq(인텔 Quartus Prime Standard Edition) 산출 1
hdmi_tx_hpd_n 입력 1 HDMI TX 핫플러그 감지 인터페이스
tx_hpd_ack 입력 1
tx_hpd_req 산출 1

표 44. 트랜시버 중재자 신호

신호 방향 너비 설명
클락 입력 1 재구성 시계. 이 시계는 재구성 관리 블록과 동일한 시계를 공유해야 합니다.
다시 놓기 입력 1 신호를 재설정합니다. 이 재설정은 재구성 관리 블록과 동일한 재설정을 공유해야 합니다.
rx_rcfg_en 입력 1 RX 재구성 활성화 신호
tx_rcfg_en 입력 1 TX 재구성 활성화 신호
rx_rcfg_ch 입력 2 RX 코어에서 재구성할 채널을 나타냅니다. 이 신호는 항상 주장된 상태로 유지되어야 합니다.
tx_rcfg_ch 입력 2 TX 코어에서 재구성할 채널을 나타냅니다. 이 신호는 항상 주장된 상태로 유지되어야 합니다.
rx_reconfig_mgmt_write 입력 1 RX 재구성 관리에서 Avalon-MM 인터페이스 재구성
rx_reconfig_mgmt_read 입력 1
rx_reconfig_mgmt_address 입력 10
rx_reconfig_mgmt_writedata 입력 32
rx_reconfig_mgmt_readdata 산출 32
rx_reconfig_mgmt_waitrequest 산출 1
tx_reconfig_mgmt_write 입력 1 TX 재구성 관리에서 Avalon-MM 인터페이스 재구성
tx_reconfig_mgmt_read 입력 1
tx_reconfig_mgmt_address 입력 10
tx_reconfig_mgmt_writedata 입력 32
tx_reconfig_mgmt_readdata 산출 32
tx_reconfig_mgmt_waitrequest 산출 1
재구성_쓰기 산출 1 트랜시버에 대한 Avalon-MM 인터페이스 재구성
재구성_읽기 산출 1
계속되는…
신호 방향 너비 설명
재구성_주소 산출 10
reconfig_writedata 산출 32
rx_reconfig_readdata 입력 32
rx_reconfig_waitrequest 입력 1
tx_reconfig_readdata 입력 1
tx_reconfig_waitrequest 입력 1
rx_cal_busy 입력 1 RX 트랜시버의 교정 상태 신호
tx_cal_busy 입력 1 TX 트랜시버의 교정 상태 신호
rx_reconfig_cal_busy 산출 1 RX 트랜시버 PHY 재설정 제어에 대한 교정 상태 신호
tx_reconfig_cal_busy 산출 1 TX 트랜시버 PHY 재설정 제어로부터의 교정 상태 신호

표 45. RX-TX 링크 신호

신호 방향 너비 설명
다시 놓기 입력 1 비디오/오디오/보조/측대역 FIFO 버퍼로 재설정합니다.
hdmi_tx_ls_clk 입력 1 HDMI TX 링크 속도 클럭
hdmi_rx_ls_clk 입력 1 HDMI RX 링크 속도 클럭
hdmi_tx_vid_clk 입력 1 HDMI TX 비디오 클럭
hdmi_rx_vid_clk 입력 1 HDMI RX 비디오 클럭
hdmi_rx_잠김 입력 3 HDMI RX 잠금 상태를 나타냅니다
hdmi_rx_de 입력 N HDMI RX 비디오 인터페이스
참고: N = 클록당 기호
hdmi_rx_hsync 입력 N
hdmi_rx_vsync 입력 N
hdmi_rx_데이터 입력 N*48
rx_오디오_포맷 입력 5 HDMI RX 오디오 인터페이스
rx_오디오_메타데이터 입력 165
rx_오디오_정보_ai 입력 48
rx_오디오_CTS 입력 20
rx_오디오_N 입력 20
rx_오디오_de 입력 1
rx_오디오_데이터 입력 256
rx_gcp 입력 6 HDMI RX 사이드밴드 인터페이스
rx_info_avi 입력 112
rx_info_vsi 입력 61
계속되는…
신호 방향 너비 설명
rx_aux_eop 입력 1 HDMI RX 보조 인터페이스
rx_aux_sop 입력 1
rx_aux_valid 입력 1
rx_aux_data 입력 72
hdmi_tx_de 산출 N HDMI TX 비디오 인터페이스

참고: N = 클록당 기호
hdmi_tx_hsync 산출 N
hdmi_tx_vsync 산출 N
hdmi_tx_데이터 산출 N*48
tx_오디오_포맷 산출 5 HDMI TX 오디오 인터페이스
tx_오디오_메타데이터 산출 165
tx_오디오_인포_ai 산출 48
tx_오디오_CTS 산출 20
tx_오디오_N 산출 20
티엑스오디오디 산출 1
tx_오디오_데이터 산출 256
tx_gcp 산출 6 HDMI TX 사이드밴드 인터페이스
tx_info_avi 산출 112
tx_info_vsi 산출 61
tx_aux_eop 산출 1 HDMI TX 보조 인터페이스
tx_aux_sop 산출 1
tx_aux_valid 산출 1
tx_aux_data 산출 72
tx_aux_ready 산출 1

표 46. 플랫폼 디자이너 시스템 신호

신호 방향 너비 설명
cpu_clk(인텔 Quartus Prime Standard Edition) 입력 1 CPU 클럭
clock_bridge_0_in_clk_clk (인텔 콰투스 프라임 프로 에디션)
cpu_clk_reset_n(인텔 Quartus Prime Standard Edition) 입력 1 CPU 재설정
reset_bridge_0_reset_reset_n (인텔 Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connection_export 입력 1 TMDS 비트 클럭 비율
측정_pio_외부_연결_내보내기 입력 24 예상 TMDS 클록 주파수
계속되는…
신호 방향 너비 설명
측정_유효_PIO_외부_연결_수신 입력 1 PIO 측정이 유효함을 나타냅니다.
i2c_master_i2c_serial_sda_in(인텔 Quartus Prime Pro Edition) 입력 1 I2C 마스터 인터페이스
i2c_master_i2c_serial_scl_in(인텔 Quartus Prime Pro 에디션) 입력 1
i2c_master_i2c_serial_sda_oe(인텔 Quartus Prime Pro Edition) 산출 1
i2c_master_i2c_serial_scl_oe(인텔 콰투스 프라임 프로 에디션) 산출 1
i2c_master_ti_i2c_serial_sda_in(Intel Quartus Prime Pro 에디션) 입력 1
i2c_master_ti_i2c_serial_scl_in(인텔 콰투스 프라임 프로 에디션) 입력 1
i2c_master_ti_i2c_serial_sda_oe(Intel Quartus Prime Pro 에디션) 산출 1
i2c_master_ti_i2c_serial_scl_oe(인텔 콰투스 프라임 프로 에디션) 산출 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address(인텔 Quartus Prime Pro Edition) 산출 3 DDC 및 SCDC를 위한 I2C 마스터 Avalon 메모리 매핑 인터페이스
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write(인텔 Quartus Prime Pro Edition) 산출 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata(인텔 Quartus Prime Pro Edition) 입력 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata(인텔 Quartus Prime Pro Edition) 산출 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest(인텔 Quartus Prime Pro Edition) 입력 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect(인텔 Quartus Prime Pro Edition) 산출 1
oc_i2c_master_ti_avalon_anti_slave_address(인텔 Quartus Prime Standard Edition) 산출 3 Bitec 도터 카드 개정판 2, T11 제어를 위한 I1181C 마스터 Avalon 메모리 매핑 인터페이스
oc_i2c_master_ti_avalon_anti_slave_write(인텔 Quartus Prime Standard Edition) 산출 1
oc_i2c_master_ti_avalon_anti_slave_readdata(인텔 Quartus Prime Standard Edition) 입력 32
oc_i2c_master_ti_avalon_anti_slave_writedat a (인텔 Quartus Prime Standard Edition) 산출 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est(Intel Quartus Prime Standard Edition) 입력 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct(인텔 Quartus Prime Standard Edition) 산출 1
계속되는…
신호 방향 너비 설명
edid_ram_access_pio_external_connection_export 에디드_램_액세스_pio_외부_연결_식별 산출 1 EDID RAM 액세스 인터페이스.
RX 상단의 EDID RAM에 쓰거나 읽고 싶을 때 edid_ram_access_pio_external_connection_export를 어설션합니다. Platform Designer에서 EDID RAM 액세스 Avalon-MM 슬레이브를 최상위 RX 모듈의 EDID RAM 인터페이스에 연결합니다.
에디드램슬레이브번역자주소 산출 8
에디드_램_슬레이브_번역가_쓰기 산출 1
에디드_램_슬레이브_번역가_읽기 산출 1
에디드_램_슬레이브_번역기_읽기데이터 입력 8
에디드_램_슬레이브_번역자_쓰기데이터 산출 8
에디드_램_슬레이브_번역자_대기요청 입력 1
powerup_cal_done_export(인텔 Quartus Prime Pro Edition) 입력 1 RX PMA 재구성 Avalon 메모리 매핑 인터페이스
rx_pma_cal_busy_export(인텔 콰투스 프라임 프로 에디션) 입력 1
rx_pma_ch_export(인텔 콰투스 프라임 프로 에디션) 산출 2
rx_pma_rcfg_mgmt_address(인텔 콰투스 프라임 프로 에디션) 산출 12
rx_pma_rcfg_mgmt_write(인텔 콰투스 프라임 프로 에디션) 산출 1
rx_pma_rcfg_mgmt_read(인텔 콰투스 프라임 프로 에디션) 산출 1
rx_pma_rcfg_mgmt_readdata(인텔 콰투스 프라임 프로 에디션) 입력 32
rx_pma_rcfg_mgmt_writedata(인텔 콰투스 프라임 프로 에디션) 산출 32
rx_pma_rcfg_mgmt_waitrequest(인텔 Quartus Prime Pro Edition) 입력 1
rx_pma_waitrequest_export(인텔 Quartus Prime Pro Edition) 입력 1
rx_rcfg_en_export(인텔 Quartus Prime Pro Edition) 산출 1
rx_rst_xcvr_export(인텔 Quartus Prime Pro Edition) 산출 1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_waitrequest 입력 1 TX PLL 재구성 Avalon 메모리 매핑 인터페이스
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_writedata 산출 32
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_주소 산출 10
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_write_번역 산출 1
tx_pll_rcfg_mgmt_번역가_아발론_안티_슬레이브_읽기 산출 1
tx_pll_rcfg_mgmt_translator_avalon_anti_slave_readdata_번역 입력 32
계속되는…
신호 방향 너비 설명
tx_pll_waitrequest_pio_외부_연결_내보내기 입력 1 TX PLL 대기 요청
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_주소 산출 12 TX PMA 재구성 Avalon 메모리 매핑 인터페이스
tx_pma_rcfg_mgmt_번역가_아발론_안티_슬레이브_쓰기 산출 1
tx_pma_rcfg_mgmt_번역가_아발론_안티_슬레이브_읽기 산출 1
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_readdata_번역 입력 32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_writedata 산출 32
tx_pma_rcfg_mgmt_translator_avalon_anti_slave_waitrequest 입력 1
tx_pma_waitrequest_pio_외부_연결_내보내기 입력 1 TX PMA 대기 요청
tx_pma_cal_busy_pio_외부_연결_식별 입력 1 TX PMA 재교정이 바쁨
tx_pma_ch_수출 산출 2 TX PMA 채널
tx_rcfg_en_pio_외부_연결_내보내기 산출 1 TX PMA 재구성 활성화
tx_iopll_rcfg_mgmt_translator_avalon_anti_slave_writedata 산출 32 TX IOPLL 재구성 Avalon 메모리 매핑 인터페이스
tx_iopll_rcfg_mgmt_translator_avalon_anti_s_lave_readdata 입력 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest 입력 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s_lave_주소 산출 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write 산출 1
tx_iopll_rcfg_mgmt_번역가_아발론_안티_라이브_리드 산출 1
tx_os_pio_외부_연결_내보내기 산출 2 오버amp링 팩터:
• 0: 오버 없음amp링
• 1: 3× 오버amp링
• 2: 4× 오버amp링
• 3: 5× 오버amp링
tx_rst_pll_pio_외부_연결_내보내기 산출 1 IOPLL 및 TX PLL로 재설정
tx_rst_xcvr_pio_외부_연결_내보내기 산출 1 TX 네이티브 PHY로 재설정
wd_timer_reset요청_재설정 산출 1 워치독 타이머 재설정
색상_깊이_pio_외부_연결_내보내기 입력 2 색상 깊이
tx_hpd_ack_pio_외부_연결_내보내기 산출 1 TX 핫플러그 감지 핸드셰이킹
tx_hpd_req_pio_외부_연결_내보내기 입력 1

3.8. RTL 매개변수 설계
HDMI TX 및 RX Top RTL 매개변수를 사용하여 디자인을 맞춤 설정하세요.amp르.
대부분의 설계 매개변수는 Design Ex에서 사용할 수 있습니다.ampHDMI Intel FPGA IP 매개변수 편집기의 le 탭. 여전히 설계 ex를 변경할 수 있습니다.ample 설정 당신
RTL 매개변수를 통해 매개변수 편집기에서 만들어졌습니다.

표 47. HDMI RX 상위 매개변수

매개변수 값 설명
SUPPORT_DEEP_COLOR • 0: 진한 색상 없음
• 1: 진한 색상		 코어가 깊은 색상 형식을 인코딩할 수 있는지 결정합니다.
지원_보조 • 0: AUX 없음
• 1: 보조		 보조 채널 인코딩이 포함되어 있는지 확인합니다.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 장치에 대해 클록당 10개의 기호를 지원합니다.
SUPPORT_AUDIO • 0: 오디오 없음
• 1: 오디오		 코어가 오디오를 인코딩할 수 있는지 결정합니다.
EDID_RAM_ADDR_WIDTH(Intel Quartus Prime Standard Edition) 8(기본값) EDID RAM 크기의 로그 베이스 2입니다.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI 도터 카드를 대상으로 하지 않습니다.
• 4: Bitec HDMI 도터 카드 개정 4 지원
• 6: Bitec HDMI 도터 카드 개정 6을 대상으로 합니다.
•11: Bitec HDMI 도터 카드 개정판 11(기본값) 타겟팅		 사용되는 Bitec HDMI 보조 카드의 개정판을 지정합니다. 개정판을 변경하면 설계상 트랜시버 채널이 바뀌고 Bitec HDMI 도터 카드 요구 사항에 따라 극성이 반전될 수 있습니다. BITEC_DAUGHTER_CARD_REV 매개변수를 0으로 설정하면 설계에서 트랜시버 채널과 극성이 변경되지 않습니다.
POLARITY_INVERSION • 0: 극성 반전
• 1: 극성을 반전시키지 않음		 입력 데이터의 각 비트 값을 반전시키려면 이 매개변수를 1로 설정하십시오. 이 매개변수를 1로 설정하면 RX 트랜시버의 rx_polinv 포트에 4'b1111이 할당됩니다.

표 48. HDMI TX 상위 매개변수

매개변수 값 설명
USE_FPLL 1 Intel Cyclone® 10 GX 기기에 대해서만 TX PLL로 fPLL을 지원합니다. 이 매개변수는 항상 1로 설정합니다.
SUPPORT_DEEP_COLOR • 0: 진한 색상 없음
• 1: 진한 색상		 코어가 깊은 색상 형식을 인코딩할 수 있는지 결정합니다.
지원_보조 • 0: AUX 없음
• 1: 보조		 보조 채널 인코딩이 포함되어 있는지 확인합니다.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 장치에 대해 클록당 10개의 기호를 지원합니다.
계속되는…
매개변수 값 설명
SUPPORT_AUDIO • 0: 오디오 없음
• 1: 오디오		 코어가 오디오를 인코딩할 수 있는지 결정합니다.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI 도터 카드를 타겟팅하지 않음
• 4: Bitec HDMI 도터 카드 개정 4 지원
• 6: Bitec HDMI 도터 카드 개정 6을 대상으로 합니다.
• 11: Bitec HDMI 도터 카드 개정 11을 대상으로 함(기본값)		 사용되는 Bitec HDMI 보조 카드의 개정판을 지정합니다. 개정판을 변경하면 설계상 트랜시버 채널이 바뀌고 Bitec HDMI 도터 카드 요구 사항에 따라 극성이 반전될 수 있습니다. BITEC_DAUGHTER_CARD_REV 매개변수를 0으로 설정하면 설계에서 트랜시버 채널과 극성이 변경되지 않습니다.
POLARITY_INVERSION • 0: 극성 반전
• 1: 극성을 반전시키지 않음		 입력 데이터의 각 비트 값을 반전시키려면 이 매개변수를 1로 설정하십시오. 이 매개변수를 1로 설정하면 TX 트랜시버의 tx_polinv 포트에 4'b1111이 할당됩니다.

3.9. 하드웨어 설정
HDMI Intel FPGA IP 디자인 example는 HDMI 2.0b를 지원하며 표준 HDMI 비디오 스트림에 대한 루프스루 데모를 수행합니다.
하드웨어 테스트를 실행하려면 HDMI 인터페이스가 있는 그래픽 카드와 같은 HDMI 지원 장치를 Transceiver Native PHY RX 블록과 HDMI 싱크에 연결합니다.
입력.

  1. HDMI 싱크는 포트를 표준 비디오 스트림으로 디코딩하고 이를 클럭 복구 코어로 보냅니다.
  2. HDMI RX 코어는 비디오, 보조 및 오디오 데이터를 디코딩하여 DCFIFO를 통해 HDMI TX 코어와 병렬로 루프백합니다.
  3. FMC 도터 카드의 HDMI 소스 포트는 이미지를 모니터로 전송합니다.

메모:
다른 Intel FPGA 개발 보드를 사용하려면 장치 할당과 핀 할당을 변경해야 합니다. 트랜시버 아날로그 설정은 Intel Arria 10 FPGA 개발 키트 및 Bitec HDMI 2.0 도터 카드에 대해 테스트되었습니다. 자신의 보드에 대한 설정을 수정할 수 있습니다.

표 49. 온보드 푸시 버튼 및 사용자 LED 기능

푸시 버튼/LED 기능
CPU_리셋n 한 번 누르면 시스템 재설정이 수행됩니다.
사용자_pb[0] 한 번 누르면 HPD 신호가 표준 HDMI 소스로 전환됩니다.
사용자_pb[1] • TX 코어에 DVI 인코딩 신호를 보내도록 지시하려면 길게 누릅니다.
• HDMI 인코딩 신호를 보내려면 해제합니다.
사용자_pb[2] • 사이드밴드 신호에서 InfoFrames 전송을 중지하도록 TX 코어에 지시하려면 길게 누릅니다.
• 사이드밴드 신호에서 InfoFrames 전송을 재개하려면 해제합니다.
사용자_LED[0] RX HDMI PLL 잠금 상태.
• 0 = 잠금 해제됨
• 1 = 잠김
사용자_LED[1] RX 트랜시버 준비 상태.
계속되는…
푸시 버튼/LED 기능
• 0 = 준비되지 않음
• 1 = 준비됨
사용자_LED[2] RX HDMI 코어 잠금 상태.
• 0 = 최소 1개 채널 잠금 해제됨
• 1 = 3개 채널 모두 잠김
사용자_LED[3] RX 오버amp링 상태.
• 0 = 논오버ampled(Intel Arria 1,000 장치에서 데이터 전송 속도 > 10Mbps)
• 1 = 오버ampled(Intel Arria 100 장치에서 데이터 전송 속도 < 10Mbps)
사용자_LED[4] TX HDMI PLL 잠금 상태.
• 0 = 잠금 해제됨
• 1 = 잠김
사용자_LED[5] TX 송수신기 준비 상태.
• 0 = 준비되지 않음
• 1 = 준비됨
사용자_LED[6] TX 트랜시버 PLL 잠금 상태.
• 0 = 잠금 해제됨
• 1 = 잠김
사용자_LED[7] TX 오버amp링 상태.
• 0 = 논오버ampled(Intel Arria 1,000 장치에서 데이터 전송 속도 > 10Mbps)
• 1 = 오버ampled(Intel Arria 1,000 장치에서 데이터 전송 속도 < 10Mbps)

3.10. 시뮬레이션 테스트벤치
시뮬레이션 테스트벤치는 RX 코어에 대한 HDMI TX 직렬 루프백을 시뮬레이션합니다.
메모:
이 시뮬레이션 테스트벤치는 I2C 포함 매개변수가 활성화된 설계에서는 지원되지 않습니다.

3. HDMI 2.0 디자인 Example(지원 FRL = 0)
683156 | 2022.12.27
그림 28. HDMI Intel FPGA IP 시뮬레이션 테스트벤치 블록 다이어그램

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 11

표 50. 테스트벤치 구성 요소

요소 설명
비디오TPG 비디오 테스트 패턴 생성기(TPG)는 비디오 자극을 제공합니다.
오디오 Samp르 젠 오디오 samp파일 생성기는 오디오를 제공합니다amp르 자극. 생성기는 오디오 채널을 통해 전송될 증분 테스트 데이터 패턴을 생성합니다.
보조 Samp르 젠 보조 samp파일 생성기는 보조 기능을 제공합니다.amp르 자극. 생성기는 송신기에서 전송될 고정 데이터를 생성합니다.
CRC 확인 이 검사기는 TX 트랜시버 복구 클록 주파수가 원하는 데이터 속도와 일치하는지 확인합니다.
오디오 데이터 확인 오디오 데이터 검사에서는 증분 테스트 데이터 패턴이 올바르게 수신되고 디코딩되었는지 비교합니다.
보조 데이터 확인 보조 데이터 확인은 예상되는 보조 데이터가 수신기 측에서 올바르게 수신되고 디코딩되었는지 비교합니다.

HDMI 시뮬레이션 테스트벤치는 다음 검증 테스트를 수행합니다.

HDMI 기능 확인
비디오 데이터 • 테스트벤치는 입력 및 출력 비디오에 대한 CRC 검사를 구현합니다.
• 수신된 비디오 데이터에서 계산된 CRC와 전송된 데이터의 CRC 값을 비교합니다.
• 그런 다음 테스트벤치는 수신기에서 4개의 안정적인 V-SYNC 신호를 감지한 후 검사를 수행합니다.
보조 데이터 • 보조 장치amp파일 생성기는 송신기에서 전송될 고정 데이터를 생성합니다.
• 수신기 측에서 생성기는 예상되는 보조 데이터가 올바르게 수신되고 디코딩되는지 여부를 비교합니다.
오디오 데이터 • 오디오 samp파일 생성기는 오디오 채널을 통해 전송될 증분 테스트 데이터 패턴을 생성합니다.
• 수신기 측에서 오디오 데이터 검사기는 증가하는 테스트 데이터 패턴이 올바르게 수신되고 디코딩되는지 확인하고 비교합니다.

성공적인 시뮬레이션은 다음 메시지와 함께 종료됩니다.
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY(kHz) = 48
# AUDIO_CHANNEL = 8
# 시뮬레이션 패스

표 51. HDMI Intel FPGA IP 설계 Examp르 지원되는 시뮬레이터

모의 실험 장치 베릴로그 HDL 한국어:
ModelSim – 인텔 FPGA 에디션/ModelSim – 인텔 FPGA 스타터 에디션 예 예
VCS/VCS MX 예 예
리비에라-PRO 예 예
엑셀리움 병렬 예 아니요

3.11. 디자인 업그레이드
표 52. HDMI 디자인 Examp이전 Intel Quartus Prime Pro Edition 소프트웨어 버전과의 호환성

디자인 전amp르 변종 Intel Quartus Prime Pro Edition 20.3으로 업그레이드하는 기능
HDMI 2.0 디자인 Example(지원 FRL = 0) 아니요

호환되지 않는 디자인의 경우 examples, 다음을 수행해야 합니다.

  1. 새로운 디자인 생성 examp기존 디자인과 동일한 구성을 사용하여 현재 Intel Quartus Prime Pro Edition 소프트웨어 버전에 파일을 추가합니다.
  2. 전체 디자인 비교 exampex 디자인이 있는 le 디렉토리amp이전 Intel Quartus Prime Pro Edition 소프트웨어 버전을 사용하여 생성된 le. 발견된 변경 사항을 포팅합니다.

HDMI 2.0/2.1을 통한 HDCP 설계 Example

HDMI 하드웨어 설계를 통한 HDCPample는 HDCP 기능의 기능성을 평가하고 Intel Arria 10 디자인에서 해당 기능을 사용할 수 있도록 해줍니다.
메모:
HDCP 기능은 Intel Quartus Prime Pro Edition 소프트웨어에 포함되어 있지 않습니다. HDCP 기능에 액세스하려면 Intel에 문의하십시오. https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. 고대역폭 디지털 콘텐츠 보호(HDCP)
고대역폭 디지털 콘텐츠 보호(HDCP)는 소스와 디스플레이 사이에 안전한 연결을 만드는 일종의 디지털 권리 보호입니다.
Intel은 Digital Content Protection LLC 그룹에서 라이선스를 받은 원래 기술을 개발했습니다. HDCP는 오디오/비디오 스트림이 송신기와 수신기 사이에서 암호화되어 불법 복제로부터 보호하는 복사 방지 방법입니다.
HDCP 기능은 HDCP 사양 버전 1.4 및 HDCP 사양 버전 2.3을 준수합니다.
HDCP 1.4 및 HDCP 2.3 IP는 암호화된 IP 외부에서 개인 키 및 세션 키와 같은 기밀 값에 액세스할 수 없는 하드웨어 코어 논리 내에서 모든 계산을 수행합니다.

표 53. HDCP IP 기능

HDCP IP 기능
HDCP 1.4 (인터넷 프로토콜) • 인증 교환
— 마스터 키(Km)의 계산
— 무작위 An 생성
— 세션 키(Ks), M0 및 R0 계산.
• 리피터를 통한 인증
— V 및 V'의 계산 및 검증
• 링크 무결성 검증
— 프레임 키(Ki), Mi 및 Ri의 계산.
계속되는…

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.

ISO
9001시 2015분
등기

HDCP IP 기능
• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher 및 hdcpRngCipher를 포함한 모든 암호화 모드
• 원래 암호화 상태 신호(DVI) 및 향상된 암호화 상태 신호(HDMI)
• 참 난수 생성기(TRNG)
— 하드웨어 기반, 전체 디지털 구현 및 비결정적 난수 생성기
HDCP 2.3 (인터넷 프로토콜) • 마스터 키(km), 세션 키(ks) 및 nonce(rn, riv) 생성
— NIST.SP800-90A 난수 생성을 준수합니다.
• 인증 및 키 교환
— NIST.SP800-90A 난수 생성을 준수하는 rtx 및 rrx 난수 생성
— DCP 공개 키(kpubdcp)를 사용하여 수신자 인증서(certrx)의 서명 검증
— 3072비트 RSASSA-PKCS#1 v1.5
— RSAES-OAEP(PKCS#1 v2.1) 마스터 키(km) 암호화 및 복호화
— AES-CTR 모드를 사용한 kd(dkey0, dkey1) 도출
— H 및 H'의 계산 및 검증
— Ekh(km) 및 km(페어링) 계산
• 리피터를 통한 인증
— V 및 V'의 계산 및 검증
— M과 M'의 계산 및 검증
• 시스템 갱신성(SRM)
— kpubdcp를 사용한 SRM 서명 검증
— 3072비트 RSASSA-PKCS#1 v1.5
• 세션 키 교환
• Edkey(ks) 및 riv의 생성 및 계산.
• AES-CTR 모드를 사용한 dkey2 파생
• 지역 확인
— L과 L'의 계산 및 검증
— nonce 생성(rn)
• 데이터 스트림 관리
— AES-CTR 모드 기반 키 스트림 생성
• 비대칭 암호 알고리즘
— 모듈러스 길이가 1024(kpubrx) 및 3072(kpubdcp)비트인 RSA
— 모듈러스 길이가 512(kprivrx)비트이고 지수 길이가 512(kprivrx)비트인 RSA-CRT(중국 나머지 정리)
• 저수준 암호화 기능
— 대칭 암호 알고리즘
• 128비트 키 길이를 갖춘 AES-CTR 모드
— 해시, MGF 및 HMAC 알고리즘
• SHA256
• SHA256 암호화
• SHA1(미국)
— 참 난수 생성기(TRNG)
• NIST.SP800-90A 호환
• 하드웨어 기반, 전체 디지털 구현 및 비결정적 난수 생성기

4.1.1. HDCP Over HDMI 설계 예amp르 건축
HDCP 기능은 HDMI 또는 기타 HDCP로 보호되는 디지털 인터페이스를 통해 연결된 장치 간에 데이터가 전송될 때 데이터를 보호합니다.
HDCP 보호 시스템에는 세 가지 유형의 장치가 포함됩니다.

4. HDCP Over HDMI 2.0/2.1 디자인 Example
683156 | 2022.12.27
• 소스(TX)
• 싱크대(RX)
• 리피터
이 디자인 전ample는 데이터를 수신하고, 복호화하고, 데이터를 다시 암호화하고, 마지막으로 데이터를 다시 전송하는 리피터 장치에서 HDCP 시스템을 보여줍니다. 리피터에는 HDMI 입력과 출력이 모두 있습니다. FIFO 버퍼를 인스턴스화하여 HDMI 싱크와 소스 간에 직접 HDMI 비디오 스트림 패스스루를 수행합니다. FIFO 버퍼를 비디오 및 이미지 처리(VIP) Suite IP 코어로 대체하여 비디오를 더 높은 해상도 형식으로 변환하는 것과 같은 일부 신호 처리를 수행할 수 있습니다.

그림 29. HDCP Over HDMI 설계 예amp블록 다이어그램

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 12

다음은 디자인의 아키텍처에 대한 설명입니다.ample는 HDCP over HDMI 설계에 대응합니다.ample 블록 다이어그램. SUPPORT FRL = 1 또는
HDCP 키 관리 지원 = 1, 디자인 examp계층 구조는 29페이지의 그림 95와 약간 다르지만 기본 HDCP 기능은 그대로 유지됩니다.
같은.

  1. HDCP1x 및 HDCP2x는 HDMI Intel FPGA IP 매개변수 편집기를 통해 사용할 수 있는 IP입니다. 매개변수 편집기에서 HDMI IP를 구성할 때 HDCP1x 또는 HDCP2x 또는 두 IP를 모두 하위 시스템의 일부로 활성화하고 포함할 수 있습니다. 두 HDCP IP가 모두 활성화되면 HDMI IP는 HDCP2x 및 HDCP1x IP가 백투백으로 연결된 캐스케이드 토폴로지에서 자체적으로 구성됩니다.
    • HDMI TX의 HDCP 송신 인터페이스는 암호화되지 않은 오디오 비디오 데이터를 전송합니다.
    • 암호화되지 않은 데이터는 활성 HDCP 블록에 의해 암호화되고 링크를 통해 전송하기 위해 HDCP Ingress 인터페이스를 통해 HDMI TX로 다시 전송됩니다.
    • 인증 마스터 컨트롤러인 CPU 하위 시스템은 특정 시점에 HDCP TX IP 중 하나만 활성화되고 다른 하나는 수동 상태가 되도록 보장합니다.
    • 마찬가지로 HDCP RX는 외부 HDCP TX에서 링크를 통해 수신된 데이터를 해독합니다.
  2. 디지털 콘텐츠 보호(DCP)에서 발급한 프로덕션 키로 HDCP IP를 프로그래밍해야 합니다. 다음 키를 로드합니다.
    표 54. DCP에서 발급한 프로덕션 키
    HDCP 송신/수신 키
    HDCP2x TX 16바이트: 글로벌 상수(lc128)
    RX • 16바이트(TX와 동일): 글로벌 상수(lc128)
    • 320바이트: RSA 개인 키(kprivrx)
    • 522바이트: RSA 공개 키 인증서(certrx)
    HDCP1x TX • 5바이트: TX 키 선택 벡터(Aksv)
    • 280바이트: TX 개인 장치 키(Akeys)
    RX • 5바이트: RX 키 선택 벡터(Bksv)
    • 280바이트: RX 개인 장치 키(Bkeys)

    디자인 전ample는 키 메모리를 간단한 듀얼 포트, 듀얼 클록 동기 RAM으로 구현합니다. HDCP2x TX와 같은 작은 키 크기의 경우 IP는 일반 논리의 레지스터를 사용하여 키 메모리를 구현합니다.
    참고: Intel은 설계 시 HDCP 프로덕션 키를 제공하지 않습니다.amp어떠한 상황에서도 le 또는 Intel FPGA IP를 사용할 수 있습니다. HDCP IP 또는 설계 ex를 사용하려면amp따라서 HDCP 채택자가 되어 Digital Content Protection LLC(DCP)로부터 직접 프로덕션 키를 받아야 합니다.
    디자인을 실행하려면ample, 키 메모리를 편집하거나 file컴파일 시점에 프로덕션 키를 포함시키거나 논리 블록을 구현하여 외부 저장 장치에서 프로덕션 키를 안전하게 읽고 런타임에 이를 키 메모리에 씁니다.

  3. HDCP2x IP에 구현된 암호화 기능을 최대 200MHz의 주파수로 클록할 수 있습니다. 이 클록의 주파수는
    HDCP2x 인증이 작동합니다. Nios II 프로세서에 사용된 100MHz 클록을 공유하도록 선택할 수 있지만 200MHz 클록을 사용하는 것에 비해 인증 지연 시간이 두 배가 됩니다.
  4. HDCP TX와 HDCP RX 사이에서 교환되어야 하는 값은 HDCP-의 HDMI DDC 인터페이스(I2C 직렬 인터페이스)를 통해 통신됩니다.
    보호된 인터페이스. HDCP RX는 지원하는 각 링크에 대해 I2C 버스에 논리적 장치를 표시해야 합니다. I2C 슬레이브는 장치 주소가 0x74인 HDCP 포트에 복제됩니다. HDCP2x 및 HDCP1x RX IP의 HDCP 레지스터 포트(Avalon-MM)를 구동합니다.
  5. HDMI TX는 IC 마스터를 사용하여 RX에서 EDID를 읽고 HDMI 2.0 작동에 필요한 SCDC 데이터를 RX로 전송합니다. Nios II 프로세서에서 구동되는 동일한 I2C 마스터도 TX와 RX 간에 HDCP 메시지를 전송하는 데 사용됩니다. I2C 마스터는 CPU 서브시스템에 내장되어 있습니다.
  6. Nios II 프로세서는 인증 프로토콜의 마스터 역할을 하며 HDCP2x 및 HDCP1x TX의 제어 및 상태 레지스터(Avalon-MM)를 구동합니다.
    IP. 소프트웨어 드라이버는 인증서 서명 검증, 마스터 키 교환, 지역성 검사, 세션 키 교환, 페어링, 링크 무결성 검사(HDCP1x) 및 리피터 인증(예: 토폴로지 정보 전파 및 스트림 관리 정보 전파)을 포함한 인증 프로토콜 상태 머신을 구현합니다. 소프트웨어 드라이버는 인증 프로토콜에 필요한 암호화 기능을 구현하지 않습니다. 대신 HDCP IP 하드웨어는 모든 암호화 기능을 구현하여 기밀 값에 액세스할 수 없도록 합니다.
    7. 토폴로지 정보를 업스트림으로 전파해야 하는 진정한 리피터 데모에서 Nios II 프로세서는 HDCP2x 및 HDCP1x RX IP의 리피터 메시지 포트(Avalon-MM)를 구동합니다. Nios II 프로세서는 연결된 다운스트림이 HDCP를 지원하지 않거나 다운스트림이 연결되지 않은 경우 RX REPEATER 비트를 0으로 지웁니다. 다운스트림 연결이 없으면 RX 시스템은 리피터가 아니라 엔드포인트 수신기가 됩니다. 반대로 Nios II 프로세서는 다운스트림이 HDCP를 지원하는지 감지하면 RX REPEATER 비트를 1로 설정합니다.

4.2. Nios II 프로세서 소프트웨어 흐름
Nios II 소프트웨어 흐름도에는 HDMI 애플리케이션을 통한 HDCP 인증 제어가 포함되어 있습니다.
그림 30. Nios II 프로세서 소프트웨어 흐름도

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 블록 다이어그램 13

  1. Nios II 소프트웨어는 HDMI TX PLL, TX 트랜시버 PHY, I2C 마스터 및 외부 TI 리타이머를 초기화하고 재설정합니다.
  2. Nios II 소프트웨어는 RX 속도 감지 회로에서 주기적 속도 감지 유효 신호를 폴링하여 비디오 해상도가 변경되었는지, TX 재구성이 필요한지 확인합니다. 또한 소프트웨어는 TX 핫 플러그 ​​감지 신호를 폴링하여 TX 핫 플러그 ​​이벤트가 발생했는지 확인합니다.
  3. RX 속도 감지 회로에서 유효한 신호가 수신되면 Nios II 소프트웨어는 HDMI RX에서 SCDC 및 클록 깊이 값을 읽고 감지된 속도에 따라 클록 주파수 대역을 검색하여 HDMI TX PLL 및 트랜시버 PHY 재구성이 필요한지 여부를 확인합니다. TX 재구성이 필요한 경우 Nios II 소프트웨어는 I2C 마스터에 SCDC 값을 외부 RX로 보내라고 명령합니다. 그런 다음 HDMI TX PLL 및 TX 트랜시버를 재구성하도록 명령합니다.
    PHY, 그 다음 장치 재보정, 리셋 시퀀스. 속도가 변경되지 않으면 TX 재구성이나 HDCP 재인증이 필요하지 않습니다.
  4. TX 핫 플러그 ​​이벤트가 발생하면 Nios II 소프트웨어는 I2C 마스터에게 SCDC 값을 외부 RX로 전송하도록 명령한 다음 RX에서 EDID를 읽습니다.
    그리고 내부 EDID RAM을 업데이트합니다. 그런 다음 소프트웨어는 EDID 정보를 업스트림으로 전파합니다.
  5. Nios II 소프트웨어는 다운스트림이 HDCP 지원인지 감지하기 위해 외부 RX에서 오프셋 2x0을 읽도록 I50C 마스터에 명령하여 HDCP 활동을 시작합니다.
    그렇지 않으면:
    • 반환된 HDCP2Version 값이 1이면 다운스트림은 HDCP2x가 가능합니다.
    • 0x50 전체 읽기의 반환 값이 0인 경우 다운스트림은 HDCP1x를 지원합니다.
    • 0x50 전체 읽기의 반환 값이 1인 경우 다운스트림은 HDCP가 불가능하거나 비활성화됩니다.
    • 다운스트림이 이전에 HDCP를 지원하지 않았거나 비활성화되었지만 현재는 HDCP를 지원하는 경우 소프트웨어는 리피터 업스트림(RX)의 REPEATER 비트를 1로 설정하여 RX가 이제 리피터임을 나타냅니다.
    • 다운스트림이 이전에 HDCP 가능했지만 현재 HDCP 가능하지 않거나 비활성화된 경우 소프트웨어는 REPEATER 비트를 0으로 설정하여 RX가 이제 엔드포인트 수신기임을 나타냅니다.
  6. 소프트웨어는 RX 인증서 서명 검증, 마스터 키 교환, 지역성 확인, 세션 키 교환, 페어링, 토폴로지 정보 전파와 같은 중계기 인증 등을 포함하는 HDCP2x 인증 프로토콜을 시작합니다.
  7. 인증 상태에서 Nios II 소프트웨어는 I2C 마스터에 외부 RX에서 RxStatus 레지스터를 폴링하도록 명령하고, 소프트웨어가 REAUTH_REQ 비트가 설정되어 있음을 감지하면 재인증을 시작하고 TX 암호화를 비활성화합니다.
  8. 다운스트림이 리피터이고 RxStatus 레지스터의 READY 비트가 1로 설정된 경우 이는 일반적으로 다운스트림 토폴로지가 변경되었음을 나타냅니다. 따라서 Nios II 소프트웨어는 I2C 마스터에게 다운스트림에서 ReceiverID_List를 읽고 목록을 확인하도록 명령합니다. 목록이 유효하고 토폴로지 오류가 감지되지 않으면 소프트웨어는 콘텐츠 스트림 관리 모듈로 진행합니다. 그렇지 않으면 재인증을 시작하고 TX 암호화를 비활성화합니다.
  9. Nios II 소프트웨어는 ReceiverID_List 및 RxInfo 값을 준비한 다음 리피터 업스트림(RX)의 Avalon-MM 리피터 메시지 포트에 씁니다. 그런 다음 RX는 목록을 외부 TX(업스트림)로 전파합니다.
  10. 이 시점에서 인증이 완료되었습니다. 소프트웨어는 TX 암호화를 활성화합니다.
  11. 소프트웨어는 키 교환 및 리피터와의 인증을 포함하는 HDCP1x 인증 프로토콜을 시작합니다.
  12. Nios II 소프트웨어는 외부 RX(다운스트림) 및 HDCP1x TX에서 각각 Ri' 및 Ri를 읽고 비교하여 링크 무결성 검사를 수행합니다. 값이
    일치하지 않으면 동기화가 손실되었음을 나타내며 소프트웨어는 재인증을 시작하고 TX 암호화를 비활성화합니다.
  13. 다운스트림이 리피터이고 Bcaps 레지스터의 READY 비트가 1로 설정된 경우 이는 일반적으로 다운스트림 토폴로지가 변경되었음을 나타냅니다. 따라서 Nios II 소프트웨어는 I2C 마스터에게 다운스트림에서 KSV 목록 값을 읽고 목록을 검증하도록 명령합니다. 목록이 유효하고 토폴로지 오류가 감지되지 않으면 소프트웨어는 KSV 목록과 Bstatus 값을 준비하고 리피터 업스트림(RX)의 Avalon-MM 리피터 메시지 포트에 씁니다. 그런 다음 RX는 목록을 외부 TX(업스트림)로 전파합니다. 그렇지 않으면 재인증을 시작하고 TX 암호화를 비활성화합니다.

4.3. 디자인 워크스루
HDMI 설계를 통한 HDCP 설정 및 실행ample는 5개의 s로 구성되어 있습니다tag에스.

  1. 하드웨어를 설정합니다.
  2. 디자인을 생성합니다.
  3. HDCP 키 메모리 편집 fileHDCP 프로덕션 키를 포함하세요.
    a. FPGA에 일반 HDCP 프로덕션 키 저장(HDCP 키 관리 지원 = 0)
    b. 암호화된 HDCP 프로덕션 키를 외부 플래시 메모리 또는 EEPROM에 저장합니다(HDCP 키 관리 지원 = 1)
  4. 디자인을 편집합니다.
  5. View 결과.

4.3.1. 하드웨어 설정
첫 번째 stag데모의 핵심은 하드웨어를 설정하는 것입니다.
SUPPORT FRL = 0인 경우 데모를 위한 하드웨어를 설정하려면 다음 단계를 따르세요.

  1. Bitec HDMI 2.0 FMC 도터 카드(개정판 11)를 FMC 포트 B에서 Arria 10 GX 개발 키트에 연결합니다.
  2. USB 케이블을 사용하여 Arria 10 GX 개발 키트를 PC에 연결합니다.
  3. Bitec HDMI 2.0 FMC 도터카드의 HDMI RX 커넥터와 HDMI 케이블을 HDMI 출력이 있는 그래픽 카드와 같은 HDCP 지원 HDMI 장치에 연결합니다.
  4. Bitec HDMI 2.0 FMC 도터카드의 HDMI TX 커넥터에서 다른 HDMI 케이블을 HDMI 입력이 있는 TV와 같은 HDCP 지원 HDMI 장치에 연결합니다.

SUPPORT FRL = 1인 경우 다음 단계에 따라 하드웨어를 설정하십시오. 데모:

  1. Bitec HDMI 2.1 FMC 도터 카드(개정판 9)를 FMC 포트 B에서 Arria 10 GX 개발 키트에 연결합니다.
  2. USB 케이블을 사용하여 Arria 10 GX 개발 키트를 PC에 연결합니다.
  3. Bitec HDMI 2.1 FMC 도터 카드의 HDMI RX 커넥터와 Quantum Data 3 2.1G Generator와 같은 HDCP 지원 HDMI 2.1 소스 사이의 HDMI 980 카테고리 48 케이블을 연결합니다.
  4. Bitec HDMI 2.1 FMC 도터 카드의 HDMI TX 커넥터에서 다른 HDMI 3 카테고리 2.1 케이블을 HDCP 지원 HDMI 2.1 싱크(예:
    Quantum Data 980 48G 분석기.

4.3.2. 디자인 생성
하드웨어를 설정한 후에는 디자인을 생성해야 합니다.
시작하기 전에 Intel Quartus Prime Pro Edition 소프트웨어에서 HDCP 기능을 설치하세요.

  1. 도구 ➤ IP 카탈로그를 클릭하고 대상 장치 제품군으로 Intel Arria 10을 선택합니다.
    메모: HDCP 설계 전ample는 Intel Arria 10 및 Intel Stratix® 10 장치만 지원합니다.
  2. IP 카탈로그에서 HDMI Intel FPGA IP를 찾아 두 번 클릭합니다. 새 IP 변형 창이 나타납니다.
  3. 사용자 지정 IP 변형의 최상위 이름을 지정합니다. 매개변수 편집기는 IP 변형 설정을 file 명명된 .qsys 또는 .ip 주소입니다.
  4. 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
  5. IP 탭에서 TX와 RX 모두에 대해 원하는 매개변수를 구성합니다.
  6. HDCP 설계를 생성하려면 Support HDCP 1.4 또는 Support HDCP 2.3 매개변수를 켜십시오.amp르.
  7. HDCP 프로덕션 키를 암호화된 형식으로 외부 플래시 메모리 또는 EEPROM에 저장하려면 Support HDCP Key Management 매개변수를 켭니다. 그렇지 않으면 Support HDCP Key Management 매개변수를 꺼서 HDCP 프로덕션 키를 FPGA에 일반 형식으로 저장합니다.
  8. 디자인 엑스에서amp탭에서 Arria 10 HDMI RX-TX 재전송을 선택합니다.
  9. 하드웨어 설계를 생성하려면 합성을 선택하세요.amp르.
  10. 생성을 위해 File 형식을 지정하고 Verilog 또는 VHDL을 선택합니다.
  11. 대상 개발 키트의 경우 Arria 10 GX FPGA 개발 키트를 선택합니다. 개발 키트를 선택하면 대상 장치(4단계에서 선택)가 개발 키트의 장치와 일치하도록 변경됩니다. Arria 10 GX FPGA 개발 키트의 경우 기본 장치는 10AX115S2F45I1SG입니다.
  12. Ex 생성을 클릭합니다.amp프로젝트를 생성하기 위한 디자인 files 및 소프트웨어 실행 파일 및 연결 형식(ELF) 프로그래밍 file.

4.3.3. HDCP 프로덕션 키 포함
4.3.3.1. FPGA에 일반 HDCP 프로덕션 키 저장(HDCP 키 지원) 관리 = 0)
디자인 생성 후 HDCP 키 메모리를 편집합니다. file프로덕션 키를 포함하세요.
프로덕션 키를 포함하려면 다음 단계를 따르세요.

  1. 다음 주요 메모리를 찾으세요 file에있다 /rtl/hdcp/ 디렉토리:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. hdcp2x_rx_kmem.v를 엽니다 file 그리고 수신자 공개 인증서 및 RX 개인 키와 전역 상수에 대한 사전 정의된 팩스 키 R1을 찾습니다.amp아래에 있습니다.
    그림 31. 수신자 공개 인증서용 팩스 키 R1의 와이어 배열
    인텔 HDMI Arria 10 FPGA IP 디자인 Example - 공개 인증서그림 32. RX 개인 키 및 글로벌 상수를 위한 팩스 키 R1의 와이어 배열
    인텔 HDMI Arria 10 FPGA IP 디자인 Example - 글로벌 상수
  3. 프로덕션 키의 플레이스홀더를 찾아 해당 와이어 배열의 빅 엔디언 형식으로 자신의 프로덕션 키로 바꿔주세요.
    그림 33. HDCP 프로덕션 키의 와이어 어레이(플레이스홀더)
    인텔 HDMI Arria 10 FPGA IP 디자인 Example - 글로벌 상수 1
  4. 다른 모든 키 메모리에 대해 3단계를 반복합니다. files. 모든 키 메모리에 생산 키를 포함하는 것을 마치면 files, 설계 ex에서 USE_FACSIMILE 매개변수가 0으로 설정되어 있는지 확인하십시오.amp최상위 레벨 file (a10_hdmi2_demo.v)

4.3.3.1.1. DCP 키에서 HDCP 키 매핑 Files
다음 섹션에서는 DCP 키에 저장된 HDCP 프로덕션 키 매핑에 대해 설명합니다. fileHDCP kmem의 와이어 어레이로 files.
4.3.3.1.2. hdcp1x_tx_kmem.v 및 hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v 및 hdcp1x_rx_kmem.v의 경우 files

  • 이 두 가지 files는 동일한 형식을 공유합니다.
  • 올바른 HDCP1 TX DCP 키를 식별하려면 file hdcp1x_tx_kmem.v의 경우 첫 번째 4바이트를 확인하십시오. file 0x01, 0x00, 0x00, 0x00입니다.
  • 올바른 HDCP1 RX DCP 키를 식별하려면 file hdcp1x_rx_kmem.v의 경우 첫 번째 4바이트를 확인하십시오. file 0x02, 0x00, 0x00, 0x00입니다.
  • DCP 키의 키 files는 리틀 엔디언 형식입니다. kmem에서 사용하려면 files를 빅 엔디안으로 변환해야 합니다.

그림 34. HDCP1 TX DCP 키의 바이트 매핑 file hdcp1x_tx_kmem.v로

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 글로벌 상수 2

메모:
바이트 번호는 아래 형식으로 표시됩니다.

  • 키 크기(바이트) * 키 번호 + 현재 행의 바이트 번호 + 상수 오프셋 + 행 크기(바이트) * 행 번호.
  • 308*n은 각 키 세트가 308바이트를 가지고 있음을 나타냅니다.
  • 7*y는 각 행이 7바이트임을 나타냅니다.

그림 35. HDCP1 TX DCP 키 file 쓰레기 값으로 채우기

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 정크 값

그림 36. hdcp1x_tx_kmem.v의 와이어 어레이
Examphdcp1x_tx_kmem.v의 le 및 해당 와이어 배열이 ex에 매핑되는 방식ampHDCP1 TX DCP 키의 le file 35페이지의 그림 105를 참조하세요.

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 글로벌 상수 3

4.3.3.1.3.hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v에 대해 file

  • 올바른 HDCP2 RX DCP 키를 식별하려면 file hdcp2x_rx_kmem.v의 경우 첫 번째 4바이트를 확인하십시오. file 0x00, 0x00, 0x00, 0x02입니다.
  • DCP 키의 키 files는 리틀 엔디언 형식입니다.

그림 37. HDCP2 RX DCP 키의 바이트 매핑 file hdcp2x_rx_kmem.v로
아래 그림은 HDCP2 RX DCP 키의 정확한 바이트 매핑을 보여줍니다. file hdcp2x_rx_kmem.v로.

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 글로벌 상수 4

메모:
바이트 번호는 아래 형식으로 표시됩니다.

  • 키 크기(바이트) * 키 번호 + 현재 행의 바이트 번호 + 상수 오프셋 + 행 크기(바이트) * 행 번호.
  • 862*n은 각 키 세트가 862바이트를 가지고 있음을 나타냅니다.
  • 16*y는 각 행이 16바이트임을 나타냅니다. cert_rx_prod에는 예외가 있는데, 여기서 행 32는 10바이트만 있습니다.

그림 38. HDCP2 RX DCP 키 file 쓰레기 값으로 채우기

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 공개 인증서 1

그림 39. hdcp2x_rx_kmem.v의 와이어 어레이
이 그림은 hdcp2x_rx_kmem.v(cert_rx_prod, kprivrx_qinv_prod 및 lc128_prod)에 대한 와이어 배열이 ex에 매핑되는 것을 보여줍니다.ampHDCP2 RX DCP 키의 le file in
38페이지의 그림 108.

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 공개 인증서 2

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v에 대해 file:

  • 올바른 HDCP2 TX DCP 키를 식별하려면 file hdcp2x_tx_kmem.v의 경우 첫 번째 4바이트를 확인하십시오. file 0x00, 0x00, 0x00, 0x01입니다.
  • DCP 키의 키 files는 리틀 엔디언 형식입니다.
  • 또는 hdcp128x_rx_kmem.v에서 lc2_prod를 hdcp2x_tx_kmem.v에 직접 적용할 수 있습니다. 키는 동일한 값을 공유합니다.

그림 40. hdcp2x_tx_kmem.v의 와이어 어레이
이 그림은 HDCP2 TX DCP 키의 정확한 바이트 매핑을 보여줍니다. file hdcp2x_tx_kmem.v로.

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 공개 인증서 3

4.3.3.2. 암호화된 HDCP 프로덕션 키를 외부 플래시 메모리에 저장하거나 EEPROM(HDCP 키 관리 지원 = 1)
그림 41. 높은 수준view HDCP 키 관리

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 공개 인증서 4

HDCP 키 관리 지원 매개변수가 켜지면 Intel이 제공하는 키 암호화 소프트웨어 유틸리티(KEYENC)와 키 프로그래머 설계를 사용하여 HDCP 프로덕션 키 암호화를 제어할 수 있습니다. HDCP 프로덕션 키와 128비트 HDCP 보호 키를 제공해야 합니다. HDCP 보호 키
HDCP 프로덕션 키를 암호화하고 외부 플래시 메모리에 키를 저장합니다(예:ampHDMI 도터 카드에 EEPROM이 들어 있습니다.
HDCP 키 관리 지원 매개변수를 켜면 키 암호 해독 기능(KEYDEC)이 HDCP IP 코어에서 사용 가능해집니다. 동일한 HDCP 보호
키는 KEYDEC에서 런타임에 처리 엔진을 위한 HDCP 프로덕션 키를 검색하는 데 사용해야 합니다. KEYENC 및 KEYDEC는 Atmel AT24CS32 32-Kbit 직렬 EEPROM, Atmel AT24C16A 16-Kbit 직렬 EEPROM 및 최소 2-Kbit ROM 크기를 가진 호환 I16C EEPROM 장치를 지원합니다.

메모:

  1. HDMI 2.0 FMC 도터 카드 개정판 11의 경우 도터 카드의 EEPROM이 Atmel AT24CS32인지 확인하세요. Bitec HDMI 2.0 FMC 도터 카드 개정판 11에는 두 가지 크기의 EEPROM이 사용됩니다.
  2. 이전에 KEYENC를 사용하여 HDCP 프로덕션 키를 암호화하고 버전 21.2 이하에서 HDCP 키 관리 지원을 켠 경우 KEYENC 소프트웨어 유틸리티를 사용하여 HDCP 프로덕션 키를 다시 암호화하고 버전 21.3에서 HDCP IP를 재생성해야 합니다.
    이후부터.

4.3.3.2.1. 인텔 KEYENC
KEYENC는 Intel이 사용자가 제공한 128비트 HDCP 보호 키로 HDCP 프로덕션 키를 암호화하는 데 사용하는 명령줄 소프트웨어 유틸리티입니다. KEYENC는 암호화된 HDCP 프로덕션 키를 XNUMX진수, XNUMX진수 또는 헤더로 출력합니다. file 형식. KEYENC는 mif도 생성합니다. file 제공된 128비트 HDCP 보호 키가 포함되어 있습니다. KEYDEC
mif가 필요합니다 file.

시스템 요구 사항:

  1. Windows 86 OS가 설치된 x64 10비트 머신
  2. Visual Studio 2019(x64)용 Visual C++ 재배포 가능 패키지

메모:
VS 2019용 Microsoft Visual C++를 설치해야 합니다. Visual C++ 재배포 가능 패키지가 Windows ➤ 제어판 ➤ 프로그램 및 기능에서 설치되었는지 확인할 수 있습니다. Microsoft Visual C++가 설치되어 있으면 Visual C++ xxxx를 볼 수 있습니다.
재배포 가능(x64). 그렇지 않으면 Visual C++를 다운로드하여 설치할 수 있습니다.
Microsoft에서 재배포 가능 web사이트. 다운로드 링크에 대한 관련 정보를 참조하세요.

표 55. KEYENC 명령줄 ​​옵션

명령줄 옵션 주장/설명
-k <HDCP protection key file>
텍스트 file 128진법으로 XNUMX비트 HDCP 보호 키만 포함합니다. 예ample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
HDCP 1.4 송신기 제작 키 file DCP에서 (.bin file)
-hdcp1rx <HDCP 1.4 RX production keys file>
HDCP 1.4 수신기 제작 키 file DCP에서 (.bin file)
-hdcp2tx <HDCP 2.3 TX production keys file>
HDCP 2.3 송신기 제작 키 file DCP에서 (.bin file)
-hdcp2rx <HDCP 2.3 RX production keys file>
HDCP 2.3 수신기 제작 키 file DCP에서 (.bin file)
-hdcp1tx키스 선택된 입력(.bin)에 대한 키 범위를 지정합니다. files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm 여기서
n = 키 시작(1 또는 >1) m = 키 끝(n 또는 >n) Examp르 :
HDCP 1 TX, HDCP 1000 RX 및 HCDP에서 각각 1.4~1.4개의 키를 선택하세요.
2.3 RX 프로덕션 키 file.
“-hdcp1tx키 1-1000 -hdcp1rx키 1-1000 -hdcp2rx키 1-1000”
-hdcp1rx키스
-hdcp2rx키스
계속되는…
명령줄 옵션 주장/설명
메모: 1. HDCP 프로덕션 키를 사용하지 않는 경우 file, HDCP 키 범위가 필요하지 않습니다. 명령줄에서 인수를 사용하지 않는 경우 기본 키 범위는 0입니다.
2. HDCP 프로덕션 키에 대해 다른 키 인덱스를 선택할 수도 있습니다. file. 그러나 키의 수는 선택한 옵션과 일치해야 합니다.
Example: 다른 100개의 키를 선택하세요
HDCP 100 TX 프로덕션 키에서 처음 1.4개 키를 선택하세요 file “-hdcp1tx키 1-100”
HDCP 300 RX 프로덕션 키의 경우 400~1.4 키를 선택하세요. file “-hdcp1rxkeys 300-400”
HDCP 600 RX 프로덕션 키의 경우 700~2.3 키를 선택하세요. file “-hdcp2rxkeys 600-700”
-o 산출 file 체재 . 기본값은 16진수입니다. file.
바이너리로 암호화된 HDCP 프로덕션 키 생성 file 형식: -o bin 16진수로 암호화된 HDCP 프로덕션 키 생성 file 형식: -o hex 헤더에 암호화된 HDCP 프로덕션 키 생성 file 형식: -oh
–체크키 입력에서 사용 가능한 키의 수를 인쇄합니다. fileNS. 전amp르 :
키엔씨.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –체크키
메모: 위의 예에서 언급된 것처럼 명령줄 끝에 매개변수 –check-keys를 사용합니다.amp르.
-버전 KEYENC 버전 번호 인쇄

암호화할 HDCP 1.4 및/또는 HDCP 2.3 프로덕션 키를 선택적으로 선택할 수 있습니다. 예를 들어ample, 암호화에 HDCP 2.3 RX 프로덕션 키만 사용하려면 -hdcp2rx만 사용하세요.
<HDCP 2.3 RX production keys file> -hdcp2rxkeys 명령줄 매개변수에서.
표 56. KEYENC 일반 오류 메시지 지침

오류 메시지 지침
오류: HDCP 보호 키 file 없어진 명령줄 매개변수 -k가 없습니다. file>
오류: 키는 32자리 0진수(예: f1f2f3f4f5f6f7f8f9fXNUMXfafbfcfdfeff)여야 합니다. HDCP 보호 키 file 32자리 XNUMX진수 HDCP 보호 키만 포함해야 합니다.
오류: 키 범위를 지정하세요 지정된 입력 HDCP 프로덕션 키에 대한 키 범위가 지정되지 않았습니다. file.
오류: 키 범위가 잘못되었습니다. -hdcp1txkeys, -hdcp1rxkeys 또는 -hdcp2rxkeys에 지정된 키 범위가 올바르지 않습니다.
오류: 생성할 수 없습니다.File이름> keyenc.exe가 실행되고 있는 폴더 권한을 확인하세요.
오류: -hdcp1txkeys 입력이 잘못되었습니다. HDCP 1.4 TX 프로덕션 키에 대한 입력 키 범위 형식이 잘못되었습니다. 올바른 형식은 “-hdcp1txkeys nm”이며, 여기서 n >= 1, m >= n입니다.
오류: -hdcp1rxkeys 입력이 잘못되었습니다. HDCP 1.4 RX 프로덕션 키에 대한 입력 키 범위 형식이 잘못되었습니다. 올바른 형식은 “-hdcp1rxkeys nm”이며, 여기서 n >= 1, m >= n입니다.
오류: -hdcp2rxkeys 입력이 잘못되었습니다. HDCP 2.3 RX 프로덕션 키에 대한 입력 키 범위 형식이 잘못되었습니다. 올바른 형식은 “-hdcp2rxkeys nm”이며, 여기서 n >= 1, m >= n입니다.
계속되는…
오류 메시지 지침
오류: 잘못됨 file <file이름> 잘못된 HDCP 프로덕션 키 file.
오류: file -o 옵션에 대한 유형이 누락되었습니다. -o에 대한 명령줄 매개변수가 없습니다. .
오류: 유효하지 않음 file이름 -file이름> <filename>이 잘못되었습니다. 올바른 이름을 사용하세요. file특수문자를 제외한 이름입니다.

단일 EEPROM에 대한 단일 키 암호화
HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX 및 HDCP 2.3 RX의 단일 키를 출력으로 암호화하려면 Windows 명령 프롬프트에서 다음 명령줄을 실행하세요. file 헤더의 형식 file 단일 EEPROM의 경우:
키엔씨.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1tx키 1-1 -hdcp1rx키 1-1 -hdcp2rx키 1-1 -oh

N개의 EEPROM에 대한 N개의 키 암호화
HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX 및 HDCP 2.3 RX의 N개 키(키 2.3부터 시작)를 출력과 함께 암호화하려면 Windows 명령 프롬프트에서 다음 명령줄을 실행하세요. file 16진법의 형식 file N EEPROM의 경우:
키엔씨.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1tx키 1 -hdcp1rx키 1- -hdcp2rx키 1- -o hex, 여기서 N은 >= 1이고 모든 옵션과 일치해야 합니다.

관련 정보
Visual Studio 2019용 Microsoft Visual C++
Microsoft Visual C++ x86 재배포 가능 패키지(vc_redist.x86.exe)를 다운로드할 수 있도록 제공합니다. 링크가 변경되면 Intel은 Microsoft 검색 엔진에서 "Visual C++ 재배포 가능"을 검색하는 것이 좋습니다.

4.3.3.2.2. 키 프로그래머
암호화된 HDCP 프로덕션 키를 EEPROM에 프로그래밍하려면 다음 단계를 따르세요.

  1. 키 프로그래머 디자인을 복사하세요 file다음 경로에서 작업 디렉토리로 이동하세요. /hdcp2x/hw_데모/키_프로그래머/
  2. 소프트웨어 헤더를 복사하세요 file (hdcp_키) KEYENC 소프트웨어 유틸리티에서 생성된 .h)를 software/key_programmer_src/ 디렉토리로 복사하고 hdcp_key.h로 이름을 변경합니다(113페이지의 단일 EEPROM에 대한 단일 키 암호화 섹션 참조).
  3. ./runall.tcl을 실행합니다. 이 스크립트는 다음 명령을 실행합니다.
    • IP 카탈로그 생성 files
    • Platform Designer 시스템 생성
    • Intel Quartus Prime 프로젝트 생성
    • 소프트웨어 작업 공간을 만들고 소프트웨어를 빌드합니다.
    • 전체 컴파일을 수행합니다.
  4. 소프트웨어 객체 다운로드 File (.sof)를 FPGA로 전송하여 암호화된 HDCP 프로덕션 키를 EEPROM에 프로그래밍합니다.

Stratix 10 HDMI RX-TX 재전송 설계 생성ampHDCP 2.3 지원 및 HDCP 1.4 지원 매개변수를 켜고 다음 단계에 따라 HDCP 보호 키를 포함합니다.

  • mif를 복사하세요 file (hdcp_kmem.mif)는 KEYENC 소프트웨어 유틸리티에서 생성됩니다(113페이지의 단일 EEPROM에 대한 단일 키 암호화 섹션) /quartus/hdcp/ 디렉토리.

4.3.4. 디자인 컴파일
FPGA에 자체 일반 HDCP 프로덕션 키를 포함시키거나 암호화된 HDCP 프로덕션 키를 EEPROM에 프로그래밍한 후에는 이제 설계를 컴파일할 수 있습니다.

  1. Intel Quartus Prime Pro Edition 소프트웨어를 실행하고 엽니다. /quartus/a10_hdmi2_demo.qpf.
  2. 처리 ➤ 컴파일 시작을 클릭하십시오.

4.3.5. View 결과
데모가 끝나면 다음을 수행할 수 있습니다. view HDCP 지원 HDMI 외부 싱크에 대한 결과입니다.
에게 view 데모 결과를 보려면 다음 단계를 따르세요.

  1. Intel FPGA 보드에 전원을 켜세요.
  2. 디렉토리를 변경하세요 /쿼터스/.
  3. Nios II 명령 셸에서 다음 명령을 입력하여 소프트웨어 개체를 다운로드합니다. File (.sof)를 FPGA에 연결합니다. nios2-configure-sof output_file에스/ .소프
  4. HDCP 지원 HDMI 외부 소스와 싱크에 전원을 켜세요(아직 하지 않았다면). HDMI 외부 싱크는 HDMI 외부 소스의 출력을 표시합니다.

4.3.5.1. 푸시 버튼과 LED 기능
보드의 푸시 버튼과 LED 기능을 사용하여 시연을 제어하세요.

표 57. 푸시 버튼 및 LED 표시기(SUPPORT FRL = 0)

푸시 버튼/LED 기능
CPU_리셋n 한 번 누르면 시스템 재설정이 수행됩니다.
사용자_pb[0] 한 번 누르면 HPD 신호가 표준 HDMI 소스로 전환됩니다.
사용자_pb[1] • TX 코어에 DVI 인코딩 신호를 보내도록 지시하려면 길게 누릅니다.
• HDMI 인코딩 신호를 보내려면 해제합니다.
• 입력 비디오가 8bpc RGB 색상 공간인지 확인하세요.
사용자_pb[2] • 사이드밴드 신호에서 InfoFrames 전송을 중지하도록 TX 코어에 지시하려면 길게 누릅니다.
• 사이드밴드 신호에서 InfoFrames 전송을 재개하려면 해제합니다.
사용자 주도[0] RX HDMI PLL 잠금 상태.
• 0: 잠금 해제됨
• 1: 잠김
 사용자 주도[1] RX HDMI 코어 잠금 상태
• 0: 최소 1개 채널 잠금 해제됨
• 1: 3개 채널 모두 잠김
사용자 주도[2] RX HDCP1x IP 복호화 상태.
• 0: 비활성
• 1: 활성
 사용자 주도[3] RX HDCP2x IP 복호화 상태.
• 0: 비활성
• 1: 활성
 사용자 주도[4] TX HDMI PLL 잠금 상태.
• 0: 잠금 해제됨
• 1: 잠김
 사용자 주도[5] TX 트랜시버 PLL 잠금 상태.
• 0: 잠금 해제됨
• 1: 잠김
 사용자 주도[6] TX HDCP1x IP 암호화 상태.
• 0: 비활성
• 1: 활성
 사용자 주도[7] TX HDCP2x IP 암호화 상태.
• 0: 비활성
• 1: 활성

표 58. 푸시 버튼 및 LED 표시기(SUPPORT FRL = 1)

푸시 버튼/LED 기능
CPU_리셋n 한 번 누르면 시스템 재설정이 수행됩니다.
user_dipsw 패스스루 모드를 전환하는 사용자 정의 DIP 스위치입니다.
• OFF(기본 위치) = 패스스루
FPGA의 HDMI RX는 외부 싱크에서 EDID를 가져와 연결된 외부 소스에 제공합니다.
• ON = Nios II 터미널에서 RX 최대 FRL 속도를 제어할 수 있습니다. 이 명령은 최대 FRL 속도 값을 조작하여 RX EDID를 수정합니다.
참조하다 다양한 FRL 비율로 디자인 실행 다양한 FRL 요금 설정에 대한 자세한 내용은 33페이지를 참조하세요.
계속되는…
푸시 버튼/LED 기능
사용자_pb[0] 한 번 누르면 HPD 신호가 표준 HDMI 소스로 전환됩니다.
사용자_pb[1] 예약된.
사용자_pb[2] Bitec HDMI 2.1 FMC 도터 카드의 TX에 연결된 싱크에서 SCDC 레지스터를 읽으려면 한 번 누르십시오.
메모: 읽기를 활성화하려면 소프트웨어에서 DEBUG_MODE를 1로 설정해야 합니다.
사용자_led_g[0] RX FRL 클록 PLL 잠금 상태.
• 0: 잠금 해제됨
• 1: 잠김
사용자_led_g[1] RX HDMI 비디오 잠금 상태.
• 0: 잠금 해제됨
• 1: 잠김
사용자_led_g[2] RX HDCP1x IP 복호화 상태.
• 0: 비활성
• 1: 활성
사용자_led_g[3] RX HDCP2x IP 복호화 상태.
• 0: 비활성
• 1: 활성
사용자_led_g[4] TX FRL 클록 PLL 잠금 상태.
• 0: 잠금 해제됨
• 1: 잠김
사용자_led_g[5] TX HDMI 비디오 잠금 상태.
• 0 = 잠금 해제됨
• 1 = 잠김
사용자_led_g[6] TX HDCP1x IP 암호화 상태.
• 0: 비활성
• 1: 활성
사용자_led_g[7] TX HDCP2x IP 암호화 상태.
• 0: 비활성
• 1: 활성

4.4. FPGA 설계에 내장된 암호화 키 보호
많은 FPGA 설계가 암호화를 구현하며, 종종 FPGA 비트스트림에 비밀 키를 내장해야 할 필요가 있습니다. Intel Stratix 10 및 Intel Agilex와 같은 최신 장치 제품군에는 이러한 비밀 키를 안전하게 프로비저닝하고 관리할 수 있는 Secure Device Manager 블록이 있습니다. 이러한 기능이 없는 경우 암호화를 사용하여 내장된 비밀 사용자 키를 포함한 FPGA 비트스트림의 콘텐츠를 보호할 수 있습니다.
사용자 키는 설계 환경 내에서 안전하게 보관해야 하며, 이상적으로는 자동화된 보안 프로세스를 사용하여 설계에 추가해야 합니다. 다음 단계에서는 Intel Quartus Prime 도구로 이러한 프로세스를 구현하는 방법을 보여줍니다.

  1. 보안되지 않은 환경에서 Intel Quartus Prime에서 HDL을 개발하고 최적화합니다.
  2. 설계를 보안 환경으로 옮기고 자동화된 프로세스를 구현하여 비밀 키를 업데이트합니다. 온칩 메모리는 키 값을 내장합니다. 키가 업데이트되면 메모리 초기화 file (.mif)는 변경될 수 있으며 "quartus_cdb –update_mif" 어셈블러 흐름은 다시 컴파일하지 않고도 HDCP 보호 키를 변경할 수 있습니다. 이 단계는 실행이 매우 빠르고 원래 타이밍을 보존합니다.
  3. 그런 다음 Intel Quartus Prime 비트스트림은 FPGA 키로 암호화한 다음, 암호화된 비트스트림을 최종 테스트 및 배포를 위해 비보안 환경으로 다시 전송합니다.

FPGA에서 비밀 키를 복구할 수 있는 모든 디버그 액세스를 비활성화하는 것이 좋습니다. J를 비활성화하여 디버그 기능을 완전히 비활성화할 수 있습니다.TAG 포트 또는 선택적으로 비활성화하고 다시view 시스템 내 메모리 편집기나 Signal Tap과 같은 디버그 기능이 키를 복구할 수 없습니다. FPGA 비트스트림을 암호화하고 J 비활성화와 같은 보안 옵션을 구성하는 방법에 대한 구체적인 단계를 포함하여 FPGA 보안 기능을 사용하는 방법에 대한 자세한 내용은 AN 556: Intel FPGA의 설계 보안 기능 사용을 참조하세요.TAG 입장.

메모:
MIF 저장소에 있는 비밀 키의 다른 키를 사용하여 난독화 또는 암호화하는 추가 단계를 고려할 수 있습니다.
관련 정보
AN 556: Intel FPGA의 설계 보안 기능 사용

4.5. 보안 고려 사항
HDCP 기능을 사용할 때는 다음과 같은 보안 고려사항을 염두에 두십시오.

  • 중계기 시스템을 설계할 때는 다음과 같은 조건에서는 수신된 비디오가 TX IP로 들어가는 것을 차단해야 합니다.
    — 수신된 비디오가 HDCP 암호화된 경우(즉, RX IP에서 암호화 상태 hdcp1_enabled 또는 hdcp2_enabled가 설정됨)이고 전송된 비디오가 HDCP 암호화되지 않은 경우(즉, TX IP에서 암호화 상태 hdcp1_enabled 또는 hdcp2_enabled가 설정되지 않음).
    — 수신된 비디오가 HDCP TYPE 1(즉, RX IP의 streamid_type이 확인됨)이고 전송된 비디오가 HDCP 1.4로 암호화된 경우(즉, TX IP의 암호화 상태 hdcp1_enabled가 확인됨)
  • HDCP 프로덕션 키와 사용자 암호화 키의 기밀성과 무결성을 유지해야 합니다.
  • Intel에서는 Intel Quartus Prime 프로젝트와 디자인 소스를 개발할 것을 강력히 권장합니다. file키를 보호하기 위해 보안된 컴퓨팅 환경에서 암호화 키가 들어 있는 s입니다.
  • Intel에서는 내장된 암호화 키를 포함한 설계를 무단 복사, 역엔지니어링 및 기타 공격으로부터 보호하기 위해 FPGA의 설계 보안 기능을 사용할 것을 강력히 권장합니다.amp에링.

관련 정보
AN 556: Intel FPGA의 설계 보안 기능 사용

4.6. 디버그 가이드라인
이 섹션에서는 디버깅에 사용할 수 있는 유용한 HDCP 상태 신호 및 소프트웨어 매개변수를 설명합니다. 또한 설계 ex를 실행하는 것에 대한 자주 묻는 질문(FAQ)도 포함되어 있습니다.amp르.

4.6.1. HDCP 상태 신호
HDCP IP 코어의 작동 상태를 식별하는 데 유용한 신호가 여러 개 있습니다. 이러한 신호는 설계 ex에서 사용할 수 있습니다.amp최상위 수준이며 온보드 LED에 연결되어 있습니다.

신호 이름 기능
hdcp1_활성화_rx RX HDCP1x IP 복호화 상태 0: 비활성
1: 활성
hdcp2_활성화_rx RX HDCP2x IP 복호화 상태 0: 비활성
1: 활성
hdcp1_활성화_tx TX HDCP1x IP 암호화 상태 0: 비활성
1: 활성
hdcp2_활성화_tx TX HDCP2x IP 암호화 상태 0: 비활성
1: 활성

각각의 LED 배치에 대해서는 57페이지의 표 115과 58페이지의 표 115을 참조하세요.
이러한 신호의 활성 상태는 HDCP IP가 인증되고 암호화된 비디오 스트림을 수신/전송하고 있음을 나타냅니다. 각 방향에 대해 HDCP1x 또는 HDCP2x만
암호화/복호화 상태 신호가 활성화되었습니다. 예를 들어amphdcp1_enabled_rx 또는 hdcp2_enabled_rx가 활성화된 경우 RX 측에서 HDCP가 활성화되어 외부 비디오 소스에서 암호화된 비디오 스트림을 해독합니다.

4.6.2. HDCP 소프트웨어 매개변수 수정
HDCP 디버깅 프로세스를 용이하게 하기 위해 hdcp.c의 매개변수를 수정할 수 있습니다.
아래 표는 구성 가능한 매개변수 목록과 해당 기능을 요약한 것입니다.

매개변수 기능
지원_HDCP1X TX 측에서 HDCP 1.4 활성화
지원_HDCP2X TX 측에서 HDCP 2.3 활성화
디버그 모드 HDCP TX HDCP에 대한 디버그 메시지 활성화
리피터_모드 HDCP 설계를 위한 리피터 모드 활성화ample

매개변수를 수정하려면 hdcp.c에서 원하는 값으로 값을 변경합니다. 컴파일을 시작하기 전에 build_sw_hdcp.sh에서 다음과 같이 변경합니다.

  1. 다음 줄을 찾아서 주석 처리하여 수정된 소프트웨어를 방지하세요. file 원본으로 대체됨 fileIntel Quartus Prime 소프트웨어 설치 경로에서.
    인텔 HDMI Arria 10 FPGA IP 디자인 Example - 상위 구성요소 3
  2.  “./build_sw_hdcp.sh”를 실행하여 업데이트된 소프트웨어를 컴파일합니다.
  3. 생성된 .elf file 다음 두 가지 방법을 통해 설계에 포함될 수 있습니다.
    a. “nios2-download -g”를 실행합니다. file name>”. 다운로드 프로세스가 완료된 후 시스템을 재설정하여 적절한 기능을 보장하세요.
    b. “quartus_cdb –-update_mif”를 실행하여 메모리 초기화를 업데이트합니다. files. 어셈블러를 실행하여 새 .sof를 생성합니다. file 업데이트된 소프트웨어가 포함되어 있습니다.

4.6.3. 자주 묻는 질문(FAQ)
표 59. 실패 증상 및 지침

숫자 실패 증상 지침
1. RX는 암호화된 비디오를 수신하지만, TX는 파란색이나 검은색의 정적 비디오를 보냅니다. 이는 외부 싱크와의 TX 인증이 실패했기 때문입니다. HDCP 지원 리피터는 업스트림에서 들어오는 비디오가 암호화된 경우 암호화되지 않은 형식으로 비디오를 전송해서는 안 됩니다. 이를 위해 TX HDCP 암호화 상태 신호가 비활성화되고 RX HDCP 복호화 상태 신호가 활성화되면 파란색 또는 검은색의 정적 비디오가 나가는 비디오를 대체합니다.
정확한 지침은 다음을 참조하세요. 보안 고려 사항 117페이지에 있습니다. 그러나 이 동작은 HDCP 설계를 활성화할 때 디버깅 프로세스를 방해할 수 있습니다. 아래는 설계에서 비디오 차단을 비활성화하는 방법입니다.amp르 :
1. 설계 예제의 최상위 수준에서 다음 포트 연결을 찾습니다.amp이 포트는 hdmi_tx_top 모듈에 속합니다.
2. 포트 연결을 다음 줄로 수정하세요:
2. TX HDCP 암호화 상태 신호가 활성화되어 있지만 다운스트림 싱크에 눈 영상이 표시됩니다. 이는 다운스트림 싱크가 나가는 암호화된 비디오를 올바르게 해독하지 못하기 때문에 발생합니다.
TX HDCP IP에 글로벌 상수(LC128)를 제공해야 합니다. 값은 프로덕션 값이어야 하며 정확해야 합니다.
3. TX HDCP 암호화 상태 신호가 불안정하거나 항상 비활성화되어 있습니다. 이는 다운스트림 싱크와의 TX 인증이 실패했기 때문입니다. 디버깅 프로세스를 용이하게 하려면 다음을 활성화할 수 있습니다. 디버그 모드 HDCP hdcp.c의 매개변수를 참조하세요. HDCP 소프트웨어 매개변수 수정 가이드라인 118페이지에 있습니다. 다음 3a-3c는 TX 인증이 실패한 가능한 원인일 수 있습니다.
오전 3시. 소프트웨어 디버그 로그가 계속해서 "HDCP 1.4는 다운스트림(Rx)에서 지원되지 않습니다"라는 메시지를 인쇄합니다. 이 메시지는 다운스트림 싱크가 HDCP 2.3과 HDCP 1.4를 모두 지원하지 않음을 나타냅니다.
다운스트림 싱크가 HDCP 2.3 또는 HDCP 1.4를 지원하는지 확인하세요.
3b. TX 인증이 절반쯤 실패했습니다. 이는 서명 검증, 지역 확인 등과 같은 TX 인증의 모든 부분이 실패할 수 있기 때문입니다. 다운스트림 싱크가 팩시밀리 키가 아닌 프로덕션 키를 사용하고 있는지 확인하세요.
3c. 소프트웨어 디버그 로그가 계속해서 "재인증"을 인쇄합니다. 이 메시지는 다운스트림 싱크가 수신된 비디오가 올바르게 복호화되지 않았기 때문에 재인증을 요청했음을 나타냅니다. TX HDCP IP에 글로벌 상수(LC128)를 제공해야 합니다. 값은 프로덕션 값이어야 하며 값이 정확해야 합니다.
계속되는…
숫자 실패 증상 지침
HDCP 인증이 완료된 후에는 "필수"입니다.
4. 업스트림 소스에서 HDCP가 활성화되었지만 RX HDCP 복호화 상태 신호가 비활성화되어 있습니다. 이는 RX HDCP IP가 인증된 상태를 달성하지 못했음을 나타냅니다. 기본적으로 리피터_모드 설계 ex에서 매개변수가 활성화되었습니다.ample. 만약 리피터_모드 활성화되어 있으면 TX HDCP IP가 인증되었는지 확인하세요.

때 리피터_모드 매개변수가 활성화되면 TX가 HDCP 지원 싱크에 연결된 경우 RX HDCP IP가 리피터로 인증을 시도합니다. TX HDCP IP가 다운스트림 싱크로 인증을 완료하고 RECEIVERID_LIST를 RX HDCP IP로 전달할 때까지 인증이 중간에 중단됩니다. HDCP 사양에 정의된 시간 초과는 2초입니다. TX HDCP IP가 이 기간 내에 인증을 완료하지 못하면 업스트림 소스는 인증을 실패로 처리하고 HDCP 사양에 지정된 대로 재인증을 시작합니다.
메모: • 인용하다 HDCP 소프트웨어 매개변수 수정 비활성화 방법은 118페이지를 참조하세요. 리피터_모드 디버깅 목적으로 매개변수를 사용합니다. 비활성화한 후 리피터_모드 매개변수, RX HDCP IP는 항상 엔드포인트 수신기로 인증을 시도합니다. TX HDCP IP는 인증 프로세스를 게이트하지 않습니다.
• 만약 리피터_모드 매개변수가 활성화되어 있지 않습니다. HDCP IP에 제공된 HDCP 키가 프로덕션 값이고 값이 올바른지 확인하세요.
5. RX HDCP 복호화 상태 신호가 불안정합니다. 이는 RX HDCP IP가 인증 상태가 달성된 직후에 재인증을 요청했음을 의미합니다. 이는 수신 암호화된 비디오가 RX HDCP IP에 의해 올바르게 해독되지 않았기 때문일 수 있습니다. RX HDCP IP 코어에 제공된 글로벌 상수(LC128)가 프로덕션 값이며 값이 올바른지 확인하십시오.

HDMI Intel Arria 10 FPGA IP 디자인 Examp사용자 가이드 아카이브

이 사용자 가이드의 최신 버전과 이전 버전은 HDMI Intel® Arria 10 FPGA IP Design Ex를 참조하세요.ample 사용자 가이드. IP 또는 소프트웨어 버전이 나열되지 않은 경우 이전 IP 또는 소프트웨어 버전의 사용자 가이드가 적용됩니다.
IP 버전은 Intel Quartus Prime Design Suite 소프트웨어 버전 v19.1까지와 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP
코어에는 새로운 IP 버전 관리 체계가 있습니다.

HDMI Intel Arria 10 FPGA IP Design Ex의 개정 내역ample 사용자 가이드

문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
2022.12.27 22.4 19.7.1 설계 ex의 하드웨어 및 소프트웨어 요구 사항 섹션에 HDMI 도터 카드 개정판을 선택하기 위한 새 매개변수를 추가했습니다.ampHDMI 2.0(비 FRL 모드)용입니다.
2022.07.29 22.2 19.7.0 • Nios II EDS의 Windows* 버전에서 Cygwin 구성 요소가 제거되었으며 Windows* 사용자를 위해 WSL을 설치해야 한다는 알림.
• 문서 전체에 적용 가능한 경우 개정판 4에서 개정판 9로 도터 카드 버전을 업데이트했습니다.
2021.11.12 21.3 19.6.1 • 새로운 키 암호화 소프트웨어 유틸리티(KEYENC)를 설명하기 위해 암호화된 HDCP 프로덕션 키를 외부 플래시 메모리 또는 EEPROM에 저장(HDCP 키 관리 지원 = 1) 하위 섹션을 업데이트했습니다.
• 다음 수치를 제거했습니다.
— RX 개인 키에 대한 팩스 키 R1의 데이터 배열
— HDCP 프로덕션 키의 데이터 배열(플레이스홀더)
— HDCP 보호 키의 데이터 배열(사전 정의된 키)
— HDCP 보호 키가 hdcp2x_tx_kmem.mif에서 초기화되었습니다.
— HDCP 보호 키가 hdcp1x_rx_kmem.mif에서 초기화되었습니다.
— HDCP 보호 키가 hdcp1x_tx_kmem.mif에서 초기화되었습니다.
• DCP 키에서 HDCP 키 매핑 하위 섹션을 이동했습니다. File디버그 지침에서 FPGA에 일반 HDCP 프로덕션 키를 저장(HDCP 키 관리 지원 = 0)하는 방법에 대한 내용을 참조하세요.
2021.09.15 21.1 19.6.0 ncsim에 대한 참조가 제거되었습니다
2021.05.12 21.1 19.6.0 • SUPPORT FRL = 1 또는 SUPPORT HDCP KEY MANAGEMENT = 1인 경우 그림 29 HDCP Over HDMI 설계 설명에 추가됨amp블록 다이어그램.
• HDCP 키 메모리에 단계 추가 file디자인 워크스루에 대한 설명입니다.
• SUPPORT FRL = 0인 경우 하드웨어 설정 섹션에 추가되었습니다.
• 디자인 생성에서 HDCP 키 관리 지원 매개변수를 켜는 단계가 추가되었습니다.
• 외부 플래시 메모리 또는 EEPROM에 암호화된 HDCP 프로덕션 키 저장(HDCP 키 관리 지원 = 1)이라는 새로운 하위 섹션이 추가되었습니다.
계속되는…
문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
• 테이블 푸시 버튼 및 LED 표시기의 이름이 푸시 버튼 및 LED 표시기로 변경되었습니다(SUPPORT FRL = 0).
• 테이블 푸시 버튼과 LED 표시등이 추가되었습니다(지원 FRL = 1).
• FPGA 설계에 내장된 암호화 키 보호에 대한 새로운 장이 추가되었습니다.
• 새로운 챕터인 디버그 가이드라인과 하위 섹션인 HDCP 상태 신호, HDCP 소프트웨어 매개변수 수정 및 자주 묻는 질문이 추가되었습니다.
2021.04.01 21.1 19.6.0 • RX 전용 또는 TX 전용 설계에 필요한 업데이트된 그림 구성 요소.
• 업데이트된 테이블 생성 RTL Files.
• 업데이트된 HDMI RX 주요 구성 요소 그림.
• HDMI RX 상단 링크 교육 프로세스 섹션이 제거되었습니다.
• 다양한 FRL 비율로 설계를 실행하는 단계가 업데이트되었습니다.
• 업데이트된 그림 HDMI 2.1 디자인 Examp클로킹 계획.
• 업데이트된 테이블 클로킹 계획 신호.
• 트랜시버 아비터에서 TX 상단으로의 연결을 추가하기 위해 HDMI RX-TX 블록 다이어그램 그림을 업데이트했습니다.
2020.09.28 20.3 19.5.0 • HDMI 2.1 디자인이 이전 버전과 동일하다는 메모를 제거했습니다.ampFRL 모드의 le는 HDMI Intel FPGA IP Design Ex에서 속도 등급 -1 장치만 지원합니다.ampIntel Arria 10 장치 및 HDMI 2.1 디자인 Ex에 대한 빠른 시작 가이드ample (FRL = 1 지원) 섹션. 이 디자인은 모든 속도 등급을 지원합니다.
• 모든 HDMI 2.1 디자인에서 ls_clk 정보 제거ample 관련 섹션. ls_clk 도메인은 더 이상 디자인 ex에서 사용되지 않습니다.amp르.
• HDMI 2.1 설계에 대한 블록 다이어그램을 업데이트했습니다.ampHDMI 2.1 Design Ex의 FRL 모드에서 leample (FRL = 1 지원), RX 전용 또는 TX 전용 설계 설계 구성요소 및 클로킹 방식 섹션.
• 디렉토리를 업데이트하고 생성했습니다. file디렉토리 구조 섹션의 목록입니다.
• 관련 없는 신호를 제거하고 다음 HDMI 2.1 디자인 설명을 추가하거나 편집했습니다.ampInterface Signals 섹션의 le signals:
— 시스템 초기화
— txpll_frl_잠김
— 티엑스오에스
— txphy_rcfg* 신호
— tx_reconfig_done
— txcore_tbcr
— pio_in0_외부_연결_내보내기
• 디자인 RTL 매개변수 섹션에 다음 매개변수가 추가되었습니다.
— EDID_RAM_주소_너비
— BITEC_딸_카드_반환
— FPLL을 사용하세요
— 극성 반전
계속되는…
문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
• HDMI 2.0 설계에 대한 블록 다이어그램을 업데이트했습니다.ampHDMI 2.0 디자인 Ex의 Intel Quartus Prime Pro Edition 소프트웨어용 leample (FRL = 0 지원), RX 전용 또는 TX 전용 설계 생성, 설계 구성요소 및 클로킹 방식 섹션.
• 동적 범위 및 마스터링(HDR) InfoFrame 삽입 및 필터링 섹션에서 클록 및 재설정 신호 이름을 업데이트했습니다.
• 관련 없는 신호를 제거하고 다음 HDMI 2.0 디자인 설명을 추가하거나 편집했습니다.ampInterface Signals 섹션의 le signals:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
— 리셋_xcvr_파워업
— nios_tx_i2c* 신호
— hdmi_ti_i2c* 신호
— tx_i2c_avalon* 신호
— 클록브릿지_0_인_클럭_클럭
— 리셋_브리지_0_리셋_리셋_n
— i2c_master* 신호
— nios_tx_i2c* 신호
— 유효한 PIO 외부 연결 내보내기 측정
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* 신호
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_수출
— rx_pma_rcfg_mgmt* 신호
• 시뮬레이션 테스트벤치가 다음 설계에 대해 지원되지 않는다는 참고 사항을 추가했습니다. I2C 포함 매개변수가 활성화되어 있으며 시뮬레이션 테스트벤치 섹션에서 시뮬레이션 메시지가 업데이트되었습니다.
• 디자인 업그레이드 섹션이 업데이트되었습니다.
2020.04.13 20.1 19.4.0 • HDMI 2.1 디자인이 추가되었다는 참고 사항이 추가되었습니다.ampFRL 모드의 le는 HDMI Intel FPGA IP Design Ex에서 속도 등급 -1 장치만 지원합니다.ampIntel Arria 10 장치를 위한 빠른 시작 가이드 및 HDMI 2.1 디자인 Ex에 대한 자세한 설명ample (FRL = 1 지원) 섹션.
• HDCP Over HDMI 설계 이전으로 이동ampHDMI Intel FPGA IP 사용자 가이드의 Intel Arria 10 장치 섹션에 대한 내용입니다.
• 오디오를 포함하도록 디자인 시뮬레이션 섹션을 편집했습니다.amp생성기, 사이드밴드 데이터 생성기, 보조 데이터 생성기를 제어하고 성공적인 시뮬레이션 메시지를 업데이트했습니다.
• 해당 시뮬레이션이 다음에 대해서만 사용 가능하다는 메모를 제거했습니다. FRL 지원 장애인 디자인 참고. 시뮬레이션이 이제 사용 가능합니다. FRL 지원 디자인도 가능해졌습니다.
• HDMI 2.1 디자인 Ex에 대한 상세 설명의 기능 설명을 업데이트했습니다.ample (FRL 활성화 지원) 섹션.
계속되는…
문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
• HDMI 2.1 RX-TX 설계 블록 다이어그램, 설계 구성 요소 및 HDMI 2.1 설계 ex에 대한 RX 전용 또는 TX 전용 설계 생성 섹션에서 블록 다이어그램을 편집했습니다.ample. 새로운 구성 요소를 추가하고 더 이상 적용할 수 없는 구성 요소를 제거했습니다.
• RX 전용 또는 TX 전용 디자인 생성 섹션에서 main.c 스크립트 지침을 편집했습니다.
• 새 폴더를 추가하기 위해 디렉토리 구조 섹션을 업데이트했습니다. fileHDMI 2.0과 HDMI 모두에 해당
2.1 디자인 예amp레.
• HDMI 2.1 설계에 대한 하드웨어 및 소프트웨어 요구 사항 섹션이 업데이트되었습니다.amp르.
• HDMI 2.1 설계를 위한 Dynamic Range and Mastering(HDR) InfoFrame 삽입 및 필터링 섹션의 블록 다이어그램과 신호 설명이 업데이트되었습니다.amp르.
• HDMI 2.1 디자인 ex에 대해 다른 FRL 속도에서 디자인 실행이라는 새 섹션이 추가되었습니다.amp레.
• HDMI 2.1 설계를 위한 클로킹 스킴 섹션의 블록 다이어그램 및 신호 설명이 업데이트되었습니다.amp르.
• HDMI 2.1 설계를 위한 하드웨어 설정 섹션에 사용자 DIP 스위치에 대한 설명이 추가되었습니다.amp르.
• HDMI 2.1 설계에 대한 설계 제한 섹션이 업데이트되었습니다.amp르.
• 디자인 업그레이드 섹션이 업데이트되었습니다.
• HDMI 2.0 및 HDMI 2.1 설계에 대한 시뮬레이션 테스트벤치 섹션이 업데이트되었습니다.amp레.
2020.01.16 19.4 19.3.0 • HDMI Intel FPGA IP 디자인 Ex 업데이트ampIntel Arria 10 장치 섹션에 대한 빠른 시작 가이드에는 새로 추가된 HDMI 2.1 디자인에 대한 정보가 포함되어 있습니다.ampFRL 모드를 사용합니다.
• HDMI 2.1 설계 Ex에 대한 자세한 설명이라는 새로운 장을 추가했습니다.amp새로 추가된 디자인에 대한 모든 관련 정보가 포함된 le(FRL 지원 가능)amp르.
• HDMI Intel FPGA IP Design Ex의 이름을 변경했습니다.ampHDMI 2.0 설계에 대한 자세한 설명으로 자세한 설명을 참조하세요.amp더 명확하게 설명하려면 le를 사용하세요.
2019.10.31 18.1 18.1 • 생성된 추가됨 filetx_control_src 폴더에 ti_i2c.c와 ti_i2c.h가 있습니다.
• 하드웨어 및 소프트웨어 요구 사항과 설계 컴파일 및 테스트 섹션에서 FMC 도터 카드 개정판 11에 대한 지원이 추가되었습니다.
• 설계 제한 섹션을 제거했습니다. 최대 스큐 제약에 대한 타이밍 위반과 관련된 제한은 버전에서 해결되었습니다.
HDMI Intel FPGA IP의 18.1.
• Bitec HDMI 도터 카드의 개정 버전을 선택할 수 있도록 새로운 RTL 매개변수 BITEC_DAUGHTER_CARD_REV가 추가되었습니다.
계속되는…
문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
• FMC 도터 카드 개정판 2, 2, 11에 대한 정보를 포함하도록 fmcb_dp_m6c_p 및 fmcb_dp_c4m_p 신호에 대한 설명을 업데이트했습니다.
• Bitec 도터 카드 개정판 11에 대해 다음과 같은 새로운 신호가 추가되었습니다.
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_주소
— oc_i2c_master_ti_avalon_anti_slave_write 라이트
— oc_i2c_master_ti_avalon_anti_slave_readdata
— oc_i2c_master_ti_avalon_anti_slave_write데이터
— oc_i2c_master_ti_avalon_anti_slave_w ait요청
• 디자인 업그레이드에 대한 섹션이 추가되었습니다.
2017.11.06 17.1 17.1 • Intel 리브랜딩에 따라 HDMI IP 코어의 이름이 HDMI Intel FPGA IP로 변경되었습니다.
• Qsys라는 용어를 Platform Designer로 변경했습니다.
• Dynamic Range와 Mastering InfoFrame(HDR) 삽입 및 필터링 기능에 대한 정보가 추가되었습니다.
• 디렉토리 구조가 업데이트되었습니다.
— 스크립트 및 소프트웨어 폴더 추가 files.
— 업데이트된 일반 및 HDR files.
— atx 제거됨 files.
— 차별화 files는 Intel Quartus Prime Standard Edition 및 Intel Quartus Prime Pro Edition을 의미합니다.
• 10AX115S2F4I1SG로 사용되는 장치를 추가하기 위해 설계 생성 섹션을 업데이트했습니다.
• 50-100MHz TMDS 클록 주파수에 대한 트랜시버 데이터 전송률을 2550-5000Mbps로 편집했습니다.
• 외부 필터링을 비활성화하기 위해 user_pb[2] 버튼을 놓을 수 있다는 RX-TX 링크 정보를 업데이트했습니다.
• I2C 마스터 및 HDMI 소스 제어를 포함하는 Nios II 소프트웨어 흐름도를 업데이트했습니다.
• 다음에 대한 정보가 추가되었습니다. 디자인 전ample GUI 매개변수.
• HDMI RX 및 TX 상단 디자인 매개변수가 추가되었습니다.
• 다음 HDMI RX 및 TX 최상위 신호가 추가되었습니다.
— mgmt_clk
— 재설정
— i2c_clk
— hdmi_clk_in
— 다음 HDMI RX 및 TX 최상위 신호를 제거했습니다.
• 버전
• i2c_클럭
계속되는…
문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
• Intel Arria 10 FPGA 개발 키트 및 Bitec HDMI 2.0 도터 카드에 대해 트랜시버 아날로그 설정이 테스트된다는 참고 사항을 추가했습니다. 보드에 대한 아날로그 설정을 수정할 수 있습니다.
• Intel Arria 10 PLL 참조 클럭에 대한 PLL 캐스케이딩 또는 비전용 클럭 경로의 지터를 방지하기 위한 해결 방법에 대한 링크를 추가했습니다.
• HDMI RX의 CDR 참조로 트랜시버 RX 핀을 사용할 수 없고, HDMI TX의 TX PLL 참조로 사용할 수 없다는 참고 사항을 추가했습니다.
• TX PMA 및 PCS 본딩을 사용하는 설계에 대해 set_max_skew 제약 조건을 추가하는 방법에 대한 참고 사항을 추가했습니다.
2017.05.08 17.0 17.0 • 인텔로 브랜드를 변경했습니다.
• 부품 번호가 변경되었습니다.
• 디렉토리 구조가 업데이트되었습니다.
— hdr 추가 files.
— qsys_vip_passthrough.qsys를 nios.qsys로 변경했습니다.
— 추가됨 fileIntel Quartus Prime Pro Edition에 지정됨.
• RX-TX 링크 블록이 HDMI RX 보조 데이터의 HDR(High Dynamic Range) 인포프레임에 외부 필터링을 수행하고 ex를 삽입한다는 정보가 업데이트되었습니다.ampAvalon ST 멀티플렉서를 통해 HDMI TX의 보조 데이터로 HDR 인포프레임을 전송합니다.
• HDMI TX 채널 간 스큐 요구 사항을 충족하려면 Arria 10 Transceiver Native PHY 매개변수 편집기에서 TX 채널 본딩 모드 옵션을 설정해야 한다는 내용을 Transceiver Native PHY 설명에 추가했습니다. PMA 및 PCS 접합.
• os 및 측정 신호에 대한 설명이 업데이트되었습니다.
• 오버를 수정했습니다.ampTX FPLL 직접 클록 방식을 지원하기 위해 각 TMDS 클록 주파수 범위에서 다양한 트랜시버 데이터 전송 속도에 대한 링 계수를 제공합니다.
• TX IOPLL에서 TX FPLL 캐스케이드 클로킹 방식을 TX FPLL 직접 방식으로 변경했습니다.
• TX PMA 재구성 신호가 추가되었습니다.
• USER_LED[7] 오버를 편집했습니다.amp링 상태. 1은 오버를 나타냅니다.ampLED(Arria 1,000 장치에서 데이터 전송 속도 < 10Mbps).
• 업데이트된 HDMI 디자인 Examp지원되는 시뮬레이터 표. NCSim에서는 VHDL이 지원되지 않습니다.
• Arria 10 HDMI IP Core Design Ex의 보관된 버전에 대한 링크 추가amp르 사용 설명서.
2016.10.31 16.1 16.1 최초 출시.

인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. 인텔은 인텔의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 최신 사양으로 보증하지만 사전 통지 없이 언제든지 제품 및 서비스를 변경할 수 있는 권리를 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 적용 또는 사용으로 인해 발생하는 어떠한 책임도 지지 않습니다. 인텔 고객은 게시된 정보에 의존하고 제품이나 서비스를 주문하기 전에 최신 버전의 장치 사양을 얻는 것이 좋습니다. *다른 이름과 브랜드는 다른 사람의 자산일 수 있습니다.

인텔 HDMI Arria 10 FPGA IP 디자인 Example - 아이콘 1 온라인 버전
인텔 HDMI Arria 10 FPGA IP 디자인 Examp르 - 아이콘 피드백 보내기
아이디: 683156
버전: 2022.12.27

문서 / 리소스

인텔 HDMI Arria 10 FPGA IP 디자인 Example [PDF 파일] 사용자 가이드
HDMI Arria 10 FPGA IP 디자인 Example, HDMI Arria, 10 FPGA IP 디자인 Examp르, 디자인 엑스ample

참고문헌

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