HDMI Arria 10 FPGA IP дизајн Прample
Упатство за употребаHDMI Intel® Arria 10 FPGA IP
Дизајн ПрampУпатство за употреба
Ажурирано за Intel®Quartus®
Prime Design Suite: 22.4
IP верзија: 19.7.1

HDMI Intel® FPGA IP дизајн ПрampВодич за брз почеток за уредите Intel® Arria® 10

Уредите HDMI Intel® 10 се карактеризираат со симулирачка маса за тестирање и хардверски дизајн кој поддржува компилација и хардверско тестирање.
FPGA IP дизајн прample за Intel Arria®
HDMI Intel FPGA IP го нуди следниот дизајн на прamples:

• Дизајн за реемитување HDMI 2.1 RX-TX со овозможен режим на врска со фиксна брзина (FRL)
• Дизајн за реемитување HDMI 2.0 RX-TX со оневозможен режим FRL
• Дизајн HDCP преку HDMI 2.0

Забелешка: Функцијата HDCP не е вклучена во софтверот Intel® Quartus Prime Pro Edition.
За да пристапите до одликата HDCP, контактирајте со Intel на https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Кога генерирате дизајн на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер.
Слика 1. Развојни чекориПоврзани информации
Упатство за користење на HDMI Intel FPGA IP
1.1. Генерирање на дизајнот
Користете го уредувачот на параметрите HDMI Intel FPGA IP во софтверот Intel Quartus Prime за да го генерирате дизајнот на прampлес. Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не презема никаква одговорност или одговорност што произлегува од апликацијата или користењето на какви било информации, производ или услуга опишани овде, освен како што е изрично писмено договорено од Интел. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
Почнувајќи од Ниос® II EDS во верзијата 19.2 на софтверот Intel Quartus Prime Pro Edition и верзијата 19.1 на софтверот Intel Quartus Prime Standard Edition, Intel ја отстрани компонентата Cygwin во Windows* верзијата на Nios II EDS, заменувајќи ја со Windows* Подситем за Linux (WSL). Ако сте корисник на Windows*, треба да инсталирате WSL пред да го генерирате вашиот дизајн на примерampле.
Слика 2. Генерирање на протокот на дизајн

1. Направете проект насочен кон семејството на уреди Intel Arria 10 и изберете го саканиот уред.
2. Во каталогот IP, лоцирајте и кликнете двапати на Протоколите за интерфејс ➤ Аудио и видео ➤ HDMI Intel FPGA IP. Се појавува прозорецот Нова IP варијанта или Нова варијација на IP.
3. Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .ip или .qsys.
4. Кликнете на ОК. Се појавува уредувачот на параметри.
5. На картичката IP, конфигурирајте ги саканите параметри и за TX и RX.
6. Вклучете го параметарот Support FRL за да го генерирате дизајнот HDMI 2.1 на прample во режим FRL. Исклучете го за да генерирате HDMI 2.0 дизајн на прampбез FRL.
7. На дизајнот прampтабот, изберете Arria 10 HDMI RX-TX Retransmit.
8. Изберете Simulation за да ја генерирате тест-клупата и изберете Synthesis за да го генерирате дизајнот на хардверот на прample.Морате да изберете барем една од овие опции за да го генерирате дизајнот прample fileс. Ако ги изберете двете, времето за генерирање е подолго.
9. За Генерирање File Форматирајте, изберете Verilog или VHDL.
10. За комплет за развој на цели, изберете го комплетот за развој на Intel Arria 10 GX FPGA. Ако изберете комплет за развој, тогаш целниот уред (избран во чекор 4) се менува за да одговара на уредот на целната табла. За комплетот за развој на Intel Arria 10 GX FPGA, стандардниот уред е 10AX115S2F4I1SG.
11. Кликнете Generate Exampле Дизајн.

Поврзани информации
Како да го инсталирате Windows* потсистемот за Linux* (WSL) на Windows* OS?
1.2. Симулирање на дизајнот
Тест бенч HDMI симулира сериски дизајн со јамка од пример TX до пример RX. Внатрешен генератор на видео шаблони, аудио сampгенератор, генератор на податоци со страничен опсег и модули за помошни генератори на податоци ја придвижуваат инстанцата HDMI TX и серискиот излез од примерот TX се поврзува со примерокот RX во тест-бенч.
Слика 3. Проток на симулација на дизајн

1. Одете во саканата папка за симулација.
2. Извршете ја скриптата за симулација за поддржаниот симулатор по ваш избор. Скриптата ја компајлира и ја извршува тест-клупата во симулаторот.
3. Анализирајте ги резултатите.

Табела 1. Чекори за извршување на симулацијата

Симулатор	Работен именик	Инструкции
Ривиера-ПРО*	/симулација/алдек	Во командната линија, напишете
		vsim -c -do aldec.do
ModelSim*	/симулација/ментор	Во командната линија, напишете
		vsim -c -do ментор.do
VCS*	/симулација/synopsys/vcs	Во командната линија, напишете
		извор vcs_sim.sh
VCS MX	/симулација/synopsys/ vcsmx	Во командната линија, напишете
		извор vcsmx_sim.sh
Xcelium* Паралелно	/симулација/xcelium	Во командната линија, напишете
		извор xcelium_sim.sh

Успешната симулација завршува со следнава порака:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Пропусница за симулација
1.3. Составување и тестирање на дизајнот

Да се ​​состави и изврши демонстративен тест на хардверот прampза дизајн, следете ги овие чекори:

1. Обезбедете хардвер прampгенерирањето на дизајнот е завршено.
2. Стартувајте го софтверот Intel Quartus Prime и отворете го .qpf file.
   • HDMI 2.1 дизајн прample со овозможена поддршка FRL: проект директориум/quartus/a10_hdmi21_frl_demo.qpf
   • HDMI 2.0 дизајн прample со оневозможена поддршка за FRL: проектиран irectory/quartus/a10_hdmi2_demo.qpf
3. Кликнете на Обработка ➤ Започнете со компилација.
4. По успешната компилација, .соф file ќе се генерира во квартус/излез_fileдиректориумот.
5. Поврзете се со вградената порта FMC B (J2):
   • HDMI 2.1 дизајн прampсо овозможена поддршка FRL: Bitec HDMI 2.1 FMC Daughter Card Rev 9
   Забелешка: Можете да ја изберете ревизијата на вашата ќерка Bitec HDMI картичка. Според дизајнот прampтабот, поставете HDMI Daughter Card Revision или на Revision 9, Revision или без ќерка картичка. Стандардната вредност е ревизија 9.
   • HDMI 2.0 дизајн прampсо оневозможена поддршка FRL: Bitec HDMI 2.0 FMC Daughter Card Rev 11
6. Поврзете го TX (P1) на картичката ќерка Bitec FMC со надворешен извор на видео.
7. Поврзете го RX (P2) од картичката ќерка Bitec FMC со надворешен видео мијалник или видео анализатор.
8. Проверете дали сите прекинувачи на развојната табла се во стандардна положба.
9. Конфигурирајте го избраниот уред Intel Arria 10 на развојната табла користејќи го генерираниот .sof file (Алатки ➤ Програмер ).
10. Анализаторот треба да го прикаже видеото генерирано од изворот.

Поврзани информации
Корисничко упатство за комплет за развој на Intel Arria 10 FPGA
1.4. HDMI Intel FPGA IP Дизајн Прample Параметри
Табела 2.
HDMI Intel FPGA IP Дизајн ПрampПараметри за уредите Intel Arria 10 Овие опции се достапни само за уредите Intel Arria 10.

Параметар	Вредност	Опис
Достапен дизајн прample
Изберете Дизајн	Arria 10 HDMI RX-TX реемитува	Изберете го дизајнот на прampда се генерира.

Дизајн Прample Files
Симулација	Вклучено исклучено	Вклучете ја оваа опција за да го генерирате потребното files за симулациската маса за тестирање.
Синтеза	Вклучено исклучено	Вклучете ја оваа опција за да го генерирате потребното files за компилација на Intel Quartus Prime и демонстрација на хардвер.

Генериран HDL формат
Генерирајте File Формат	Verilog, VHDL	Изберете го претпочитаниот HDL формат за генерираниот дизајн на прample fileсет. Забелешка: Оваа опција само го одредува форматот за генерираната IP IP на највисоко ниво fileс. Сите други files (на прample testbenches и највисоко ниво files за хардверска демонстрација) се во Verilog HDL формат

Комплет за развој на цели
Изберете Табла	Нема комплет за развој,	Изберете ја таблата за целниот дизајн на прampле.
	Комплет за развој Arria 10 GX FPGA, Прилагоден комплет за развој	• Без развојен комплет: оваа опција ги исклучува сите хардверски аспекти за дизајнот на прampле. IP-јадрото ги поставува сите доделувања на пинови на виртуелни пинови. • Комплет за развој Arria 10 GX FPGA: оваа опција автоматски го избира целниот уред на проектот за да одговара на уредот на овој комплет за развој. Може да го промените целниот уред користејќи го Променете го целниот уред параметар ако ревизијата на вашата табла има различна варијанта на уред. IP-јадрото ги поставува сите задачи на пиновите според комплетот за развој.
		•Прилагоден комплет за развој: оваа опција овозможува дизајн на прampда се тестира на комплет за развој на трета страна со Intel FPGA. Можеби ќе треба сами да ги поставите задачите на пиновите.

Целен уред
Променете го целниот уред	Вклучено исклучено	Вклучете ја оваа опција и изберете ја претпочитаната варијанта на уред за развојниот комплет.

HDMI 2.1 Дизајн Прample (Поддршка FRL = 1)

Дизајнот HDMI 2.1 прample во режимот FRL демонстрира еден HDMI пример паралелен повратен циклус кој се состои од четири RX канали и четири TX канали.
Табела 3. HDMI 2.1 Дизајн Прample за уредите Intel Arria 10

Дизајн Прample	Стапка на податоци	Режим на канал	Тип на враќање на јамката
Arria 10 HDMI RX-TX реемитува	• 12 Gbps (FRL) • 10 Gbps (FRL) • 8 Gbps (FRL) • 6 Gbps (FRL) • 3 Gbps (FRL) • <6 Gbps (TMDS)	Симплекс	Паралелно со FIFO баферот

Карактеристики

• Дизајнот инстанцира FIFO-бафери за да се изврши директен премин на HDMI видео-стрим помеѓу лавабото HDMI 2.1 и изворот.
• Дизајнот е способен да се префрла помеѓу режимот FRL и режимот TMDS за време на извршувањето.
• Дизајнот користи LED статус за рано отстранување грешкиtage.
• Дизајнот доаѓа со HDMI RX и TX примероци.
• Дизајнот демонстрира вметнување и филтрирање на InfoFrame за динамички опсег и мастеринг (HDR) во модулот за врски RX-TX.
• Дизајнот ја преговара стапката на FRL помеѓу мијалникот поврзан со TX и изворот поврзан со RX. Дизајнот поминува низ EDID од надворешниот мијалник до вградениот RX во стандардната конфигурација. Процесорот Nios II ја договара основата на врската за способноста на мијалникот поврзан со TX. Можете исто така да го префрлите вградниот прекинувач user_dipsw за рачно да ги контролирате можностите TX и RX FRL.
• Дизајнот вклучува неколку функции за дебагирање.
  Примерокот RX добива извор на видео од надворешниот видео генератор, а податоците потоа поминуваат низ FIFO за враќање на јамката пред да се пренесат во примерокот TX. Треба да поврзете надворешен видео анализатор, монитор или телевизор со HDMI конекција со јадрото TX за да ја потврдите функционалноста.

2.1. Дизајн блок-дијаграм за реемитување HDMI 2.1 RX-TX
Дизајнот за реемитување HDMI RX-TX прampго демонстрира паралелниот повратен јамка на режимот на симплекс канал за HDMI 2.1 со овозможена поддршка FRL.
Слика 4. Блок дијаграм за реемитување HDMI 2.1 RX-TX2.2. Креирање RX-Only или TX-Only Designs
За напредни корисници, можете да го користите дизајнот HDMI 2.1 за да креирате дизајн само за TX или RX.
Слика 5. Потребни компоненти за RX-Only или TX-Only дизајнЗа да користите компоненти само RX или TX, отстранете ги ирелевантните блокови од дизајнот.
Табела 4. Барања за дизајн само RX и само TX

Кориснички барања	Зачувај	Отстрани	Додадете
Само HDMI RX	RX Топ	• TX Top • Врска RX-TX • Потсистем на процесорот • Арбитер на трансивер	–
Само HDMI TX	•TX Топ •Подсистем на процесорот	• Врв RX • Врска RX-TX • Арбитер на трансивер	Генератор на видео обрасци (прилагоден модул или генериран од пакетот за обработка на видео и слика (ВИП))

Покрај промените на RTL, треба да ја уредите и скриптата main.c.
• За дизајни само за HDMI TX, раздвојте го чекањето за статусот на заклучување HDMI RX со отстранување на следните редови и заменете го со
tx_xcvr_reconfig (tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
додека (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { break; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// Reconfig Tx откако rx е заклучен
ако (rx_hdmi_lock == 1) {
ако (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig (rx_frl_rate);
} друго {
tx_xcvr_reconfig (tx_frl_rate);
}}}
• За дизајни само за HDMI RX, чувајте ги само следните линии во скриптата main.c:
REDRIVER_INIT();
hdmi_rx_init();
2.3. Барања за хардвер и софтвер
Интел го користи следниот хардвер и софтвер за тестирање на дизајнот на прampле.
Хардвер

• Комплет за развој на Intel Arria 10 GX FPGA
• Извор на HDMI 2.1 (генератор на Quantum Data 980 48G)
• HDMI 2.1 мијалник (анализатор на Quantum Data 980 48G)
• Bitec HDMI FMC 2.1 ќерка-картичка (ревизија 9)
• HDMI 2.1 кабли од 3 категорија (тестиран со Belkin 48Gbps HDMI 2.1 кабел)

Софтвер

• Верзија на софтверот Intel Quartus Prime Pro Edition 20.1

2.4. Структура на директориумот
Директориумите го содржат генерираното files за HDMI Intel FPGA IP дизајн прampле.
Слика 6. Структура на директориум за дизајн ПрampleТабела 5. Генериран RTL Files

Папки	Files/Потпапки
заеднички	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	output_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.хекс
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_slave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
pll	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	квартус.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
реконфигурирање	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
SDC	a10_hdmi2.sdc
	jtag.sdc

Табела 6. Генерирана симулација Files
Видете на Тест бенч за симулација дел за повеќе информации

Папки	Files
алдек	/aldec.do
	/rivierapro_setup.tcl
каденца	/cds.lib
	/hdl.var
ментор	/ментор.направи
	/msim_setup.tcl
синопсис	/vcs/fileсписок.ѓ
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcelium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
заеднички	/modelsim_files.tcl
	/ривиера_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Табела 7. Генериран софтвер Files

Папки	Files
tx_control_src Забелешка: Папката tx_control исто така содржи дупликати од нив files.	глобално.ч
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	главната.в
	pio_read_write.в
	pio_read_write.ч

2.5. Компоненти за дизајн
Дизајнот на HDMI Intel FPGA IP на прampсе состои од заеднички компоненти од највисоко ниво и HDMI TX и RX врвни компоненти.
2.5.1. HDMI TX компоненти
Врвните компоненти на HDMI TX ги вклучуваат компонентите на највисоко ниво на јадрото TX и IOPLL, контролер за ресетирање на примопредавателот PHY, PHY природен примопредавател, TX PLL, управување со реконфигурација на TX и блокови на излезниот бафер.
Слика 7. Горни компоненти на HDMI TXТабела 8. Топ компоненти на HDMI TX

Модул	Опис
HDMI TX јадро	IP-а прима видео податоци од највисоко ниво и врши помошно кодирање на податоци, кодирање на аудио податоци, кодирање на видео податоци, мешање, TMDS кодирање или пакување.
IOPLL	IOPLL (iopll_frl) го генерира часовникот FRL за јадрото TX. Овој референтен часовник го прима излезниот часовник TX FPLL. Фреквенција на часовник FRL = Брзина на податоци по ленти x 4 / (FRL знаци по часовник x 18)
Контролер за ресетирање на трансивер PHY	Контролерот за ресетирање на трансивер PHY обезбедува сигурна иницијализација на TX примопредавателите. Влезот за ресетирање на овој контролер се активира од највисокото ниво и го генерира соодветниот аналоген и дигитален сигнал за ресетирање до блокот Native PHY на трансиверот според редоследот на ресетирање во блокот. Излезниот сигнал tx_ready од овој блок, исто така, функционира како сигнал за ресетирање на HDMI Intel FPGA IP за да покаже дека примопредавателот е вклучен и работи и подготвен да прима податоци од јадрото.
Примопредавател Native PHY	Блок на тврд примопредавател кој ги прима паралелните податоци од HDMI TX јадрото и ги серијализира податоците од нивното пренесување. Забелешка: За да го исполните барањето за закосување меѓу каналите на HDMI TX, поставете ја опцијата за режим на поврзување на каналот TX во уредувачот на параметри Intel Arria 10 Transceiver Native PHY на Поврзување со PMA и PCS. Исто така, треба да го додадете барањето за ограничување за максимално искривување (set_max_skew) на сигналот за дигитално ресетирање од контролерот за ресетирање на примопредавателот (tx_digitalreset) како што е препорачано во Корисничко упатство за трансивер PHY Intel Arria 10.
TX PLL	Блокот на предавателот PLL го обезбедува серискиот брз часовник на блокот Native PHY на трансиверот. За овој HDMI Intel FPGA IP дизајн прample, fPLL се користи како TX PLL. TX PLL има два референтни часовници. • Референтниот часовник 0 е поврзан со програмабилниот осцилатор (со фреквенција на часовникот TMDS) за режимот TMDS. Во овој дизајн прample, RX TMDS часовникот се користи за поврзување со референтниот часовник 0 за режимот TMDS. Интел ви препорачува да користите програмабилен осцилатор со фреквенција на часовникот TMDS за референтен часовник 0. • Референтниот часовник 1 е поврзан со фиксен такт од 100 MHz за режим FRL.
Управување со реконфигурација на TX	•Во режимот TMDS, блокот за управување со реконфигурација TX го реконфигурира TX PLL за различна излезна фреквенција на часовникот според фреквенцијата на часовникот TMDS на конкретното видео. •Во режимот FRL, блокот за управување со реконфигурација TX го реконфигурира TX PLL за да го снабдува серискиот брз такт за 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps и 12 Gbps според полето FRL_Rate во регистарот 0x31 SCDC. •Блокот за управување со реконфигурација TX го префрла референтниот часовник TX PLL помеѓу референтниот часовник 0 за режимот TMDS и референтниот часовник 1 за режимот FRL.
Излезен тампон	Овој бафер делува како интерфејс за интеракција со I2C интерфејсот на HDMI DDC и компонентите на редиверот.

Табела 9. Стапка на податоци на трансиверот и надampling Factor Секој опсег на фреквенција на часовникот

Режим	Стапка на податоци	Oversampler 1 (2x oversampле)	Oversampler 2 (4x oversampле)	Oversample Фактор	Oversampled брзина на податоци (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Исклучено	2	2000–12000
FRL	3000	Исклучено	Исклучено	1	3000
FRL	6000	Исклучено	Исклучено	1	6000

FRL	8000	Исклучено	Исклучено	1	8000
FRL	10000	Исклучено	Исклучено	1	10000
FRL	12000	Исклучено	Исклучено	1	12000

Слика 8. Тек на низа за реконфигурација на TX2.5.2. HDMI RX компоненти
Врвните компоненти на HDMI RX ги вклучуваат компонентите на највисоко ниво на јадрото RX, опционалниот slave I²C и EDID RAM, IOPLL, контролерот за ресетирање на трансиверот PHY, RX мајчин PHY и блоковите за управување со реконфигурација RX.
Слика 9. Горни компоненти на HDMI RXТабела 10. Горни компоненти на HDMI RX

Модул	Опис
HDMI RX јадро	IP ги прима сериските податоци од трансиверот Native PHY и врши усогласување на податоците, дескрипција на каналот, декодирање TMDS, декодирање на помошни податоци, декодирање на видео податоци, декодирање на аудио податоци и дескрамблирање.
I2C Slave	I2C е интерфејсот што се користи за каналот за податоци за прикажување на мијалникот (DDC) и за каналот за статус и податоци (SCDC). Изворот HDMI го користи DDC за да ги одреди можностите и карактеристиките на лавабото со читање на податочната структура на Enhanced Extended Display Identification Data (E-EDID). 8-битните I2C slave адреси за E-EDID се 0xA0 и 0xA1. LSB го означува типот на пристап: 1 за читање и 0 за запишување. Кога ќе се случи HPD настан, I2C slave одговара на податоците E-EDID со читање од чипот Контролерот само за подлога I2C поддржува и SCDC за HDMI 2.0 и 2.1. 9-битната slave адреса на I2C за SCDC се 0xA8 и 0xA9. Кога ќе се случи HPD настан, I2C slave врши трансакција за пишување или читање до или од SCDC интерфејсот на HDMI RX јадрото. Процесот на обука за врски за врска со фиксна стапка (FRL) се случува и преку I2C За време на HPD настан или кога изворот запишува различна стапка на FRL во регистарот за стапка на FRL (SCDC регистрира 0x31 bit[3:0]), започнува процесот на обука на врската. Забелешка: Овој slave-контролер за I2C за SCDC не е потребен ако HDMI 2.0 или HDMI 2.1 не е наменет

EDID RAM меморија

Дизајнот ги зачувува информациите за EDID користејќи IP RAM 1-порт. Стандарден протокол со сериски автобус со две жици (часовник и податоци) (контролер само за подредени I2C) ја пренесува структурата на податоци E-EDID во согласност со CEA-861-D. Оваа EDID RAM меморија ги складира E-EDID информациите. •Кога е во режим TMDS, дизајнот поддржува EDID премин од TX до RX. За време на преминувањето на EDID, кога TX е поврзан со надворешното мијалник, процесорот Nios II го чита EDID од надворешниот мијалник и запишува во EDID RAM меморијата. • Кога е во режим FRL, процесорот Nios II го запишува претходно конфигурираниот EDID за секоја стапка на поврзување врз основа на параметарот HDMI_RX_MAX_FRL_RATE во скриптата global.h. Користете ги следните HDMI_RX_MAX_FRL_RATE влезови за поддржана стапка на FRL: • 1: 3G 3 ленти • 2: 6G 3 ленти •3: 6G 4 ленти • 4: 8G 4 ленти •5: 10G 4 ленти (стандардно) •6: 12G 4 ленти

IOPLL

HDMI RX користи два IOPLL. • Првиот IOPLL (pll_tmds) го генерира референтниот часовник RX CDR. Овој IOPLL се користи само во режимот TMDS. Референтниот часовник на овој IOPLL го прима часовникот TMDS. Режимот TMDS го користи овој IOPLL бидејќи CDR не може да прима референтни часовници под 50 MHz, а фреквенцијата на часовникот TMDS се движи од 25 MHz до 340 MHz. Овој IOPLL обезбедува часовна фреквенција која е 5 пати поголема од влезниот референтен часовник за опсег на фреквенција помеѓу 25 MHz до 50 MHz и ја обезбедува истата фреквенција на часовникот како влезниот референтен часовник за опсег на фреквенција помеѓу 50 MHz до 340 MHz. • Вториот IOPLL (iopll_frl) го генерира часовникот FRL за RX јадрото. Овој референтен часовник го прима часовникот повратен CDR. Фреквенција на часовник FRL = Брзина на податоци по ленти x 4 / (FRL знаци по часовник x 18)

Контролер за ресетирање на трансивер PHY	Контролерот за ресетирање на трансивер PHY обезбедува сигурна иницијализација на RX примопредавателите. Влезот за ресетирање на овој контролер се активира со реконфигурацијата RX и го генерира соодветниот аналоген и дигитален сигнал за ресетирање до блокот Native PHY на трансиверот според редоследот за ресетирање во блокот.
RX Native PHY	Блок на тврд трансивер кој ги прима сериските податоци од надворешен извор на видео. Ги десеријализира сериските податоци на паралелни податоци пред да ги пренесе податоците на јадрото HDMI RX. Овој блок работи на Enhanced PCS за режим FRL. RX CDR има два референтни часовници. • Референтниот часовник 0 е поврзан со излезниот часовник на IOPLL TMDS (pll_tmds), кој е изведен од часовникот TMDS. • Референтниот часовник 1 е поврзан со фиксен такт од 100 MHz. Во режимот TMDS, RX CDR е реконфигуриран да избира референтен часовник 0, а во режимот FRL, RX CDR е реконфигуриран за да го избере референтниот часовник 1.
Управување со реконфигурација RX	Во режимот TMDS, блокот за управување со реконфигурација RX имплементира кола за откривање брзина со HDMI PLL за да го придвижи RX трансиверот да работи со произволни стапки на поврзување кои се движат од 250 Mbps до 6,000 Mbps. Во режимот FRL, блокот за управување со реконфигурација RX го реконфигурира RX трансиверот да работи со 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps или 12 Gbps во зависност од брзината на FRL во полето за регистрација SCDC_FRL_RATE (0x31[3:0]). Блокот за управување со реконфигурација RX се префрла помеѓу Стандарден PCS/RX за режим TMDS и Подобрен компјутер за режим FRL.Погледнете се на Слика 10 на страница 22.

Слика 10. Тек на секвенца за реконфигурација RX
Сликата го илустрира текот на секвенцата за реконфигурација со повеќе стапки на контролорот кога прима проток на влезни податоци и референтна фреквенција на часовникот, или кога трансиверот е отклучен.2.5.3. Заеднички блокови на највисоко ниво
Вообичаените блокови на највисоко ниво го вклучуваат арбитерот на трансиверот, компонентите за врска RX-TX и потсистемот на процесорот.
Табела 11. Заеднички блокови на највисоко ниво

Модул

Опис

Арбитер на трансивер

Овој генерички функционален блок ги спречува примопредавателите да се рекалибрираат истовремено кога RX или TX примопредавателите во истиот физички канал бараат реконфигурација. Истовремената рекалибрација влијае на апликациите каде RX и TX примопредаватели во истиот канал се доделени на независни IP имплементации. Овој арбитер на трансиверот е продолжување на резолуцијата препорачана за спојување на симплекс TX и симплекс RX во истиот физички канал. Овој арбитер на примопредаватели, исто така, помага во спојување и арбитража на барањата за реконфигурација RX и TX мапирани со меморија на Avalon®, насочени кон симплекс RX и TX примопредаватели во рамките на каналот, бидејќи до интерфејсот за реконфигурација на примопредавателите може да се пристапи само последователно. Поврзувањето на интерфејсот помеѓу арбитерот на трансиверот и блоковите на Native PHY/PHY контролер за ресетирање на TX/RX во овој дизајн, пр.ample демонстрира генерички режим кој се применува за која било IP комбинација со помош на арбитер на трансиверот. Арбитерот на примопредавателот не е потребен кога во каналот се користи само примопредавател RX или TX. Арбитерот на примопредавателот го идентификува барателот на реконфигурација преку неговите интерфејси за реконфигурација мапирани со меморијата Avalon и осигурува дека соодветните tx_reconfig_cal_busy или rx_reconfig_cal_busy се соодветно затворени. За HDMI апликации, само RX иницира реконфигурација. Со канализирање на барањето за реконфигурација мапирано со меморијата на Avalon преку арбитерот, арбитерот идентификува дека барањето за реконфигурација потекнува од RX, кој потоа го спречува tx_reconfig_cal_busy од тврдењето и дозволува rx_reconfig_cal_busy да се тврди. Отворот го спречува TX трансиверот да се премести во режим на калибрација ненамерно. Забелешка: Бидејќи HDMI бара само реконфигурација RX, сигналите tx_reconfig_mgmt_* се исклучени. Исто така, интерфејсот мапиран со меморија на Avalon не е потребен помеѓу арбитерот и блокот TX Native PHY. Блоковите се доделуваат на интерфејсот во дизајнот прampза да се демонстрира генеричко поврзување на арбитер на трансиверот со TX/RX Native PHY/PHY контролер за ресетирање

Врска RX-TX

• Излезот на видео податоци и сигналите за синхронизација од јадрото на HDMI RX преку DCFIFO низ домените на видео часовникот RX и TX. • Приклучокот за помошни податоци на HDMI TX јадрото ги контролира помошните податоци што течат низ DCFIFO преку заден притисок. Позадинскиот притисок осигурува дека нема нецелосен помошен пакет на приклучокот за помошни податоци. • Овој блок врши и надворешно филтрирање: — Го филтрира пакетот за регенерација на аудио податоци и аудио часовник од помошниот проток на податоци пред да се пренесат во приклучокот за помошни податоци со јадрото HDMI TX. — Филтрира инфорамка со висок динамички опсег (HDR) од помошните податоци HDMI RX и вметнува пр.ampлејте HDR InfoFrame до помошните податоци на HDMI TX преку мултиплексерот за стриминг Avalon.

Потсистем на процесорот

Потсистемот на процесорот функционира како SCDC и DDC контролери и контролер за реконфигурација на изворот. • Изворниот SCDC контролер го содржи главниот контролер I2C. Главниот контролер I2C ја пренесува структурата на податоци SCDC од изворот FPGA до надворешното мијалник за работа со HDMI 2.0. За прampтака, ако појдовниот поток на податоци е 6,000 Mbps, процесорот Nios II му наредува на главниот контролер I2C да ги ажурира битовите TMDS_BIT_CLOCK_RATIO и SCRAMBLER_ENABLE од конфигурацискиот регистар на мијалник TMDS на 1. • Истиот I2C господар ја пренесува и структурата на податоци DDC (E-EDID) помеѓу изворот HDMI и надворешното мијалник. • Процесорот Nios II делува како контролер за реконфигурација за изворот HDMI. Процесорот се потпира на периодичното откривање брзина од модулот за управување со реконфигурација RX за да одреди дали TX бара реконфигурација. Службениот преведувач мапиран со меморија на Avalon го обезбедува интерфејсот помеѓу главниот интерфејс со мемориски мапиран Avalon процесор Nios II и slave интерфејсите мапирани со меморија на Avalon на IOPLL и TX Native PHY на надворешно инстанцираниот извор на HDMI. • Изведете обука за врски преку I2C главен интерфејс со надворешен мијалник

2.6. Вметнување и филтрирање на инфорамка со динамички опсег и совладување (HDR).
Дизајнот на HDMI Intel FPGA IP на прampвклучува демонстрација на вметнување HDR InfoFrame во систем RX-TX loopback.
Верзијата 2.0b на спецификациите за HDMI овозможува пренос на динамички опсег и мастеринг инфорамка преку помошниот пренос на HDMI. Во демонстрацијата, блокот на генератор на помошни пакети го поддржува вметнувањето HDR. Треба само да го форматирате планираниот HDR InfoFrame пакет како што е наведено во табелата со список со сигнали на модулот и вметнувањето на HDR InfoFrame се случува еднаш на секоја видео рамка.
Во овој ексampво конфигурацијата, во случаи кога дојдовниот помошен пренос веќе вклучува HDR InfoFrame, проследената HDR содржина се филтрира. Филтрирањето избегнува да се пренесат конфликтни HDR инфорамки и осигурува дека само вредностите наведени во HDR SampСе користат модул за податоци.
Слика 11. Врска RX-TX со динамички опсег и мастеринг на вметнување инфорамка
Сликата го прикажува блок дијаграмот на врската RX-TX, вклучувајќи го динамичкиот опсег и вметнувањето на мастеринг инфорамка во помошниот проток на јадрото HDMI TX.Табела 12. Сигнали за вметнување на помошни податоци (aux_retransmit).

Сигнал	Насока	Ширина	Опис
Часовник и ресетирање
clk	Влез	1	Внесување на часовникот. Овој часовник треба да се поврзе со видео часовникот.
ресетирање	Влез	1	Ресетирајте го влезот.

Сигнали за помошни пакети
tx_aux_податоци	Излез	72	TX Излез на помошен пакет од мултиплексерот.
tx_aux_valid	Излез	1
tx_aux_ready	Излез	1
tx_aux_sop	Излез	1
tx_aux_eop	Излез	1
rx_aux_data	Влез	72	RX Помошни податоци се пренесуваат до модулот за филтер за пакети пред да влезат во мултиплексерот.
rx_aux_valid	Влез	1
rx_aux_sop	Влез	1
rx_aux_eop	Влез	1

Контролен сигнал
hdmi_tx_vsync	Влез	1	HDMI TX Видео Vsync. Овој сигнал треба да се синхронизира со доменот на часовникот за брзина на врската. Јадрото ја вметнува HDR InfoFrame во помошниот поток на растечкиот раб на овој сигнал

Табела 13. Модул за податоци за HDR (altera_hdmi_hdr_infoframe) Сигнали

Сигнал	Насока	Ширина	Опис
hb0	Излез	8	Бајт на заглавието 0 од динамичкиот опсег и мастеринг на инфорамка: шифра од типот InfoFrame.
hb1	Излез	8	Бајт на заглавие 1 од Динамичкиот опсег и совладување на инфорамката: број на верзијата на Инфорамка.
hb2	Излез	8	Бајт на заглавие 2 од динамичкиот опсег и совладување на инфорамката: должина на инфорамката.
pb	Влез	224	Бајт на податоци на динамичкиот опсег и мастеринг инфорамка.

Табела 14. Динамички опсег и совладување на полиња на битови од бајти на бајти на податоци

Бит-поле	Дефиниција	Статични метаподатоци Тип 1
7:0	Бајт на податоци 1: {5'h0, EOTF[2:0]}
15:8	Бајт на податоци 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Бајт на податоци 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Бајт на податоци 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Бајт на податоци 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Бајт на податоци 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Бајт на податоци 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Бајт на податоци 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Бајт на податоци 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Бајт на податоци 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Бајт на податоци 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Бајт на податоци 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Бајт на податоци 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Бајт на податоци 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Бајт на податоци 15: Static_Metadata_Descriptor	бела_точка_x, LSB
127:120	Бајт на податоци 16: Static_Metadata_Descriptor	бела_точка_x, MSB
135:128	Бајт на податоци 17: Static_Metadata_Descriptor	white_point_y, LSB
143:136	Бајт на податоци 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Бајт на податоци 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Бајт на податоци 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Бајт на податоци 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Бајт на податоци 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Бајт на податоци 23: Static_Metadata_Descriptor	Максимално ниво на светлина на содржина, LSB
191:184	Бајт на податоци 24: Static_Metadata_Descriptor	Максимално ниво на светлина на содржина, MSB
199:192	Бајт на податоци 25: Static_Metadata_Descriptor	Максимално просечно ниво на светлина на рамката, LSB
207:200	Бајт на податоци 26: Static_Metadata_Descriptor	Максимално просечно ниво на светлина на рамката, MSB
215:208	Резервирано
223:216	Резервирано

Оневозможување HDR вметнување и филтрирање
Оневозможувањето на вметнувањето и филтерот HDR ви овозможува да го потврдите реемитувањето на HDR содржината што е веќе достапна во изворниот помошен поток без никакви измени во дизајнот RX-TX Retransmit exampле.
За да го исклучите вметнувањето и филтрирањето на HDR InfoFrame:

1. Поставете block_ext_hdr_infoframe на 1'b0 во rxtx_link.v file за да се спречи филтрирање на HDR InfoFrame од протокот на помошни.
2. Поставете multiplexer_in0_valid на примерот avalon_st_multiplexer во altera_hdmi_aux_hdr.v file до 1'b0 за да се спречи генератор на помошни пакети да формира и вметнува дополнителна HDR InfoFrame во протокот на помошниот TX.

2.7. Проток на софтвер за дизајн
Во главниот тек на софтверот за дизајнирање, процесорот Nios II ја конфигурира поставката за повторен драјвер TI и ги иницијализира патеките TX и RX при вклучувањето.
Слика 12. Проток на софтвер во скриптата main.c
Софтверот извршува временска јамка за да ги следи промените на мијалникот и изворот и да реагира на промените. Софтверот може да предизвика реконфигурација на TX, обука за TX линк и да започне да пренесува видео.
Слика 13. Табела на текови за иницијализација на патеката TX Иницијализирајте ја патеката TXСлика 14. Табела за иницијализација на патеката RXСлика 15. Табела на текови за реконфигурација и обука за врски на TXСлика 16. Процес за обука за поврзување LTS:3 со специфична табела на проток на FRLСлика 17. Табела за пренос на видео HDMI TX2.8. Водење на дизајнот во различни стапки на FRL
Може да го извршите вашиот дизајн со различни стапки на FRL, освен стандардната стапка на FRL на надворешниот мијалник.
За да го извршите дизајнот во различни стапки на FRL:

1. Вклучете го вградениот прекинувач user_dipsw0 во позиција ON.
2. Отворете ја командната школка Nios II, а потоа напишете nios2-terminal
3. Внесете ги следните команди и притиснете Enter за да ги извршите.

Команда	Опис
h	Покажете го менито за помош.
r0	Ажурирајте ја максималната способност на RX FRL на FRL стапка 0 (само TMDS).
r1	Ажурирајте ја максималната способност на RX FRL на FRL брзина 1 (3 Gbps).
r2	Ажурирајте ја максималната способност за RX FRL на FRL брзина 2 (6 Gbps, 3 ленти).
r3	Ажурирајте ја максималната способност за RX FRL на FRL брзина 3 (6 Gbps, 4 ленти).
r4	Ажурирајте ја максималната способност на RX FRL на FRL брзина 4 (8 Gbps).
r5	Ажурирајте ја максималната способност на RX FRL на FRL брзина 5 (10 Gbps).
r6	Ажурирајте ја максималната способност на RX FRL на FRL брзина 6 (12 Gbps).
t1	TX ја конфигурира брзината на врската до стапката на FRL 1 (3 Gbps).
t2	TX ја конфигурира брзината на врската до брзината на FRL 2 (6 Gbps, 3 ленти).
t3	TX ја конфигурира брзината на врската до брзината на FRL 3 (6 Gbps, 4 ленти).
t4	TX ја конфигурира брзината на врската до стапката на FRL 4 (8 Gbps).
t5	TX ја конфигурира брзината на врската до стапката на FRL 5 (10 Gbps).
t6	TX ја конфигурира брзината на врската до стапката на FRL 6 (12 Gbps).

2.9. Шема за такт
Шемата за тактирање ги илустрира домените на часовникот во дизајнот на HDMI Intel FPGA IP, пр.ampле.
Слика 18. HDMI 2.1 Дизајн Прample Clocking ШемаТабела 15. Сигнали на шема на такт

Часовник	Име на сигналот во дизајнот	Опис
Управувачки часовник	mgmt_clk	Бесплатен работен часовник од 100 MHz за овие компоненти: • Avalon-MM интерфејси за реконфигурација — Потребниот опсег на фреквенција е помеѓу 100–125 MHz. • Контролор за ресетирање PHY за секвенца за ресетирање на примопредавател — Потребниот опсег на фреквенција е помеѓу 1–500 MHz. • Реконфигурација на IOPLL — Максималната фреквенција на часовникот е 100 MHz. • Управување со реконфигурација RX • Управување со реконфигурација на TX • Процесор • I2C Master
I2C часовник	i2c_clk	Влез за часовник од 100 MHz што ги отсликува I2C slave, излезните бафери, SCDC регистрите и процесот на обука за поврзување во HDMI RX јадрото и EDID RAM меморијата.
TX PLL Референтен часовник 0	tx_tmds_clk	Референтен часовник 0 на TX PLL. Фреквенцијата на часовникот е иста како и очекуваната фреквенција на часовникот TMDS од каналот за часовник HDMI TX TMDS. Овој референтен часовник се користи во режимот TMDS. За овој HDMI дизајн прampЛе, овој часовник е поврзан со часовникот RX TMDS за демонстрација. Во вашата апликација, треба да обезбедите посветен часовник со TMDS фреквенција на часовникот од програмабилен осцилатор за подобри перформанси на нервоза.

		Забелешка: Не користете примопредавател RX пин како референтен часовник TX PLL. Вашиот дизајн нема да се вклопи ако го поставите HDMI TX refclk на RX пин.
TX PLL Референтен часовник 1	txfpll_refclk1/ rxphy_cdr_refclk1	Референтен часовник на TX PLL и RX CDR, како и IOPLL за vid_clk. Фреквенцијата на часовникот е 100 MHz.
TX PLL Сериски часовник	tx_bonding_clocks	Сериски брз часовник генериран од TX PLL. Фреквенцијата на часовникот е поставена врз основа на брзината на пренос на податоци.
TX примопредавател Часовник надвор	tx_clk	Часовникот е обновен од примопредавателот, а фреквенцијата варира во зависност од брзината на податоци и симболите по часовник. Фреквенција на часовник на TX примопредавател = Брзина на податоци на трансиверот/ Ширина на трансиверот За овој HDMI дизајн прampтака, TX примопредавателот такт надвор од каналот 0 го отчукува влезот на јадрото на TX трансиверот (tx_coreclkin), референтниот часовник на брзината на врската IOPLL (pll_hdmi) и референтниот часовник за видео и FRL IOPLL (pll_vid_frl).
Видео часовник	tx_vid_clk/rx_vid_clk	Видео часовник до јадрото TX и RX. Часовникот работи на фиксна фреквенција од 225 MHz.
TX/RX FRL часовник	tx_frl_clk/rx_frl_clk	FRL часовник до за TX и RX јадро.
RX TMDS часовник	rx_tmds_clk	Канал за часовник TMDS од конекторот HDMI RX и се поврзува со IOPLL за да го генерира референтниот часовник за референтниот часовник CDR 0. Јадрото го користи овој часовник кога е во режим TMDS.
Референтен часовник RX CDR 0	rxphy_cdr_refclk0	Референтен часовник 0 до RX CDR. Овој часовник е изведен од часовникот RX TMDS. Фреквенцијата на часовникот RX TMDS се движи од 25 MHz до 340 MHz додека минималната референтна фреквенција на RX CDR е 50 MHz. IOPLL се користи за генерирање на фреквенција од 5 часовници за TMDS часовникот помеѓу 25 MHz до 50 MHz и генерирање на истата фреквенција на часовникот за TMDS часовникот помеѓу 50 MHz – 340 MHz.
Излез од часовникот на трансиверот RX	rx_clk	Часовникот е обновен од примопредавателот, а фреквенцијата варира во зависност од брзината на податоци и ширината на примопредавателот. Фреквенција на часовник на RX примопредавател = Брзина на податоци на трансиверот/ Ширина на трансиверот За овој HDMI дизајн прampLe, RX примопредавателот такт надвор од каналот 1 го тактизира влезот на јадрото на RX трансиверот (rx_coreclkin) и референтниот часовник FRL IOPLL (pll_frl).

2.10. Сигнали за интерфејс
Во табелите се наведени сигналите за HDMI дизајнот на прample со овозможено FRL.
Табела 16. Сигнали од највисоко ниво

Сигнал	Насока	Ширина	Опис
Вграден осцилаторски сигнал
clk_fpga_b3_p	Влез	1	Слободен работен часовник од 100 MHz за референтен часовник на јадрото.
refclk4_p	Влез	1	Слободен работен часовник од 100 MHz за референтен часовник на примопредавател.

Кориснички копчиња и LED диоди
user_pb	Влез	3	Притиснете го копчето за да ја контролирате функционалноста за дизајн на HDMI Intel FPGA IP.
cpu_resetn	Влез	1	Глобално ресетирање.
user_led_g	Излез	8	Зелен LED дисплеј. Се однесуваат на Хардверско поставување на страница 48 за повеќе информации за LED функциите.
user_dipsw	Влез	1	DIP прекинувач дефиниран од корисникот. Се однесуваат на Хардверско поставување на страница 48 за повеќе информации за функциите на DIP прекинувачот.

Иглички за ќеркичка картичка HDMI FMC на портата B FMC
fmcb_gbtclk_m2c_p_0	Влез	1	HDMI RX TMDS часовник.
fmcb_dp_m2c_p	Влез	4	HDMI RX часовник, црвени, зелени и сини канали за податоци.
fmcb_dp_c2m_p	Излез	4	HDMI TX часовник, црвени, зелени и сини канали за податоци.
fmcb_la_rx_p_9	Влез	1	Откривање на напојување HDMI RX +5V.
fmcb_la_rx_p_8	Излез	1	Откривање на топол приклучок HDMI RX.
fmcb_la_rx_n_8	Влез	1	HDMI RX I2C SDA за DDC и SCDC.
fmcb_la_tx_p_10	Влез	1	HDMI RX I2C SCL за DDC и SCDC.
fmcb_la_tx_p_12	Влез	1	Откривање на топол приклучок HDMI TX.
fmcb_la_tx_n_12	Влез	1	HDMI I2C SDA за DDC и SCDC.
fmcb_la_rx_p_10	Влез	1	HDMI I2C SCL за DDC и SCDC.
fmcb_la_tx_n_9	Влез	1	HDMI I2C SDA за контрола на повторен двигател.
fmcb_la_rx_p_11	Влез	1	HDMI I2C SCL за контрола на повторен драјвер.
fmcb_la_tx_n_13	Излез	1	HDMI TX +5V Забелешка: Достапно само кога Bitec HDMI Daughter Card Revision 9 е избрано.

Табела 17. Сигнали на врвно ниво на HDMI RX

Сигнал	Насока	Ширина	Опис
Сигнали за часовник и ресетирање
mgmt_clk	Влез	1	Влез на системски часовник (100 MHz).
ресетирање	Влез	1	Влез за ресетирање на системот.
rx_tmds_clk	Влез	1	HDMI RX TMDS часовник.
i2c_clk	Влез	1	Влез со часовник за интерфејс DDC и SCDC.

Сигнали за часовник и ресетирање
rxphy_cdr_refclk1	Влез	1	Влез на часовник за референтен часовник RX CDR 1. Фреквенцијата на часовникот е 100 MHz.
rx_vid_clk	Излез	1	Излез на видео часовник.
sys_init	Излез	1	Иницијализација на системот за ресетирање на системот по вклучувањето.

RX Трансивер и IOPLL сигнали
rxpll_tmds_locked	Излез	1	Покажува дека часовникот TMDS IOPLL е заклучен.
rxpll_frl_locked	Излез	1	Покажува дека FRL часовникот IOPLL е заклучен.
rxphy_serial_data	Влез	4	HDMI сериски податоци до RX Native PHY.
rxphy_ready	Излез	1	Покажува дека RX Native PHY е подготвен.
rxphy_cal_busy_raw	Излез	4	RX Native PHY калибрација е зафатена со арбитерот на примопредавателот.
rxphy_cal_busy_gated	Влез	4	Калибрација зафатен сигнал од арбитер на трансиверот до RX Native PHY.
rxphy_rcfg_slave_write	Влез	4	Реконфигурација на трансиверот Авалон интерфејс мапиран со меморија од RX Native PHY до арбитер на трансиверот.
rxphy_rcfg_slave_read	Влез	4
rxphy_rcfg_slave_address	Влез	40
rxphy_rcfg_slave_writedata	Влез	128
rxphy_rcfg_slave_readdata	Излез	128
rxphy_rcfg_slave_waitrequest	Излез	4

Управување со реконфигурација RX
rxphy_rcfg_busy	Излез	1	Сигнал за зафатен за реконфигурација RX.
rx_tmds_freq	Излез	24	Мерење на фреквенцијата на часовникот на HDMI RX TMDS (во 10 ms).
rx_tmds_freq_valid	Излез	1	Покажува дека мерењето на фреквенцијата на часовникот RX TMDS е валидно.
rxphy_os	Излез	1	Oversampлинг фактор: •0: 1x oversampлинг • 1: 5× надampлинг
rxphy_rcfg_master_write	Излез	1	Управување со реконфигурација RX.
rxphy_rcfg_master_read	Излез	1
rxphy_rcfg_master_address	Излез	12
rxphy_rcfg_master_writedata	Излез	32
rxphy_rcfg_master_readdata	Влез	32
rxphy_rcfg_master_waitrequest	Влез	1

HDMI RX Основни сигнали
rx_vid_clk_locked	Влез	1	Укажува дека vid_clk е стабилен.
rxcore_frl_rate	Излез	4	Ја означува стапката на FRL што работи јадрото RX. • 0: Наследен режим (TMDS) • 1: 3 Gbps 3 ленти • 2: 6 Gbps 4 ленти • 3: 6 Gbps 4 ленти • 4: 8 Gbps 4 ленти • 5: 10 Gbps 4 ленти • 6: 12 Gbps 4 ленти • 7-15: Резервирани
rxcore_frl_locked	Излез	4	Секој бит ја означува специфичната лента што постигнала FRL заклучување. FRL се заклучува кога јадрото RX успешно ќе изврши порамнување, отсекување и постигнува заклучување на лентата. • За режимот со 3 ленти, заклучувањето на лентата се постигнува кога јадрото RX добива Scrambler Reset (SR) или Start-Super-Block (SSB) за секои 680 FRL периоди на знаци најмалку 3 пати. • За режимот со 4 ленти, заклучувањето на лентата се постигнува кога јадрото RX добива Scrambler Reset (SR) или Start-Super-Block (SSB) за секои 510 FRL периоди на знаци најмалку 3 пати.
rxcore_frl_ffe_levels	Излез	4	Одговара на битот FFE_level во битот за регистар SCDC 0x31 [7:4] во јадрото RX.
rxcore_frl_flt_ready	Влез	1	Тврди да покаже дека RX е подготвен за да започне процесот на обука за врски. Кога е наведен, битот FLT_ready во регистарот SCDC 0x40 бит 6 е ​​исто така наведен.
rxcore_frl_src_test_config	Влез	8	Ги одредува конфигурациите за тестирање на изворот. Вредноста е запишана во регистарот за конфигурација на тестот SCDC во регистарот SCDC 0x35.
rxcore_tbcr	Излез	1	Го покажува односот TMDS бит-такт; одговара на регистарот TMDS_Bit_Clock_Ratio во регистарот SCDC 0x20 бит 1. • Кога работи во режим HDMI 2.0, овој бит е наведен. Го покажува односот TMDS бит-такт од 40:1. • Кога работи во HDMI 1.4b, овој бит не е наведен. Го покажува односот TMDS бит-такт од 10:1. • Овој бит не се користи за режимот FRL.
rxcore_scrambler_enable	Излез	1	Покажува дали примените податоци се измешани; одговара на полето Scrambling_Enable во регистарот SCDC 0x20 бит 0.
rxcore_audio_de	Излез	1	HDMI RX основни аудио интерфејси Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
rxcore_audio_data	Излез	256
rxcore_audio_info_ai	Излез	48

rxcore_audio_N	Излез	20
rxcore_audio_CTS	Излез	20
rxcore_audio_metadata	Излез	165
rxcore_audio_format	Излез	5
rxcore_aux_pkt_data	Излез	72	Помошни интерфејси со основни HDMI RX Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
rxcore_aux_pkt_addr	Излез	6
rxcore_aux_pkt_wr	Излез	1
rxcore_aux_data	Излез	72
rxcore_aux_sop	Излез	1
rxcore_aux_eop	Излез	1
rxcore_aux_valid	Излез	1
rxcore_aux_error	Излез	1
rxcore_gcp	Излез	6	Сигнали на страничниот опсег на јадрото HDMI RX Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
rxcore_info_avi	Излез	123
rxcore_info_vsi	Излез	61
rxcore_locked	Излез	1	HDMI RX основни видео порти Забелешка: Н = пиксели по часовник Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
rxcore_vid_data	Излез	N*48
rxcore_vid_vsync	Излез	N
rxcore_vid_hsync	Излез	N
rxcore_vid_de	Излез	N
rxcore_vid_valid	Излез	1
rxcore_vid_lock	Излез	1
rxcore_mode	Излез	1	Контрола на јадрото и статусни приклучоци за HDMI RX. Забелешка: Н = симболи по часовник Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
rxcore_ctrl	Излез	N*6
rxcore_color_depth_sync	Излез	2
hdmi_5v_detect	Влез	1	Откривање на HDMI RX 5V и откривање топла приклучок. Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
hdmi_rx_hpd	Излез	1
rx_hpd_trigger	Влез	1

I2C Сигнали
hdmi_rx_i2c_sda	Влез	1	HDMI RX DDC и SCDC интерфејс.
hdmi_rx_i2c_scl	Влез	1

RX EDID RAM сигнали
edid_ram_access	Влез	1	HDMI RX EDID RAM пристап интерфејс.

edid_ram_address	Влез	8	Поставете edid_ram_access кога сакате да пишувате или читате од EDID RAM-от, во спротивно овој сигнал треба да се одржува на ниско ниво. Кога потврдувате edid_ram_access, сигналот за топла приклучок се намалува за да дозволи пишување или читање на EDID RAM меморијата. Кога ќе заврши пристапот до EDID RAM меморијата, треба да се откажете од edid_ram_assess и да се потврди сигналот на hotplug. Изворот ќе го прочита новиот EDID поради префрлањето на сигналот за топла приклучок.
edid_ram_write	Влез	1
edid_ram_read	Влез	1
edid_ram_readdata	Излез	8
edid_ram_writedata	Влез	8
edid_ram_waitrequest	Излез	1

Табела 18.HDMI TX сигнали на највисоко ниво

Сигнал	Насока	Ширина	Опис
Сигнали за часовник и ресетирање
mgmt_clk	Влез	1	Влез на системски часовник (100 MHz).
ресетирање	Влез	1	Влез за ресетирање на системот.
tx_tmds_clk	Влез	1	HDMI RX TMDS часовник.
txfpll_refclk1	Влез	1	Влез на часовник за референтен часовник TX PLL 1. Фреквенцијата на часовникот е 100 MHz.
tx_vid_clk	Излез	1	Излез на видео часовник.
tx_frl_clk	Излез	1	Излез на часовникот FRL.
sys_init	Влез	1	Иницијализација на системот за ресетирање на системот по вклучувањето.
tx_init_done	Влез	1	TX иницијализација за ресетирање на блокот за управување со реконфигурација TX и интерфејсот за реконфигурација на трансиверот.

TX трансивер и IOPLL сигнали
txpll_frl_locked	Излез	1	Покажува дека часовникот за брзина на врската и FRL часовникот IOPLL е заклучен.
txfpll_locked	Излез	1	Покажува дека TX PLL е заклучен.
txphy_serial_data	Излез	4	HDMI сериски податоци од TX Native PHY.
txphy_ready	Излез	1	Покажува дека TX Native PHY е подготвен.
txphy_cal_busy	Излез	1	TX Native PHY калибрација сигнал зафатен.
txphy_cal_busy_raw	Излез	4	Калибрација зафатен сигнал до арбитер на трансиверот.
txphy_cal_busy_gated	Влез	4	Сигнал за зафатен калибрација од арбитерот на трансиверот до TX Native PHY.
txphy_rcfg_busy	Излез	1	Покажува дека реконфигурацијата на TX PHY е во тек.
txphy_rcfg_slave_write	Влез	4	Реконфигурација на трансиверот Авалон интерфејс мапиран со меморија од TX Native PHY до арбитер на трансиверот.
txphy_rcfg_slave_read	Влез	4
txphy_rcfg_slave_address	Влез	40
txphy_rcfg_slave_writedata Влез 128 txphy_rcfg_slave_readdata Излез 128 txphy_rcfg_slave_waitrequest Излез 4

Управување со реконфигурација на TX
tx_tmds_freq	Влез	24	Вредност на фреквенцијата на часовникот HDMI TX TMDS (во 10 ms).
tx_os	Излез	2	Oversampлинг фактор: • 0: 1x oversampлинг •1: 2× надampлинг •2: 8x oversampлинг
txphy_rcfg_master_write	Излез	1	TX управување со реконфигурација Авалон интерфејс мапиран со меморија до арбитер на примопредавател.
txphy_rcfg_master_read	Излез	1
txphy_rcfg_master_address	Излез	12
txphy_rcfg_master_writedata	Излез	32
txphy_rcfg_master_readdata	Влез	32
txphy_rcfg_master_waitrequest	Влез	1
tx_reconfig_done	Излез	1	Покажува дека процесот на реконфигурација на TX е завршен.

HDMI TX Основни сигнали
tx_vid_clk_locked	Влез	1	Укажува дека vid_clk е стабилен.
txcore_ctrl	Влез	N*6	Интерфејси за контрола на јадрото HDMI TX. Забелешка: Н = пиксели по часовник Видете на Изворни интерфејси дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
txcore_mode	Влез	1
txcore_audio_de	Влез	1	Аудио интерфејси со основни HDMI TX. Видете на Изворни интерфејси дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
txcore_audio_mute	Влез	1
txcore_audio_data	Влез	256
txcore_audio_info_ai	Влез	49
txcore_audio_N	Влез	20
txcore_audio_CTS	Влез	20
txcore_audio_metadata	Влез	166
txcore_audio_format	Влез	5
txcore_aux_ready	Излез	1	Помошни интерфејси со основни HDMI TX. Видете на Изворни интерфејси дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
txcore_aux_data	Влез	72
txcore_aux_sop	Влез	1
txcore_aux_eop	Влез	1

txcore_aux_valid	Влез	1
txcore_gcp	Влез	6	Сигнали на страничниот опсег на јадрото HDMI TX. Видете на Изворни интерфејси дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
txcore_info_avi	Влез	123
txcore_info_vsi	Влез	62
txcore_i2c_master_write	Влез	1	TX I2C master Авалон интерфејс мапиран со меморија со I2C господар внатре во јадрото TX. Забелешка: Овие сигнали се достапни само кога ќе го вклучите Вклучете I2C параметар.
txcore_i2c_master_read	Влез	1
txcore_i2c_master_address	Влез	4
txcore_i2c_master_writedata	Влез	32
txcore_i2c_master_readdata	Излез	32
txcore_vid_data	Влез	N*48	HDMI TX основни видео порти. Забелешка: Н = пиксели по часовникRef ер на Изворни интерфејси дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
txcore_vid_vsync	Влез	N
txcore_vid_hsync	Влез	N
txcore_vid_de	Влез	N
txcore_vid_ready	Излез	1
txcore_vid_overflow	Излез	1
txcore_vid_valid	Влез	1
txcore_frl_rate	Влез	4	Интерфејси на регистарот SCDC.
txcore_frl_pattern	Влез	16
txcore_frl_start	Влез	1
txcore_scrambler_enable	Влез	1
txcore_tbcr	Влез	1

I2C Сигнали
nios_tx_i2c_sda_in	Излез	1	TX I2C Master интерфејс за SCDC и DDC од процесорот Nios II до излезниот бафер. Забелешка: Ако го вклучите Вклучете I2C параметар, овие сигнали ќе бидат поставени во јадрото TX и нема да бидат видливи на ова ниво.
nios_tx_i2c_scl_in	Излез	1
nios_tx_i2c_sda_oe	Влез	1
nios_tx_i2c_scl_oe	Влез	1
nios_ti_i2c_sda_in	Излез	1	TX I2C Master интерфејс од процесорот Nios II до излезниот тампон за контрола на TI редиверот на ќерката картичка Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Излез	1
nios_ti_i2c_sda_oe	Влез	1
nios_ti_i2c_scl_oe	Влез	1
hdmi_tx_i2c_sda	Влез	1	TX I2C интерфејси за SCDC и DDC интерфејси од излезниот бафер до конекторот HDMI TX.
hdmi_tx_i2c_scl	Влез	1
hdmi_tx_ti_i2c_sda	Влез	1	TX I2C се поврзува од излезниот тампон до TI редиверот на ќерката картичка Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Влез	1

tx_hpd_req	Излез	1	HDMI TX hotplug открива интерфејси.
hdmi_tx_hpd_n	Влез	1

Табела 19. Сигнали на арбитер на трансиверот

Сигнал	Насока	Ширина	Опис
clk	Влез	1	Часовник за реконфигурација. Овој часовник мора да го дели истиот часовник со блоковите за управување со реконфигурација.
ресетирање	Влез	1	Сигнал за ресетирање. Ова ресетирање мора да го дели истото ресетирање со блоковите за управување со реконфигурација.
rx_rcfg_en	Влез	1	Сигнал за овозможување на реконфигурација RX.
tx_rcfg_en	Влез	1	TX сигнал за овозможување реконфигурација.
rx_rcfg_ch	Влез	2	Покажува кој канал да се реконфигурира на јадрото RX. Овој сигнал мора секогаш да остане наведен.
tx_rcfg_ch	Влез	2	Покажува кој канал да се реконфигурира на јадрото TX. Овој сигнал мора секогаш да остане наведен.
rx_reconfig_mgmt_write	Влез	1	Реконфигурација Авалон интерфејси мапирани со меморија од управувањето со реконфигурација RX.
rx_reconfig_mgmt_read	Влез	1
rx_reconfig_mgmt_address	Влез	10
rx_reconfig_mgmt_writedata	Влез	32
rx_reconfig_mgmt_readdata	Излез	32
rx_reconfig_mgmt_waitrequest	Излез	1
tx_reconfig_mgmt_write	Влез	1	Реконфигурација Авалон интерфејси мапирани со меморија од управувањето со реконфигурација на TX.
tx_reconfig_mgmt_read	Влез	1
tx_reconfig_mgmt_address	Влез	10
tx_reconfig_mgmt_writedata	Влез	32
tx_reconfig_mgmt_readdata	Излез	32
tx_reconfig_mgmt_waitrequest	Излез	1
reconfig_write	Излез	1	Реконфигурација Авалон мемориски мапирани интерфејси со примопредавателот.
reconfig_read	Излез	1
reconfig_address	Излез	10
reconfig_writedata	Излез	32
rx_reconfig_readdata	Влез	32
rx_reconfig_waitrequest	Влез	1
tx_reconfig_readdata	Влез	1
tx_reconfig_waitrequest	Влез	1

rx_cal_busy	Влез	1	Сигнал за статусот на калибрација од RX трансиверот.
tx_cal_busy	Влез	1	Сигнал за статусот на калибрација од TX трансиверот.
rx_reconfig_cal_busy	Излез	1	Сигнал за статусот на калибрација до контролата за ресетирање на RX трансиверот PHY.
tx_reconfig_cal_busy	Излез	1	Сигнал за статусот на калибрација од контролата за ресетирање на TX трансиверот PHY.

Табела 20. Сигнали за врска RX-TX

Сигнал	Насока	Ширина	Опис
vid_clk	Влез	1	HDMI видео часовник.
rx_vid_lock	Влез	3	Го покажува статусот на видео заклучување HDMI RX.
rx_vid_valid	Влез	1	HDMI RX видео интерфејси.
rx_vid_de	Влез	N
rx_vid_hsync	Влез	N
rx_vid_vsync	Влез	N
rx_vid_data	Влез	N*48
rx_aux_eop	Влез	1	Помошни интерфејси за HDMI RX.
rx_aux_sop	Влез	1
rx_aux_valid	Влез	1
rx_aux_data	Влез	72
tx_vid_de	Излез	N	HDMI TX видео интерфејси. Забелешка: Н = пиксели по часовник
tx_vid_hsync	Излез	N
tx_vid_vsync	Излез	N
tx_vid_data	Излез	N*48
tx_vid_valid	Излез	1
tx_vid_ready	Влез	1
tx_aux_eop	Излез	1	Помошни интерфејси за HDMI TX.
tx_aux_sop	Излез	1
tx_aux_valid	Излез	1
tx_aux_податоци	Излез	72
tx_aux_ready	Влез	1

Табела 21. Сигнали на системот за дизајнер на платформа

Сигнал	Насока	Ширина	Опис
cpu_clk_in_clk_clk	Влез	1	Часовник на процесорот.
cpu_rst_in_reset_reset	Влез	1	Ресетирање на процесорот.

edid_ram_slave_translator_avalon_anti_slave_0_address	Излез	8	Интерфејси за пристап до EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Излез	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Излез	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Влез	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Излез	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Влез	1
hdmi_i2c_master_i2c_serial_sda_in	Влез	1	I2C Master интерфејси од Nios II процесорот до излезниот бафер за DDC и SCDC контрола.
hdmi_i2c_master_i2c_serial_scl_in	Влез	1
hdmi_i2c_master_i2c_serial_sda_oe	Излез	1
hdmi_i2c_master_i2c_serial_scl_oe	Излез	1
redriver_i2c_master_i2c_serial_sda_in	Влез	1	I2C Master интерфејси од Nios II процесорот до излезниот бафер за конфигурација на поставките на TI redriver.
redriver_i2c_master_i2c_serial_scl_in	Влез	1
redriver_i2c_master_i2c_serial_sda_oe	Излез	1
redriver_i2c_master_i2c_serial_scl_oe	Излез	1
pio_in0_external_connection_export	Влез	32	Паралелни влезни излезни интерфејси. • Бит 0: Поврзан со сигналот user_dipsw за да го контролира режимот на премин EDID. •Бит 1: TX HPD барање • Бит 2: подготвен TX трансивер • Битови 3: Реконфигурацијата на TX е завршена • Битови 4–7: Резервирани • Битови 8–11: стапка на RX FRL • Бит 12: сооднос на бит-часовник RX TMDS • Битови 13–16: RX FRL е заклучен • Битови 17–20: RX FFE нивоа • Бит 21: RX усогласувањето е заклучено

Сигнал	Насока	Ширина	Опис
			•Бит 22: RX видео заклучување • Бит 23: Корисничко притискање на копче 2 за читање на SCDC регистри од надворешен мијалник • Битови 24–31: Резервирани
pio_out0_external_connection_export	Излез	32	Паралелни влезни излезни интерфејси. •Бит 0: TX HPD потврда •Бит 1: TX иницијализацијата е направена • Битови 2–7: Резервирани • Битови 8–11: стапка на TX FRL • Битови 12–27: Шема за обука на врската TX FRL • Бит 28: почеток на TX FRL • Битови 29–31: Резервирани
pio_out1_external_connection_export	Излез	32	Паралелни влезни излезни интерфејси. • Бит 0: RX EDID RAM пристап • Бит 1: подготвен RX FLT • Битови 2–7: Резервирани • Битови 8–15: Конфигурација за тестирање на изворот RX FRL • Битови 16–31: Резервирани

2.1. 1. Дизајн на RTL параметри
Користете ги параметрите HDMI TX и RX Top RTL за да го приспособите дизајнот на прampле.
Повеќето од параметрите за дизајн се достапни во Дизајн Прample картичката на уредувачот на параметрите HDMI Intel FPGA IP. Сè уште можете да го промените дизајнот на прampпоставките што сте ги направиле во уредувачот на параметри преку параметрите RTL.
Табела 22. Горни параметри на HDMI RX

Параметар	Вредност	Опис
SUPPORT_DEEP_COLOR	• 0: Нема длабока боја • : Длабока боја	Определува дали јадрото може да шифрира длабоки формати на бои.
SUPPORT_AXILIARY	• 0: Нема AUX •1: AUX	Определува дали е вклучено кодирањето на помошниот канал.
SYMBOLS_PER_CLOCK	8	Поддржува 8 симболи по часовник за уредите Intel Arria 10.
SUPPORT_AUDIO	• 0: Нема аудио • 1: Аудио	Одредува дали јадрото може да шифрира аудио.

EDID_RAM_ADDR_WIDTH	8 (Стандардна вредност)	Основа на дневник 2 од големината на EDID RAM меморијата.
BITEC_DAUGHTER_CARD_REV	•0: Не таргетирана ниту една Bitec HDMI-ќерка картичка •4: Поддржува ревизија на картичката ќерка на Bitec HDMI 4 •6: Таргетирање на ревизија на ќерката на картичката Bitec HDMI 6 • 11: Таргетирање на верзијата 11 на ќерката на картичката Bitec HDMI (стандардно)	Ја одредува ревизијата на користената ќерка-картичка Bitec HDMI. Кога ја менувате ревизијата, дизајнот може да ги замени каналите на примопредавателите и да го преврти поларитетот според барањата на Bitec HDMI-картичката ќерка. Ако го поставите параметарот BITEC_DAUGHTER_CARD_REV на 0, дизајнот не прави никакви промени на каналите на примопредавателите и поларитетот.
POLARITY_INVERSION	• 0: Инвертиран поларитет • 1: Не го превртувајте поларитетот	Поставете го овој параметар на 1 за да ја превртите вредноста на секој бит од влезните податоци. Поставувањето на овој параметар на 1 доделува 4'b1111 на пристаништето rx_polinv на RX трансиверот.

Табела 23. Горни параметри на HDMI TX

Параметар	Вредност	Опис
USE_FPLL	1	Поддржува fPLL како TX PLL само за уредите Intel Arria 10. Секогаш поставувајте го овој параметар на 1.
SUPPORT_DEEP_COLOR	•0: Нема длабока боја • 1: Длабока боја	Определува дали јадрото може да шифрира длабоки формати на бои.
SUPPORT_AXILIARY	• 0: Нема AUX • 1: AUX	Определува дали е вклучено кодирањето на помошниот канал.
SYMBOLS_PER_CLOCK	8	Поддржува 8 симболи по часовник за уредите Intel Arria 10.
SUPPORT_AUDIO	• 0: Нема аудио • 1: Аудио	Одредува дали јадрото може да шифрира аудио.
BITEC_DAUGHTER_CARD_REV	• 0: Не таргетирање на ниту една Bitec HDMI-ќерка картичка • 4: Поддржува ревизија на картичката ќерка на Bitec HDMI 4 • 6: Таргетирање на ревизија на ќерката на картичката Bitec HDMI 6 • 11: Таргетирање на верзијата 11 на ќерката на картичката Bitec HDMI (стандардно)	Ја одредува ревизијата на користената ќерка-картичка Bitec HDMI. Кога ја менувате ревизијата, дизајнот може да ги замени каналите на примопредавателите и да го преврти поларитетот според барањата на Bitec HDMI-картичката ќерка. Ако го поставите параметарот BITEC_DAUGHTER_CARD_REV на 0, дизајнот не прави никакви промени на каналите на примопредавателите и поларитетот.
POLARITY_INVERSION	• 0: Инвертиран поларитет • 1: Не го превртувајте поларитетот	Поставете го овој параметар на 1 за да ја превртите вредноста на секој бит од влезните податоци. Поставувањето на овој параметар на 1 доделува 4'b1111 на пристаништето tx_polinv на TX трансиверот.

2.12. Поставување хардвер
Дизајнот со овозможен HDMI FRL прampле е способен за HDMI 2.1 и врши демонстрација на пробив за стандарден HDMI видео пренос.
За да го извршите хардверскиот тест, поврзете уред со овозможен HDMI - како што е графичка картичка со HDMI интерфејс - на влезот за лавабото HDMI. Дизајнот поддржува и HDMI 2.1 или HDMI 2.0/1.4b извор и мијалник.

1. HDMI мијалникот го декодира приклучокот во стандарден видео-стрим и го испраќа до јадрото за обновување на часовникот.
2. Јадрото HDMI RX ги декодира видео, помошните и аудио податоците што треба да се вратат паралелно со јадрото HDMI TX преку DCFIFO.
3. Изворната порта HDMI на картичката ќерка FMC ја пренесува сликата на мониторот.

Забелешка:
Ако сакате да користите друга плочка за развој на Intel FPGA, мора да ги промените доделувањата на уредот и доделите на пиновите. Аналогната поставка на трансиверот е тестирана за развојниот комплет Intel Arria 10 FPGA и ќерката на Bitec HDMI 2.1. Можете да ги менувате поставките за вашата табла.
Табела 24. Функции на копче и кориснички LED

Притиснете го копчето/LED	Функција
cpu_resetn	Притиснете еднаш за да извршите ресетирање на системот.
user_dipsw	Кориснички дефиниран DIP-прекинувач за префрлување на режимот на премин. •ИСКЛУЧЕНО (стандардна позиција) = Премин HDMI RX на FPGA го добива EDID од надворешен мијалник и го прикажува на надворешниот извор на кој е поврзан. • ВКЛУЧЕНО = Може да ја контролирате максималната стапка на RX FRL од терминалот Nios II. Командата го модифицира RX EDID со манипулирање со максималната вредност на стапката на FRL. Погледнете во Извршување на дизајнот во различни стапки на FRL на страница 33 за повеќе информации за поставување на различни стапки на FRL.
user_pb[0]	Притиснете еднаш за да го префрлите HPD сигналот на стандардниот извор на HDMI.
user_pb[1]	Резервирано.
user_pb[2]	Притиснете еднаш за да ги прочитате регистрите SCDC од мијалникот поврзан со TX на ќерката картичка Bitec HDMI 2.1 FMC. Забелешка: За да овозможите читање, мора да поставите DEBUG_MODE на 1 во софтверот.
USER_LED[0]	Статус на заклучување на PLL часовникот RX TMDS. •0 = Отклучен • 1 = Заклучен
USER_LED[1]	Статус подготвен за RX примопредавател. •0 = Не е подготвен • 1 = Подготвен
USER_LED[2]	Часовник со брзина на врска RX PLL, и RX видео и FRL часовник PLL статус на заклучување. • 0 = Еден од RX часовникот PLL е отклучен • 1 = Двата RX часовник PLL се заклучени
USER_LED[3]	Порамнување на јадрото RX HDMI и статус на заклучување на десната површина. • 0 = Најмалку 1 канал е отклучен • 1 = Сите канали се заклучени
USER_LED[4]	Статус на заклучување видео RX HDMI. • 0 = Отклучен • 1 = Заклучен
USER_LED[5]	Часовник за брзина на врската TX PLL, и TX видео и FRL часовник PLL статус на заклучување. •0 = Еден од TX часовникот PLL е отклучен • 1 = Двата PLL на часовникот TX се заклучени
USER_LED[6] USER_LED[7]	Статус подготвен за TX примопредавател. • 0 = Не е подготвен • 1 = Подготвен Статус на обука за врска со TX. • 0 = Неуспешно • 1 = Положен

2.13. Симулациски тестбенч
Тестната маса за симулација го симулира серискиот повраток на HDMI TX до јадрото RX.
Забелешка:
Оваа симулациска тест-клупа не е поддржана за дизајни со овозможен параметар Include I2C.
Слика 19. Блок дијаграм на тест-бенч за симулација на HDMI Intel FPGA IPТабела 25. Компоненти на тест-бенч

Компонента	Опис
Видео TPG	Генераторот на шема за видео тест (TPG) обезбедува видео стимул.
Аудио С.ample Gen	Аудио сampгенераторот обезбедува аудио sample стимул. Генераторот генерира растечка шема на податоци за тестирање што треба да се пренесе преку аудио каналот.
Помош Сample Gen	На помош sampле генератор обезбедува помошен sample стимул. Генераторот генерира фиксни податоци што треба да се пренесат од предавателот.

Проверка на CRC	Овој проверувач проверува дали обновената фреквенција на часовникот TX примопредавател се совпаѓа со саканата брзина на податоци.
Проверка на аудио податоци	Проверката на аудио податоци споредува дали шемата за зголемување на податоците од тестот е примена и дешифрирана правилно.
Aux Проверка на податоци	Проверката на aux податоци споредува дали очекуваните aux податоци се примени и правилно декодирани на страната на приемникот.

Тестната маса за симулација на HDMI ги прави следниве тестови за верификација:

Функција HDMI	Верификација
Видео податоци	• Тестната маса имплементира CRC проверка на влезното и излезното видео. • Ја проверува вредноста на CRC на пренесените податоци во однос на CRC пресметана во примените видео податоци. • Тестната маса потоа ја врши проверката откако ќе открие 4 стабилни V-SYNC сигнали од ресиверот.
Помошни податоци	• Помошните сampгенераторот генерира фиксни податоци што треба да се пренесат од предавателот. • На страната на приемникот, генераторот споредува дали очекуваните помошни податоци се примени и декодирани правилно.
Аудио податоци	• Аудио сampгенераторот генерира растечка шема на податоци од тестот што треба да се пренесе преку аудио каналот. • На страната на ресиверот, проверувачот на аудио податоци проверува и споредува дали шемата за зголемување на податоците од тестот е примена и дешифрирана правилно.

Успешната симулација завршува со следнава порака:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Пропусница за симулација
Табела 26. HDMI Intel FPGA IP Дизајн ПрampПоддржани симулатори

Симулатор	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Да	Да
VCS/VCS MX	Да	Да
Ривиера-ПРО	Да	Да
Xcelium Parallel	Да	бр

2.14. Ограничувања на дизајнот
Треба да земете во предвид некои ограничувања кога го поставувате дизајнот HDMI 2.1 на прampле.

• TX не може да работи во режимот TMDS кога е во режим без премин. За да тестирате во режимот TMDS, префрлете го копчето user_dipsw назад во режимот на премин.
• Процесорот Nios II мора да ја опслужува обуката за врската TX до завршување без никаков прекин од други процеси.

2.15. Карактеристики за дебагирање
Овој дизајн прampобезбедува одредени функции за дебагирање кои ќе ви помогнат.
2.15.1. Порака за дебагирање на софтвер
Можете да ја вклучите пораката за дебагирање во софтверот за да ви обезбеди помош при извршување.
За да ја вклучите пораката за дебагирање во софтверот, следете ги овие чекори:

1. Променете го DEBUG_MODE во 1 во скриптата global.h.
2. Стартувај script/build_sw.sh на Nios II Command Shell.
3. Репрограмирајте го генерираниот софтвер/tx_control/tx_control.elf file со извршување на командата на Nios II Command Shell:
   nios2-преземи -r -g софтвер/tx_control/tx_control.elf
4. Извршете ја командата за терминал Nios II на командната школка Nios II:
   nios2-терминал

Кога ќе ја вклучите пораката за отстранување грешки, ќе се испечатат следните информации:

• Поставките на TI редиверот на TX и RX се читаат и се прикажуваат еднаш по програмирањето на ELF file.
• Порака за статус за конфигурација на RX EDID и процес на топла приклучок
• Резолуција со или без информации за поддршка на FRL извлечени од EDID на мијалникот поврзан со TX. Оваа информација се прикажува за секој приклучок TX.
• Порака за статус за процесот на обука за TX линк за време на обуката за TX линк.

2.15.2. Информации за SCDC од мијалникот поврзан со TX
Можете да ја користите оваа функција за да добиете информации за SCDC.

1. Извршете ја командата за терминал Nios II на командната школка Nios II: nios2-terminal
2. Притиснете user_pb[2] на комплетот за развој на Intel Arria 10 FPGA.

Софтверот ги чита и прикажува информациите за SCDC на мијалникот поврзан со TX на терминалот Nios II.
2.15.3. Мерење на фреквенција на часовникот
Користете ја оваа функција за да ја проверите фреквенцијата за различни часовници.

1. Во hdmi_rx_top и hdmi_tx_top files, отстранете го коментарот „//`define DEBUG_MK 1“.
2. Додајте го сигналот refclock_measure од секој примерок на mr_rate_detect во Signal Tap Logic Analyzer за да ја добиете фреквенцијата на часовникот на секој часовник (во времетраење од 10 ms).
3. Компилирајте го дизајнот со Signal Tap Logic Analyzer.
4. Програмирајте го SOF file и вклучете го Signal Tap Logic Analyzer.

Табела 27. Часовници

Модул	mr_rate_detect Пример	Часовникот што треба да се мери
hdmi_rx_top	rx_pll_tmds	Референтен часовник RX CDR 0
	rx_clk0_freq	Часовникот на RX трансиверот е надвор од каналот 0
	rx_vid_clk_freq	RX видео часовник
	rx_frl_clk_freq	RX FRL часовник
	rx_hsync_freq	Hsync фреквенција на примената видео рамка
hdmi_tx_top	tx_clk0_freq	Часовникот на TX трансиверот е надвор од каналот 0
	vid_clk_freq	TX видео часовник
	frl_clk_freq	TX FRL часовник
	tx_hsync_freq	Hsync фреквенција на видео рамката што треба да се пренесе

2.16. Надградба на вашиот дизајн
Табела 28. Дизајн на HDMI ПрampКомпатибилност со претходната верзија на софтверот Intel Quartus Prime Pro Edition

Дизајн Прample Variant	Способност за надградба на Intel Quartus Prime Pro Edition 20.3
HDMI 2.1 Дизајн Прample (Поддршка FRL = 1)	бр

За секој некомпатибилен дизајн на прampлес, треба да го направите следново:

1. Генерирајте нов дизајн на прampво тековната верзија на софтверот Intel Quartus Prime Pro Edition користејќи ги истите конфигурации на вашиот постоечки дизајн.
2. Споредете го целиот дизајн на прampле директориум со дизајн прampгенериран со користење на претходната верзија на софтверот Intel Quartus Prime Pro Edition. Приклучете се над пронајдените промени.

HDMI 2.0 Дизајн Прample (Поддршка FRL = 0)

Дизајнот на HDMI Intel FPGA IP на прampле демонстрира паралелен повратен јамка од еден пример на HDMI кој се состои од три RX канали и четири TX канали.
Табела 29. HDMI Intel FPGA IP Дизајн Прample за уредите Intel Arria 10

Дизајн Прample	Стапка на податоци	Режим на канал	Тип на враќање на јамката
Arria 10 HDMI RX-TX реемитува	< 6,000 Mbps	Симплекс	Паралелно со FIFO баферот

Карактеристики

• Дизајнот инстанцира FIFO-бафери за да се изврши директен премин на HDMI видео-стрим помеѓу HDMI-мијалникот и изворот.
  
• Дизајнот користи LED статус за рано отстранување грешкиtage.
• Дизајнот доаѓа со опции само RX и TX.
• Дизајнот демонстрира вметнување и филтрирање на InfoFrame за динамички опсег и мастеринг (HDR) во модулот за врски RX-TX.
• Дизајнот го демонстрира управувањето со преминот EDID од надворешен HDMI мијалник до надворешен извор на HDMI кога е активиран од настан со топла приклучок TX.
• Дизајнот овозможува контрола на времето на работа преку DIP прекинувач и копче за управување со јадрените сигнали HDMI TX:
  — сигнал за режим за избор на видео рамка со DVI или HDMI кодирана
  — сигнали info_avi[47], info_vsi[61] и audio_info_ai[48] за избор на помошен пренос на пакети преку странични појаси или помошни порти за податоци

Примерокот RX добива извор на видео од надворешниот видео генератор, а податоците потоа поминуваат низ FIFO за враќање на јамката пред да се пренесат во примерокот TX.
Треба да поврзете надворешен видео анализатор, монитор или телевизор со HDMI конекција со јадрото TX за да ја потврдите функционалноста.
3.1. Дизајн блок-дијаграм за реемитување HDMI 2.0 RX-TX
Дизајнот за реемитување HDMI 2.0 RX-TX прampго демонстрира паралелното враќање на јамката на режимот на симплекс канал за HDMI Intel FPGA IP.
Слика 20. Блок дијаграм за реемитување HDMI RX-TX (Intel Quartus Prime Pro Edition)Слика 21. Блок дијаграм за реемитување HDMI RX-TX (Intel Quartus Prime Standard Edition)Поврзани информации
Движење на PLL каскадна или ненаменска патека на часовникот за референтен часовник Arria 10 PLL Погледнете го ова решение за заобиколување ако вашите дизајнерски часовници искусат дополнителни
нервоза.
3.2. Барања за хардвер и софтвер
Интел го користи следниот хардвер и софтвер за тестирање на дизајнот на прampле.
Хардвер

• Комплет за развој на Intel Arria 10 GX FPGA
• Извор на HDMI (Графичка процесорска единица (GPU))
• HDMI мијалник (монитор)
• Bitec HDMI FMC 2.0 ќерка-картичка (ревизија 11)
• HDMI кабли

Забелешка:
Можете да ја изберете ревизијата на вашата ќерка Bitec HDMI картичка. Поставете го локалниот параметар BITEC_DAUGHTER_CARD_REV на 4, 6 или 11 на највисоко ниво file (a10_hdmi2_demo.v). Кога ќе ја промените ревизијата, дизајнот може да ги замени каналите на примопредавателите и да го преврти поларитетот според барањата на Bitec HDMI-картичката ќерка. Ако го поставите параметарот BITEC_DAUGHTER_CARD_REV на 0, дизајнот не прави никакви промени на каналите на примопредавателите и поларитетот. За HDMI 2.1 дизајн прamples, под Дизајн Прampво табот, поставете HDMI Daughter Card Revision или на Revision 9, Revision 4, или нема ќерка картичка. Стандардната вредност е ревизија 9.
Софтвер

• Intel Quartus Prime верзија 18.1 и понова (за хардверско тестирање)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, RivieraPRO, VCS (само Verilog HDL)/VCS MX или Xcelium Parallel симулатор

3.3. Структура на директориумот
Директориумите го содржат генерираното files за HDMI Intel FPGA IP дизајн прampле.
Слика 22. Структура на директориум за дизајн ПрampleТабела 30. Генериран RTL Files

Папки	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_rx_reset.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_fpll.ip (Intel Quartus Prime Pro Edition)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Standard Edition) • /gxb_tx_reset.ip (Intel Quartus Prime Pro Edition)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_rx_oversample.v (Intel Quartus Prime Standard Edition)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Standard Edition)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Standard Edition)
	/mr_tx_oversample.v (Intel Quartus Prime Standard Edition)
i2c_master (Intel Quartus Prime Standard Edition)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/timescale.v
i2c_slave	/edid_ram.qsys (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Standard Edition)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
pll	• /pll_hdmi.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi.ip (Intel Quartus Prime Pro Edition)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Standard Edition) • /pll_hdmi_reconfig.ip (Intel Quartus Prime Pro Edition)
	квартус.ini
заеднички	• /clock_control.qsys (Intel Quartus Prime Standard Edition) • /clock_control.ip (Intel Quartus Prime Pro Edition)
	• /fifo.qsys (Intel Quartus Prime Standard Edition) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Standard Edition) •/output_buf_i2c.ip (Intel Quartus Prime Pro Edition)
	/reset_controller.qsys (Intel Quartus Prime Standard Edition)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
hdr	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfig_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
SDC	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Standard Edition)

Табела 31. Генерирана симулација Files
Погледнете во делот Simulation Testbench за повеќе информации.

Папки	Files
алдек	/aldec.do
	/rivierapro_setup.tcl
каденца	/cds.lib
	/hdl.var
	<папка cds_libs>

ментор	/ментор.направи
	/msim_setup.tcl
синопсис	/vcs/fileсписок.ѓ
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcelium (Intel Quartus Prime Pro Edition)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
заеднички (Intel Quartus Prime Pro Edition)	/modelsim_files.tcl
	/ривиера_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcelium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Standard Edition)
	/Panasonic.hex (Intel Quartus Prime Pro Edition)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Standard Edition) • /hdmi_tx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Standard Edition)

Табела 32.Генериран софтвер Files

Папки	Files
tx_control_src Забелешка: Папката tx_control исто така содржи дупликати од нив files.	/intel_fpga_i2c.c (Intel Quartus Prime Pro Edition)
	/intel_fpga_i2c.h (Intel Quartus Prime Pro Edition)
	/i2c.c (Intel Quartus Prime Standard Edition)
	/i2c.h (Intel Quartus Prime Standard Edition)
	/главно.в
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Standard Edition) /ti_i2c.h (Intel Quartus Prime Standard Edition)

3.4. Компоненти за дизајн
Дизајнот на HDMI Intel FPGA IP на прampбара овие компоненти.
Табела 33. Горни компоненти на HDMI RX

Модул	Опис
HDMI RX јадро	IP ги прима сериските податоци од трансиверот Native PHY и врши усогласување на податоците, дескрипција на каналот, декодирање TMDS, декодирање на помошни податоци, декодирање на видео податоци, декодирање на аудио податоци и дескрамблирање.
I2	I2C е интерфејсот што се користи за каналот за податоци за прикажување на мијалникот (DDC) и за каналот за статус и податоци (SCDC). Изворот HDMI го користи DDC за да ги одреди можностите и карактеристиките на лавабото со читање на податочната структура на Enhanced Extended Display Identification Data (E-EDID). • 8-битните I2C slave адреси за E-EDID се 0xA0 и 0xA1. LSB го означува типот на пристап: 1 за читање и 0 за запишување. Кога ќе се случи HPD настан, I2C slave одговара на E-EDID податоци со читање од RAM меморијата на чипот. • Контролерот само за slave I2C поддржува и SCDC за операции на HDMI 2.0. 8-битната slave адреса на I2C за SCDC е 0xA8 и 0xA9. Кога ќе се случи HPD настан, I2C slave врши трансакција за пишување или читање до или од SCDC интерфејсот на HDMI RX јадрото. Забелешка: Овој контролер за SCDC само за I2C не е потребен ако не е наменет HDMI 2.0b. Ако го вклучите Вклучете I2C параметар, овој блок ќе биде вклучен во јадрото и нема да биде видлив на ова ниво.
EDID RAM меморија	Дизајнот ги зачувува информациите за EDID користејќи јадро IP со 1 порта RAM. Стандарден протокол за сериски автобус со две жици (часовник и податоци) (контролор само за подредени I2C) ја пренесува структурата на податоци E-EDID во согласност со CEA-861-D. Оваа EDID RAM меморија ги складира информациите за E-EDID. Забелешка: Ако го вклучите Вклучете EDID RAM меморија параметар, овој блок ќе биде вклучен во јадрото и нема да биде видлив на ова ниво.
IOPLL	IOPLL го генерира референтниот часовник RX CDR, часовникот за брзина на врската и видео часовникот за дојдовниот TMDS часовник. • Излезен часовник 0 (референтен часовник на CDR) • Излезен часовник 1 (часовник за брзина на врската) • Излезен часовник 2 (Видео часовник) Забелешка: Стандардната конфигурација на IOPLL не е валидна за ниту една HDMI резолуција. IOPLL се реконфигурира на соодветните поставки по вклучувањето.
Контролер за ресетирање на трансивер PHY	Контролерот за ресетирање на трансивер PHY обезбедува сигурна иницијализација на RX примопредавателите. Влезот за ресетирање на овој контролер се активира со реконфигурацијата RX и го генерира соодветниот аналоген и дигитален сигнал за ресетирање до блокот Native PHY на трансиверот според редоследот за ресетирање во блокот.
RX Native PHY	Блок на тврд трансивер кој ги прима сериските податоци од надворешен извор на видео. Ги десеријализира сериските податоци на паралелни податоци пред да ги пренесе податоците на јадрото HDMI RX.
Управување со реконфигурација RX	Управување со реконфигурација RX што имплементира кола за откривање брзина со HDMI PLL за да го придвижи трансиверот RX да работи со произволни стапки на поврзување кои се движат од 250 Mbps до 6,000 Mbps. Видете на Слика 23 на страница 63 подолу.

Реконфигурација на IOPLL

Блокот за реконфигурација на IOPLL го олеснува динамичното реконфигурирање на PLL во реално време во FPGA на Intel. Овој блок ја ажурира излезната фреквенција на часовникот и пропусниот опсег на PLL во реално време, без повторно да ја конфигурира целата FPGA. Овој блок работи на 100 MHz во уредите Intel Arria 10. Поради ограничување на реконфигурацијата на IOPLL, применете ја Quartus INI permit_nf_pll_reconfig_out_of_lock=on за време на генерирањето на IP за реконфигурација на IOPLL. За да го примените Quartus INI, вклучете „permit_nf_pll_reconfig_out_of_lock=on“ во quartus.ini file и ставете го во file директориумот на проектот Intel Quartus Prime. Треба да видите предупредувачка порака кога го уредувате блокот за реконфигурација на IOPLL (pll_hdmi_reconfig) во софтверот Quartus Prime со INI. Забелешка: Без овој Quartus INI, реконфигурацијата на IOPLL не може да се заврши ако IOPLL изгуби заклучување за време на реконфигурацијата.

ПИО

Паралелниот влез/излезен блок (PIO) функционира како интерфејси за контрола, статус и ресетирање до или од потсистемот на процесорот.

Слика 23. Тек на секвенца за реконфигурација со повеќе стапки
Сликата го илустрира текот на секвенцата за реконфигурација со повеќе стапки на контролорот кога прима проток на влезни податоци и референтна фреквенција на часовникот, или кога трансиверот е отклучен.Табела 34. Топ компоненти на HDMI TX

Модул	Опис
HDMI TX јадро	IP-јадрото прима видео податоци од највисоко ниво и врши TMDS кодирање, помошно кодирање на податоци, кодирање на аудио податоци, кодирање видео податоци и мешање.
I2C мајстор	I2C е интерфејсот што се користи за каналот за податоци за прикажување на мијалникот (DDC) и за каналот за статус и податоци (SCDC). Изворот HDMI го користи DDC за да ги одреди можностите и карактеристиките на лавабото со читање на податочната структура на Enhanced Extended Display Identification Data (E-EDID). • Како DDC, I2C Master го чита EDID од надворешниот лавабо за да ги конфигурира информациите за EDID EDID RAM во HDMI RX Горниот дел или за обработка на видео. • Како SCDC, I2C master ја пренесува структурата на податоци на SCDC од изворот FPGA во надворешниот мијалник за работа со HDMI 2.0b. За прampтака, ако појдовниот поток на податоци е над 3,400 Mbps, процесорот Nios II му наредува на I2C господарот да ги ажурира битовите TMDS_BIT_CLOCK_RATIO и SCRAMBLER_ENABLE од конфигурацискиот регистар на SCDC на мијалникот на 1.
IOPLL	IOPLL го снабдува часовникот за брзина на врската и видео часовникот од дојдовниот TMDS часовник. • Излезен часовник 1 (часовник за брзина на врската) • Излезен часовник 2 (Видео часовник) Забелешка: Стандардната конфигурација на IOPLL не е валидна за ниту една HDMI резолуција. IOPLL се реконфигурира на соодветните поставки по вклучувањето.
Контролер за ресетирање на трансивер PHY	Контролерот за ресетирање на трансивер PHY обезбедува сигурна иницијализација на TX примопредавателите. Влезот за ресетирање на овој контролер се активира од највисокото ниво и го генерира соодветниот аналоген и дигитален сигнал за ресетирање до блокот Native PHY на трансиверот според редоследот на ресетирање во блокот. Излезниот сигнал tx_ready од овој блок, исто така, функционира како сигнал за ресетирање на HDMI Intel FPGA IP за да покаже дека примопредавателот е вклучен и работи и подготвен да прима податоци од јадрото.
Примопредавател Native PHY	Блок на тврд примопредавател кој ги прима паралелните податоци од HDMI TX јадрото и ги серијализира податоците од нивното пренесување. Интерфејсот за реконфигурација е овозможен во блокот TX Native PHY за да се демонстрира врската помеѓу TX Native PHY и арбитерот на трансиверот. Не се врши реконфигурација за TX Native PHY. Забелешка: За да го исполните барањето за закосување меѓу каналите на HDMI TX, поставете ја опцијата за режим на поврзување на каналот TX во уредувачот на параметри Intel Arria 10 Transceiver Native PHY на Поврзување со PMA и PCS. Исто така, треба да го додадете барањето за ограничување за максимално искривување (set_max_skew) на сигналот за дигитално ресетирање од контролерот за ресетирање на примопредавателот (tx_digitalreset) како што е препорачано во Корисничко упатство за трансивер PHY Intel Arria 10.
TX PLL	Блокот на предавателот PLL го обезбедува серискиот брз часовник на блокот Native PHY на трансиверот. За овој HDMI Intel FPGA IP дизајн прample, fPLL се користи како TX PLL.
Реконфигурација на IOPLL	Блокот за реконфигурација на IOPLL го олеснува динамичното реконфигурирање на PLL во реално време во FPGA на Intel. Овој блок ја ажурира излезната фреквенција на часовникот и пропусниот опсег на PLL во реално време, без повторно да ја конфигурира целата FPGA. Овој блок работи на 100 MHz во уредите Intel Arria 10. Поради ограничување на реконфигурацијата на IOPLL, применете ја Quartus INI permit_nf_pll_reconfig_out_of_lock=on за време на генерирањето на IP за реконфигурација на IOPLL. За да го примените Quartus INI, вклучете „permit_nf_pll_reconfig_out_of_lock=on“ во quartus.ini file и ставете го во file директориумот на проектот Intel Quartus Prime. Треба да видите предупредувачка порака кога го уредувате блокот за реконфигурација на IOPLL (pll_hdmi_reconfig) во софтверот Intel Quartus Prime со INI. Забелешка: Без овој Quartus INI, реконфигурацијата на IOPLL не може да се заврши ако IOPLL изгуби заклучување за време на реконфигурацијата.
ПИО	Паралелниот влез/излезен блок (PIO) функционира како интерфејси за контрола, статус и ресетирање до или од потсистемот на процесорот.

Табела 35. Стапка на податоци на примопредавателот и надampling Factor за секој опсег на фреквенција на часовникот TMDS

Фреквенција на часовник TMDS (MHz)	TMDS Сооднос на битниот часовник	Oversampлинг фактор	Стапка на податоци на трансиверот (Mbps)
85–150	1	Не е применливо	3400–6000
100–340	0	Не е применливо	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Табела 36. Заеднички блокови на највисоко ниво

Модул

Опис

Арбитер на трансивер

Овој генерички функционален блок ги спречува примопредавателите да се рекалибрираат истовремено кога RX или TX примопредавателите во истиот физички канал бараат реконфигурација. Истовремената рекалибрација влијае на апликациите каде RX и TX примопредаватели во истиот канал се доделени на независни IP имплементации. Овој арбитер на трансиверот е продолжување на резолуцијата препорачана за спојување на симплекс TX и симплекс RX во истиот физички канал. Овој арбитер за примопредаватели, исто така, помага во спојување и арбитража на барањата за реконфигурација Avalon-MM RX и TX насочени кон симплекс RX и TX примопредаватели во рамките на каналот бидејќи до интерфејсот за реконфигурација на примопредавателите може да се пристапи само последователно. Поврзувањето на интерфејсот помеѓу арбитерот на трансиверот и блоковите на Native PHY/PHY контролер за ресетирање на TX/RX во овој дизајн, пр.ample демонстрира генерички режим кој се применува за која било IP комбинација со помош на арбитер на трансиверот. Арбитерот на примопредавателот не е потребен кога во каналот се користи само примопредавател RX или TX. Арбитерот на примопредавателот го идентификува барателот на реконфигурација преку неговите интерфејси за реконфигурација Avalon-MM и гарантира дека соодветните tx_reconfig_cal_busy или rx_reconfig_cal_busy се соодветно затворени. За HDMI апликација, само RX иницира реконфигурација. Со канализирање на барањето за реконфигурација Avalon-MM преку арбитерот, арбитерот идентификува дека барањето за реконфигурација потекнува од RX, кој потоа го оневозможува тврдењето tx_reconfig_cal_busy и дозволува на rx_reconfig_cal_busy да се тврди. Отворот го спречува TX трансиверот да се премести во режим на калибрација ненамерно.

	Забелешка: Бидејќи HDMI бара само реконфигурација RX, сигналите tx_reconfig_mgmt_* се исклучени. Исто така, интерфејсот Avalon-MM не е потребен помеѓу арбитерот и блокот TX Native PHY. Блоковите се доделуваат на интерфејсот во дизајнот прampза да се демонстрира генеричко поврзување на арбитер на трансиверот со TX/RX Native PHY/PHY контролер за ресетирање.
Врска RX-TX	• Излезот на видео податоци и сигналите за синхронизација од јадрото на HDMI RX преку DCFIFO низ домените на видео часовникот RX и TX. • Општиот контролен пакет (GCP), InfoFrames (AVI, VSI и AI), помошни податоци и аудио податочна јамка преку DCFIFO низ домените на часовникот за брзина на врската RX и TX. • Приклучокот за помошни податоци на HDMI TX јадрото ги контролира помошните податоци што течат низ DCFIFO преку заден притисок. Позадинскиот притисок осигурува дека нема нецелосен помошен пакет на приклучокот за помошни податоци. • Овој блок врши и надворешно филтрирање: — Го филтрира пакетот за регенерација на аудио податоци и аудио часовник од помошниот проток на податоци пред да се пренесат во приклучокот за помошни податоци со јадрото HDMI TX. Забелешка: За да го исклучите ова филтрирање, притиснете user_pb[2]. Овозможете го ова филтрирање за да се осигурате дека нема дуплирање на аудио податоци и пакет за регенерација на аудио часовникот во реемитуваниот помошен проток на податоци. — Филтрира инфорамка со висок динамички опсег (HDR) од помошните податоци HDMI RX и вметнува пр.ampле HDR InfoFrame до помошните податоци на HDMI TX преку Avalon ST мултиплексерот.
Под-систем на процесорот	Подсистемот на процесорот функционира како SCDC и DDC контролери и контролер за реконфигурација на изворот. • Изворниот SCDC контролер го содржи главниот контролер I2C. Главниот контролер I2C ја пренесува структурата на податоци на SCDC од изворот FPGA во надворешниот мијалник за работа со HDMI 2.0b. За прampтака, ако појдовниот поток на податоци е 6,000 Mbps, процесорот Nios II му наредува на главниот контролер I2C да ги ажурира битовите TMDS_BIT_CLOCK_RATIO и SCRAMBLER_ENABLE од конфигурацискиот регистар на мијалник TMDS на 1. • Истиот I2C господар ја пренесува и структурата на податоци DDC (E-EDID) помеѓу изворот HDMI и надворешното мијалник. • Процесорот Nios II делува како контролер за реконфигурација за изворот HDMI. Процесорот се потпира на периодичното откривање брзина од модулот за управување со реконфигурација RX за да одреди дали TX бара реконфигурација. Avalon-MM slave преведувачот обезбедува интерфејс помеѓу Nios II процесорот Avalon-MM главниот интерфејс и Avalon-MM slave интерфејсите на IOPLL и TX Native PHY на надворешно инстанцираниот HDMI извор. • Протокот на реконфигурациската секвенца за TX е ист како RX, освен што реконфигурацијата на PLL и примопредавателот и секвенцата за ресетирање се изведуваат последователно. Видете на Слика 24 на страница 67.

Слика 24. Тек на секвенца на реконфигурација
Сликата го илустрира протокот на софтвер Nios II што ги вклучува контролите за I2C master и HDMI извор.3.5. Вметнување и филтрирање на инфорамка со динамички опсег и совладување (HDR).
Дизајнот на HDMI Intel FPGA IP на прampвклучува демонстрација на вметнување HDR InfoFrame во систем RX-TX loopback.
Верзијата 2.0b на спецификациите за HDMI овозможува пренос на динамички опсег и мастеринг инфорамка преку помошниот пренос на HDMI. Во демонстрацијата, блокот за вметнување на помошни податоци поддржува вметнување HDR. Треба само да го форматирате планираниот HDR InfoFrame пакет како што е наведено во табелата со список со сигнали на модулот и да го користите обезбедениот модул за контрола на вметнување AUX за да закажете вметнување на HDR InfoFrame еднаш на секој видео кадар.
Во овој ексampво конфигурацијата, во случаи кога дојдовниот помошен пренос веќе вклучува HDR InfoFrame, проследената HDR содржина се филтрира. Филтрирањето избегнува да се пренесат конфликтни HDR инфорамки и осигурува дека само вредностите наведени во HDR SampСе користат модул за податоци.
Слика 25. Врска RX-TX со динамички опсег и мастеринг на вметнување инфорамка
Сликата го прикажува блок дијаграмот на врската RX-TX, вклучувајќи го динамичкиот опсег и вметнувањето на мастеринг инфорамка во помошниот проток на јадрото HDMI TX.
Табела 37. Сигнали за блокада за вметнување помошни податоци (altera_hdmi_aux_hdr)

Сигнал	Насока	Ширина	Опис
Часовник и ресетирање
clk	Влез	1	Внесување на часовникот. Овој часовник треба да биде поврзан со часовникот за брзина на врската.
ресетирање	Влез	1	Ресетирајте го влезот.

Сигнали за генератор на помошни пакети и мултиплексер
multiplexer_out_data	Излез	72	Авалон стриминг излез од мултиплексерот.
multiplexer_out_valid	Излез	1
мултиплексер_надвор_подготвен	Излез	1
multiplexer_out_startofpacket	Излез	1
multiplexer_out_endofpacket	Излез	1
мултиплексер_излез_канал	Излез	11
мултиплексер_во_податоци	Влез	72	Авалон стриминг влез во портата In1 на мултиплексерот. HDMI TX Видео Vsync. Овој сигнал треба да се синхронизира со доменот на часовникот за брзина на врската. Јадрото ја вметнува HDR InfoFrame во помошниот тек на растечкиот раб на овој сигнал.
мултиплексер_во_валиден	Влез	1
мултиплексер_во_подготвен	Влез	1
multiplexer_in_startofpacket	Влез	1
multiplexer_in_endofpacket hdmi_tx_vsync	Влез Влез	1 1

Табела 38. Модул за податоци за HDR (altera_hdmi_hdr_infoframe) Сигнали

Сигнал	Насока	Ширина	Опис
hb0	Излез	8	Бајт на заглавието 0 од динамичкиот опсег и мастеринг на инфорамка: шифра од типот InfoFrame.
hb1	Излез	8	Бајт на заглавие 1 од Динамичкиот опсег и совладување на инфорамката: број на верзијата на Инфорамка.
hb2	Излез	8	Бајт на заглавие 2 од динамичкиот опсег и совладување на инфорамката: должина на инфорамката.
pb	Влез	224	Бајт на податоци на динамичкиот опсег и мастеринг инфорамка.

Табела 39. Динамички опсег и совладување на полиња на битови од бајти на бајти на податоци

Бит-поле	Дефиниција	Статични метаподатоци Тип 1
7:0	Бајт на податоци 1: {5'h0, EOTF[2:0]}
15:8	Бајт на податоци 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Бајт на податоци 3: Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Бајт на податоци 4: Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Бајт на податоци 5: Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Бајт на податоци 6: Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Бајт на податоци 7: Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Бајт на податоци 8: Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Бајт на податоци 9: Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Бајт на податоци 10: Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Бајт на податоци 11: Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Бајт на податоци 12: Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Бајт на податоци 13: Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Бајт на податоци 14: Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Бајт на податоци 15: Static_Metadata_Descriptor	бела_точка_x, LSB
127:120	Бајт на податоци 16: Static_Metadata_Descriptor	бела_точка_x, MSB
135:128	Бајт на податоци 17: Static_Metadata_Descriptor	white_point_y, LSB

143:136	Бајт на податоци 18: Static_Metadata_Descriptor	white_point_y, MSB
151:144	Бајт на податоци 19: Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Бајт на податоци 20: Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Бајт на податоци 21: Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Бајт на податоци 22: Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Бајт на податоци 23: Static_Metadata_Descriptor	Максимално ниво на светлина на содржина, LSB
191:184	Бајт на податоци 24: Static_Metadata_Descriptor	Максимално ниво на светлина на содржина, MSB
199:192	Бајт на податоци 25: Static_Metadata_Descriptor	Максимално просечно ниво на светлина на рамката, LSB
207:200	Бајт на податоци 26: Static_Metadata_Descriptor	Максимално просечно ниво на светлина на рамката, MSB
215:208	Резервирано
223:216	Резервирано

Оневозможување HDR вметнување и филтрирање
Оневозможувањето на вметнувањето и филтерот HDR ви овозможува да го потврдите реемитувањето на HDR содржината што е веќе достапна во изворниот помошен поток без никакви измени во дизајнот RX-TX Retransmit exampле.
За да го исклучите вметнувањето и филтрирањето на HDR InfoFrame:

1. Поставете block_ext_hdr_infoframe на 1'b0 во rxtx_link.v file за да се спречи филтрирање на HDR InfoFrame од протокот на помошни.
2. Поставете multiplexer_in0_valid на примерот avalon_st_multiplexer во altera_hdmi_aux_hdr.v file до 1'b0 за да се спречи генератор на помошни пакети да формира и вметнува дополнителна HDR InfoFrame во протокот на помошниот TX.
   

3.6. Шема за такт
Шемата за тактирање ги илустрира домените на часовникот во дизајнот на HDMI Intel FPGA IP, пр.ampле.
Слика 26. HDMI Intel FPGA IP Дизајн Прample Clocking Scheme (Intel Quartus Prime Pro Edition)Слика 27. HDMI Intel FPGA IP Дизајн Прample Clocking Scheme (Intel Quartus Prime Standard Edition)Табела 40. Сигнали на шема на такт

Часовник	Име на сигналот во дизајнот	Опис
TX IOPLL/ TX PLL Референтен часовник 1	hdmi_clk_in	Референтен часовник до TX IOPLL и TX PLL. Фреквенцијата на часовникот е иста како и очекуваната фреквенција на часовникот TMDS од каналот за часовник HDMI TX TMDS. За овој HDMI Intel FPGA IP дизајн прampЛе, овој часовник е поврзан со часовникот RX TMDS за демонстрација. Во вашата апликација, треба да обезбедите посветен часовник со TMDS фреквенција на часовникот од програмабилен осцилатор за подобри перформанси на нервоза. Забелешка: Не користете примопредавател RX пин како референтен часовник TX PLL. Вашиот дизајн нема да се вклопи ако го поставите HDMI TX refclk на RX пин.
TX примопредавател Часовник надвор	tx_clk	Часовникот е обновен од примопредавателот, а фреквенцијата варира во зависност од брзината на податоци и симболите по часовник. Фреквенција на часовник на TX примопредавател = Брзина на податоци на трансиверот/ (Симбол по часовник*10)
TX PLL Сериски часовник	tx_bonding_clocks	Сериски брз часовник генериран од TX PLL. Фреквенцијата на часовникот е поставена врз основа на брзината на пренос на податоци.
Часовник за брзина на врската TX/RX	ls_clk	Часовник за брзина на поврзување. Фреквенцијата на часовникот на брзината на врската зависи од очекуваната фреквенција на часовникот TMDS, надampлинг фактор, симболи по часовник и сооднос на бит часовник TMDS.

		Сооднос на битниот часовник TMDS	Поврзете ја фреквенцијата на часовникот за брзина
		0	Фреквенција на часовникот TMDS/ Симбол по часовник
		1	Фреквенција на часовникот TMDS *4 / Симбол по часовник
Видео часовник TX/RX	vid_clk	Часовник за видео податоци. Фреквенцијата на часовникот за видео податоци е изведена од часовникот за брзина на врската TX врз основа на длабочината на бојата.
		Сооднос на битниот часовник TMDS	Фреквенција на часовник со видео податоци
		0	TMDS часовник/ Симбол по часовник/ Фактор на длабочина на боја
		1	TMDS часовник *4 / Симбол по часовник/ Фактор на длабочина на боја
		Битови по боја	Фактор на длабочина на боја
		8	1
		10	1.25
		12	1.5
		16	2.0
RX TMDS часовник	tmds_clk_in	Канал за часовник TMDS од HDMI RX и се поврзува со референтниот часовник на IOPLL.
Референтен часовник RX CDR 0 /TX PLL Референтен часовник 0	fr_clk	Бесплатен референтен часовник за RX CDR и TX PLL. Овој часовник е потребен за калибрација за вклучување.
Референтен часовник RX CDR 1	iopll_outclk0	Референтен часовник до RX CDR на RX трансиверот.
		Стапка на податоци	Фреквенција на референтен часовник RX
		Брзина на податоци <1 Gbps	5× TMDS фреквенција на часовникот
		1 Gbps< Брзина на податоци <3.4 Gbps	Фреквенција на часовникот TMDS
		Брзина на податоци > 3.4 Gbps	4× TMDS фреквенција на часовникот
		• Стапка на податоци <1 Gbps: за надampling за да го исполни условот за минимална брзина на пренос на преносот на податоци. • Брзина на податоци >3.4 Gbps: за да се компензира односот на бит-стапки на TMDS со такт од 1/40 за да се одржи стапката на пренос на податоци и такт од 1/10. Забелешка: Не користете PX на примопредавател како референтен часовник за CDR. Вашиот дизајн нема да се вклопи ако го поставите HDMI RX refclk на RX пин.
Излез од часовникот на трансиверот RX	rx_clk	Часовникот е обновен од примопредавателот, а фреквенцијата варира во зависност од брзината на податоци и симболите по часовник. Фреквенција на часовник на RX примопредавател = Брзина на податоци на трансиверот/ (Симбол по часовник*10)
Управувачки часовник	mgmt_clk	Бесплатен работен часовник од 100 MHz за овие компоненти:

		• Avalon-MM интерфејси за реконфигурација — Потребниот опсег на фреквенција е помеѓу 100–125 MHz. •, PHY контролер за ресетирање за секвенца за ресетирање на примопредавател — Потребниот опсег на фреквенција е помеѓу 1–500 MHz. • Реконфигурација на IOPLL — Максималната фреквенција на часовникот е 100 MHz. • Реконфигурација RX за управување • Процесор • I2C Master
I2C часовник	i2c_clk	Влез за часовник од 100 MHz што го отсликува I2C slave, SCDC регистрира во HDMI RX јадрото и EDID RAM.

Поврзани информации

• Користење на примопредавател RX пин како CDR референтен часовник
• Користење на примопредавател RX пин како референтен часовник TX PLL

3.7. Сигнали за интерфејс
Во табелите се наведени сигналите за HDMI Intel FPGA IP дизајнот на прampле.
Табела 41. Сигнали од највисоко ниво

Сигнал	Насока	Ширина	Опис
Вграден осцилаторски сигнал
clk_fpga_b3_p	Влез	1	Слободен работен часовник од 100 MHz за референтен часовник на јадрото
REFCLK_FMCB_P (Intel Quartus Prime Pro Edition)	Влез	1	Слободен работен часовник од 625 MHz за референтен часовник на примопредавател; овој часовник може да биде со која било фреквенција

Кориснички копчиња и LED диоди
user_pb	Влез	1	Притиснете го копчето за да ја контролирате функционалноста за дизајн на HDMI Intel FPGA IP
cpu_resetn	Влез	1	Глобално ресетирање
user_led_g	Излез	4	Зелен LED дисплеј Видете во Поставување хардвер на страница 89 за повеќе информации за функциите на LED.
user_led_r	Излез	4	Црвен LED дисплеј Видете во Поставување хардвер на страница 89 за повеќе информации за функциите на LED.

Иглички за ќеркичка картичка HDMI FMC на портата B FMC
fmcb_gbtclk_m2c_p_0	Влез	1	HDMI RX TMDS часовник
fmcb_dp_m2c_p	Влез	3	HDMI RX црвени, зелени и сини канали за податоци • Ревизија на картичката ќерка на Bitec 11 — [0]: RX TMDS Канал 1 (зелена) — [1]: RX TMDS Канал 2 (црвено) — [2]: RX TMDS канал 0 (сино) • Ревизија на картичката ќерка на Bitec 4 или 6 — [0]: RX TMDS Канал 1 (зелен) — поларитет е превртен — [1]: RX TMDS Канал 0 (Сино) — поларитет е превртен — [2]: RX TMDS Канал 2 (црвено) — поларитет е превртен
fmcb_dp_c2m_p	Излез	4	HDMI TX часовник, црвени, зелени и сини канали за податоци • Ревизија на картичката ќерка на Bitec 11 — [0]: TX TMDS Канал 2 (црвено) — [1]: TX TMDS Канал 1 (зелен) — [2]: TX TMDS Канал 0 (сина) — [3]: TX TMDS Часовник канал • Ревизија на картичката ќерка на Bitec 4 или 6 — [0]: TX TMDS Часовник канал — [1]: TX TMDS Канал 0 (сина) — [2]: TX TMDS Канал 1 (зелен) — [3]: TX TMDS Канал 2 (црвено)
fmcb_la_rx_p_9	Влез	1	Откривање на напојување HDMI RX +5V
fmcb_la_rx_p_8	Надвор	1	Откривање на топол приклучок HDMI RX
fmcb_la_rx_n_8	Надвор	1	HDMI RX I2C SDA за DDC и SCDC
fmcb_la_tx_p_10	Влез	1	HDMI RX I2C SCL за DDC и SCDC
fmcb_la_tx_p_12	Влез	1	Откривање на топол приклучок HDMI TX
fmcb_la_tx_n_12	Надвор	1	HDMI I2C SDA за DDC и SCDC
fmcb_la_rx_p_10	Надвор	1	HDMI I2C SCL за DDC и SCDC
fmcb_la_tx_p_11	Надвор	1	HDMI I2C SDA за контрола на повторен двигател
fmcb_la_rx_n_9	Надвор	1	HDMI I2C SCL за контрола на повторен драјвер

Табела 42. Сигнали на врвно ниво на HDMI RX

Сигнал	Насока	Ширина	Опис
Сигнали за часовник и ресетирање
mgmt_clk	Влез	1	Влез на системски часовник (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Влез	1	Слободен работен часовник (625 MHz) за референтен часовник на примарен примопредавател. Овој часовник е потребен за калибрација на трансиверот за време на состојбата на вклучување. Овој часовник може да биде со која било фреквенција.
ресетирање	Влез	1	Влез за ресетирање на системот

Сигнал	Насока	Ширина	Опис
Сигнали за часовник и ресетирање
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Влез	1	Влез за ресетирање на трансиверот. Овој сигнал се потврдува за време на процесот на префрлување на референтните часовници (од слободен часовник на TMDS часовник) во состојба на вклучување.
tmds_clk_in	Влез	1	HDMI RX TMDS часовник
i2c_clk	Влез	1	Влез со часовник за интерфејс DDC и SCDC
vid_clk_out	Излез	1	Излез на видео часовник
ls_clk_out	Излез	1	Излез на часовникот за брзина на врската
sys_init	Излез	1	Иницијализација на системот за ресетирање на системот по вклучувањето

RX Трансивер и IOPLL сигнали
rx_serial_data	Влез	3	HDMI сериски податоци до RX Native PHY
gxb_rx_ready	Излез	1	Покажува дека RX Native PHY е подготвен
gxb_rx_cal_busy_out	Излез	3	RX Native PHY калибрација е зафатена со арбитерот на примопредавателот
gxb_rx_cal_busy_in	Влез	3	Калибрација зафатен сигнал од арбитер на трансиверот до RX Native PHY
iopll_locked	Излез	1	Наведете дека IOPLL е заклучен
gxb_reconfig_write	Влез	3	Реконфигурација на трансиверот Avalon-MM интерфејс од RX Native PHY до арбитер на трансиверот
gxb_reconfig_read	Влез	3
gxb_reconfig_address	Влез	30
gxb_reconfig_writedata	Влез	96
gxb_reconfig_readdata	Излез	96
gxb_reconfig_waitrequest	Излез	3

Управување со реконфигурација RX
rx_reconfig_en	Излез	1	Реконфигурацијата RX овозможува сигнал
мерка	Излез	24	Мерење на фреквенција на часовникот HDMI RX TMDS (во 10 ms)
мерка_валидно	Излез	1	Покажува дека сигналот за мерка е валиден
os	Излез	1	Oversampлинг фактор: • 0: Нема превртувањаampлинг • 1: 5× надampлинг
reconfig_mgmt_write	Излез	1	Управување со реконфигурација RX
reconfig_mgmt_read	Излез	1
reconfig_mgmt_address	Излез	12

reconfig_mgmt_writedata	Излез	32
reconfig_mgmt_readdata	Влез	32
reconfig_mgmt_waitrequest	Влез	1

HDMI RX Основни сигнали
Сооднос TMDS_Bit_clock	Излез	1	Интерфејси на регистарот SCDC
аудио_де	Излез	1	HDMI RX основни аудио интерфејси Погледнете во делот Sink Interfaces во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
аудио_податоци	Излез	256
audio_info_ai	Излез	48
аудио_Н	Излез	20
audio_CTS	Излез	20
аудио_метаподатоци	Излез	165
аудио_формат	Излез	5
aux_pkt_податоци	Излез	72	Помошни интерфејси со основни HDMI RX Погледнете во делот Sink Interfaces во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
aux_pkt_addr	Излез	6
aux_pkt_wr	Излез	1
aux_data	Излез	72
aux_sop	Излез	1
aux_eop	Излез	1
aux_valid	Излез	1
aux_error	Излез	1
gcp	Излез	6	Сигнали на страничниот опсег на јадрото HDMI RX Погледнете во делот Sink Interfaces во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
info_avi	Излез	112
info_vsi	Излез	61
colordepth_mgmt_sync	Излез	2
vid_податоци	Излез	N*48	HDMI RX основни видео порти Забелешка: Н = симболи по часовник Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
vid_vsync	Излез	N
vid_hsync	Излез	N
vid_de	Излез	N
режим	Излез	1	Контрола на јадрото и статусни приклучоци за HDMI RX Забелешка: Н = симболи по часовник Видете на Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
ctrl	Излез	N*6
заклучен	Излез	3
vid_lock	Излез	1
во_5v_моќ	Влез	1	Откривање на HDMI RX 5V и откривање на топла приклучок Видете во Интерфејси за мијалник дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
hdmi_rx_hpd_n	Надвор	1

hdmi_rx_i2c_sda	Надвор	1	HDMI RX DDC и SCDC интерфејс
hdmi_rx_i2c_scl	Надвор	1

RX EDID RAM сигнали
edid_ram_access	Влез	1	HDMI RX EDID RAM пристап интерфејс. Поставете edid_ram_access кога сакате да пишувате или читате од EDID RAM-от, во спротивно овој сигнал треба да се одржува на ниско ниво.
edid_ram_address	Влез	8
edid_ram_write	Влез	1
edid_ram_read	Влез	1
edid_ram_readdata	Излез	8
edid_ram_writedata	Влез	8
edid_ram_waitrequest	Излез	1

Табела 43. HDMI TX сигнали на највисоко ниво

Сигнал	Насока	Ширина	Опис
Сигнали за часовник и ресетирање
mgmt_clk	Влез	1	Влез на системски часовник (100 MHz)
fr_clk (Intel Quartus Prime Pro Edition)	Влез	1	Слободен работен часовник (625 MHz) за референтен часовник на примарен примопредавател. Овој часовник е потребен за калибрација на трансиверот за време на состојбата на вклучување. Овој часовник може да биде со која било фреквенција.
ресетирање	Влез	1	Влез за ресетирање на системот
hdmi_clk_in	Влез	1	Референтен часовник до TX IOPLL и TX PLL. Фреквенцијата на часовникот е иста како и фреквенцијата на часовникот TMDS.
vid_clk_out	Излез	1	Излез на видео часовник
ls_clk_out	Излез	1	Излез на часовникот за брзина на врската
sys_init	Излез	1	Иницијализација на системот за ресетирање на системот по вклучувањето
reset_xcvr	Влез	1	Ресетирање на TX примопредавател
reset_pll	Влез	1	Ресетирајте на IOPLL и TX PLL
reset_pll_reconfig	Излез	1	Ресетирајте на реконфигурација на PLL

TX трансивер и IOPLL сигнали
tx_serial_data	Излез	4	HDMI сериски податоци од TX Native PHY
gxb_tx_ready	Излез	1	Покажува дека TX Native PHY е подготвен
gxb_tx_cal_busy_out	Излез	4	TX Native PHY калибрација зафатен сигнал до арбитер на трансиверот
gxb_tx_cal_busy_in	Влез	4	Сигнал за зафатен калибрација од арбитерот на трансиверот до TX Native PHY

TX трансивер и IOPLL сигнали
iopll_locked	Излез	1	Наведете дека IOPLL е заклучен
txpll_locked	Излез	1	Наведете дека TX PLL е заклучен
gxb_reconfig_write	Влез	4	Реконфигурација на трансиверот Интерфејс мапиран со меморија на Avalon од TX Native PHY до арбитер на примопредавател
gxb_reconfig_read	Влез	4
gxb_reconfig_address	Влез	40
gxb_reconfig_writedata	Влез	128
gxb_reconfig_readdata	Излез	128
gxb_reconfig_waitrequest	Излез	4

TX IOPLL и TX PLL сигнали за реконфигурација
pll_reconfig_write/ tx_pll_reconfig_write	Влез	1	TX IOPLL/TX PLL реконфигурација Авалон интерфејси мапирани со меморија
pll_reconfig_read/ tx_pll_reconfig_read	Влез	1
pll_reconfig_address/ tx_pll_reconfig_address	Влез	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Влез	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Излез	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Излез	1
os	Влез	2	Oversampлинг фактор: • 0: Нема превртувањаampлинг • 1: 3× надampлинг • 2: 4× надampлинг • 3: 5× надampлинг
мерка	Влез	24	Ја означува фреквенцијата на часовникот TMDS на резолуцијата на видеото што се емитува.

HDMI TX Основни сигнали
ctrl	Влез	6*N	Интерфејси за контрола на јадрото HDMI TX Забелешка: Н = Симболи по часовник Погледнете го делот Изворни интерфејси во HDMI Упатство за корисникот на Intel FPGA IP за повеќе информации.
режим	Влез	1
Сооднос TMDS_Bit_clock	Влез	1	SCИнтерфејси за DC регистар Погледнете во делот Изворни интерфејси во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
Scrambler_Enable	Влез	1
аудио_де	Влез	1	Аудио интерфејси со јадро HDMI TX Видете на Изворни интерфејси дел во Упатство за користење на HDMI Intel FPGA IP за повеќе информации.
аудио_исклучи	Влез	1
аудио_податоци	Влез	256
продолжи…

HDMI TX Основни сигнали
audio_info_ai	Влез	49
аудио_Н	Влез	22
audio_CTS	Влез	22
аудио_метаподатоци	Влез	166
аудио_формат	Влез	5
i2c_master_write	Влез	1	TX I2C master Авалон интерфејс мапиран со меморија со I2C господар внатре во јадрото TX. Забелешка: Овие сигнали се достапни само кога ќе го вклучите Вклучете I2C параметар.
i2c_master_read	Влез	1
i2c_master_address	Влез	4
i2c_master_writedata	Влез	32
i2c_master_readdata	Излез	32
aux_ready	Излез	1	Помошни интерфејси со основни HDMI TX Погледнете во делот Изворни интерфејси во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
aux_data	Влез	72
aux_sop	Влез	1
aux_eop	Влез	1
aux_valid	Влез	1
gcp	Влез	6	Сигнали на страничниот опсег на јадрото HDMI TX Погледнете во делот Изворни интерфејси во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
info_avi	Влез	113
info_vsi	Влез	62
vid_податоци	Влез	N*48	HDMI TX основни видео порти Забелешка: N = симболи по часовник Погледнете во делот Изворни интерфејси во Упатството за корисникот HDMI Intel FPGA IP за повеќе информации.
vid_vsync	Влез	N
vid_hsync	Влез	N
vid_de	Влез	N

I2Сигнали за откривање C и Hot Plug Detect
nios_tx_i2c_sda_in (Intel Quartus Prime Pro Edition) Забелешка: Кога ќе го вклучите Вклучете I2C параметар, овој сигнал е поставен во јадрото TX и нема да биде видлив на ова ниво.	Излез	1	I2C Master Avalon интерфејси мапирани со меморија
nios_tx_i2c_scl_in (Intel Quartus Prime Pro Edition) Забелешка: Кога ќе го вклучите Вклучете I2C параметар, овој сигнал е поставен во јадрото TX и нема да биде видлив на ова ниво.	Излез	1
nios_tx_i2c_sda_oe (Intel Quartus Prime Pro Edition) Забелешка: Кога ќе го вклучите Вклучете I2C параметар, овој сигнал е поставен во јадрото TX и нема да биде видлив на ова ниво.	Влез	1
продолжи…

I2Сигнали за откривање C и Hot Plug Detect
nios_tx_i2c_scl_oe (Intel Quartus Prime Pro Edition) Забелешка: Кога ќе го вклучите Вклучете I2C параметар, овој сигнал е поставен во јадрото TX и нема да биде видлив на ова ниво.	Влез	1
nios_ti_i2c_sda_in (Intel Quartus Prime Pro Edition)	Излез	1
nios_ti_i2c_scl_in (Intel Quartus Prime Pro Edition)	Излез	1
nios_ti_i2c_sda_oe (Intel Quartus Prime Pro Edition)	Влез	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Pro Edition)	Влез	1
hdmi_tx_i2c_sda	Надвор	1	HDMI TX DDC и SCDC интерфејси
hdmi_tx_i2c_scl	Надвор	1
hdmi_ti_i2c_sda (Intel Quartus Prime Pro Edition)	Надвор	1	I2C интерфејс за Bitec Daughter Card Revision 11 TI181 Control
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition)	Надвор	1
hdmi_ti_i2c_scl (Intel Quartus Prime Pro Edition)	Надвор	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Standard Edition)	Надвор	1
tx_i2c_avalon_waitrequest	Излез	1	Авалон интерфејси мапирани со меморија на I2C master
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Влез	3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Влез	8
tx_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Излез	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Влез	1
tx_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Влез	1
tx_i2c_irq (Intel Quartus Prime Standard Edition)	Излез	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Standard Edition)	Излез	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition)	Влез	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition)	Влез	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition)	Излез	8
продолжи…

I2Сигнали за откривање C и Hot Plug Detect
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition)	Влез	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition)	Влез	1
tx_ti_i2c_irq (Intel Quartus Prime Standard Edition)	Излез	1
hdmi_tx_hpd_n	Влез	1	HDMI TX hotplug открива интерфејси
tx_hpd_ack	Влез	1
tx_hpd_req	Излез	1

Табела 44. Сигнали на арбитер на трансиверот

Сигнал	Насока	Ширина	Опис
clk	Влез	1	Часовник за реконфигурација. Овој часовник мора да го дели истиот часовник со блоковите за управување со реконфигурација.
ресетирање	Влез	1	Сигнал за ресетирање. Ова ресетирање мора да го дели истото ресетирање со блоковите за управување со реконфигурација.
rx_rcfg_en	Влез	1	Сигнал за овозможување на реконфигурација RX
tx_rcfg_en	Влез	1	TX сигнал за овозможување реконфигурација
rx_rcfg_ch	Влез	2	Покажува кој канал да се реконфигурира на јадрото RX. Овој сигнал мора секогаш да остане наведен.
tx_rcfg_ch	Влез	2	Покажува кој канал да се реконфигурира на јадрото TX. Овој сигнал мора секогаш да остане наведен.
rx_reconfig_mgmt_write	Влез	1	Реконфигурација Avalon-MM интерфејси од управувањето со реконфигурација RX
rx_reconfig_mgmt_read	Влез	1
rx_reconfig_mgmt_address	Влез	10
rx_reconfig_mgmt_writedata	Влез	32
rx_reconfig_mgmt_readdata	Излез	32
rx_reconfig_mgmt_waitrequest	Излез	1
tx_reconfig_mgmt_write	Влез	1	Реконфигурација Avalon-MM интерфејси од TX управување со реконфигурација
tx_reconfig_mgmt_read	Влез	1
tx_reconfig_mgmt_address	Влез	10
tx_reconfig_mgmt_writedata	Влез	32
tx_reconfig_mgmt_readdata	Излез	32
tx_reconfig_mgmt_waitrequest	Излез	1
reconfig_write	Излез	1	Реконфигурација Avalon-MM интерфејси со трансиверот
reconfig_read	Излез	1
продолжи…

Сигнал	Насока	Ширина	Опис
reconfig_address	Излез	10
reconfig_writedata	Излез	32
rx_reconfig_readdata	Влез	32
rx_reconfig_waitrequest	Влез	1
tx_reconfig_readdata	Влез	1
tx_reconfig_waitrequest	Влез	1
rx_cal_busy	Влез	1	Сигнал за статусот на калибрација од RX трансиверот
tx_cal_busy	Влез	1	Сигнал за статусот на калибрација од TX трансиверот
rx_reconfig_cal_busy	Излез	1	Сигнал за статусот на калибрација до контролата за ресетирање на RX трансиверот PHY
tx_reconfig_cal_busy	Излез	1	Сигнал за статусот на калибрација од контролата за ресетирање на TX трансиверот PHY

Табела 45. Сигнали за врска RX-TX

Сигнал	Насока	Ширина	Опис
ресетирање	Влез	1	Ресетирање на видео/аудио/помошни/ странични појаси FIFO бафер.
hdmi_tx_ls_clk	Влез	1	Часовник за брзина на врската HDMI TX
hdmi_rx_ls_clk	Влез	1	Часовник за брзина на врската HDMI RX
hdmi_tx_vid_clk	Влез	1	HDMI TX видео часовник
hdmi_rx_vid_clk	Влез	1	HDMI RX видео часовник
hdmi_rx_locked	Влез	3	Покажува статус на заклучен HDMI RX
hdmi_rx_de	Влез	N	HDMI RX видео интерфејси Забелешка: Н = симболи по часовник
hdmi_rx_hsync	Влез	N
hdmi_rx_vsync	Влез	N
hdmi_rx_data	Влез	N*48
rx_audio_format	Влез	5	HDMI RX аудио интерфејси
rx_audio_metadata	Влез	165
rx_audio_info_ai	Влез	48
rx_audio_CTS	Влез	20
rx_audio_N	Влез	20
rx_audio_de	Влез	1
rx_audio_data	Влез	256
rx_gcp	Влез	6	HDMI RX странични интерфејси
rx_info_avi	Влез	112
rx_info_vsi	Влез	61
продолжи…

Сигнал	Насока	Ширина	Опис
rx_aux_eop	Влез	1	Помошни интерфејси за HDMI RX
rx_aux_sop	Влез	1
rx_aux_valid	Влез	1
rx_aux_data	Влез	72
hdmi_tx_de	Излез	N	HDMI TX видео интерфејси Забелешка: Н = симболи по часовник
hdmi_tx_hsync	Излез	N
hdmi_tx_vsync	Излез	N
hdmi_tx_data	Излез	N*48
tx_audio_format	Излез	5	HDMI TX аудио интерфејси
tx_audio_metadata	Излез	165
tx_audio_info_ai	Излез	48
tx_audio_CTS	Излез	20
tx_audio_N	Излез	20
tx_audio_de	Излез	1
tx_audio_data	Излез	256
tx_gcp	Излез	6	HDMI TX странични интерфејси
tx_info_avi	Излез	112
tx_info_vsi	Излез	61
tx_aux_eop	Излез	1	Помошни интерфејси за HDMI TX
tx_aux_sop	Излез	1
tx_aux_valid	Излез	1
tx_aux_податоци	Излез	72
tx_aux_ready	Излез	1

Табела 46. Сигнали на системот за дизајнер на платформа

Сигнал	Насока	Ширина	Опис
cpu_clk (Intel Quartus Prime Standard Edition)	Влез	1	Часовник на процесорот
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Standard Edition)	Влез	1	Ресетирање на процесорот
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Влез	1	TMDS сооднос на бит такт
мерка_пио_надворешна_врска_извоз	Влез	24	Очекувана фреквенција на часовникот TMDS
продолжи…

Сигнал	Насока	Ширина	Опис
мерка_валидна_пио_надворешна_врска_извоз т	Влез	1	Укажува дека мерката PIO е валидна
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Влез	1	I2C Master интерфејси
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Влез	1
i2c_master_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Излез	1
i2c_master_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Излез	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Pro Edition)	Влез	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Pro Edition)	Влез	1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition)	Излез	1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition)	Излез	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Излез	3	I2C Master Avalon интерфејси мапирани со меморија за DDC и SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Излез	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Влез	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Излез	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Влез	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Излез	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition)	Излез	3	I2C Master Avalon-мемориски мапирани интерфејси за Bitec-ќерка ревизија 11, контрола T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition)	Излез	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition)	Влез	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Излез	32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition)	Влез	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Излез	1
продолжи…

Сигнал	Насока	Ширина	Опис
edid_ram_access_pio_external_connection_exp ort	Излез	1	Интерфејси за пристап до EDID RAM. Поставете извоз edid_ram_access_pio_ external_connection_ кога сакате да пишувате или читате од EDID RAM-от на врвот на RX. Поврзете го EDID RAM пристапот Avalon-MM slave во Platform Designer со EDID RAM интерфејсот на RX модулите од највисоко ниво.
edid_ram_slave_translator_address	Излез	8
edid_ram_slave_translator_write	Излез	1
edid_ram_slave_translator_read	Излез	1
edid_ram_slave_translator_readdata	Влез	8
edid_ram_slave_translator_writedata	Излез	8
edid_ram_slave_translator_waitrequest	Влез	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Влез	1	RX PMA Реконфигурација Авалон интерфејси мапирани со меморија
rx_pma_cal_busy_export (Intel Quartus Prime Pro Edition)	Влез	1
rx_pma_ch_export (Intel Quartus Prime Pro Edition)	Излез	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Излез	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Pro Edition)	Излез	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Pro Edition)	Излез	1
rx_pma_rcfg_mgmt_readdata (Intel Quartus Prime Pro Edition)	Влез	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Pro Edition)	Излез	32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition)	Влез	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Влез	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Излез	1
rx_rst_xcvr_export (Intel Quartus Prime Pro Edition)	Излез	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Влез	1	TX PLL Реконфигурација Авалон интерфејси мапирани со меморија
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Излез	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Излез	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Излез	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Излез	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Влез	32
продолжи…

Сигнал	Насока	Ширина	Опис
tx_pll_waitrequest_pio_external_connection_ извоз	Влез	1	Барање за чекање TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Излез	12	TX PMA Реконфигурација Авалон интерфејси мапирани со меморија
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Излез	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Излез	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Влез	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Излез	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Влез	1
tx_pma_waitrequest_pio_external_connection_ извоз	Влез	1	Барање за чекање TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Влез	1	Зафатен е рекалибрацијата на TX PMA
tx_pma_ch_export	Излез	2	TX PMA канали
tx_rcfg_en_pio_external_connection_export	Излез	1	Овозможи реконфигурација на TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Излез	32	TX IOPLL Реконфигурација Авалон интерфејси мапирани со меморија
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Влез	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Влез	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Излез	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Излез	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Излез	1
tx_os_pio_external_connection_export	Излез	2	Oversampлинг фактор: • 0: Нема превртувањаampлинг • 1: 3× надampлинг • 2: 4× надampлинг • 3: 5× надampлинг
tx_rst_pll_pio_external_connection_export	Излез	1	Ресетирајте на IOPLL и TX PLL
tx_rst_xcvr_pio_external_connection_export	Излез	1	Ресетирајте на TX Native PHY
wd_timer_resetrequest_reset	Излез	1	Ресетирање на тајмерот на Watchdog
color_depth_pio_external_connection_export	Влез	2	Длабочина на боја
tx_hpd_ack_pio_external_connection_export	Излез	1	За TX hotplug откривање ракување
tx_hpd_req_pio_external_connection_export	Влез	1

3.8. Дизајн на RTL параметри
Користете ги параметрите HDMI TX и RX Top RTL за да го приспособите дизајнот на прampле.
Повеќето од дизајнерските параметри се достапни во Дизајн Exampго табот на уредникот на параметрите HDMI Intel FPGA IP. Сè уште можете да го промените дизајнот на прampле ви поставува
направени во уредувачот на параметри преку RTL параметрите.

Табела 47. Горни параметри на HDMI RX

Параметар	Вредност	Опис
SUPPORT_DEEP_COLOR	• 0: Нема длабока боја • 1: Длабока боја	Определува дали јадрото може да шифрира длабоки формати на бои.
SUPPORT_AXILIARY	• 0: Нема AUX • 1: AUX	Определува дали е вклучено кодирањето на помошниот канал.
SYMBOLS_PER_CLOCK	8	Поддржува 8 симболи по часовник за уредите Intel Arria 10.
SUPPORT_AUDIO	• 0: Нема аудио • 1: Аудио	Одредува дали јадрото може да шифрира аудио.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Standard Edition)	8 (Стандардна вредност)	Основа на дневник 2 од големината на EDID RAM меморијата.
BITEC_DAUGHTER_CARD_REV	• 0: Не таргетирање на ниту една Bitec HDMI-ќерка картичка • 4: Поддржува ревизија на картичката ќерка на Bitec HDMI 4 • 6: Таргетирање на ревизија на ќерката на картичката Bitec HDMI 6 •11: Таргетирање на верзијата 11 на ќерката на картичката Bitec HDMI (стандардно)	Ја одредува ревизијата на користената ќерка-картичка Bitec HDMI. Кога ја менувате ревизијата, дизајнот може да ги замени каналите на примопредавателите и да го преврти поларитетот според барањата на Bitec HDMI-картичката ќерка. Ако го поставите параметарот BITEC_DAUGHTER_CARD_REV на 0, дизајнот не прави никакви промени на каналите на примопредавателите и поларитетот.
POLARITY_INVERSION	• 0: Инвертиран поларитет • 1: Не го превртувајте поларитетот	Поставете го овој параметар на 1 за да ја превртите вредноста на секој бит од влезните податоци. Поставувањето на овој параметар на 1 доделува 4'b1111 на пристаништето rx_polinv на RX трансиверот.

Табела 48. Горни параметри на HDMI TX

Параметар	Вредност	Опис
USE_FPLL	1	Поддржува fPLL како TX PLL само за уредите Intel Cyclone® 10 GX. Секогаш поставувајте го овој параметар на 1.
SUPPORT_DEEP_COLOR	• 0: Нема длабока боја • 1: Длабока боја	Определува дали јадрото може да шифрира длабоки формати на бои.
SUPPORT_AXILIARY	• 0: Нема AUX • 1: AUX	Определува дали е вклучено кодирањето на помошниот канал.
SYMBOLS_PER_CLOCK	8	Поддржува 8 симболи по часовник за уредите Intel Arria 10.
продолжи…

Параметар	Вредност	Опис
SUPPORT_AUDIO	• 0: Нема аудио • 1: Аудио	Одредува дали јадрото може да шифрира аудио.
BITEC_DAUGHTER_CARD_REV	• 0: Не таргетирање на ниту една Bitec HDMI-ќерка картичка • 4: Поддржува ревизија на картичката ќерка на Bitec HDMI 4 • 6: Таргетирање на ревизија на ќерката на картичката Bitec HDMI 6 • 11: Таргетирање на верзијата 11 на ќерката на картичката Bitec HDMI (стандардно)	Ја одредува ревизијата на користената ќерка-картичка Bitec HDMI. Кога ја менувате ревизијата, дизајнот може да ги замени каналите на примопредавателите и да го преврти поларитетот според барањата на Bitec HDMI-картичката ќерка. Ако го поставите параметарот BITEC_DAUGHTER_CARD_REV на 0, дизајнот не прави никакви промени на каналите на примопредавателите и поларитетот.
POLARITY_INVERSION	• 0: Инвертиран поларитет • 1: Не го превртувајте поларитетот	Поставете го овој параметар на 1 за да ја превртите вредноста на секој бит од влезните податоци. Поставувањето на овој параметар на 1 доделува 4'b1111 на пристаништето tx_polinv на TX трансиверот.

3.9. Поставување хардвер
Дизајнот на HDMI Intel FPGA IP на прampЛе е способен за HDMI 2.0b и врши пробивна демонстрација за стандарден HDMI видео пренос.
За да го извршите хардверскиот тест, поврзете уред со овозможен HDMI - како што е графичка картичка со HDMI интерфејс - со блокот Native PHY RX на трансиверот и HDMI мијалникот
внесување.

1. HDMI мијалникот го декодира приклучокот во стандарден видео-стрим и го испраќа до јадрото за обновување на часовникот.
2. Јадрото HDMI RX ги декодира видео, помошните и аудио податоците што треба да се вратат паралелно со јадрото HDMI TX преку DCFIFO.
3. Изворната порта HDMI на картичката ќерка FMC ја пренесува сликата на мониторот.

Забелешка:
Ако сакате да користите друга плочка за развој на Intel FPGA, мора да ги промените доделувањата на уредот и доделите на пиновите. Аналогната поставка на трансиверот е тестирана за развојниот комплет Intel Arria 10 FPGA и ќерката на Bitec HDMI 2.0. Можете да ги менувате поставките за вашата табла.

Табела 49. Функции на копче и кориснички LED

Притиснете го копчето/LED	Функција
cpu_resetn	Притиснете еднаш за да извршите ресетирање на системот.
user_pb[0]	Притиснете еднаш за да го префрлите HPD сигналот на стандардниот извор на HDMI.
user_pb[1]	• Притиснете и задржете за да му наложите на јадрото TX да испрати DVI кодиран сигнал. • Пуштете го за да испратите HDMI кодиран сигнал.
user_pb[2]	• Притиснете и задржете за да му наложите на јадрото TX да престане да испраќа Инфорамки од сигналите на страничната лента. • Ослободете за да продолжите со испраќање на InfoFrames од сигналите на страничната лента.
USER_LED[0]	Статус на заклучување RX HDMI PLL. • 0 = Отклучен • 1 = Заклучен
USER_LED[1]	Статус подготвен за RX примопредавател.
продолжи…

Притиснете го копчето/LED	Функција
	• 0 = Не е подготвен • 1 = Подготвен
USER_LED[2]	Статус на заклучување на јадрото RX HDMI. • 0 = Отклучен е најмалку 1 канал • 1 = Сите 3 канали се заклучени
USER_LED[3]	RX oversampлинг статус. • 0 = Не-надворampled (стапка на податоци > 1,000 Mbps во уред Intel Arria 10) • 1 = Oversampled (стапка на податоци < 100 Mbps во уред Intel Arria 10)
USER_LED[4]	Статус на заклучување на TX HDMI PLL. • 0 = Отклучен • 1 = Заклучен
USER_LED[5]	Статус подготвен за TX примопредавател. • 0 = Не е подготвен • 1 = Подготвен
USER_LED[6]	Статус на заклучување на TX трансивер PLL. • 0 = Отклучен • 1 = Заклучен
USER_LED[7]	TX oversampлинг статус. • 0 = Не-надворampled (стапка на податоци > 1,000 Mbps во уред Intel Arria 10) • 1 = Oversampled (стапка на податоци < 1,000 Mbps во уред Intel Arria 10)

3.10. Симулациски тестбенч
Тестната маса за симулација го симулира серискиот повраток на HDMI TX до јадрото RX.
Забелешка:
Оваа симулациска тест-клупа не е поддржана за дизајни со овозможен параметар Include I2C.

3. HDMI 2.0 Дизајн Прample (Поддршка FRL = 0)
683156 | 2022.12.27
Слика 28. Блок-дијаграм за тест-бенч за симулација на HDMI Intel FPGA IP

Табела 50. Компоненти на тест-бенч

Компонента	Опис
Видео TPG	Генераторот на шема за видео тест (TPG) обезбедува видео стимул.
Аудио С.ample Gen	Аудио сampгенераторот обезбедува аудио sample стимул. Генераторот генерира растечка шема на податоци за тестирање што треба да се пренесе преку аудио каналот.
Помош Сample Gen	На помош sampле генератор обезбедува помошен sample стимул. Генераторот генерира фиксни податоци што треба да се пренесат од предавателот.
Проверка на CRC	Овој проверувач проверува дали обновената фреквенција на часовникот TX примопредавател се совпаѓа со саканата брзина на податоци.
Проверка на аудио податоци	Проверката на аудио податоци споредува дали шемата за зголемување на податоците од тестот е примена и дешифрирана правилно.
Aux Проверка на податоци	Проверката на aux податоци споредува дали очекуваните aux податоци се примени и правилно декодирани на страната на приемникот.

Тестната маса за симулација на HDMI ги прави следниве тестови за верификација:

Функција HDMI	Верификација
Видео податоци	• Тестната маса имплементира CRC проверка на влезното и излезното видео. • Ја проверува вредноста на CRC на пренесените податоци во однос на CRC пресметана во примените видео податоци. • Тестната маса потоа ја врши проверката откако ќе открие 4 стабилни V-SYNC сигнали од ресиверот.
Помошни податоци	• Помошните сampгенераторот генерира фиксни податоци што треба да се пренесат од предавателот. • На страната на приемникот, генераторот споредува дали очекуваните помошни податоци се примени и декодирани правилно.
Аудио податоци	• Аудио сampгенераторот генерира растечка шема на податоци од тестот што треба да се пренесе преку аудио каналот. • На страната на ресиверот, проверувачот на аудио податоци проверува и споредува дали шемата за зголемување на податоците од тестот е примена и дешифрирана правилно.

Успешната симулација завршува со следнава порака:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# BPP = 0
# AUDIO_FREQUENCY (kHz) = 48
# AUDIO_CHANNEL = 8
# Пропусница за симулација

Табела 51. HDMI Intel FPGA IP Дизајн ПрampПоддржани симулатори

Симулатор	Verilog HDL	VHDL
ModelSim – Intel FPGA Edition/ ModelSim – Intel FPGA Starter Edition	Да	Да
VCS/VCS MX	Да	Да
Ривиера-ПРО	Да	Да
Xcelium Parallel	Да	бр

3.11. Надградба на вашиот дизајн
Табела 52. Дизајн на HDMI ПрampКомпатибилност со претходната верзија на софтверот Intel Quartus Prime Pro Edition

Дизајн Прample Variant	Способност за надградба на Intel Quartus Prime Pro Edition 20.3
HDMI 2.0 Дизајн Прample (Поддршка FRL = 0)	бр

За секој некомпатибилен дизајн на прampлес, треба да го направите следново:

1. Генерирајте нов дизајн на прampво тековната верзија на софтверот Intel Quartus Prime Pro Edition користејќи ги истите конфигурации на вашиот постоечки дизајн.
2. Споредете го целиот дизајн на прampле директориум со дизајн прampгенериран со користење на претходната верзија на софтверот Intel Quartus Prime Pro Edition. Приклучете се над пронајдените промени.

Дизајн HDCP преку HDMI 2.0/2.1 Прample

HDCP преку HDMI хардверски дизајн на прample ви помага да ја оцените функционалноста на одликата HDCP и ви овозможува да ја користите функцијата во вашите дизајни на Intel Arria 10.
Забелешка:
Функцијата HDCP не е вклучена во софтверот Intel Quartus Prime Pro Edition. За да пристапите до одликата HDCP, контактирајте со Intel на https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Заштита на дигитална содржина со висок пропусен опсег (HDCP)
Заштита на дигитална содржина со висок пропусен опсег (HDCP) е форма на заштита на дигиталните права за да се создаде сигурна врска помеѓу изворот и екранот.
Интел ја создаде оригиналната технологија, која е лиценцирана од групата Digital Content Protection LLC. HDCP е метод за заштита од копирање каде аудио/видео потокот е шифриран помеѓу предавателот и приемникот, заштитувајќи го од нелегално копирање.
Карактеристиките на HDCP се придржуваат до HDCP спецификација верзија 1.4 и HDCP спецификација верзија 2.3.
HDCP 1.4 и HDCP 2.3 IP-а ги извршуваат сите пресметки во рамките на логиката на јадрото на хардверот без доверливи вредности (како приватен клуч и клуч за сесија) да бидат достапни надвор од шифрираната IP адреса.

Табела 53. Функции на HDCP IP

HDCP IP	Функции
HDCP 1.4 IP	• Размена за автентикација — Пресметување на главниот клуч (Km) — Генерирање на случаен An — Пресметување на клучот за сесија (Ks), M0 и R0. • Автентикација со повторувач — Пресметување и верификација на V и V' • Потврда на интегритетот на врската — Пресметување на клучот за рамка (Ki), Mi и Ri.
продолжи…

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.

ISO
9001:2015
Регистриран

HDCP IP	Функции
	• Сите режими на шифрирање вклучувајќи hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher и hdcpRngCipher • Оригинална сигнализација за статус на шифрирање (DVI) и подобрена сигнализација за статус на шифрирање (HDMI) • Генератор на вистински случаен број (TRNG) — Хардверски, целосна дигитална имплементација и недетерминистички генератор на случаен број
HDCP 2.3 IP	• Генерирање на главен клуч (km), клуч за сесија (ks) и нонс (rn, riv). — Во согласност со NIST.SP800-90A генерирање на случаен број • Автентикација и размена на клучеви — Генерирање на случајни броеви за rtx и rrx во согласност со NIST.SP800-90A генерирање на случаен број — Потврда на потписот на сертификатот на примачот (certrx) со користење на јавен клуч DCP (kpubdcp) — 3072 бита RSASSA-PKCS#1 v1.5 — RSAES-OAEP (PKCS#1 v2.1) шифрирање и дешифрирање на главниот клуч (км) — Изведување на kd (dkey0, dkey1) со користење на режимот AES-CTR - Пресметување и верификација на H и H' — Пресметување на Ekh(km) и km (спарување) • Автентикација со повторувач — Пресметување и верификација на V и V' — Пресметување и верификација на М и М' • Обновливост на системот (SRM) — Потврда на потписот на SRM користејќи kpubdcp — 3072 бита RSASSA-PKCS#1 v1.5 • Размена на клучеви за сесија • Генерирање и пресметување на Edkey(ks) и riv. • Изведување на dkey2 користејќи режим AES-CTR • Проверка на локалитет — Пресметување и верификација на L и L' - Генерација на nonce (rn) • Управување со поток на податоци — Генерирање на поток на клучеви базирани на режимот AES-CTR • Асиметрични крипто алгоритми — RSA со должина на модул од 1024 (kpubrx) и 3072 (kpubdcp) бита — RSA-CRT (Кинеска теорема на преостанатото) со должина на модул од 512 (kprivrx) бита и должина на експонент од 512 (kprivrx) бита • Криптографска функција на ниско ниво — Симетрични крипто алгоритми • AES-CTR режим со должина на клуч од 128 бита — Хаш, MGF и HMAC алгоритми • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Вистински генератор на случаен број (TRNG) • Компатибилен со NIST.SP800-90A • Хардверски, целосна дигитална имплементација и недетерминистички генератор на случаен број

4.1.1. HDCP преку HDMI Дизајн Прample Architecture
Функцијата HDCP ги штити податоците додека податоците се пренесуваат помеѓу уреди поврзани преку HDMI или други дигитални интерфејси заштитени со HDCP.
Системите заштитени со HDCP вклучуваат три типа уреди:

4. HDCP преку HDMI 2.0/2.1 Дизајн Прample
683156 | 2022.12.27
• Извори (TX)
• Мијалници (RX)
• Повторувачи
Овој дизајн прampго демонстрира HDCP системот во уред со повторувач каде што прифаќа податоци, дешифрира, потоа повторно ги криптира податоците и на крајот повторно пренесува податоци. Повторувачите имаат и HDMI влезови и излези. Ги инстанцира FIFO-баферите за да се изврши директен пренос на видео пренос на HDMI помеѓу HDMI-мијалникот и изворот. Може да изврши одредена обработка на сигналот, како што е конвертирање на видеа во формат со поголема резолуција со замена на баферите FIFO со IP-јадрата на пакетот за видео и обработка на слика (VIP).

Слика 29. Дизајн на HDCP преку HDMI Прampле Блок дијаграм

Следниве описи за архитектурата на дизајнот прampодговараат на дизајнот на HDCP преку HDMI, прampле блок дијаграм. Кога ПОДДРШКА FRL = 1 или
ПОДДРШКА УПРАВУВАЊЕ НА КЛУЧИТЕ НА HDCP = 1, дизајнот прampхиерархијата е малку поинаква од Слика 29 на страница 95, но основните HDCP функции остануваат
исто.

1. HDCP1x и HDCP2x се IP-адреси што се достапни преку уредникот на параметрите HDMI Intel FPGA IP. Кога ќе ја конфигурирате HDMI IP во уредувачот на параметри, можете да овозможите и вклучите HDCP1x или HDCP2x или двете IP како дел од потсистемот. Со овозможени двете HDCP IP-адреси, HDMI IP-а се конфигурира во каскадната топологија каде што IP-авите HDCP2x и HDCP1x се поврзани еден со друг.
   • HDCP излезниот интерфејс на HDMI TX испраќа нешифрирани аудио видео податоци.
   • Нешифрираните податоци се шифрираат од активниот HDCP блок и се испраќаат назад во HDMI TX преку HDCP Ingress интерфејсот за пренос преку врската.
   • Потсистемот на процесорот како главен контролер за автентикација осигурува дека само една од HDCP TX IP е активна во секое време, а другата е пасивна.
   • На сличен начин, HDCP RX исто така ги дешифрира податоците добиени преку врската од надворешен HDCP TX.
2. Треба да ги програмирате HDCP IP-адресите со клучеви за производство издадени од Заштита на дигитална содржина (DCP). Вчитајте ги следните клучеви:
   Табела 54. Производни клучеви издадени од DCP
   

   HDCP	TX/RX	Клучеви
   HDCP2x	TX	16 бајти: глобална константа (lc128)
   	RX	• 16 бајти (исто како и TX): Глобална константа (lc128) • 320 бајти: Приватен клуч RSA (kprivrx) • 522 бајти: сертификат за јавен клуч RSA (certrx)
   HDCP1x	TX	• 5 бајти: Вектор за избор на клучеви TX (Aksv) • 280 бајти: TX клучеви за приватен уред (Akeys)
   	RX	• 5 бајти: Вектор за избор на клуч RX (Bksv) • 280 бајти: RX клучеви за приватен уред (Bkeys)

   Дизајнот прampЛе ги имплементира клучните мемории како едноставна синхрона RAM меморија со двојна порта и со двоен часовник. За мала големина на клучот како HDCP2x TX, IP ја имплементира меморијата на клучот користејќи регистри во редовна логика.
   Забелешка: Интел не ги обезбедува производните клучеви на HDCP со дизајн на прample или Intel FPGA IP под никакви околности. За да ги користите HDCP IP-адресите или дизајнот на прampзатоа, мора да станете усвојувач на HDCP и да ги стекнете производните клучеви директно од Digital Content Protection LLC (DCP).
   За извршување на дизајнот прampле, или ја уредувате меморијата на клучот files во времето на компајлирање да ги вклучите производните клучеви или да имплементирате логички блокови за безбедно да ги прочитате производните клучеви од надворешен уред за складирање и да ги запишете во мемориите на клучните при извршување.

3. Можете да ги чукате криптографските функции имплементирани во IP HDCP2x со која било фреквенција до 200 MHz. Фреквенцијата на овој часовник одредува колку брзо
   Работи автентикацијата HDCP2x. Може да одлучите да го споделите часовникот од 100 MHz што се користи за процесорот Nios II, но доцнењето за автентикација ќе се удвои во споредба со користењето на часовникот од 200 MHz.
4. Вредностите што мора да се разменуваат помеѓу HDCP TX и HDCP RX се доставуваат преку HDMI DDC интерфејсот (I2 C сериски интерфејс) на HDCP-
   заштитен интерфејс. HDCP RX мора да претстави логичен уред на магистралата I2C за секоја врска што ја поддржува. I2C slave е дупликат за HDCP порта со адреса на уредот од 0x74. Ја вози регистерската порта HDCP (Avalon-MM) и на HDCP2x и HDCP1x RX IP-адреси.
5. HDMI TX користи IC-мастер за читање на EDID од RX и пренос на податоците од SCDC кои се потребни за работа со HDMI 2.0 на RX. Истиот I2C господар што го управува Nios II процесорот се користи и за пренос на HDCP пораки помеѓу TX и RX. Мајсторот I2C е вграден во потсистемот на процесорот.
6. Процесорот Nios II делува како главен во протоколот за автентикација и ги вози регистрите за контрола и статус (Avalon-MM) и на HDCP2x и HDCP1x TX
   IP-адреси. Софтверските двигатели ја имплементираат машината за состојбата на протоколот за автентикација, вклучувајќи проверка на потписот на сертификатот, размена на главниот клуч, проверка на локалитет, размена на клучеви за сесија, спарување, проверка на интегритетот на врската (HDCP1x) и автентикација со повторувачи, како што е ширење на информации за топологија и ширење на информации за управување со проток. Софтверските драјвери не имплементираат ниту една од криптографските функции што ги бара протоколот за автентикација. Наместо тоа, HDCP IP хардверот ги имплементира сите криптографски функции, осигурувајќи дека не може да се пристапи до доверливи вредности.
   7. Во вистинска демонстрација на повторувач каде што се потребни информации за ширење на топологијата нагоре, процесорот Nios II ја придвижува портата за пораки на повторувачот (Avalon-MM) и на HDCP2x и HDCP1x RX IP. Процесорот Nios II го брише битот RX REPEATER на 0 кога ќе открие дека поврзаниот низводно не е способен за HDCP или кога нема поврзано низводно. Без поврзување низводно, системот RX сега е примач на крајна точка, наместо повторувач. Спротивно на тоа, процесорот Nios II го поставува битот RX REPEATER на 1 откако ќе открие дека низводно е способен за HDCP.

4.2. Проток на софтвер за процесор Nios II
Протокот на софтверот Nios II ги вклучува контролите за автентикација на HDCP преку апликацијата HDMI.
Слика 30. Графикон на текови на софтверот за процесор Nios II

1. Софтверот Nios II ги иницијализира и ресетира HDMI TX PLL, TX трансиверот PHY, I2C master и надворешниот TI тајмер.
2. Софтверот Nios II го испитува важечкиот сигнал за периодично откривање брзина од колото за откривање стапка RX за да утврди дали резолуцијата на видеото е променета и дали е потребна реконфигурација на TX. Софтверот, исто така, го испитува сигналот за детектирање на топол приклучок TX за да утврди дали настанал TX hot-plug настан.
3. Кога се добива валиден сигнал од колото за откривање брзина RX, софтверот Nios II ги чита вредностите на SCDC и длабочината на часовникот од HDMI RX и го враќа фреквентниот опсег на часовникот врз основа на откриената брзина за да одреди дали е потребна реконфигурација на HDMI TX PLL и трансиверот PHY. Ако е потребна реконфигурација на TX, софтверот Nios II му наредува на главниот I2C да ја испрати вредноста на SCDC на надворешен RX. Потоа командува повторно да ги конфигурира HDMI TX PLL и TX трансиверот
   PHY, проследено со рекалибрација на уредот и ресетирање на низата. Ако стапката не се промени, не е потребна ниту реконфигурација на TX, ниту повторно автентикација на HDCP.
4. Кога ќе се случи настан TX hot-plug, софтверот Nios II му наредува на главниот I2C да ја испрати вредноста на SCDC на надворешен RX, а потоа да го прочита EDID од RX
   и ажурирајте ја внатрешната EDID RAM меморија. Софтверот потоа ги пропагира информациите за EDID до возводно.
5. Софтверот Nios II ја започнува активноста на HDCP со наредба на I2C master да чита поместување 0x50 од надворешен RX за да открие дали низводното е способно за HDCP, или
   инаку:
   • Ако вратената вредност на HDCP2Version е 1, downstream е HDCP2xcapable.
   • Ако вратената вредност на целокупните отчитувања од 0x50 се 0, надолу е способна за HDCP1x.
   • Ако вратената вредност на целокупните отчитувања од 0x50 е 1, downstream или не е способна за HDCP или не е активна.
   • Ако downstream претходно не е способен за HDCP или неактивен, но моментално е способен за HDCP, софтверот го поставува битот REPEATER на повторувачот upstream (RX) на 1 за да покаже дека RX сега е повторувач.
   • Ако downstream-от претходно е способен за HDCP, но моментално не е способен за HDCP или неактивен, софтверот го поставува битот REPEATER на 0 за да покаже дека RX сега е примач на крајна точка.
6. Софтверот го иницира протоколот за автентикација HDCP2x кој вклучува проверка на потписот на сертификатот RX, размена на главниот клуч, проверка на локалитет, размена на клучеви за сесија, спарување, автентикација со повторувачи како што е ширење на информации за топологија.
7. Кога е во автентицирана состојба, софтверот Nios II му наредува на главниот I2C да го испита регистарот RxStatus од надворешен RX и ако софтверот открие дека е поставен битот REAUTH_REQ, тој иницира повторна автентикација и го оневозможува шифрирањето TX.
8. Кога downstream е повторувач и READY битот на RxStatus регистарот е поставен на 1, ова обично укажува на промена на топологијата низводно. Значи, софтверот Nios II му наредува на господарот I2C да ја прочита ReceiverID_List од низводно и да ја потврди листата. Ако списокот е валиден и не е откриена грешка во топологијата, софтверот продолжува во модулот за управување со текови на содржина. Во спротивно, тој иницира повторна автентикација и го оневозможува шифрирањето TX.
9. Софтверот Nios II ги подготвува вредностите ReceiverID_List и RxInfo, а потоа запишува во портата за пораки за повторувач Avalon-MM на повторувачот нагоре (RX). RX потоа ја пропагира листата на надворешен TX (нагоре).
10. Автентикацијата е завршена во овој момент. Софтверот овозможува TX шифрирање.
11. Софтверот го иницира протоколот за автентикација HDCP1x кој вклучува размена на клучеви и автентикација со репетитори.
12. Софтверот Nios II врши проверка на интегритетот на врската со читање и споредување на Ri' и Ri од надворешен RX (долуводно) и HDCP1x TX соодветно. Доколку вредностите
    не се совпаѓаат, ова укажува на губење на синхронизацијата и софтверот иницира повторна автентикација и го оневозможува шифрирањето TX.
13. Ако downstream е повторувач и битот READY од регистарот Bcaps е поставен на 1, ова обично покажува дека топологијата низводно е променета. Значи, софтверот Nios II му наредува на господарот I2C да ја прочита вредноста на списокот KSV од низводно и да ја потврди листата. Ако списокот е валиден и не е откриена грешка во топологијата, софтверот ја подготвува листата на KSV и вредноста на Bstatus и запишува во портата за пораки Avalon-MM Repeater на повторувачот upstream (RX). RX потоа ја пропагира листата на надворешен TX (нагоре). Во спротивно, тој иницира повторна автентикација и го оневозможува шифрирањето TX.

4.3. Прошетка за дизајн
Поставување и вклучување на HDCP преку дизајн на HDMI прampЛе се состои од пет сtagес.

1. Поставете го хардверот.
2. Генерирајте го дизајнот.
3. Уредете ја меморијата на копчињата HDCP fileда ги вклучи вашите клучеви за производство на HDCP.
   а. Чувајте обични клучеви за производство на HDCP во FPGA (Поддршка за управување со клучеви HDCP = 0)
   б. Чувајте ги шифрираните клучеви за производство на HDCP во надворешната флеш меморија или EEPROM (Поддршка за управување со клучеви HDCP = 1)
4. Компилирајте го дизајнот.
5. View резултатите.

4.3.1. Поставете го хардверот
Првиот сtagд од демонстрацијата е да се постави хардверот.
Кога SUPPORT FRL = 0, следете ги овие чекори за да го поставите хардверот за демонстрацијата:

1. Поврзете ја ќерката картичка Bitec HDMI 2.0 FMC (ревизија 11) со развојниот комплет Arria 10 GX на портата B FMC.
2. Поврзете го комплетот за развој Arria 10 GX со вашиот компјутер користејќи USB-кабел.
3. Поврзете HDMI-кабел од конекторот HDMI RX на ќерката Bitec HDMI 2.0 FMC-картичка на HDMI-уред со овозможен HDCP, како што е графичка картичка со HDMI излез.
4. Поврзете друг HDMI-кабел од конекторот HDMI TX на ќерката Bitec HDMI 2.0 FMC-картичка на HDMI-уред со овозможен HDCP, како што е телевизор со HDMI влез.

Кога SUPPORT FRL = 1, следете ги овие чекори за да го поставите хардверот за демонстрација:

1. Поврзете ја ќерката картичка Bitec HDMI 2.1 FMC (ревизија 9) со развојниот комплет Arria 10 GX на портата B FMC.
2. Поврзете го комплетот за развој Arria 10 GX со вашиот компјутер користејќи USB-кабел.
3. Поврзете кабли HDMI 2.1 од 3 категорија од конекторот HDMI RX на ќерката картичка Bitec HDMI 2.1 FMC со извор на HDMI 2.1 со овозможен HDCP, како што е Quantum Data 980 48G Generator.
4. Поврзете други кабли за HDMI 2.1 категорија 3 од конекторот HDMI TX на ќерката картичка Bitec HDMI 2.1 FMC со лавабо со овозможено HDCP HDMI 2.1, како на пр.
   Анализатор на Quantum Data 980 48G.

4.3.2. Генерирајте го дизајнот
По поставувањето на хардверот, треба да го генерирате дизајнот.
Пред да започнете, погрижете се да ја инсталирате функцијата HDCP во софтверот Intel Quartus Prime Pro Edition.

1. Кликнете на Tools ➤ IP Catalog и изберете Intel Arria 10 како целна фамилија на уреди.
   Забелешка: Дизајнот на HDCP прampподдржува само уреди Intel Arria 10 и Intel Stratix® 10.
2. Во каталогот IP, лоцирајте и кликнете двапати на HDMI Intel FPGA IP. Се појавува прозорецот за нова IP варијација.
3. Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .qsys или .ip.
4. Кликнете на ОК. Се појавува уредувачот на параметри.
5. На картичката IP, конфигурирајте ги саканите параметри и за TX и RX.
6. Вклучете го параметарот Поддршка HDCP 1.4 или Support HDCP 2.3 за да го генерирате дизајнот HDCP пр.ampле.
7. Вклучете го параметарот за управување со клучеви за поддршка HDCP ако сакате да го зачувате производниот клуч HDCP во шифриран формат во надворешната флеш меморија или EEPROM. Во спротивно, исклучете го параметарот за управување со клучеви за поддршка HDCP за да го зачувате производниот клуч на HDCP во обичен формат во FPGA.
8. На дизајнот прampтабот, изберете Arria 10 HDMI RX-TX Retransmit.
9. Изберете Синтеза за да го генерирате дизајнот на хардверот на прampле.
10. За Генерирање File Форматирајте, изберете Verilog или VHDL.
11. За комплет за развој на цели, изберете го комплетот за развој Arria 10 GX FPGA. Ако го изберете комплетот за развој, тогаш целниот уред (избран во чекор 4) се менува за да одговара на уредот на комплетот за развој. За комплетот за развој Arria 10 GX FPGA, стандардниот уред е 10AX115S2F45I1SG.
12. Кликнете Generate Example Дизајн за генерирање на проектот files и софтверот за програмирање Извршен и поврзувачки формат (ELF). file.

4.3.3. Вклучете клучеви за производство на HDCP
4.3.3.1. Чувајте ги обичните клучеви за производство на HDCP во FPGA (Клуч за поддршка за HDCP Управување = 0)
Откако ќе го генерирате дизајнот, уредете ја меморијата на копчињата HDCP fileда ги вклучите вашите производствени клучеви.
За да ги вклучите производните клучеви, следете ги овие чекори.

1. Пронајдете ја следната клучна меморија fileи во /rtl/hdcp/ директориум:
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Отворете го hdcp2x_rx_kmem.v file и лоцирајте го предефинираниот клуч за факсимил R1 за јавниот сертификат на приемникот и приватниот клуч RX и глобалната константа како што е прикажано на пр.ampлес подолу.
   Слика 31. Жична низа од факсимилски клуч R1 за јавен сертификат на ресиверот
   Слика 32. Жична низа од факсимилски клуч R1 за RX приватен клуч и глобална константа
   
3. Пронајдете го заштитното место за производните клучеви и заменете го со вашите сопствени производствени клучеви во нивната соодветна жичана низа во голем ендиски формат.
   Слика 33. Жичена низа на клучеви за производство на HDCP (место)
   
4. Повторете го чекорот 3 за целата друга меморија за клучеви fileс. Кога ќе завршите со вклучување на вашите производствени клучеви во целата меморија на клучеви files, проверете дали параметарот USE_FACSIMILE е поставен на 0 на дизајнот прampна највисоко ниво file (a10_hdmi2_demo.v)

4.3.3.1.1. Мапирање на копчињата HDCP од клучот DCP Files
Следните делови го опишуваат мапирањето на производствените клучеви на HDCP складирани во клучот DCP files во жичаната низа на HDCP kmem files.
4.3.3.1.2. hdcp1x_tx_kmem.v и hdcp1x_rx_kmem.v files
За hdcp1x_tx_kmem.v и hdcp1x_rx_kmem.v files

• Овие двајца fileго делат истиот формат.
• За да го идентификувате точниот HDCP1 TX DCP клуч file за hdcp1x_tx_kmem.v, проверете дали се првите 4 бајти од file се „0x01, 0x00, 0x00, 0x00“.
• За да го идентификувате точниот HDCP1 RX DCP клуч file за hdcp1x_rx_kmem.v, проверете дали се првите 4 бајти од file се „0x02, 0x00, 0x00, 0x00“.
• Копчињата во копчето DCP files се во малку-ендијански формат. За користење во kmem files, мора да ги претворите во биг-ендијан.

Слика 34. Мапирање на бајти од HDCP1 TX DCP клуч file во hdcp1x_tx_kmem.v

Забелешка:
Бројот на бајт се прикажува во формат подолу:

• Големина на клучот во бајти * број на клуч + број на бајт во тековниот ред + постојано поместување + големина на ред во бајти * број на ред.
• 308*n покажува дека секој сет на копчиња има 308 бајти.
• 7*y покажува дека секој ред има 7 бајти.

Слика 35. HDCP1 TX DCP клуч file полнење со непотребни вредности

Слика 36. Жичени низи на hdcp1x_tx_kmem.v
Example од hdcp1x_tx_kmem.v и како неговите жичени низи се мапираат на ексampод HDCP1 TX DCP клучот file на слика 35 на страница 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
За hdcp2x_rx_kmem.v file

• За да го идентификувате точниот HDCP2 RX DCP клуч file за hdcp2x_rx_kmem.v, проверете дали се првите 4 бајти од file се „0x00, 0x00, 0x00, 0x02“.
• Копчињата во копчето DCP files се во малку-ендијански формат.

Слика 37. Мапирање на бајти од HDCP2 RX DCP клуч file во hdcp2x_rx_kmem.v
Сликата подолу го прикажува точното мапирање на бајти од клучот HDCP2 RX DCP file во hdcp2x_rx_kmem.v.

Забелешка:
Бројот на бајт се прикажува во формат подолу:

• Големина на клучот во бајти * број на клуч + број на бајт во тековниот ред + постојано поместување + големина на ред во бајти * број на ред.
• 862*n покажува дека секој сет на копчиња има 862 бајти.
• 16*y покажува дека секој ред има 16 бајти. Има исклучок во cert_rx_prod каде што ROW 32 има само 10 бајти.

Слика 38. HDCP2 RX DCP клуч file полнење со непотребни вредности

Слика 39. Жичени низи од hdcp2x_rx_kmem.v
Оваа слика ги прикажува жичаните низи за hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod и lc128_prod) мапирајќи се на пр.ampод клучот HDCP2 RX DCP file in
Слика 38 на страница 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
За hdcp2x_tx_kmem.v file:

• За да го идентификувате точниот HDCP2 TX DCP клуч file за hdcp2x_tx_kmem.v, проверете дали се првите 4 бајти од file се „0x00, 0x00, 0x00, 0x01“.
• Копчињата во копчето DCP files се во малку-ендијански формат.
• Алтернативно, можете да го примените lc128_prod од hdcp2x_rx_kmem.v директно во hdcp2x_tx_kmem.v. Клучевите ги делат истите вредности.

Слика 40. Жична низа од hdcp2x_tx_kmem.v
Оваа слика го прикажува точното мапирање на бајти од HDCP2 TX DCP клучот file во hdcp2x_tx_kmem.v.

4.3.3.2. Чувајте ги шифрираните клучеви за производство на HDCP во надворешната флеш меморија или EEPROM (поддршка за управување со клучеви HDCP = 1)
Слика 41. Високо ниво надview за управување со клучеви на HDCP

Кога е вклучен параметарот за управување со клучеви за поддршка на HDCP, вие ја држите контролата врз шифрирањето на производниот клуч на HDCP со користење на софтверската алатка за шифрирање клучеви (KEYENC) и дизајнот на клучот за програмер што го обезбедува Intel. Мора да ги обезбедите клучевите за производство на HDCP и 128-битен заштитен клуч HDCP. Заштитниот клуч за HDCP
го шифрира производниот клуч HDCP и го складира клучот во надворешната флеш меморија (на прample, EEPROM) на HDMI-ќерка картичка.
Вклучете го параметарот за управување со клучеви за поддршка HDCP и функцијата за дешифрирање клучеви (KEYDEC) станува достапна во HDCP IP-јадрата. Истата HDCP заштита
клучот треба да се користи во KEYDEC за да се преземат производствените клучеви на HDCP во моментот на работа за моторите за обработка. KEYENC и KEYDEC поддржуваат Atmel AT24CS32 32-Kbit сериски EEPROM, Atmel AT24C16A 16-Kbit сериски EEPROM и компатибилни I2C EEPROM уреди со големина на ROM од најмалку 16 Kbit.

Забелешка:

1. За HDMI 2.0 FMC ќерка-картичка Ревизија 11, проверете дали EEPROM на ќерката картичка е Atmel AT24CS32. Постојат две различни големини на EEPROM што се користат на ќерката картичка Bitec HDMI 2.0 FMC Revision 11.
2. Ако претходно сте користеле KEYENC за шифрирање на производните клучеви на HDCP и сте вклучиле Поддршка за управување со клучеви за HDCP во верзија 21.2 или порано, треба повторно да ги шифрирате производните клучеви на HDCP користејќи ја софтверската алатка KEYENC и да ги регенерирате HDCP IP-адресите од верзијата 21.3
   наваму.

4.3.3.2.1. Интел KEYENC
KEYENC е софтверска алатка за командна линија која Intel ја користи за шифрирање на производствените клучеви на HDCP со 128-битен заштитен клуч за HDCP што го давате. KEYENC емитува шифрирани клучеви за производство на HDCP во хексадецимален или во корпа или заглавие file формат. KEYENC исто така генерира mif file што го содржи вашиот обезбеден 128 битен HDCP клуч за заштита. KEYDEC
бара миф file.

Системско барање:

1. x86 64-битна машина со оперативен систем Windows 10
2. Visual C++ редистрибутивен пакет за Visual Studio 2019 (x64)

Забелешка:
Мора да инсталирате Microsoft Visual C++ за VS 2019. Може да проверите дали Visual C++ redistributable е инсталиран од Windows ➤ Control Panel ➤ Programs and Features. Ако е инсталиран Microsoft Visual C++, можете да го видите Visual C++ xxxx
Може да се распредели (x64). Во спротивно, можете да преземете и инсталирате Visual C++
Може да се редистрибуира од Microsoft webсајт. Погледнете ги поврзаните информации за врската за преземање.

Табела 55. Опции на командната линија KEYENC

Опции на командната линија	Расправија/Опис
-k	<HDCP protection key file> Текст file кој содржи само 128 битен HDCP заштитен клуч во хексадецимално. Прample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Клучеви за производство на предавател HDCP 1.4 file од DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Клучеви за производство на ресивер HDCP 1.4 file од DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Клучеви за производство на предавател HDCP 2.3 file од DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Клучеви за производство на ресивер HDCP 2.3 file од DCP (.bin file)
-hdcp1tx клучеви	Наведете го опсегот на копчињата за избраниот влез (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm каде n = почеток на копче (1 или >1) m = крај на клучот (n или >n) Прampле: Изберете од 1 до 1000 копчиња од секој HDCP 1.4 TX, HDCP 1.4 RX и HCDP 2.3 RX производствени клучеви file. „-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000“
- копчиња hdcp1rx
- копчиња hdcp2rx
продолжи…

Опции на командната линија	Расправија/Опис
	Забелешка: 1. Ако не користите копчиња за производство на HDCP file, нема да ви треба опсег на копчиња HDCP. Ако не го користите аргументот во командната линија, стандардниот опсег на копчињата е 0. 2. Можете исто така да изберете различен индекс на копчињата за копчињата за производство на HDCP file. Сепак, бројот на копчиња треба да одговара на избраните опции. Example: Изберете различни 100 копчиња Изберете ги првите 100 копчиња од производствените клучеви HDCP 1.4 TX file „-hdcp1txkeys 1-100“ Изберете ги копчињата 300 до 400 за копчињата за производство HDCP 1.4 RX file „-hdcp1rxkeys 300-400“ Изберете ги копчињата 600 до 700 за копчињата за производство HDCP 2.3 RX file „-hdcp2rxkeys 600-700“
-o	Излез file формат . Стандардно е хексадецимален file. Генерирајте шифрирани клучеви за производство на HDCP во бинарно file формат: -o bin Создавање шифрирани HDCP производствени клучеви во хексадецимален file формат: -o хексадецимален генерирање шифрирани клучеви за производство на HDCP во заглавието file формат: -ох
– копчиња за проверка	Печатете го бројот на копчиња достапни во влезот fileс. Прampле:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> – копчиња за проверка
	Забелешка: користете ги копчињата за проверка на параметарот на крајот од командната линија како што е споменато погоре на прampле.
- верзија	Испечатете го бројот на верзијата на KEYENC

Можете селективно да изберете клучеви за производство HDCP 1.4 и/или HDCP 2.3 за шифрирање. За прample, за да користите само клучеви за производство HDCP 2.3 RX за шифрирање, користете само -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rx клучеви во параметрите на командната линија.
Табела 56. Упатство за вообичаена порака за грешка KEYENC

Порака за грешка	Упатство
ГРЕШКА: Заштитен клуч за HDCP file исчезнати	Недостасува параметар на командната линија -k file>
ГРЕШКА: клучот треба да има 32 хексадетични цифри (на пр. f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	HDCP заштитен клуч file треба да го содржи само заштитниот клуч за HDCP во 32 хексадецимални цифри.
ГРЕШКА: Ве молиме наведете го опсегот на копчињата	Опсегот на клучеви не е одреден за дадените влезни клучеви за производство на HDCP file.
ГРЕШКА: неважечки опсег на клучеви	Опсегот на клучеви наведен за -hdcp1txkeys или -hdcp1rxkeys или -hdcp2rxkeys не е точен.
ГРЕШКА: не може да се создадеFileиме>	Проверете дали се извршува дозволата за папката од keyenc.exe.
ГРЕШКА: Внесувањето -hdcp1txkeys е неважечко	Форматот на опсегот на влезните копчиња за производствените клучеви HDCP 1.4 TX е неважечки. Точниот формат е „-hdcp1txkeys nm“ каде што n >= 1, m >= n
ГРЕШКА: Внесувањето на -hdcp1rxkeys е неважечко	Форматот на опсегот на влезните копчиња за производствените клучеви HDCP 1.4 RX е неважечки. Точниот формат е „-hdcp1rxkeys nm“ каде што n >= 1, m >= n
ГРЕШКА: Внесувањето на -hdcp2rxkeys е неважечко	Форматот на опсегот на влезните копчиња за производствените клучеви HDCP 2.3 RX е неважечки. Точниот формат е „-hdcp2rxkeys nm“ каде што n >= 1, m >= n
продолжи…

Порака за грешка	Упатство
ГРЕШКА: неважечки file <fileиме>	Неважечки клучеви за производство на HDCP file.
ГРЕШКА: file тип недостасува за -o опција	Недостасува параметар на командната линија за –o .
ГРЕШКА: неважечки fileиме -fileиме>	<fileиме> е неважечко, ве молиме користете го валидно fileиме без посебни знаци.

Шифрирајте единствен клуч за единечен EEPROM
Извршете ја следнава командна линија од командната линија на Windows за да шифрирате еден клуч на HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX и HDCP 2.3 RX со излез file формат на заглавие file за еден EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Шифрирајте N клучеви за N EEPROM
Извршете ја следнава командна линија од командната линија на Windows за да шифрирате N клучеви (почнувајќи од клучот 1) на HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX и HDCP 2.3 RX со излез file формат на хекс file за N EEPROM:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1tx клучеви 1 -hdcp1rx клучеви 1- -hdcp2rx клучеви 1- -о хекс каде N е >= ​​1 и треба да одговара за сите опции.

Поврзани информации
Microsoft Visual C++ за Visual Studio 2019 година
Обезбедува редистрибутивен пакет Microsoft Visual C++ x86 (vc_redist.x86.exe) за преземање. Ако врската се промени, Интел ви препорачува да пребарувате „Visual C++ redistributable“ од пребарувачот на Microsoft.

4.3.3.2.2. Клучен програмер
За да ги програмирате шифрираните клучеви за производство на HDCP на EEPROM, следете ги овие чекори:

1. Копирајте го дизајнот на клучниот програмер files од следнава патека до вашиот работен директориум: /hdcp2x/hw_demo/key_programmer/
2. Копирајте го заглавието на софтверот file (hdcp_key .h) генерирана од софтверската алатка KEYENC (дел Шифрирај единствен клуч за еден EEPROM на страница 113 ) во директориумот software/key_programmer_src/ и преименувај го во hdcp_key.h.
3. Стартувај ./runall.tcl. Оваа скрипта ги извршува следните команди:
   • Генерирање на IP каталог files
   • Генерирајте го системот за дизајнер на платформа
   • Креирајте проект Intel Quartus Prime
   • Направете софтверски работен простор и изградете го софтверот
   • Направете целосна компилација
4. Преземете го софтверскиот објект File (.sof) на FPGA за програмирање на шифрираните клучеви за производство на HDCP на EEPROM.

Генерирајте го дизајнот Stratix 10 HDMI RX-TX Retransmit на прampсо вклучени параметри за поддршка HDCP 2.3 и Support HDCP 1.4, а потоа следете го следниот чекор за да го вклучите заштитниот клуч за HDCP.

• Копирајте го миф file (hdcp_kmem.mif) генерирана од софтверската алатка KEYENC (дел Криптирај единствен клуч за единечен EEPROM на страница 113) на директориум /quartus/hdcp/.

4.3.4. Компилирајте го дизајнот
Откако ќе ги вклучите вашите сопствени обични клучеви за производство на HDCP во FPGA или ќе ги програмирате шифрираните клучеви за производство на HDCP во EEPROM, сега можете да го компајлирате дизајнот.

1. Стартувајте го софтверот Intel Quartus Prime Pro Edition и отворете /quartus/a10_hdmi2_demo.qpf.
2. Кликнете на Обработка ➤ Започнете со компилација.

4.3.5. View резултатите
На крајот на демонстрацијата, ќе можете view резултатите на надворешниот мијалник HDMI со овозможен HDCP.
На view резултатите од демонстрацијата, следете ги овие чекори:

1. Напојувајте ја Intel FPGA плочата.
2. Променете го директориумот во /quartus/.
3. Внесете ја следнава команда на Nios II Command Shell за да го преземете софтверскиот објект File (.sof) на FPGA. nios2-configure-sof output_files/ .соф
4. Вклучете го надворешниот извор на HDMI со овозможен HDCP и мијалник (ако не сте го направиле тоа). Надворешниот мијалник HDMI го прикажува излезот од вашиот HDMI надворешен извор.

4.3.5.1. Притисни копчиња и LED функции
Користете ги копчињата за притискање и LED функциите на таблата за да ја контролирате вашата демонстрација.

Табела 57. Притисни копчиња и LED индикатори (ПОДРШКА FRL = 0)

Притиснете го копчето/LED	Функции
cpu_resetn	Притиснете еднаш за да извршите ресетирање на системот.
user_pb[0]	Притиснете еднаш за да го префрлите HPD сигналот на стандардниот извор на HDMI.
user_pb[1]	• Притиснете и задржете за да му наложите на јадрото TX да испрати DVI кодиран сигнал. • Пуштете го за да испратите HDMI кодиран сигнал. • Проверете дали дојдовното видео е во простор за боја од 8 bpc RGB.
user_pb[2]	• Притиснете и задржете за да му наложите на јадрото TX да престане да испраќа Инфорамки од сигналите на страничната лента. • Ослободете за да продолжите со испраќање на InfoFrames од сигналите на страничната лента.
user_led[0]	Статус на заклучување RX HDMI PLL. • 0: Отклучено • 1: Заклучено
user_led[1]	Статус на заклучување на јадрото RX HDMI • 0: Најмалку 1 канал е отклучен • 1: Сите 3 канали се заклучени
user_led[2]	Статус на дешифрирање на IP RX HDCP1x. • 0: Неактивен • 1: Активно
user_led[3]	Статус на дешифрирање на IP RX HDCP2x. • 0: Неактивен • 1: Активно
user_led[4]	Статус на заклучување на TX HDMI PLL. • 0: Отклучено • 1: Заклучено
user_led[5]	Статус на заклучување на TX трансивер PLL. • 0: Отклучено • 1: Заклучено
user_led[6]	Статус на шифрирање на IP на TX HDCP1x. • 0: Неактивен • 1: Активно
user_led[7]	Статус на шифрирање на IP на TX HDCP2x. • 0: Неактивен • 1: Активно

Табела 58. Притисни копчиња и LED индикатори (ПОДРШКА FRL = 1)

Притиснете го копчето/LED	Функции
cpu_resetn	Притиснете еднаш за да извршите ресетирање на системот.
user_dipsw	Кориснички дефиниран DIP-прекинувач за префрлување на режимот на премин. • ИСКЛУЧЕНО (стандардна позиција) = Премин HDMI RX на FPGA го добива EDID од надворешен мијалник и го прикажува на надворешниот извор на кој е поврзан. • ВКЛУЧЕНО = Може да ја контролирате максималната стапка на RX FRL од терминалот Nios II. Командата го модифицира RX EDID со манипулирање со максималната вредност на стапката на FRL. Се однесуваат на Водење на дизајнот во различни стапки на FRL на страница 33 за повеќе информации за поставување на различни стапки на FRL.
продолжи…

Притиснете го копчето/LED	Функции
user_pb[0]	Притиснете еднаш за да го префрлите HPD сигналот на стандардниот извор на HDMI.
user_pb[1]	Резервирано.
user_pb[2]	Притиснете еднаш за да ги прочитате регистрите SCDC од мијалникот поврзан со TX на ќерката картичка Bitec HDMI 2.1 FMC. Забелешка: За да овозможите читање, мора да поставите DEBUG_MODE на 1 во софтверот.
user_led_g[0]	RX FRL часовник Статус на заклучување PLL. • 0: Отклучено • 1: Заклучено
user_led_g[1]	Статус на заклучување видео RX HDMI. • 0: Отклучено • 1: Заклучено
user_led_g[2]	Статус на дешифрирање на IP RX HDCP1x. • 0: Неактивен • 1: Активно
user_led_g[3]	Статус на дешифрирање на IP RX HDCP2x. • 0: Неактивен • 1: Активно
user_led_g[4]	TX FRL часовник Статус на заклучување PLL. • 0: Отклучено • 1: Заклучено
user_led_g[5]	Статус на заклучување видео на TX HDMI. • 0 = Отклучен • 1 = Заклучен
user_led_g[6]	Статус на шифрирање на IP на TX HDCP1x. • 0: Неактивен • 1: Активно
user_led_g[7]	Статус на шифрирање на IP на TX HDCP2x. • 0: Неактивен • 1: Активно

4.4. Заштита на клучот за шифрирање вграден во дизајнот FPGA
Многу дизајни на FPGA имплементираат шифрирање и често има потреба да се вградат тајни клучеви во битстримот FPGA. Во поновите семејства на уреди, како што се Intel Stratix 10 и Intel Agilex, постои блок на Secure Device Manager кој може безбедно да ги обезбедува и управува со овие тајни клучеви. Онаму каде што овие функции не постојат, можете да ја обезбедите содржината на битстримот FPGA, вклучувајќи ги сите вградени тајни кориснички клучеви, со шифрирање.
Корисничките клучеви треба да се чуваат безбедни во вашата дизајнерска околина и идеално да се додадат во дизајнот користејќи автоматизиран безбеден процес. Следниве чекори покажуваат како можете да спроведете таков процес со алатките Intel Quartus Prime.

1. Развијте и оптимизирајте го HDL во Intel Quartus Prime во небезбедна средина.
2. Префрлете го дизајнот во безбедно опкружување и спроведете автоматизиран процес за ажурирање на тајниот клуч. Меморијата на чипот ја вградува клучната вредност. Кога клучот е ажуриран, иницијализацијата на меморијата file (.mif) може да се промени и протокот на асемблер „quartus_cdb –update_mif“ може да го промени заштитниот клуч за HDCP без повторно компајлирање. Овој чекор се извршува многу брзо и го зачувува оригиналното време.
3. Битстримот Intel Quartus Prime потоа шифрира со клучот FPGA пред да го пренесе шифрираниот битстрим назад во небезбедна средина за конечно тестирање и распоредување.

Се препорачува да се оневозможи целиот пристап за отстранување грешки што може да го врати тајниот клуч од FPGA. Можете целосно да ги оневозможите можностите за отстранување грешки со оневозможување на JTAG порта, или селективно оневозможи и повторноview дека ниту една одлика за отстранување грешки, како што е уредувач на меморија во системот или Signal Tap, не може да го врати клучот. Погледнете во AN 556: Користење на безбедносните карактеристики на дизајнот во Intel FPGA за дополнителни информации за користење на безбедносните карактеристики на FPGA, вклучително и специфични чекори за тоа како да се шифрира битстримот FPGA и да се конфигурираат безбедносните опции како што е оневозможување на JTAG пристап.

Забелешка:
Можете да размислите за дополнителниот чекор на замаглување или шифрирање со друг клуч од тајниот клуч во складиштето MIF.
Поврзани информации
AN 556: Користење на безбедносните карактеристики на дизајнот во Intel FPGA

4.5. Безбедносни размислувања
Кога ја користите одликата HDCP, внимавајте на следните безбедносни размислувања.

• Кога дизајнирате систем за повторување, мора да го блокирате применото видео да не влезе во TX IP во следниве услови:
  — Ако применото видео е шифрирано со HDCP (т.е. статусот на шифрирање hdcp1_enabled или hdcp2_enabled од RX IP е наведен) и пренесеното видео не е шифрирано со HDCP (т.е. статусот на шифрирање hdcp1_enabled или hdcp2_enabled од TX IP не е наведен).
  — Ако применото видео е HDCP TYPE 1 (т.е. streamid_type од RX IP е наведен), а пренесеното видео е шифрирано HDCP 1.4 (т.е. се потврдува статусот на шифрирање hdcp1_овозможен од TX IP)
• Треба да ја одржувате доверливоста и интегритетот на вашите производствени клучеви за HDCP и сите кориснички клучеви за шифрирање.
• Интел силно ви препорачува да развиете какви било проекти на Intel Quartus Prime и извор на дизајн fileкои содржат клучеви за шифрирање во безбедна компјутерска средина за заштита на клучевите.
• Интел силно ви препорачува да ги користите дизајнерските безбедносни карактеристики во FPGA за да го заштитите дизајнот, вклучувајќи ги и сите вградени клучеви за шифрирање, од неовластено копирање, обратно инженерство и т.ampеренг.

Поврзани информации
AN 556: Користење на безбедносните карактеристики на дизајнот во Intel FPGA

4.6. Упатства за отстранување грешки
Овој дел го опишува корисниот сигнал за статусот на HDCP и софтверските параметри што може да се користат за дебагирање. Исто така, содржи често поставувани прашања (ЧПП) за водење на дизајнот на прampле.

4.6.1. HDCP статус сигнали
Постојат неколку сигнали кои се корисни за да се идентификува работната состојба на HDCP IP-јадрата. Овие сигнали се достапни во дизајнот прampсе на највисоко ниво и се врзани за вградените LED диоди:

Име на сигналот	Функција
hdcp1_enabled_rx	Статус на дешифрирање на IP RX HDCP1x 0: Неактивен 1: Активен
hdcp2_enabled_rx	Статус на дешифрирање на IP RX HDCP2x 0: Неактивен 1: Активен
hdcp1_enabled_tx	Статус на шифрирање на IP на TX HDCP1x 0: Неактивен 1: Активен
hdcp2_enabled_tx	Статус на шифрирање на IP на TX HDCP2x 0: Неактивен 1: Активен

Видете во Табела 57 на страница 115 и Табела 58 на страница 115 за нивните соодветни LED поставувања.
Активната состојба на овие сигнали покажува дека HDCP IP е автентификувана и прима/испраќа шифриран видео поток. За секоја насока, само HDCP1x или HDCP2x
сигналите за статус на шифрирање/дешифрирање се активни. За прampако се активни или hdcp1_enabled_rx или hdcp2_enabled_rx, HDCP на страната RX е овозможен и го дешифрира шифрираниот видео поток од надворешниот извор на видео.

4.6.2. Измена на параметрите на софтверот HDCP
За да го олесните процесот на дебагирање на HDCP, можете да ги менувате параметрите во hdcp.c.
Табелата подолу ја сумира листата на параметри што може да се конфигурираат и нивните функции.

Параметар	Функција
SUPPORT_HDCP1X	Овозможете HDCP 1.4 на страната TX
SUPPORT_HDCP2X	Овозможете HDCP 2.3 на страната TX
DEBUG_MODE_HDCP	Овозможете пораки за отстранување грешки за TX HDCP
REPEATER_MODE	Овозможете го режимот на повторувач за дизајн на HDCP на прample

За да ги измените параметрите, сменете ги вредностите на саканите вредности во hdcp.c. Пред да започнете со компилацијата, направете ја следната промена во build_sw_hdcp.sh:

1. Пронајдете ја следнава линија и коментирајте ја за да го спречите изменетиот софтвер file се заменува со оригиналот files од патеката за инсталација на Intel Quartus Prime Software.
   
2.  Стартувај „./build_sw_hdcp.sh“ за да го компајлираш ажурираниот софтвер.
3. Создадениот .елф file може да се вклучи во дизајнот преку два методи:
   а. Стартувај „nios2-download -g file име>“. Ресетирајте го системот откако ќе заврши процесот на преземање за да се обезбеди правилна функционалност.
   б. Стартувај „quartus_cdb –-update_mif“ за да ја ажурираш иницијализацијата на меморијата fileс. Стартувај го асемблерот за да генерираш нов .sof file кој го вклучува ажурираниот софтвер.

4.6.3. Најчесто поставувани прашања (ЧПП)
Табела 59. Симптоми на неуспех и упатства

Број	Симптом на неуспех	Упатство
1.	RX прима шифрирано видео, но TX испраќа статичко видео во сина или црна боја.	Ова се должи на неуспешната TX автентикација со надворешен мијалник. Репетитор способен за HDCP не смее да го пренесува видеото во нешифриран формат ако дојдовното видео од возводното е шифрирано. За да се постигне ова, статично видео во сина или црна боја го заменува појдовното видео кога сигналот за статусот на шифрирање TX HDCP е неактивен додека е активен сигналот за статусот на дешифрирање RX HDCP. За точните упатства, погледнете Безбедносни размислувања на страница 117. Сепак, ваквото однесување може да го одврати процесот на дебагирање кога се овозможува дизајнот на HDCP. Подолу е методот за оневозможување на видео блокирање во дизајнот на прampле: 1. Пронајдете ја следната порта врска на највисокото ниво на дизајнот, прampле. Оваа порта припаѓа на модулот hdmi_tx_top. 2. Изменете ја врската со портата во следната линија:
2.	Сигналот за статусот за шифрирање на TX HDCP е активен, но снежната слика се прикажува на низводното мијалник.	Ова се должи на тоа што низводниот мијалник не го дешифрира правилно појдовното шифрирано видео. Погрижете се да ја обезбедите глобалната константа (LC128) на IP-адресата TX HDCP. Вредноста мора да биде производствена вредност и точна.
3.	Сигналот за статусот за шифрирање на TX HDCP е нестабилен или секогаш неактивен.	Ова се должи на неуспешната TX автентикација со низводно мијалник. За да го олесните процесот на дебагирање, можете да го овозможите DEBUG_MODE_HDCP параметар во hdcp.c. Се однесуваат на Измена на параметрите на софтверот HDCP на страница 118 на упатствата. Следниве 3a-3c може да бидат можни причини за неуспешна TX автентикација.
3а.	Дневникот за отстранување грешки на софтверот продолжува да ја печати оваа порака „HDCP 1.4 не е поддржан од низводното (Rx)“.	Пораката покажува дека мијалникот низводно не поддржува HDCP 2.3 и HDCP 1.4. Осигурајте се дека низводниот мијалник поддржува HDCP 2.3 или HDCP 1.4.
3б.	TX автентикацијата не успее на половина пат.	Ова се должи на тоа што може да пропадне кој било дел од автентикацијата на TX, како што е верификацијата на потписот, проверката на локацијата итн. Проверете дали мијалникот низводно користи клуч за производство, но не и клуч за факсимил.
3в.	Дневникот за отстранување грешки на софтверот продолжува да печати „Повторна автентикација	Оваа порака покажува дека мијалникот низводно побарал повторна автентикација бидејќи применото видео не било правилно дешифрирано. Погрижете се да ја обезбедите глобалната константа (LC128) на IP-адресата TX HDCP. Вредноста мора да биде производствена вредност и вредноста е точна.
продолжи…

Број	Симптом на неуспех	Упатство
	е потребно“ откако ќе заврши автентикацијата на HDCP.
4.	Сигналот за статусот за дешифрирање на RX HDCP е неактивен иако изворот нагоре има овозможено HDCP.	Ова покажува дека RX HDCP IP не ја постигнала автентицираната состојба. Стандардно, на REPEATER_MODE параметарот е овозможен во дизајнот прampле. Ако на REPEATER_MODE е овозможено, проверете дали IP-а на TX HDCP е автентицирана. Кога на REPEATER_MODE параметарот е овозможен, RX HDCP IP се обидува да се автентицира како повторувач ако TX е поврзан со мијалник способен за HDCP. Автентикацијата запира на половина пат додека се чека TX HDCP IP да ја заврши автентикацијата со downstream sink и да ја предаде RECEIVERID_LIST на RX HDCP IP. Истекот на времето како што е дефинирано во HDCP спецификацијата е 2 секунди. Ако TX HDCP IP не може да ја заврши автентикацијата во овој период, изворот нагоре ја третира автентикацијата како неуспешна и иницира повторна автентикација како што е наведено во спецификацијата за HDCP.
		Забелешка: • Се однесува на Измена на параметрите на софтверот HDCP на страница 118 за методот за оневозможување на REPEATER_MODE параметар за цел на дебагирање. По оневозможувањето на REPEATER_MODE параметар, RX HDCP IP секогаш се обидува да се автентицира како примач на крајна точка. IP на TX HDCP не го затвора процесот на автентикација.
		• Ако на REPEATER_MODE параметарот не е овозможен, проверете дали клучот HDCP што му е даден на IP-а на HDCP е производната вредност и дека вредноста е точна.
5.	Сигналот за статусот на декрипција RX HDCP е нестабилен.	Ова значи дека RX HDCP IP побара повторно автентикација веднаш откако ќе се постигне автентицираната состојба. Ова веројатно се должи на тоа што дојдовното шифрирано видео не е правилно дешифрирано од RX HDCP IP. Проверете дали глобалната константа (LC128) дадена на јадрото RX HDCP IP е производствена вредност и дека вредноста е точна.

HDMI Intel Arria 10 FPGA IP Дизајн ПрampЛе Водич за корисникот Архиви

За најновите и претходните верзии на ова упатство за корисникот, погледнете во HDMI Intel® Arria 10 FPGA IP Design ExampУпатство за употреба. Ако IP или верзија на софтвер не е наведена, се применува упатството за корисникот за претходната IP или верзија на софтверот.
IP верзиите се исти како верзиите на софтверот Intel Quartus Prime Design Suite до v19.1. Од верзијата на софтверот Intel Quartus Prime Design Suite 19.2 или понова, IP
јадрата имаат нова шема за верзии на IP.

Историја на ревизии за HDMI Intel Arria 10 FPGA IP дизајн ПрampУпатство за употреба

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
2022.12.27	22.4	19.7.1	Додаден е нов параметар за избор на ревизија на HDMI ќерка-картичка во делот Барања за хардвер и софтвер на дизајнот пр.ampза HDMI 2.0 (режим без FRL).
2022.07.29	22.2	19.7.0	• Известување за отстранување на Cygwin компонентата од Windows* верзијата на Nios II EDS и барањето да се инсталира WSL за корисниците на Windows*. • Ажурирана верзија на ќерка-картичка од ревизија 4 до 9 каде што е применливо во целиот документ.
2021.11.12	21.3	19.6.1	• Ја ажурираше потсекцијата Чувајте ги шифрираните клучеви за производство на HDCP во надворешната флеш-меморија или EEPROM (Поддршка за управување со клучеви HDCP = 1) за да ја опише новата алатка за софтвер за шифрирање клучеви (KEYENC). • Ги отстрани следните бројки: — Низа на податоци од клуч за факсимил R1 за приватен клуч RX — Низи на податоци на клучеви за производство на HDCP (место) — Низа на податоци на заштитен клуч за HDCP (преддефиниран клуч) — Заштитниот клуч за HDCP иницијализиран во hdcp2x_tx_kmem.mif — Заштитниот клуч за HDCP иницијализиран во hdcp1x_rx_kmem.mif — Заштитниот клуч за HDCP иницијализиран во hdcp1x_tx_kmem.mif • Преместена потсекција Мапирање на копчињата HDCP од клучот DCP Files од Упатствата за отстранување грешки за складирање на обичните клучеви за производство на HDCP во FPGA (Поддршка за управување со клучеви HDCP = 0).
2021.09.15	21.1	19.6.0	Отстранета референца за ncsim
2021.05.12	21.1	19.6.0	• Додадено кога SUPPORT FRL = 1 или SUPPORT HDCP KEY MANAGEMENT = 1 на описот за Слика 29 HDCP преку HDMI Design Exampле Блок дијаграм. • Додадени чекори во меморијата на копчињата HDCP files во Design Walkthrough. • Додадено кога ПОДДРШКА FRL = 0 во делот Поставете го хардверот. • Додаден е чекорот за вклучување на параметарот за управување со клучеви за поддршка HDCP во Generate the Design. • Додадена е нова потсекција Складирајте ги шифрираните клучеви за производство на HDCP во надворешната флеш меморија или EEPROM (Поддршка за управување со клучеви HDCP = 1).
продолжи…

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
			• Преименувано копче за притискање на табелата и LED показатели во копче за притискање и LED индикатори (ПОДРШКА FRL = 0). • Додадено е копче за притискање на табелата и LED индикатори (ПОДРШКА FRL = 1). • Додадено е ново поглавје Заштита на клучот за шифрирање вграден во дизајнот FPGA. • Додадено е ново поглавје Упатства за отстранување грешки и потсекции HDCP статуси сигнали, измена на параметарот на софтверот HDCP и често поставувани прашања.
2021.04.01	21.1	19.6.0	• Ажурирани компоненти на фигурата потребни за дизајн само RX или само TX. • Ажурирана табела Генерирана RTL Files. • Ажурирани Figure HDMI RX Top Components. • Отстранет дел од HDMI RX Top Link Процес за обука. • Ажурирани чекорите во Извршување на дизајнот во различни стапки на FRL. • Ажурирана слика HDMI 2.1 Дизајн Прample Clocking Шема. • Ажурирани сигнали на шемата за табелирање. • Ажурирана слика HDMI RX-TX блок дијаграм за додавање врска од Arbiter на трансивер до TX горниот дел.
2020.09.28	20.3	19.5.0	• Ја отстрани забелешката дека дизајнот HDMI 2.1 прample во режимот FRL поддржува само уреди со степен на брзина –1 во HDMI Intel FPGA IP Design ExampВодич за брз почеток за уредите Intel Arria 10 и дизајнот HDMI 2.1 Прample (Support FRL = 1) секции. Дизајнот ги поддржува сите степени на брзина. • Отстранети се информациите за ls_clk од целиот дизајн на HDMI 2.1 прampповрзани делови. Доменот ls_clk повеќе не се користи во дизајнот на прampле. • Ажурирани блок дијаграми за дизајнот HDMI 2.1 прample во режим FRL во HDMI 2.1 Дизајн Прample (Поддршка FRL = 1), Креирање на компоненти за дизајн само RX или TX-Only дизајни и секции за шема за такт. • Ажурирани директориуми и генерирани files листа во секциите Структура на директориумот. • Отстранети се ирелевантните сигнали и го додадоа или уредија описот на следниот дизајн HDMI 2.1 пр.ampсигнали во делот Сигнали за интерфејс: — sys_init — txpll_frl_locked — tx_os — txphy_rcfg* сигнали — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Ги додаде следните параметри во делот Design RTL Parameters: — EDID_RAM_ADDR_WIDTH — BITEC_DAUGHTER_CARD_REV - КОРИСТЕТЕ FPLL — POLARITY_INVERSION
продолжи…

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
			• Ажурирани блок дијаграми за дизајнот HDMI 2.0 прample за софтверот Intel Quartus Prime Pro Edition во HDMI 2.0 Design Example (Поддршка FRL = 0), Креирање на компоненти за дизајн само RX или TX-Only дизајни и секции за шема на такт. • Ги ажурираше имињата на часовникот и ги ресетираше сигналите во делот Внесување и филтрирање на инфорамката за динамички опсег и совладување (HDR). • Ги отстрани ирелевантните сигнали и го додаде или уредува описот на следниов дизајн HDMI 2.0 пр.ampсигнали во делот Сигнали за интерфејс: - clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — сигнали nios_tx_i2c* — сигнали hdmi_ti_i2c* — tx_i2c_avalon* сигнали — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — сигнали i2c_master* — сигнали nios_tx_i2c* — мерка_валиден_пио_надворешна_врска n_извоз — oc_i2c_av_slave_translator_avalon_an ti_slave_0* сигнали — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — rx_pma_rcfg_mgmt* сигнали • Додадена е забелешка дека симулацискиот тестбенч не е поддржан за дизајни со Вклучете I2C параметарот ја овозможи и ажурираше пораката за симулација во делот Simulation Testbench. • Ажурирање на делот Надградба на вашиот дизајн.
2020.04.13	20.1	19.4.0	• Додадена е забелешка дека дизајнот HDMI 2.1 прample во режимот FRL поддржува само уреди со степен на брзина –1 во HDMI Intel FPGA IP Design ExampВодич за брз почеток за уредите Intel Arria 10 и детален опис за дизајнот HDMI 2.1 Example (Support FRL = 1) секции. • Преместување на HDCP преку HDMI дизајн Прample за Intel Arria 10 Devices делот од Упатството за корисникот HDMI Intel FPGA IP. • Го уреди делот Симулирање на дизајн за да ги вклучи аудио-совиampгенератор, страничен генератор на податоци и помошен генератор на податоци и ја ажурираше успешната симулациска порака. • Отстранета е белешката за која е достапна само наведената симулација Поддршка FRL белешка за дизајни со оневозможени. Симулацијата сега е достапна за Поддршка FRL овозможени дизајни исто така. • Ажуриран е описот на функцијата во Детален опис за HDMI 2.1 Дизајн Прample (Овозможено е поддршка за FRL).
продолжи…

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
			• Го уреди блок дијаграмот во HDMI 2.1 RX-TX Design Block Diagram, Design Components, and Creating RX-Only or TX-Only Designs for HDMI 2.1 design exampле. Додадени нови компоненти и отстранети компоненти кои повеќе не се применуваат. • Ја уреди инструкцијата за скрипта main.c во делот Креирање дизајни само RX или само TX. • Ги ажурираше секциите Структура на директориумот за додавање нови папки и files и за HDMI 2.0 и за HDMI 2.1 дизајн прampлес. • Ажуриран е делот Барања за хардвер и софтвер за дизајн на HDMI 2.1 прampле. • Ажурирано е блок-дијаграмот и описите на сигналите во делот Внесување и филтрирање на инфорамката за динамички опсег и совладување (HDR) за дизајн HDMI 2.1 пр.ampле. • Додаден е нов дел, Извршување на дизајнот со различни стапки на FRL, за дизајнот HDMI 2.1 пр.ampлес. • Ажурирани се блок дијаграмот и описите на сигналите во делот Clocking Scheme за дизајн HDMI 2.1 exampле. • Додаден опис за корисничкиот DIP-прекинувач во делот Hardware Setup за дизајн HDMI 2.1 прampле. • Ажуриран е делот Ограничувања за дизајн за дизајн HDMI 2.1 прampле. • Ажурирање на делот Надградба на вашиот дизајн. • Ажурирани се секциите Simulation Testbench за дизајн на HDMI 2.0 и HDMI 2.1 пр.ampлес.
2020.01.16	19.4	19.3.0	• Ажуриран HDMI Intel FPGA IP Design ExampВодич за брз почеток за делот уреди Intel Arria 10 со информации за новододадениот дизајн HDMI 2.1 пр.ample со FRL режим. • Додадено е ново поглавје, Детален опис за HDMI 2.1 Дизајн Прample (Овозможено е поддршка за FRL) што ги содржи сите релевантни информации за новододадениот дизајн на прampле. • Преименуван во HDMI Intel FPGA IP Design Example Детален опис до Детален опис за HDMI 2.0 дизајн Прampле за подобра јасност.
2019.10.31	18.1	18.1	• Додадено генерирано files во папката tx_control_src: ti_i2c.c и ti_i2c.h. • Додадена е поддршка за верзијата 11 на картичката ќерка на FMC во делот Барања за хардвер и софтвер и компајлирање и тестирање на дизајнот. • Отстранет е делот Design Limitation. Ограничувањето во врска со прекршувањето на времето на максималните ограничувања за искривување беше решено во верзија 18.1 од HDMI Intel FPGA IP. • Додаден е нов RTL параметар, BITEC_DAUGHTER_CARD_REV, за да ви овозможи да ја изберете ревизијата на картичката ќерка Bitec HDMI.
продолжи…

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
			• Го ажурираше описот за сигналите fmcb_dp_m2c_p и fmcb_dp_c2m_p за да вклучи информации за ревизиите на картичката ќерка на FMC 11, 6 и 4. • Додадени се следните нови сигнали за верзијата 11 на картичката ќерка на Bitec: — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a dress — oc_i2c_master_ti_avalon_anti_slave_w обред — oc_i2c_master_ti_avalon_anti_slave_r eaddata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w барање • Додадено е дел за надградба на вашиот дизајн.
2017.11.06	17.1	17.1	• Преименувано HDMI IP јадро во HDMI Intel FPGA IP според ребрендирањето на Intel. • Го смени терминот Qsys во Дизајнер на платформа. • Додадени информации за функцијата за вметнување и филтрирање Dynamic Range и Mastering InfoFrame (HDR). • Ажурирана структура на директориумот: — Додадени папки за скрипти и софтвер и files. — Ажурирани заеднички и hdr files. — Отстранет atx files. - Диференцирани files за Intel Quartus Prime Standard Edition и Intel Quartus Prime Pro Edition. • Го ажуриравме делот Генерирање на дизајн за да го додадеме уредот што се користи како 10AX115S2F4I1SG. • Ја уреди брзината на податоци на примопредавателот за фреквенција на часовникот TMDS од 50-100 MHz на 2550-5000 Mbps. • Ги ажурираше информациите за врската RX-TX со кои можете да го ослободите копчето user_pb[2] за да го оневозможите надворешното филтрирање. • Ажуриран е дијаграмот за проток на софтверот Nios II кој ги вклучува контролите за I2C master и HDMI извор. • Додадени информации за Дизајн Прample GUI параметри. • Додадени параметри за дизајн на HDMI RX и TX Top. • Додадени се овие HDMI RX и TX сигнали од највисоко ниво: — mgmt_clk — ресетирање — i2c_clk — hdmi_clk_in — Ги отстрани овие HDMI RX и TX сигнали од највисоко ниво: • верзија • i2c_clk
продолжи…

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
			• Додадена е забелешка дека аналогната поставка на трансиверот е тестирана за комплетот за развој Intel Arria 10 FPGA и картичката Bitec HDMI 2.0 Daughter. Може да ја измените аналогната поставка за вашата плоча. • Додадена е врска за замена за да се избегне треперење на каскадните PLL или ненаменски патеки на часовникот за референтниот часовник Intel Arria 10 PLL. • Додадена е белешка дека не можете да користите игла на трансивер RX како CDR refclk за HDMI RX или како TX PLL refclk за HDMI TX. • Додадена е белешка за тоа како да се додаде ограничување set_max_skew за дизајни кои користат поврзување TX PMA и PCS.
2017.05.08	17.0	17.0	• Ребрендиран како Интел. • Променет број на дел. • Ажурирана структура на директориумот: - Додадено hdr files. — Променет qsys_vip_passthrough.qsys во nios.qsys. - Додадено fileе назначен за Intel Quartus Prime Pro Edition. • Ажурирани информации дека блокот RX-TX Link врши и надворешно филтрирање на инфорамката со висок динамички опсег (HDR) од помошните податоци HDMI RX и вметнува пр.ampле HDR инфорамка до помошните податоци на HDMI TX преку Avalon ST мултиплексерот. • Додадена е белешка за описот на мајчин трансивер PHY дека за да го исполните барањето за закосување меѓу каналите на HDMI TX, треба да ја поставите опцијата за режим на поврзување на каналот TX во уредувачот на параметрите Arria 10 Transceiver Native PHY на Поврзување со PMA и PCS. • Ажуриран опис за оперативните системи и сигналите за мерење. • Изменети прелистувачиampling фактор за различна брзина на податоци на примопредавателот во секој фреквентен опсег на TMDS часовник за поддршка на шемата за директен часовник TX FPLL. • Ја смени шемата за каскадно тактирање TX IOPLL во TX FPLL во директна шема за TX FPLL. • Додадени сигнали за реконфигурација на TX PMA. • Уреди USER_LED[7] надampлинг статус. 1 означува oversampled (стапка на податоци < 1,000 Mbps во уред Arria 10). • Ажуриран HDMI дизајн ПрampТабела за поддржани симулатори. VHDL не е поддржан за NCSim. • Додадена е врска до архивирана верзија на Arria 10 HDMI IP Core Design ExampУпатство за употреба.
2016.10.31	16.1	16.1	Почетно ослободување.

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.

Онлајн верзија
Испрати повратни информации
ID: 683156
Верзија: 2022.12.27

Документи / ресурси

Intel HDMI Arria 10 FPGA IP Дизајн Прample [pdf] Упатство за корисникот HDMI Arria 10 FPGA IP дизајн Прample, HDMI Arria, 10 FPGA IP дизајн Прample, Дизајн Прample

Референци

• Упатство за употреба