Intel Native Loopback Accelerator Inite Fonksyonèl (AFU) Gid Itilizatè

Kontni kache

1 Intel Native Loopback Accelerator Inite Fonksyonèl (AFU)

2 Konsènan Dokiman sa a

3 Inite Fonksyonèl Native Loopback Accelerator (AFU)

4 Istwa Revizyon Dokiman pou Gid Itilizatè Inite Fonksyonèl Loopback Native Accelerator (AFU).

5 Dokiman / Resous

5.1 Referans

6 Post ki gen rapò

Intel Native Loopback Accelerator Inite Fonksyonèl (AFU)

Konsènan Dokiman sa a

Konvansyon
Tablo 1. Konvansyon dokiman yo

Konvansyon	Deskripsyon
#	Anvan yon kòmandman ki endike kòmandman an dwe antre kòm rasin.
$	Endike yon lòd yo dwe antre kòm yon itilizatè.
Polis sa a	Filenon, kòmandman, ak mo kle yo enprime nan font sa a. Liy kòmand long yo enprime nan font sa a. Malgre ke liy kòmand long yo ka vlope nan liy kap vini an, retounen nan pa fè pati kòmandman an; pa peze antre.
	Endike tèks anplasman ki parèt ant parantèz ang yo dwe ranplase ak yon valè ki apwopriye. Pa antre parantèz ang yo.

Akwonim
Tablo 2. Akwonim

Akwonim	Ekspansyon	Deskripsyon
AF	Fonksyon akseleratè	Konpile imaj Accélérateur Materyèl aplike nan lojik FPGA ki akselere yon aplikasyon.
AFU	Inite fonksyonèl akseleratè	Materyèl akseleratè aplike nan lojik FPGA ki debake yon operasyon enfòmatik pou yon aplikasyon nan CPU a amelyore pèfòmans.
API	Entèfas pwogramasyon aplikasyon an	Yon seri definisyon souroutine, pwotokòl, ak zouti pou bati aplikasyon lojisyèl.
ASE	AFU Simulation Anviwònman	Anviwònman ko-simulasyon ki pèmèt ou sèvi ak menm aplikasyon lame a ak AF nan yon anviwònman simulation. ASE fè pati Intel® Acceleration Stack pou FPGA yo.
CCI-P	Nwayo Cache Entèfas	CCI-P se koòdone estanda AFU yo itilize pou kominike ak lame a.
CL	Liy Cache	Liy kachèt 64-byte
DFH	Aparèy Feature Header	Kreye yon lis lye nan tèt karakteristik yo bay yon fason extensible pou ajoute karakteristik.
FIM	Manadjè entèfas FPGA	Pyès ki nan konpitè FPGA ki genyen Inite Entèfas FPGA (FIU) ak entèfas ekstèn pou memwa, rezo, elatriye. Fonksyon akseleratè a (AF) koòdone ak FIM nan tan kouri.
FIU	Inite entèfas FPGA	FIU se yon kouch koòdone platfòm ki aji kòm yon pon ant koòdone platfòm tankou PCIe *, UPI ak koòdone AFU-bò tankou CCI-P.
*kontinye…*

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Akwonim	Ekspansyon	Deskripsyon
MPF	Faktori Pwopriyete memwa	MPF a se yon Blòk Konstriksyon Debaz (BBB) ke AFU yo ka itilize pou bay CCI-P operasyon fòm trafik pou tranzaksyon ak FIU a.
Msg	Mesaj	Mesaj - yon notifikasyon kontwòl
NLB	Loopback natif natal	NLB fè lekti ak ekri sou lyen CCI-P pou teste koneksyon ak debi.
RdLine_I	Li Liy Envalid	Demann lekti memwa, ak sijesyon kachèt FPGA mete nan envalid. Liy la pa kachèt nan FPGA a, men li ka lakòz polisyon kachèt FPGA. Nòt: Kachèt la tag swiv estati demann lan pou tout demann eksepsyonèl sou Intel Ultra Path Interconnect (Intel UPI). Se poutèt sa, menm si RdLine_I make envalid lè yo fini, li konsome kachèt la tag tanporèman pou swiv estati demann lan sou UPI. Aksyon sa a ka lakòz degèpisman yon liy kachèt, sa ki lakòz polisyon kachèt. Avant latage lè w sèvi ak RdLine_I se ke li pa swiv pa anyè CPU; konsa li anpeche snooping nan CPU.
RdLine-S	Li Liy Pataje	Demann lekti memwa ak sijesyon kachèt FPGA mete nan pataje. Yo fè yon tantativ pou kenbe l nan kachèt FPGA nan yon eta pataje.
WrLine_I	Ekri Liy Envalid	Demann Ekri memwa, ak sijesyon kachèt FPGA mete sou Envalid. FIU a ekri done yo san okenn entansyon pou kenbe done yo nan kachèt FPGA.
WrLine_M	Liy ekri modifye	Demann Ekri memwa, ak allusion kachèt FPGA mete sou Modifye. FIU a ekri done yo epi kite yo nan kachèt FPGA la nan yon eta modifye.

Glosè akselerasyon
Tablo 3. Pile akselerasyon pou CPU Intel Xeon® ak Glosè FPGAs

Tèm	Abreviyasyon	Deskripsyon
Intel Akselerasyon Stack pou CPU Intel Xeon® ak FPGA	Pile akselerasyon	Yon koleksyon lojisyèl, firmwèr, ak zouti ki bay koneksyon optimize pèfòmans ant yon Intel FPGA ak yon processeur Intel Xeon.
Intel FPGA pwogramasyon kat akselerasyon (Intel FPGA PAC)	Intel FPGA PAC	PCIe FPGA kat akseleratè. Gen yon Manadjè Entèfas FPGA (FIM) ki asosye ak yon processeur Intel Xeon sou otobis PCIe la.

Inite Fonksyonèl Native Loopback Accelerator (AFU)

Native Loopback (NLB) AFU souview

NLB yoampAFU yo genyen yon seri Verilog ak System Verilog files pou teste lekti ak ekri memwa, Pleasant, ak latansi.

Pake sa a gen ladan twa AFU ke ou ka bati nan menm sous RTL la. Konfigirasyon ou nan kòd sous RTL la kreye AFU sa yo.

NLB SampFonksyon akseleratè (AF)
$OPAE_PLATFORM_ROOT/hw/s laamples anyè magazen kòd sous pou NLB sa yoampAFU yo:

nlb_mode_0
nlb_mode_0_stp
nlb_mode_3

Nòt: $DCP_LOC/hw/samples anyè magazen NLB yoample AFUs kòd sous pou pake a lage 1.0.

Pou konprann NLB yoampEstrikti kòd sous AFU ak kijan pou konstwi li, al gade nan youn nan Gid Quick Start sa yo (sa depann de ki Intel FPGA PAC w ap itilize):

Si w ap itilize Intel PAC ak Intel Arria® 10 GX FPGA, al gade nan IntelProgrammable Acceleration Card ak Intel Arria 10 GX FPGA.
Si w ap itilize Intel FPGA PAC D5005, al gade nan Intel Acceleration Stack Quick Start Guide pou Intel FPGA Programmable Acceleration Card D5005.

Pake lage a bay twa s sa yoample AFs:

Mòd NLB 0 AF: mande pou sèvis piblik hello_fpga oswa fpgadiag pou fè tès lpbk1 la.
Mòd NLB 3 AF: mande sèvis piblik fpgadiag pou fè tès trupt, li ak ekri.

Mòd NLB 0 stp AF: mande pou sèvis piblik hello_fpga oswa fpgadiag pou fè tès lpbak1 la.
Nòt: nlb_mode_0_stp a se menm AFU ak nlb_mode_0 men ak fonksyon debug Signal Tap aktive.
Fpgadiag ak hello_fpga sèvis piblik yo ede AF apwopriye pou fè dyagnostik, teste ak rapò sou pyès ki nan konpitè FPGA.

Figi 1. Loopback natif natal (nlb_lpbk.sv) Wrapper Top Nivo

Tablo 4. NLB Files

File Non	Deskripsyon
nlb_lpbk.sv	Wrapper wo-nivo pou NLB ki enstansye moun ki fè demann lan ak abit.
abit.sv	Enstansye tès AF la.
demandè.sv	Aksepte demann nan men abit la ak fòma demann yo dapre spesifikasyon CCI-P la. Epitou aplike kontwòl koule.
nlb_csr.sv	Aplike yon 64-bit lekti/ekri kontwòl ak estati (CSR) anrejistre. Rejis yo sipòte tou de 32- ak 64-bit li ak ekri.
nlb_gram_sdp.sv	Enplemante yon RAM jenerik doub-pò ak yon sèl pò ekri ak yon pò li.

NLB se yon aplikasyon referans nan yon AFU konpatib ak Intel Akselerasyon Stack pou Intel Xeon CPU ak FPGAs Core Cache Interface (CCI-P) Referans Manyèl. Fonksyon prensipal NLB se valide koneksyon lame lè l sèvi avèk diferan modèl aksè memwa. NLB mezire tou Pleasant ak latansi li / ekri. Tès bandwidth la gen opsyon sa yo:

100% li
100% ekri
50% li ak 50% ekri

Enfòmasyon ki gen rapò

Intel Akselerasyon Stack Gid demaraj rapid pou kat Intel pwogramasyon akselerasyon ak Arria 10 GX FPGA

Pile akselerasyon pou CPU Intel Xeon ak manyèl referans FPGAs Core Cache Interface (CCI-P)
Intel Acceleration Stack Quick Start Gid pou Intel FPGA pwogramasyon kat akselerasyon D5005

Kontwòl Loopback natif natal ak deskripsyon anrejistreman estati yo
Tablo 5. Non, adrès ak deskripsyon CSR

Adrès Byte (OPAE)	Pawòl Adrès (CCI-P)	Aksè	Non	Lajè	Deskripsyon
0x0000	0x0000	RO	DFH	64	AF Aparèy Feature Header.
0x0008	0x0002	RO	AFU_ID_L	64	AF ID ba.
0x0010	0x0004	RO	AFU_ID_H	64	AF ID segondè.
0x0018	0x0006	Rsvd	CSR_DFH_RSVD0	64	Obligatwa Rezève 0.
0x0020	0x0008	RO	CSR_DFH_RSVD1	64	Obligatwa Rezève 1.
0x0100	0x0040	RW	CSR_SCRATCHPAD0	64	Scratchpad anrejistre 0.
0x0108	0x0042	RW	CSR_SCRATCHPAD1	64	Scratchpad anrejistre 2.
0x0110	0x0044	RW	CSR_AFU_DSM_BASE L	32	Pi ba 32-bit nan adrès baz AF DSM. 6 Bits ki pi ba yo se 4 × 00 paske adrès la aliyen ak gwosè liy kachèt 64-byte.
0x0114	0x0045	RW	CSR_AFU_DSM_BASE H	32	Anwo 32-bit nan adrès baz AF DSM.
0x0120	0x0048	RW	CSR_SRC_ADDR	64	Kòmanse adrès fizik pou sous tanpon. Tout demann lekti vize rejyon sa a.
0x0128	0x004A	RW	CSR_DST_ADDR	64	Kòmanse adrès fizik pou tanpon destinasyon. Tout demann ekri yo vize rejyon sa a
0x0130	0x004C	RW	CSR_NUM_LINES	32	Kantite liy kachèt yo.
0x0138	0x004E	RW	CSR_CTL	32	Kontwole tès koule, kòmanse, sispann, fòse fini.
0x0140	0x0050	RW	CSR_CFG	32	Konfigure paramèt tès yo.
0x0148	0x0052	RW	CSR_INACT_THRESH	32	Limit papòt inaktivite.
0x0150	0x0054	RW	CSR_INTERRUPT0	32	SW asiyen ID Interrupt APIC ak vektè nan aparèy.
Kat konpanse DSM
0x0040	0x0010	RO	DSM_STATUS	32	Estati tès ak enskri erè.

Tablo 6. CSR Bit Fields ak Egzamples
Tablo sa a bay lis jaden bit CSR ki depann de valè CSR_NUM_LINES yo, . Nan ansyen anample anba a = 14.

Non	Ti jan jaden	Aksè	Deskripsyon
CSR_SRC_ADDR	[63:]	RW	2^(N+6)MB adrès ki aliye pwen nan kòmansman tanpon lekti a.
CSR_SRC_ADDR	[-1:0]	RW	0x0.
CSR_DST_ADDR	[63:]	RW	2^(N+6)MB adrès ki aliye pwen nan kòmansman tanpon ekri a.
CSR_DST_ADDR	[-1:0]	RW	0x0.
CSR_NUM_LINES	[31:]	RW	0x0.
*kontinye…*

Non	Ti jan jaden	Aksè	Deskripsyon
	[-1:0]	RW	Kantite liy kachèt pou li oswa ekri. Papòt sa a ka diferan pou chak tès AF. Nòt: Asire ke sous ak destinasyon tanpon yo gwo ase pou akomode la liy kachèt. CSR_NUM_LINES ta dwe mwens pase oswa egal a .
Pou valè sa yo, asime =14. Lè sa a, CSR_SRC_ADDR ak CSR_DST_ADDR aksepte 2^20 (0x100000).
CSR_SRC_ADDR	[31:14]	RW	1MB adrès ki aliyen.
CSR_SRC_ADDR	[13:0]	RW	0x0.
CSR_DST_ADDR	[31:14]	RW	1MB adrès ki aliyen.
CSR_DST_ADDR	[13:0]	RW	0x0.
CSR_NUM_LINES	[31:14]	RW	0x0.
CSR_NUM_LINES	[13:0]	RW	Kantite liy kachèt pou li oswa ekri. Papòt sa a ka diferan pou chak tès AF. Nòt: Asire ke sous ak destinasyon tanpon yo gwo ase pou akomode la liy kachèt.

Tablo 7. Lòt jaden Bit CSR

Non	Ti jan jaden	Aksè	Deskripsyon
CSR_CTL	[31:3]	RW	Rezève.
	[2]	RW	Fòse tès fini. Ekri drapo fini tès ak lòt kontè pèfòmans nan csr_stat. Apre yo fin fòse tès la, eta pyès ki nan konpitè idantik ak yon tès ki pa fòse.
	[1]	RW	Kòmanse ekzekisyon tès la.
	[0]	RW	Reset tès ki ba aktif. Lè yo ba, tout paramèt konfigirasyon chanje nan valè default yo.
CSR_CFG	[29]	RW	cr_interrupt_testmode teste entèwonp yo. Jenere yon entèwonp nan fen chak tès.
	[28]	RW	cr_interrupt_on_error voye yon entèwonp lè sou erè
			deteksyon.
	[27:20]	RW	cr_test_cfg configure konpòtman chak mòd tès.
	[13:12]	RW	cr_chsel chwazi chanèl vityèl la.
	[10:9]	RW	cr_rdsel konfigirasyon kalite demann li. Kodaj yo gen
			valè valab sa yo:
			• 1'b00: RdLine_S
			• 2'b01: RdLine_I
			• 2'b11: Mòd melanje
	[8]	RW	cr_delay_en pèmèt ensèsyon reta o aza ant demann.
	[6:5]	RW	Konfigure mòd tès, cr_multiCL-len. Valè valab yo se 0,1, ak 3.
	[4:2]	RW	cr_mode, konfigirasyon mòd tès la. Valè sa yo valab:
			• 3'b000: LPBK1
			• 3'b001: Li
			• 3'b010: Ekri
			• 3'b011: TRPUT
*kontinye…*

Non	Ti jan jaden	Aksè	Deskripsyon
			Pou plis enfòmasyon sou mòd tès la, al gade nan Mòd tès yo sijè ki anba a.
	[1]	RW	c_cont chwazi rannman tès la oswa revokasyon tès la. • Lè 1'b0, tès la fini. Mete ajou estati CSR la lè Konte CSR_NUM_LINES rive. • Lè 1'b1, tès la woule nan adrès kòmansman an apre li rive nan konte CSR_NUM_LINES. Nan mòd rollover, tès la fini sèlman lè erè.
	[0]	RW	cr_wrthru_en chanje ant kalite demann WrLine_I ak Wrline_M. • 1'b0: WrLine_M • 1'b1: WrLine_I
CSR_INACT_THRESHOLD	[31:0]	RW	Limit papòt inaktivite. Detekte dire depa yo pandan yon tès kouri. Konte kantite sik konsekitif san fè anyen konsa. Si inaktivite a konte > CSR_INACT_THRESHOLD, pa gen okenn demann yo voye, pa gen okenn repons resevwa, epi siyal inact_timeout la mete. Ekri 1 nan CSR_CTL[1] aktive kontwa sa a.
CSR_INTERRUPT0	[23:16]	RW	Nimewo vektè entèwonp pou aparèy la.
CSR_INTERRUPT0	[15:0]	RW	apic_id se APIC OD pou aparèy la.
DSM_STATUS	[511:256]	RO	Mòd tès fòm pil fatra erè.
	[255:224]	RO	Fen anlè.
	[223:192]	RO	Kòmanse anlè.
	[191:160]	RO	Kantite Ekri.
	[159:128]	RO	Kantite Lekti.
	[127:64]	RO	Kantite revèy.
	[63:32]	RO	Enskri erè tès la.
	[31:16]	RO	Konpare ak echanj siksè kontwa.
	[15:1]	RO	ID inik pou chak ekri estati DSM.
	[0]	RO	Drapo fini tès la.

Mòd tès yo
CSR_CFG[4:2] configure mòd tès la. Kat tès sa yo disponib:

LPBK1: Sa a se yon tès kopi memwa. AF la kopye CSR_NUM_LINES soti nan tanpon sous la nan tanpon destinasyon an. Lè tès la fini, lojisyèl an konpare sous ak destinasyon tanpon yo.

Li: Tès sa a mete aksan sou chemen lekti a epi mezire latè li oswa latansi. AF a li CSR_NUM_LINES apati CSR_SRC_ADDR. Sa a se sèlman yon tès bandwidth oswa latansi. Li pa verifye done yo li.
Ekri: Tès sa a mete aksan sou chemen ekriti a epi mezire lajè bande oswa latansi ekri. AF a li CSR_NUM_LINES apati CSR_SRC_ADDR. Sa a se sèlman yon tès bandwidth oswa latansi. Li pa verifye done yo ekri.

TRUPT: Tès sa a konbine lekti ak ekriti yo. Li li CSR_NUM_LINES apati kote CSR_SRC_ADDR epi li ekri CSR_NUM_LINES nan CSR_SRC_ADDR. Li mezire tou li ak ekri Pleasant. Tès sa a pa tcheke done yo. Lekti ak ekri pa gen okenn depandans

Tablo ki anba la a montre kodaj CSR_CFG pou kat tès yo. Tablo sa a ansanm ak CSR_NUM_LINES, =14. Ou ka chanje kantite liy kachèt yo lè w mete ajou CSR_NUM_LINES rejis la.

Tablo 8. Mòd tès yo

Diagnostik FPGA: fpgadiag
Sèvis piblik fpgadiag la gen ladan plizyè tès pou fè dyagnostik, teste ak rapò sou pyès ki nan konpitè FPGA. Sèvi ak sèvis piblik fpgadiag pou kouri tout mòd tès yo. Pou plis enfòmasyon sou itilizasyon sèvis piblik fpgadiag, al gade nan seksyon fpgadiag nan Gid Zouti Open Programmable Acceleration Engine (OPAE).

NLB Mode0 Hello_FPGA Tès Flow

Lojisyèl inisyalize Memwa Estati Aparèy (DSM) a zewo.
Lojisyèl ekri adrès DSM BASE la nan AFU a. CSR ekri (DSM_BASE_H), CSRW ekri (DSM_BASE_L)

Lojisyèl prepare sous ak destinasyon tanpon memwa. Preparasyon sa a se tès espesifik.
Lojisyèl ekri CSR_CTL[2:0]= 0x1. Ekri sa a pote tès la soti nan reset ak nan mòd konfigirasyon. Konfigirasyon ka kontinye sèlman lè CSR_CTL[0]=1 & CSR_CTL[1]=1.

Lojisyèl konfigirasyon paramèt tès yo, tankou src, destaddress, csr_cfg, liy num, ak sou sa.
Lojisyèl CSR ekri CSR_CTL[2:0]= 0x3. AF a kòmanse egzekisyon tès la.

Fini tès la:
- Materyèl la fini lè tès la fini oswa detekte yon erè. Lè yo fini, pyès ki nan konpitè AF mete ajou DSM_STATUS. Lojisyèl sondaj DSM_STATUS[31:0]==1 pou detekte tès fini.
- Lojisyèl ka fòse tès fini lè yo ekri CSR ekri CSR_CTL[2:0]=0x7. Materyèl AF mete ajou DSM_STATUS.

Istwa Revizyon Dokiman pou Gid Itilizatè Inite Fonksyonèl Loopback Native Accelerator (AFU).

Vèsyon dokiman an	Intel Akselerasyon Pile vèsyon	Chanjman
2019.08.05	2.0 (sipòte ak Intel Quartus Prime Pro edisyon 18.1.2) ak 1.2 (sipòte ak Intel Quartus Prime Pro edisyon 17.1.1)	Te ajoute sipò pou platfòm Intel FPGA PAC D5005 nan lage aktyèl la.
2018.12.04	1.2 (sipòte ak Intel Quartus® Prime Pro edisyon 17.1.1)	Lage antretyen.
2018.08.06	1.1 (sipòte ak Intel Quartus Prime Pro edisyon 17.1.1) ak 1.0 (sipòte ak Intel Quartus Prime Pro edisyon 17.0.0)	Mete ajou kote kòd sous la pou NLB yoample AFU nan NLB SampFonksyon akseleratè (AF) seksyon.
2018.04.11	1.0 (sipòte ak Intel Quartus Prime Pro Edition 17.0.0)	Premye lage.

Dokiman / Resous

Intel Native Loopback Accelerator Inite Fonksyonèl (AFU) [pdfGid Itilizatè
Natif Loopback Inite Fonksyonèl AFU, Loopback natif natal, Inite Fonksyonèl akseleratè AFU, Inite Fonksyonèl AFU

Referans

Manyèl itilizatè