Uned Weithredol Cyflymydd Dolen Brodorol intel (AFU)
Am y Ddogfen hon
Confensiynau
Tabl 1. Confensiynau Dogfen
| Confensiwn | Disgrifiad |
| # | Yn rhagflaenu gorchymyn sy'n nodi bod y gorchymyn i'w gofnodi fel gwraidd. |
| $ | Yn nodi bod gorchymyn i'w gofnodi fel defnyddiwr. |
| Y ffont hwn | Filemae enwau, gorchmynion, ac allweddeiriau wedi'u hargraffu yn y ffont hwn. Mae llinellau gorchymyn hir wedi'u hargraffu yn y ffont hwn. Er y gall llinellau gorchymyn hir lapio i'r llinell nesaf, nid yw'r dychweliad yn rhan o'r gorchymyn; peidiwch â phwyso enter. |
| Yn dangos bod yn rhaid disodli'r testun dalfan sy'n ymddangos rhwng y cromfachau ongl â gwerth priodol. Peidiwch â mynd i mewn i'r cromfachau ongl. |
Acronymau
Tabl 2. Acronymau
| Acronymau | Ehangu | Disgrifiad |
| AF | Swyddogaeth Cyflymydd | Delwedd Cyflymydd Caledwedd wedi'i llunio ar waith yn rhesymeg FPGA sy'n cyflymu cymhwysiad. |
| AFU | Uned Swyddogaethol Cyflymydd | Gweithredwyd Cyflymydd Caledwedd yn rhesymeg FPGA sy'n dadlwytho gweithrediad cyfrifiannol ar gyfer cymhwysiad o'r CPU i wella perfformiad. |
| API | Rhyngwyneb Rhaglennu Cymwysiadau | Set o ddiffiniadau is-reolwaith, protocolau, ac offer ar gyfer adeiladu cymwysiadau meddalwedd. |
| ASE | Amgylchedd Efelychu AFU | Amgylchedd cyd-efelychu sy'n eich galluogi i ddefnyddio'r un cymhwysiad gwesteiwr ac AF mewn amgylchedd efelychu. Mae ASE yn rhan o'r Intel® Acceleration Stack ar gyfer FPGAs. |
| CCI-P | Rhyngwyneb Cache Craidd | CCI-P yw'r rhyngwyneb safonol y mae AFUs yn ei ddefnyddio i gyfathrebu â'r gwesteiwr. |
| CL | Llinell Cache | Llinell storfa 64-beit |
| DFH | Pennawd Nodwedd Dyfais | Yn creu rhestr gysylltiedig o benawdau nodwedd i ddarparu ffordd estynadwy o ychwanegu nodweddion. |
| FIM | Rheolwr Rhyngwyneb FPGA | Caledwedd FPGA sy'n cynnwys Uned Rhyngwyneb FPGA (FIU) a rhyngwynebau allanol ar gyfer cof, rhwydweithio, ac ati.
Mae'r Swyddogaeth Cyflymydd (FfG) yn rhyngwynebu â'r FIM ar amser rhedeg. |
| FIU | Uned Rhyngwyneb FPGA | Mae FIU yn haen rhyngwyneb platfform sy'n gweithredu fel pont rhwng rhyngwynebau platfform fel PCIe *, UPI a rhyngwynebau ochr AFU fel CCI-P. |
| parhad… | ||
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
| Acronymau | Ehangu | Disgrifiad |
| MPF | Ffatri Priodweddau Cof | Mae'r MPF yn Floc Adeiladu Sylfaenol (BBB) y gall AFUs ei ddefnyddio i ddarparu gweithrediadau siapio traffig CCI-P ar gyfer trafodion gyda'r FIU. |
| Msg | Neges | Neges - hysbysiad rheoli |
| NLB | Cylchdron Brodorol | Mae'r NLB yn perfformio'n darllen ac yn ysgrifennu at ddolen CCI-P i brofi cysylltedd a thrwybwn. |
| RdLine_I | Darllen Llinell Annilys | Cais Memory Read, gydag awgrym storfa FPGA wedi'i osod i fod yn annilys. Nid yw'r llinell wedi'i storio yn y FPGA, ond gall achosi llygredd cache FPGA.
Nodyn: Y storfa tag olrhain statws y cais ar gyfer pob cais sy'n weddill ar Intel Ultra Path Interconnect (Intel UPI). Felly, er bod RdLine_I wedi'i farcio'n annilys ar ôl ei gwblhau, mae'n defnyddio'r storfa tag dros dro i olrhain statws y cais dros UPI. Gall hyn arwain at ddadfeddiannu llinell storfa, gan arwain at lygredd celc. Yr advantage o ddefnyddio RdLine_I yw nad yw'n cael ei olrhain gan gyfeiriadur CPU; felly mae'n atal snooping o CPU. |
| RdLine-S | Darllenwch y Llinell a Rennir | Cais darllen cof gydag awgrym storfa FPGA wedi'i osod i rannu. Gwneir ymgais i'w gadw yn storfa FPGA mewn cyflwr a rennir. |
| WrLine_I | Ysgrifennu Llinell Annilys | Cais Ysgrifennu Cof, gydag awgrym storfa FPGA wedi'i osod i Annilys. Mae'r FIU yn ysgrifennu'r data heb unrhyw fwriad o gadw'r data yn storfa FPGA. |
| WrLine_M | Ysgrifennu Llinell Wedi'i Addasu | Cais Ysgrifennu Cof, gyda'r awgrym storfa FPGA wedi'i osod i Addasedig. Mae'r FIU yn ysgrifennu'r data ac yn ei adael yn storfa FPGA mewn cyflwr wedi'i addasu. |
Geirfa Cyflymiad
Tabl 3. Stack Cyflymiad ar gyfer CPU Intel Xeon® gyda Geirfa FPGAs
| Tymor | Talfyriad | Disgrifiad |
| Stack Cyflymiad Intel ar gyfer CPU Intel Xeon® gyda FPGAs | Stack Cyflymiad | Casgliad o feddalwedd, cadarnwedd, ac offer sy'n darparu cysylltedd wedi'i optimeiddio â pherfformiad rhwng Intel FPGA a phrosesydd Intel Xeon. |
| Cerdyn Cyflymu Rhaglenadwy Intel FPGA (Intel FPGA PAC) | Intel FPGA PAC | Cerdyn cyflymydd FPGA PCIe. Yn cynnwys Rheolwr Rhyngwyneb FPGA (FIM) sy'n paru â phrosesydd Intel Xeon dros y bws PCIe. |
Uned Weithredol Cyflymydd Cylchdro Cefn Brodorol (AFU)
Brodorol Loopback (NLB) AFU Drosoddview
- Mae'r NLB sampMae AFUs yn cynnwys set o Verilog a System Verilog files i brofi cof yn darllen ac yn ysgrifennu, lled band, a hwyrni.
- Mae'r pecyn hwn yn cynnwys tri AFU y gallwch eu hadeiladu o'r un ffynhonnell RTL. Mae eich ffurfweddiad o'r cod ffynhonnell RTL yn creu'r AFUs hyn.
Mae'r NLB Sample Swyddogaeth Cyflymydd (FfG)
Mae'r $OPAE_PLATFORM_ROOT/hw/samples directory yn storio cod ffynhonnell ar gyfer yr NLBs canlynolampgydag AFUs:
- nlb_modd_0
- nlb_mode_0_stp
- nlb_modd_3
Nodyn: Mae'r $DCP_LOC/hw/sampMae les directory yn storio'r NLB sample cod ffynhonnell AFUs ar gyfer y pecyn rhyddhau 1.0.
Deall yr NLB sampgyda strwythur cod ffynhonnell AFU a sut i'w adeiladu, cyfeiriwch at un o'r Canllawiau Cychwyn Cyflym canlynol (yn dibynnu ar ba Intel FPGA PAC rydych chi'n ei ddefnyddio):
- Os ydych chi'n defnyddio Intel PAC gyda Intel Arria® 10 GX FPGA, cyfeiriwch at y Cerdyn Cyflymu IntelProgrammable gyda Intel Arria 10 GX FPGA.
- Os ydych chi'n defnyddio Intel FPGA PAC D5005, cyfeiriwch at Ganllaw Cychwyn Cyflym Intel Acceleration Stack ar gyfer Cerdyn Cyflymu Rhaglenadwy Intel FPGA D5005.
Mae'r pecyn rhyddhau yn darparu'r tri s canlynolampgyda AFs:
- Modd NLB 0 AF: mae angen cyfleustodau hello_fpga neu fpgadiag i berfformio'r prawf lpbk1.
- Modd NLB 3 AF: mae angen cyfleustodau fpgadiag i berfformio'r profion trupt, darllen ac ysgrifennu.
- Modd NLB 0 stp AF: mae angen cyfleustodau hello_fpga neu fpgadiag i berfformio'r prawf lpbak1.
Nodyn: Mae'r nlb_mode_0_stp yr un AFU â nlb_mode_0 ond gyda nodwedd dadfygio Signal Tap wedi'i alluogi.
Mae'r cyfleustodau fpgadiag a hello_fpga yn helpu'r FfG priodol i wneud diagnosis, profi ac adrodd ar galedwedd FPGA.
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Ffigur 1. Cefn Cylchol Brodorol (nlb_lpbk.sv) Lapiwr Lefel Uchaf
Tabl 4. NLB Files
| File Enw | Disgrifiad |
| nlb_lpbk.sv | Deunydd lapio lefel uchaf ar gyfer NLB sy'n rhoi'r ceisiwr a'r canolwr ar unwaith. |
| cyflafareddwr.sv | Yn cychwyn y prawf AF. |
| ceisiwr.sv | Yn derbyn ceisiadau gan y canolwr ac yn fformatio'r ceisiadau yn unol â manyleb CCI-P. Hefyd yn gweithredu rheolaeth llif. |
| nlb_csr.sv | Yn gweithredu cofrestrau Rheoli a Statws (CSR) darllen/ysgrifennu 64-did. Mae'r cofrestrau'n cefnogi darllen ac ysgrifennu 32-bit a 64-bit. |
| nlb_gram_sdp.sv | Yn gweithredu RAM porthladd deuol generig gydag un porthladd ysgrifennu ac un porthladd darllen. |
Mae NLB yn weithrediad cyfeirio o AFU sy'n gydnaws â Stack Cyflymu Intel ar gyfer Intel Xeon CPU gyda Llawlyfr Cyfeirio Rhyngwyneb Cache Craidd (CCI-P) FPGAs. Prif swyddogaeth NLB yw dilysu cysylltedd gwesteiwr gan ddefnyddio gwahanol batrymau mynediad cof. Mae NLB hefyd yn mesur lled band a hwyrni darllen/ysgrifennu. Mae gan y prawf lled band yr opsiynau canlynol:
- 100% yn darllen
- 100% ysgrifennu
- 50% yn darllen a 50% yn ysgrifennu
Gwybodaeth Gysylltiedig
- Canllaw Cychwyn Cyflym Stack Cyflymiad Intel ar gyfer Cerdyn Cyflymu Rhaglenadwy Intel gydag Arria 10 GX FPGA
- Stack Cyflymiad ar gyfer CPU Intel Xeon gyda Llawlyfr Cyfeirio Rhyngwyneb Cache Craidd (CCI-P) FPGA
- Canllaw Cychwyn Cyflym Stack Cyflymiad Intel ar gyfer Cerdyn Cyflymu Rhaglenadwy Intel FPGA D5005
Disgrifiadau Cofrestr Statws a Rheolaeth Dolen Brodorol
Tabl 5. Enwau, Cyfeiriadau a Disgrifiadau CSR
| Cyfeiriad Beit (OPAE) | Gair Cyfeiriad (CCI-P) | Mynediad | Enw | Lled | Disgrifiad |
| 0x0000 | 0x0000 | RO | DFH | 64 | Pennawd Nodwedd Dyfais AF. |
| 0x0008 | 0x0002 | RO | AFU_ID_L | 64 | ID AF yn isel. |
| 0x0010 | 0x0004 | RO | AFU_ID_H | 64 | ID AF yn uchel. |
| 0x0018 | 0x0006 | Rsvd | CSR_DFH_RSVD0 | 64 | Gorfodol Wedi'i Gadw 0. |
| 0x0020 | 0x0008 | RO | CSR_DFH_RSVD1 | 64 | Gorfodol Wedi'i Gadw 1. |
| 0x0100 | 0x0040 | RW | CSR_SCRATCHPAD0 | 64 | Cofrestr Scratchpad 0. |
| 0x0108 | 0x0042 | RW | CSR_SCRATCHPAD1 | 64 | Cofrestr Scratchpad 2. |
| 0x0110 | 0x0044 | RW | CSR_AFU_DSM_BASE L | 32 | 32-did is o gyfeiriad sylfaen AF DSM. Mae'r 6 did isaf yn 4 × 00 oherwydd bod y cyfeiriad wedi'i alinio â maint llinell storfa 64-beit. |
| 0x0114 | 0x0045 | RW | CSR_AFU_DSM_BASE H | 32 | 32-did uchaf o gyfeiriad sylfaen AF DSM. |
| 0x0120 | 0x0048 | RW | CSR_SRC_ADDR | 64 | Cychwyn cyfeiriad corfforol ar gyfer byffer ffynhonnell. Mae pob cais darllen yn targedu'r rhanbarth hwn. |
| 0x0128 | 0x004A | RW | CSR_DST_ADDR | 64 | Cychwyn cyfeiriad corfforol ar gyfer byffer cyrchfan. Mae pob cais ysgrifennu yn targedu'r rhanbarth hwn |
| 0x0130 | 0x004c | RW | CSR_NUM_LINES | 32 | Nifer y llinellau cache. |
| 0x0138 | 0x004E | RW | CSR_CTL | 32 | Yn rheoli llif prawf, cychwyn, stopio, cwblhau grym. |
| 0x0140 | 0x0050 | RW | CSR_CFG | 32 | Ffurfweddu paramedrau prawf. |
| 0x0148 | 0x0052 | RW | CSR_INACT_THRESH | 32 | Terfyn trothwy anweithgarwch. |
| 0x0150 | 0x0054 | RW | CSR_INTERRUPT0 | 32 | Mae SW yn dyrannu ID APIC Interrupt a Vector i ddyfais. |
| Map Gwrthbwyso DSM | |||||
| 0x0040 | 0x0010 | RO | DSM_STATUS | 32 | Statws prawf a chofrestr gwallau. |
Tabl 6. CSR Bit Fields gyda Examples
Mae'r tabl hwn yn rhestru'r meysydd didau CSR sy'n dibynnu ar werth y CSR_NUM_LINES, . Yn y cynample isod = 14.
| Enw | Maes Did | Mynediad | Disgrifiad |
| CSR_SRC_ADDR | [63:] | RW | 2^(N+6)MB pwynt cyfeiriad at ddechrau'r byffer darllen. |
| [-1:0] | RW | 0x0. | |
| CSR_DST_ADDR | [63:] | RW | 2^(N+6)MB pwynt cyfeiriad at ddechrau'r byffer ysgrifennu. |
| [-1:0] | RW | 0x0. | |
| CSR_NUM_LINES | [31:] | RW | 0x0. |
| parhad… | |||
| Enw | Maes Did | Mynediad | Disgrifiad |
| [-1:0] | RW | Nifer y llinellau cache i ddarllen neu ysgrifennu. Gall y trothwy hwn fod yn wahanol ar gyfer pob prawf AF.
Nodyn: Sicrhau bod byfferau ffynhonnell a chyrchfan yn ddigon mawr i ddarparu ar gyfer y llinellau cache. Dylai CSR_NUM_LINES fod yn llai na neu'n hafal i . |
|
| Ar gyfer y gwerthoedd canlynol, tybiwch =14. Yna, mae CSR_SRC_ADDR a CSR_DST_ADDR yn derbyn 2^ 20 (0x100000). | |||
| CSR_SRC_ADDR | [31:14] | RW | Cyfeiriad wedi'i alinio 1MB. |
| [13:0] | RW | 0x0. | |
| CSR_DST_ADDR | [31:14] | RW | Cyfeiriad wedi'i alinio 1MB. |
| [13:0] | RW | 0x0. | |
| CSR_NUM_LINES | [31:14] | RW | 0x0. |
| [13:0] | RW | Nifer y llinellau cache i ddarllen neu ysgrifennu. Gall y trothwy hwn fod yn wahanol ar gyfer pob prawf AF.
Nodyn: Sicrhau bod byfferau ffynhonnell a chyrchfan yn ddigon mawr i ddarparu ar gyfer y llinellau cache. |
|
Tabl 7. Meysydd Did CSR ychwanegol
| Enw | Maes Did | Mynediad | Disgrifiad |
| CSR_CTL | [31:3] | RW | Wedi'i gadw. |
| [2] | RW | Cwblhau prawf grym. Yn ysgrifennu baner cwblhau prawf a rhifyddion perfformiad eraill i csr_stat. Ar ôl gorfodi cwblhau'r prawf, mae cyflwr y caledwedd yn union yr un fath â chwblhau prawf heb ei orfodi. | |
| [1] | RW | Yn dechrau gweithredu prawf. | |
| [0] | RW | Ailosod prawf isel gweithredol. Pan fydd yn isel, mae'r holl baramedrau cyfluniad yn newid i'w gwerthoedd diofyn. | |
| CSR_CFG | [29] | RW | cr_interrupt_testmode profion yn torri ar draws. Yn cynhyrchu ymyriad ar ddiwedd pob prawf. |
| [28] | RW | cr_interrupt_on_error yn anfon ymyriad pan fydd gwall | |
| canfod. | |||
| [27:20] | RW | cr_test_cfg yn ffurfweddu ymddygiad pob modd prawf. | |
| [13:12] | RW | cr_chsel yn dewis y sianel rithwir. | |
| [10:9] | RW | cr_rdsel yn ffurfweddu'r math cais darllen. Mae gan yr amgodiadau y | |
| gwerthoedd dilys canlynol: | |||
| • 1'b00: RdLine_S | |||
| • 2'b01 : RdLine_I | |||
| • 2'b11: Modd cymysg | |||
| [8] | RW | cr_delay_en yn galluogi gosod oedi ar hap rhwng ceisiadau. | |
| [6:5] | RW | Ffurfweddu modd prawf,cr_multiCL-len. Gwerthoedd dilys yw 0,1, a 3. | |
| [4:2] | RW | cr_mode, yn ffurfweddu modd prawf. Mae'r gwerthoedd canlynol yn ddilys: | |
| • 3'b000: LPBK1 | |||
| • 3'b001: Darllen | |||
| • 3'b010: Ysgrifennwch | |||
| • 3'b011: TRWYTH | |||
| parhad… | |||
| Enw | Maes Did | Mynediad | Disgrifiad |
| Am ragor o wybodaeth am y modd prawf, cyfeiriwch at y Moddau Prawf pwnc isod. | |||
| [1] | RW | c_cont yn dewis treiglo prawf neu derfyniad prawf.
• Pan fydd 1'b0, mae'r prawf yn terfynu. Yn diweddaru statws CSR pan CSR_NUM_LINES cyfrif wedi'i gyrraedd. • Pan fydd 1'b1, mae'r prawf yn rholio drosodd i'r cyfeiriad cychwyn ar ôl iddo gyrraedd y cyfrif CSR_NUM_LINES. Yn y modd treiglo, mae'r prawf yn dod i ben ar gamgymeriad yn unig. |
|
| [0] | RW | cr_wrthru_en yn newid rhwng mathau o geisiadau WrLine_I ac Wrline_M.
• 1'b0: WrLine_M • 1'b1 : WrLine_I |
|
| CSR_INACT_THRESHOLD | [31:0] | RW | Terfyn trothwy anweithgarwch. Yn canfod hyd stondinau yn ystod rhediad prawf. Yn cyfrif nifer y cylchoedd segur olynol. Os yw'r anweithgarwch yn cyfrif
> CSR_INACT_THRESHOLD, ni anfonwyd unrhyw geisiadau, nid oes unrhyw ymatebion wedi'i dderbyn, ac mae'r signal inact_timeout wedi'i osod. Mae ysgrifennu 1 i CSR_CTL[1] yn actifadu'r rhifydd hwn. |
| CSR_INTERRUPT0 | [23:16] | RW | Y Rhif Fector Ymyrrol ar gyfer y ddyfais. |
| [15:0] | RW | apic_id yw'r APIC OD ar gyfer y ddyfais. | |
| DSM_STATUS | [511:256] | RO | Gwall dymp ffurflen Modd Prawf. |
| [255:224] | RO | Diwedd Uwchben. | |
| [223:192] | RO | Cychwyn Uwchben. | |
| [191:160] | RO | Nifer yr Ysgrifeniadau. | |
| [159:128] | RO | Nifer y Darlleniadau. | |
| [127:64] | RO | Nifer y Clociau. | |
| [63:32] | RO | Cofrestr gwallau prawf. | |
| [31:16] | RO | Cymharu a chyfnewid rhifydd llwyddiant. | |
| [15:1] | RO | ID unigryw ar gyfer pob statws DSM ysgrifennu. | |
| [0] | RO | Prawf cwblhau baner. |
Moddau Prawf
Mae CSR_CFG[4:2] yn ffurfweddu'r modd prawf. Mae'r pedwar prawf canlynol ar gael:
- LPBK1: Prawf copi cof yw hwn. Mae'r AF yn copïo CSR_NUM_LINES o'r byffer ffynhonnell i'r byffer cyrchfan. Ar ôl cwblhau'r prawf, mae'r meddalwedd yn cymharu'r byfferau ffynhonnell a chyrchfan.
- Darllen: Mae'r prawf hwn yn pwysleisio'r llwybr darllen ac yn mesur lled band darllen neu hwyrni. Mae'r AF yn darllen CSR_NUM_LINES gan ddechrau o'r CSR_SRC_ADDR. Dim ond lled band neu brawf hwyrni yw hwn. Nid yw'n gwirio'r data a ddarllenwyd.
- Ysgrifennwch: Mae'r prawf hwn yn pwysleisio'r llwybr ysgrifennu ac yn mesur lled band ysgrifennu neu hwyrni. Mae'r AF yn darllen CSR_NUM_LINES gan ddechrau o'r CSR_SRC_ADDR. Dim ond lled band neu brawf hwyrni yw hwn. Nid yw'n gwirio'r data a ysgrifennwyd.
- TRWYTH: Mae'r prawf hwn yn cyfuno'r darllen a'r ysgrifennu. Mae'n darllen CSR_NUM_LINES gan ddechrau o leoliad CSR_SRC_ADDR ac yn ysgrifennu CSR_NUM_LINES i CSR_SRC_ADDR . Mae hefyd yn mesur lled band darllen ac ysgrifennu. Nid yw'r prawf hwn yn gwirio'r data. Nid oes gan y darllenwyr a'r ysgrifennu unrhyw ddibyniaethau
Mae'r tabl canlynol yn dangos yr amgodiadau CSR_CFG ar gyfer y pedwar prawf. Mae'r tabl hwn yn gosod a CSR_NUM_LINES, =14. Gallwch newid nifer y llinellau celc trwy ddiweddaru'r gofrestr CSR_NUM_LINES.
Tabl 8. Moddau Prawf
Diagnosteg FPGA: fpgadiag
Mae'r cyfleustodau fpgadiag yn cynnwys sawl prawf i wneud diagnosis, profi ac adrodd ar galedwedd FPGA. Defnyddiwch y cyfleustodau fpgadiag i redeg yr holl foddau prawf. I gael rhagor o wybodaeth am ddefnyddio'r cyfleustodau fpgadiag, cyfeiriwch at yr adran fpgadiag yn y Canllaw Offer Peiriant Cyflymu Rhaglenadwy Agored (OPAE).
NLB Mode0 Helo_FPGA Llif Prawf
- Mae meddalwedd yn cychwyn Cof Statws Dyfais (DSM) i sero.
- Meddalwedd yn ysgrifennu'r cyfeiriad DSM BASE i'r AFU. CSR Write(DSM_BASE_H), CSRWrite(DSM_BASE_L)
- Mae meddalwedd yn paratoi byffer cof ffynhonnell a chyrchfan. Mae'r paratoad hwn yn brawf penodol.
- Meddalwedd yn ysgrifennu CSR_CTL[2:0] = 0x1. Mae'r ysgrifen hon yn dod â'r prawf allan o ailosod ac i'r modd ffurfweddu. Dim ond pan fydd CSR_CTL[0]=1 & CSR_CTL[1]=1 y gall y cyfluniad fynd rhagddo.
- Mae meddalwedd yn ffurfweddu paramedrau'r prawf, megis src, destaddress, csr_cfg, llinellau rhif, ac ati.
- Meddalwedd CSR yn ysgrifennu CSR_CTL[2:0] = 0x3. Mae'r AF yn dechrau gweithredu prawf.
- Cwblhau prawf:
- Mae caledwedd yn cael ei gwblhau pan fydd y prawf yn cwblhau neu'n canfod gwall. Ar ôl ei gwblhau, mae'r caledwedd AF yn diweddaru DSM_STATUS. Polau meddalwedd DSM_STATUS[31:0]==1 i ganfod bod y prawf wedi'i gwblhau.
- Gall meddalwedd orfodi cwblhau prawf trwy ysgrifennu CSR yn ysgrifennu CSR_CTL[2:0]=0x7. Mae caledwedd AF yn diweddaru DSM_STATUS.
Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr Uned Weithredol Cyflymydd Cylchdro Cefn Brodorol (AFU).
| Fersiwn y Ddogfen | Cyflymiad Intel Fersiwn Stack | Newidiadau |
| 2019.08.05 | 2.0 (gyda chefnogaeth Intel
Argraffiad Quartus Prime Pro 18.1.2) ac 1.2 (gyda chefnogaeth Argraffiad Intel Quartus Prime Pro 17.1.1) |
Ychwanegwyd cefnogaeth i lwyfan Intel FPGA PAC D5005 yn y datganiad cyfredol. |
| 2018.12.04 | 1.2 (gyda chefnogaeth Intel
Quartus® Prime Pro Edition 17.1.1) |
Rhyddhad cynnal a chadw. |
| 2018.08.06 | 1.1 (gyda chefnogaeth Intel
Argraffiad Quartus Prime Pro 17.1.1) ac 1.0 (gyda chefnogaeth Argraffiad Intel Quartus Prime Pro 17.0.0) |
Diweddaru lleoliad y cod ffynhonnell ar gyfer yr NLB sample AFU yn Mae'r NLB Sample Swyddogaeth Cyflymydd (FfG) adran. |
| 2018.04.11 | 1.0 (gyda chefnogaeth Intel
Quartus Prime Pro Argraffiad 17.0.0) |
Rhyddhad cychwynnol. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Dogfennau / Adnoddau
 |
Uned Weithredol Cyflymydd Dolen Brodorol intel (AFU) [pdfCanllaw Defnyddiwr Cyflymydd Loopback Brodorol Uned Swyddogaethol AFU, Brodorol Loopback, Cyflymydd Uned Swyddogaethol AFU, Uned Swyddogaethol AFU |
