راهنمای کاربر واحد عملکردی شتاب دهنده حلقه بک (AFU) Native Intel

مطالب پنهان کردن

1 واحد عملکردی شتاب دهنده حلقه بک (AFU) اینتل

2 درباره این سند

3 واحد عملکردی شتاب دهنده حلقه برگشتی (AFU)

4 راهنمای کاربر تاریخچه بازبینی سند برای واحد عملکردی شتاب دهنده حلقه بک (AFU)

5 اسناد / منابع

5.1 مراجع

6 پست های مرتبط

واحد عملکردی شتاب دهنده حلقه بک (AFU) اینتل

درباره این سند

کنوانسیون ها
جدول 1. قراردادهای سند

کنوانسیون	توضیحات
#	قبل از دستوری قرار می گیرد که نشان می دهد دستور باید به عنوان root وارد شود.
$	نشان می دهد که دستوری باید به عنوان کاربر وارد شود.
این فونت	Fileنام ها، دستورات و کلمات کلیدی در این فونت چاپ می شوند. خطوط فرمان طولانی در این فونت چاپ شده است. اگرچه خطوط فرمان طولانی ممکن است به خط بعدی بپیچد، بازگشت بخشی از دستور نیست. اینتر را فشار ندهید
	نشان می دهد که متن مکان نگهدار که بین پرانتزهای زاویه ظاهر می شود باید با مقدار مناسب جایگزین شود. وارد براکت های زاویه نشوید.

کلمات اختصاری
جدول 2. کلمات اختصاری

کلمات اختصاری	گسترش	توضیحات
AF	عملکرد شتاب دهنده	تصویر شتاب دهنده سخت افزار کامپایل شده در منطق FPGA پیاده سازی شده است که یک برنامه را تسریع می کند.
AFU	واحد عملکردی شتاب دهنده	شتاب دهنده سخت افزار پیاده سازی شده در منطق FPGA که یک عملیات محاسباتی را برای یک برنامه از CPU برای بهبود عملکرد تخلیه می کند.
API	رابط برنامه نویسی کاربردی	مجموعه ای از تعاریف زیر روال، پروتکل ها و ابزار برای ساخت برنامه های نرم افزاری.
ASE	محیط شبیه سازی AFU	محیط شبیه سازی مشترک که به شما امکان می دهد از همان برنامه میزبان و AF در یک محیط شبیه سازی استفاده کنید. ASE بخشی از Intel® Acceleration Stack برای FPGA است.
CCI-P	رابط حافظه پنهان هسته	CCI-P رابط استانداردی است که AFUها برای برقراری ارتباط با میزبان استفاده می کنند.
CL	خط کش	خط کش 64 بایتی
DFH	سربرگ ویژگی های دستگاه	یک لیست پیوندی از سرصفحه های ویژگی ایجاد می کند تا روشی قابل گسترش برای افزودن ویژگی ها ارائه دهد.
FIM	مدیر رابط FPGA	سخت افزار FPGA حاوی واحد رابط FPGA (FIU) و رابط های خارجی برای حافظه، شبکه و غیره. عملکرد شتاب دهنده (AF) در زمان اجرا با FIM ارتباط برقرار می کند.
FIU	واحد رابط FPGA	FIU یک لایه رابط پلتفرم است که به عنوان پلی بین رابط های پلتفرم مانند PCIe*، UPI و رابط های سمت AFU مانند CCI-P عمل می کند.
*ادامه …*

شرکت اینتل تمامی حقوق محفوظ است. اینتل، آرم اینتل و سایر علائم اینتل علائم تجاری شرکت اینتل یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان بدون اطلاع قبلی، در هر محصول و خدماتی تغییراتی ایجاد کند. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند. *اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

کلمات اختصاری	گسترش	توضیحات
MPF	کارخانه خواص حافظه	MPF یک بلوک ساختمانی پایه (BBB) است که AFUها می توانند از آن برای ارائه عملیات شکل دهی ترافیک CCI-P برای تراکنش با FIU استفاده کنند.
پیام	پیام	پیام - یک اعلان کنترلی
NLB	Native Loopback	NLB خواندن و نوشتن در پیوند CCI-P را برای آزمایش اتصال و توان انجام می دهد.
RdLine_I	خواندن خط نامعتبر است	درخواست خواندن حافظه، با اشاره حافظه پنهان FPGA روی نامعتبر تنظیم شده است. این خط در FPGA ذخیره نمی شود، اما ممکن است باعث آلودگی کش FPGA شود. توجه: حافظه پنهان tag وضعیت درخواست را برای همه درخواست های برجسته در Intel Ultra Path Interconnect (Intel UPI) ردیابی می کند. بنابراین، حتی اگر RdLine_I پس از تکمیل نامعتبر علامت گذاری شود، حافظه نهان را مصرف می کند. tag به طور موقت برای ردیابی وضعیت درخواست از طریق UPI. این عمل ممکن است منجر به بیرون راندن خط کش و در نتیجه آلودگی کش شود. Advantagاستفاده از RdLine_I این است که توسط دایرکتوری CPU ردیابی نمی شود. بنابراین از snooping از CPU جلوگیری می کند.
RdLine-S	Line Shared را بخوانید	درخواست خواندن حافظه با اشاره حافظه پنهان FPGA به اشتراک گذاشته شده است. سعی می شود آن را در حافظه پنهان FPGA در یک حالت اشتراکی نگه دارد.
WrLine_I	خط را نامعتبر بنویسید	درخواست نوشتن حافظه، با اشاره حافظه پنهان FPGA روی نامعتبر تنظیم شده است. FIU داده ها را بدون قصد نگه داشتن داده ها در کش FPGA می نویسد.
WrLine_M	نوشتن خط اصلاح شد	درخواست نوشتن حافظه، با اشاره به حافظه پنهان FPGA روی Modified تنظیم شده است. FIU داده ها را می نویسد و آن ها را در کش FPGA در حالت اصلاح شده رها می کند.

واژه نامه شتاب
جدول 3. مجموعه شتاب برای پردازنده Intel Xeon® با واژه نامه FPGA

مدت	مخفف	توضیحات
Intel Acceleration Stack برای پردازنده Intel Xeon® با FPGA	پشته شتاب	مجموعه‌ای از نرم‌افزار، سفت‌افزار و ابزارهایی که اتصال بهینه‌سازی عملکرد را بین یک FPGA اینتل و یک پردازنده Intel Xeon فراهم می‌کند.
کارت شتاب قابل برنامه ریزی FPGA اینتل (Intel FPGA PAC)	اینتل FPGA PAC	کارت شتاب دهنده PCIe FPGA. حاوی یک مدیر رابط FPGA (FIM) است که با یک پردازنده Intel Xeon از طریق گذرگاه PCIe جفت می شود.

واحد عملکردی شتاب دهنده حلقه برگشتی (AFU)

Native Loopback (NLB) AFU Overview

NLB sample AFU ها شامل مجموعه ای از Verilog و System Verilog هستند fileبرای تست خواندن و نوشتن حافظه، پهنای باند و تأخیر.

این بسته شامل سه AFU است که می توانید از همان منبع RTL بسازید. پیکربندی کد منبع RTL شما این AFU ها را ایجاد می کند.

NLB Sampعملکرد شتاب دهنده (AF)
$OPAE_PLATFORM_ROOT/hw/sampدایرکتوری les کد منبع را برای NLB های زیر ذخیره می کندample AFUs:

nlb_mode_0
nlb_mode_0_stp
nlb_mode_3

توجه: $DCP_LOC/hw/sampدایرکتوری les NLB s را ذخیره می کندampکد منبع AFUs برای بسته انتشار 1.0.

برای درک NLB sampبرای ساختار کد منبع AFU و نحوه ساخت آن، به یکی از راهنماهای شروع سریع زیر مراجعه کنید (بسته به اینکه از کدام FPGA PAC اینتل استفاده می کنید):

اگر از Intel PAC با Intel Arria® 10 GX FPGA استفاده می کنید، به کارت شتاب قابل برنامه ریزی Intel با Intel Arria 10 GX FPGA مراجعه کنید.
اگر از Intel FPGA PAC D5005 استفاده می کنید، به راهنمای شروع سریع Intel Acceleration Stack برای کارت شتاب قابل برنامه ریزی Intel FPGA D5005 مراجعه کنید.

بسته انتشار سه s زیر را ارائه می دهدample AFs:

حالت NLB 0 AF: برای انجام تست lpbk1 به ابزار hello_fpga یا fpgadiag نیاز دارد.
حالت NLB 3 AF: به ابزار fpgadiag برای انجام تست‌های trupt، خواندن و نوشتن نیاز دارد.

حالت NLB 0 stp AF: برای انجام تست lpbak1 به ابزار hello_fpga یا fpgadiag نیاز دارد.
توجه: nlb_mode_0_stp همان AFU nlb_mode_0 است اما ویژگی اشکال‌زدایی Signal Tap فعال است.
ابزارهای fpgadiag و hello_fpga به AF مناسب برای تشخیص، آزمایش و گزارش سخت افزار FPGA کمک می کنند.

شکل 1. نشیمنگاه Loopback (nlb_lpbk.sv) سطح بالا

جدول 4. NLB Files

File نام	توضیحات
nlb_lpbk.sv	پوشش سطح بالا برای NLB که درخواست کننده و داور را نمونه می کند.
arbiter.sv	AF آزمایشی را به صورت نمونه نشان می دهد.
requestor.sv	درخواست‌های داور را می‌پذیرد و درخواست‌ها را مطابق با مشخصات CCI-P قالب‌بندی می‌کند. همچنین کنترل جریان را اجرا می کند.
nlb_csr.sv	یک رجیسترهای کنترل و وضعیت (CSR) خواندن/نوشتن 64 بیتی را پیاده سازی می کند. ثبات ها از خواندن و نوشتن 32 و 64 بیتی پشتیبانی می کنند.
nlb_gram_sdp.sv	یک رم دو پورت عمومی با یک پورت نوشتن و یک پورت خواندن پیاده سازی می کند.

NLB یک پیاده‌سازی مرجع از یک AFU سازگار با Intel Acceleration Stack برای CPU Intel Xeon با رابط حافظه پنهان هسته (CCI-P) FPGA است. عملکرد اصلی NLB اعتبارسنجی اتصال میزبان با استفاده از الگوهای مختلف دسترسی به حافظه است. NLB همچنین پهنای باند و تأخیر خواندن/نوشتن را اندازه گیری می کند. تست پهنای باند دارای گزینه های زیر است:

100% بخوانید
100% بنویس
50 درصد می خوانند و 50 درصد می نویسند

اطلاعات مرتبط

راهنمای شروع سریع Stack Intel Acceleration Stack برای کارت شتاب قابل برنامه ریزی اینتل با Arria 10 GX FPGA

راهنمای مرجع پشته شتاب برای CPU Intel Xeon با رابط حافظه پنهان هسته FPGA (CCI-P)
Intel Acceleration Stack راهنمای شروع سریع برای Intel FPGA قابل برنامه ریزی Acceleration Card D5005

توضیحات کنترل Loopback بومی و ثبت وضعیت
جدول 5. نام ها، آدرس ها و توضیحات CSR

آدرس بایت (OPAE)	کلمه آدرس (CCI-P)	دسترسی داشته باشید	نام	عرض	توضیحات
0x0000	0x0000	RO	DFH	64	هدر ویژگی دستگاه AF.
0x0008	0x0002	RO	AFU_ID_L	64	AF ID کم است.
0x0010	0x0004	RO	AFU_ID_H	64	AF ID بالا.
0x0018	0x0006	Rsvd	CSR_DFH_RSVD0	64	اجباری رزرو شده 0.
0x0020	0x0008	RO	CSR_DFH_RSVD1	64	اجباری رزرو شده 1.
0x0100	0x0040	RW	CSR_SCRATCHPAD0	64	رجیستر اسکرچ پد 0.
0x0108	0x0042	RW	CSR_SCRATCHPAD1	64	رجیستر اسکرچ پد 2.
0x0110	0x0044	RW	CSR_AFU_DSM_BASE L	32	آدرس پایه AF DSM 32 بیتی پایین تر. 6 بیت پایین 4×00 است زیرا آدرس با اندازه خط کش 64 بایتی تراز شده است.
0x0114	0x0045	RW	CSR_AFU_DSM_BASE H	32	32 بیت بالای آدرس پایه AF DSM.
0x0120	0x0048	RW	CSR_SRC_ADDR	64	آدرس فیزیکی را برای بافر منبع شروع کنید. همه درخواست‌های خواندن این منطقه را هدف قرار می‌دهند.
0x0128	0x004A	RW	CSR_DST_ADDR	64	شروع آدرس فیزیکی برای بافر مقصد. همه درخواست های نوشتن این منطقه را هدف قرار می دهند
0x0130	0x004C	RW	CSR_NUM_LINES	32	تعداد خطوط کش
0x0138	0x004E	RW	CSR_CTL	32	جریان تست، شروع، توقف، تکمیل نیرو را کنترل می کند.
0x0140	0x0050	RW	CSR_CFG	32	پارامترهای تست را پیکربندی می کند.
0x0148	0x0052	RW	CSR_INACT_THRESH	32	حد آستانه عدم فعالیت
0x0150	0x0054	RW	CSR_INTERRUPT0	32	SW شناسه و وکتور APIC وقفه را به دستگاه اختصاص می دهد.
نقشه افست DSM
0x0040	0x0010	RO	DSM_STATUS	32	وضعیت تست و ثبت خطا.

جدول 6. فیلدهای بیت CSR با Examples
این جدول فیلدهای بیت CSR را فهرست می کند که به مقدار CSR_NUM_LINES بستگی دارد، . در سابقampدر زیر = 14.

نام	میدان بیت	دسترسی داشته باشید	توضیحات
CSR_SRC_ADDR	[63:]	RW	آدرس تراز شده 2^(N+6) مگابایت به شروع بافر خواندن اشاره می کند.
CSR_SRC_ADDR	[-1:0]	RW	0x0.
CSR_DST_ADDR	[63:]	RW	آدرس تراز شده 2^(N+6) مگابایت به شروع بافر نوشتن اشاره می کند.
CSR_DST_ADDR	[-1:0]	RW	0x0.
CSR_NUM_LINES	[31:]	RW	0x0.
*ادامه …*

نام	میدان بیت	دسترسی داشته باشید	توضیحات
	[-1:0]	RW	تعداد خطوط کش برای خواندن یا نوشتن. این آستانه ممکن است برای هر آزمون AF متفاوت باشد. توجه: اطمینان حاصل کنید که بافرهای مبدأ و مقصد به اندازه کافی بزرگ هستند تا با آنها سازگار شوند خطوط کش CSR_NUM_LINES باید کمتر یا مساوی باشد .
برای مقادیر زیر فرض کنید =14. سپس، CSR_SRC_ADDR و CSR_DST_ADDR 2^20 (0x100000) را می پذیرند.
CSR_SRC_ADDR	[31:14]	RW	1 مگابایت آدرس تراز شده.
CSR_SRC_ADDR	[13:0]	RW	0x0.
CSR_DST_ADDR	[31:14]	RW	1 مگابایت آدرس تراز شده.
CSR_DST_ADDR	[13:0]	RW	0x0.
CSR_NUM_LINES	[31:14]	RW	0x0.
CSR_NUM_LINES	[13:0]	RW	تعداد خطوط کش برای خواندن یا نوشتن. این آستانه ممکن است برای هر آزمون AF متفاوت باشد. توجه: اطمینان حاصل کنید که بافرهای مبدأ و مقصد به اندازه کافی بزرگ هستند تا با آنها سازگار شوند خطوط کش

جدول 7. فیلدهای بیت CSR اضافی

نام	میدان بیت	دسترسی داشته باشید	توضیحات
CSR_CTL	[31:3]	RW	رزرو شده است.
	[2]	RW	تکمیل آزمون اجباری پرچم تکمیل تست و سایر شمارنده های عملکرد را در csr_stat می نویسد. پس از اتمام آزمایش اجباری، وضعیت سخت افزاری با یک تست غیراجباری یکسان است.
	[1]	RW	اجرای تست را شروع می کند.
	[0]	RW	بازنشانی تست پایین فعال وقتی کم باشد، تمام پارامترهای پیکربندی به مقادیر پیش‌فرض خود تغییر می‌کنند.
CSR_CFG	[29]	RW	cr_interrupt_testmode وقفه ها را آزمایش می کند. در پایان هر آزمون یک وقفه ایجاد می کند.
	[28]	RW	cr_interrupt_on_error در صورت بروز خطا یک وقفه ارسال می کند
			تشخیص
	[27:20]	RW	cr_test_cfg رفتار هر حالت تست را پیکربندی می کند.
	[13:12]	RW	cr_chsel کانال مجازی را انتخاب می کند.
	[10:9]	RW	cr_rdsel نوع درخواست خواندن را پیکربندی می کند. رمزگذاری ها دارای
			مقادیر معتبر زیر:
			• 1'b00: RdLine_S
			• 2'b01: RdLine_I
			• 2'b11: حالت ترکیبی
	[8]	RW	cr_delay_en درج تاخیر تصادفی بین درخواست ها را فعال می کند.
	[6:5]	RW	حالت تست cr_multiCL-len را پیکربندی می کند. مقادیر معتبر 0,1،3 و XNUMX هستند.
	[4:2]	RW	cr_mode، حالت تست را پیکربندی می کند. مقادیر زیر معتبر هستند:
			• 3'b000: LPBK1
			• 3'b001: بخوانید
			• 3'b010: بنویسید
			• 3'b011: TRPUT
*ادامه …*

نام	میدان بیت	دسترسی داشته باشید	توضیحات
			برای اطلاعات بیشتر در مورد حالت تست به ادامه مطلب مراجعه کنید حالت های تست موضوع زیر
	[1]	RW	c_cont آزمون rollover یا پایان تست را انتخاب می کند. • وقتی 1'b0، آزمون خاتمه می یابد. وضعیت CSR را زمانی به روز می کند به تعداد CSR_NUM_LINES رسیده است. • وقتی 1'b1 بود، بعد از اینکه به تعداد CSR_NUM_LINES رسید، آزمایش به آدرس شروع می‌چرخد. در حالت rollover، تست فقط در صورت خطا خاتمه می یابد.
	[0]	RW	cr_wrthru_en بین انواع درخواست WrLine_I و Wrline_M سوئیچ می کند. • 1'b0: WrLine_M • 1'b1: WrLine_I
CSR_INACT_THRESHOLD	[31:0]	RW	حد آستانه عدم فعالیت مدت زمان استال ها را در طول اجرای آزمایشی تشخیص می دهد. تعداد چرخه های بیکار متوالی را می شمارد. اگر عدم فعالیت حساب شود > CSR_INACT_THRESHOLD، هیچ درخواستی ارسال نمی شود، هیچ پاسخی ارسال نمی شود دریافت شد و سیگنال inact_timeout تنظیم شد. نوشتن 1 در CSR_CTL[1] این شمارنده را فعال می کند.
CSR_INTERRUPT0	[23:16]	RW	شماره برداری وقفه برای دستگاه.
CSR_INTERRUPT0	[15:0]	RW	apic_id APIC OD دستگاه است.
DSM_STATUS	[511:256]	RO	اشکال روگرفت حالت تست.
	[255:224]	RO	پایان سربار.
	[223:192]	RO	سربار را شروع کنید.
	[191:160]	RO	تعداد نوشته ها
	[159:128]	RO	تعداد خوانده شده.
	[127:64]	RO	تعداد ساعت ها
	[63:32]	RO	ثبت خطای تست
	[31:16]	RO	مقایسه و مبادله شمارنده موفقیت
	[15:1]	RO	شناسه منحصر به فرد برای هر نوشتن وضعیت DSM.
	[0]	RO	پرچم تکمیل تست

حالت های تست
CSR_CFG[4:2] حالت تست را پیکربندی می‌کند. چهار تست زیر موجود است:

LPBK1: این یک تست کپی حافظه است. AF CSR_NUM_LINES را از بافر منبع به بافر مقصد کپی می‌کند. پس از اتمام تست، نرم افزار بافرهای مبدا و مقصد را مقایسه می کند.

بخوانید: این تست بر مسیر خواندن تاکید می کند و پهنای باند یا تاخیر خواندن را اندازه گیری می کند. AF CSR_NUM_LINES را می خواند که از CSR_SRC_ADDR شروع می شود. این فقط یک تست پهنای باند یا تأخیر است. داده های خوانده شده را تأیید نمی کند.
بنویسید: این تست بر مسیر نوشتن تاکید می کند و پهنای باند یا تاخیر نوشتن را اندازه می گیرد. AF CSR_NUM_LINES را می خواند که از CSR_SRC_ADDR شروع می شود. این فقط یک تست پهنای باند یا تأخیر است. داده های نوشته شده را تأیید نمی کند.

TRPUT: این آزمون خواندن و نوشتن را با هم ترکیب می کند. CSR_NUM_LINES را از مکان CSR_SRC_ADDR شروع می‌کند و CSR_NUM_LINES را در CSR_SRC_ADDR می‌نویسد. همچنین پهنای باند خواندن و نوشتن را اندازه گیری می کند. این تست داده ها را بررسی نمی کند. خواندن و نوشتن هیچ وابستگی ندارد

جدول زیر کدهای CSR_CFG را برای چهار تست نشان می دهد. این جدول مجموعه و CSR_NUM_LINES، =14. می‌توانید تعداد خطوط حافظه پنهان را با به‌روزرسانی CSR_NUM_LINES ثبت تغییر دهید.

جدول 8. حالت های تست

تشخیص FPGA: fpgadiag
ابزار fpgadiag شامل چندین آزمایش برای تشخیص، آزمایش و گزارش روی سخت افزار FPGA است. برای اجرای تمام حالت های تست از ابزار fpgadiag استفاده کنید. برای اطلاعات بیشتر در مورد استفاده از ابزار fpgadiag، به بخش fpgadiag در راهنمای ابزارهای Open Programmable Acceleration Engine (OPAE) مراجعه کنید.

جریان تست NLB Mode0 Hello_FPGA

نرم افزار حافظه وضعیت دستگاه (DSM) را به صفر می رساند.
نرم افزار آدرس DSM BASE را به AFU می نویسد. CSR Write(DSM_BASE_H)، CSRWrite(DSM_BASE_L)

نرم افزار بافر حافظه مبدا و مقصد را آماده می کند. این آماده سازی مخصوص آزمایش است.
نرم افزار CSR_CTL[2:0]= 0x1 را می نویسد. این نوشتن، تست را از حالت تنظیم مجدد خارج کرده و به حالت پیکربندی می‌آورد. پیکربندی فقط زمانی می‌تواند ادامه یابد که CSR_CTL[0]=1 و CSR_CTL[1]=1 باشد.

نرم افزار پارامترهای تست مانند src، destaddress، csr_cfg، num lines و غیره را پیکربندی می کند.
CSR نرم افزار CSR_CTL[2:0]= 0x3 را می نویسد. AF اجرای آزمایشی را آغاز می کند.

اتمام آزمون:
- سخت افزار زمانی تکمیل می شود که تست کامل شود یا خطا را تشخیص دهد. پس از تکمیل، AF سخت افزاری DSM_STATUS را به روز می کند. نظرسنجی نرم افزار DSM_STATUS[31:0]==1 برای تشخیص تکمیل آزمایش.
- نرم افزار می تواند با نوشتن CSR writes CSR_CTL[2:0]=0x7، تکمیل تست را مجبور کند. AF سخت افزار DSM_STATUS را به روز می کند.

راهنمای کاربر تاریخچه بازبینی سند برای واحد عملکردی شتاب دهنده حلقه بک (AFU)

نسخه سند	شتاب اینتل نسخه پشته	تغییرات
2019.08.05	2.0 (پشتیبانی شده با اینتل نسخه پرو Quartus Prime 18.1.2) و 1.2 (پشتیبانی می شود Intel Quartus Prime Pro Edition 17.1.1)	در نسخه فعلی پشتیبانی از پلتفرم Intel FPGA PAC D5005 اضافه شده است.
2018.12.04	1.2 (پشتیبانی شده با اینتل Quartus® Prime Pro Edition 17.1.1)	انتشار نگهداری
2018.08.06	1.1 (پشتیبانی شده با اینتل نسخه پرو Quartus Prime 17.1.1) و 1.0 (پشتیبانی می شود Intel Quartus Prime Pro Edition 17.0.0)	مکان کد منبع را برای NLB به روز کردample AFU در NLB Sampعملکرد شتاب دهنده (AF) بخش
2018.04.11	1.0 (پشتیبانی شده با اینتل Quartus Prime Pro Edition 17.0.0)	انتشار اولیه