Jednostka funkcjonalna intel Native Loopback Accelerator (AFU)

O tym dokumencie

Konwencje
Tabela 1. Konwencje dokumentu

Konwencja	Opis
#	Poprzedza polecenie, które wskazuje, że polecenie ma zostać wprowadzone jako root.
$	Wskazuje, że polecenie ma zostać wprowadzone jako użytkownik.
Ta czcionka	FileNazwy, polecenia i słowa kluczowe są drukowane tą czcionką. Długie wiersze poleceń są drukowane tą czcionką. Chociaż długie wiersze poleceń mogą przechodzić do następnego wiersza, powrót nie jest częścią polecenia; nie naciskaj enter.
	Wskazuje, że tekst zastępczy, który pojawia się między nawiasami ostrymi, musi zostać zastąpiony odpowiednią wartością. Nie wchodź w nawiasy kątowe.

Akronimy
Tabela 2. Akronimy

Akronimy	Ekspansja	Opis
AF	Funkcja akceleratora	Skompilowany obraz akceleratora sprzętowego zaimplementowany w logice FPGA, który przyspiesza działanie aplikacji.
AFU	Jednostka funkcjonalna akceleratora	Akcelerator sprzętowy zaimplementowany w logice FPGA, który odciąża aplikację od CPU w celu poprawy wydajności.
API	Interfejs programowania aplikacji	Zestaw definicji podprogramów, protokołów i narzędzi do tworzenia aplikacji.
ASE	Środowisko symulacyjne AFU	Środowisko współsymulacji, które umożliwia korzystanie z tej samej aplikacji hosta i AF w środowisku symulacji. ASE jest częścią Intel® Acceleration Stack dla układów FPGA.
CCI-P	Główny interfejs pamięci podręcznej	CCI-P to standardowy interfejs używany przez AFU do komunikacji z hostem.
CL	Linia pamięci podręcznej	64-bajtowa linia pamięci podręcznej
DFH	Nagłówek funkcji urządzenia	Tworzy połączoną listę nagłówków funkcji, aby zapewnić rozszerzalny sposób dodawania funkcji.
FIM	Menedżer interfejsu FPGA	Sprzęt FPGA zawierający moduł interfejsu FPGA (FIU) i zewnętrzne interfejsy pamięci, sieci itp. Funkcja akceleratora (AF) łączy się z FIM w czasie wykonywania.
FIU	Moduł interfejsu FPGA	FIU to warstwa interfejsu platformy, która działa jako pomost między interfejsami platformy, takimi jak PCIe*, UPI i interfejsy po stronie AFU, takie jak CCI-P.
dalszy…

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Akronimy	Ekspansja	Opis
MPF	Fabryka właściwości pamięci	MPF jest podstawowym blokiem konstrukcyjnym (BBB), który jednostki AFU mogą wykorzystać do zapewnienia operacji kształtowania ruchu CCI-P dla transakcji z FIU.
Wiadomość	Wiadomość	Wiadomość – powiadomienie kontrolne
NLB	Natywna pętla zwrotna	NLB wykonuje odczyty i zapisy do łącza CCI-P w celu przetestowania łączności i przepustowości.
RdLine_I	Odczyt wiersza jest nieprawidłowy	Żądanie odczytu pamięci z wskazówką pamięci podręcznej FPGA ustawioną na nieprawidłową. Linia nie jest buforowana w FPGA, ale może powodować zanieczyszczenie pamięci podręcznej FPGA. Notatka: Pamięć podręczna tag śledzi status żądania dla wszystkich oczekujących żądań w Intel Ultra Path Interconnect (Intel UPI). Dlatego nawet jeśli RdLine_I jest oznaczony jako nieprawidłowy po zakończeniu, zużywa pamięć podręczną tag tymczasowo, aby śledzić stan żądania przez UPI. Ta akcja może spowodować eksmisję linii pamięci podręcznej, powodując zanieczyszczenie pamięci podręcznej. zapowiedźtagKorzystanie z RdLine_I polega na tym, że nie jest śledzone przez katalog procesora; w ten sposób zapobiega szpiegowaniu z procesora.
RdLine-S	Odczyt linii udostępnionej	Żądanie odczytu pamięci z wskazówką dotyczącą pamięci podręcznej FPGA ustawioną na współdzieloną. Podejmowana jest próba utrzymania go w pamięci podręcznej FPGA w stanie udostępnionym.
WrLine_I	Niepoprawny wiersz zapisu	Żądanie zapisu pamięci z wskazówką dotyczącą pamięci podręcznej FPGA ustawioną na Nieprawidłowa. FIU zapisuje dane bez zamiaru przechowywania danych w pamięci podręcznej FPGA.
WrLinia_M	Zmodyfikowano linię zapisu	Żądanie zapisu pamięci, z wskazówką dotyczącą pamięci podręcznej FPGA ustawioną na Zmodyfikowana. Jednostka FIU zapisuje dane i pozostawia je w pamięci podręcznej FPGA w zmodyfikowanym stanie.

Słowniczek akceleracji
Tabela 3. Stos akceleracji dla procesorów Intel Xeon® z FPGA Słowniczek

Termin	Skrót	Opis
Intel Acceleration Stack dla procesorów Intel Xeon® z układami FPGA	Stos przyspieszenia	Zbiór oprogramowania, oprogramowania układowego i narzędzi zapewniający zoptymalizowaną pod względem wydajności łączność między układem Intel FPGA a procesorem Intel Xeon.
Programowalna karta akceleracyjna Intel FPGA (Intel FPGA PAC)	PAC Intel FPGA	Karta akceleratora PCIe FPGA. Zawiera FPGA Interface Manager (FIM), który łączy się z procesorem Intel Xeon przez magistralę PCIe.

Jednostka funkcjonalna Native Loopback Accelerator (AFU)

Natywna pętla zwrotna (NLB) AFU Overview

• NLB sample AFU składają się z zestawu Verilog i System Verilog files do testowania odczytów i zapisów pamięci, przepustowości i opóźnień.
• Ten pakiet zawiera trzy AFU, które można zbudować z tego samego źródła RTL. Twoja konfiguracja kodu źródłowego RTL tworzy te AFU.

NLB SampFunkcja akceleratora (AF)
$OPAE_PLATFORM_ROOT/hw/samples katalog przechowuje kod źródłowy dla następujących równoważników obciążenia sieciowegoample AFU:

• nlb_mode_0
• nlb_mode_0_stp
• nlb_mode_3

Notatka: $DCP_LOC/hw/samples katalog przechowuje pliki NLBample kod źródłowy AFU dla pakietu wersji 1.0.

Aby zrozumieć NLB sample Struktura kodu źródłowego AFU i jak ją zbudować, zapoznaj się z jednym z następujących Przewodników szybkiego startu (w zależności od używanego procesora Intel FPGA PAC):

• Jeśli używasz Intel PAC z układem Intel Arria® 10 GX FPGA, zapoznaj się z kartą IntelProgrammable Acceleration Card z układem Intel Arria 10 GX FPGA.
• Jeśli używasz Intel FPGA PAC D5005, zapoznaj się z Przewodnikiem szybkiego startu Intel Acceleration Stack dla Intel FPGA Programmable Acceleration Card D5005.

Pakiet wersji zawiera następujące trzy sample AF:

• Tryb NLB 0 AF: wymaga narzędzia hello_fpga lub fpgadiag do wykonania testu lpbk1.
• NLB mode 3 AF: wymaga narzędzia fpgadiag do wykonywania testów trupt, odczytu i zapisu.
• Tryb NLB 0 stp AF: wymaga narzędzia hello_fpga lub fpgadiag do wykonania testu lpbak1.
  Notatka: Tryb nlb_mode_0_stp jest tym samym AFU co tryb nlb_mode_0, ale z włączoną funkcją debugowania Signal Tap.
  Narzędzia fpgadiag i hello_fpga pomagają odpowiedniemu AF diagnozować, testować i raportować sprzęt FPGA.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Rysunek 1. Natywna pętla zwrotna (nlb_lpbk.sv) Wrapper najwyższego poziomu

Tabela 4. NLB Files

File Nazwa	Opis
nlb_lpbk.sv	Opakowanie najwyższego poziomu dla równoważenia obciążenia sieciowego, które tworzy instancję żądającego i arbitra.
arbiter.sv	Uruchamia testowy AF.
wnioskodawca.sv	Akceptuje żądania arbitra i formatuje żądania zgodnie ze specyfikacją CCI-P. Realizuje również kontrolę przepływu.
nlb_csr.sv	Implementuje 64-bitowe rejestry kontroli i stanu (CSR) odczytu/zapisu. Rejestry obsługują zarówno odczyty, jak i zapisy 32- i 64-bitowe.
nlb_gram_sdp.sv	Implementuje ogólną dwuportową pamięć RAM z jednym portem zapisu i jednym portem odczytu.

NLB to referencyjna implementacja AFU zgodna z Intel Acceleration Stack dla procesora Intel Xeon z FPGA Core Cache Interface (CCI-P) Podręcznik referencyjny. Podstawową funkcją równoważenia obciążenia sieciowego jest sprawdzanie poprawności łączności hosta przy użyciu różnych wzorców dostępu do pamięci. NLB mierzy również przepustowość i opóźnienie odczytu/zapisu. Test przepustowości ma następujące opcje:

• 100% przeczytane
• 100% napisz
• 50% czyta i 50% pisze

Informacje powiązane

• Przewodnik szybkiego startu Intel Acceleration Stack dla programowalnej karty przyspieszającej Intel z układem Arria 10 GX FPGA
• Acceleration Stack dla procesora Intel Xeon z FPGA Core Cache Interface (CCI-P) Podręcznik referencyjny
• Przewodnik szybkiego startu Intel Acceleration Stack dla programowalnej karty akceleracyjnej Intel FPGA D5005

Natywna kontrola pętli zwrotnej i opisy rejestrów stanu
Tabela 5. Nazwy, adresy i opisy CSR

Adres bajtu (OPAE)	Słowo Adres (CCI-P)	Dostęp	Nazwa	Szerokość	Opis
0x0000	0x0000	RO	DFH	64	Nagłówek funkcji urządzenia AF.
0x0008	0x0002	RO	AFU_ID_L	64	Niski identyfikator AF.
0x0010	0x0004	RO	AFU_ID_H	64	Wysoki identyfikator AF.
0x0018	0x0006	Rsvd	CSR_DFH_RSVD0	64	Obowiązkowo Zarezerwowane 0.
0x0020	0x0008	RO	CSR_DFH_RSVD1	64	Obowiązkowo Zarezerwowane 1.
0x0100	0x0040	RW	CSR_SCRATCHPAD0	64	Rejestr notatnika 0.
0x0108	0x0042	RW	CSR_SCRATCHPAD1	64	Rejestr notatnika 2.
0x0110	0x0044	RW	CSR_AFU_DSM_BASE L	32	Młodsze 32-bity adresu bazowego AF DSM. Dolne 6 bitów to 4×00, ponieważ adres jest wyrównany do 64-bajtowego rozmiaru linii pamięci podręcznej.
0x0114	0x0045	RW	CSR_AFU_DSM_BASE H	32	Górne 32 bity adresu bazowego AF DSM.
0x0120	0x0048	RW	CSR_SRC_ADDR	64	Początkowy adres fizyczny dla bufora źródłowego. Wszystkie żądania odczytu są kierowane na ten region.
0x0128	0x004A	RW	CSR_DST_ADDR	64	Początkowy adres fizyczny bufora docelowego. Wszystkie żądania zapisu są kierowane na ten region
0x0130	0x004C	RW	CSR_NUM_LINES	32	Liczba wierszy pamięci podręcznej.
0x0138	0x004E	RW	CSR_CTL	32	Kontroluje przebieg testu, uruchamia, zatrzymuje, wymusza zakończenie.
0x0140	0x0050	RW	CSR_CFG	32	Konfiguruje parametry testu.
0x0148	0x0052	RW	CSR_INACT_THRESH	32	Limit progu nieaktywności.
0x0150	0x0054	RW	CSR_INTERRUPT0	32	SW przydziela przerwanie APIC ID i Vector do urządzenia.
Mapa przesunięć DSM
0x0040	0x0010	RO	DSM_STATUS	32	Status testu i rejestr błędów.

Tabela 6. Pola bitowe CSR z Examples
Ta tabela zawiera listę pól bitowych CSR, które zależą od wartości CSR_NUM_LINES, . w byłymampponiżej = 14.

Nazwa	pole bitowe	Dostęp	Opis
CSR_SRC_ADDR	[63:]	RW	Wyrównany adres 2^(N+6)MB wskazuje na początek bufora odczytu.
	[-1:0]	RW	0x0.
CSR_DST_ADDR	[63:]	RW	Wyrównany adres 2^(N+6)MB wskazuje na początek bufora zapisu.
	[-1:0]	RW	0x0.
CSR_NUM_LINES	[31:]	RW	0x0.
dalszy…

Nazwa	pole bitowe	Dostęp	Opis
	[-1:0]	RW	Liczba wierszy pamięci podręcznej do odczytu lub zapisu. Ten próg może być inny dla każdego testowego AF. Notatka: Upewnij się, że bufory źródłowy i docelowy są wystarczająco duże, aby pomieścić linie pamięci podręcznej. CSR_NUM_LINES powinno być mniejsze lub równe .
Przyjmij następujące wartości =14. Następnie CSR_SRC_ADDR i CSR_DST_ADDR akceptują 2^20 (0x100000).
CSR_SRC_ADDR	[31:14]	RW	Adres wyrównany do 1 MB.
	[13:0]	RW	0x0.
CSR_DST_ADDR	[31:14]	RW	Adres wyrównany do 1 MB.
	[13:0]	RW	0x0.
CSR_NUM_LINES	[31:14]	RW	0x0.
	[13:0]	RW	Liczba wierszy pamięci podręcznej do odczytu lub zapisu. Ten próg może być inny dla każdego testowego AF. Notatka: Upewnij się, że bufory źródłowy i docelowy są wystarczająco duże, aby pomieścić linie pamięci podręcznej.

Tabela 7. Dodatkowe pola bitowe CSR

Nazwa	pole bitowe	Dostęp	Opis
CSR_CTL	[31:3]	RW	Skryty.
	[2]	RW	Wymuś zakończenie testu. Zapisuje flagę ukończenia testu i inne liczniki wydajności do csr_stat. Po wymuszeniu zakończenia testu stan sprzętu jest identyczny z zakończeniem testu niewymuszonego.
	[1]	RW	Rozpoczyna wykonanie testu.
	[0]	RW	Aktywny reset testu niskiego. Gdy jest niski, wszystkie parametry konfiguracyjne zmieniają się na wartości domyślne.
CSR_CFG	[29]	RW	cr_interrupt_testmode testuje przerwania. Generuje przerwanie na końcu każdego testu.
	[28]	RW	cr_interrupt_on_error wysyła przerwanie, gdy wystąpi błąd
			wykrywanie.
	[27:20]	RW	cr_test_cfg konfiguruje zachowanie każdego trybu testowego.
	[13:12]	RW	cr_chsel wybiera kanał wirtualny.
	[10:9]	RW	cr_rdsel konfiguruje typ żądania odczytu. Kodowania mają tzw
			następujące prawidłowe wartości:
			• 1'b00: RdLine_S
			• 2'b01: RdLine_I
			• 2'b11: Tryb mieszany
	[8]	RW	cr_delay_en umożliwia losowe wstawianie opóźnień między żądaniami.
	[6:5]	RW	Konfiguruje tryb testowy, cr_multiCL-len. Prawidłowe wartości to 0,1 i 3.
	[4:2]	RW	cr_mode, konfiguruje tryb testowy. Prawidłowe są następujące wartości:
			• 3'b000: LPBK1
			• 3'b001: Odczyt
			• 3'b010: Pisz
			• 3'b011: TRPUT
dalszy…

Nazwa	pole bitowe	Dostęp	Opis
			Aby uzyskać więcej informacji na temat trybu testowego, patrz Tryby testowe temat poniżej.
	[1]	RW	c_cont wybiera przerzucenie testu lub zakończenie testu. • Kiedy 1'b0, test się kończy. Aktualizuje status CSR, kiedy Osiągnięto liczbę CSR_NUM_LINES. • Gdy 1'b1, test przechodzi do adresu początkowego po osiągnięciu liczby CSR_NUM_LINES. W trybie rollover test kończy się tylko w przypadku wystąpienia błędu.
	[0]	RW	cr_wrthru_en przełącza między typami żądań WrLine_I i Wrline_M. • 1'b0: WrLinia_M • 1'b1: WrLinia_I
CSR_INACT_THRESHOLD	[31:0]	RW	Limit progu nieaktywności. Wykrywa czas trwania przestojów podczas testu. Zlicza liczbę kolejnych cykli bezczynności. Jeśli liczy się bezczynność > CSR_INACT_THRESHOLD, żadne żądania nie są wysyłane, żadne odpowiedzi nie są wysyłane odebrany i ustawiony jest sygnał inact_timeout. Zapisanie 1 do CSR_CTL[1] aktywuje ten licznik.
CSR_INTERRUPT0	[23:16]	RW	Numer wektora przerwań dla urządzenia.
	[15:0]	RW	apic_id to APIC OD dla urządzenia.
DSM_STATUS	[511:256]	RO	Zrzut błędu z trybu testowego.
	[255:224]	RO	Koniec narzutu.
	[223:192]	RO	Zacznij od góry.
	[191:160]	RO	Liczba zapisów.
	[159:128]	RO	Liczba odczytów.
	[127:64]	RO	Liczba zegarów.
	[63:32]	RO	Rejestr błędów testowych.
	[31:16]	RO	Porównaj i wymień licznik sukcesów.
	[15:1]	RO	Unikalny identyfikator dla każdego zapisu statusu DSM.
	[0]	RO	Flaga zakończenia testu.

Tryby testowe
CSR_CFG[4:2] konfiguruje tryb testowy. Dostępne są cztery następujące testy:

• LPBK1: To jest test kopiowania pamięci. AF kopiuje CSR_NUM_LINES z bufora źródłowego do bufora docelowego. Po zakończeniu testu oprogramowanie porównuje bufory źródłowy i docelowy.
• Czytać: Ten test obciąża ścieżkę odczytu i mierzy przepustowość odczytu lub opóźnienie. AF odczytuje CSR_NUM_LINES począwszy od CSR_SRC_ADDR. Jest to tylko test przepustowości lub opóźnienia. Nie weryfikuje odczytanych danych.
• Pisać: Ten test obciąża ścieżkę zapisu i mierzy przepustowość lub opóźnienie zapisu. AF odczytuje CSR_NUM_LINES począwszy od CSR_SRC_ADDR. To jest tylko test przepustowości lub opóźnienia. Nie weryfikuje zapisanych danych.
• TRWAŁOŚĆ: Ten test łączy odczyty i zapisy. Odczytuje CSR_NUM_LINES, zaczynając od lokalizacji CSR_SRC_ADDR i zapisuje CSR_NUM_LINES do CSR_SRC_ADDR. Mierzy również przepustowość odczytu i zapisu. Ten test nie sprawdza danych. Odczyty i zapisy nie mają zależności

W poniższej tabeli przedstawiono kodowania CSR_CFG dla czterech testów. Ta tabela ustawia i CSR_NUM_LINES, =14. Możesz zmienić liczbę wierszy pamięci podręcznej, aktualizując rejestr CSR_NUM_LINES.

Tabela 8. Tryby testowe

Diagnostyka FPGA: fpgadiag
Narzędzie fpgadiag zawiera kilka testów do diagnozowania, testowania i raportowania sprzętu FPGA. Użyj narzędzia fpgadiag, aby uruchomić wszystkie tryby testowe. Aby uzyskać więcej informacji na temat korzystania z narzędzia fpgadiag, zapoznaj się z sekcją fpgadiag w przewodniku po narzędziach Open Programmable Acceleration Engine (OPAE).

Tryb NLB0 Hello_FPGA Przebieg testowy

1. Oprogramowanie inicjuje pamięć stanu urządzenia (DSM) do zera.
2. Oprogramowanie zapisuje adres DSM BASE w AFU. Zapis CSR(DSM_BASE_H), CSRWrite(DSM_BASE_L)
3. Oprogramowanie przygotowuje bufor pamięci źródłowej i docelowej. To przygotowanie jest specyficzne dla testu.
4. Oprogramowanie zapisuje CSR_CTL[2:0]= 0x1. Ten zapis wyprowadza test z resetowania i przechodzi w tryb konfiguracji. Konfigurację można przeprowadzić tylko wtedy, gdy CSR_CTL[0]=1 & CSR_CTL[1]=1.
5. Oprogramowanie konfiguruje parametry testu, takie jak src, destaddress, csr_cfg, num lines i tak dalej.
6. Oprogramowanie CSR zapisuje CSR_CTL[2:0]= 0x3. AF rozpoczyna wykonywanie testu.
7. Zakończenie testu:
   • Sprzęt kończy działanie, gdy test zakończy się lub wykryje błąd. Po zakończeniu sprzętowy AF aktualizuje DSM_STATUS. Oprogramowanie sonduje DSM_STATUS[31:0]==1 w celu wykrycia zakończenia testu.
   • Oprogramowanie może wymusić zakończenie testu, pisząc CSR pisze CSR_CTL[2:0]=0x7. Aktualizacje sprzętu AF DSM_STATUS.

Historia zmian dokumentu dla podręcznika użytkownika Native Loopback Accelerator Functional Unit (AFU).

Wersja dokumentu	Przyspieszenie Intel Wersja stosu	Zmiany
2019.08.05	2.0 (obsługiwane przez Intel Quartus Prime Edycja Pro 18.1.2) i 1.2 (obsługiwane przez Intel Quartus Prime Pro Edition 17.1.1)	Dodano obsługę platformy Intel FPGA PAC D5005 w bieżącej wersji.
2018.12.04	1.2 (obsługiwane przez Intel Quartus® Prime Pro Edition 17.1.1)	Wydanie konserwacyjne.
2018.08.06	1.1 (obsługiwane przez Intel Quartus Prime Edycja Pro 17.1.1) i 1.0 (obsługiwane przez Intel Quartus Prime Pro Edition 17.0.0)	Zaktualizowano lokalizację kodu źródłowego dla NLBample AFU w NLB SampFunkcja akceleratora (AF) sekcja.
2018.04.11	1.0 (obsługiwane przez Intel Quartus Prime Pro Edition 17.0.0)	Pierwsze wydanie.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

Dokumenty / Zasoby

Jednostka funkcjonalna intel Native Loopback Accelerator (AFU) [plik PDF] Instrukcja użytkownika Natywna jednostka funkcjonalna akceleratora pętli zwrotnej AFU, Natywna jednostka funkcjonalna akceleratora pętli zwrotnej AFU, Jednostka funkcjonalna AFU

Odniesienia

• Instrukcja obsługi