Intel Native Loopback Accelerator Functional Unit (AFU)
Über dieses Dokument
Konventionen
Tabelle 1. Dokumentkonventionen
| Konvention | Beschreibung |
| # | Steht vor einem Befehl, der angibt, dass der Befehl als root eingegeben werden muss. |
| $ | Zeigt an, dass ein Befehl als Benutzer eingegeben werden muss. |
| Diese Schriftart | FileNamen, Befehle und Schlüsselwörter werden in dieser Schriftart gedruckt. Lange Befehlszeilen werden in dieser Schriftart gedruckt. Obwohl lange Befehlszeilen in die nächste Zeile umbrechen können, ist die Rückgabe nicht Teil des Befehls; drücken Sie nicht die Eingabetaste. |
| Gibt an, dass der Platzhaltertext, der zwischen den spitzen Klammern angezeigt wird, durch einen geeigneten Wert ersetzt werden muss. Geben Sie die spitzen Klammern nicht ein. |
Akronyme
Tabelle 2. Akronyme
| Akronyme | Erweiterung | Beschreibung |
| AF | Accelerator-Funktion | Kompiliertes Hardwarebeschleuniger-Image, das in FPGA-Logik implementiert ist und eine Anwendung beschleunigt. |
| AFU | Beschleuniger-Funktionseinheit | In FPGA-Logik implementierter Hardwarebeschleuniger, der eine Rechenoperation für eine Anwendung von der CPU entlastet, um die Leistung zu verbessern. |
| API | Anwendungsprogrammierschnittstelle | Eine Reihe von Subroutinendefinitionen, Protokollen und Tools zum Erstellen von Softwareanwendungen. |
| ASE | AFU-Simulationsumgebung | Co-Simulationsumgebung, mit der Sie dieselbe Hostanwendung und AF in einer Simulationsumgebung verwenden können. ASE ist Teil des Intel® Acceleration Stack für FPGAs. |
| CCI-P | Core-Cache-Schnittstelle | CCI-P ist die Standardschnittstelle, die AFUs verwenden, um mit dem Host zu kommunizieren. |
| CL | Cache-Zeile | 64-Byte-Cache-Zeile |
| DFH | Kopfzeile der Gerätefunktion | Erstellt eine verknüpfte Liste von Feature-Headern, um eine erweiterbare Möglichkeit zum Hinzufügen von Features bereitzustellen. |
| FIM | FPGA-Schnittstellenmanager | Die FPGA-Hardware, die die FPGA Interface Unit (FIU) und externe Schnittstellen für Speicher, Netzwerk usw. enthält.
Die Beschleunigerfunktion (AF) bildet zur Laufzeit eine Schnittstelle mit dem FIM. |
| FIU | FPGA-Schnittstelleneinheit | FIU ist eine Plattformschnittstellenschicht, die als Brücke zwischen Plattformschnittstellen wie PCIe*, UPI und AFU-seitigen Schnittstellen wie CCI-P fungiert. |
| Fortsetzung… | ||
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen. *Andere Namen und Marken können als Eigentum anderer beansprucht werden.
| Akronyme | Erweiterung | Beschreibung |
| MPF | Speichereigenschaften-Fabrik | Der MPF ist ein Basic Building Block (BBB), den AFUs verwenden können, um CCI-P-Traffic-Shaping-Operationen für Transaktionen mit der FIU bereitzustellen. |
| Nachricht | Nachricht | Nachricht – eine Kontrollbenachrichtigung |
| NLB | Nativer Loopback | Der NLB führt Lese- und Schreibvorgänge auf der CCI-P-Verbindung durch, um Konnektivität und Durchsatz zu testen. |
| RdLine_I | Lesezeile ungültig | Speicherleseanforderung, wobei der FPGA-Cache-Hinweis auf ungültig gesetzt ist. Die Zeile wird nicht im FPGA zwischengespeichert, kann jedoch eine Verschmutzung des FPGA-Cache verursachen.
Notiz: Der Cache tag verfolgt den Anfragestatus für alle ausstehenden Anfragen auf Intel Ultra Path Interconnect (Intel UPI). Obwohl RdLine_I nach Abschluss als ungültig markiert wird, verbraucht es daher den Cache tag vorübergehend, um den Anforderungsstatus über UPI zu verfolgen. Diese Aktion kann zur Räumung einer Cache-Zeile führen, was zu einer Cache-Verschmutzung führt. Der VorteiltagDer Vorteil der Verwendung von RdLine_I besteht darin, dass es nicht vom CPU-Verzeichnis verfolgt wird; somit verhindert es das Herumschnüffeln von der CPU. |
| RdLine-S | Geteilte Leitung lesen | Speicherleseanforderung mit FPGA-Cache-Hinweis auf gemeinsam genutzt. Es wird versucht, es im FPGA-Cache in einem gemeinsam genutzten Zustand zu halten. |
| WrLine_I | Schreibzeile ungültig | Speicherschreibanforderung, wobei der FPGA-Cache-Hinweis auf Ungültig gesetzt ist. Die FIU schreibt die Daten ohne die Absicht, die Daten im FPGA-Cache zu halten. |
| WrLine_M | Schreibzeile geändert | Memory Write Request, wobei der FPGA-Cache-Hinweis auf Modified gesetzt ist. Die FIU schreibt die Daten und belässt sie in modifiziertem Zustand im FPGA-Cache. |
Beschleunigungs-Glossar
Tabelle 3. Acceleration Stack für Intel Xeon® CPU mit FPGAs Glossar
| Begriff | Abkürzung | Beschreibung |
| Intel Acceleration Stack für Intel Xeon® CPU mit FPGAs | Beschleunigungsstapel | Eine Sammlung von Software, Firmware und Tools, die eine leistungsoptimierte Konnektivität zwischen einem Intel FPGA und einem Intel Xeon Prozessor bietet. |
| Intel FPGA Programmierbare Beschleunigungskarte (Intel FPGA PAC) | Intel FPGA-PAC | PCIe-FPGA-Beschleunigerkarte. Enthält einen FPGA Interface Manager (FIM), der über den PCIe-Bus mit einem Intel Xeon-Prozessor gekoppelt ist. |
Die Native Loopback Accelerator Functional Unit (AFU)
Native Loopback (NLB) AFU vorbeiview
- Die NLB sampDie AFUs bestehen aus einem Satz von Verilog und System Verilog files zum Testen von Speicherlese- und -schreibvorgängen, Bandbreite und Latenz.
- Dieses Paket enthält drei AFUs, die Sie aus derselben RTL-Quelle erstellen können. Ihre Konfiguration des RTL-Quellcodes erstellt diese AFUs.
Die NLB Sample Beschleunigungsfunktion (AF)
Die Datei $OPAE_PLATFORM_ROOT/hw/samples-Verzeichnis speichert Quellcode für die folgenden NLB sampDie AFUs:
- nlb_mode_0
- nlb_mode_0_stp
- nlb_mode_3
Notiz: Die $DCP_LOC/hw/samples Verzeichnis speichert die NLB sample AFUs-Quellcode für das Release-Paket 1.0.
Zum Verständnis der NLB sampDie AFU-Quellcodestruktur und wie sie erstellt wird, finden Sie in einer der folgenden Schnellstartanleitungen (je nachdem, welches Intel FPGA PAC Sie verwenden):
- Wenn Sie Intel PAC mit Intel Arria® 10 GX FPGA verwenden, lesen Sie die Intel Programmable Acceleration Card mit Intel Arria 10 GX FPGA.
- Wenn Sie Intel FPGA PAC D5005 verwenden, lesen Sie den Intel Acceleration Stack Quick Start Guide for Intel FPGA Programmable Acceleration Card D5005.
Das Release-Paket stellt die folgenden drei s bereitampdie AFs:
- NLB-Modus 0 AF: erfordert das Dienstprogramm hello_fpga oder fpgadiag, um den lpbk1-Test durchzuführen.
- NLB-Modus 3 AF: erfordert das Dienstprogramm fpgadiag, um die Unterbrechungs-, Lese- und Schreibtests durchzuführen.
- NLB-Modus 0 stp AF: Erfordert das Dienstprogramm hello_fpga oder fpgadiag, um den lpbak1-Test durchzuführen.
Notiz: nlb_mode_0_stp ist dieselbe AFU wie nlb_mode_0, jedoch mit aktivierter Signal Tap Debug-Funktion.
Die Dienstprogramme fpgadiag und hello_fpga helfen dem entsprechenden AF beim Diagnostizieren, Testen und Berichten über die FPGA-Hardware.
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen. *Andere Namen und Marken können als Eigentum anderer beansprucht werden.
Abbildung 1. Nativer Loopback (nlb_lpbk.sv) Top-Level-Wrapper
Tabelle 4. NLB Files
| File Name | Beschreibung |
| nlb_lpbk.sv | Wrapper der obersten Ebene für NLB, der den Anforderer und Arbiter instanziiert. |
| Schiedsrichter.sv | Instanziiert die Test-AF. |
| anforderer.sv | Akzeptiert Anfragen vom Arbiter und formatiert die Anfragen gemäß der CCI-P-Spezifikation. Implementiert auch Flusskontrolle. |
| nlb_csr.sv | Implementiert ein 64-Bit-Lese-/Schreib-Steuer- und Statusregister (CSR). Die Register unterstützen sowohl 32- als auch 64-Bit-Lese- und Schreibvorgänge. |
| nlb_gram_sdp.sv | Implementiert einen generischen Dual-Port-RAM mit einem Schreibport und einem Leseport. |
NLB ist eine Referenzimplementierung einer AFU, die mit dem Intel Acceleration Stack for Intel Xeon CPU with FPGAs Core Cache Interface (CCI-P) Reference Manual kompatibel ist. Die Hauptfunktion von NLB besteht darin, die Hostkonnektivität mithilfe verschiedener Speicherzugriffsmuster zu validieren. NLB misst auch die Bandbreite und die Lese-/Schreiblatenz. Der Bandbreitentest hat folgende Optionen:
- 100% gelesen
- 100% schreiben
- 50 % lesen und 50 % schreiben
Zugehörige Informationen
- Intel Acceleration Stack Quick Start Guide für Intel Programmable Acceleration Card mit Arria 10 GX FPGA
- Beschleunigungsstapel für Intel Xeon CPU mit FPGAs Core Cache Interface (CCI-P) Referenzhandbuch
- Schnellstartanleitung für den Intel Acceleration Stack für die programmierbare Intel FPGA-Beschleunigungskarte D5005
Beschreibungen der nativen Loopback-Steuerung und der Statusregister
Tabelle 5. CSR-Namen, -Adressen und -Beschreibungen
| Byte-Adresse (OPAE) | Wort Adresse (CCI-P) | Zugang | Name | Breite | Beschreibung |
| 0 x 0000 | 0 x 0000 | RO | DFH | 64 | AF-Gerätefunktionskopfzeile. |
| 0 x 0008 | 0 x 0002 | RO | AFU_ID_L | 64 | AF-ID niedrig. |
| 0 x 0010 | 0 x 0004 | RO | AFU_ID_H | 64 | AF-ID hoch. |
| 0 x 0018 | 0 x 0006 | Rsvd | CSR_DFH_RSVD0 | 64 | Obligatorisch Reserviert 0. |
| 0 x 0020 | 0 x 0008 | RO | CSR_DFH_RSVD1 | 64 | Obligatorisch Reserviert 1. |
| 0 x 0100 | 0 x 0040 | RW | CSR_SCRATCHPAD0 | 64 | Scratchpad-Register 0. |
| 0 x 0108 | 0 x 0042 | RW | CSR_SCRATCHPAD1 | 64 | Scratchpad-Register 2. |
| 0 x 0110 | 0 x 0044 | RW | CSR_AFU_DSM_BASEL | 32 | Niedrigere 32 Bit der AF-DSM-Basisadresse. Die unteren 6 Bits sind 4 × 00, da die Adresse auf die 64-Byte-Cache-Zeilengröße ausgerichtet ist. |
| 0 x 0114 | 0 x 0045 | RW | CSR_AFU_DSM_BASE H | 32 | Obere 32 Bit der AF-DSM-Basisadresse. |
| 0 x 0120 | 0 x 0048 | RW | CSR_SRC_ADDR | 64 | Physikalische Startadresse für Quellpuffer. Alle Leseanforderungen zielen auf diese Region ab. |
| 0 x 0128 | Version: | RW | CSR_DST_ADDR | 64 | Physikalische Startadresse für den Zielpuffer. Alle Schreibanforderungen zielen auf diese Region ab |
| 0 x 0130 | 0x004C | RW | CSR_NUM_LINES | 32 | Anzahl der Cache-Zeilen. |
| 0 x 0138 | Version: | RW | CSR_CTL | 32 | Steuert den Testablauf, startet, stoppt und erzwingt den Abschluss. |
| 0 x 0140 | 0 x 0050 | RW | CSR_CFG | 32 | Konfiguriert Testparameter. |
| 0 x 0148 | 0 x 0052 | RW | CSR_INACT_THRESH | 32 | Inaktivitätsschwellenwert. |
| 0 x 0150 | 0 x 0054 | RW | CSR_INTERRUPT0 | 32 | Die SW weist dem Gerät eine Interrupt-APIC-ID und einen Vektor zu. |
| DSM-Offset-Karte | |||||
| 0 x 0040 | 0 x 0010 | RO | DSM_STATUS | 32 | Teststatus und Fehlerregister. |
Tabelle 6. CSR-Bitfelder mit Examples
Diese Tabelle listet die CSR-Bitfelder auf, die vom Wert von CSR_NUM_LINES abhängen, . Im Bspampli unten = 14.
| Name | Bitfeld | Zugang | Beschreibung |
| CSR_SRC_ADDR | [63:] | RW | 2^(N+6) MB ausgerichtete Adresse zeigt auf den Anfang des Lesepuffers. |
| [-1:0] | RW | 0x0. | |
| CSR_DST_ADDR | [63:] | RW | 2^(N+6) MB ausgerichtete Adresse zeigt auf den Anfang des Schreibpuffers. |
| [-1:0] | RW | 0x0. | |
| CSR_NUM_LINES | [31:] | RW | 0x0. |
| Fortsetzung… | |||
| Name | Bitfeld | Zugang | Beschreibung |
| [-1:0] | RW | Anzahl der zu lesenden oder zu schreibenden Cache-Zeilen. Dieser Schwellenwert kann für jede Test-AF unterschiedlich sein.
Notiz: Stellen Sie sicher, dass Quell- und Zielpuffer groß genug sind, um die Cache-Zeilen. CSR_NUM_LINES sollte kleiner oder gleich sein . |
|
| Nehmen Sie für die folgenden Werte an =14. Dann akzeptieren CSR_SRC_ADDR und CSR_DST_ADDR 2^20 (0x100000). | |||
| CSR_SRC_ADDR | [31:14] | RW | 1 MB ausgerichtete Adresse. |
| [13:0] | RW | 0x0. | |
| CSR_DST_ADDR | [31:14] | RW | 1 MB ausgerichtete Adresse. |
| [13:0] | RW | 0x0. | |
| CSR_NUM_LINES | [31:14] | RW | 0x0. |
| [13:0] | RW | Anzahl der zu lesenden oder zu schreibenden Cache-Zeilen. Dieser Schwellenwert kann für jede Test-AF unterschiedlich sein.
Notiz: Stellen Sie sicher, dass Quell- und Zielpuffer groß genug sind, um die Cache-Zeilen. |
|
Tabelle 7. Zusätzliche CSR-Bitfelder
| Name | Bitfeld | Zugang | Beschreibung |
| CSR_CTL | [31:3] | RW | Reserviert. |
| [2] | RW | Testabschluss erzwingen. Schreibt das Testabschluss-Flag und andere Leistungsindikatoren in csr_stat. Nach dem erzwungenen Testabschluss ist der Hardwarezustand identisch mit einem nicht erzwungenen Testabschluss. | |
| [1] | RW | Startet die Testausführung. | |
| [0] | RW | Aktiver Low-Test-Reset. Wenn niedrig, ändern sich alle Konfigurationsparameter auf ihre Standardwerte. | |
| CSR_CFG | [29] | RW | cr_interrupt_testmode testet Interrupts. Erzeugt am Ende jedes Tests einen Interrupt. |
| [28] | RW | cr_interrupt_on_error sendet bei einem Fehler einen Interrupt | |
| Erkennung. | |||
| [27:20] | RW | cr_test_cfg konfiguriert das Verhalten jedes Testmodus. | |
| [13:12] | RW | cr_chsel wählt den virtuellen Kanal aus. | |
| [10:9] | RW | cr_rdsel konfiguriert den Leseanforderungstyp. Die Kodierungen haben die | |
| folgende gültige Werte: | |||
| • 1'b00: RdLine_S | |||
| • 2'b01: RdLinie_I | |||
| • 2'b11: Gemischter Modus | |||
| [8] | RW | cr_delay_en ermöglicht das zufällige Einfügen von Verzögerungen zwischen Anfragen. | |
| [6:5] | RW | Konfiguriert den Testmodus,cr_multiCL-len. Gültige Werte sind 0,1 und 3. | |
| [4:2] | RW | cr_mode, konfiguriert den Testmodus. Folgende Werte sind gültig: | |
| • 3'b000: LPBK1 | |||
| • 3'b001: Lesen | |||
| • 3'b010: Schreiben | |||
| • 3'b011: TRPUT | |||
| Fortsetzung… | |||
| Name | Bitfeld | Zugang | Beschreibung |
| Weitere Informationen zum Testmodus finden Sie unter Testmodi Thema unten. | |||
| [1] | RW | c_cont wählt Test-Rollover oder Test-Beendigung aus.
• Bei 1'b0 endet der Test. Aktualisiert den Status CSR wann Anzahl CSR_NUM_LINES erreicht. • Bei 1'b1 springt der Test zur Startadresse, nachdem er den Zählwert CSR_NUM_LINES erreicht hat. Im Rollover-Modus wird der Test nur bei einem Fehler beendet. |
|
| [0] | RW | cr_wrthru_en schaltet zwischen den Anfragetypen WrLine_I und Wrline_M um.
• 1'b0: WrLine_M • 1'b1: WrLinie_I |
|
| CSR_INACT_THRESHOLD | [31:0] | RW | Inaktivitätsschwellenwert. Erkennt die Dauer von Blockierungen während eines Testlaufs. Zählt die Anzahl aufeinanderfolgender Leerlaufzyklen. Wenn die Inaktivität zählt
> CSR_INACT_THRESHOLD, es werden keine Anfragen gesendet, keine Antworten empfangen, und das Signal inact_timeout wird gesetzt. Das Schreiben von 1 an CSR_CTL[1] aktiviert diesen Zähler. |
| CSR_INTERRUPT0 | [23:16] | RW | Die Interrupt-Vektornummer für das Gerät. |
| [15:0] | RW | apic_id ist das APIC OD für das Gerät. | |
| DSM_STATUS | [511:256] | RO | Fehlerabbild im Testmodus. |
| [255:224] | RO | Overhead beenden. | |
| [223:192] | RO | Overhead starten. | |
| [191:160] | RO | Anzahl der Schreibvorgänge. | |
| [159:128] | RO | Anzahl der Lesevorgänge. | |
| [127:64] | RO | Anzahl der Uhren. | |
| [63:32] | RO | Fehlerregister testen. | |
| [31:16] | RO | Erfolgszähler vergleichen und austauschen. | |
| [15:1] | RO | Eindeutige ID für jeden DSM-Statusschreibvorgang. | |
| [0] | RO | Testabschluss-Flag. |
Testmodi
CSR_CFG[4:2] konfiguriert den Testmodus. Die folgenden vier Tests stehen zur Verfügung:
- LPBK1: Dies ist ein Speicherkopiertest. Die AF kopiert CSR_NUM_LINES aus dem Quellpuffer in den Zielpuffer. Nach Abschluss des Tests vergleicht die Software die Quell- und Zielpuffer.
- Lesen: Dieser Test belastet den Lesepfad und misst die Lesebandbreite oder -latenz. Die AF liest CSR_NUM_LINES beginnend mit CSR_SRC_ADDR. Dies ist nur ein Bandbreiten- oder Latenztest. Die gelesenen Daten werden nicht überprüft.
- Schreiben: Dieser Test belastet den Schreibpfad und misst die Schreibbandbreite oder -latenz. Die AF liest CSR_NUM_LINES beginnend mit CSR_SRC_ADDR. Dies ist nur ein Bandbreiten- oder Latenztest. Die geschriebenen Daten werden nicht überprüft.
- TRUP: Dieser Test kombiniert die Lese- und Schreibvorgänge. Es liest CSR_NUM_LINES, beginnend bei CSR_SRC_ADDR, und schreibt CSR_NUM_LINES in CSR_SRC_ADDR. Es misst auch die Lese- und Schreibbandbreite. Dieser Test überprüft die Daten nicht. Die Lese- und Schreibvorgänge haben keine Abhängigkeiten
Die folgende Tabelle zeigt die CSR_CFG-Codierungen für die vier Tests. Dieser Tisch setzt und CSR_NUM_LINES, =14. Sie können die Anzahl der Cache-Zeilen ändern, indem Sie das Register CSR_NUM_LINES aktualisieren.
Tabelle 8. Testmodi
FPGA-Diagnose: fpgadiag
Das Dienstprogramm fpgadiag umfasst mehrere Tests zum Diagnostizieren, Testen und Berichten über die FPGA-Hardware. Verwenden Sie das Dienstprogramm fpgadiag, um alle Testmodi auszuführen. Weitere Informationen zur Verwendung des Dienstprogramms fpgadiag finden Sie im Abschnitt fpgadiag im Open Programmable Acceleration Engine (OPAE) Tools Guide.
NLB Mode0 Hello_FPGA Testablauf
- Die Software initialisiert den Gerätestatusspeicher (DSM) auf Null.
- Die Software schreibt die DSM-BASE-Adresse in die AFU. CSR-Schreiben (DSM_BASE_H), CSRWrite (DSM_BASE_L)
- Die Software bereitet Quell- und Zielspeicherpuffer vor. Dieses Präparat ist testspezifisch.
- Software schreibt CSR_CTL[2:0]= 0x1. Dieses Schreiben bringt den Test aus dem Zurücksetzen und in den Konfigurationsmodus. Die Konfiguration kann nur fortgesetzt werden, wenn CSR_CTL[0]=1 & CSR_CTL[1]=1.
- Die Software konfiguriert die Testparameter wie src, destaddress, csr_cfg, num lines usw.
- Software-CSR schreibt CSR_CTL[2:0]= 0x3. Die AF beginnt mit der Testausführung.
- Testabschluss:
- Die Hardware wird abgeschlossen, wenn der Test abgeschlossen ist oder einen Fehler erkennt. Nach Abschluss aktualisiert die Hardware-AF DSM_STATUS. Die Software fragt DSM_STATUS[31:0]==1 ab, um den Testabschluss zu erkennen.
- Die Software kann den Testabschluss erzwingen, indem CSR schreibt CSR_CTL[2:0]=0x7. Hardware AF aktualisiert DSM_STATUS.
Dokumentrevisionsverlauf für das Benutzerhandbuch der Native Loopback Accelerator Functional Unit (AFU).
| Dokumentversion | Intel-Beschleunigung Stack-Version | Änderungen |
| 2019.08.05 | 2.0 (unterstützt von Intel
Quartus Prime Pro-Edition 18.1.2) und 1.2 (unterstützt mit Intel Quartus Prime Pro Edition 17.1.1) |
Unterstützung für die Intel FPGA PAC D5005-Plattform in der aktuellen Version hinzugefügt. |
| 2018.12.04 | 1.2 (unterstützt von Intel
Quartus® Prime Pro Edition 17.1.1) |
Wartungsfreigabe. |
| 2018.08.06 | 1.1 (unterstützt von Intel
Quartus Prime Pro-Edition 17.1.1) und 1.0 (unterstützt mit Intel Quartus Prime Pro Edition 17.0.0) |
Der Speicherort des Quellcodes für die NLB s wurde aktualisiertample AFU ein Die NLB Sample Beschleunigungsfunktion (AF) Abschnitt. |
| 2018.04.11 | 1.0 (unterstützt von Intel
Quartus Prime Pro-Edition 17.0.0) |
Erstveröffentlichung. |
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen. *Andere Namen und Marken können als Eigentum anderer beansprucht werden.
Dokumente / Ressourcen
 |
Intel Native Loopback Accelerator Functional Unit (AFU) [pdf] Benutzerhandbuch Native Loopback-Beschleuniger-Funktionseinheit AFU, Native Loopback, Beschleuniger-Funktionseinheit AFU, Funktionseinheit AFU |
