Hướng dẫn sử dụng Đơn vị chức năng tăng tốc vòng lặp gốc intel (AFU)

Nội dung trốn

1 Đơn vị chức năng tăng tốc vòng lặp gốc intel (AFU)

2 Về tài liệu này

3 Đơn vị chức năng tăng tốc vòng lặp gốc (AFU)

4 Hướng dẫn sử dụng Lịch sử sửa đổi tài liệu dành cho Đơn vị chức năng tăng tốc vòng lặp gốc (AFU)

5 Tài liệu / Tài nguyên

5.1 Tài liệu tham khảo

6 Bài viết liên quan

Đơn vị chức năng tăng tốc vòng lặp gốc intel (AFU)

Về tài liệu này

Các quy ước
Bảng 1. Quy ước về tài liệu

Công ước	Sự miêu tả
#	Đặt trước một lệnh cho biết lệnh sẽ được nhập dưới dạng thư mục gốc.
$	Cho biết một lệnh sẽ được nhập với tư cách người dùng.
Phông chữ này	Filetên, lệnh và từ khóa được in bằng phông chữ này. Các dòng lệnh dài được in bằng phông chữ này. Mặc dù các dòng lệnh dài có thể kéo dài sang dòng tiếp theo, kết quả trả về không phải là một phần của lệnh; không nhấn enter.
	Cho biết văn bản chỗ dành sẵn xuất hiện giữa các dấu ngoặc nhọn phải được thay thế bằng một giá trị thích hợp. Không nhập dấu ngoặc nhọn.

Từ viết tắt
Bảng 2. Từ viết tắt

Từ viết tắt	Mở rộng	Sự miêu tả
AF	Chức năng tăng tốc	Hình ảnh Bộ tăng tốc phần cứng được biên dịch được triển khai theo logic FPGA giúp tăng tốc ứng dụng.
AFU	Bộ tăng tốc đơn vị chức năng	Bộ tăng tốc phần cứng được triển khai theo logic FPGA giúp giảm tải hoạt động tính toán cho một ứng dụng từ CPU để cải thiện hiệu suất.
Giao diện lập trình ứng dụng (API)	Giao diện lập trình ứng dụng	Một tập hợp các định nghĩa chương trình con, giao thức và công cụ để xây dựng các ứng dụng phần mềm.
ASE	Môi trường mô phỏng AFU	Môi trường đồng mô phỏng cho phép bạn sử dụng cùng một ứng dụng máy chủ và AF trong môi trường mô phỏng. ASE là một phần của Intel® Acceleration Stack dành cho FPGA.
CCI-P	Giao diện bộ nhớ đệm lõi	CCI-P là giao diện tiêu chuẩn mà AFU sử dụng để giao tiếp với máy chủ.
CL	Dòng bộ nhớ đệm	Dòng bộ đệm 64 byte
DFH	Tiêu đề tính năng của thiết bị	Tạo danh sách liên kết các tiêu đề tính năng để cung cấp cách thêm tính năng có thể mở rộng.
FIM	Trình quản lý giao diện FPGA	Phần cứng FPGA có chứa Đơn vị giao diện FPGA (FIU) và các giao diện bên ngoài cho bộ nhớ, mạng, v.v. Chức năng Bộ tăng tốc (AF) giao tiếp với FIM tại thời điểm chạy.
FIU	Đơn vị giao diện FPGA	FIU là một lớp giao diện nền tảng hoạt động như cầu nối giữa các giao diện nền tảng như PCIe *, UPI và các giao diện phía AFU như CCI-P.
*tiếp tục…*

Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.

Từ viết tắt	Mở rộng	Sự miêu tả
MPF	Nhà máy thuộc tính bộ nhớ	MPF là Khối xây dựng cơ bản (BBB) mà AFU có thể sử dụng để cung cấp các hoạt động định hình lưu lượng CCI-P cho các giao dịch với FIU.
Tin nhắn	Tin nhắn	Tin nhắn – thông báo kiểm soát
NLB	Vòng lặp gốc	NLB thực hiện đọc và ghi vào liên kết CCI-P để kiểm tra khả năng kết nối và thông lượng.
RdLine_I	Đọc dòng không hợp lệ	Yêu cầu đọc bộ nhớ, với gợi ý bộ đệm FPGA được đặt thành không hợp lệ. Dòng này không được lưu vào bộ đệm trong FPGA, nhưng có thể gây ô nhiễm bộ đệm của FPGA. Ghi chú: Bộ nhớ đệm tag theo dõi trạng thái yêu cầu cho tất cả các yêu cầu chưa xử lý trên Intel Ultra Path Interconnect (Intel UPI). Do đó, mặc dù RdLine_I được đánh dấu là không hợp lệ sau khi hoàn thành, nó vẫn tiêu tốn bộ đệm tag tạm thời để theo dõi trạng thái yêu cầu qua UPI. Hành động này có thể dẫn đến việc loại bỏ dòng bộ đệm, dẫn đến ô nhiễm bộ đệm. sự tiến bộtage của việc sử dụng RdLine_I là nó không được theo dõi bởi thư mục CPU; do đó nó ngăn chặn việc rình mò từ CPU.
RdLine-S	Đọc dòng chia sẻ	Yêu cầu đọc bộ nhớ với gợi ý bộ đệm FPGA được đặt thành chia sẻ. Một nỗ lực được thực hiện để giữ nó trong bộ đệm FPGA ở trạng thái chia sẻ.
WrLine_I	Viết dòng không hợp lệ	Yêu cầu ghi bộ nhớ, với gợi ý bộ nhớ đệm FPGA được đặt thành Không hợp lệ. FIU ghi dữ liệu mà không có ý định giữ dữ liệu trong bộ đệm FPGA.
WrLine_M	Viết dòng sửa đổi	Yêu cầu ghi bộ nhớ, với gợi ý bộ nhớ đệm FPGA được đặt thành Đã sửa đổi. FIU ghi dữ liệu và để nó trong bộ đệm FPGA ở trạng thái được sửa đổi.

Bảng chú giải thuật ngữ Acceleration
Bảng 3. Ngăn xếp Gia tốc cho CPU Intel Xeon® với Bảng chú giải thuật ngữ FPGA

Thuật ngữ	Viết tắt	Sự miêu tả
Ngăn xếp tăng tốc Intel dành cho CPU Intel Xeon® với FPGA	Ngăn xếp gia tốc	Tập hợp phần mềm, chương trình cơ sở và công cụ cung cấp kết nối tối ưu hóa hiệu suất giữa Intel FPGA và bộ xử lý Intel Xeon.
Thẻ tăng tốc có thể lập trình Intel FPGA (Intel FPGA PAC)	Intel FPGA PAC	Thẻ tăng tốc PCIe FPGA. Chứa Trình quản lý giao diện FPGA (FIM) kết hợp với bộ xử lý Intel Xeon qua bus PCIe.

Đơn vị chức năng tăng tốc vòng lặp gốc (AFU)

Vòng lặp gốc (NLB) AFU kết thúcview

NLB củaamptập tin AFU bao gồm một tập hợp Verilog và Verilog hệ thống files để kiểm tra khả năng đọc và ghi bộ nhớ, băng thông và độ trễ.

Gói này bao gồm ba AFU mà bạn có thể xây dựng từ cùng một nguồn RTL. Cấu hình mã nguồn RTL của bạn sẽ tạo ra các AFU này.

NLB Sample Chức năng tăng tốc (AF)
$OPAE_PLATFORM_ROOT/hw/sampThư mục les lưu trữ mã nguồn cho các NLB sauamptập tin AFU:

nlb_mode_0
nlb_mode_0_stp
nlb_mode_3

Ghi chú: $DCP_LOC/hw/sampthư mục les lưu trữ NLB samptập tin mã nguồn AFU cho gói phát hành 1.0.

Để hiểu NLBample Cấu trúc mã nguồn AFU và cách xây dựng nó, tham khảo một trong các Hướng dẫn bắt đầu nhanh sau (tùy thuộc vào Intel FPGA PAC bạn đang sử dụng):

Nếu bạn đang sử dụng Intel PAC với Intel Arria® 10 GX FPGA, hãy tham khảo Thẻ tăng tốc lập trình Intel với Intel Arria 10 GX FPGA.
Nếu bạn đang sử dụng Intel FPGA PAC D5005, hãy tham khảo Hướng dẫn khởi động nhanh ngăn xếp tăng tốc Intel dành cho Thẻ tăng tốc lập trình Intel FPGA D5005.

Gói phát hành cung cấp ba giây sauample AF:

Chế độ NLB 0 AF: yêu cầu tiện ích hello_fpga hoặc fpgadiag để thực hiện kiểm tra lpbk1.
Chế độ NLB 3 AF: yêu cầu tiện ích fpgadiag để thực hiện các bài kiểm tra trupt, đọc và viết.

Chế độ NLB 0 stp AF: yêu cầu tiện ích hello_fpga hoặc fpgadiag để thực hiện kiểm tra lpbak1.
Ghi chú: Nlb_mode_0_stp có cùng AFU với nlb_mode_0 nhưng đã bật tính năng gỡ lỗi Signal Tap.
Các tiện ích fpgadiag và hello_fpga giúp AF thích hợp chẩn đoán, kiểm tra và báo cáo về phần cứng FPGA.

Hình 1. Trình bao bọc cấp cao nhất của Loopback gốc (nlb_lpbk.sv)

Bảng 4. NLB Files

File Tên	Sự miêu tả
nlb_lpbk.sv	Trình bao bọc cấp cao nhất cho NLB khởi tạo người yêu cầu và trọng tài.
trọng tài.sv	Khởi tạo AF thử nghiệm.
người yêu cầu.sv	Chấp nhận yêu cầu từ trọng tài và định dạng các yêu cầu theo đặc tả CCI-P. Cũng thực hiện kiểm soát dòng chảy.
nlb_csr.sv	Triển khai thanh ghi Kiểm soát và Trạng thái đọc/ghi (CSR) 64-bit. Các thanh ghi hỗ trợ cả đọc và ghi 32 và 64 bit.
nlb_gram_sdp.sv	Triển khai RAM cổng kép chung với một cổng ghi và một cổng đọc.

NLB là bản triển khai tham chiếu của AFU tương thích với Intel Acceleration Stack dành cho CPU Intel Xeon với Hướng dẫn tham khảo Giao diện bộ nhớ đệm lõi (CCI-P) của FPGA. Chức năng chính của NLB là xác thực kết nối máy chủ bằng các mẫu truy cập bộ nhớ khác nhau. NLB cũng đo băng thông và độ trễ đọc/ghi. Kiểm tra băng thông có các tùy chọn sau:

đã đọc 100%
viết 100%
50% đọc và 50% ghi

Thông tin liên quan

Hướng dẫn khởi động nhanh ngăn xếp tăng tốc Intel dành cho thẻ tăng tốc có thể lập trình của Intel với Arria 10 GX FPGA

Hướng dẫn tham khảo Bộ tăng tốc cho CPU Intel Xeon với Giao diện bộ nhớ đệm lõi (CCI-P) của FPGA
Hướng dẫn bắt đầu nhanh ngăn xếp tăng tốc Intel dành cho thẻ tăng tốc có thể lập trình Intel FPGA D5005

Mô tả đăng ký trạng thái và kiểm soát vòng lặp gốc
Bảng 5. Tên, địa chỉ và mô tả CSR

Địa chỉ byte (OPAE)	Từ Địa chỉ (CCI-P)	Truy cập	Tên	Chiều rộng	Sự miêu tả
0x0000	0x0000	RO	DFH	64	Tiêu đề tính năng thiết bị AF.
0x0008	0x0002	RO	AFU_ID_L	64	ID AF thấp.
0x0010	0x0004	RO	AFU_ID_H	64	ID AF cao.
0x0018	0x0006	Rsvd	CSR_DFH_RSVD0	64	Bắt buộc dành riêng 0.
0x0020	0x0008	RO	CSR_DFH_RSVD1	64	Bắt buộc dành riêng 1.
0x0100	0x0040	RW	CSR_SCRATCHPAD0	64	Thanh ghi Scratchpad 0.
0x0108	0x0042	RW	CSR_SCRATCHPAD1	64	Thanh ghi Scratchpad 2.
0x0110	0x0044	RW	CSR_AFU_DSM_BASE L	32	32-bit thấp hơn của địa chỉ cơ sở AF DSM. 6 bit thấp hơn là 4 × 00 vì địa chỉ được căn chỉnh theo kích thước dòng bộ đệm 64 byte.
0x0114	0x0045	RW	CSR_AFU_DSM_BASE H	32	32-bit trên của địa chỉ cơ sở AF DSM.
0x0120	0x0048	RW	CSR_SRC_ADDR	64	Bắt đầu địa chỉ vật lý cho bộ đệm nguồn. Tất cả các yêu cầu đọc đều nhắm mục tiêu đến khu vực này.
0x0128	0x004A	RW	CSR_DST_ADDR	64	Địa chỉ vật lý bắt đầu cho bộ đệm đích. Tất cả các yêu cầu ghi đều nhắm mục tiêu đến khu vực này
0x0130	0x004C	RW	CSR_NUM_LINES	32	Số lượng dòng bộ đệm.
0x0138	0x004E	RW	CSR_CTL	32	Kiểm soát luồng thử nghiệm, bắt đầu, dừng, buộc hoàn thành.
0x0140	0x0050	RW	CSR_CFG	32	Cấu hình các thông số kiểm tra.
0x0148	0x0052	RW	CSR_INACT_THRESH	32	Giới hạn ngưỡng không hoạt động.
0x0150	0x0054	RW	CSR_INTERRUPT0	32	SW phân bổ ID APIC ngắt và Vector cho thiết bị.
Bản đồ bù đắp DSM
0x0040	0x0010	RO	DSM_STATUS	32	Trạng thái kiểm tra và đăng ký lỗi.

Bảng 6. Trường bit CSR có Examptập
Bảng này liệt kê các trường bit CSR phụ thuộc vào giá trị của CSR_NUM_LINES, . Trong người cũample bên dưới = 14.

Tên	Trường bit	Truy cập	Sự miêu tả
CSR_SRC_ADDR	[63:]	RW	Địa chỉ được căn chỉnh 2^(N+6)MB trỏ đến điểm bắt đầu của bộ đệm đọc.
CSR_SRC_ADDR	[-1:0]	RW	0x0.
CSR_DST_ADDR	[63:]	RW	Địa chỉ được căn chỉnh 2^(N+6)MB trỏ đến điểm bắt đầu của bộ đệm ghi.
CSR_DST_ADDR	[-1:0]	RW	0x0.
CSR_NUM_LINES	[31:]	RW	0x0.
*tiếp tục…*

Tên	Trường bit	Truy cập	Sự miêu tả
	[-1:0]	RW	Số dòng bộ đệm để đọc hoặc ghi. Ngưỡng này có thể khác nhau đối với mỗi lần AF thử nghiệm. Ghi chú: Đảm bảo rằng bộ đệm nguồn và đích đủ lớn để chứa dòng bộ đệm. CSR_NUM_LINES phải nhỏ hơn hoặc bằng .
Với các giá trị sau, giả sử =14. Sau đó, CSR_SRC_ADDR và CSR_DST_ADDR chấp nhận 2^20 (0x100000).
CSR_SRC_ADDR	[31:14]	RW	Địa chỉ liên kết 1 MB.
CSR_SRC_ADDR	[13:0]	RW	0x0.
CSR_DST_ADDR	[31:14]	RW	Địa chỉ liên kết 1 MB.
CSR_DST_ADDR	[13:0]	RW	0x0.
CSR_NUM_LINES	[31:14]	RW	0x0.
CSR_NUM_LINES	[13:0]	RW	Số dòng bộ đệm để đọc hoặc ghi. Ngưỡng này có thể khác nhau đối với mỗi lần AF thử nghiệm. Ghi chú: Đảm bảo rằng bộ đệm nguồn và đích đủ lớn để chứa dòng bộ đệm.

Bảng 7. Các trường bit CSR bổ sung

Tên	Trường bit	Truy cập	Sự miêu tả
CSR_CTL	[31:3]	RW	Kín đáo.
	[2]	RW	Buộc hoàn thành kiểm tra. Ghi cờ hoàn thành kiểm tra và các bộ đếm hiệu suất khác vào csr_stat. Sau khi bắt buộc hoàn thành kiểm tra, trạng thái phần cứng giống hệt với trạng thái hoàn thành kiểm tra không bắt buộc.
	[1]	RW	Bắt đầu thực hiện thử nghiệm.
	[0]	RW	Hoạt động thiết lập lại thử nghiệm thấp. Khi ở mức thấp, tất cả các tham số cấu hình sẽ thay đổi về giá trị mặc định.
CSR_CFG	[29]	RW	cr_interrupt_testmode kiểm tra ngắt. Tạo ra một ngắt vào cuối mỗi bài kiểm tra.
	[28]	RW	cr_interrupt_on_error gửi ngắt khi gặp lỗi
			phát hiện.
	[27:20]	RW	cr_test_cfg định cấu hình hoạt động của từng chế độ kiểm tra.
	[13:12]	RW	cr_chsel chọn kênh ảo.
	[10:9]	RW	cr_rdsel định cấu hình loại yêu cầu đọc. Các bản mã hóa có
			các giá trị hợp lệ sau:
			• 1'b00: RdLine_S
			• 2'b01: RdLine_I
			• 2'b11: Chế độ hỗn hợp
	[8]	RW	cr_delay_en cho phép chèn độ trễ ngẫu nhiên giữa các yêu cầu.
	[6:5]	RW	Định cấu hình chế độ kiểm tra, cr_multiCL-len. Các giá trị hợp lệ là 0,1 và 3.
	[4:2]	RW	cr_mode, cấu hình chế độ kiểm tra. Các giá trị sau đây hợp lệ:
			• 3'b000: LPBK1
			• 3'b001: Đọc
			• 3'b010: Viết
			• 3'b011: TRPUT
*tiếp tục…*

Tên	Trường bit	Truy cập	Sự miêu tả
			Để biết thêm thông tin về chế độ kiểm tra, hãy tham khảo Chế độ thử nghiệm chủ đề dưới đây.
	[1]	RW	c_cont chọn chuyển đổi thử nghiệm hoặc chấm dứt thử nghiệm. • Khi 1'b0, bài kiểm tra kết thúc. Cập nhật trạng thái CSR khi Đã đạt đến số lượng CSR_NUM_LINES. • Khi 1'b1, bài kiểm tra sẽ chuyển sang địa chỉ bắt đầu sau khi đạt đến số lượng CSR_NUM_LINES. Ở chế độ cuộn qua, quá trình kiểm tra chỉ kết thúc khi có lỗi.
	[0]	RW	cr_wrthru_en chuyển đổi giữa các loại yêu cầu WrLine_I và Wrline_M. • 1'b0: WrLine_M • 1'b1: WrLine_I
CSR_INACT_THRESHOLD	[31:0]	RW	Giới hạn ngưỡng không hoạt động. Phát hiện thời gian ngừng hoạt động trong quá trình chạy thử. Đếm số chu kỳ nhàn rỗi liên tiếp. Nếu số lượng không hoạt động > CSR_INACT_THRESHOLD, không có yêu cầu nào được gửi, không có phản hồi nào đã nhận được và tín hiệu inact_timeout được đặt. Viết 1 tới CSR_CTL[1] sẽ kích hoạt bộ đếm này.
CSR_INTERRUPT0	[23:16]	RW	Số vectơ ngắt cho thiết bị.
CSR_INTERRUPT0	[15:0]	RW	apic_id là APIC OD cho thiết bị.
DSM_STATUS	[511:256]	RO	Chế độ kiểm tra biểu mẫu kết xuất lỗi.
	[255:224]	RO	Kết thúc chi phí.
	[223:192]	RO	Bắt đầu trên cao.
	[191:160]	RO	Số lượng văn bản.
	[159:128]	RO	Số lần đọc.
	[127:64]	RO	Số lượng đồng hồ.
	[63:32]	RO	Đăng ký lỗi kiểm tra.
	[31:16]	RO	So sánh và trao đổi bộ đếm thành công.
	[15:1]	RO	ID duy nhất cho mỗi trạng thái ghi DSM.
	[0]	RO	Cờ hoàn thành kiểm tra.

Chế độ thử nghiệm
CSR_CFG[4:2] định cấu hình chế độ kiểm tra. Bốn bài kiểm tra sau đây có sẵn:

LPBK1: Đây là một bài kiểm tra sao chép bộ nhớ. AF sao chép CSR_NUM_LINES từ bộ đệm nguồn sang bộ đệm đích. Sau khi hoàn thành kiểm tra, phần mềm sẽ so sánh bộ đệm nguồn và bộ đệm đích.

Đọc: Thử nghiệm này nhấn mạnh đường dẫn đọc và đo băng thông hoặc độ trễ đọc. AF đọc CSR_NUM_LINES bắt đầu từ CSR_SRC_ADDR. Đây chỉ là bài kiểm tra băng thông hoặc độ trễ. Nó không xác minh việc đọc dữ liệu.
Viết: Thử nghiệm này nhấn mạnh vào đường dẫn ghi và đo băng thông hoặc độ trễ ghi. AF đọc CSR_NUM_LINES bắt đầu từ CSR_SRC_ADDR. Đây chỉ là bài kiểm tra băng thông hoặc độ trễ. Nó không xác minh dữ liệu được viết.

TRPUT: Bài kiểm tra này kết hợp việc đọc và viết. Nó đọc CSR_NUM_LINES bắt đầu từ vị trí CSR_SRC_ADDR và ghi CSR_NUM_LINES vào CSR_SRC_ADDR. Nó cũng đo băng thông đọc và ghi. Thử nghiệm này không kiểm tra dữ liệu. Việc đọc và viết không có sự phụ thuộc

Bảng sau đây hiển thị các mã hóa CSR_CFG cho bốn thử nghiệm. Bảng này đặt và CSR_NUM_LINES, =14. Bạn có thể thay đổi số lượng dòng bộ đệm bằng cách cập nhật thanh ghi CSR_NUM_LINES.

Bảng 8. Chế độ kiểm tra

Chẩn đoán FPGA: fpgadiag
Tiện ích fpgadiag bao gồm một số thử nghiệm để chẩn đoán, kiểm tra và báo cáo về phần cứng FPGA. Sử dụng tiện ích fpgadiag để chạy tất cả các chế độ kiểm tra. Để biết thêm thông tin về cách sử dụng tiện ích fpgadiag, hãy tham khảo phần fpgadiag trong Hướng dẫn công cụ Công cụ tăng tốc lập trình mở (OPAE).

Luồng thử nghiệm Hello_FPGA của Chế độ NLB0

Phần mềm khởi tạo Bộ nhớ trạng thái thiết bị (DSM) về 0.
Phần mềm ghi địa chỉ DSM BASE vào AFU. Viết CSR(DSM_BASE_H), CSRWrite(DSM_BASE_L)

Phần mềm chuẩn bị bộ nhớ đệm nguồn và đích. Sự chuẩn bị này là thử nghiệm cụ thể.
Phần mềm ghi CSR_CTL[2:0]= 0x1. Việc ghi này đưa bài kiểm tra ra khỏi trạng thái thiết lập lại và chuyển sang chế độ cấu hình. Cấu hình chỉ có thể tiếp tục khi CSR_CTL[0]=1 & CSR_CTL[1]=1.

Phần mềm định cấu hình các tham số kiểm tra, chẳng hạn như src, destaddress, csr_cfg, numlines, v.v.
Phần mềm CSR ghi CSR_CTL[2:0]= 0x3. AF bắt đầu thực hiện kiểm tra.

Hoàn thành kiểm tra:
- Phần cứng hoàn tất khi quá trình kiểm tra hoàn tất hoặc phát hiện ra lỗi. Sau khi hoàn thành, AF phần cứng sẽ cập nhật DSM_STATUS. Phần mềm thăm dò DSM_STATUS[31:0]==1 để phát hiện việc hoàn thành kiểm tra.
- Phần mềm có thể buộc hoàn thành kiểm tra bằng cách viết CSR ghi CSR_CTL[2:0]=0x7. Cập nhật AF phần cứng DSM_STATUS.

Hướng dẫn sử dụng Lịch sử sửa đổi tài liệu dành cho Đơn vị chức năng tăng tốc vòng lặp gốc (AFU)

Phiên bản tài liệu	Tăng tốc Intel Phiên bản ngăn xếp	Thay đổi
2019.08.05	2.0 (được hỗ trợ với Intel Phiên bản Quartus Prime Pro 18.1.2) và 1.2 (được hỗ trợ với Phiên bản Intel Quartus Prime Pro 17.1.1)	Đã thêm hỗ trợ cho nền tảng Intel FPGA PAC D5005 trong phiên bản hiện tại.
2018.12.04	1.2 (được hỗ trợ với Intel Quartus® Prime Pro Phiên bản 17.1.1)	Bảo trì phát hành.
2018.08.06	1.1 (được hỗ trợ với Intel Phiên bản Quartus Prime Pro 17.1.1) và 1.0 (được hỗ trợ với Phiên bản Intel Quartus Prime Pro 17.0.0)	Đã cập nhật vị trí mã nguồn cho NLB sample AFU trong NLB Sample Chức năng tăng tốc (AF) phần.
2018.04.11	1.0 (được hỗ trợ với Intel Phiên bản Quartus Prime Pro 17.0.0)	Phiên bản phát hành đầu tiên.

Tài liệu / Tài nguyên

Đơn vị chức năng tăng tốc vòng lặp gốc intel (AFU) [tập tin pdf] Hướng dẫn sử dụng
Đơn vị chức năng tăng tốc vòng lặp gốc AFU, Vòng lặp gốc, Đơn vị chức năng tăng tốc AFU, Đơn vị chức năng AFU

Tài liệu tham khảo

Hướng dẫn sử dụng