intel Native Loopback Accelerator Functional Unit (AFU)
Tungkol sa Dokumentong ito
Mga kombensiyon
Talahanayan 1. Mga Kumbensiyon ng Dokumento
| Convention | Paglalarawan |
| # | Nauuna ang isang utos na nagpapahiwatig na ang utos ay ilalagay bilang ugat. |
| $ | Isinasaad ang isang utos na dapat ipasok bilang isang user. |
| Ang font na ito | Fileang mga pangalan, utos, at keyword ay naka-print sa font na ito. Mahabang command line ang naka-print sa font na ito. Bagama't ang mahahabang linya ng utos ay maaaring bumabalot sa susunod na linya, ang pagbabalik ay hindi bahagi ng utos; huwag pindutin ang enter. |
| Isinasaad ang teksto ng placeholder na lumilitaw sa pagitan ng mga anggulong bracket ay dapat mapalitan ng naaangkop na halaga. Huwag ipasok ang mga angle bracket. |
Mga acronym
Talahanayan 2. Mga Acronym
| Mga acronym | Pagpapalawak | Paglalarawan |
| AF | Function ng Accelerator | Compiled Hardware Accelerator image ipinatupad sa FPGA logic na nagpapabilis sa isang application. |
| AFU | Yunit na Functional ng Accelerator | Ang Hardware Accelerator ay ipinatupad sa FPGA logic na nag-aalis ng computational operation para sa isang application mula sa CPU upang mapabuti ang performance. |
| API | Application Programming Interface | Isang set ng mga subroutine na kahulugan, protocol, at tool para sa pagbuo ng mga software application. |
| ASE | Kapaligiran ng Simulation ng AFU | Co-simulation environment na nagbibigay-daan sa iyong gamitin ang parehong host application at AF sa isang simulation environment. Ang ASE ay bahagi ng Intel® Acceleration Stack para sa mga FPGA. |
| CCI-P | Core Cache Interface | Ang CCI-P ay ang karaniwang interface na ginagamit ng mga AFU upang makipag-usap sa host. |
| CL | Linya ng Cache | 64-byte na linya ng cache |
| DFH | Header ng Feature ng Device | Lumilikha ng isang naka-link na listahan ng mga header ng tampok upang magbigay ng isang napapalawak na paraan ng pagdaragdag ng mga tampok. |
| FIM | FPGA Interface Manager | Ang FPGA hardware na naglalaman ng FPGA Interface Unit (FIU) at mga panlabas na interface para sa memorya, networking, atbp.
Ang Accelerator Function (AF) ay nakikipag-ugnayan sa FIM sa oras ng pagtakbo. |
| FIU | Yunit ng Interface ng FPGA | Ang FIU ay isang platform interface layer na nagsisilbing tulay sa pagitan ng mga interface ng platform tulad ng PCIe*, UPI at AFU-side interface gaya ng CCI-P. |
| nagpatuloy... | ||
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
| Mga acronym | Pagpapalawak | Paglalarawan |
| MPF | Pabrika ng Mga Katangian ng Memorya | Ang MPF ay isang Basic Building Block (BBB) na magagamit ng mga AFU upang magbigay ng mga operasyon sa paghubog ng trapiko ng CCI-P para sa mga transaksyon sa FIU. |
| Msg | Mensahe | Mensahe – isang control notification |
| NLB | Native Loopback | Ang NLB ay nagsasagawa ng pagbabasa at pagsusulat sa CCI-P link upang subukan ang pagkakakonekta at throughput. |
| RdLine_I | Di-wasto ang Linya sa Pagbasa | Kahilingan sa Pagbasa ng Memorya, na may pahiwatig ng cache ng FPGA na nakatakda sa di-wasto. Ang linya ay hindi naka-cache sa FPGA, ngunit maaaring magdulot ng polusyon sa cache ng FPGA.
Tandaan: Ang cache tag sinusubaybayan ang status ng kahilingan para sa lahat ng natitirang kahilingan sa Intel Ultra Path Interconnect (Intel UPI). Samakatuwid, kahit na ang RdLine_I ay minarkahan na di-wasto kapag nakumpleto, kinokonsumo nito ang cache tag pansamantalang subaybayan ang status ng kahilingan sa UPI. Ang pagkilos na ito ay maaaring magresulta sa pagpapaalis ng isang linya ng cache, na nagreresulta sa polusyon sa cache. Ang advantage ng paggamit ng RdLine_I ay hindi ito sinusubaybayan ng direktoryo ng CPU; kaya pinipigilan nito ang pag-snooping mula sa CPU. |
| RdLine-S | Basahin ang Nakabahaging Linya | Ang kahilingan sa pagbabasa ng memorya na may pahiwatig ng cache ng FPGA ay nakatakda sa ibinahagi. Ang isang pagtatangka ay ginawa upang panatilihin ito sa FPGA cache sa isang nakabahaging estado. |
| WrLine_I | Isulat ang Linya na Di-wasto | Memory Write Request, na may FPGA cache hint na nakatakda sa Invalid. Sinusulat ng FIU ang data nang walang intensyon na panatilihin ang data sa cache ng FPGA. |
| WrLine_M | Isulat ang Line Modified | Kahilingan sa Pagsulat ng Memorya, na may nakatakdang pahiwatig ng cache ng FPGA sa Modified. Isinulat ng FIU ang data at iniiwan ito sa cache ng FPGA sa isang binagong estado. |
Glossary ng Acceleration
Talahanayan 3. Acceleration Stack para sa Intel Xeon® CPU na may FPGAs Glossary
| Termino | Pagpapaikli | Paglalarawan |
| Intel Acceleration Stack para sa Intel Xeon® CPU na may mga FPGA | Acceleration Stack | Isang koleksyon ng software, firmware, at mga tool na nagbibigay ng performance-optimized na koneksyon sa pagitan ng isang Intel FPGA at isang Intel Xeon processor. |
| Intel FPGA Programmable Acceleration Card (Intel FPGA PAC) | Intel FPGA PAC | PCIe FPGA accelerator card. Naglalaman ng FPGA Interface Manager (FIM) na ipinares sa isang Intel Xeon processor sa PCIe bus. |
Ang Native Loopback Accelerator Functional Unit (AFU)
Native Loopback (NLB) AFU Overview
- Ang NLB sampAng mga AFU ay binubuo ng isang set ng Verilog at System Verilog files upang subukan ang memory reads at writes, bandwidth, at latency.
- Kasama sa package na ito ang tatlong AFU na maaari mong buuin mula sa parehong pinagmulan ng RTL. Ang iyong configuration ng RTL source code ay lumilikha ng mga AFU na ito.
Ang NLB Sample Accelerator Function (AF)
Ang $OPAE_PLATFORM_ROOT/hw/sampAng les directory ay nag-iimbak ng source code para sa mga sumusunod na NLB sampang mga AFU:
- nlb_mode_0
- nlb_mode_0_stp
- nlb_mode_3
Tandaan: Ang $DCP_LOC/hw/samples directory stores ang NLB sample AFUs source code para sa 1.0 release package.
Upang maunawaan ang NLB sampsa istraktura ng source code ng AFU at kung paano ito buuin, sumangguni sa isa sa mga sumusunod na Gabay sa Mabilis na Pagsisimula (depende sa kung aling Intel FPGA PAC ang iyong ginagamit):
- Kung gumagamit ka ng Intel PAC na may Intel Arria® 10 GX FPGA, sumangguni sa IntelProgrammable Acceleration Card na may Intel Arria 10 GX FPGA.
- Kung gumagamit ka ng Intel FPGA PAC D5005, sumangguni sa Intel Acceleration Stack Quick Start Guide para sa Intel FPGA Programmable Acceleration Card D5005.
Ang release package ay nagbibigay ng sumusunod na tatlong sampmga AF:
- NLB mode 0 AF: nangangailangan ng hello_fpga o fpgadiag utility upang maisagawa ang lpbk1 test.
- NLB mode 3 AF: nangangailangan ng fpgadiag utility upang maisagawa ang trupt, read, at write tests.
- NLB mode 0 stp AF: nangangailangan ng hello_fpga o fpgadiag utility upang maisagawa ang lpbak1 na pagsubok.
Tandaan: Ang nlb_mode_0_stp ay kapareho ng AFU bilang nlb_mode_0 ngunit naka-enable ang feature na Signal Tap debug.
Ang mga utility ng fpgadiag at hello_fpga ay tumutulong sa naaangkop na AF na mag-diagnose, magsuri at mag-ulat sa FPGA hardware.
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Figure 1. Native Loopback (nlb_lpbk.sv) Top Level Wrapper
Talahanayan 4. NLB Files
| File Pangalan | Paglalarawan |
| nlb_lpbk.sv | Top-level na wrapper para sa NLB na nagpapatunay sa humihiling at arbiter. |
| arbiter.sv | Pinapabilis ang pagsubok na AF. |
| requestor.sv | Tumatanggap ng mga kahilingan mula sa arbiter at pino-format ang mga kahilingan ayon sa detalye ng CCI-P. Nagpapatupad din ng kontrol sa daloy. |
| nlb_csr.sv | Nagpapatupad ng 64-bit read/write Control and Status (CSR) registers. Sinusuportahan ng mga rehistro ang parehong 32- at 64-bit na pagbabasa at pagsusulat. |
| nlb_gram_sdp.sv | Nagpapatupad ng generic na dual-port RAM na may isang write port at isang read port. |
Ang NLB ay isang reference na pagpapatupad ng isang AFU na katugma sa Intel Acceleration Stack para sa Intel Xeon CPU na may FPGAs Core Cache Interface (CCI-P) Reference Manual. Ang pangunahing tungkulin ng NLB ay upang patunayan ang pagkakakonekta ng host gamit ang iba't ibang mga pattern ng pag-access sa memorya. Sinusukat din ng NLB ang bandwidth at read/write latency. Ang bandwidth test ay may mga sumusunod na opsyon:
- 100% nabasa
- 100% magsulat
- 50% ang nagbabasa at 50% ang nagsusulat
Kaugnay na Impormasyon
- Gabay sa Mabilis na Pagsisimula ng Intel Acceleration Stack para sa Intel Programmable Acceleration Card na may Arria 10 GX FPGA
- Acceleration Stack para sa Intel Xeon CPU na may FPGAs Core Cache Interface (CCI-P) Reference Manual
- Gabay sa Mabilis na Pagsisimula ng Intel Acceleration Stack para sa Intel FPGA Programmable Acceleration Card D5005
Mga Paglalarawan ng Native Loopback Control at Status Register
Talahanayan 5. Mga Pangalan, Address at Paglalarawan ng CSR
| Byte Address (OPAE) | salita Address (CCI-P) | Access | Pangalan | Lapad | Paglalarawan |
| 0x0000 | 0x0000 | RO | DFH | 64 | Header ng Tampok ng AF Device. |
| 0x0008 | 0x0002 | RO | AFU_ID_L | 64 | Mababa ang AF ID. |
| 0x0010 | 0x0004 | RO | AFU_ID_H | 64 | Mataas ang AF ID. |
| 0x0018 | 0x0006 | Rsvd | CSR_DFH_RSVD0 | 64 | Ipinag-uutos 0. |
| 0x0020 | 0x0008 | RO | CSR_DFH_RSVD1 | 64 | Ipinag-uutos 1. |
| 0x0100 | 0x0040 | RW | CSR_SCRATCHPAD0 | 64 | Scratchpad register 0. |
| 0x0108 | 0x0042 | RW | CSR_SCRATCHPAD1 | 64 | Scratchpad register 2. |
| 0x0110 | 0x0044 | RW | CSR_AFU_DSM_BASE L | 32 | Ibaba ang 32-bits ng AF DSM base address. Ang mas mababang 6 bits ay 4×00 dahil ang address ay nakahanay sa 64-byte na laki ng linya ng cache. |
| 0x0114 | 0x0045 | RW | CSR_AFU_DSM_BASE H | 32 | Upper 32-bits ng AF DSM base address. |
| 0x0120 | 0x0048 | RW | CSR_SRC_ADDR | 64 | Simulan ang pisikal na address para sa source buffer. Tina-target ng lahat ng kahilingang basahin ang rehiyong ito. |
| 0x0128 | 0x004A | RW | CSR_DST_ADDR | 64 | Simulan ang pisikal na address para sa destination buffer. Tina-target ng lahat ng kahilingan sa pagsulat ang rehiyong ito |
| 0x0130 | 0x004C | RW | CSR_NUM_LINES | 32 | Bilang ng mga linya ng cache. |
| 0x0138 | 0x004E | RW | CSR_CTL | 32 | Kinokontrol ang daloy ng pagsubok, simulan, ihinto, pilitin ang pagkumpleto. |
| 0x0140 | 0x0050 | RW | CSR_CFG | 32 | Kino-configure ang mga parameter ng pagsubok. |
| 0x0148 | 0x0052 | RW | CSR_INACT_THRESH | 32 | Limitasyon ng threshold ng kawalan ng aktibidad. |
| 0x0150 | 0x0054 | RW | CSR_INTERRUPT0 | 32 | Inilalaan ng SW ang Interrupt APIC ID at Vector sa device. |
| DSM Offset na Mapa | |||||
| 0x0040 | 0x0010 | RO | DSM_STATUS | 32 | Katayuan ng pagsubok at rehistro ng error. |
Talahanayan 6. CSR Bit Fields na may Halamples
Inililista ng talahanayang ito ang mga CSR bit field na nakadepende sa halaga ng CSR_NUM_LINES, . Sa exampsa ibaba = 14.
| Pangalan | Bit Field | Access | Paglalarawan |
| CSR_SRC_ADDR | [63:] | RW | 2^(N+6)MB na naka-align na address ay tumuturo sa simula ng read buffer. |
| [-1:0] | RW | 0x0. | |
| CSR_DST_ADDR | [63:] | RW | 2^(N+6)MB na naka-align na address ay tumuturo sa simula ng write buffer. |
| [-1:0] | RW | 0x0. | |
| CSR_NUM_LINES | [31:] | RW | 0x0. |
| nagpatuloy... | |||
| Pangalan | Bit Field | Access | Paglalarawan |
| [-1:0] | RW | Bilang ng mga linya ng cache na babasahin o isusulat. Maaaring iba ang threshold na ito para sa bawat pagsubok na AF.
Tandaan: Tiyaking sapat ang laki ng mga source at destination buffer para ma-accommodate ang mga linya ng cache. Ang CSR_NUM_LINES ay dapat na mas mababa sa o katumbas ng . |
|
| Para sa mga sumusunod na halaga, ipagpalagay =14. Pagkatapos, ang CSR_SRC_ADDR at CSR_DST_ADDR ay tumatanggap ng 2^20 (0x100000). | |||
| CSR_SRC_ADDR | [31:14] | RW | 1MB na naka-align na address. |
| [13:0] | RW | 0x0. | |
| CSR_DST_ADDR | [31:14] | RW | 1MB na naka-align na address. |
| [13:0] | RW | 0x0. | |
| CSR_NUM_LINES | [31:14] | RW | 0x0. |
| [13:0] | RW | Bilang ng mga linya ng cache na babasahin o isusulat. Maaaring iba ang threshold na ito para sa bawat pagsubok na AF.
Tandaan: Tiyaking sapat ang laki ng mga source at destination buffer para ma-accommodate ang mga linya ng cache. |
|
Talahanayan 7. Mga Karagdagang CSR Bit Field
| Pangalan | Bit Field | Access | Paglalarawan |
| CSR_CTL | [31:3] | RW | Nakareserba. |
| [2] | RW | Pilitin ang pagkumpleto ng pagsubok. Nagsusulat ng flag ng pagkumpleto ng pagsubok at iba pang mga counter ng pagganap sa csr_stat. Pagkatapos pilitin ang pagkumpleto ng pagsubok, ang estado ng hardware ay kapareho ng hindi sapilitang pagkumpleto ng pagsubok. | |
| [1] | RW | Nagsisimula ang pagpapatupad ng pagsubok. | |
| [0] | RW | Aktibong mababang pagsubok na pag-reset. Kapag mababa, lahat ng mga parameter ng configuration ay nagbabago sa kanilang mga default na halaga. | |
| CSR_CFG | [29] | RW | Ang mga pagsubok sa cr_interrupt_testmode ay nakakaabala. Bumubuo ng interrupt sa dulo ng bawat pagsubok. |
| [28] | RW | Nagpapadala ang cr_interrupt_on_error ng interrupt kapag nagka-error | |
| pagtuklas. | |||
| [27:20] | RW | Kino-configure ng cr_test_cfg ang gawi ng bawat test mode. | |
| [13:12] | RW | Pinipili ng cr_chsel ang virtual na channel. | |
| [10:9] | RW | Kino-configure ng cr_rdsel ang uri ng read request. Ang mga encoding ay mayroong | |
| sumusunod na mga wastong halaga: | |||
| • 1'b00: RdLine_S | |||
| • 2'b01: RdLine_I | |||
| • 2'b11: Mixed mode | |||
| [8] | RW | Ang cr_delay_en ay nagbibigay-daan sa random na pagkaantala sa pagpapasok sa pagitan ng mga kahilingan. | |
| [6:5] | RW | Kino-configure ang test mode,cr_multiCL-len. Ang mga wastong halaga ay 0,1, at 3. | |
| [4:2] | RW | cr_mode, kino-configure ang mode ng pagsubok. Ang mga sumusunod na halaga ay wasto: | |
| • 3'b000: LPBK1 | |||
| • 3'b001: Basahin | |||
| • 3'b010: Sumulat | |||
| • 3'b011: TRPUT | |||
| nagpatuloy... | |||
| Pangalan | Bit Field | Access | Paglalarawan |
| Para sa higit pang impormasyon tungkol sa test mode, sumangguni sa Mga Mode ng Pagsubok paksa sa ibaba. | |||
| [1] | RW | Pinipili ng c_cont ang rollover ng pagsubok o pagwawakas ng pagsubok.
• Kapag 1'b0, magtatapos ang pagsusulit. Ina-update ang status CSR kung kailan Naabot ang CSR_NUM_LINES bilang. • Kapag 1'b1, ang pagsubok ay gumulong sa panimulang address pagkatapos nitong maabot ang bilang ng CSR_NUM_LINES. Sa rollover mode, ang pagsubok ay magtatapos lamang kapag nagkamali. |
|
| [0] | RW | Lumilipat ang cr_wrthru_en sa pagitan ng mga uri ng kahilingan sa WrLine_I at Wrline_M.
• 1'b0: WrLine_M • 1'b1: WrLine_I |
|
| CSR_INACT_THRESHOLD | [31:0] | RW | Limitasyon ng threshold ng kawalan ng aktibidad. Natutukoy ang tagal ng mga stall sa panahon ng isang pagsubok na pagtakbo. Binibilang ang bilang ng magkakasunod na idle cycle. Kung ang inactivity count
> CSR_INACT_THRESHOLD, walang ipinapadalang kahilingan, walang tugon natanggap, at ang signal ng inact_timeout ay nakatakda. Ang pagsulat ng 1 sa CSR_CTL[1] ay nag-a-activate sa counter na ito. |
| CSR_INTERRUPT0 | [23:16] | RW | Ang Interrupt Vector Number para sa device. |
| [15:0] | RW | Ang apic_id ay ang APIC OD para sa device. | |
| DSM_STATUS | [511:256] | RO | Error dump form Test Mode. |
| [255:224] | RO | End Overhead. | |
| [223:192] | RO | Simulan ang Overhead. | |
| [191:160] | RO | Bilang ng mga Sumulat. | |
| [159:128] | RO | Bilang ng Binasa. | |
| [127:64] | RO | Bilang ng mga Orasan. | |
| [63:32] | RO | Test rehistro ng error. | |
| [31:16] | RO | Paghambingin at palitan ang counter ng tagumpay. | |
| [15:1] | RO | Natatanging ID para sa bawat pagsulat ng status ng DSM. | |
| [0] | RO | Flag ng pagkumpleto ng pagsubok. |
Mga Mode ng Pagsubok
Kino-configure ng CSR_CFG[4:2] ang test mode. Available ang sumusunod na apat na pagsubok:
- LPBK1: Isa itong memory copy test. Kinokopya ng AF ang CSR_NUM_LINES mula sa source buffer patungo sa destination buffer. Sa pagkumpleto ng pagsubok, ikinukumpara ng software ang source at destination buffer.
- Basahin: Idiniin ng pagsubok na ito ang read path at sinusukat ang read bandwidth o latency. Ang AF ay nagbabasa ng CSR_NUM_LINES simula sa CSR_SRC_ADDR. Isa lamang itong bandwidth o latency na pagsubok. Hindi nito bini-verify ang data na nabasa.
- Sumulat: Idiniin ng pagsubok na ito ang write path at sumusukat sa write bandwidth o latency. Ang AF ay nagbabasa ng CSR_NUM_LINES simula sa CSR_SRC_ADDR. Isa lamang itong bandwidth o latency na pagsubok. Hindi nito bini-verify ang data na nakasulat.
- TRPUT: Pinagsasama ng pagsusulit na ito ang pagbabasa at pagsusulat. Nagbabasa ito ng CSR_NUM_LINES simula sa lokasyon ng CSR_SRC_ADDR at nagsusulat ng CSR_NUM_LINES hanggang CSR_SRC_ADDR. Sinusukat din nito ang read and write bandwidth. Hindi sinusuri ng pagsubok na ito ang data. Ang mga reads and writes ay walang dependencies
Ipinapakita ng sumusunod na talahanayan ang mga pag-encode ng CSR_CFG para sa apat na pagsubok. Itong table set at CSR_NUM_LINES, =14. Maaari mong baguhin ang bilang ng mga linya ng cache sa pamamagitan ng pag-update ng CSR_NUM_LINES na rehistro.
Talahanayan 8. Mga Mode ng Pagsubok
FPGA Diagnostics: fpgadiag
Kasama sa utility ng fpgadiag ang ilang mga pagsubok upang masuri, masuri, at mag-ulat sa hardware ng FPGA. Gamitin ang fpgadiag utility para patakbuhin ang lahat ng test mode. Para sa higit pang impormasyon tungkol sa paggamit ng fpgadiag utility, sumangguni sa seksyong fpgadiag sa Open Programmable Acceleration Engine (OPAE) Tools Guide.
NLB Mode0 Hello_FPGA Test Flow
- Sinisimulan ng software ang Device Status Memory (DSM) sa zero.
- Sinusulat ng software ang DSM BASE address sa AFU. CSR Write(DSM_BASE_H), CSRWrite(DSM_BASE_L)
- Inihahanda ng software ang source at destination memory buffer. Ang paghahandang ito ay tiyak sa pagsubok.
- Nagsusulat ang software ng CSR_CTL[2:0]= 0x1. Ang pagsulat na ito ay nagdadala ng pagsubok sa labas ng pag-reset at sa configuration mode. Magpapatuloy lang ang configuration kapag CSR_CTL[0]=1 at CSR_CTL[1]=1.
- Kino-configure ng software ang mga parameter ng pagsubok, tulad ng src, destaddress, csr_cfg, num lines, at iba pa.
- Ang software CSR ay nagsusulat ng CSR_CTL[2:0]= 0x3. Ang AF ay nagsisimula sa pagpapatupad ng pagsubok.
- Pagkumpleto ng pagsubok:
- Nakukumpleto ang hardware kapag nakumpleto o nakatuklas ng error ang pagsubok. Sa pagkumpleto, ina-update ng hardware AF ang DSM_STATUS. Mga botohan sa software na DSM_STATUS[31:0]==1 upang matukoy ang pagkumpleto ng pagsubok.
- Maaaring pilitin ng software ang pagkumpleto ng pagsubok sa pamamagitan ng pagsulat ng CSR na nagsusulat ng CSR_CTL[2:0]=0x7. Ang Hardware AF ay nag-a-update ng DSM_STATUS.
Kasaysayan ng Pagbabago ng Dokumento para sa Gabay sa Gumagamit ng Native Loopback Accelerator Functional Unit (AFU).
| Bersyon ng Dokumento | Intel Acceleration Stack na Bersyon | Mga pagbabago |
| 2019.08.05 | 2.0 (sinusuportahan ng Intel
Quartus Prime Pro Edition 18.1.2) at 1.2 (sinusuportahan ng Intel Quartus Prime Pro Edition 17.1.1) |
Nagdagdag ng suporta para sa platform ng Intel FPGA PAC D5005 sa kasalukuyang release. |
| 2018.12.04 | 1.2 (sinusuportahan ng Intel
Quartus® Prime Pro Edition 17.1.1) |
Paglabas ng pagpapanatili. |
| 2018.08.06 | 1.1 (sinusuportahan ng Intel
Quartus Prime Pro Edition 17.1.1) at 1.0 (sinusuportahan ng Intel Quartus Prime Pro Edition 17.0.0) |
Na-update ang lokasyon ng source code para sa NLB sample AFU in Ang NLB Sample Accelerator Function (AF) seksyon. |
| 2018.04.11 | 1.0 (sinusuportahan ng Intel
Quartus Prime Pro Edition 17.0.0) |
Paunang paglabas. |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Mga Dokumento / Mga Mapagkukunan
 |
intel Native Loopback Accelerator Functional Unit (AFU) [pdf] Gabay sa Gumagamit Native Loopback Accelerator Functional Unit AFU, Native Loopback, Accelerator Functional Unit AFU, Functional Unit AFU |
