Intel Native Loopback Accelerator Unitate Funtzionala (AFU)

Dokumentu honi buruz

Hitzarmenak
1. taula. Dokumentu-konbentzioak

Hitzarmena	Deskribapena
#	Komandoa root gisa sartu behar dela adierazten duen komando baten aurretik dago.
$	Komando bat erabiltzaile gisa sartu behar dela adierazten du.
Letra-tipo hau	Fileizenak, komandoak eta gako-hitzak letra-tipo honetan inprimatzen dira. Letra-tipo honetan komando-lerro luzeak inprimatzen dira. Komando-lerro luzeak hurrengo lerrora bil daitezkeen arren, itzulera ez da komandoaren parte; ez sakatu Sartu.
	Parentesi angeluen artean agertzen den leku-markaren testua balio egoki batekin ordeztu behar dela adierazten du. Ez sartu parentesi angeluetan.

Siglak
2. taula. Siglak

Siglak	Hedapena	Deskribapena
AF	Azeleragailu funtzioa	Aplikazio bat bizkortzen duen FPGA logikan inplementatutako Hardware Accelerator irudia.
AFU	Azeleragailuen Unitate Funtzionala	Hardware Azeleragailua FPGA logikan inplementatuta dagoena, CPUtik aplikazio baten eragiketa konputazionala deskargatzen du errendimendua hobetzeko.
APIa	Aplikazioak Programatzeko Interfazea	Software-aplikazioak eraikitzeko azpirrutinen definizio, protokolo eta tresnen multzoa.
ASE	AFU simulazio ingurunea	Simulazio-ingurunean ostalari-aplikazio eta AF bera erabiltzeko aukera ematen duen ko-simulazio ingurunea. ASE Intel® Acceleration Stack-en parte da FPGAetarako.
CCI-P	Core Cache Interfazea	CCI-P AFUk ostalariarekin komunikatzeko erabiltzen duten interfaze estandarra da.
CL	Cache lerroa	64 byteko cache-lerroa
DFH	Gailuaren Ezaugarrien goiburua	Ezaugarrien goiburuen zerrenda estekatu bat sortzen du, funtzioak gehitzeko modu zabalgarria eskaintzeko.
FIM	FPGA Interfazearen kudeatzailea	FPGA Hardwarea FPGA Interfaze Unitatea (FIU) eta memoriarako, sarerako eta abarretarako kanpoko interfazeak dituena. Azeleragailu Funtzioa (AF) FIM-ekin interfazea exekutatzeko garaian.
FIU	FPGA Interfaze Unitatea	FIU plataforma-interfaze geruza bat da, PCIe*, UPI eta AFU-alboko interfazeen arteko zubi gisa jokatzen duena, hala nola CCI-P.
jarraitu…

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

Siglak	Hedapena	Deskribapena
MPF	Memoria Propietateen Fabrika	MPF Oinarrizko Building Block (BBB) ​​da, AFUek CCI-P trafikoa moldatzeko eragiketak eskaintzeko FIUrekin egindako transakzioetarako erabil dezaketena.
Msg	Mezua	Mezua: kontrol-jakinarazpena
NLB	Loopback natiboa	NLB-k CCI-P estekan irakurketak eta idazketak egiten ditu konektibitatea eta abiadura probatzeko.
RdLine_I	Irakurri lerroa baliogabea	Memoria irakurtzeko eskaera, FPGA cachearen aholkua baliogabe gisa ezarrita. Lerroa ez dago cachean FPGAn, baina FPGA cachearen kutsadura eragin dezake. Oharra: Cachea tag Intel Ultra Path Interconnect-en (Intel UPI) eskaeraren egoeraren jarraipena egiten du. Hori dela eta, RdLine_I amaitutakoan baliogabetzat jotzen bada ere, cachea kontsumitzen du tag aldi baterako, eskaeraren egoeraren jarraipena egiteko UPI bidez. Ekintza honek cache-lerro bat desalojatzea eragin dezake, eta, ondorioz, cachearen kutsadura. AdvantagRdLine_I erabiltzeak ez duela PUZaren direktorioaren jarraipena egiten; horrela, PUZaren miaketa saihesten du.
RdLine-S	Irakurri Line Shared	Memoria irakurtzeko eskaera FPGA cachearen aholkua partekatu gisa ezarrita. FPGA cachean partekatutako egoera batean mantentzeko saiakera egiten da.
WrLine_I	Idatzi lerroa baliogabea	Memoria idazteko eskaera, FPGA cachearen aholkua Baliogabe gisa ezarrita. FIUk datuak idazten ditu datuak FPGA cachean gordetzeko asmorik gabe.
WrLine_M	Idatzi lerroa aldatua	Memory Write Request, FPGA cachearen aholkua Aldatu gisa ezarrita. FIUk datuak idazten ditu eta FPGA cachean uzten ditu egoera aldatuan.

Azelerazio Glosarioa
3. taula. Azelerazio pila FPGAdun Intel Xeon® CPUrako Glosarioa

Epea	Laburdura	Deskribapena
Intel Acceleration Stack Intel Xeon® CPUrako FPGAekin	Azelerazio pila	Intel FPGA baten eta Intel Xeon prozesadore baten arteko errendimendu optimizatutako konektagarritasuna eskaintzen duen software, firmware eta tresnen bilduma.
Intel FPGA Azelerazio Txartel Programagarria (Intel FPGA PAC)	Intel FPGA PAC	PCIe FPGA azeleragailu txartela. PCIe busaren bidez Intel Xeon prozesadore batekin parekatzen den FPGA Interface Manager (FIM) dauka.

Native Loopback Accelerator Unitate Funtzionala (AFU)

Native Loopback (NLB) AFU amaitu daview

• NLB sample AFUek Verilog eta System Verilog multzo bat osatzen dute files memoria irakurketak eta idazketak, banda zabalera eta latentzia probatzeko.
• Pakete honek RTL iturri beretik eraiki ditzakezun hiru AFU biltzen ditu. RTL iturburu-kodearen konfigurazioak AFU hauek sortzen ditu.

NLB Sample Azeleragailu Funtzioa (AF)
$OPAE_PLATFORM_ROOT/hw/samples direktorioa ondoko NLB hauen iturburu-kodea gordetzen duampAFUak:

• nlb_mode_0
• nlb_mode_0_stp
• nlb_mode_3

Oharra: $DCP_LOC/hw/samples direktorioa NLB-ak gordetzen dituample AFUs 1.0 bertsio paketearen iturburu-kodea.

NLB s ulertzekoample AFU iturburu-kodearen egitura eta nola eraiki, ikusi Hasierako Gida Bizkor hauetako batera (erabiltzen ari zaren Intel FPGA PACaren arabera):

• Intel PAC Intel Arria® 10 GX FPGA-rekin erabiltzen ari bazara, ikusi Intel Arria 10 GX FPGA-rekin IntelProgrammable Acceleration Card-ari.
• Intel FPGA PAC D5005 erabiltzen ari bazara, ikusi Intel FPGA Azelerazio Txartel Programagarrirako D5005 Intel Acceleration Stack Quick Start Guide.

Oharra paketeak honako hiru s hauek eskaintzen dituampAFak:

• NLB modua 0 AF: hello_fpga edo fpgadiag utilitatea behar du lpbk1 proba egiteko.
• NLB modua 3 AF: fpgadiag utilitatea behar du trupt, irakurtzeko eta idazteko probak egiteko.
• NLB modua 0 stp AF: hello_fpga edo fpgadiag erabilgarritasuna behar du lpbak1 proba egiteko.
  Oharra: nlb_mode_0_stp nlb_mode_0-ren AFU bera da, baina Signal Tap arazketa funtzioa gaituta dauka.
  fpgadiag eta hello_fpga utilitateek AF egokiari laguntzen diote FPGA hardwarea diagnostikatzeko, probatzeko eta berri emateko.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

1. irudia. Loopback natiboa (nlb_lpbk.sv) Goi-mailako bilgarri

4. taula. NLB Files

File Izena	Deskribapena
nlb_lpbk.sv	Eskatzailea eta arbitroa instantziatzen dituen NLBrako goi-mailako bilgarria.
arbitro.sv	AF probaren instantzia egiten du.
eskatzailea.sv	Arbitroaren eskaerak onartzen ditu eta eskaerak CCI-P zehaztapenaren arabera formateatzen ditu. Fluxuaren kontrola ere ezartzen du.
nlb_csr.sv	64 biteko irakurketa/idazketa Kontrol eta Egoera (CSR) erregistroak ezartzen ditu. Erregistroek 32 eta 64 biteko irakurketak eta idazketak onartzen dituzte.
nlb_gram_sdp.sv	Ataka bikoitzeko RAM generiko bat ezartzen du idazketa-ataka eta irakurketa-ataka batekin.

NLB Intel Xeon CPUrako Intel Acceleration Stack-ekin bateragarria den AFU baten erreferentziazko inplementazioa da, FPGA Core Cache Interface (CCI-P) erreferentzia eskuliburuarekin. NLBren funtzio nagusia ostalariaren konektibitatea balioztatzea da memoriarako sarbide-eredu desberdinak erabiliz. NLBk banda zabalera eta irakurketa/idazketa latentzia ere neurtzen ditu. Banda zabalera probak aukera hauek ditu:

• %100 irakurri
• %100 idatzi
• %50ek irakurtzen dute eta %50ek idazten dute

Lotutako informazioa

• Intel Acceleration Stack abiarazte bizkorra Intel Azelerazio Txartel programagarrirako Arria 10 GX FPGA-rekin
• Azelerazio pila Intel Xeon CPUrako FPGA Core Cache Interfazearekin (CCI-P) erreferentzia eskuliburua
• Intel Acceleration Stack Quick Start Guide for Intel FPGA Programable Acceleration Card D5005erako

Native Loopback Kontrola eta Egoera Erregistroaren Deskribapenak
5. taula. EGE izenak, helbideak eta deskribapenak

Byte helbidea (OPAE)	Hitza Helbidea (CCI-P)	Sarbidea	Izena	Zabalera	Deskribapena
0x0000	0x0000	RO	DFH	64	AF Gailuaren Ezaugarrien goiburua.
0x0008	0x0002	RO	AFU_ID_L	64	AF ID baxua.
0x0010	0x0004	RO	AFU_ID_H	64	AF ID altua.
0x0018	0x0006	Rsvd	CSR_DFH_RSVD0	64	Nahitaezkoa Erreserbatua 0.
0x0020	0x0008	RO	CSR_DFH_RSVD1	64	Nahitaezkoa Erreserbatua 1.
0x0100	0x0040	RW	CSR_SCRATCHPAD0	64	Scratchpad erregistroa 0.
0x0108	0x0042	RW	CSR_SCRATCHPAD1	64	Scratchpad erregistroa 2.
0x0110	0x0044	RW	CSR_AFU_DSM_BASE L	32	AF DSM oinarrizko helbidearen 32 biteko txikiagoa. Beheko 6 bitak 4×00 dira, helbidea 64 byteko cache-lerroaren tamainarekin lerrokatuta dagoelako.
0x0114	0x0045	RW	CSR_AFU_DSM_BASE H	32	AF DSM oinarrizko helbidearen goiko 32 biteko.
0x0120	0x0048	RW	CSR_SRC_ADDR	64	Hasi helbide fisikoa iturburu-buffererako. Irakurketa eskaera guztiak eskualde honetara zuzenduta daude.
0x0128	0x004A	RW	CSR_DST_ADDR	64	Hasi helbide fisikoa helmuga-bufferrako. Idazteko eskaera guztiak eskualde honetara zuzenduta daude
0x0130	0x004C	RW	CSR_NUM_LINES	32	Cache-lerro kopurua.
0x0138	0x004E	RW	CSR_CTL	32	Proba-fluxua kontrolatzen du, abiaraztea, gelditzea eta osatzea behartzea.
0x0140	0x0050	RW	CSR_CFG	32	Proba parametroak konfiguratzen ditu.
0x0148	0x0052	RW	CSR_INACT_THRESH	32	Aktibitaterik gabeko atalasearen muga.
0x0150	0x0054	RW	CSR_INTERRUPT0	32	SW-k Eten APIC ID eta Vector esleitzen dizkio gailuari.
DSM offset mapa
0x0040	0x0010	RO	DSM_STATUS	32	Proba-egoera eta errore-erregistroa.

6. Taula. ESE Bit Eremuak Adibamples
Taula honek CSR_NUM_LINES balioaren araberakoak diren CSR bit eremuak zerrendatzen ditu, . Adibample behean = 14.

Izena	Bit eremua	Sarbidea	Deskribapena
CSR_SRC_ADDR	[63:]	RW	2^(N+6)MB lerrokatutako helbideak irakurketa-buffer-aren hasierara seinalatzen du.
	[-1:0]	RW	0x0.
CSR_DST_ADDR	[63:]	RW	2^(N+6)MB lerrokatutako helbidea idazketa-buffer-aren hasierara seinalatzen du.
	[-1:0]	RW	0x0.
CSR_NUM_LINES	[31:]	RW	0x0.
jarraitu…

Izena	Bit eremua	Sarbidea	Deskribapena
	[-1:0]	RW	Irakurri edo idatzi beharreko cache-lerro kopurua. Atalase hori desberdina izan daiteke proba AF bakoitzerako. Oharra: Ziurtatu iturburu eta helmuga buffer-ak nahikoa handiak direla cache lerroak. CSR_NUM_LINES baino txikiagoa edo berdina izan behar da .
Hurrengo balioetarako, suposatu =14. Ondoren, CSR_SRC_ADDR eta CSR_DST_ADDR-ek 2^20 (0x100000) onartzen dituzte.
CSR_SRC_ADDR	[31:14]	RW	1 MB lerrokaturiko helbidea.
	[13:0]	RW	0x0.
CSR_DST_ADDR	[31:14]	RW	1 MB lerrokaturiko helbidea.
	[13:0]	RW	0x0.
CSR_NUM_LINES	[31:14]	RW	0x0.
	[13:0]	RW	Irakurri edo idatzi beharreko cache-lerro kopurua. Atalase hori desberdina izan daiteke proba AF bakoitzerako. Oharra: Ziurtatu iturburu eta helmuga buffer-ak nahikoa handiak direla cache lerroak.

7. taula. CSR Bit Eremu gehigarriak

Izena	Bit eremua	Sarbidea	Deskribapena
CSR_CTL	[31:3]	RW	Erreserbatuta.
	[2]	RW	Behartu proba osatzea. Proba osatzeko bandera eta beste errendimendu-kontagailu batzuk idazten ditu csr_stat-en. Proba osatzea behartu ondoren, hardware-egoera behartu gabeko proba osatzearen berdina da.
	[1]	RW	Proba exekutatzen hasten da.
	[0]	RW	Proba baxuko berrezarri aktiboa. Baxua denean, konfigurazio-parametro guztiak lehenetsitako balioetara aldatzen dira.
CSR_CFG	[29]	RW	cr_interrupt_testmode etenaldiak probatzen ditu. Etenaldi bat sortzen du proba bakoitzaren amaieran.
	[28]	RW	cr_interrupt_on_error akatsa denean eten bat bidaltzen du
			detekzioa.
	[27:20]	RW	cr_test_cfg-k proba modu bakoitzaren portaera konfiguratzen du.
	[13:12]	RW	cr_chsel-ek kanal birtuala hautatzen du.
	[10:9]	RW	cr_rdsel-ek irakurketa eskaera mota konfiguratzen du. Kodetzeek dute
			baliozko balio hauek:
			• 1'b00: RdLine_S
			• 2'b01: RdLine_I
			• 2'b11: Modu mistoa
	[8]	RW	cr_delay_en eskaeren artean ausazko atzerapena txertatzeko aukera ematen du.
	[6:5]	RW	Proba modua konfiguratzen du, cr_multiCL-len. Baliozko balioak 0,1 eta 3 dira.
	[4:2]	RW	cr_mode, proba modua konfiguratzen du. Balio hauek balio dute:
			• 3'b000: LPBK1
			• 3'b001: Irakurri
			• 3'b010: Idatzi
			• 3'b011: TRPUT
jarraitu…

Izena	Bit eremua	Sarbidea	Deskribapena
			Proba moduari buruzko informazio gehiago lortzeko, jo Proba moduak beheko gaia.
	[1]	RW	c_cont-ek proba birjartzea edo proba amaitzea hautatzen du. • 1'b0 denean, proba amaitzen da. ESK egoera eguneratzen du noiz CSR_NUM_LINES zenbaketa iritsi da. • 1'b1 denean, proba hasierako helbidera igarotzen da CSR_NUM_LINES zenbaketara iritsi ondoren. Rollover moduan, proba akatsean soilik amaitzen da.
	[0]	RW	cr_wrthru_en WrLine_I eta Wrline_M eskaera moten artean aldatzen da. • 1'b0: WrLine_M • 1'b1: WrLine_I
CSR_INACT_THRESHOLD	[31:0]	RW	Aktibitaterik gabeko atalasearen muga. Proba batean zehar geldialdien iraupena detektatzen du. Ondoz ondoko inaktibo-ziklo kopurua zenbatzen du. Aktibitaterik eza zenbatzen bada > CSR_INACT_THRESHOLD, ez da eskaerarik bidali, ez da erantzunik jaso eta inact_timeout seinalea ezarri da. CSR_CTL[1]-n 1 idazten baduzu, kontagailu hau aktibatzen da.
CSR_INTERRUPT0	[23:16]	RW	Gailuaren Eten Bektore Zenbakia.
	[15:0]	RW	apic_id gailuaren APIC OD da.
DSM_STATUS	[511:256]	RO	Errorea iraultzeko formularioa Proba modua.
	[255:224]	RO	Amaiera Gainetik.
	[223:192]	RO	Hasi Overhead.
	[191:160]	RO	Idazlan kopurua.
	[159:128]	RO	Irakurketa kopurua.
	[127:64]	RO	Erloju kopurua.
	[63:32]	RO	Probako erroreen erregistroa.
	[31:16]	RO	Konparatu eta trukatu arrakasta-kontagailua.
	[15:1]	RO	ID bakarra DSM egoera idazteko.
	[0]	RO	Proba osatzeko bandera.

Proba moduak
CSR_CFG[4:2] proba modua konfiguratzen du. Honako lau proba hauek daude eskuragarri:

• LPBK1: Hau memoria kopia proba bat da. AFak CSR_NUM_LINES kopiatzen ditu iturburuko bufferetik helmugako bufferera. Proba amaitzean, softwareak iturburu eta helmuga buffer-ak alderatzen ditu.
• Irakurri: Proba honek irakurketa-bidea azpimarratzen du eta irakurtzeko banda-zabalera edo latentzia neurtzen du. AFak CSR_NUM_LINES irakurtzen ditu CSR_SRC_ADDRtik hasita. Hau banda zabalera edo latentzia proba bat baino ez da. Ez ditu irakurritako datuak egiaztatzen.
• Idatzi: Proba honek idazketa-bidea azpimarratzen du eta idazteko banda-zabalera edo latentzia neurtzen du. AFak CSR_NUM_LINES irakurtzen ditu CSR_SRC_ADDRtik hasita. Hau banda zabalera edo latentzia proba bat baino ez da. Ez ditu idatzitako datuak egiaztatzen.
• TRUPT: Proba honek irakurketak eta idazketak uztartzen ditu. CSR_NUM_LINES irakurtzen ditu CSR_SRC_ADDR kokapenetik hasita eta CSR_NUM_LINES idazten ditu CSR_SRC_ADDR. Irakurtzeko eta idazteko banda zabalera ere neurtzen du. Proba honek ez ditu datuak egiaztatzen. Irakurketak eta idazketak ez dute menpekotasunik

Hurrengo taulak lau probetako CSR_CFG kodeketak erakusten ditu. Taula honek multzoak eta CSR_NUM_LINES, =14. Cache-lerroen kopurua alda dezakezu CSR_NUM_LINES erregistroa eguneratuz.

8. taula. Proba moduak

FPGA Diagnostikoak: fpgadiag
fpgadiag utilitateak hainbat proba biltzen ditu FPGA hardwarea diagnostikatzeko, probatzeko eta berri emateko. Erabili fpgadiag utilitatea proba modu guztiak exekutatzeko. fpgadiag utilitatea erabiltzeari buruzko informazio gehiago lortzeko, ikusi fpgadiag atala Open Programable Acceleration Engine (OPAE) Tresnen Gida.

NLB Mode0 Hello_FPGA proba-fluxua

1. Softwareak Device Status Memory (DSM) hasieratzen du zeroan.
2. Softwareak DSM BASE helbidea idazten du AFUra. CSR idazketa (DSM_BASE_H), CSRWrite (DSM_BASE_L)
3. Softwareak iturburu eta helmuga memoria buffer prestatzen du. Prestaketa hau proba espezifikoa da.
4. Softwareak CSR_CTL[2:0]= 0x1 idazten du. Idazketa honek proba berrezarri eta konfigurazio moduan ateratzen du. Konfigurazioa CSR_CTL[0]=1 eta CSR_CTL[1]=1 denean bakarrik aurrera egin daiteke.
5. Softwareak proba-parametroak konfiguratzen ditu, hala nola src, destaddress, csr_cfg, num line, etab.
6. Software CSR CSR_CTL[2:0]= 0x3 idazten du. AF probaren exekuzioa hasten da.
7. Proba amaitzea:
   • Hardwarea osatzen da proba amaitzen denean edo errore bat hautematen. Amaitzean, hardware AFak DSM_STATUS eguneratzen du. Softwareak DSM_STATUS[31:0]==1 galdetzen du proba amaitzea detektatzeko.
   • Softwareak proba osatzera behartu dezake CSR idazketak CSR_CTL[2:0]=0x7 idatziz. Hardware AF eguneratzen da DSM_STATUS.

Native Loopback Accelerator Unitate Funtzionaleko (AFU) Erabiltzailearen Gidarako Dokumentuen Berrikuspen Historia

Dokumentuaren bertsioa	Intel azelerazioa Pila bertsioa	Aldaketak
2019.08.05	2.0 (Intel-ekin bateragarria Quartus Prime Pro Edition 18.1.2) eta 1.2 (ekin bateratua). Intel Quartus Prime Pro Edition 17.1.1)	Intel FPGA PAC D5005 plataformarako laguntza gehitu da oraingo bertsioan.
2018.12.04	1.2 (Intel-ekin bateragarria Quartus® Prime Pro Edition 17.1.1)	Mantentze-oharra.
2018.08.06	1.1 (Intel-ekin bateragarria Quartus Prime Pro Edition 17.1.1) eta 1.0 (ekin bateratua). Intel Quartus Prime Pro Edition 17.0.0)	NLB-en iturburu-kodearen kokapena eguneratu daample AFU in NLB Sample Azeleragailu Funtzioa (AF) atala.
2018.04.11	1.0 (Intel-ekin bateragarria Quartus Prime Pro Edition 17.0.0)	Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

Dokumentuak / Baliabideak

Intel Native Loopback Accelerator Unitate Funtzionala (AFU) [pdfErabiltzailearen gida Native Loopback Azeleragailuaren Unitate Funtzionala AFU, Native Loopback, Azeleragailuaren Unitate Funtzionala AFU, Unitate Funtzionala AFU

Erreferentziak

• Erabiltzailearen eskuliburua