Libero SoC סימיאַליישאַן
ביבליאָטעק סעטאַפּ ינסטרוקטיאָנס
הקדמה
דער ציל פון דעם דאָקומענט איז צו באַשרייַבן די פּראָצעדור צו שטעלן די סימיאַליישאַן סוויווע מיט אַ Libero SoC פּרויעקט ווי די אַרייַנשרייַב. די דאַקיומענטיישאַן קאָראַספּאַנדז צו די פאַר-קאָמפּילעד לייברעריז צוגעשטעלט פֿאַר נוצן מיט Libero SoC v11.9 און נייַער ווייכווארג ריליסיז. די ביבליאָטעק צוגעשטעלט זענען קאַמפּיילד פֿאַר Verilog. VHDL יוזערז דאַרפן אַ דערלויבעניש אַלאַוינג געמישט מאָדע סימיאַליישאַן.
די קאַמפּיילד סימיאַליישאַן לייברעריז זענען בארעכטיגט פֿאַר די פאלגענדע מכשירים:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise און Xcelium
- Siemens QuestaSim
- Synopsys VCS
צו בעטן אַ ביבליאָטעק פֿאַר אַ אַנדערש סימיאַלייטער, קאָנטאַקט מיקראָטשיפּ טעכניש שטיצן.
Libero SoC ינטעגראַטיאָן
Libero SoC שטיצט סימיאַליישאַן ניצן ModelSim ME דורך דזשענערייטינג אַ run.do file. דאס file איז געניצט דורך ModelSim ME / ModelSim Pro ME צו שטעלן אַרויף און לויפן די סימיאַליישאַן. צו נוצן אנדערע סימיאַליישאַן מכשירים, איר קענען דזשענערייט די ModelSim ME / ModelSim Pro ME run.do און מאָדיפיצירן די Tcl שריפט file צו נוצן די קאַמאַנדז וואָס זענען קאַמפּאַטאַבאַל מיט דיין סימיאַלייטער.
1.1 Libero SoC Tcl File דור (פרעגן אַ קשיא)
נאָך קריייטינג און דזשענערייטינג פּלאַן אין Libero SoC, אָנהייב אַ ModelSim ME / ModelSim Pro ME סימיאַליישאַן אונטער אַלע פּלאַן פאַסעס (פּרעסינטה, פּאָססינטה און פּאָסט-אויסלייג). דעם שריט דזשענערייץ די run.do file פֿאַר די ModelSim ME / ModelSim Pro ME פֿאַר יעדער פּלאַן פאַסע.
וויכטיק: נאָך סטאַרטינג יעדער סימיאַליישאַן לויפן, רענאַמע די אַוטאָ-דזשענערייטאַד run.do file אונטער די סימיאַליישאַן וועגווייַזער צו פאַרמייַדן Libero SoC פון אָווועררייטינג אַז file. פֿאַר עקסample, דער files קענען זיין ריניימד צו presynth_run.do, postsynth_run.do און postlayout_run.do.
Aldec סעטאַפּ פֿאַר Active-HDL און Riviera-Pro (פרעגן אַ קשיא)
די run.do file געוויינט דורך די ModelSim ME / ModelSim Pro ME קענען זיין מאַדאַפייד און געוויינט פֿאַר סימיאַליישאַן מיט די Aldec סימיאַלייטערז.
2.1 סוויווע וואַריאַבלע (פרעגן אַ קשיא)
שטעלן דיין סוויווע בייַטעוודיק צו דיין דערלויבעניש file אָרט:
LM_LICENSE_FILE: מוזן אַרייַננעמען אַ טייַטל צו די דערלויבעניש סערווער.
2.2 אראפקאפיע קאָמפּילעד ביבליאָטעק (פרעגן אַ קשיא)
אראפקאפיע די לייברעריז פֿאַר Aldec Active-HDL און Aldec Riviera-PRO פֿון די מיקראָטשיפּ webפּלאַץ.
2.3 קאַנווערטינג run.do פֿאַר Aldec סימיאַליישאַן (פרעגן אַ קשיא)
די run.do fileס דזשענערייטאַד דורך Libero SoC פֿאַר סימיאַליישאַנז ניצן די Active-HDL און Riviera-Pro געצייַג קענען זיין געוויינט פֿאַר סימיאַליישאַנז ניצן Active-HDL און Riviera-Pro מיט אַ איין ענדערונג. די פאלגענדע טיש ליסטעד די Aldek-עקוויוואַלענט קאַמאַנדז צו מאָדיפיצירן אין די ModelSim run.do file.
טיש 2-1. אַלדעק עקוויוואַלענט קאַמאַנדז
| ModelSim | אַקטיוו-הדל |
| וולאָג | אַלאָג |
| vcom | acom |
| vlib | אַליב |
| vsim | אַסימ |
| vmap | אַמפּ |
ווייַטערדיק איז וויample run.do שייַכות צו Aldec סימיאַלייטערז.
- שטעלן די אָרט פון די קראַנט אַרבעט וועגווייַזער.
שטעלן dsn - שטעלן אַ אַרבעט ביבליאָטעק נאָמען, מאַפּע זיין אָרט, און דעמאָלט מאַפּע די אָרט פון די מיקראָטשיפּ FPGA משפּחה
פּריקאָמפּילעד לייברעריז (למשלample, SmartFusion2) אויף וואָס איר לויפן דיין פּלאַן.
אַלייב פּרעסינטה
אַ מאַפּ פּרעסינטה פּרעסינטה
אַפּ SmartFusion2 - צונויפנעמען אַלע די נייטיק HDL fileאיז געניצט אין די פּלאַן מיט די פארלאנגט ביבליאָטעק.
alog –work presynth temp.v (פֿאַר Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (פֿאַר Vhdl)
acom –work presynth testbench.vhd - סימולירן די פּלאַן.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
לויפן 10 אונדז
2.4 באַוווסט ישוז (פרעגן אַ קשיא)
דער אָפּטיילונג רשימות די באַוווסט ישוז און לימיטיישאַנז.
- ליבראַריעס צונויפגעשטעלט מיט Riviera-PRO זענען פּלאַטפאָרמע ספּעציפיש (ד"ה 64-ביסל לייברעריז קענען ניט זיין לויפן אויף 32-ביסל פּלאַטפאָרמע און וויצע ווערסאַ).
- פֿאַר דיזיינז מיט SERDES/MDDR/FDDR, נוצן די פאלגענדע אָפּציע אין דיין run.do files בשעת פליסנדיק סימיאַליישאַנז נאָך קאַמפּיילינג זייער דיזיינז:
- אַקטיוו-HDL: asim –o2
- Riviera-PRO: asim -O2 (פֿאַר פּרעסינטה און פּאָסט-אויסלייג סימיאַליישאַנז) און asim -O5 (פֿאַר סימיאַליישאַנז נאָך אויסלייג)
די אַלטעק סעטאַפּ פֿאַר Active-HDL און Riviera-Pro האט די פאלגענדע פּענדינג SARs. פֿאַר מער אינפֿאָרמאַציע, קאָנטאַקט מיקראָטשיפּ טעכניש שטיצן. - SAR 49908 - Active-HDL: VHDL טעות פֿאַר מאַט בלאָק סימיאַליישאַנז
- SAR 50627 - Riviera-PRO 2013.02: סימיאַליישאַן ערראָרס פֿאַר SERDES דיזיינז
- SAR 50461 - Riviera-PRO: asim -O2/-O5 אָפּציע אין סימיאַליישאַנז
קאַדענסע ינסיסיוו סעטאַפּ (פרעגן אַ קשיא)
איר דאַרפֿן צו שאַפֿן אַ שריפט file ענלעך צו די ModelSim ME / ModelSim Pro ME run.do צו לויפן די
קאַדענסע ינסיסיווע סימיאַלייטער. גיי די סטעפּס און שאַפֿן שריפט file פֿאַר NCSim אָדער נוצן די שריפט file
צוגעשטעלט צו גער די ModelSim ME / ModelSim Pro ME run.do fileס אין די קאַנפיגיעריישאַן files
דארף צו לויפן די סימיאַליישאַן ניצן NCSim.
וויכטיק: קאַדענסע האט פארשטאפט ריליסינג נייַע ווערסיעס פון די ינסיסיווע ענטערפּרייז
סימיאַלייטער און סטאַרטעד שטיצן Xcelium סימיאַלייטער.
3.1 סוויווע וועריאַבאַלז (פרעגן אַ קשיא)
צו לויפן די Cadence Incisive סימיאַלייטער, קאַנפיגיער די פאלגענדע סוויווע וועריאַבאַלז:
- LM_LICENSE_FILE: מוזן אַרייַננעמען אַ טייַטל צו די דערלויבעניש file.
- cds_root: מוזן פונט צו די היים וועגווייַזער אָרט פון די קאַדענסע ינסיסיווע ינסטאַללאַטיאָן.
- PATH: מוזן ווייזן צו די באַן אָרט אונטער די מכשירים וועגווייַזער שפּיציק דורך cds_root וואָס איז,
$cds_root/tools/bin/64bit (פֿאַר אַ 64-ביסל מאַשין און $cds_root/tools/bin פֿאַר אַ 32-ביסל מאַשין).
עס זענען דריי וועגן צו באַשטעטיקן די סימיאַליישאַן סוויווע אין פאַל פון אַ באַשטימען צווישן 64-ביסל און 32-ביסל אָפּערייטינג סיסטעמען:
פאַל 1: PATH וואַריאַבלע
לויפן די פאלגענדע באַפֿעל:
שטעלן דרך = (ינסטאַלל_דיר / מכשירים / בין / 64 ביט $ פּאַט) פֿאַר 64 ביט מאשינען און
שטעלן דרך = (ינסטאַלל_דיר / מכשירים / בין $ פּאַט) פֿאַר 32 ביט מאשינען
פאַל 2: ניצן די -64ביט באַפֿעלן שורה אָפּציע
אין די באַפֿעלן-שורה ספּעציפיצירן -64ביט אָפּציע אין סדר צו רופן די 64ביט עקסעקוטאַבלע.
פאַל 3: באַשטעטיקן די INCA_64BIT אָדער CDS_AUTO_64BIT סוויווע וואַריאַבלע
די INCA_64BIT בייַטעוודיק איז באהאנדלט ווי בוליאַן. איר קענען שטעלן דעם בייַטעוודיק צו קיין ווערט אָדער צו אַ נאַל שטריקל.
setenv INCA_64BIT
וויכטיק: די INCA_64BIT ינווייראַנמענאַל בייַטעוודיק טוט נישט ווירקן אנדערע קאַדענסע מכשירים, אַזאַ ווי IC מכשירים. אָבער, פֿאַר ינסיסיווע מכשירים, די INCA_64BIT בייַטעוודיק אָווועררייד די באַשטעטיקן פֿאַר די CDS_AUTO_64BIT סוויווע בייַטעוודיק. אויב די INCA_64BIT סוויווע בייַטעוודיק איז באַשטימט, אַלע די ינסיסיווע מכשירים לויפן אין 64-ביסל מאָדע. setenv CDS_AUTO_64BIT INCLUDE: INCA
וויכטיק: די שטריקל INCA מוזן זיין אין ופּפּערקאַסע. כל עקסעקוטאַבלעס מוזן זיין לויפן אין 32-ביסל מאָדע אָדער אין 64-ביסל מאָדע, טאָן ניט שטעלן די בייַטעוודיק צו אַרייַננעמען איין עקסעקוטאַבלע, ווי אין די פאלגענדע:
setenv CDS_AUTO_64BIT INCLUDE: ncelab
אנדערע קאַדענסע מכשירים, אַזאַ ווי IC מכשירים, אויך נוצן די CDS_AUTO_64BIT סוויווע בייַטעוודיק צו קאָנטראָלירן די סעלעקציע פון 32-ביסל אָדער 64-ביסל עקסעקוטאַבלעס. די פאלגענדע טיש ווייזט ווי איר קענען שטעלן די CDS_AUTO_64BIT בייַטעוודיק צו לויפן די ינסיסיווע מכשירים און IC מכשירים אין אַלע מאָדעס.
טיש 3-1. CDS_AUTO_64BIT וועריאַבאַלז
| CDS_AUTO_64BIT וואַריאַבלע | ינסיסיוו מכשירים | IC מכשירים |
| setenv CDS_AUTO_64BIT ALL | 64 ביסל | 64 ביסל |
| setenv CDS_AUTO_64BIT NONE | 32 ביסל | 32 ביסל |
| setenv CDS_AUTO_64BIT ויסשליסן:ic_binary | 64 ביסל | 32 ביסל |
| setenv CDS_AUTO_64BIT EXCLUDE: INCA | 32 ביסל | 64 ביסל |
וויכטיק: כל ינסיסיוו מכשירים מוזן זיין לויפן אין 32-ביסל מאָדע אָדער אין 64-ביסל מאָדע, טאָן ניט נוצן EXCLUDE צו ויסשליסן אַ ספּעציפיש עקסאַקיוטאַבאַל, ווי אין די פאלגענדע: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
אויב איר שטעלן די CDS_AUTO_64BIT בייַטעוודיק צו ויסשליסן די ינסיסיווע מכשירים (setenv CDS_AUTO_64BIT EXCLUDE:INCA), אַלע ינסיסיווע מכשירים זענען לויפן אין 32-ביסל מאָדע. אָבער, די -64 ביט באַפֿעלן שורה אָפּציע אָווועררייד די סוויווע בייַטעוודיק.
די פאלגענדע קאַנפיגיעריישאַן fileס העלפֿן איר פירן דיין דאַטן און קאָנטראָלירן די אָפּעראַציע פון די סימיאַליישאַן מכשירים און יוטילאַטיז:
- ביבליאָטעק מאַפּינג file (cds.lib) - דיפיינז אַ לאַדזשיקאַל נאָמען פֿאַר די אָרט פון דיין פּלאַן.
- ליבראַריעס און אַססאָסיאַטעס זיי מיט גשמיות וועגווייַזער נעמען.
- וועריאַבאַלז file (hdl.var) - דיפיינז וועריאַבאַלז וואָס ווירקן די נאַטור פון סימיאַליישאַן מכשירים און יוטילאַטיז.
3.2 אראפקאפיע קאָמפּילעד ביבליאָטעק (פרעגן אַ קשיא)
אראפקאפיע די לייברעריז פֿאַר קאַדענסע ינסיסיווע פֿון מיקראָסעמי ס webפּלאַץ.
3.3 קריייטינג די NCSim סקריפּט File (פרעגן אַ קשיא)
נאָך קריייטינג אַ קאָפּיע פון די run.do files, דורכפירן די סטעפּס צו לויפן דיין סימיאַליישאַן ניצן NCSim:
- שאַפֿן אַ cds.lib file וואָס דיפיינז די לייברעריז וואָס זענען צוטריטלעך און זייער אָרט. די file כּולל סטייטמאַנץ אַז מאַפּע ביבליאָטעק לאַדזשיקאַל נעמען צו זייער גשמיות וועגווייַזער פּאַטס. פֿאַר עקסampאויב איר לויפן פּרעסינטה סימיאַליישאַן, די cds.lib file איז געשריבן ווי געוויזן אין די פאלגענדע קאָדעבלאָקק.
דעפינירן פּרעסינטה ./פּרעסינטה
דעפינירן COREAHBLITE_LIB ./COREAHBLITE_LIB
דעפינירן smartfusion2 - שאַפֿן אַ hdl.var file, אַן אַפּשאַנאַל קאַנפיגיעריישאַן file וואָס כּולל קאַנפיגיעריישאַן וועריאַבאַלז, וואָס דיטערמאַנז ווי דיין פּלאַן סוויווע איז קאַנפיגיערד. די פאלגענדע וועריאַבאַלז files זענען אַרייַנגערעכנט:
- וועריאַבאַלז וואָס זענען געניצט צו ספּעציפיצירן די אַרבעט ביבליאָטעק ווו דער קאַמפּיילער סטאָרז צונויפגעשטעלט אַבדזשעקץ און אנדערע דערייווד דאַטן.
- פֿאַר Verilog, וועריאַבאַלז (LIB_MAP, VIEW_MAP, WORK) וואָס זענען געניצט צו ספּעציפיצירן די לייברעריז און views צו זוכן ווען דער עלאַבעראַטאָר ריזאַלווז ינסטאַנסיז.
- וועריאַבאַלז וואָס לאָזן איר צו דעפינירן די באַפֿעלן שורה אָפּציעס און אַרגומענטן פֿאַר קאַמפּיילער, עלאַבעראַטאָר און סימיאַלייטער.
אין פאַל פון פּרעסינטה סימיאַליישאַן עקסampאויב איר געוויזן אויבן, זאָגן מיר האָבן דרייַ RTL files: av, bv, און testbench.v, וואָס דאַרף זיין קאַמפּיילד אין פּרעסינטה, COREAHBLITE_LIB און פּרעסינטה לייברעריז ריספּעקטיוולי. די הדל.וואַר file קענען זיין געשריבן ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
דעפינירן ווערק פּרעסינטה
דעפינירן PROJECT_DIR files>
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, + => פּרעסינטה) - קלייַבן די פּלאַן files ניצן ncvlog אָפּציע.
ncvlog + ינקדיר + –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug פון bv testbench.v - פּראָטים דעם פּלאַן מיט ncelab. דער עלאַבאָראַטאָרי קאַנסטראַקץ אַ פּלאַן כייעראַרקי באזירט אויף די ינסטאַנטיישאַן און קאַנפיגיעריישאַן אינפֿאָרמאַציע אין די פּלאַן, יסטאַבלישיז סיגנאַל קאַנעקטיוויטי און קאַמפּיוץ ערשט וואַלועס פֿאַר אַלע אַבדזשעקץ אין די פּלאַן. די ילאַברייטיד פּלאַן כייעראַרקי איז סטאָרד אין אַ סימיאַליישאַן מאָמענטבילד, וואָס איז די פאַרטרעטונג פון דיין פּלאַן וואָס די סימיאַלייטער ניצט צו לויפן די סימיאַליישאַן.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log -errormax 15 -
אַקסעס + rwc – סטאַטוס וואָרקליב. :מאָדול
ילאַבעריישאַן בעשאַס פּאָסט-אויסלייג סימיאַליישאַן
אין פאַל פון פּאָסט-אויסלייג סימיאַליישאַן, ערשטער די SDF file דאַרף זיין קאַמפּיילד איידער פּראַסעסינג ניצן די ncsdfc באַפֿעל.
ncsdfcfileנאָמען>.סדף - רעזולטאַטfileנאָמען>.סדפ.קס
ניצן די קאָמפּילעד SDF רעזולטאַט מיט -autosdf אָפּציע ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
ncelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log – errormax
15 – אַקסעס + rwc – סטאַטוס וואָרקליב. :module –sdf_cmd_file ./
sdf_cmd_file
די sdf_cmd_file מוזן זיין ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
COMPILED_SDF_FILE = " file>" - סימולירן ניצן ncsim. נאָך פּראַסעסינג אַ סימיאַליישאַן מאָמענטבילד איז באשאפן, וואָס איז לאָודיד דורך ncsim פֿאַר סימיאַליישאַן. איר קענען לויפן אין פּעקל מאָדע אָדער GUI מאָדע.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log -
errormax 15 -status worklib. :מאָדול
וויכטיק: אַלע די אויבן דריי סטעפּס פון קאַמפּיילינג, ילאַבערייטינג און סימיאַלייטינג קענען זיין שטעלן אין אַ שאָל שריפט file און פֿון די באַפֿעלן שורה. אַנשטאָט ניצן די דריי סטעפּס, די פּלאַן קענען זיין סימיאַלייטיד אין איין שריט מיט ncverilog אָדער irun אָפּציע ווי געוויזן אין די פאלגענדע קאָדעבלאָקק.
ncverilog + ינקדיר + -cdslib ./cds.lib –hdlvar ./hdl.var
files געניצט אין די פּלאַן>
ירון + ינקדיר + -cdslib ./cds.lib –hdlvar ./hdl.var files
געניצט אין די פּלאַן>
3.3.1 באַוווסט ישוז (פרעגן אַ קשיא)
טעסטבענטש וואָרקאַראָונד
ניצן די פאלגענדע דערקלערונג פֿאַר ספּעציפיצירן די זייגער אָפטקייַט אין די טעסטבענטש דזשענערייטאַד דורך באַניצער, אָדער די פעליקייַט טעסטבענטש דזשענערייטאַד דורך Libero SoC, טוט נישט אַרבעטן מיט NCSim.
שטענדיק @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
מאָדיפיצירן ווי גייט צו לויפן סימיאַליישאַן:
שטענדיק #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
וויכטיק: צונויפגעשטעלט ליבראַריעס פֿאַר NCSim זענען פּלאַטפאָרמע ספּעציפיש (ד"ה 64 ביסל לייברעריז זענען נישט קאַמפּאַטאַבאַל מיט 32 ביסל פּלאַטפאָרמע און וויצע ווערסאַ).
פּאָסטסינטה און פּאָסט-אויסלייג סימולאַטיאָנס ניצן MSS און SERDES בשעת פליסנדיק פּאָסטסינט סימיאַליישאַנז פון דיזיינז מיט די MSS בלאָק אָדער די פּאָסט-אויסלייג סימיאַליישאַן פון דיזיינז ניצן SERDES, די BFM סימיאַליישאַנז טאָן ניט אַרבעט אויב די –libmap אָפּציע איז
ניט ספּעסיפיעד בעשאַס פּראַסעסינג. דאָס איז ווייַל בעשאַס פּראַסעסינג, MSS איז ריזאַלווד פֿון דער אַרבעט ביבליאָטעק (ווייַל פון די פעליקייַט ביינדינג און די וואָרקליב איז פּאָסטסינטה / פּאָסטן-אויסלייג) ווו עס איז נאָר אַ פאַרפעסטיקט פֿונקציע.
די ncelab באַפֿעל מוזן זיין געשריבן ווי געוויזן אין די פאלגענדע קאָד בלאָק צו האַלטן די MSS
בלאָק פון די SmartFusion2 פּריקאָמפּילעד ביבליאָטעק.
ncelab -libmap lib.map -libverbose -מעסעדזש -אַקסעס +rwc cfg1
און די lib.map file מוזן זיין ווי גייט:
config cfg1;
פּלאַן ;
פעליקייַט ליבליסט smartfusion2 ;
ענדקאָנפיג
דאָס ריזאַלווז קיין צעל אין די SmartFusion2 ביבליאָטעק איידער איר זוכט אין די אַרבעט ביבליאָטעק, ד"ה פּאָסטסינטה / פּאָסט-אויסלייג.
די -libmap אָפּציע קענען זיין געוויינט דורך פעליקייַט בעשאַס פּראַסעסינג פֿאַר יעדער סימיאַליישאַן (פּרעסינטה, פּאָסטסינטה און פּאָסט-אויסלייג). דאָס אַוווידז סימיאַליישאַן ישוז וואָס זענען געפֿירט רעכט צו האַכלאָטע פון ינסטאַנסיז פון לייברעריז.
ncelab: *F,INTERR: ינערלעך ויסנעם
די ויסנעם פון ncelab געצייַג איז אַ קייוויאַט פֿאַר דיזיינז מיט FDDR אין SmartFusion 2 און IGLOO 2 בעשאַס פּאָסטסינטה און פּאָסט-אויסלייג סימיאַליישאַנז ניצן -libmap אָפּציע.
וויכטיק: דעם אַרויסגעבן איז געמאלדן צו קאַדענסע שטיצן מאַנשאַפֿט (SAR 52113).
3.4 שample Tcl און Shell Script Fileס (פרעגן אַ קשיא)
די פאלגענדע fileס זענען די קאַנפיגיעריישאַן fileאיז דארף פֿאַר באַשטעטיקן די פּלאַן און שאָל שריפט file פֿאַר פליסנדיק NCSim קאַמאַנדז.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
דעפינירן COREAHBLITE_LIB ./COREAHBLITE_LIB
דעפינירן פּרעסינטה ./פּרעסינטה
Hdl.var
דעפינירן ווערק פּרעסינטה
דעפינירן PROJECT_DIR /scratch/krydor/tmpspace/squausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, + => פּרעסינטה)
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-אַרבעט פּרעסינטה -לאָגfile ncelab.log -errormax 15 - אַקסעס + rwc - סטאַטוס פּרעסינטה.טעסטבענטש: מאָדולע
ncsim -מעסעדזש -באַטש -cdslib ./cds.lib -hdlvar ./
hdl.var -לאָגfile ncsim.log -errormax 15 - סטאַטוס פּרעסינטה.טעסטבענטש: מאָדולע
3.5 אַוטאָמאַטיאָן (פרעגן אַ קשיא)
די פאלגענדע שריפט file קאַנווערץ די ModelSim run.do fileס אין קאַנפיגיעריישאַן fileס דארף צו לויפן סימיאַליישאַנז ניצן NCSim.
שריפט File באַניץ
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_Libraries
Cadence_parser.pl
#!/וסר/בין/פּערל -וו
############################################# ########################################
#################
# באַניץ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
############################################# ########################################
#################
נוצן POSIX;
נוצן שטרענג;
מיין ($ פּרעסינטה, $ פּאָסטסינטה, $ פּאָסטלייַאַוט, $ משפּחה, $ ליב_לאָקאַטיאָן) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser ($ פּאָסטסינטה, $ משפּחה, $ ליב_לאָוקיישאַן);
&questa_parser ($ פּאָסטלייַאַוט, $ משפּחה, $ ליב_לאָוקיישאַן);
sub questa_parser {
מיין $מאָדעלסים_רון_דאָ = $_[0];
מיין $אַקטעל_פאַמילי = $_[1];
מיין $ליב_לאָוקיישאַן = $_[2];
מיין $שטאַט;
אויב (-ע "$מאָדעלסים_רון_דאָ")
{
עפענען (INFILE"$ ModelSim_run_do");
מיין @ModelSim_run_do =FILE>;
מיין $ליין;
אויב ($ ModelSim_run_do =~ m/(presynth)/)
{
`מקדיר QUESTA_PRESYNTH`;
עפענען (אויסFILE,"> QUESTA_PRESYNTH/presynth_questa.do");
$ שטאַט = $ קסנומקס;
} עלסיף ($מאָדעלסים_רון_דאָ =~ מ/(פּאָסטסינטה)/)
{
`מקדיר QUESTA_POSTSYNTH`;
עפענען (אויסFILE"> QUESTA_POSTSYNTH/postsynth_questa.do");
$ שטאַט = $ קסנומקס;
} עלסיף ($מאָדעלסים_רון_דאָ =~ מ/(פּאָסטלייַאַוט)/)
{
`מקדיר QUESTA_POSTLAYOUT`;
עפענען (אויסFILE,">QUESTA_POSTLAYOUT/postlayout_questa.do");
$ שטאַט = $ קסנומקס;
} אַנדערש
{
דרוק "פאַלש ינפּוץ געגעבן צו די file\n";
דרוק "# באַניץ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"ליבראַריעס_אָרט\"\n";
}
פאָרעאַטש $ שורה (@ModelSim_run_do)
{
#אַלגעמיינע אָפּעראַטיאָנס
$ליין =~ s/..\/designer.*סימולאַטיאָן\///ג;
$ליין =~ s / $ שטאַט / $ שטאַט \ _קוועסטאַ / ג;
#דרוקן אויסFILE "$ליין \n";
אויב ($ליין =~ m/vmap\s+.*($actel_family)/)
{
דרוקן OUTFILE "vmap $actel_family \"$lib_location\"\n";
} עלסיף ($ליין =~ m/vmap\s+(.*._LIB)/)
{
$ליין =~ s/..\/קאָמפּאָנענט/..\/..\/קאָמפּאָנענט/ג;
דרוקן OUTFILE "$ליין \n";
} עלסיף ($ליין =~ m/vsim/)
{
$ליין =~ s/vsim/vsim -נאָוואָפּט/ג;
דרוקן OUTFILE "$ליין \n";
} אַנדערש
{
דרוקן OUTFILE "$ליין \n";
}
}
נאָענט (INFILE);
נאָענט (אויסFILE);
} אַנדערש {
דרוק "$ModelSim_run_do טוט נישט עקסיסטירן. רירון סימיאַליישאַן ווידער \n";
}
}
קאַדענסע קססעליום סעטאַפּ (מיקראָטשיפּ לאָגין)
איר דאַרפֿן צו שאַפֿן אַ שריפט file ענלעך צו ModelSim ME / ModelSim Pro ME run.do צו לויפן די Cadence Xcelium סימיאַלייטער. גיי די סטעפּס און שאַפֿן שריפט file פֿאַר Xcelium אָדער נוצן די שריפט file צוגעשטעלט צו גער די ModelSim ME / ModelSim Pro ME run.do fileס אין די קאַנפיגיעריישאַן fileס דארף צו לויפן סימיאַליישאַנז ניצן Xcelium.
4.1 סוויווע וועריאַבאַלז (פרעגן אַ קשיא)
צו לויפן די Cadence Xcelium, קאַנפיגיער די פאלגענדע סוויווע וועריאַבאַלז:
- LM_LICENSE_FILE: מוזן אַרייַננעמען אַ טייַטל צו די דערלויבעניש file.
- cds_root: מוזן פונט צו די היים וועגווייַזער אָרט פון Cadence Incisive Installation.
- PATH: מוזן אָנווייַזן צו די באַן אָרט אונטער די מכשירים וועגווייַזער שפּיציק דורך cds_root (י.ע
$cds_root/tools/bin/64bit (פֿאַר אַ 64-ביסל מאַשין און $cds_root/tools/bin פֿאַר אַ 32-ביסל
מאַשין).
עס זענען דריי וועגן צו באַשטעטיקן די סימיאַליישאַן סוויווע אין פאַל פון אַ באַשטימען צווישן 64-ביסל און 32-ביסל אָפּערייטינג סיסטעמען:
פאַל 1: PATH וואַריאַבלע
שטעלן דרך = (ינסטאַלל_דיר / מכשירים / בין / 64 ביט $ פּאַט) פֿאַר 64 ביט מאשינען און
שטעלן דרך = (ינסטאַלל_דיר / מכשירים / בין $ פּאַט) פֿאַר 32 ביט מאשינען
פאַל 2: ניצן די -64ביט באַפֿעלן שורה אָפּציע
אין די באַפֿעלן-שורה ספּעציפיצירן די -64-ביסל אָפּציע אין סדר צו רופן די 64-ביסל עקסעקוטאַבלע.
פאַל 3: באַשטעטיקן די INCA_64BIT אָדער CDS_AUTO_64BIT סוויווע וואַריאַבלע
די INCA_64BIT בייַטעוודיק איז באהאנדלט ווי בוליאַן. איר קענען שטעלן דעם בייַטעוודיק צו קיין ווערט אָדער צו אַ נאַל
שטריקל.
setenv INCA_64BIT
וויכטיק: די INCA_64BIT ינווייראַנמענאַל בייַטעוודיק טוט נישט ווירקן אנדערע קאַדענסע מכשירים, אַזאַ ווי IC מכשירים. אָבער, פֿאַר ינסיסיווע מכשירים, די INCA_64BIT בייַטעוודיק אָווועררייד די באַשטעטיקן פֿאַר די CDS_AUTO_64BIT סוויווע בייַטעוודיק. אויב די INCA_64BIT סוויווע בייַטעוודיק איז עט, אַלע ינסיסיווע מכשירים לויפן אין 64-ביסל מאָדע.
setenv CDS_AUTO_64BIT INCLUDE: INCA
וויכטיק: די שטריקל INCA מוזן זיין אין ופּפּערקאַסע. כל עקסעקוטאַבלעס מוזן זיין לויפן אין 2-ביסל מאָדע אָדער אין 64-ביסל מאָדע, טאָן ניט שטעלן די בייַטעוודיק צו אַרייַננעמען איין עקסעקוטאַבלע, ווי אין די פאלגענדע:
setenv CDS_AUTO_64BIT INCLUDE: ncelab
אנדערע קאַדענסע מכשירים, אַזאַ ווי IC מכשירים, אויך נוצן די CDS_AUTO_64BIT סוויווע בייַטעוודיק צו קאָנטראָלירן די סעלעקציע פון 32-ביסל אָדער 64-ביסל עקסעקוטאַבלעס. די פאלגענדע טיש ווייזט ווי איר קענען שטעלן די CDS_AUTO_64BIT בייַטעוודיק צו לויפן די ינסיסיווע מכשירים און IC מכשירים אין אַלע מאָדעס.
טיש 4-1. CDS_AUTO_64BIT וועריאַבאַלז
| CDS_AUTO_64BIT וואַריאַבלע | ינסיסיוו מכשירים | IC מכשירים |
| setenv CDS_AUTO_64BIT ALL | 64-ביסל | 64-ביסל |
| setenv CDS_AUTO_64BIT NONE | 32-ביסל | 32-ביסל |
| setenv CDS_AUTO_64BIT ויסשליסן: יק_בינאַרי |
64-ביסל | 32-ביסל |
| setenv CDS_AUTO_64BIT EXCLUDE: INCA | 32-ביסל | 64-ביסל |
וויכטיק: כל ינסיסיווע מכשירים מוזן זיין לויפן אין 32-ביסל מאָדע אָדער אין 64-ביסל מאָדע, טאָן ניט נוצן EXCLUDE צו ויסשליסן אַ ספּעציפיש עקסעקוטאַבלע, ווי אין די פאלגענדע:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
אויב איר שטעלן די CDS_AUTO_64BIT בייַטעוודיק צו ויסשליסן די ינסיסיווע מכשירים (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), אַלע ינסיסיוו מכשירים זענען לויפן אין 32-ביסל מאָדע. אָבער, די
-64 ביט באַפֿעלן שורה אָפּציע אָוווערריידז די סוויווע בייַטעוודיק.
די פאלגענדע קאַנפיגיעריישאַן fileס העלפֿן איר פירן דיין דאַטן און קאָנטראָלירן די אָפּעראַציע פון די סימיאַליישאַן מכשירים און יוטילאַטיז:
- ביבליאָטעק מאַפּינג file (cds.lib) דיפיינז אַ לאַדזשיקאַל נאָמען פֿאַר די אָרט פון דיין פּלאַן.
- ליבראַריעס און אַססאָסיאַטעס זיי מיט גשמיות וועגווייַזער נעמען.
- וועריאַבאַלז file (hdl.var) דיפיינז וועריאַבאַלז וואָס ווירקן די נאַטור פון סימיאַליישאַן מכשירים און יוטילאַטיז.
4.2 אראפקאפיע קאָמפּילעד ביבליאָטעק (פרעגן אַ קשיא)
אראפקאפיע די לייברעריז פֿאַר Cadence Xcelium פֿון Microsemi's webפּלאַץ.
4.3 קריייטינג די Xcelium שריפט file (פרעגן אַ קשיא)
נאָך קריייטינג אַ קאָפּיע פון די run.do files, דורכפירן די פאלגענדע סטעפּס צו לויפן דיין סימיאַליישאַן מיט Xcelium שריפט file.
- שאַפֿן אַ cds.lib file וואָס דיפיינז וואָס לייברעריז זענען צוטריטלעך און ווו זיי זענען ליגן.
די file כּולל סטייטמאַנץ אַז מאַפּע ביבליאָטעק לאַדזשיקאַל נעמען צו זייער גשמיות וועגווייַזער פּאַטס. פֿאַר עקסampאויב איר לויפן פּרעסינטה סימיאַליישאַן, די cds.lib file קענען זיין געשריבן ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
דעפינירן פּרעסינטה ./פּרעסינטה
דעפינירן COREAHBLITE_LIB ./COREAHBLITE_LIB
דעפינירן smartfusion2 - שאַפֿן אַ hdl.var file וואָס איז אַ אַפּשאַנאַל קאַנפיגיעריישאַן file וואָס כּולל קאַנפיגיעריישאַן וועריאַבאַלז, וואָס דיטערמאַנז ווי דיין פּלאַן סוויווע איז קאַנפיגיערד. די אַרייַננעמען:
- וועריאַבאַלז וואָס זענען געניצט צו ספּעציפיצירן די אַרבעט ביבליאָטעק ווו דער קאַמפּיילער סטאָרז צונויפגעשטעלט אַבדזשעקץ און אנדערע דערייווד דאַטן.
- פֿאַר Verilog, וועריאַבאַלז (LIB_MAP, VIEW_MAP, WORK) וואָס זענען געניצט צו ספּעציפיצירן די לייברעריז און views צו זוכן ווען דער עלאַבעראַטאָר ריזאַלווז ינסטאַנסיז.
- וועריאַבאַלז וואָס לאָזן איר צו דעפינירן די באַפֿעלן שורה אָפּציעס און אַרגומענטן פֿאַר קאַמפּיילער, עלאַבעראַטאָר און סימיאַלייטער.
אין פאַל פון פּרעסינטה סימיאַליישאַן עקסampאויב איר געוויזן אויבן, זאָגן מיר האָבן 3 RTL files av, bv, און testbench.v, וואָס דאַרף זיין קאַמפּיילד אין פּרעסינטה, COREAHBLITE_LIB, און פּרעסינטה לייברעריז ריספּעקטיוולי. די הדל.וואַר file קענען זיין געשריבן ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
דעפינירן ווערק פּרעסינטה
דעפינירן PROJECT_DIR files>
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/av => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/testbench.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, + => פּרעסינטה) - קלייַבן די פּלאַן files ניצן ncvlog אָפּציע.
xmvlog + ינקדיר + –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug פון bv testbench.v - פּראָטים דעם פּלאַן מיט ncelab. דער עלאַבאָראַטאָרי קאַנסטראַקץ אַ פּלאַן כייעראַרקי באזירט אויף די ינסטאַנטיישאַן און קאַנפיגיעריישאַן אינפֿאָרמאַציע אין די פּלאַן, יסטאַבלישיז סיגנאַל קאַנעקטיוויטי און קאַמפּיוץ ערשט וואַלועס פֿאַר אַלע אַבדזשעקץ אין די פּלאַן. די ילאַברייטיד פּלאַן כייעראַרקי איז סטאָרד אין אַ סימיאַליישאַן מאָמענטבילד, וואָס איז די פאַרטרעטונג פון דיין פּלאַן וואָס די סימיאַלייטער ניצט צו לויפן די סימיאַליישאַן.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log -errormax 15 -
אַקסעס + rwc – סטאַטוס וואָרקליב. :מאָדול
ילאַבעריישאַן בעשאַס פּאָסט-אויסלייג סימיאַליישאַן
אין פאַל פון פּאָסט-אויסלייג סימיאַליישאַן, ערשטער די SDF file דאַרף זיין קאַמפּיילד איידער פּראַסעסינג ניצן די ncsdfc באַפֿעל.
Xceliumfileנאָמען>.סדף - רעזולטאַטfileנאָמען>.סדפ.קס
ניצן די קאָמפּילעד SDF רעזולטאַט מיט -autosdf אָפּציע ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
xmelab -autosdf – אָנזאָג –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log – errormax
15 – אַקסעס + rwc – סטאַטוס וואָרקליב. :module –sdf_cmd_file ./
sdf_cmd_file
די sdf_cmd_file מוזן זיין ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
COMPILED_SDF_FILE = " file>" - סימולירן ניצן Xcelium. נאָך פּראַסעסינג אַ סימיאַליישאַן מאָמענטבילד איז באשאפן וואָס איז לאָודיד דורך Xcelium פֿאַר סימיאַליישאַן. דעם קענען זיין לויפן אין פּעקל מאָדע אָדער GUI מאָדע.
xmsim – אָנזאָג – פּעקל/-גוי – קדסליב ./cds.lib –hdlvar ./hdl.var –לאָגfile xmsim.log -
errormax 15 -status worklib. :מאָדול
קאַדענסע קססעליום סעטאַפּ
וויכטיק: אַלע די אויבן דריי סטעפּס פון קאַמפּיילינג, ילאַברייטינג און סימיאַלייטינג קענען זיין שטעלן אין אַ שאָל שריפט file און פֿון די באַפֿעלן שורה. אַנשטאָט ניצן די דריי סטעפּס, די פּלאַן קענען זיין סימיאַלייטיד אין איין שריט מיט ncverilog אָדער xrun אָפּציע ווי געוויזן אין די פאלגענדע קאָדעבלאָקק.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files געניצט אין די פּלאַן>
קסרון + ינקדיר + -cdslib ./cds.lib –hdlvar ./hdl.var files
געניצט אין די פּלאַן>
4.3.1 באַוווסט ישוז (פרעגן אַ קשיא)
טעסטבענטש וואָרקאַראָונד
ניצן די פאלגענדע דערקלערונג פֿאַר ספּעציפיצירן די זייגער אָפטקייַט אין די טעסטבענטש דזשענערייטאַד דורך באַניצער אָדער די פעליקייַט טעסטבענטש דזשענערייטאַד דורך Libero SoC, טוט נישט אַרבעטן מיט Xcelium.
שטענדיק @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
מאָדיפיצירן ווי גייט צו לויפן סימיאַליישאַן:
שטענדיק #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
וויכטיק: קאָמפּילעד לייברעריז פֿאַר Xcelium זענען פּלאַטפאָרמע ספּעציפיש (ד"ה 64 ביסל לייברעריז זענען נישט קאַמפּאַטאַבאַל מיט 32 ביסל פּלאַטפאָרמע און וויצע ווערסאַ).
פּאָסטסינטה און פּאָסט-אויסלייג סימולאַטיאָנס ניצן MSS און SERDES
בשעת איר לויפן פּאָסטסינט סימיאַליישאַנז פון דיזיינז מיט MSS בלאָק, אָדער פּאָסט-אויסלייג סימיאַליישאַן פון דיזיינז ניצן SERDES, די BFM סימיאַליישאַנז טאָן ניט אַרבעט אויב די -libmap אָפּציע איז נישט ספּעסיפיעד בעשאַס פּראַסעסינג. דאָס איז ווייַל בעשאַס פּראַסעסינג, MSS איז ריזאַלווד פֿון דער אַרבעט ביבליאָטעק (ווייַל פון די פעליקייַט ביינדינג און די וואָרקליב איז פּאָסטסינטה / פּאָסטן-אויסלייג) ווו עס איז נאָר אַ פאַרפעסטיקט פֿונקציע.
די ncelab באַפֿעל מוזן זיין געשריבן ווי געוויזן אין די פאלגענדע קאָד בלאָק צו האַלטן די MSS בלאָק פֿון די SmartFusion2 פּרעקאָמפּיילד ביבליאָטעק.
xmelab -libmap lib.map -libverbose -מעסעדזש -אַקסעס +rwc cfg1
און די lib.map file מוזן זיין ווי גייט:
config cfg1;
פּלאַן ;
פעליקייַט ליבליסט smartfusion2 ;
ענדקאָנפיג
דעם מוזן האַלטן קיין צעל אין די SmartFusion2 ביבליאָטעק איידער איר זוכט אין די אַרבעט ביבליאָטעק, ד"ה פּאָסטסינטה / פּאָסט-אויסלייג.
די –libmap אָפּציע קענען זיין געוויינט דורך פעליקייַט בעשאַס פּראַסעסינג פֿאַר יעדער סימיאַליישאַן (פּרעסינטה, פּאָסטסינטה און פּאָסט-אויסלייג). דאָס אַוווידז סימיאַליישאַן ישוז וואָס זענען געפֿירט רעכט צו האַכלאָטע פון ינסטאַנסיז פון לייברעריז.
קסמעלאַב: *F, ינטערר: ינערלעך ויסנעם
די ויסנעם פון ncelab געצייַג איז אַ קייוויאַט פֿאַר דיזיינז מיט FDDR אין SmartFusion2 און IGLOO2
בעשאַס פּאָסטסינטה און פּאָסט-אויסלייג סימיאַליישאַנז ניצן -libmap אָפּציע.
וויכטיק: דעם אַרויסגעבן איז געמאלדן צו קאַדענסע שטיצן מאַנשאַפֿט (SAR 52113).
4.4 שample Tcl און שאָל שריפט fileס (פרעגן אַ קשיא)
די פאלגענדע fileס זענען די קאַנפיגיעריישאַן fileאיז דארף פֿאַר באַשטעטיקן די פּלאַן און שאָל שריפט file פֿאַר פליסנדיק Xcelium קאַמאַנדז.
Cds.lib
דעפינירן smartfusion2 /skratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
דעפינירן COREAHBLITE_LIB ./COREAHBLITE_LIB
דעפינירן פּרעסינטה ./פּרעסינטה
Hdl.var
דעפינירן ווערק פּרעסינטה
דעפינירן PROJECT_DIR /scratch/krydor/tmpspace/squausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/קאָמפּאָנענט/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => פּרעסינטה)
דעפינירן LIB_MAP ($LIB_MAP, + => פּרעסינטה)
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagev
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-אַרבעט פּרעסינטה -לאָגfile ncelab.log -errormax 15 - אַקסעס + rwc - סטאַטוס פּרעסינטה.טעסטבענטש: מאָדולע
ncsim -מעסעדזש -באַטש -cdslib ./cds.lib -hdlvar ./
hdl.var -לאָגfile ncsim.log -errormax 15 - סטאַטוס פּרעסינטה.טעסטבענטש: מאָדולע
4.5 אַוטאָמאַטיאָן (מיקראָטשיפּ לאָגין)
די פאלגענדע שריפט file קאַנווערץ ModelSim run.do fileס אין קאַנפיגיעריישאַן fileס דארף צו לויפן סימיאַליישאַנז ניצן Xcelium.
שריפט File באַניץ
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_Libraries
Cadence_parser.pl
#!/וסר/בין/פּערל -וו
############################################# ########################################
#################
# באַניץ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
############################################# ########################################
#################
נוצן POSIX;
נוצן שטרענג;
מיין ($ פּרעסינטה, $ פּאָסטסינטה, $ פּאָסטלייַאַוט, $ משפּחה, $ ליב_לאָקאַטיאָן) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser ($ פּאָסטסינטה, $ משפּחה, $ ליב_לאָוקיישאַן);
&questa_parser ($ פּאָסטלייַאַוט, $ משפּחה, $ ליב_לאָוקיישאַן);
sub questa_parser {
מיין $מאָדעלסים_רון_דאָ = $_[0];
מיין $אַקטעל_פאַמילי = $_[1];
מיין $ליב_לאָוקיישאַן = $_[2];
מיין $שטאַט;
אויב (-ע "$מאָדעלסים_רון_דאָ")
{
עפענען (INFILE"$ ModelSim_run_do");
מיין @ModelSim_run_do =FILE>;
מיין $ליין;
אויב ($ ModelSim_run_do =~ m/(presynth)/)
{
`מקדיר QUESTA_PRESYNTH`;
עפענען (אויסFILE,"> QUESTA_PRESYNTH/presynth_questa.do");
$ שטאַט = $ קסנומקס;
} עלסיף ($מאָדעלסים_רון_דאָ =~ מ/(פּאָסטסינטה)/)
{
`מקדיר QUESTA_POSTSYNTH`;
עפענען (אויסFILE"> QUESTA_POSTSYNTH/postsynth_questa.do");
$ שטאַט = $ קסנומקס;
} עלסיף ($מאָדעלסים_רון_דאָ =~ מ/(פּאָסטלייַאַוט)/)
{
`מקדיר QUESTA_POSTLAYOUT`;
עפענען (אויסFILE,">QUESTA_POSTLAYOUT/postlayout_questa.do");
$ שטאַט = $ קסנומקס;
} אַנדערש
{
דרוק "פאַלש ינפּוץ געגעבן צו די file\n";
דרוק "# באַניץ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\"ליבראַריעס_אָרט\"\n";
}
פאָרעאַטש $ שורה (@ModelSim_run_do)
{
#אַלגעמיינע אָפּעראַטיאָנס
$ליין =~ s/..\/designer.*סימולאַטיאָן\///ג;
$ליין =~ s / $ שטאַט / $ שטאַט \ _קוועסטאַ / ג;
#דרוקן אויסFILE "$ליין \n";
אויב ($ליין =~ m/vmap\s+.*($actel_family)/)
{
דרוקן OUTFILE "vmap $actel_family \"$lib_location\"\n";
} עלסיף ($ליין =~ m/vmap\s+(.*._LIB)/)
{
$ליין =~ s/..\/קאָמפּאָנענט/..\/..\/קאָמפּאָנענט/ג;
דרוקן OUTFILE "$ליין \n";
} עלסיף ($ליין =~ m/vsim/)
{
$ליין =~ s/vsim/vsim -נאָוואָפּט/ג;
דרוקן OUTFILE "$ליין \n";
} אַנדערש
{
דרוקן OUTFILE "$ליין \n";
}
}
נאָענט (INFILE);
נאָענט (אויסFILE);
} אַנדערש {
דרוק "$ModelSim_run_do טוט נישט עקסיסטירן. רירון סימיאַליישאַן ווידער \n";
}
}
Siemens QuestaSim Setup/ModelSim Setup (פרעגן אַ קשיא)
די run.do files, דזשענערייטאַד דורך די Libero SoC פֿאַר סימיאַליישאַנז ניצן די ModelSim Microsemi Editions, קענען זיין געוויינט פֿאַר סימיאַליישאַנז ניצן די QuestaSim/ModelSim SE/DE/PE מיט אַ איין ענדערונג. אין די ModelSim ME / ModelSim Pro ME run.do file, די פּריקאָמפּילעד לייברעריז אָרט דאַרף זיין מאַדאַפייד.
וויכטיק:
דורך פעליקייַט, די סימיאַליישאַן געצייַג אנדערע ווי די ModelSim Pro ME פּערפאָרמז פּלאַן אַפּטאַמאַזיישאַן בעשאַס סימיאַליישאַן וואָס קענען פּראַל די וויזאַביליטי אין סימיאַליישאַן אַרטאַפאַקץ אַזאַ ווי פּלאַן אַבדזשעקץ און אַרייַנשרייַב סטימול.
דאָס איז טיפּיקלי נוציק אין רידוסינג סימיאַליישאַן רונטימע פֿאַר קאָמפּלעקס סימיאַליישאַנז, ניצן ווערבאָוסע, זיך-קאָנטראָלירונג טעסטבענטשעס. אָבער, די פעליקייַט אָפּטימיזאַטיאָנס קען נישט זיין צונעמען פֿאַר אַלע סימיאַליישאַנז, ספּעציעל אין קאַסעס ווען איר דערוואַרטן צו גראַפיקלי דורכקוקן די סימיאַליישאַן רעזולטאַטן מיט די כוואַליע פֿענצטער.
צו אַדרעס ישוז געפֿירט דורך דעם אַפּטאַמאַזיישאַן, איר מוזן לייגן צונעמען קאַמאַנדז און פֿאַרבונדענע אַרגומענטן בעשאַס סימיאַליישאַן צו ומקערן וויזאַביליטי אין די פּלאַן. פֿאַר געצייַג-ספּעציפיש קאַמאַנדז, זען די דאַקיומענטיישאַן פון די סימיאַלייטער אין-נוצן.
5.1 סוויווע וועריאַבאַלז (פרעגן אַ קשיא)
ווייַטערדיק זענען די פארלאנגט סוויווע וועריאַבאַלז.
- LM_LICENSE_FILE: מוזן אַרייַננעמען דעם דרך צו די דערלויבעניש file.
- MODEL_TECH: מוזן ידענטיפיצירן דעם דרך צו די היים וועגווייַזער אָרט פון QuestaSim ינסטאַלירונג.
- PATH: מוזן פונט צו די עקסעקוטאַבלע אָרט שפּיציק דורך MODEL_TECH.
5.2 קאַנווערטינג run.do פֿאַר Mentor QuestaSim (פרעגן אַ קשיא)
די run.do fileס דזשענערייטאַד דורך Libero SoC פֿאַר סימיאַליישאַנז ניצן ModelSim Microsemi Editions קענען זיין געוויינט פֿאַר סימיאַליישאַנז ניצן QuestaSim/ModelSim_SE מיט אַ איין ענדערונג.
וויכטיק: אַלע די דיזיינז וואָס זענען סימיאַלייטיד ניצן QuestaSim מוזן אַרייַננעמען -נאָוואָפּט
אָפּציע צוזאמען מיט vsim באַפֿעל אין די run.do שריפט files.
5.3 אראפקאפיע די קאָמפּילעד ביבליאָטעק (פרעגן אַ קשיא)
אראפקאפיע די לייברעריז פֿאַר מענטאָר גראַפיקס QuestaSim פֿון Microsemi's webפּלאַץ.
Synopsys VCS Setup (פרעגן אַ קשיא)
די לויפן רעקאַמענדיד דורך Microsemi רילייז אויף די פּראָטים און קאַמפּיילינג לויפן אין VCS. דעם דאָקומענט כולל אַ שריפט file וואָס ניצט די run.do שריפט fileאיז דזשענערייטאַד דורך Libero SoC און דזשענערייץ די סעטאַפּ fileס דארף פֿאַר VCS סימיאַליישאַן. די שריפט file ניצט די run.do file צו טאָן די פאלגענדע.
- שאַפֿן אַ ביבליאָטעק מאַפּינג file, וואָס איז געטאן מיט די synopsys_sim.setup file ליגן אין דער זעלביקער וועגווייַזער ווו VCS סימיאַליישאַן איז פליסנדיק.
- שאַפֿן אַ שאָל שריפט file צו פּראָטים און צונויפנעמען דיין פּלאַן מיט VCS.
6.1 סוויווע וועריאַבאַלז (פרעגן אַ קשיא)
שטעלן די צונעמען סוויווע וועריאַבאַלז פֿאַר VCS באזירט אויף דיין סעטאַפּ. די ינווייראַנמענאַל וועריאַבאַלז דארף לויט די VCS דאַקיומענטיישאַן זענען:
- LM_LICENSE_FILE: מוזן אַרייַננעמען אַ טייַטל צו די דערלויבעניש סערווער.
- VCS_HOME: מוזן פונט צו די היים וועגווייַזער אָרט פון די VCS ינסטאַלירונג.
- PATH: מוזן אַרייַננעמען אַ טייַטל צו די בין וועגווייַזער אונטער די VCS_HOME וועגווייַזער.
6.2 אראפקאפיע קאָמפּילעד ביבליאָטעק (פרעגן אַ קשיא)
אראפקאפיע די לייברעריז פֿאַר Synopsys VCS פֿון Microsemi's webפּלאַץ.
6.3 VCS סימיאַליישאַן סקריפּט File (פרעגן אַ קשיא)
נאָך באַשטעטיקן אַרויף VCS און דזשענערייטינג די פּלאַן און די פאַרשידענע run.do fileפֿון Libero SoC, איר מוזן:
- שאַפֿן די ביבליאָטעק מאַפּינג file synopsys_sim.setup; דאָס file כּולל פּוינטערז צו די אָרט פון אַלע די לייברעריז צו זיין געוויינט דורך די פּלאַן.
וויכטיק: די file נאָמען זאָל נישט טוישן און עס מוזן זיין ליגן אין דער זעלביקער וועגווייַזער ווו סימיאַליישאַן איז פליסנדיק. דאָ איז אַן עקסampלע פֿאַר אַזאַ אַ file פֿאַר פּרעסינטעז סימיאַליישאַן.
ווערק > EFAULT
SmartFusion2:
פּרעסינטה : ./פּרעסינטה
פעליקייַט : ./אַרבעט - פּראָטים די פאַרשידענע פּלאַן files, אַרייַנגערעכנט די טעסטבענטש, ניצן די וולאָגאַן באַפֿעל אין VCS. די קאַמאַנדז קענען זיין אַרייַנגערעכנט אין אַ שאָל שריפט file. ווייטער איז אן עקסampפון די קאַמאַנדז וואָס זענען דארף צו פּראָטים אַ פּלאַן דיפיינד אין rtl.v מיט זיין טעסטבענטש דיפיינד אין
testbench.v.
וולאָגאַן + וו 2 ק - אַרבעט פּרעסינטה rtl.v
וולאָגאַן + וו2ק -אַרבעט פּרעסינטה טעסטבענטש.וו - קאַמפּייל די פּלאַן מיט VCS ניצן די פאלגענדע באַפֿעל.
vcs –sim_res=1fs presynth.testbench
באַמערקונג: די טיימינג האַכלאָטע פון סימיאַליישאַן מוזן זיין שטעלן צו 1fs פֿאַר ריכטיק פאַנגקשאַנאַל סימיאַליישאַן. - אַמאָל די פּלאַן איז קאַמפּיילד, אָנהייב סימיאַליישאַן ניצן די פאלגענדע באַפֿעל.
./simv - פֿאַר צוריק-אַננאָטייטיד סימיאַליישאַן, די VCS באַפֿעל מוזן זיין ווי געוויזן אין די פאלגענדע קאָדבלאָקק.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
נאָמען>: file path> –gui –l postlayout.log
6.4 לימיטיישאַנז / אויסנעמען (פרעגן אַ קשיא)
דאָ זענען די לימיטיישאַנז / יקסעפּשאַנז פון Synopsys VCS סעטאַפּ.
- VCS סימיאַליישאַנז קענען זיין לויפן בלויז פֿאַר Verilog פּראַדזשעקס פון Libero SoC. די VCS סימיאַלייטער האט שטרענג VHDL שפּראַך רעקווירעמענץ וואָס זענען נישט באגעגנט דורך די Libero SoC אַוטאָ-דזשענערייטאַד VHDL files.
- איר מוזן האָבן אַ $ ענדיקן ויסזאָגונג אין די Verilog טעסטבענטש צו האַלטן די סימיאַליישאַן ווען איר ווילט.
וויכטיק: ווען סימיאַליישאַנז זענען לויפן אין GUI מאָדע, לויפן צייט קענען זיין ספּעסיפיעד אין די GUI.
6.5 שample Tcl און Shell Script Fileס (פרעגן אַ קשיא)
די פאלגענדע פּערל אָטאַמייץ די דור פון די synopsys_sim.setup file ווי געזונט ווי די קאָראַספּאַנדינג שאָל שריפט fileס דארף צו פּראָטים, צונויפנעמען און סימולירן דעם פּלאַן.
אויב דער פּלאַן ניצט אַ MSS, נאָכמאַכן די test.vec file ליגן אין די סימיאַליישאַן טעקע פון די Libero SoC פּרויעקט אין די VCS סימיאַליישאַן טעקע. די פאלגענדע סעקשאַנז אַנטהאַלטן סample run.do files דזשענערייטאַד דורך Libero SoC, אַרייַנגערעכנט די קאָראַספּאַנדינג ביבליאָטעק מאַפּינג און שאָל שריפט fileס דארף פֿאַר VCS סימיאַליישאַן.
6.5.1 פאַר-סינטעז (פרעגן אַ קשיא)
Presynth_run.do
שטיל שטעלן ACTELLIBNAME SmartFusion2
שטיל שטעלן PROJECT_DIR "/sqa/users/me/VCS_Tests/Test_DFF"
אויב {[file עקסיסטירט פּרעסינטה/_אינפֿאָרמאַציע]} {
ווידערקאָל "אינפֿאָרמאַציע: סימולאַטיאָן ביבליאָטעק פּרעסינטה שוין יגזיסץ"
} אַנדערש {
vlib פּרעסינטה
}
vmap פּרעסינטה פּרעסינטה
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth "${PROJECT_DIR}/component/work/SD1/SD1.v"
vlog “+incdir+${PROJECT_DIR}/stimulus” -אַרבעט פּרעסינטה “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
לייגן כוואַליע /SD1_TB1/*
לייגן קלאָץ -ר /*
לויפן 1000ns
presynth_main.csh
#!/bin/csh -f
שטעלן PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth "${PROJECT_DIR}/component/
work/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k "+incdir+${PROJECT_DIR}/סטימול" -אַרבעט
פּרעסינט "${PROJECT_DIR}/סטימול/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
אַרבעט > פעליקייַט
SmartFusion2: /VCS/SmartFusion2
פּרעסינטה : ./פּרעסינטה
פעליקייַט : ./אַרבעט
6.5.2 פּאָסט-סינטעז (פרעגן אַ קשיא)
postsynth_run.do
שטיל שטעלן ACTELLIBNAME SmartFusion2
שטיל שטעלן PROJECT_DIR "/sqa/users/Me/VCS_Tests/Test_DFF"
אויב {[file עקסיסטירט postsynth/_info]} {
echo "INFO: סימיאַליישאַן ביבליאָטעק פּאָסטסינטה שוין יגזיסץ"
} אַנדערש {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -work postsynth "${PROJECT_DIR}/synthesis/SD1.v"
vlog “+incdir+${PROJECT_DIR}/stimulus” -אַרבעט פּאָסטסינטה “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
לייגן כוואַליע /SD1_TB1/*
לייגן קלאָץ -ר /*
לויפן 1000ns
קלאָץ SD1_TB1/*
אַרויסגאַנג
Postsynth_main.csh
#!/bin/csh -f
שטעלן PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth "${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k "+incdir+${PROJECT_DIR}/סטימול" -אַרבעט
postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
אַרבעט > פעליקייַט
SmartFusion2: /VCS/SmartFusion2
postsynth : ./postsynth
פעליקייַט : ./אַרבעט
6.5.3 פּאָסטן-אויסלייג (פרעגן אַ קשיא)
postlayout_run.do
שטיל שטעלן ACTELLIBNAME SmartFusion2
שטיל שטעלן PROJECT_DIR "E:/ModelSim_Work/Test_DFF"
אויב {[file עקסיסטירט ../designer/SD1/siulation/postlayout/_info]} {
echo "INFO: סימיאַליישאַן ביבליאָטעק ../designer/SD1/simulation/postlayout שוין יגזיסץ"
} אַנדערש {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -work postlayout "${PROJECT_DIR}/designer/SD1/SD1_ba.v"
vlog “+incdir+${PROJECT_DIR}/stimulus” -אַרבעט פּאָסט אויסלייג “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
לייגן כוואַליע /SD1_TB1/*
לייגן קלאָץ -ר /*
לויפן 1000ns
Postlayout_main.csh
#!/bin/csh -f
שטעלן PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout "${PROJECT_DIR}/
דיזיינער/SD1/SD1_ba.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k "+incdir+${PROJECT_DIR}/סטימול" -אַרבעט
postlayout "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
אַרבעט > פעליקייַט
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
פעליקייַט: ./workVCS
6.6 אַוטאָמאַטיאָן (פרעגן אַ קשיא)
די לויפן קענען זיין אָטאַמייטיד מיט די פאלגענדע פּערל שריפט file צו גער די ModelSim run.do files אין VCS קאַמפּאַטאַבאַל שאָל שריפט files, שאַפֿן געהעריק דיירעקטעריז אין די Libero SoC סימיאַליישאַן וועגווייַזער און לויפן סימיאַליישאַן.
לויפן די שריפט file ניצן די פאלגענדע סינטאַקס.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/וסר/בין/פּערל -וו
############################################# ##########################
#
# באַניץ: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
############################################# ###########################
מיין ($ פּרעסינטה, $ פּאָסטסינטה, $ פּאָסטלייַאַוט) = @ARGV;
אויב (סיסטעם ("mkdir VCS_Presynth")) {פּרינט "mkdir ניט אַנדערש: \ n";}
אויב (סיסטעם ("mkdir VCS_Postsynth")) {פּרינט "mkdir ניט אַנדערש: \ n";}
אויב (סיסטעם ("mkdir VCS_Postlayout")) {פּרינט "mkdir ניט אַנדערש: \ n";}
טשדיר (VCS_Presynth);
`קפּ ../$ARGV[0] .` ;
& פּאַרסע_דאָ($פּרעסינטה,"פּרעסינטה");
טשדיר ("../");
טשדיר (VCS_Postsynth);
`קפּ ../$ARGV[1] .` ;
& פּאַרסע_דאָ ($ פּאָסטסינטה," פּאָסטסינטה");
טשדיר ("../");
טשדיר (VCS_Postlayout);
`קפּ ../$ARGV[2] .` ;
& פּאַרסע_דאָ ($ פּאָסטלייַאַוט,"פּאָסטלייַאַוט");
טשדיר ("../");
sub parse_do {
מיין $ וולאָג = "/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k";
מיין % ליב = ();
מיין $file = $_[0] ;
מיין $ שטאַט = $ _ [1];
עפענען (איןFILE"$file”) || די "קען נישט עפענען File סיבה קען זיין:$!";
אויב ($ שטאַט eq "פּרעסינטה")
{
עפענען(אָוט1,">פּרעסינטה_מאַין.קש") || די "קען נישט שאַפֿן באַפֿעל File סיבה קען זיין:$!";
}
עלסיף ($סטייט עק "פּאָסטסינטה")
{
עפענען(אָוט1,"> פּאָסטסינטה_מאַין.קש") || די "קען נישט שאַפֿן באַפֿעל File סיבה קען זיין:$!";
}
עלסיף ($סטייט עקוו "פּאָסטלייאַוט")
{
עפענען(אָוט1,"> פּאָסטלייַאָוט_מאַין.קש") || די "קען נישט שאַפֿן באַפֿעל File סיבה קען זיין:$!";
}
אַנדערש
{
דרוק "סימולאַטיאָן שטאַט איז פעלנדיק \n" ;
}
עפענען(אָוט2,">סינאָפּסיס_סים.סעטאַפּ") || די "קען נישט שאַפֿן באַפֿעל File סיבה קען זיין:$!";
# .קש file
דרוקן OUT1 "#!/bin/csh -f\n\n\n";
#שטעל אויף FILE
דרוקן OUT2 "אַרבעט > פעליקייַט\n" ;
דרוקן OUT2 "SmartFusion2: /sqa/users/Aditya/VCS/SmartFusion2\n";
בשעת ($ שורה =FILE>)
{
Synopsys VCS סעטאַפּ
אויב ($ליין =~ עם / שטיל שטעלן PROJECT_DIR\s+\”(.*?)\”/)
{
דרוקן OUT1 "שטעלן PROJECT_DIR = \"$1\"\n\n\n";
}
עלסיף ($ליין =~ מ/וולאָג.*\.וו\”/)
{
אויב ($ליין =~ מ/\s+(\וו*?)\_ליב/)
{
#פּרינט "\$1 =$1 \n";
$temp = "$1 ″."_ליב";
#פּרינט "טעמפּ = $ טעמפּ \n";
$ליב{$temp}++;
}
chomp ($ שורה);
$ליין =~ s / ^ וולאָג / $ וולאָג / ;
$ליין =~ s/ // ג;
דרוקן OUT1 "$ליין\n";
}
עלסיף (($ליין =~ מ/ווסים.*פּרעסינטה\.(.*)/) || ($ליין =~ מ/וסים.*פּאָסטסינטה\.(.*)/) || ($ליין
=~ m/vsim.*postlayout\.(.*)/))
{
$טב = $1;
$טב =~ s/ //ג;
chomp ($טב);
#print "טב נאָמען: $טב \n";
אויב ($ליין =~ m/sdf(.*)\.sdf/)
{
chomp ($ שורה);
$ליין = $1 ;
#print "LINE : $line \n" ;
אויב ($ליין =~ מ/מאַקס/)
{
$ליין =~ s/מאַקס \/// ;
$ליין =~ s/=/:/;
דרוקן OUT1 "\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
מאַקס: $טב.$ליין.סדף -ל קאַמפּייל.לאָג\n";
}
עלסיף ($ליין =~ מ/מין/)
{
$ליין =~ s/מין \/// ;
$ליין =~ s/=/:/;
דרוקן OUT1 "\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
מין: $טב.$ליין.סדף -ל קאַמפּייל.לאָג\n";
}
עלסיף ($ליין =~ מ/טיפּ/)
{
$ליין =~ s/טיפּ \/// ;
$ליין =~ s/=/:/;
דרוקן OUT1 "\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
טיפּ: $טב.$ליין.סדף -ל קאַמפּייל.לאָג\n";
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF פֿאָרמאַט
#$sdf = "-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf"; -VCS
SDF פֿאָרמאַט
}
}
}
דרוקן
OUT1 "\n\n"
;
if
($סטייט עקוו. "פּרעסינטה"
)
{
דרוקן
OUT2 "פּרעסינטה
: ./presynth\n"
;
דרוקן
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-סימ_רעס=1פס פּרעסינטה.$טב -ל
קאָמפּיל.לאָג\n"
;
}
עלסיף
($סטייט עק "פּאָסטסינטה"
)
{
דרוקן
OUT2 "פּאָסטסינטה
: ./postsynth\n"
;
דרוקן
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-סימ_רעס = 1פס פּאָסטסינטה.$טב -ל
קאָמפּיל.לאָג\n"
;
}
עלסיף
($סטייט עקוו. "פּאָסטלייאַוט"
)
{
דרוקן OUT2 "postlayout: ./postlayout\n";
}
אַנדערש
{
דרוק "סימולאַטיאָן שטאַט איז פעלנדיק \n" ;
}
פאָרעאַטש $i ( שליסלען % LIB )
{
#פּרינט "שליסל: $i ווערט: $ליב{$י} \n";
דרוקן OUT2 "$איך: ./$איך\n";
}
דרוקן OUT1 "\n\n";
דרוקן OUT1 "./simv -l run.log\n";
דרוקן OUT2 "DEFAULT : ./work\n" ;
נאָענט INFILE;
נאָענט OUT1;
נאָענט OUT2;
}
רעוויזיע געשיכטע (מיקראָטשיפּ לאָגין
די רעוויזיע געשיכטע באשרייבט די ענדערונגען וואָס זענען ימפּלאַמענאַד אין דעם דאָקומענט. די ענדערונגען
זענען ליסטעד דורך רעוויזיע, סטאַרטינג מיט די מערסט קראַנט ויסגאַבע.
| רעוויזיע | טאָג | באַשרייַבונג |
| A | 12/2023 | די פאלגענדע ענדערונגען זענען געמאכט אין דעם רעוויזיע: • דאָקומענט קאָנווערטעד צו מיקראָטשיפּ מוסטער. ערשט רעוויזיע. • דערהייַנטיקט אָפּטיילונג 5. Siemens QuestaSim סעטאַפּ/מאָדעלסים סעטאַפּ צו אַרייַננעמען אַ נייַע טאָן וואָס דערקלערט די פּראַל אויף וויזאַביליטי בעשאַס סימיאַליישאַן און אַפּטאַמאַזיישאַן. |
מיקראָטשיפּ FPGA שטיצן
מיקראָטשיפּ FPGA פּראָדוקטן גרופּע שטיצט זייַן פּראָדוקטן מיט פאַרשידן שטיצן באַדינונגס, אַרייַנגערעכנט קונה סערוויס, קונה טעכניש שטיצן צענטער, webפּלאַץ, און ווערלדווייד פארקויפונג אָפאַסיז.
קאַסטאַמערז זענען סאַגדזשעסטיד צו באַזוכן מיקראָטשיפּ אָנליין רעסורסן איידער זיי קאָנטאַקט שטיצן, ווייַל עס איז זייער מסתּמא אַז זייער פֿראגן האָבן שוין געענטפערט.
קאָנטאַקט טעכניש שטיצן צענטער דורך די webפּלאַץ בייַ www.microchip.com/support. דערמאָנען די FPGA דיווייס טייל נומער, אויסקלייַבן די צונעמען פאַל קאַטעגאָריע און ופּלאָאַד פּלאַן fileס בשעת קריייטינג אַ טעכניש שטיצן פאַל.
קאָנטאַקט קונה סערוויס פֿאַר ניט-טעכניש פּראָדוקט שטיצן, אַזאַ ווי פּראָדוקט פּרייסינג, פּראָדוקט אַפּגריידז, דערהייַנטיקן אינפֿאָרמאַציע, סדר סטאַטוס און דערלויבעניש.
- פֿון צפון אַמעריקע, רופן 800.262.1060
- פון די רעשט פון דער וועלט, רופן 650.318.4460
- פאַקס, פֿון ערגעץ אין דער וועלט, 650.318.8044
מיקראָטשיפּ אינפֿאָרמאַציע
די מיקראָטשיפּ Webפּלאַץ
מיקראָטשיפּ גיט אָנליין שטיצן דורך אונדזער webפּלאַץ בייַ www.microchip.com/. דאס webפּלאַץ איז געניצט צו מאַכן files און אינפֿאָרמאַציע לייכט בנימצא צו קאַסטאַמערז. עטלעכע פון די בנימצא אינהאַלט כולל:
- פּראָדוקט סופּפּאָרט - דאַטאַ שיץ און ערראַטאַ, אַפּלאַקיישאַן הערות און סampלאַ מגילה, פּלאַן רעסורסן, באַניצער גוידעס און ייַזנוואַרג שטיצן דאָקומענטן, לעצט ווייכווארג ריליסיז און אַרטשיוועד ווייכווארג
- אַלגעמיינע טעכניש שטיצן - אָפט געשטעלטע פֿראגן (FAQs), טעכניש שטיצן ריקוועס, אָנליין דיסקוסיע גרופּעס, מיקראָטשיפּ פּלאַן שוטעף פּראָגראַם מיטגליד ליסטינג
- ביזנעס פון מיקראָטשיפּ - פּראָדוקט סעלעקטאָר און אָרדערינג גוידעס, לעצטע מיקראָטשיפּ פּרעס ריליסיז, ליסטינג פון סעמינאַרס און events, ליסטינגס פון מיקראָטשיפּ פארקויפונג אָפאַסיז, דיסטריביאַטערז און פאַבריק פארשטייערס
פּראָדוקט ענדערונג אָנזאָג סערוויס
מיקראָטשיפּ ס פּראָדוקט ענדערונג אָנזאָג דינסט העלפּס האַלטן קאַסטאַמערז קראַנט אויף מיקראָטשיפּ פּראָדוקטן. אבאנענטן וועלן באַקומען E- בריוו אָנזאָג ווען עס זענען ענדערונגען, דערהייַנטיקונגען, ריוויזשאַנז אָדער ערראַטאַ שייַכות צו אַ ספּעציפיש פּראָדוקט משפּחה אָדער אַנטוויקלונג געצייַג פון אינטערעס.
צו רעגיסטרירן, גיין צו www.microchip.com/pcn און נאָכגיין די רעגיסטראַציע אינסטרוקציעס.
קונה שטיצן
יוזערז פון מיקראָטשיפּ פּראָדוקטן קענען באַקומען הילף דורך עטלעכע טשאַנאַלז:
- דיסטריביאַטער אָדער פארשטייער
- לאקאלע סאַלעס אָפפיסע
- עמבעדיד סאַלושאַנז ינזשעניר (ESE)
- טעכניש שטיצן
קאַסטאַמערז זאָל קאָנטאַקט זייער דיסטריביאַטער, פארשטייער אָדער ESE פֿאַר שטיצן. לאקאלע פארקויפונג אָפאַסיז זענען אויך בנימצא צו העלפן קאַסטאַמערז. א ליסטינג פון פארקויפונג אָפאַסיז און לאָוקיישאַנז איז אַרייַנגערעכנט אין דעם דאָקומענט.
טעכניש שטיצן איז בנימצא דורך די webפּלאַץ אין: www.microchip.com/support
מיקראָטשיפּ דעוויסעס קאָוד פּראַטעקשאַן שטריך
באַמערקונג די פאלגענדע דעטאַילס פון די קאָד שוץ שטריך אויף מיקראָטשיפּ פּראָדוקטן:
- מיקראָטשיפּ פּראָדוקטן טרעפן די ספּעסאַפאַקיישאַנז קאַנטיינד אין זייער באַזונדער מיקראָטשיפּ דאַטאַ בלאַט.
- מיקראָטשיפּ גלויבט אַז זיין משפּחה פון פּראָדוקטן איז זיכער ווען געוויינט אין די בדעה שטייגער, אין אַפּערייטינג ספּעסאַפאַקיישאַנז און אונטער נאָרמאַל טנאָים.
- מיקראָטשיפּ וואַלועס און אַגרעסיוו פּראַטעקץ זייַן אינטעלעקטואַל פאַרמאָג רעכט. פרווון צו ברעכן די קאָד שוץ פֿעיִקייטן פון מיקראָטשיפּ פּראָדוקט איז שטרענג פּראָוכיבאַטאַד און קען אָנרירן די דיגיטאַל מיללענניום קאַפּירייט אקט.
- ניט מיקראָטשיפּ אָדער קיין אנדערע סעמיקאַנדאַקטער פאַבריקאַנט קענען גאַראַנטירן די זיכערהייט פון זיין קאָד. קאָד שוץ טוט נישט מיינען אַז מיר גאַראַנטירן אַז די פּראָדוקט איז "אַנברייקאַבאַל".
קאָד שוץ איז קעסיידער יוואַלווינג. מיקראָטשיפּ איז קאַמיטאַד צו קאַנטיניואַסלי פֿאַרבעסערן די קאָד שוץ פֿעיִקייטן פון אונדזער פּראָדוקטן.
לעגאַל נאָטיץ
די ויסגאַבע און די אינפֿאָרמאַציע דאָ קען זיין געוויינט בלויז מיט מיקראָטשיפּ פּראָדוקטן, אַרייַנגערעכנט צו פּלאַן, פּרובירן און ויסשטימען מיקראָטשיפּ פּראָדוקטן מיט דיין אַפּלאַקיישאַן. נוצן פון דעם אינפֿאָרמאַציע אין קיין אנדערע שטייגער ווייאַלייץ די טערמינען. אינפֿאָרמאַציע וועגן מיטל אַפּלאַקיישאַנז איז צוגעשטעלט בלויז פֿאַר דיין קאַנוויניאַנס און קען זיין סופּערסטיד דורך דערהייַנטיקונגען. עס איז דיין פֿאַראַנטוואָרטלעכקייט צו ענשור אַז דיין אַפּלאַקיישאַן טרעפן דיין ספּעסאַפאַקיישאַנז. קאָנטאַקט דיין היגע מיקראָטשיפּ פארקויפונג אָפיס פֿאַר נאָך שטיצן אָדער באַקומען נאָך שטיצן ביי www.microchip.com/en-us/support/design-help/client-support-services.
די אינפֿאָרמאַציע איז צוגעשטעלט דורך MICROCHIP "ווי איז". מיקראָטשיפּ מאכט קיין רעפּרעסענטאַטיאָנס אָדער וואָראַנטיז פון קיין מין, צי אויסדריקן אָדער ימפּלייד, געשריבן אָדער מויל, סטאַטשאַטאָרי אָדער אַנדערש, שייַכות צו די אינפֿאָרמאַציע אַרייַנגערעכנט אָבער נישט לימיטעד צו קיין ימפּלייד וואָראַנטיאַנטי, און ניט-לימיטעד. פּאַסיק פֿאַר אַ באַזונדער ציל, אָדער וואָראַנטיז שייַכות צו זייַן צושטאַנד, קוואַליטעט אָדער פאָרשטעלונג.
אין קיין פאַל, MICROCHIP וועט זיין פאַראַנטוואָרטלעך פֿאַר קיין ינדירעעקט, ספּעציעלע, שטראָף, ינסידענטאַל אָדער קאָנסעקווענשאַל אָנווער, שעדיקן, קאָס אָדער קאָסט פון קיין מין וואָס איז שייַכות צו די אינפֿאָרמאַציע אָדער זייַן נוצן, אָבער, ווי די סיבה פון די סיבה. די מעגלעכקייט אָדער די שעדיקן זענען פאָרסיאַבאַל. צו די פולשטענדיק מאָס ערלויבט דורך געזעץ, מיקראָטשיפּס גאַנץ אַכרייַעס אויף אַלע קליימז אין קיין וועג שייַכות צו די אינפֿאָרמאַציע אָדער זייַן נוצן וועט נישט יקסיד די סומע פון פיז, אויב קיין, וואָס איר האָט באַצאָלט גלייַך צו די אינפֿאָרמאַציע.
די נוצן פון מיקראָטשיפּ דעוויסעס אין לעבן שטיצן און / אָדער זיכערקייַט אַפּלאַקיישאַנז איז לעגאַמרע אין די ריזיקירן פון די קוינע, און די קוינע אַגריז צו באַשיצן, באַשייַמפּערלעך און האַלטן ומשעדלעך מיקראָטשיפּ פון קיין און אַלע דאַמידזשיז, קליימז, סוץ אָדער הוצאות ריזאַלטינג פון אַזאַ נוצן. קיין לייסאַנסיז זענען קאַנווייד, ימפּליסאַטלי אָדער אַנדערש, אונטער קיין מיקראָטשיפּ אינטעלעקטואַל פאַרמאָג רעכט סייַדן אַנדערש סטייטיד.
טריידמאַרקס
די מיקראָטשיפּ נאָמען און לאָגאָ, די מיקראָטשיפּ לאָגאָ, Adaptec, AVR, AVR לאָגאָ, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST לאָגאָ, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 לאָגאָ, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron און XMEGA זענען רעגיסטרירט טריידמאַרקס פון מיקראָטשיפּ טעכנאָלאָגיע ינקאָרפּערייטיד אין די USA און אנדערע לענדער.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime און ZL זענען רעגיסטרירט טריידמאַרקס פון מיקראָטשיפּ טעכנאָלאָגיע ינקאָרפּערייטיד אין די USA
שכייניש שליסל סופּפּרעססיאָן, AKS, אַנאַלאָג-פֿאַר-די-דיגיטאַל עלטער, קיין קאַפּאַסיטער, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, דינאַמיש. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, MaxCrypto, MaxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified לאָגאָ, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, Viewספּאַן, WiperLock, XpressConnect און ZENA זענען טריידמאַרקס פון מיקראָטשיפּ טעכנאָלאָגיע ינקאָרפּערייטיד
אין די USA און אנדערע לענדער.
SQTP איז אַ דינסט צייכן פון מיקראָטשיפּ טעכנאָלאָגיע ינקאָרפּערייטיד אין די USA
די אַדאַפּטעק לאָגאָ, אָפטקייַט אויף פאָדערונג, סיליציום סטאָרידזש טעכנאָלאָגיע און סימקאָם זענען רעגיסטרירט טריידמאַרקס פון מיקראָטשיפּ טעכנאָלאָגיע ינק. אין אנדערע לענדער.
GestIC איז אַ רעגיסטרירט טריידמאַרק פון Microchip Technology Germany II GmbH & Co. KG, אַ סאַבסידיערי פון מיקראָטשיפּ טעכנאָלאָגיע ינק., אין אנדערע לענדער.
אַלע אנדערע טריידמאַרקס דערמאנט דאָ זענען פאַרמאָג פון זייער ריספּעקטיוו קאָמפּאַניעס.
© 2023, מיקראָטשיפּ טעכנאָלאָגיע ינקאָרפּערייטיד און זייַן סאַבסידיעריז. אלע רעכטן רעזערווירט.
ISBN: 978-1-6683-3694-6
קוואַליטי מאַנאַגעמענט סיסטעם
פֿאַר אינפֿאָרמאַציע וועגן מיקראָטשיפּ ס קוואַליטי מאַנאַגעמענט סיסטעמען, ביטע באַזוכן www.microchip.com/quality.
| אמעריקע | אַסיאַ / פּאַסיפיק | אַסיאַ / פּאַסיפיק | אייראָפּע |
| פֿירמע אָפפיסע 2355 West Chandler Blvd. טשאַנדלער, אַז 85224-6199 תּל: 480-792-7200 פאַקס: 480-792-7277 טעכניש שטיצן: www.microchip.com/support Web אַדרעס: www.microchip.com אַטלאַנטאַ דולוטה, גאַ תּל: 678-957-9614 פאַקס: 678-957-1455 אַוסטין, טקסס תּל: 512-257-3370 באָסטאָן וועסטבאָראָוגה, מאַ תּל: 774-760-0087 פאַקס: 774-760-0088 טשיקאַגאָ Itasca, IL תּל: 630-285-0071 פאַקס: 630-285-0075 Dallas אַדדיסאָן, טקס תּל: 972-818-7423 פאַקס: 972-818-2924 דעטראָיט נאָווי, מי תּל: 248-848-4000 האָוסטאָן, טקסס תּל: 281-894-5983 אינדיאנאפאליס Noblesville, ינ תּל: 317-773-8323 פאַקס: 317-773-5453 תּל: 317-536-2380 לאס אנדזשעלעס מיסיע ווידזשאָ, CA תּל: 949-462-9523 פאַקס: 949-462-9608 תּל: 951-273-7800 Raleigh, NC תּל: 919-844-7510 ניו יארק, ניו יאָרק תּל: 631-435-6000 סאַן דזשאָסע, CA תּל: 408-735-9110 תּל: 408-436-4270 קאַנאַדע - טאָראָנטאָ תּל: 905-695-1980 פאַקס: 905-695-2078 |
אויסטראַליע - סידני תּל: 61-2-9868-6733 כינע - בעידזשינג תּל: 86-10-8569-7000 כינע - טשענגדו תּל: 86-28-8665-5511 טשיינאַ - טשאָנגקינג תּל: 86-23-8980-9588 טשיינאַ - דאָנגגואַן תּל: 86-769-8702-9880 טשיינאַ - גואַנגזשאָו תּל: 86-20-8755-8029 טשיינאַ - האַנגזשאָו תּל: 86-571-8792-8115 טשיינאַ - האָנג קאָנג סאַר תּל: 852-2943-5100 טשיינאַ - נאַנדזשינג תּל: 86-25-8473-2460 טשיינאַ - קינגדאַאָ תּל: 86-532-8502-7355 כינע - שאַנגהאַי תּל: 86-21-3326-8000 כינע - שעניאַנג תּל: 86-24-2334-2829 כינע - שענזשען תּל: 86-755-8864-2200 כינע - סוזשאָו תּל: 86-186-6233-1526 טשיינאַ - וווהאַן תּל: 86-27-5980-5300 טשיינאַ - קסיאַן תּל: 86-29-8833-7252 טשיינאַ - קסיאַמען תּל: 86-592-2388138 כינע – זשוהאי תּל: 86-756-3210040 |
ינדיאַ - באַנגאַלאָרע תּל: 91-80-3090-4444 ינדיאַ - ניו דעלי תּל: 91-11-4160-8631 ינדיאַ - פּונע תּל: 91-20-4121-0141 יאַפּאַן - אָסאַקאַ תּל: 81-6-6152-7160 יאַפּאַן - טאָקיאָ תּל: 81-3-6880-3770 קארעע - דאַעגו תּל: 82-53-744-4301 קארעע - סעאָול תּל: 82-2-554-7200 מאַלייַסיאַ - קואַלאַ לומפּור תּל: 60-3-7651-7906 מאַלייַסיאַ - פּענאַנג תּל: 60-4-227-8870 פיליפינען - מאַנילאַ תּל: 63-2-634-9065 סינגאַפּאָר תּל: 65-6334-8870 טייוואַן - הסין טשו תּל: 886-3-577-8366 טייוואַן - קאַאָשיונג תּל: 886-7-213-7830 טייוואַן - טייפּיי תּל: 886-2-2508-8600 טיילאַנד - באַנגקאָק תּל: 66-2-694-1351 וויעטנאַם - האָ טשי מין תּל: 84-28-5448-2100 |
עסטרייך - וועלס תּל: 43-7242-2244-39 פאַקס: 43-7242-2244-393 דענמאַרק - קאָפּענהאַגען תּל: 45-4485-5910 פאַקס: 45-4485-2829 פינלאַנד - עספּאָו תּל: 358-9-4520-820 פֿראַנקרייַך - פּאַריז Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 דייַטשלאַנד - גאַרטשינג תּל: 49-8931-9700 דייטשלאנד – האן תּל: 49-2129-3766400 דייטשלאנד – היילברון תּל: 49-7131-72400 דייטשלאנד – קארלסרוהע תּל: 49-721-625370 דייַטשלאַנד - מינכען Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 דייטשלאנד – ראזענהיים תּל: 49-8031-354-560 ישראל - רעננה תּל: 972-9-744-7705 איטאליע - מילאַן תּל: 39-0331-742611 פאַקס: 39-0331-466781 איטאליע - פּאַדאָוואַ תּל: 39-049-7625286 נעטהערלאַנדס - Drunen תּל: 31-416-690399 פאַקס: 31-416-690340 נאָרווייַ - טראָנדהאַנד תּל: 47-72884388 פוילן – ווארשע תּל: 48-22-3325737 רומעניע - בוקארעשט Tel: 40-21-407-87-50 ספּאַין - מאַדריד Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 שוועדן – גאָטהענבערג Tel: 46-31-704-60-40 שוועדן - סטאָקכאָלם תּל: 46-8-5090-4654 וק - וואָקינגהאַם תּל: 44-118-921-5800 פאַקס: 44-118-921-5820 |
© 2023 מיקראָטשיפּ טעכנאָלאָגיע ינק. און זייַן סאַבסידיעריז
DS50003627A -
דאָקומענטן / רעסאָורסעס
 |
MICROCHIP Libero SoC סימיאַליישאַן ביבליאָטעק ווייכווארג [pdfבאַניצער גייד DS50003627A, Libero SoC Simulation Library Software, SoC Simulation Library Software, Simulation Library Software, Library Software, Software |
