Libero SoC-simulering
Instruktioner til opsætning af bibliotek
Indledning
Formålet med dette dokument er at beskrive proceduren for opsætning af simuleringsmiljøet med et Libero SoC-projekt som input. Denne dokumentation svarer til de prækompilerede biblioteker, der leveres til brug med Libero SoC v11.9 og nyere softwareudgivelser. De leverede biblioteker er kompileret til Verilog. VHDL-brugere kræver en licens, der tillader simulering med blandet tilstand.
De kompilerede simuleringsbiblioteker er tilgængelige for følgende værktøjer:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise og Xcelium
- Siemens QuestaSim
- Synopsys VCS
For at anmode om et bibliotek til en anden simulator, kontakt Mikrochip teknisk support.
Libero SoC Integration
Libero SoC understøtter simulering ved hjælp af ModelSim ME ved at generere en run.do file. Denne file bruges af ModelSim ME/ModelSim Pro ME til at opsætte og køre simuleringen. For at bruge andre simuleringsværktøjer kan du generere ModelSim ME/ModelSim Pro ME run.do og ændre Tcl-scriptet file at bruge de kommandoer, der er kompatible med din simulator.
1.1 Libero SoC Tcl File Generation (Stil et spørgsmål)
Efter at have oprettet og genereret design i Libero SoC, start en ModelSim ME/ModelSim Pro ME-simulering under alle designfaser (presynth, postsynth og post-layout). Dette trin genererer run.do file for ModelSim ME/ModelSim Pro ME for hver designfase.
Vigtig: Efter start af hver simuleringskørsel skal du omdøbe den automatisk genererede run.do file under simuleringsmappen for at forhindre Libero SoC i at overskrive det file. F.eksample, den files kan omdøbes til presynth_run.do, postsynth_run.do og postlayout_run.do.
Aldec-opsætning til Active-HDL og Riviera-Pro (Stil et spørgsmål)
Run.do file brugt af ModelSim ME/ModelSim Pro ME kan modificeres og bruges til simulering ved hjælp af Aldec-simulatorerne.
2.1 Miljøvariabel (Stil et spørgsmål)
Indstil din miljøvariabel til din licens file beliggenhed:
LM_LICENSE_FILE: skal indeholde en pointer til licensserveren.
2.2 Download kompileret bibliotek (Stil et spørgsmål)
Download bibliotekerne til Aldec Active-HDL og Aldec Riviera-PRO fra mikrochippen webwebsted.
2.3 Konvertering af run.do til Aldec-simulering (Stil et spørgsmål)
Run.do files genereret af Libero SoC til simuleringer ved hjælp af Active-HDL og Riviera-Pro-værktøjet kan bruges til simuleringer ved hjælp af Active-HDL og Riviera-Pro med en enkelt ændring. Følgende tabel viser de Aldec-ækvivalente kommandoer, der skal ændres i ModelSim run.do file.
Tabel 2-1. Aldec-ækvivalente kommandoer
| ModelSim | Aktiv-HDL |
| vlog | alog |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Følgende er somample run.do relateret til Aldec simulatorer.
- Indstil placeringen af den aktuelle arbejdsmappe.
sæt dsn - Indstil et arbejdsbiblioteksnavn, kortlæg dets placering, og kortlæg derefter placeringen af Microchip FPGA-familien
prækompilerede biblioteker (f.eksample, SmartFusion2), som du kører dit design på.
alib præsynth
amap presynth presynth
amap SmartFusion2 - Kompiler al den nødvendige HDL files brugt i designet med det nødvendige bibliotek.
alog –work presynth temp.v (for Verilog)
alog –work presynth testbench.v
acom –work presynth temp.vhd (til Vhdl)
acom –work presynth testbench.vhd - Simuler designet.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
løb 10us
2.4 Kendte problemer (Stil et spørgsmål)
Dette afsnit viser de kendte problemer og begrænsninger.
- Biblioteker kompileret ved hjælp af Riviera-PRO er platformsspecifikke (dvs. 64-bit biblioteker kan ikke køres på 32-bit platforme og omvendt).
- For design, der indeholder SERDES/MDDR/FDDR, skal du bruge følgende mulighed i din run.do files mens de kører simuleringer efter at have kompileret deres designs:
– Aktiv-HDL: asim –o2
– Riviera-PRO: asim –O2 (til presynth og post-layout simuleringer) og asim –O5 (til post-layout simuleringer)
Aldec-opsætningen til Active-HDL og Riviera-Pro har følgende afventende SAR'er. For mere information, kontakt Mikrochip teknisk support. - SAR 49908 – Active-HDL: VHDL-fejl for matematikbloksimuleringer
- SAR 50627 – Riviera-PRO 2013.02: Simuleringsfejl for SERDES-design
- SAR 50461 – Riviera-PRO: asim -O2/-O5 mulighed i simuleringer
Cadence Incisive Setup (Stil et spørgsmål)
Du skal oprette et script file ligner ModelSim ME/ModelSim Pro ME run.do for at køre
Cadence Incisive simulator. Følg disse trin og opret script file til NCSim eller brug scriptet file
leveres til at konvertere ModelSim ME/ModelSim Pro ME run.do files ind i konfigurationen files
nødvendige for at køre simuleringerne ved hjælp af NCSim.
Vigtigt: Kadence er stoppet med at udgive nye versioner af Incisive Enterprise
simulator og begyndte at understøtte Xcelium simulator.
3.1 Miljøvariabler (Stil et spørgsmål)
For at køre Cadence Incisive-simulatoren skal du konfigurere følgende miljøvariable:
- LM_LICENSE_FILE: skal indeholde en henvisning til licensen file.
- cds_root: skal pege på hjemmemappeplaceringen for Cadence Incisive Installation.
- PATH: skal pege på bin-placeringen under værktøjer-mappen, som peges af cds_root, dvs.
$cds_root/tools/bin/64bit (til en 64-bit maskine og $cds_root/tools/bin til en 32-bit maskine).
Der er tre måder at opsætte simuleringsmiljøet på i tilfælde af et skift mellem 64-bit og 32-bit operativsystemer:
Case 1: PATH Variabel
Kør følgende kommando:
sæt sti = (install_dir/tools/bin/64bit $path) for 64bit maskiner og
set path = (install_dir/tools/bin $path) for 32bit maskiner
Tilfælde 2: Brug af -64bit kommandolinjemulighed
Angiv -64bit-indstillingen på kommandolinjen for at påberåbe den 64bit-eksekverbare fil.
Tilfælde 3: Indstilling af INCA_64BIT- eller CDS_AUTO_64BIT-miljøvariablen
INCA_64BIT-variablen behandles som boolesk. Du kan indstille denne variabel til en hvilken som helst værdi eller til en nul-streng.
setenv INCA_64BIT
Vigtigt: INCA_64BIT miljøvariabel påvirker ikke andre Cadence-værktøjer, såsom IC-værktøjer. Men for Incisive-værktøjer tilsidesætter INCA_64BIT-variablen indstillingen for CDS_AUTO_64BIT-miljøvariablen. Hvis miljøvariablen INCA_64BIT er indstillet, kører alle Incisive-værktøjerne i 64-bit tilstand. setenv CDS_AUTO_64BIT INCLUDE:INCA
Vigtigt: streng INCA skal være med store bogstaver. Alle eksekverbare filer skal køres i enten 32-bit-tilstand eller i 64-bit-tilstand. Indstil ikke variablen til at inkludere én eksekverbar, som i følgende:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Andre Cadence-værktøjer, såsom IC-værktøjer, bruger også miljøvariablen CDS_AUTO_64BIT til at styre valget af 32-bit eller 64-bit eksekverbare. Følgende tabel viser, hvordan du kan indstille CDS_AUTO_64BIT-variablen til at køre Incisive-værktøjerne og IC-værktøjerne i alle tilstande.
Tabel 3-1. CDS_AUTO_64BIT Variabler
| CDS_AUTO_64BIT Variabel | skarpe værktøjer | IC værktøjer |
| setenv CDS_AUTO_64BIT ALLE | 64 bit | 64 bit |
| setenv CDS_AUTO_64BIT INGEN | 32 bit | 32 bit |
| setenv CDS_AUTO_64BIT UDELUKK:ic_binær | 64 bit | 32 bit |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32 bit | 64 bit |
Vigtig: Alle Incisive-værktøjer skal køres i enten 32-bit-tilstand eller i 64-bit-tilstand, brug ikke EXCLUDE til at udelukke en specifik eksekverbar, som i følgende: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Hvis du indstiller CDS_AUTO_64BIT-variablen til at udelukke Incisive-værktøjerne (setenv CDS_AUTO_64BIT EXCLUDE:INCA), køres alle Incisive-værktøjer i 32-bit-tilstand. Men kommandolinjeindstillingen -64bit tilsidesætter miljøvariablen.
Følgende konfiguration files hjælper dig med at administrere dine data og kontrollere driften af simuleringsværktøjer og hjælpeprogrammer:
- Bibliotekskortlægning file (cds.lib)—Definerer et logisk navn for placeringen af dit design.
- Biblioteker og forbinder dem med fysiske biblioteksnavne.
- Variabler file (hdl.var)—Definerer variabler, der påvirker adfærden af simuleringsværktøjer og hjælpeprogrammer.
3.2 Download kompileret bibliotek (Stil et spørgsmål)
Download bibliotekerne til Cadence Incisive fra Microsemi's webwebsted.
3.3 Oprettelse af NCSim-scriptet File (Stil et spørgsmål)
Efter at have oprettet en kopi af run.do files, udfør disse trin for at køre din simulering ved hjælp af NCSim:
- Opret en cds.lib file der definerer de biblioteker, der er tilgængelige, og deres placering. Det file indeholder udsagn, der knytter biblioteks logiske navne til deres fysiske biblioteksstier. F.eksample, hvis du kører presynth simulering, cds.lib file skrives som vist i følgende kodeblok.
DEFINE presynth ./presynth
DEFINER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINER smartfusion2 - Opret en hdl.var file, en valgfri konfiguration file der indeholder konfigurationsvariabler, der bestemmer, hvordan dit designmiljø er konfigureret. Følgende variabel files er inkluderet:
– Variabler, der bruges til at specificere arbejdsbiblioteket, hvor compileren gemmer kompilerede objekter og andre afledte data.
– For Verilog, variabler (LIB_MAP, VIEW_MAP, WORK), der bruges til at specificere bibliotekerne og views for at søge, når elaborator løser forekomster.
– Variabler, der giver dig mulighed for at definere kompilator, elaborator og simulator kommandolinjeindstillinger og argumenter.
I tilfælde af presynth simulering f.eksampSom vist ovenfor, siger, at vi har tre RTL files: av, bv og testbench.v, som skal kompileres i henholdsvis presynth-, COREAHBLITE_LIB- og presynth-biblioteker. Den hdl.var file kan skrives som vist i følgende kodeblok.
DEFINER ARBEJDE presynth
DEFINER PROJECT_DIR files>
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, + => presynth ) - Kompiler designet files bruger ncvlog mulighed.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Uddyb designet ved hjælp af ncelab. Uddyberen konstruerer et designhierarki baseret på instansierings- og konfigurationsoplysningerne i designet, etablerer signalforbindelse og beregner startværdier for alle objekter i designet. Det udarbejdede designhierarki gemmes i et simuleringssnapshot, som er repræsentationen af dit design, som simulatoren bruger til at køre simuleringen.
ncelab –Besked –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
adgang +rwc –status arbejdslib. :modul
Uddybning under simulering efter layout
I tilfælde af post-layout simuleringer, først SDF file skal kompileres før uddybning ved hjælp af kommandoen ncsdfc.
ncsdfcfilenavn>.sdf –outputfilenavn>.sdf.X
Under udarbejdelsen skal du bruge det kompilerede SDF-output med –autosdf-indstillingen som vist i den følgende kodeblok.
ncelab -autosdf –Besked –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –adgang +rwc –status arbejdslib. :modul –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file skal være som vist i følgende kodeblok.
COMPILED_SDF_FILE = " file>” - Simuler ved hjælp af ncsim. Efter uddybning oprettes et simuleringssnapshot, som indlæses af ncsim til simulering. Du kan køre i batch-tilstand eller GUI-tilstand.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 – status worklib. :modul
Vigtig: Alle de ovennævnte tre trin til kompilering, udarbejdelse og simulering kan sættes ind i et shell-script file og hentet fra kommandolinjen. I stedet for at bruge disse tre trin, kan design simuleres i ét trin ved hjælp af ncverilog eller irun option som vist i følgende kodeblok.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files brugt i designet>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
brugt i designet>
3.3.1 Kendte problemer (Stil et spørgsmål)
Testbench løsning
Brug af følgende sætning til at specificere clock-frekvensen i testbænken genereret af brugeren, eller standard testbænken genereret af Libero SoC, virker ikke med NCSim.
altid @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Rediger som følger for at køre simulering:
altid #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Vigtigt: Kompileret biblioteker til NCSim er platformsspecifikke (dvs. 64 bit biblioteker er ikke kompatible med 32 bit platforme og omvendt).
Postsynth og Post-layout-simuleringer ved brug af MSS og SERDES Mens der køres postsynth-simuleringer af designs, der indeholder MSS-blokken eller post-layout-simuleringerne af designs ved hjælp af SERDES, virker BFM-simuleringerne ikke, hvis –libmap-indstillingen er
ikke specificeret under uddybningen. Dette skyldes, at MSS under udarbejdelse løses fra arbejdsbiblioteket (på grund af standardbindingen og worklib er postsynth/post-layout), hvor det kun er en fast funktion.
Kommandoen ncelab skal skrives som vist i følgende kodeblok for at løse MSS
blok fra det forudkompilerede SmartFusion2-bibliotek.
ncelab -libmap lib.map -libverbose -Besked -adgang +rwc cfg1
og lib.map file skal være som følger:
config cfg1;
design ;
standard liblist smartfusion2 ;
endconfig
Dette løser enhver celle i SmartFusion2-biblioteket, før du kigger i arbejdsbiblioteket, dvs. postsynth/post-layout.
Indstillingen –libmap kan bruges som standard under udarbejdelse for hver simulering (presynth, postsynth og post-layout). Dette undgår simuleringsproblemer, der er forårsaget på grund af løsning af forekomster fra biblioteker.
ncelab: *F,INTERR: INTERN UNDTAGELSE
Denne undtagelse af ncelab-værktøj er en advarsel for design, der indeholder FDDR i SmartFusion 2 og IGLOO 2 under postsynth- og post-layout-simuleringer ved hjælp af –libmap-mulighed.
Vigtig: Dette problem er blevet rapporteret til Cadence supportteam (SAR 52113).
3.4 Sample Tcl og Shell Script Files (Stil et spørgsmål)
Følgende files er konfigurationen fileer nødvendig for at konfigurere designet og shell-scriptet file til at køre NCSim-kommandoer.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE presynth ./presynth
Hdl.var
DEFINER ARBEJDE presynth
DEFINE PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
præsynth)
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
præsynth)
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => præsynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagalder
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagalder
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Besked -cdslib ./cds.lib -hdlvar ./hdl.var
-arbejde presynth -logfile ncelab.log -errormax 15 -adgang +rwc -status presynth.testbench:module
ncsim -Besked -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:modul
3.5 Automatisering (Stil et spørgsmål)
Følgende script file konverterer ModelSim run.do files i konfiguration fileer nødvendig for at køre simuleringer ved hjælp af NCSim.
Manuskript File Brug
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################ ###########################################
##################
#Brug: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################ ###########################################
##################
brug POSIX;
brug streng;
min ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
min $ModelSim_run_do = $_[0];
min $actel_family = $_[1];
min $lib_placering = $_[2];
min $stat;
if ( -e “$ModelSim_run_do”)
{
åben (INFILE"$ModelSim_run_do");
min @ModelSim_run_do =FILE>;
min $line;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
åben (UDFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$stat = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
åben (UDFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$stat = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
åben (UDFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$stat = $1;
} andet
{
print "Forkerte input givet til file\n";
print "#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Biblioteker_placering\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Generel drift
$line =~ s/..\/designer.*simulering\///g;
$line =~ s/$state/$state\_questa/g;
#Print udFILE "$line \n";
if ($line =~ m/vmap\s+.*($actel_family)/)
{
Print udFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/komponent/..\/..\/komponent/g;
Print udFILE "$line \n";
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
Print udFILE "$line \n";
} andet
{
Print udFILE "$line \n";
}
}
nærme sigFILE);
luk (UDFILE);
} andet {
print "$ModelSim_run_do eksisterer ikke. Kør simuleringen igen \n”;
}
}
Cadence Xcelium opsætning (Microchip login)
Du skal oprette et script file ligner ModelSim ME/ModelSim Pro ME run.do for at køre Cadence Xcelium-simulatoren. Følg disse trin og opret script file til Xcelium eller brug scriptet file leveres til at konvertere ModelSim ME/ModelSim Pro ME run.do files ind i konfigurationen fileer nødvendig for at køre simuleringer ved hjælp af Xcelium.
4.1 Miljøvariabler (Stil et spørgsmål)
For at køre Cadence Xcelium skal du konfigurere følgende miljøvariable:
- LM_LICENSE_FILE: skal indeholde en henvisning til licensen file.
- cds_root: skal pege på hjemmemappeplaceringen for Cadence Incisive Installation.
- PATH: skal pege på bin-placeringen under værktøjer-mappen, der peges af cds_root (dvs
$cds_root/tools/bin/64bit (til en 64 bit maskine og $cds_root/tools/bin til en 32 bit
maskine).
Der er tre måder at opsætte simuleringsmiljøet på i tilfælde af et skift mellem 64-bit og 32-bit operativsystemer:
Case 1: PATH Variabel
sæt sti = (install_dir/tools/bin/64bit $path) for 64bit maskiner og
set path = (install_dir/tools/bin $path) for 32bit maskiner
Tilfælde 2: Brug af -64bit kommandolinjemulighed
Angiv -64bit-indstillingen på kommandolinjen for at påkalde den 64-bit eksekverbare.
Tilfælde 3: Indstilling af INCA_64BIT- eller CDS_AUTO_64BIT-miljøvariablen
INCA_64BIT-variablen behandles som boolesk. Du kan indstille denne variabel til en hvilken som helst værdi eller til en nul
snor.
setenv INCA_64BIT
Vigtigt: INCA_64BIT miljøvariabel påvirker ikke andre Cadence-værktøjer, såsom IC-værktøjer. Men for Incisive-værktøjer tilsidesætter INCA_64BIT-variablen indstillingen for CDS_AUTO_64BIT-miljøvariablen. Hvis miljøvariablen INCA_64BIT er et, kører alle Incisive-værktøjer i 64-bit tilstand.
setenv CDS_AUTO_64BIT INCLUDE:INCA
Vigtigt: streng INCA skal være med store bogstaver. Alle eksekverbare filer skal køres i enten 2-bit-tilstand eller i 64-bit-tilstand. Indstil ikke variablen til at inkludere én eksekverbar, som i følgende:
setenv CDS_AUTO_64BIT INCLUDE:ncelab
Andre Cadence-værktøjer, såsom IC-værktøjer, bruger også miljøvariablen CDS_AUTO_64BIT til at styre valget af 32-bit eller 64-bit eksekverbare. Følgende tabel viser, hvordan du kan indstille CDS_AUTO_64BIT-variablen til at køre Incisive-værktøjerne og IC-værktøjerne i alle tilstande.
Tabel 4-1. CDS_AUTO_64BIT Variabler
| CDS_AUTO_64BIT Variabel | skarpe værktøjer | IC værktøjer |
| setenv CDS_AUTO_64BIT ALLE | 64-bit | 64-bit |
| setenv CDS_AUTO_64BIT INGEN | 32-bit | 32-bit |
| setenv CDS_AUTO_64BIT EXCLUDE:ic_binary |
64-bit | 32-bit |
| setenv CDS_AUTO_64BIT EXCLUDE:INCA | 32-bit | 64-bit |
Vigtig: Alle Incisive-værktøjer skal køres i enten 32-bit-tilstand eller i 64-bit-tilstand, brug ikke EXCLUDE til at udelukke en specifik eksekverbar, som i følgende:
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Hvis du indstiller CDS_AUTO_64BIT-variablen til at udelukke Incisive-værktøjerne (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), alle Incisive-værktøjer køres i 32-bit tilstand. Imidlertid
-64bit kommandolinjeindstilling tilsidesætter miljøvariablen.
Følgende konfiguration files hjælper dig med at administrere dine data og kontrollere driften af simuleringsværktøjer og hjælpeprogrammer:
- Bibliotekskortlægning file (cds.lib) definerer et logisk navn for placeringen af dit design.
- Biblioteker og forbinder dem med fysiske biblioteksnavne.
- Variabler file (hdl.var) definerer variabler, der påvirker adfærden af simuleringsværktøjer og hjælpeprogrammer.
4.2 Download kompileret bibliotek (Stil et spørgsmål)
Download bibliotekerne til Cadence Xcelium fra Microsemi's webwebsted.
4.3 Oprettelse af Xcelium-scriptet file (Stil et spørgsmål)
Efter at have oprettet en kopi af run.do files, udfør følgende trin for at køre din simulering ved hjælp af Xcelium-script file.
- Opret en cds.lib file der definerer hvilke biblioteker der er tilgængelige, og hvor de er placeret.
De file indeholder udsagn, der knytter biblioteks logiske navne til deres fysiske biblioteksstier. F.eksample, hvis du kører presynth simulering, cds.lib file kan skrives som vist i følgende kodeblok.
DEFINE presynth ./presynth
DEFINER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINER smartfusion2 - Opret en hdl.var file som er en valgfri konfiguration file der indeholder konfigurationsvariabler, der bestemmer, hvordan dit designmiljø er konfigureret. Disse omfatter:
– Variabler, der bruges til at specificere arbejdsbiblioteket, hvor compileren gemmer kompilerede objekter og andre afledte data.
– For Verilog, variabler (LIB_MAP, VIEW_MAP, WORK), der bruges til at specificere bibliotekerne og views for at søge, når elaborator løser forekomster.
– Variabler, der giver dig mulighed for at definere kompilator, elaborator og simulator kommandolinjeindstillinger og argumenter.
I tilfælde af presynth simulering f.eksampaf vist ovenfor, siger vi har 3 RTL files av, bv og testbench.v, som skal kompileres i henholdsvis presynth-, COREAHBLITE_LIB- og presynth-biblioteker. Den hdl.var file kan skrives som vist i følgende kodeblok.
DEFINER ARBEJDE presynth
DEFINER PROJECT_DIR files>
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/av => presynth )
DEFINER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, + => presynth ) - Kompiler designet files bruger ncvlog mulighed.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Uddyb designet ved hjælp af ncelab. Uddyberen konstruerer et designhierarki baseret på instansierings- og konfigurationsoplysningerne i designet, etablerer signalforbindelse og beregner startværdier for alle objekter i designet. Det udarbejdede designhierarki gemmes i et simuleringssnapshot, som er repræsentationen af dit design, som simulatoren bruger til at køre simuleringen.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
adgang +rwc –status arbejdslib. :modul
Uddybning under simulering efter layout
I tilfælde af post-layout simuleringer, først SDF file skal kompileres før uddybning ved hjælp af kommandoen ncsdfc.
Xceliumfilenavn>.sdf –outputfilenavn>.sdf.X
Under udarbejdelsen skal du bruge det kompilerede SDF-output med –autosdf-indstillingen som vist i den følgende kodeblok.
xmelab -autosdf –Besked –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 –adgang +rwc –status arbejdslib. :modul –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file skal være som vist i følgende kodeblok.
COMPILED_SDF_FILE = " file>” - Simuler ved hjælp af Xcelium. Efter uddybning oprettes et simuleringssnapshot, som indlæses af Xcelium til simulering. Dette kan køres i batch- eller GUI-tilstand.
xmsim –Besked –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 – status worklib. :modul
Kadence Xcelium opsætning
Vigtigt: Alle ovenstående tre trin til kompilering, udarbejdelse og simulering kan sættes ind i et shell-script file og hentet fra kommandolinjen. I stedet for at bruge disse tre trin, kan design simuleres i ét trin ved hjælp af ncverilog eller xrun option som vist i følgende kodeblok.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files brugt i designet>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
brugt i designet>
4.3.1 Kendte problemer (Stil et spørgsmål)
Testbench løsning
Brug af følgende sætning til at specificere clock-frekvensen i testbænken genereret af brugeren eller standard testbænken genereret af Libero SoC fungerer ikke med Xcelium.
altid @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Rediger som følger for at køre simulering:
altid #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Vigtig: Kompilerede biblioteker til Xcelium er platformsspecifikke (dvs. 64 bit biblioteker er ikke kompatible med 32 bit platforme og omvendt).
Postsynth og Post-layout-simuleringer ved hjælp af MSS og SERDES
Mens der køres postsynth-simuleringer af design, der indeholder MSS-blok, eller post-layout-simuleringer af design ved hjælp af SERDES, virker BFM-simuleringerne ikke, hvis -libmap-indstillingen ikke er angivet under udarbejdelsen. Dette skyldes, at MSS under udarbejdelse løses fra arbejdsbiblioteket (på grund af standardbindingen og worklib er postsynth/post-layout), hvor det kun er en fast funktion.
Kommandoen ncelab skal skrives som vist i den følgende kodeblok for at løse MSS-blokken fra det forudkompilerede SmartFusion2-bibliotek.
xmelab -libmap lib.map -libverbose -Besked -adgang +rwc cfg1
og lib.map file skal være som følger:
config cfg1;
design ;
standard liblist smartfusion2 ;
endconfig
Dette skal løse enhver celle i SmartFusion2-biblioteket, før du kigger i arbejdsbiblioteket, dvs. postsynth/post-layout.
Indstillingen –libmap kan bruges som standard under udarbejdelse af hver simulering (presynth, postsynth og post-layout). Dette undgår simuleringsproblemer, der er forårsaget på grund af løsning af forekomster fra biblioteker.
xmelab: *F,INTERR: INTERN UNDTAGELSE
Denne undtagelse for ncelab-værktøj er en advarsel for design, der indeholder FDDR i SmartFusion2 og IGLOO2
under postsynth og post-layout-simuleringer ved hjælp af –libmap-mulighed.
Vigtig: Dette problem er blevet rapporteret til Cadence supportteam (SAR 52113).
4.4 Sample Tcl og shell script files (Stil et spørgsmål)
Følgende files er konfigurationen fileer nødvendig for at konfigurere designet og shell-scriptet file til at køre Xcelium-kommandoer.
Cds.lib
DEFINER smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
DEFINER COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE presynth ./presynth
Hdl.var
DEFINER ARBEJDE presynth
DEFINE PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
præsynth)
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINER LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
præsynth)
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => præsynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagalder
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagalder
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Besked -cdslib ./cds.lib -hdlvar ./hdl.var
-arbejde presynth -logfile ncelab.log -errormax 15 -adgang +rwc -status presynth.testbench:module
ncsim -Besked -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:modul
4.5 Automatisering (Microchip login)
Følgende script file konverterer ModelSim run.do files i konfiguration fileer nødvendig for at køre simuleringer ved hjælp af Xcelium.
Manuskript File Brug
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################ ###########################################
##################
#Brug: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################ ###########################################
##################
brug POSIX;
brug streng;
min ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
sub questa_parser {
min $ModelSim_run_do = $_[0];
min $actel_family = $_[1];
min $lib_placering = $_[2];
min $stat;
if ( -e “$ModelSim_run_do”)
{
åben (INFILE"$ModelSim_run_do");
min @ModelSim_run_do =FILE>;
min $line;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
åben (UDFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$stat = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
åben (UDFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$stat = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
åben (UDFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$stat = $1;
} andet
{
print "Forkerte input givet til file\n";
print "#Usage: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Biblioteker_placering\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Generel drift
$line =~ s/..\/designer.*simulering\///g;
$line =~ s/$state/$state\_questa/g;
#Print udFILE "$line \n";
if ($line =~ m/vmap\s+.*($actel_family)/)
{
Print udFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/komponent/..\/..\/komponent/g;
Print udFILE "$line \n";
} elsif ($line =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
Print udFILE "$line \n";
} andet
{
Print udFILE "$line \n";
}
}
nærme sigFILE);
luk (UDFILE);
} andet {
print "$ModelSim_run_do eksisterer ikke. Kør simuleringen igen \n”;
}
}
Siemens QuestaSim Setup/ModelSim Setup (Stil et spørgsmål)
Run.do files, genereret af Libero SoC til simuleringer ved hjælp af ModelSim Microsemi Editions, kan bruges til simuleringer ved hjælp af QuestaSim/ModelSim SE/DE/PE med en enkelt ændring. I ModelSim ME/ModelSim Pro ME run.do file, skal den prækompilerede biblioteksplacering ændres.
Vigtig:
Som standard udfører det andre simuleringsværktøj end ModelSim Pro ME designoptimering under simulering, der kan påvirke synligheden af simuleringsartefakter såsom designobjekter og inputstimulus.
Dette er typisk nyttigt til at reducere simuleringskørselstiden for de komplekse simuleringer ved at bruge detaljerede, selvkontrollerende testbænke. Men standardoptimeringerne er muligvis ikke passende for alle simuleringer, især i tilfælde, hvor du forventer at inspicere simuleringsresultaterne grafisk ved hjælp af bølgevinduet.
For at løse problemer forårsaget af denne optimering skal du tilføje passende kommandoer og relaterede argumenter under simulering for at genoprette synlighed i designet. For værktøjsspecifikke kommandoer, se dokumentationen til simulatoren i brug.
5.1 Miljøvariabler (Stil et spørgsmål)
Følgende er de nødvendige miljøvariabler.
- LM_LICENSE_FILE: skal indeholde stien til licensen file.
- MODEL_TECH: skal identificere stien til hjemmemappeplaceringen for QuestaSim-installationen.
- PATH: skal pege på den eksekverbare placering, som MODEL_TECH peger på.
5.2 Konvertering af run.do til Mentor QuestaSim (Stil et spørgsmål)
Run.do files genereret af Libero SoC til simuleringer ved hjælp af ModelSim Microsemi Editions kan bruges til simuleringer ved hjælp af QuestaSim/ModelSim_SE med en enkelt ændring.
Vigtigt: Alle de designs, der simuleres ved hjælp af QuestaSim, skal indeholde -novopt
mulighed sammen med vsim kommando i run.do scriptet files.
5.3 Download det kompilerede bibliotek (Stil et spørgsmål)
Download bibliotekerne til Mentor Graphics QuestaSim fra Microsemi's webwebsted.
Synopsys VCS-opsætning (Stil et spørgsmål)
Det flow, der anbefales af Microsemi, er afhængigt af det udarbejdede og kompilerede flow i VCS. Dette dokument indeholder et script file der bruger run.do scriptet files genereret af Libero SoC og genererer opsætningen fileer nødvendig for VCS-simulering. Manuskriptet file bruger run.do file at gøre følgende.
- Opret en bibliotekskortlægning file, hvilket gøres ved hjælp af synopsys_sim.setup file placeret i den samme mappe, hvor VCS-simulering kører.
- Opret et shell-script file til at udarbejde og kompilere dit design ved hjælp af VCS.
6.1 Miljøvariabler (Stil et spørgsmål)
Indstil de passende miljøvariabler for VCS baseret på din opsætning. De nødvendige miljøvariabler ifølge VCS-dokumentationen er:
- LM_LICENSE_FILE: skal indeholde en pointer til licensserveren.
- VCS_HOME: skal pege på hjemmemappeplaceringen for VCS-installationen.
- PATH: skal indeholde en pointer til bin-mappen under VCS_HOME-mappen.
6.2 Download kompileret bibliotek (Stil et spørgsmål)
Download bibliotekerne til Synopsys VCS fra Microsemi's webwebsted.
6.3 VCS-simuleringsscript File (Stil et spørgsmål)
Efter opsætning af VCS og generering af designet og de forskellige run.do files fra Libero SoC, skal du:
- Opret bibliotekskortlægningen file synopsys_sim.setup; det her file indeholder henvisninger til placeringen af alle de biblioteker, der skal bruges af designet.
Vigtigt: file navnet må ikke ændres, og det skal være placeret i den samme mappe, hvor simuleringen kører. Her er en example for sådan en file til præsyntesesimulering.
ARBEJDE > EFAULT
SmartFusion2:
presynth : ./presynth
STANDARD : ./arbejde - Uddyb det anderledes design files, inklusive testbench, ved hjælp af vlogan-kommandoen i VCS. Disse kommandoer kan være inkluderet i et shell-script file. Følgende er en example af de kommandoer, der er nødvendige for at udarbejde et design defineret i rtl.v med dets testbench defineret i
testbench.v.
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v - Kompiler designet ved hjælp af VCS ved hjælp af følgende kommando.
vcs –sim_res=1fs presynth.testbench
Bemærk: Den timing opløsning af simulering skal indstilles til 1fs for korrekt funktionel simulering. - Når designet er kompileret, start simulering ved hjælp af følgende kommando.
./simv - For tilbagekommentareret simulering skal VCS-kommandoen være som vist i den følgende kodeblok.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
navn>: file sti> –gui –l postlayout.log
6.4 Begrænsninger/undtagelser (Stil et spørgsmål)
Følgende er begrænsningerne/undtagelserne for Synopsys VCS-opsætning.
- VCS-simuleringer kan kun køres for Verilog-projekter af Libero SoC. VCS-simulatoren har strenge VHDL-sprogkrav, som ikke opfyldes af Libero SoC autogenererede VHDL files.
- Du skal have en $finish-erklæring i Verilog testbench for at stoppe simuleringen, når du vil.
Vigtigt: Hvornår simuleringer køres i GUI-tilstand, køretid kan angives i GUI.
6.5 Sample Tcl og Shell Script Files (Stil et spørgsmål)
Følgende Perl automatiserer genereringen af synopsys_sim.setup file samt det tilsvarende shell-script fileer nødvendig for at udarbejde, kompilere og simulere designet.
Hvis designet bruger en MSS, kopieres test.vec file placeret i simuleringsmappen for Libero SoC-projektet til VCS-simuleringsmappen. De følgende afsnit indeholder sample run.do files genereret af Libero SoC, inklusive den tilsvarende bibliotekskortlægning og shell-script fileer nødvendig for VCS-simulering.
6.5.1 Præsyntese (Stil et spørgsmål)
Presynth_run.do
stille og roligt indstille ACTELLIBNAME SmartFusion2
stille og roligt indstille PROJECT_DIR "/sqa/users/me/VCS_Tests/Test_DFF"
hvis {[file eksisterer presynth/_info]} {
echo "INFO: Simuleringsbibliotekets presynth eksisterer allerede"
} andet {
vlib præsynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth "${PROJECT_DIR}/component/work/SD1/SD1.v"
vlog "+incdir+${PROJECT_DIR}/stimulus" -work presynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
tilføje bølge /SD1_TB1/*
tilføje log -r /*
køre 1000ns
presynth_main.csh
#!/bin/csh -f
sæt PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
arbejde/SD1/SD1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
præsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
ARBEJDE > STANDARD
SmartFusion2: /VCS/SmartFusion2
presynth : ./presynth
STANDARD : ./arbejde
6.5.2 Postsyntese (Stil et spørgsmål)
postsynth_run.do
stille og roligt indstille ACTELLIBNAME SmartFusion2
stille og roligt indstille PROJECT_DIR "/sqa/users/Me/VCS_Tests/Test_DFF"
hvis {[file eksisterer postsynth/_info]} {
echo "INFO: Simuleringsbibliotekets postsynth eksisterer allerede"
} andet {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion 2"
vlog -work postsynth "${PROJECT_DIR}/synthesis/SD1.v"
vlog "+incdir+${PROJECT_DIR}/stimulus" -work postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
tilføje bølge /SD1_TB1/*
tilføje log -r /*
køre 1000ns
log SD1_TB1/*
udgang
Postsynth_main.csh
#!/bin/csh -f
sæt PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
ARBEJDE > STANDARD
SmartFusion2: /VCS/SmartFusion2
postsynth : ./postsynth
STANDARD : ./arbejde
6.5.3 Efter-layout (Stil et spørgsmål)
postlayout_run.do
stille og roligt indstille ACTELLIBNAME SmartFusion2
stille og roligt indstille PROJECT_DIR "E:/ModelSim_Work/Test_DFF"
hvis {[file eksisterer ../designer/SD1/simulation/postlayout/_info]} {
echo "INFO: Simuleringsbibliotek ../designer/SD1/simulation/postlayout eksisterer allerede"
} andet {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion 2"
vlog -work postlayout "${PROJECT_DIR}/designer/SD1/SD1_ba.v"
vlog “+incdir+${PROJECT_DIR}/stimulus” -work postlayout “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
tilføje bølge /SD1_TB1/*
tilføje log -r /*
køre 1000ns
Postlayout_main.csh
#!/bin/csh -f
sæt PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout "${PROJECT_DIR}/
designer/SD1/SD1_ba.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
postlayout "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
ARBEJDE > STANDARD
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
STANDARD : ./workVCS
6.6 Automatisering (Stil et spørgsmål)
Flow kan automatiseres ved hjælp af følgende Perl-script file at konvertere ModelSim run.do files ind i VCS-kompatibelt shell-script files, opret korrekte mapper inde i Libero SoC-simuleringsbiblioteket, og kør derefter simuleringer.
Kør scriptet file ved hjælp af følgende syntaks.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################ ###########################
#
#Brug: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
################################################ ############################
min ($presynth, $postsynth, $postlayout) = @ARGV;
if(system(“mkdir VCS_Presynth”)) {udskriv “mkdir failed:\n”;}
if(system(“mkdir VCS_Postsynth”)) {udskriv “mkdir failed:\n”;}
if(system(“mkdir VCS_Postlayout”)) {udskriv “mkdir failed:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir ("../");
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,"postsynth");
chdir ("../");
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,"postlayout");
chdir ("../");
sub parse_do {
min $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
min %LIB = ();
mine $file = $__[0];
min $stat = $_[1];
åben(INFILE"$file”) || dø "Kan ikke åbne File Årsagen kan være:$!”;
if ( $state eq "presynth")
{
open(OUT1,">presynth_main.csh") || die "Kan ikke oprette kommando File Årsagen kan være:$!”;
}
elsif ($state eq “postsynth”)
{
open(OUT1,">postsynth_main.csh") || die "Kan ikke oprette kommando File Årsagen kan være:$!”;
}
elsif ($state eq “postlayout”)
{
open(OUT1,">postlayout_main.csh") || die "Kan ikke oprette kommando File Årsagen kan være:$!”;
}
andet
{
print "Simuleringstilstand mangler \n" ;
}
open(OUT2,">synopsys_sim.setup") || die "Kan ikke oprette kommando File Årsagen kan være:$!”;
# .csh file
print OUT1 “#!/bin/csh -f\n\n\n” ;
#OPSÆTNING FILE
print OUT2 “ARBEJDE > STANDARD\n” ;
print OUT2 "SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n" ;
mens ($line =FILE>)
{
Synopsys VCS opsætning
if ($line =~ m/stille stille PROJECT_DIR\s+\”(.*?)\”/)
{
print OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $line =~ m/vlog.*\.v\”/ )
{
if ($line =~ m/\s+(\w*?)\_LIB/)
{
#print “\$1 =$1 \n” ;
$temp = “$1″.”_LIB”;
#print "Temp = $temp \n" ;
$LIB{$temp}++;
}
chomp($line);
$line =~ s/^vlog/$vlog/ ;
$line =~ s/ //g;
print OUT1 “$line\n”;
}
elsif (($line =~ m/vsim.*presynth\.(.*)/) || ($line =~ m/vsim.*postsynth\.(.*)/) || ($line
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp($tb);
#print "TB Navn: $tb \n";
if ( $line =~ m/sdf(.*)\.sdf/)
{
chomp($line);
$line = $1 ;
#print "LINE : $line \n" ;
if ($line =~ m/max/)
{
$line =~ s/max \/// ;
$line =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n" ;
}
elsif ($line =~ m/min/)
{
$line =~ s/min \/// ;
$line =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n" ;
}
elsif ($line =~ m/typ/)
{
$line =~ s/typ \/// ;
$line =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l compile.log\n" ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF-format
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
SDF-format
}
}
}
trykke
OUT1 "\n\n"
;
if
( $state eq "presynth"
)
{
trykke
OUT2 "presynth
: ./presynth\n"
;
trykke
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n"
;
}
elsif
( $state eq "postsynth"
)
{
trykke
OUT2 "postsynth
: ./postsynth\n"
;
trykke
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n"
;
}
elsif
( $state eq "postlayout"
)
{
print OUT2 “postlayout : ./postlayout\n” ;
}
andet
{
print "Simuleringstilstand mangler \n" ;
}
foreach $i (nøgler %LIB)
{
#print "Nøgle : $i Værdi : $LIB{$i} \n" ;
print OUT2 “$i : ./$i\n” ;
}
print OUT1 “\n\n” ;
print OUT1 "./simv -l run.log\n" ;
print OUT2 “DEFAULT : ./work\n” ;
nærme sigFILE;
luk OUT1;
luk OUT2;
}
Revisionshistorik (Microchip login
Revisionshistorikken beskriver de ændringer, der blev implementeret i dokumentet. Ændringerne
er opført efter revision, startende med den seneste publikation.
| Revision | Dato | Beskrivelse |
| A | 12/2023 | Følgende ændringer er foretaget i denne revision: • Dokument konverteret til Microchip skabelon. Indledende revision. • Opdateret afsnit 5. Siemens QuestaSim Setup/ModelSim Setup til at inkludere en ny note, der forklarer indvirkningen på synlighed under simulering og optimering. |
Mikrochip FPGA-understøttelse
Microchip FPGA-produktgruppen støtter sine produkter med forskellige supporttjenester, herunder kundeservice, teknisk kundesupportcenter, et webwebsted og verdensomspændende salgskontorer.
Kunder foreslås at besøge Microchips onlineressourcer, før de kontakter support, da det er meget sandsynligt, at deres forespørgsler allerede er blevet besvaret.
Kontakt teknisk supportcenter via website kl www.microchip.com/support. Nævn FPGA-enhedens varenummer, vælg passende sagskategori, og upload design files, mens du opretter en teknisk supportsag.
Kontakt kundeservice for ikke-teknisk produktsupport, såsom produktpriser, produktopgraderinger, opdateringsoplysninger, ordrestatus og godkendelse.
- Fra Nordamerika, ring 800.262.1060
- Fra resten af verden, ring på 650.318.4460
- Fax, hvor som helst i verden, 650.318.8044
Mikrochip information
Mikrochippen Webwebsted
Microchip yder online support via vores website kl www.microchip.com/. Denne website bruges til at lave files og information let tilgængelig for kunderne. Noget af det tilgængelige indhold inkluderer:
- Produktsupport – Datablade og errata, applikationsnoter og sample-programmer, designressourcer, brugervejledninger og hardwaresupportdokumenter, seneste softwareudgivelser og arkiveret software
- Generel teknisk support – ofte stillede spørgsmål (ofte stillede spørgsmål), anmodninger om teknisk support, online diskussionsgrupper, medlemsliste for Microchip-designpartnerprogram
- Business of Microchip – Produktvælger- og bestillingsvejledninger, seneste Microchip-pressemeddelelser, oversigt over seminarer og arrangementer, lister over Microchip salgskontorer, distributører og fabriksrepræsentanter
Produktændringsmeddelelsesservice
Microchips underretningstjeneste for produktændringer hjælper med at holde kunderne opdateret på Microchip-produkter. Abonnenter vil modtage e-mail-meddelelser, når der er ændringer, opdateringer, revisioner eller fejl relateret til en specificeret produktfamilie eller udviklingsværktøj af interesse.
For at registrere, gå til www.microchip.com/pcn og følg registreringsinstruktionerne.
Kundesupport
Brugere af Microchip-produkter kan modtage assistance gennem flere kanaler:
- Distributør eller repræsentant
- Lokalt salgskontor
- Embedded Solutions Engineer (ESE)
- Teknisk support
Kunder bør kontakte deres distributør, repræsentant eller ESE for at få support. Lokale salgskontorer er også tilgængelige for at hjælpe kunder. En liste over salgskontorer og lokationer er inkluderet i dette dokument.
Teknisk support er tilgængelig via webwebsted på: www.microchip.com/support
Mikrochip-enheder kodebeskyttelsesfunktion
Bemærk følgende detaljer om kodebeskyttelsesfunktionen på Microchip-produkter:
- Microchip-produkter opfylder specifikationerne i deres særlige Microchip-datablad.
- Microchip mener, at dens familie af produkter er sikre, når de bruges på den tilsigtede måde, inden for driftsspecifikationerne og under normale forhold.
- Microchip værdsætter og beskytter aggressivt sine intellektuelle ejendomsrettigheder. Forsøg på at bryde kodebeskyttelsesfunktionerne i Microchip-produktet er strengt forbudt og kan være i strid med Digital Millennium Copyright Act.
- Hverken Microchip eller nogen anden halvlederproducent kan garantere sikkerheden af deres kode. Kodebeskyttelse betyder ikke, at vi garanterer, at produktet er "ubrydeligt".
Kodebeskyttelse er i konstant udvikling. Microchip er forpligtet til løbende at forbedre kodebeskyttelsesfunktionerne i vores produkter.
Juridisk meddelelse
Denne publikation og oplysningerne heri må kun bruges med Microchip-produkter, herunder til at designe, teste og integrere Microchip-produkter med din applikation. Brug af disse oplysninger på anden måde overtræder disse vilkår. Oplysninger om enhedsapplikationer gives kun for din bekvemmelighed og kan blive afløst af opdateringer. Det er dit ansvar at sikre, at din ansøgning lever op til dine specifikationer. Kontakt dit lokale Microchip salgskontor for yderligere support, eller få yderligere support på www.microchip.com/en-us/support/design-help/client-support-services.
DISSE OPLYSNINGER LEVERES AF MICROCHIP "SOM DE ER". MICROCHIP GIVER INGEN REPRÆSENTATIONER ELLER GARANTIER AF NOGEN ART, HVERKEN UDTRYKKELIGE ELLER UNDERFORSTÅEDE, SKRIFTLIGE ELLER mundtlige, LOVBESTEMMET ELLER ANDEN MÅDE, RELATET TIL OPLYSNINGERNE, INKLUSIVE MEN IKKE BEGRÆNSET TIL NOGEN STILTIENDE GARANTIER, GARANTIER OG GARANTIER. EGNETHED TIL ET BESTEMT FORMÅL ELLER GARANTIER RELATET TIL DETS TILSTAND, KVALITET ELLER YDELSE.
MICROCHIP VIL UNDER INGEN OMSTÆNDIGHEDER VÆRE ANSVARLIG FOR NOGEN INDIREKTE, SÆRLIGE, STRAFFENDE, TILFÆLDELIGE ELLER FØLGETAB, SKADER, OMKOSTNINGER ELLER UDGIFTER AF NOGEN ART, SOM ER RELATET TIL OPLYSNINGERNE ELLER DERES ANVENDELSE, UNDER ANDET ELLER ARGANG. MULIGHEDEN ELLER SKADERNE ER FORUDSIGELIGE. I DET FULDSTÆNDE OMFANG, DET ER TILLADT AF LOVEN, VIL MICROCHIPS SAMLEDE ANSVAR PÅ ALLE KRAV PÅ NOGEN MÅDE RELATET TIL INFORMATIONEN ELLER DERES ANVENDELSE IKKE OVERstige BELØBET, HVIS NOGET, SOM DU HAR BETALT DIREKTE TIL MICRATIONOCHIP.
Brug af Microchip-enheder i livsstøtte- og/eller sikkerhedsapplikationer er helt på købers risiko, og køberen indvilliger i at forsvare, skadesløsholde og holde Microchip skadesløs fra enhver skade, krav, sager eller udgifter som følge af sådan brug. Ingen licenser videregives, implicit eller på anden måde, under nogen af Microchips intellektuelle ejendomsrettigheder, medmindre andet er angivet.
Varemærker
Mikrochipnavnet og logoet, mikrochiplogoet, Adaptec, AVR, AVR-logoet, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron og XMEGA er registrerede varemærker tilhørende Microchip Technology Incorporated i USA og andre lande.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime og ZL er registrerede varemærker tilhørende Microchip Technology Incorporated i USA
Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programmering, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect og ZENA er varemærker tilhørende Microchip Technology Incorporated
i USA og andre lande.
SQTP er et servicemærke tilhørende Microchip Technology Incorporated i USA
Adaptec-logoet, Frequency on Demand, Silicon Storage Technology og Symmcom er registrerede varemærker tilhørende Microchip Technology Inc. i andre lande.
GestIC er et registreret varemærke tilhørende Microchip Technology Germany II GmbH & Co. KG, et datterselskab af Microchip Technology Inc., i andre lande.
Alle andre varemærker nævnt heri tilhører deres respektive virksomheder.
© 2023, Microchip Technology Incorporated og dets datterselskaber. Alle rettigheder forbeholdes.
ISBN: 978-1-6683-3694-6
Kvalitetsstyringssystem
For information om Microchips kvalitetsstyringssystemer, besøg venligst www.microchip.com/quality.
| AMERIKA | ASIEN/PACIFIK | ASIEN/PACIFIK | EUROPA |
| Virksomhedskontor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tlf.: 480-792-7200 Fax: 480-792-7277 Teknisk support: www.microchip.com/support Web Adresse: www.microchip.com Atlanta Duluth, GA Tlf.: 678-957-9614 Fax: 678-957-1455 Austin, TX Tlf.: 512-257-3370 Boston Westborough, MA Tlf.: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tlf.: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tlf.: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tlf.: 248-848-4000 Houston, TX Tlf.: 281-894-5983 Indianapolis Noblesville, IN Tlf.: 317-773-8323 Fax: 317-773-5453 Tlf.: 317-536-2380 Los Angeles Mission Viejo, CA Tlf.: 949-462-9523 Fax: 949-462-9608 Tlf.: 951-273-7800 Raleigh, NC Tlf.: 919-844-7510 New York, NY Tlf.: 631-435-6000 San Jose, CA Tlf.: 408-735-9110 Tlf.: 408-436-4270 Canada – Toronto Tlf.: 905-695-1980 Fax: 905-695-2078 |
Australien – Sydney Tlf.: 61-2-9868-6733 Kina – Beijing Tlf.: 86-10-8569-7000 Kina – Chengdu Tlf.: 86-28-8665-5511 Kina – Chongqing Tlf.: 86-23-8980-9588 Kina – Dongguan Tlf.: 86-769-8702-9880 Kina – Guangzhou Tlf.: 86-20-8755-8029 Kina – Hangzhou Tlf.: 86-571-8792-8115 Kina – Hong Kong SAR Tlf.: 852-2943-5100 Kina – Nanjing Tlf.: 86-25-8473-2460 Kina – Qingdao Tlf.: 86-532-8502-7355 Kina – Shanghai Tlf.: 86-21-3326-8000 Kina – Shenyang Tlf.: 86-24-2334-2829 Kina – Shenzhen Tlf.: 86-755-8864-2200 Kina – Suzhou Tlf.: 86-186-6233-1526 Kina – Wuhan Tlf.: 86-27-5980-5300 Kina – Xian Tlf.: 86-29-8833-7252 Kina – Xiamen Tlf.: 86-592-2388138 Kina – Zhuhai Tlf.: 86-756-3210040 |
Indien – Bangalore Tlf.: 91-80-3090-4444 Indien – New Delhi Tlf.: 91-11-4160-8631 Indien - Pune Tlf.: 91-20-4121-0141 Japan – Osaka Tlf.: 81-6-6152-7160 Japan – Tokyo Tlf.: 81-3-6880- 3770 Korea – Daegu Tlf.: 82-53-744-4301 Korea – Seoul Tlf.: 82-2-554-7200 Malaysia - Kuala Lumpur Tlf.: 60-3-7651-7906 Malaysia – Penang Tlf.: 60-4-227-8870 Filippinerne – Manila Tlf.: 63-2-634-9065 Singapore Tlf.: 65-6334-8870 Taiwan – Hsin Chu Tlf.: 886-3-577-8366 Taiwan – Kaohsiung Tlf.: 886-7-213-7830 Taiwan - Taipei Tlf.: 886-2-2508-8600 Thailand – Bangkok Tlf.: 66-2-694-1351 Vietnam – Ho Chi Minh Tlf.: 84-28-5448-2100 |
Østrig – Wels Tlf.: 43-7242-2244-39 Fax: 43-7242-2244-393 Danmark – København Tlf.: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tlf.: 358-9-4520-820 Frankrig – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Tyskland – Garching Tlf.: 49-8931-9700 Tyskland – Haan Tlf.: 49-2129-3766400 Tyskland – Heilbronn Tlf.: 49-7131-72400 Tyskland – Karlsruhe Tlf.: 49-721-625370 Tyskland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Tyskland – Rosenheim Tlf.: 49-8031-354-560 Israel – Ra'anana Tlf.: 972-9-744-7705 Italien – Milano Tlf.: 39-0331-742611 Fax: 39-0331-466781 Italien – Padova Tlf.: 39-049-7625286 Holland – Drunen Tlf.: 31-416-690399 Fax: 31-416-690340 Norge – Trondheim Tlf.: 47-72884388 Polen – Warszawa Tlf.: 48-22-3325737 Rumænien – Bukarest Tel: 40-21-407-87-50 Spanien - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sverige – Göteborg Tel: 46-31-704-60-40 Sverige – Stockholm Tlf.: 46-8-5090-4654 Storbritannien – Wokingham Tlf.: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. og dets datterselskaber
DS50003627A –
Dokumenter/ressourcer
 |
MICROCHIP Libero SoC Simulation Library Software [pdfBrugervejledning DS50003627A, Libero SoC Simulation Library Software, SoC Simulation Library Software, Simulation Library Software, Library Software, Software |
