Libero SoC Simulation
Номын сангийн тохиргооны заавар
Танилцуулга
Энэхүү баримт бичгийн зорилго нь Libero SoC төслийг оролт болгон ашиглан симуляцийн орчинг бүрдүүлэх журмыг тайлбарлах явдал юм. Энэхүү баримт бичиг нь Libero SoC v11.9 болон шинэ програм хангамжийн хувилбаруудад ашиглахад зориулагдсан урьдчилан эмхэтгэсэн номын сангуудтай тохирч байна. Өгөгдсөн сангуудыг Verilog-д зориулан эмхэтгэсэн. VHDL хэрэглэгчид холимог горимын симуляцийг зөвшөөрдөг лиценз шаарддаг.
Эмхэтгэсэн загварчлалын сангууд нь дараах хэрэгслүүдэд зориулагдсан:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise болон Xcelium
- Siemens QuestaSim
- Synopsys VCS
Өөр симулятор авах номын сан хүсэх бол холбоо барина уу Микрочипийн техникийн дэмжлэг.
Libero SoC интеграци
Libero SoC нь run.do үүсгэх замаар ModelSim ME ашиглан симуляцийг дэмждэг file. Энэ file нь ModelSim ME/ModelSim Pro ME нь симуляцийг тохируулах, ажиллуулахад ашиглагддаг. Бусад симуляцийн хэрэгслийг ашиглахын тулд та ModelSim ME/ModelSim Pro ME run.do үүсгэж, Tcl скриптийг өөрчилж болно. file өөрийн симуляторт тохирох командуудыг ашиглах.
1.1 Libero SoC Tcl File Үе (Асуулт асуу)
Libero SoC дээр дизайн үүсгэж, үүсгэсний дараа дизайны бүх үе шатанд (presynth, postsynth, post-layout) ModelSim ME/ModelSim Pro ME симуляцийг эхлүүлнэ үү. Энэ алхам нь run.do-г үүсгэдэг file загварын үе шат бүрт ModelSim ME/ModelSim Pro ME-д зориулагдсан.
Чухал: Симуляцийн гүйлт бүрийг эхлүүлсний дараа автоматаар үүсгэсэн run.do нэрийг өөрчил file Libero SoC үүнийг дарж бичихээс урьдчилан сэргийлэхийн тулд симуляцийн лавлах дор file. Жишээ ньample, the files-ийн нэрийг presynth_run.do, postsynth_run.do болон postlayout_run.do болгон өөрчилж болно.
Active-HDL болон Riviera-Pro-д зориулсан Aldec тохиргоо (Асуулт асуу)
run.do file ModelSim ME/ModelSim Pro ME-д ашигладаг Aldec симуляторуудыг ашиглан загварчлалд ашиглаж болно.
2.1 Орчны хувьсагч (Асуулт асуу)
Орчны хувьсагчаа лиценздээ тохируулна уу file байршил:
LM_LICENSE_FILE: лицензийн серверт заагч оруулах ёстой.
2.2 Эмхэтгэсэн номын санг татаж авах (Асуулт асуу)
Microchip-ээс Aldec Active-HDL болон Aldec Riviera-PRO-н сангуудыг татаж аваарай. webсайт.
2.3 Aldec симуляцид зориулж run.do хөрвүүлэх (Асуулт асуу)
run.do fileActive-HDL болон Riviera-Pro хэрэгслийг ашиглан загварчлал хийхэд зориулж Libero SoC-аас үүсгэсэн s-ийг Active-HDL болон Riviera-Pro ашиглан нэг удаагийн өөрчлөлтөөр симуляцид ашиглаж болно. Дараах хүснэгтэд ModelSim run.do дээр өөрчлөх Aldec-тэй тэнцэх командуудыг жагсаав file.
Хүснэгт 2-1. Aldec-ийн эквивалент командууд
| ModelSim | Идэвхтэй - HDL |
| влог | алог |
| vcom | acom |
| vlib | алиб |
| vsim | Асим |
| vmap | amap |
Дараах байдлаар байнаampAldec симуляторуудтай холбоотой le run.do.
- Одоогийн ажлын лавлахын байршлыг тохируулна уу.
dsn тохируулах - Ажиллаж буй номын сангийн нэрийг тохируулж, байршлыг нь зурж, дараа нь Microchip FPGA гэр бүлийн байршлыг зураглана
урьдчилан эмхэтгэсэн номын сангууд (жишээ ньample, SmartFusion2) дээр нь таны дизайн ажиллаж байна.
алиб пресинт
amap presynth presynth
amap SmartFusion2 - Шаардлагатай бүх HDL-ийг эмхэтгэ fileшаардлагатай номын сан бүхий дизайнд ашигласан.
alog –work presynth temp.v (Verilog-д зориулсан)
alog –work presynth testbench.v
acom – ажлын presynth temp.vhd (Vhdl-д зориулсан)
acom –work presynth testbench.vhd - Дизайныг загварчлах.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
10us ажиллуул
2.4 Мэдэгдэж буй асуудлууд (Асуулт асуу)
Энэ хэсэгт мэдэгдэж байгаа асуудал, хязгаарлалтуудыг жагсаав.
- Riviera-PRO ашиглан эмхэтгэсэн сангууд нь платформд зориулагдсан байдаг (өөрөөр хэлбэл 64 битийн сангууд 32 битийн платформ дээр ажиллах боломжгүй ба эсрэгээр).
- SERDES/MDDR/FDDR агуулсан дизайны хувьд run.do дээрээ дараах сонголтыг ашиглана уу fileзагваруудаа эмхэтгэсний дараа симуляцийг ажиллуулах явцад:
– Идэвхтэй-HDL: asim –o2
– Riviera-PRO: asim –O2 (үйлдвэрлэлийн өмнөх болон дараах загварчлалын хувьд) болон asim –O5 (зохион байгуулалтын дараах загварчлалын хувьд)
Active-HDL болон Riviera-Pro-д зориулсан Aldec тохиргоонд дараах хүлээгдэж буй SAR-ууд байна. Дэлгэрэнгүй мэдээлэл авахыг хүсвэл холбогдоно уу Микрочипийн техникийн дэмжлэг. - SAR 49908 – Идэвхтэй-HDL: Математикийн блок симуляцийн VHDL алдаа
- SAR 50627 – Riviera-PRO 2013.02: SERDES загварын загварчлалын алдаа
- SAR 50461 – Riviera-PRO: симуляцид asim -O2/-O5 сонголт
Cadence Incisive тохиргоо (Асуулт асуу)
Та скрипт үүсгэх хэрэгтэй file -ийг ажиллуулахын тулд ModelSim ME/ModelSim Pro ME run.do-тай төстэй
Cadence Incisive симулятор. Эдгээр алхмуудыг дагаж скрипт үүсгэ file NCSim эсвэл скриптийг ашиглана уу file
ModelSim ME/ModelSim Pro ME run.do-г хөрвүүлэхэд зориулагдсан files тохиргоонд оруулна files
NCSim ашиглан симуляцийг ажиллуулах шаардлагатай.
Чухал: Каденц Incisive Enterprise-ийн шинэ хувилбаруудыг гаргахаа больсон
симулятор болон Xcelium симуляторыг дэмжиж эхэлсэн.
3.1 Орчны хувьсагчид (Асуулт асуу)
Cadence Incisive симуляторыг ажиллуулахын тулд дараах орчны хувьсагчдыг тохируулна уу:
- LM_LICENSE_FILE: лицензийн заагчийг агуулсан байх ёстой file.
- cds_root: Cadence Incisive суулгацын үндсэн лавлах байршлыг зааж өгөх ёстой.
- PATH: cds_root-ын зааж өгсөн хэрэгслийн лавлах дор байрлах хогийн цэгийг зааж өгөх ёстой.
$cds_root/tools/bin/64bit (64 битийн машинд, 32 битийн машинд $cds_root/tools/bin).
64 бит ба 32 бит үйлдлийн системүүдийн хооронд шилжих тохиолдолд симуляцийн орчинг тохируулах гурван арга байдаг.
Тохиолдол 1: PATH хувьсагч
Дараах тушаалыг ажиллуулна уу:
64 битийн машинуудын хувьд зам = (install_dir/tools/bin/64bit $path) тохируулах ба
32 битийн машинуудын хувьд зам = (install_dir/tools/bin $path) тохируулна
Тохиолдол 2: -64 битийн командын мөрийн сонголтыг ашиглах
64 битийн гүйцэтгэгдэх файлыг дуудахын тулд командын мөрөнд -64 битийн сонголтыг зааж өгнө үү.
Тохиолдол 3: INCA_64BIT эсвэл CDS_AUTO_64BIT орчны хувьсагчийг тохируулах
INCA_64BIT хувьсагчийг логик гэж үздэг. Та энэ хувьсагчийг дурын утга эсвэл хоосон мөр болгон тохируулж болно.
setenv INCA_64BIT
Чухал: The INCA_64BIT орчны хувьсагч нь IC хэрэгсэл гэх мэт бусад Cadence хэрэгслүүдэд нөлөөлөхгүй. Гэхдээ Incisive хэрэгслүүдийн хувьд INCA_64BIT хувьсагч нь CDS_AUTO_64BIT орчны хувьсагчийн тохиргоог дарна. Хэрэв INCA_64BIT орчны хувьсагчийг тохируулсан бол бүх Incisive хэрэгслүүд 64 битийн горимд ажиллана. setenv CDS_AUTO_64BIT ОРУУЛАХ:INCA
Чухал: The INCA мөр нь том үсгээр бичигдсэн байх ёстой. Бүх гүйцэтгэгдэх файлууд нь 32 битийн горим эсвэл 64 битийн горимд ажиллах ёстой бөгөөд хувьсагчийг дараах байдлаар нэг гүйцэтгэгдэх боломжтой болгож болохгүй.
setenv CDS_AUTO_64BIT ОРУУЛАХ:ncelab
IC хэрэгслүүд гэх мэт бусад Cadence хэрэгслүүд нь 64 битийн эсвэл 32 битийн гүйцэтгэгдэх файлуудын сонголтыг хянахын тулд CDS_AUTO_64BIT орчны хувьсагчийг ашигладаг. Дараах хүснэгтэд CDS_AUTO_64BIT хувьсагчийг Incisive хэрэгслүүд болон IC хэрэгслүүдийг бүх горимд ажиллуулахын тулд хэрхэн тохируулахыг харуулав.
Хүснэгт 3-1. CDS_AUTO_64BIT хувьсагч
| CDS_AUTO_64BIT хувьсагч | Зүсэх хэрэгсэл | IC хэрэгслүүд |
| setenv CDS_AUTO_64BIT БҮГД | 64 бит | 64 бит |
| setenv CDS_AUTO_64BIT ҮГҮЙ | 32 бит | 32 бит |
| setenv CDS_AUTO_64BIT ОРУУЛАХ:ic_binary | 64 бит | 32 бит |
| setenv CDS_AUTO_64BIT ОРУУЛАХ:INCA | 32 бит | 64 бит |
Чухал: Бүх Incisive хэрэгслүүд нь 32 битийн горим эсвэл 64 битийн горимд ажиллах ёстой бөгөөд дараах байдлаар тодорхой гүйцэтгэгдэх файлыг хасч EXCLUDE бүү ашигла: setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Хэрэв та CDS_AUTO_64BIT хувьсагчийг Incisive хэрэгслүүдийг (setenv CDS_AUTO_64BIT EXCLUDE:INCA) хасахаар тохируулсан бол бүх Incisive хэрэгслүүд 32 битийн горимд ажиллана. Гэсэн хэдий ч -64bit тушаалын мөрийн сонголт нь орчны хувьсагчийг хүчингүй болгодог.
Дараах тохиргоо files нь таны өгөгдлийг удирдах, симуляцийн хэрэгсэл, хэрэгслүүдийн ажиллагааг хянахад тусална:
- Номын сангийн зураглал file (cds.lib)—Таны дизайны байршлын логик нэрийг тодорхойлно.
- Номын сангууд ба тэдгээрийг физик лавлах нэртэй холбодог.
- Хувьсагч file (hdl.var) — Симуляцийн хэрэгсэл болон хэрэгслүүдийн үйл ажиллагаанд нөлөөлөх хувьсагчдыг тодорхойлдог.
3.2 Эмхэтгэсэн номын санг татаж авах (Асуулт асуу)
Microsemi-ээс Cadence Incisive-ийн сангуудыг татаж аваарай webсайт.
3.3 NCSim скрипт үүсгэх File (Асуулт асуу)
run.do-ийн хуулбарыг үүсгэсний дараа files, NCSim ашиглан өөрийн симуляцийг ажиллуулахын тулд эдгээр алхмуудыг гүйцэтгэнэ үү:
- cds.lib үүсгэх file Энэ нь хандах боломжтой номын сангууд болон тэдгээрийн байршлыг тодорхойлдог. The file номын сангийн логик нэрийг тэдгээрийн физик лавлах замд буулгах мэдэгдлүүдийг агуулдаг. Жишээ ньampХэрэв та presynth симуляцийг ажиллуулж байгаа бол cds.lib file дараах код блокт үзүүлсэн шиг бичигдсэн байна.
presynth ./presynth-ийг тодорхойл
COREAHBLITE_LIB ./COREAHBLITE_LIB-Г ТОДОРХОЙЛОЛТ
smartfusion2-г ТОДОРХОЙЛОХ - hdl.var үүсгэх file, нэмэлт тохиргоо file Энэ нь тохиргооны хувьсагчдыг агуулсан бөгөөд таны дизайны орчин хэрхэн тохируулагдсаныг тодорхойлдог. Дараах хувьсагч files багтсан болно:
– Хөрвүүлэгч эмхэтгэсэн объектууд болон бусад үүсмэл өгөгдлийг хадгалах ажлын номын санг тодорхойлоход ашигладаг хувьсагчууд.
– Verilog-ийн хувьд хувьсагч (LIB_MAP, VIEW_MAP, WORK) нь номын сангууд болон views нь боловсруулагч тохиолдлуудыг шийдвэрлэх үед хайх.
– Хөрвүүлэгч, боловсруулагч, симулятор командын мөрийн сонголтууд болон аргументуудыг тодорхойлох боломжийг олгодог хувьсагчид.
Presynth симуляцийн тохиолдолд example дээр үзүүлсэн, Бид гурван RTL байна гэж хэлье files: av, bv, testbench.v, тэдгээрийг presynth, COREAHBLITE_LIB болон presynth номын санд тус тус хөрвүүлэх шаардлагатай. hdl.var file дараах код блокт үзүүлсэн шиг бичиж болно.
Presynth АЖЛЫГ ТОДОРХОЙЛО
PROJECT_DIR-г тодорхойл files>
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
LIB_MAP-г ТОДОРХОЙЛОЛТ ($LIB_MAP, + => presynth) - Дизайныг эмхэтгэх filencvlog сонголтыг ашиглаж байна.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - ncelab ашиглан дизайныг боловсруулах. Боловсруулагч нь дизайн дахь загварчлал, тохиргооны мэдээлэлд үндэслэн дизайны шатлалыг бий болгож, дохионы холболтыг бий болгож, дизайны бүх объектын анхны утгыг тооцоолно. Боловсруулсан дизайны шатлал нь симуляцийн агшин зуурын агшинд хадгалагддаг бөгөөд энэ нь симуляторын загварчлалыг ажиллуулахад ашигладаг таны дизайны дүрслэл юм.
ncelab –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
хандалт + rwc - status worklib. : модуль
Загварын дараах загварчлалын үеийн боловсруулалт
Байршлын дараах загварчлалын хувьд эхлээд SDF file ncsdfc командыг ашиглан боловсруулахын өмнө эмхэтгэх шаардлагатай.
ncsdfcfileнэр>.sdf – гаралтfileнэр>.sdf.X
Боловсруулах явцад хөрвүүлсэн SDF гаралтыг –autosdf сонголттойгоор дараах кодын блокт үзүүлсэн шиг ашиглана уу.
ncelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 – хандалт + rwc – status worklib. :модуль –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file дараах код блокт үзүүлсэн шиг байх ёстой.
эмхэтгэсэн_SDF_FILE = " file>” - ncsim ашиглан дуурайх. Боловсруулсны дараа симуляцийн агшин зуурын зургийг үүсгэсэн бөгөөд үүнийг симуляцид зориулж ncsim ачаална. Та багц горим эсвэл GUI горимд ажиллах боломжтой.
ncsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log -
errormax 15 - status worklib. : модуль
Чухал: Эмхэтгэх, боловсруулах, дуурайлган хийх дээрх гурван алхмыг бүрхүүлийн скрипт болгон хийж болно. file тушаалын мөрөөс эх сурвалжаас авсан. Эдгээр гурван алхамыг ашиглахын оронд дараах код блокт үзүүлсэн шиг ncverilog эсвэл irun сонголтыг ашиглан дизайныг нэг алхамаар дуурайж болно.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileдизайнд ашигласан >
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
дизайнд ашигласан>
3.3.1 Мэдэгдэж буй асуудлууд (Асуулт асуу)
Testbench-ийн тойрон гарах арга зам
Хэрэглэгчийн үүсгэсэн testbench дэх цагийн давтамжийг зааж өгөхийн тулд дараах мэдэгдлийг ашиглах эсвэл Libero SoC-ийн үүсгэсэн анхдагч testbench нь NCSim-тэй ажиллахгүй.
үргэлж @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Симуляцийг ажиллуулахын тулд дараах байдлаар өөрчилнө үү:
үргэлж #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Чухал: Эмхэтгэсэн NCSim-д зориулсан сангууд нь платформд зориулагдсан байдаг (жишээ нь 64 битийн сангууд 32 битийн платформтой тохирохгүй ба эсрэгээр).
MSS болон SERDES-ийг ашиглан синхрончлолын дараах болон зохион байгуулалтын дараах симуляцууд MSS блок агуулсан дизайны дараах симуляц эсвэл SERDES ашиглан дизайны дараах загварчлалыг ажиллуулж байх үед -libmap сонголт байвал BFM симуляци ажиллахгүй.
боловсруулах явцад тодорхойлоогүй. Учир нь боловсруулах явцад MSS-г ажлын сангаас (анхдагч холболт болон worklib нь postsynth/post-layout учраас) шийдвэрлэдэг бөгөөд энэ нь зүгээр л Тогтмол функц юм.
MSS-г шийдвэрлэхийн тулд ncelab командыг дараах кодын блокт үзүүлсэн шиг бичих ёстой
SmartFusion2 урьдчилан эмхэтгэсэн номын сангийн блок.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
болон lib.map file дараах байдлаар байх ёстой:
cfg1 тохиргоо;
дизайн ;
анхдагч liblist smartfusion2 ;
endconfig
Энэ нь SmartFusion2 номын сангийн дурын нүдийг ажлын номын сангаас, өөрөөр хэлбэл postsynth/post-layout руу харахаас өмнө шийддэг.
-libmap сонголтыг загварчлал болгонд (presynth, postsynth, post-layout) боловсруулах явцад анхдагч байдлаар ашиглаж болно. Энэ нь номын сангаас авсан тохиолдлуудыг шийдвэрлэхээс үүдэлтэй симуляцийн асуудлаас зайлсхийдэг.
ncelab: *F,INTERR: ДОТООД ҮЗҮҮЛЭЛТ
Энэхүү ncelab хэрэглүүрийн үл хамаарах зүйл нь –libmap сонголтыг ашиглан синхрончлолын дараах болон зохион байгуулалтын дараах симуляцийн үед SmartFusion 2 болон IGLOO 2 дахь FDDR агуулсан загварт зориулсан анхааруулга юм.
Чухал: Энэ асуудлыг Cadence тусламжийн багт мэдээлсэн (SAR 52113).
3.4 Сample Tcl болон Shell Script Fileс (Асуулт асуу)
Дараахь files нь тохиргоо юм fileдизайн болон бүрхүүлийн скриптийг тохируулахад шаардлагатай file NCSim командуудыг ажиллуулахад зориулагдсан.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
COREAHBLITE_LIB ./COREAHBLITE_LIB-Г ТОДОРХОЙЛОЛТ
presynth ./presynth-ийг тодорхойл
Hdl.var
Presynth АЖЛЫГ ТОДОРХОЙЛО
PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/ ТОДОРХОЙЛОХ
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_masterstagev => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_slavestagev => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite.v => COREAHBLITE_LIB )
LIB_MAP-Г ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth)
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth)
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth)
LIB_MAP-Г ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/ ТОДОРХОЙЛОЛТ
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОЛТ ($LIB_MAP, + => presynth)
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagэ.в
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagэ.в
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-ажлын presynth -логfile ncelab.log -errormax 15 - хандалт + rwc - статус presynth.testbench: модуль
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -логfile ncsim.log -errormax 15 -status presynth.testbench:модуль
3.5 Автоматжуулалт (Асуулт асуу)
Дараах скрипт file ModelSim run.do-г хөрвүүлдэг fileтохиргоонд оруулна fileNCSim ашиглан симуляцийг ажиллуулахад шаардлагатай.
Скрипт File Хэрэглээ
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Cadence_Урьдчилан эмхэтгэсэн_номын сангуудын байршил
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### #########################################
#################
#Хэрэглээ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Гэр бүлийн урьдчилан эмхэтгэсэн_номын сангийн байршил#
############################################### #########################################
#################
POSIX ашиглах;
хатуу хэрэглэх;
миний ($presynth, $postsynth, $postlayout, $Family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
дэд questa_parser {
миний $ModelSim_run_do = $_[0];
миний $actel_family = $_[1];
миний $lib_location = $_[2];
миний $төлөв;
хэрэв (-e “$ModelSim_run_do”)
{
нээлттэй (INFILE,"$ModelSim_run_do");
миний @ModelSim_run_do =FILE>;
миний $ шугам;
хэрэв ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
нээлттэй (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
нээлттэй (OUTFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
нээлттэй (OUTFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} өөр
{
хэвлэх “Буруу оролт өгсөн file\n”;
хэвлэх “#Хэрэглээ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Номын сангийн_байршил\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Ерөнхий үйл ажиллагаа
$line =~ s/..\/дизайнер.*симуляци\///г;
$line =~ s/$state/$state\_questa/g;
#хэвлэхFILE “$мөр \n”;
хэрэв ($ шугам =~ m/vmap\s+.*($actel_family)/)
{
хэвлэхFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
хэвлэхFILE “$мөр \n”;
} elsif ($мөр =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
хэвлэхFILE “$мөр \n”;
} өөр
{
хэвлэхFILE “$мөр \n”;
}
}
хаах(INFILE);
хаах(ГАРААFILE);
} өөр {
хэвлэх “$ModelSim_run_do байхгүй байна. Дахин симуляци хийх \n”;
}
}
Cadence Xcelium тохиргоо (Микрочипээр нэвтрэх)
Та скрипт үүсгэх хэрэгтэй file Cadence Xcelium симуляторыг ажиллуулахын тулд ModelSim ME/ModelSim Pro ME run.do-тай төстэй. Эдгээр алхмуудыг дагаж скрипт үүсгэ file Xcelium-д зориулж эсвэл скриптийг ашиглана уу file ModelSim ME/ModelSim Pro ME run.do-г хөрвүүлэхэд зориулагдсан files тохиргоонд оруулна fileXcelium ашиглан симуляцийг ажиллуулахад шаардлагатай.
4.1 Орчны хувьсагчид (Асуулт асуу)
Cadence Xcelium-г ажиллуулахын тулд дараах орчны хувьсагчдыг тохируулна уу:
- LM_LICENSE_FILE: лицензийн заагчийг агуулсан байх ёстой file.
- cds_root: Cadence Incisive Installation-н үндсэн лавлах байршлыг зааж өгөх ёстой.
- PATH: cds_root-ээр заасан хэрэгслүүдийн лавлах доор байрлах хогийн цэгийг зааж өгөх ёстой (өөрөөр хэлбэл
$cds_root/tools/bin/64bit (64 битийн машинд, $cds_root/tools/bin 32 битийн хувьд)
машин).
64 бит ба 32 бит үйлдлийн системүүдийн хооронд шилжих тохиолдолд симуляцийн орчинг тохируулах гурван арга байдаг.
Тохиолдол 1: PATH хувьсагч
64 битийн машинуудын хувьд зам = (install_dir/tools/bin/64bit $path) тохируулах ба
32 битийн машинуудын хувьд зам = (install_dir/tools/bin $path) тохируулна
Тохиолдол 2: -64 битийн командын мөрийн сонголтыг ашиглах
64 битийн гүйцэтгэх файлыг дуудахын тулд командын мөрөнд -64 битийн сонголтыг зааж өгнө үү.
Тохиолдол 3: INCA_64BIT эсвэл CDS_AUTO_64BIT орчны хувьсагчийг тохируулах
INCA_64BIT хувьсагчийг логик гэж үздэг. Та энэ хувьсагчийг дурын утга эсвэл null болгож тохируулж болно
мөр.
setenv INCA_64BIT
Чухал: The INCA_64BIT орчны хувьсагч нь IC хэрэгсэл гэх мэт бусад Cadence хэрэгслүүдэд нөлөөлөхгүй. Гэхдээ Incisive хэрэгслүүдийн хувьд INCA_64BIT хувьсагч нь CDS_AUTO_64BIT орчны хувьсагчийн тохиргоог дарна. Хэрэв INCA_64BIT орчны хувьсагч et бол бүх Incisive хэрэгслүүд 64 битийн горимд ажилладаг.
setenv CDS_AUTO_64BIT ОРУУЛАХ:INCA
Чухал: The INCA мөр нь том үсгээр бичигдсэн байх ёстой. Бүх гүйцэтгэгдэх файлууд нь 2 битийн горим эсвэл 64 битийн горимд ажиллах ёстой бөгөөд хувьсагчийг дараах байдлаар нэг гүйцэтгэгдэх боломжтой болгож болохгүй.
setenv CDS_AUTO_64BIT ОРУУЛАХ:ncelab
IC хэрэгслүүд гэх мэт бусад Cadence хэрэгслүүд нь 64 битийн эсвэл 32 битийн гүйцэтгэгдэх файлуудын сонголтыг хянахын тулд CDS_AUTO_64BIT орчны хувьсагчийг ашигладаг. Дараах хүснэгтэд CDS_AUTO_64BIT хувьсагчийг Incisive хэрэгслүүд болон IC хэрэгслүүдийг бүх горимд ажиллуулахын тулд хэрхэн тохируулахыг харуулав.
Хүснэгт 4-1. CDS_AUTO_64BIT хувьсагч
| CDS_AUTO_64BIT хувьсагч | Зүсэх хэрэгсэл | IC хэрэгслүүд |
| setenv CDS_AUTO_64BIT БҮГД | 64-бит | 64-бит |
| setenv CDS_AUTO_64BIT ҮГҮЙ | 32-бит | 32-бит |
| setenv CDS_AUTO_64BIT ОРСУУЛАХ:ic_binary |
64-бит | 32-бит |
| setenv CDS_AUTO_64BIT ОРУУЛАХ:INCA | 32-бит | 64-бит |
Чухал: Бүх Incisive хэрэгслийг 32 битийн горимд эсвэл 64 битийн горимд ажиллуулах ёстой бөгөөд дараах байдлаар тодорхой гүйцэтгэгдэх файлыг хасахын тулд EXCLUDE ашиглаж болохгүй.
setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Хэрэв та CDS_AUTO_64BIT хувьсагчийг Incisive хэрэгслийг (setenv) оруулахгүй байхаар тохируулсан бол
CDS_AUTO_64BIT EXCLUDE:INCA), бүх Incisive хэрэгслийг 32 битийн горимд ажиллуулдаг. Гэсэн хэдий ч,
-64bit командын мөрийн сонголт нь орчны хувьсагчийг дарна.
Дараах тохиргоо files нь таны өгөгдлийг удирдах, симуляцийн хэрэгсэл, хэрэгслүүдийн ажиллагааг хянахад тусална:
- Номын сангийн зураглал file (cds.lib) нь таны дизайны байршлын логик нэрийг тодорхойлдог.
- Номын сангууд ба тэдгээрийг физик лавлах нэртэй холбодог.
- Хувьсагч file (hdl.var) нь симуляцийн хэрэгсэл болон хэрэгслүүдийн үйл ажиллагаанд нөлөөлөх хувьсагчдыг тодорхойлдог.
4.2 Эмхэтгэсэн номын санг татаж авах (Асуулт асуу)
Microsemi-ээс Cadence Xcelium-ийн сангуудыг татаж аваарай webсайт.
4.3 Xcelium скрипт үүсгэх file (Асуулт асуу)
run.do-ийн хуулбарыг үүсгэсний дараа files, Xcelium скрипт ашиглан симуляцийг ажиллуулахын тулд дараах алхмуудыг хийгээрэй file.
- cds.lib үүсгэх file Энэ нь аль номын санд хандах боломжтой, хаана байрлаж байгааг тодорхойлдог.
The file номын сангийн логик нэрийг тэдгээрийн физик лавлах замд буулгах мэдэгдлүүдийг агуулдаг. Жишээ ньampХэрэв та presynth симуляцийг ажиллуулж байгаа бол cds.lib file дараах код блокт үзүүлсэн шиг бичиж болно.
presynth ./presynth-ийг тодорхойл
COREAHBLITE_LIB ./COREAHBLITE_LIB-Г ТОДОРХОЙЛОЛТ
smartfusion2-г ТОДОРХОЙЛОХ - hdl.var үүсгэх file Энэ нь нэмэлт тохиргоо юм file Энэ нь тохиргооны хувьсагчдыг агуулсан бөгөөд таны дизайны орчин хэрхэн тохируулагдсаныг тодорхойлдог. Үүнд:
– Хөрвүүлэгч эмхэтгэсэн объектууд болон бусад үүсмэл өгөгдлийг хадгалах ажлын номын санг тодорхойлоход ашигладаг хувьсагчууд.
– Verilog-ийн хувьд хувьсагч (LIB_MAP, VIEW_MAP, WORK) нь номын сангууд болон views нь боловсруулагч тохиолдлуудыг шийдвэрлэх үед хайх.
– Хөрвүүлэгч, боловсруулагч, симулятор командын мөрийн сонголтууд болон аргументуудыг тодорхойлох боломжийг олгодог хувьсагчид.
Presynth симуляцийн тохиолдолд example дээр үзүүлсэн, Бид 3 RTL байна гэж хэлье files av, bv, testbench.v, тэдгээрийг presynth, COREAHBLITE_LIB болон presynth номын санд тус тус хөрвүүлэх шаардлагатай. hdl.var file дараах код блокт үзүүлсэн шиг бичиж болно.
Presynth АЖЛЫГ ТОДОРХОЙЛО
PROJECT_DIR-г тодорхойл files>
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB )
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
LIB_MAP-г ТОДОРХОЙЛОЛТ ($LIB_MAP, + => presynth) - Дизайныг эмхэтгэх filencvlog сонголтыг ашиглаж байна.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - ncelab ашиглан дизайныг боловсруулах. Боловсруулагч нь дизайн дахь загварчлал, тохиргооны мэдээлэлд үндэслэн дизайны шатлалыг бий болгож, дохионы холболтыг бий болгож, дизайны бүх объектын анхны утгыг тооцоолно. Боловсруулсан дизайны шатлал нь симуляцийн агшин зуурын агшинд хадгалагддаг бөгөөд энэ нь симуляторын загварчлалыг ажиллуулахад ашигладаг таны дизайны дүрслэл юм.
Xcelium –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
хандалт + rwc - status worklib. : модуль
Загварын дараах загварчлалын үеийн боловсруулалт
Байршлын дараах загварчлалын хувьд эхлээд SDF file ncsdfc командыг ашиглан боловсруулахын өмнө эмхэтгэх шаардлагатай.
Xceliumfileнэр>.sdf – гаралтfileнэр>.sdf.X
Боловсруулах явцад хөрвүүлсэн SDF гаралтыг –autosdf сонголттойгоор дараах кодын блокт үзүүлсэн шиг ашиглана уу.
xmelab -autosdf –Message –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 – хандалт + rwc – status worklib. :модуль –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file дараах код блокт үзүүлсэн шиг байх ёстой.
эмхэтгэсэн_SDF_FILE = " file>” - Xcelium ашиглан дуурайх. Боловсруулсны дараа симуляцийн агшин зуурын зургийг үүсгэсэн бөгөөд үүнийг симуляцид зориулж Xcelium ачаална. Үүнийг багц горим эсвэл GUI горимд ажиллуулж болно.
xmsim –Message –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log -
errormax 15 - status worklib. : модуль
Cadence Xcelium тохиргоо
Чухал: Бүгд эмхэтгэх, боловсруулах, загварчлах дээрх гурван алхмыг бүрхүүлийн скрипт болгон хийж болно file тушаалын мөрөөс эх сурвалжаас авсан. Эдгээр гурван алхмыг ашиглахын оронд дараах кодын блокт үзүүлсэн шиг ncverilog эсвэл xrun сонголтыг ашиглан дизайныг нэг алхамаар дуурайж болно.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
fileдизайнд ашигласан >
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
дизайнд ашигласан>
4.3.1 Мэдэгдэж буй асуудлууд (Асуулт асуу)
Testbench-ийн тойрон гарах арга зам
Хэрэглэгчийн үүсгэсэн testbench эсвэл Libero SoC-ийн үүсгэсэн өгөгдмөл testbench дээрх цагийн давтамжийг зааж өгөхийн тулд дараах мэдэгдлийг ашиглах нь Xcelium-тай ажиллахгүй.
үргэлж @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Симуляцийг ажиллуулахын тулд дараах байдлаар өөрчилнө үү:
үргэлж #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Чухал: Xcelium-д зориулсан эмхэтгэсэн сангууд нь платформд зориулагдсан байдаг (өөрөөр хэлбэл 64 битийн сангууд 32 битийн платформтой тохирохгүй ба эсрэгээр).
MSS болон SERDES ашиглан Postsynth болон Post-Layout загварчлал
MSS блок агуулсан дизайны дараах симуляц эсвэл SERDES ашиглан дизайны дараах загварчлалыг ажиллуулах үед боловсруулах явцад –libmap сонголтыг заагаагүй бол BFM симуляци ажиллахгүй. Учир нь боловсруулах явцад MSS-г ажлын сангаас (анхдагч холболт болон worklib нь postsynth/post-layout учраас) шийддэг бөгөөд энэ нь зүгээр л Тогтмол функц юм.
SmartFusion2 урьдчилан эмхэтгэсэн номын сангаас MSS блокыг шийдвэрлэхийн тулд ncelab командыг дараах кодын блокт үзүүлсэн шиг бичих ёстой.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
болон lib.map file дараах байдлаар байх ёстой:
cfg1 тохиргоо;
дизайн ;
анхдагч liblist smartfusion2 ;
endconfig
Энэ нь SmartFusion2 номын сангийн аливаа нүдийг ажлын номын сангаас, тухайлбал postsynth/post-layout руу харахын өмнө шийдвэрлэх ёстой.
-libmap сонголтыг загварчлал болгонд (presynth, postsynth болон post-layout) боловсруулах явцад анхдагч байдлаар ашиглаж болно. Энэ нь номын сангаас авсан тохиолдлуудыг шийдвэрлэхээс үүдэлтэй симуляцийн асуудлаас зайлсхийдэг.
xmelab: *F,INTERR: ДОТООД ҮЗҮҮЛЭЛТ
Энэхүү ncelab хэрэгслийн үл хамаарах зүйл нь SmartFusion2 болон IGLOO2 дахь FDDR агуулсан загварт зориулсан анхааруулга юм.
-libmap тохируулгыг ашиглан постсинт болон байршлын дараах загварчлалын үед.
Чухал: Энэ асуудлыг Cadence тусламжийн багт мэдээлсэн (SAR 52113).
4.4 Сample Tcl болон бүрхүүлийн скрипт fileс (Асуулт асуу)
Дараахь files нь тохиргоо юм fileдизайн болон бүрхүүлийн скриптийг тохируулахад шаардлагатай file Xcelium командуудыг ажиллуулахад зориулагдсан.
Cds.lib
smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2-г тодорхойл
COREAHBLITE_LIB ./COREAHBLITE_LIB-Г ТОДОРХОЙЛОЛТ
presynth ./presynth-ийг тодорхойл
Hdl.var
Presynth АЖЛЫГ ТОДОРХОЙЛО
PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/ ТОДОРХОЙЛОХ
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_defaultslavesm.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_masterstagev => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_slavearbiter.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_slavestagev => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite_matrix2x16.v => COREAHBLITE_LIB )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahbite.v => COREAHBLITE_LIB )
LIB_MAP-Г ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presynth)
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth)
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth)
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth)
LIB_MAP-Г ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presynth)
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth )
LIB_MAP ТОДОРХОЙЛОЛТ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth )
LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/ ТОДОРХОЙЛОЛТ
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОХ ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth )
LIB_MAP-г ТОДОРХОЙЛОЛТ ($LIB_MAP, + => presynth)
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagэ.в
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagэ.в
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Message -cdslib ./cds.lib -hdlvar ./hdl.var
-ажлын presynth -логfile ncelab.log -errormax 15 - хандалт + rwc - статус presynth.testbench: модуль
ncsim -Message -batch -cdslib ./cds.lib -hdlvar ./
hdl.var -логfile ncsim.log -errormax 15 -status presynth.testbench:модуль
4.5 Автоматжуулалт (Микрочипээр нэвтрэх)
Дараах скрипт file ModelSim run.do хөрвүүлдэг fileтохиргоонд оруулна fileXcelium ашиглан симуляцийг ажиллуулахад шаардлагатай.
Скрипт File Хэрэглээ
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Cadence_Урьдчилан эмхэтгэсэн_номын сангуудын байршил
Cadence_parser.pl
#!/usr/bin/perl -w
############################################### #########################################
#################
#Хэрэглээ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Гэр бүлийн урьдчилан эмхэтгэсэн_номын сангийн байршил#
############################################### #########################################
#################
POSIX ашиглах;
хатуу хэрэглэх;
миний ($presynth, $postsynth, $postlayout, $Family, $lib_location) = @ARGV;
&questa_parser($presynth, $family, $lib_location);
&questa_parser($postsynth, $family, $lib_location);
&questa_parser($postlayout, $family, $lib_location);
дэд questa_parser {
миний $ModelSim_run_do = $_[0];
миний $actel_family = $_[1];
миний $lib_location = $_[2];
миний $төлөв;
хэрэв (-e “$ModelSim_run_do”)
{
нээлттэй (INFILE,"$ModelSim_run_do");
миний @ModelSim_run_do =FILE>;
миний $ шугам;
хэрэв ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH`;
нээлттэй (OUTFILE,”>QUESTA_PRESYNTH/presynth_questa.do”);
$state = $1;
} elsif ($ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH`;
нээлттэй (OUTFILE,”>QUESTA_POSTSYNTH/postsynth_questa.do”);
$state = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
нээлттэй (OUTFILE,”>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$state = $1;
} өөр
{
хэвлэх “Буруу оролт өгсөн file\n”;
хэвлэх “#Хэрэглээ: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Номын сангийн_байршил\”\n”;
}
foreach $line (@ModelSim_run_do)
{
#Ерөнхий үйл ажиллагаа
$line =~ s/..\/дизайнер.*симуляци\///г;
$line =~ s/$state/$state\_questa/g;
#хэвлэхFILE “$мөр \n”;
хэрэв ($ шугам =~ m/vmap\s+.*($actel_family)/)
{
хэвлэхFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($line =~ m/vmap\s+(.*._LIB)/)
{
$line =~ s/..\/component/..\/..\/component/g;
хэвлэхFILE “$мөр \n”;
} elsif ($мөр =~ m/vsim/)
{
$line =~ s/vsim/vsim -novopt/g;
хэвлэхFILE “$мөр \n”;
} өөр
{
хэвлэхFILE “$мөр \n”;
}
}
хаах(INFILE);
хаах(ГАРААFILE);
} өөр {
хэвлэх “$ModelSim_run_do байхгүй байна. Дахин симуляци хийх \n”;
}
}
Siemens QuestaSim тохиргоо/ModelSim тохиргоо (Асуулт асуу)
run.do fileLibero SoC-аас ModelSim Microsemi Editions-ийг ашиглан симуляци хийх зорилгоор үүсгэсэн s-ийг QuestaSim/ModelSim SE/DE/PE ашиглан нэг удаагийн өөрчлөлтөөр симуляцид ашиглаж болно. ModelSim ME/ModelSim Pro ME-д run.do file, урьдчилан эмхэтгэсэн номын сангийн байршлыг өөрчлөх шаардлагатай.
Чухал:
Анхдагч байдлаар, ModelSim Pro ME-ээс бусад загварчлалын хэрэгсэл нь загварчлалын явцад дизайны оновчлолыг гүйцэтгэдэг бөгөөд энэ нь дизайны объект, оролтын өдөөлт зэрэг симуляцийн олдворуудын харагдах байдалд нөлөөлж болно.
Энэ нь ерөнхийдөө нарийн төвөгтэй симуляцийн загварчлалын ажиллах хугацааг багасгахад тустай бөгөөд өөрөө өөрийгөө шалгах тестийн хүснэгтүүдийг ашиглана. Гэхдээ анхдагч оновчлол нь бүх симуляцид тохиромжгүй, ялангуяа долгионы цонхыг ашиглан симуляцийн үр дүнг графикаар шалгахаар төлөвлөж байгаа тохиолдолд.
Энэхүү оновчлолын улмаас үүссэн асуудлуудыг шийдвэрлэхийн тулд загварчлалын явцад тохирох командууд болон холбогдох аргументуудыг нэмж загварт харагдах байдлыг сэргээх шаардлагатай. Хэрэгслийн тусгай тушаалуудыг ашиглахын тулд ашиглаж буй симуляторын баримт бичгийг харна уу.
5.1 Орчны хувьсагчид (Асуулт асуу)
Шаардлагатай орчны хувьсагчдыг доор харуулав.
- LM_LICENSE_FILE: лицензийн замыг оруулах ёстой file.
- MODEL_TECH: QuestaSim суулгацын үндсэн лавлах байршилд хүрэх замыг тодорхойлох ёстой.
- PATH: MODEL_TECH-ийн зааж өгсөн гүйцэтгэх байрлалыг зааж өгөх ёстой.
5.2 Mentor QuestaSim-д зориулж run.do хөрвүүлэх (Асуулт асуу)
run.do fileLibero SoC-аас ModelSim Microsemi Editions ашиглан симуляцид зориулж үүсгэсэн s-ийг QuestaSim/ModelSim_SE ашиглан нэг удаагийн өөрчлөлтөөр симуляцид ашиглаж болно.
Чухал: Бүгд QuestaSim ашиглан загварчилсан загварт -novopt орсон байх ёстой
run.do скрипт дэх vsim командын хамт тохируулна files.
5.3 Эмхэтгэсэн номын санг татаж авах (Асуулт асуу)
Mentor Graphics QuestaSim-д зориулсан номын санг Microsemi-с татаж аваарай webсайт.
Synopsys VCS тохиргоо (Асуулт асуу)
Microsemi-ийн санал болгож буй урсгал нь VCS дэх Elaborate and Compile урсгалд тулгуурладаг. Энэ баримт бичигт скрипт орно file Энэ нь run.do скриптийг ашигладаг files нь Libero SoC-ээр үүсгэгдэж, тохиргоог үүсгэдэг fileVCS симуляцид шаардлагатай. Бичиг үсэг file run.do ашигладаг file дараах зүйлийг хийх.
- Номын сангийн зураглал үүсгэх file, үүнийг synopsys_sim.setup ашиглан хийдэг file VCS симуляци ажиллаж байгаа нэг директорт байрладаг.
- Бүрхүүлийн скрипт үүсгэх file VCS ашиглан загвараа боловсруулж, эмхэтгэх.
6.1 Орчны хувьсагчид (Асуулт асуу)
Өөрийн тохиргоон дээр үндэслэн VCS-д тохирох орчны хувьсагчдыг тохируулна уу. VCS баримт бичгийн дагуу шаардлагатай орчны хувьсагчууд нь:
- LM_LICENSE_FILE: лицензийн серверт заагч оруулах ёстой.
- VCS_HOME: VCS суулгацын үндсэн лавлах байршлыг зааж өгөх ёстой.
- PATH: VCS_HOME лавлахын доорх хогийн сан руу заагч оруулах ёстой.
6.2 Эмхэтгэсэн номын санг татаж авах (Асуулт асуу)
Microsemi-ээс Synopsys VCS-ийн сангуудыг татаж аваарай webсайт.
6.3 VCS симуляцийн скрипт File (Асуулт асуу)
VCS-г тохируулж, дизайн болон өөр run.do-г үүсгэсний дараа fileLibero SoC-ээс авахын тулд та дараахь зүйлийг хийх ёстой.
- Номын сангийн зураглал үүсгэх file synopsys_sim.setup; энэ file дизайнд хэрэглэгдэх бүх номын сангуудын байршлыг заах зааврыг агуулдаг.
Чухал: The file нэр өөрчлөгдөх ёсгүй бөгөөд энэ нь симуляци ажиллаж байгаа нэг директорт байрлах ёстой. Энд хуучин хүн байнаample ийм a file урьдчилсан синтезийн симуляцид зориулагдсан.
АЖИЛ > ЭФАУЛТ
SmartFusion2:
presynth: ./presynth
өгөгдмөл: ./work - Өөр өөр дизайныг боловсруул fileVCS дээрх vlogan командыг ашиглан testbench зэрэг s. Эдгээр тушаалуудыг бүрхүүлийн скриптэд оруулж болно file. Дараах нь эксamprtl.v-д тодорхойлсон загварыг боловсруулахад шаардлагатай командуудын le-д тодорхойлсон testbench-тэй хамт.
testbench.v.
vlogan +v2k -work presynth rtl.v
vlogan +v2k -work presynth testbench.v - Дараах командыг ашиглан дизайныг VCS ашиглан эмхэтгэ.
vcs –sim_res=1fs presynth.testbench
Жич: The Зөв функциональ загварчлал хийхийн тулд симуляцийн цаг хугацааны нарийвчлалыг 1fs болгож тохируулах ёстой. - Дизайныг эмхэтгэсний дараа дараах командыг ашиглан симуляцийг эхлүүлнэ үү.
./simv - Арын тайлбартай симуляцийн хувьд VCS команд нь дараах кодын блокт үзүүлсэн шиг байх ёстой.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
нэр>: file path> –gui –l postlayout.log
6.4 Хязгаарлалт/Үл хамаарах зүйл (Асуулт асуу)
Дараахь нь Synopsys VCS тохиргооны хязгаарлалт/үл хамаарах зүйлүүд юм.
- VCS симуляцийг зөвхөн Libero SoC-ийн Verilog төслүүдэд ашиглах боломжтой. VCS симулятор нь Libero SoC-ийн автоматаар үүсгэсэн VHDL-ээр хангагдаагүй VHDL хэлний хатуу шаардлага тавьдаг. files.
- Та хүссэн үедээ симуляцийг зогсоохын тулд Verilog testbench дээр $finish мэдэгдэлтэй байх ёстой.
Чухал: Хэзээ симуляцийг GUI горимд ажиллуулдаг бөгөөд ажиллах хугацааг GUI-д зааж өгч болно.
6.5 Сample Tcl болон Shell Script Fileс (Асуулт асуу)
Дараах Perl нь synopsys_sim.setup-ийг автоматжуулдаг file түүнчлэн харгалзах бүрхүүлийн скрипт fileдизайныг боловсруулах, эмхэтгэх, загварчлахад шаардлагатай.
Хэрэв загвар нь MSS ашигладаг бол test.vec-г хуулна file Libero SoC төслийн симуляцийн хавтсанд VCS симуляцийн хавтсанд байрладаг. Дараах хэсгүүдэд s байнаample run.do fileхаргалзах номын сангийн зураглал болон бүрхүүлийн скрипт зэрэг Libero SoC-ээр үүсгэгдсэн fileVCS симуляцид шаардлагатай.
6.5.1 Урьдчилсан синтез (Асуулт асуу)
Presynth_run.do
ACTELLIBNAME SmartFusion2-г чимээгүйхэн тохируулна уу
PROJECT_DIR "/sqa/users/me/VCS_Tests/Test_DFF"-г чимээгүйхэн тохируулаарай
хэрэв {[file presynth/_info байдаг]} {
echo "МЭДЭЭЛЭЛ: Presynth загварчлалын номын сан аль хэдийн бий"
} өөр {
vlib presynth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -work presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog "+incdir+${PROJECT_DIR}/stimulus" - "${PROJECT_DIR}/stimulus/SD1_TB1.v"-ийн өмнөх ажлын
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
долгион нэмэх /SD1_TB1/*
log -r /* нэмэх
1000 ns ажиллуулна
presynth_main.csh
#!/bin/csh -f
PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"-г тохируулах
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
ажил/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -ажил
presynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
АЖИЛ > өгөгдмөл
SmartFusion2: /VCS/SmartFusion2
presynth: ./presynth
өгөгдмөл: ./work
6.5.2 Синтезийн дараах (Асуулт асуу)
postsynth_run.do
ACTELLIBNAME SmartFusion2-г чимээгүйхэн тохируулна уу
PROJECT_DIR "/sqa/users/Me/VCS_Tests/Test_DFF"-г чимээгүйхэн тохируулаарай
хэрэв {[file postsynth/_info байгаа]} {
echo "МЭДЭЭЛЭЛ: Симуляцийн номын сангийн постсинт аль хэдийн бий"
} өөр {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog - "${PROJECT_DIR}/synthesis/SD1.v" бичлэгийн ажлын бичлэг
vlog "+incdir+${PROJECT_DIR}/stimulus" - "${PROJECT_DIR}/stimulus/SD1_TB1.v" бичлэгийн ажлын бичлэг
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
долгион нэмэх /SD1_TB1/*
log -r /* нэмэх
1000 ns ажиллуулна
бүртгэл SD1_TB1/*
гарах
Postsynth_main.csh
#!/bin/csh -f
PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"-г тохируулах
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/синтез/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -ажил
postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
АЖИЛ > өгөгдмөл
SmartFusion2: /VCS/SmartFusion2
postsynth: ./postsynth
өгөгдмөл: ./work
6.5.3 Байршлын дараах (Асуулт асуу)
postlayout_run.do
ACTELLIBNAME SmartFusion2-г чимээгүйхэн тохируулна уу
PROJECT_DIR "E:/ModelSim_Work/Test_DFF"-г чимээгүйхэн тохируулаарай.
хэрэв {[file байна ../designer/SD1/simulation/postlayout/_info]} {
echo "МЭДЭЭЛЭЛ: Загварчлалын номын сан ../дизайнер/SD1/симуляци/суудлын зураглал аль хэдийн байна"
} өөр {
vlib ../дизайнер/SD1/симуляци/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -ажлын дараах зураглал “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -ажлын дараах зураглал “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/дизайнер/SD1/
SD1_ba.sdf postlayout.SD1_TB1
долгион нэмэх /SD1_TB1/*
log -r /* нэмэх
1000 ns ажиллуулна
Postlayout_main.csh
#!/bin/csh -f
PROJECT_DIR = "/VCS_Tests/Test_DFF"-г тохируулах
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout “${PROJECT_DIR}/
дизайнер/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -ажил
postlayout “${PROJECT_DIR}/stimulus/SD1_TB1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
АЖИЛ > өгөгдмөл
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
ӨГӨГДМӨЛ: ./workVCS
6.6 Автоматжуулалт (Асуулт асуу)
Дараах Perl скриптийг ашиглан урсгалыг автоматжуулж болно file ModelSim run.do хөрвүүлэх fileVCS нийцтэй бүрхүүлийн скрипт рүү оруулна files, Libero SoC симуляцийн лавлах дотор зохих лавлахуудыг үүсгэж, дараа нь симуляцийг ажиллуул.
Скриптийг ажиллуул file дараах синтаксийг ашиглана.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
############################################### ###########################
#
#Хэрэглээ: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
############################################### ############################
миний ($presynth, $postsynth, $postlayout) = @ARGV;
if(систем(“mkdir VCS_Presynth”)) {“mkdir амжилтгүй болсон:\n” хэвлэх;}
if(систем(“mkdir VCS_Postsynth”)) {“mkdir амжилтгүй болсон:\n” хэвлэх;}
if(систем(“mkdir VCS_Postlayout”)) {“mkdir амжилтгүй болсон:\n” хэвлэх;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir (“../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,”postsynth”);
chdir (“../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,”postlayout”);
chdir (“../”);
дэд задлан шинжилгээ хийх {
миний $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
миний %LIB = ();
миний долларfile = $_[0] ;
миний $state = $_[1];
нээлттэй(INFILE,”$file”) || үхэх "Нээх боломжгүй File Шалтгаан нь:$!";
хэрэв ($state eq "presynth")
{
open(OUT1,”>presynth_main.csh”) || үхэх "Тушаал үүсгэж чадахгүй байна File Шалтгаан нь:$!";
}
elsif ($state eq "postsynth")
{
нээлттэй(OUT1,”>postsynth_main.csh”) || үхэх "Тушаал үүсгэж чадахгүй байна File Шалтгаан нь:$!";
}
elsif ($state eq "postlayout")
{
open(OUT1,”>postlayout_main.csh”) || үхэх "Тушаал үүсгэж чадахгүй байна File Шалтгаан нь:$!";
}
өөр
{
хэвлэх “Симуляцийн төлөв алга \n” ;
}
нээлттэй(OUT2,”>synopsys_sim.setup”) || үхэх "Тушаал үүсгэж чадахгүй байна File Шалтгаан нь:$!";
# .csh file
Хэвлэх OUT1 “#!/bin/csh -f\n\n\n” ;
#ТОХИРУУЛАХ FILE
Хэвлэх OUT2 “АЖИЛ > өгөгдмөл\n” ;
OUT2 хэвлэх “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
байхад ($ шугам =FILE>)
{
Synopsys VCS тохиргоо
хэрэв ($line =~ м/чимээгүй тохируулах PROJECT_DIR\s+\”(.*?)\”/)
{
хэвлэх OUT1 “PROJECT_DIR тохируулах = \”$1\”\n\n\n” ;
}
elsif ( $мөр =~ м/влог.*\.v\”/ )
{
хэрэв ($мөр =~ м/\с+(\w*?)\_LIB/)
{
#хэвлэх “\$1 =$1 \n”;
$temp = “$1″.”_LIB”;
#print “Temp = $temp \n” ;
$LIB{$temp}++;
}
chomp ($ шугам);
$line =~ s/^vlog/$vlog/ ;
$мөр =~ s/ //g;
OUT1 “$мөр\n” хэвлэх;
}
elsif ($мөр =~ m/vsim.*presynth\.(.*)/) || ($мөр =~ м/vsim.*postsynth\.(.*)/) || ($мөр
=~ m/vsim.*postlayout\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp ($ tb);
#хэвлэх “Түрьеэгийн нэр: $tb \n”;
хэрэв ( $мөр =~ m/sdf(.*)\.sdf/)
{
chomp ($ шугам);
$мөр = $1 ;
#хэвлэх “LINE : $line \n” ;
хэрэв ($мөр =~ м/макс/)
{
$line =~ s/max \/// ;
$мөр =~ s/=/:/;
OUT1 хэвлэх “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($шугам =~ м/мин/)
{
$мөр =~ с/мин \/// ;
$мөр =~ s/=/:/;
OUT1 хэвлэх “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
мин:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($мөр =~ m/typ/)
{
$line =~ s/typ \/// ;
$мөр =~ s/=/:/;
OUT1 хэвлэх “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/дизайнер/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF формат
#$sdf = “-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/дизайнер/M3_FIC32/M3_FIC32_ba.sdf”; -VCS
SDF формат
}
}
}
хэвлэх
OUT1 "\n\n"
;
if
($state eq "presynth"
)
{
хэвлэх
OUT2 “presynth
: ./presynth\n”
;
хэвлэх
OUT1 "/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
элсиф
($state eq "postsynth"
)
{
хэвлэх
OUT2 “postsynth
: ./postsynth\n”
;
хэвлэх
OUT1 "/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
элсиф
($state eq "postlayout"
)
{
хэвлэх OUT2 “postlayout : ./postlayout\n” ;
}
өөр
{
хэвлэх “Симуляцийн төлөв алга \n” ;
}
foreach $i (түлхүүр %LIB)
{
#print “Түлхүүр: $i Утга: $LIB{$i} \n” ;
Хэвлэх OUT2 “$i : ./$i\n” ;
}
OUT1 "\n\n" хэвлэх;
Хэвлэх OUT1 “./simv -l run.log\n” ;
хэвлэх OUT2 “DEFAULT : ./work\n” ;
хаахFILE;
OUT1-ийг хаах;
OUT2-ийг хаах;
}
Хяналтын түүх (Микрочипээр нэвтрэх
Хяналтын түүх нь баримт бичигт хэрэгжсэн өөрчлөлтүүдийг тайлбарладаг. Өөрчлөлтүүд
хамгийн сүүлийн үеийн хэвлэлээс эхлэн засварын дагуу жагсаасан болно.
| Хяналт | Огноо | Тодорхойлолт |
| A | 12/2023 | Энэхүү шинэчилсэн найруулгад дараах өөрчлөлтүүдийг оруулсан болно. • Бичиг баримтыг Microchip загвар болгон хөрвүүлсэн. Анхны засвар. • Шинэчлэгдсэн хэсэг 5. Siemens QuestaSim Setup/ModelSim Setup нь симуляци болон оновчлолын үед харагдах байдалд үзүүлэх нөлөөллийг тайлбарласан шинэ тэмдэглэл оруулах. |
Microchip FPGA дэмжлэг
Microchip FPGA бүтээгдэхүүний групп нь Хэрэглэгчийн үйлчилгээ, Хэрэглэгчийн техникийн дэмжлэг үзүүлэх төв, webсайт, дэлхий даяарх борлуулалтын оффисууд.
Үйлчлүүлэгчид дэмжлэг авахаасаа өмнө Microchip-ийн онлайн эх сурвалжид зочлохыг зөвлөж байна, учир нь тэдний асуултад аль хэдийн хариулсан байх магадлалтай.
-ээр дамжуулан Техникийн дэмжлэгийн төвтэй холбогдоно уу webсайт дээр www.microchip.com/support. FPGA төхөөрөмжийн хэсгийн дугаарыг дурдаж, тохирох тохиолдлын ангиллыг сонгож, дизайныг байршуулна уу files техникийн тусламжийн хэрэг үүсгэх үед.
Бүтээгдэхүүний үнэ, бүтээгдэхүүний шинэчлэл, шинэчлэлтийн мэдээлэл, захиалгын байдал, зөвшөөрөл гэх мэт техникийн бус бүтээгдэхүүний дэмжлэг авахын тулд Хэрэглэгчийн үйлчилгээтэй холбогдоно уу.
- Хойд Америкаас 800.262.1060 руу залгаарай
- Дэлхийн бусад улс орнуудаас 650.318.4460 руу залгаарай
- Факс, дэлхийн хаанаас ч, 650.318.8044
Микрочипийн мэдээлэл
Микрочип Webсайт
Microchip нь манайхаар дамжуулан онлайн дэмжлэг үзүүлдэг webсайт дээр www.microchip.com/. Энэ webсайт хийхэд ашигладаг files болон мэдээллийг үйлчлүүлэгчдэд хялбархан ашиглах боломжтой. Байгаа контентуудын зарим нь:
- Бүтээгдэхүүний дэмжлэг – Мэдээллийн хуудас ба алдаа, хэрэглээний тэмдэглэл ба sampпрограмууд, дизайны нөөцүүд, хэрэглэгчийн гарын авлага, техник хангамжийг дэмжих баримт бичиг, хамгийн сүүлийн үеийн програм хангамжийн хувилбарууд болон архивлагдсан програм хангамж
- Техникийн ерөнхий дэмжлэг - Түгээмэл асуултууд (FAQ), техникийн дэмжлэг үзүүлэх хүсэлт, онлайн хэлэлцүүлгийн бүлгүүд, Microchip дизайны түнш хөтөлбөрийн гишүүдийн жагсаалт
- Microchip-ийн бизнес – Бүтээгдэхүүн сонгох, захиалгын гарын авлага, Microchip-ийн хамгийн сүүлийн үеийн хэвлэлийн мэдээ, семинар, арга хэмжээний жагсаалт, Microchip борлуулалтын алба, дистрибьютер, үйлдвэрийн төлөөлөгчдийн жагсаалт
Бүтээгдэхүүний өөрчлөлтийн мэдэгдлийн үйлчилгээ
Microchip-ийн бүтээгдэхүүний өөрчлөлтийн мэдэгдлийн үйлчилгээ нь хэрэглэгчдэд Microchip бүтээгдэхүүний талаар мэдээлэл өгөхөд тусалдаг. Захиалагчид тодорхой бүтээгдэхүүний бүлэг эсвэл сонирхож буй хөгжүүлэлтийн хэрэгсэлтэй холбоотой өөрчлөлт, шинэчлэлт, засвар эсвэл алдаа гарсан тохиолдолд имэйлээр мэдэгдэл хүлээн авах болно.
Бүртгүүлэх бол хаягаар орно уу www.microchip.com/pcn болон бүртгэлийн зааврыг дагана уу.
Хэрэглэгчийн дэмжлэг
Microchip бүтээгдэхүүний хэрэглэгчид хэд хэдэн сувгаар тусламж авах боломжтой.
- Дистрибьютер эсвэл төлөөлөгч
- Орон нутгийн борлуулалтын алба
- Embedded Solutions Engineer (ESE)
- Техникийн дэмжлэг
Үйлчлүүлэгчид тусламж авахын тулд дистрибьютер, төлөөлөгч эсвэл ESE-тэй холбоо барина уу. Орон нутгийн борлуулалтын оффисууд үйлчлүүлэгчдэд туслах боломжтой. Борлуулалтын алба, байршлын жагсаалтыг энэ баримт бичигт оруулсан болно.
-ээр дамжуулан техникийн дэмжлэг авах боломжтой webсайт дээр: www.microchip.com/support
Микрочип төхөөрөмжийн код хамгаалах онцлог
Microchip бүтээгдэхүүн дээрх код хамгаалах функцийн дараах дэлгэрэнгүй мэдээллийг анхаарна уу.
- Микрочипийн бүтээгдэхүүнүүд нь микрочипийн мэдээллийн хуудсанд багтсан үзүүлэлтүүдийг хангадаг.
- Microchip нь түүний гэр бүлийн бүтээгдэхүүнүүдийг зориулалтын дагуу, ашиглалтын үзүүлэлтийн хүрээнд, хэвийн нөхцөлд ашиглахад найдвартай гэж үздэг.
- Микрочип нь оюуны өмчийн эрхийг дээдэлж, түрэмгийлэн хамгаалдаг. Microchip бүтээгдэхүүний кодын хамгаалалтын шинж чанарыг зөрчихийг оролдохыг хатуу хориглодог бөгөөд Дижитал Мянганы Зохиогчийн эрхийн тухай хуулийг зөрчиж болзошгүй.
- Microchip болон бусад хагас дамжуулагч үйлдвэрлэгчдийн аль нь ч кодын аюулгүй байдлыг хангаж чадахгүй. Кодын хамгаалалт нь бид бүтээгдэхүүнийг "эвдрэшгүй" гэдгийг баталгаажуулж байна гэсэн үг биш юм.
Кодын хамгаалалт байнга хөгжиж байдаг. Microchip нь манай бүтээгдэхүүний код хамгаалах шинж чанарыг тасралтгүй сайжруулах үүрэг хүлээдэг.
Хууль эрх зүйн мэдэгдэл
Энэхүү хэвлэл болон энд байгаа мэдээллийг зөвхөн Microchip бүтээгдэхүүнүүд, түүний дотор Microchip-ийн бүтээгдэхүүнийг загварчлах, турших, өөрийн програмтай нэгтгэх зэрэгт ашиглаж болно. Энэ мэдээллийг өөр хэлбэрээр ашиглах нь эдгээр нөхцлийг зөрчиж байна. Төхөөрөмжийн хэрэглээний талаарх мэдээллийг зөвхөн танд тав тухтай байлгах үүднээс өгсөн бөгөөд шинэчлэлтүүдээр солигдож болно. Өргөдөл нь таны техникийн шаардлагад нийцэж байгаа эсэхийг шалгах нь таны үүрэг хариуцлага юм. Нэмэлт дэмжлэг авахын тулд орон нутгийн Microchip-ийн борлуулалтын албатай холбогдож, нэмэлт тусламж авах боломжтой www.microchip.com/en-us/support/design-help/client-support-services.
ЭНЭ МЭДЭЭЛЭЛИЙГ МИКРОЧИПГЭЭР “Байгаагаараа” ӨГӨӨ. МИКРОЧИП НЬ ИЛЭРХИЙ ЭСВЭЛ далд, бичгээр болон аман хэлбэрээр, хууль тогтоомжид заасан болон бусад байдлаар ямар ч мэдээлэл, баталгаа өгөгддөггүй. ХУДАЛДААНЫ БОЛОМЖ, ТОДОРХОЙ ЗОРИУЛАЛТАНД ТОХИРЧ БУЙ БАЙДАЛ, ЧАНАР, ГҮЙЦЭТГЭЛТЭЙ ХОЛБООТОЙ БАТАЛГАА.
МИКРОЧИП НЬ ЯМАРЧ ХЭРЭГЛЭХГҮЙ БОЛОВСРОЛТОЙ ХОЛБОГДОХ Шууд бус, ТУСГАЙ, ШИЙТГЭЛИЙН, САНАМЖИЙН ЭСВЭЛ ЭСВЭЛ ЭСВЭЛ ЭСВЭЛ БУС БУС, ХОХИРОЛ, ЗАРДАЛ, ЗАРДЛЫГ ХАРИУЦАХГҮЙ. МИКРОЧИПТ БОЛОМЖТОЙГ ЗӨВЛӨГСӨН ЭСВЭЛ ХОХИРОЛТОЙ БАЙХ БОЛОМЖТОЙ БАЙСАН ХЭРЭГТЭЙ. МЭДЭЭЛЭЛ, ҮҮНИЙГ ХЭРЭГЛЭЭТЭЙ ХОЛБОГДСОН БҮХ НЭМЭГДЭЛ ДЭЭР МИКРОЧИПЫН НИЙТ ХАРИУЦЛАГА ХУУЛИАР ЗӨВШӨГДӨГДӨГ ХАМГИЙН ХЭМЖЭЭНД ХАРИУЦЛАГА ТҮҮНИЙ МЭДЭЭЛЭЛ ЭСВЭЛ ТҮҮНИЙГ ХЭРЭГЛЭЭТЭЙ ХЭРЭГТЭЙ ХЭРЭГСЛИЙН ТӨЛБӨРИЙН ТӨЛБӨРӨӨ АШИГЛАХГҮЙ. МЭДЭЭЛЭЛ.
Микрочип төхөөрөмжийг амь насыг дэмжих болон/эсвэл аюулгүй байдлын хэрэглээнд ашиглах нь худалдан авагчийн эрсдэлд бүрэн хамаарах бөгөөд худалдан авагч нь ийм ашиглалтаас үүдэлтэй аливаа хохирол, нэхэмжлэл, нэхэмжлэл, зардлаас Microchip-ийг хамгаалах, нөхөн төлүүлэх, гэм хоргүй байлгахыг зөвшөөрнө. Өөрөөр заагаагүй бол ямар ч лицензийг Microchip-ийн оюуны өмчийн эрхийн дагуу далд болон бусад байдлаар дамжуулахгүй.
Барааны тэмдэг
Микрочипийн нэр ба лого, Microchip лого, Adaptec, AVR, AVR лого, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, maMDlu, maMDlu, Links MediaLB, megaAVR, Microsemi, Microsemi лого, MOST, MOST лого, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 лого, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logometr, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron болон XMEGA нь АНУ болон бусад улс орнуудад Microchip Technology Incorporated компанийн бүртгэлтэй худалдааны тэмдэгнүүд юм.
AgileSwitch, APT, ClockWorks, Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus лого, Quiet- Wire, SmartFu SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime болон ZL нь АНУ-д бүртгэгдсэн Microchip Technology корпорацийн бүртгэлтэй худалдааны тэмдэгнүүд юм.
Зэргэлдээ түлхүүр дарах, AKS, Дижитал эринд аналог, дурын конденсатор, AnyIn, AnyOut, Augmented сэлгэн залгах, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, MatIClDPDynaver, CryptoCompanion. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCryView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified лого, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher
SuperSwitcher II, Switchtec, SynchroPHY, Нийт тэсвэр, итгэмжлэгдсэн хугацаа, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect болон ZENA нь Microchip Technology Incorporated компанийн худалдааны тэмдэгнүүд юм.
АНУ болон бусад орнуудад.
SQTP нь АНУ дахь Microchip Technology Incorporated компанийн үйлчилгээний тэмдэг юм
Adaptec лого, Frequency on Demand, Silicon Storage Technology болон Symmcom нь Microchip Technology Inc.-ийн бусад улс орнуудад бүртгэгдсэн худалдааны тэмдэгнүүд юм.
GestIC нь Microchip Technology Germany II GmbH & Co. KG, Microchip Technology Inc.-ийн охин компаний бусад улс орнуудад бүртгэгдсэн худалдааны тэмдэг юм.
Энд дурдсан бусад бүх барааны тэмдэг нь тус тусын компанийн өмч юм.
© 2023, Microchip Technology Incorporated болон түүний охин компаниуд. Бүх эрх хуулиар хамгаалагдсан.
ISBN: 978-1-6683-3694-6
Чанарын удирдлагын тогтолцоо
Microchip-ийн чанарын удирдлагын тогтолцооны талаарх мэдээллийг авна уу www.microchip.com/quality.
| АМЕРИК | АЗИ/НОМХОН ДАЛАЙ | АЗИ/НОМХОН ДАЛАЙ | ЕВРОП |
| Корпорацийн оффис 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 Утас: 480-792-7200 Факс: 480-792-7277 Техникийн дэмжлэг: www.microchip.com/support Web Хаяг: www.microchip.com Атланта Дулут, GA Утас: 678-957-9614 Факс: 678-957-1455 Остин, Техас Утас: 512-257-3370 Бостон Вестборо, MA Утас: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, Ил Утас: 630-285-0071 Факс: 630-285-0075 Даллас Addison, TX Утас: 972-818-7423 Факс: 972-818-2924 Детройт Нови, Ми Утас: 248-848-4000 Хьюстон, Техас Утас: 281-894-5983 Индианаполис Ноблсвилл, ИН Утас: 317-773-8323 Факс: 317-773-5453 Утас: 317-536-2380 Лос Анжелес Mission Viejo, CA Утас: 949-462-9523 Факс: 949-462-9608 Утас: 951-273-7800 Роли, Сүлжээний муж Утас: 919-844-7510 Нью Йорк, NY Утас: 631-435-6000 Сан Хосе, Калифорниа Утас: 408-735-9110 Утас: 408-436-4270 Канад - Торонто Утас: 905-695-1980 Факс: 905-695-2078 |
Австрали - Сидней Утас: 61-2-9868-6733 Хятад - Бээжин Утас: 86-10-8569-7000 Хятад - Чэнду Утас: 86-28-8665-5511 Хятад - Чунцин Утас: 86-23-8980-9588 Хятад - Дунгуан Утас: 86-769-8702-9880 Хятад - Гуанжоу Утас: 86-20-8755-8029 Хятад - Ханжоу Утас: 86-571-8792-8115 Хятад - Хонг Конг SAR Утас: 852-2943-5100 Хятад - Нанжин Утас: 86-25-8473-2460 Хятад - Чиндао Утас: 86-532-8502-7355 Хятад - Шанхай Утас: 86-21-3326-8000 Хятад - Шэньян Утас: 86-24-2334-2829 Хятад - Шэньжэнь Утас: 86-755-8864-2200 Хятад - Сужоу Утас: 86-186-6233-1526 Хятад - Ухань Утас: 86-27-5980-5300 Хятад - Шиан Утас: 86-29-8833-7252 Хятад - Шямэнь Утас: 86-592-2388138 Хятад - Жухай Утас: 86-756-3210040 |
Энэтхэг - Бангалор Утас: 91-80-3090-4444 Энэтхэг - Шинэ Дели Утас: 91-11-4160-8631 Энэтхэг - Пуна Утас: 91-20-4121-0141 Япон - Осака Утас: 81-6-6152-7160 Япон - Токио Утас: 81-3-6880- 3770 Солонгос - Дэгү Утас: 82-53-744-4301 Солонгос - Сөүл Утас: 82-2-554-7200 Малайз - Куала Лумпур Утас: 60-3-7651-7906 Малайз - Пенанг Утас: 60-4-227-8870 Филиппин - Манила Утас: 63-2-634-9065 Сингапур Утас: 65-6334-8870 Тайвань - Син Чу Утас: 886-3-577-8366 Тайвань - Каошюн Утас: 886-7-213-7830 Тайвань - Тайпей Утас: 886-2-2508-8600 Тайланд - Бангкок Утас: 66-2-694-1351 Вьетнам - Хо Ши Мин Утас: 84-28-5448-2100 |
Австри - Велс Утас: 43-7242-2244-39 Факс: 43-7242-2244-393 Дани - Копенгаген Утас: 45-4485-5910 Факс: 45-4485-2829 Финланд - Эспоо Утас: 358-9-4520-820 Франц - Парис Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Герман - Гарчинг Утас: 49-8931-9700 Герман - Хаан Утас: 49-2129-3766400 Герман - Хайлбронн Утас: 49-7131-72400 Герман - Карлсруэ Утас: 49-721-625370 Герман - Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Герман - Розенхайм Утас: 49-8031-354-560 Израиль - Раанана Утас: 972-9-744-7705 Итали - Милан Утас: 39-0331-742611 Факс: 39-0331-466781 Итали - Падова Утас: 39-049-7625286 Нидерланд - Друнен Утас: 31-416-690399 Факс: 31-416-690340 Норвеги - Тронхейм Утас: 47-72884388 Польш - Варшав Утас: 48-22-3325737 Румын - Бухарест Tel: 40-21-407-87-50 Испани - Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швед - Готенберг Tel: 46-31-704-60-40 Швед - Стокгольм Утас: 46-8-5090-4654 Их Британи - Вокингем Утас: 44-118-921-5800 Факс: 44-118-921-5820 |
© 2023 Microchip Technology Inc. болон түүний охин компаниуд
DS50003627A -
Баримт бичиг / нөөц
 |
MICROCHIP Libero SoC Simulation Library програм хангамж [pdf] Хэрэглэгчийн гарын авлага DS50003627A, Libero SoC Simulation Library Software, SoC Simulation Library Software, Simulation Library Software, Library Software, Software |
